(57)【要約】      （修正有）【課題】半導体装置の検査対象のセル内における不具合箇所を顕微鏡観察だけよりも発見できる可能性が高い検査方法を提供する。【解決手段】検査対象のセルに繋がる電源配線およびグランド配線が、他の電源配線およびグランド配線から電気的に孤立し、且つ、そのセルを構成する信号配線の少なくとも一部が残留した状態となるように、そのセルの上を覆う配線層を除去する（Ｓ４）。そして、そのセルの電気的検査を行う（Ｓ５）ことによって、そのセル内における不具合箇所を特定する。【選択図】図１
2014103154.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板上に形成された素子と、前記素子を覆う多層配線層と、を有する半導体装置を準備する工程と、
前記半導体装置を検査する工程と、
を備え、
前記半導体装置は、少なくとも１つ以上の前記素子と、前記多層配線層の一部の信号配線と、を含むセルを有し、
前記半導体装置を検査する工程は、
検査対象の前記セルに繋がる電源配線およびグランド配線が、他の電源配線およびグランド配線から電気的に孤立し、且つ、前記検査対象のセルを構成する信号配線の少なくとも一部が残留した状態となるように、前記多層配線層のうち前記検査対象のセルの上を覆う配線層を除去する工程と、
前記検査対象のセルの電気的検査を行うことによって、前記検査対象のセル内における不具合箇所を特定する工程と、
を有する半導体装置の検査方法。
【請求項２】
前記検査対象のセルの上を覆う配線層を除去する工程では、
前記検査対象のセルを構成する信号配線のうち最上層の信号配線の１層上のビアが露出し、前記検査対象のセルを構成する信号配線のうち最上層の信号配線の１層上のビアおよびそれ以下の層が残留した状態となるまで、前記配線層を研磨する請求項１に記載の半導体装置の検査方法。
【請求項３】
前記多層配線層の上層は複数の配線層を含み、このうち上から数えて奇数番目の配線層では電源配線およびグランド配線が第１方向に並列に延在し、偶数番目の配線層では電源配線およびグランド配線が前記第１方向に対して直交する第２方向に並列に延在し、
前記多層配線層の最下層の配線層においては、電源配線およびグランド配線が第１方向又は第２方向に並列に延在し、
前記多層配線層の前記上層と前記最下層との間の中層には、前記最下層の配線層の電源配線と、前記上層における最下層の配線層の電源配線と、を相互に電気的に接続する柱状の電源接続導体と、前記最下層の配線層のグランド配線と、前記上層における最下層の配線層のグランド配線と、を相互に電気的に接続する柱状のグランド接続導体と、が配置され、
前記配線層を除去する工程では、前記多層配線層の少なくとも前記上層を除去する請求項１に記載の半導体装置の検査方法。
【請求項４】
前記配線層を除去する工程は、
検査対象の前記セルに繋がる電源配線およびグランド配線に対して平行な帯状に、前記半導体装置の上面側から研磨することによって行う請求項１に記載の半導体装置の検査方法。
【請求項５】
前記配線層を除去する工程では、
円柱状の研磨部材の軸心方向を、検査対象の前記セルに繋がる電源配線およびグランド配線に対して平行に配置し、前記研磨部材を軸周りに回転させることによって、前記半導体装置を研磨する請求項４に記載の半導体装置の検査方法。
【請求項６】
前記検査対象のセルの上を覆う配線層を除去する工程は、前記基板に達する深さの溝を前記多層配線層に形成することによって、検査対象の前記セルに繋がる電源配線およびグランド配線において、前記セルに繋がる部分と、それ以外の部分と、を電気的に分断する工程を含む請求項１に記載の半導体装置の検査方法。
【請求項７】
基板と、前記基板上に形成された素子と、前記素子を覆う多層配線層と、を有する半導体装置を準備する工程と、
前記半導体装置を検査する工程と、
前記半導体装置を新たに製造する工程と、
を備え、
前記半導体装置は、少なくとも１つ以上の前記素子と、前記多層配線層の一部の信号配線と、を含むセルを有し、
前記半導体装置を検査する工程は、
検査対象の前記セルに繋がる電源配線およびグランド配線が、他の電源配線およびグランド配線から電気的に孤立し、且つ、前記検査対象のセルを構成する信号配線の少なくとも一部が残留した状態となるように、前記多層配線層のうち前記検査対象のセルの上を覆う配線層を除去する工程と、
前記検査対象のセルの電気的検査を行うことによって、前記検査対象のセル内における不具合箇所を特定する工程と、
を有し、
前記半導体装置を新たに製造する工程では、前記特定された不具合箇所が改善されるような製造条件で前記半導体装置を新たに製造する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の不良解析に関する技術としては、例えば、特許文献１、２に記載のものがある。
【０００３】
特許文献１の技術では、まず、エミッション解析、ＩＲ−ＯＢＩＲＣＨ解析等を行うことにより、半導体装置の表面における不良箇所を検出する。その後、その不良箇所の研磨と、研磨面の顕微鏡観察と、を繰り返し行うことによって、不良箇所をより詳細に特定する。
【０００４】
特許文献２には、複数の第一配線と、複数の第二配線と、複数の第三配線と、第一検査パッドと、第二検査パッドと、を有する検査回路が記載されている。複数の第一配線は、互いに並列に第一方向に延在している。複数の第二配線は、互いに並列に第一方向に延在しているとともに、複数の第一配線と交互に配置されている。複数の第三配線は、第一および第二配線とは異なる層に配置されているとともに、互いに並列となるよう、第一方向に対して交差する第二方向に延在している。そして、複数の第二配線と複数の第三配線とが複数のビアにより相互に接続されている。更に、第一検査パッドは複数の第一配線に対して電気的に接続され、第二検査パッドは複数の第三配線に対して電気的に接続されている。第一配線と第二配線との間にショート箇所が存在している場合、第一検査パッドと第二検査パッドとの間に電圧を印加することにより、第一検査パッドと、ショートしている第一配線と、ショート箇所と、ショートしている第二配線と、この第二配線と接続しているビアと、このビアと接続している第三配線と、第二検査パッドと、を繋ぐ電流経路が形成される。特許文献２には、この電流経路をＯＢＩＲＣＨ法に観察することにより得られる像のコントラストから、ショート箇所を特定できる旨の記載がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１３９００７号公報
【特許文献２】特開２００５−３０３１６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、特許文献１、２の技術における以下の技術的課題を見出した。
【０００７】
特許文献１の技術では、研磨と研磨面の顕微鏡観察とを繰り返し行うことによって、不良箇所を詳細に特定する。しかし、顕微鏡観察では不良箇所を見逃してしまう可能性が少なくない。特に、半導体装置の微細化が進むほど、不良箇所を特定できない可能性が高まる。
【０００８】
特許文献２の技術では、第一方向に並列に延在する複数の第一配線と、第一方向に並列に延在する複数の第二配線と、第一配線および第二配線とは異なる層において第二方向に並列に延在する複数の第三配線と、複数の第二配線と複数の第三配線とを相互に接続する複数のビアと、が存在する領域でのみ、不良箇所の特定が可能である。したがって、その他の領域では、不良箇所の特定ができない。
【０００９】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、検査対象のセルに繋がる電源配線およびグランド配線が、他の電源配線およびグランド配線から電気的に孤立し、且つ、そのセルを構成する信号配線の少なくとも一部が残留した状態となるように、そのセルの上を覆う配線層を除去する。そして、セルの電気的検査を行うことによって、セル内における不具合箇所を特定する。
【発明の効果】
【００１１】
前記一実施の形態によれば、半導体装置の検査対象のセル内における不具合箇所を発見できる可能性を高めることができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態に係る半導体装置の検査方法の流れを示すフローチャートである。
【図２】図２（ａ）、図２（ｂ）および図２（ｃ）は実施形態に係る半導体装置の検査方法を説明するための模式図である。
【図３】図３（ａ）および図３（ｂ）は半導体装置の多層配線層における電源配線およびグランド配線の接続関係の一例を示す模式的な斜視図である。
【図４】図４（ａ）〜図４（ｆ）はそれぞれ半導体装置の多層配線層の各層の構造を示す模式的な平面図である。
【図５】図５（ａ）および図５（ｂ）は、それぞれ多層配線層の中間層における配線層とそれに隣接するビア層の構造の例を示す模式的な平面図である。
【図６】半導体装置の層構造の例を示す断面図である。
【図７】研磨後の半導体装置の検査の仕方の例を示す模式図である。
【図８】図８（ａ）および図８（ｂ）は半導体装置の研磨の仕方の第１例を説明するための図である。
【図９】図９（ａ）、図９（ｂ）および図９（ｃ）は半導体装置の研磨の仕方の第２例を説明するための図である。
【図１０】図１０（ａ）および図１０（ｂ）は、それぞれ半導体装置の研磨後における電源配線およびグランド配線の接続関係の他の例を示す模式的な斜視図である。
【図１１】図１１（ａ）および図１１（ｂ）は半導体装置の研磨の仕方の比較例１を説明するための図である。
【図１２】図１２（ａ）および図１２（ｂ）は半導体装置の研磨の仕方の比較例１の問題点を説明するための図である。
【図１３】半導体装置の研磨の仕方の比較例１の問題点を説明するための図である。
【図１４】図１４（ａ）および図１４（ｂ）は半導体装置の研磨の仕方の比較例２の問題点を説明するための図である。
【図１５】図１５（ａ）および図１５（ｂ）は半導体装置の研磨の仕方の第３例を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１４】
図１は実施形態に係る半導体装置の検査方法の流れを示すフローチャートである。図２（ａ）、図２（ｂ）および図２（ｃ）は実施形態に係る半導体装置の検査方法を説明するための模式図である。このうち図２（ａ）は研磨後の半導体装置ＳＣＤ１を示す平面図、図２（ｂ）は研磨後の半導体装置ＳＣＤ１を図２（ａ）の矢印Ａ方向から見た側面図、図２（ｃ）は研磨後の半導体装置ＳＣＤ１における電源配線およびグランド配線の接続関係を示す平面図である。図３（ａ）および図３（ｂ）は半導体装置ＳＣＤ１の多層配線層ＭＬＩ１における電源配線およびグランド配線の接続関係の一例を示す模式的な斜視図である。このうち図３（ａ）は研磨前の状態を示し、図３（ｂ）は研磨後の状態を示す。図４（ａ）〜図４（ｆ）はそれぞれ半導体装置ＳＣＤ１の多層配線層ＭＬＩ１の各層の構造を示す模式的な平面図である。このうち図４（ａ）、図４（ｂ）および図４（ｃ）はそれぞれ多層配線層ＭＬＩ１の上層の各配線層（例えば、第６配線層ＩＣＬ６、第５配線層ＩＣＬ５および第４配線層ＩＣＬ４）における電源配線ＶＤＤ６１、５１、４１およびグランド配線ＧＮＤ６１、５１、４１の配置を示している。図４（ｄ）および図４（ｅ）は多層配線層ＭＬＩ１の中間層における電源接続導体ＣＣ１およびグランド接続導体ＣＣ２の配置を示している。図４（ｆ）は多層配線層ＭＬＩ１の最下層の配線層（第１配線層ＩＣＬ１）における電源配線ＶＤＤ１１およびグランド配線ＧＮＤ１１の配置を示している。図５（ａ）および図５（ｂ）は、それぞれ多層配線層ＭＬＩ１の中間層における配線層とそれに隣接するビア層の構造を示す模式的な平面図である。このうち図５（ａ）には、第３配線層ＩＣＬ３の信号配線ＳＩＣ３１と、第３配線層ＩＣＬ３の接続導体ＣＣ３１と、第３ビア層ＶＩＬ３のビアＶＩＡ３１と、の配置例を示している。また、図５（ｂ）には、第２配線層ＩＣＬ２の信号配線ＳＩＣ２１と、第２配線層ＩＣＬ２の接続導体ＣＣ２１と、第２ビア層ＶＩＬ２のビアＶＩＡ２１と、の配置例を示している。図６は半導体装置ＳＣＤ１の層構造の例を示す断面図である。なお、図６には、第６配線層ＩＣＬ６以下の構造のみを示している。図７は研磨後の半導体装置ＳＣＤ１の検査の仕方の例を示す模式図である。図１０（ａ）および図１０（ｂ）は、それぞれ半導体装置ＳＣＤ１の研磨後における電源配線およびグランド配線の接続関係の他の例を示す模式的な斜視図である。
【００１５】
本実施形態に係る半導体装置の検査方法は、半導体装置ＳＣＤ１を準備する工程と、半導体装置ＳＣＤ１を検査する工程と、を有する。半導体装置ＳＣＤ１は、基板（半導体基板ＳＢ１（図６））と、基板上に形成された素子（図６のトランジスタＴＲ１等）と、素子を覆う多層配線層ＭＬＩ１（図６）と、を有している。半導体装置ＳＣＤ１は、少なくとも１つ以上の素子と、多層配線層ＭＬＩ１の一部の信号配線と、を含むセル（図６の不良セルＤＣ１等）を有している。半導体装置ＳＣＤ１を検査する工程は、多層配線層ＭＬＩ１のうち検査対象のセル（不良セルＤＣ１）の上を覆う配線層を除去する工程（図１のステップＳ４）を有する。この工程では、検査対象のセルに繋がる電源配線ＶＤＤ１１ａ（図２（ｃ））およびグランド配線ＧＮＤ１１ａ（図２（ｃ））が、他の電源配線およびグランド配線から電気的に孤立し、且つ、検査対象のセルの信号配線の少なくとも一部が残留した状態となるように、多層配線層ＭＬＩ１のうち検査対象のセルの上を覆う配線層を除去する。半導体装置ＳＣＤ１を検査する工程は、更に、検査対象のセルの電気的検査を行うことによって、検査対象のセル内における不具合箇所を特定する工程（図１のステップＳ５）を有する。以下、詳細に説明する。
【００１６】
先ず、半導体装置ＳＣＤ１の構成の例を詳細に説明する。
【００１７】
図６に示すように、半導体装置ＳＣＤ１は、半導体基板ＳＢ１と、半導体基板ＳＢ１上に形成されたトランジスタＴＲ１等の素子と、素子を覆う多層配線層ＭＬＩ１と、を有している。多層配線層ＭＬＩ１は、コンタクト層ＣＮＴＬ１と、複数の配線層と、複数のビア層と、を有している。本実施形態では、例えば、配線層が６層で、ビア層の数が５層である例を説明する。すなわち、多層配線層ＭＬＩ１は、例えば、コンタクト層ＣＮＴＬ１と、第１配線層ＩＣＬ１と、第１ビア層ＶＩＬ１と、第２配線層ＩＣＬ２と、第２ビア層ＶＩＬ２と、第３配線層ＩＣＬ３と、第３ビア層ＶＩＬ３と、第４配線層ＩＣＬ４と、第４ビア層ＶＩＬ４と、第５配線層ＩＣＬ５と、第５ビア層ＶＩＬ５と、第６配線層ＩＣＬ６と、を有している。なお、配線層の数は、ビア層の数よりも１つ多い。
【００１８】
なお、第６配線層ＩＣＬ６から第４配線層ＩＣＬ４までの層（第６配線層ＩＣＬ６、第５ビア層ＶＩＬ５、第５配線層ＩＣＬ５、第４ビア層ＶＩＬ４および第４配線層ＩＣＬ４）を上層ということとする。なお、通常は、半導体装置ＳＣＤ１のセルを構成する信号配線は、上層には存在していないため、上層は、半導体装置ＳＣＤ１のセルを構成する信号配線が存在しない層と定義することができる。ただし、半導体装置ＳＣＤ１のセルを構成する信号配線が上層にも存在する場合もある。また、第３ビア層ＶＩＬ３から第１ビア層ＶＩＬ１までの層（第３ビア層ＶＩＬ３、第３配線層ＩＣＬ３、第２ビア層ＶＩＬ２、第２配線層ＩＣＬ２および第１ビア層ＶＩＬ１）を中層ということとする。また、第１配線層ＩＣＬ１を最下層ということとする。上層の配線の横断面積は、中層および最下層の配線の横断面積よりも大きい。よって、上層の配線の電気抵抗は、中層および最下層の配線の電気抵抗よりも小さい。
【００１９】
コンタクト層ＣＮＴＬ１は、半導体基板ＳＢ１およびトランジスタＴＲ１等の素子を覆うコンタクト層間絶縁膜ＩＬ１と、このコンタクト層間絶縁膜ＩＬ１に埋め込み形成されたコンタクトＣＮＴ１と、を有している。
【００２０】
コンタクト層ＣＮＴＬ１上には、第１配線層ＩＣＬ１と、第１ビア層ＶＩＬ１と、第２配線層ＩＣＬ２と、第２ビア層ＶＩＬ２と、第３配線層ＩＣＬ３と、第３ビア層ＶＩＬ３と、第４配線層ＩＣＬ４と、第４ビア層ＶＩＬ４と、第５配線層ＩＣＬ５と、第５ビア層ＶＩＬ５と、第６配線層ＩＣＬ６と、がこの順に積層されている。
【００２１】
各配線層ＩＣＬ１〜ＩＣＬ６の各々は、配線層間絶縁膜ＩＬ２と、配線層間絶縁膜ＩＬ２に埋め込み形成された配線等の導体と、を有している。なお、図６においては、各配線層の配線層間絶縁膜ＩＬ２のうち、第２配線層ＩＣＬ２の配線層間絶縁膜ＩＬ２についてのみ符号を付している。
【００２２】
第１配線層ＩＣＬ１の導体には、電源配線ＶＤＤ１１、グランド配線ＧＮＤ１１、および信号配線（図示略）などが含まれる。第２配線層ＩＣＬ２の導体には、接続導体ＣＣ２１および信号配線ＳＩＣ２１などが含まれる。第３配線層ＩＣＬ３の導体には、接続導体ＣＣ３１および信号配線ＳＩＣ３１（図５（ａ））などが含まれる。第４配線層ＩＣＬ４の導体には、電源配線ＶＤＤ４１、グランド配線ＧＮＤ４１および信号配線（図示略）などが含まれる。第５配線層ＩＣＬ５の導体には、電源配線ＶＤＤ５１、グランド配線ＧＮＤ５１および信号配線（図示略）などが含まれる。第６配線層ＩＣＬ６の導体には、電源配線ＶＤＤ６１、グランド配線ＧＮＤ６１および信号配線（図示略）などが含まれる。
【００２３】
各ビア層ＶＩＬ１〜５の各々は、ビア層間絶縁膜ＩＬ３と、ビア層間絶縁膜ＩＬ３に埋め込み形成されたビアと、を有している。第１ビア層ＶＩＬ１はビアＶＩＡ１１を有し、第２ビア層ＶＩＬ２はビアＶＩＡ２１を有し、第３ビア層ＶＩＬ３はビアＶＩＡ３１を有し、第４ビア層ＶＩＬ４はビアＶＩＡ４１を有し、第５ビア層ＶＩＬ５はビアＶＩＡ５１を有している。なお、図６には、各ビア層のビア層間絶縁膜ＩＬ３のうち、第１ビア層ＶＩＬ１のビア層間絶縁膜ＩＬ３についてのみ符号を付している。
【００２４】
コンタクトＣＮＴ１は、トランジスタＴＲ１等の素子と、第１配線層ＩＣＬ１の導体とを相互に電気的に接続している。ビアＶＩＡ１１は、第１配線層ＩＣＬ１の導体と第２配線層ＩＣＬ２の導体とを相互に電気的に接続している。同様に、ビアＶＩＡ２１は、第２配線層ＩＣＬ２の導体と第３配線層ＩＣＬ３の導体とを相互に電気的に接続し、ビアＶＩＡ３１は、第３配線層ＩＣＬ３の導体と第４配線層ＩＣＬ４の導体とを相互に電気的に接続している。同様に、ビアＶＩＡ４１は、第４配線層ＩＣＬ４の導体と第５配線層ＩＣＬ５の導体とを相互に電気的に接続し、ビアＶＩＡ５１は、第５配線層ＩＣＬ５の導体と第６配線層ＩＣＬ６の導体とを相互に電気的に接続している。
【００２５】
ここで、電源配線およびグランド配線の構造について説明する。図３（ａ）および図４（ａ）に示すように、第６配線層ＩＣＬ６の電源配線ＶＤＤ６１およびグランド配線ＧＮＤ６１は、互いに並列に延在している。これら電源配線ＶＤＤ６１およびグランド配線ＧＮＤ６１が延在する方向を第１方向と称する。図３（ａ）および図４（ｂ）に示すように、第５配線層ＩＣＬ５の電源配線ＶＤＤ５１およびグランド配線ＧＮＤ５１は、互いに並列に延在している。これら電源配線ＶＤＤ５１およびグランド配線ＧＮＤ５１が延在する方向を第２方向と称する。平面視において、第１方向と第２方向とは互いに直交している。図３（ａ）および図４（ｃ）に示すように、第４配線層ＩＣＬ４の電源配線ＶＤＤ４１およびグランド配線ＧＮＤ４１は、互いに並列に延在している。これら電源配線ＶＤＤ４１およびグランド配線ＧＮＤ４１は、第１方向に延在している。このように、多層配線層ＭＬＩ１の上層は複数の配線層を含み、このうち上から数えて奇数番目の配線層では電源配線およびグランド配線が第１方向に並列に延在し、偶数番目の配線層では電源配線およびグランド配線が第１方向に対して直交する第２方向に並列に延在している。
【００２６】
図３（ａ）に示すように、多層配線層ＭＬＩ１の上層においては、隣り合う配線層の電源配線どうしは、ビアを介して相互に電気的に接続されている。すなわち、電源配線ＶＤＤ６１と電源配線ＶＤＤ５１とは、ビアＶＩＡ５１を介して相互に電気的に接続されている。具体的には、例えば、電源配線ＶＤＤ６１は、複数箇所の各々において、第５ビア層ＶＩＬ５に形成されたビア群を介して、電源配線ＶＤＤ５１に接続されている。ここで、第５ビア層ＶＩＬ５のビア群は、複数のビアＶＩＡ５１を平面視において互いに近接させてマトリクス状（図３（ａ）の例では４行３列のマトリクス状）に配置することにより構成されている。同様に、電源配線ＶＤＤ５１と電源配線ＶＤＤ４１とは、ビアＶＩＡ４１を介して相互に電気的に接続されている。具体的には、例えば、電源配線ＶＤＤ５１は、複数箇所の各々において、第４ビア層ＶＩＬ４に形成されたビア群を介して、電源配線ＶＤＤ４１に接続されている。第４ビア層ＶＩＬ４のビア群は、複数のビアＶＩＡ４１を平面視において互いに近接させてマトリクス状（図３（ａ）の例では６行３列のマトリクス状）に配置することにより構成されている。
【００２７】
図３（ａ）および図４（ｆ）に示すように、多層配線層ＭＬＩ１の最下層すなわち第１配線層ＩＣＬ１においても、電源配線ＶＤＤ１１およびグランド配線ＧＮＤ１１は、互いに並列に延在している。これら電源配線ＶＤＤ１１およびグランド配線ＧＮＤ１１が延在する方向は、例えば、上層における最下層の電源配線およびグランド配線（例えば第４配線層ＩＣＬ４の電源配線ＶＤＤ４１およびグランド配線ＧＮＤ４１）が延在する方向に対して、平面視において直交する方向である。すなわち、電源配線ＶＤＤ１１およびグランド配線ＧＮＤ１１は、例えば、第２方向に延在している。
【００２８】
図３（ａ）に示すように、上層における最下層の配線層の電源配線（例えば電源配線ＶＤＤ４１）と、第１配線層ＩＣＬ１の電源配線ＶＤＤ１１とは、中層に形成された柱状の電源接続導体ＣＣ１を介して、複数箇所において相互に電気的に接続されている。電源接続導体ＣＣ１は、例えば、第３ビア層ＶＩＬ３の複数（例えば４つ）のＶＩＡ３１と、第３配線層ＩＣＬ３の接続導体ＣＣ３１と、第２ビア層ＶＩＬ２の複数（例えば４つ）のＶＩＡ２１と、第２配線層ＩＣＬ２の接続導体ＣＣ２１と、第１ビア層ＶＩＬ１の複数（例えば４つ）のＶＩＡ１１と、からなる。例えば、電源接続導体ＣＣ１の複数のＶＩＡ３１は互いに近接して一列に配置され、電源接続導体ＣＣ１の複数のＶＩＡ２１は互いに近接して一列に配置され、電源接続導体ＣＣ１の複数のＶＩＡ１１は互いに近接して一列に配置されている。同様に、上層における最下層の配線層のグランド配線（例えばグランド配線ＧＮＤ４１）と、第１配線層ＩＣＬ１のグランド配線ＧＮＤ１１とは、中層に形成された柱状のグランド接続導体ＣＣ２を介して、複数箇所において相互に電気的に接続されている。グランド接続導体ＣＣ２の構造は、電源接続導体ＣＣ１と同様である。
このように、多層配線層ＭＬＩ１の上層と最下層との間の中層には、最下層の配線層の電源配線ＶＤＤ１１と、上層における最下層の配線層の電源配線ＶＤＤ４１と、を相互に電気的に接続する柱状の電源接続導体ＣＣ１が配置されている。中層には、更に、最下層の配線層のグランド配線ＧＮＤ１１と、上層における最下層の配線層のグランド配線ＧＮＤ４１と、を相互に電気的に接続する柱状のグランド接続導体ＣＣ２が配置されている。
図３（ａ）、図４（ｄ）および図４（ｅ）に示すように、中層においては、複数の電源接続導体ＣＣ１および複数のグランド接続導体ＣＣ２が分散して配置されている。
【００２９】
多層配線層ＭＬＩ１内の信号配線は、各配線層において、電源配線およびグランド配線の非形成領域に配置されている。また、隣り合う配線層の信号配線どうしを接続するビアは、各ビア層において、電源接続導体ＣＣ１およびグランド接続導体ＣＣ２の非形成領域に配置されている。第１配線層ＩＣＬ１の信号配線の少なくとも一部は、コンタクトＣＮＴ１を介して素子に対して電気的に接続されている。信号配線は、第３配線層ＩＣＬ３以下の層にのみ配置されていても良いし、第４配線層ＩＣＬ４以上の層にも配置されていても良い。図５（ａ）には、第３配線層ＩＣＬ３における信号配線ＳＩＣ３１の配置例を示し、図５（ｂ）には、第２配線層ＩＣＬ２における信号配線ＳＩＣ２１の配置例を示している。なお、図３各図および図４各図においては、信号配線の図示を省略しているとともに、信号配線どうしを接続するビアの図示を省略している。
【００３０】
半導体装置ＳＣＤ１は、複数のセルを有している。各セルは、少なくとも１つ以上の素子と、多層配線層ＭＬＩ１の一部の信号配線と、を含んで構成されている。また、各セルの信号配線には、第１配線層ＩＣＬ１の何れか１つの電源配線ＶＤＤ１１と、第１配線層ＩＣＬ１の何れか１つのグランド配線ＧＮＤ１１と、が接続されている。なお、半導体装置ＳＣＤ１のセルの例としては、インバータ回路、フリップフロップ回路、ＮＡＮＤ回路、ＡＮＤ回路などが挙げられる。
【００３１】
半導体装置ＳＣＤ１は、例えば、以上のように構成された部分（半導体チップ）と、この半導体チップを封止する封止樹脂と、を有する半導体パッケージである。
【００３２】
次に、図１等を用いて、本実施形態に係る半導体装置の検査方法を詳細に説明する。
【００３３】
先ず、上記のような構成の半導体装置ＳＣＤ１を準備する。次に、テスタ（図示略）を用いた解析により、半導体装置ＳＣＤ１における故障の有無を判定する（図１のステップＳ１）。なお、ここでは、半導体装置ＳＣＤ１に故障があることを前提とした説明とする。したがって、ステップＳ１において、半導体装置ＳＣＤ１に故障があると判定される。ステップＳ１の解析により、半導体装置ＳＣＤ１における故障箇所がある程度の緩い精度で絞り込まれる。
【００３４】
次に、エミッション解析、ＯＢＩＲＣＨ解析、ＳＤＬ解析等の周知の解析方法により半導体装置ＳＣＤ１を解析する。これにより、半導体装置ＳＣＤ１における故障箇所を更に絞り込む。その結果、半導体装置ＳＣＤ１の複数のセルのうち、故障があるセル、すなわち不良セルＤＣ１（図２（ｃ））がどのセルであるのかが特定される（図１のステップＳ２）。この段階で、不良セルＤＣ１の素子と、不良セルＤＣ１を構成する信号配線と、この信号配線に繋がっている電源配線ＶＤＤ１１（図２（ｃ）の電源配線ＶＤＤ１１ａ）およびグランド配線ＧＮＤ１１（図２（ｃ）のグランド配線ＧＮＤ１１ａ）と、が判明する。
【００３５】
次に、半導体装置ＳＣＤ１を全開封する（図１のステップＳ３）。すなわち半導体装置ＳＣＤ１の封止樹脂を溶解して除去し、封止樹脂から半導体チップを取り出す。
【００３６】
次に、半導体チップをその多層配線層ＭＬＩ１の上層側から研磨する。これにより、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａが、他の電源配線およびグランド配線から電気的に孤立した状態となるように、多層配線層ＭＬＩ１のうち不良セルＤＣ１の上を覆う配線層を除去する。また、この研磨は、不良セルＤＣ１の信号配線の少なくとも一部が残留した状態となるように行う（図１のステップＳ４）。
【００３７】
ここでの研磨は、例えば、図２（ａ）に示すように、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａに対して平行な帯状に、半導体装置ＳＣＤ１の上面側から研磨することによって行う。図２（ａ）および図２（ｂ）に示すように、研磨後の半導体装置ＳＣＤ１の上面には、例えば、帯状に研磨された研磨領域ＧＲＲ１が形成される。研磨領域ＧＲＲ１の幅方向（図２（ａ）における上下方向、図２（ｂ）における左右方向）の中央部は、ほぼ平坦な平坦部ＦＬＰ１となっている。研磨領域ＧＲＲ１の幅方向における両端部は、傾斜した傾斜部ＳＬＰ１となっている。研磨後の半導体装置ＳＣＤ１の上面において、研磨領域ＧＲＲ１以外の領域は、非研磨領域ＮＧＲ１である。図２（ａ）において、平坦部ＦＬＰ１の中央部の一部の領域を領域Ｒ１として示している。領域Ｒ１内に不良セルＤＣ１が存在している。
【００３８】
図２（ｃ）に示す領域Ｒ１は、図２（ａ）に示す領域Ｒ１と同じ領域である。図２（ｃ）に示すように、研磨後においては、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａには、電源接続導体ＣＣ１が接続されているが、この電源接続導体ＣＣ１は電源配線ＶＤＤ４１には接続されていない。同様に、不良セルＤＣ１に繋がるグランド配線ＧＮＤ１１ａには、グランド接続導体ＣＣ２が接続されているが、このグランド接続導体ＣＣ２はグランド配線ＧＮＤ４１には接続されていない。すなわち、研磨領域ＧＲＲ１の平坦部ＦＬＰ１は、例えば、図３（ｂ）に示すように、第４配線層ＩＣＬ４（図３（ａ）参照）までが研磨除去され、第３ビア層ＶＩＬ３以下の層が残留した状態となっている。このように、配線層を除去する工程では、多層配線層ＭＬＩ１の少なくとも上層を除去する。平坦部ＦＬＰ１においては、上層が存在していないため、各電源配線ＶＤＤ１１および各グランド配線ＧＮＤ１１は、他の電源配線およびグランド配線から電気的に孤立した状態となっている。
【００３９】
不良セルＤＣ１の信号配線のうち最上層の信号配線が、第３配線層ＩＣＬ３に配置されている場合は、平坦部ＦＬＰ１が図３（ｂ）の状態となるまで研磨すればよい。ただし、不良セルＤＣ１の信号配線のうち最上層の信号配線が、第２配線層ＩＣＬ２に配置されている場合は、例えば、図１０（ａ）に示すように、第３配線層ＩＣＬ３（図３（ａ）参照）までが除去され、第２ビア層ＶＩＬ２以下の層が残留した状態となるように研磨すると良い。また、不良セルＤＣ１の信号配線のうち最上層の信号配線が、第１配線層ＩＣＬ１に配置されている場合は、例えば、図１０（ｂ）に示すように、第２配線層ＩＣＬ２（図３（ａ）参照）までが除去され、第１ビア層ＶＩＬ１以下の層が残留した状態となるように研磨すると良い。このように、検査対象のセルの上を覆う配線層を除去する工程では、不良セルＤＣ１の信号配線のうち最上層の信号配線の１層上のビアが露出し、不良セルＤＣ１の信号配線のうち最上層の信号配線の１層上のビアおよびそれ以下の層が残留した状態となるまで、配線層を除去する。これにより、不良セルＤＣ１を構成する信号配線をすべて残留させることができるので、より正確に不良箇所の特定を行うことができる。
【００４０】
なお、不良セルＤＣ１を構成する信号配線のうち最上層の信号配線が、第４配線層ＩＣＬ４かそれよりも上の配線層に配置されている場合も、平坦部ＦＬＰ１が図３（ｂ）の状態となるまで研磨する。この場合も、不良セルＤＣ１を構成する信号配線を極力多く残留させることができるので、より正確に不良箇所の特定を行うことができる。
【００４１】
一方、非研磨領域ＮＧＲ１においては、図２（ｃ）における領域Ｒ１の外側に示されるように、電源配線ＶＤＤ１１は、電源接続導体ＣＣ１を介して電源配線ＶＤＤ４１に接続されているとともに、グランド配線ＧＮＤ１１は、グランド接続導体ＣＣ２を介してグランド配線ＧＮＤ４１に接続されている。すなわち、電源配線ＶＤＤ１１およびグランド配線ＧＮＤ１１が電気的に孤立していない。同様に、傾斜部ＳＬＰ１においても、電源配線ＶＤＤ１１が電源配線ＶＤＤ４１に、グランド配線ＧＮＤ１１がグランド配線ＧＮＤ４１に、それぞれ接続されている場合がある。すなわち、電源配線ＶＤＤ１１およびグランド配線ＧＮＤ１１が他の電源配線およびグランド配線から電気的に孤立していない場合がある。
【００４２】
次に、不良セルＤＣ１に対して電気的検査を行う（図１のステップＳ５）。例えば、図７に示すように、ナノプローブなどの検査装置ＮＰ１を用いて、不良セルＤＣ１の検査を行う。これにより、不良セルＤＣ１内における不具合箇所を特定する。
【００４３】
その後、検出した不具合の状態が明らかであれば、追加作業は行わずに断面観察を行う（図１のステップＳ６）。不具合の状態が明らかでない場合は、追加研磨や、追加測定を行った後に、断面観察を行う。この断面観察の結果に基づき、不具合が発生した原因の判定などを行う。
【００４４】
ここで、図７を参照して、図１のステップＳ５の電気的検査の仕方の例を説明する。図７の状態では、インバータなどの不良セルＤＣ１の入力端子ＩＴ１および出力端子ＯＴ１に繋がる配線が、半導体装置ＳＣＤ１の上面に露出している。検査装置ＮＰ１のプローブＰＢ１を入力端子ＩＴ１および出力端子ＯＴ１に繋がる配線に対してそれぞれ接触させる。また、電源配線ＶＤＤ１１ａに繋がる電源接続導体ＣＣ１と、グランド配線ＧＮＤ１１ａに繋がるグランド接続導体ＣＣ２にも、それぞれプローブＰＢ１を接触させる。ここで、入力端子ＩＴ１に繋がる配線、出力端子ＯＴ１に繋がる配線、電源接続導体ＣＣ１およびグランド接続導体ＣＣ２の寸法が小さすぎて、プローブＰＢ１を接触させにくい場合は、必要に応じて、集束イオンビーム（ＦＩＢ：Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）装置を用いて、これらの上に金属導体からなるパッド（図示略）を形成する。これにより、プローブＰＢ１を接触させやすくすることができる。各プローブＰＢ１は、信号ケーブルＣＢＬ１等の配線を介して検査装置ＮＰ１の本体と接続されている。検査装置ＮＰ１から不良セルＤＣ１に電源供給しながら、不良セルＤＣ１に所定の信号を入力し、不良セルＤＣ１から出力される信号を解析する。この解析では、例えば、トランジスタ測定および論理確認を行う。こうして、不良セルＤＣ１の電気的検査を実施し、不良セルＤＣ１内における不具合箇所を特定する。具体的には、不良セルＤＣ１内において、ショートが発生している箇所、オープンが発生している箇所、設計値よりも高抵抗となっている箇所などを検出することができる。
【００４５】
次に、半導体装置ＳＣＤ１の研磨の仕方の例について詳細に説明する。
【００４６】
図８（ａ）および図８（ｂ）は半導体装置の研磨の仕方の第１例を説明するための図である。このうち図８（ａ）は研磨装置を示す正面図、図８（ｂ）は研磨後の半導体装置ＳＣＤ１を示す平面図である。
【００４７】
図８（ａ）に示す研磨装置は、水平に配置された回転軸部ＡＸ１を回転中心として回転駆動される円柱状の研磨部材ＧＲＭ１を有している。研磨部材ＧＲＭ１の外周面には、研磨剤付きの研磨バフが貼り付けられている。この研磨装置は、更に、半導体装置ＳＣＤ１を支持するスライドステージＳＬＳ１と、支持台ＳＴ１と、を有している。支持台ＳＴ１は、例えば磁石により構成されている。スライドステージＳＬＳ１は、支持台ＳＴ１により吸着される鉄などの磁性体により構成されている。支持台ＳＴ１は、スライドステージＳＬＳ１をスライド可能な状態で支持している。スライドステージＳＬＳ１の上面には、接着剤ＡＤＨ１により半導体装置ＳＣＤ１（半導体チップ）が貼り付けられる。
【００４８】
スライドステージＳＬＳ１とともに半導体装置ＳＣＤ１を移動させることにより、半導体装置ＳＣＤ１を研磨部材ＧＲＭ１に対して位置合わせする。ここで、支持台ＳＴ１により吸着されたスライドステージＳＬＳ１を支持台ＳＴ１に対して相対的に水平に移動させることにより、半導体装置ＳＣＤ１を研磨部材ＧＲＭ１に対して容易且つ正確に位置合わせすることができる。また、円柱状の研磨部材ＧＲＭ１の軸心方向が、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１およびグランド配線ＧＮＤ１１に対して平行に配置されるように、位置合わせを行う。そして、研磨部材ＧＲＭ１を軸周りに回転させながら、研磨部材ＧＲＭ１を半導体装置ＳＣＤ１の上面に接触させる。これにより、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａに対して平行な帯状に、半導体装置ＳＣＤ１の上面側から研磨する。
【００４９】
その結果、図８（ｂ）に示すように、半導体装置ＳＣＤ１の上面には、帯状の研磨領域ＧＲＲ１が形成される。研磨領域ＧＲＲ１の研磨面は、側面から見ると、弧状となる（図２（ｂ））。ただし、円柱状の研磨部材ＧＲＭ１の寸法（直径）を十分に大きくすることにより、この研磨面の底部（平坦部ＦＬＰ１）を実質的に平坦なものとすることができる。また、回転軸ＡＸ１の軸方向における研磨部材ＧＲＭ１の寸法は、同方向における半導体装置ＳＣＤ１の寸法よりも大きいものとする。これにより、半導体装置ＳＣＤ１を一端側から他端側に亘って横断する研磨領域ＧＲＲ１を形成することができる。よって、電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａを容易に他の電源配線およびグランド配線から電気的に孤立させることができる。
【００５０】
図９（ａ）、図９（ｂ）および図９（ｃ）は半導体装置の研磨の仕方の第２例を説明するための図である。このうち図９（ａ）は研磨装置を示す正面断面図、図９（ｂ）は研磨の初期の半導体装置を示す平面図、図９（ｂ）は研磨後の半導体装置ＳＣＤ１を示す平面図である。
【００５１】
図９（ａ）に示す研磨装置は、棒状の回転軸ＡＸ２と、円盤状の研磨部材ＧＲＭ２と、スライドステージＳＬＳ１と、支持台ＳＴ１と、を有している。研磨部材ＧＲＭ２の板面と回転軸ＡＸ２とがＴ字状に直交している。研磨部材ＧＲＭ２のリング状の外周面には、研磨剤付きの研磨バフが貼り付けられている。研磨部材ＧＲＭ２は、回転軸ＡＸ２を回転中心として回転駆動される。
【００５２】
回転駆動される研磨部材ＧＲＭ２を半導体装置ＳＣＤ１の上面に対して傾斜させた状態で、研磨部材ＧＲＭ２の外周面の一部分を半導体装置ＳＣＤ１の上面に接触させる。これにより、図９（ｂ）に示すように、半導体装置ＳＣＤ１の上面を局所的に平坦に研磨することができる。図９（ｂ）の矢印Ｂの方向に研磨箇所を徐々にずらしていく。これにより、図９（ｃ）に示すように、研磨領域ＧＲＲ１が帯状の領域となるように、研磨領域ＧＲＲ１を拡げることができる。よって、図９（ａ）に示す研磨装置を用いた場合にも、図８（ａ）に示す研磨装置を用いた場合と同様に、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａが、他の電源配線およびグランド配線から電気的に孤立した状態となるように、半導体装置ＳＣＤ１を研磨することができる。
【００５３】
次に、実施形態に係る半導体装置の製造方法を説明する。
【００５４】
この製造方法は、半導体装置ＳＣＤ１を準備する工程と、半導体装置ＳＣＤ１を検査する工程と、半導体装置ＳＣＤ１を新たに製造する工程と、を備える。半導体装置ＳＣＤ１は、基板（半導体基板ＳＢ１（図６））と、基板上に形成された素子（図６のトランジスタＴＲ１等）と、素子を覆う多層配線層ＭＬＩ１（図６）と、を有している。半導体装置ＳＣＤ１は、少なくとも１つ以上の素子と、多層配線層ＭＬＩ１の一部の信号配線と、を含むセル（図６の不良セルＤＣ１等）を有している。半導体装置ＳＣＤ１を検査する工程は、多層配線層ＭＬＩ１のうち検査対象のセル（不良セルＤＣ１）の上を覆う配線層を除去する工程（図１のステップＳ５）を有している。この工程では、検査対象のセルに繋がる電源配線ＶＤＤ１１ａ（図２（ｃ））およびグランド配線ＧＮＤ１１ａ（図２（ｃ））が、他の電源配線およびグランド配線から電気的に孤立し、且つ、検査対象のセルの信号配線の少なくとも一部が残留した状態となるように、多層配線層ＭＬＩ１のうち検査対象のセルの上を覆う配線層を除去する。半導体装置ＳＣＤ１を検査する工程は、更に、検査対象のセルの電気的検査を行うことによって、検査対象のセル内における不具合箇所を特定する工程（図１のステップＳ６）を有する。そして、半導体装置ＳＣＤ１を新たに製造する工程では、特定された不具合箇所が改善されるような製造条件で半導体装置ＳＣＤ１を新たに製造する。
【００５５】
先ず、半導体基板ＳＢ１に素子分離膜ＳＢＬ１を形成する。これにより、素子形成領域が分離される。素子分離膜ＳＢＬ１は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次に、半導体基板ＳＢ１において素子形成領域に位置する部分に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜ＳＢＬ１上にポリシリコン抵抗を形成しても良い。
【００５６】
次に、半導体基板ＳＢ１において素子形成領域に位置する部分に、ソース及びドレインのエクステンション領域を形成する。次にゲート電極の側壁にサイドウォールを形成する。次に、半導体基板ＳＢ１において素子形成領域に位置する部分に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板ＳＢ１上にＭＯＳトランジスタ（トランジスタＴＲ１）が形成される。
【００５７】
次に、素子分離膜ＳＢＬ１上及びＭＯＳトランジスタ上に、多層配線層ＭＬＩ１を形成する。最上層の配線層（例えば第６配線層ＩＣＬ６）には、電極パッド（図示略）が形成される。次に、多層配線層ＭＬＩ１上に、保護絶縁膜（パッシベーション膜）（図示略）を形成する。保護絶縁膜には、電極パッド上に位置する開口が形成される。こうして、複数のチップ領域を有する半導体ウェハが得られる。
【００５８】
その後、半導体ウェハの各チップ領域を個片化することにより、複数の半導体チップが得られる。その後、例えば、半導体チップをリードフレームのダイパッド上に搭載し、半導体チップの電極パッドとリードとをワイヤボンディングにより接続する。その後、半導体チップとインナーリードとダイパッドとを封止樹脂内に封入する。これにより、半導体パッケージとしての半導体装置ＳＣＤ１が得られる。なお、半導体パッケージは、リードフレームを用いたものに限らず、配線基板を用いたものであっても良い。
【００５９】
次に、このように得られた半導体パッケージ（半導体装置ＳＣＤ１）に対して、上記のような半導体装置の検査方法（図１）を実施する。その結果、半導体装置ＳＣＤ１の不良セルＤＣ１内における不具合箇所が特定される。次に、特定された不具合箇所が改善されるように調整された新たな製造条件で、半導体装置ＳＣＤ１を新たに製造する。これにより、半導体装置ＳＣＤ１の歩留まりを向上することができる。
【００６０】
次に、比較例について説明する。
【００６１】
図１１（ａ）および図１１（ｂ）は半導体装置ＳＣＤ１の研磨の仕方の比較例１を説明するための図である。図１１（ａ）は研磨装置を示す正面図、図１１（ｂ）は研磨後の半導体装置ＳＣＤ１を示す平面図である。
【００６２】
図１１（ａ）に示す研磨装置は、回転テーブルＲＴＴ１と、回転テーブルＲＴＴ１上に配置された研磨剤付きバフＰＬＢ１と、半導体装置ＳＣＤ１を保持するステージＳＴＧ１と、ステージＳＴＧ１が固定された固定部材ＦＸＭ１と、回転軸ＡＸ３と、を有している。半導体装置ＳＣＤ１は、接着剤ＡＤＨ１によりステージＳＴＧ１の下面に貼り付け固定される。半導体装置ＳＣＤ１は、研磨剤付きバフＰＬＢ１に接触した状態で、ステージＳＴＧ１および固定部材ＦＸＭ１とともに、回転軸ＡＸ３の軸周りに回転駆動される。これにより、半導体装置ＳＣＤ１の片面（図１１（ａ）では下面）の全面を研磨することができる。
【００６３】
図１２（ａ）および図１２（ｂ）は半導体装置ＳＣＤ１の研磨の仕方の比較例１の問題点を説明するための図である。図１２（ａ）は研磨後の半導体装置ＳＣＤ１の模式的な平面図、図１２（ｂ）は研磨後の半導体装置ＳＣＤ１における電源配線およびグランド配線の接続関係を示す平面図である。
【００６４】
図１１（ａ）に示す研磨装置を用いて研磨した場合、半導体装置ＳＣＤ１を平坦に研磨することが困難である。このため、図１２（ａ）に等高線が示されるように、研磨後の半導体装置ＳＣＤ１の表面には、傾斜（図１２（ａ）矢印Ｃ方向に沿った下り傾斜など）が形成される場合がある。この場合も、図１２（ｂ）に示すように、不良セルＤＣ１の近傍においては、電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａと他の電源配線とグランド配線とが接続されていない状態にすることはできる。しかし、図１２（ｂ）に示すように、不良セルＤＣ１からある程度以上離間した領域においては、電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａが電源接続導体ＣＣ１およびグランド接続導体ＣＣ２を介して電源配線ＶＤＤ４１およびグランド配線ＧＮＤ４１に対して接続された状態となる場合がある。このため、不良セルＤＣ１の電気的検査を実施することができない。
【００６５】
図１３は半導体装置ＳＣＤ１の研磨の仕方の比較例１の問題点を説明するための図である。図１１（ａ）に示す研磨装置を用いて研磨した場合、上記のような傾斜が形成された部位において、図１３に示すように研磨傷が形成されることにより、ショート箇所ＳＴＰ１が形成され、電源配線ＶＤＤ１１およびグランド配線ＧＮＤ１１が同層の他の電源配線ＶＤＤ１１およびグランド配線ＧＮＤ１１に対してショートしてしまうこともある。この場合も、不良セルＤＣ１の電気的検査を実施することができない。
【００６６】
図１４は半導体装置の研磨の仕方の比較例２の問題点を説明するための図である。図１４（ａ）は研磨後の半導体装置ＳＣＤ１の模式的な平面図、図１４（ｂ）は研磨後の半導体装置ＳＣＤ１における電源配線およびグランド配線の接続関係を示す平面図である
【００６７】
図１４（ａ）に示すように、比較例２は、図９（ａ）に示す研磨装置を用いて、半導体装置ＳＣＤ１の表面を単に局所的にのみ研磨する方法である。この場合、図１４（ｂ）に示すように、不良セルＤＣ１の近傍においては、電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａと他の電源配線とグランド配線とが接続されていない状態にすることができる。しかし、図１４（ｂ）に示すように、不良セルＤＣ１からある程度以上離間した領域においては、電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａが電源接続導体ＣＣ１およびグランド接続導体ＣＣ２を介して電源配線ＶＤＤ４１およびグランド配線ＧＮＤ４１に対して接続された状態となる。このため、不良セルＤＣ１の電気的検査を実施することができない。
【００６８】
以上のような実施形態に係る半導体装置の検査方法によれば、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａが、他の電源配線およびグランド配線から電気的に孤立し、且つ、不良セルＤＣ１の信号配線の少なくとも一部が残留した状態となるように、不良セルＤＣ１の上を覆う配線層を除去する。そして、不良セルＤＣ１の電気的検査を行うことによって、不良セルＤＣ１内における不具合箇所を特定する。電気的検査により不良セルＤＣ１の不良箇所を特定できるので、単に断面観察のみによって検査する場合（特許文献１の技術等）と比べて、不良セルＤＣ１内における不具合箇所を発見できる可能性を高めることができる。また、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａが、他の電源配線およびグランド配線から電気的に孤立し、且つ、不良セルＤＣ１の信号配線の少なくとも一部が残留した状態となるように、配線層を除去した状態で、不良セルＤＣ１の電気的検査を行うので、特許文献２の技術のような制約が無い。
【００６９】
また、不良セルＤＣ１の信号配線のうち最上層の信号配線の１層上のビアが露出し、不良セルＤＣ１の信号配線のうち最上層の信号配線の１層上のビアおよびそれ以下の層が残留した状態となるまで、配線層を除去して、不良セルＤＣ１の電気的検査を行うことができる。この場合、不良セルＤＣ１の回路の全体を電気的に検査することができるので、不良セルＤＣ１内における不具合箇所を発見できる可能性を一層高めることができる。
【００７０】
また、多層配線層ＭＬＩ１の上層は複数の配線層を含み、このうち上から数えて奇数番目の配線層では電源配線およびグランド配線が第１方向に並列に延在し、偶数番目の配線層では電源配線およびグランド配線が第１方向に対して直交する第２方向に並列に延在している。そして、配線層を除去する工程では、多層配線層ＭＬＩ１の少なくとも上層を研磨除去する。これにより、容易に、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａを、他の電源配線およびグランド配線から電気的に孤立した状態にすることができる。
【００７１】
また、配線層を除去する工程は、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａに対して平行な帯状に、半導体装置ＳＣＤ１の上面側から研磨することによって行う。これにより、容易に、電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａを他の電源配線およびグランド配線から電気的に孤立させることができる。
【００７２】
また、円柱状の研磨部材ＧＲＭ１の軸心方向を、不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａに対して平行に配置し、研磨部材ＧＲＭ１を軸周りに回転させることによって、配線層を除去する工程を行う。これにより、容易に、電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａを他の電源配線およびグランド配線から電気的に孤立させることができる。
【００７３】
また、本実施形態に係る半導体装置の製造方法によれば、上記の検査方法により不良セルＤＣ１内における不具合箇所を特定した後で、その特定された不具合箇所が改善されるような製造条件で半導体装置ＳＣＤ１を新たに製造する。これにより、半導体装置ＳＣＤ１の歩留まりを向上することができる。
【００７４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７５】
図１５（ａ）および図１５（ｂ）は半導体装置の研磨の仕方の第３例を説明するための図である。上記においては、図９（ａ）に示す研磨装置を用いた研磨方法の例として、図９（ｃ）に示すように、半導体装置ＳＣＤ１の上面の一端から他端まで連続的に研磨する例を説明した。ただし、図１５（ａ）および図１５（ｂ）に示すように、少なくとも領域Ｒ１を囲む領域が平坦部ＦＬＰ１となるように、図９（ａ）に示す研磨装置を用いて研磨を行った後で、半導体基板ＳＢ１に達する深さの溝ＧＲ１を多層配線層ＭＬＩ１に形成しても良い。この溝ＧＲ１は不良セルＤＣ１に繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａにおいて、不良セルＤＣ１に直に繋がる部分と、それ以外の部分と、を相互に電気的に分断するような位置に形成する。図１５（ａ）および図１５（ｂ）に示す方法を用いた場合、不良セルＤＣ１と、それに繋がる電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａの一部分ずつと、他の電源配線およびグランド配線から電気的に孤立させることができる。よって、上記の実施形態と同様の効果が得られる。また、図９（ｃ）に示す方法と比べて、研磨装置により研磨すべき領域を小さくできるので、工程の短縮化が期待できる。なお、溝ＧＲ１は、例えば、ＦＩＢ装置などを用いて形成することができる。図１５（ａ）に示すように、電源配線ＶＤＤ１１ａおよびグランド配線ＧＮＤ１１ａに対して交差する一対の溝ＧＲ１を領域Ｒ１の外側に形成しても良いし、図１５（ｂ）に示すように、領域Ｒ１の周囲を囲む溝ＧＲ１を形成しても良い。後者の場合、溝ＧＲ１に囲まれた領域と、溝ＧＲ１の外側の領域とを相互に電気的に分断することができる。
【００７６】
なお、多層配線層ＭＬＩ１を構成する配線層の層数は上記の例に限定されず、その他の任意の数とすることができる。また、多層配線層ＭＬＩ１の構造は、デュアルダマシン構造、シングルダマシン構造の何れでも良い。
【符号の説明】
【００７７】
ＡＤＨ１ 接着剤
ＡＸ１、ＡＸ２、ＡＸ３ 回転軸部
ＣＢＬ１ 信号ケーブル
ＣＣ１ 電源接続導体
ＣＣ２ グランド接続導体
ＣＣ２１、ＣＣ３１ 接続導体
ＣＮＴ１ コンタクト
ＣＮＴＬ１ コンタクト層
ＤＣ１ 不良セル（検査対象のセル）
ＦＬＰ１ 平坦部
ＦＸＭ１ 固定部材
ＧＮＤ１１、ＧＮＤ１１ａ、ＧＮＤ４１、ＧＮＤ５１、ＧＮＤ６１ グランド配線
ＧＮＤＴ１ グランド端子
ＧＲ１ 溝
ＧＲＭ１、ＧＲＭ２ 研磨部材
ＧＲＲ１ 研磨領域
ＩＣＬ１ 第１配線層
ＩＣＬ２ 第２配線層
ＩＣＬ３ 第３配線層
ＩＣＬ４ 第４配線層
ＩＣＬ５ 第５配線層
ＩＣＬ６ 第６配線層
ＩＬ１ コンタクト層間絶縁膜
ＩＬ２ 配線層間絶縁膜
ＩＬ３ ビア層間絶縁膜
ＩＴ１ 入力端子
ＭＬＩ１ 多層配線層
ＮＧＲ１ 非研磨領域
ＮＰ１ 検査装置
ＯＴ１ 出力端子
ＰＢ１ プローブ
ＰＬＢ１ 研磨剤付きバフ
Ｒ１ 領域
ＲＴＴ１ 回転テーブル
ＳＢ１ 半導体基板（基板）
ＳＢＬ１ 素子分離膜
ＳＣＤ１ 半導体装置
ＳＩＣ２１、ＳＩＣ３１ 信号配線
ＳＬＰ１ 傾斜部
ＳＬＳ１ スライドステージ
ＳＴ１ 支持台
ＳＴＧ１ ステージ
ＴＲ１ トランジスタ（素子）
ＶＤＤ１１、ＶＤＤ１１ａ、ＶＤＤ４１、ＶＤＤ５１、ＶＤＤ６１ 電源配線
ＶＤＤＴ１ 電源端子
ＶＩＡ１１、ＶＩＡ２１、ＶＩＡ３１、ＶＩＡ４１、ＶＩＡ５１ ビア
ＶＩＬ１ 第１ビア層
ＶＩＬ２ 第２ビア層
ＶＩＬ３ 第３ビア層
ＶＩＬ４ 第４ビア層
ＶＩＬ５ 第５ビア層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１４】
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【図１５】
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【図１３】
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