(57)【要約】【課題】基板表面の配線層に達する貫通孔を基板裏面から形成して貫通電極を接続する際、貫通孔に露出する配線層の一部をオーバーエッチングしており、更に露出部の配線層の自然酸化膜を除去するためにＡｒ逆スパッタすることで配線層の膜減りが問題となる。【解決手段】半導体基板１の裏面１Ｂから第１の導体配線４１に達する貫通孔１Ｈを形成した後、露出する第１の導体配線４１の第１の金属４１２の表面を窒化して第１の金属の窒化物である介在層４１３を形成し、その後、貫通電極を形成する。【選択図】図７
2014103137.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面上に形成された配線層と、
前記配線層に含まれ、第１の金属を含む第１の導体配線と、
前記半導体基板の裏面から、前記第１の導体配線の一部と接触するように、前記半導体基板を貫通する貫通電極と、
前記第１の導体配線に含まれ、前記貫通電極との接触箇所における境界面に形成された、前記第１の金属の窒化物からなる介在層と、
を含むことを特徴とする半導体装置。
【請求項２】
前記第１の導体配線は、前記半導体基板の表面上に層間絶縁膜を介して形成されている請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の表面上に形成された素子領域と、
前記半導体基板を貫通し、前記貫通電極と前記素子領域を絶縁分離する絶縁領域と、
を更に有する請求項１または２に記載の半導体装置。
【請求項４】
前記絶縁領域は、前記半導体基板の裏面から前記第１の導体配線までの前記貫通電極の側面全面に接して形成されている請求項３に記載の半導体装置。
【請求項５】
前記絶縁領域は、前記半導体基板の裏面から表面まで、半導体層を介して前記貫通電極の側面を取り囲んで形成されている請求項３に記載の半導体装置。
【請求項６】
前記第１の金属がタングステンである請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の導体配線は、前記貫通電極との接触箇所とその外周領域とを有する請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の導体配線の前記貫通電極との接触箇所の一部は、前記外周領域の前記半導体基板側平面よりも前記半導体基板と反対方向に離れて位置する請求項７に記載の半導体装置。
【請求項９】
前記第１の導体配線の外周領域は、前記第１の金属に接して、前記半導体基板側にバリア膜を有する請求項７または８に記載の半導体装置。
【請求項１０】
前記配線層の最上層に接続され、前記半導体基板の表面側外部に露出する表面端子と、前記貫通電極に接続され、前記半導体基板の裏面側外部に露出する裏面端子とを有する請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板の表面上に、第１の金属を含む第１の導体配線を形成する工程と、
前記半導体基板の裏面から、前記半導体基板を貫通し、前記第１の導体配線の前記第１の金属の一部を露出する貫通孔を形成する工程と、
前記貫通孔の底部に露出した前記第１の金属を窒化する工程と、
前記露出した第１の金属を窒化した後、前記貫通孔の内部に導体膜を埋設して貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１の導体配線は、前記半導体基板の表面上に層間絶縁膜を介して形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の金属を窒化する工程と前記貫通電極を形成する工程との間に、前記貫通孔内壁にサイドウォール状の絶縁膜を形成する工程を更に有する請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記貫通電極を形成する工程の前に、前記サイドウォール状の絶縁膜を有する前記貫通孔内を水素プラズマ処理する工程を更に有する請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の導体配線を形成する工程の前に、前記半導体基板の表面側から、前記貫通孔を形成する領域の周りに所定の深さの環状の溝を形成する工程と、前記環状の溝内に絶縁膜を埋め込み、環状の絶縁領域を形成する工程とを有し、前記貫通孔を形成する前に、前記半導体基板の裏面から前記半導体基板の厚みを減じることで前記環状の絶縁領域の底部を露出させる工程を更に有する請求項１１または１２に記載の半導体装置の製造方法。
【請求項１６】
前記貫通孔の底部に露出した前記第１の金属を窒化する工程は、アンモニア雰囲気中、１８０℃以下の温度で実施される請求項１１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記第１の金属がタングステンである請求項１１乃至１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１の配線導体は、前記半導体基板側からバリア膜と前記第１の金属との積層膜であり、前記貫通孔を形成する工程は、前記バリア膜を貫通し、前記第１の金属の一部除去するまでオーバーエッチングされる請求項１１乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
半導体基板の表面上に形成された２層以上の配線層と、
前記配線層の前記半導体基板側の最下層に、第１の金属を含むパッド電極と、
前記半導体基板を貫通し、前記パッド電極の一部と接触する貫通電極と、
を備える半導体装置であって、
前記パッド電極と前記貫通電極底部との接触面は、前記パッド電極の前記貫通電極と接していない前記半導体基板側の第１の平面よりも前記半導体基板から離れた第２の平面を構成し、前記第２の平面全面に前記第１の金属の窒化物からなる介在層を有することを特徴とする半導体装置。
【請求項２０】
前記パッド電極は、前記半導体基板側から窒化タングステンバリア膜と前記第１の金属としてのタングステン膜の積層膜であり、前記介在層は、前記窒化タングステンバリア膜の前記第１の金属側界面と接している請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板を貫通する電極を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多様化に伴い、複数の半導体チップを縦方向に積層して集積化した半導体装置が提案されている。このような半導体装置では、各半導体チップの半導体基板を貫通する電極（Through Silicon Via：ＴＳＶと称す）によって各半導体チップ間の電気的導通を図るように構成されている。
【０００３】
特開２０１２−９４７３号公報（特許文献１）には、基板を貫通する貫通電極を備えた半導体装置とその製造方法が開示されている。ここでは、シリコン基板の表面側に形成したパッド電極の裏面を露出させるように、シリコン基板の裏面側から、基板と絶縁膜に貫通孔を開口している。そして、この貫通孔の中にめっきシード層を成膜し、めっき法により貫通電極を形成している。このとき、貫通孔底に露出したパッド電極とシード層の界面に自然酸化層があると接触抵抗が増加してしまうため、シード層成膜前に、アルゴンなどの不活性ガスにより逆スパッタすることでパッド電極裏面を清浄化する工程が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−９４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような逆スパッタによる清浄化について本発明者が検討したところ、以下のことが分かった。当該パッド電極は、シリコン基板および層間絶縁膜を異方性エッチングして貫通孔を開口する際のエッチングストッパとして機能する。通常、１枚のシリコンウエハ上に複数の半導体チップを同時に形成するため、貫通孔形成の際の局所的なエッチング不足を避けるために、オーバーエッチングが施される。従って、膜厚の目減りが懸念される。本発明者の検討によれば、当該パッド電極は、同層の配線と同じ工程で形成するため、膜厚や材料を自由に設定しにくい。その上で更に、上記のようなパッド電極の清浄化のために逆スパッタを施すと、膜厚の目減りはより顕著になる。これは、抵抗値の増加や接続不良の一原因となり得る。
【課題を解決するための手段】
【０００６】
本発明の一実施形態によれば、
半導体基板の表面上に形成された配線層と、
前記配線層に含まれ、第１の金属からなる第１の導体配線と、
前記半導体基板の裏面から、前記第１の導体配線の一部と接触するように、前記半導体基板を貫通する貫通電極と、
前記第１の導体配線に含まれ、前記貫通電極との接触箇所における境界面に形成された、前記第１の金属の窒化物からなる介在層と、
を含むことを特徴とする半導体装置、が提供される。
【０００７】
また、本発明の別の実施形態によれば、
半導体基板の表面上に、第１の金属を含む第１の導体配線を形成する工程と、
前記半導体基板の裏面から、前記半導体基板を貫通し、前記第１の導体配線の前記第１の金属の一部を露出する貫通孔を形成する工程と、
前記貫通孔の底部に露出した前記第１の金属を窒化する工程と、
前記露出した第１の金属を窒化した後、前記貫通孔の内部に導体膜を埋設して貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法、が提供される。
【０００８】
加えて、本発明の更に別の実施形態によれば、
半導体基板の表面上に形成された２層以上の配線層と、
前記配線層の前記半導体基板側の最下層に、第１の金属を含むパッド電極と、
前記半導体基板を貫通し、前記パッド電極の一部と接触する貫通電極と、
を備える半導体装置であって、
前記パッド電極と前記貫通電極底部との接触面は、前記パッド電極の前記貫通電極と接していない前記半導体基板側の第１の平面よりも前記半導体基板から離れた第２の平面を構成し、前記第２の平面全面に前記第１の金属の窒化物からなる介在層を有することを特徴とする半導体装置、が提供される。
【発明の効果】
【０００９】
本発明の一実施形態によれば、半導体基板の裏面から形成される貫通電極と接触する配線層（第１の導体配線）の接触面に、貫通電極を形成するための貫通孔を形成してから露出する金属表面を窒化して介在層を形成することで、第１の導体配線の膜厚の更なる目減りを抑制しつつ、後工程での金属表面の酸化が防止され接触抵抗の増加や接触不良が抑制できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る半導体装置を用いた半導体パッケージの概略を示す模式的断面図である。
【図２】半導体装置の積層状態を示す模式的断面図である。
【図３】本発明の一実施形態に係る半導体装置１０１の模式的断面図（ａ）と部分拡大図（ｂ）である。
【図４】本発明の一実施形態に係る半導体装置１０１の製造方法を説明する工程断面図である。
【図５】本発明の一実施形態に係る半導体装置１０１の製造方法を説明する工程断面図である。
【図６】本発明の一実施形態に係る半導体装置１０１の製造方法を説明する工程断面図（ａ）と部分拡大図（ｂ）である。
【図７】本発明の一実施形態に係る半導体装置１０１の製造方法を説明する工程断面図（ａ）と部分拡大図（ｂ）である。
【図８】本発明の一実施形態に係る半導体装置１０１の製造方法を説明する工程断面図である。
【図９】本発明の一実施形態に係る半導体装置１０１の製造方法を説明する工程断面図である。
【図１０】本発明の一実施形態に係る半導体装置１０１の製造方法を説明する工程断面図である。
【図１１】本発明の一実施形態に係る半導体装置１０１の製造方法を説明する工程断面図である。
【図１２】本発明の別の実施形態に係る半導体装置２０１の模式的断面図（ａ）と部分拡大図（ｂ）である。
【図１３】本発明の別の実施形態に係る半導体装置２０１の製造方法を説明する工程断面図である。
【図１４】本発明の別の実施形態に係る半導体装置２０１の製造方法を説明する工程断面図である。
【図１５】本発明の別の実施形態に係る半導体装置２０１の製造方法を説明する工程断面図である。
【図１６】本発明の別の実施形態に係る半導体装置２０１の製造方法を説明する工程断面図である。
【図１７】本発明の別の実施形態に係る半導体装置２０１の製造方法を説明する工程断面図である。
【図１８】本発明の別の実施形態に係る半導体装置２０１の製造方法を説明する工程断面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではなく、本発明の範囲内で適宜当業者が変更可能な構成を包含する。
【００１２】
実施形態例１
まず、本発明に係る半導体装置（以下、半導体チップという）を用いた半導体パッケージ１００について説明する。
【００１３】
この半導体パッケージ１００は、複数の半導体チップ１０１をサンドイッチ状に積み重ね、各半導体チップを貫通する電極〔ＴＳＶ（Through Silicon Via）：貫通電極１１１〕により電力供給、信号授受が図られている。各半導体チップは、回路形成面側の外部に露出する表面端子（表面バンプ）１１２が、貫通電極１１１に接して裏面側の外部に露出する裏面端子（裏面バンプ）１１３を有している。各半導体チップ１０１（ここでは、１０１Ａから１０１Ｅの５層）は、回路形成面を下側にして（フェイスダウン）積層される。例えば、最下層の半導体チップ１０１Ａは、インターフェースチップであり、その上にＤＲＡＭチップ１０１Ｂ〜１０１Ｅが積層される。フェイスダウンに積層しているため、最上層チップ１０１Ｅは、半導体チップ１０１Ｄから供給される信号や電源を自チップの内部に取り込むことができればよく、更に上層に供給する必要が無い。従って、最上層チップ１０１Ｅには貫通電極１１１を設ける必要が無い。半導体チップ１０１Ａ〜１０１Ｄまでは、貫通電極１１１を設けるために薄板化されているが、最上層チップ１０１Ｅには貫通電極１１１を設ける必要が無いため、貫通電極１１１を形成するための薄板化は不要である。これにより、工程を簡略化できる。また、薄板化に伴う基板の反りも低減できる。
【００１４】
最上層チップ１０１Ｅでは、貫通電極１１１を設ける工程が割愛されるだけであり、メモリ回路やテスト端子、信号端子、各貫通電極と対応する端子などの表面端子とを接続する多層配線等は他の半導体チップと同様に形成される。
【００１５】
全ての工程を揃えて形成したチップを用いるという観点では、最上層チップ１０１Ｅとして他のチップと同じように薄板化工程を経て貫通電極を形成したチップを適用しても良い。
【００１６】
このように積層した半導体チップ１０１Ａ〜１０１Ｅは、最下層のインターフェースチップ１０１Ａで配線基板１０２に接続されており、各半導体チップの隙間にはアンダーフィル樹脂１０３が充填される。更に、モールド樹脂１０４によりパッケージングされている。配線基板１０２の裏面には半導体パッケージ１００を所望の回路基板に接続するためのソルダーボール１０５がアレイ状に設けられている。
【００１７】
なお、回路形成面が上を向いているか下を向いているかは本発明の作用効果に関係無く、本実施形態例の構成はフェイスアップでも良い。その場合、最上層チップ１０１Ｅにも他チップと同様に貫通電極１１１を形成したチップが適用される。なお、フェイスアップで構成する場合、最上層チップにはメモリ回路などの半導体回路と接続する配線層４は形成するが、表面バンプ１１２を設ける必要はない。
【００１８】
図２は、貫通電極部分の拡大断面図を示しており、各半導体チップは、半導体基板としてのシリコン基板１の表面１Ａ上に素子回路２、層間絶縁膜３、層間絶縁膜３中に形成された配線層４、チップ表面を覆うポリイミド等のパッシベーション膜５、配線層４の最上層に接続される表面バンプ１１２として第１シード層６，第１導体膜７、Ａｕ／Ｎｉなどの第１接着層８が形成されている。一方、シリコン基板１の裏面１Ｂには裏面保護膜１１が形成されており、裏面１Ｂから配線層４の最下層まで貫通する貫通孔１Ｈ内に、絶縁層１２、第２シード層１３、第２導体膜１４、第２導体膜１４の表面にＳｎＡｇなどの半田で構成される第２接着層１５が形成される。本例では、貫通電極１１１と裏面バンプ１１３が第２導体膜１４で一体に形成されている。各半導体チップは、表面バンプ１１２と裏面バンプ１１３とを位置合わせして、所定の圧力、温度をかけて半田接合される。
【００１９】
次に、本実施形態例の半導体チップ１０１について、詳細に説明する。図３（ａ）は、パッケージング前の個々の半導体チップ１０１の模式的断面図であり、図３（ｂ）は、部分拡大図を示す。半導体チップ１０１は、平面的には素子回路２の形成される素子領域と、貫通電極１１１が形成されるＴＳＶ領域とに大別される。本発明の特徴は、図３（ｂ）の部分拡大図に示すように、２層以上の配線層４の最下層の第１の導体配線（パッド電極）４１と、貫通電極１１１との接触箇所に、第１の導体配線４１の第１の金属４１２との境界面に第１の金属の窒化物である介在層４１３が存在している点である。ここで、第１の金属４１２として、タングステン（Ｗ）を用いた場合、介在層４１３は窒化タングステン（ＷＮ）からなる。
【００２０】
次に、各構成部材の詳細について、製造工程を参照しつつ説明する。図４〜図１１は、本実施形態例の半導体チップ１０１の製造工程を説明する工程断面図である。
【００２１】
まず、図４に示すようにシリコン基板１の表面１Ａ側の処理を行う。基板表面に公知の方法により回路素子２を形成し、層間絶縁膜３（第１層間絶縁膜）で覆う。第１層間絶縁膜としては酸化シリコン膜を用いることができる。第１層間絶縁膜上に、第１の金属４１２を含む第１の導体配線４１を形成する。更に層間絶縁膜３の積層及び配線形成を繰り返し、配線層４を形成する。配線導体（配線及びビアプラグ）としては、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などが使用でき、適宜バリア膜（例えば、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）など）を含んでいても良い。層間絶縁膜３の最上層は窒化シリコン膜を用いる。第１の導体配線４１は、後述する貫通孔形成時のエッチングストッパとして機能し、貫通孔の底部に露出する領域（貫通電極１１１との接触箇所）の周りに外周部となる余白部分を有するパッド形状に形成されており、上層への突抜を防止する。突抜があまり問題とならない場合には、第１の配線導体は、ラインパターンや格子状パターンなどとしても良い。いずれにしても、第１の導体配線４１に含まれる第１の金属４１２としては、シリコンや酸化膜の異方性エッチングに対して比較的良好なエッチング耐性を有する金属が使用でき、酸化により接触抵抗に問題のある金属であり、また、後述する窒化処理によって形成される第１の金属の窒化物が良好な導電性を示す金属材料が挙げられる。また、第１の金属としては、基板表面側に形成した半導体素子などに影響しない低温で窒化可能な金属が好ましく、特にアンモニアを水素と窒素に分解し得る触媒作用を有し、それ自体が窒化されやすいＷは低温で効率よく窒化できることからより好ましい。ここでは、第１の導体配線４１として、ＷＮバリア膜４１１上に第１の金属４１２としてＷ膜を形成する。
【００２２】
最上層の層間絶縁膜３を形成した後、パッシベーション膜５としてポリイミド膜を成膜する。続いて、ポリイミド膜及び最上層の層間絶縁膜３を順次パターニングして、配線層４の最上配線表面を露出する開口部を形成する。全面に第１シード層（Ｃｕ／Ｔｉ）６をスパッタ法で成膜した後、表面バンプ形成用マスク（図示しない）をフォトレジスト（ＰＲ）で形成し、電気めっきにより表面バンプ１１２として第１導体膜（Ｃｕ）７、第１接着層（Ａｕ／Ｎｉ）８を形成する。表面バンプ形成用マスクを除去した後、露出する第１シード層６を除去することで、図４に示す構造が得られる。以上により表面１Ａ側の処理が完了し、続いて、裏面側の処理を行う。
【００２３】
裏面側の処理を行うに当たって、基板（ウェハ）の取り扱い性を良好にするため、保持部材を用いる。ここでは、光照射によって接着性が変化する接着剤を含む接着層９を用いて、ガラス基板などの透明な支持体１０にウェハ表面側を接着保持するウェハサポートシステム（Wafer Support System：ＷＳＳ）を用いる。説明のため、図５以降は、上下を逆転して示す。
【００２４】
図５に示すように、ＷＳＳに保持した状態でシリコン基板１の裏面から所定の厚さ（例えば、４０μｍ）となるまで裏面研削（Back Grinding：ＢＧ）を行い、ＢＧ後の裏面１Ｂ上に裏面保護膜１１として窒化シリコン膜を形成する。ＢＧは荒削り、精削り、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）の順で行い、裏面１Ｂを鏡面化する。
【００２５】
次に、図６に示すように、裏面側から第１の導体配線４１に達する貫通孔１Ｈを形成する。裏面保護膜１１上にフォトレジスト（ＰＲ）を塗布し、フォトリソグラフィ工程により貫通孔１Ｈ形成用の開口を形成する。ＰＲをマスクに裏面保護膜１１／シリコン基板１／層間絶縁膜３を順にドライエッチングする。最後は第１の導体配線４１をエッチストッパとする。このとき、図６（ｂ）に示すように、第１の導体配線４１（例えば全体で５０ｎｍ厚）のうち３０〜４０ｎｍ程度のオーバーエッチングがかかるため、ＷＮバリア膜４１１（例えば１０ｎｍ厚）は、貫通孔１Ｈの底部露出面には残らない。第１の導体配線４１のシリコン基板側平面（第１の平面４１Ａ）よりもシリコン基板から離れた第２の平面４１Ｂが形成される。
【００２６】
次に、図７に示すように、貫通孔１Ｈの底部に露出した第１の導体配線４１の第１の金属４１２を窒化処理する。窒化処理は、アンモニアガス（ＮＨ３）を用いたガス窒化や、窒素ガス（Ｎ２）、アンモニアガス（ＮＨ３）、ＮＯ、Ｎ２Ｏ等の窒素含有ガスを用いたプラズマ窒化にて行うことができる。ここでは、アンモニア（ＮＨ３）雰囲気中で１８０℃以下の温度で窒化及び還元処理を施す。なお、窒化反応を効率的に行うために、室温以上の温度となるように加温することが好ましい。これにより、第１の導体配線４１の露出する第１の金属表面にＷＮからなる介在層４１３が形成される。介在層４１３は、ＷＮバリア膜４１１と、貫通孔１Ｈ底部周辺のＷＮバリア膜４１１の第１の金属４１２との界面側で接している。従って、第１の金属４１２は、もはや貫通孔１Ｈ内に露出していない。図７（ｂ）は、図７（ａ）の破線部の拡大図である。介在層４１３は、貫通孔形成時のオーバーエッチング後に残存する第１の金属４１２の厚みの１／２程度以下を窒化すればよく、介在層４１３としてバリア膜４１１と同程度の厚み、例えば、５〜１５ｎｍ程度の厚みとなるように、窒化条件を適宜調整すればよい。このように形成される介在層４１３は、第１の配線導体４１の一部を構成するものとなる。介在層４１３の貫通孔１Ｈ内の表面は、新たな第２の平面４１Ｂ’となる。第２の平面４１Ｂ’も第１の平面４１Ａよりシリコン基板１の表面１Ａから離れている。
【００２７】
次に、図８に示すように、貫通孔１Ｈの側壁にサイドウォール状に絶縁膜１２を形成する。絶縁膜１２として、酸化シリコン膜や窒化シリコン膜あるいはこれらの積層膜を成膜した後、エッチバックして裏面保護膜１１上及び貫通孔１Ｈ底の絶縁膜１２を除去することで、サイドウォール状に形成することができる。絶縁膜１２は、シリコン基板１の表面１Ａに形成される回路素子と、この後形成される貫通電極とを絶縁分離するために形成する。
【００２８】
続いて、図９に示すように、絶縁膜１２を形成した後、貫通孔１Ｈ底部の介在層４１３に対して水素（Ｈ２）プラズマ処理を実施して残留酸素を除去する。絶縁膜１２の形成前に窒化膜である介在層４１３を形成したことで、第１の導体配線４１表面の自然酸化はほぼ起こらない。介在層４１３を形成せずに絶縁膜１２を形成すると、オーバーエッチングで露出した第１の金属４１２が自然酸化されてしまうため、従来は次工程の貫通電極形成前にＡｒスパッタのような逆スパッタによる酸化膜の除去などの清浄化が必要であった。このため、オーバーエッチングされた第１の導体配線４１が更に薄くなるという問題があった。本発明では、このようなＡｒスパッタが不要であり、水素（Ｈ２）プラズマ処理による残留酸素の除去により、更なる膜厚の減少を抑制して、第１の導体配線４１と貫通電極との接触抵抗の増加を抑えることができる。
【００２９】
次に、図１０に示すように、全面に第２シード層１３として、第１シード層６と同様にＣｕ／Ｔｉをスパッタ法で成膜した後、裏面バンプ用のＰＲマスクを形成し、電気めっきにより、第２導体１４としてＣｕ膜と、第２接着層１５としてＳｎＡｇ半田層を連続して成膜する。本実施形態例では貫通電極１１１と裏面バンプ１１３とを一体に形成する例を示しているが、別体に形成してもよい。これにより、貫通電極１１１の底部が、第１の導体配線４１の一部である介在層４１３に接して接続される。
【００３０】
最後に、図１１に示すように、裏面バンプ用のＰＲマスクを除去した後、露出する第２シード層１３をエッチング除去する。その後、支持体１０通して光照射してＷＳＳをウェハから剥離し、残留する接着層９を溶剤で除去する。更に、各半導体チップ毎にダイシングすることで、図３に示す半導体チップ１０１が得られる。
【００３１】
このように、本発明では、第１の導体配線４１の裏面を、貫通孔１Ｈを形成した後に窒化することで酸化を防止する。これにより、貫通電極形成前の酸化膜除去のためのエッチングが不要となる。貫通電極１１１と表面バンプ１１２とを接続する第１の導体配線４１の目減りを低減でき、抵抗増加や接続不良を低減できる。結果として、貫通電極を有する半導体装置の性能を更に向上できる。
【００３２】
本発明では、貫通孔１Ｈを形成した後に、第１の導体配線４１の裏面の露出面（第１の金属４１２）を窒化することに意味がある。例えば、第１の導体配線４１を形成する際にバリア膜４１１として窒化膜を下地膜に形成する構成は公知である。しかしながら、本発明者の検討によれば、通常の導体配線に適用されるバリア膜の厚さ程度では、貫通孔を形成する際の異方性エッチングによって除去されてしまう。従って、本発明のような酸化抑制効果は得られないので、貫通電極形成前にエッチングによる酸化膜除去が必要となる。また、同じ観点から、前述の公知技術で形成された半導体装置の導体配線は、このようなバリア窒化膜を形成した場合でも貫通電極との接触界面に窒化膜を持たないことになる。これに対し本発明では、貫通孔形成後に第１の導体配線の裏面を窒化することで酸化防止効果が得られ、貫通電極形成前に酸化膜除去のためのエッチングを必要としない。この場合、最終構造においても、第１の導体配線は、貫通電極との接触箇所に窒化膜が介在層として残ることになる。
【００３３】
実施形態例２
実施形態例１では、絶縁膜１２をシリコン基板１の裏面１Ｂから形成した貫通孔１Ｈ内壁に形成する、いわゆる、ビアラスト法による半導体装置について説明したが、本実施形態例では、絶縁膜１２をシリコン基板１の表面に最初に形成する、いわゆる、ビアファースト法による半導体装置２０１について説明する。
【００３４】
図１２は、本実施形態例に係る半導体装置（半導体チップ）２０１の模式的断面図（ａ）と、部分拡大図（ｂ）を示す。半導体チップ１０１との違いは、絶縁膜１２が貫通孔１Ｈ内壁ではなく、貫通孔１Ｈを取り囲むように、シリコン基板１の表面１Ａから裏面１Ｂまで貫通して形成されている。ここでは、半導体チップ１０１の絶縁膜１２と区別するため、環状の絶縁膜という意味で絶縁リング１２Ｒとする。図１２（ｂ）に示すように、絶縁リング１２Ｒは、第１の導体配線４１とは接していない。また、貫通電極１１１は、貫通孔１Ｈの側壁に露出するＷＮバリア膜４１１とも接している。その他の構成は、半導体チップ１０１と同じであり、同じ符号を付すことで詳細は省略する。
【００３５】
図１３〜図１８は、本実施形態例に係る半導体チップ２０１の製造工程を説明する工程断面図である。
【００３６】
まず、図１３に示すように、シリコン基板１の表面１Ａ側から、絶縁リング用の溝を、例えば、深さ４０〜５０μｍ、幅２〜３μｍ（アスペクト比１３〜２５）で形成し、溝内に絶縁膜を埋め込むことで絶縁リング１２Ｒを形成する。ここでは、１重の絶縁リング１２Ｒを形成する例を示しているが、２重以上の多重リングとしても良い。
【００３７】
その後、図１４に示すように、半導体チップ１０１と同様に表面１Ａ側の製造工程を実施する。続いて、裏面側の処理を行う。
【００３８】
まず、図１５に示すように、絶縁リング１２Ｒの底部が露出するまでシリコン基板１の裏面研削を行う。これにより、シリコン基板１の表面１Ａから裏面１Ｂまで貫通する絶縁リング１２が形成できる。その後、裏面１Ｂ表面に裏面保護膜１１を形成する。
【００３９】
次に、図１６に示すように、裏面側から第１の導体配線４１に達する貫通孔１Ｈを形成する。裏面保護膜１１上にフォトレジスト（ＰＲ）のマスクを形成し、貫通孔１Ｈを形成する。
【００４０】
実施形態例１の図７工程と同様に、貫通孔１Ｈ底に露出した第１の導体配線４１表面（第１の金属４１２）を窒化し、窒化膜である介在層４１３を形成する。続いて、図１８に示すように、水素プラズマ処理により残留酸素を除去する。その後は、実施形態例１と同様に貫通電極１１１及び裏面バンプ１１３を形成することで、図１２に示す半導体チップ２０１が完成する。なお、本実施形態例においては、図１８に示す水素プラズマ処理は、貫通孔１Ｈ内への絶縁膜形成工程がないために省略しても良い。また、窒化の際に貫通孔１Ｈ内に露出するシリコン基板１の表面が窒化されても何ら問題はなく、窒化されることでかえって貫通電極１１１から金属元素がシリコン基板１に漏れ出すことを防止するバリア膜として機能する。
【００４１】
本実施形態例においても、貫通孔１Ｈ形成後に露出する第１の導体配線４１表面（第１の金属４１２）を窒化して介在層４１３を形成しておくことで、第２シード層１３の形成までに大気に曝されても、第１の金属４１２が露出している場合と比較して、自然酸化膜の生成を抑制することができる。なお、本実施形態例では、絶縁リング１２Ｒを第１の配線導体４１をも取り囲むように形成する場合には、第１の配線導体４１を層間絶縁膜３を介さずにシリコン基板１の表面１Ａ上に形成してもよい。
【符号の説明】
【００４２】
１．シリコン基板
１Ａ．表面
１Ｂ．裏面
１Ｈ．貫通孔
２．回路素子
３．層間絶縁膜
４．配線層
４１．第１の導体配線（パッド電極）
４１１．バリア膜（ＷＮ）
４１２．第１の金属（Ｗ）
４１３．介在層（ＷＮ）
４１Ａ．第１の平面
４１Ｂ，４１Ｂ’．第２の平面
５．パッシベーション膜
６．第１シード層
７．第１の導体
８．第１接着層（Ａｕ／Ｎｉ）
９．接着層
１０．支持体
１１．裏面保護膜
１２．絶縁膜
１２Ｒ．絶縁リング
１３．第２シード層
１４．第２の導体
１５．第２接着層（ＳｎＡｇ）
１０１、２０１．半導体チップ
１０２．配線基板
１０３．アンダーフィル樹脂
１０４．モールド樹脂
１０５．ソルダーボール
１１１．貫通電極
１１２．表面バンプ
１１３．裏面バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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