(57)【要約】【課題】高耐圧ＭＯＳＦＥＴのゲート電極に引出し配線を介してバイアス電圧を印加した場合であっても、ドレイン・ソース間におけるリーク電流の発生を低減することができる半導体装置を提供する。【解決手段】半導体装置１００は、チャネル領域８とゲート絶縁膜１０とフィールド酸化膜１４とゲート電極１２とＢＰＳＧ膜１８と金属配線２０と遮蔽板２６とＴＥＯＳ膜２８と金属配線３２とを備え、金属配線２０の全部は、平面視でゲート電極１２と重なっており、かつ、金属配線２０の少なくとも一部は、平面視でフィールド酸化膜１４と重なっており、遮蔽板２６の金属配線２０に対向する側の端部２６ａは、平面視でゲート電極１２の端部１２ａと重なっており、遮蔽板２６は、金属配線２０から遠ざかる方向に延在し、かつ、平面視で金属配線３２と重なっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたチャネル領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記チャネル領域を含む素子領域を区画するフィールド酸化膜と、
前記フィールド酸化膜上の一部及び前記ゲート絶縁膜上に連続して形成されたゲート電極と、
前記ゲート電極を覆うように、前記半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜上に形成され、前記第１の層間絶縁膜に設けられた第１の貫通電極を介して前記ゲート電極に接続された第１の引出し配線と、
前記第１の層間絶縁膜上に前記第１の引出し配線と離れて形成された遮蔽板と、
前記遮蔽板と前記第１の引出し配線とを覆うように、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜上に形成され、前記第２の層間絶縁膜に設けられた第２の貫通電極を介して前記第１の取出し配線に接続された第２の引出し配線と、を備え、
前記第１の引出し配線の全部は、平面視で前記ゲート電極と重なっており、かつ、前記第１の引出し配線の少なくとも一部は、平面視で前記フィールド酸化膜と重なっており、
前記遮蔽板の前記第１の引出し配線に対向する側の端部は、平面視で前記ゲート電極の端部と重なっており、
前記遮蔽板は、前記第１の引出し配線から遠ざかる方向に延在し、かつ、平面視で前記第２の引出し配線と重なっていることを特徴とする半導体装置。
【請求項２】
前記遮蔽板の電位は、前記半導体基板の電位と同電位であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の層間絶縁膜は、ＢＰＳＧを含んで構成される膜であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２の層間絶縁膜は、ＴＥＯＳを含んで構成される膜であることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にドレイン・ソース間に発生するリーク電流の発生を低減できる半導体装置に関する。
【背景技術】
【０００２】
ゲート電極に高電圧を印加することができるＭＯＳＦＥＴ（いわゆるゲート高耐圧ＭＯＳＦＥＴ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の従来技術には、例えば特許文献１に開示されたものがある。
図４、５は、従来技術に係るゲート高耐圧ＭＯＳＦＥＴ（以下、単に「高耐圧ＭＯＳＦＥＴ」ともいう。）１１０の一般的な構造を模式的に示した図である。ここで、図４は、高耐圧ＭＯＳＦＥＴ１１０の構造を平面視した平面図（つまり、半導体基板表面１ａの法線方向から見た図）である。また、図５は、図４中に示したＣＣ′線に沿った断面図である。なお、図４、５では、ｐチャネル型のＭＯＳＦＥＴを例示している。
【０００３】
まず、高耐圧ＭＯＳＦＥＴ１１０の断面図である図５を参照する。この図に示すように、高耐圧ＭＯＳＦＥＴ１１０には、ゲート電極１２と引出し配線である金属配線２０との間に層間絶縁膜１８を備えたものがある。そして、この層間絶縁膜１８として、例えばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）を含んで構成された膜（以下、単に「ＢＰＳＧ膜」ともいう。）を用いたものがある。また、層間絶縁膜１８と金属配線２０に接続した金属配線３２との間に層間絶縁膜２８を備えたものもある。そして、この層間絶縁膜２８として、例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）を含んで構成された膜（以下、単に「ＴＥＯＳ膜」ともいう。）を用いたものがある。
【０００４】
次に、高耐圧ＭＯＳＦＥＴ１１０の平面図である図４を参照する。高耐圧ＭＯＳＦＥＴ１１０には、平面視で金属配線２０の一部がゲート電極１２の形成領域外にはみ出して形成されているものがある。以下、このはみ出して形成された金属配線部分を「はみ出し部２０ａ」と呼ぶ。同様に、平面視で金属配線３２の一部が金属配線２０の形成領域外にはみ出して形成されているものがある。同様に、このはみ出して形成された金属配線部分を「はみ出し部３２ａ」と呼ぶ。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２０６１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ここで再度、図５を参照する。上述の高耐圧ＭＯＳＦＥＴ１１０において、金属配線２０、３２を介してゲート電極１２にバイアス電圧（例えば、−５０Ｖ〜７０Ｖ程度）を印加すると、半導体基板表面１ａに寄生チャネル４２が形成される場合がある。この寄生チャネル４２が形成されている様子を図５に示す。寄生チャネル４２が形成されることで、高耐圧ＭＯＳＦＥＴ１１０の動作時に、この寄生チャネル４２を介してドレイン・ソース間にリーク電流が発生することがある。図４に示された破線矢印は、このリーク電流の流れ４０を模式的に示したものである。なお、このリーク電流が発生する際、半導体基板の電位は、例えばグランド（ＧＮＤ）電位になっている。
【０００７】
上述の寄生チャネル４２が形成される主たる原因として、「層間絶縁膜１８（例えば、ＢＰＳＧ膜）の分極」と「層間絶縁膜２８（例えば、ＴＥＯＳ膜）の電子捕獲」の２つが挙げられる。以下、この２つの原因について簡単に説明する。
まず、「層間絶縁膜１８の分極」について説明する。高耐圧ＭＯＳＦＥＴ１１０において、金属配線２０、３２を介してゲート電極１２にバイアス電圧を印加すると、金属配線２０の電界により、はみ出し部２０ａと層間絶縁膜１８とが接する領域において電荷の偏り（いわゆる静電分極）が発生することがある。また、この電荷の偏りは、金属配線３２の電界により、平面視ではみ出し部３２ａの下部にある層間絶縁膜１８内にも発生することがある。図５に示された層間絶縁膜１８内の「＋・−」の記号は、この分極の発生を示すものである。
【０００８】
層間絶縁膜１８内に分極（例えば、残留分極）が発生すると、この分極に起因してフィールド酸化膜１４下にある半導体基板１（ｎ型のウェル領域２）の表面１ａに電荷４２ａの偏りが発生することがある。こうして発生した半導体基板表面１ａの電荷４２ａが、寄生チャネル４２を形成する場合がある。なお、図５では、電荷４２ａとして正電荷が示されている。
【０００９】
次に「層間絶縁膜２８の電子捕獲」について説明する。金属配線２０、３２を介してゲート電極１２にバイアス電圧を印加すると、はみ出し部３２ａと層間絶縁膜２８とが接する領域において電子２８ａが層間絶縁膜２８に捕獲されることがある。この電子２８ａの捕獲は、金属配線３２と層間絶縁膜２８との間の電位差によって金属配線３２と層間絶縁膜２８との間で電子２８ａの移動が起こり、この電子２８ａが層間絶縁膜２８の欠陥部分に捕獲されるために起こると考えられる。層間絶縁膜２８に捕獲された電子２８ａは、金属配線３２に正電荷２８ｂを、また半導体基板１の表面１ａに正電荷４２ａをそれぞれ誘起する。半導体基板表面１ａに誘起された正電荷４２ａは、上述の層間絶縁膜１８内の分極の場合と同様に寄生チャネル４２を形成する場合がある。図５は、この様子も模式的に示している。
【００１０】
このようにして形成された寄生チャネル４２は、はみ出し部２０ａ、３２ａの下層に位置する半導体基板表面１ａにのみ形成されるものではなく、フリンジ効果（端効果）により、その周辺部に広がって形成される場合もある。
本発明は、このような事情に鑑みてなされたものであって、高耐圧ＭＯＳＦＥＴのゲート電極に引出し配線を介してバイアス電圧を印加した場合であっても、ドレイン・ソース間におけるリーク電流の発生を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明の一態様に係る半導体装置は、半導体基板の表面に形成されたチャネル領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記チャネル領域を含む素子領域を区画するフィールド酸化膜と、前記フィールド酸化膜上の一部及び前記ゲート絶縁膜上に連続して形成されたゲート電極と、前記ゲート電極を覆うように、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成され、前記第１の層間絶縁膜に設けられた第１の貫通電極を介して前記ゲート電極に接続された第１の引出し配線と、前記第１の層間絶縁膜上に前記第１の引出し配線と離れて形成された遮蔽板と、前記遮蔽板と前記第１の引出し配線とを覆うように、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜上に形成され、前記第２の層間絶縁膜に設けられた第２の貫通電極を介して前記第１の取出し配線に接続された第２の引出し配線と、を備え、前記第１の引出し配線の全部は、平面視で前記ゲート電極と重なっており、かつ、前記第１の引出し配線の少なくとも一部は、平面視で前記フィールド酸化膜と重なっており、前記遮蔽板の前記第１の引出し配線に対向する側の端部は、平面視で前記ゲート電極の端部と重なっており、前記遮蔽板は、前記第１の引出し配線から遠ざかる方向に延在し、かつ、平面視で前記第２の引出し配線と重なっていることを特徴とする。
【００１２】
このような構成であれば、第１の引出し配線の下層にはゲート電極が配置されているので、ゲート電極にバイアス電圧を印加した場合であっても、第１の引出し配線の電界をゲート電極で遮蔽（シールド）することができる。このため、従来技術と比較して、第１の引出し配線を介してゲート電極にバイアス電圧を印加した際に生じる第１の層間絶縁膜の分極を低減することができる。よって、前記分極に起因する、半導体基板表面における寄生チャネルの形成を低減することができる。
【００１３】
また、このような構成であれば、第２の引出し配線の下層には遮蔽板が配置されている。そして、この遮蔽板の電位は、例えば半導体基板の電位と同電位にすることができる。この状態で、ゲート電極にバイアス電圧を印加した場合、従来技術の方法と同様に第２の引出し配線と第２の層間絶縁膜との間で電子が移動し、第２の層間絶縁膜内に電子を捕獲（トラップ）するが、遮蔽板がこの捕獲電子によって半導体基板表面に誘起される正電荷を抑制することができる。また、遮蔽版は、第１の層間絶縁膜内に生じる分極を低減することもでき、半導体基板表面における寄生チャネルの形成を低減することができる。したがって、第１の引出し配線を介してゲート電極にバイアス電圧を印加した場合であっても、ドレイン・ソース間におけるリーク電流の発生を低減することができる。
【００１４】
また、上記の半導体装置において、前記遮蔽板の電位は、前記半導体基板の電位と同電位であることとしてもよい。
このような構成であれば、前記遮蔽板の電位は、前記半導体基板の電位と同電位であるので、第２の引出し配線と第２の層間絶縁膜との間で起こる電子の移動をより確実に低減することができる。
【００１５】
また、上記の半導体装置において、前記第１の層間絶縁膜は、ＢＰＳＧを含んで構成される膜であることとしてもよい。
このような構成であれば、第１の層間絶縁膜はＢＰＳＧを含んで構成される膜であるので、例えばリフローによって、容易に層間絶縁膜を平坦化することができる。
また、上記の半導体装置において、前記第２の層間絶縁膜は、ＴＥＯＳを含んで構成される膜であることとしてもよい。
このような構成であれば、第２の層間絶縁膜はＴＥＯＳを含んで構成される膜であるので、容易に層間絶縁膜を形成することができる。
【発明の効果】
【００１６】
本発明によれば、ゲート高耐圧ＭＯＳＦＥＴのゲート電極に引出し配線を介してバイアス電圧を印加した場合であっても、半導体基板表面における寄生チャネルの発生を低減することができるので、ドレイン・ソース間におけるリーク電流の発生を低減することができる。
【図面の簡単な説明】
【００１７】
【図１】本実施形態に係る半導体装置の一例を示す平面図。
【図２】本実施形態に係る半導体装置の一例を示す断面図。
【図３】本実施形態に係る半導体装置の一例を示す断面図。
【図４】従来技術に係る半導体装置の一例を示す平面図。
【図５】従来技術に係る半導体装置の一例を示す断面図。
【発明を実施するための形態】
【００１８】
以下に、本発明の実施形態に係るゲート高耐圧ＭＯＳＦＥＴ１００の構造及び効果について、図１〜３を参照しながら説明する。
<構造>
本実施形態に係る高耐圧ＭＯＳＦＥＴ１００の構造を図１〜３に模式的に示す。ここで、図１は、本実施形態に係る高耐圧ＭＯＳＦＥＴ１００の構造を平面視した平面図である。また、図２は、図１中に示したＡＡ′線に沿った断面図である。そして、図３は、図１中に示したＢＢ′線に沿った断面図である。なお、本実施形態では、ｐチャネル型の高耐圧ＭＯＳＦＥＴについて説明する。
【００１９】
まず、ＡＡ′断面図である図２を参照する。本実施形態に係る高耐圧ＭＯＳＦＥＴ１００は、ｐ型の半導体基板１を備えている。そして、この半導体基板１の表面１ａ近傍にはｎ型のウェル領域２が形成されている。なお、高耐圧ＭＯＳＦＥＴ１００の動作時におけるウェル領域２（半導体基板基板１）の電位は、例えばグランド電位である。
ウェル領域２内にはｐ型のソース領域４とｐ型のドレイン領域６とが互いに分離して形成されている。ソース領域４は、不純物濃度の高い高濃度領域４ａと不純物濃度の低い低濃度領域４ｂとを含んで構成されており、高濃度領域４ａは半導体基板１の表面１ａ近傍に形成されている。同様に、ドレイン領域６は不純物濃度の高い高濃度領域６ａと不純物濃度の低い低濃度領域６ｂとを含んで構成されており、高濃度領域６ａは半導体基板１の表面１ａ近傍に形成されている。なお、ソース領域４及びドレイン領域６の形状は、平面視で例えば矩形状をしている。また、平面視でソース領域４の長手方向とドレイン領域６の長手方向とは、例えば同じ方向である。
【００２０】
ソース領域４とドレイン領域６には、電極４４、４６がそれぞれ接続されており、この電極４４、４６を介してソース領域４とドレイン領域６にそれぞれ電圧を印加することができる。ソース電極４４は、後述する層間絶縁膜１８上に形成された金属配線４４ｂと、層間絶縁膜１８を貫通して金属配線４４ｂとソース領域４とを接続する貫通電極４４ａとを含んで構成されている。同様に、ドレイン電極４６は、層間絶縁膜１８上に形成された金属配線４６ｂと、層間絶縁膜１８を貫通して金属配線４６ｂとドレイン領域６とを接続する貫通電極４６ａとを含んで構成されている。さらに、ドレイン電極４６は、後述する層間絶縁膜２８上に形成された金属配線４６ｄと、層間絶縁膜２８を貫通して金属配線４６ｄと金属配線４６ｂとを接続する貫通電極４６ｃと、を含んで構成されている。なお、金属配線４４ｂは、金属配線４６ｄよりも下の階層の金属配線である。
【００２１】
ソース領域４とドレイン領域６との間にはチャネルとなる領域（以下、単に「チャネル領域」ともいう。）８がある。そして、この領域８上にはゲート絶縁膜１０が形成されている。
ゲート酸化膜１０上にはゲート電極１２が形成されている。ゲート電極１２は、ゲート酸化膜１０と後述するフィールド酸化膜１４の一部とを連続して覆うものである。そして、高耐圧ＭＯＳＦＥＴ１００の動作時には、このゲート電極１２に負電圧が印加される。なお、ゲート電極１２の形状は、平面視で例えば矩形状をしている。また、平面視でゲート電極１２の長手方向は、例えばソース領域４及びドレイン領域６の長手方向と同じ方向である。
【００２２】
ゲート酸化膜１０とソース領域４の高濃度領域４ａと間にはフィールド酸化膜１４が形成されている。同様に、ゲート酸化膜１０とドレイン領域６の高濃度領域６ａと間にもフィールド酸化膜１４が形成されている。
また、ウェル領域２内にはガード領域１６が形成されている。このガード領域１６とソース領域４の高濃度領域４ａと間にはフィールド酸化膜１４が形成されている。同様に、ガード領域１６とドレイン領域６の高濃度領域６ａと間にはフィールド酸化膜１４が形成されている。つまり、上述のソース領域４、ドレイン領域６、チャネル領域８を含んで構成された領域は、平面視でガード領域１６によって取り囲まれている。このガード領域１６は、層間絶縁膜１８を貫通する貫通電極１６ａ、１７ａとそれぞれ接続している。そして、貫通電極１６ａは、層間絶縁膜１８上に形成された金属配線１６ｂと接続している。また、貫通電極１７ａは、層間絶縁膜１８上に形成された金属配線４４ｂと接続している。なお、ガード領域１６の導電型は、ｎ型である。
【００２３】
次に、平面図である図１とＢＢ′断面図である図３とを参照する。半導体基板１（ウェル領域２）上には、上述のゲート電極１２及びフィールド酸化膜１４を覆うようにして、層間絶縁膜１８が形成されている。この層間絶縁膜１８には、例えばＢＰＳＧ膜を用いることができる。以下、層間絶縁膜１８としてＢＰＳＧ膜を用いた場合について説明する。
ＢＰＳＧ膜１８上には取出し配線としての金属配線２０が形成されている。そして、この金属配線２０は、ＢＰＳＧ膜１８を貫通する貫通電極２４を介してゲート電極１２と電気的に接触している。また、この金属配線２０の全部は、平面視でゲート電極１２と重なるように形成されている。そして、金属配線２０の少なくとも一部は、平面視でフィールド酸化膜１４と重なるように形成されている。つまり、金属配線２０の下層にはゲート電極１２が配置されている。また、金属配線２０の下層であって、ゲート電極１２下にはフィールド酸化膜１４が配置されている。なお、平面視で金属配線２０の形状は例えば矩形状であり、その中心線は例えばゲート電極１２の中心線と重なっている。
【００２４】
また、ＢＰＳＧ膜１８上には金属配線２０と分離して、遮蔽板２６が形成されている。そして、この遮蔽板２６の電位は、例えばウェル領域２の電位と同電位とすることができる。遮蔽板２６とウェル領域２は、本実施形態の高耐圧ＭＯＳＦＥＴ１００が形成された領域の外部において、配線２７により接続されている。また、遮蔽板２６の端部２６ａは、例えば平面視でゲート電極１２の端部１２ａと重なるように形成されている。そして、遮蔽板２６は、金属配線２０から遠ざかる方向に延在しており、かつ、平面視で後述する金属配線３２と重なるように形成されている。つまり、遮蔽板２６の端部２６ａの下層にはゲート電極１２の端部１２ａが配置されている。なお、遮蔽板２６の形状は、平面視で例えば矩形状であり、その中心線は例えばゲート電極１２の中心線と重なっている。
【００２５】
そして、上述のＢＰＳＧ膜１８上には、金属配線２０及び遮蔽板２６を覆うようにして層間絶縁膜２８が形成されている。この層間絶縁膜２８には、例えばＴＥＯＳ膜を用いることができる。以下、層間絶縁膜２８としてＴＥＯＳ膜を用いた場合について説明する。
ＴＥＯＳ膜２８上には取出し配線としての金属配線３２が形成されている。この金属配線３２のはみ出し部３２ａは、平面視で遮蔽板２６と重なるように形成されている。言い換えると、遮蔽板２６は、平面視で金属配線３２とＴＥＯＳ膜２８とが重なっている部分を覆っている。また、この金属配線３２は、ＴＥＯＳ膜２８を貫通する貫通電極３６を介して金属配線２０と電気的に接触している。このため、金属配線３２に電圧を印加した場合には、貫通電極３６及び金属配線２０を通してゲート電極１２に電圧を印加することができる。なお、平面視で金属配線３２の形状は例えば矩形状であり、その中心線は例えばゲート電極１２の長軸と重なっている。
【００２６】
<効果>
本実施形態に係る高耐圧ＭＯＳＦＥＴ１００であれば、金属配線２０の下層にはゲート電極１２が配置されているので、ゲート電極１２にバイアス電圧を印加した場合であっても、金属配線２０の電界をゲート電極１２で遮蔽することができる。このため、従来技術に係る高耐圧ＭＯＳＦＥＴ１１０と比較して、金属配線２０を介してゲート電極１２にバイアス電圧を印加した際に生じるＢＰＳＧ膜１８の分極を低減することができる。よって、ＢＰＳＧ膜１８内の残留分極に起因する、半導体基板表面１ａにおける寄生チャネル４２の形成を低減することができる。ゆえに、金属配線２０を介してゲート電極１２にバイアス電圧を印加した場合であっても、ドレイン・ソース間におけるリーク電流の発生を低減することができる。
【００２７】
また、本実施形態に係る高耐圧ＭＯＳＦＥＴ１００であれば、金属配線３２の下層には遮蔽板２６が配置されている。そして、この遮蔽板２６の電位は、例えば配線２７によりウェル領域２の電位と同電位にすることができる。この状態で、ゲート電極１２にバイアス電圧を印加した場合、金属配線３２とＴＥＯＳ膜２８との間で起こる電子２８ａの移動により、ＴＥＯＳ膜２８内に電子捕獲を発生するが、この捕獲された電子２８ａの電荷による半導体基板表面１ａの寄生チャネル４２の形成は低減する。したがって、金属配線２０、３２を介してゲート電極１２にバイアス電圧を印加した場合であっても、ドレイン・ソース間におけるリーク電流の発生を低減することができる。
【００２８】
なお、上述の実施形態では、いわゆる「ｐチャネルＭＯＳＦＥＴ」の場合について説明したが、これに限定されるものではない。例えば、いわゆる「ｎチャネルＭＯＳＦＥＴ」であっても上述した作用効果と同様の作用効果を得ることができる。
また、本実施形態では、例えば、「第１の層間絶縁膜」が「層間絶縁膜（ＢＰＳＧ膜）１８」に対応し、「第１の貫通電極」が「貫通電極２４」に対応し、「第１の引出し配線」が「金属配線２０」に対応し、「第２の層間絶縁膜」が「層間絶縁膜（ＴＥＯＳ膜）２８」に対応し、「第２の貫通電極」が「貫通電極３６」に対応し、「第２の引出し配線」が「金属配線３２」に対応する。
【符号の説明】
【００２９】
１      半導体基板
１ａ    表面
２      ウェル領域
４      ソース領域
４ａ    高濃度領域
４ｂ    低濃度領域
６      ドレイン領域
６ａ    高濃度領域
６ｂ    低濃度領域
８      チャネル領域
１０    ゲート絶縁膜
１２    ゲート電極
１２ａ  端部
１４    フィールド酸化膜
１６    ガード領域
１６ａ  貫通電極
１６ｂ  金属配線
１７ａ  貫通電極
１８    層間絶縁膜
２０    金属配線
２０ａ  はみ出し部
２４    貫通電極
２６    遮蔽板
２６ａ  端部
２７    配線
２８    層間絶縁膜
２８ａ  電子
２８ｂ  正電荷
３２    金属配線
３２ａ  はみ出し部
３６    貫通電極
４０    リーク電流の流れ
４２    寄生チャネル
４２ａ  電荷
４４    ソース電極
４４ａ  貫通電極
４４ｂ  金属配線
４６    ドレイン電極
４６ａ  貫通電極
４６ｂ  金属配線
４６ｃ  貫通電極
４６ｄ  金属配線
１００  ゲート高耐圧ＭＯＳＦＥＴ
１１０  ゲート高耐圧ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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