(57)【要約】【課題】帯域を保ちつつ高調波を抑制容易な電界効果トランジスタ、および小型化が可能な高周波増幅回路を提供する。【解決手段】電界効果トランジスタは、積層体と、マルチフィンガー電極と、ゲートバス電極と、ゲート端子電極と、ソース端子電極と、ドレイン端子電極と、を有する。マルチフィンガー電極は、２つのゲートフィンガー電極と、ドレインフィンガー電極およびソースフィンガー電極と、を有する。ゲートフィンガー電極とドレインフィンガー電極とソースフィンガー電極とがセルの中心軸に平行である。ゲートバス電極は、２つのマルチゲートフィンガー電極を共通に束ねて接続する。ドレイン端子電極は、隣接する２つのセルのそれぞれのドレインフィンガー電極を共通に束ねて接続し、第１の直線に沿って設けられる。隣接する２つのセルの中心軸は、９０度で交差する。隣接する２つのマルチフィンガー電極は、対称に配置される。【選択図】図１
2014207332.tif 000002
【特許請求の範囲】
【請求項１】
半導体動作層の表面に設けられたフィンガー電極により動作電流を制御する複数のセルが折れ線に沿って設けられた電界効果トランジスタであって、
基板と、前記基板上に設けられた前記半導体動作層と、を含む積層体と、
前記複数のセル内の、少なくとも２つのゲートフィンガー電極と、前記それぞれのゲートフィンガー電極を挟むように設けられたドレインフィンガー電極およびソースフィンガー電極と、を有する複数のマルチフィンガー電極であって、前記少なくとも２つのゲートフィンガー電極と前記ドレインフィンガー電極と前記ソースフィンガー電極とがそれぞれのセルの中心軸に平行である、複数のマルチフィンガー電極と、
それぞれのセル内の前記少なくとも２つのマルチゲートフィンガー電極を共通に束ねて接続する、ゲートバス電極と、
前記ゲートバス電極とそれぞれ接続されたゲート端子電極と、
それぞれのセル内の前記ソースフィンガー電極を共通に束ねて接続する、ソース端子電極と、  
隣接する２つのセルのそれぞれの前記ドレインフィンガー電極を共通に束ねて接続し、第１の直線に沿って設けられたドレイン端子電極と、  
を備え、
前記隣接する２つのセルの中心軸は９０度で交差し、
前記隣接する２つのセルのマルチフィンガー電極は、それぞれの前記中心軸の交点を通り前記第１の直線に直交する直線に関して対称に配置された電界効果トランジスタ。
【請求項２】
前記ソース端子電極は、前記積層体に設けられたヴィアホールを介して、裏面電極に接続される請求項１記載の電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタと、
前記電界効果トランジスタの前記ドレイン端子電極にそれぞれ接続され、偶数次高調波を短絡としかつ奇数次高調波を開放とする、伝送線路からなる複数の高調波処理回路と、
前記複数の高調波処理回路に接続された基本波整合回路と、
を備えた高周波増幅回路。
【請求項４】
前記複数の高調波処理回路は、前記ドレイン端子電極の側から縦続接続された第１〜第４の伝送線路をそれぞれ有し、
前記第１の伝送線路は、基本波の波長の１２分の１の波長の長さを有しかつ前記ドレイン端子に接続され、
前記第２の伝送線路は、前記第１の伝送線路の出力端子に接続され、基本波の波長の１２分の１の長さを有しかつ先端開放とされ、
前記第３の伝送線路は、前記第１の伝送線路の前記出力端子と前記第２の伝送線路との接続点に接続され、基本波の波長の１２分の２の長さを有し、
前記第４の伝送線路は、前記第３の伝送線路の出力端子に接続され、基本波の波長の８分の１の長さを有し先端開放とされ、
前記第３の伝送線路の出力端子と前記第４の伝送線路との接続点と、前記基本波整合回路の入力端子とが接続される請求項３記載の高周波増幅回路。
【請求項５】
前記複数の高調波処理回路および前記基本波整合回路は、アルミナ基板に設けられた請求項３または４に記載の高周波増幅回路。
【請求項６】
前記複数の高調波処理回路および前記基本波整合回路は、アルミナ基板の比誘電率よりも高い誘電率を有する誘電体基板に設けられた請求項３または４に記載の高周波増幅回路。
【請求項７】
前記複数の高調波処理回路および前記基本波整合回路は、前記積層体上に設けられた請求項３または４に記載の高周波増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電界効果トランジスタおよび高周波増幅回路に関する。
【背景技術】
【０００２】
マイクロ波以上の周波数において、無線通信機器、移動通信基地局、レーダー装置などに用いる高出力増幅器には、高い出力と高い電力付加効率が要求される。
【０００３】
複数のセルを並列接続すると、より高い出力を得ることができる。
【０００４】
他方、高い電力付加効率を実現する手段として、増幅素子の出力端子において、基本波における負荷インピーダンスは整合、偶数次高調波における負荷インピーダンスはゼロ、奇数次高調波のおける負荷インピーダンスは無限大となる高調波処理回路を設ければよい。
【０００５】
すなわち、電圧には偶数次高調波成分が存在しなくなり、電流には奇数次高調波成分が存在しなくなる。このため、電圧成分と電流成分がともに存在するのは基本波のみとなるので高い電力付加効率が実現する。このとき高調波処理回路からトランジスタの端子までの距離が所望のものであること必要なため、セルごとにそれぞれ高調波処理回路を設けることが好ましい。
【０００６】
しかしながら、複数のセルごとにそれぞれ高調波処理回路を設けると、高調波処理回路数が増え、その容量により基本波インピーダンスが低下する分、整合を取る際のインピーダンス変換比が大きくなり、その結果、帯域が狭くなるか、もしくは、変換段数を増やすことにより増幅回路のサイズが大きくなる。    
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０６−２０４７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
広い帯域を保ちつつ高調波の抑制が容易な電界効果トランジスタ、および小型化が可能な高周波増幅回路を提供する。      
【課題を解決するための手段】
【０００９】
実施形態の電界効果トランジスタは、半導体動作層の表面に設けられたフィンガー電極により動作電流を制御する複数のセルが折れ線に沿って設けられる。セルは、積層体と、複数のマルチフィンガー電極と、ゲートバス電極と、ゲート端子電極と、ソース端子電極と、ドレイン端子電極と、を有する。前記積層体は、基板と、前記基板上に設けられた前記半導体動作層と、を含む。前記複数のマルチフィンガー電極は、少なくとも２つのゲートフィンガー電極と、前記ゲートフィンガー電極を挟むように設けられたドレインフィンガー電極およびソースフィンガー電極と、を有するマルチフィンガー電極であって、前記少なくとも２つのゲートフィンガー電極と前記ドレインフィンガー電極と前記ソースフィンガー電極とがそれぞれのセルの中心軸に平行である。前記ゲートバス電極は、それぞれのセル内の前記少なくとも２つのマルチゲートフィンガー電極を共通に束ねて接続する。前記ゲート端子電極は、前記ゲートバス電極とそれぞれ接続される。前記ソース端子電極は、それぞれのセル内の前記ソースフィンガー電極を共通に束ねて接続する。前記ドレイン端子電極は、隣接する２つのセルのそれぞれの前記ドレインフィンガー電極を共通に束ねて接続し、第１の直線に沿って設けられる。前記隣接する２つのセルの中心軸は、９０度で交差する。前記隣接する２つのセルのマルチフィンガー電極は、前記隣接する２つのセルの前記中心軸の交点を通り前記第１の直線に直交する直線に関して対称に配置される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態にかかる電界効果トランジスタの模式平面図である。
【図２】第１の実施形態にかかる電界効果トランジスタにおける隣接する２つのセルの模式平面図である。
【図３】第１の実施形態にかかる電界効果トランジスタの模式断面図である。
【図４】第２の実施形態にかかる高周波増幅回路の模式平面図である。
【図５】図５（ａ）は２次高調波および３次高調波に対する高調波処理回路の構成図、図５（ｂ）はその分布定数等価回路、である。
【図６】比較例にかかる高周波増幅回路の構成図である。
【図７】第３の実施形態にかかる高周波増幅回路の模式平面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、第１の実施形態にかかる電界効果トランジスタの模式平面図である。
電界効果トランジスタ５は、折れ線（鎖線）ＦＬに沿って配置された複数のセル１０を有する。それぞれのセルは、基板に積層された半導体動作層の表面に設けられたマルチフィンガー電極により動作電流（ドレイン電流）を制御する。図１では、セルの数は、８つとする。
【００１２】
図２は、第１の実施形態にかかる電界効果トランジスタにおいて、隣接する２つのセルの模式平面図である。
セル１０は、マルチフィンガー電極２０と、ゲートバス電極３０と、ゲート端子電極３２と、ソース端子電極４２と、ドレイン端子電極５０と、を有する。
【００１３】
それぞれのマルチフィンガー電極２０は、少なくとも２つのゲートフィンガー電極２１と、それぞれのゲートフィンガー電極２１を挟むように設けられたドレインフィンガー電極２２およびソースフィンガー電極２３と、を有する。１つのセル内で、少なくとも２つのゲートフィンガー電極２１と、ドレインフィンガー電極２２と、ソースフィンガー電極２３と、は、セル１０の中心軸（ＣＬａもしくはＣＬｂ）に平行である。セル１０ａ、１０ｂのフィンガー長Ｆは、たとえば、１００μｍなどとすることができる。
【００１４】
図２において、それぞれのマルチフィンガー電極２０は、６つのゲートフィンガー電極２１と、３つのドレインフィンガー電極２２と、４つのソースフィンガー電極２３とを有する。しかし、マルチフィンガー電極２０の構成は、図２に限定されない。たとえば、それぞれのマルチフィンガー電極２０は、２つのゲートフィンガー電極２１と、１つのドレインフィンガー電極２２と、２つのソースフィンガー電極２３と、を有することができる。
【００１５】
または、それぞれのマルチフィンガー電極２０は、２つのゲートフィンガー電極２１と、２つのドレインフィンガー電極２２と、１つのソースフィンガー電極２３と、を有することができる。フィンガー電極の数を減らすと、セル中央部近傍での動作温度を低減できる。
【００１６】
ゲートバス電極３０は、それぞれのセルの少なくとも２つのゲートフィンガー電極２１を共通に束ねて接続する。ゲートバス電極３０は、ゲート端子電極３２にそれぞれ接続される。ゲートバス電極３０により、少なくとも２つのゲートフィンガー電極２１をより均一に動作させることができる。
【００１７】
ドレイン端子電極５０は、隣接する第１のセル１０ａのドレインフィンガー電極２２と、第２のセル１０ｂのドレインフィンガー電極２２と、を共通に束ねて接続する。図１に表すように、４つのドレイン端子電極５０は、第１の直線ＨＬに沿って配置される。
【００１８】
なお、第１のセル１０ａの中心軸ＣＬａと、第２のセル１０ｂの中心軸ＣＬｂと、は、略９０度で交点Ｏにおいて交差する。交点Ｏを通り、第１の直線ＨＬと直交する第２の直線ＶＬに関して、中心軸ＣＬａと中心軸ＣＬｂとは対称である。すなわち、第１のセル１０ａのマルチフィンガー電極２０と、第２のセル１０ｂのマルチフィンガー電極２０と、は対称となる。
【００１９】
ソース端子電極４２にヴィアホールを設け、その内部に設けられた導電層４２ａなどを介してチップ裏面（接地）側に接続することができる。 
【００２０】
図３は、電界効果トランジスタの模式断面図である。
電界効果トランジスタは、たとえば、ＳｉＣなどからなる基板１１と、基板１１の上に設けられた半導体動作層１７と、を少なくとも有する積層体１８を含む。半導体動作層１７は、たとえば、ＧａＮ層１２とＡｌＧａＮ層１４などからなる。  
【００２１】
半導体動作層１７上に形成されるセルは、少なくとも２つのゲートフィンガー電極２１を有する。ゲートフィンガー電極２１を挟んで、ソースフィンガー電極２３およびドレインフィンガー電極２２が設けられる。このような電界効果トランジスタをＨＥＭＴ（High  Electron  Mobility Transistor)とよぶことができる。ＧａＮは、高い飽和電子速度と絶縁破壊耐圧を有しており、マイクロ波帯以上の周波数において高出力増幅素子として用いることができる。なお、半導体動作層１７は、たとえば、Ａｌなどのゲートフィンガー電極１とショットキー障壁を構成するｎ型ＧａＡｓ層などとしてもよい。 
【００２２】
ゲートフィンガー電極２１のゲート長Ｌｇ（Ａ−Ａ線に沿った長さ）を短くすると、ソース・ドレイン間のキャリア走行時間を短くし、最大発振周波数ｆmaxを高めることができる。
【００２３】
なお、ＳｉＣやＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）などの材料からなる電界効果トランジスタ５は、ワイドバンドギャップを有し、かつ熱伝導度が高く、高い電力密度が得られ、高温動作が容易であるので高い出力を得ることが容易である。
【００２４】
図４は、第２の実施形態にかかる高周波増幅回路の模式平面図である。
高周波増幅回路は、第１の実施形態の電界効果トランジスタ５と、入力整合回路９０と、複数の高調波処理回路６０と、基本波整合回路７０と、を有する。
【００２５】
それぞれの高調波処理回路６０は、電界効果トランジスタ５のドレイン端子電極５０にそれぞれ接続され、偶数次高調波を短絡とし、かつ奇数次高調波を開放とする。高調波処理回路６０を、伝送線路（分布定数線路）で構成すると、回路サイズを小さく保ちつつ、回路損失を低減できる。
【００２６】
図４に表す電界効果トランジスタ５は、8つのセルに対して出力端子となる４つのドレイン端子電極５０をもつので、高調波処理回路６０を４つとすることができる。
【００２７】
基本波整合回路７０は、４つの高調波処理回路６０と負荷８０との間に設けられ、基本波において電界効果トランジスタ５に高調波処理回路６０を加えたインピーダンスを、負荷８０のインピーダンスに整合させる。負荷８０は、たとえば、５０Ωなどとすることができる。高調波処理回路６０のそれぞれの出力端子６０ｂ１〜６０ｂ４と、基本波整合回路７０の入力端子７０ａと、の距離をそれぞれ等しくすると、位相が同一となるので好ましい。
【００２８】
図５（ａ）は２次高調波および３次高調波を抑制可能な高調波処理回路の構成図、図５（ｂ）は分布定数等価回路、である。
図５（ａ）に表すように、高調波処理回路６０は、たとえば、比誘電率が略１４０の基板に設けられたマイクロストリップ線路で構成することができる。４つのドレイン端子電極５０と高調波処理回路６０の入力端子６０ａとは、たとえば、ボンディングワイヤＢＷなどで接続することができる。
【００２９】
図５（ｂ）に表すように、第１の伝送線路６１は、基本波の波長の１２分の１の波長の長さＬ１を有する。第２の伝送線路６３は、第１の伝送線路６１の出力端子６２に接続され、基本波の波長の１２分の１の長さＬ２を有しかつ先端開放とされる。第３の伝送線路６４は、第１の伝送線路６１の出力端子６２（第２の伝送線路６３との接続点でもある）に接続され、基本波の波長の１２分の２の長さＬ３を有する。第４の伝送線路６６は、第３の伝送線路６４の出力端子６５に接続され、基本波の波長の８分の１の長さＬ４を有し先端開放とされる。第３の伝送線路６４の出力端子６５（第４の伝送線路６６との接続点でもある）と、基本波整合回路７０と、が接続される。  
【００３０】
このような構成とすると、それぞれのドレイン端子電極５０から負荷側をみた基本波インピーダンスは、整合状態とすることができる。他方、それぞれのドレイン端子電極５０から負荷側をみた２次高調波負荷インピーダンスは、ゼロ近傍となる。
【００３１】
さらに、それぞれのドレイン端子電極５０から負荷側をみた３次高調波負荷インピーダンスは、無限大となる。
【００３２】
このように、電圧には２高調波成分が存在せず、電流には３次高調波成分が存在しない。基本波にのみ、電圧成分および電流成分がともに存在するので、高い電力付加効率を実現できる。３次高調波よりも高い周波数では、電界効果トランジスタの利得も小さいので高調波の振幅は小さく、効率への寄与はほとんどなくなる。このため、２次および３次高調波が抑制された増幅回路が実用的である。
【００３３】
図６は、比較例にかかる高周波増幅回路の構成図、である。
比較例において、８つのセル１１０に、８つの高調波処理回路１６０がそれぞれ接続されている。この場合、比誘電率が１４０の基板に高調波処理回路１６０を設け、線路長を短くしかつ伝送線路を折りたたんで小型にし、高調波処理回路１６０を８つ設けている。
【００３４】
高調波処理回路１６０は、基本波にとって容量性である。このため、高調波処理回路１６０を８つ有する比較例では大きな寄生容量を含むことになる。このため、高調波処理回路１６０の出力端子からドレイン端子電極１５０の側をみた基本波インピーダンスが低下する。
【００３５】
すなわち、高調波処理回路１６０に縦続接続される基本波整合回路は、インピーダンス変換比を大きくする必要がある。このため、帯域が狭くなる。もしくは、インピーダンス変換回数を増やして帯域を広げようとすると、基本波整合回路の回路規模が大きくなる。
【００３６】
これに対して、第２の実施形態では、隣接する２つのセル１０ａ、１０ｂでドレイン端子電極５０を共有しているので、高調波処理回路６０から各セルのドレイン端子電極５０までの距離を所望のものとしたまま高調波処理回路６０を共有させることができる。このため、トランジスタチップ全体に対して、高調波処理回路６０の数が２分の１となり、インピーダンスの低下が抑制でき、比較例よりも広帯域とすることができる。
【００３７】
図７は、第３の実施形態にかかる高周波増幅回路の模式平面図である。
アルミナ基板は、比誘電率が１４０のような高誘電率基板よりも誘電損失（誘電正接）小さいので好ましい。高調波処理回路６０や基本波整合回路７０を構成する基板をアルミナ基板（比誘電率：略９．８＠１０ＧＨｚ）などとすると、線路長が第２の実施形態の線路長よりも長くなる。しかし高調波処理回路の数が１／２になったことで、高調波処理回路を形成する基板に、より誘電率の低い基板を用いることができる。
【００３８】
高調波処理回路６０の誘電体基板の比誘電率が１４０のように高い場合、伝送線路を短くし回路サイズを小さくできるが、線路幅も比誘電率の平方根に比例して細くしなければ、寄生容量が増加する。しかし、パターン精度や電流容量により線路幅には下限が存在する。このため、寄生容量が大きくなり、基本波整合回路のインピーダンス変換比を大きくすることが必要となる場合がある。
【００３９】
これに対して、第３の実施形態の高周波増幅回路では、比誘電率が９．８程度の基板を用いても高調波処理回路６０のサイズの増大を抑制しつつ、高調波処理回路６０の誘電体基板の比誘電率が１４０のときに比べて寄生容量を小さく抑え、インピーダンス変換比の増大を抑制することが容易となる。
【００４０】
比誘電率９．８のアルミナ基板でも高調波処理回路が形成できるようになったことと同じように、比誘電率９.６の結晶SiC基板上でも高調波処理回路が形成できる。
【００４１】
第４の実施例として、ＳｉＣなどからなる基板１１と、その上に設けられた半導体動作層１７と、を含む積層体１８上に、高調波処理回路６０および基本波整合回路７０を設けたＭＭＩＣ（Microwave  Monolithic  Integrated  Circuit)が可能となる。
【００４２】
第１の実施形態にかかる電界効果トランジスタによれば、帯域を保ちつつ高調波を抑制し、電力付加効率の高い高周波増幅回路が可能となる。たとえば、６ＧＨｚのＦ級増幅器において、７０％以上の電力付加効率を得ることができる。また、本実施形態の電界効果トランジスタを用いた高周波増幅器は、小型化が容易である。このような高周波増幅器は、移動通信基地局、レーダー装置などに広く用いることができる。  
【００４３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４４】
５  電界効果トランジスタ、１０  セル、１１  基板、１７  半導体動作層、１８  積層体、２０  マルチフィンガー電極、２１  ゲートフィンガー電極、２２  ドレインフィンガー電極、２３  ソースフィンガー電極、３０  ゲートバス電極、３２  ゲート端子電極、４２  ソース端子電極、４２ａ  ヴィアホール内導電層、５０  ドレイン端子電極、６０  高調波処理回路、６１  第１の伝送線路、６３  第２の伝送線路、６４  第３の伝送線路、６６  第４の伝送線路、７０  基本波整合回路、８０  負荷、ＦＬ  折れ線、ＨＬ  第１の直線、ＶＬ  第２の直線、Ｏ  （中心軸の）交点、ＣＬａ、ＣＬｂ  中心軸
【図１】
2014207332.tif 000003
【図２】
2014207332.tif 000004
【図３】
2014207332.tif 000005
【図４】
2014207332.tif 000006
【図５】
2014207332.tif 000007
【図６】
2014207332.tif 000008
【図７】
2014207332.tif 000009