(57)【要約】【課題】受信データの高速引き込み及び低雑音化を行うデータ受信装置、ＤＰＬＬ装置及びデータ受信装置制御方法を提供する。【解決手段】書込部１１は、実データ及び信号の長さを調整するための余剰データを含む伝送データを受信し、実データを格納部１２に格納する。ＡＮＤ回路３は、伝送データの信号長における実データ及び余剰データの位置を示す第１の信号を生成する。信号変換部４は、第１の信号における余剰データが示される位置を信号長の中で所定間隔に再配置した位置を示す第２の信号を生成する。ＤＰＬＬ部５は、第２の信号に対して実データの位置を平滑化して信号長における実データを読み出すタイミングを示す第３の信号を生成する。読出部１３は、第３の信号を用いて格納部１２に格納された実データを読み出す。【選択図】図１
2014103557.tif 000002
【特許請求の範囲】
【請求項１】
送受信の対象となる実際のデータである実データ及び信号の長さを調整するための余剰データを含む伝送データを受信し、前記実データを格納部に格納するデータ受信部と、
前記伝送データの信号長における前記実データ及び前記余剰データの位置を示す第１の信号を生成する第１の信号生成部と、
前記第１の信号における前記余剰データが示される位置を前記信号長の中で所定間隔に再配置した位置を示す第２の信号を生成する信号変換部と、
前記第２の信号に対して前記実データの位置を平滑化して前記信号長における前記実データを読み出すタイミングを示す第３の信号を生成するＤＰＬＬ部と、
前記第３の信号を用いて前記格納部に格納された前記実データを読み出す読出部と
を備えたことを特徴とするデータ受信装置。
【請求項２】
前記第１の信号及び第２の信号は、基準周波数のクロックに合わせて、前記信号長における前記実データ及び前記余剰データの位置を示すことを特徴とする請求項１に記載のデータ受信装置。
【請求項３】
前記データ受信部は、前記伝送データにおいて前記実データが格納されている位置を示す位置特定信号を受信し、
前記第１の信号生成部は、前記実データ及び前記位置特定信号を用いて、前記信号長における前記実データ及び前記余剰データの位置をパルスで示す前記第１の信号を生成し、
前記信号変換部は、前記第１の信号の前記余剰データを示すパルスを前記信号長の中で所定間隔に並べることで、前記第２の信号を生成する
ことを特徴とする請求項１又は請求項２に記載のデータ受信装置。
【請求項４】
前記信号変換部は、前記第１の信号における前記余剰データの位置を均等に割り付けることで前記所定間隔とすることを特徴とする請求項１〜３のいずれか一つに記載のデータ受信装置。
【請求項５】
前記信号変換部は、１から前記信号長に含まれる基準周波数の総クロック数までの数をカウントし、前記第１の信号における前記実データを示す位置の数と各カウント数とを乗算し、乗算結果を前記実データ及び前記余剰データを合わせた長さに含まれる前記基準周波数の総クロック数で除算し、該除算における余りが前記第１の信号の前記実データを示す位置の数以上であれば、そのカウントに応じた前記信号長における位置を前記余剰データの位置とすることで、前記余剰データの位置を前記信号長の中で所定間隔に割り振り直すことを特徴とする請求項１〜４のいずれか一つに記載のデータ受信装置。
【請求項６】
前記信号変換部は、前記第１の信号における前記実データを示す位置の数に応じた信号パターンを予め記憶しており、記憶している前記信号パターンの中から前記第１の信号生成部が生成した前記第１の信号に対応する前記信号パターンを特定し、特定した前記信号パターンを有する前記第２の信号を生成することを特徴とする請求項１〜４のいずれか一つに記載のデータ受信装置。
【請求項７】
送受信の対象となる実際のデータである実データ及び信号の長さを調整するための余剰データを含む伝送データの信号長における前記実データ及び前記余剰データの位置を示す第１の信号を生成する第１の信号生成部と、
前記第１の信号における前記余剰データが示される位置を前記信号長の中で所定間隔に再配置した位置を示す第２の信号を生成する信号変換部と、
前記第２の信号に対して前記実データの位置を平滑化して前記信号長における前記実データを読み出すタイミングを示す第３の信号を生成するクロック信号生成部と
を備えたことを特徴とするＤＰＬＬ装置。
【請求項８】
送受信の対象となる実際のデータである実データ及び信号の長さを調整するための余剰データを含む伝送データを受信して前記実データを格納部に格納し、
前記伝送データの信号長における前記実データ及び前記余剰データの位置を示す第１の信号を生成し、
前記第１の信号における前記余剰データが示される位置を前記信号長の中で所定間隔に再配置した位置を示す第２の信号を生成し、
前記第２の信号に対して前記実データの位置を平滑化して前記信号長における前記実データを読み出すタイミングを示す第３の信号を生成し、
前記第３の信号を用いて前記格納部に格納された前記実データを読み出す
ことを特徴とするデータ受信装置制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ受信装置、ＤＰＬＬ装置及びデータ受信装置制御方法に関する。
【背景技術】
【０００２】
デジタル伝送における多重化ではスタッフ同期方式が利用されている。スタッフ同期方式とは、伝送速度が異なる複数の信号同期を取る方式である。具体的には、送信側の装置は、各種信号に挿入するスタッフパルス（「余剰パルス」とも呼ばれる。）の挿入頻度を調整して同期を取り、スタッフパルスを挿入した信号を多重化して受信側の装置へ伝送する。このとき、送信側の装置は、スタッフパルスの情報も受信側の装置へ伝送する。受信側の装置は、受信した信号を多重化分離する際、信号からスタッフパルスを除去して元の信号を再生する。送信側の装置から送られる伝送フレームには、スタッフパルスの他にオーバヘッド（ＯＨ：Over  Head）や前方誤り訂正（ＦＥＣ：Forward  Error  Correction）などの制御情報も含まれる。
【０００３】
また、送信側の装置は、オーバヘッドや前方誤り訂正といった実際の送信データ（「純信号」と言う場合がある。）以外の情報と純信号とを識別するためのWrite  Enable（ＷＥ）信号を伝送フレームと共に受信側の装置へ送信する。受信側の装置では、このＷＥ信号とＬｉｎｅ＿ＣＬＫとの論理積をとることで、純粋な通信情報ビットに対応したパルス列を抽出する。以下では、この状態のパルス列を「Gapped  Clock」と言う場合がある。その後、受信側の装置は、Gapped  Clockを平滑化することで必要なデータ再生用クロックを抽出する。
【０００４】
Gapped  Clockの平滑化には、低カットオフ周波数のＤＰＬＬ（Digital  Phase  Locked  Loop）が用いられることが一般的である。具体的には、ＤＰＬＬのカットオフ周波数を数Ｈｚ以下（例えば、１Ｈｚ以下）にしてGapped  Clockを低雑音化することで、クロック再生に用いることができるクロック品質が得られる。
【０００５】
しかし、装置起動時からカットオフ周波数を１Ｈｚとすると、ＤＰＬＬの引き込み時間が長くなってしまう。そこで、起動時には、引き込みを目的とした数百Ｈｚの高カットオフ周波数を用いる高速動作モードでＤＰＬＬを短時間動作させ、十分に目的の周波数まで引き込んだ後、低カットオフ周波数を用いた動作に移行させることが行われている。この２段切替えにより、引き込み時間の短縮と良好なクロック品質の確保が実現されている。
【０００６】
また、リファレンス信号の雑音の影響を軽減しつつ引き込み時間を短縮するために、ＬＰＦ（Low  Pass  Filter）のカットオフ周波数を低くして周波数変動を検出し、周波数変動に追従する制御データを発生する技術がある（例えば、「特許文献１」参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−３２３９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、Gapped  Clockでは、先行するフレームの末尾の「ＦＥＣ」とそれに続くフレームの先頭の「オーバヘッド」との連結部が大きなギャップとなる。この点、定常利用時の低カットオフ周波数を用いた動作モードでは、カットオフ周波数が低いのでギャップ成分にＤＰＬＬが応答しない。そのため、ＤＰＬＬ出力はギャップ成分が除去された信号、すなわち平滑化された信号となる。これに対して、高カットオフ周波数を用いた動作モードでは、ギャップ成分にＤＰＬＬが応答してしまう。この場合、ＤＰＬＬ出力は、ギャップ成分が含まれる信号となる。これにより、高カットオフ周波数を用いた動作モードでは、ギャップの影響を継続的に受けることになり、周波数偏差が生じ続けてしまう。
【０００９】
そのため、上述した２段切替えの技術を用いた場合、大きな周波数偏差が生じたタイミングで低いカットオフ周波数を用いた動作モードに切り替わると、大きな周波数偏差を持って低いカットオフ周波数を用いた動作モードに移行することになる。この場合、周波数偏差に応じた中心周波数からの大きな位相差を低いカットオフ周波数で処理するので、周波数偏差に応じた大きな位相差が長時間に亘って発生する。
【００１０】
データ受信装置には、入出力のデータ送受量の差分を吸収するためにＦＩＦＯ（First  In  First  Out）が設けられている。ＦＩＦＯは、ＤＰＬＬにより生成されたクロックで動作する。中心周波数からの位相差が大きい場合に、ＦＩＦＯに貯めておくデータの量が少ないと、通信障害が発生するおそれがある。そこで、位相差が大きければＦＩＦＯに貯めておくデータを増やすことになるが、その場合、回路が大型化したり、回線遅延が発生したりするおそれがある。
【００１１】
このように、上述の技術では、高速引き込みのために高いカットオフ周波数を用いると、位相差の増大及びＦＩＦＯの容量増加に繋がるおそれがあり、高速引き込み及び低雑音化を両立させることは困難である。
【００１２】
また、ＬＰＦのカットオフ周波数を低くして周波数変動を検出し、周波数変動に追従する制御データを発生する技術においても、モードが移行した場合のギャップの影響による位相差の増大については考慮されていない。そのため、この技術を用いても、高速引き込みを行うため高いカットオフ周波数を用いた場合のギャップの発生による位相差の増大及びＦＩＦＯの容量増加を回避することは困難である。すなわち、高速引き込みと低雑音化とを両立させることは困難である。
【００１３】
開示の技術は、上記に鑑みてなされたものであって、受信データの高速引き込み及び低雑音化を行うデータ受信装置、ＤＰＬＬ装置及びデータ受信装置制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本願の開示するデータ受信装置、ＤＰＬＬ装置及びデータ受信装置制御方法は、一つの態様において、データ受信部は、送受信の対象となる実際のデータである実データ及び信号の長さを調整するための余剰データを含む伝送データを受信し、前記実データを格納部に格納する。第１の信号生成部は、前記伝送データの信号長における前記実データ及び前記余剰データの位置を示す第１の信号を生成する。信号変換部は、前記第１の信号における前記余剰データが示される位置を前記信号長の中で所定間隔に再配置した位置を示す第２の信号を生成する。ＤＰＬＬ部は、前記第２の信号に対して前記実データの位置を平滑化して前記信号長における前記実データを読み出すタイミングを示す第３の信号を生成する。読出部は、前記第３の信号を用いて前記格納部に格納された前記実データを読み出す。
【発明の効果】
【００１５】
本願の開示するデータ受信装置、ＤＰＬＬ装置及びデータ受信装置制御方法の一つの態様によれば、受信データの高速引き込み及び低雑音化を行うことができるという効果を奏する。
【図面の簡単な説明】
【００１６】
【図１】図１は、実施例１に係るデータ受信装置の一例を示すブロック図である。
【図２】図２は、スタッフパルスの位置の遷移を説明するための図である。
【図３】図３は、信号変換部の詳細を示すブロック図である。
【図４】図４は、スタッフ判定部の詳細を示すブロック図である。
【図５】図５は、実施例１に係るデータ受信装置におけるデータの受信処理のフローチャートである。
【図６】図６は、実施例１に係るスタッフパルスの平滑化処理のフローチャートである。
【図７】図７は、実施例２に係るスタッフ判定部の詳細を示すブロック図である。
【図８】図８は、ルックアップテーブル（ＬＵＴ）の一例の図である。
【図９】図９は、データ受信装置のハードウェア構成の一例を示す図である。
【発明を実施するための形態】
【００１７】
以下に、本願の開示するデータ受信装置、ＤＰＬＬ装置及びデータ受信装置制御方法の実施例を図面に基づいて詳細に説明する。なお、以下の実施例により本願の開示するデータ受信装置、ＤＰＬＬ装置及びデータ受信装置制御方法が限定されるものではない。
【実施例１】
【００１８】
図１は、実施例１に係るデータ受信装置の一例を示すブロック図である。図１に示すように、本実施例に係るデータ受信装置は、ＦＩＦＯ１、発振器２、ＡＮＤ回路３、信号変換部４及びＤＰＬＬ部５を有している。
【００１９】
ＦＩＦＯ１は、書込部１１、格納部１２及び読出部１３を有している。
【００２０】
格納部１２は、ＲＡＭ（Read  Access  Memory）などの記憶装置である。
【００２１】
書込部１１は、外部の装置から伝送データ及びライトイネーブル信号の入力を受ける。伝送データには、データ送信元が送ることを目的としたデータである実データを含むペイロード、並びに、オーバヘッド及び前方誤り訂正（ＦＥＣ）などの制御情報が含まれている。さらに、ペイロードには、ペイロードの長さを調整するための余剰パルスであるスタッフパルスが含まれている。実データは、送受信の対象となる実際のデータであり、具体的には、伝送データの中のペイロードからスタッフパルスなどを除いたデータである。そして、オーバヘッド、ペイロード及び前方誤り訂正が１つずつ含まれた１つのデータの組を１フレームという。また、ライトイネーブル信号は、伝送データの中の、実データとそれ以外の信号とを識別するための情報が含まれている。より具体的には、例えば、ライトイネーブル信号は、伝送データとクロックを合わせて、伝送データの中の実データが含まれている位置（以下では、「実データの位置」という。）で「Ｈｉｇｈ」となり、実データ以外の位置で「Ｌｏｗ」となる信号である。図１における「ＤＡＴＡ＿ＩＮ」が伝送データの入力を示し、「ＷＲＩＴＥ＿ＥＮ」がライトイネーブル信号の入力を示している。
【００２２】
書込部１１は、ライトイネーブル信号と伝送データとを比較し、ライトイネーブル信号が示す実データの位置と対応する伝送データにおける位置から実データを取り出す。そして、書込部１１は、取り出した実データを格納部１２に格納する。この時、ＦＩＦＯ１は、発振器２から出力された基準クロックであるＲｘ＿ＣＬＫの入力を受け、書込部１１は、Ｒｘ＿ＣＬＫで動作する。
【００２３】
読出部１３は、データ読出し用の動作クロックであるＴｘ＿ＣＬＫの入力を後述するＤＰＬＬ部５から受ける。そして、読出部１３は、Ｔｘ＿ＣＬＫを動作タイミングとして格納部１２に格納されている実データを読み出す。その後、読出部１３は、読み出したデータを出力する。出力されたデータは、その後のデータ処理に用いられる。例えば、出力されたデータは、利用者に対して提供されたりする。
【００２４】
読出部１３が、ＤＰＬＬ部５から受信したＴｘ＿ＣＬＫを用いて格納部１２から読み出すことで、ＦＩＦＯ１に入力されるデータ量とＦＩＦＯ１から出力されるデータ量とが同程度になる。これにより、ＦＩＦＯ１において、データが溜まり過ぎる状況や溜めているデータがなくなってしまう状況が起こることを回避できる。
【００２５】
発振器２は、基準クロックを発生する。そして、発振器２は、基準クロックをＦＩＦＯ１、ＡＮＤ回路３及び信号変換部４へ出力する。図１における信号Ｐ１が基準クロックを表している。
【００２６】
ＡＮＤ回路３は、ライトイネーブル信号の入力を受ける。また、ＡＮＤ回路３は、発振器２から基準クロックの入力を受ける。
【００２７】
ＡＮＤ回路３は、受信したライトイネーブル信号と基準クロックとの論理積を求める。ライトイネーブル信号と基準クロックとの論理積を求めることで、ライトイネーブル信号が「Ｈｉｇｈ」、すなわち伝送データにおける実データの位置に対応するクロックが「Ｈｉｇｈ」となるパルス信号であるＣｍパルスが生成される。そして、ＡＮＤ回路３は、求めたＣｍパルスを信号変換部４へ出力する。このＡＮＤ回路３が、「第１の信号生成部」の一例にあたる。そして、Ｃｍパルスが、「第１の信号」の一例にあたる。
【００２８】
図１における信号Ｐ２がＣｍパルスである。Ｃｍパルスは、データが格納されていないことを示す信号、すなわち「Ｌｏｗ」の値のパルスが偏在している。Ｃｍパルスにおけるデータが格納されていないことを示す信号も、以下では、伝送データの場合と同様に「スタッフパルス」という。例えば、ペイロードとペイロードとの間のオーバヘッドと前方誤り訂正とが連続する場所では、スタッフパルスが連続して存在する。このＣｍパルスにおけるスタッフパルスが連続する場所がクロックのギャップとなる。すなわち、信号Ｐ２に示すように、ギャップが存在する。
【００２９】
図２は、スタッフパルスの位置の遷移を説明するための図である。図２における一点鎖線１１０で囲まれた部分が１フレーム分に対応するクロック信号の遷移を表している。信号は複数フレームに渡って送られてくるので、１フレームだけではなく複数のフレームが連続している。
【００３０】
本実施例に係るデータ受信装置は、伝送データ１００及びライトイネーブル信号１０１を受信する。伝送データ１００におけるライトイネーブル信号１０１の「Ｈｉｇｈ」になっている部分に対応するペイロードの位置に実データが含まれている。そして、ライトイネーブル信号１０１は、伝送データ１００のオーバヘッドと前方誤り訂正（ＦＥＣ）とが連続する部分でスタッフパケットが連続している。このように、ライトイネーブル信号１０１の状態では、スタッフパケットは１フレームの中で偏在しており、ギャップが発生してしまっている。
【００３１】
発振器２は、基準クロック１０２を生成する。そして、ＡＮＤ回路３は、ライトイネーブル信号１０１と基準クロック１０２との論理積を求める。これにより、ＡＮＤ回路３は、Ｃｍ（m-bit  Client  data  entity）パルス１０３を取得する。そして、ＡＮＤ回路３は、Ｃｍパルス１０３を信号変換部４へ出力する。
【００３２】
図３は、信号変換部の詳細を示すブロック図である。図３に示すように、信号変換部４は、定数選択部４１、フレーム周期抽出カウンタ４２、Ｃｍ値算出カウンタ４３及びスタッフ判定部４４を有している。
【００３３】
定数選択部４１は、例えば、操作者の入力等により外部から１フレーム分の伝送データに対応した総クロック数、すなわち１フレームあたりの総クロック数の入力を受ける。総クロック数は、オーバヘッド、ペイロード及び前方誤り訂正に含まれる基準クロックのクロック数である。総クロック数は、例えば、１６３２０クロックなどである。ここで、総クロック数が固定であれば、定数選択部４１は、予め決められたクロックを記憶しておいてもよい。定数選択部４１は、受信した１フレームあたりの総クロック数をフレーム周期抽出カウンタ４２及びスタッフ判定部４４へ出力する。
【００３４】
フレーム周期抽出カウンタ４２は、１フレームあたりの総クロック数の入力を定数選択部４１から受ける。また、フレーム周期抽出カウンタ４２は、基準クロックの入力を発振器２から順次受けつけていく。そして、フレーム周期抽出カウンタ４２は、基準クロックの１クロックの入力を受けるとカウンタを１インクリメントしていく。これにより、フレーム周期抽出カウンタ４２は、受信したクロック数をカウントする。そして、フレーム周期抽出カウンタ４２は、総クロック数までクロックのカウントが達すると、トリガパルスをＣｍ値算出カウンタ４３及びスタッフ判定部４４へ出力する。これにより、フレーム周期抽出カウンタ４２は、１フレームの終了のタイミング及び次のフレームの開始のタイミングをＣｍ値算出カウンタ４３及びスタッフ判定部４４へ通知する。つまり、フレーム周期抽出カウンタ４２は、１フレーム毎の周期をＣｍ値算出カウンタ４３及びスタッフ判定部４４へ通知している。
【００３５】
Ｃｍ値算出カウンタ４３は、Ｃｍパルスの入力をＡＮＤ回路３から受ける。また、Ｃｍ値算出カウンタ４３は、トリガパルスの入力をフレーム周期抽出カウンタ４２から受ける。
【００３６】
Ｃｍ値算出カウンタ４３は、トリガパルスを契機として、Ｃｍパルスにおける「Ｈｉｇｈ」の値を有するパルスの数、すなわち伝送データにおける実データの位置に対応するパルスのカウントを次のトリガパルスまで行う。Ｃｍ値算出カウンタ４３は、トリガパルスと次のトリガパルスとの間の、Ｃｍパルスにおける「Ｈｉｇｈ」の値を有するパルスの数をカウントする。以下では、このＣｍ値算出カウンタ４３がカウントしたパルスの数を「Ｃｍ値」という。そして、Ｃｍ値算出カウンタ４３は、求めたＣｍ値をスタッフ判定部４４へ出力する。
【００３７】
スタッフ判定部４４は、１フレームあたりの総クロック数の入力を定数選択部４１から受ける。また、スタッフ判定部４４は、トリガパルスの入力をフレーム周期抽出カウンタ４２から受ける。
【００３８】
図４は、スタッフ判定部の詳細を示すブロック図である。スタッフ判定部４４は、クロックカウンタ４４１及び判定処理部４４２を有している。
【００３９】
クロックカウンタ４４１は、発振器２から入力された基準クロックを１クロックずつ受信していく。さらに、クロックカウンタ４４１は、フレーム周期抽出カウンタ４２から入力されたトリガパルスを受信する。
【００４０】
クロックカウンタ４４１は、トリガパルスの受信を契機に、基準クロックを１クロックずつカウントし１ずつインクリメントしていく。クロックカウンタ４４１は、次のトリガパルスを受信するまで受信したクロック数をカウントし、カウントしたクロック数を判定処理部４４２へ出力する。そして、クロックカウンタ４４１は、次のトリガパルスを受信するとカウントしたクロック数を判定処理部４４２へ出力した後、カウンタをリセットする。その後、クロックカウンタ４４１は、基準クロックのカウントを１から再開する。すなわち、クロックカウンタ４４１は、１フレーム周期における、基準クロックを受信したタイミングでのクロック数を判定処理部４４２に通知する。クロックカウンタ４４１は、上述した基準クロックのカウントをフレーム周期毎に繰り返す。
【００４１】
判定処理部４４２は、基準クロックの入力を発振器２から受ける。判定処理部４４２は、発振器２から受信した基準クロックによって動作する。
【００４２】
また、判定処理部４４２は、クロックカウンタ４４１がカウントしたクロック数の入力を受ける。ここで、クロックカウンタ４４１がカウントしたクロック数を「Ｊ」とする。また、判定処理部４４２は、定数選択部４１から入力された１フレームあたりの総クロック数を受信する。ここで、１フレームあたりの総クロック数を「Ｔｂ」とする。さらに、判定処理部４４２は、Ｃｍ値算出カウンタ４３から入力されたＣｍ値を受信する。ここで、Ｃｍ値を「Ｃｍ」とする。
【００４３】
判定処理部４４２は、クロックカウンタ４４１がカウントしたクロック数とＣｍ値を乗算し、その乗算結果を１フレームあたりの総クロック数で除算して、その余りを求める。すなわち、判定処理部４４２は、Ｊ×Ｃｍ÷Ｔｂを計算し、その余りを求める。ここで、Ｊ×Ｃｍ÷Ｔｂの剰余を「Ｒ」とする。
【００４４】
そして、判定処理部４４２は、求めた余り（Ｒ）とＣｍ値（Ｃｍ）とを比較し、求めた余りがＣｍ値以上（Ｒ≧Ｃｍ）であれば、クロックカウンタ４４１がカウントしたクロック数（Ｊ）のタイミングのパルスを「Ｌｏｗ」とする。すなわち、判定処理部４４２は、１フレームにおけるＪ個目のクロックの位置でスタッフパルスを出力する。そして、求めた余りがＣｍ値未満（Ｒ＜Ｃｍ）であれば、判定処理部４４２は、クロックカウンタ４４１がカウントしたクロック数（Ｊ）のタイミングのパルスを「Ｈｉｇｈ」とする。すなわち、判定処理部４４２は、１フレームにおけるＪ個目のクロックの位置にデータの存在を示すパルスを出力する。これにより、判定処理部４４２は、Ｃｍパルスにおいて偏在していたスタッフパルスを、１フレームの中に等間隔に配置、すなわち均等割り付けしたパルス信号を出力する。ここで、スタッフパルスの均等割り付けとはスタッフパルスの位置がほぼ同じ間隔となるように配置していることを示している。例えば、１フレームのクロックが割り切れない場合には、最後の部分が短くなる場合がある。この判定処理部４４２によりスタッフパルスが等間隔に配置されたパルス信号を、以下では「新ギャップドパルス」という。この新ギャップドパルスが、「第２の信号」の一例にあたる。
【００４５】
図１における信号Ｐ３が新ギャップドパルスである。シンギャップドパルスは、スタッフパルス、すなわち「Ｌｏｗ」の値のパルスが１フレームの中で均等に割り付けられている。
【００４６】
また、図２を参照して、等間隔化の例を説明する。判定処理部４４２は、Ｃｍパルス１０３におけるＣｍ値を用いて、上述した処理を行うことにより、パルス信号１０４のように、１フレームにおいて、スタッフパルスが等間隔に配置されたパルス信号を受信する。
【００４７】
スタッフ判定部４４は、１フレーム内のＪ番目のクロックの位置におけるスタッフパルス又はデータの存在を示すパルスをＤＰＬＬ部５へ順次出力する。
【００４８】
ＤＰＬＬ部５は、スタッフ判定部４４から入力されたパルス信号を平滑化しデータの存在するパルスが均等に配置されたクロックを生成することで、基準クロックの周波数を変換したクロックであるＴｘ＿ＣＬＫを生成する。そして、ＤＰＬＬ部５は、Ｔｘ＿ＣＬＫを読出部１３へ出力する。図１における信号Ｐ４が、ＤＰＬＬ部５から出力されたＴｘ＿ＣＬＫを表している。このＤＰＬＬ部５が、「クロック信号生成部」の一例にあたる。そして、Ｔｘ＿ＣＬＫが、「第３の信号」の一例にあたる。
【００４９】
次に、図５を参照して、本実施例に係るデータ受信装置におけるデータの受信処理の流れについて説明する。図５は、実施例１に係るデータ受信装置におけるデータの受信処理のフローチャートである。
【００５０】
ＦＩＦＯ１の書込部１１は、伝送データ及びライトイネーブル信号を受信する（ステップＳ１０１）。そして、書込部１１は、ライトイネーブル信号を用いて伝送データから実データを取り出し、取り出した実データを格納部１２へ格納する（ステップＳ１０２）。
【００５１】
ＡＮＤ回路３及び信号変換部４は、ライトイネーブル信号及び基準信号を用いて、スタッフパルスの均等割り付け処理を行う（ステップＳ１０３）。スタッフパルスの均等割り付け処理の流れの詳細は次に説明する。
【００５２】
信号変換部４は、フレーム周期が終了したか否かを判定する（ステップＳ１０４）。フレーム周期が終了していなければ（ステップＳ１０４：否定）、ＡＮＤ回路３及び信号変換部４は、ステップＳ１０３へ戻る。
【００５３】
これに対して、フレーム周期が終了した場合（ステップＳ１０４：肯定）、ＤＰＬＬ部５は、信号変換部４によって生成された新ギャップドパルスを平滑化して、基準クロックの周波数を変換したＴｘ＿ＣＬＫを生成する（ステップＳ１０５）。そして、ＤＰＬＬ部５は、Ｔｘ＿ＣＬＫをＦＩＦＯ１の読出部１３へ出力する。
【００５４】
読出部１３は、ＤＰＬＬ部５からＴｘ＿ＣＬＫを受信する。そして、読出部１３は、Ｔｘ＿ＣＬＫを用いて格納部１２から実データを読出し、読み出したデータを出力する（ステップＳ１０６）。
【００５５】
データ受信装置は、データの受信が終了したか否かを判定する（ステップＳ１０７）。データの受信が終了していない場合（ステップＳ１０７：否定）、データ受信装置は、ステップＳ１０１へ戻る。一方、データの受信が終了している場合（ステップＳ１０７：肯定）、データ受信装置は、データの受信処理を終了する。
【００５６】
ここで、図５のフローは説明の都合上、データの受信からスタッフパルスの均等割り付け処理、平滑化、データの読出しまでを一連の流れとして記載しているが、データの受信は連続して行われており、他の処理の終了を待つものではない。実際には、他の処理と並行して、データの受信及び格納は行われている。
【００５７】
次に、図６を参照して、本実施例に係るスタッフパルスの平滑化処理について説明する。図６は、実施例１に係るスタッフパルスの平滑化処理のフローチャートである。図６の処理は、図５におけるステップＳ１０３にあたる。
【００５８】
フレーム周期抽出カウンタ４２は、発振器２から１クロックずつ入力される基準クロックを１フレームあたりの総クロック数になるまでカウントする。そして、フレーム周期抽出カウンタ４２は、カウントしたクロック数が１フレームあたりの総クロック数に達するとトリガパルスをＣｍ値算出カウンタ４３及びスタッフ判定部４４へ出力する（ステップＳ２０１）。
【００５９】
Ｃｍ値算出カウンタ４３は、Ｃｍパルスの入力をＡＮＤ回路３から受けている。そして、Ｃｍ値算出カウンタ４３は、フレーム周期抽出カウンタ４２からトリガパルスを受信すると、ＡＮＤ回路３から受信するＣｍパルスにおけるデータの位置を示すパルスの数をカウントし、Ｃｍ値（Ｃｍ）を求める（ステップＳ２０２）。
【００６０】
クロックカウンタ４４１は、基準クロックの入力を発振器２から受ける。そして、トリガパルスの入力をフレーム周期抽出カウンタ４２から受ける。トリガパルスを受信すると、クロックカウンタ４４１は、受信した基準クロックのクロック数のカウントを始める。そして、クロックカウンタ４４１は、カウントした計数（Ｊ）を判定処理部４４２へ出力する（ステップＳ２０３）。
【００６１】
判定処理部４４２は、１フレームあたりのクロック数（Ｔｂ）の入力を定数選択部４１から受ける。また、判定処理部４４２は、クロックカウンタ４４１から計数（Ｊ）の入力を受ける。また、判定処理部４４２は、Ｃｍ値（Ｃｍ）の入力をＣｍ値算出カウンタ４３から受ける。そして、判定処理部４４２は、Ｊ×Ｃｍ÷Ｔｂを計算し、剰余（Ｒ）を求める（ステップＳ２０４）。
【００６２】
次に、判定処理部４４２は、求めた剰余（Ｒ）がＣｍ値（Ｃｍ）以上か否か、すなわちＲ≧Ｃｍか否かを判定する（ステップＳ２０５）。Ｒ≧Ｃｍの場合（ステップＳ２０５：肯定）、判定処理部４４２は、１フレームにおけるＪ番目のクロックのパルスをスタッフパルス、すなわち「Ｌｏｗ」の値のパルスとしてＤＰＬＬ部５へ出力する（ステップＳ２０６）。
【００６３】
これに対して、Ｒ＜Ｃｍの場合（ステップＳ２０５：否定）、判定処理部４４２は、１フレームにおけるＪ番目のクロックのパルスをデータの存在を表すパルス、すなわち「Ｈｉｇｈ」の値のパルスとしてＤＰＬＬ部５へ出力する（ステップＳ２０７）。
【００６４】
Ｃｍ値算出カウンタ４３及びスタッフ判定部４４は、トリガパルスを受信したか否かを判定する（ステップＳ２０８）。トリガパルスを受信していない場合（ステップＳ２０８：否定）、Ｃｍ値算出カウンタ４３及びスタッフ判定部４４は、ステップＳ２０３へ戻る。これに対して、トリガパルスを受信した場合（ステップＳ２０８：肯定）、信号変換部４は、スタッフパルスの平滑化処理を終了する。
【００６５】
以上に説明したように、本実施例に係るデータ受信装置は、ギャップを有するパルスであるＣｍパルスにおけるスタッフパルスを均等に配置し直した信号を生成し、ＤＰＬＬはスタッフパルスが均等配置された信号を平滑化する。これにより、ＤＰＬＬによる平滑化処理におけるギャップの影響が軽減できるので、高速引き込みを実現しつつギャップの影響を軽減することができる。
【００６６】
例えば、起動時には、引き込みを目的とした数百Ｈｚの高カットオフ周波数を用いてＤＰＬＬを短時間動作させ、十分に目的の周波数まで引き込んだ後、低カットオフ周波数を用いた動作に移行させる２段階の構成をとった場合を考える。
【００６７】
この場合、１段回目の高カットオフ周波数を用いている場合には、本実施例に係るスタッフパルスの均等割り付けを行うことで、ギャップの影響を軽減した高速引き込みを実現できる。また、２段階目の低カットオフ周波数を用いている場合には、本実施例に係るスタッフパルスの均等割り付けを行うことでギャップが減るので、カットオフ周波数を高く（例えば、５Ｈｚや１０Ｈｚなど）しても低雑音化できる。これにより、カットオフ周波数を高くしても、中心周波数への収束をより迅速に行うことができる。
【００６８】
さらに、スタッフパルスの均等割り付けの精度が高く維持できる場合、２段階の構成をとらずに、１段階の構成にしても、高速で引き込みと低雑音化を実現できる。
【００６９】
また、高速引き込みの１段階目においてギャップの影響を受けないので、大きな位相差の発生が軽減でき、ＦＩＦＯで格納しておくデータ容量が小さくても通信障害の発生を回避できる。さらに、ＦＩＦＯを小さくできるので、回路を小型化できる。加えて、ＦＩＦＯの適切な動作のためにＦＩＦＯに蓄積しておくデータ容量も低く抑えられるので、ＦＩＦＯにおける回路遅延も軽減できる。
【実施例２】
【００７０】
図７は、実施例２に係るスタッフ判定部の詳細を示すブロック図である。本実施例に係るデータ受信装置は、実施例１のような計算は行わずに、ＬＵＴ（Look  Up  Table）を用いてスタッフパルスの均等割り付けを行う。そこで、以下では、スタッフ判定部について主に説明する。本実施例に係るデータ受信装置も、実施例１と同様に、図１及び図３に示すような各部を有する。以下の説明では、実施例１と同様の機能を有する各部については説明を省略する。
【００７１】
本実施例に係るスタッフ判定部４４は、図７に示すように、判定処理部４４３及びＬＵＴ４４４を有している。
【００７２】
ＬＵＴ４４４は、図８に示すような、Ｃｍ値に対応する信号パターンが登録されているテーブル２００である。図８は、ルックアップテーブル（ＬＵＴ）の一例の図である。
【００７３】
テーブル２００には、３種類のＣｍ値のそれぞれに対応する信号パターンが登録されている。ここで、実データを送受信する場合、伝送データのペイロードに配置するスタッフパルスの配置を変更することで、様々なデータを送ることができる。そして、スタッフパルスの配置としては、少なくとも３つの異なるＣｍ値を有する配置があればあらゆるデータを送信することができる。そこで、ＬＵＴ４４４としては、テーブル２００に示すように、少なくとも３つのＣｍ値に対応する信号パターンが格納されていれば、送信されてきた伝送データに対応した信号パターンが特定できるテーブルとなっている。
【００７４】
さらに、本実施例では、スタッフ判定部４４は、ＬＵＴ４４４として１フレーム中の総クロック数に応じたテーブルを有している。例えば、ＬＵＴ４４４は、１フレーム中の総クロック数が１７０００クロックの場合のテーブルや１フレーム中の総クロック数が１６０００クロックの場合のテーブルなどというように複数のテーブルを含んでいる。
【００７５】
判定処理部４４３は、トリガパルスの入力をフレーム周期抽出カウンタ４２から受ける。また、判定処理部４４３は、１フレーム中の総クロック数の入力を定数選択部４１から受ける。さらに、判定処理部４４３は、Ｃｍ値の入力をＣｍ値算出カウンタ４３から受ける。そして、判定処理部４４３は、受信した１フレーム中の総クロック数に応じたテーブルをＬＵＴ４４４から選択する。次に、判定処理部４４３は、選択したテーブルから、受信したＣｍ値に対応する信号パターンを取得する。例えば、選択したテーブルが図８に示すテーブル２００であって、受信したＣｍ値がＣｍ値２０１のＣｍ１である場合、判定処理部４４３は、信号パターン２１１を取得する。また、受信したＣｍ値がＣｍ値２０２のＣｍ２である場合、判定処理部４４３は、信号パターン２１２を取得する。
【００７６】
そして、判定処理部４４３は、トリガパルスを基準として取得した信号パターンをＤＰＬＬ部５へ出力していく。この場合、信号パターンに応じた出力がスタッフパルスの均等割り付けが行われた新ギャップドクロックとなる。
【００７７】
以上に説明したように、本実施例に係るデータ受信装置は、ＬＵＴを用いてスタッフパルスの均等割り付けを行う。これにより、実施例１のようなスタッフパルスの均等割り付けのための計算を都度行っていく必要が無くなり、処理の負荷を軽減することができる。
【００７８】
（ハードウェア構成）
図９は、データ受信装置のハードウェア構成の一例を示す図である。本実施例に係るデータ受信装置は、発振器２及びＦＰＧＡ（Field  Programmable  Gate  Array）３００を有する。そして、ＦＰＧＡ３００は、ＦＰＧＡ内蔵ＲＡＭ３０１を有する。
【００７９】
図９では、分かり易いように上記各実施例で説明した機能を行う各部を点線で表している。ＦＰＧＡ３００によって、ＦＩＦＯ１、ＡＮＤ回路３、信号変換部４及びＤＰＬＬ部５の機能が実現される。特に、格納部１２は、ＦＰＧＡ内蔵ＲＡＭ３０１によって実現される。
【符号の説明】
【００８０】
１  ＦＩＦＯ
２  発振器
３  ＡＮＤ回路
４  信号変換部
５  ＤＰＬＬ部
１１  書込部
１２  格納部
１３  読出部
４１  定数選択部
４２  フレーム周期抽出カウンタ
４３  Ｃｍ値算出カウンタ
４４  スタッフ判定部
４４１  クロックカウンタ
４４２  判定処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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