(57)【要約】      （修正有）【課題】直列に接続され、互いに関連してオン・オフ駆動されて直流電圧をスイッチングする一対または複数対の半導体スイッチング素子の直列接続点と電源部との間に介装されて、前記半導体スイッチング素子を前記直流電圧の中間電位点にクランプする双方向スイッチを備えた電力変換装置において、前記半導体スイッチング素子のターンオフ時における前記双方向スイッチの破壊を防止する。【解決手段】前記半導体スイッチング素子Ｑ１〜Ｑ６のターンオフ時に前記双方向スイッチＳ１〜Ｓ３に生じる起電圧を、前記双方向スイッチＳ１〜Ｓ３の順回復開始時におけるゲート電圧と該双方向スイッチＳ１〜Ｓ３の最大順回復電流を流し得るゲート閾値電圧との差以下に抑え、前記双方向スイッチＳ１〜Ｓ３の順回復時における異常電圧上昇を防止する。【選択図】図１
2014155395.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続されてハーフブリッジ回路を形成し、互いに関連してオン・オフ駆動されて直流電圧をスイッチングする一対または複数対の半導体スイッチング素子と、これらの各半導体スイッチング素子にそれぞれ逆並列に設けられた複数のフリーホイリング・ダイオードと、前記ハーフブリッジ回路の中間点と電源部との間に介装されて前記半導体スイッチング素子を前記直流電圧の中間電位点にクランプする双方向スイッチとを具備し、
前記半導体スイッチング素子のターンオフに伴って前記双方向スイッチの順回復時に生じる起電圧を、前記双方向スイッチの順回復開始時におけるゲート電圧と該双方向スイッチの最大順回復電流を流し得るゲート閾値電圧との差以下に抑えたことを特徴とする電力変換装置。
【請求項２】
前記半導体スイッチング素子はＩＧＢＴまたはＭＯＳ-ＦＥＴであり、前記双方向スイッチは逆並列に接続した一対の逆阻止ＩＧＢＴまたは逆阻止ＭＯＳ-ＦＥＴからなる請求項１に記載の電力変換装置。
【請求項３】
前記双方向スイッチの順回復時に生じる起電圧を、前記半導体スイッチング素子のターンオフ速度に依存する前記双方向スイッチの順回復速度と該双方向スイッチのインダクタンスとの積として求めて、この起電圧が前記ゲート閾値電圧と前記ゲート閾値電圧との差以下となるように設定する請求項１に記載の電力変換装置。
【請求項４】
直列に接続されてハーフブリッジ回路を形成し、互いに関連してオン・オフ駆動されて直流電圧をスイッチングする一対または複数対の半導体スイッチング素子と、これらの各半導体スイッチング素子にそれぞれ逆並列に設けられた複数のフリーホイリング・ダイオードと、前記ハーフブリッジ回路の中間点と電源部との間に介装されて前記半導体スイッチング素子を前記直流電圧の中間電位点にクランプする双方向スイッチとを具備し、
前記半導体スイッチング素子のターンオフに伴う前記双方向スイッチの順回復開始時における前記双方向スイッチのゲート電圧をＶg、前記ゲート閾値電圧をＶg(th)、前記双方向スイッチのインダクタンスをＬe、最大順回復電流に達するまでの順回復電流の時間変化をdｉ／dｔ、前記最大順回復電流に達するまでの時間をｔr、前記双方向スイッチのゲート抵抗をＲg、前記双方向スイッチのゲート入力容量Ｃgとし、順回復時における前記双方向スイッチのコレクタ電圧の上昇遅れ時間が、前記ゲート電圧Ｖgが前記ゲート閾値電圧Ｖg(th)まで低下する時間の３倍程度であるとき、
Ｖg−Ｖg(th) ≧ Ｌe・(dｉ／dｔ)［β／γ］・α
α＝１―exp｛−ｔr／(Ｒg・Ｃg)｝
β＝１―exp｛−(２／９)ｔr／(Ｒg・Ｃg)｝
γ＝１―exp｛−(２／３)ｔr／(Ｒg・Ｃg)｝
なる関係を満たすように設定したことを特徴とする電力変換装置。
【請求項５】
前記順回復開始時における前記双方向スイッチのゲート電圧をＶg、前記ゲート閾値電圧をＶg(th)、前記双方向スイッチのインダクタンスをＬe、最大順回復電流に達するまでの順回復電流の時間変化をdｉ／dｔ、前記順回復電流が最大値に達するまでの時間をｔr、前記双方向スイッチのゲート抵抗をＲg、前記双方向スイッチのゲート入力容量Ｃgとし、順回復時における前記双方向スイッチのコレクタ電圧の上昇遅れ時間が、前記ゲート電圧Ｖgが前記ゲート閾値電圧Ｖg(th)まで低下する時間の３倍程度であるとき、
Ｖg−Ｖg(th) ≧ (１／３)・Ｌe・(dｉ／dｔ)・α
α＝１―exp｛−ｔr／(Ｒg・Ｃg)｝
なる関係を満たすように与えられる請求項４に記載の電力変換装置。
【請求項６】
直列に接続されてハーフブリッジ回路を形成し、互いに関連してオン・オフ駆動されて直流電圧をスイッチングする一対または複数対の半導体スイッチング素子と、これらの各半導体スイッチング素子にそれぞれ逆並列に設けられた複数のフリーホイリング・ダイオードと、前記ハーフブリッジ回路の中間点と電源部との間に介装されて前記半導体スイッチング素子を前記直流電圧の中間電位点にクランプする双方向スイッチとを具備し、
前記半導体スイッチング素子のターンオフに伴う前記双方向スイッチの順回復開始時における前記双方向スイッチのゲート電圧をＶg、前記ゲート閾値電圧をＶg(th)、前記双方向スイッチのインダクタンスをＬe、最大順回復電流に達するまでの順回復電流の時間変化をdｉ／dｔ、前記順回復電流が最大値に達するまでの時間をｔr、前記双方向スイッチのゲート抵抗をＲg、前記双方向スイッチのゲート入力容量Ｃgとしたとき、
Ｖg−Ｖg(th) ≧ Ｌe・(dｉ／dｔ)・α
α＝１―exp｛−ｔr／(Ｒg・Ｃg)｝
なる関係を満たすように設定したことを特徴とする電力変換装置。
【請求項７】
前記半導体スイッチング素子のターンオフ時に前記双方向スイッチに生じる起電圧を、前記ゲート閾値電圧と前記ゲート閾値電圧との差以下に設定する条件は、
順回復開始時における前記双方向スイッチのゲート電圧をＶg、前記ゲート閾値電圧をＶg(th)、前記双方向スイッチのインダクタンスをＬe、最大順回復電流に達するまでの順回復電流の時間変化をdｉ／dｔとしたとき、
Ｖg−Ｖg(th) ≧ Ｌe・(dｉ／dｔ)
なる関係を満たすように与えられる請求項６に記載の電力変換装置。
【請求項８】
前記設定は、前記双方向スイッチの順回復直前から順回復電流の時間変化が生じている期間に亘って前記双方向スイッチのゲート・エミッタ間電圧またはゲート・ドレイン間電圧を上昇させることで実現される請求項４〜７のいずれかに記載の電力変換装置。
【請求項９】
前記双方向スイッチのゲート・エミッタ間電圧またはゲート・ドレイン間電圧を上昇させる手段は、前記双方向スイッチにおけるゲート回路の時定数を大きくして設定される請求項８に記載の電力変換装置。
【請求項１０】
前記双方向スイッチのゲート・エミッタ間電圧またはゲート・ドレイン間電圧を上昇させる手段は、前記双方向スイッチのゲート・エミッタ間またはゲート・ドレイン間にコンデンサを介装して行われる請求項８に記載の電力変換装置。
【請求項１１】
前記双方向スイッチのゲート・エミッタ間電圧またはゲート・ドレイン間電圧を上昇させる手段は、前記双方向スイッチのゲート回路にインダクタンス成分を付加して行われる請求項８に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、対をなす半導体スイッチング素子の直列接続点と電源部との間に双方向スイッチを介装した中性点クランプ（ＮＰＣ）方式の電力変換装置に関する。
【背景技術】
【０００２】
小型で高効率な電力変換装置として、直列に接続した一対の半導体スイッチング素子を互いに関連してオン・オフ駆動して直流電圧をスイッチングするインバータが知られている。中でも３レベル・インバータに代表されるマルチレベル・インバータは、一般的な２レベル・インバータに比較して小型化や高効率化を図る上で多くの利点を有する。ちなみに３レベル・インバータは、中性点クランプ（ＮＰＣ；Neutral Point Clamped）インバータとも称される。前記直流電圧をＶinとすれば、その中性点に対する出力電圧は±Ｖin／２，０の３値となる。従って３レベル・インバータを用いた三相インバータにおける出力電圧は、±Ｖin，±Ｖin／２，０の５値をとる。これによって正弦波に近い交流電圧を生成する（例えば特許文献１,２を参照）。
【０００３】
図１は三相交流用電力変換装置を構築したアドバンストＮＰＣ方式のインバータの概略構成図を示している。このインバータ（電力変換装置）は、直列に接続されて３組のハーフブリッジ回路をそれぞれ形成し、互いに関連してオン・オフ駆動されて直流電圧Ｖinをスイッチングする３対（６個）の半導体スイッチング素子（例えばＩＧＢＴ）Ｑ１,Ｑ２〜Ｑ６を備える。これらのハーフブリッジ回路は、並列に接続されて三相交流に対するフルブリッジ回路を構成する。尚、図中Ｄ１,Ｄ２〜Ｄ６は、前記各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６にそれぞれ逆並列に設けられた複数のフリーホイリング・ダイオードである。また前記各ハーフブリッジ回路の中間点と電源部との間には、前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６を前記直流電圧Ｖinの中性点（中間電位点；Ｖin／２）にクランプする３個の双方向スイッチＳ１,Ｓ２,Ｓ３がそれぞれ介装されている。
【０００４】
これらの双方向スイッチＳ１,Ｓ２,Ｓ３は、例えば図２(ａ)に示すように逆並列に接続されたスイッチ素子（例えばＩＧＢＴ）Ｑ１１,Ｑ１２と、各スイッチ素子Ｑ１１,Ｑ１２にそれぞれ直列接続されたダイオードＤ１１,Ｄ１２とからなる。これらのダイオードＤ１１,Ｄ１２は、前記スイッチ素子Ｑ１１,Ｑ１２の逆耐圧を補う役割を担う。また最近では逆耐圧を高くしたスイッチ素子（例えば逆阻止ＩＧＢＴ）Ｑ２１,Ｑ２２を、図２(ｂ)に示すように逆並列に接続して前記双方向スイッチＳ１,Ｓ２,Ｓ３を構築することも多い（例えば特許文献３,４を参照）。
【０００５】
尚、前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６として前記ＩＧＢＴに代えてＭＯＳ-ＦＥＴを用いることもあり、また逆阻止ＩＧＢＴに代えて逆阻止ＭＯＳ-ＦＥＴを用いて前記双方向スイッチＳ１,Ｓ２,Ｓ３を構築することもある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−２５３９８１号公報
【特許文献２】特開２０１１−２２３８６７号公報
【特許文献３】特開２０１１−１９３６４６号公報
【特許文献４】特開２００８−１９３７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで前記ＩＧＢＴやＭＯＳ-ＦＥＴのスイッチング速度の向上に伴い、ＮＰＣ方式のインバータにおける様々な部位での配線インダクタンスが問題となってきた。例えば前記半導体スイッチング素子（ＩＧＢＴ）Ｑ１,Ｑ２〜Ｑ６と前記双方向スイッチ（逆耐圧ＩＧＢＴ）Ｓ１,Ｓ２,Ｓ３との間の配線インダクタンスが大きいと、該半導体スイッチング素子（ＩＧＢＴ）Ｑ１,Ｑ２〜Ｑ６のターンオフ時におけるサージ電圧が大きくなる。この為、前記半導体スイッチング素子（ＩＧＢＴ）Ｑ１,Ｑ２〜Ｑ６および前記双方向スイッチ（逆耐圧ＩＧＢＴ）Ｓ１,Ｓ２,Ｓ３として、電圧耐量の高い特性を備えることが必要となる。
【０００８】
しかしこの場合、前記半導体スイッチング素子（ＩＧＢＴ）Ｑ１,Ｑ２〜Ｑ６等の大型化やコストアップの問題を招来する。そこで従来では、例えば前記各ハーフブリッジ回路をそれぞれ構成する一対の半導体スイッチング素子と、前記双方向スイッチとを１つのパッケージに収めてモジュール化し、該半導体スイッチング素子と双方向スイッチとの間の配線インダクタンスを小さくすることが試みられている。
【０００９】
しかしながら上述した如く構成されたＮＰＣ方式のインバータにおいて、前記半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６のスイッチング速度（ターンオフ速度）が速い場合、該半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６のターンオフ時に前記双方向スイッチが発熱を伴って素子破壊する現象が確認された。このような不具合を解消するには、例えば双方向スイッチに対する冷却装置を大きくすることか考えられるが、自ずと限度がある。
【００１０】
本発明はこのような事情を考慮してなされたもので、その目的は、半導体スイッチング素子のスイッチング速度（ターンオフ速度）が速い場合であっても該半導体スイッチング素子のターンオフ時における双方向スイッチの素子破壊を効果的に回避することのできる電力変換装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、半導体スイッチング素子のターンオフ時における前記双方向スイッチの挙動に着目してなされている。即ち、半導体スイッチング素子がターンオフした際、前記双方向スイッチを構成する素子（逆阻止ＩＧＢＴまたは逆阻止ＭＯＳ-ＦＥＴ）はダイオードモードで動作する。このとき前記逆阻止ＩＧＢＴ（逆阻止ＭＯＳ-ＦＥＴ）は、そのゲートがプラスバイアスされてチャネルが開いた状態にあり、この状態において図３(ａ)に示すように逆バイアス状態から順バイアス状態に切り替わる。ここで図３は、前記半導体スイッチング素子のターンオフ時に前記逆阻止ＩＧＢＴ（逆阻止ＭＯＳ-ＦＥＴ）に加わる電圧（Ｖce）と該逆阻止ＩＧＢＴに流れる電流（Ｉc）の変化を示している。
【００１２】
ちなみに前記逆阻止ＩＧＢＴ（逆阻止ＭＯＳ-ＦＥＴ）が上述したダイオードモードで動作する状態は、ダイオードの順回復に相当する動作モードである。そしてこの動作モードにおいて前記半導体スイッチング素子のターンオフ速度が速い場合、例えば図３(ｂ)に示すように前記逆阻止ＩＧＢＴ（逆阻止ＭＯＳ-ＦＥＴ）に加わる電圧（Ｖce）が異常に上昇することが確認された。するとこのときに前記逆阻止ＩＧＢＴ（逆阻止ＭＯＳ-ＦＥＴ）に流れる電流（Ｉc）が大きいことと相俟って該逆阻止ＩＧＢＴ（逆阻止ＭＯＳ-ＦＥＴ）での損失が大きくなる。本発明は、このような現象に起因して素子破壊が生じることに着目してなされている。
【００１３】
そこで本発明に係る電力変換装置は、基本的には直列に接続されてハーフブリッジ回路を形成し、互いに関連してオン・オフ駆動されて直流電圧をスイッチングする一対または複数対の半導体スイッチング素子と、これらの各半導体スイッチング素子にそれぞれ逆並列に設けられた複数のフリーホイリング・ダイオードと、前記ハーフブリッジ回路の中間点と電源部との間に介装されて前記半導体スイッチング素子を前記直流電圧の中間電位点にクランプする双方向スイッチとを具備して構成される。
【００１４】
そして特に本発明においては、前記半導体スイッチング素子のターンオフに伴って前記双方向スイッチの順回復時に生じる起電圧を、前記双方向スイッチの順回復開始時におけるゲート電圧と該双方向スイッチの最大順回復電流を流し得るゲート閾値電圧との差以下に抑えたことを特徴としている。
【００１５】
ちなみに前記半導体スイッチング素子はＩＧＢＴまたはＭＯＳ-ＦＥＴであり、また前記双方向スイッチは逆並列に接続した一対の逆阻止ＩＧＢＴまたは逆阻止ＭＯＳ-ＦＥＴからなる。尚、一対のＩＧＢＴまたはＭＯＳ-ＦＥＴを逆並列に接続すると共に、前記各ＩＧＢＴまたはＭＯＳ-ＦＥＴのそれぞれにダイオードをそれぞれ直列接続して耐圧を高くした構成の双方向スイッチを用いることも勿論可能である。
【００１６】
具体的には前記双方向スイッチの順回復時に生じる起電圧を、前記半導体スイッチング素子のターンオフ速度に依存する前記双方向スイッチの順回復速度と該双方向スイッチのインダクタンスとの積として求めて、この起電圧が前記ゲート閾値電圧と前記ゲート閾値電圧との差以下となるように設定する。
【００１７】
また本発明に係る電力変換装置は、前述した基本構成の下で、特に前記半導体スイッチング素子のターンオフに伴う前記双方向スイッチの順回復開始時における前記双方向スイッチのゲート電圧をＶg、前記ゲート閾値電圧をＶg(th)、前記双方向スイッチのインダクタンスをＬe、最大順回復電流に達するまでの順回復電流の時間変化をdｉ／dｔ、前記最大順回復電流に達するまでの時間をｔｒ、前記双方向スイッチのゲート抵抗をＲg、前記双方向スイッチのゲート入力容量Ｃgとし、順回復時における前記双方向スイッチのコレクタ電圧の上昇遅れ時間が、前記ゲート電圧Ｖgが前記ゲート閾値電圧Ｖg(th)まで低下する時間の３倍であるとき、
Ｖg−Ｖg(th) ≧ Ｌe・(dｉ／dｔ)［β／γ］・α
α＝１―exp｛−ｔ／(Ｒg・Ｃg)｝
β＝１―exp｛−(２／９)ｔ／(Ｒg・Ｃg)｝
γ＝１―exp｛−(２／３)ｔ／(Ｒg・Ｃg)｝
なる関係を満たすように与えることを特徴としている。
【００１８】
この際、前記（β／γ）が［０＜ｔr／(Ｒg・Ｃg)＜∞］の範囲において［１／３〜１］の値をとる場合には、簡易的には
Ｖg−Ｖg(th) ≧ (１／３)・Ｌe・(dｉ／dｔ)・α
α＝１―exp｛−ｔ／(Ｒg・Ｃg)｝
なる関係を満たすように与えるようにしても良い。
【００１９】
また本発明に係る更に別の電力変換装置は、前述した基本構成の下で
Ｖg−Ｖg(th) ≧ Ｌe・(dｉ／dｔ)・α
α＝１―exp｛−ｔ／(Ｒg・Ｃg)｝
なる関係を満たすように与えることを特徴としている。
【００２０】
この際、簡易的には
Ｖg−Ｖg(th) ≧ Ｌe・(dｉ／dｔ)
なる関係を満たすように与えても良い。
【００２１】
ちなみに前記各条件を満たす設定は、前記双方向スイッチの順回復直前から順回復電流の時間変化が生じている期間に亘って前記双方向スイッチのゲート・エミッタ間電圧またはゲート・ドレイン間電圧を上昇させることで実現される。具体的には前記双方向スイッチにおけるゲート回路の時定数を大きくすることで、例えば前記双方向スイッチのゲート・エミッタ間またはゲート・ドレイン間にコンデンサを介装して、或いは前記双方向スイッチのゲート回路にインダクタンス成分を付加することで、前記双方向スイッチのゲート・エミッタ間電圧またはゲート・ドレイン間電圧を上昇させる。
【発明の効果】
【００２２】
上記構成の電力変換装置によれば、半導体スイッチング素子のターンオフ時に双方向スイッチの順回復による起電圧が発生しても、前記双方向スイッチのゲート電圧が該双方向スイッチをオフにする電圧以下に低下することがなく、前記双方向スイッチはオン状態に保たれる。即ち、前記半導体スイッチング素子のターンオフ時に前記双方向スイッチに流れる順回復電流が変化している期間において、該双方向スイッチのゲート電圧が前記順回復電流を流すのに必要なゲート電圧に到達することがなくなる。この結果、前記双方向スイッチに加わるコレクタ電圧が急激に上昇することがなくなり、順回復時異常電圧上昇を回避することが可能となる。
【００２３】
従って前記半導体スイッチング素子のスイッチング速度（ターンオフ速度）が速い場合であっても、前記半導体スイッチング素子のターンオフ時における前記双方向スイッチの順回復に伴う起電圧に起因する素子破壊を効果的に回避することができる。故に素子の大型化やコストアップ等の問題を招来することなしに高効率な電力変換装置を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る三相交流用の電力変換装置（アドバンストＮＰＣ方式のインバータ）の概略構成図。
【図２】図１に示す電力変換装置における双方向スイッチの構成例を示す図。
【図３】半導体スイッチング素子のターンオフ時に双方向スイッチ（逆阻止ＩＧＢＴ）に加わる電圧（Ｖce）と逆阻止ＩＧＢＴに流れる電流（Ｉc）の変化を示す図。
【図４】半導体スイッチング素子Ｑ２のターンオフ時における双方向スイッチＳ１の動きを説明する為の回路図。
【図５】図４に示す回路を等価的に簡略化して示す図。
【図６】双方向スイッチＳ１の順回復による電圧異常発生が生じるときの電圧・電流変化を示す図。
【図７】双方向スイッチＳ１のエミッタ・インダクタンスを小さくして順回復による電圧異常発生を回避したときの電圧・電流変化を示す図。
【図８】順回復時における（β／γ）の変化の様子を示す図。
【図９】双方向スイッチＳ１のコレクタ電圧の上昇遅れを見込んで順回復による電圧異常発生を回避したときの電圧・電流変化を示す図。
【図１０】双方向スイッチＳ１のゲート・インダクタンスを大きくして順回復による電圧異常発生を回避したときの電圧・電流変化を示す図。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の一実施形態に係る電力変換装置について説明する。
【００２６】
この実施形態に係る電力変換装置は、アドバンストＮＰＣ方式の三相交流用インバータからなる。このインバータ（電力変換装置）は、基本的には図１に示したように、直列に接続されて３組のハーフブリッジ回路を形成する３対（６個）の半導体スイッチング素子（例えばＩＧＢＴ）Ｑ１,Ｑ２〜Ｑ６を備える。これらの各半導体スイッチング素子Ｑ１,Ｑ２〜Ｑ６には、フリーホイリング・ダイオードＤ１,Ｄ２〜Ｄ６がそれぞれ逆並列に設けられる。そして前記各ハーフブリッジ回路の中間点と電源部との間には双方向スイッチＳ１,Ｓ２,Ｓ３がそれぞれ介装される。
【００２７】
ここで１つの相（Ｕ相）に着目して、半導体スイッチング素子（ＩＧＢＴ）Ｑ２のターンオフ時における双方向スイッチＳ１の動きについて説明する。図４に示すようにＵ相の半導体スイッチング素子Ｑ２およびＶ相の半導体スイッチング素子Ｑ３のオン動作に伴って負荷ＲＬのＵ-Ｖ相間に電力が供給されている状態に着目すると、この状態は等価的には図５に示すように簡略化して表わすことができる。
【００２８】
尚、図５においてＬmは負荷ＲＬのインダクタンス（メインインダクタンス）、Ｌe１,Ｌc１,Ｌg１は半導体スイッチング素子（ＩＧＢＴ）Ｑ２のエミッタ、コレクタおよびゲートの各インダクタンス、Ｒg１は前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２のゲート抵抗を示している。またＬe２,Ｌc２,Ｌg２は双方向スイッチＳ１を構成する素子（逆阻止ＩＧＢＴ）Ｑ２２のエミッタ、コレクタおよびゲートの各インダクタンス、Ｒg２は前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート抵抗を示している。そしてＬs１,Ｌs２は、電源ラインにおけるＵ相およびＶ相の配線インダクタンスを示している。
【００２９】
この図５を参照して前記素子（逆阻止ＩＧＢＴ）Ｑ２２に発生する順回復時の異常電圧上昇について説明する。前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２がオン状態にあるとき、つまりターンオフ前には前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２および前記素子（逆阻止ＩＧＢＴ）Ｑ２２には、共に＋１５Ｖのゲート電圧が印加されている。そして負荷ＲＬから半導体スイッチング素子（ＩＧＢＴ）Ｑ２を介して主電流Ｉが流れる。この際、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のコレクタ・エミッタ間には逆電圧が印加され、該素子（逆阻止ＩＧＢＴ）Ｑ２２はオフ状態にある。
【００３０】
この状態から前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２に−１５Ｖのゲート電圧が印加され、これによって前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２がターンオフし始めると、該半導体スイッチング素子（ＩＧＢＴ）Ｑ２のコレクタ電圧が上昇し始める。そして前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２のコレクタ電圧が、該電力変換装置の電源電圧Ｖin（２７０Ｖ）を超えると、前記素子（逆阻止ＩＧＢＴ）Ｑ２２に順電圧が印加される。これによって前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２に流れていた電流Ｉが前記素子（逆阻止ＩＧＢＴ）Ｑ２２の順回復電流として流れ込む。このようにして前記素子（逆阻止ＩＧＢＴ）Ｑ２２を介して流れ込んだ順回復電流は、還流電流Ｉfwとして前記メインインダクタンスＬmとの間で還流する。
【００３１】
このとき、前記還流電流（順回復電流）Ｉfwがその最大値（最大順回復電流）に達するまでの時間的変化dｉ／dｔは、ターンオフdｉ／dｔ或いは順回復dｉ／dｔと称される。このターンオフdｉ／dｔ（順回復dｉ／dｔ）は、専ら前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２のスイッチング速度（ターンオフ速度）によって定まる。そしてこのターンオフdｉ／dｔ（順回復dｉ／dｔ）と前記素子（逆阻止ＩＧＢＴ）Ｑ２２のエミッタ・インダクタンスＬe２により、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のエミッタ電位が上昇するように該素子（逆阻止ＩＧＢＴ）Ｑ２２に起電圧が発生する。
【００３２】
すると前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート・エミッタ間に加わる電圧Ｖgeが、該素子（逆阻止ＩＧＢＴ）Ｑ２２のゲートに加えられているゲート電圧Ｖg（１５Ｖ）に対して前記起電圧ΔＶの分だけ低下する。この結果、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲートに負の電流Ｉg（ゲートから流れ出る電流）が生じる。そして前記起電圧ΔＶが大きい場合には、前記素子（逆阻止ＩＧＢＴ）Ｑ２２がオフし始める。
【００３３】
この際、前記還流電流が最大順回復電流に達して前記ターンオフdｉ／dｔ（順回復dｉ／dｔ）が零（０）となっても、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート回路と該素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート容量とにより定まる回路定数の下で、該回路定数で定まる時間の間、前記負のゲート電流Ｉgが流れ続ける。この為、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のターンオフ動作が継続する。
【００３４】
このようにして負のゲート電流Ｉgが流れ続ける間、前記素子（逆阻止ＩＧＢＴ）Ｑ２２における帰還容量Ｃgcの放電が継続する。そして前記素子（逆阻止ＩＧＢＴ）Ｑ２２は、そのゲート・エミッタ間電圧Ｖgeが一定となる、いわゆるミラー期間の状態に入り込む。すると前記素子（逆阻止ＩＧＢＴ）Ｑ２２のコレクタ電流は、次式に示すようなゲート電流と変位電流との関係に従って上昇する。
【００３５】
即ち、前記ゲート電流Ｉgは、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート・エミッタ間電圧Ｖgeと、前記帰還容量Ｃgcの放電に伴う時間的変化との関係から
Ｉg ＝ Ｖge・(dＣgc／dｔ)                      …(１)
なる変化を呈する。
【００３６】
尚、前記素子（逆阻止ＩＧＢＴ）Ｑ２２の前記帰還容量Ｃgcは、その素子構造から
Ｃgc ＝ Ｃox・Ｃfd／（Ｃox＋Ｃfd）            …(２)
Ｃox ＝ εox・（Ｓ／ｔox）
Ｃfd ＝ εsi・（Ｓ／ｄ）
として与えられる。但し、εsiは前記素子（逆阻止ＩＧＢＴ）Ｑ２２を構成する基体（シリコン）の誘電率であり、εoxは該素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート酸化膜の誘電率、そしてｔoxは前記ゲート酸化膜の厚みである。またｄは前記素子（逆阻止ＩＧＢＴ）Ｑ２２における空乏層の幅、Ｓはゲート電極とコレクタ電極との対向面積である。
【００３７】
そして前記素子（逆阻止ＩＧＢＴ）Ｑ２２に加わるコレクタ・エミッタ間電圧Ｖceは、素電荷をｑ、該素子（逆阻止ＩＧＢＴ）Ｑ２２のドリフト領域でのドナー濃度をＮdとしたとき、
Ｖce ＝ ｛(ｑ・Ｎd)／(２・εsi)｝・ｄ２        …(３)
として与えられる。
【００３８】
ここで前記素子（逆阻止ＩＧＢＴ）Ｑ２２のコレクタ・エミッタ間に数１０Ｖ程度の電圧が加わっているときには、前記空乏層の幅ｄが前記ゲート酸化膜の厚みｔoxよりも十分に大きい状態［ｄ］ｔox］であるから、前記帰還容量Ｃgcは
Ｃgc ＝ εsi・（Ｓ／ｄ）                      …(４)
となる。またこのときの前記ゲート電流Ｉgは、
Ｉg ＝ Ａ・(dＶce１／２／dｔ)
Ａ ＝ Ｓ・Ｖge・(εsi・ｑ・Ｎd／２)１／２        …(５)
となる。
【００３９】
従って上記(５)式から前記ゲート電流Ｉgが負であれば、これによって前記素子（逆阻止ＩＧＢＴ）Ｑ２２に加わるコレクタ・エミッタ間電圧Ｖceが大きくなることが分かる。そしてこのコレクタ電圧（コレクタ・エミッタ間電圧Ｖce）の上昇は、前記ゲート電流Ｉgが正に切り替わるか、或いは前記素子（逆阻止ＩＧＢＴ）Ｑ２２がアバランシェ降伏するまで継続する。
【００４０】
ちなみに前記起電圧ΔＶが小さい場合には、つまり前記素子（逆阻止ＩＧＢＴ）Ｑ２２に負のゲート電流Ｉgが流れない場合には、上述した素子（逆阻止ＩＧＢＴ）Ｑ２２の順回復が生じることがない。従ってこの場合には、前記半導体スイッチング素子Ｑ２のターンオフ完了に伴って、該半導体スイッチング素子Ｑ２に流れていた電流Ｉが前記素子（逆阻止ＩＧＢＴ）Ｑ２２から前記負荷ＲＬ（メインインダクタンスＬm）を通して還流することになる。
【００４１】
図６は前記素子（逆阻止ＩＧＢＴ）Ｑ２２における順回復時の異常電圧上昇を示す電流・電圧変化の様子を示している。尚、図６は前記素子（逆阻止ＩＧＢＴ）Ｑ２２のエミッタ・インダクタンスＬe２が１０ｎＨ、ゲート容量Ｃgが５ｎＦ、ゲート抵抗Ｒg２が５Ω、ゲート閾値電圧Ｖg(th)が１０Ｖであって、ターンオフ開始時のゲート電圧Ｖgとして１５Ｖを印加したときの特性（実験データ）を示している。
【００４２】
この図６に示す特性例においては前記順回復dｉ／dｔは、前記素子（逆阻止ＩＧＢＴ）Ｑ２２に流れる電流（コレクタ電流Ｉc）が１０％から９０％まで変化する期間ｔ１の値から、略３０００Ａ／μｓと求められる。また前記素子（逆阻止ＩＧＢＴ）Ｑ２２のエミッタ・インダクタンスＬe２が前述したように１０ｎＨであるから、該素子（逆阻止ＩＧＢＴ）Ｑ２２のエミッタ・コレクタ間に発生する起電圧ΔＶは略３０Ｖ（＝１０ｎＨ・３０００Ａ／μｓ）となる。従ってこの場合、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のエミッタ・ゲート間に加わる電圧が過渡的に１５Ｖから−１５Ｖに変化（低下）していると考えられる。そしてこの電圧低下により前記素子（逆阻止ＩＧＢＴ）Ｑ２２がオン状態を保てなくなり、この結果、順回復に起因する異常電圧上昇が生じたと考えられる。
【００４３】
ちなみに図６に示す例では前記半導体スイッチ素子（ＩＧＢＴ）Ｑ２のターンオフ開始時から１４０ｎｓ後に前記素子（逆阻止ＩＧＢＴ）Ｑ２２の順回復dｉ／dｔが発生し、これと同時に該素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート電圧Ｖgが低下し始める。また同時に前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲートから負の電流が流れ出す。その後、１８０ｎｓ後には前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート電圧Ｖgは、１００Ａの電流を流すのに必要な１０Ｖとなり、それ以降はミラー期間に入る。その後、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のコレクタ電圧Ｖceは上昇を続け、２００ｎｓの経過時点で前記順回復dｉ／dｔがなくなるが、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲートには減少しながらも負の電流が流れ続ける。そして２１０ｎｓ後にコレクタ電圧Ｖceの急激な上昇が発生する。更に２２０ｎｓ後には前記ゲート電流は正に転換し、前記コレクタ電圧Ｖceが減少し始める。
【００４４】
一方、このような順回復時の異常電圧上昇に比較して、同一回路構成で前記エミッタ・インダクタンスＬe２を２ｎＨと小さくした場合、図７に示すような電流・電圧変化となる。この場合、該素子（逆阻止ＩＧＢＴ）Ｑ２２のエミッタ・コレクタ間に発生する起電圧ΔＶは略６Ｖ（＝２ｎＨ・３０００Ａ／μｓ）となる。従ってこの場合には、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のエミッタ・ゲート間に加わる電圧が過渡的に１５Ｖから９Ｖに変化しているだけと考えられる。後述するが、ゲートの時定数を考慮すると、この場合、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲートに加わる電圧が前記ゲート閾値電圧Ｖg(th)（＝１０Ｖ）を超えることがないので、前述した順回復が生じることがなく、従って異常電圧上昇が生じることがない。
【００４５】
本発明は、上述した双方向スイッチＳ１における順回復時の異常電圧上昇についての解析に基づいてなされている。即ち、本発明は、前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２のターンオフ時に前記双方向スイッチを構成する素子（逆阻止ＩＧＢＴ）Ｑ２２がオフとならないようにすることで、該素子（逆阻止ＩＧＢＴ）Ｑ２２の順回復時の異常電圧上昇を回避することを特徴としている。
【００４６】
具体的には前記双方向スイッチの素子（逆阻止ＩＧＢＴ）Ｑ２２に加わる順回復開始時のゲート電圧Ｖgと順方向回復時に前記素子（逆阻止ＩＧＢＴ）Ｑ２２に生じる起電圧ΔＶとの差［Ｖg―ΔＶ］が、前記双方向スイッチの最大順回復電流を流し得るゲート閾値電圧Ｖg(th)以下となるように条件設定する。即ち、
Ｖg−ΔＶ ≧ Ｖg(th)
ΔＶ ＝ Ｌe・(dｉ／dｔ)                …(６)
なる条件を満たすように設定する。そしてこの条件設定により前記半導体スイッチング素子（ＩＧＢＴ）Ｑ２のターンオフ時に前記双方向スイッチを構成する素子（逆阻止ＩＧＢＴ）Ｑ２２がオフ状態にならないようにしたことを特徴としている。
【００４７】
即ち、前述した図６および図７に示す電圧・電流特性を対比すれば明らかなように、前述した条件を満たすように回路条件を設定すれば、前記半導体スイッチ素子（ＩＧＢＴ）Ｑ２のターンオフ時に前記素子（逆阻止ＩＧＢＴ）Ｑ２２が順回復状態となって異常電圧上昇が生じる現象を効果的に回避することができる。また前述したように前記素子（逆阻止ＩＧＢＴ）Ｑ２２の順回復が発生した場合であっても、前記ゲート抵抗Ｒg２とゲート容量Ｃgeで定まる時定数によりゲート電圧の低下を遅らせることで、前記素子（逆阻止ＩＧＢＴ）Ｑ２２の異常電圧上昇を抑えることができる。従って前述した条件を満たすように回路条件を設定することは、前記素子（逆阻止ＩＧＢＴ）Ｑ２２の発熱による素子破壊を防止する上で非常に有用であると言える。
【００４８】
尚、上記条件が満たされない場合でも、例えば前記双方向スイッチのインダクタンスＬeと、最大順回復電流に達するまでの順回復電流の時間変化dｉ／dｔ（順回復dｉ／dｔ）によって定まる前記起電圧ΔＶを、前記半導体スイッチ素子（ＩＧＢＴ）Ｑ２のターンオフが完了するまでの期間において低く抑えるようにしても良い。具体的には前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート回路と前記ゲート容量（帰還容量Ｃgc）で定まる時定数を大きくし、これによって前記起電圧ΔＶの高まりの速度を遅くするようにしても良い。そして前記半導体スイッチ素子（ＩＧＢＴ）Ｑ２のターンオフ時に、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート電圧が前記ゲート閾値電圧Ｖg(th)以下に低下することがないように設定すれば良い。
【００４９】
ここで前記起電圧ΔＶの発生からの経過時間をｔとしたときのゲート電圧Ｖgは、初期ゲート電圧をＶgoとしたとき
Ｖg ＝ Ｖgo−ΔＶ・Ａ
Ａ ＝ １−exp｛−ｔ／(Ｒg・Ｃg)｝          …(７)
として表わすことができる。
【００５０】
従ってこの条件を前述した(６)式に代入し、順回復dｉ／dｔが発生している時間（最大順回復電流に達するまでの時間）をｔrとして整理すれば、前記素子（逆阻止ＩＧＢＴ）Ｑ２２のゲート電圧が前記ゲート閾値電圧Ｖg(th)以下に低下することのない下記の条件を得ることができる。
Ｖg(th) ≦ Ｖgo−ΔＶ・α
α ＝ １−exp｛−ｔr／(Ｒg・Ｃg)｝          …(８)
または
Ｌe ≦ ｛１／(dｉ／dｔ)｝・｛(Ｖgo−Ｖg(th))／α｝
α ＝ １−exp｛−ｔr／(Ｒg・Ｃg)｝          …(９)
【００５１】
従って(８)式または(９)式に示す条件を満足させれば、前述した順回復電流が変化している期間において、該順回復電流に起因する異常電圧上昇を回避し得ると言える。
【００５２】
ちなみに前述した図７に示す電圧・電流特性を得た回路条件、即ち、ゲート容量Ｃg；５ｎＦ、ゲート抵抗Ｒg２；５Ω、ゲート閾値電圧Ｖg(th)；１０Ｖ、ターンオフ開始時のゲート電圧Ｖgo；１５Ｖを前記(９)式に代入すると、［Ｌe≦２.５ｎＨ］なる演算結果が得られる。そして前述した回路条件は、エミッタ・インダクタンスＬe２が２ｎＨと小さく設定されているので上記回路条件は(９)式を満足している。従って上記条件を満たすことで図７に示すように順回復時の異常電圧上昇を回避し得ることが確認できた。
【００５３】
ところで順回復時のコレクタ電圧の上昇は、ゲート電圧Ｖgがゲート閾値電圧Ｖg(th)に到達しても直ぐには発生しない。そしてコレクタ電圧は前述した(５)式に示したように前記素子（逆耐圧ＩＧＢＴ）Ｑ２２の帰還容量Ｃgcやゲート抵抗Ｒg等によって定まる時間だけ遅れて上昇する。このコレクタ電圧の上昇がどの程度遅れるかは前記素子（逆耐圧ＩＧＢＴ）Ｑ２２の特性にも依存する為、一義的に決定することは困難である。しかし図６に示した実験データからは、順回復時におけるコレクタ電圧の顕著な上昇が始まる時間は、ゲート電圧Ｖgが前記ゲート閾値電圧Ｖg(th)まで低下する時間の３倍程度であると見積もることができる。
【００５４】
このことから前記コレクタ電圧の顕著な上昇が始まる時間の１／３程度の時間で、前記ゲート電圧Ｖgが順回復電流を流すのに必要な前記ゲート閾値電圧Ｖg(th)まで低下させる要因となる起電圧ΔＶ'が生じていると考えることができる。そしてこの起電圧ΔＶ'は、前述した起電圧ΔＶを用いて
ΔＶ'＝ΔＶ・（Ｘ／Ｙ）
Ｘ ＝ １−exp｛−ｔ1／(Ｒg・Ｃg)｝
Ｙ ＝ １−exp｛−(１／３)ｔ1／(Ｒg・Ｃg)｝    …(１０)
として表わすことができる。
【００５５】
尚、(１０)式中のｔ1は、最大でも前記順回復dｉ／dｔが発生している時間ｔrよりも短い時間である。図６に示す電圧・電流特性においては［ｔ1≒(２／３)ｔr］なる時間で順回復時に異常電圧上昇が生じているから、［ｔ1≦(２／３)ｔr］においては前記異常電圧上昇が生じる可能性が大きいと言える。即ち、(１０)式に上記［ｔ1≒(２／３)ｔr］なる条件を代入することで
ΔＶ' ≧ ΔＶ・（γ／β）
β ＝ １−exp｛−(２／９)ｔr／(Ｒg・Ｃg)｝
γ ＝ １−exp｛−(２／３)ｔr／(Ｒg・Ｃg)｝    …(１１)
となった場合、順回復時に異常電圧上昇が発生する可能性が大きくなることが分かる。
【００５６】
また(１０)式に示す起電圧ΔＶ'を(８)式に代入することで、順回復による異常電圧上昇を回避する条件として
Ｖg(th) ≦ Ｖgo−ΔＶ'・（β／γ）・α
α ＝ １−exp｛−ｔr／(Ｒg・Ｃg)｝
β ＝ １−exp｛−(２／９)ｔr／(Ｒg・Ｃg)｝
γ ＝ １−exp｛−(２／３)ｔr／(Ｒg・Ｃg)｝
ΔＶ'＝Ｌe・(dｉ／dｔ)                        …(１２)
を求めることが可能となる。
【００５７】
尚、前記（β／γ）は、図８に示すように［０＜ｔr／(Ｒg・Ｃg)＜∞］の範囲において［１／３〜１］の値をとる。従ってこの条件を加えることで(１２)式を
Ｖg(th) ≦ Ｖgo−(１／３)ΔＶ'・α
α ＝ １−exp｛−ｔr／(Ｒg・Ｃg)｝
ΔＶ'＝Ｌe・(dｉ／dｔ)                        …(１３)
として簡略化することができる。従って(１２)式に示す制約条件よりも厳しくなるが、(１３)式に示す条件を満足するように設定することでも、順回復による異常電圧上昇を回避することが可能となる。
【００５８】
ちなみに回路条件としてゲート容量Ｃg；５ｎＦ、ゲート抵抗Ｒg２；５Ω、ゲート閾値電圧Ｖg(th)；１０Ｖ、ターンオフ開始時のゲート電圧Ｖgo；１５Ｖを前記(１２)式に代入すると［Ｌe≦６.５ｎＨ］なる演算結果が得られ、また前記(１３)式に代入すると［Ｌe≦７.５ｎＨ］なる演算結果が得られる。そしてエミッタ・インダクタンスＬe２を４ｎＨとした場合、図９に示す電圧・電流特性が得られることからも、(１２)式または(１３)式を満たすように条件設定することが順回復時の異常電圧上昇を回避し得ることが確認できた。
【００５９】
さて上述した検討は双方向スイッチＳ１を構成する素子（逆耐圧ＩＧＢＴ）Ｑ２２のエミッタ・インダクタンスＬeを小さくすることで順回復時の異常電圧上昇の回避することを前提とした。しかしエミッタ・インダクタンスＬeを小さくすることに代えて、前記素子（逆耐圧ＩＧＢＴ）Ｑ２２のゲート抵抗Ｒgやゲート入力容量Ｃgを大きくすることで順回復時の異常電圧上昇の回避することも勿論可能である。
【００６０】
ここで前記順回復dｉ／dｔを生起し、或いは前記順回復電流を流すのに必要なゲート電圧Ｖgは、前記半導体スイッチング素子Ｑ２が最大電流を遮断したときに最大となることは明白である。従って前記半導体スイッチング素子Ｑ２が最大電流を遮断したとき、その時のゲート電圧Ｖg(th)と順回復開始時におけるゲート電圧Ｖgoとの差［Ｖgo−Ｖg(th)］が下記の条件
Ｖgo−Ｖg(th) ≧ ΔＶmax・（γ／β）・α    …(１２')
Ｖgo−Ｖg(th) ≧ (１／３)ΔＶmax・α        …(１０')
Ｖgo−Ｖg(th) ≧ ΔＶmax・α                …(７')
Ｖgo−Ｖg(th) ≧ ΔＶmax                    …(６')
を満たすようにすれば、順回復時の異常電圧上昇を回避することができる。
【００６１】
但し、上記(１２')式、(１０')式、(７')式および(６')式において
α ＝ １−exp｛−ｔr／(Ｒg・Ｃg)｝
β ＝ １−exp｛−(２／３)ｔr／(Ｒg・Ｃg)｝
γ ＝ １−exp｛−(２／９)・ｔr／(Ｒg・Ｃg)｝
ΔＶmax＝Ｌe・(dｉmax／dｔ)
である。ちなみに上記各条件は(１２')式、(１０')式、(７')式、(６')式の順に制約が厳しくなっていると言える。
【００６２】
また一般的に前記双方向スイッチＳ１を構成する素子Ｑ２２としてノーマリーオフ型の逆耐圧ＩＧＢＴを用いることが多く、またそのゲート駆動電圧として１５Ｖが用いられることが多いことを考慮した場合、［Ｖg(th)≧１５Ｖ］から［Ｖgo−Ｖg(th)≦１５Ｖ］なる関係が求められる。従って(１２')式を
Ｌe ≦ ｛１５／(dｉmax／dｔ)｝・{β／(γ・α)}    …(１３)
として書き換えることができる。従って(１３)式を満足するように双方向スイッチＳ１を構成する素子（逆耐圧ＩＧＢＴ）Ｑ２２のゲート抵抗Ｒg、エミッタ・インダクタンスＬe、ゲート入力容量Ｃg、或いは順回復dｉmax／dｔを選定すれば、順回復時における異常電圧上昇を回避することが可能となる。
【００６３】
また(１３)式と同様に、(１０')式、(７')式および(６')式を
Ｌe ≦ ｛５／(dｉmax／dｔ)｝・(１／α)            …(１４)
Ｌe ≦ ｛１５／(dｉmax／dｔ)｝・(１／α)          …(１５)
Ｌe ≦ １５／(dｉmax／dｔ)                        …(１６)
としてそれぞれ書き換えることができる。従って(１４)式、(１５)式、(１６)式を満足するように双方向スイッチＳ１を構成する素子（逆耐圧ＩＧＢＴ）Ｑ２２のゲート抵抗Ｒg、エミッタ・インダクタンスＬe、ゲート入力容量Ｃg、或いは順回復dｉmax／dｔを選定すれば、順回復時における異常電圧上昇を回避することが可能となる。
【００６４】
尚、本発明は上述した実施形態に限定されるものではない。例えば前記双方向スイッチＳ１を構成する素子（逆耐圧ＩＧＢＴ）Ｑ２２のゲート・エミッタ間にコンデンサを挿入することで、そのゲート入力容量を大きくすることも有効である。更には初期ゲート電圧Ｖgを、通時用動作時のゲート駆動電圧（１５Ｖ）よりも高く設定することで、前述した条件を満たすようにしても良い。この場合、例えばゲート駆動回路において前記双方向スイッチＳ１を構成する素子（逆耐圧ＩＧＢＴ）Ｑ２２が順回復動作に入る前に、或いは順回復動作中にゲート駆動電圧を高くするようにすれば良い。
【００６５】
また一般的にはできる限り小さく設定される前記双方向スイッチＳ１を構成する素子（逆耐圧ＩＧＢＴ）Ｑ２２のゲート・インダクタンスＬg２を大きくすることも有用である。図１０は、前記素子（逆耐圧ＩＧＢＴ）Ｑ２２のゲート・インダクタンスＬg２を４９ｎＨ、２０ｎＨ、５００ｎＨにしたときの電圧・電流特性を対比して示している。この図１０に示されるように前記素子（逆耐圧ＩＧＢＴ）Ｑ２２のゲート・インダクタンスＬg２を大きくすることによっても、順回復時における異常電圧上昇を回避することができる。すなわち、ΔＶ２＝Ｌｇ２・（ｄｉｇ／ｄｔ）なる起電力ΔＶ２が、ゲート電圧が低下するのを抑制する向きに発生するからである。
【００６６】
更にはＩＧＢＴおよび逆耐圧ＩＧＢＴに代えて、ＭＯＳ-ＦＥＴおよび逆耐圧ＭＯＳ-ＦＥＴを用いてインバータを構成する場合にも同様に適用可能である。また３レベル・インバータのみならず、５レベル・インバータを構成する場合でも本発明を適用可能なことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００６７】
Ｑ１,Ｑ２〜Ｑ６  半導体スイッチング素子（ＩＧＢＴ）
Ｄ１,Ｄ２〜Ｄ６  フリーホイリング・ダイオード
Ｓ１,Ｓ２,Ｓ３  双方向スイッチ
Ｑ２１,Ｑ２２  逆阻止ＩＧＢＴ
ＲＬ  負荷
【図１】
2014155395.tif 000003
【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図３】
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【図８】
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