(57)【要約】【課題】複数の縦型トランジスタのゲート電極を絶縁体ピラーの側面に形成された配線層によって接続した場合、配線層に迂回路が生じ、ゲート電極への電流パスの抵抗値が上昇すると云う課題が見出された。【解決手段】縦型トランジスタのゲート電極に接続される配線層は、複数の分割された絶縁体ピラーの側面に設けられ、相互に電気的に接続されたピラー外周配線部、及び、縦型トランジスタのゲート電極に接続された電極配線部によって構成する。これによって、ゲート電極に接続される配線層は、絶縁体ピラーを経る度に、共通に接続される状態になり、ゲート電極配線に伴う抵抗値を低下させることができる。【選択図】図１
2014203841.tif 000002
【特許請求の範囲】
【請求項１】
活性領域及び前記活性領域を区画する素子分離領域が形成されて成る半導体基板と、
前記活性領域内に形成されボディ部を成す第１ピラーと、前記第１ピラーの各側面をゲート絶縁膜を介して覆うゲート電極と、前記第１ピラー上面に形成されるソース電極及びドレイン電極の一方の電極と、前記第１ピラー底面に接触して形成される前記ソース電極及びドレイン電極の他方の電極と、を備える縦型トランジスタと、
前記縦型トランジスタの前記ゲート電極と接続するピラー型配線構造と、を備えた半導体装置であって、
前記ピラー型配線構造は、其々が前記非活性領域内に絶縁体として形成される複数の第２ピラーと、其々が前記複数の第２ピラーの各側面を覆う複数の導電体膜と、を備え、互いに隣接する前記第２ピラーに対応する前記複数の導電体膜が互いに接続されることを特徴とする半導体装置。
【請求項２】
複数のトランジスタと、
当該複数のトランジスタ間を電気的に接続する配線構造を備え、
前記配線構造は、
前記複数のトランジスタ間の素子分離領域に、互いに離隔して設けられた複数の絶縁体ピラーの側面に設けられ、
前記各絶縁体ピラーの側面を覆うように設けられ、互いに電気的に接続されたピラー外周配線部と、前記絶縁体ピラーの側面に形成され、前記トランジスタの電極に接続された電極接続配線部とを有していることを特徴とする半導体装置。
【請求項３】
前記ピラー外周配線部は、前記各絶縁体ピラーの側面を全周に亘って連続的に設けられていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電極接続配線部は、前記縦型トランジスタのゲート電極に接続されていることを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記複数の縦型トランジスタは、互いに共通に接続された共通ゲート電極を有し、前記共通ゲート電極は前記電極接続配線部に電気的に接続されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記配線構造は、前記ピラー外周配線部に接続されたゲートコンタクト部を備え、当該ゲートコンタクト部に接続された配線層は、前記各縦型トランジスタのソース／ドレイン領域に接続されたソース／ドレインコンタクト部に接続されたソース／ドレイン配線層と同一平面内に形成されていることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数の縦型トランジスタと前記配線構造は、論理回路を形成していることを特徴とする請求項１〜６のいずれか一項に記載された半導体装置。
【請求項８】
前記論理回路はＮＯＲ回路であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記複数セットの縦型トランジスタと前記配線構造は、ＤＲＡＭの周辺回路を構成していることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
複数の能動素子間を電気的に接続する配線構造であって、
前記配線構造は、
前記複数の能動素子間の素子分離領域に、互いに離隔して設けられた複数の絶縁体ピラーの側面に設けられ、
前記各絶縁体ピラーの側面を覆うように形成され、互いに電気的に接続されたピラー外周配線部と、前記絶縁体ピラーの側面に形成されると共に、前記能動素子の電極に接続された電極接続配線部とを有していることを特徴とする半導体装置。
【請求項１１】
導電膜を形成すべき絶縁体ピラーを複数の部分ピラーに分割し、
各部分ピラーに、電気的に相互に接続された導電膜を形成することを特徴とする半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元構造を有する半導体装置に関する。
【背景技術】
【０００２】
最近、半導体装置の更なる高集積化及び高性能化の要求が高まっている。このような要求に応えるために、種々の３次元構造の半導体装置が提案されている。
【０００３】
３次元構造の半導体装置の一つとして、特許文献１は、半導体基板の表面に柱状の半導体ピラーを形成し、半導体ピラーの側壁をチャネル領域とすると共に、側壁を囲むようにゲート絶縁膜及びゲート電極を形成した３Ｄピラー型半導体装置を開示している。３Ｄピラー型半導体装置は、所謂、ＳＧＴ（Surrounding Gate Transistor）と呼ばれる縦型ＭＯＳトランジスタ（以下では、単に、縦型トランジスタと呼ぶ）を含む構造を有しており、ＤＲＡＭ（Dynamic Random Access Memory）等に対する応用が期待されている。
【０００４】
この種の縦型トランジスタは、半導体ピラー間の半導体基板表面及び半導体ピラーの上部に、イオン注入によりソース／ドレイン領域となる拡散層を形成した構造を有している。また、半導体ピラーの側壁には、ゲート絶縁膜及びゲート電極が形成されている。
【０００５】
また、特許文献２は、大きな駆動電流を必要とする箇所に、並列に接続された複数の縦型トランジスタを配置することを開示している。このため、特許文献２は、縦型トランジスタの上部電極領域を形成する半導体層により、並列接続されるべき複数の縦型トランジスタを選択的に接続することにより、並列接続された縦型トランジスタと、並列接続されていない単独の縦型トランジスタとを混在させた半導体装置を開示している。
【０００６】
一方、特許文献３は、活性領域に設けられた半導体の第１ピラーと、活性領域から素子分離領域に渡って形成され、絶縁体ピラーを含む第２ピラーとを有し、第１及び第２ピラーの側面を覆うように、ゲート電極層を設けた半導体装置を開示している。これによって、縦型トランジスタに伴うゲート電極層の引き出しの困難さを改善できる構成が開示されている。
【０００７】
更に、特許文献４は、半導体ピラーの外に、ダミーピラーとして絶縁体ピラーを設け、当該絶縁体ピラー上に、半導体ピラー側壁から引き出されたゲート電極に接続されたゲートコンタクトプラグを形成した半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１８８４１５号公報
【特許文献２】特開２０１０−１７１０５５号公報
【特許文献３】特開２０１２−１０９４３８号公報
【特許文献４】特開２０１２−８９７７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記したように、特許文献１は、縦型トランジスタの構造を明らかにし、特許文献２は、並列接続された複数の縦型トランジスタの構造を明らかにしている。更に、特許文献３及び４は、縦型トランジスタのゲート電極を絶縁体ピラーまで延在させることによってゲートコンタクトプラグを形成することを開示している。
【００１０】
しかしながら、特許文献１〜４は、複数の縦型トランジスタを相互に接続する配線構造に伴う問題点について何等指摘していない。
【００１１】
最近、ＤＲＡＭのメモリセルだけでなく、周辺回路をも縦型トランジスタによって構成すること、即ち、半導体装置を構成する全てのトランジスタを縦型トランジスタによって形成することが企図されている。この場合、縦型トランジスタ自体の構造だけでなく、縦型トランジスタ相互間を接続する配線構造（例えば、ゲート配線構造）にも留意しておく必要がある。
【００１２】
本発明者等の検討によれば、半導体ピラーを用いて形成された複数の縦型トランジスタのゲート電極を絶縁体ピラーの側壁に設けられた導体配線を介して接続した場合、種々の問題が発生することが判明した。特に、特許文献３及び４に示されたように、半導体ピラーに隣接した絶縁体ピラーを設け、絶縁体ピラーの側壁に設けられた導体配線を延伸させて半導体ピラーの側壁に設けられたゲート電極に接続させた場合、延伸する絶縁体ピラーの側壁に設けられた導体配線の抵抗値が上昇するため、ゲート電極への信号が遅延することが判明した。
【００１３】
本発明では、上記絶縁体ピラーの側壁に設けられた導体配線に伴う少なくとも一つの課題を解決しようとするものである。
【課題を解決するための手段】
【００１４】
本発明の第１の態様によれば、活性領域及び前記活性領域を区画する素子分離領域が形成されて成る半導体基板と、前記活性領域内に形成されボディ部を成す第１ピラーと、前記第１ピラーの各側面を、ゲート絶縁膜を介して覆うゲート電極と、前記第１ピラー上面に形成されるソース電極及びドレイン電極の一方の電極と、前記第１ピラー底面に接触して形成される前記ソース電極及びドレイン電極の他方の電極と、を備える縦型トランジスタと、前記縦型トランジスタの前記ゲート電極と接続するピラー型配線構造と、を備えた半導体装置であって、前記ピラー型配線構造は、其々が前記非活性領域内に絶縁体として形成される複数の第２ピラーと、其々が前記複数の第２ピラーの各側面を覆う複数の導電体膜と、を備え、互いに隣接する前記第２ピラーに対応する前記複数の導電体膜が互いに接続されることを特徴とする半導体装置が得られる。
【００１５】
本発明の第２の態様によれば、複数のトランジスタと、当該複数のトランジスタ間を電気的に接続する配線構造を備え、前記配線構造は、前記複数のトランジスタ間の素子分離領域に、互いに離隔して設けられた複数の絶縁体ピラーの側面に設けられ、前記各絶縁体ピラーの側面を覆うように設けられ、互いに電気的に接続されたピラー外周配線部と、前記絶縁体ピラーの側面を覆うように形成され、前記トランジスタの電極を接続する電極接続配線部を有していることを特徴とする半導体装置が得られる。
【発明の効果】
【００１６】
本発明では、縦型トランジスタの配線に伴う抵抗を低下させることができる半導体装置が得られる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図２】（Ａ）は、本発明の第２の実施形態に係る半導体装置によって構成される回路図であり、（Ｂ）はその平面図である。
【図３】図２（Ｂ）のＡ−Ａ’線に沿う断面図である。
【図４】本発明の第３の実施形態に係る半導体装置を示す平面図である。
【図５】本発明を適用しない場合における絶縁体ピラー及びその配線構造を示す図である。
【図６】本発明に係る設計方法における工程を説明する図である。
【図７】本発明に係る設計方法における次の工程を説明する図である。
【図８】本発明に係る設計方法における更に次の工程を説明する図である。
【図９】図８の工程の後に行なわれる工程を説明する図である。
【図１０】図９の工程の次工程を説明する図である。
【図１１】図１０の工程の次工程を説明する図である。
【図１２】図１１の工程の次工程を説明する図である。
【図１３】図１２の工程の次工程を説明する図である。
【図１４】図１３の工程の次工程を説明する図である。
【図１５】図１４の工程の次工程を説明する図である。
【図１６】図１５の工程の次工程を説明する図である。
【発明を実施するための形態】
【００１８】
図１を参照すると、本発明の第１の実施形態に係る半導体装置が示されている。図示された半導体装置は、第１及び第２の活性領域１０１及び１０２と、これら活性領域１０１及び１０２を区画する素子分離領域１２を有している。第１及び第２の活性領域１０１、１０２及び素子分離領域１２は、半導体基板、例えば、シリコン基板上に形成されている。図示された第１及び第２の素子領域１０１及び１０２は、それぞれＰ型及びＮ型トランジスタ領域を構成し、他方、素子分離領域１２は両トランジスタ領域を接続する配線領域を構成している。
【００１９】
具体的に説明すると、第１の素子領域１０１は、４つの部分領域１０１ａ、１０１ｂ、１０１ｃ、１０１ｄに区分され、第２の素子領域１０２も同様に４つの部分領域１０２ａ、１０２ｂ、１０２ｃ、１０２ｄに区分されている。
【００２０】
第１の素子領域１０１の各部分領域１０１ａ−１０１ｄには、それぞれＰ型の縦型トランジスタが６個配置されており、他方、第２の素子領域１０２の各部分領域１０２ａ−１０２ｄには、それぞれＮ型の縦型トランジスタが４個配置されている。
【００２１】
第１の素子領域１０１の各部分領域１０１ａ−１０１ｄの構成は同一であるため、ここでは、部分領域１０１ａを例にとって説明する。部分領域１０１ａに設けられたＰ型の縦型トランジスタは、それぞれ、半導体基板から立設したＮ型半導体ピラー１４ａ、当該半導体ピラー１４ａの底部に設けられた下部拡散層１６ａ（ここでは、Ｐ型不純物層）、半導体ピラー１４ａの頂部に設けられた上部拡散層（ここでは、Ｐ型不純物層）１８ａを備え、下部拡散層１６ａ及び上部拡散層１８ａは、ソース／ドレイン領域を形成している。また、上部拡散層１８ａからは、上部コンタクトプラグ２０ａが引き出されている。
【００２２】
半導体ピラー１４ａの側面には、ゲート絶縁膜２２ａが形成されており、このゲート絶縁膜２２ａを覆うように、ゲート電極２４ａが形成されている。図からも明らかな通り、ゲート電極２４ａは６個の縦型トランジスタに共通に設けられている。また、下部拡散層１６ａには、各縦型トランジスタに対応して、下部コンタクトプラグ２６ａが個別に設けられている。
【００２３】
上部及び下部コンタクトプラグ２０ａ及び２６ａは、層間絶縁膜（図示せず）上に設けられた配線層２８ａ及び３０ａにそれぞれ接続されている。
【００２４】
一方、第２の素子領域１０２の各部分領域１０２ａ‐１０２ｄの部分領域１０２ａを例にとって説明すると、各部分領域１０２ａに設けられたＮ型の縦型トランジスタは、それぞれ、半導体基板から立設したＰ型半導体ピラー１４ｂ、半導体ピラー１４ｂの底部に設けられた下部拡散層１６ｂ（ここでは、Ｎ型不純物層）、半導体ピラー１４ｂの頂部に設けられた上部拡散層（ここでは、Ｎ型不純物層）１８ｂを備え、下部拡散層１６ｂ及び上部拡散層１８ｂは、ソース／ドレイン領域を形成している。また、上部拡散層１８ｂからは、上部コンタクトプラグ２０ｂが引き出されている。
【００２５】
半導体ピラー１４ｂの側面には、ゲート絶縁膜２２ｂが形成されており、このゲート絶縁膜２２ｂを覆うように、ゲート電極２４ｂが形成されている。図からも明らかな通り、ゲート電極２４ｂは４個の縦型トランジスタに共通に設けられている。また、下部拡散層１６ｂには、各縦型トランジスタに対応して、下部コンタクトプラグ２６ｂが設けられている。
【００２６】
上部及び下部コンタクトプラグ２０ｂ及び２６ｂは、層間絶縁膜（図示せず）上に設けられた配線層２８ｂ及び３０ｂにそれぞれ接続されている。
【００２７】
更に、図１を参照すると、第１及び第２の領域１０１及び１０２に設けられた縦型トランジスタのゲート電極２４ａ、２４ｂを接続する配線構造が素子分離領域１２に設けられている。図示された配線構造は、絶縁体（例えば、シリコン酸化膜）によって形成され絶縁体ピラーを備え、当該絶縁体ピラーは、複数の複数の第２のピラー（以下では、部分ピラーと呼ぶものとする）に分けられている。具体的に言えば、図示された絶縁体ピラーは、図の左右方向に区分された部分ピラー３２ａ−３２ｈを備え、上下方向に設けられた部分ピラー３４ａ−３４ｈを有している。各部分ピラー３２ａ−３２ｈ，３４ａ−３４ｈの側面は、導電膜４０によって覆われており、互いに隣接する部分ピラー３２ａ−３２ｈ，３４ａ−３４ｈの導電膜４０は互いに電気的に接続されている。
【００２８】
上下方向に設けられた部分ピラー３４ａ−３４ｈはそれぞれ部分ピラー３２ｂ、３２ｄ、３２ｆ、３２ｈの外周に設けられた導電膜４０に接続されると共に、第１及び第２の素子領域１０１、１０２のゲート電極２４ａ、２４ｂに接続されている。
【００２９】
即ち、導電膜４０は、互いに離隔して設けられた部分ピラー３２ａ−３２ｈ、３４ａ−３４ｈの側面を覆うように設けられると共に、互いに隣接する部分ピラー３２ａ−３２ｈ、３４ａ−３４ｈを電気的に接続するピラー外周配線部、及び、ピラー外周配線部と縦型トランジスタのゲート電極２４ａ、２４ｂを接続する電極接続配線部を含んでいる。
【００３０】
また、図の左端に設けられた部分ピラー３２ａの側面に形成された導電膜４０は、２つのコンタクトプラグ４２を介して、配線層４４に接続されている。配線層４４は各ゲート電極の上層に形成される配線層である。また、コンタクトプラグ４２に接続された部分ピラー３２ａは、分割されていない。コンタクトプラグ４２に接続された部分ピラー３２ａ以外の部分ピラー３２ｂ〜３２ｈ、及び３４ａ〜３４ｈは、図示された実施形態では、円形又は略楕円形状を有している。
【００３１】
この配線構造では、配線層４４から電気信号が与えられると、電気信号は各部分ピラー３２ａ〜３２ｈ、３４ａ〜３４ｈの側面で２つに分岐、即ち、シャントされる形式で隣接した次の部分ピラーに供給される。例えば、部分ピラー３２ａに供給された電気信号は、当該部分ピラー３２ａの側面の全周に亘って形成された導電膜４０を通して、次の部分ピラー３２ｂに与えられ、当該部分ピラー３２ｂの導電膜４０で合流した後、部分ピラー３４ａ，３４ｂ，及び３２ｃに分配される。部分ピラー３４ａの導電膜４０においても電気信号が２つに分岐（即ち、シャント）され、第１の素子領域１０１のＰ型トランジスタのゲート電極２４ａに与えられる。同様に、部分ピラー３４ｂの導電膜４０でも電気信号が２つに分岐され、第２の素子領域１０２のＮ型トランジスタのゲート電極２４ｂに与えられる。
【００３２】
図示された実施形態では、コンタクトプラグ４２が単一の部分ピラー３２ａの側面に設けられた導電膜４０に接続されている。この構成では、当該コンタクトプラグ４２からの電気信号は、複数の部分ピラー側面上の導電膜４０を介して、縦型トランジスタのゲート電極に供給され、第１及び第２の素子領域１０１、１０２に設けられたＰ型及びＮ型の縦型トランジスタに与えられる。即ち、ゲート電極駆動用の配線を複数の部分領域における縦型トランジスタで共通化できる。このため、複数の部分領域毎に、個別にゲート電極に電気信号を与える配線が不要となるため、配線構造を簡略化できる。
【００３３】
また、導電膜４０のピラー外周配線部に接続されたコンタクトプラグ４０に接続された配線層４４は、前記各縦型トランジスタのソース／ドレイン領域に接続された配線層２６ａ，２６ｂ，２８ａ，２８ｂと同一平面内に形成されている。よって、この配線構造では、配線層４４と、ソース／ドレイン用の配線層２６ａ，２６ｂ，２８ａ，２８ｂを別の層に設ける必要が無くなると言う利点もある。
【００３４】
また、電気信号の経路は、図１からも明らかな通り、各部分ピラーでシャントされた後、結合され、再度シャントされている。即ち、図示された電気信号の経路は、２本の電気信号の経路を並列に接続したのと等価である。よって，電気信号の経路における電気抵抗を１本の電気信号の経路によって接続する場合に比較して、低減できる。
【００３５】
更に、図１では、部分領域１０１ａ−１０１ｄに配置されるＰ型の縦型トランジスタの数を６個とし、他方、部分領域１０２ａ-１０２ｄに配置されるＮ型の縦型トランジスタの数を４個としている。これは、Ｐ型の縦型トランジスタの駆動能力とＮ型の縦型トランジスタの駆動能力に差があるため、駆動能力のバランスをとるためである。
【００３６】
図２（Ａ），（Ｂ）及び図３を参照して、本発明の第２の実施形態に係る半導体装置を説明する。まず、図２（Ａ）は、ＮＯＲ回路を示す回路図であり、図２（Ｂ）は、図２（Ａ）に示されたＮＯＲ回路を縦型トランジスタによって構成した場合におけるゲート配線構造を示している。図２（Ａ）に示されたＮＯＲ回路は、入力端子Ｉｎ１及びＩｎ２に、それぞれゲートを接続され、互いに直列に接続されたＰ型トランジスタＩ１及びＩ２と、入力端子Ｉｎ１及びＩｎ２に、それぞれゲートを接続されると共に、Ｐ型トランジスタＩ２に対して互いに並列に接続されたＮ型トランジスタＩ３及びＩ４によって構成されている。
【００３７】
図２（Ｂ）を参照すると、図２（Ａ）に示されたＰ型トランジスタＩ１がＰ型の縦型トランジスタ１２個によって構成され、図２（Ａ）に示されたＰ型トランジスタＩ２もＰ型の縦型トランジスタ１２個によって構成されている。一方、図２（Ａ）に示されたＮ型トランジスタＩ３はＮ型の縦型トランジスタ６個によって構成され、図２（Ａ）に示されたＮ型トランジスタＩ４もＮ型の縦型トランジスタ６個によって構成されている。
【００３８】
このように、図２（Ｂ）においてもＰ型の縦型トランジスタの数は、Ｎ型の縦型トランジスタの数と相違しているが、これは、Ｐ型及びＮ型の縦型トランジスタにおける駆動能力の差を考慮したものである。
【００３９】
図２（Ｂ）に示された例では、１２個のＰ型縦型トランジスタのうち、８個の縦型トランジスタのゲート電極は、Ｎ型トランジスタＩ３を介さずに入力端子Ｉｎ１に接続され、残りの４個の縦型トランジスタのゲート電極は、Ｎ型トランジスタＩ３を構成するＮ型縦型トランジスタのゲート電極を介して入力端子Ｉｎ１に接続されている。同様に、図２（Ａ）のＮ型トランジスタＩ４を構成する６個の縦型トランジスタのゲート電極は図２（Ａ）に示されたＰ型トランジスタＩ２を構成する入力端子Ｉｎ２に接続される１２個のＰ型縦型トランジスタのゲート電極はのうち４個のＰ型縦型トランジスタのゲート電極を介して入力端子Ｉｎ２に接続されている。
【００４０】
上記した各配線構造は、それぞれ、複数の第２のピラー、即ち、複数の絶縁ピラーの側面に設けられた電極配線によって構成されている。当該電極配線は、入力端子Ｉｎ１、又はＩｎ２から分岐する部分までの絶縁ピラーを円形及び略楕円形状の部分ピラーに分割し、これら絶縁ピラーの側面に形成された導電膜によって形成されている。
【００４１】
図２（Ｂ）に示された配線構造は、入力端子Ｉｎ１と縦型トランジスタＩ１及びＩ３との間の第１の配線構造Ｃ１、入力端子Ｉｎ２と縦型トランジスタＩ２の間の第２の配線構造Ｃ２、縦型トランジスタＩ２とＩ４の間の第３の配線構造Ｃ３、縦型トランジスタＩ１とＩ３の第４の配線構造Ｃ４、及び、縦型トランジスタＩ３とＩ３との間の第５の配線構造Ｃ５によって構成されている。これらの配線構造は、図１と同様な配線構造であることが分る。即ち、図示された配線構造は、素子分離領域に、互いに分割して配置された複数の絶縁部分ピラーの側面に設けられた導電膜を介して、入力端子Ｉｎ１，Ｉｎ２と各縦型トランジスタのゲート電極に接続されている。このため、導電膜４０は、互いに離隔して設けられた部分ピラーの側面を覆うように設けられると共に、互いに隣接する部分ピラーを電気的に接続するピラー外周配線部、及び、ピラー外周配線部と縦型トランジスタのゲート電極を接続する電極接続配線部を含んでいる。    
図２（Ｂ）に示された複数の絶縁部分ピラーは、平面形状において円形又は略楕円形状を有している。換言すれば、長手方向に延びる１本の絶縁ピラーが複数の円形又は楕円形状に分割され、各絶縁部分ピラーの側面には、導電膜が形成され、隣接する部分ピラーのピラー外周配線部と接続されている。また、部分ピラー上に設けられた導電膜は、隣接する部分ピラー側面の導電膜部分と接続する部分の外に、コンタクトプラグに接続されるプラグ接続部及びゲート電極と接続される電極接続配線部とを有している。
【００４２】
具体的に説明すると、図示された第１の配線構造Ｃ１は、入力端子Ｉｎ１のコンタクトプラグに接続される導電体膜を有する略楕円形状の絶縁体ピラー、当該略楕円形状の絶縁体部分ピラー、２つの円形の絶縁体部分ピラー、及び２つの円形の絶縁体ピラーの側面の導電膜を介して、縦型トランジスタＩ１に接続されるゲート配線構造、２つの略楕円形絶縁部分ピラー及び２つの円形の絶縁部分ピラーの側面の導電膜を介して、縦型トランジスタＩ１に接続されるゲート配線構造、及び、２つの円形形状の絶縁体ピラーの側面の導電体膜を介して、縦型トランジスタＩ３のゲート電極に接続されるゲート配線構造によって構成されている。
【００４３】
同様に、第２の配線構造Ｃ２は、入力端子Ｉｎ２のコンタクトプラグに接続された導電膜を有する略楕円形状の絶縁体部分ピラー、３つの円形の絶縁部分ピラー、及び６つの楕円形の絶縁部分ピラーの側面の導電膜を介して、縦型トランジスタＩ２のゲート電極に接続されたゲート配線構造を有している。また、第３の配線構造Ｃ３は４つの円形の絶縁部分ピラー及び略楕円形状の絶縁部分ピラーの側面に形成された導電膜を介して、縦型トランジスタＩ２とＩ4を接続するゲート配線構造を備え、また、第４の配線構造は、４つの円形の絶縁部分ピラー及び単一の略楕円形状の絶縁部分ピラーの側面に形成された導電膜を介して、縦型トランジスタＩ２とＩ４とを接続するゲート配線構造を有している。
【００４４】
また、第５の配線構造Ｃ５は、３つの略楕円形状の絶縁部分ピラーと４つの円形の絶縁部分ピラーの側面に形成された導電膜を介して、縦型トランジスタＩ３のゲート電極間を接続するゲート配線構造を有している。
【００４５】
図３は、図２（Ｂ）にＡ−Ａ’線に沿う断面図であり、Ｐ型トランジスタＩ１を構成する３つの縦型トランジスタと、３つの絶縁部分ピラーとが示されている。具体的に説明すると、Ｎ型半導体基板５１は、素子領域１０１及び素子分離領域１０２に区分されており、素子領域１０１には、３つの半導体ピラー（即ち、第１のピラー）１４が立設している。半導体ピラー１４の側面には、ゲート絶縁膜２２が形成され、当該ゲート絶縁膜２２を囲むように、ゲート電極２４が形成されている。また、半導体基板５１には、下部拡散層１６が設けられており、また、各半導体ピラー１４の上部には、上部拡散層１８が設けられている。更に、上部拡散層１８は、層間絶縁膜３１２中に形成されたコンタクトプラグ２０を介して、配線層２８に接続されている。
【００４６】
一方、素子分離領域１０２には、３つの絶縁部分ピラー（即ち、第２のピラー）３０１、３０２、及び３０３が形成されている。これら絶縁部分ピラーのうち、素子領域１０１に隣接した絶縁部分ピラー３０３は、半導体ピラー１４ａと接するように形成されている。
【００４７】
ここで、絶縁部分ピラー３０１〜３０３は、ＳＴＩ（Shallow Trench Isolation）領域内をシリコン酸化膜で埋設した後、当該シリコン酸化膜をエッチングすることによって形成される。また、各絶縁部分ピラー３０１〜３０３の上部には、例えば、シリコン窒化膜によって形成された絶縁膜３０６、３０７、及び３０８が形成されている。絶縁部分ピラー３０１〜３０３の側面には、図１と同様に、導電膜４０が形成され、各絶縁部分ピラー３０１〜３０３の側面に設けられた導電膜４０は、互いに電気的に接続されている。
【００４８】
したがって、絶縁部分ピラー３０１〜３０３の側面に設けられた導電膜４０によって構成される配線構造は、縦型トランジスタのゲート電極に接続される電極接続部、及び、隣接する絶縁体部分ピラー３０１、３０２、３０３の側面に設けられた導電膜を互いに接続するピラー外周配線部を含んでいる。
【００４９】
この配線構造によれば、隣接する絶縁部分ピラー３０１、３０２、３０３の側面に設けられ、シャントされた導電膜を互いに接続し、順次、シャント、合流を繰り返すような電気信号の経路を構成することができる。
【００５０】
ここで、上記した配線構造を、複数の絶縁体ピラーに分割しないで、絶縁ピラー３０１〜３０３まで連続した長い単一の絶縁体ピラーの側面に導電膜を形成した場合と比較して説明する。単一の絶縁ピラーの側面に形成された導電膜によってゲート電極配線を構成した場合、コンタクトプラグからの距離が長くなれば成る程、ゲート電極配線の電気抵抗は大きくなる。特に、ゲート電極配線が、分岐される部分を含んでいる場合、例えば、図１に示された部分ピラー３２ａと３２ｂとを一体化した１本の絶縁ピラーの側面に形成されている場合、電気信号の経路は、合流することなく、絶縁ピラーの側面のゲート電極配線を通って２つに分流されることになる。このため、ゲート電極配線の電気抵抗は高くなってしまう。
【００５１】
他方、ゲート電極配線のうち、分岐される部分の絶縁部分ピラー３２ｂ等を図１又は図２に示すように、分割することにより、ゲート電極配線に印加される電気信号の経路は、絶縁部分ピラー３２ｂ等の側面に設けられた導電体膜で一旦合流する形となる。このため、ゲート電極配線に伴う電気抵抗を小さくすることができる。
【００５２】
図４を参照すると、本発明の第３の実施形態に係る半導体装置が示されている。図４に示された実施形態に係る半導体装置は、図２に示された配線構造と同様に、ＮＯＲ回路の配線構造を示している。図３に示された配線構造は、円形と略楕円形状の絶縁部分ピラーに分割し、これら円形と略楕円形状の絶縁部分ピラーの側面に導電膜を形成しているが、図４では、円形及び略楕円以外の形状の絶縁部分ピラーに分割した場合が示されている。具体的に言えば、第１の配線構造Ｃ１’は、楕円形状の絶縁体部分ピラー、Ｔ字型絶縁部分ピラー、Ｎ字型絶縁部分ピラーの側面に形成された導電体膜によって構成されるゲート配線構造を備え、第２の配線構造Ｃ２’は、略楕円形状の絶縁部分ピラー、Ｔ字型絶縁部分ピラー、及びＬ字型絶縁部分ピラーの側面に形成されたゲート配線構造を有している。また、第３の配線構造Ｃ３’は略楕円形状の絶縁部分ピラーの側面に形成されたゲート配線構造を有し、更に、第４の配線構造Ｃ４’は略楕円形状の絶縁部分ピラーとＬ字型絶縁部分ピラーの側面に形成されたゲート配線構造を有している。第５の配線構造Ｃ５’も略楕円形状の絶縁部分ピラーとＬ字型絶縁部分ピラーの側面に形成されたゲート配線構造を有している。
【００５３】
上記した絶縁部分ピラーの形状以外は、図２と同様である。このように、絶縁部分ピラーの形状を任意に決定できる図４の配線構造は、設計の自由度を高くすることができる。即ち、形状如何を問わず、電気信号を合流する（低抵抗化する）経路を設けることが本発明の趣旨である。
【００５４】
図５〜図１６を参照して、図２に示された配線構造を得る設計方法について説明する。特に、該方法は自動設計プログラムに相当するものである。まず、図５は、本発明を適用しないで、実際に形成されたゲート電極の配線構造を示している。図５に示された第１〜第５の配線構造Ｃ１ａ〜Ｃ５ａは、図２の第１〜第５の配線構造Ｃ１〜Ｃ５にそれぞれ対応している。図５に示された第１及び第２の配線構造Ｃ１ａ及びＣ２ａには、入力端子Ｉｎ１及びＩｎ２に対応したコンタクトプラグが示され、各配線構造は連続した絶縁ピラーＯ１〜Ｏ５の側面に形成された導電膜Ｃｏによって特徴付けられている。尚、以下の説明は、ＳＴＩ上、即ち、素子分離領域上における配線を設計する場合についてのみ説明する。図２における絶縁部分ピラーに形成された導電膜４０と、図５に示された各絶縁体ピラーＯ１〜Ｏ５の側面に形成された導電膜Ｃｏを比較しても明らかな通り、図５に示された導電膜Ｃｏのコンタクトプラグからゲート電極までの配線の長さは、図２に示された導電膜に比較して、一様ではないため、電気抵抗が高くなることが分る。即ち、コンタクトプラグから直接ゲート電極に至る経路と、コンタクトプラグから絶縁ピラーを周回してゲート電極に至る経路とが形成されるため、電気信号の遅延に変動が生じ、縦型トランジスタの動作が不安定になってしまう。
【００５５】
図５に示された第１〜第５の配線構造Ｃ１ａ〜Ｃ５ａは、実際には、図６に示されたデータを用いて形成される。即ち、第１〜第５の配線構造Ｃ１ａ〜Ｃ  ５ａは、第１〜第５のレイアウトデータＣｄ１〜Ｃｄ５を用いて生成される。
【００５６】
本発明に係る配線構造の設計方法は、図５に示された第１〜第５のレイアウトデータＣｄ１〜Ｃｄ５から、分解された絶縁部分ピラー及びこれら絶縁部分ピラーの側面に形成された導電膜を得、配線構造を生成する方法である。
【００５７】
図６に示されているように、第１及び第２のレイアウトデータＣｄ１及びＣｄ２には、入力端子Ｉｎ１，Ｉｎ２に対応するコンタクトプラグのデータも付加されている。これらのレイアウトデータＣｄ１〜Ｃｄ５、コンタクトプラグデータはコンピュータプログラムによって処理される。尚、コンタクトプラグデータを含むレイアウトデータＣｄ１及びＣｄ２は分解しないように、プログラムによって設定されている。
【００５８】
次に、図６に示されたレイアウトデータＣｄ１〜Ｃｄ５、コンタクトプラグデータを使用して、絶縁ピラーの分解動作を行う。まず、図７では、各レイアウトデータＣｄ１〜Ｃｄ５がｘ，ｙ座標上に表示されており、図７においては、レイアウトデータＣｄ１〜Ｃｄ５によって表される多角形形状の各頂点におけるｘ座標を抽出する。続いて、多角形形状のｘ方向の幅と長さを比較する。レイアウトデータＣｄ１について言えば、ｘ方向の幅Ｗ１と長さＬ１が比較され、長さＬ１が幅Ｗ１より大きい（即ち、Ｌ１＞Ｗ１）である場所が抽出される。この結果、各レイアウトデータＣｄ１〜Ｃｄ５は図７に示すように、ｘ方向に延びる部分と、ｙ方向に延びる部分とに分解される。例えば、レイアウトデータＣｄ１は、バターンｘｐ１〜ｘｐ7のように分解される。図７で得られるバターンを以下では第１のパターンＰ１と呼ぶ。
【００５９】
続いて、図８に示されているように、各レイアウトデータＣｄ１〜Ｃｄ５によって表される多角形形状のｙ方向の頂点を抽出し、ｙ方向における各レイアウトデータＣｄ１〜Ｃｄ５における長さと幅を比較する。例えば、レイアウトデータＣｄ１では、ｙ方向の長さが幅よりも大きい箇所が抽出され、この結果、例えば、レイアウトデータＣｄ１は、パターンｙｐ１〜ｙｐ６に分解される。図８で得られるパターンを以下では第２のパターンＰ２と呼ぶ。
【００６０】
次に、図９では、図７に示された第１のパターンＰ１をｙ方向の幅分だけデータ上シュリンク（縮小）することによって斜線部分が強調された第３のパターンＰ３を生成する。この状態で、第１のパターンＰ１と第３のパターンＰ３のＡＮＤを取ることにより、各多角形形状の端部（斜線部分）が抽出される。
【００６１】
更に、図８に示された第２のパターンＰ２をｘ方向に幅分だけシュリンクして、図１０に示された第４のパターンＰ４を生成する。この状態で第４のパターンＰ４と第２のパターンＰ２のＡＮＤを取ることにより、第４のパターンＰ４の端部（斜線部分）が抽出される。
【００６２】
次に、図７に示された第１のパターンＰ１と図８に示された第２のパターンＰ２とのＡＮＤを取ることにより、図１１に示すように、各レイアウトデータＣｄ１〜Ｃｄ５のコーナ領域を抽出する。図１１では、コーナ領域が太線で囲まれた領域で示されている。
【００６３】
続いて、図１２では、第１のパターンＰ１と第３のパターンＰ３のＡＮＤによって得られる端部（図９の斜線部分）、第２のパターンＰ２と第４のパターンＰ４のＡＮＤによって得られる端部（図１０の斜線部分）、及び、図１１によって得られたコーナ領域（太線部分）とのＯＲを取ることにより、図１２に示すように、各レイアウトデータのコーナ部、端部領域が抽出される。この設計方法では、これらコーナ部及び端部領域を基準にして、レイアウトデータＣｄ１〜Ｃｄ５の分解が行なわれる。
【００６４】
具体的に説明すると、図１２の処理によって得られたコーナ部、端部領域におけるデータを予め定められた間隔の半分（ここでは、１ユニット分と呼ぶ）だけ、オーバサイズ又はアンダーサイズする処理を行う。この処理によって、コーナ部及び端部領域間の距離が狭い部分は、図１３に示すように連続した領域（黒塗部分）となる。以下では、これらの領域を表すデータが分解基領域データとして使用されるから、これらの領域を分解基準領域と呼ぶ。
【００６５】
次に、分解基準領域データを上記した間隔分だけオーバサイズする。この結果、図１４に示すように、分解基準領域の周辺には、破線で囲まれたオーバサイズ領域ＯＶがそれぞれ形成される。この状態で、オーバサイズ領域ＯＶと第１のパターンＰ１のＮＡＮＤが取られると、ｙ方向の残留領域ＹＲが抽出され、また、オーバサイズ領域ＯＶと第２のパターンＰ２のＮＡＮＤが取られると、ｘ方向の残留領域ＸＲが抽出される。
【００６６】
図１５では、残留領域ＹＲ，ＸＲを予め定められた粒パターンＲＥを充填する処理が行なわれている。また、粒パターンＲＥに満たない残留領域ＹＲ，ＸＲは隣接する分解基準領域に接続する処理が行なわる一方、幅が不足したり、間隔が不足する部分には、調整パターンＡＲが充填されている。
【００６７】
続いて、図１４に示されたパターンＰａと図１５に示されたパターンＰｂとのＯＲを取ると、図１６に示されたような目的とする分解パターンＰが得られる。図１６に示された分解パターンＰを表すデータを用いて絶縁部分ピラー及び絶縁部分ビラーの側面に導電膜を形成すると、図２に示された配線構造が得られる。
【００６８】
本発明の設計方法及びプログラムは、上記した方法に限定されることなく、種々の変形が可能である。例えば、図１３において、分解基準領域が決定された状態で、分解基準領域以外の部分を所定のサイズに分割するような処理が行なわれても良い。
【産業上の利用可能性】
【００６９】
本発明は、メモリセル及び周辺回路を全て縦型トランジスタによって構成したＤＲＡＭに限定されることなく、縦型トランジスタを用いた種々の論理回路に適用できる。また、本発明は、縦型トランジスタ以外のトランジスタや他の能動素子の配線構造としても利用できる。
【符号の説明】
【００７０】
１０１、１０２      第１及び第２の活性領域
１０１ａ−１０１ｄ  部分領域
１０２ａ−１０２ｄ  部分領域
１２                素子分離領域
１４ａ，１４ｂ      半導体ピラー
１６ａ，１６ｂ      下部拡散層
１８ａ，１８ｂ      上部拡散層
２０ａ，２０ｂ      上部コンタクトプラグ
２２ａ，２２ｂ      ゲート絶縁膜
２４ａ，２４ｂ      ゲート電極
２６ａ，２６ｂ      下部コンタクトプラグ
２８ａ，２８ｂ      配線層
３０ａ，３０ｂ      配線層
３２ａ−３２ｈ      部分ピラー
３４ａ−３４ｈ      部分ピラー
４０                導電膜
４２                コンタクトプラグ
４４                配線層
Ｃ１−Ｃ５（Ｃ１’−Ｃ５’）  第１〜第５の配線構造
Ｉｎ１，Ｉｎ２            入力端子
Ｉ１，Ｉ２        Ｐ型トランジスタ（Ｐ型縦型トランジスタ）
Ｉ３，Ｉ４        Ｎ型トランジスタ（Ｎ型縦型トランジスタ）
３０１〜３０３    絶縁部分ピラー
３０６〜３０８    絶縁膜
３１２            層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2014203841.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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