(57)【要約】【課題】中継領域に存在するロジックセルの面積を小さくすることなく、中継ロジック領域の面積をより小さくする半導体装置を提供する。【解決手段】半導体基板ＳＢと、中心領域ＣＯＲと、外部領域ＩＯＲと、中継領域ＩＴＲとを備える。中継領域ＩＴＲは第１の電圧を印加可能な半導体素子を有する第１の中継領域ＩＴＬと、第１の中継領域ＩＴＬと隣り合い、かつ第１の電圧よりも高い第２の電圧を印加可能な半導体素子を有する第２の中継領域ＩＴＨとを含み、これらの中継領域は境界部ＢＤＲにより区画される。境界部ＢＤＲは第１および第２の中継領域ＩＴＬ，ＩＴＨの延在する方向に沿って延在し、かつ第１の中継領域ＩＴＬの存在する側および第２の中継領域ＩＴＨの存在する側のいずれか一方に突出する少なくとも１つの屈曲部ＢＴＬ，ＢＴＨを有する。【選択図】図２
2014103346.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に形成される、半導体素子を形成するための中心領域と、
前記中心領域の外部における前記主表面に形成される、前記半導体基板の外部の回路との信号の入出力を行なうための外部領域と、
前記中心領域と前記外部領域との間の前記主表面に形成される、前記中心領域と前記外部領域との信号の入出力を行なうための中継領域とを備え、
前記中継領域は第１の電圧を印加可能な半導体素子を有する第１の中継領域と、前記第１の中継領域と隣り合い、かつ第１の電圧よりも高い第２の電圧を印加可能な半導体素子を有する第２の中継領域とを含み、
前記第１の中継領域と前記第２の中継領域とは境界部により区画され、
前記境界部は前記第１および第２の中継領域の延在する方向に沿って延在し、かつ前記第１の中継領域の存在する側および前記第２の中継領域の存在する側のいずれか一方に突出する少なくとも１つの屈曲部を有する、半導体装置。
【請求項２】
前記第１および第２の中継領域は、半導体素子を形成するための回路形成領域を有し、
前記回路形成領域は、平面的な面積の大きい第１の回路形成領域と、平面的な面積が前記第１の回路形成領域よりも小さい第２の回路形成領域とを有し、
前記第１の回路形成領域は、前記屈曲部が突出する方向とは逆側に位置する領域に、前記屈曲部に囲まれるように形成され、
前記第２の回路形成領域は、前記第１の回路形成領域が形成され得る領域以外の領域に形成される、請求項１に記載の半導体装置。
【請求項３】
前記回路形成領域と前記境界部とは互いに干渉しないように配置される、請求項２に記載の半導体装置。
【請求項４】
前記第１の中継領域に配置される前記第１の回路形成領域と、前記第２の中継領域に配置される前記第１の回路形成領域とは、前記境界部の沿う方向から見たときに少なくとも部分的に重なる領域を有する、請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数の電源により異なる電圧が印加され得る複数の中継領域を有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）には論理回路構成用のコアロジック領域と、コアロジック領域の論理回路と当該ＬＳＩの外部の回路との信号の入出力を行なうための入出力回路用領域とを有している。ＬＳＩの高集積化が進めば、上記コアロジック領域と入出力回路用領域との間に形成される中継ロジック領域を形成する必要がある。この中継ロジック領域は、コアロジック領域と入出力回路用領域との間の信号波形の成形を行ない、かつＬＳＩの動作速度の低下を抑制するための領域であり、ＬＳＩをより高機能化、高性能化するために形成される領域である。
【０００３】
中継ロジック領域には、半導体素子が集積された単位であるロジックセルが存在する。ＬＳＩの動作速度を高めるためには、平面的な面積の比較的大きいロジックセルが配置されることが好ましい。面積の大きいロジックセルは相対的に駆動能力が大きいためである。
【０００４】
一方で、ＬＳＩが形成される半導体チップには微細化の要請がある。このため中継ロジック領域の面積がより小さくなることが好ましいが、上記のようにロジックセルの面積はある程度大きい方が好ましいため、半導体チップの面積に対して中継ロジック領域の占める割合が大きくなる傾向にある。
【０００５】
たとえば特開２０００−２２０８４号公報（特許文献１）には、個々のロジックセルの占める面積を大きくすることなく、平面的なロジックセルのレイアウトを改善した例が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２２０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
中継ロジック領域には、印加できる電圧の大きさが異なる、半導体素子を含むロジックセルが複数存在する場合がある。この場合には、中継ロジック領域のロジックセル用の電源は複数存在し、中継ロジック領域自体も複数に分けられる必要がある。
【０００８】
ロジックセルの面積が大きくなれば、ロジックセルが配置される中継ロジック領域の面積も大きくなる。このため特に中継ロジック領域が複数存在すれば、それぞれの中継ロジック領域の占める面積が大きくなり、中継ロジック領域全体の面積が過剰に大きくなることがある。このことは、半導体チップの微細化に逆行する結果を招く可能性がある。
【０００９】
上記特許文献１においては、ロジックセルを構成する非常に小さい単位に対してレイアウトが改善されているにすぎず、互いに接触せず別個の場所に配置される複数のロジックセル同士のレイアウトについてはなんら考慮されていない。また特許文献１においては中継ロジック領域に関する記載がなされておらず、中継ロジック領域の面積を縮小する効果が十分に得られない可能性がある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態の半導体装置は、半導体基板と、中心領域と、外部領域と、中継領域とを備える。中継領域は第１の電圧を印加可能な半導体素子を有する第１の中継領域と、前記第１の中継領域と隣り合い、かつ第１の電圧よりも高い第２の電圧を印加可能な半導体素子を有する第２の中継領域とを含み、これらの中継領域は境界部により区画される。境界部は第１および第２の中継領域の延在する方向に沿って延在し、かつ第１の中継領域の存在する側および第２の中継領域の存在する側のいずれか一方に突出する少なくとも１つの屈曲部を有する。
【発明の効果】
【００１２】
一実施の形態によれば、中継領域に存在するロジックセルの面積を小さくすることなく、中継ロジック領域の面積をより小さくすることができる。
【図面の簡単な説明】
【００１３】
【図１】一実施の形態の半導体装置（半導体チップ）の概略平面図である。
【図２】図１が部分的に拡大された、図の上下方向に延在する中継ロジック領域の態様をより詳細に示す概略平面図である。
【図３】図１が部分的に拡大された、図の左右方向に延在する中継ロジック領域の態様をより詳細に示す概略平面図である。
【図４】中継ロジック領域に極大の面積を有するロジックセル領域が配置された態様を示す概略平面図である。
【図５】ロジックセル領域に形成される回路を説明するための概略平面図である。
【図６】図２に比べてより詳細に示された、一実施の形態の中継ロジック領域の概略平面図である。
【図７】一実施の形態の比較例としての中継ロジック領域についての、図２と同様の概略平面図（Ａ）と、一実施の形態としての中継ロジック領域についての、図２と同様の概略平面図（Ｂ）と、である。
【図８】ロジックセル領域の構成が図６と異なる、図６の比較例としての中継ロジック領域の概略平面図である。
【発明を実施するための形態】
【００１４】
以下、一実施の形態について図に基づいて説明する。
図１を参照して、まず一実施の形態の半導体装置は、たとえばシリコンの単結晶からなる半導体基板ＳＢの主表面に形成されている。半導体基板ＳＢの主表面はたとえば矩形の平面形状を有し、当該半導体装置はいわゆる半導体チップＣＨＰとして形成されている。半導体チップＣＨＰの主表面には、コアロジック領域ＣＯＲ（中心領域）と、入出力回路用領域ＩＯＲ（外周領域）と、中継ロジック領域ＩＴＲ（中継領域）とを有している。
【００１５】
コアロジック領域ＣＯＲは、たとえば半導体チップＣＨＰの主表面のうち、平面的な中心部に配置された矩形状の領域である。コアロジック領域ＣＯＲには、図示されないがたとえば論理回路としてのコアトランジスタなどの半導体素子を含むＣＰＵ（Central Processing Unit）、ＦＬＡＳＨメモリ、ＳＲＡＭ（Static Random Access Memory）などが配置されている。ＣＰＵでは上記コアトランジスタなどにより論理演算が行なわれる。またＦＬＡＳＨメモリやＳＲＡＭではデータの格納が行なわれる。
【００１６】
入出力回路用領域ＩＯＲは、半導体基板ＳＢの主表面のうち、コアロジック領域ＣＯＲの外部に形成されている。入出力回路用領域ＩＯＲには、たとえば半導体チップＣＨＰの内部の回路と、半導体チップＣＨＰの外部の回路との信号の入出力を行なうためのいわゆるＩ／Ｏトランジスタが配置される。入出力回路用領域ＩＯＲにはメモリが配置されてもよい。またコアロジック領域ＣＯＲおよび入出力回路用領域ＩＯＲには、各領域のトランジスタなどに電圧を供給するための電源回路が配置されてもよい。
【００１７】
中継ロジック領域ＩＴＲは、半導体基板ＳＢの主表面のうち、コアロジック領域ＣＯＲと入出力回路用領域ＩＯＲとの間に配置された領域である。言い換えれば、コアロジック領域ＣＯＲの外周に接しながらこれを取り囲むように中継ロジック領域ＩＴＲが形成され、中継ロジック領域ＩＴＲの外周に接しながらこれを取り囲むように入出力回路用領域ＩＯＲが形成されている。このため図１においては、入出力回路用領域ＩＯＲはコアロジック領域ＣＯＲから離れた位置に配置されている。
【００１８】
中継ロジック領域ＩＴＲはコアロジック領域ＣＯＲと入出力回路用領域ＩＯＲとの間の信号の入出力を行なうための領域である。中継ロジック領域ＩＴＲは、低電圧中継ロジック領域ＩＴＬ（第１の中継領域）と、高電圧中継ロジック領域ＩＴＨ（第２の中継領域）とを有している。高電圧中継ロジック領域ＩＴＨは、低電圧中継ロジック領域ＩＴＬの内部の半導体素子などの回路に印加可能な電圧（第１の電圧）に比べて、高い電圧（第２の電圧）を印加可能な回路を有する領域である。
【００１９】
このように、低電圧中継ロジック領域ＩＴＬと、高電圧中継ロジック領域ＩＴＨとは、そこに形成される回路に印加され得る電圧の最大値が異なる。したがって当該半導体装置は、異なる電圧値を供給するために複数の電源回路を有する構成となっている。中継ロジック領域ＩＴＲを構成する低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとは、ともに一般公知の不純物領域（ウェル）などにより形成される互いに独立した領域である。
【００２０】
ここではコアロジック領域ＣＯＲの外周に接しながらこれを取り囲むように低電圧中継ロジック領域ＩＴＬが、低電圧中継ロジック領域ＩＴＬの外周に接しながらこれを取り囲むように高電圧中継ロジック領域ＩＴＨが、それぞれ形成されている。そして高電圧中継ロジック領域ＩＴＨの外周に接しながらこれを取り囲むように入出力回路用領域ＩＯＲが形成されている。
【００２１】
通常、コアロジック領域ＣＯＲの内部の回路よりも入出力回路用領域ＩＯＲの内部の回路の方が高い電圧を印加可能である。このため高電圧中継ロジック領域ＩＴＨの方が低電圧中継ロジック領域ＩＴＬよりも入出力回路用領域ＩＯＲに近い領域、すなわち平面視における外側に配置される。しかし逆に低電圧中継ロジック領域ＩＴＬの方が高電圧中継ロジック領域ＩＴＨよりも平面視における外側に配置されてもよい。
【００２２】
なおここでは中継ロジック領域ＩＴＲは２つの中継ロジック領域ＩＴＨ，ＩＴＬを有しているが、これに限らず中継ロジック領域ＩＴＲは３つ以上の中継ロジック領域を有していてもよい。
【００２３】
図２は、図１の丸点線で囲まれた領域ＩＩにおける態様を示す拡大概略平面図である。図２を参照して、図１のように矩形の枠状に形成されている中継ロジック領域ＩＴＲのうち、図１の上下方向に延在する領域には、上記のように低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとを有している。
【００２４】
低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとは境界部ＢＤＲにより区画されている。言い換えれば半導体基板ＳＢの主表面において、低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの間には境界部ＢＤＲが形成されている。すなわち低電圧中継ロジック領域ＩＴＬ全体を構成するウェルと、高電圧中継ロジック領域ＩＴＨ全体を構成するウェルとは、間に境界部ＢＤＲを挟みながら、互いに隣り合うように配置されている。境界部ＢＤＲはたとえば分離用の層間絶縁膜（シリコン酸化膜）などの一般公知の材質により形成されている。
【００２５】
図２の上下方向は図１の上下方向に相当し、図２は図１の中継ロジック領域ＩＴＲがなす矩形領域の４つの辺のうちの左側の辺（上下方向に延在）に相当する。このため高電圧中継ロジック領域ＩＴＨ全体を構成するウェルと、図２に示されない入出力回路用領域ＩＯＲとの間には、図２の高電圧中継ロジック領域ＩＴＨの左側を上下方向に延在する境界部ＢＤＲが形成されている。同様に低電圧中継ロジック領域ＩＴＬ全体を構成するウェルと、図２に示されないコアロジック領域ＣＯＲとの間には、図２の低電圧中継ロジック領域ＩＴＬの右側を上下方向に延在する境界部ＢＤＲが形成されている。
【００２６】
上記の高電圧中継ロジック領域ＩＴＨと入出力回路用領域ＩＯＲとの間の境界部ＢＤＲ、および上記の低電圧中継ロジック領域ＩＴＬとコアロジック領域ＣＯＲとの間の境界部ＢＤＲは、すべての領域において屈曲することなくほぼ図２の上下方向すなわち図１の上下方向に直線状に延在している。また図２の低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの間の境界部ＢＤＲも、基本的には図２の上下方向すなわち図１の上下方向に直線状に延在している。これを言い換えれば図２の低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの間の境界部ＢＤＲは、基本的には低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとが延在する方向（図１、図２の上下方向）に沿って直線状に延在している。
【００２７】
しかし低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの間の境界部ＢＤＲは、所々に（少なくとも１つの）屈曲部ＢＴＬ，ＢＴＨを有している。これについて以下に詳細に説明する。
【００２８】
低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの延在する方向に交差する方向（図２の左右方向）における幅は、一般的には低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの間に大きな差はなく、たとえば両者の幅はほぼ同じである（ただし一方の幅が他方の幅より広くてもよい）。両者の幅がほぼ同じである場合には、両者の間の境界部ＢＤＲは幅方向に関する図２のほぼ中央を上下方向に延在する。
【００２９】
しかし低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの間の境界部ＢＤＲは、屈曲部ＢＴＬにおいては低電圧中継ロジック領域ＩＴＬの存在する側に突出するように屈曲している。言い換えれば境界部ＢＤＲは、屈曲部ＢＴＬにおいては低電圧中継ロジック領域ＩＴＬの存在する側に食い込むように屈曲している。その結果、屈曲部ＢＴＬにおいては高電圧中継ロジック領域ＩＴＨの方が低電圧中継ロジック領域ＩＴＬよりも上記幅が広くなっている。さらに言い換えれば、屈曲部ＢＴＬにおいては他の領域に比べて、高電圧中継ロジック領域ＩＴＨの幅が広くなっている。
【００３０】
また同様に、低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの間の境界部ＢＤＲは、屈曲部ＢＴＨにおいては高電圧中継ロジック領域ＩＴＨの存在する側に突出するように屈曲している。その結果、屈曲部ＢＴＨにおいては低電圧中継ロジック領域ＩＴＬの方が高電圧中継ロジック領域ＩＴＨよりも上記幅が広くなっている。さらに言い換えれば、屈曲部ＢＴＨにおいては他の領域に比べて、低電圧中継ロジック領域ＩＴＬの幅が広くなっている。
【００３１】
以上をまとめると、低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの間の境界部ＢＤＲは、基本的に低電圧中継ロジック領域ＩＴＬなどと同じ方向に延在するが、低電圧中継ロジック領域ＩＴＬおよび高電圧中継ロジック領域ＩＴＨの存在する側のいずれか一方に突出する少なくとも１つの屈曲部ＢＴＬ，ＢＴＨを有している。屈曲部ＢＴＬおよび屈曲部ＢＴＨを有することにより、低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの間の境界部ＢＤＲは、中継ロジック領域ＩＴＲの延在する方向に延在しつつ、その延在する方向と交差する方向に関して往復するように形成される。このため当該境界部ＢＤＲはジグザグの平面形状を形成している。
【００３２】
なお屈曲部ＢＴＬと屈曲部ＢＴＨとは、図２においては図の上下方向（中継ロジック領域ＩＴＲの延在する方向）に沿う方向に関して交互に配置されている。しかしたとえば屈曲部ＢＴＬと屈曲部ＢＴＨとのいずれかが、中継ロジック領域ＩＴＲの延在する方向に関して複数隣り合うように配置されてもよい。
【００３３】
引き続き図２を参照して、低電圧中継ロジック領域ＩＴＬおよび高電圧中継ロジック領域ＩＴＨには、ロジックセルが配置されるロジックセル領域ＬＧＣ１，ＬＧＣ２（回路形成領域）を有している。ロジックセル領域ＬＧＣ１，ＬＧＣ２は、コアロジック領域ＣＯＲと入出力回路用領域ＩＯＲとの間に配置される中継ロジック領域ＩＴＲにおいて半導体装置の動作速度を維持するための、トランジスタを含む半導体素子などによる回路が配置される領域である。ロジックセル領域ＬＧＣ１，ＬＧＣ２が配置されるため、半導体装置を高性能に高速動作することができ、その信頼性が向上する。低電圧中継ロジック領域ＩＴＬに配置されるロジックセル領域には、比較的低い電圧にて駆動可能な半導体素子の回路が形成され、高電圧中継ロジック領域ＩＴＨに配置されるロジックセル領域には、比較的高い電圧にて駆動可能な半導体素子の回路が形成される。
【００３４】
ロジックセル領域には、平面的な面積が大きいロジックセル領域（第１の回路形成領域）と、上記第１の回路形成領域よりも平面的な面積が小さいロジックセル領域（第２の回路形成領域）とを有している。具体的には図２においては、たとえばロジックセル領域ＬＧＣ１（第１の回路形成領域）はロジックセル領域ＬＧＣ２（第２の回路形成領域）に比べてその幅が広く、平面的な面積が大きくなっている。
【００３５】
ロジックセル領域ＬＧＣ１は、低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとのそれぞれにおいて、屈曲部ＢＴＬ，ＢＴＨが突出する方向とは逆側に位置する領域に形成されている。具体的には、たとえば高電圧中継ロジック領域ＩＴＨに配置されるロジックセル領域ＬＧＣ１は、屈曲部ＢＴＬが突出する方向（領域ＩＴＬ側）とは逆側すなわち領域ＩＴＨにおいて、図の左右方向に関して屈曲部ＢＴＬと対向する位置に配置されている。言い換えれば、高電圧中継ロジック領域ＩＴＨに配置されるロジックセル領域ＬＧＣ１は、屈曲部ＢＴＬが突出する方向とは逆側において屈曲部ＢＴＬに（部分的に）囲まれるように配置されている。同様に、低電圧中継ロジック領域ＩＴＬに配置されるロジックセル領域ＬＧＣ１は、屈曲部ＢＴＨが突出する方向（領域ＩＴＨ側）とは逆側すなわち領域ＩＴＬにおいて、図の左右方向に関して屈曲部ＢＴＨと対向する位置に配置されている。
【００３６】
一方、ロジックセル領域ＬＧＣ１よりも面積の小さいロジックセル領域ＬＧＣ２は、上記のロジックセル領域ＬＧＣ１が形成され得る領域以外の領域に形成されている。具体的には、たとえば図２のロジックセル領域ＬＧＣ２は、境界部ＢＤＲのうち屈曲部ＢＴＬ，ＢＴＨが形成されない領域と、図の左右方向に関して対向する位置に配置されている。あるいは図２に示されないが、ロジックセル領域ＬＧＣ２は、たとえばロジックセル領域ＬＧＣ１が配置される領域と幅方向（図の左右方向）に対向する領域に配置されてもよい。
【００３７】
ただしロジックセル領域ＬＧＣ１，ＬＧＣ２は、境界部ＢＤＲと互いに干渉しないように配置されることが好ましい。具体的には、低電圧中継ロジック領域ＩＴＬまたは高電圧中継ロジック領域ＩＴＨに配置されるロジックセル領域ＬＧＣ１，ＬＧＣ２は、境界部ＢＤＲを跨いで互いに反対側の領域（高電圧中継ロジック領域ＩＴＨまたは低電圧中継ロジック領域ＩＴＬ）に侵入しないように配置されることが好ましい。このようにすれば、ロジックセル領域に異なる複数種類の電圧が印加される不具合を抑制することができる。このため、たとえば上記のようにロジックセル領域ＬＧＣ２がロジックセル領域ＬＧＣ１が配置される領域と幅方向に対向する領域に配置されるのは、当該領域にロジックセル領域ＬＧＣ２が配置され得る十分なスペースが存在する場合に限られる。
【００３８】
また低電圧中継ロジック領域ＩＴＬに配置されるロジックセル領域ＬＧＣ１と、高電圧中継ロジック領域ＩＴＨに配置されるロジックセル領域ＬＧＣ２とは、境界部の沿う方向から見たときに少なくとも部分的に重なる領域を有していることが好ましい。具体的には、たとえば図２に示す仮想の直線Ｌを考える。この直線Ｌは、低電圧中継ロジック領域ＩＴＬなどが延在する方向に沿って図の上下方向に延在している。この場合において、低電圧中継ロジック領域ＩＴＬに配置されるロジックセル領域ＬＧＣ１と、高電圧中継ロジック領域ＩＴＨに配置されるロジックセル領域ＬＧＣ１とは、いずれも直線Ｌ上に乗るように配置されている。
【００３９】
図３は、図１の丸点線で囲まれた領域ＩＩＩにおける態様を示す拡大概略平面図である。図３を参照して、矩形の枠状に形成されている中継ロジック領域ＩＴＲのうち、図１の左右方向に延在する領域においても、上記のように低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとを有しており、両領域は境界部ＢＤＲにより区画されている。なお図３の左右方向は図１の左右方向に相当するため、図２と同様に考えれば、図示されないが、図３の高電圧中継ロジック領域ＩＴＨ上の境界部ＢＤＲの上側には入出力回路用領域ＩＯＲが、図３の低電圧中継ロジック領域ＩＴＬ下の境界部ＢＤＲの下側にはコアロジック領域ＣＯＲが、それぞれ形成されている。
【００４０】
図３を参照して、図の左右方向に延在する中継ロジック領域ＩＴＲは、低電圧中継ロジック領域ＩＴＬおよび高電圧中継ロジック領域ＩＴＨの間の境界部ＢＤＲに屈曲部が存在しない。このため図の左右方向に延在する低電圧中継ロジック領域ＩＴＬおよび高電圧中継ロジック領域ＩＴＨに配置されるロジックセル領域ＬＧＣ１，ＬＧＣ２は、基本的に行列状に規則正しく配置されている。
【００４１】
このように、境界部ＢＤＲに屈曲部ＢＴＬ，ＢＴＨが形成されたり、領域ＩＴＬと領域ＩＴＨとのロジックセル領域ＬＧＣ１が境界部ＢＤＲの沿う方向に関して部分的に重なるように配置されるのは、一実施の形態の矩形状の中継ロジック領域ＩＴＲに存在する４つの辺のうち２つの辺のみであってもよい。
【００４２】
図４を参照して、平面的な面積の大きいロジックセル領域ＬＧＣ１は、低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの境界部ＢＤＲの屈曲部ＢＴＬ，ＢＴＨに囲まれる領域のほぼ全体を占めるように形成されれば、その面積が極大になる。当該ロジックセル領域ＬＧＣ１と境界部ＢＤＲを介在して対向する領域を、少なくとも領域ＩＴＬ，ＩＴＨを確保することが可能な最低限の面積となる程度にまで狭くすることにより、上記面積をさらに大きくすることができる。
【００４３】
図５を参照して、たとえばロジックセル領域ＬＧＣ１には、中継ロジック領域ＩＴＲにおいて半導体装置の動作速度を維持するための回路として、いわゆるＮＡＮＤ回路ＮＮや、いわゆるインバータ回路ＩＮが用いられることが好ましい。またロジックセル領域ＬＧＣ１は、電源電圧を供給する電源配線ＶＤＤと、基準電圧（たとえば接地電圧）を供給する基準電圧配線ＧＮＤとを備えている。図示されないが、以上については、ロジックセル領域ＬＧＣ２についても、また以下の各図に示すロジックセル領域ＬＧＣ３〜ＬＧＣ８についても同様である。
【００４４】
図５および図６を参照して、たとえばロジックセル領域ＬＧＣ１に配置される電源配線ＶＤＤおよび基準電圧配線ＧＮＤは、図の左右方向（たとえば中継ロジック領域ＩＴＲの延在する方向に交差する方向）に直線状に延在する。電源配線ＶＤＤおよび基準電圧配線ＧＮＤは、これらの延在する方向に交差する方向（図の上下方向）に関して交互に並ぶように配置されている。交互に並ぶ電源配線ＶＤＤと基準電圧配線ＧＮＤとに挟まれた領域に、ＮＡＮＤ回路ＮＮおよびインバータ回路ＩＮが配置されている。なお図５および図６に対して、電源配線ＶＤＤと基準電圧配線ＧＮＤとの配置が逆になった（たとえば図５は上から下へ電源配線ＶＤＤ、基準電圧配線ＧＮＤ、電源配線ＶＤＤの順に並ぶがこれが上から下へ基準電圧配線ＧＮＤ、電源配線ＶＤＤ、基準電圧配線ＧＮＤの順に並ぶ）構成であってもよい。
【００４５】
さらに図６を参照して、たとえば複数のロジックセル領域が互いに接触するように並べられてもよい。たとえば低電圧中継ロジック領域ＩＴＬおよび高電圧中継ロジック領域ＩＴＨのそれぞれにおいて、２つのロジックセル領域ＬＧＣ３が、互いに接触するように隣り合っている。低電圧中継ロジック領域ＩＴＬにおいて、ロジックセル領域ＬＧＣ４，ＬＧＣ５，ＬＧＣ６の３つが、互いに接触するように隣り合っている。屈曲部ＢＴＬの右側の低電圧中継ロジック領域ＩＴＬの面積は非常に狭いが、この狭い領域に平面的な面積の小さいロジックセル領域ＬＧＣ８が形成されている。
【００４６】
図６において、互いに接する３つのロジックセル領域ＬＧＣ４，ＬＧＣ５，ＬＧＣ６は、図の上下方向に関する高さが等しくなっているが、それぞれの面積が異なっている。なお上記の各ロジックセル領域の図の上下方向に関する高さを、以降ここではセル高ということにする。
【００４７】
次に、図７および図８を参照しながら、一実施の形態の作用効果について説明する。
図７（Ａ）は境界部ＢＤＲに屈曲部を設けない参考例としての中継ロジック領域を示しており、図７（Ｂ）は一実施の形態の図２に示す中継ロジック領域を示している。なお図７（Ａ）および（Ｂ）のそれぞれにおけるロジックセル領域ＬＧＣ１，ＬＧＣ２の面積は等しいものとする。
【００４８】
図７（Ａ）のように低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨとの境界部ＢＤＲが屈曲部を設けず全体において一直線状に延びる場合には、面積および幅の大きいロジックセル領域ＬＧＣ１の幅よりも広い幅を有する、全体において一直線状に延びる低電圧中継ロジック領域ＩＴＬと高電圧中継ロジック領域ＩＴＨを形成する必要がある。この場合、中継ロジック領域全体の幅が非常に大きくなる可能性がある。
【００４９】
また中継ロジック領域ＩＴＲ（ＩＴＬ，ＩＴＨ）におけるロジックセル領域は、決して面積の大きなものが密に配置されるとは限らず、面積の比較的小さいロジックセル領域が局所的に点在する程度に配置される場合もある。このような場合に図７（Ａ）の態様に従えば、中継ロジック領域ＩＴＲ内においてロジックセル領域が配置されず有効に利用されないデッドスペースが増加する可能性がある。たとえば各領域ＩＴＬ，ＩＴＨに幅の大きいロジックセル領域が１つだけ配置され、他のロジックセル領域はすべて幅の小さいロジックセルである場合に、領域ＩＴＬ，ＩＴＨの幅が最も大きいロジックセル領域に合わせるように設計されれば、デッドスペースが非常に大きくなるにもかかわらず、中継ロジック領域ＩＴＲの面積が大きくなる。このため、半導体チップの微細化が困難になる可能性がある。
【００５０】
しかし図７（Ｂ）のように屈曲部ＢＴＬ，ＢＴＨが形成されることにより、屈曲部によって領域ＩＴＬ，ＩＴＨの幅が広くなった領域に、屈曲部ＢＴＬ，ＢＴＨに囲まれるように面積の大きいロジックセル領域ＬＧＣ１を配置することができる。また領域ＩＴＬと領域ＩＴＨとに配置されるロジックセル領域ＬＧＣ１が、境界部ＢＤＲの延在する方向から見たときに、少なくとも部分的に重なるように配置される。このため図７（Ａ）のように境界部ＢＤＲの延在する方向から見たときに領域ＩＴＬと領域ＩＴＨとのロジックセル領域ＬＧＣ１が重なり合わない場合に比べて、ロジックセル領域ＬＧＣ１の配置スペースを節約することができる。図７（Ｂ）に示すように、同じ面積のロジックセル領域を同じ数だけ配置するにもかかわらず、中継ロジック領域ＩＴＲの占める幅を図７に示すようにたとえばＸだけ短くすることができる。
【００５１】
このため面積の大きいロジックセル領域ＬＧＣ１による中継ロジック領域ＩＴＲの大きな駆動能力を確保しつつ、中継ロジック領域ＩＴＲの面積を縮小することにより半導体チップをより微細化することができる。また中継ロジック領域ＩＴＲ内におけるデッドスペースを縮小することができる。
【００５２】
また図７（Ｂ）のように屈曲部ＢＴＬ，ＢＴＨが形成されることにより、図７（Ａ）のように領域ＩＴＬ，ＩＴＨには、屈曲部ＢＴＬ，ＢＴＨが存在しない場合に比べて、幅（面積）の大きい領域と小さい領域とが顕在する。このためたとえば面積の大きい領域に優先的に面積の大きいたとえばロジックセル領域ＬＧＣ１を配置することができる。
【００５３】
上記のように、中継ロジック領域ＩＴＲには面積の大きいロジックセル領域が多数配置されるとは限らないため、所望の領域に面積の大きい中継ロジック領域ＩＴＲが配置できれば、残りの面積の小さい領域や幅の狭い領域に、面積の小さいロジックセル領域（たとえば図６のロジックセル領域ＬＧＣ８など）を高い自由度で配置することができる。このため、一実施の形態によれば、中継ロジック領域ＩＴＲの幅および面積が小さくなっているにもかかわらず、比較的自由に、必要なロジックセル領域を確実に配置することができる。
【００５４】
なお、図８を参照して、一実施の形態においては、当該比較例のように、互いに接触するように隣り合うロジックセル領域ＬＧＣ４Ｃ，ＬＧＣ５Ｃ，ＬＧＣ６Ｃのセル高が異なっていてもよい。この場合に３つのロジックセル領域ＬＧＣ４Ｃ，ＬＧＣ５Ｃ，ＬＧＣ６Ｃを合わせた領域を単一のロジックセル領域ＬＧＣ１０Ｃとして考えれば、当該ロジックセル領域ＬＧＣ１０Ｃにおける電源配線ＶＤＤは、たとえばロジックセル領域ＬＧＣ４Ｃ，ＬＧＣ５Ｃ，ＬＧＣ６Ｃのそれぞれの最上部の辺に沿うように屈曲する必要が生じる。この場合、当該配線の設計が困難になり、かつ当該配線の歩留まりおよび品質が低下する可能性がある。
【００５５】
しかし一実施の形態においては通常は、たとえば図６のロジックセル領域ＬＧＣ４，ＬＧＣ５，ＬＧＣ６からなるロジックセル領域ＬＧＣ１０のように、ロジックセル領域ＬＧＣ４，ＬＧＣ５，ＬＧＣ６のセル高がほぼ等しくなる。この場合には図６および図８のロジックセル領域ＬＧＣ１に示す電源配線ＶＤＤのように、電源配線ＶＤＤを直線状に延在させることができる。このため当該配線の設計が容易になり、かつ当該配線の歩留まりおよび品質が向上する。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５７】
ＢＤＲ  境界部、ＢＴＨ，ＢＴＬ  屈曲部、ＣＨＰ  半導体チップ、ＣＯＲ  コアロジック領域、ＧＮＤ  基準電圧配線、ＩＮ  インバータ回路、ＩＯＲ  入出力回路用領域、ＩＴＨ  高電圧中継ロジック領域、ＩＴＬ  低電圧中継ロジック領域、ＩＴＲ  中継ロジック領域、ＬＧＣ１，ＬＧＣ２，ＬＧＣ３，ＬＧＣ４，ＬＧＣ５，ＬＧＣ６，ＬＧＣ８，ＬＧＣ１０  ロジックセル領域、ＮＮ  ＮＡＮＤ回路、ＳＢ  半導体基板、ＶＤＤ  電源配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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