(57)【要約】【課題】メモリの大容量化に伴い、メモリアレイにおけるリードビット線長が長くなり、該リードビット線の寄生容量などによる読み出し速度の低下が問題となっている。【解決手段】メモリセルの読み出し用のトランジスタのソース電位をソース制御線ＳＬ０１の電圧レベルを変化させて制御し、選択的にメモリセルのデータを読み出しビット線ＲＢ０，ＲＢ１に読み出す。選択列のソース制御線ＳＬをＬｏレベル、非選択列のソース制御線ＳＬをＨｉレベルに設定する。基準電圧発生回路ＶＲＧは読み出しビット線ＲＢ２，ＲＢ３の電荷をソース制御線ＳＬ０１によって引き抜き、プリチャージレベルと、”Ｌ”読み出し時のビット線電位との間のレベルのリファレンス電圧Ｖｒｅｆを生成する。差動センスアンプＤＡＭ１，ＤＡＭ２は、読み出したデータとリファレンス電圧Ｖｒｅｆとを差動増幅して出力する。【選択図】図３
2014093111.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが行列状に配置されるメモリセルアレイと、
複数の前記メモリセルの行に対応して配置され、読み出し書き込み動作において、行選択結果に応じて選択的に活性化される読み出しワード線と、
前記複数のメモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続する読み出しビット線と、
基準電圧を非選択の前記読み出しビット線に供給する基準電圧発生回路と、
前記読み出しビット線を介して読み出されたデータと非選択の前記読み出しビット線に供給された基準電圧とを差動増幅して出力する差動増幅器と、
前記複数のメモリセルの列に対応して配置され、ソース電位を制御する複数のソース制御線とを有し、
前記メモリセルは、
記憶ノードを有し、前記記憶ノードにデータを保持するラッチ回路と、
ソース／ドレインの一端が前記読み出しビット線に接続され、対応する前記読み出しワード線の活性化に応じてオンされるアクセストランジスタと、
選択された前記メモリセルのデータを読み出す読み出し用トランジスタとを有し、
読み出し用トランジスタは、
ドレインが前記アクセストランジスタのソース／ドレインの他端に接続され、ソースが前記ソース制御線に接続され、前記ソース制御線をアクティブにすることによってソース電位を制御し、選択された前記メモリセルのデータを読み出す半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記基準電圧発生回路は、
非選択の前記読み出しビット線を選択された前記メモリセルに対応するアクティブとなった前記ソース制御線に接続し、非選択の前記読み出しビット線の電荷を引き抜くことによって前記基準電圧を生成する半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記基準電圧発生回路は、
非選択の前記読み出しビット線と選択された前記メモリセルに対応する前記ソース制御線との間に直列接続された第１、および第２のトランジスタを有し、
前記第１、および前記第２のトランジスタは、
前記メモリセルを構成するトランジスタよりも小さい駆動能力のトランジスタからなり、前記第１、および前記第２のトランジスタをいずれもオンすることによって、非選択の前記読み出しビット線の電荷をアクティブとなった前記ソース制御線側に引き抜くことにより前記基準電圧を生成する半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記ソース制御線は、
行方向に隣り合う前記メモリセルの前記読み出し用トランジスタのソースに共通接続される半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ソース制御線は、
２本の前記読み出しビット線の間に配置されている半導体装置。
【請求項６】
請求項１記載の半導体装置において、
行方向に隣り合う２つの前記メモリセルに対応する２本の前記読み出しビット線の間に、２本の前記ソース制御線がそれぞれ配置され、
２本の前記ソース制御線は、
前記メモリセルアレイのある位置において交差し、各々の前記ソース制御線の位置が入れ替わるように配置される半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記ソース制御線が交差する位置は、
前記メモリセルアレイの略中央部である半導体装置。
【請求項８】
請求項１記載の半導体装置において、
行方向に隣り合う２つの前記メモリセルに対応する２本の前記読み出しビット線の間に、１本の前記ソース制御線がそれぞれ配置され、
前記ソース制御線は、
前記メモリセルアレイのある位置において交差し、各々の前記ソース制御線の位置が入れ替わるように配置される半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記ソース制御線が交差する位置は、
前記メモリセルアレイの略中央部である半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記メモリセルアレイは、少なくとも２つのバンクに分割された構成からなり、
前記基準電圧発生回路は、
分割された前記バンクの間に配置される半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記基準電圧発生回路は、
前記バンクと同じ数だけ配置され、
選択されたバンクを示す選択信号に応じて選択された前記バンクに対応する前記基準電圧発生回路がアクティブとなり、前記バンクの非選択の前記読み出しビット線に基準電圧を供給する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＳＲＡＭ(Static Random Access Memory)を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
マイクロコンピュータなどの半導体装置に搭載されるメモリの１つとして、例えば、書き込み、読み出しが可能な入出力ポートを２つ有する２ポートＳＲＡＭが広く知られている。
【０００３】
２ポートＳＲＡＭにおけるメモリセルアレイは、Ｐチャネル、およびＮチャネルＭＯＳトランジスタによって構成された２つのインバータがたすき掛け状に接続されるメモリセルと、これら２つのインバータに対してそれぞれ設けられるアクセストランジスタとからなる。
【０００４】
このメモリセルアレイには、該メモリセルアレイに書き込まれた情報を読み出す読み出し回路が接続されている。読み出し回路は、メモリセルアレイを構成するインバータの出力部にゲートが接続された第１トランジスタと、ゲートに読み出しワード線が接続され、ソース／ドレインの一端に読み出しビット線が接続された第２トランジスタとを有しており、該第１トランジスタのソース／ドレインの一端には、第２トランジスタのソース／ドレインの他端が接続されている。
【０００５】
そして、メモリセルからデータを読み出す際には、読み出しビット線を予めＨｉレベルにプリチャージした後、読み出しワード線を選択する。該メモリセルの保持ノードがＨｉレベルの場合には、読み出しドライバである第１トランジスタがオンすることによりリードビット線の電荷が引き抜かれてリードビット線がＬｏレベルとなる。メモリセルの保持ノードがＬｏレベルの場合、第１トランジスタはオンせずに、リードビット線にＨｉレベルが保たれる。
【０００６】
なお、この種の半導体記憶装置においては、以下のデータ読み出し技術がある（特許文献１参照）。特許文献１では、メモリセルが接続されるビット線およびダミーメモリセルが接続されるダミービット線の初期電位を接地レベルに設定する。データが読み出されるビット線およびこのビット線と対をなすダミービット線の１組のみを選択的にチャージし、このビット線間の電位差を差動増幅回路により増幅して読み出している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０７−７８４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、上記のような２ポートＲＡＭにおけるデータの読み出し技術では、次のような問題点があることが本発明者により見い出された。
【０００９】
近年のメモリの大容量化に伴い、メモリセル数が増加し、メモリアレイも大きくなっている。それによって、リードビット線長が長くなってしまい、該リードビット線に寄生容量などによる読み出し速度の低下が問題となっている。
【００１０】
その他の新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態による半導体装置は、基準電圧を非選択の読み出しビット線に供給する基準電圧発生回路と、読み出しビット線を介して読み出されたデータと非選択の読み出しビット線に供給された基準電圧とを差動増幅して出力する差動増幅器と、メモリセルの列に対応して配置され、ソース電位を制御するソース制御線とを有する。半導体装置は、メモリセルを有する。メモリセルは、データを保持するラッチ回路と、ソース／ドレインの一端が読み出しビット線に接続され、対応する読み出しワード線の活性化に応じてオンされるアクセストランジスタと、選択されたメモリセルのデータを読み出す読み出し用トランジスタとを有する。読み出し用トランジスタは、ドレインがアクセストランジスタのソース／ドレインの他端に接続され、ソースがソース制御線に接続され、ソース制御線をアクティブにすることによってソース電位を制御し、選択されたメモリセルのデータを読み出す。
【発明の効果】
【００１２】
半導体装置におけるデータの読み出し速度を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態によるメモリユニットの一例を示すブロック図である。
【図２】図１のメモリセルアレイに設けられるメモリセルの構成の一例を示す説明図である。
【図３】基準電圧発生回路における構成の一例を示す説明図である。
【図４】図３の基準電圧発生回路におけるより具体的な構成の一例を示す説明図である。
【図５】ソース制御線の配線レイアウトイメージの一例を示す説明図である。
【図６】図５のダミーワード線、ソース制御線、およびデータにおけるファンクショナルテーブルの一例を示す説明図である。
【図７】ソース制御線、プリチャージ／イコライズ回路、カラム選択回路、およびデータ読み出し回路の接続関係を示す説明図である。
【図８】メモリセルのデータ読み出し時における各部信号のタイミングチャートである。
【図９】メモリセルとソース制御線との配線関係の一例を示したレイアウト図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
〈メモリユニットの構成例〉
図１は、２ポートＳＲＡＭからなるメモリユニットの一例を示すブロック図である。
【００１６】
メモリユニットＭＵは、メモリセルアレイＡＲＹ、ライト用ロウ選択回路／ワード線ドライバＷＳＤ、リード用ロウ選択回路／ワード線ドライバＲＳＤ、ライト用主制御回路ＷＣＮ、プリチャージ／イコライズ回路ＰＥＱＩ、カラム選択回路ＣＤＩ、データ書き込み回路ＤＷＣ、データ入力回路ＢＦＩ、リード用主制御回路ＲＣＮ、プリチャージ／イコライズ回路ＰＥＱＯ、カラム選択回路ＣＤＯ、データ読み出し回路ＤＲＣ、およびデータ出力回路ＢＦＯを有している。
【００１７】
メモリセルアレイＡＲＹは、行方向、および列方向に行列状に配置される複数のメモリセルＭＣ（図２）を有する。ライト用ロウ選択回路／ワード線ドライバＷＳＤは、データの書き込み時にワード線行選択信号に応じて書き込みワード線ＷＷＬを選択して活性化する。書き込みワード線ＷＷＬは、メモリセルアレイＡＲＹのメモリセルＭＣの行に対応して配置されている。
【００１８】
ライト用主制御回路ＷＣＮは、メモリユニットＭＵにおけるデータの書き込み時において、プリチャージ／イコライズ回路ＰＥＱＩ、カラム選択回路ＣＤＩ、データ書き込み回路ＤＷＣ、およびデータ入力回路ＢＦＩなどの制御を司る。
【００１９】
データ入力回路ＢＦＩは、メモリユニットＭＵの外部端子から入力されるデータを取り込んで、データ書き込み回路ＤＷＣに伝達する。カラム選択回路ＣＤＩは、データの書き込み時にビット線選択信号に応じて書き込みビット線ＷＢを選択する。書き込みビット線ＷＢは、メモリセルＭＣの列に対応して配置されている。
【００２０】
プリチャージ／イコライズ回路ＰＥＱＩは、データ書き込みにおいて選択された書き込みビット線ＷＢのプリチャージ、あるいは等電位化（イコライズ）を行う。データ書き込み回路ＤＷＣは、データ入力回路ＢＦＩからのデータを差動増幅し、カラム選択回路ＣＤＩを介して所定のビット線対に伝送する。
【００２１】
リード用主制御回路ＲＣＮは、メモリユニットＭＵにおけるデータの読み出し時にプリチャージ／イコライズ回路ＰＥＱＯ、カラム選択回路ＣＤＯ、データ読み出し回路ＤＲＣ、およびデータ出力回路ＢＦＯなどの制御を司る。
【００２２】
プリチャージ／イコライズ回路ＰＥＱＯは、データ読み出しにおいて選択された読み出しビット線ＲＢのプリチャージ、あるいは等電位化（イコライズ）を行う。カラム選択回路ＣＤＯは、データの読み出し時に、ビット線選択信号に応じて読み出しビット線ＲＢを選択する。読み出しビット線ＲＢは、メモリセルＭＣの列に対応して配置されている。
【００２３】
データ読み出し回路ＤＲＣは、プリチャージ／イコライズ回路ＰＥＱＯを介して出力された読み出しデータを増幅してデータ出力回路ＢＦＯに伝達する。データ出力回路ＢＦＯは、データ読み出し回路ＤＲＣが増幅したデータを外部端子に出力する。
【００２４】
〈メモリセルの構成例〉
図２は、図１のメモリセルアレイに設けられるメモリセルＭＣの構成の一例を示す説明図である。
【００２５】
メモリセルＭＣは、１ビットセルＢＣ１、および１ビットセルＢＣ２から構成されている。１ビットセルＢＣ１，ＢＣ２は、それぞれ１ビットのデータが書き込み／読み出しできる。これら２つの１ビットセルＢＣ１，ＢＣ２によって１つのペアが構成される。
【００２６】
１ビットセルＢＣ１は、トランジスタＴ１〜Ｔ８から構成されている。トランジスタＴ１，Ｔ３は、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）からなり、トランジスタＴ２，Ｔ４〜Ｔ８は、ＮチャネルＭＯＳからなる。
【００２７】
トランジスタＴ１〜Ｔ４は、ラッチ回路を構成する。トランジスタＴ１，Ｔ３のソース／ドレインの一端には、電源電圧ＶＤＤが接続されている。トランジスタＴ１のソース／ドレインの他端には、トランジスタＴ２のソース／ドレインの一端が接続されている。トランジスタＴ３のソース／ドレインの他端には、トランジスタＴ４のソース／ドレインの一端が接続されている。トランジスタＴ２，Ｔ４のソース／ドレインの他端には、基準電位ＶＳＳが接続されている。
【００２８】
トランジスタＴ１のゲートには、トランジスタＴ２のゲート、トランジスタＴ３とトランジスタＴ４との接続部、およびトランジスタＴ６のソース／ドレインの一端がそれぞれ接続されている。このトランジスタＴ１のゲートにおける接続ノードがラッチ回路（トランジスタＴ１〜Ｔ４）の記憶ノードとなる。
【００２９】
トランジスタＴ３のゲートには、トランジスタＴ４，Ｔ７のゲート、トランジスタＴ１とトランジスタＴ２との接続部、およびトランジスタＴ５のソース／ドレインの一端がそれぞれ接続されている。このトランジスタＴ３のゲートにおける接続ノードがラッチ回路（トランジスタＴ１〜Ｔ４）の記憶ノードとなる。
【００３０】
トランジスタＴ５のソース／ドレインの他端には、書き込み用ビット線ＷＢ０が接続されている。トランジスタＴ６のソース／ドレインの他端には、書き込み用ビット線ＷＢ０Ｃが接続されている。書き込み用ビット線ＷＢ０、および書き込み用ビット線ＷＢ０Ｃは相補である。トランジスタＴ５、およびトランジスタＴ６のゲートには、書き込み用ワード線ＷＷＬがそれぞれ接続されている。トランジスタＴ５，Ｔ６のゲート電位は、書き込み用ワード線ＷＷＬによって制御される。
【００３１】
読み出し用トランジスタであるトランジスタＴ７のソース／ドレインの一端には、トランジスタＴ８のソース／ドレインの一端が接続されており、該トランジスタＴ７のソース／ドレインの他端には、ソース制御線ＳＬ０１が接続されている。
【００３２】
トランジスタＴ８のソース／ドレインの他端には、読み出しビット線ＲＢ０が接続されており、該トランジスタＴ８のゲートには、読み出しワード線ＲＷＬが接続されている。トランジスタＴ８は、読み出しワード線ＲＷＬの活性化に応じてオン／オフするアクセストランジスタである。
【００３３】
１ビットセルＢＣ２は、トランジスタＴ９〜Ｔ１６から構成されている。トランジスタＴ９〜Ｔ１２はラッチ回路を構成する。トランジスタＴ９，Ｔ１１は、ＰチャネルＭＯＳからなり、トランジスタＴ１０，Ｔ１２〜Ｔ１６は、ＮチャネルＭＯＳからなる。
【００３４】
トランジスタＴ９，Ｔ１１のソース／ドレインの一端には、電源電圧ＶＤＤが接続されている。トランジスタＴ９のソース／ドレインの他端には、トランジスタＴ１０のソース／ドレインの一端が接続されている。トランジスタＴ１１のソース／ドレインの他端には、トランジスタＴ１２のソース／ドレインの一端が接続されている。トランジスタＴ１０，Ｔ１２のソース／ドレインの他端には、基準電位ＶＳＳが接続されている。
【００３５】
トランジスタＴ９のゲートには、トランジスタＴ１０のゲート、トランジスタＴ１１とトランジスタＴ１２との接続部、およびトランジスタＴ１４のソース／ドレインの一端がそれぞれ接続されている。
【００３６】
トランジスタＴ１１のゲートには、トランジスタＴ１２，Ｔ１５のゲート、トランジスタＴ９とトランジスタＴ１０との接続部、およびトランジスタＴ１３のソース／ドレインの一端がそれぞれ接続されている。
【００３７】
トランジスタＴ１３のソース／ドレインの他端には、書き込み用ビット線ＷＢ１が接続されている。トランジスタＴ１４のソース／ドレインの他端には、書き込み用ビット線ＷＢ１と相補な書き込み用ビット線ＷＢ１Ｃが接続されている。トランジスタＴ１３、およびトランジスタＴ１４のゲートには、書き込み用ワード線ＷＷＬがそれぞれ接続されている。トランジスタＴ１３，Ｔ１４は、書き込み用ワード線ＷＷＬに応じてゲート電位が制御される。
【００３８】
読み出し用トランジスタであるトランジスタＴ１５のソース／ドレインの一端には、トランジスタＴ１６のソース／ドレインの一端が接続されており、該トランジスタＴ１５のソース／ドレインの他端には、ソース制御線ＳＬ０１が接続されている。トランジスタＴ１６のソース／ドレインの他端には、読み出しビット線ＲＢ１が接続されており、該トランジスタＴ１６のゲートには、読み出しワード線ＲＷＬが接続されている。トランジスタＴ１６は、読み出しワード線ＲＷＬの活性化に応じてオン／オフするアクセストランジスタである。
【００３９】
メモリセルＭＣにおいては、読み出し用トランジスタであるトランジスタＴ７，Ｔ１５のソース電位をソース制御線ＳＬ０１の電圧レベルを変化（アクティブ、またはインアクティブ）させることによって制御し、複数のメモリセルの中から選択的にメモリセルのデータを読み出しビット線に読み出す。加えて、非選択のメモリセルが接続される読み出しビット線ＲＢをリファレンスビット線としてリファレンス電圧Ｖｒｅｆを供給することによって高速な読み出しを可能とする。
【００４０】
選択列のソース制御線ＳＬは、Ｌｏレベル（＝基準電位ＶＳＳ）に設定する。非選択列のソース制御線ＳＬは、Ｈｉレベル（＝電源電圧ＶＤＤ）に設定する。そして、後述する基準電圧発生回路ＶＲＧ（図３）によって非選択列のビット線を用いて差動読み出しに用いるリファレンス電圧Ｖｒｅｆを生成する。
【００４１】
このリファレンス電圧Ｖｒｅｆは、基準電圧発生回路ＶＲＧによってプリチャージレベルと、”Ｌ”読み出し時のビット線電位との間のレベルに設定される。リファレンス電圧Ｖｒｅｆの設定は、非選択列のビット線の電荷をメモリセルより小さい駆動力のＭＯＳトランジスタ（トランジスタＴ２１〜Ｔ２４）で引き抜くことで実現する。
【００４２】
これらトランジスタの制御は、ソース制御線ＳＬにて行う。読み出しを行う読み出しビット線とリファレンスビット線は対で構成され、一方がターゲットの読み出しビット線の時、他方がリファレンスビット線として機能するように構成する。
【００４３】
このようにして得られた微小な差電圧を、データ読み出し回路ＤＲＣ（図１）に設けられた差動センスアンプＤＡＭ１，ＤＡＭ２（図３）にて読み出す。これによって、読み出したデータを差動センスアンプにて増幅し、データ読み出しを高速化することができる。
【００４４】
〈基準電圧発生回路の構成例〉
図３は、基準電圧発生回路ＶＲＧにおける構成の一例を示す説明図である。
【００４５】
なお、この図３においては、点線に示す領域内には、２つのメモリセルＭＣが設けられているものとするが、メモリセルＭＣについては図示していない。ソース制御線ＳＬ０１側とソース制御線ＳＬ２３側にそれぞれメモリセルＭＣが設けられている。よって、図２のメモリセルＭＣの構成が、図３の左半分に相当する。
【００４６】
基準電圧発生回路ＶＲＧは、図示するように、ＮチャネルＭＯＳのトランジスタＴ１７〜Ｔ２４からなる。トランジスタＴ１７，Ｔ１９のゲートには、ソース制御線ＳＬ０１がそれぞれ接続されている。トランジスタＴ２１，Ｔ２３のゲートには、ソース制御線ＳＬ２３がそれぞれ接続されている。
【００４７】
トランジスタＴ１７，Ｔ１９のソース／ドレインの一端には、ソース制御線ＳＬ２３がそれぞれ接続されている。トランジスタＴ２１，Ｔ２３のソース／ドレインの一端には、ソース制御線ＳＬ０１がそれぞれ接続されている。
【００４８】
トランジスタＴ１７のソース／ドレインの他端には、トランジスタＴ１８のソース／ドレインの一端が接続されており、トランジスタＴ１９のソース／ドレインの他端には、トランジスタＴ２０のソース／ドレインの一端が接続されている。
【００４９】
トランジスタＴ１８のソース／ドレインの他端には、読み出しビット線ＲＢ０が接続されており、トランジスタＴ２０のソース／ドレインの他端には、読み出しビット線ＲＢ１が接続されている。
【００５０】
トランジスタＴ２１のソース／ドレインの他端には、トランジスタＴ２２のソース／ドレインの一端が接続されており、トランジスタＴ２３のソース／ドレインの他端には、トランジスタＴ２４のソース／ドレインの一端が接続されている。
【００５１】
トランジスタＴ２２のソース／ドレインの他端には、読み出しビット線ＲＢ２が接続されており、トランジスタＴ２０のソース／ドレインの他端には、読み出しビット線ＲＢ３が接続されている。トランジスタＴ１８，Ｔ２０，Ｔ２２，Ｔ２４におけるゲートには、ダミーワード線ＤＷＬがそれぞれ接続されている。
【００５２】
例えば、図３の左側のメモリセルＭＣのデータを読み出す場合、読み出しビット線ＲＢ０のデータとリファレンスビット線として機能する読み出しビット線ＲＢ２との電位差を差動センスアンプＤＡＭ１によって増幅して高速に読み出す。同様に、読み出しビット線ＲＢ１のデータとリファレンスビット線として機能する読み出しビット線ＲＢ３との電位差を差動センスアンプＤＡＭ２にて増幅して高速に読み出す。
【００５３】
基準電圧発生回路ＶＲＧは、図３に示すように、例えば、メモリセルアレイＡＲＹの上方などに設けられている。基準電圧発生回路ＶＲＧのレイアウト位置は、これに限定されるものでなく、図３のメモリセルアレイＡＲＹの下方、あるいはメモリセルアレイＡＲＹの中央部など、ソース制御線ＳＬ０１，２３に接続可能な位置であればよい。
【００５４】
メモリセルＭＣのデータを読み出す際には、読み出しワード線ＲＷＬが活性化され、アクセストランジスタであるトランジスタＴ８がオンとなる。また、読み出し用トランジスタであるトランジスタＴ７は、ラッチ回路における記憶ノードの電圧レベルに応じてオン／オフし、ビット線ＲＢ０にデータが伝達される。
【００５５】
なお、図３では、ソース制御線ＳＬ０１が読み出しビット線ＲＢ０，ＲＢ１に挟まれるように配置され、ソース制御線ＳＬ０２３が読み出しビット線ＲＢ２，ＲＢ３に挟まれるように配置される構成とした。これらソース制御線ＳＬ０１，ＳＬ２３の配置は、これに限定されるものではなく、例えば、読み出しビット線ＲＢ０と読み出しビット線ＲＢ１との間に２本のソース制御線ＳＬ０１，ＳＬ２３がに挟まれる配置などであってもよい。
【００５６】
〈基準電圧発生回路の具体例〉
図４は、図３の基準電圧発生回路ＶＲＧにおけるより具体的な構成の一例を示す説明である。なお、図４においてメモリセルＭＣ内のトランジスタは、読み出し側回路（アクセストランジスタＰＧ（図２のトランジスタＴ８）、および読み出し用ドライバとして機能するトランジスタＲＤ（図２のトランジスタＴ７））のみを示している。
【００５７】
基準電圧発生回路ＶＲＧは、図示するように、基準電圧発生回路ＶＲＧＵと基準電圧発生回路ＶＲＧＬとを有する。基準電圧発生回路ＶＲＧは、メモリセルアレイＡＲＹを上側のブロック（バンク）と下側のブロック（バンク）との２つのブロックに分割された部分に設けられている。これら上側ブロックと下側ブロックとにおける行数（ワード線数）は、いずれも同じに分割されている。すなわち、基準電圧発生回路ＶＲＧは、メモリセルアレイＡＲＹの略中央部に位置する。
【００５８】
基準電圧発生回路ＶＲＧＵは、メモリセルアレイＡＲＹの上半分側のターゲットメモリセルを読み出す際に用いられ、基準電圧発生回路ＶＲＧＬは、メモリセルアレイＡＲＹの下半分側のターゲットメモリセルを読み出す際に用いられる。
【００５９】
基準電圧発生回路ＶＲＧＵは、ＮチャネルＭＯＳのトランジスタＴ３０〜Ｔ４４からなる。トランジスタＴ３０〜Ｔ３３は、読み出しビット線ＲＢ０とソース制御線ＳＬ０１との間に直列接続されている。トランジスタＴ３４〜Ｔ３７は、読み出しビット線ＲＢ１とソース制御線ＳＬ０１との間に直列接続されている。
【００６０】
トランジスタＴ３１，Ｔ３２，Ｔ３５，Ｔ３６のゲートには、電源電圧ＶＤＤがそれぞれ接続されており、トランジスタＴ３０，Ｔ３４のゲートには、ダミーワード線ＤＷＵがそれぞれ接続されている。トランジスタＴ３３，Ｔ３４のゲートには、ソース制御線ＳＬ２３がそれぞれ接続されている。
【００６１】
トランジスタＴ３８〜Ｔ４１は、読み出しビット線ＲＢ２とソース制御線ＳＬ２３との間に直列接続されている。トランジスタＴ４２〜Ｔ４５は、読み出しビット線ＲＢ３とソース制御線ＳＬ２３との間に直列接続されている。
【００６２】
トランジスタＴ３９，Ｔ４０，Ｔ４３，Ｔ４４のゲートには、電源電圧ＶＤＤがそれぞれ接続されており、トランジスタＴ３８，Ｔ４２のゲートには、ダミーワード線ＤＷＵがそれぞれ接続されている。トランジスタＴ４１，Ｔ４５のゲートには、ソース制御線ＳＬ０１がそれぞれ接続されている。
【００６３】
基準電圧発生回路ＶＲＧＬは、ＮチャネルＭＯＳのトランジスタＴ５０〜Ｔ６５からなる。トランジスタＴ５３〜Ｔ５０は、読み出しビット線ＲＢ０とソース制御線ＳＬ２３との間に直列接続されている。トランジスタＴ５７〜Ｔ５４は、読み出しビット線ＲＢ１とソース制御線ＳＬ２３との間に直列接続されている。
【００６４】
トランジスタＴ５１，Ｔ５２，Ｔ５５，Ｔ５６のゲートには、電源電圧ＶＤＤがそれぞれ接続されており、トランジスタＴ５３，Ｔ５７のゲートには、ダミーワード線ＤＷＬがそれぞれ接続されている。トランジスタＴ５０，Ｔ５４のゲートには、ソース制御線ＳＬ０１がそれぞれ接続されている。
【００６５】
トランジスタＴ６１〜Ｔ５８は、読み出しビット線ＲＢ２とソース制御線ＳＬ０１との間に直列接続されている。トランジスタＴ６５〜Ｔ６２は、読み出しビット線ＲＢ３とソース制御線ＳＬ０１との間に直列接続されている。
【００６６】
トランジスタＴ５９，Ｔ６０，Ｔ６３，Ｔ６４のゲートには、電源電圧ＶＤＤがそれぞれ接続されている。トランジスタＴ６１，Ｔ６５のゲートには、ダミーワード線ＤＷＬがそれぞれ接続されている。トランジスタＴ５８，Ｔ６２のゲートには、ソース制御線ＳＬ２３がそれぞれ接続されている。
【００６７】
ここで、ソース制御線ＳＬ０１、およびソース制御線ＳＬ２３は、基準電圧発生回路ＶＲＧＵと基準電圧発生回路ＶＲＧＬとの間（メモリセルアレイＡＲＹの中間部）において交差するようにレイアウトされている。
【００６８】
〈ソース制御線のレイアウト例〉
図５は、ソース制御線ＳＬ０１、およびソース制御線ＳＬ２３の配線レイアウトイメージの一例を示す説明図である。
【００６９】
図５において、メモリセルＭＣ１，ＭＣ２は、メモリセルアレイＡＲＹの上側に設けられており、メモリセルＭＣ３，ＭＣ４は、メモリセルアレイＡＲＹの上側に設けられている。また、基準電圧発生回路ＶＲＧについては図示していない。
【００７０】
メモリセルＭＣ１は、２つの１ビットセルＢＣ１，ＢＣ２を有する構成となっている。メモリセルＭＣ２〜ＭＣ４においても、同様に２つの１ビットセルＢＣ３，ＢＣ４、１ビットセルＢＣ５，ＢＣ６、および１ビットセルＢＣ７，ＢＣ８をそれぞれ有する構成となっている。また、１ビットセルＢＣ１〜ＢＣ８のブロックに示した数字は、読み出すデータのアドレス（番地）を示している。
【００７１】
ソース制御線ＳＬ０１は、図５の左下側に位置するメモリセルアレイＡＲＹの下側ブロックに設けられたメモリセルＭＣ３の１ビットセルＢＣ５と１ビットセルＢＣ６との間を通過する。その後、図５の右上側に位置するメモリセルアレイＡＲＹの上側ブロックに設けられたメモリセルＭＣ２の１ビットセルＢＣ３と１ビットセルＢＣ４との間を通過するように配線される。
【００７２】
ソース制御線ＳＬ２３は、図５の右下側に位置するメモリセルアレイＡＲＹの下側ブロックに設けられたメモリセルＭＣ４の１ビットセルＢＣ７と１ビットセルＢＣ８との間を通過する。その後、図５の左上側に位置するメモリセルアレイＡＲＹの上側ブロックに設けられたメモリセルＭＣ１の１ビットセルＢＣ１と１ビットセルＢＣ２との間を通過するように配線される。
【００７３】
このように、ソース制御線ＳＬ０１とソース制御線ＳＬ２３とは、メモリセルアレイＡＲＹの下側ブロックと上側ブロックとの間、すなわち、メモリセルアレイＡＲＹの略中央部にて交差するようにレイアウトされている。
【００７４】
ソース制御線ＳＬ０１，ＳＬ２３を交差させることなく、直線状にレイアウトした場合、図５に示すように、ソース制御線ＳＬ０１（ソース制御線ＳＬ２３）の両隣にレイアウトされている読み出しビット線ＲＢ０、ＲＢ１（ビット線ＲＢ２，ＲＢ３）とのクロスカップルによるクロストークノイズなどが発生してしまう恐れがある。
【００７５】
特に、レイアウト面積に制約があり、ソース制御線ＳＬ０１（ソース制御線ＳＬ２３）と読み出しビット線ＲＢ０、ＲＢ１（ビット線ＲＢ２，ＲＢ３）との間隔が狭い場合には、クロストークノイズなどが顕著となる。
【００７６】
そこで、ソース制御線ＳＬ０１とソース制御線ＳＬ２３とをメモリセルアレイＡＲＹの略中央部にて交差させるようにレイアウトする。これにより、メモリセルアレイＡＲＹの下側ブロックに配線されている読み出しビット線ＲＢ０、ＲＢ１は、ソース制御線ＳＬ０１の両隣にそれぞれレイアウトされるが、メモリセルアレイＡＲＹの上側ブロックになると、読み出しビット線ＲＢ０、ＲＢ１はソース制御線ＳＬ２３の両隣にそれぞれレイアウトされることなる。
【００７７】
例えば、ソース制御線ＳＬ０１をＨｉレベル（インアクティブ）からＬｏレベル（アクティブ）に遷移させた際に、クロスカップルによる影響を受ける読み出しビット線ＲＢ０、ＲＢ１は、メモリセルアレイＡＲＹの下側ブロックに配線されている読み出しビット線ＲＢ０、ＲＢ１のみとなる。メモリセルアレイＡＲＹの上側ブロックでは、読み出しビット線ＲＢ０、ＲＢ１の隣側にはソース制御線ＳＬ２３がレイアウトされるので、クロスカップルによる影響を半分程度に低減することができる。これにより、データ読み出しの信頼性を向上させることができる。
【００７８】
〈ダミーワード線／ソース制御線のテーブル例〉
図６は、図５のダミーワード線ＤＷＵ，ＤＷＬ、ソース制御線ＳＬ０１，ＳＬ２３、およびデータＤＯ０，ＤＯ１におけるファンクショナルテーブルの一例を示す説明図である。
【００７９】
図６の上段の数字は、ダミーワード線ＤＷＵの状態を示しており、１はアクティブであり、０はインアクティブである。その下段は、ダミーワード線ＤＷＬの状態を示しており、同様に１はアクティブを示し、０はインアクティブを示している。
【００８０】
その下段には、ソース制御線ＳＬ０１の状態を示しており、０がアクティブであり、１がインアクティブを示している。その下段は、ソース制御線ＳＬ２３の状態を示しており、同様に０がアクティブであり、１がインアクティブを示している。
【００８１】
その下段には、データＤＯ０の状態を示しており、データＤＯ０の状態を示した下段には、データＤＯ１の状態を示している。また、データＤＯ０、ＤＯ１の段において、かっこ内の数字はアドレス番地を示している。
【００８２】
図６において、例えば、ダミーワード線ＤＷＵがアクティブ（１）であり、かつソース制御線ＳＬ０１がアクティブ（０）の場合には、データＤ０１は、１ビットセルＢＣ１から出力されたデータであることを示し、データＤ０２は、１ビットセルＢＣ２から出力されたデータであることを示している。
【００８３】
また、ダミーワード線ＤＷＬがアクティブ（１）であり、かつソース制御線ＳＬ０１がアクティブ（０）の場合には、データＤ０１は、１ビットセルＢＣ７から出力されたデータであることを示し、データＤ０２は、１ビットセルＢＣ８から出力されたデータであることを示している。このように、ソース制御線ＳＬ０１，ＳＬ２３を図５に示したように交差させてレイアウトしても場合、各メモリセルＭＣのデータ読み出しを正常に行うことができる。
【００８４】
〈カラム選択の接続例〉
図７は、ソース制御線ＳＬ、プリチャージ／イコライズ回路ＰＥＱＯ、カラム選択回路ＣＤＯ、およびデータ読み出し回路ＤＲＣの接続関係を示す説明図である。
【００８５】
プリチャージ／イコライズ回路ＰＥＱＯは、トランジスタＴ１００〜〜Ｔ１１１を有する。カラム選択回路ＣＤＯは、インバータＩＶ１〜ＩＶ１６、および否定論理積回路ＮＡＮＤ１，ＮＡＮＤ２を有する。データ読み出し回路ＤＲＣは、トランジスタＴ１１２〜Ｔ１１９、インバータＩＶ２０〜ＩＶ２４、否定論積回路ＮＡＮＤ３，ＮＡＮＤ４、および差動センスアンプＤＡＭ１，ＤＡＭ２を有する。
【００８６】
トランジスタＴ１００〜Ｔ１０９，Ｔ１１２〜Ｔ１１９は、ＰチャネルＭＯＳからなる。トランジスタＴ１００〜Ｔ１０３のソース／ドレインの一端には、電源電圧ＶＤＤが接続されている。トランジスタＴ１００〜Ｔ１０３のソース／ドレインの他端には、読み出しビット線ＲＢ０〜ＲＢ３がそれぞれ接続されている。
【００８７】
トランジスタＴ１０４のソース／ドレインの一端には、読み出しビット線ＲＢ０が接続されており、該トランジスタＴ１０４のソース／ドレインの他端には、読み出しビット線ＲＢ２が接続されている。
【００８８】
トランジスタＴ１０５のソース／ドレインの一端には、読み出しビット線ＲＢ１が接続されており、該トランジスタＴ１０５のソース／ドレインの他端には、読み出しビット線ＲＢ３が接続されている。
【００８９】
トランジスタＴ１００〜Ｔ１０３，Ｔ１０４，Ｔ１０５のゲートには、インバータＩＶ４の出力部がそれぞれ接続されている。インバータＩＶ４の入力部には、インバータＩＶ５の出力部、およびインバータＩＶ２０の入力部がそれぞれ接続されている。
【００９０】
インバータＩＶ５の入力部には、否定論理積回路ＮＡＮＤ１の出力部が接続されている。否定論理積回路ＮＡＮＤ１の一方の入力部には、インバータＩＶ３の出力部、およびインバータＩＶ２の入力部がそれぞれ接続されており、該否定論理積回路ＮＡＮＤ１の他方の入力部には、インバータＩＶ８の出力部、およびインバータＩＶ７の入力部がそれぞれ接続されている。
【００９１】
インバータＩＶ３の入力部には、カラム選択回路ＣＤＯから出力されるビット線選択信号ＹＳ０が接続されており、インバータＩＶ８の入力部には、カラム選択回路ＣＤＯから出力されるビット線選択信号ＹＳ１が接続されている。
【００９２】
インバータＩＶ２の出力部には、インバータＩＶ１の入力部が接続されており、該インバータＩＶ１の出力部には、ソース制御線ＳＬ０１が接続されている。インバータＩＶ７の出力部には、インバータＩＶ６の入力部が接続されており、該インバータＩＶ６の出力部には、ソース制御線ＳＬ２３が接続されている。
【００９３】
トランジスタＴ１１２のソース／ドレインの一端には、読み出しビット線ＲＢ０が接続されており、トランジスタＴ１１３のソース／ドレインの一端には、読み出しビット線ＲＢ１が接続されている。トランジスタＴ１１４のソース／ドレインの一端には、読み出しビット線ＲＢ２が接続されており、トランジスタＴ１１５のソース／ドレインの一端には、読み出しビット線ＲＢ３が接続されている。
【００９４】
トランジスタＴ１１２〜Ｔ１１５のゲートには、否定論理積回路ＮＡＮＤ３の出力部がそれぞれ接続されている。否定論理積回路ＮＡＮＤ３の一方の入力部には、インバータＩＶ２０の出力部が接続されており、該否定論理積回路ＮＡＮＤ３の他方の入力部には、インバータＩＶ２１の出力部が接続されている。
【００９５】
インバータＩＶ２１の入力部には、差動センスアンプＤＡＭ１，ＤＡＭ２を活性化するセンスアンプイネーブル信号ＳＡＥが入力されるように接続されている。センスアンプイネーブル信号ＳＡＥは、差動センスアンプＤＡＭ１にも接続されている。
【００９６】
トランジスタＴ１１５のソース／ドレインの他端には、読み出しビット線ＲＢ７が接続されている。トランジスタＴ１１２のソース／ドレインの他端には、差動センスアンプＤＡＭ１の一方の入力部（増幅ノード）Ｓ０が接続されており、トランジスタＴ１１４のソース／ドレインの他端には、差動センスアンプＤＡＭ１の他方の入力部（増幅ノード）Ｓ０Ｃが接続されている。
【００９７】
トランジスタＴ１０６〜Ｔ１０９のソース／ドレインの一端には、電源電圧ＶＤＤが接続されている。トランジスタＴ１０６〜Ｔ１０９のソース／ドレインの他端には、読み出しビット線ＲＢ４〜ＲＢ７がそれぞれ接続されている。
【００９８】
トランジスタＴ１１０のソース／ドレインの一端には、読み出しビット線ＲＢ４が接続されており、該トランジスタＴ１１０のソース／ドレインの他端には、読み出しビット線ＲＢ６が接続されている。
【００９９】
トランジスタＴ１１１のソース／ドレインの一端には、読み出しビット線ＲＢ５が接続されており、該トランジスタＴ１１１のソース／ドレインの他端には、読み出しビット線ＲＢ７が接続されている。
【０１００】
トランジスタＴ１０６〜Ｔ１０９，Ｔ１１０，Ｔ１１１のゲートには、インバータＩＶ１２の出力部がそれぞれ接続されており、このインバータＩＶ１２の入力部には、インバータＩＶ１３の出力部、およびインバータＩＶ２３の入力部がそれぞれ接続されている。
【０１０１】
インバータＩＶ１３の入力部には、否定論理積回路ＮＡＮＤ２の出力部が接続されている。否定論理積回路ＮＡＮＤ２の一方の入力部には、インバータＩＶ３の出力部、およびインバータＩＶ１１の入力部がそれぞれ接続されており、該否定論理積回路ＮＡＮＤ１の他方の入力部には、インバータＩＶ１６の出力部、およびインバータＩＶ１５の入力部がそれぞれ接続されている。
【０１０２】
インバータＩＶ１１，ＩＶ１６の入力部には、カラム選択回路ＣＤＯから出力されるビット線選択信号ＹＳ２，ＹＳ３が入力されるようにそれぞれ接続されている。インバータＩＶ１０の出力部には、インバータＩＶ９の入力部が接続されており、該インバータＩＶ９の出力部には、ソース制御線ＳＬ４５が接続されている。インバータＩＶ１５の出力部には、インバータＩＶ１４の入力部が接続されており、該インバータＩＶ１４の出力部には、ソース制御線ＳＬ６７が接続されている。
【０１０３】
トランジスタＴ１１６，Ｔ１１７のソース／ドレインの一端には、読み出しビット線ＲＢ４，ＲＢ５がそれぞれ接続されている。トランジスタＴ１１８，Ｔ１１９のソース／ドレインの一端には、読み出しビット線ＲＢ６，ＲＢ７がそれぞれ接続されている。
【０１０４】
トランジスタＴ１１６〜Ｔ１１９のゲートには、否定論理積回路ＮＡＮＤ４の出力部がそれぞれ接続されている。否定論理積回路ＮＡＮＤ４一方の入力部には、インバータＩＶ２３の出力部が接続されており、該否定論理積回路ＮＡＮＤ４の他方の入力部には、インバータＩＶ２４の出力部が接続されている。
【０１０５】
インバータＩＶ２４の入力部には、差動センスアンプＤＡＭ１，ＤＡＭ２を活性化するセンスアンプイネーブル信号ＳＡＥが入力されるように接続されている。センスアンプイネーブル信号ＳＡＥは、差動センスアンプＤＡＭ２にも接続されている。
【０１０６】
トランジスタＴ１１９のソース／ドレインの他端には、読み出しビット線ＲＢ７が接続されている。トランジスタＴ１１６のソース／ドレインの他端には、差動センスアンプＤＡＭ２の一方の入力部（増幅ノード）Ｓ１が接続されており、トランジスタＴ１１９のソース／ドレインの他端には、差動センスアンプＤＡＭ２の他方の入力部（増幅ノード）Ｓ１Ｃが接続されている。
【０１０７】
読み出しビット線ＲＢ０に接続されたメモリセルのデータを読み出す場合には、カラム選択回路ＣＤＯがビット線選択信号ＹＳ０をアクティブ（Ｈｉレベル）にし、ソース制御線ＳＬ０１をＬｏレベルとする。
【０１０８】
ビット線選択信号ＹＳ０がアクティブとなることにより、トランジスタＴ１１２を介してメモリセルＭＣから読み出したデータが差動センスアンプＤＡＭ１の入力部Ｓ０に入力される。また、リファレンスビット線となる非選択列の読み出しビット線ＲＢ２のリファレンス電圧Ｖｒｅｆが差動センスアンプＤＡＭ１の入力部Ｓ０Ｃに入力される。
【０１０９】
続いて、センスアンプイネーブル信号ＳＡＥによって差動センスアンプＤＡＭ１が活性化され、その増幅信号が差動センスアンプＤＡＭ１からデータＤＯ０として出力される。
【０１１０】
〈データ読み出しの動作例〉
図８は、メモリセルＭＣのデータ読み出し時における各部信号のタイミングチャートである。
【０１１１】
図８において、上方から下方にかけては、クロック信号ＣＬＫ、ワード線ＷＬ０、ダミーワード線ＤＷＬ、カラム選択回路ＣＤＯから出力されるビット線選択信号ＹＳ０，ＹＳ１、プリチャージ／イコライズ回路ＰＥＱＯから出力されるプリチャージイコライズ信号ＰＣ＆ＥＱ、ソース制御線ＳＬ０１，ＳＬ２３、読み出しビット線ＲＢ０〜ＲＢ３、差動センスアンプＤＡＭ１，ＤＡＭ２を活性化するセンスアンプイネーブル信号ＳＡＥ、差動センスアンプＤＡＭ１の増幅ノード信号Ｓ０，ＳＣ０、差動センスアンプＤＡＭ２の増幅ノード信号Ｓ１、Ｓ１Ｃ、および作動センスアンプＤＡＭ１，ＤＡＭ２から出力されるデータＤＯ０，ＤＯ１における信号タイミングを示している。
【０１１２】
図８では、図５の左側のメモリセルＭＣ３（ソース制御線ＳＬ０１側）のデータを読み出す場合について説明する。
【０１１３】
メモリセルＭＣ３からデータを読み出さない状態では、ソース制御線ＳＬ０１，ＳＬ２３の電圧レベルは、いずれもＨｉレベル（インアクティブ）となっている。ここで、図５の左側のメモリセルＭＣ３のデータを読み出すには、ビット線選択信号ＹＳ０をＨｉレベルとし、これにより、カラム選択回路ＣＤＯがソース制御線ＳＬ０１をＬｏレベル（アクティブ）とするとともに、読み出しビット線ＲＢ０，ＲＢ１がそれぞれ選択される。
【０１１４】
続いて、リード用ロウ選択回路／ワードドライバＲＳＤによって読み出しワード線ＷＬがＨｉレベルとなると、メモリセルＭＣ３の保持データに従って、読み出しビット線ＲＢ０，ＲＢ１には、Ｈｉレベル、またはＬｏレベルのデータが読み出される。
【０１１５】
右側のメモリセルＭＣ（ソース制御線ＳＬ２３側）のデータは読み出さないので、ソース制御線ＳＬ２３はＨｉレベルのままとなっている。よって、ワード線ＷＬがＨｉレベルになっても、プリチャージされている読み出しビット線ＲＢ２，ＲＢ３における電荷をメモリセルによって引く抜くことができない。
【０１１６】
ここで、リード用ロウ選択回路／ワードドライバＲＳＤは、読み出しワード線ＷＬと略同じタイミングにてダミーワード線ＤＷＬをＨｉレベルとさせることにより、基準電圧発生回路ＶＲＧ（図３）におけるトランジスタＴ２１〜Ｔ２４をすべてオンさせる。
【０１１７】
読み出しビット線ＲＢ２は、トランジスタＴ２１，Ｔ２２を介してソース制御線ＳＬ０１に電荷が引き抜かれ、読み出しビット線ＲＢ３は、トランジスタＴ２３，Ｔ２４を介してソース制御線ＳＬ０１に電荷が引き抜かれる。これにより、読み出しビット線ＲＢ２，ＲＢ３にリファレンス電圧Ｖｒｅｆが発生する。
【０１１８】
リファレンス電圧Ｖｒｅｆの電圧設定は、基準電圧発生回路ＶＲＧにおけるトランジスタＴ２１〜Ｔ２４の駆動電流を調節し、ビット線をメモリセルが引き抜く速度より遅くなるように設定する。
【０１１９】
駆動電流の調節は、例えば、基準電圧発生回路ＶＲＧにおける直列接続されたトランジスタの段数、あるいは該トランジスタのゲート幅やゲート長などを変更することによって行う。
【０１２０】
その後、センスアンプイネーブル信号ＳＡＥによって差動センスアンプＤＡＭ１，ＤＡＭ２が活性化する。差動センスアンプＤＡＭ１は、読み出しビット線ＲＢ０から読み出されたデータと読み出しビット線ＲＢ２のリファレンス電圧Ｖｒｅｆとを差動増幅し（増幅ノード信号Ｓ０，ＳＣ０）、データＤＯ０を出力する。差動センスアンプＤＡＭ２は、読み出しビット線ＲＢ１から読み出されたデータと読み出しビット線ＲＢ３のリファレンス電圧Ｖｒｅｆとを差動増幅し（増幅ノード信号Ｓ１，ＳＣ１）、データＤＯ２を出力する。
【０１２１】
このように、ソース制御線ＳＬ０１とソース制御線ＳＬ２３とは、どちらか一方がターゲットとなる読み出しビット線ＲＢ０、ＲＢ１（あるいは読み出しビット線ＲＢ２，ＲＢ３）となり、他方の読み出しビット線ＲＢ２，ＲＢ３（あるいは読み出しビット線ＲＢ０、ＲＢ１）がリファレンスビット線となる関係にある。差動センスアンプＤＡＭ１との接続は、読み出しビット線ＲＢ０と読み出しビット線ＲＢ２を１つのペアとする。差動センスアンプＤＡＭ２との接続は、読み出しビット線ＲＢ１と読み出しビット線ＲＢ３を１つのペアとする。なお、この差動センスアンプとの接続関係は、読み出しビット線ＲＢ０２と読み出しビット線ＲＢ０３とを入れ替えることができる。
【０１２２】
以上により、差動センスアンプＤＡＭ１，ＤＡＭ２による差動増幅によってデータ読み出しを行うので、高速なデータ読み出しを行うことができる。また、ソース制御線ＳＬ０１とソース制御線ＳＬ２３とを交差するように配置することによって、読み出しビット線ＲＢ０、ＲＢ１（ビット線ＲＢ２，ＲＢ３）とのクロスカップルによるクロストークノイズによる影響を小さくすること可能となり、データ読み出し時の信頼性を向上させることができる。
【０１２３】
〈メモリセルとソース制御線のレイアウト例〉
図９は、メモリセルＭＣとソース制御線ＳＬ０１との配線関係の一例を示したレイアウト図である。
【０１２４】
なお、図９（ａ）において、点線の丸印で示している領域には、それぞれトランジスタが形成されており、これらトランジスタに付加されている符号は、図１のメモリセルＭＣを構成するトランジスタの符号に対応しているものとする。
【０１２５】
図９（ａ）は、拡散領域の段階のレイアウトの一例を示しており、まず、半導体基板ＨＫ上には、図９の縦方向にトランジスタのソース／ドレイン領域として機能する拡散層Ｌ（ドットにて示す）が形成されている。拡散層Ｌの上方において、図９の横方向には、トランジスタのゲートとなるゲート電極Ｇ（ハッチングにて示す）が形成されている。
【０１２６】
ゲート電極Ｇの上方には、第１配線層に形成された配線パターンＰＴ１（横線破断線にて示す）が形成されている。配線パターンＰＴ１と拡散層Ｌ、あるいはゲート電極Ｇとは、図９（ｂ）に示すように、コンタクトホールＣＴＨを介してそれぞれ接続されている。この配線パターンＰＴ１によって図１のメモリセルＭＣの各トランジスタが接続されている。
【０１２７】
第１配線層の上方の第２配線層には、図９（ｃ）に示すように、図の縦方向に配線パターンＰＴ２（点格子線にて示す）が形成されている。配線パターンＰＴ２によって形成される配線は、図９（ｃ）の左側から右側にかけて、ワード線ＷＢ０、グランド線ＧＮＤ、電源電圧線ＶＤＤ、グランド線ＶＳＳ、ワード線ＷＢ０Ｃ、読み出しビット線ＲＢ０、ソース制御線ＳＬ０１、および読み出しビット線ＲＢ１となっている。読み出しビット線ＲＢ１の右側には、ワード線ＷＢ１Ｃ、グランド線ＶＳＳ、電源電圧線ＶＤＤ、グランド線ＶＳＳ、およびワード線ＷＢ１となっている。
【０１２８】
図９（ｃ）の配線パターンＰＴ２は、スルーホールＴＨを介しての配線パターンＰＴ１と接続されることによって、図１のメモリセルＭＣにおける各トランジスタの接続が行われている。
【０１２９】
また、第２配線層の上方の第３配線層（図示せず）には、読み出しワード線ＲＷＬ（図示せず）や書き込みワード線ＷＷＬなどが、図９（ｃ）の横方向に形成されている。ここで、図９（ｃ）における配線パターンＰＴ２のうち、配線パターンＰＴ２Ａは、スルーホール（図示せず）などを介して書き込みワード線ＷＷＬに共通接続されており、配線パターンＰＴ２Ｂは、スルーホール（図示せず）などを介して読み出しワード線ＲＷＬに共通接続されている。
【０１３０】
配線パターンＰＴ２Ｂは、図９（ｃ）に示すように、読み出しビット線ＲＢ１の左側にレイアウトされ、該配線パターンＰＴ２Ｂの左側には、ソース制御線ＳＬ０１がレイアウトされている。そして、ソース制御線ＳＬ０１の左側には、読み出しビット線ＲＢ０がレイアウトされている。
【０１３１】
このように、メモリセルＭＣにおける左右の１ビットセルに対して共通して接続することにより、１ビットセル毎に個別にソース制御線を設けるよりも、レイアウト面積を小さくすることができる。
【０１３２】
以上のように、本実施の形態の半導体装置は、メモリセルアレイ（メモリセルアレイＡＲＹ）、読み出しビット線（読み出しビット線ＲＢ）、基準電圧発生回路（基準電圧発生回路ＶＲＧ）、差動増幅器（差動センスアンプＤＡＭ）、およびソース制御線（ソース制御線ＳＬ）を有する。
【０１３３】
メモリセルアレイは、複数のメモリセル（１ビットメモリセルＭＣ）が行列状に配置される。読み出しワード線は、複数のメモリセルの行に対応して配置され、読み出し書き込み動作において、行選択結果に応じて選択的に活性化される。読み出しビット線は、複数のメモリセルの列に対応して配置され、各々に対応の列のメモリセルが接続する。
【０１３４】
基準電圧発生回路は、基準電圧（リファレンス電圧Ｖｒｅｆ）を非選択の読み出しビット線に供給する。差動増幅器は、読み出しビット線を介して読み出されたデータと非選択の読み出しビット線に供給された基準電圧とを差動増幅して出力する。ソース制御線は、複数のメモリセルの列に対応して配置され、ソース電位を制御する。
【０１３５】
メモリセルは、ラッチ回路と、アクセストランジスタ（トランジスタＴ８）と、読み出し用トランジスタ（トランジスタＴ７）とを有する。ラッチ回路は、記憶ノードを有し、該記憶ノードにデータを保持する。アクセストランジスタは、ソース／ドレインの一端が読み出しビット線に接続され、対応する読み出しワード線の活性化に応じてオンする。読み出し用トランジスタは、ドレインがアクセストランジスタのソース／ドレインの他端に接続され、ソースがソース制御線に接続され、ソース制御線をアクティブにすることによってソース電位を制御し、選択されたメモリセルのデータを読み出す。
【０１３６】
また、本実施の形態において、基準電圧発生回路は、非選択の読み出しビット線を選択されたメモリセルに対応するアクティブとなったソース制御線に接続し、非選択の読み出しビット線の電荷を引き抜くことによって基準電圧を生成する。基準電圧発生回路は、非選択の読み出しビット線と選択されたメモリセルに対応するソース制御線との間に直列接続された第１、および第２のトランジスタ（トランジスタＴ２１，Ｔ２２）を有する。第１、および第２のトランジスタは、メモリセルを構成するトランジスタよりも小さい駆動能力のトランジスタからなり、第１、および第２のトランジスタをいずれもオンすることによって、非選択の読み出しビット線の電荷をアクティブとなったソース制御線側に引き抜く。
【０１３７】
さらに、ソース制御線が、行方向に隣り合うメモリセルの読み出し用トランジスタのソースに共通接続される。また、ソース制御線は、２本の読み出しビット線の間に配置されている。
【０１３８】
本実施の形態の半導体装置は、さらに好ましい場合として、行方向に隣り合う２つのメモリセルに対応する２本の読み出しビット線の間に、２本のソース制御線がそれぞれ配置され、２本のソース制御線は、メモリセルアレイのある位置において交差し、各々のソース制御線の位置が入れ替わるように配置される。
【０１３９】
また、ソース制御線が交差する位置は、メモリセルアレイの略中央部である。さらに、メモリセルアレイは、少なくとも２つのバンクに分割された構成からなり、基準電圧発生回路は、分割されたバンクの間に配置される。基準電圧発生回路は、バンクと同じ数だけ配置され、選択されたバンクを示す選択信号（ダミーワード線ＤＷＵ、ＤＷＬの活性化）に応じて選択されたバンクに対応する基準電圧発生回路がアクティブとなり、非選択の読み出しビット線に基準電圧を供給する。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４１】
ＭＵ  メモリユニット
ＡＲＹ  メモリセルアレイ
ＷＳＤ  ライト用ロウ選択回路／ワード線ドライバ
ＲＳＤ  リード用ロウ選択回路／ワード線ドライバ
ＷＣＮ  ライト用主制御回路
ＰＥＱＩ  プリチャージ／イコライズ回路
ＣＤＩ  カラム選択回路
ＤＷＣ  データ書き込み回路
ＢＦＩ  データ入力回路
ＲＣＮ  リード用主制御回路
ＰＥＱＯ  プリチャージ／イコライズ回路
ＣＤＯ  カラム選択回路
ＤＲＣ  データ読み出し回路
ＢＦＯ  データ出力回路
ＭＣ  メモリセル
ＭＣ１〜ＭＣ４  メモリセル
ＢＣ１〜ＢＣ８  １ビットセル
Ｔ１〜Ｔ２４  トランジスタ
Ｔ３０〜Ｔ６５  トランジスタ
Ｔ１００〜Ｔ１１９  トランジスタ
ＩＶ１〜ＩＶ１６  インバータ
ＩＶ２０〜ＩＶ２４  インバータ
ＮＡＮＤ１〜ＮＡＮＤ４  否定論理積回路
ＰＧ  トランジスタ
ＲＤ  トランジスタ
ＶＲＧ  基準電圧発生回路
ＶＲＧＵ  基準電圧発生回路
ＶＲＧＬ  基準電圧発生回路
ＤＡＭ１  差動センスアンプ
ＤＡＭ２  差動センスアンプ
ＨＫ  半導体基板
Ｌ  拡散層
Ｇ  ゲート電極
ＰＴ１  配線パターン
ＰＴ２  配線パターン
ＰＴ２Ａ  配線パターン
ＰＴ２Ｂ  配線パターン
ＣＴＨ  コンタクトホール
ＴＨ  スルーホール
【図１】
2014093111.tif 000003
【図２】
2014093111.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014093111.tif 000009
【図８】
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【図９】
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