(57)【要約】【課題】不要輻射などによるノイズを抑えることができる光電変換素子、画像読取装置及び画像形成装置を提供する。【解決手段】複数の受光素子が蓄積した電荷量を示すアナログ信号それぞれを並列にデジタル信号に変換する複数のＡＤ変換部と、複数のＡＤ変換部が並列に変換したデジタル信号をパラレルシリアル変換するパラレルシリアル変換部と、を有する。より好ましくは、周波数拡散クロックを生成する第１クロック生成部と、非周波数拡散クロックを生成する第２クロック生成部と、をさらに有し、パラレルシリアル変換部は、周波数拡散クロックに同期して動作し、複数のＡＤ変換部は、非周波数拡散クロックに同期して動作する。【選択図】図５
2014138406.tif 000002
【特許請求の範囲】
【請求項１】
複数の受光素子が蓄積した電荷量を示すアナログ信号それぞれを並列にデジタル信号に変換する複数のＡＤ変換部と、
前記複数のＡＤ変換部が並列に変換したデジタル信号をパラレルシリアル変換するパラレルシリアル変換部と、
を有することを特徴とする光電変換素子。
【請求項２】
周波数拡散クロックを生成する第１クロック生成部と、
非周波数拡散クロックを生成する第２クロック生成部と、
をさらに有し、
前記パラレルシリアル変換部は、
前記周波数拡散クロックに同期して動作し、
前記複数のＡＤ変換部は、
前記非周波数拡散クロックに同期して動作すること
を特徴とする請求項１に記載の光電変換素子。
【請求項３】
周波数拡散クロックを生成するクロック生成部をさらに有し、
前記複数のＡＤ変換部及び前記パラレルシリアル変換部、又は前記パラレルシリアル変換部は、前記周波数拡散クロックに同期して動作すること
を特徴とする請求項１に記載の光電変換素子。
【請求項４】
前記複数の受光素子は、
電荷を蓄積させる光の色ごとに、一方向に配列されていること
を特徴とする請求項１乃至３のいずれか１項に記載の光電変換素子。
【請求項５】
前記複数の受光素子が蓄積した電荷量を示すアナログ信号それぞれを保持する複数の信号保持部をさらに有し、
前記複数のＡＤ変換部は、
前記複数の信号保持部が保持したアナログ信号それぞれを並列にデジタル信号に変換すること
を特徴とする請求項１乃至４のいずれか１項に記載の光電変換素子。
【請求項６】
前記複数の信号保持部は、
それぞれサンプル・ホールド回路であること
を特徴とする請求項５に記載の光電変換素子。
【請求項７】
前記複数の信号保持部は、
前記複数の受光素子が受光可能な光の光路を遮らない位置に配置されていること
を特徴とする請求項５又は６に記載の光電変換素子。
【請求項８】
前記複数の信号保持部は、
電荷を蓄積させる光の色ごとに、一方向に配列された前記複数の受光素子に沿って配列されていること
を特徴とする請求項７に記載の光電変換素子。
【請求項９】
前記複数のＡＤ変換部及び前記パラレルシリアル変換部は、
前記複数の受光素子が受光可能な光の光路を遮らない位置に配置されていること
を特徴とする請求項１乃至８のいずれか１項に記載の光電変換素子。
【請求項１０】
前記パラレルシリアル変換部に対し、選択したデジタル信号のみを出力させるよう制御する制御部をさらに有すること
を特徴とする請求項１乃至９のいずれか１項に記載の光電変換素子。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の光電変換素子を有すること
を特徴とする画像読取装置。
【請求項１２】
副走査方向の画像読取を開始するタイミングが前記複数のＡＤ変換部の動作と同期していること
を特徴とする請求項１１に記載の画像読取装置。
【請求項１３】
請求項１１又は１２に記載の画像読取装置と、
前記画像読取装置が読取った画像を形成する画像形成部と、
を有することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換素子、画像読取装置及び画像形成装置に関する。
【背景技術】
【０００２】
原稿を読取る画像読取装置は、例えば原稿からの反射光を光電変換し、画像を示すアナログ信号をデジタル信号に変換して、画像データの補正及び転送などを行う。従来、画像読取装置では、ＥＭＩ（不要輻射）の問題を解決するために、周波数拡散クロックＩＣ（Spread  Spectrum  Clock  Generator）を用いてデバイスを駆動する場合がある。しかし、ＣＣＤやＣＭＯＳセンサに周波数拡散クロックを使用すると、周波数拡散による周期的なノイズが発生してしまうことがある。
【０００３】
そこで、周波数拡散による周期的なノイズを防止するために、例えば特許文献１には、タイミング回路をアナログ系クロック発生回路とデジタル系クロック発生回路に分け、アナログ系発生回路では基準クロック発信器からの基準クロックを用い、かつ、デジタル系クロック発生回路ではＳＳＧからのスペクトラム拡散クロックを用いる画像読取装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、処理を高速化すると、不要輻射などによるノイズを十分に抑えることができない場合があった。
【０００５】
本発明は、上記に鑑みてなされたものであって、不要輻射などによるノイズを抑えることができる光電変換素子、画像読取装置及び画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、複数の受光素子が蓄積した電荷量を示すアナログ信号それぞれを並列にデジタル信号に変換する複数のＡＤ変換部と、前記複数のＡＤ変換部が並列に変換したデジタル信号をパラレルシリアル変換するパラレルシリアル変換部と、を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、不要輻射などによるノイズを抑えることができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、ＣＣＤイメージセンサを用いた画像読取装置の概略を例示する構成図である。
【図２】図２は、図１に示した画像読取装置の動作のタイミングを示すタイミングチャートである。
【図３】図３は、ＣＭＯＳイメージセンサを用いた画像読取装置の概略を例示する構成図である。
【図４】図４は、図３に示した画像読取装置の動作のタイミングを示すタイミングチャートである。
【図５】図５は、実施形態にかかる光電変換素子の構成を示す構成図である。
【図６】図６は、光電変換素子の動作のタイミングを示すタイミングチャートである。
【図７】図７は、光電変換素子の第１変形例の構成を示す構成図である。
【図８】図８は、光電変換素子の第１変形例の動作のタイミングを示すタイミングチャートである。
【図９】図９は、光電変換素子の第２変形例の構成を示す構成図である。
【図１０】図１０は、光電変換素子の第２変形例の動作のタイミングを示すタイミングチャートである。
【図１１】図１１は、光電変換素子におけるサンプル・ホールド回路の配置例と、比較例とを示す図である。
【図１２】図１２は、光電変換素子の第３変形例の構成を示す構成図である。
【図１３】図１３は、図５に示した光電変換素子の動作例と、光電変換素子の第３変形例の動作例とを示す図である。
【図１４】図１４は、実施形態にかかる光電変換素子のいずれかを有する画像読取装置を備えた画像形成装置の概要を示す図である。
【発明を実施するための形態】
【０００９】
まず、本発明をするに至った背景について説明する。図１は、ＣＣＤ（CCD  image  sensor）イメージセンサを用いた画像読取装置１の概略を例示する構成図である。画像読取装置１は、光電変換素子１０、ドライバ１２、ＡＦＥ（Analog  Front  End）１４及びタイミング制御部（ＴＧ：Timing  Generator）１６を有する。
【００１０】
タイミング制御部１６は、基準クロック（ＣＬＫ）を用いてＣＣＤ駆動信号（ＰＨ１、ＰＨ２、ＰＨ２Ｂ、ＲＳ、ＣＰ、ＳＨ）を生成し、ドライバ１２にＣＣＤ駆動信号を供給する。また、タイミング制御部１６は、基準クロック（ＣＬＫ）を用いてＡＦＥ駆動信号（ＡＤＣＫ、ＬＶＣＫ）を生成し、ＡＦＥ１４にＡＦＥ駆動信号を供給する。駆動信号の振幅は３．３Ｖである。
【００１１】
ドライバ１２は、ＣＣＤ駆動信号を受入れて振幅を５Ｖに変換する電圧変換を行い、光電変換素子１０を駆動する。
【００１２】
光電変換素子１０は、ＮＭＯＳプロセスによって形成されたＣＣＤリニアイメージセンサであり、例えば一方向に並ぶ７０００画素（Ｐｉｘ１〜Ｐｉｘ７０００）として受光する７０００個の受光素子（フォトダイオード：ＰＤ）１００を有する。また、光電変換素子１０は、シリアルレジスタ１０２、電荷検出部（Ｃｆｊ）１０４及び出力バッファ１０６を有する。
【００１３】
光電変換素子１０は、各受光素子１００が入射された光を電荷として蓄積し、シリアルレジスタ１０２に電荷を転送する。シリアルレジスタ１０２は、各画素の信号電荷を１画素ずつ電荷検出部１０４へ転送する。電荷検出部１０４は、転送された電荷（電荷量）を電圧に変換し、出力バッファ１０６に対して出力する。出力バッファ１０６は、電荷検出部１０４から受入れた電圧をアナログ信号としてＡＦＥ１４に対して出力する。
【００１４】
ＡＦＥ１４は、増幅部（ＰＧＡ：Programmable  Gain  Amplifier）１４０、ＡＤ変換部（ＡＤＣ）１４２及びＬＶＤＳ（Low  voltage  differential  signaling）１４４を有する。増幅部１４０は、光電変換素子１０が出力したアナログ信号を増幅し、ＡＤ変換部１４２に対して出力する。ＡＤ変換部１４２は、増幅部１４０から受入れたアナログ信号を１０ｂｉｔのデジタル信号に変換し、ＬＶＤＳ１４４に対して出力する。ＬＶＤＳ１４４は、差動信号によってデジタル信号（画像データ）を図示しない画像処理部へ転送する。
【００１５】
ここで、画像読取装置１は、ＬＶＤＳ１４４などが高速動作をしていることにより、不要輻射（ＥＭＩ）が問題となることがある。不要輻射を抑えるために、画像読取装置１は、例えば基準クロック（ＣＬＫ）に周波数拡散クロック（SSC：Spectrum  Spread  Clock）が用いられる。この場合、ＣＣＤ駆動信号も周波数拡散クロックを用いて生成されることとなり、光電変換素子１０の駆動タイミングが周期的に変化して、画像信号レベルが変動することがある。その結果、画像に周期的なスジが発生するという問題が生じることがある。
【００１６】
画像に生じるスジの問題を解決するため、周波数拡散クロックによるスジを補正する技術がしられている。また、上述したように、画像スジを発生させるアナログ領域（ＰＤ〜ＡＤＣまで）を非周波数拡散クロックで駆動し、不要輻射の主要因となるデジタル領域（ＡＤＣよりも後段、図１ではＬＶＤＳ１４４）を周波数拡散クロックで駆動する技術も知られている。
【００１７】
しかし、周波数拡散クロックによるスジを補正する技術では、完全にスジを補正できないことがある。また、上述した周波数拡散クロックと非周波数拡散クロックとを使い分ける技術では、不要輻射によるノイズを十分に抑えることができないことがある。これは、ＣＣＤの駆動に周波数拡散クロックを用いていないため、ＣＣＤの駆動に起因する不要輻射を低減できないことによる。つまり、ＣＣＤを高速で駆動し、さらに電荷転送を行うシフトレジスタの駆動負荷が大きいことにより、不要輻射が生じている。
【００１８】
図２は、図１に示した画像読取装置１の動作のタイミングを示すタイミングチャートである。上述したように、タイミング制御部１６は、基準クロック（ＣＬＫ）を用いてＣＣＤ駆動信号を生成する。
【００１９】
まず、タイミング制御部１６は、ラインの読取りの開始に先立ってＳＨをＯＮにし、受光素子１００に蓄積された電荷をシリアルレジスタ１０２に転送する。シリアルレジスタ１０２は、転送された電荷をＰＨ１、ＰＨ２によって１画素ずつ次段に転送する。その後、シリアルレジスタ１０２は、最終段においてＰＨ２Ｂによって電荷を電荷検出部１０４へ転送する。
【００２０】
電荷検出部１０４は、転送された電荷を電圧に変換する。出力バッファ１０６は、電圧に変換された画像信号を外部へ出力する。なお、ＲＳは、電荷検出部１０４に電荷が転送される前に、直前画素の電荷をリセットする信号である。ＣＰは、リセット後の信号レベルを任意の基準電圧に設定するための信号である。
【００２１】
また、ｌｓｙｎｃは、ライン同期信号であり、画像読取装置１の主走査方向１ラインの周期を示す。受光素子１００は、１ラインの周期の間は電荷蓄積を行っており、電荷蓄積開始のタイミングは全画素同時である（グローバルシャッタ）。
【００２２】
ＰＧＡＣＫ、ＡＤＣＫ及びＬＶＣＫは、それぞれ増幅部１４０、ＡＤ変換部１４２及びＬＶＤＳ１４４を駆動するクロックである。ＡＦＥ１４は、光電変換素子１０から出力されたアナログ信号（画素データ）を順次デジタル信号に変換し、高速シリアル信号として後段に出力する。
【００２３】
図２に示した動作は、少なくとも全画素（Ａ３サイズ：約７０００画素）が出力されるまで行われ、ＰＨ１、ＰＨ２、ＰＨ２Ｂ、ＲＳ、ＣＰは、例えば数ＭＨｚ〜数十ＭＨｚである。シリアルレジスタ１０２の駆動負荷が大きいので、ＰＨ１及びＰＨ２は、電流変化が大きくなる。つまり、この電流変化に起因するＥＭＩが問題となる。
【００２４】
次に、ＣＭＯＳイメージセンサを用いた画像読取装置２について説明する。図３は、ＣＭＯＳイメージセンサを用いた画像読取装置２の概略を例示する構成図である。画像読取装置２は、光電変換素子２０、ＡＦＥ（Analog  Front  End）２２及びタイミング制御部（ＴＧ：Timing  Generator）２４を有する。
【００２５】
タイミング制御部２４は、基準クロック（ＣＬＫ）を用いて駆動信号（ＴＳ、ＲＳ、Ｇ、Ｓ）を生成し、光電変換素子２０に駆動信号を供給する。また、タイミング制御部２４は、基準クロック（ＣＬＫ）を用いてＡＦＥ駆動信号（ＰＧＡＣＫ、ＡＤＣＫ、ＬＶＣＫ）を生成し、ＡＦＥ２２にＡＦＥ駆動信号を供給する。
【００２６】
光電変換素子２０は、ＣＭＯＳリニアイメージセンサであり、例えば一方向に並ぶ７０００個（Ｐｉｘ１〜Ｐｉｘ７０００）の画素ごとに、受光する受光素子（フォトダイオード：ＰＤ）２００、電荷検出部（Ｃｆｊ）２０２、増幅部（ＧＡ：Gain  Amplifier）２０４及びスイッチ（ＳＷ）２０６を有する。つまり、光電変換素子２０は、受光素子２００、電荷検出部２０２、増幅部２０４及びスイッチ２０６をそれぞれ７０００個ずつ有する。また、光電変換素子２０は、アナログバス２０８及び出力バッファ２１０を有する。
【００２７】
光電変換素子２０は、各受光素子２００が入射された光を電荷として蓄積し、電荷検出部２０２に電荷を転送する。電荷検出部２０２は、転送された電荷（電荷量）を電圧に変換し、増幅部２０４に対して出力する。増幅部２０４は、電圧（アナログ信号）を増幅し、スイッチ２０６に対して出力する。
【００２８】
７０００個の各スイッチ２０６は、タイミング制御部２４の制御に応じて画素ごとに順次に動作し、アナログバス２０８を介して電圧（アナログ信号）を出力バッファ２１０に対して出力する。スイッチ２０６を駆動する駆動信号（Ｓ[ｎ]）は、１ラインの処理期間に画素ごとに１回ＯＮする信号となる。ただし、複数画素のスイッチ２０６は、同時にＯＮになることはできない。よって、スイッチ２０６は、画素ごとに僅かにＯＮになるタイミングが異なる。
【００２９】
つまり、７０００個のスイッチ２０６を駆動する信号（Ｓ[７０００：１]）は、１ラインの処理期間に画素ごとに１回アサートする信号であり、その信号数は画素数分だけ存在する。同様に、受光素子２００が蓄積した電荷を電荷検出部２０２へ転送するための信号（ＴＳ[７０００：１]）、電荷検出部２０２をリセットする信号（ＲＳ[７０００：１]）、及び増幅部２０４を駆動する信号（Ｇ[７０００：１]）も、１ラインの処理期間に画素ごとに１回アサートする信号であり、その信号数は画素数分だけ存在する。
【００３０】
出力バッファ２１０は、画素ごとにアナログバス２０８を介して受入れた電圧をアナログ信号としてＡＦＥ２２に対して出力する。
【００３１】
ＡＦＥ２２は、増幅部（ＰＧＡ：Programmable  Gain  Amplifier）２２０、ＡＤ変換部（ＡＤＣ）２２２及びＬＶＤＳ（Low  voltage  differential  signaling）２２４を有する。増幅部２２０は、光電変換素子２０が出力したアナログ信号を増幅し、ＡＤ変換部２２２に対して出力する。ＡＤ変換部２２２は、増幅部２２０から受入れたアナログ信号を１０ｂｉｔのデジタル信号に変換し、ＬＶＤＳ２２４に対して出力する。ＬＶＤＳ２２４は、差動信号によってデジタル信号（画像データ）を図示しない画像処理部へ転送する。
【００３２】
また、ＣＭＯＳイメージセンサを用いた画像読取装置２も、ＣＣＤを用いた画像読取装置１と同様に、ＥＭＩが問題となる。例えば、ＣＭＯＳイメージセンサでは、ある程度大きな負荷を持つスイッチや、アナログバスを高速に駆動することが不要輻射の原因となる。また、画像読取装置２においても、基準クロック（ＣＬＫ）に周波数拡散クロック（ＳＳＣ）が用いられると、周波数拡散クロックによる周期的な画像スジが発生する。アナログ領域（ＰＤ〜ＡＤＣまで）が高速に駆動（画素周波数で駆動）されるためである。
【００３３】
なお、一般にはＣＣＤのシフトレジスタよりもＣＭＯＳイメージセンサのスイッチの方が負荷は小さい。しかし、ＣＭＯＳイメージセンサでは高速駆動による信号劣化を抑える（回路の高速性を確保する）ため、スイッチのサイズを大きくする傾向にある。また、ＣＭＯＳイメージセンサでは、アナログバス幅も広く確保されるため、寄生容量が大きくなり、負荷が必然的に増大する。
【００３４】
図４は、図３に示した画像読取装置２の動作のタイミングを示すタイミングチャートである。上述したように、タイミング制御部２４は、基準クロック（ＣＬＫ）を用いて駆動信号を生成する。
【００３５】
まず、タイミング制御部２４は、ラインの読取りの開始に先立ってＲＳをＯＦＦにする。ＲＳは、電荷検出部２０２の電荷をリセットする信号である。タイミング制御部２４は、通常時には電荷検出部２０２をリセット状態とするが、画素信号を読出す期間にはリセット状態を解除する。
【００３６】
タイミング制御部２４は、電荷検出部２０２のリセット状態を解除した後に、電荷転送信号（ＴＳ）をＯＮにすることにより、受光素子２００から電荷検出部２０２へ電荷を転送させる。電荷検出部２０２は、転送された電荷（電荷量）を電圧に変換する。
【００３７】
次に、タイミング制御部２４は、増幅制御信号（Ｇ）をＯＮにすることにより、電圧に変換されたアナログ信号を増幅部２０４に増幅させる。そして、タイミング制御部２４は、スイッチ制御信号（Ｓ）をＯＮにすることにより、アナログ信号（画素データ）をアナログバス２０８に出力させる。
【００３８】
アナログバス２０８は、全画素の出力が接続されたバスであり、あるタイミングでは任意の１画素の出力のみが接続され、他の画素の出力はスイッチ２０６によって非接続状態となっている。このように、全ての画素のアナログ信号は、いずれもアナログバス２０８を介して出力バッファ２１０へ出力される。また、出力バッファ２１０は、画素ごとにアナログバス２０８を介して受入れたアナログ信号をＡＦＥ２２に対して出力する。
【００３９】
その後、タイミング制御部２４は、スイッチ制御信号（Ｓ）をＯＦＦにすることによってスイッチ２０６を閉じさせ、次の画素の処理を行う。タイミング制御部２４は、この一連の動作を全画素の信号が出力されるまで行う。つまり、ＴＳ[ｎ]、ＲＳ[ｎ]、Ｇ[ｎ]及びＳ[ｎ]（ｎは１〜７０００の値）は１画素周期ずつずれており、上記の一連の動作は約７０００回行われる。
【００４０】
なお、ｌｓｙｎｃは、ライン同期信号であり、画像読取装置２の主走査方向１ラインの周期を示す。ＰＧＡＣＫ、ＡＤＣＫ及びＬＶＣＫは、それぞれ増幅部２２０、ＡＤ変換部２２２及びＬＶＤＳ２２４を駆動するクロックである。ＡＦＥ２２は、光電変換素子２０から出力されたアナログ信号（画素データ）を順次デジタル信号に変換し、高速シリアル信号として後段に出力する。
【００４１】
図４に示した１〜７０００画素の動作は、それぞれ１ラインに１回の動作であるため、１画素あたりの駆動負荷がＣＣＤイメージセンサに比べると小さい。しかし、１ラインの動作において、１画素ごとに全画素の動作が行われるため、光電変換素子２０全体では数ＭＨｚ〜数十ＭＨｚの画素周波数で画素を駆動していることに相当する。即ち、ＣＣＤイメージセンサが画素周波数のクロックで７０００画素を駆動しているのに対し、ＣＭＯＳイメージセンサは、画素周波数１クロック分の動作を７０００回駆動（７０００本の信号で駆動）しているためである。
【００４２】
（実施形態）
次に、光電変換素子の実施形態を詳細に説明する。図５は、実施形態にかかる光電変換素子３ａの構成を示す構成図である。光電変換素子３ａは、ＣＭＯＳリニアイメージセンサであり、アナログ処理部３０ａ、パラレルシリアル変換部３２、ＬＶＤＳ（Low  voltage  differential  signaling）３４及びタイミング制御部（ＴＧ：Timing  Generator）３６ａを有する。
【００４３】
タイミング制御部３６ａは、第１クロック生成部３６０及び第２クロック生成部３６２を有する。第１クロック生成部３６０は、基準クロック（ＣＬＫ）を用いて、周波数拡散クロック（ＳＳＣ：Spread  Spectrum  Clock）である駆動信号（ＳＣＫ、ＬＶＣＫ）を生成する。そして、第１クロック生成部３６０は、駆動信号ＳＣＫによってパラレルシリアル変換部３２を駆動し、駆動信号ＬＶＣＫによってＬＶＤＳ３４を駆動する。
【００４４】
第２クロック生成部３６２は、基準クロック（ＣＬＫ）を用いて、非周波数拡散クロック（Ｎｏｎ−ＳＳＣ：Non-Spread  Spectrum  Clock）である駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）及びライン同期信号（ｌｓｙｎｃ）を生成する。そして、第２クロック生成部３６２は、駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）によってアナログ処理部３０ａを駆動する。また、第２クロック生成部３６２は、ライン同期信号（ｌｓｙｎｃ）を図示しない画像読取装置に含まれる画像処理部などに供給する。なお、第２クロック生成部３６２は、駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）をライン同期信号（ｌｓｙｎｃ）に同期させるように生成する。
【００４５】
アナログ処理部３０ａは、例えば一方向に並ぶ７０００個（Ｐｉｘ１〜Ｐｉｘ７０００）の画素ごとに、受光する受光素子（フォトダイオード：ＰＤ）３００、電荷検出部（Ｃｆｊ）３０２、増幅部（ＰＧＡ：Programmable  Gain  Amplifier）３０４及びＡＤ変換部３０６を有する。つまり、光電変換素子３ａは、受光素子３００、電荷検出部３０２、増幅部３０４及びＡＤ変換部３０６をそれぞれ７０００個ずつ有する。
【００４６】
光電変換素子３ａは、各受光素子３００が入射された光を電荷として蓄積し、電荷検出部３０２に電荷を転送する。電荷検出部３０２は、転送された電荷（電荷量）を電圧に変換し、増幅部３０４に対して出力する。増幅部３０４は、電圧（アナログ信号）を増幅し、ＡＤ変換部３０６に対して出力する。ＡＤ変換部３０６は、増幅部３０４から受入れた画素データであるアナログ信号を１０ｂｉｔのデジタル信号に変換し、変換したデジタル信号をパラレルシリアル変換部３２に対して出力する。
【００４７】
パラレルシリアル変換部３２は、例えば７０００個のＡＤ変換部３０６が出力したデジタル信号をパラレルシリアル変換し、シリアルデータに変換した各画素データをＬＶＤＳ３４に対して出力する。ここで、パラレルシリアル変換部３２は、例えばメモリなどを含んで構成されており、周波数変換を行っている。即ち、パラレルシリアル変換部３２は、ＡＤ変換部３０６それぞれから１０ｂｉｔのデジタルデータを受入れる周期よりも短い周期の駆動信号ＳＣＫに同期してシリアルデータを出力する。
【００４８】
ＬＶＤＳ３４は、パラレルシリアル変換部３２から受入れたデジタルデータを差動信号によって外部へ出力する。
【００４９】
このように、光電変換素子３ａは、受光素子３００、電荷検出部３０２、増幅部３０４及びＡＤ変換部３０６を画素ごとに有しており、受光からＡＤ変換までの全画素の処理を並列に行う。従って、光電変換素子１０（図１）及び光電変換素子２０（図３）が数ＭＨｚ〜数十ＭＨｚの動作周波数で行う処理を、光電変換素子３ａは、数ＫＨｚ〜数十ＫＨｚの動作周波数（約１／１０００）で処理することが可能である。
【００５０】
一般に、不要輻射などによってノイズが発生する周波数帯域は数ＭＨｚ〜数ＧＨｚであり、基本周波数の数倍〜数十倍の高調波が問題となる。光電変換素子３ａは、アナログ処理部３０ａの基本周波数を数ＫＨｚ〜数十ＫＨｚにされることにより、不要輻射などによるノイズの発生を大幅に低減することができる。また、光電変換素子３ａは、アナログ処理部３０ａに対して周波数拡散クロックを供給していないので、読取った画像に周期性のノイズが発生することも抑えることができる。
【００５１】
また、パラレルシリアル変換部３２は、各ＡＤ変換部３０６からパラレルに出力される画素データをシリアルデータに変換し、ＬＶＤＳ３４に対して出力している。つまり、パラレルシリアル変換部３２及びＬＶＤＳ３４は、光電変換素子１０（図１）及び光電変換素子２０（図３）などと同じ画素周波数で動作することになる。ただし、パラレルシリアル変換部３２及びＬＶＤＳ３４は、周波数拡散クロックである駆動信号（ＳＣＫ、ＬＶＣＫ）によって駆動されており、不要輻射などによるノイズの発生を低減することができる。
【００５２】
なお、光電変換素子３ａは、Ｒ，Ｇ，Ｂなどの光の色ごとに、それぞれアナログ処理部３０ａ、パラレルシリアル変換部３２及びＬＶＤＳ３４が設けられてもよい。即ち、光電変換素子３ａは、２１０００画素（７０００画素×３色）を同時並行処理するように構成されてもよい。
【００５３】
また、光電変換素子３ａは、例えば同色の画素において、２画素に１つの増幅部３０４及びＡＤ変換部３０６を設け、１０５００画素（３５００画素×３色）を同時並行処理するように構成されてもよい。また、光電変換素子３ａは、各色（例えばＲ，Ｇ，Ｂ）それぞれ１画素ずつからなる３画素に１つの増幅部３０４及びＡＤ変換部３０６を設け、７０００画素（７０００画素×１）を同時並行処理するように構成されてもよい。
【００５４】
また、光電変換素子３ａは、各画素に対して同時並行処理を行うため、各画素に対する駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）がそれぞれ共通にされている。つまり、光電変換素子３ａは、光電変換素子２０（図３）に対する駆動信号（ＴＳ、ＲＳ、Ｇ、Ｓ）のような画素数（約７０００画素）分の駆動信号を備える必要がなく、駆動信号それぞれが１本であり、回路規模を小さくすることが可能である。
【００５５】
また、上述したように、第２クロック生成部３６２は、非周波数拡散クロックである駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）をライン同期信号（ｌｓｙｎｃ）に同期させるように生成している。各受光素子３００は、ライン同期信号に同期して電荷の蓄積を開始する。また、光電変換素子３ａが出力するライン同期信号（ｌｓｙｎｃ）を用いて画像読取を行う画像読取装置では、副走査方向の画像読取を開始するタイミングがアナログ処理部３０ａの動作と同期する。従って、アナログ処理部３０ａにおける電荷蓄積時間、及びアナログ処理部３０ａによる画像読取を開始するタイミングは、周波数拡散の影響を受けない。即ち、光電変換素子３ａは、ライン毎に画像レベルが変動するライン変動と、ライン同期ずれとを抑えることができる。
【００５６】
図６は、光電変換素子３ａの動作のタイミングを示すタイミングチャートである。上述したように、タイミング制御部３６ａは、基準クロック（ＣＬＫ）を用いて、周波数拡散クロックである駆動信号（ＳＣＫ、ＬＶＣＫ）、並びに非周波数拡散クロックである駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）及びライン同期信号（ｌｓｙｎｃ）を生成する。
【００５７】
光電変換素子３ａは、駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）により、全画素において同時に処理を行う。まず、タイミング制御部３６ａは、ラインの読取りの開始に先立ってＲＳをＯＦＦにする。ＲＳは、電荷検出部３０２の電荷をリセットする信号である。タイミング制御部３６ａは、通常時には電荷検出部３０２をリセット状態とするが、画素信号を読出す期間にはリセット状態を解除する。
【００５８】
タイミング制御部３６ａは、電荷検出部３０２のリセット状態を解除した後に、電荷転送信号（ＴＳ）をＯＮにすることにより、受光素子３００から電荷検出部３０２へ電荷を転送させる。電荷検出部３０２は、転送された電荷（電荷量）を電圧に変換する。
【００５９】
次に、タイミング制御部３６ａは、ＰＧＡＣＫをＯＮにすることにより、電圧に変換されたアナログ信号を増幅部３０４に増幅させる。そして、タイミング制御部３６ａは、ＡＤＣＫをＯＮにすることにより、ＡＤ変換部３０６にアナログ信号（画素データ）をデジタル信号へ変換させる。ＡＤ変換部３０６がアナログ信号を１０ｂｉｔのデジタル信号に変換するので、ＡＤＣＫは１ライン期間に１０回程度ＯＮするクロックにされている。
【００６０】
パラレルシリアル変換部３２は、各ＡＤ変換部３０６がデジタルデータに変換した全画素データをそれぞれメモリ（不図示）に保持する。パラレルシリアル変換部３２は、メモリに保持した全画素データを、シリアライズクロック（ＳＣＫ）に同期させて順次にＬＶＤＳ３４へ出力する。ＬＶＤＳ３４は、シリアルデータにされた全画素データをＬＶＣＫに同期させて出力する。
【００６１】
なお、第１クロック生成部３６０は、例えば周波数拡散された基準クロック（ｓｓｃｋ）をまず生成し、基準クロック（ｓｓｃｋ）を用いて駆動信号（ＳＣＫ、ＬＶＣＫ）を生成する。また、第２クロック生成部３６２は、例えば周波数拡散されていない基準クロック（ｒｅｆｃｋ）をまず生成し、基準クロック（ｒｅｆｃｋ）を用いて駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）及びライン同期信号（ｌｓｙｎｃ）を生成する。
【００６２】
このように、アナログ処理部３０ａを駆動する駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）は、１ラインに１回ＯＮ（ＡＤＣＫは１０回程度ＯＮ）するような信号であり、周波数帯域が数ＫＨｚ〜数十ＫＨｚと低い。
【００６３】
このように、光電変換素子３ａは、アナログ処理部３０ａが並列して処理を行うので、アナログ処理部３０ａの駆動周波数を下げることができ、不要輻射などによるノイズを抑えることができる。また、光電変換素子３ａは、アナログ処理部３０ａが駆動周波数を下げられた非周波数拡散クロックによって駆動されるので、周波数拡散による周期性のスジが読取った画像に生じることを抑えることができる。また、光電変換素子３ａは、パラレルシリアル変換部３２及びＬＶＤＳ３４が周波数拡散クロックによって駆動されるので、不要輻射などによるノイズを抑えることができる。
【００６４】
（第１変形例）
次に、光電変換素子３ａの第１変形例について説明する。図７は、光電変換素子３ａの第１変形例（光電変換素子３ｂ）の構成を示す構成図である。なお、図７に示した光電変換素子３ｂにおいて、図５に示した光電変換素子３ａを構成する部分と実質的に同一の部分には同一の符号が付してある。
【００６５】
光電変換素子３ｂは、ＣＭＯＳリニアイメージセンサであり、アナログ処理部３０ａ、パラレルシリアル変換部３２、ＬＶＤＳ３４及びタイミング制御部（ＴＧ：Timing  Generator）３６ｂを有する。
【００６６】
タイミング制御部３６ｂは、クロック生成部３６４を有する。クロック生成部３６４は、基準クロック（ＣＬＫ）を用いて、周波数拡散クロックである駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ、ＳＣＫ、ＬＶＣＫ）及びライン同期信号（ｌｓｙｎｃ）を生成する。そして、クロック生成部３６４は、ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫによってアナログ処理部３０ａを駆動し、ＳＣＫによってパラレルシリアル変換部３２を駆動し、ＬＶＣＫによってＬＶＤＳ３４を駆動する。また、クロック生成部３６４は、ライン同期信号（ｌｓｙｎｃ）を図示しない画像読取装置に含まれる画像処理部などに供給する。なお、クロック生成部３６４は、例えば周波数拡散された基準クロック（ｓｓｃｋ）をまず生成し、基準クロック（ｓｓｃｋ）を用いて駆動信号及びライン同期信号を生成する。また、クロック生成部３６４は、駆動信号（ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫ）をライン同期信号（ｌｓｙｎｃ）に同期させるように生成する。
【００６７】
クロック生成部３６４が生成するＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫの周波数は、タイミング制御部３６ａと同様に、ＳＣＫ、ＬＶＣＫの周波数よりも下げられている。ＴＳ、ＲＳ、ＰＧＡＣＫ、ＡＤＣＫの周波数が下げられたことにより、受光素子３００、電荷検出部３０２、増幅部３０４及びＡＤ変換部３０６の動作タイミングのマージンは大幅に向上している。
【００６８】
光電変換素子３ｂは、アナログ処理部３０ａの動作周波数が下げられているので、動作周波数が高い場合に問題となっていた周波数拡散によるアナログ処理部３０ａのタイミング変動の影響は低減されている。即ち、周波数拡散によるタイミング変動によって読取画像に生じる周期性のスジが許容されるレベルに低減される場合には、必ずしもアナログ処理部３０ａを非周波数拡散クロックによって駆動する必要がない。
【００６９】
つまり、光電変換素子３ｂは、光電変換素子３ａが具備して非周波数拡散クロックを生成する第２クロック生成部３６２を有していないので、光電変換素子３ａよりも回路規模が小さい。
【００７０】
図８は、光電変換素子３ａの第１変形例（光電変換素子３ｂ）の動作のタイミングを示すタイミングチャートである。図８に示すように、光電変換素子３ｂは、非周波数拡散クロックが用いられておらず、周波数拡散された基準クロック（ｓｓｃｋ）に同期した動作となっている点が光電変換素子３ａとは異なる。
【００７１】
（第２変形例）
次に、光電変換素子３ａの第２変形例について説明する。図９は、光電変換素子３ａの第２変形例（光電変換素子３ｃ）の構成を示す構成図である。なお、図９に示した光電変換素子３ｃにおいて、図５に示した光電変換素子３ａを構成する部分と実質的に同一の部分には同一の符号が付してある。
【００７２】
光電変換素子３ｃは、ＣＭＯＳリニアイメージセンサであり、アナログ処理部３０ｂ、パラレルシリアル変換部３２、ＬＶＤＳ３４及びタイミング制御部（ＴＧ：Timing  Generator）３６ｃを有する。
【００７３】
タイミング制御部３６ｃは、第１クロック生成部３６０及び第２クロック生成部３６６を有する。第２クロック生成部３６６は、基準クロック（ＣＬＫ）を用いて、非周波数拡散クロックである駆動信号（ＴＳ、ＲＳ、ＳＨＣＫ、ＰＧＡＣＫ、ＡＤＣＫ）及びライン同期信号（ｌｓｙｎｃ）を生成する。そして、第２クロック生成部３６６は、駆動信号（ＴＳ、ＲＳ、ＳＨＣＫ、ＰＧＡＣＫ、ＡＤＣＫ）によってアナログ処理部３０ｂを駆動する。また、第２クロック生成部３６６は、ライン同期信号（ｌｓｙｎｃ）を図示しない画像読取装置に含まれる画像処理部などに供給する。なお、第２クロック生成部３６６は、駆動信号（ＴＳ、ＲＳ、ＳＨＣＫ、ＰＧＡＣＫ、ＡＤＣＫ）をライン同期信号（ｌｓｙｎｃ）に同期させるように生成する。
【００７４】
アナログ処理部３０ｂは、例えば一方向に並ぶ７０００個（Ｐｉｘ１〜Ｐｉｘ７０００）の画素ごとに、受光する受光素子（フォトダイオード：ＰＤ）３００、電荷検出部（Ｃｆｊ）３０２、サンプル・ホールド回路（信号保持部）３０８、増幅部（ＰＧＡ：Programmable  Gain  Amplifier）３０４及びＡＤ変換部３０６を有する。つまり、光電変換素子３ｂは、受光素子３００、電荷検出部３０２、サンプル・ホールド回路３０８、増幅部３０４及びＡＤ変換部３０６をそれぞれ７０００個ずつ有する。
【００７５】
電荷検出部３０２は、転送された電荷（電荷量）を電圧に変換し、サンプル・ホールド回路３０８に対して出力する。サンプル・ホールド回路３０８は、電荷検出部３０２から受入れた電圧をサンプル・ホールド（保持）し、駆動信号ＳＨＣＫに応じて増幅部３０４に対して出力する。
【００７６】
第２クロック生成部３６６が生成するＴＳ、ＲＳ、ＳＨＣＫ、ＰＧＡＣＫ、ＡＤＣＫの周波数は、タイミング制御部３６ａと同様に、ＳＣＫ、ＬＶＣＫの周波数よりも下げられている。アナログ処理部３０ｂは、動作周波数が下げられることによってタイミングマージンが増加しているが、１画像データに対する動作時間が長くなっている。例えば、光電変換素子２０の１画像データに対する動作時間がｎＳオーダーであるとすると、アナログ処理部３０ｂの動作時間はμＳオーダーとなる。よって、アナログ処理部３０ｂ内でのリークによる信号レベルの変動が大きくなることも考えられる。アナログ処理部３０ｂでのリークによる信号レベルの変動が大きくなり、画素ごとに変動がことなると、読取画像に縦スジを発生させることも考えられる。つまり、サンプル・ホールド回路３０８は、信号レベルが小さい電荷検出部３０２の出力がリークによって変動することを防止している。よって、光電変換素子３ｃは、リークによって読取画像に縦スジが発生することを防止することができる。サンプル・ホールド回路３０８は、回路規模が小さく、リークを効果的に抑制することができる。
【００７７】
ところで、図３に示した光電変換素子２０は、順次露光方式（ローリングシャッタ）であり、画素ごとに読取っているタイミングが異なるので、読取った画像にスキューが生じる（主走査が斜めに読まれる）ことがある。図９に示した光電変換素子３ｃは、画素ごとに増幅部３０４及びＡＤ変換部３０６を備えて全画素を並列に処理する一括露光（グローバルシャッタ）方式となる。
【００７８】
また、光電変換素子３ｃは、複数画素ごと（例えばＲ，Ｇ，Ｂ１画素ずつとした３画素ごと）に増幅部３０４及びＡＤ変換部３０６を備えるように構成されても、サンプル・ホールド回路３０８が画素ごとに設けられているので、一括露光した信号を保持することができる。その後、光電変換素子３ｃは、複数画素ごとに設けられた増幅部３０４及びＡＤ変換部３０６によって順次に処理を行うことが可能である。つまり、光電変換素子３ｃは、複数画素ごとに増幅部３０４及びＡＤ変換部３０６が設けられるように構成されても、グローバルシャッタ方式の採用が可能となり、読取った画像にスキューが生じることを防止することができる。
【００７９】
なお、増幅部３０４が容量比を用いた構成（容量１から容量２に電荷を移動させることにより電圧増幅を行う方式）である場合には、光電変換素子３ｃは、増幅部３０４の容量及びスイッチをサンプル・ホールド回路としてもよい。
【００８０】
図１０は、光電変換素子３ａの第２変形例（光電変換素子３ｃ）の動作のタイミングを示すタイミングチャートである。図１０に示すように、光電変換素子３ｃは、サンプル・ホールド回路３０８を駆動する駆動信号ＳＨＣＫが設けられている点が光電変換素子３ａとは異なる。
【００８１】
次に、光電変換素子３ｃにおけるサンプル・ホールド回路３０８の配置について説明する。図１１は、光電変換素子３ｃにおけるサンプル・ホールド回路３０８の配置例と、比較例とを示す図である。なお、図１１において、光電変換素子３ｃは、Ｒ，Ｇ，Ｂの光の色ごとに、それぞれアナログ処理部３０ａ、パラレルシリアル変換部３２及びＬＶＤＳ３４が設けられているものとする。
【００８２】
サンプル・ホールド回路３０８は、スイッチ、容量、増幅器などの組み合わせ、又は容量によって構成される。また、サンプル・ホールド回路３０８は、数十〜数百μＳなどの長期間のリークを抑制するためには、その期間に対応する容量が必要となる。つまり、光電変換素子３ｃ（図９）は、光電変換素子３ａ（図５）よりも回路規模が大きい。
【００８３】
図１１（ａ）は、光電変換素子におけるサンプル・ホールド回路の配置の比較例を示す図である。図１１（ａ）に示すように、画素（画素領域）内にフォトダイオード（ＰＤ）などの受光素子以外の回路を構成すると、フォトダイオードの領域が小さくなる。例えば、サンプル・ホールド回路を画素内に配置すると、フォトダイオードの面積を小さくせざるを得ず、開口率が低くなる。ここで、開口率は、光検出効率を表すものとし、主にフォトダイオードの面積によって決められる。図１１（ａ）に示すように、例えば電荷検出部（Ｃｆｊ）及びサンプル・ホールド回路（Ｓ／Ｈ）を画素内に構成すると、フォトダイオードの画素における面積が１／２となる。つまり開口率が１／２となる。
【００８４】
図１１（ｂ）は、光電変換素子３ｃにおけるサンプル・ホールド回路３０８の第１の配置例を示す図である。図１１（ｂ）に示すように、光電変換素子３ｃは、受光素子３００を含む“画素領域”に対し、Ｒ，Ｇ，Ｂの画素領域の列の間に“非画素領域”を設け、“非画素領域”内に各電荷検出部３０２及び各サンプル・ホールド回路３０８が配置されている。つまり、電荷検出部３０２及びサンプル・ホールド回路３０８は、受光素子３００の面積に何ら影響を与えないため、開口率は低下していない。
【００８５】
また、光電変換素子３ｃは、Ｒ，Ｇ，Ｂの画素領域の列の間に１ライン分の非画素領域が設けられており、電荷検出部３０２とサンプル・ホールド回路３０８とがそれぞれ最短距離で接続されている。よって、光電変換素子３ｃは、周辺回路からのノイズの影響を最小限に抑えることができる。
【００８６】
図１１（ｃ）は、光電変換素子３ｃにおけるサンプル・ホールド回路３０８の第２の配置例を示す図である。図１１（ｃ）に示すように、光電変換素子３ｃは、Ｒ，Ｇ，Ｂの受光素子３００が集めて配置された“画素領域”の列（ラインギャップレス）と、Ｒ，Ｇ，Ｂの電荷検出部３０２及びサンプル・ホールド回路３０８が集めて配置された“非画素領域”の列とが設けられてもよい。各電荷検出部３０２及びサンプル・ホールド回路３０８は、図１１（ｃ）において画素領域の列の下側（上側でもよい）に配置される。
【００８７】
図１１（ｄ）は、サンプル・ホールド回路３０８の第１の配置例において、増幅部３０４、ＡＤ変換部３０６及びパラレルシリアル変換部３２の配置も示した図である。図１１（ｄ）に示すように、増幅部３０４、ＡＤ変換部３０６及びパラレルシリアル変換部３２は、図１１（ｂ）に示した各受光素子３００、電荷検出部３０２及びサンプル・ホールド回路３０８とは別の“非画素領域”（図１１において下側（上側でもよい））に設けられている。ここで、増幅部３０４、ＡＤ変換部３０６及びパラレルシリアル変換部３２は、光の色ごとに並べられている各受光素子３００の配列方向と同じ方向に延びるように配置されている。このように、サンプル・ホールド回路３０８以外の回路も受光素子３００が受光可能な光の光路を遮らない位置に配置されることにより、画素に対するほぼ全ての回路による開口率の低下を防止することができる。
【００８８】
なお、図１１においては、受光素子３００が構成されている半導体の層（半導体チップは一般に複数の層で構成される）と同じ層にサンプル・ホールド回路３０８等の回路を構成した例を示しているが、これに限定されない。つまり、サンプル・ホールド回路３０８等は、受光素子３００とは別の層に構成されてもよい。
【００８９】
なお、リニアイメージセンサに対し、エリアイメージセンサは、２次元に画素を敷き詰めて配置しなければならないので、列方向及び行方向を問わず、画素間に非画素領域を設けることは困難である（図１１（ａ）参照）。これに対し、リニアイメージセンサは、１方向に画素を並べた構成であるため、主走査方向には非画素領域を設けることができないが、副走査方向（Ｒ，Ｇ，Ｂの画素列方向）には非画素領域を設けることが可能である。
【００９０】
（第３変形例）
次に、光電変換素子３ａの第３変形例について説明する。図１２は、光電変換素子３ａの第３変形例（光電変換素子３ｄ）の構成を示す構成図である。なお、図１２に示した光電変換素子３ｄにおいて、図９に示した光電変換素子３ｃを構成する部分と実質的に同一の部分には同一の符号が付してある。
【００９１】
光電変換素子３ｄは、ＣＭＯＳリニアイメージセンサであり、アナログ処理部３０ｂ、パラレルシリアル変換部３２ａ、ＬＶＤＳ３４及びタイミング制御部（ＴＧ：Timing  Generator）３６ｄを有する。
【００９２】
タイミング制御部３６ｄは、第１クロック生成部３６０、第２クロック生成部３６６及び読出制御部３６８を有する。読出制御部３６８は、パラレルシリアル変換部３２ａのメモリが保持した画素データから一部の画素データを選択し、選択した画素データをパラレルシリアル変換部３２ａにシリアルデータとして出力させる。例えば、読出制御部３６８は、７０００画素の中から読取対象となる領域の開始画素を示す信号（ｐｉｘ＿ｓｔ）と、読取対象となる領域の終了画素を示す信号（ｐｉｘ＿ｅｎｄ）とをパラレルシリアル変換部３２ａに対して出力する。
【００９３】
パラレルシリアル変換部３２ａは、読出制御部３６８によって選択された画素（領域指定された画素）のデジタル信号をパラレルシリアル変換し、シリアルデータに変換した各画素データをＬＶＤＳ３４に対して出力する。ここで、パラレルシリアル変換部３２ａは、例えばメモリなどを含んで構成されており、周波数変換を行っている。即ち、パラレルシリアル変換部３２ａは、ＡＤ変換部３０６それぞれから１０ｂｉｔのデジタルデータを受入れる周期よりも短い周期の駆動信号ＳＣＫに同期してシリアルデータを出力する。
【００９４】
よって、光電変換素子３ｄは、例えばＡ３幅の画像を読取る場合にはパラレルシリアル変換部３２ａが全画素をパラレルシリアル変換し、Ａ４幅の画像を読取る場合にはパラレルシリアル変換部３２ａがＡ４幅の領域の画素をパラレルシリアル変換する。この場合、タイミング制御部３６ｄは、１ライン周期も画像の領域に応じて短くする。つまり、光電変換素子３ｄは、画像の領域に応じた高速読取を可能にする。
【００９５】
図１３は、図５に示した光電変換素子３ａの動作例と、光電変換素子３ｄ（第３変形例）の動作例とを示す図である。図１３（ａ）は、光電変換素子３ａの動作例を示す図である。光電変換素子３ａは、例えば、Ａ３原稿を読取る場合、有効データである全画素を読取る。また、光電変換素子３ａは、Ａ４原稿を読取る場合であっても、無効データを含む全画素を読取る。
【００９６】
図１３（ｂ）は、光電変換素子３ｄの動作例を示す図である。光電変換素子３ｄは、主走査方向の画素の任意領域を読出すこと（部分読み出し機能）を可能にする。光電変換素子３ｄは、例えば、Ａ３原稿を読取る場合、有効データである全画素を読取る。また、光電変換素子３ｄは、Ａ４原稿を読取る場合、タイミング制御部３６ｄの制御により、画像として無効なデータは読取らずに、有効データであるＡ４幅の画素を読取る。また、光電変換素子３ｄは、タイミング制御部３６ｄが１ライン周期も画像の領域に応じて短くするので、画像の領域に応じた高速読取が可能である。
【００９７】
次に、光電変換素子３ａ〜３ｄのいずれかを有する画像読取装置を備えた画像形成装置について説明する。図１４は、光電変換素子３ａ〜３ｄのいずれかを有する画像読取装置４を備えた画像形成装置５の概要を示す図である。画像形成装置５は、画像読取装置４と画像形成部６とを有する例えば複写機やＭＦＰ（Multifunction  Peripheral）などである。
【００９８】
画像読取装置４は、例えば光電変換素子３ａ（又は光電変換素子３ｂ、３ｃ、３ｄいずれか）、ＬＥＤドライバ４０及びＬＥＤ４２を有する。ＬＥＤドライバ４０は、タイミング制御部３６ａが出力するライン同期信号（ｌｓｙｎｃ）及び図示しない複数のＡＤ変換部３０６の動作に同期して、ＬＥＤ４２を駆動する。ＬＥＤ４２は、原稿に対して光を照射する。光電変換素子３ａは、ライン同期信号（ｌｓｙｎｃ）及び複数のＡＤ変換部３０６の動作に同期して、原稿からの反射光を受光して図示しない複数の受光素子３００が電荷の蓄積を開始する。そして、光電変換素子３ａは、光電変換、ＡＤ変換及びパラレルシリアル変換を行った後に、ＬＶＤＳ３４によって画像データを画像形成部６に対して出力する。
【００９９】
画像形成部６は、処理部６０とプリンタエンジン６２とを有し、処理部６０とプリンタエンジン６２とがインターフェイス（Ｉ／Ｆ）６４を介して接続されている。
【０１００】
処理部６０は、ＬＶＤＳ６００、画像処理部６０２及びＣＰＵ６０４を有する。ＣＰＵ６０４は、光電変換素子３ａなどの画像形成装置５を構成する各部を制御する。
【０１０１】
ＬＶＤＳ３４は、後段のＬＶＤＳ６００に対して画像データ、ライン同期信号（ｌｓｙｎｃ）及び伝送クロックなどを出力する。ＬＶＤＳ６００は、受入れた画像データ、ライン同期信号及び伝送クロックなどをパラレル１０ビットデータに変換する。画像処理部６０２は、変換された１０ビットデータを用いて画像処理を行い、画像データなどをプリンタエンジン６２に対して出力する。プリンタエンジン６２は、受入れた画像データを用いて印刷を行う。
【０１０２】
画像読取装置４は、光電変換素子３ａ（又は光電変換素子３ｂ、３ｃ、３ｄいずれか）を有しているので、読取画像にスジが発生すること、及び不要輻射などによるノイズを抑えることができる。また、画像形成装置５は、光電変換素子３ａ（又は光電変換素子３ｂ、３ｃ、３ｄいずれか）を有しているので、画像読取装置４が読取った画像を印刷しても、印刷画像にスジが発生すること、及び不要輻射などによるノイズを抑えることができる。
【符号の説明】
【０１０３】
３ａ、３ｂ、３ｃ、３ｄ  光電変換素子
３０ａ、３０ｂ  アナログ処理部
３００  受光素子
３０２  電荷検出部
３０４  増幅部
３０６  ＡＤ変換部
３０８  サンプル・ホールド回路
３２、３２ａ  パラレルシリアル変換部
３４  ＬＶＤＳ
３６ａ、３６ｂ、３６ｃ、３６ｄ  タイミング制御部
３６０  第１クロック生成部
３６２、３６６  第２クロック生成部
３６４  クロック生成部
３６８  読出制御部
４  画像読取装置
４０  ＬＥＤドライバ
４２  ＬＥＤ
５  画像形成装置
６  画像形成部
６０  処理部
６００  ＬＶＤＳ
６０２  画像処理部
６０４  ＣＰＵ
６２  プリンタエンジン
６４  インターフェイス（Ｉ／Ｆ）
【先行技術文献】
【特許文献】
【０１０４】
【特許文献１】特開２００１−９４７３４号公報
【図１】
2014138406.tif 000003
【図２】
2014138406.tif 000004
【図３】
2014138406.tif 000005
【図４】
2014138406.tif 000006
【図５】
2014138406.tif 000007
【図６】
2014138406.tif 000008
【図７】
2014138406.tif 000009
【図８】
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【図９】
2014138406.tif 000011
【図１０】
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【図１１】
2014138406.tif 000013
【図１２】
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【図１３】
2014138406.tif 000015
【図１４】
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