(57)【要約】【課題】異なる電圧レベルの複数の電源電圧が供給されるパワーオンリセット回路において、待機時における消費電流を削減すること。【解決手段】パワーオンリセット回路は、第１の電源電圧および第２の電源電圧が印加され、第１のレベルから第２のレベルに変化する第３の電源電圧と所定の参照電圧とを比較し、比較結果に応じた出力電圧を生成するコンパレータ回路と、第３の電源電圧が第１のレベルである場合、コンパレータ回路を非アクティブ状態とするシャットダウン回路と、を備え、コンパレータ回路の出力電圧に基づいてリセット信号を生成する。【選択図】図２
2014138280.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧および第２の電源電圧が印加され、第１のレベルから第２のレベルに変化する第３の電源電圧と所定の参照電圧とを比較し、比較結果に応じた出力電圧を生成するコンパレータ回路と、
前記第３の電源電圧が前記第１のレベルである場合、前記コンパレータ回路を非アクティブ状態とするシャットダウン回路と、を備え、
前記出力電圧に基づいてリセット信号を生成する、パワーオンリセット回路。
【請求項２】
前記シャットダウン回路は、前記第３の電源電圧が前記第１のレベルである場合、前記第１の電源電圧を供給する第１の電源線または前記第２の電源電圧を供給する第２の電源線と、前記コンパレータ回路との間を非接続とする、請求項１に記載のパワーオンリセット回路。
【請求項３】
前記コンパレータ回路は、差動入力段と、
前記差動入力段の出力を受けて前記出力電圧を生成する利得段と、を備え、
前記シャットダウン回路は、前記第３の電源電圧が前記第１のレベルである場合、前記差動入力段および前記利得段をそれぞれ非アクティブ状態とする、請求項２に記載のパワーオンリセット回路。
【請求項４】
前記シャットダウン回路は、前記第３の電源電圧が前記第１のレベルである場合、前記差動入力段および前記利得段と、前記第１の電源線との間を非接続とする、請求項３に記載のパワーオンリセット回路。
【請求項５】
前記シャットダウン回路は、前記差動入力段に電源を供給する第１の端子および前記第１の電源線に対してソース端子およびドレイン端子の一方および他方がそれぞれ接続され、前記第３の電源電圧がゲート端子に印加される第１のＭＯＳトランジスタと、
前記利得段に電源を供給する第２の端子および前記第１の電源線に対してソース端子およびドレイン端子の一方および他方がそれぞれ接続され、前記第３の電源電圧がゲート端子に印加される第２のＭＯＳトランジスタと、を備える、請求項４に記載のパワーオンリセット回路。
【請求項６】
前記シャットダウン回路は、前記第２の端子と前記第１の電源線との間に接続された容量素子を備える、請求項５に記載のパワーオンリセット回路。
【請求項７】
前記シャットダウン回路は、前記第３の電源電圧が前記第１のレベルである場合、前記差動入力段および前記利得段と、前記第２の電源線との間を非接続とする、請求項３に記載のパワーオンリセット回路。
【請求項８】
前記シャットダウン回路は、前記差動入力段に電源を供給する第１の端子および前記第２の電源線に対してソース端子およびドレイン端子の一方および他方がそれぞれ接続され、前記第３の電源電圧がゲート端子に印加される第１のＭＯＳトランジスタと、
前記利得段に電源を供給する第２の端子および前記第２の電源線に対してソース端子およびドレイン端子の一方および他方がそれぞれ接続され、前記第３の電源電圧がゲート端子に印加される第２のＭＯＳトランジスタと、を備える、請求項７に記載のパワーオンリセット回路。
【請求項９】
前記シャットダウン回路は、前記第２の端子と前記第２の電源線との間に接続された容量素子を備える、請求項８に記載のパワーオンリセット回路。
【請求項１０】
請求項１ないし９のいずれか１項に記載のパワーオンリセット回路と、
前記第２の電源電圧が供給されるアナログ回路と、
前記第３の電源電圧が供給され、前記パワーオンリセット回路によって生成された前記リセット信号に応じてリセット動作を行うデジタル回路と、を備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーオンリセット回路および半導体装置に関し、例えば、電圧値の異なる複数の電源電圧が供給される半導体装置、および、かかる半導体装置に対するパワーオンリセット回路に関する。
【背景技術】
【０００２】
図６は、関連技術に係るパワーオンリセット回路を備えた半導体装置の構成を一例として示すブロック図である。図６を参照すると、半導体装置１４０は、デジタル回路１１０、パワーオンリセット回路１２０およびアナログ回路１３０を備える。デジタル回路１１０、パワーオンリセット回路１２０およびアナログ回路１３０には、電源電圧ＶＤＤ（例えば、３Ｖ）が供給されている。
【０００３】
パワーオンリセット回路１２０は、電源の投入、電源の遮断、電源電圧ＶＤＤの低下等が発生した場合、デジタル回路１１０の誤動作を防止するために、デジタル回路１１０を初期化するリセット信号Ｖｏｕｔを生成し、生成したリセット信号Ｖｏｕｔをデジタル回路１１０に出力する。
【０００４】
図６に示したパワーオンリセット回路１２０として用いることができるパワーオンリセット回路が、一例として、特許文献１に記載されている。
【０００５】
特許文献１の図１に記載されたパワーオンリセット回路は、基準電位を生成する基準電位設定回路と、所定の電位を生成するブリーダ抵抗回路と、両回路によって生成された電位を比較するコンパレータ回路とを備える。コンパレータ回路は、両電位の比較結果に基づいてリセット信号を出力する。また、コンパレータ回路は、特許文献１の図２において破線で囲った制御回路を備え、制御電圧ＶＩＮにより回路全体の消費電流を遮断することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１３６１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明者によってなされたものである。
【０００８】
近年、ＭＩＰＩ（Mobile Industry Processor Interface）インタフェースに代表されるように、アナログ回路の電源電圧端子には電圧ＶＤＤ（例えば、３Ｖ）が供給され、ロジック回路（デジタル回路）の電源電圧端子には電圧ＶＤＤとは異なる電圧ＶＩＯ（例えば、１．８Ｖ）が供給されるアーキテクチャに基づく半導体装置が登場している。
【０００９】
ところで、特許文献１の図１に記載されたパワーオンリセット回路においては、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータ回路の電源電圧を電圧ＶＤＤとする必要がある。このことは、特許文献１の図２に記載されたコンパレータ回路に含まれるＣＭＯＳインバータ回路についても、同様に当てはまる。したがって、特許文献１に記載されたパワーオンリセット回路においては、電源電圧ＶＤＤと制御電圧ＶＩＮは同レベルの電圧とする必要があり、電源電圧ＶＤＤと制御電圧ＶＩＮとが異なる電圧値である場合には、適用することができない。
【００１０】
以上より、２系統の電源が供給されるアーキテクチャに基づく半導体装置において、特許文献１に記載されたパワーオンリセット回路を用いた場合、制御電圧ＶＩＮを生成する回路が別途必要とされ、半導体装置の小型化の観点から好ましくない。
【００１１】
また、特許文献１に記載されたパワーオンリセット回路において、制御電圧ＶＩＮとしてロジック回路の電源電圧を使用したい場合、次の問題が生じるおそれがある。すなわち、特許文献１の図２に記載されたコンパレータ回路においては、電流をシャットダウンさせるために差動対のカレントソースおよび利得段の負荷として使用する２つのｐチャネルＭＯＳトランジスタのゲート電位を制御電圧ＶＩＮで制御しているため、リセット信号として誤った信号を発生させるおそれがある。その理由は、後段の利得段が差動対よりも先にオン状態となることで、シャットダウン時には不定であるノード（特許文献１の図２のノードＤ）の電圧が先に出力電圧Ｖ０に伝搬するおそれがあるからである。
【００１２】
本発明の一視点において、異なる電圧レベルの複数の電源電圧が供給されるパワーオンリセット回路において、待機時における消費電流を削減することを課題とする。なお、その他の課題および新規な特徴は、本明細書の記載および添付図面から明らかにされる。
【課題を解決するための手段】
【００１３】
一実施の形態によれば、パワーオンリセット回路は、
第１の電源電圧および第２の電源電圧が印加され、第１のレベルから第２のレベルに変化する第３の電源電圧と所定の参照電圧とを比較し、比較結果に応じた出力電圧を生成するコンパレータ回路と、
前記第３の電源電圧が前記第１のレベルである場合、前記コンパレータ回路を非アクティブ状態とするシャットダウン回路と、を備え、
前記出力電圧に基づいてリセット信号を生成する。
【発明の効果】
【００１４】
前記一実施の形態に係るパワーオンリセット回路によると、異なる電圧レベルの複数の電源電圧が供給されるパワーオンリセット回路において、待機時における消費電流を削減することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】実施形態に係るパワーオンリセット回路を備えた半導体装置の構成を一例として示すブロック図である。
【図２】実施形態に係るパワーオンリセット回路の構成を一例として示す図である。
【図３】第１の実施形態に係るパワーオンリセット回路の構成を一例として示す回路図である。
【図４】第１の実施形態に係るパワーオンリセット回路の動作を一例として示す波形図である。
【図５】第２の実施形態に係るパワーオンリセット回路の構成を一例として示す回路図である。
【図６】関連技術に係るパワーオンリセット回路を備えた半導体装置の構成を一例として示すブロック図である。
【発明を実施するための形態】
【００１６】
はじめに、一実施形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１７】
図２は、一実施形態に係るパワーオンリセット回路（２０）の構成を一例として示す図である。図２を参照すると、パワーオンリセット回路（２０）は、コンパレータ回路（１４）およびシャットダウン回路（１８）を備え、コンパレータ回路（１４）の出力電圧に基づいてリセット信号（Ｖｏｕｔ）を生成する。コンパレータ回路（１４）は、第１の電源電圧（ＧＮＤ）および第２の電源電圧（ＶＤＤ）が印加され、第１のレベル（例えばロウレベル）から第２のレベル（例えば、ハイレベル）に変化する第３の電源電圧（ＶＩＯ）と所定の参照電圧（Ｖｒｅｆ）とを比較し、比較結果に応じた出力電圧を生成する。シャットダウン回路（１８）は、第３の電源電圧（ＶＩＯ）が第１のレベル（例えば、ロウレベル）である場合、コンパレータ回路（１４）を非アクティブ状態とする。
【００１８】
ここで、シャットダウン回路（１８）は、第３の電源電圧（ＶＩＯ）が第１のレベル（例えば、ロウレベル）である場合、第１の電源電圧（ＧＮＤ）を供給する第１の電源線（ＧＮＤ線）または第２の電源電圧（ＶＤＤ）を供給する第２の電源線（ＶＤＤ線）と、コンパレータ回路（１４）との間を非接続としてもよい。
【００１９】
かかるパワーオンリセット回路（２０）によると、異なる電圧レベルの複数の電源電圧（ＶＤＤ、ＶＩＯ）が供給されるパワーオンリセット回路において、待機時における消費電流を削減することが可能となる。なぜなら、シャットダウン回路（１８）は、電源電圧（ＶＩＯ）が立ち上がるまでコンパレータ回路（１４）を非アクティブ状態とし、待機時の消費電流を削減することができるからである。
【００２０】
図３および図５は、一実施形態に係るパワーオンリセット回路の構成を一例として示す回路図である。図２、図３および図５を参照すると、コンパレータ回路（１４）は、差動入力段（１５ａまたは１５ｂ）と、差動入力段（１５ａまたは１５ｂ）の出力を受けて前記出力電圧を生成する利得段（１６ａまたは１６ｂ）と、を備えていてもよい。このとき、シャットダウン回路（１８ａまたは１８ｂ）は、第３の電源電圧（ＶＩＯ）が第１のレベル（ロウレベルまたはハイレベル）である場合、差動入力段（１５ａまたは１５ｂ）および利得段（１６ａまたは１６ｂ）をそれぞれ非アクティブ状態とする
【００２１】
また、図３を参照すると、シャットダウン回路（１８ａ）は、第３の電源電圧（ＶＩＯ）が第１のレベル（ロウレベル）である場合、差動入力段（１５ａ）および利得段（１６ａ）と、第１の電源線（ＧＮＤ線）との間を非接続としてもよい。
【００２２】
さらに、図３を参照すると、シャットダウン回路（１８ａ）は、差動入力段（１５ａ）に電源を供給する第１の端子（ＧＮＤ側の電源を供給する端子）および第１の電源線（ＧＮＤ線）に対してソース端子およびドレイン端子の一方および他方がそれぞれ接続され、第３の電源電圧（ＶＩＯ）がゲート端子に印加される第１のＭＯＳトランジスタ（ｎチャネルＭＯＳトランジスタｎ３）と、利得段（１６ａ）に電源を供給する第２の端子（ノードＮ１に接続されＧＮＤ側の電源を供給する端子）および第１の電源線（ＧＮＤ線）に対してソース端子およびドレイン端子の一方および他方がそれぞれ接続され、第３の電源電圧（ＶＩＯ）がゲート端子に印加される第２のＭＯＳトランジスタ（ｎチャネルＭＯＳトランジスタｎ５）と、を備えていてもよい。
【００２３】
また、図３を参照すると、シャットダウン回路（１８ａ）は、前記第２の端子と第１の電源線（ＧＮＤ線）との間に接続された容量素子（ＭＯＳ容量素子Ｃ１）を備えることが好ましい。
【００２４】
かかるパワーオンリセット回路（２０）によると、利得段（１６ａ）が差動入力段（１５ａ）よりも先にオン状態となり、電位が不定のノードの電位に基づいてリセット信号（Ｖｏｕｔ）が生成されることを防ぐことが可能となる。
【００２５】
また、図５を参照すると、シャットダウン回路（１８ｂ）は、第３の電源電圧（ＶＩＯ）が第１のレベル（ハイレベル）である場合、差動入力段（１５ｂ）および利得段（１６ｂ）と、第２の電源線（ＶＤＤ線）との間を非接続としてもよい。
【００２６】
さらに、図５を参照すると、シャットダウン回路（１８ｂ）は、差動入力段（１５ｂ）に電源を供給する第１の端子（ＶＤＤ側の電源を供給する端子）および第２の電源線（ＶＤＤ線）に対してソース端子およびドレイン端子の一方および他方がそれぞれ接続され、第３の電源電圧（ＶＩＯ）がゲート端子に印加される第１のＭＯＳトランジスタ（ｐチャネルＭＯＳトランジスタｐ１３）と、利得段（１６ｂ）に電源を供給する第２の端子（ノードＮ１１に接続されＶＤＤ側の電源を供給する端子）および第２の電源線（ＶＤＤ線）に対してソース端子およびドレイン端子の一方および他方がそれぞれ接続され、第３の電源電圧（ＶＩＯ）がゲート端子に印加される第２のＭＯＳトランジスタ（ｐチャネルＭＯＳトランジスタｐ１５）と、を備えていてもよい。
【００２７】
また、図５を参照すると、シャットダウン回路（１８ｂ）は、前記第２の端子と第２の電源線（ＶＤＤ線）との間に接続された容量素子（ＭＯＳ容量素子Ｃ１１）を備えることが好ましい。
【００２８】
かかるパワーオンリセット回路（２０）によると、利得段（１６ｂ）が差動入力段（１５ｂ）よりも先にオン状態となり、電位が不定のノードの電位に基づいてリセット信号（Ｖｏｕｔ）が生成されることを防ぐことが可能となる。
【００２９】
図１は、一実施形態に係るパワーオンリセット回路を備えた半導体装置（４０）の構成を一例として示すブロック図である。図１を参照すると、半導体装置（４０）は、パワーオンリセット回路（２０）と、第２の電源電圧（ＶＤＤ）が供給されるアナログ回路（３０）と、第３の電源電圧（ＶＩＯ）が供給され、パワーオンリセット回路（２０）によって生成されたリセット信号（Ｖｏｕｔ）に応じてリセット動作を行うデジタル回路（１０）と、を備える。
【００３０】
かかる半導体装置（４０）によると、異なる電圧レベルの複数の電源電圧（ＶＤＤ，ＶＩＯ）が供給されるアーキテクチャに基づく半導体装置において、パワーオンリセット回路（２０）における待機時の消費電流を削減することが可能となる。また、かかる半導体装置（４０）によると、パワーオンリセット回路（２０）による誤ったリセット信号（Ｖｏｕｔ）の生成を防ぐことができ、デジタル回路（１０）を確実にリセットすることが可能となる。
【００３１】
（実施形態１）
第１の実施形態に係るパワーオンリセット回路について、図面を参照して説明する。図１は、本実施形態に係るパワーオンリセット回路２０を備えた半導体装置４０の構成を一例として示すブロック図である。
【００３２】
図１を参照すると、半導体装置４０は、デジタル回路１０、パワーオンリセット回路２０およびアナログ回路３０を備える。アナログ回路３０には、電源電圧ＶＤＤが供給される。一方、デジタル回路１０には、電源電圧ＶＤＤとは異なる電源電圧ＶＩＯが供給される。パワーオンリセット回路２０は、電源の投入、電源の遮断、電源電圧ＶＩＯの低下等が発生した場合、デジタル回路１０の誤動作を防止するために、デジタル回路１０を初期化するリセット信号Ｖｏｕｔを生成し、生成したリセット信号Ｖｏｕｔをデジタル回路１０に出力する。デジタル回路１０は、パワーオンリセット回路２０によって生成されたリセット信号Ｖｏｕｔを受信し、リセット信号Ｖｏｕｔに応じてリセット動作を行う。
【００３３】
一例として、ＭＩＰＩインタフェース（Mobile Industry Processor Interface）においては、例えば、アナログ回路３０には３Ｖの電源電圧ＶＤＤが供給され、ロジック回路（デジタル回路（ないしロジック回路）１０には１．８Ｖの電源電圧ＶＩＯが供給される。ただし、本実施形態のパワーオンリセット回路は、ＭＩＰＩインタフェース規格に限定されず、電源電圧ＶＤＤおよびＶＩＯの電圧値もこれらの値に限定されない。
【００３４】
図２は、本実施形態に係るパワーオンリセット回路２０の構成を一例として示す図である。図２を参照すると、パワーオンリセット回路２０は、参照電圧生成回路１２、コンパレータ回路１４、シャットダウン回路１８、および、インバータ回路ＩＶ１〜ＩＶ３を備える。
【００３５】
参照電圧生成回路１２は、電源電圧ＶＤＤに基づいて参照電圧Ｖｒｅｆを生成し、コンパレータ回路１４の入力端子（非反転入力端子）に供給する。
【００３６】
コンパレータ回路１４は、電源電圧ＶＤＤが印加される電源端子と、電源電圧ＧＮＤが印加される電源端子と、第１のレベル（ロウレベル）から第２のレベル（ハイレベル）に変化する電源電圧ＶＩＯが印加される入力端子（反転入力端子）と、参照電圧Ｖｒｅｆが印加される入力端子（非反転入力端子）とを有する。コンパレータ回路１４は、電源電圧ＶＩＯと参照電圧Ｖｒｅｆとを比較し、電源電圧ＶＩＯが参照電圧Ｖｒｅｆよりも大きい場合、ロウレベルの電圧を出力し、それ以外の場合、ハイレベルの電圧を出力する。
【００３７】
シャットダウン回路１８は、電源電圧ＶＩＯがロウレベルの場合、コンパレータ回路１４を非アクティブ状態とする。
【００３８】
インバータ回路ＩＶ１〜ＩＶ３は、コンパレータ回路１４から出力された電圧のレベルを反転し、リセット信号Ｖｏｕｔとして出力する。
【００３９】
図３は、本実施形態に係るパワーオンリセット回路２０の一部、すなわち、コンパレータ回路１４、シャットダウン回路１８およびインバータ回路ＩＶ１ａ〜ＩＶ３ａの回路構成を一例として示す回路図である。図３を参照すると、コンパレータ回路１４は、差動入力段１５ａおよび利得段１６ａを有する。
【００４０】
差動入力段１５ａは、ｐチャネルＭＯＳトランジスタｐ１〜ｐ３と、ｎチャネルＭＯＳトランジスタｎ１、ｎ２を有する。利得段１６ａは、ｐチャネルＭＯＳトランジスタｐ４と、ｎチャネルＭＯＳトランジスタｎ４を有する。シャットダウン回路１８ａは、ｎチャネルＭＯＳトランジスタｎ３、ｎ５と、ＭＯＳ容量素子Ｃ１を有する。インバータ回路ＩＶ１ａは、ｐチャネルＭＯＳトランジスタｐ５と、ｎチャネルＭＯＳトランジスタｎ６を有する。インバータ回路ＩＶ２ａは、ｐチャネルＭＯＳトランジスタｐ６と、ｎチャネルＭＯＳトランジスタｎ７を有する。インバータ回路ＩＶ３ａは、ｐチャネルＭＯＳトランジスタｐ７と、ｎチャネルＭＯＳトランジスタｎ８を有する。
【００４１】
差動入力段１５ａにおいて、ｐチャネルＭＯＳトランジスタｐ１は、ゲート電圧ＶＧがゲート端子に供給され、電源電圧ＶＤＤが供給される電源線（以下、「ＶＤＤ線」という。）にソース端子が接続され、ｐチャネルＭＯＳトランジスタｐ２、ｐ３のソース端子にドレイン端子が接続されている。ｐチャネルＭＯＳトランジスタｐ２は、電源電圧ＶＩＯがゲート端子に供給され、ドレイン端子がｎチャネルＭＯＳトランジスタｎ１のドレイン端子およびゲート端子ならびにｎチャネルＭＯＳトランジスタｎ２のゲート端子に接続されている。ｐチャネルＭＯＳトランジスタｐ３は、参照電圧Ｖｒｅｆがゲート端子に供給され、ノードＮ２にドレイン端子が接続されている。ｎチャネルＭＯＳトランジスタｎ１は、ｎチャネルＭＯＳトランジスタｎ３のドレイン端子にソース端子が接続されている。ｎチャネルトランジスタｎ２は、ノードＮ２にドレイン端子が接続され、ｎチャネルＭＯＳトランジスタｎ３のドレイン端子にソース端子が接続されている。
【００４２】
利得段１６ａにおいて、ｐチャネルＭＯＳトランジスタｐ４は、ゲート電圧ＶＧがゲート端子に供給され、ＶＤＤ線にソース端子が接続され、ノードＮ３にドレイン端子が接続されている。ｎチャネルＭＯＳトランジスタｎ４は、ノードＮ２にゲート端子が接続され、ノードＮ３にドレイン端子が接続され、ノードＮ１にソース端子が接続されている。
【００４３】
シャットダウン回路１８ａにおいて、ｎチャネルＭＯＳトランジスタｎ３は、電源電圧ＶＩＯがゲート端子に供給され、電源電圧ＧＮＤが供給される電源線（以下、「ＧＮＤ線」という。）にソース端子が接続されている。ｎチャネルＭＯＳトランジスタｎ５は、電源電圧ＶＩＯがゲート端子に供給され、ノードＮ１にドレイン端子が接続され、ＧＮＤ線にソース端子が接続されている。ＭＯＳ容量素子Ｃ１は、ノードＮ１とＧＮＤ線との間に接続されている。
【００４４】
インバータ回路ＩＶ１ａにおいて、ｐチャネルＭＯＳトランジスタｐ５は、ノードＮ３にゲート端子が接続され、ＶＤＤ線にソース端子が接続され、ノードＮ４にドレイン端子が接続されている。ｎチャネルＭＯＳトランジスタｎ６は、ノードＮ３にゲート端子が接続され、ノードＮ４にドレイン端子が接続され、電源線ＧＮＤにソース端子が接続されている。
【００４５】
インバータ回路ＩＶ２ａにおいて、ｐチャネルＭＯＳトランジスタｐ６は、ノードＮ４にゲート端子が接続され、ＶＤＤ線にソース端子が接続され、ノードＮ５にドレイン端子が接続されている。ｎチャネルＭＯＳトランジスタｎ７は、ノードＮ４にゲート端子が接続され、ノードＮ５にドレイン端子が接続され、電源線ＧＮＤにソース端子が接続されている。
【００４６】
インバータ回路ＩＶ３ａにおいて、ｐチャネルＭＯＳトランジスタｐ７は、ノードＮ５にゲート端子が接続され、ＶＤＤ線にソース端子が接続され、ノードＮ６にドレイン端子が接続されている。ｎチャネルＭＯＳトランジスタｎ８は、ノードＮ５にゲート端子が接続され、ノードＮ６にドレイン端子が接続され、電源線ＧＮＤにソース端子が接続されている。パワーオンリセット回路２０は、ノードＮ６から、リセット信号Ｖｏｕｔを出力する。
【００４７】
図２および図３に示すように、本実施形態のパワーオンリセット回路２０は、デジタル回路（ないしロジック回路）１０の電源電圧ＶＩＯのオン／オフを制御電圧として使用するシャットダウン回路１８ａを備えている。シャットダウン回路１８ａは、電源電圧ＶＩＯがゲート端子に供給されるｎチャネルＭＯＳトランジスタｎ３、ｎ５を有している。ｎチャネルＭＯＳトランジスタｎ３は、電源電圧ＶＩＯがロウレベルである場合、差動入力段１５ａとＧＮＤ線とを非接続とする。同様に、ｎチャネルトランジスタｎ５は、電源電圧ＶＩＯがロウレベルである場合、利得段１６ａとＧＮＤ線とを非接続とする。
【００４８】
ところで、差動入力段１５ａおよび利得段１６ａとＧＮＤ線との間に、単に、ｎチャネルＭＯＳトランジスタｎ３およびｎ５を直列挿入するのみでは、次のような問題が生じるおそれがある。すなわち、図３の回路構成上、電源電圧ＶＩＯの立ち上がりの際に、差動入力段１５ａの動作が始まるよりも前に、後段の利得段１６ａが動作し始める。したがって、電源電圧ＶＩＯの立ち上がりに伴って、リセット信号Ｖｏｕｔが誤って出力されるおそれがある。すなわち、シャットダウン回路１８ａをｎチャネルＭＯＳトランジスタｎ３およびｎ５のみで構成した場合、電源電圧ＶＩＯの立ち上がり時間を無視できる場合を除き、リセット信号Ｖｏｕｔが誤って出力されるおそれがある。
【００４９】
図３を参照すると、かかる誤動作を回避するために、シャットダウン回路１８ａは、ノードＮ１とＧＮＤ線との間に接続されたＭＯＳ容量素子Ｃ１をさらに有する。このとき、ＭＯＳ容量素子Ｃ１は、ｎチャネルトランジスタｎ５と並列に接続される。ＭＯＳ容量素子Ｃ１を挿入することにより、利得段１６ａは差動入力段１５ａよりも遅れて動作することになる。したがって、パワーオンリセット回路２０は、誤ったリセット信号Ｖｏｕｔを出力することなく安定動作することが可能となる。
【００５０】
次に、本実施形態に係るパワーオンリセット回路２０の動作について、図面を参照して説明する。図４は、パワーオンリセット回路２０の動作を一例として示す波形図である。図４は、一例として、電源電圧ＶＩＯが０Ｖから１．８Ｖまで立ち上がる場合（立ち上がり時間１ｕｓ）におけるリセット信号Ｖｏｕｔのシミュレーション結果を示す。ここでは、参照電圧生成回路１２が生成する参照電圧Ｖｒｅｆを１．４Ｖとした。
【００５１】
図４の左図は、電源電圧ＶＩＯおよびリセット信号Ｖｏｕｔを示す。図４の左図において、シャットダウン回路１８ａがＭＯＳ容量素子Ｃ１を有する場合を実線で示し、ＭＯＳ容量素子Ｃ１を有しない場合を破線で示す。図４の右図の上段、中段および下段は、それぞれ、図３に示したノードＮ１〜Ｎ３の電圧を示す。電源電圧ＶＩＯおよびリセット信号Ｖｏｕｔを示す。図４の右図において、シャットダウン回路１８ａがＭＯＳ容量素子Ｃ１を有する場合を実線で示し、ＭＯＳ容量素子Ｃ１を有しない場合を破線で示す。
【００５２】
図４の左図を参照すると、ＭＯＳ容量素子Ｃ１を設けなかった場合、パワーオンリセット回路２０から出力されるリセット信号Ｖｏｕｔ（破線）において、電源電圧ＶＩＯが参照電圧Ｖｒｅｆ（１．４Ｖ）に達する前にパルス発生してしまう。その理由は、電源電圧ＶＩＯがｎチャネルＭＯＳトランジスタｎ３およびｎ５の閾値電圧付近に到達すると、差動入力段１５ａが動作する前の状態を後段の利得段１６ａが後段に伝えるためである。一方、ＭＯＳ容量素子Ｃ１を設けた場合、リセット信号Ｖｏｕｔ（実線）において、誤動作につながるパルスが抑制されている。
【００５３】
ＭＯＳ容量素子Ｃ１を挿入したことによりパルスが抑制され、リセット信号Ｖｏｕｔが改善された理由について、図４の右図を参照しつつ説明する。ＭＯＳ容量素子Ｃ１を挿入したことにより、図４の右図上段に示すように、ノードＮ１の電圧が所定の時定数を持って低下するため、差動入力段１５ａが十分に起動するまで利得段１６ａが待機することになる。これにより、図４の右図下段に示すように、利得段１６ａの出力、すなわち、ノードＮ３が安定的にハイレベルを維持しつつ、電源電圧ＶＩＯが参照電圧Ｖｒｅｆ（１．４Ｖ）に達したときにロウレベルに遷移し、正しいリセット信号Ｖｏｕｔを発生させる。
【００５４】
以上のように、本実施形態のパワーオンリセット回路２０によると、待機電流を削減しつつ、誤動作の原因となるパルスを生じることなく確実にリセット信号を出力することが可能となる。
【００５５】
（実施形態２）
第２の実施形態に係るパワーオンリセット回路について、図面を参照して説明する。本実施形態のパワーオンリセット回路の概略構成は、第１の実施形態に係るパワーオンリセット回路の概略構成（図２）と同様である。また、本実施形態に係るパワーオンリセット回路を備えた半導体装置の構成も、第１の実施形態に係るパワーオンリセット回路を備えた半導体装置の構成（図１）と同様である。ただし、本実施形態のパワーオンリセット回路では、第１の実施形態のパワーオンリセット回路（図３）と異なり、シャットダウン回路１８（図２参照）は、電源電圧ＶＩＯがハイレベルの場合、コンパレータ回路１４を非アクティブ状態とする。
【００５６】
図５は、本実施形態に係るパワーオンリセット回路２０の一部、すなわち、コンパレータ回路１４、シャットダウン回路１８およびインバータ回路ＩＶ１〜ＩＶ３の回路構成を一例として示す回路図である。図５を参照すると、コンパレータ回路１４は、差動入力段１５ｂおよび利得段１６ｂを有する。
【００５７】
差動入力段１５ｂは、ｎチャネルＭＯＳトランジスタｎ１１〜ｎ１３と、ｐチャネルＭＯＳトランジスタｐ１１、ｐ１２を有する。利得段１６ｂは、ｎチャネルＭＯＳトランジスタｎ１４と、ｐチャネルＭＯＳトランジスタｐ１４を有する。シャットダウン回路１８ｂは、ｐチャネルＭＯＳトランジスタｐ１３、ｐ１５と、ＭＯＳ容量素子Ｃ１１を有する。インバータ回路ＩＶ１ｂは、ｎチャネルＭＯＳトランジスタｎ１５と、ｐチャネルＭＯＳトランジスタｐ１６を有する。インバータ回路ＩＶ２ｂは、ｎチャネルＭＯＳトランジスタｎ１６と、ｐチャネルＭＯＳトランジスタｐ１７を有する。インバータ回路ＩＶ３ｂは、ｎチャネルＭＯＳトランジスタｎ１７と、ｐチャネルＭＯＳトランジスタｐ１８を有する。
【００５８】
差動入力段１５ｂにおいて、ｎチャネルＭＯＳトランジスタｎ１１は、ゲート電圧ＶＧがゲート端子に供給され、ＧＮＤ線にソース端子が接続され、ｎチャネルＭＯＳトランジスタｎ１２、ｎ１３のソース端子にドレイン端子が接続されている。ｎチャネルＭＯＳトランジスタｎ１２は、電源電圧ＶＩＯがゲート端子に供給され、ドレイン端子がｐチャネルＭＯＳトランジスタｐ１１のドレイン端子およびゲート端子ならびにｐチャネルＭＯＳトランジスタｐ１２のゲート端子に接続されている。ｎチャネルＭＯＳトランジスタｎ１３は、参照電圧Ｖｒｅｆがゲート端子に供給され、ノードＮ１２にドレイン端子が接続されている。ｐチャネルＭＯＳトランジスタｐ１１は、ｐチャネルＭＯＳトランジスタｐ１３のドレイン端子にソース端子が接続されている。ｐチャネルトランジスタｐ１２は、ノードＮ１２にドレイン端子が接続され、ｐチャネルＭＯＳトランジスタｐ１３のドレイン端子にソース端子が接続されている。
【００５９】
利得段１６ｂにおいて、ｎチャネルＭＯＳトランジスタｎ１４は、ゲート電圧ＶＧがゲート端子に供給され、ＧＮＤ線にソース端子が接続され、ノードＮ１３にドレイン端子が接続されている。ｐチャネルＭＯＳトランジスタｐ１４は、ノードＮ１２にゲート端子が接続され、ノードＮ１３にドレイン端子が接続され、ノードＮ１１にソース端子が接続されている。
【００６０】
シャットダウン回路１８ｂにおいて、ｐチャネルＭＯＳトランジスタｐ１３は、電源電圧ＶＩＯがゲート端子に供給され、ＶＤＤ線にソース端子が接続されている。ｐチャネルＭＯＳトランジスタｐ１５は、電源電圧ＶＩＯがゲート端子に供給され、ノードＮ１１にドレイン端子が接続され、ＶＤＤ線にソース端子が接続されている。ＭＯＳ容量素子Ｃ１１は、ノードＮ１１とＶＤＤ線との間に接続されている。
【００６１】
インバータ回路ＩＶ１ｂにおいて、ｎチャネルＭＯＳトランジスタｎ１５は、ノードＮ１３にゲート端子が接続され、ＧＮＤ線にソース端子が接続され、ノードＮ１４にドレイン端子が接続されている。ｐチャネルＭＯＳトランジスタｐ１６は、ノードＮ１３にゲート端子が接続され、ノードＮ１４にドレイン端子が接続され、電源線ＶＤＤにソース端子が接続されている。
【００６２】
インバータ回路ＩＶ２ｂにおいて、ｎチャネルＭＯＳトランジスタｎ１６は、ノードＮ１４にゲート端子が接続され、ＧＮＤ線にソース端子が接続され、ノードＮ１５にドレイン端子が接続されている。ｐチャネルＭＯＳトランジスタｐ１７は、ノードＮ１４にゲート端子が接続され、ノードＮ１５にドレイン端子が接続され、電源線ＶＤＤにソース端子が接続されている。
【００６３】
インバータ回路ＩＶ３ｂにおいて、ｎチャネルＭＯＳトランジスタｎ１７は、ノードＮ１５にゲート端子が接続され、ＧＮＤ線にソース端子が接続され、ノードＮ１６にドレイン端子が接続されている。ｐチャネルＭＯＳトランジスタｐ１８は、ノードＮ１５にゲート端子が接続され、ノードＮ１６にドレイン端子が接続され、電源線ＶＤＤにソース端子が接続されている。本実施形態のパワーオンリセット回路２０は、ノードＮ１６から、リセット信号Ｖｏｕｔを出力する。
【００６４】
なお、本実施形態のパワーオンリセット回路の動作は、第１の実施形態に係るパワーオンリセット回路（図３）の動作（図４）と同様であることから、説明を省略する。
【００６５】
上記実施形態に係るパワーオンリセット回路は、一例として、高周波集積回路（ＲＦＩＣ：Radio Frequency Integrated Circuit）に対して適用することができる。また、上記実施形態に係るパワーオンリセット回路は、ＭＩＰＩインタフェース等で使用される電圧レベルの違う２系統電源を用いる半導体装置に対するパワーオンリセット回路として好適に用いられる。
【００６６】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００６７】
１０、１１０    デジタル回路
１２    参照電圧生成回路
１４    コンパレータ回路
１５ａ、１５ｂ    差動入力段
１６ａ、１６ｂ    利得段
１８、１８ａ、１８ｂ    シャットダウン回路
２０、１２０    パワーオンリセット回路
３０、１３０    アナログ回路
４０、１４０    半導体装置
Ｃ１、Ｃ１１    ＭＯＳ容量素子
ＩＶ１〜ＩＶ３、ＩＶ１ａ〜ＩＶ３ａ、ＩＶ１ｂ〜ＩＶ３ｂ    インバータ回路
Ｎ１〜Ｎ６、Ｎ１１〜Ｎ１６    ノード
ｎ１〜ｎ８、ｎ１１〜ｎ１７    ｎチャネルＭＯＳトランジスタ
ｐ１〜ｐ７、ｐ１１〜ｐ１８    ｐチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図４】
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