(57)【要約】【課題】発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することを可能とする信頼性の高い化合物半導体装置を提供する。【解決手段】化合物半導体層２ｃと、化合物半導体層２ｃの上方に形成された絶縁膜６と、絶縁膜６の上方に形成されたゲート電極９及びフィールドプレート電極１２とを備えており、絶縁膜６は、フィールドプレート電極１２の下方に位置する部分６ｂが、化合物半導体層２ｃとの接合面で価電子帯レベルが化合物半導体層２ｃの価電子帯レベルよりも高い状態である。【選択図】図６
2014138171.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体層と、
前記化合物半導体層の上方に形成された絶縁膜と、
前記絶縁膜の上方に形成された第１の電極及び第２の電極と
を備えており、
前記絶縁膜は、前記第２の電極の下方に位置する部分が、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態であることを特徴とする化合物半導体装置。
【請求項２】
前記絶縁膜は、
前記第２の電極の下方以外に位置し、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも低い状態である第１の部分と、
前記第２の電極の下方に位置し、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態である第２の部分と
を有することを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記絶縁膜は、前記第１の部分と前記第２の部分とが相異なる絶縁材料からなることを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記絶縁膜は、前記第１の部分と前記第２の部分とが同一の絶縁材料からなることを特徴とする請求項２に記載の化合物半導体装置。
【請求項５】
化合物半導体層を形成する工程と、
前記化合物半導体層の上方に絶縁膜を形成する工程と、
前記絶縁膜の上方に第１の電極及び第２の電極を形成する工程と
を備えており、
前記絶縁膜は、前記第２の電極の下方に位置する部分が、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態となることを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記絶縁膜は、
前記第２の電極の下方以外に位置し、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも低い状態である第１の部分と、
前記第２の電極の下方に位置し、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態である第２の部分と
を有することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記絶縁膜をプラズマＣＶＤ法で形成するに際して、
前記第１の部分を、第１の周波数でプラズマ励起して形成し、
前記第２の部分を、前記第１の周波数よりも低い第２の周波数でプラズマ励起して形成することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記絶縁膜は、前記第１の部分と前記第２の部分とが相異なる絶縁材料で形成されることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記絶縁膜は、前記第１の部分と前記第２の部分とが同一の絶縁材料で形成されることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
化合物半導体装置、特に窒化物半導体装置は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−７３８０２号公報
【特許文献２】特開２００８−２８８２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、化合物半導体装置には、以下のような課題がある。
化合物半導体装置に高電圧を印加して動作させると、装置内では高電界により加速された電子が引き起こすインパクトイオン化現象が発生し、ドレイン電極の近傍にホールが発生する。発生したホールが装置内でゲート電極の近傍に滞留すると、トランジスタのスイッチ特性が悪化して電流制御が不完全となり、化合物半導体装置の破壊に至る。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することを可能とする信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層の上方に形成された絶縁膜と、前記絶縁膜の上方に形成された第１の電極及び第２の電極とを備えており、前記絶縁膜は、前記第２の電極の下方に位置する部分が、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態である。
【０００７】
化合物半導体装置の製造方法の一態様は、化合物半導体層を形成する工程と、前記化合物半導体層の上方に絶縁膜を形成する工程と、前記絶縁膜の上方に第１の電極及び第２の電極を形成する工程とを備えており、前記絶縁膜は、前記第２の電極の下方に位置する部分が、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態となる。
【発明の効果】
【０００８】
上記の諸態様によれば、発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することが可能となり、信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図５】第１の実施形態の比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴに関する模式図である。
【図６】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴに関する模式図である。
【図７】本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて、Ｉｄ−Ｖｇ特性を調べた結果を示す特性図である。
【図８】第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。
【図９】図８に引き続き、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。
【図１０】第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図１３】第３の実施形態による電源装置の概略構成を示す結線図である。
【図１４】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１０】
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図４は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１１】
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、複数の化合物半導体層の積層体として、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃを有して構成される。
【００１２】
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｃとの界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｃの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。
【００１３】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを２００ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、及び電子供給層２ｃが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。電子走行層２ｂと電子供給層２ｃとの間に例えばｉ−ＡｌＧａＮの薄いスペーサ層を形成しても良い。電子供給層２ｃ上にｎ−ＧａＮのキャップ層を形成しても好適である。
【００１４】
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
【００１５】
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００１６】
続いて、図１（ｂ）に示すように、素子分離領域３を形成する。なお、図１（ｃ）以降では、素子分離領域３の図示を省略する。
詳細には、化合物半導体積層構造２の不活性領域とする部位に、例えばアルゴン（Ａｒ）をイオン注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離領域３が形成される。素子分離領域３により、化合物半導体積層構造２上でＡｌＧａＮ／ＧａＮ・ＨＥＭＴの素子領域（トランジスタ領域）が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００１７】
続いて、図１（ｃ）に示すように、化合物半導体積層構造２上にＡｌＮ膜４を形成する。
詳細には、化合物半導体積層構造２上に絶縁膜、例えばＡｌＮ膜４を形成する。ＡｌＮ膜４は、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数、例えば１３．５６ＭＨｚ程度に設定し、電子供給層２ｃ上にＡｌＮを例えば１００ｎｍ程度の厚みに堆積する。これにより、ＡｌＮ膜４が形成される。
【００１８】
ＡｌＮ膜４は、電子供給層２ｃとのバンド不連続が所謂タイプＩである絶縁膜として形成される。タイプＩとは、異なる半導体の接合面で生じるエネルギーバンドの不連続の分類の１つであり、大きい禁制帯幅を持つ半導体の禁制帯にもう一方の禁制帯の全部が入る場合を言う。即ちＡｌＮ膜４では、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも低い状態となる。この場合、ＡｌＮ膜４の禁制帯に電子供給層２ｃの禁制帯が全て入ることになる。
【００１９】
続いて、図２（ａ）に示すように、ＡｌＮ膜４上にレジストマスク１０を形成する。
詳細には、ＡｌＮ膜４上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、電子供給層２ｃ表面の所定部位（後述するフィールドプレート電極が形成される部位の下方に相当する部位）を露出させる開口を形成する。以上により、開口１０ａを有するレジストマスク１０が形成される。
【００２０】
続いて、図２（ｂ）に示すように、ＡｌＮ膜４に開口４ａを形成する。
詳細には、レジストマスク１０を用いて、ＡｌＮ膜４のレジストマスク１０の開口１０ａから露出する部分をドライエッチングして除去する。これにより、ＡｌＮ膜４の所定部位（後述するフィールドプレート電極が形成される部位の下方に相当する部位）に開口４ａが形成される。
【００２１】
続いて、図２（ｃ）に示すように、レジストマスク１０を除去する。
詳細には、所定の薬液を用いたウェット処理、又は酸素プラズマを用いたアッシング処理により、レジストマスク１０を除去する。
【００２２】
続いて、図３（ａ）に示すように、ＡｌＮ膜４上にＳｉＮ膜５を形成する。
詳細には、開口４ａを埋め込むようにＡｌＮ膜４上にこれと異なる絶縁材料の絶縁膜、例えばＳｉＮ膜５を形成する。ＳｉＮ膜５は、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をＡｌＮ膜４を成膜した際の第１の周波数よりも低い第２の周波数、例えば３８０ｋＨｚ程度に設定し、ＡｌＮ膜４上にＳｉＮを例えば１００ｎｍ程度の厚みに堆積する。これにより、開口４ａを埋め込みＡｌＮ膜４上を覆うＳｉＮ膜５が形成される。
【００２３】
ＳｉＮ膜５は、電子供給層２ｃとのバンド不連続が所謂タイプＩＩである絶縁膜として形成される。タイプＩＩとは、異なる半導体の接合面で生じるエネルギーバンドの不連続の分類の１つであり、タイプＩ以外の場合を言う。即ちＳｉＮ膜５では、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも高い状態となる。この場合、ＳｉＮ膜５の禁制帯に電子供給層２ｃの禁制帯が入ることはない。
【００２４】
続いて、図３（ｂ）に示すように、ＳｉＮ膜５を加工して絶縁膜６を形成する。
詳細には、ＳｉＮ膜５の全面を、ＡｌＮ膜４の表面が露出するまでドライエッチング（エッチバック）して表面平坦化する。これにより、ＡｌＮ膜４からなる第１の部分６ａ（第２の部分以外に相当する）と、開口４ａをＳｉＮ膜５で埋め込む（後述するフィールドプレート電極が形成される部位の下方に相当する）第２の部分６ｂとを有する絶縁膜６が形成される。
【００２５】
なお、ＳｉＮ膜５をエッチングすることなく、図３（ａ）に示すＡｌＮ膜４及びＳｉＮ膜５の状態で上記の絶縁膜とし、ソース電極及びドレイン電極、ゲート電極等を形成するようにしても良い。
また、ＡｌＮ膜４の表面が露出しない程度にエッチングして、図３（ａ）に示すＡｌＮ膜４及びＳｉＮ膜５の状態で上記の絶縁膜とし、ソース電極及びドレイン電極、ゲート電極等を形成するようにしても良い。
また、ＡｌＮ膜４が露出した後もエッチングを続け、絶縁膜の厚さを調整した後で、図３（ｂ）に示すＡｌＮ膜４及びＳｉＮ膜５の状態で上記の絶縁膜とし、ソース電極及びドレイン電極、ゲート電極等を形成するようにしても良い。
【００２６】
続いて、図４（ａ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、第１の部分６ａのソース電極及びドレイン電極の各形成予定部位をリソグラフィー及びドライエッチングにより除去する。これにより、第１の部分６ａに電極用リセス１１ａ，１１ｂが形成される。
次に、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工する。これにより、電極用リセス１１ａ，１１ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２７】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、ソース電極及びドレイン電極の各形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｃとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス１１ａ，１１ｂを埋め込み電子供給層２ｃとオーミックコンタクトしたソース電極７及びドレイン電極８が形成される。
【００２８】
続いて、図４（ｂ）に示すように、絶縁膜６の第１の部分６ａ上にゲート電極９を、第２の部分６ｂ上にフィールドプレート電極１２を同時形成する。
詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためレジストマスクを形成する。全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、ゲート電極の形成予定部位である絶縁膜６の第１の部分６ａ表面の一部を露出する開口と、フィールドプレート電極の形成予定部位である絶縁膜６の第２の部分６ｂ表面を露出する開口とを有するレジストマスクが形成される。
【００２９】
次に、上記のレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、第１の部分６ａ表面の一部上にはゲート電極９が、第２の部分６ｂ表面上にはフィールドプレート電極１２が同時形成される。ゲート電極９下の第１の部分６ａのＡｌＮは、タイプＩの状態であって十分に絶縁性が確保されており、ゲート絶縁膜として機能することになる。
【００３０】
しかる後、各種の配線形成等の後工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。本実施形態では、フィールドプレート電極１２をソースフィールドプレート電極として用いるべく、ソース電極７とフィールドプレート電極１２とを所定の配線により電気的に接続する。
【００３１】
以下、上記のように作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する作用効果について、その比較例との比較に基づいて説明する。
図５は、本実施形態の比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴに関する模式図であり、（ａ）が概略断面図、（ｂ）がフィールドプレート電極の下方のエネルギーバンド図である。図６は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴに関する模式図であり、（ａ）が概略断面図、（ｂ）がフィールドプレート電極の下方のエネルギーバンド図である。
【００３２】
比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図５（ａ）に示すように、Ｓｉ基板１０１上に化合物半導体積層構造１０２が形成される。化合物半導体積層構造１０２は、ＡｌＮのバッファ層２ａ、ｉ−ＧａＮの電子走行層１０２ｂ、ＡｌＧａＮの電子供給層１０２ｃが積層されてなる。化合物半導体積層構造１０２上にはゲート絶縁膜となるＡｌＮ膜１０３が形成される。化合物半導体積層構造１０２上には、ソース電極１０４及びドレイン電極１０５が形成される。ＡｌＮ膜１０３上には、ゲート電極１０６及びフィールドプレート電極１０７が形成される。フィールドプレート電極１０７は、ソースフィールドプレート電極として用いられる。
【００３３】
比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図５（ｂ）に示すように、電子供給層１０２ｃとＡｌＮ膜１０３との接合面で、ＡｌＮ膜１０３の方が電子供給層１０２ｃよりもバンドギャップが大きい。この場合、ＡｌＮ膜１０３の価電子帯のレベルが電子供給層１０２ｃの価電子帯レベルよりも低下している。これは、タイプＩのバンド不連続である。
【００３４】
この場合、化合物半導体積層構造１０２内でインパクトイオン化により発生したホールがＡｌＮ膜１０３を通って外部に移動することができない。従って、ホールは電子走行層１０２ｂ、電子供給層１０２ｃに滞留する。これにより、トランジスタのスイッチ特性が悪化して電流制御が不完全となり、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの破壊に至る。
【００３５】
ＡｌＮ膜１０３の代わりにＳｉＮ膜を形成した場合も同様に、タイプＩのバンド不連続となる。この場合にも、インパクトイオン化により発生したホールはＳｉＮ膜を通って外部に移動することができず、ホールは電子走行層１０２ｂ、電子供給層１０２ｃに滞留する。これにより、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの破壊が惹起される。
【００３６】
これに対して、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図６（ａ）に示すように、絶縁膜６を絶縁材料の相異なる第１の部分６ａ及び第２の部分６ｂで構成し、フィールドプレート電極１２下に第２の部分６ｂが配置される。本実施形態では、図６（ｂ）に示すように、第１の部分６ａは、タイプＩのバンド不連続であり、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも低い状態となる。一方、第２の部分６ｂは、タイプＩＩのバンド不連続であり、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも高い状態となる。
【００３７】
この場合、化合物半導体積層構造２内でインパクトイオン化によりホールが発生した場合、絶縁膜６で第２の部分６ｂがホールの逃がし口となる。即ち、発生したホールが第２の部分６ｂを通り、フィールドプレート電極１２を経由してソース電極７から外部に排出される。これにより、ホールが電子走行層２ｂ、電子供給層２ｃに滞留することなく、スイッチ特性が向上し、装置破壊が抑止される。
【００３８】
その一方で、絶縁膜６の第２の部分６ａは、タイプＩの状態であって十分に絶縁性が確保されている。そのため、絶縁膜６は、絶縁膜としての機能（ゲート絶縁膜としての機能を含む）を確実に果たすことができる。
【００３９】
本実施形態では、例えば特許文献１のようにホールの逃がし機構にｐ型半導体層を用いる必要がない。そのため、ｐ型半導体層を形成する場合における仕上がりの影響による装置構成のバラツキの懸念はない。
【００４０】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、比較例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて、ドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）との関係（Ｉｄ−Ｖｇ特性）を調べた。その結果を図７の特性図に示す。
【００４１】
図７に示すように、比較例では、低電圧動作時のドレイン電流の立ち上りに対し、高電圧動作時には予期しない急峻なドレイン電流の増加が発生することが判る。この現象が、装置破壊を引き起こす原因の一つであった。本実施形態では、ホールの逃がし口が形成されているため、高電圧動作をさせてもホールの影響が低減され、ドレイン電流の異常な立ち上がりが解消されることが確認された。
【００４２】
以上説明したように、本実施形態によれば、発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することが可能となり、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４３】
（変形例）
以下、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの変形例について説明する。本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造上の絶縁膜の構成が異なる点で第１の実施形態と相違する。
図８及び図９は、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。
【００４４】
本例では、第１の実施形態と同様に、先ず図１（ａ）〜図２（ｃ）の諸工程を経る。このとき、化合物半導体積層構造２上に開口４ａを有するＡｌＮ膜４が形成される。
【００４５】
続いて、図８（ａ）に示すように、ＡｌＮ膜４上にＮｉＯ膜２１を形成する。
詳細には、開口４ａを埋め込むようにＡｌＮ膜４上にこれと異なる絶縁材料の絶縁膜、例えばＮｉＯ膜２１を形成する。ＮｉＯ膜２１は、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をＡｌＮ膜４を成膜した際の第１の周波数よりも低い第２の周波数、例えば３８０ｋＨｚ程度に設定し、ＡｌＮ膜４上にＮｉＯを例えば１００ｎｍ程度の厚みに堆積する。これにより、開口４ａを埋め込みＡｌＮ膜４上を覆うＮｉＯ膜２１が形成される。
【００４６】
ＮｉＯ膜２１は、電子供給層２ｃとのバンド不連続がタイプＩＩである絶縁膜として形成される。ＮｉＯ膜２１では、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも高い状態となる。この場合、ＮｉＯ膜２１の禁制帯に電子供給層２ｃの禁制帯が入ることはない。
【００４７】
続いて、図８（ｂ）に示すように、ＮｉＯ膜２１を加工して絶縁膜２３を形成する。
詳細には、ＮｉＯ膜２１の全面を、ＡｌＮ膜４の表面が露出するまでドライエッチング（エッチバック）して表面平坦化する。これにより、ＡｌＮ膜４からなる第１の部分２２ａ（第２の部分以外に相当する）と、開口４ａをＮｉＯ膜２１で埋め込む（後述するフィールドプレート電極が形成される部位の下方に相当する）第２の部分２２ｂとを有する絶縁膜２３が形成される。
【００４８】
なお、ＮｉＯ膜２１をエッチングすることなく、図８（ａ）に示すＡｌＮ膜４及びＮｉＯ膜２１の状態で上記の絶縁膜とし、ソース電極及びドレイン電極、ゲート電極等を形成するようにしても良い。
また、ＡｌＮ膜４の表面が露出しない程度にエッチングして、図８（ａ）に示すＡｌＮ膜４及びＮｉＯ膜２１の状態で上記の絶縁膜とし、ソース電極及びドレイン電極、ゲート電極等を形成するようにしても良い。
また、ＡｌＮ膜４が露出した後もエッチングを続け、絶縁膜の厚さを調整した後で、図8（ｂ）に示すＡｌＮ膜４及びＮｉＯ膜２１の状態で上記の絶縁膜とし、ソース電極及びドレイン電極、ゲート電極等を形成するようにしても良い。
【００４９】
続いて、図９（ａ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、第１の部分２２ａのソース電極及びドレイン電極の各形成予定部位をリソグラフィー及びドライエッチングにより除去する。これにより、第１の部分２２ａに電極用リセス１１ａ，１１ｂが形成される。
次に、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工する。これにより、電極用リセス１１ａ，１１ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００５０】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、ソース電極及びドレイン電極の各形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｃとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス１１ａ，１１ｂを埋め込み電子供給層２ｃとオーミックコンタクトしたソース電極７及びドレイン電極８が形成される。
【００５１】
続いて、図９（ｂ）に示すように、絶縁膜２３の第１の部分２２ａ上にゲート電極９を、第２の部分２２ｂ上にフィールドプレート電極１２を同時形成する。
詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためレジストマスクを形成する。全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、ゲート電極の形成予定部位である絶縁膜２３の第１の部分２２ａ表面の一部を露出する開口と、フィールドプレート電極の形成予定部位である絶縁膜２３の第２の部分２２ｂ表面を露出する開口とを有するレジストマスクが形成される。
【００５２】
次に、上記のレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、第１の部分２２ａ表面の一部上にはゲート電極９が、第２の部分２２ｂ表面上にはフィールドプレート電極１２が同時形成される。ゲート電極９下の第１の部分２２ａのＡｌＮは、タイプＩの状態であって十分に絶縁性が確保されており、ゲート絶縁膜として機能することになる。
【００５３】
しかる後、各種の配線形成等の後工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。本例では、フィールドプレート電極１２をソースフィールドプレート電極として用いるべく、ソース電極７とフィールドプレート電極１２とを所定の配線により電気的に接続する。
【００５４】
本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、絶縁膜２３を絶縁材料の相異なる第１の部分２２ａ及び第２の部分２２ｂで構成し、フィールドプレート電極１２下に第２の部分２２ｂが配置される。本例では、第１の部分２２ａは、タイプＩのバンド不連続であり、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも低い状態となる。一方、第２の部分２２ｂは、タイプＩＩのバンド不連続であり、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも高い状態となる。
【００５５】
この場合、化合物半導体積層構造２内でインパクトイオン化によりホールが発生した場合、絶縁膜２３で第２の部分２２ｂがホールの逃がし口となる。即ち、発生したホールが第２の部分２２ｂを通り、フィールドプレート電極１２を経由してソース電極７から外部に排出される。これにより、ホールが電子走行層２ｂ、電子供給層２ｃに滞留することなく、スイッチ特性が向上し、装置破壊が抑止される。
【００５６】
その一方で、絶縁膜２３の第２の部分２２ａは、タイプＩの状態であって十分に絶縁性が確保されている。そのため、絶縁膜２３は、絶縁膜としての機能（ゲート絶縁膜としての機能を含む）を確実に果たすことができる。
【００５７】
以上説明したように、本例によれば、発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することが可能となり、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００５８】
なお、化合物半導体積層構造２上に形成する絶縁膜の構成は、第１の実施形態及び変形例に限定されるものではない。当該絶縁膜としては、例えば以下の態様が適用できる。
（１）第１の部分にタイプＩのＡｌＮ、第２の部分にタイプＩＩのＳｉＯＮを形成する。
この場合、タイプＩのＡｌＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数で成膜する。一方、タイプＩＩのＳｉＯＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をタイプＩのＡｌＮを成膜した際の第１の周波数よりも低い第２の周波数で成膜する。
【００５９】
（２）第１の部分にタイプＩのＳｉＮ、第２の部分にタイプＩＩのＳｉＯＮを形成する。
この場合、タイプＩのＳｉＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数で成膜する。一方、タイプＩＩのＳｉＯＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をタイプＩのＳｉＮを成膜した際の第１の周波数よりも低い第２の周波数で成膜する。
【００６０】
（３）第１の部分にタイプＩのＳｉＮ、第２の部分にタイプＩＩのＮｉＯを形成する。
この場合、タイプＩのＳｉＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数で成膜する。一方、タイプＩＩのＮｉＯは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をタイプＩのＳｉＮを成膜した際の第１の周波数よりも低い第２の周波数で成膜する。
【００６１】
（４）第１の部分にタイプＩのＳｉＯＮ、第２の部分にタイプＩＩのＡｌＮを形成する。
この場合、タイプＩのＳｉＯＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数で成膜する。一方、タイプＩＩのＡｌＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をタイプＩのＳｉＯＮを成膜した際の第１の周波数よりも低い第２の周波数で成膜する。
【００６２】
（５）第１の部分にタイプＩのＳｉＯＮ、第２の部分にタイプＩＩのＳｉＮを形成する。
この場合、タイプＩのＳｉＯＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数で成膜する。一方、タイプＩＩのＳｉＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をタイプＩのＳｉＯＮを成膜した際の第１の周波数よりも低い第２の周波数で成膜する。
【００６３】
（６）第１の部分にタイプＩのＳｉＯＮ、第２の部分にタイプＩＩのＮｉＯを形成する。
この場合、タイプＩのＳｉＯＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数で成膜する。一方、タイプＩＩのＮｉＯは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をタイプＩのＳｉＯＮを成膜した際の第１の周波数よりも低い第２の周波数で成膜する。
【００６４】
（第２の実施形態）
以下、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて説明する。本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、化合物半導体積層構造上の絶縁膜の構成が異なる点で第１の実施形態と相違する。
図１０〜図１２は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を順に示す概略断面図である。
【００６５】
本実施形態では、第１の実施形態と同様に、先ず図１（ａ）の工程を実行する。このとき、Ｓｉ基板１上に化合物半導体積層構造２が形成される。
【００６６】
続いて、図１０（ａ）に示すように、化合物半導体積層構造２上にＳｉＮ膜３１を形成する。
詳細には、先ず、化合物半導体積層構造２の表面（電子供給層２ｃの表面）に、例えばフッ酸処理を施し、当該表面を清浄化する。
次に、化合物半導体積層構造２上に絶縁膜、例えばＳｉＮ膜３１を形成する。ＳｉＮ膜３１は、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数、例えば１３．５６ＭＨｚ程度に設定し、電子供給層２ｃ上にＳｉＮを例えば１００ｎｍ程度の厚みに堆積する。これにより、ＳｉＮ膜３１が形成される。
【００６７】
ＳｉＮ膜３１は、電子供給層２ｃとのバンド不連続がタイプＩである絶縁膜として形成される。ＳｉＮ膜３１では、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも低い状態となる。この場合、ＳｉＮ膜３１の禁制帯に電子供給層２ｃの禁制帯が全て入ることになる。
【００６８】
続いて、図１０（ｂ）に示すように、ＳｉＮ膜３１上にレジストマスク３０を形成する。
詳細には、ＳｉＮ膜３１上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、電子供給層２ｃ表面の所定部位（後述するフィールドプレート電極が形成される部位の下方に相当する部位）を露出させる開口を形成する。以上により、開口３０ａを有するレジストマスク３０が形成される。
【００６９】
続いて、図１０（ｃ）に示すように、ＳｉＮ膜３１に開口３１ａを形成する。
詳細には、レジストマスク３０を用いて、ＳｉＮ膜３１のレジストマスク３０の開口３１ａから露出する部分をドライエッチングして除去する。これにより、ＳｉＮ膜３１の所定部位（後述するフィールドプレート電極が形成される部位の下方に相当する部位）に開口３１ａが形成される。
【００７０】
続いて、図１１（ａ）に示すように、レジストマスク３０を除去する。
詳細には、所定の薬液を用いたウェット処理、又は酸素プラズマを用いたアッシング処理により、レジストマスク３０を除去する。
【００７１】
続いて、図１１（ｂ）に示すように、ＳｉＮ膜３１上にＳｉＮ膜３２を形成する。
詳細には、開口４ａを埋め込むようにＳｉＮ膜３１上にこれと同一の絶縁材料の絶縁膜、ＳｉＮ膜３２を形成する。ＳｉＮ膜３２は、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をＳｉＮ膜３１を成膜した際の第１の周波数よりも低い第２の周波数、例えば３８０ｋＨｚ程度に設定し、ＳｉＮ膜３１上にＳｉＮを例えば１００ｎｍ程度の厚みに堆積する。これにより、開口３１ａを埋め込みＳｉＮ膜３１上を覆うＳｉＮ膜３２が形成される。
【００７２】
ＳｉＮ膜３２は、電子供給層２ｃとのバンド不連続がタイプＩＩである絶縁膜として形成される。ＳｉＮ膜３２では、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも高い状態となる。この場合、ＳｉＮ膜３２の禁制帯に電子供給層２ｃの禁制帯が入ることはない。
【００７３】
続いて、図１１（ｃ）に示すように、ＳｉＮ膜３２を加工して絶縁膜３３を形成する。
詳細には、ＳｉＮ膜３２の全面を、ＳｉＮ膜３１の表面が露出するまでドライエッチング（エッチバック）して表面平坦化する。この場合、ＳｉＮ膜３１，３２が同一材料であるため、例えばエッチング時間の制御により、ＳｉＮ膜３１の表面露出を判断する。これにより、ＳｉＮ膜３１からなる第１の部分３３ａ（第２の部分以外に相当する）と、開口３１ａをＳｉＮ膜３２で埋め込む（後述するフィールドプレート電極が形成される部位の下方に相当する）第２の部分３３ｂとを有する絶縁膜３３が形成される。
【００７４】
なお、ＳｉＮ膜３２をエッチングすることなく、図１１（ｂ）に示すＳｉＮ膜３１，３２の状態で上記の絶縁膜とし、ソース電極及びドレイン電極、ゲート電極等を形成するようにしても良い。
また、ＳｉＮ膜３１の表面が露出しない程度にエッチングして、図１１（ｂ）に示すＳｉＮ膜３１，３２の状態で上記の絶縁膜とし、ソース電極及びドレイン電極、ゲート電極等を形成するようにしても良い。
また、ＳｉＮ膜３１が露出した後もエッチングを続け、絶縁膜の厚さを調整した後で、図１１（ｃ）に示すＳｉＮ膜３１，３２の状態で上記の絶縁膜とし、ソース電極及びドレイン電極、ゲート電極等を形成するようにしても良い。
【００７５】
続いて、図１２（ａ）に示すように、ソース電極７及びドレイン電極８を形成する。
詳細には、先ず、第１の部分３３ａのソース電極及びドレイン電極の各形成予定部位をリソグラフィー及びドライエッチングにより除去する。これにより、第１の部分３３ａに電極用リセス１１ａ，１１ｂが形成される。
次に、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、リソグラフィーによりレジストを加工する。これにより、電極用リセス１１ａ，１１ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００７６】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌ（Ｔｉが下層でＡｌが上層）を、例えば蒸着法により、ソース電極及びドレイン電極の各形成予定部位を露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｃとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｃとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス１１ａ，１１ｂを埋め込み電子供給層２ｃとオーミックコンタクトしたソース電極７及びドレイン電極８が形成される。
【００７７】
続いて、図１２（ｂ）に示すように、絶縁膜３３の第１の部分３３ａ上にゲート電極９を、第２の部分３３ｂ上にフィールドプレート電極１２を同時形成する。
詳細には、先ず、ゲート電極及びフィールドプレート電極を形成するためレジストマスクを形成する。全面にレジストを塗布する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。塗布されたレジストをリソグラフィーにより加工する。以上により、ゲート電極の形成予定部位である絶縁膜３３の第１の部分３３ａ表面の一部を露出する開口と、フィールドプレート電極の形成予定部位である絶縁膜３３の第２の部分３３ｂ表面を露出する開口とを有するレジストマスクが形成される。
【００７８】
次に、上記のレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕ（Ｎｉが下層、Ａｕが上層）を、例えば蒸着法により、各開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、第１の部分３３ａ表面の一部上にはゲート電極９が、第２の部分３３ｂ表面上にはフィールドプレート電極１２が同時形成される。ゲート電極９下の第１の部分３３ａのＡｌＮは、タイプＩの状態であって十分に絶縁性が確保されており、ゲート絶縁膜として機能することになる。
【００７９】
しかる後、各種の配線形成等の後工程を経て、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。本実施形態では、フィールドプレート電極１２をソースフィールドプレート電極として用いるべく、ソース電極７とフィールドプレート電極１２とを所定の配線により電気的に接続する。
【００８０】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、絶縁膜３３を同一絶縁材料の第１の部分３３ａ及び第２の部分３３ｂで構成し、フィールドプレート電極１２下に第２の部分３３ｂが配置される。本実施形態では、第１の部分３３ａは、タイプＩのバンド不連続であり、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも低い状態となる。一方、第２の部分３３ｂは、タイプＩＩのバンド不連続であり、電子供給層２ｃとの接合面で価電子帯レベルが電子供給層２ｃの価電子帯レベルよりも高い状態となる。
【００８１】
この場合、化合物半導体積層構造２内でインパクトイオン化によりホールが発生した場合、絶縁膜３３で第２の部分３３ｂがホールの逃がし口となる。即ち、発生したホールが第２の部分３３ｂを通り、フィールドプレート電極１２を経由してソース電極７から外部に排出される。これにより、ホールが電子走行層２ｂ、電子供給層２ｃに滞留することなく、スイッチ特性が向上し、装置破壊が抑止される。
【００８２】
その一方で、絶縁膜３３の第２の部分３３ａは、タイプＩの状態であって十分に絶縁性が確保されている。そのため、絶縁膜３３は、絶縁膜としての機能（ゲート絶縁膜としての機能を含む）を確実に果たすことができる。
【００８３】
以上説明したように、本実施形態によれば、発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することが可能となり、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００８４】
なお、化合物半導体積層構造２上に形成する絶縁膜の構成は、第２の実施形態に限定されるものではない。当該絶縁膜としては、例えば以下の態様が適用できる。
（１）第１の部分にタイプＩのＡｌＮ、第２の部分にタイプＩＩのＡｌＮを形成する。
この場合、タイプＩのＡｌＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数で成膜する。一方、タイプＩＩのＡｌＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をタイプＩのＡｌＮを成膜した際の第１の周波数よりも低い第２の周波数で成膜する。
【００８５】
（２）第１の部分にタイプＩのＮｉＯ、第２の部分にタイプＩＩのＮｉＯを形成する。
この場合、タイプＩのＮｉＯは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数で成膜する。一方、タイプＩＩのＮｉＯは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をタイプＩのＮｉＯを成膜した際の第１の周波数よりも低い第２の周波数で成膜する。
【００８６】
（３）第１の部分にタイプＩのＳｉＯＮ、第２の部分にタイプＩＩのＳｉＯＮを形成する。
この場合、タイプＩのＳｉＯＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数を比較的高い第１の周波数で成膜する。一方、タイプＩＩのＳｉＯＮは、例えばプラズマＣＶＤ法により、プラズマ励起の周波数をタイプＩのＳｉＯＮを成膜した際の第１の周波数よりも低い第２の周波数で成膜する。
【００８７】
（第３の実施形態）
本実施形態では、第１の実施形態及び変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１３は、第３の実施形態による電源装置の概略構成を示す結線図である。
【００８８】
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、交流電源４４と、いわゆるブリッジ整流回路４５と、複数（ここでは４つ）のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄとを備えて構成される。また、ブリッジ整流回路４５は、スイッチング素子４６ｅを有している。
二次側回路４２は、複数（ここでは３つ）のスイッチング素子４７ａ，４７ｂ，４７ｃを備えて構成される。
【００８９】
本実施形態では、一次側回路４１のスイッチング素子４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅが、第１の実施形態及び変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路４２のスイッチング素子４７ａ，４７ｂ，４７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００９０】
本実施形態では、発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することが可能となるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
【００９１】
（第４の実施形態）
本実施形態では、第１の実施形態及び変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１４は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【００９２】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及び変形例、第２の実施形態から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１４では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
【００９３】
本実施形態では、発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することが可能となるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００９４】
（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【００９５】
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＮ、で形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【００９６】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することが可能となり、信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９７】
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮで形成される。
【００９８】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、発生したホールの装置内の滞留を抑止し、スイッチ特性を向上させて装置破壊を防止することが可能となり、信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００９９】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【０１００】
（付記１）化合物半導体層と、
前記化合物半導体層の上方に形成された絶縁膜と、
前記絶縁膜の上方に形成された第１の電極及び第２の電極と
を備えており、
前記絶縁膜は、前記第２の電極の下方に位置する部分が、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態であることを特徴とする化合物半導体装置。
【０１０１】
（付記２）前記絶縁膜は、
前記第２の電極の下方以外に位置し、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも低い状態である第１の部分と、
前記第２の電極の下方に位置し、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態である第２の部分と
を有することを特徴とする付記１に記載の化合物半導体装置。
【０１０２】
（付記３）前記絶縁膜は、前記第１の部分と前記第２の部分とが相異なる絶縁材料からなることを特徴とする付記２に記載の化合物半導体装置。
【０１０３】
（付記４）前記絶縁膜は、前記第１の部分と前記第２の部分とが同一の絶縁材料からなることを特徴とする付記２に記載の化合物半導体装置。
【０１０４】
（付記５）化合物半導体層を形成する工程と、
前記化合物半導体層の上方に絶縁膜を形成する工程と、
前記絶縁膜の上方に第１の電極及び第２の電極を形成する工程と
を備えており、
前記絶縁膜は、前記第２の電極の下方に位置する部分が、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態となることを特徴とする化合物半導体装置の製造方法。
【０１０５】
（付記６）前記絶縁膜は、
前記第２の電極の下方以外に位置し、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも低い状態である第１の部分と、
前記第２の電極の下方に位置し、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態である第２の部分と
を有することを特徴とする付記５に記載の化合物半導体装置の製造方法。
【０１０６】
（付記７）前記絶縁膜をプラズマＣＶＤ法で形成するに際して、
前記第１の部分を、第１の周波数でプラズマ励起して形成し、
前記第２の部分を、前記第１の周波数よりも低い第２の周波数でプラズマ励起して形成することを特徴とする付記６に記載の化合物半導体装置の製造方法。
【０１０７】
（付記８）前記絶縁膜は、前記第１の部分と前記第２の部分とが相異なる絶縁材料で形成されることを特徴とする付記６又は７に記載の化合物半導体装置の製造方法。
【０１０８】
（付記９）前記絶縁膜は、前記第１の部分と前記第２の部分とが同一の絶縁材料で形成されることを特徴とする付記６又は７に記載の化合物半導体装置の製造方法。
【０１０９】
（付記１０）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成された絶縁膜と、
前記絶縁膜の上方に形成された第１の電極及び第２の電極と
を備えており、
前記絶縁膜は、前記第２の電極の下方に位置する部分が、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態であることを特徴とする電源回路。
【０１１０】
（付記１１）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成された絶縁膜と、
前記絶縁膜の上方に形成された第１の電極及び第２の電極と
を備えており、
前記絶縁膜は、記第２の電極の下方に位置する部分が、前記化合物半導体層との接合面で価電子帯レベルが前記化合物半導体層の価電子帯レベルよりも高い状態であることを特徴とする高周波増幅器。
【符号の説明】
【０１１１】
１，１０１  Ｓｉ基板
２，１０２  化合物半導体積層構造
２ａ，１０２ａ  バッファ層
２ｂ，１０２ｂ  電子走行層
２ｃ，１０２ｃ  電子供給層
３  素子分離領域
４，１０３  ＡｌＮ膜
４ａ，１０ａ，３０ａ，３１ａ  開口
５，３１，３２  ＳｉＮ膜
６，２３，３３  絶縁膜
６ａ，２２ａ，３３ａ  第１の部分
６ｂ，２２ｂ，３３ｂ  第２の部分
７，１０４  ソース電極
８，１０５  ドレイン電極
９，１０６  ゲート電極
１０，３０  レジストマスク
１１ａ，１１ｂ  電極用リセス
１２，１０７  フィールドプレート電極
２１  ＮｉＯ膜
４１  一次側回路
４２  二次側回路
４３  トランス
４４  交流電源
４５  ブリッジ整流回路
４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４７ａ，４７ｂ，４７ｃ  スイッチング素子
５１  ディジタル・プレディストーション回路
５２ａ，５２ｂ  ミキサー
５３  パワーアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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