(57)【要約】【課題】メモリセルと周辺回路用トランジスタとを有する半導体装置において、前記メモリセルと前記周辺回路用トランジスタの高さが異なり、前記メモリセル及び前記周辺回路用トランジスタを覆う層間絶縁膜に大きな段差が生じた場合であっても、前記層間絶縁膜でのスクラッチ発生及び前記層間絶縁膜上に形成する金属配線間のショート発生を防止し得る前記半導体装置の製造方法を提供する。【解決手段】半導体基板をメモリセル領域と周辺回路領域に区分した後、前記メモリセル領域にメモリセルを形成するとともに前記周辺回路領域に周辺回路用トランジスタを形成する工程と、前記メモリセル及び前記周辺回路用トランジスタの上に高密度プラズマＣＶＤ法により第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜をＣＭＰで研磨して平坦化する工程と、を備える。【選択図】図１８
2014203857.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板をメモリセル領域と周辺回路領域に区分した後、前記メモリセル領域にメモリセルを形成するとともに前記周辺回路領域に周辺回路用トランジスタを形成する工程と、
前記メモリセル及び前記周辺回路用トランジスタの上に高密度プラズマＣＶＤ法により第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を化学機械研磨で研磨して平坦化する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記メモリセル及び前記周辺回路用トランジスタの形成工程と前記第１層間絶縁膜の形成工程との間に、
メモリセル領域と周辺回路領域とを有する前記半導体基板上に第２層間絶縁膜を形成する工程とを有し、
前記第１層間絶縁膜の形成工程において、
前記第２層間絶縁膜上に前記第１層間絶縁膜を形成し、
前記平坦化工程において、
前記第１層間絶縁膜及び前記第２層間絶縁膜を化学機械研磨で研磨して平坦化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２層間絶縁膜がプラズマ酸化膜またはＣＶＤ酸化膜のいずれか一方の膜であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記メモリセル及び前記周辺回路用トランジスタの形成工程において、
前記メモリセルの上部にキャパシタを形成し、
前記平坦化工程において、
前記キャパシタが露出しないように前記第１層間絶縁膜、または前記第１層間絶縁膜と前記第２層間絶縁膜の両方を平坦化することを特徴とする請求項１〜請求項３のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項５】
前記第１層間絶縁膜の形成工程と前記平坦化工程との間に、
前記メモリセル領域上の前記第１層間絶縁膜の一部をエッチングにより除去する工程を有することを特徴とする請求項１〜請求項４のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項６】
半導体基板を第１領域と第２領域に区分した後、前記第１領域に複数の第１配線層を形成するとともに前記第２領域に第２配線層を形成する工程と、
前記第１配線層及び前記第２配線層の上に高密度プラズマＣＶＤ法により第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を化学機械研磨で研磨して平坦化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記平坦化工程において、
前記第１配線層が露出しないように前記第１層間絶縁膜を平坦化することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板から見て前記第１領域は前記第２領域より高くすることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第１配線層及び前記第２配線層の形成工程と前記第１層間絶縁膜の形成工程との間に、
第１領域と第２領域とを有する前記半導体基板上に第２層間絶縁膜を形成する工程とを有し、
前記第１層間絶縁膜の形成工程において、
前記第２層間絶縁膜上に前記第１層間絶縁膜を形成し、
前記平坦化工程において、
前記第１層間絶縁膜及び前記第２層間絶縁膜を化学機械研磨で研磨して平坦化することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記第２層間絶縁膜がプラズマ酸化膜またはＣＶＤ酸化膜のいずれか一方の膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板をメモリセル領域と周辺回路領域に区分した後、前記メモリセル領域に対の拡散層を有し、ゲート電極がワード線の一部となるメモリセルトランジスタを形成する工程と、
前記メモリセル領域に前記拡散層の一方に接続するビット線を形成するとともに、前記周辺回路領域に周辺回路用トランジスタを形成する工程と、
前記メモリセル領域に前記拡散層の他方に接続するキャパシタを形成する工程と、
前記メモリセルトランジスタ及び前記周辺回路用トランジスタの上に高密度プラズマＣＶＤ法により第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜を化学機械研磨で研磨して平坦化する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
前記メモリセルトランジスタ及び前記周辺回路用トランジスタの形成工程と前記第１層間絶縁膜の形成工程との間に、
前記半導体基板の前記メモリセル領域上と前記周辺回路領域上とに第２層間絶縁膜を形成する工程とを有し、
前記第１層間絶縁膜の形成工程において、
前記第２層間絶縁膜上に前記第１層間絶縁膜を形成し、
前記平坦化工程において、
前記第１層間絶縁膜及び前記第２層間絶縁膜を化学機械研磨で研磨して平坦化することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２層間絶縁膜がプラズマ酸化膜またはＣＶＤ酸化膜のいずれか一方の膜であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記平坦化工程において、
前記キャパシタが露出しないように前記第１層間絶縁膜、または前記第１層間絶縁膜と前記第２層間絶縁膜の両方を平坦化することを特徴とする請求項１１〜請求項１３のうちのいずれかの請求項に記載の半導体装置の製造方法。
【請求項１５】
前記第１層間絶縁膜の形成工程と前記平坦化工程との間に、
前記メモリセル領域上の前記第１層間絶縁膜の一部をエッチングにより除去する工程を有することを特徴とする請求項１１〜請求項１４のうちのいずれかの請求項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
代表的な半導体装置であるＤＲＡＭには、メモリセル領域と周辺回路領域で構成されるものが多い。メモリセル領域には、セルトランジスタが複数形成されており、具体的にはメモリセル領域内の一方向に延在するビット線と、ビット線の延在方向に交差する方向に延在するワード線で区画される各領域に、１つのセルトランジスタが配置されている。各セルトランジスタのソースドレイン領域上にはキャパシタが形成され、これら全体の構成要素は１つのメモリセルとして機能する。また、周辺回路領域にはメモリセル領域のビット線およびワード線に印加する電圧を制御するための配線を含む周辺回路用トランジスタが配置されている。
【０００３】
図２３Ａ〜２３Ｃに示すように、上記の構成を備えるＤＲＡＭの製造工程では、メモリセル領域５１と周辺回路領域５２を覆う絶縁膜（層間絶縁膜３０）を形成する。具体的には、例えばプラズマＣＶＤで層間絶縁膜３０を形成した後、化学機械研磨（ＣＭＰ）により層間絶縁膜３０を平坦化する。
上記のように、メモリセル領域５１と周辺回路領域５２を有するＤＲＡＭでは、例えばセルトランジスタ１４ａ上にシリンダ型やクラウン型等のキャパシタ２９を形成すると、メモリセル領域５１の上面が周辺回路領域５２の上面より相当高くなる。従って、上記プラズマＣＶＤによりメモリセル領域５１及び周辺回路領域５２の上に層間絶縁膜３０を形成すると、図２３Ａに示すように、メモリセル領域５１の層間絶縁膜３０の上面が周辺回路領域５２の層間絶縁膜３０の上面より高くなり、層間絶縁膜３０に大きな段差が生じる。また、大きな段差を有する層間絶縁膜３０をＣＭＰで研磨することになる。
【０００４】
例えば特許文献１には、シリコン基板上にメモリセル及びメモリセルより高さの低い周辺回路用トランジスタを形成する工程と、メモリセル及び周辺回路用トランジスタの上に層間絶縁膜を形成する工程と、セリアスラリーを用いて層間絶縁膜をＣＭＰで研磨することにより、層間絶縁膜の局所的な段差を解消する工程と、周辺回路用トランジスタ上の層間絶縁膜を覆うレジストパターンを形成し、このレジストパターンをマスクとしてメモリセル上の層間絶縁膜をエッチングする工程と、レジストパターンを除去し、層間絶縁膜をＣＭＰで研磨することにより、メモリセルと周辺回路用トランジスタとの高さの違いによる層間絶縁膜の段差を平坦化する工程と、を具備する半導体装置の製造工程が開示されている。
【０００５】
また、特許文献２には、近接したトレンチ配列部分をＨＤＰ−ＣＶＤによる酸化シリコン系の埋め込み絶縁膜によって埋め込む際に、成膜ステップとエッチングガスを含むガス雰囲気中でのエッチングを交互に繰り返すことによって、平坦な埋め込み特性を得る半導体集積回路装置の製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−６４３１４号公報
【特許文献２】特開２０１０−７３７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のように、メモリセル領域５１と周辺回路領域５２との境界部分に高い段差がある層間絶縁膜３０をＣＭＰにより平坦化すると、圧力が段差の立ち上がり部に集中してしまう。その結果、図２３Ｂに示すように層間絶縁膜３０が折れて、周辺回路領域５２上の層間絶縁膜３０の上面より深く達する窪み３１ができる場合がある。その場合、ＣＭＰ後の層間絶縁膜３０には、図２３Ｃに示すように、窪み３１によるスクラッチ３０ｃが残存してしまう。また、折れた層間絶縁膜３０により層間絶縁膜３０にスクラッチ（図示略）が発生することがある。そして、このような窪み３１やスクラッチ３０ｃが発生すると、ＣＭＰ後、層間絶縁膜３０に形成する金属配線の一部が除去されずに窪み３１やスクラッチ３０ｃに埋没し、配線間でショートが発生してしまう問題があった。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、半導体基板をメモリセル領域と周辺回路領域に区分した後、前記メモリセル領域にメモリセルを形成するとともに前記周辺回路領域に周辺回路用トランジスタを形成する工程と、前記メモリセル及び前記周辺回路用トランジスタの上に高密度プラズマＣＶＤ法により第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜を化学機械研磨で研磨して平坦化する工程と、を備えることを特徴とする。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板を第１領域と第２領域に区分した後、前記第１領域に複数の第１配線層を形成するとともに前記第２領域に第２配線層を形成する工程と、前記第１配線層及び前記第２配線層の上に高密度プラズマＣＶＤ法により第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜を化学機械研磨で研磨して平坦化する工程と、を有することを特徴とする。
【００１０】
更に、本発明の半導体装置の製造方法は、半導体基板をメモリセル領域と周辺回路領域に区分した後、前記メモリセル領域に対の拡散層を有し、ゲート電極がワード線の一部となるメモリセルトランジスタを形成する工程と、前記メモリセル領域に前記拡散層の一方に接続するビット線を形成するとともに、前記周辺回路領域に周辺回路用トランジスタを形成する工程と、前記メモリセル領域に前記拡散層の他方に接続するキャパシタを形成する工程と、前記メモリセルトランジスタ及び前記周辺回路用トランジスタの上に高密度プラズマＣＶＤ法により第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜を化学機械研磨で研磨して平坦化する工程と、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、メモリセルと周辺回路用トランジスタの高さが異なる場合であっても、先ず高密度プラズマＣＶＤ法によりメモリセル及び周辺回路用トランジスタを覆う第１層間絶縁膜を形成するため、高密度プラズマＣＶＤ法のスパッタ効果を用いて、メモリセル領域と周辺回路領域との境界部分における第１層間絶縁膜の形状をなだらかな曲面にすることができる。従ってこの後、第１層間絶縁膜のＣＭＰを行っても、境界部分の圧力がなだらかな形状により分散されて、１箇所に集中することがない。
上記により、化学機械研磨（ＣＭＰ）後の第１層間絶縁膜における窪みやスクラッチの発生を抑え、第１層間絶縁膜上に形成する配線間のショート発生を防止できる。
【図面の簡単な説明】
【００１２】
【図１】本発明を適用した第１実施形態の半導体装置の断面図である。
【図２】本発明を適用した第１実施形態の半導体装置の断面図である。
【図３Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図３Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図３Ａに示すＡ−Ａ´線に沿った断面図である。
【図４Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図４Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図４Ａに示すＡ−Ａ´線に沿った断面図である。
【図５Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図５Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図５Ａに示すＡ−Ａ´線に沿った断面図である。
【図６Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図６Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図６Ａに示すＡ−Ａ´線に沿った断面図である。
【図７Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図７Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図７Ａに示すＡ−Ａ´線に沿った断面図である。
【図８Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図８Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図８Ａに示すＡ−Ａ´線に沿った断面図である。
【図９Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図９Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図９Ａに示すＡ−Ａ´線に沿った断面図である。
【図１０Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図１０Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図１０Ａに示すＡ−Ａ´線に沿った断面図である。
【図１１Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図１１Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図１１Ａに示すＡ−Ａ´線に沿った断面図である。
【図１２】本発明を適用した第１実施形態の半導体装置の製造工程を示す断面図である。
【図１３】本発明を適用した第１実施形態の半導体装置の製造工程を示す断面図である。
【図１４Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図１４Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図１４Ａに示すＡ−Ａ´線に沿った断面図である。
【図１５Ａ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、平面図である。
【図１５Ｂ】本発明を適用した第１実施形態の半導体装置の製造工程を示す図であって、図１５Ａに示すＡ−Ａ´線に沿った断面図である。
【図１６】本発明を適用した第１実施形態の半導体装置の製造工程を示す断面図である。
【図１７】本発明を適用した第１実施形態の半導体装置の製造工程を示す断面図である。
【図１８】本発明を適用した第１実施形態の半導体装置の製造工程を示す断面図である。
【図１９】本発明を適用した第１実施形態の半導体装置の製造に用いる装置の構成図である。
【図２０】本発明を適用した第１実施形態の半導体装置の製造工程を示す断面図である。
【図２１Ａ】本発明を適用した第２実施形態の半導体装置の断面図である。
【図２１Ｂ】本発明を適用した第２実施形態の半導体装置の断面図である。
【図２１Ｃ】本発明を適用した第２実施形態の半導体装置の断面図である。
【図２１Ｄ】本発明を適用した第２実施形態の半導体装置の断面図である。
【図２２】本発明を適用した第２実施形態の半導体装置の製造工程を示す断面図である。
【図２３Ａ】従来の半導体装置の製造工程を示す断面図である。
【図２３Ｂ】従来の半導体装置の製造工程を示す断面図である。
【図２３Ｃ】従来の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した半導体装置について、図１〜図２２を参照し、説明する。また、図１〜図２２においては、同一の構成要素には同一の符号を付し、その説明を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、および厚みの比率等は実際のものと同一とは限らない。
【００１４】
（第１実施形態）
本発明を適用した半導体装置の一例であるＤＲＡＭ（半導体装置）１００について、図１及び図２を参照しながら説明する。
【００１５】
図１に示すように、本実施形態のＤＲＡＭ１００は、メモリセル領域５１と周辺回路領域５２から構成され、上部にＨＤＰ−ＣＶＤ酸化膜（第１層間絶縁膜）３０ｂが設けられている。メモリセル領域５１は、半導体基板１０上に複数のメモリセル１４ｃが設けられた領域である。また、周辺回路領域５２は、周辺回路用トランジスタ１４ｂが設けられた領域である。ＨＤＰ−ＣＶＤ酸化膜３０ｂは、メモリセル１４ｃ及び周辺回路用トランジスタ１４ｂを覆うように形成されている。
【００１６】
半導体基板１０には、ｐ型シリコン基板が用いられる。また、半導体基板１０には、半導体基板１０を複数の活性領域１０ａに区分するように、ＳＴＩ１１が設けられている。ＳＴＩ１１の材質としては、例えばシリコン酸化膜が挙げられる。
【００１７】
メモリセル１４ｃは、セルトランジスタ１４ａと、ビットコンタクトプラグ２２ｂと、ビットラインゲート２３と、層間絶縁膜２４と、容量コンタクト２５と、容量パッド２６と、ストップ窒化膜２７と、キャパシタ２９から構成されている。
【００１８】
セルトランジスタ１４ａは、ゲート絶縁膜１７と、ゲート電極１８と、サイドウォール絶縁膜１９と、ワードラインサイドウォール絶縁膜２０と、底部拡散領域１６ａと、を有する。
【００１９】
ゲート絶縁膜１７は、側壁部絶縁膜１７ａと底部絶縁膜１７ｂから構成されている。側壁部絶縁膜１７ａ及び底部絶縁膜１７ｂは、活性領域１０ａの半導体基板１０に形成されたゲートトレンチ１５（図示略）の側壁部及び底部に設けられている。ゲート絶縁膜１７の材質としては、シリコン酸化膜が挙げられる。
ゲート電極１８は、バリア膜１８ａと電極膜１８ｂから構成されており、セルトランジスタ１４ａのワードラインとして機能する。図１及び図２においては、バリア膜１８ａの図示は省略している。また、ＤＲＡＭ１００のゲート電極１８は、ダブルゲート型であり、ゲート絶縁膜１７で囲まれたゲートトレンチ１５内の両側底部に設けられている。バリア膜１８ａと電極膜１８ｂの材質としては、窒化チタンあるいはタングステンが挙げられる。
【００２０】
サイドウォール絶縁膜１９は、ゲートトレンチ１５内のゲート絶縁膜１７とゲート電極１８の上に設けられている。また、ワードラインサイドウォール絶縁膜２０は、ゲート電極１８とサイドウォール絶縁膜１９の露出面を覆うように設けられている。ワードラインサイドウォール絶縁膜２０の上面は、半導体基板１０の上面と面一になっている。
【００２１】
底部拡散領域１６ａは、隣接するゲート電極１８間の半導体基板１０に設けられている。底部拡散領域１６ａは、例えば半導体基板１０への不純物ドーパントのイオン注入により形成してもよく、不純物ドーパントを含む多結晶ポリシリコンを埋設して形成してもよい。前述のように、半導体基板１０としてｐ型シリコン基板が用いられる場合は、底部拡散領域１６ａの不純物ドーパントとしてｎ型ドーパントであるリンあるいはヒ素を用いることが好ましい。底部拡散領域１６ａは、セルトランジスタ１４ａのソースドレイン領域として機能する。
【００２２】
ゲート絶縁膜１７に接する半導体基板１０は、側壁部拡散領域１６ｂとなっている。ゲート電極１８の電極膜１８ｂに電圧が印加された際には、側壁部拡散領域１６ｂがセルトランジスタ１４ａのチャネル領域となる。
【００２３】
ビットコンタクトプラグ２２ｂは、隣接するワードラインサイドウォール絶縁膜２０の間に形成されたビットコンタクトホール２２ａに導電材料を埋設することにより形成されている。この導電材料には、例えば多結晶シリコンを用いることができる。ビットコンタクトプラグ２２ｂの底面は、底部拡散領域１６ａに当接している。このような構成により、次に説明するビットラインゲート２３の電極膜２３ａと底部拡散領域１６ａがビットコンタクトプラグ２２ｂを介して電気的に接続されている。
【００２４】
ビットラインゲート２３は、電極膜２３ａと、ビットラインキャップ絶縁膜２３ｂと、ビットラインサイドウォール絶縁膜２３ｃと、を有する。電極膜２３ａは、ビットコンタクトプラグ２２ｂに接続するように、ビットコンタクトプラグ２２ｂの上面に当接して設けられている。電極膜２３ａは、メモリセルのビット線として機能する。ビットラインキャップ絶縁膜２３ｂは、電極膜２３ａ上に形成されている。また、ビットラインサイドウォール絶縁膜２３ｃは、電極膜２３ａ及びビットラインキャップ絶縁膜２３ｂの側面を覆うように形成されている。
【００２５】
層間絶縁膜２４は、層間絶縁膜２４ａと層間絶縁膜２４ｂから構成されている。層間絶縁膜２４ａは、メモリセル領域５１及び周辺回路領域５２のビットラインゲート２３を覆うように、形成されている。層間絶縁膜２４ｂは、層間絶縁膜２４ａ上に積層されるとともに、周辺回路領域５２の配線３２を覆うように形成されている。
【００２６】
容量コンタクト２５は、上部拡散領域２５ｂと、バリア膜２５ｃと、容量コンタクトプラグ２５ｄから構成されている。
上部拡散領域２５ｂは、ゲート電極１８とＳＴＩ１１との間の半導体基板１０に設けられている。上部拡散領域２５ｂの形成方法は、底部拡散領域１６ａと同様である。また、上部拡散領域２５ｂは、セルトランジスタ１４ａのソースドレイン領域として機能する。
バリア膜２５ｃは、層間絶縁膜２４を貫通して上部拡散領域２５ｂを露出させるように形成された容量コンタクトホール２５ａの側壁に設けられている。
容量コンタクトプラグ２５ｄは、バリア膜２５ｃに囲まれた容量コンタクトホール２５ａ内に導電材料を埋設することにより形成されている。この導電材料としては、例えばタングステンが挙げられる。このような構成により、上部拡散領域２５ｂと後述するキャパシタ２９が容量コンタクト２５を介して電気的に接続されている。
【００２７】
容量パッド２６は、容量コンタクト２５に当接して設けられている。容量パッド２６の材質としては、例えばタングステンが挙げられる。ストップ窒化膜２７は、容量パッド２６を覆うように、層間絶縁膜２４ｂ上に積層形成されている。ストップ窒化膜２７は、後述するキャパシタ２９の下部電極膜２９ｂを形成するエッチング工程においてストッパーとなる。
【００２８】
キャパシタ２９は、クラウン型の容量部であり、下部電極膜２９ｂと、容量絶縁膜２９ｃと、上部電極膜２９ｄと、サポート膜２９ｅと、充填膜２９ｆと、接着膜２９ｇと、プレート電極膜２９ｈと、保護酸化膜２９ｉと、を有する。クラウン型のキャパシタの構成は一般によく知られているため、詳しい説明は省略する。下部電極膜２９ｂは、底面が容量パッド２６に当接するようにシリンダ形状を成して設けられている。キャパシタ２９の容量は、基本的に下部電極膜２９ｂの表面積に比例するが、ＤＲＡＭの高密度化により容量パッド２６の面積は縮小される傾向にある。そのため、下部電極膜２９ｂの高さは、水平方向の幅に比べて大きくなり、例えば１μｍ程度になる。従って、キャパシタ２９を有するメモリセル１４ｃと、周辺回路用トランジスタ１４ｂとの境界部分には、１μｍ以上の高低差がある。
なお、キャパシタ２９は図１に示すクラウン型の構成に限定されるものではなく、ＤＲＡＭに用いられる一般的なキャパシタの構成を適用できる。
【００２９】
周辺回路用トランジスタ１４ｂは、ビットラインゲート２３と、上部拡散領域３１ｂと、配線コンタクト３１と、配線３２と、を有する。周辺回路用トランジスタ１４ｂは、メモリセル領域５１の配線を制御するための回路としても動作させることができる。
【００３０】
周辺回路領域５２のビットラインゲート２３は、電極膜２３ａと、ビットラインキャップ絶縁膜２３ｂと、ビットラインサイドウォール絶縁膜２３ｃと、ビットラインゲート絶縁膜２３ｄと、を有する。電極膜２３ａと、ビットラインキャップ絶縁膜２３ｂと、ビットラインサイドウォール絶縁膜２３ｃに関する説明は、メモリセル領域５１のビットラインゲート２３における説明と同一であるため、省略する。
周辺回路領域５２のビットラインゲート２３は、平面型トランジスタである周辺回路用トランジスタ１４ｂのゲート電極として機能する。ビットラインゲート絶縁膜２３ｄは、周辺回路用トランジスタ１４ｂのゲート絶縁膜として、半導体基板１０と電極膜２３ａとの間に設けられている。
【００３１】
上部拡散領域３１ｂは、周辺回路領域５２のビットラインゲート２３の幅方向両側の半導体基板１０に形成されている。上部拡散領域３１ｂは、上部拡散領域２５ｂと同様に、例えば半導体基板１０への不純物ドーパントのイオン注入により形成してもよく、不純物ドーパントを含む多結晶ポリシリコンを埋設して形成してもよい。この不純物ドーパントとしては、ｎ型ドーパントであるリンあるいはヒ素を用いることが好ましい。上部拡散領域３１ｂは、周辺回路用トランジスタ１４ｂのソースドレイン領域として機能する。
【００３２】
配線コンタクト３１は、バリア膜３１ｃと、電極膜３１ｄから構成されている。バリア膜３１ｃは、層間絶縁膜２４のうち層間絶縁膜２４ａのみを貫通して上部拡散領域３１ｂを露出させるように形成されたコンタクトホール３１ａの側壁に設けられている。電極膜３１ｄは、バリア膜３１ｃに囲まれたコンタクトホール３１ａ内に導電材料を埋設することにより形成されている。この導電材料としては、例えばタングステンが挙げられる。このような構成により、上部拡散領域３１ｂと次に説明する配線３２が配線コンタクト３１を介して電気的に接続されている。
【００３３】
配線３２は、配線膜３２ａと、マスク膜３２ｂと、を有する。配線膜３２ａは、電極膜３１ｄに接続するように、電極膜３１ｄの上面に当接して設けられている。配線膜３２ａは、周辺回路用トランジスタ１４ｂの上部配線として機能する。マスク膜３２ｂは、配線膜３２ａ上に形成されている。配線３２は、層間絶縁膜２４ｂに覆われている。
【００３４】
上記説明したセルトランジスタ１４ａを含むメモリセルと、周辺回路用トランジスタ１４ｂとを覆うように、ＨＤＰ−ＣＶＤ酸化膜３０ｂが形成されている。
前述したように、メモリセル領域５１の層間絶縁膜２４ｂ上にはキャパシタ２９が設けられており、周辺回路領域５２の上面は層間絶縁膜２４ｂの上面であるため、ＨＤＰ−ＣＶＤ酸化膜３０ｂ形成前のメモリセル領域５１と周辺回路領域５２との間には、図１に示すように、キャパシタ２９の高さと同程度（１μｍ程度）の大きな段差Ｔが生じている。ＨＤＰ−ＣＶＤ酸化膜３０ｂは、このような大きな段差を覆うように形成されている。
【００３５】
ＨＤＰ−ＣＶＤ酸化膜３０ｂは、段差Ｔの高さｔ（下部電極膜２９ｂの高さと同程度）とメモリセル１４ｃを保護するために適切な高さｔ´を足した高さ以上になるように形成されている。例えば、ｔ＝１．１μｍである場合は、ｔ´＝７００ｎｍとして、最大１．８μｍの膜厚でＨＤＰ−ＣＶＤ酸化膜３０ｂが形成されている。
【００３６】
このようなＨＤＰ−ＣＶＤ酸化膜３０ｂは、後にＤＲＡＭ１００の製造方法で説明するように、先ず高密度プラズマＣＶＤ法により、メモリセル１４ｃと周辺回路用トランジスタ１４ｂとを覆うように形成される。このとき、図２に示すように、メモリセル領域５１と周辺回路領域５２との境界部分では、高密度プラズマＣＶＤ法のスパッタ効果により、ＨＤＰ−ＣＶＤ酸化膜３０ｂのエッジ部分がＢ方向においておよそ４５°の角度をなすように削られながら成膜される。そのため、ＨＤＰ−ＣＶＤ酸化膜３０ｂの段差Ｔ付近（以降、段差部と称する）の形状がなだらかになる。高密度プラズマＣＶＤ法によるＨＤＰ−ＣＶＤ酸化膜３０ｂの形成時は、例えばＳｉＨ４ガス流量：１８０〜２５０ｓｃｃｍ、Ｏ２ガス流量：３００〜４２０ｓｃｃｍ、ソースパワー：６０００〜８０００Ｗ、バイアスパワー：６０００〜８０００Ｗに設定されている。また、ＳｉＨ４ガス流量：２０８、Ｏ２ガス流量：３４８ｓｃｃｍ、ソースパワー：７５００Ｗ、バイアスパワー：７５００Ｗに設定されることが好ましい。なお、高密度プラズマＣＶＤ法における設定値は上記に限定されるものではなく、ＨＤＰ−ＣＶＤ装置（後のＤＲＡＭ１００の製造方法で詳しく説明する）の仕様等を勘案して適宜変更される。
【００３７】
ＨＤＰ−ＣＶＤ酸化膜３０ｂは、高密度プラズマＣＶＤ法で形成された後に、キャパシタ２９が露出されない程度にＣＭＰで研磨されている。前述のように、ＨＤＰ−ＣＶＤ酸化膜３０ｂの段差部の形状がなだらかであることにより、ＣＭＰの圧力が段差部で局所的に集中することなく、分散される。そのため、ＨＤＰ−ＣＶＤ酸化膜３０ｂが折れることなく、ＨＤＰ−ＣＶＤ酸化膜３０ｂが平坦化される。従って、ＨＤＰ−ＣＶＤ酸化膜３０ｂの折れによって形成される窪み（図２３Ｂ参照）がＣＭＰ完了時のＨＤＰ−ＣＶＤ酸化膜３０ｂにスクラッチとして残存することがなく、折れたＨＤＰ−ＣＶＤ酸化膜３０ｂがゴミとなってＣＭＰの際にスクラッチを形成することもない。その結果、ＣＭＰ実施後のＨＤＰ−ＣＶＤ酸化膜３０ｂの上面におけるスクラッチの発生は極めて低減されている。
【００３８】
本実施形態のＤＲＡＭ１００では、メモリセル領域５１と周辺回路領域５２との間に段差Ｔがあっても、ＨＤＰ−ＣＶＤ酸化膜３０ｂが高密度プラズマＣＶＤ法とＣＭＰの組み合わせで形成されていることにより、ＨＤＰ−ＣＶＤ酸化膜３０ｂにスクラッチが形成されることなく、上面が平坦化されている。従って、ＨＤＰ−ＣＶＤ酸化膜３０ｂ上の金属配線（図示略）の形成時に、金属配線の材料がＨＤＰ−ＣＶＤ酸化膜３０ｂ内へ侵入することがなく、金属配線間のショート及びＤＲＡＭ１００の動作不良が回避される。
【００３９】
次いで、ＤＲＡＭ１００の製造方法について、図３Ａ〜図２０を参照しながら説明する。
始めに、図３Ａ，３Ｂに示すように、ｐ型シリコン基板等の半導体基板１０をメモリセル領域５１と周辺回路領域５２に区分した後、半導体基板１０上にＳＴＩ１１を形成する。これにより、メモリセル領域５１と周辺回路領域５２の各領域内を複数の活性領域１０ａに区画する。
【００４０】
ＳＴＩ１１の形成では、先ず半導体基板１０上にシリコン酸化膜からなるパッド酸化膜１２及びシリコン窒化膜からなるフィールド窒化膜１３を順次成膜する。次に、フォトリソグラフィ及びドライエッチングによりフィールド窒化膜１３を選択的に除去する。さらに、フィールド窒化膜１３をマスクとして、パッド酸化膜１２及び半導体基板１０をドライエッチングすることにより、深さ約２００〜３５０ｎｍの素子分離溝を形成する。
【００４１】
上記工程後、素子分離溝の内壁面に下地膜として、約１０００℃の熱酸化処理により厚さ約５ｎｍの薄いシリコン酸化膜１１ｔを形成する。続いて、素子分離溝の内部を含む半導体基板１０の全面に、ＣＶＤ法によって厚みが約４００〜５００ｎｍのシリコン酸化膜（フィールド酸化膜）を堆積させる。このようにして、フィールド酸化膜を素子分離溝の内部に埋め込んだ後、フィールド窒化膜１３をＣＭＰのストッパーとして、フィールド酸化膜をＣＭＰにより研磨して平坦化する。これにより、ＳＴＩ１１が形成されるとともに活性領域１０ａが区画される。なお、活性領域１０ａは最小加工寸法Ｆに対して、Ｆと同程度のピッチで配置されるため、２Ｆピッチをもつ２つのパターンに分けて、各々の領域を二重露光あるいは２回の露光工程によって形成する。
【００４２】
次に、イオン注入によりｐ型ドーパントであるリンまたはヒ素を活性領域１０ａの表面付近に注入する。このようにして形成された上部拡散領域２５ｂは、セルトランジスタ１４ａのソースドレイン領域として機能する。
【００４３】
次に、図４Ａ，４Ｂに示すように、ゲートトレンチ１５を形成する。ゲートトレンチ１５の形成では、先ず半導体基板１０全面にフォトレジスト３５を形成後、露光現像によりフォトレジスト３５をパターニングする。次に、パターニングされたフォトレジスト３５をマスクとして、フィールド窒化膜１３をドライエッチングにより選択的に除去する。さらに、活性領域１０ａ内の半導体基板１０、ＳＴＩ１１、パッド酸化膜１２のフィールド窒化膜１３をドライエッチングにより選択的に除去する。図４Ａに示すように、ゲートトレンチ１５は活性領域１０ａのみならずＳＴＩ１１にも形成され、これによりゲートトレンチ１５はＹ方向に延在する直線パターンとなる。また、図４Ｂに示すように、ゲートトレンチ１５によって分割された活性領域１０ａ内の半導体基板１０は、２つのピラー形状をなす。
【００４４】
次に、図５Ａ，５Ｂに示すように、ゲートトレンチ１５の内壁面にゲート絶縁膜１７（側壁部絶縁膜１７ａ，底部絶縁膜１７ｂ）を熱酸化により形成する。ゲート電極１８は、ゲートトレンチ１５の内部を含む半導体基板１０全面にバリア膜１８ａ（図示略）と電極膜１８ｂを成膜後、これらの膜をエッチバックすることにより形成できる。図５Ａに示すように、ゲート電極１８は活性領域１０ａのみならずＳＴＩ１１にも形成され、これにより、ゲート電極１８はＹ方向に延びる線状のパターンとなる。電極膜１８ｂとしては、多結晶シリコン膜の単層膜のみならずタングステン等の高融点金属、あるいはその化合物を含む多層膜を用いることができる。また、電極膜１８ｂとしては、多結晶シリコン膜、タングステンシリサイド膜、窒化タングステン膜及びタングステン膜を順次積層してなる多層膜を用いることがより好ましい。
続いて、図６Ａ，６Ｂに示すように、ＣＶＤ法により、図５Ａ，５Ｂに示す構造上にシリコン窒化膜からなる厚さ約２０ｎｍのサイドウォール絶縁膜１９を形成する。
【００４５】
次に、図７Ａ，７Ｂに示すように、サイドウォール絶縁膜１９をゲートトレンチ１５の側壁部分のみに残存させて、エッチバックする。その後、サイドウォール絶縁膜１９をマスクにして、ゲートトレンチ１５の両側に残存させて、半導体基板１０が露出するまで電極膜１８ｂ、バリア膜１８ａ、底部絶縁膜１７ｂをエッチバックする。このとき、Ｙ方向においてゲートトレンチ１５の端部では隣接する２つのゲート電極１８が接続されるため、ゲートトレンチ１５の端部以外をフォトレジスト（図示略）でマスクし、ダブルエッチバックを用いて、ゲートトレンチ１５のサイドウォール絶縁膜１９、電極膜１８ｂ、バリア膜１８ａを除去し、左右のゲート電極１８を切り離す。
【００４６】
次に、図８Ａ，８Ｂに示すように、ＳｉＮ−ＣＶＤ法でゲートトレンチ１５の開口を含む全面にシリコン窒化膜を形成する。引き続き、このシリコン窒化膜をゲートトレンチ１５の開口側壁とサイドウォール絶縁膜１９上に残存するようにエッチバックする。これにより、ワードラインサイドウォール絶縁膜２０を形成する。その後、ゲートトレンチ１５の開口を埋め込むようにシリコン酸化膜を形成し、フィールド窒化膜１３が露出するまでＣＭＰにより研磨する。この工程により、層間絶縁膜２１を形成する。
【００４７】
次に、図９Ａ，９Ｂに示すように、図８Ａ，８Ｂに示す構造上にフォトレジスト３５を形成した後、ビットコンタクトホールの形成位置のフォトレジスト３５をパターニングする。その後、ワードラインサイドウォール絶縁膜２０間で活性領域１０ａの中心に当たる部分に、ドライエッチングで、半導体基板１０に達するビットコンタクトホール２２ａを形成する。なお、本実施形態では、リソグラフィとドライエッチングによりビットコンタクトホール２２ａを形成しているが、この方法に限定されるものではなく、他の方法を使用してもよい。続いて、ビットコンタクトホール２２ａの底面に接する半導体基板１０にヒ素あるいはリン等の不純物ドーパントのイオン注入を行い、底部拡散領域１６ａを形成する。
【００４８】
次に、ビットコンタクトホール２２ａを埋め込み、図９Ａ，９Ｂに示す構造を覆うように多結晶シリコン膜を形成する。その後、ＣＭＰでフィールド窒化膜１３の表面が露出するまで多結晶シリコン膜を研磨する。さらに、図１０Ａ，１０Ｂに示すように、ドライエッチングにより、ビットコンタクトホール２２ａ内に残った多結晶シリコン膜をパッド酸化膜１２の上面の高さまでエッチングして、ビットコンタクトプラグ２２ｂを形成する。なお、ビットコンタクトプラグ２２ｂには、多結晶シリコン膜からなる単層膜のみならず、タングステン等の高融点金属又はその化合物を含む多層膜を用いることができる。ビットコンタクトプラグ２２ｂの材質としては、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜及びタングステン膜を順次積層してなる多層膜を用いることが好ましい。
【００４９】
次に、図１１Ａ，１１Ｂに示すように、ウェットエッチングにより、ＳＴＩ１１の上部と、フィールド窒化膜１３と、ワードラインサイドウォール絶縁膜２０の上部をパッド酸化膜１２の上面までエッチングする。なお、これらの膜をパッド酸化膜１２までエッチングした後に、最上部にシリコン酸化膜を形成してもよい。
【００５０】
次に、図１１Ａ，１１Ｂに示す構造をパッド酸化膜１２の厚みの分だけエッチバックし、活性領域１０ａの半導体基板１０の表面を露出させる。その後、周辺回路用トランジスタ１４ｂのビットラインゲート絶縁膜２３ｄを形成する。ビットラインゲート絶縁膜２３ｄには、シリコン酸化膜あるいは高誘電率を持つ膜を用いることができる。
【００５１】
次に、パターニングによりビットコンタクト２２上のビットラインゲート絶縁膜２３ｄをエッチングして、ビットコンタクト２２の上面を露出させる。その後、ＣＶＤ等により電極膜２３ａとビットラインキャップ絶縁膜２３ｂを積層形成する。そして、パターニングによりビットラインゲート２３のパターン状に電極膜２３ａとビットラインキャップ絶縁膜２３ｂとビットラインゲート絶縁膜２３ｄをエッチングする。
続いて、図１２に示すように、ビットラインサイドウォール絶縁膜２３ｃを成膜し、電極膜２３ａとビットラインキャップ絶縁膜２３ｂとビットラインゲート絶縁膜２３ｄの幅方向両側以外のビットラインサイドウォール絶縁膜２３ｃをエッチバックにより除去し、ビットラインゲート２３を形成する。ビットラインゲート２３は、メモリセル領域５１ではビット線、周辺回路領域５２ではゲート電極として機能させることができる。
【００５２】
次に、周辺回路用トランジスタのソースドレイン領域を形成するために、ビットラインゲート２３をマスクとして、例えばホウ素などのｐ型半導体の不純物ドーパントまたは、リンまたはヒ素などのｎ型半導体の不純物ドーパントを活性領域１０ａの表面付近にイオン注入し、上部拡散領域２５ｂ，３１ｂを形成する。
続いて、図１２に示すように、ビットラインゲート２３を覆うように層間絶縁膜２４ａを成膜した後、ＣＭＰにより上面がビットラインゲート２３のビットラインキャップ絶縁膜２３ｂの上面と面一になるまで層間絶縁膜２４ａを平坦化する。
【００５３】
次に、周辺回路領域５２の層間絶縁膜２４ａを図示しないフォトレジストでパターニングし、コンタクトホール３１ａを形成する。その後、ＣＶＤ等によりコンタクトホール３１ａの側壁と層間絶縁膜２４ａの上にバリア膜３１ｃ形成する。そして、ＣＶＤ等によりコンタクトホール３１ａ内を埋めるように電極膜３１ｄを形成する。
続いて、エッチバック等により、層間絶縁膜２４ａの表面が現れるまでバリア膜３１ｃ及び電極膜３１ｄを削り、配線コンタクト３１を形成する（図１３参照）。
【００５４】
次に、層間絶縁膜２４ａ及び配線コンタクト３１の上に、ＣＶＤ等により配線膜３２ａとマスク膜３２ｂを形成する。その後、図１３に示すように、パターニングにより、配線３２のパターンに合わせて配線膜３２ａとマスク膜３２ｂをエッチングする。その後、層間絶縁膜２４ａ及び配線３２を覆うように層間絶縁膜２４ｂを形成し、ＣＭＰで層間絶縁膜２４ｂ上部をマスク膜３２ｂの近傍まで削って平坦化する。
【００５５】
次に、ドライエッチングにより容量コンタクトホール２５ａを形成する。容量コンタクトホール２５ａは、メモリセル領域５１の上部拡散領域２５ｂまで達するように形成する。この後、ＣＶＤ等で層間絶縁膜２４ｂと容量コンタクトホール２５ａを埋めるようにバリア膜２５ｃと容量コンタクトプラグ２５ｄを形成する。バリア膜２５ｃと容量コンタクトプラグ２５ｄをエッチバックすることにより、容量コンタクト２５を形成する。
続いて、層間絶縁膜２４ｂ及び容量コンタクトプラグ２５ｄの上にタングステン等の導電性膜を成膜し、フォトレジストでパターニングした後、ドライエッチングする。これにより、図１４Ａ，１４Ｂに示すように、例えば厚みが５０ｎｍの容量パッド２６を形成する。なお、容量コンタクト２５と容量パッド２６は、同時に形成してもよい。この後、ＣＶＤにより、層間絶縁膜２４ｂと容量パッド２６の上に、例えば５０ｎｍの厚みでストップ窒化膜２７を形成する。なお、本工程は一般によく知られている手法により実施してもよい。
【００５６】
次に、図１５Ａ，１５Ｂに示すように、図１４Ａ，１４Ｂに示す構造上にＣＶＤ等で層間酸化膜２８を例えば厚み１μｍ程度で成膜し、その上にＡＬＤ−ＣＶＤ法でサポート膜２９ｅを例えば厚み１００ｎｍ程度で成膜する。サポート膜２９ｅには、シリコン窒化膜を用いることができる。その後、パターニングとドライエッチングによりサポート膜２９ｅと層間酸化膜２８とストップ窒化膜２７をエッチングし、容量パッド２６に到達する容量シリンダーホール２９ａ（図示略）を形成する。続いて、容量シリンダーホール２９ａの底面及び側面とサポート膜２９ｅの上面に、ＣＶＤ−ＴｉＮ法で下部電極膜２９ｂを形成し、容量シリンダーホール２９ａの開口を閉塞するようにＣＶＤで保護酸化膜２９ｉを成膜する。
【００５７】
次に、パターニングとドライエッチングによりサポート膜２９ｅと保護酸化膜２９ｉと下部電極膜２９ｂの一部をエッチングし、図１６に示すように、サポート膜２９ｅのパターンを形成する。同時に、周辺回路領域５２の下部電極膜２９ｂとサポート膜２９ｅを除去する。その後、エッチバックによりメモリセル領域５１のサポート膜２９ｅ上の下部電極膜２９ｂを除去する。これにより、容量シリンダーホール２９ａ毎に独立した下部電極膜２９ｂが形成され、容量パッド２６に接続される。この後、ウェットエッチングで層間酸化膜２８を全て除去する。これにより、下部電極膜２９ｂは、個々に起立し、上端の一部がサポート膜２９ｅで他の下部電極膜２９ｂと接続される。
【００５８】
次に、図１７に示すように、ＡＬＤ−ＣＶＤ法で容量絶縁膜２９ｃを形成し、その上に、ＣＶＤ−ＴｉＮ法で上部電極膜２９ｄを形成する。次に、上部電極膜２９ｄが全て隠れる高さまで、ＣＶＤ等により、例えばボロンドープＳｉＧｅからなる充填膜２９ｆを、下部電極膜２９ｂと容量絶縁膜２９ｃと上部電極膜２９ｄとサポート膜２９ｅを埋め込むように形成する。続いて、ＣＶＤ法等により、例えばボロンドープ多結晶シリコンからなる接着膜２９ｇと、タングステン等からなるプレート電極膜２９ｈを形成する。その後、プレート電極膜２９ｈ上にフォトレジスト３５を形成し、フォトレジスト３５をマスクとしてパターニングとエッチングにより、周辺回路領域５２のプレート電極膜２９ｈと接着膜２９ｇと充填膜２９ｆと上部電極膜２９ｄと容量絶縁膜２９ｃを除去し、ストップ窒化膜２７の表面を露出させる。
上記の構成により、メモリセル領域５１と周辺回路領域５２にそれぞれメモリセル１４ｃと周辺回路用トランジスタ１４ｂが形成される。
【００５９】
図１７には、ＤＲＡＭ等の半導体装置に広く用いられているクラウン型のキャパシタを例示しているが、キャパシタ２９の構造はクラウン型に限定されるものではない。しかしながら、基本的には、一般に適用されるＤＲＡＭの何れの構造のキャパシタであっても、下部電極膜の表面積とキャパシタの容量は比例する。ところが、ＤＲＡＭ等の半導体装置の高密度化に伴い、半導体基板１０の表面と平行な方向において下部電極膜２９ｂの面積を拡げることは難しいため、高さを大きくする傾向がある。従って、図１７に示す工程の完了時（フォトレジスト３５の除去後）には、メモリセル領域５１と周辺回路領域５２との境界部分に大きな段差Ｔが生じる。例えば、図１７に示すクラウン型のキャパシタ２９を形成した場合は、段差Ｔの高さが１μｍ程度になることがある。
【００６０】
次に、図１８に示すように、メモリセル１４ｃと周辺回路用トランジスタ１４ｂの上に高密度プラズマＣＶＤ法によって単層のシリコン酸化膜からなるＨＤＰ−ＣＶＤ酸化膜３０ｂを形成する。本工程では、ＨＤＰ−ＣＶＤ酸化膜３０ｂの膜厚が、段差Ｔの高さｔと、後述するＣＭＰ後のＨＤＰ−ＣＶＤ酸化膜３０ｂの残厚として充分な厚みｔ´を足した厚みになるように、ＨＤＰ−ＣＶＤ酸化膜３０ｂを形成する。このとき、高密度プラズマＣＶＤ法のスパッタ効果で、メモリセル領域５１と周辺回路領域５２との境界部分近傍のＨＤＰ−ＣＶＤ酸化膜３０ｂがエッチングされることにより、図１８に示すように、ＨＤＰ−ＣＶＤ酸化膜３０ｂの段差部上面がなだらかな形状をなす。
【００６１】
図１９は、図１８に示す工程で高密度プラズマＣＶＤ法によって半導体デバイス１０Ｓ（図１７に示す構造のうちフォトレジスト３５を除去したもの）上にＨＤＰ−ＣＶＤ酸化膜３０ｂを形成し得るＨＤＰ−ＣＶＤ装置の構成図の一例である。半導体デバイス１０Ｓは、チャンバー６０内のステージ６２上に載置される。チャンバー６０には原料ガスの供給管６４が設けられている。原料ガスは、供給管６４を介してチャンバー６０内に導入される。反応後の原料ガスは、排出管６５によって、チャンバー６０外に排出される。また、チャンバー６０内は、ターボ分子ポンプ（図示略）によって所定の圧力に保持される。コイル６３は、チャンバー６０を取り巻くように配置されており、ＲＦジェネレータ（図示略）から高周波電力（ソースパワー）を供給することで、チャンバー６０内に誘導結合によるプラズマを生成させる。また、ステージ６２には、前述のＲＦジェネレータとは別に設けられたＲＦジェネレータから、独立した制御用の高周波電力（バイアスパワー）を加えることができる。
【００６２】
図１９に示すようなＨＤＰ−ＣＶＤ装置では、ソースパワーとバイアスパワーを独立して制御することにより、成膜に寄与するイオンの動きを制御し、堆積する膜の状態を調節できる。ＨＤＰ−ＣＶＤ装置を用いてシリコン酸化膜を堆積する際には、原料ガスとして、シラン（ＳｉＨ４）ガスおよび酸素（Ｏ２）ガスを使用することができる。そこで、ステージ６２上に載置した半導体デバイス１０Ｓの温度が４００〜５００℃の範囲となるように設定した状態で、例えばＳｉＨ４ガス流量を２０８ｓｃｃｍ、Ｏ２ガス流量を３４８ｓｃｃｍ、となるようにそれぞれ設定するとともに、ソースパワー及びバイアスパワーを７５００Ｗで印加し、チャンバー６０内にプラズマを発生させる。これにより、半導体デバイス１０Ｓ上にシリコン酸化膜を堆積することができる。
【００６３】
図１８に示すＨＤＰ−ＣＶＤ酸化膜３０ｂの形成工程において、図１９のＨＤＰ−ＣＶＤ装置の設定値としては、ＳｉＨ４ガス流量：２０８ｓｃｃｍ，Ｏ２ガス流量：３４８ｓｃｃｍ，ソースパワー：７５００Ｗ，バイアスパワー：７５００Ｗとすることが好ましい。また、ＨＤＰ−ＣＶＤ酸化膜３０ｂの厚みを５００ｎｍとすることが好ましい。このような条件に設定することにより、高密度プラズマＣＶＤ法のスパッタ効果が発現し、段差部におけるＨＤＰ−ＣＶＤ酸化膜３０ｂの斜め約４５°方向の成膜速度が遅くなる（削られながら成膜される）。その結果、段差部におけるＨＤＰ−ＣＶＤ酸化膜３０ｂは、なだらかな形状に形成される。なお、ＨＤＰ−ＣＶＤ装置の設定値は、前述の値に限定されず、段差部におけるＨＤＰ−ＣＶＤ酸化膜３０ｂの斜め約４５°〜６０°方向の成膜速度が遅くなればよく、段差Ｔの高さ等を勘案して変更できる。
【００６４】
次に、図２０に示すように、キャパシタ２９が露出しない程度、かつ、段差部を除去するように、ＨＤＰ−ＣＶＤ酸化膜３０ｂをＣＭＰで平坦化する。前述のように、ＣＭＰ実施前のおけるＨＤＰ−ＣＶＤ酸化膜３０ｂの段差部の形状をなだらかな形状にしたため、段差部におけるＣＭＰの圧力が分散される。その結果、従来のように層間絶縁膜３０の折れによる深い窪みがＣＭＰ後に残存することによるスクラッチや、折れた層間絶縁膜３０の破片がゴミとなって形成されるスクラッチの発生を極力抑えて、ＨＤＰ−ＣＶＤ酸化膜３０ｂを研磨して平坦化することができる。
【００６５】
以上の工程により、図１に示すＤＲＡＭ１００が完成する。
【００６６】
本実施形態のＤＲＡＭ１００の製造方法においては、メモリセル１４ｃ及び周辺回路用トランジスタ１４ｂ上のＨＤＰ−ＣＶＤ酸化膜３０ｂを高密度プラズマＣＶＤ法により形成する際に、バイアス電圧によるスパッタ効果を利用することにより、ＨＤＰ−ＣＶＤ酸化膜３０ｂの段差部をなだらかな形状にすることができる。これにより、高密度プラズマＣＶＤ工程後のＨＤＰ−ＣＶＤ酸化膜３０ｂのＣＭＰ工程で、ＨＤＰ−ＣＶＤ酸化膜３０ｂの段差部にかかる圧力を分散させ、ＨＤＰ−ＣＶＤ酸化膜３０ｂを折ることなく、スクラッチを残存させずにＨＤＰ−ＣＶＤ酸化膜３０ｂの上面を平坦化できる。従って、ＨＤＰ−ＣＶＤ酸化膜３０ｂの上に金属配線を形成する際に、金属配線の材料をＨＤＰ−ＣＶＤ酸化膜３０ｂ内に侵入及び残存させることを防ぎ、金属配線間のショート発生を確実に防止できる。
【００６７】
（第２実施形態）
次いで、本発明を適用した別の半導体装置であるＤＲＡＭ（半導体装置）１１０について、図２１Ａ〜２１Ｄを参照し、説明する。また、図２１Ａ〜２１ＤのＤＲＡＭ１１０の構成要素のうち、ＤＲＡＭ１００と同一の構成要素には同一の符号を付し、その説明を省略する。
【００６８】
本実施形態のＤＲＡＭ１１０は、メモリセル領域５１と周辺回路領域５２から構成され、図２１Ａに示すように、メモリセル１４ｃと周辺回路用トランジスタ１４ｂの上にＰ−ＣＶＤ酸化膜（第２層間絶縁膜）３０ａが設けられている。メモリセル領域５１及び周辺回路領域５２の構成は、ＤＲＡＭ１００のメモリセル領域５１及び周辺回路領域５２の構成と同一であるため、説明を省略する。
【００６９】
図２１Ａに示すＰ−ＣＶＤ酸化膜３０ａは、後にＤＲＡＭ１１０の製造方法で説明するように、３つの段階を含む工程により形成されている。
第１段階のプラズマＣＶＤ法により、膜厚が容量シリンダー（下部電極膜２９ｂ）の高さｔと、メモリセル１４ｃを保護するための適切なＣＭＰ後のＰ−ＣＶＤ酸化膜３０ａの残厚ｔ２を足した厚み以上になるように形成されている。例えば、ｔ＝１．１μｍである場合は、ｔ２＝２００ｎｍとして、１．３μｍの膜厚でＰ−ＣＶＤ酸化膜３０ａが形成されている。この時点では、図２１Ｂに示すように、メモリセル領域５１と周辺回路領域５２との間の段差により、段差部にＰ−ＣＶＤ酸化膜３０ａのエッジが形成されている。Ｐ−ＣＶＤ酸化膜３０ａの形成時には、例えばＴＥＯＳ：２００〜３００ｓｃｃｍ、Ｏ２ガス流量：２〜３ＳＬＭ、圧力：４００Ｐａ、Ｐｏｗｅｒ  ＨＦ（高周波）／ＬＦ（低周波）：６５０Ｗ／４７０Ｗに設定されている。また、プラズマＣＶＤ法の条件は、ＴＥＯＳ：２５０ｓｃｃｍ、Ｏ２ガス流量：２．３ＳＬＭ、圧力：４００Ｐａ、Ｐｏｗｅｒ  ＨＦ／ＬＦ：６５０Ｗ／４７０Ｗに設定されることが好ましい。なお、プラズマＣＶＤ法における設定値は上記に限定されるものではなく、プラズマＣＶＤ装置の仕様等を勘案して適宜変更される。なお、Ｐ−ＣＶＤ酸化膜３０ａに替えてＣＶＤ酸化膜が設けられてもよい。
【００７０】
次に、第２段階の高密度プラズマＣＶＤ法により、上記第１段階で形成したＰ−ＣＶＤ酸化膜３０ａ上にＨＤＰ−ＣＶＤ酸化膜３０ｂが形成されている。図２１Ｃに示すように、本実施形態におけるＨＤＰ−ＣＶＤ酸化膜３０ｂは、第１実施形態のＤＲＡＭ１００のＨＤＰ−ＣＶＤ酸化膜３０ｂより薄く形成される。ｔ＝１．１μｍかつｔ２＝２００ｎｍである場合は、ＨＤＰ−ＣＶＤ酸化膜３０ｂの厚みは数百ｎｍであればよく、例えば５００ｎｍとすることができる。また、ＨＤＰ−ＣＶＤ酸化膜３０ｂは、前述の第１実施形態のＤＲＡＭ１００のＨＤＰ−ＣＶＤ酸化膜３０ｂと同様の条件で形成され、膜厚のみが変更されている。このとき、ＨＤＰ−ＣＶＤのスパッタ効果により、段差部のＨＤＰ−ＣＶＤ酸化膜３０ｂ及びＰ−ＣＶＤ酸化膜３０ａのエッジ部分がエッチングされている（図２１Ｄ参照）。
【００７１】
次に、第３段階のＣＭＰにより、Ｐ−ＣＶＤ酸化膜３０ａとＨＤＰ−ＣＶＤ酸化膜３０ｂが順次積層形成されてなる層間絶縁膜３０が、キャパシタ２９が露出しない程度に研磨されている。上記第２段階で段差部の層間絶縁膜３０は、ＣＭＰの圧力が分散されるようになだらかな形状に加工されているため、層間絶縁膜３０が折れにくくなり、スクラッチの発生が低減されている。従って、上述の３つの段階を含む工程により形成されたＰ−ＣＶＤ酸化膜３０ａの上面は、スクラッチのない良好な形状を有している。
【００７２】
第１実施形態のＤＲＡＭ１００のように、層間絶縁膜３０がＨＤＰ−ＣＶＤ酸化膜３０ｂ単層で構成される場合、膜の応力が過多になり、所望の厚み及び平坦性を有するＨＤＰ−ＣＶＤ酸化膜３０ｂの形成が難しい、あるいは製造コストが増大する場合がある。
本実施形態のＤＲＡＭ１１０では、層間絶縁膜３０がＰ−ＣＶＤ酸化膜３０ａで構成されるため、ＨＤＰ−ＣＶＤ酸化膜３０ｂ単層からなる層間絶縁膜３０を備えたＤＲＡＭ１００に比べて、層間絶縁膜３０の形成及び厚みの確保が容易になり、製造コストの増大が抑えられる。
【００７３】
次いで、ＤＲＡＭ１１０の製造方法について、図２１Ａ〜２１Ｄ，図２２を参照しながら説明する。
先ず、ＤＲＡＭ１００の製造方法における図３Ａ〜図１７に示す工程と同一の工程を順次行う。
【００７４】
次に、図２１Ｂに示すように、メモリセル１４ｃと周辺回路用トランジスタ１４ｂ上にプラズマＣＶＤ法によりＰ−ＣＶＤ酸化膜３０ａを形成する。プラズマＣＶＤの設定値としては、例えばＴＥＯＳ：２５０ｓｃｃｍ、Ｏ２ガス流量：２．３ＳＬＭ、圧力：４００Ｐａ、Ｐｏｗｅｒ  ＨＦ／ＬＦ：６５０Ｗ／４７０Ｗに設定する。前述のように、ｔ＝１．１μｍである場合は、例えばＣＭＰ研磨後のＰ−ＣＶＤ酸化膜３０ａの残厚をｔ´＝２００ｎｍとして、プラズマＣＶＤを行うことができる。段差部におけるＰ−ＣＶＤ酸化膜３０ａには、エッジが形成される。なお、本工程ではＰ−ＣＶＤ酸化膜３０ａに代えて、ＣＶＤ酸化膜を形成してもよい。
【００７５】
続いて、高密度プラズマＣＶＤ法により、Ｐ−ＣＶＤ酸化膜３０ａ上にＨＤＰ−ＣＶＤ酸化膜３０ｂを積層形成する。
本工程においては、高密度プラズマＣＶＤ法のスパッタ効果により、段差部におけるＰ−ＣＶＤ酸化膜３０ａのエッジ部分が削られる。これにより、図２１Ｃ、図２１Ｄに示すように、Ｐ−ＣＶＤ酸化膜３０ａとＨＤＰ−ＣＶＤ酸化膜３０ｂが積層されてなる層間絶縁膜３０の段差部の上面がなだらかな曲線形状をなす。このとき、高密度プラズマＣＶＤ法の条件、あるいはＰ−ＣＶＤ酸化膜３０ａ、ＨＤＰ−ＣＶＤ酸化膜３０ｂの各膜厚によって、図２１Ｃに示すように、Ｐ−ＣＶＤ酸化膜３０ａのエッジ部分にＨＤＰ−ＣＶＤ酸化膜３０ｂが他の箇所よりも薄い膜厚で残存する、あるいは、図２１Ｄに示すように、Ｐ−ＣＶＤ酸化膜３０ａのエッジ部分のＨＤＰ−ＣＶＤ酸化膜３０ｂがＰ−ＣＶＤ酸化膜３０ａの肩部とともにエッチング除去される。いずれの場合においても、最終的に層間絶縁膜３０の段差部の上面がＢ方向において斜め約４５〜６０°となるようななめらかな形状をなせば、後述するＤＲＡＭ１１０の製造方法の効果を発揮できる。
【００７６】
次に、層間絶縁膜３０の段差をＣＭＰで平坦化する。前述のように、段差部における層間絶縁膜３０がなだらかになっているため、層間絶縁膜３０の段差部におけるＣＭＰの圧力が分散され、層間絶縁膜３０の折れが発生しにくくなる。その結果、層間絶縁膜３０の折れによる深い窪みがＣＭＰ後に残存することによるスクラッチや、折れた層間絶縁膜３０の破片がゴミとなって形成されるスクラッチの発生が抑えられる。
本工程では、ＨＤＰ−ＣＶＤ酸化膜３０ｂが完全に除去されるまで層間絶縁膜３０を研磨する。即ち、最終的には層間絶縁膜３０がＰ−ＣＶＤ酸化膜３０ａ単層で構成されるようにＣＭＰを行う。
【００７７】
また、上記ＣＭＰを行う前に、図２２に示すようにフォトレジスト（図示略）を用いてメモリセル領域５１上のＨＤＰ−ＣＶＤ酸化膜３０ｂ及びＰ−ＣＶＤ酸化膜３０ａの上部を周辺回路領域５２上の層間絶縁膜３０の上面より高い位置までエッチング除去してもよい。この工程におけるエッチング深さは、上述のｔ及びｔ２の条件で例えば７００ｎｍとすることができる。このようなエッチング工程後、層間絶縁膜３０のＣＭＰを行うことにより、層間絶縁膜３０の平坦度をより高めることができる。
【００７８】
以上の工程により、図２１Ａに示すＤＲＡＭ１１０が完成する。
本実施形態の製造方法によれば、メモリセル１４ｃ及び周辺回路用トランジスタ１４ｂ上の層間絶縁膜３０をプラズマＣＶＤ法及び高密度プラズマＣＶＤ法により形成し、高密度プラズマＣＶＤ法のバイアス電圧によるスパッタ効果を利用することにより、ＣＭＰ工程で段差部の層間絶縁膜３０を折ることなく、第１実施形態のＤＲＡＭ１００と同様にスクラッチを残存させずに層間絶縁膜３０を平坦化できる。
また、ＨＤＰ−ＣＶＤ酸化膜３０ｂのスパッタ効果を利用して、Ｐ−ＣＶＤ酸化膜３０ａ単層の層間絶縁膜３０を形成することにより、ＤＲＡＭ１００の製造方法におけるＨＤＰ−ＣＶＤ酸化膜３０ｂ単層の層間絶縁膜３０形成時の応力の問題を解決し、製造コストの増大を抑えることができる。
【００７９】
上述のいずれの実施形態においても、高さの異なるメモリセル１４ｃと周辺回路用トランジスタ１４ｂとを有するＤＲＡＭを例として説明したが、メモリセル１４ｃと周辺回路用トランジスタ１４ｂに限定されず、複数の領域（第１領域，第２領域）に、互いに高さが異なり、境界部分に段差が生じる半導体素子や配線層（第１配線層，第２配線層）を備えた半導体装置であれば、本発明を適用して、これらの半導体素子や配線層の上に形成する層間絶縁膜のスクラッチ発生を防止できる。また、同一の半導体基板上に高さが異なる３つ以上の種類の半導体素子や配線層が設置されている半導体装置についても、本発明を適用して、これらの半導体素子や配線層の上に形成する層間絶縁膜の全ての段差部における形状をなめらかにすることができるため、層間絶縁膜のスクラッチ発生を確実に防止できる。
【００８０】
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００８１】
１０…半導体基板、１０ａ…活性領域、１０Ｓ…半導体デバイス、１１…ＳＴＩ、１１ｔ…シリコン窒化膜、１２…パッド酸化膜、１３…フィールド窒化膜、１４…トランジスタ、１４ａ…セルトランジスタ、１４ｂ…周辺回路用トランジスタ、１４ｃ…メモリセル、１５…ゲートトレンチ、１６…ビットライン拡散領域、１６ａ…底部拡散領域、１６ｂ…側壁部拡散領域、１７…ゲート絶縁膜、１７ａ…側壁部絶縁膜、１７ｂ…底部絶縁膜、１８…ゲート電極（ワードライン）、１８ａ，２５ｃ，３１ｃ…バリア膜、１８ｂ，２３ａ，３１ｄ…電極膜、１９…サイドウォール絶縁膜、２０…ワードラインサイドウォール絶縁膜、２１，２４，２４ａ，２４ｂ，２８，３０…層間絶縁膜、２２ａ…ビットコンタクトホール、２２ｂ…ビットコンタクトプラグ、２３…ビットラインゲート、２３ｂ…ビットラインキャップ絶縁膜、２３ｃ…ビットラインサイドウォール絶縁膜、２３ｄ…ビットラインゲート絶縁膜、２５…容量コンタクト、２５ａ…容量コンタクトホール、２５ｂ，３１ｂ…上部拡散領域、２５ｄ…容量コンタクトプラグ、２６…容量パッド、２７…ストップ窒化膜、２９…キャパシタ、２９ａ…容量シリンダーホール、２９ｂ…下部電極膜、２９ｃ…容量絶縁膜、２９ｄ…上部電極膜、２９ｅ…サポート膜、２９ｆ…充填膜、２９ｇ…接着膜、２９ｈ…プレート電極膜、２９ｉ…保護酸化膜、３０ａ…Ｐ−ＣＶＤ酸化膜、３０ｂ…ＨＤＰ−ＣＶＤ酸化膜、３１…配線コンタクト、３１ａ…コンタクトホール、３２…配線、３２ａ…配線膜、３２ｂ…マスク膜、３５…フォトレジスト、５１…メモリセル領域、５２…周辺回路領域、６０…チャンバー、６２…ステージ、６３…コイル、６４…供給管、６５…排出管、１００，１１０…ＤＲＡＭ（半導体装置）
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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