(57)【要約】【課題】特別な制御信号を供給すること無しに内部電源供給ラインに接続されたシャントトランジスタの誤動作を防ぐことが出来ると共に、種々のＥＳＤサージ印加モードに対応出来るＥＳＤ保護回路を提供することを目的とする。【解決手段】外部電源電圧が印加される第１の電源端子１と、接地電位が印加される第２の電源端子２間にＲＣ回路４が接続される。第３の電源端子３は、内部電源供給ライン５０に接続される。前記第１の電源端子１と前記内部電源供給ライン５０間に主電流路が接続されるスイッチトランジスタ７と、前記第２の電源端子２と前記内部電源供給ライン５０間に主電流路が接続されるシャントトランジスタ８を有する。前記スイッチトランジスタ７の制御電極には、前記ＲＣ回路の出力信号に応答したトリガ信号が第１の駆動回路（９、１０）を介して供給され、前記シャントトランジスタ８の制御電極には、前記ＲＣ回路の出力信号に応答したトリガ信号が第２の駆動回路（９、１１）を介して供給される。【選択図】図１
2014207412.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧が印加される第１の電源端子と、
接地電位が印加される第２の電源端子と、
内部電源供給ラインと、
前記第１の電源端子と前記第２の電源端子間に直列接続される抵抗とコンデンサを有するＲＣ回路と、
前記抵抗と前記コンデンサが接続される共通ノードと、
前記第１の電源端子と前記内部電源供給ライン間に主電流路が接続されるスイッチトランジスタと、
前記第２の電源端子と前記内部電源供給ライン間に主電流路が接続されるシャントトランジスタと、
前記共通ノードの電位に応答し、前記スイッチトランジスタの制御電極に第１のトリガ信号を供給する第１の駆動回路と、
前記共通ノードの電位に応答し、前記シャントトランジスタの制御電極に第２のトリガ信号を供給する第２の駆動回路と、
を具備することを特徴とするＥＳＤ保護回路。
【請求項２】
前記内部電源供給ラインは、第３の電源端子に接続されることを特徴とする請求項１に記載のＥＳＤ保護回路。
【請求項３】
前記内部電源供給ラインのフィードバック電圧と所定の参照電圧との比較結果に基いた信号が、前記スイッチトランジスタの制御電極に供給されることを特徴とする請求項１または２に記載のＥＳＤ保護回路。
【請求項４】
前記シャントトランジスタは、ソース電極とバックゲート電極が前記第２の電源端子に接続され、ドレイン電極が前記内部電源供給ラインに接続され、ゲート電極に前記第１の駆動回路の第１のトリガ信号が供給されるＮＭＯＳトランジスタであることを特徴とする請求項１乃至３のいずれか一項に記載のＥＳＤ保護回路。
【請求項５】
前記スイッチトランジスタは、ソース電極とバックゲート電極が前記第１の電源端子に接続され、ドレイン電極が前記内部電源供給ラインに接続され、ゲート電極に前記第２の駆動回路の第２のトリガ信号が供給されるＰＭＯＳトランジスタであることを特徴とする請求項１乃至４のいずれか一項に記載のＥＳＤ保護回路。
【請求項６】
前記第１の駆動回路及び前記第２の駆動回路は、少なくとも１段のインバータ回路を含むことを特徴とする請求項１乃至５のいずれか一項に記載のＥＳＤ保護回路。
【請求項７】
前記第１の電源端子と前記内部電源供給ライン間に接続される第１のＥＳＤ保護ダイオードと、
前記第２の電源端子と前記内部電源供給ライン間に接続される第２のＥＳＤ保護ダイオードと、
を具備することを特徴とする請求項１乃至６のいずれか一項に記載のＥＳＤ保護回路。
【請求項８】
前記第１のＥＳＤ保護ダイオードは、前記スイッチトランジスタの寄生ダイオードで構成されることを特徴とする請求項７に記載のＥＳＤ保護回路。
【請求項９】
外部電源電圧が印加される第１の電源端子と、接地電位が印加される第２の電源端子と、内部電源供給ラインと、前記第１の電源端子と前記内部電源供給ライン間に主電流路が接続されるスイッチトランジスタと、前記内部電源供給ラインの電圧によってバイアスされる内部負荷回路を有する半導体装置のＥＳＤ保護回路であって、
前記第２の電源端子と前記内部電源供給ライン間に主電流路が接続されるシャントトランジスタと、前記第１の電源端子と前記第２の電源端子間に接続され、前記シャントトランジスタの導通を制御する信号を出力するＲＣ回路とを具備することを特徴とするＥＳＤ保護回路。
【請求項１０】
少なくとも１段のインバータを含み、前記ＲＣ回路の出力信号に応答して、前記シャントトランジスタの制御電極にトリガ信号を供給する駆動回路を具備することを特徴とする請求項９に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置のＥＳＤ保護回路に関し、特に、内部負荷回路をバイアスする内部電源供給ラインを備えた半導体装置のＥＳＤ保護回路に関する。
【背景技術】
【０００２】
従来、ＥＳＤ (Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ)に対する保護回路の提案が、種々行われている。ＥＳＤは、静電気により帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。
【０００３】
ＥＳＤ保護回路として、ＲＣ回路により駆動されるシャント用のＭＯＳトランジスタを備えたＲＣＴ（ＲＣ  Ｔｒｉｇｇｅｒｅｄ）  ＭＯＳトランジスタと呼ばれる保護素子が使用されている。電源立ち上げが急峻な場合、ＲＣ回路が応答し、ＥＳＤではないにも拘わらずシャント用のＭＯＳトランジスタがオンする誤動作が生じ、いわゆるラッシュカレントが発生して電源電圧が上昇しないと言った不都合が生じる場合が有る。また、内部電源供給ラインを有する半導体装置において、スイッチトランジスタを介して急峻な立上りで電源電圧が内部電源供給ラインに供給された場合に、内部電源供給ラインと接地端子間に接続されたＲＣ回路が応答し、ＥＳＤでないにも拘わらずＲＣ回路からのトリガ信号でシャント用のＭＯＳトランジスタがオンする誤動作が生じ、ラッシュカレントが発生するという事象が発生する場合が有る。この為、電源立ち上げ時に制御信号を用いて、シャント用のＭＯＳトランジスタを強制的にオフにさせる技術が開示されている。また、内部電源供給ラインに電源電圧のモニター用の電源端子、あるいは、外部電源電圧を直接供給する為の電源端子が接続される場合には、当該電源端子は半導体装置の外部に晒される為、その電源端子にＥＳＤサージが印加される場合を想定したＥＳＤ保護回路が必要となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４５１５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、内部電源供給ラインを備えた半導体装置において、所定の電源電圧がスイッチトランジスタを介して内部電源供給ラインに供給される場合に、特別な制御信号を供給すること無しに、内部電源供給ラインに接続されるシャントトランジスタの誤動作を防ぐことができ、かつ、種々のＥＳＤサージ印加モードに対応出来るＥＳＤ保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、外部電源電圧が印加される第１の電源端子と、接地電位が印加される第２の電源端子と、内部電源供給ラインを有する。前記第１と前記第２の電源端子間に直列接続される抵抗とコンデンサを有するＲＣ回路を有する。前記抵抗と前記コンデンサが接続される共通ノードを有する。前記第１の電源端子と前記内部電源供給ライン間に主電流路が接続されるスイッチトランジスタと、前記第２の電源端子と前記内部電源供給ライン間に主電流路が接続されるシャントトランジスタを有する。前記共通ノードの電位に応答し、前記スイッチトランジスタの制御電極に第１のトリガ信号を供給する第１の駆動回路と、前記共通ノードの電位に応答し、前記シャントトランジスタの制御電極に第２のトリガ信号を供給する第２の駆動回路とを具備することを特徴とするＥＳＤ保護回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態を示す回路図である。
【図２】図２は、第２の実施形態を示す回路図である。
【図３】図３は、スイッチトランジスタとシャントトランジスタに使用されるＰＭＯＳトランジスタとＮＭＯＳトランジスタの断面を模式的に示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかるＥＳＤ保護回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態のＥＳＤ保護回路の構成を示す回路図である。本実施形態は、外部電源電圧を所定の電圧に変換して内部電源供給ラインに供給する、電圧レギュレータを有する半導体装置に適用した例を示す。外部電源電圧が印加される第１の電源端子１と、接地電位が供給される第２の電源端子２を有する。第３の電源端子３は、内部電源供給ライン５０に接続される。第３の電源端子３は、例えば、電圧レギュレータの電圧モニター用の端子として用いられる。第１の電源端子１と第２の電源端子２間には、抵抗５とコンデンサ６の直列回路からなるＲＣ回路４が接続される。抵抗５とコンデンサ６は、共通ノード２０で接続される。第１の電源端子１には、ＰＭＯＳトランジスタで構成されるスイッチトランジスタ（以降  ＰＭＯＳスイッチトランジスタと言う）７のソース電極とバックゲート電極が接続され、ＰＭＯＳスイッチトランジスタ７のドレイン電極は、内部電源供給ライン５０を介して、第３の電源端子３に接続される。これにより、ＰＭＯＳスイッチトランジスタ７の主電流路であるソース・ドレイン電流路が第１の電源端子１と第３の電源端子３間に接続される。ＰＭＯＳスイッチトランジスタ７のゲート電極には、ＮＭＯＳトランジスタ１０のドレイン電極が接続される。ＮＭＯＳトランジスタ１０のソース電極とバックゲート電極は、接地される。
【００１０】
第３の電源端子３には、ＮＭＯＳトランジスタで構成されるシャント用のトランジスタ（以降  ＮＭＯＳシャントトランジスタと言う）８のドレイン電極が接続され、ＮＭＯＳシャントトランジスタ８のソース電極とバックゲート電極は、第２の電源端子２に接続される。これにより、ＮＭＯＳシャントトランジスタ８の主電流路であるソース・ドレイン電流路が第２の電源端子２と第３の電源端子３間に接続される。
【００１１】
ＲＣ回路４を構成する抵抗５とコンデンサ６の接続部である共通ノード２０が、例えばＣＭＯＳで構成されるインバータ９の入力端に接続される。インバータ９の出力は、ＮＭＯＳトランジスタ１０のゲート電極に供給される。インバータ９の出力は、更に、２段のインバータ１２及び１３を有するバッファ回路部１１を介して、ＮＭＯＳシャントトランジスタ８のゲート電極に供給される。インバータ１２と１３も、例えば、ＣＭＯＳで構成される。インバータ９とＮＭＯＳトランジスタ１０の構成が、ＲＣ回路４の出力信号に応答したトリガ信号をＰＭＯＳスイッチトランジスタ７の制御電極となるゲート電極に供給する第１の駆動回路を構成する。同様に、インバータ９とバッファ回路部１１を含む構成が、ＲＣ回路４の出力信号に応答したトリガ信号をＮＭＯＳシャントトランジスタ８の制御電極となるゲート電極に供給する第２の駆動回路を構成する。第１と第２の駆動回路として、少なくとも１段のインバータ、例えば、インバータ９を用いることにより、ＲＣ回路４の出力信号をＨｉｇｈレベルとＬｏｗレベルを有する２値信号に波形整形して、ＮＭＯＳシャントトランジスタ８、及びＮＭＯＳトランジスタ１０のゲート電極に供給することが出来る。
【００１２】
ＰＭＯＳスイッチトランジスタ７のゲート電極には、差動増幅器３１の出力が供給される。差動増幅器３１の非反転入力端（＋）には、分圧回路３３を構成する抵抗３４と抵抗３５の接続部である共通ノード２１の電位が供給され、反転入力端（−）には、参照電圧３２が供給される。差動比較器３１による共通ノード２１の電位、すなわち、内部電源供給ライン５０のフィードバック電圧と参照電圧３２の比較動作により、ＰＭＯＳスイッチトランジスタ７を制御して、共通ノード２１の電位が参照電圧３２の電圧に等しくなるように電圧レギュレーション動作が行われる。内部電源供給ライン５０と第２の電源端子２間に接続されるコンデンサ３６は、平滑用のコンデンサである。
【００１３】
第１の電源端子１には、第１のＥＳＤ保護ダイオード１７のカソード電極が接続され、第３の電源端子３には、そのアノード電極が接続される。また、第３の電源端子３には、第２のＥＳＤ保護ダイオード１８のカソード電極が接続され、第２の電源端子２には、そのアノード電極が接続される。第１の電源端子１と第２の電源端子２間には第１の電源端子１の電圧でバイアスされる内部負荷回路４０が接続され、第３の電源端子３と第２の電源端子２間には内部電源供給ライン５０の電圧でバイアスされる内部負荷回路３０が接続される。
【００１４】
次に、本実施形態の回路動作について説明する。第１の電源端子１に所定の外部電源電圧が印加され、第２の電源端子２が接地されている定常状態においては、ＲＣ回路４の共通ノード２０の電位、すなわち、ＲＣ回路４の出力信号は、Ｈｉｇｈレベルとなっている。従って、ＮＭＯＳシャントトランジスタ８のゲート電極には、３段のインバータ回路９乃至１３を介してＬｏｗレベルの信号が供給される。この為、定常状態では、ＮＭＯＳシャントトランジスタ８は、オフ状態となっている。
【００１５】
ＮＭＯＳトランジスタ１０のゲート電極には、インバータ９の出力であるＬｏｗレベルの信号が供給される為、定常状態では、ＮＭＯＳトランジスタ１０はオフとなっている。この為、ＰＭＯＳスイッチトランジスタ７は、そのゲート電極に供給される差動増幅器３１の出力、すなわち、参照電圧３２と分圧回路３３の共通ノード２１の電位との比較結果に基づく差動増幅器３１の出力によって、オン／オフが制御される。ＰＭＯＳスイッチトランジスタ７がオンとなり、第１の電源端子１に供給される電源電圧が急峻な立上りで内部電源供給ライン５０に供給されたとしても、ＮＭＯＳシャントトランジスタ８がオフ状態である為、ラッシュカレントの発生を防止することが出来る。
【００１６】
次に、ＥＳＤ保護動作について説明する。ＥＳＤサージが印加される電源端子は予想し難い為、各電源端子毎の組合せに基いて説明する。第１のモードとして、第１の電源端子１に正のＥＳＤサージが印加され、第２の電源端子２が接地電位の場合について説明する。この第１のモードの場合には、ＥＳＤサージにＲＣ回路４が応答し、ＲＣ回路４を介して第２の電源端子２に貫通電流が流れる。貫通電流によるＲＣ回路４の抵抗５における電圧降下により、共通ノード２０の電位が、インバータ９の閾値より低くなると、インバータ９の出力はＨｉｇｈレベルとなる。Ｈｉｇｈレベルの信号が、ＮＭＯＳトランジスタ１０のゲート電極に印加されることにより、ＮＭＯＳトランジスタ１０がオンする。ＮＭＯＳトランジスタ１０がオンすると、ＰＭＯＳスイッチトランジスタ７のゲート電極には、Ｌｏｗレベルのトリガ信号が供給され、ＰＭＯＳスイッチトランジスタ７がオンする。
【００１７】
一方、インバータ９のＨｉｇｈレベルの出力が、バッファ回路部１１に供給され、２段のインバータ１２及び１３の後段のインバータ１３から、Ｈｉｇｈレベルのトリガ信号がＮＭＯＳシャントトランジスタ８のゲート電極に印加される。これにより、ＮＭＯＳシャントトランジスタ８がオンとなる。この為、第１の電源端子１と第２の電源端子２間に、ＰＭＯＳスイッチトランジスタ７とＮＭＯＳシャントトランジスタ８によるＥＳＤ放電路が形成される。すなわち、ＰＭＯＳスイッチトランジスタ７が、ＥＳＤ放電素子として兼用される。
【００１８】
次に、第１の電源端子１に正のＥＳＤサージが印加され、第３の電源端子３が接地電位の場合について説明する。この第２のモードの場合には、正のＥＳＤサージの印加による貫通電流が、ＲＣ回路４と第２のＥＳＤ保護ダイオード１８を介して第３の電源端子３に流れる。貫通電流によるＲＣ回路４の抵抗５における電圧降下により、共通ノード２０の電位が、インバータ９の閾値より低くなると、インバータ９の出力はＨｉｇｈレベルとなる。Ｈｉｇｈレベルの信号が、ＮＭＯＳトランジスタ１０のゲート電極に印加されることにより、ＮＭＯＳトランジスタ１０がオンする。ＮＭＯＳトランジスタ１０がオンすると、ＰＭＯＳスイッチトランジスタ７のゲート電極には、Ｌｏｗレベルのトリガ信号が供給され、ＰＭＯＳスイッチトランジスタ７がオンする。ＰＭＯＳスイッチトランジスタ７がオンすることにより、第１の電源端子１と第３の電源端子３間にＰＭＯＳスイッチトランジスタ７によるＥＳＤ放電路が形成される。
【００１９】
次に、第３の電源端子３に正のＥＳＤサージが印加され、第１の電源端子１が接地電位の場合について説明する。この第３のモードの場合には、第１のＥＳＤ保護ダイオード１７が順バイアスされることによりオンとなり、ＥＳＤ放電路を形成する。
【００２０】
次に、第３の電源端子３に正のＥＳＤサージが印加され、第２の電源端子２が接地電位の場合について説明する。この第４のモードの場合には、正のＥＳＤサージの印加による貫通電流が、第１のＥＳＤ保護ダイオード１７とＲＣ回路４を介して第２の電源端子２に流れる。貫通電流によるＲＣ回路４の抵抗５における電圧降下により、共通ノード２０の電位が、インバータ９の閾値より低くなると、インバータ９の出力はＨｉｇｈレベルとなる。インバータ９のＨｉｇｈレベルの信号が、２段のインバータ１２及び１３を有するバッファ回路部１１介してＮＭＯＳシャントトランジスタ８のゲート電極に印加される。これにより、ＮＭＯＳシャントトランジスタ８がオンし、第２の電源端子２と第３の電源端子３間にＮＭＯＳシャントトランジスタ８によるＥＳＤ放電路が形成される。
【００２１】
次に、第２の電源端子２に正のＥＳＤサージが印加され、第１の電源端子１が接地電位の場合について説明する。この第５のモードの場合には、第１のＥＳＤ保護ダイオード１７と第２のＥＳＤ保護ダイオード１８が、共に順バイアスされオンする。これにより、第１の電源端子１と第２の電源端子２間に第１のＥＳＤ保護ダイオード１７と第２のＥＳＤ保護ダイオード１８によるＥＳＤ放電路が形成される。
【００２２】
次に、第２の電源端子２に正のＥＳＤサージが印加され、第３の電源端子３が接地電位の場合について説明する。この第６のモードの場合には、第２のＥＳＤ保護ダイオード１８が順バイアスされることによりオンとなり、ＥＳＤ放電路を形成する。以上の説明の通り、本実施形態によれば、第１乃至第３の電源端子間に対し想定される種々のＥＳＤサージ印加モードに対してＥＳＤ放電路が形成される。これにより、半導体装置内に形成される内部負荷回路３０及び４０をＥＳＤによる破壊から保護することが出来る。
【００２３】
各電源端子に対し、負のＥＳＤサージが印加される場合についても、ＥＳＤ保護動作が行われる。第１の電源端子１に負のＥＳＤサージが印加され、第２の電源端子２が接地電位の場合の動作は、既述の第５のモードに相当し、第１のＥＳＤ保護ダイオード１７及び第２のＥＳＤ保護ダイオード１８によるＥＳＤ放電路が形成される。第１の電源端子１に負のＥＳＤサージが印加され、第３の電源端子３が接地電位の場合は、既述の第３のモードに相当する動作となり、第１のＥＳＤ保護ダイオード１７によるＥＳＤ放電路が形成される。
【００２４】
第３の電源端子３に負のＥＳＤサージが印加され、第１の電源端子１が接地電位の場合には、既述の第２のモードに相当する動作となり、ＰＭＯＳスイッチトランジスタ７によるＥＳＤ放電路が形成される。第３の電源端子３に負のＥＳＤサージが印加され、第２の電源端子２が接地電位の場合には、既述の第６のモードに相当する動作となり、第２のＥＳＤ保護ダイオード１８によるＥＳＤ放電路が形成される。
【００２５】
第２の電源端子２に負のＥＳＤサージが印加され、第１の電源端子１が接地電位の場合には、既述の第１のモードに相当する動作となり、ＰＭＯＳスイッチトランジスタ７とＮＭＯＳシャントトランジスタ８によるＥＳＤ放電路が形成される。第２の電源端子２に負のＥＳＤサージが印加され、第３の電源端子３が接地電位の場合には、既述の第４のモードに相当する動作となり、ＮＭＯＳシャントトランジスタ８によるＥＳＤ放電路が形成される。以上の説明の通り、本実施形態によれば、第１乃至第３の電源端子に対する負のＥＳＤサージに対しても、半導体装置内に形成される内部負荷回路３０及び４０を保護することが出来る。
【００２６】
第１の実施形態によれば、内部電源供給ライン５０に接続される第３の電源端子３と第２の電源端子２間に接続されるＮＭＯＳシャントトランジスタ８の導通を、第１の電源端子１と第２の電源端子２間に接続されるＲＣ回路４の出力信号に応じたトリガ信号により制御する構成としている。かかる構成により、ＰＭＯＳスイッチトランジスタ７を介して外部電源電圧が内部電源供給ライン５０に急峻な立上りをもって印加されたとしても、ＮＭＯＳシャントトランジスタ８が誤ってオンすることはなく、ラッシュカレントを防止することが出来る。
【００２７】
また、各電源端子１乃至３に印加される正及び負のＥＳＤサージに対してＥＳＤ保護動作が行われ、半導体装置内部に構成される内部負荷回路をＥＳＤサージから保護することが出来る。更に、第１の電源端子１にＥＳＤサージが印加された場合に、ＰＭＯＳスイッチトランジスタ７はオンしてＥＳＤサージを放電する。この為、ＰＭＯＳスイッチトランジスタ７の特定の素子領域に電流が集中する事象は起こり難く、破壊のリスクは低下する。本実施形態によれば、第１の電源端子１と第２の電源端子２間に接続される一つのＲＣ回路４の出力信号により、ＮＭＯＳシャントトランジスタ８とＥＳＤ放電素子として兼用されるＰＭＯＳスイッチトランジスタ７の両方の導通を制御することが出来る。
【００２８】
尚、第３の電源端子３が、半導体装置の外部端子として外部に晒されない場合であっても、第１の電源端子１に正のＥＳＤサージが印加された場合に、ＰＭＯＳスイッチトランジスタ７を介して、高電圧が内部電源供給ライン５０に供給される可能性がある。この場合にも、前述の通り、第１の電源端子１と第２の電源端子２間のＥＳＤサージ印加モードによるＥＳＤ保護動作が行われる為、内部電源供給ライン５０と第２の電源端子２間に接続される内部負荷回路３０をＥＳＤサージによる破壊から保護することが出来る。尚、内部電源供給ライン５０は、回路図上は一本の配線で示され、半導体装置上では、例えば、パターニングされた金属配線で構成される。
【００２９】
（第２の実施形態）
図２は、第２の実施形態を示す回路図である。第１の実施形態の構成要素に対応する構成要素には同一符号を付し、説明を省略する。本実施形態においては、第１の電源端子１と第２の電源端子２間に接続されるＲＣ回路４の構成が、第１の実施形態と異なる。すなわち、第１の電源端子１側にコンデンサ６が接続され、第２の電源端子２側に抵抗５が接続される。コンデンサ６と抵抗５の接続部である共通ノード２０が、インバータ９の入力端に接続される。インバータ９の出力端は、インバータ１５の入力端に接続され、インバータ１５の出力がＮＭＯＳトランジスタ１０のゲート電極に供給される。また、インバータ９の出力は、インバータ１２の入力端に接続され、インバータ１２の出力がＮＭＯＳシャントトランジスタ８のゲート電極に供給される。インバータ９と１５、及びＮＭＯＳトランジスタ１０が、ＲＣ回路４の出力信号に応じたトリガ信号をＰＭＯＳスイッチトランジスタ７のゲート電極に供給する第１の駆動回路を構成し、インバータ９と１２がＲＣ回路４の出力信号に応じたトリガ信号をＮＭＯＳシャントトランジスタ８のゲート電極に供給する第２の駆動回路を構成する。
【００３０】
本実施形態においては、ＲＣ回路４の共通ノード２０の電位が、第１の実施形態の場合と逆になる。すなわち、第１の電源端子１に所定の外部電源電圧が印加され、第２の電源端子２が接地された定常状態では、ＲＣ回路４の共通ノード２０の電位は、Ｌｏｗレベルとなっている。インバータ９の出力は、１段のインバータ１２を介してＮＭＯＳシャントトランジスタ８のゲート電極に供給される。インバータ９の出力が、インバータ１２により反転されてＮＭＯＳシャントトランジスタ８のゲート電極に供給される為、定常状態では、Ｌｏｗレベルの信号がＮＭＯＳシャントトランジスタ８のゲート電極に供給される為、ＮＭＯＳシャントトランジスタ８はオフとなる。一方、インバータ９の出力は、インバータ１５を介してＮＭＯＳトランジスタ１０のゲート電極に供給される。定常状態では、ＮＭＯＳトランジスタ１０のゲート電極にはＬｏｗレベルの信号が供給される為、ＮＭＯＳトランジスタ１０はオフとなる。この為、定常状態では、ＰＭＯＳスイッチトランジスタ７の導通は、差動増幅器３１からの信号によって制御される。ＰＭＯＳスイッチトランジスタ７がオンとなり、第１の電源端子１に供給される電源電圧が急峻な立上りで内部電源供給ライン５０に供給されたとしても、ＮＭＯＳシャントトランジスタ８がオフ状態である為、ラッシュカレントの発生を防止することが出来る。
【００３１】
第１の電源端子１に、正のＥＳＤサージ印加され、第２の電源端子２が接地電位の場合のＥＳＤ保護動作は以下の通りである。このモードは、第１の実施形態における第１のモードの場合に相当する。第１の電源端子１に印加されたＥＳＤサージにより、貫通電流がＲＣ回路４を介して第２の電源端子２に流れる。貫通電流によるＲＣ回路４の抵抗５で生じる電圧降下により、共通ノード２０の電位がインバータ９の閾値より高くなると、インバータ９の出力がＬｏｗレベルとなる。インバータ９の出力がＬｏｗレベルとなると、インバータ１５の出力がＨｉｇｈレベルになり、ＮＭＯＳトランジスタ１０のゲート電極にＨｉｇｈレベルのトリガ信号が供給され、ＮＭＯＳトランジスタ１０がオンする。これにより、ＰＭＯＳスイッチトランジスタ７のゲート電極にＬｏｗレベルのトリガ信号が供給される為、ＰＭＯＳスイッチトランジスタ７がオンする。
【００３２】
一方、インバータ９の出力がインバータ１２により反転されてＮＭＯＳシャントトランジスタ８のゲート電極に供給される。すなわち、Ｈｉｇｈレベルの信号がＮＭＯＳシャントトランジスタ８のゲート電極に供給され、ＮＭＯＳシャントトランジスタ８がオンする。第１の電源端子１と第２の電源端子２間に主電流路が接続されたＰＭＯＳスイッチトランジスタ７とＮＭＯＳシャントトランジスタ８がオンすることにより、第１の電源端子１と第２の電源端子２間にＥＳＤ放電路が形成される。第１の実施形態における第２乃至第６のモード、及び各電源端子への負のＥＳＤサージ印加に対するＥＳＤ保護動作についても、第１の実施形態の場合と同様であるので、説明を省略する。
【００３３】
第２の実施形態によれば、ＲＣ回路４を構成するコンデンサ６の一端が第１の電源端子１に接続され、抵抗５の一端が第２の電源端子２に接続される。抵抗５とコンデンサ６の接続関係を異ならせたことに対応して、ＲＣ回路４の出力信号に応じたトリガ信号をＰＭＯＳスイッチトランジスタ７とＮＭＯＳシャントトランジスタ８のゲート電極に供給する駆動回路の構成が第１の実施形態と異なる。駆動回路を構成するインバータの数を調整して変更することにより、第１の実施形態と同様に、ＮＭＯＳシャントトランジスタ８の誤動作防止、並びに、各電源端子に印加されるＥＳＤサージによる破壊から内部負荷回路を保護することが出来るＥＳＤ保護回路を提供することが出来る。第１の実施形態と同様、第１の電源端子１と第２の電源端子２間に接続される一つのＲＣ回路４により、ＥＳＤ放電素子として兼用されるＰＭＯＳスイッチトランジスタ７とＮＭＯＳシャントトランジスタ８の両方の導通を制御することが出来る。
【００３４】
図３は、スイッチトランジスタとシャントトランジスタに使用されるＰＭＯＳトランジスタとＮＭＯＳトランジスタの断面を模式的に示す図である。既述の実施形態で説明した第１のＥＳＤ保護ダイオード１７及び第２のＥＳＤ保護ダイオード１８は、夫々、ＰＭＯＳスイッチトランジスタ７とＮＭＯＳシャントトランジスタ８の寄生ダイオードで構成することも出来る。領域１００は、ＰＭＯＳスイッチトランジスタ７を構成する領域を示し、領域１０１はＮＭＯＳシャントトランジスタ８を構成する領域を示す。Ｐ型基板７０には、ＮＭＯＳシャントトランジスタ８のドレイン領域となるＮ＋拡散領域７１と、ソース領域となるＮ＋拡散領域７２が形成される。Ｎ＋拡散領域７２に隣接して、バックゲート取出し領域となるＰ＋拡散領域７３が形成される。ＮＭＯＳシャントトランジスタ８のバックゲートは、ソース領域及びドレイン領域となるＮ＋拡散領域７２と７１間のＰ型基板７０で構成される。Ｎ＋拡散領域７２とＰ＋拡散領域７３は共通接続され、端子７５に接続される。端子７５が、ＮＭＯＳシャントトランジスタ８のソース電極に相当する。ソース領域となるＮ＋拡散領域７２とバックゲート取出し領域となるＰ＋拡散領域７３を共通接続することにより、Ｐ型基板７０をアノード、ドレイン領域となるＮ＋拡散領域７１をカソードとする寄生ダイオードが形成される。この寄生ダイオードを第２のＥＳＤ保護ダイオード１８として用いることが出来る。チャンネル領域上の端子７４がＮＭＯＳシャントトランジスタ８のゲート電極に相当する。
【００３５】
Ｐ型基板７０には、Ｎ型ウェル領域８０が形成される。Ｎ型ウェル領域８０内には、ＰＭＯＳスイッチトランジスタ７のソース領域となるＰ＋拡散領域８２と、ドレイン領域となるＰ＋拡散領域８１が形成される。Ｐ＋拡散領域８２に隣接して、バックゲート取出し領域となるＮ＋拡散領域８３が形成される。ＰＭＯＳスイッチトランジスタ７のバックゲートは、ソース領域及びドレイン領域となるＰ＋拡散領域８２と８１間のＮ型ウェル領域８０で構成される。Ｐ＋拡散領域８２とＮ＋拡散領域８３は共通接続され、端子８５に接続される。端子８５がＰＭＯＳスイッチトランジスタ７のソース電極となる。Ｐ＋拡散領域８２とバックゲート取出し領域となるＮ＋拡散領域８３を共通接続することにより、Ｎ型ウェル領域８０をカソード、Ｐ＋拡散領域８１をアノードとする寄生ダイオードが形成される。この寄生ダイオードを第１のＥＳＤ保護ダイオード１７として用いることが出来る。チャンネル領域上の端子８４が、ＰＭＯＳスイッチトランジスタ７のゲート電極に相当する。Ｎ＋拡散領域７１とＰ＋拡散領域８１は共通接続され、ドレイン電極となる端子９０に接続される。
【００３６】
第１及び第２の実施形態は、ＰＭＯＳスイッチトランジスタ７が、電圧レギュレータのスイッチトランジスタとして使用される場合の実施形態を説明した。これに限らず、ＰＭＯＳスイッチトランジスタ７のゲート電極に印加する制御信号により、ＰＭＯＳスイッチトランジスタ７のオン／オフを制御し、ＰＭＯＳスイッチトランジスタ７がオンの時に、第１の電源端子１に供給される外部電源電圧をそのまま内部電源供給ライン５０に供給する構成にも適用することができる。内部負荷回路３０を動作させる必要がないときには、ＰＭＯＳスイッチトランジスタ７をオフさせて内部負荷回路３０への電圧供給を停止させ、低消費電力化を図る構成への適用である。かかる構成においても、ＰＭＯＳスイッチトランジスタ７がオンして、第１の電源端子１に供給される外部電源電圧が内部電源供給ライン５０に急峻な立上りで供給されたとしても、内部電源供給ライン５０にはＲＣ回路４は接続されない為、ＮＭＯＳシャントトランジスタ８に誤ってトリガ信号が供給されることは無く、ＮＭＯＳシャントトランジスタ８の誤動作が防止され、ラッシュカレントの発生を防止することが出来る。尚、半導体装置の外部に晒される第３の電源端子３に、第１の電源端子１に供給される外部電源電圧とは別の外部電源電圧を直接供給する構成とすることも可能である。例えば、第１の電源端子１に供給される外部電源電圧をＰＭＯＳスイッチトランジスタ７を介して内部電源供給ライン５０に供給する仕様と、第３の電源端子３に供給される外部電源電圧をそのまま内部電源供給ライン５０に供給する両方の仕様を満たす場合の構成である。かかる構成においても、既述の通り、半導体装置の外部に晒される第３の電源端子３へのＥＳＤサージ印加に対して、内部負荷回路を保護することが可能である。
【００３７】
シャントトランジスタとして、ＮＭＯＳトランジスタを用いた実施形態について説明したが、ＰＭＯＳトランジスタをシャントトランジスタとして用いることも出来る。この場合には、ＲＣ回路４からのトリガ信号をＰＭＯＳシャントトランジスタのゲート電極に供給する駆動回路のインバータの段数を１段増減する。また、バイポーラトランジスタをシャントトランジスタ、あるいは、スイッチトランジスタとして用いることも出来る。この場合には、バイポーラトランジスタのエミッタ・コレクタ電流路が主電流路を構成し、バイアス関係は、ＮＰＮトランジスタを用いる場合がＮＭＯＳトランジスタを用いた場合に相当する。
【００３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
１  第１の電源端子、２  第２の電源端子、３  第３の電源端子、４  ＲＣ回路、５  抵抗、６  コンデンサ、７  ＰＭＯＳスイッチトランジスタ、８  ＮＭＯＳシャントトランジスタ、９  インバータ、１０  ＮＭＯＳトランジスタ、１１  バッファ回路部、１２及び１３  インバータ、１５  インバータ、１７  第１のＥＳＤ保護ダイオード、１８  第２のＥＳＤ保護ダイオード、２０及び２１  共通ノード、３０  内部負荷回路、３１  差動増幅器、３２  参照電圧、  ３３  分圧回路、３４及び３５  抵抗、４０  内部負荷回路、５０  内部電源供給ライン、７０  Ｐ型基板、７１及び７２  Ｎ＋拡散領域、７３  Ｐ＋拡散領域、８０  Ｎ型ウェル領域、８１及び８２  Ｐ＋拡散領域、８３  Ｎ＋拡散領域。
【図１】
2014207412.tif 000003
【図２】
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【図３】
2014207412.tif 000005