(57)【要約】【課題】装置面積の増大を抑制する。【解決手段】本発明の半導体装置は、メモリセルに対応して設けられた一対のビット線と接続されたセンスアンプと、前記一対のビット線のそれぞれに設けられ、前記各ビット線の一部を前記センスアンプから切り離し可能な一対のトランスファゲートと、前記一対のビット線と、前記メモリセルに対する信号の一対の入出力線を接続可能な一対のカラムスイッチと、を備え、前記トランスファゲートは、前記一対のカラムスイッチと前記センスアンプとの間に設けられている。【選択図】図１
2014102871.tif 000002
【特許請求の範囲】
【請求項１】
それぞれがメモリセルに対応して設けられた一対のビット線の間に接続されたセンスアンプと、
前記一対のビット線のそれぞれに設けられ、前記一対のビット線を構成するそれぞれのビット線の一部を前記センスアンプから切り離し可能な一対のトランスファゲートと、
前記一対のビット線と前記メモリセルに対する信号の一対の入出力線とを接続可能な一対のカラムスイッチと、を備え、
前記トランスファゲートは、前記一対のカラムスイッチと前記センスアンプとの間に設けられていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記一対のビット線は、第１のメモリセルに接続された第１のビット線と、第２のメモリセルに接続された第２のビット線と、からなり、
前記第１および第２のメモリセルのそれぞれに信号の書き込みを行う一対のリストアアンプをさらに備え、
前記一対のリストアアンプのそれぞれは、該リストアアンプが信号の書き込みを行うメモリセルに接続されたビット線に設けられたトランスファゲートよりも前記メモリセル側に設けられていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記センスアンプは、ゲートには前記第１のビット線が接続され、ソースには所定の電位が供給され、ドレインには前記第２のビット線が接続される第１の導電型の第１のトランジスタと、ゲートには前記第２のビット線が接続され、ソースには前記所定の電位が供給され、ドレインには前記第１のビット線が接続される前記第１の導電型の第２のトランジスタと、により構成されることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記一対のトランスファゲート、および、前記一対のカラムスイッチは、前記第１の導電型のトランジスタにより構成され、
前記一対のリストアアンプは、ソースには書き込み電位が供給される、第２の導電型のトランジスタにより構成されることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記トランスファゲートを構成するトランジスタの駆動電圧は、前記メモリセルに対応するワード線の駆動電圧よりも低いことを特徴とする半導体装置。
【請求項６】
請求項４または５記載の半導体装置において、
前記トランスファゲートを構成するトランジスタの駆動電圧は、前記カラムスイッチを構成するトランジスタの駆動電圧と同じであることを特徴とする半導体装置。
【請求項７】
請求項４から６のいずれか１項に記載の半導体装置において、
前記トランスファゲートによる前記ビット線の一部の前記センスアンプからの切り離しに応じて、前記第１および第２のトランジスタのソースに前記所定の電位が供給され、前記前記第１および第２のトランジスタのソースの供給後に、前記リストアアンプを構成するトランジスタのソースに前記書き込み電位が供給され、
前記リストアアンプを構成するトランジスタのソースへの前記書き込み電位の供給と同じタイミングで、前記トランスファゲートにより前記ビット線の一部を前記センスアンプに接続することを特徴とする半導体装置。
【請求項８】
請求項３から７のいずれか１項に記載の半導体装置において、
前記トランジスタは、縦型のＭＯＳトランジスタであることを特徴とする半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置において、
前記ビット線のうち、前記トランスファゲートよりも前記センスアンプ側の配線は、半導体基板に埋め込まれていることを特徴とする半導体装置。
【請求項１０】
第１のワード線と、
前記第１のワード線と交差する第１のビット線と、
前記第１のワード線と前記第１のビット線との間に設けられた第１のメモリセルと、
前記第１のビット線とは別に設けられた第２のビット線と、
前記第２のビット線に接続され前記第２のビット線上の電位を増幅するセンスアンプと、
前記第１のビット線と前記第２のビット線との間に直列に接続された第１のトランジスタと、
前記第１のビット線に一端が接続され、多端が前記第１及び第２のビット線とは異なる第１の入出力線に接続された第２のトランジスタとを備えることを特徴とする半導体装置。
【請求項１１】
前記第１のワード線とは異なる第２のワード線と、
前記第２のワード線と交差する第３のビット線と、
前記第２のワード線と前記第３のビット線との間に設けられた第２のメモリセルと、
前記第３のビット線とは別に設けられ、前記センスアンプに接続された第４のビット線と、
前記第３のビット線と前記第４のビット線との間に直列に接続された第３のトランジスタと、
前記第３のビット線に一端が接続され、多端が前記第３及び第４のビット線とは異なる第２の入出力線に接続された第４のトランジスタとを備えることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第２のトランジスタは、制御端子にカラムスイッチ制御信号が入力されることを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記第１のビット線に一端が接続され、制御端子が前記第４のビット線に接続された第５のトランジスタをさらに備えることを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記第５のトランジスタは前記センスアンプから見て前記第２のトランジスタよりも遠い位置に配置されていることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第５のトランジスタは一導電型のトランジスタであり、前記第２のトランジスタは第二導電型のトランジスタであることを特徴とする請求項１３記載の半導体装置。
【請求項１６】
前記第５のトランジスタは一導電型のトランジスタであり、前記第１乃至第４のトランジスタは第二導電型のトランジスタであることを特徴とする請求項１３又は１４のいずれか一つに記載の半導体装置。
【請求項１７】
前記第１及び２のトランジスタは、同一ウェル領域に形成されていることを特徴とする請求項１０記載の半導体装置。
【請求項１８】
前記１乃至４のトランジスタは、同一ウェル領域に形成されていることを特徴とする請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスアンプを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体装置は、一般に、メモリセルに対応して設けられたビット線対に接続され、メモリセルからの信号の読み出しに応じてビット線対を構成するビット線間に生じた電位差を増幅するセンスアンプを備えている。センスアンプは、メモリセルから読み出された信号を増幅して出力する。
【０００３】
上記のような半導体装置においては、センスアンプが信号を増幅するセンス速度を向上すること、および、センスアンプが信号の増幅中に受けるノイズを抑制することが求められる。
【０００４】
センス速度の向上、および、センスアンプが受けるノイズの抑制を図る方式として、ビット線の一部をセンスアンプから切り離し可能なトランスファゲートを各ビット線上に設け、一時的に各ビット線の一部をセンスアンプから切り離した状態でセンスアンプによる信号の増幅を行うＴＧクロッキングと称される方式がある。以下では、トランスファゲートよりもセルアレイ側のビット線、すなわち、トランスファゲートによりセンスアンプから切り離される側のビット線をセルアレイ側ビット線と称し、トランスファゲートよりもセンスアンプ側のビット線をセンスアンプ側ビット線と称する。
【０００５】
ＴＧクロッキング方式によれば、トランスファゲートによりセルアレイ側ビット線がセンスアンプから切り離された状態で信号の増幅を行うことで、センス速度を向上させることができる。また、セルアレイ側ビット線がセンスアンプから切り離されることで、センスアンプが接続されるビット線に隣接するビット線からセンスアンプが受けるノイズを抑制することができる。
【０００６】
ＤＲＡＭにおいては、一般に、メモリセルからの信号の読み出しに応じて、その信号がメモリセルから失われるため、センスアンプを用いて信号の再書き込み（リストア）が行われる。ＴＧクロッキング方式においては、センスアンプとセルアレイとの間にトランスファゲートが介在するため、書き込み速度が低下するという問題がある。
【０００７】
そこで、特許文献１（特開２００６−３３８８７８号公報）には、ＴＧクロッキング方式を適用した半導体装置において、トランスファゲートよりもセルアレイ側に、メモリセルへの信号の書き込みを行うリストアアンプを設ける技術が開示されている。この技術によれば、トランスファゲートを介さずに信号の書き込みが行われるので、書き込み速度の高速化を図ることができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−３３８８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に開示の技術においては、センスアンプに相当するクロスカップル回路がＮ型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、ＮＭＯＳトランジスタと称する）、および、Ｐ型のＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称する）により構成されているため、装置面積が増大してしまうという問題があることを本願発明者らは見出した。以下、図１０Ａおよび図１０Ｂを参照して、上述した問題が生じる原因について説明する。
【００１０】
図１０Ａは、特許文献１に開示の半導体装置の構成を示す回路図である。また、図１０Ｂは、図１０Ａに示す半導体装置における、ＮＭＯＳトランジスタが形成されるＮＭＯＳ領域およびＰＭＯＳトランジスタが形成されるＰＭＯＳ領域の配置例と、を示す図である。
【００１１】
図１０Ａに示すように、センスアンプブロックＳＡＢの左右にそれぞれ、セルアレイＡＲＹが配置されている。また、センスアンプブロックＳＡＢの下側に、クロスエリアＸＡが配置されている。
【００１２】
センスアンプブロックＳＡＢにおいては、左右のセルアレイＡＲＹに対向するように、リストアアンプ回路ＲＡＰ＿Ｌ，ＲＡＰ＿Ｒが配置されている。リストアアンプ回路ＲＡＰ＿Ｌ，ＲＡＰ＿Ｒは、ＰＭＯＳトランジスタにより構成されている。そのため、図１０Ｂに示すように、リストアアンプ回路ＲＡＰ＿Ｌ，ＲＡＰ＿Ｒを構成するＰＭＯＳが形成されるＰＭＯＳ領域ＲＡＰ＿Ｌ，ＲＡＰ＿Ｒが両端に配置される。
【００１３】
また、図１０Ａに示すように、リストアアンプ回路ＲＡＰ＿Ｌ，ＲＡＰ＿ＲそれぞれのセルアレイＡＲＹとは反対側には、トランスファゲートに相当するデータ線分離トランジスタＩＳＯ＿Ｌ，ＩＳＯ＿Ｒが配置されている。データ線分離トランジスタＩＳＯ＿Ｌ，ＩＳＯ＿Ｒは、ＮＭＯＳトランジスタにより構成されている。そのため、ＰＭＯＳ領域ＲＡＰ＿Ｌ、ＲＡＰ＿Ｒの横には、ＮＭＯＳ領域とＰＭＯＳ領域とを分離するＮ−Ｐ分離領域を隔てて、データ線分離トランジスタＩＳＯ＿Ｌ，ＩＳＯ＿Ｒを構成するＮＭＯＳトランジスタが形成されるＮＭＯＳ領域ＩＳＯ＿Ｌ，ＩＳＯ＿Ｒが形成されている。
【００１４】
また、データ線分離トランジスタＩＳＯ＿Ｌ，ＩＳＯ＿Ｒの間に、データ線（ビット線）とメモリセルに対する信号の入出力線とを接続するカラムスイッチに相当するＩＯゲート回路ＩＯＧ、データ線をプリチャージするプリチャージ回路ＰＣ、センスアンプに相当するクロスカップル回路ＣＣなどが配置されている。
【００１５】
ＩＯゲート回路ＩＯＧ、および、プリチャージ回路ＰＣは、ＮＭＯＳトランジスタにより構成されている。また、クロスカップル回路ＣＣは、ソースを共通にし、ゲートとドレインとが互いに接続された１対のＮＭＯＳトランジスタと、ソースを共通にし、ゲートとドレインとが互いに接続された１対のＰＭＯＳトランジスタと、により構成されている。
【００１６】
また、データ線分離トランジスタＩＳＯ＿Ｌ，ＩＳＯ＿Ｒの間に、クロスカップル回路ＣＣを構成する１対のＮＭＯＳトランジスタを制御するセンスアンプドライバＳＮＤが配置されている。センスアンプドライバＳＮＤは、ＮＭＯＳトランジスタにより構成されている。
【００１７】
また、クロスエリアＸＡには、クロスカップル回路ＣＣを構成する１対のＰＭＯＳトランジスタを制御するセンスアンプドライバＳＰＤが配置されている。センスアンプドライバＳＰＤは、ＰＭＯＳトランジスタにより構成されている。
【００１８】
そのため、図１０Ｂに示すように、ＮＭＯＳ領域ＩＳＯ＿Ｌ，ＩＳＯ＿Ｒの間に、ＩＯゲート回路ＩＯＧを構成するＮＭＯＳトランジスタが形成されるＮＭＯＳ領域ＹＳと、プリチャージ回路ＰＣを構成するＮＭＯＳトランジスタが形成されるＮＭＯＳ領域ＰＣと、クロスカップル回路ＣＣを構成するＮＭＯＳトランジスタおよびセンスアンプドライバＳＮＤを構成するＮＭＯＳトランジスタが形成されるＮＭＯＳ領域ＣＣ（ＮＭＯＳ）＆ＳＮＤと、クロスカップル回路ＣＣを構成するＰＭＯＳトランジスタおよびセンスアンプドライバＳＰＤを構成するＰＭＯＳトランジスタが形成されるＰＭＯＳ領域ＣＣ（ＰＭＯＳ）＆ＳＰＤと、が配置されている。
【００１９】
ここで、図１０に示すように、ＮＭＯＳ領域ＣＣ（ＮＭＯＳ）＆ＳＮＤとＮＭＯＳ領域ＩＳＯ＿Ｒとの間に、ＰＭＯＳ領域ＣＣ（ＰＭＯＳ）＆ＳＰＤが配置されているために、ＮＭＯＳ領域ＣＣ（ＮＭＯＳ）＆ＳＮＤとＰＭＯＳ領域ＣＣ（ＰＭＯＳ）＆ＳＰＤとの間、および、ＮＭＯＳ領域ＩＳＯ＿ＲとＰＭＯＳ領域ＣＣ（ＰＭＯＳ）＆ＳＰＤとの間にもＮ−Ｐ分離領域１を設ける必要がある。このようなＮ−Ｐ分離領域を設けることは、装置面積の増大につながる。
【課題を解決するための手段】
【００２０】
本発明の一側面による半導体装置は、
それぞれがメモリセルに対応して設けられた一対のビット線の間に接続されたセンスアンプと、
前記一対のビット線のそれぞれに設けられ、前記一対のビット線を構成するそれぞれのビット線ビット線の一部を前記センスアンプから切り離し可能な一対のトランスファゲートと、
前記一対のビット線と前記メモリセルに対する信号の一対の入出力線を接続可能な一対のカラムスイッチと、を備え、
前記トランスファゲートは、前記一対のカラムスイッチと前記センスアンプとの間に設けられている。
【００２１】
本発明の他の側面による半導体装置は、
第１のワード線と、
前記第１のワード線と交差する第１のビット線と、
前記第１のワード線と前記第１のビット線との間に設けられた第１のメモリセルと、
前記第１のビット線とは別に設けられた第２のビット線と、
前記第２のビット線に接続され前記第２のビット線上の電位を増幅するセンスアンプと、
前記第１のビット線と前記第２のビット線との間に直列に接続された第１のトランジスタと、
前記第１のビット線に一端が接続され、多端が前記第１及び第２のビット線とは異なる第１の入出力線に接続された第２のトランジスタとを備える。
【発明の効果】
【００２２】
トランスファゲートをカラムスイッチとセンスアンプとの間に設けることで、すなわち、カラムスイッチをトランスファゲートよりもメモリセル側に設けることで、センスアンプ側ビット線の容量が削減される。センスアンプ側ビット線の容量が削減されると、トランスファゲートによりセルアレイ側ビット線をセンスアンプから切り離した状態で一対のビット線間の電位差を増幅する際に、一の導電型のＭＯＳトランジスタにより構成されるクロスカップル回路による、一方のビット線の電位の増幅が高速化されるので、他方のビット線の電位の低下量が抑制される。そのため、他方のビット線の電位を増幅するために、他の導電型のＭＯＳトランジスタにより構成されるクロスカップル回路をセンスアンプが備える必要がなくなる。したがって、センスアンプが一の導電型のＭＯＳトランジスタだけで構成されるので、Ｎ−Ｐ分離領域を削減することができ、その結果、装置面積の増大を抑制することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態および第１の実施例の半導体装置の要部構成を示す回路図である。
【図２】図１に示す半導体装置におけるＮＭＯＳ領域およびＰＭＯＳ領域の配置例を示す図である。
【図３Ａ】本発明の第２の実施例の半導体装置の要部構成を示す回路図である。
【図３Ｂ】本発明の第２の実施例の半導体装置におけるコモンソースドライバＣＳＮＤの構成を示す回路図である。
【図３Ｃ】本発明の第２の実施例の半導体装置におけるコモンソースドライバＣＳＰＤの構成を示す回路図である。
【図４】図３Ａに示す半導体装置の動作を説明するためのタイムチャートである。
【図５】図３Ａに示す半導体装置の動作を説明するためのタイムチャートである。
【図６】図３Ａに示す半導体装置の動作を説明するためのタイムチャートである。
【図７】図３Ａに示す半導体装置の動作を説明するためのタイムチャートである。
【図８Ａ】図３Ａに示す半導体装置におけるＴｒｕｅ側のリストアアンプ、カラムスイッチ、トランスファゲート、および、コモンソースドライバＣＳＰＤのレイアウトの一例を示す上面図である。
【図８Ｂ】図８Ａにおけるａ−ａ’線に沿った断面図である。
【図８Ｃ】図８Ａにおけるｂ−ｂ’線に沿った断面図である。
【図９Ａ】図３Ａに示す半導体装置におけるＴｒｕｅ側のリストアアンプ、カラムスイッチ、トランスファゲート、および、コモンソースドライバＣＳＰＤのレイアウトの他の一例を示す上面図である。
【図９Ｂ】図９Ａにおけるａ−ａ’線に沿った断面図である。
【図９Ｃ】図９Ａにおけるｂ−ｂ’線に沿った断面図である。
【図１０Ａ】特許文献１に開示の半導体装置の構成を示す回路図である。
【図１０Ｂ】図１０Ａに示す半導体装置におけるＮＭＯＳ領域およびＰＭＯＳ領域の配置例を示す図である。
【発明を実施するための形態】
【００２４】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００２５】
（実施の形態）
本発明の一実施形態の半導体装置は、図１に示すように、メモリセルＭＣに対応して設けられた一対のビット線（ビット線ＢＬ１，ＢＬ２）に接続されたセンスアンプと、一対のビット線のそれぞれに設けられ、各ビット線の一部をセンスアンプＳＡＮから切り離し可能なトランスファゲートＴＧと、一対のビット線と、メモリセルＭＣに対する信号の１対の入出力線（入出力線ＬＩＯＴ，ＬＩＯＢ）とを接続可能な一対のカラムスイッチＹＳと、を備えている。さらに、トランスファゲートＴＧは、一対のカラムスイッチＹＳとセンスアンプＳＡＮとの間に設けられている。
【００２６】
トランスファゲートＴＧを一対のカラムスイッチＹＳとセンスアンプＳＡＮとの間に設けることで、すなわち、カラムスイッチＹＳをトランスファゲートＴＧよりもメモリセル側に設けることで、センスアンプ側ビット線の容量が削減される。センスアンプ側ビット線の容量が削減されると、トランスファゲートＴＧによりセルアレイ側ビット線をセンスアンプＳＡＮから切り離した状態でビット線間の電位差を増幅する際に、一の導電型のＭＯＳトランジスタにより構成されるクロスカップル回路による、一方のビット線の電位の増幅が高速化されるので、他方のビット線の電位の低下量が抑制される。そのため、他方のビット線の電位を増幅するために、他の導電型のＭＯＳトランジスタにより構成されるクロスカップル回路をセンスアンプＳＡＮが備える必要がなくなる。したがって、センスアンプＳＡＮが一の導電型のＭＯＳトランジスタだけで構成されるので、Ｎ−Ｐ分離領域を削減することができ、その結果、装置面積の増大を抑制することができる。
【００２７】
（第１の実施例）
本発明の第１の実施例の半導体装置１０におけるセンスアンプおよびその周辺の構成について図１を参照して説明する。
【００２８】
半導体装置１０は、左側のセルアレイ（不図示）内のメモリセル（メモリセルＭＣ１）に接続されるビット線ＢＬ１と、ビット線ＢＬ１と対をなし、右側のセルアレイ（不図示）内のメモリセル（メモリセルＭＣ２）に接続されるビット線ＢＬ２との間の電位差を増幅するセンスアンプＳＡＮを備える。なお、通常、各ビット線には複数のメモリセルが接続されるが、説明の簡略化のため記載を省略する。以下では、メモリセルＭＣ１側をＴｒｕｅ側と称し、メモリセルＭＣ２側をＢａｒ側と称する。
【００２９】
半導体装置１０は、ＮＭＯＳトランジスタ１０１〜１１０と、ＰＭＯＳトランジスタ１１１，１１２と、を備える。
【００３０】
ＮＭＯＳトランジスタ１０１は、ビット線ＢＬ１の一部をセンスアンプＳＡＮから切り離し可能なトランスファゲートＴＧを構成する。具体的には、ＮＭＯＳトランジスタ１０１は、ゲートにはトランスファゲート制御信号ＴＧが入力され、ソース、ドレインにはビット線ＢＬ１が接続される。以下では、ＮＭＯＳトランジスタ１０１よりもメモリセルＭＣ１側のビット線ＢＬ１をセルアレイ側ビット線ＢＬＴと称し、ＮＭＯＳトランジスタ１０１よりもセンスアンプＳＡＮ側のビット線ＢＬ１をセンスアンプ側ビット線ＢＬＳＡＴと称する。したがって、ＮＭＯＳトランジスタ１０１は、トランスファゲート制御信号ＴＧの論理レベルに応じて、ビット線ＢＬ１の一部（セルアレイ側ビット線ＢＬＴ）をセンスアンプＳＡＮから切り離し可能である。以下では、ＮＭＯＳトランジスタ１０１により構成されるトランスファゲートＴＧをＴｒｕｅ側のトランスファゲートＴＧと称する。
【００３１】
ＮＭＯＳトランジスタ１０２は、ビット線ＢＬ２の一部をセンスアンプＳＡＮから切り離し可能なトランスファゲートＴＧを構成する。具体的には、ＮＭＯＳトランジスタ１０２は、ゲートにはトランスファゲート制御信号ＴＧが入力され、ソース、ドレインにはビット線ＢＬ２が接続される。以下では、ＮＭＯＳトランジスタ１０２よりメモリセルＭＣ２側のビット線ＢＬ２をセルアレイ側相補ビット線ＢＬＢと称し、ＮＭＯＳトランジスタ１０２よりセンスアンプＳＡＮ側のビット線ＢＬ２をセンスアンプ側相補ビット線ＢＬＳＡＢと称する。したがって、ＮＭＯＳトランジスタ１０２は、トランスファゲート制御信号ＴＧの論理レベルに応じて、ビット線ＢＬ２の一部（セルアレイ側相補ビット線ＢＬＢ）をセンスアンプＳＡＮから切り離し可能である。以下では、ＮＭＯＳトランジスタ１０２により構成されるトランスファゲートＴＧをＢａｒ側のトランジスタＴＧと称する。
【００３２】
ＮＭＯＳトランジスタ１０３，１０４は、センスアンプ側ビット線ＢＬＳＡＴとセンスアンプ側相補ビット線ＢＬＳＡＢとの間に設けられ、ゲートには制御信号ＢＬＥＱが入力される。ＮＭＯＳトランジスタ１０３，１０４が制御信号ＢＬＥＱの論理レベルに応じてオンとなることで、センスアンプ側ビット線ＢＬＳＡＴ（ビット線ＢＬ１）とセンスアンプ側相補ビット線ＢＬＳＡＢ（ビット線ＢＬ２）とが接続され、電位がイコライズされる。したがって、ＮＭＯＳトランジスタ１０３，１０４は、イコライズ回路ＢＬＥＱを構成する。
【００３３】
ＮＭＯＳトランジスタ１０５，１０６は、ゲートには制御信号ＢＬＰＣが入力され、ソースにはプリチャージ電位ＶＢＬＰが供給され、ドレインにはそれぞれセンスアンプ側ビット線ＢＬＳＡＴ、センスアンプ側相補ビット線ＢＬＳＡＢが接続される。制御信号ＢＬＰＣの論理レベルに応じてＮＭＯＳトランジスタ１０５，１０６がオンとなることで、センスアンプ側ビット線ＢＬＳＡＴ（ビット線ＢＬ１）およびセンスアンプ側相補ビット線ＢＬＳＡＢ（ビット線ＢＬ１）がプリチャージ電位ＶＢＬＰにプリチャージされる。したがって、ＮＭＯＳトランジスタ１０５，１０６は、プリチャージするプリチャージ回路ＢＬＰＣを構成する。
【００３４】
ＮＭＯＳトランジスタ１０７は、ゲートにはセンスアンプ側ビット線ＢＬＳＡＴが接続され、ソースにはコモンソースドライバＣＳＮＤ（不図示）により接地電位ＶＳＳが供給される共通ソース線ＣＳＮが接続され、ドレインにはセンスアンプ側相補ビット線ＢＬＳＡＢが接続される。
【００３５】
ＮＭＯＳトランジスタ１０８は、ゲートにはセンスアンプ側相補ビット線ＢＬＳＡＢが接続され、ソースには共通ソース線ＣＳＮが接続され、ドレインにはセンスアンプ側ビット線ＢＬＳＡＴが接続される。
【００３６】
すなわち、ＮＭＯＳトランジスタ１０７，１０８は、ソースを共通にし、ゲートとドレインとが互いに接続された一対のＮＭＯＳトランジスタからなるクロスカップル回路を構成する。センスアンプ側ビット線ＢＬＳＡＴとセンスアンプ側相補ビット線ＢＬＳＡＢとの間に電位差が生じると、ＮＭＯＳトランジスタ１０７，１０８からなるクロスカップル回路により、その電位差が増幅される。したがって、ＮＭＯＳトランジスタ１０７，１０８は、センスアンプＳＡＮを構成する。このように、センスアンプＳＡＮは、ＮＭＯＳトランジスタのみで構成されている。
【００３７】
ＮＭＯＳトランジスタ１０７，１０８のうち、一方は第１のトランジスタに相当し、他方は第２のトランジスタに相当する。
【００３８】
ＮＭＯＳトランジスタ１０９は、ゲートにはカラムスイッチ制御信号ＹＳが入力され、ソース、ドレインの一方にはセルアレイ側ビット線ＢＬＴが接続され、他方にはメモリセルに対するデータの入出力線ＬＩＯＴが接続される。したがって、ＮＭＯＳトランジスタ１０９は、カラムスイッチ制御信号ＹＳの論理レベルに応じて、セルアレイ側ビット線ＢＬＴ（ビット線ＢＬ１）と入出力線ＬＩＯＴとを接続可能なカラムスイッチＹＳを構成する。以下では、ＮＭＯＳトランジスタ１０９により構成されるカラムスイッチＹＳをＴｒｕｅ側のカラムスイッチＹＳと称する。
【００３９】
ＮＭＯＳトランジスタ１１０は、ゲートにはカラムスイッチ制御信号ＹＳが入力され、ソース、ドレインの一方にはセルアレイ側相補ビット線ＢＬＢが接続され、他方にはメモリセルに対するデータの入出力線ＬＩＯＢが接続される。したがって、ＮＭＯＳトランジスタ１１０は、カラムスイッチ制御信号ＹＳの論理レベルに応じて、セルアレイ側相補ビット線ＢＬＢと入出力線ＬＩＯＢとを接続可能なカラムスイッチＹＳを構成する。以下では、ＮＭＯＳトランジスタ１０９により構成されるカラムスイッチＹＳをＢａｒ側のカラムスイッチＹＳと称する。
【００４０】
ＰＭＯＳトランジスタ１１１は、ゲートにはセンスアンプ側相補ビット線ＢＬＳＡＢが接続され、ソースにはコモンソースドライバＣＳＰＤ（不図示）によりメモリセルへの書き込み電位ＶＡＲＹが供給される共通ソース線ＣＳＰが接続され、ドレインにはセルアレイ側ビット線ＢＬＴが接続される。したがって、ＰＭＯＳトランジスタ１１１は、センスアンプ側相補ビット線ＢＬＳＡＢの信号の論理レベルに応じて、書き込み電位ＶＡＲＹをメモリセルＭＣ１に供給するリストアアンプＲＡを構成する。以下では、ＰＭＯＳトランジスタ１１１により構成されるリストアアンプＲＡをＴｒｕｅ側のリストアアンプＲＡと称する。
【００４１】
ＰＭＯＳトランジスタ１１２は、ゲートにはセンスアンプ側ビット線ＢＬＳＡＴが接続され、ソースには共通ソース線ＣＳＰが接続され、ドレインにはセルアレイ側相補ビット線ＢＬＢが接続される。したがって、ＰＭＯＳトランジスタ１１２は、センスアンプ側ビット線ＢＬＳＡＴの信号の論理レベルに応じて、書き込み電位ＶＡＲＹをメモリセルＭＣ２に供給するリストアアンプＲＡを構成する。以下では、ＰＭＯＳトランジスタ１１２により構成されるリストアアンプＲＡをＢａｒ側のリストアアンプＲＡと称する。
【００４２】
図１に示すように、半導体装置１０においては、Ｔｒｕｅ側、Ｂａｒ側いずれにおいても、トランスファゲートＴＧが、カラムスイッチＹＳとセンスアンプとの間に設けられている。換言すれば、カラムスイッチＹＳが、トランスファゲートＴＧよりも外側に、すなわち、メモリセルＭＣ側に設けられている。そのため、センスアンプ側ビット線（センスアンプ側ビット線ＢＬＳＡＴ、センスアンプ側相補ビット線ＢＬＳＡＢ）の容量が削減される。
【００４３】
センスアンプ側ビット線の容量が削減されると、トランスファゲートＴＧによりセルアレイ側ビット線（セルアレイ側ビット線ＢＬＴ、セルアレイ側相補ビット線ＢＬＢ）をセンスアンプＳＡＮから切り離した状態でビット線間の電位差を増幅する際に、一の導電型のＭＯＳトランジスタであるＮＭＯＳトランジスタにより構成されるクロスカップル回路による、一方のビット線の電位の増幅が高速化されるので、他方のビット線の電位の低下量が抑制される。そのため、他方のビット線の電位を増幅するために、他の導電型のＭＯＳトランジスタであるＰＭＯＳトランジスタにより構成されるクロスカップル回路をセンスアンプが備える必要がなくなる。したがって、センスアンプを一導電型のＭＯＳトランジスタだけで構成することができる。
【００４４】
図２は、半導体装置１０におけるＮＭＯＳ領域およびＰＭＯＳ領域の配置例を示す図である。
【００４５】
上述したように、半導体装置１０においては、メモリセルＭＣ１に対向してＴｒｕｅ側のリストアアンプＲＡが配置され、メモリセルＭＣ２に対向してＢａｒ側のリストアアンプＲＡが配置されている。そのため、図２に示すように、Ｔｒｕｅ側およびＢａｒ側のリストアアンプＲＡを構成するＰＭＯＳが形成されるＰＭＯＳ領域ＲＡが両端に配置されている。
【００４６】
また、Ｔｒｕｅ側、Ｂａｒ側のリストアアンプＲＡそれぞれのメモリセルとは反対側には、Ｔｒｕｅ側、Ｂａｒ側のカラムスイッチＹＳが配置されている。そのため、両端のＰＭＯＳ領域ＲＡの横には、Ｎ−Ｐ分離領域１を隔てて、カラムスイッチＹＳを構成するＮＭＯＳトランジスタが形成される２つのＮＭＯＳ領域ＹＳが配置されている。
【００４７】
また、Ｔｒｕｅ側、Ｂａｒ側のカラムスイッチＹＳの間には、ＮＭＯＳトランジスタにより構成される、Ｔｒｕｅ側、Ｂａｒ側のトランスファゲートＴＧ、イコライズ回路ＢＬＥＱ、プリチャージ回路ＢＬＰＣ、および、センスアンプＳＡＮが配置されている。そのため、２つのＮＭＯＳ領域ＹＳの間に、トランスファゲートＴＧを構成するＮＭＯＳトランジスタが形成されるＮＭＯＳ領域ＴＧ、イコライズ回路ＢＬＥＱおよびプリチャージ回路ＢＬＰＣを構成するＮＭＯＳが形成されるＮＭＯＳ領域ＢＬＥＱ／ＢＬＰＣ、および、センスアンプＳＡＮを構成するＮＭＯＳトランジスタが形成されるＮＭＯＳ領域ＳＡＮが配置されている。
【００４８】
特許文献１に開示の半導体装置においては、図１０Ａに示すように、センスアンプに相当するクロスカップル回路ＣＣがＮＭＯＳトランジスタおよびＰＭＯＳトランジスタにより構成されているために、図１０Ｂに示すように、ＮＭＯＳ領域の間（ＮＭＯＳ領域ＣＣ（ＮＭＯＳ）＆ＳＮＤとＮＭＯＳ領域ＩＳＯ＿Ｒとの間）にＰＭＯＳ領域ＣＣ（ＰＭＯＳ）＆ＳＰＤが配置される。そのため、ＮＭＯＳ領域ＣＣ（ＮＭＯＳ）＆ＳＮＤとＰＭＯＳ領域ＣＣ（ＰＭＯＳ）＆ＳＰＤとの間、および、ＮＭＯＳ領域ＩＳＯ＿ＲとＰＭＯＳ領域ＣＣ（ＰＭＯＳ）＆ＳＰＤとの間に、Ｎ−Ｐ分離領域１を設ける必要がある。
【００４９】
一方、本実施例の半導体装置１０においては、センスアンプＳＡＮがＮＭＯＳトランジスタだけで構成されているために、すなわち、ＰＭＯＳトランジスタを含んでいないために、ＮＭＯＳ領域の間にＰＭＯＳ領域を設ける必要が無い。そのため、Ｎ−Ｐ分離領域１を減らすことができ、装置面積の増大を抑制することができる。
【００５０】
本発明の一実施形態の半導体装置は、図１に示すように、メモリセルＭＣに対応して設けられた一対のビット線（ビット線ＢＬ１，ＢＬ２）に接続されたセンスアンプＳＡＮと、一対のビット線のそれぞれに設けられ、各ビット線の一部をセンスアンプＳＡＮから切り離し可能なトランスファゲートＴＧと、一対のビット線と、メモリセルＭＣに対する信号の１対の入出力線（入出力線ＬＩＯＴ，ＬＩＯＢ）とを接続可能な一対のカラムスイッチＹＳと、を備えている。さらに、トランスファゲートＴＧは、一対のカラムスイッチＹＳとセンスアンプＳＡＮとの間に設けられている。
【００５１】
トランスファゲートＴＧを一対のカラムスイッチＹＳとセンスアンプＳＡＮとの間に設けることで、すなわち、カラムスイッチＹＳをトランスファゲートＴＧよりもメモリセル側に設けることで、センスアンプ側ビット線の容量が削減される。センスアンプ側ビット線の容量が削減されると、トランスファゲートＴＧによりセルアレイ側ビット線をセンスアンプＳＡＮから切り離した状態で一対のビット線間の電位差を増幅する際に、一の導電型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）により構成されるクロスカップル回路による、一方のビット線の電位の増幅が高速化されるので、他方のビット線の電位の低下量が抑制される。そのため、他方のビット線の電位を増幅するために、他の導電型のトランジスタ（ＰＭＯＳトランジスタ）により構成されるクロスカップル回路をセンスアンプＳＡＮが備える必要がなくなる。したがって、センスアンプＳＡＮが一の導電型のＭＯＳトランジスタだけで構成されるので、Ｎ−Ｐ分離領域を削減することができ、その結果、装置面積の増大を抑制することができる。
【００５２】
（第２の実施例）
特許文献１に開示の半導体装置においては、トランスファゲートに相当するデータ線分離トランジスタＩＳＯ＿Ｌ，ＩＳＯ＿Ｒの駆動電圧として、外部から入力された電源電圧ＶＣＣを昇圧した電圧ＶＰＰが用いられる。電圧ＶＰＰは高圧であるため、データ線分離トランジスタＩＳＯ＿Ｌ，ＩＳＯ＿Ｒを構成するＮＭＯＳトランジスタは、他の回路を構成するＮＭＯＳトランジスタよりも、ゲート絶縁膜を厚くするなどして、高耐圧とする必要がある。そのため、図１０Ｂにおいては説明を省略したが、厚膜トランジスタが形成される領域と薄膜トランジスタが形成される領域とを分離する分離領域（以下、厚膜−薄膜分離領域と称する）を、ＮＭＯＳ領域ＩＳＯ＿ＬとＮＭＯＳ領域ＹＳとの間に設ける必要がある。
【００５３】
第１の実施例の半導体装置１０においても、トランスファゲートを電圧ＶＰＰにより駆動すると、図２に示すＮＭＯＳ領域ＹＳとＮＭＯＳ領域ＴＧとの間に、厚膜−薄膜分離領域を設ける必要が生じ、装置面積の増大を招いてしまう。そこで、本実施例においては、トランスファゲートＴＧの駆動電圧を電圧ＶＰＰよりも低くすることで、厚膜−薄膜分離領域を不要とし、装置面積の更なる削減を図る。
【００５４】
図３Ａは、本実施例の半導体装置２０の構成を示す回路図である。半導体装置２０においては、トランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１，１０２が内部電圧ＶＰＥＲＩにより駆動される。なお、内部電圧ＶＰＥＲＩは、カラムスイッチＹＳ、イコライズ回路ＢＬＥＱ、プリチャージ回路ＢＬＰＣなどの、メモリセルに対する信号の書き込み／読み出しのための周辺回路を構成するトランジスタの駆動に用いられるものである。
【００５５】
図３においては、Ｔｒｕｅ側のメモリセルＭＣの構成も記載している。なお、Ｂａｒ側のメモリセルについては記載を省略している。
【００５６】
Ｔｒｕｅ側のメモリセルＭＣは、キャパシタＣと、ゲートには選択信号ＳＷＬが入力され、ソースにはキャパシタＣが接続され、ドレインにはセルアレイ側ビット線ＢＬＴが接続されたＮＭＯＳトランジスタ２０１と、を備える。
【００５７】
図３Ｂは、図１においては記載を省略したコモンソースドライバＣＳＮＤの構成を示す回路図である。
【００５８】
コモンソースドライバＣＳＮＤは、ＮＭＯＳトランジスタ２０２を備える。
【００５９】
ＮＭＯＳトランジスタ２０２は、ゲートには制御信号ＳＡＮＴが入力され、ソースには接地電位ＶＳＳが供給され、ドレインには共通ソース線ＣＳＮが接続される。
【００６０】
図３Ｃは、図１においては記載を省略したコモンソースドライバＳＣＰＤの構成を示す回路図である。
【００６１】
コモンソースドライバＣＳＰＤは、ＰＭＯＳトランジスタ２０３を備える。
【００６２】
ＰＭＯＳトランジスタ２０３は、ゲートには制御信号ＳＡＰＢが入力され、ソースには電位ＶＡＲＹが供給され、ドレインには共通ソース線ＣＳＰが接続される。
【００６３】
次に、半導体装置２０の動作について説明する。
【００６４】
まず、メモリセルＭＣからの信号の読み出し時の動作について、図４に示すタイムチャートを参照して説明する。なお、以下では、メモリセルＭＣにはＨｉｇｈ信号が書き込まれているものとする。
【００６５】
プリチャージ期間においては、選択信号ＳＷＬはＬｏｗレベル（負電位ＶＫＫ）に制御され、制御信号ＢＬＥＱ，ＢＬＰＣはＨｉｇｈレベル（内部電位ＶＰＥＲＩ）に制御され、トランスファゲート制御回路ＴＧはＨｉｇｈレベル（内部電位ＶＰＥＲＩ）に制御され、制御信号ＳＡＮＴはＬｏｗレベル（接地電位ＶＳＳ）に制御され、制御信号ＳＡＰＢはＨｉｇｈレベル（内部電位ＶＰＥＲＩ）に制御され、カラムスイッチ制御信号ＹＳはＬｏｗレベル（接地電位ＶＳＳ）に制御される。この状態では、メモリセルＭＣ内のＮＭＯＳトランジスタ２０１、カラムスイッチＹＳを構成するＮＭＯＳトランジスタ１０９，１１０、コモンソースドライバＣＳＮＤを構成するＮＭＯＳトランジスタ２０２、および、コモンソースドライバＣＳＰＤを構成するＰＭＯＳトランジスタ２０３は、オフとなる。また、トランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１，１０２、イコライズ回路ＢＬＥＱを構成するＮＭＯＳトランジスタ１０３，１０４、および、プリチャージ回路ＢＬＰＣを構成するＮＭＯＳトランジスタ１０５，１０６は、オンとなる。
【００６６】
ＮＭＯＳトランジスタ１０３〜１０６がオンとなることで、メモリセル側ビット線ＢＬＴ、センスアンプ側ビット線ＢＬＳＡＴ、メモリセル側相補ビット線ＢＬＢ、センスアンプ側相補ビット線ＢＬＳＡＢはそれぞれ、電位ＶＢＬＰにプリチャージされる。
【００６７】
プリチャージ期間が終了すると、制御信号ＢＬＰＣ，ＢＬＥＱがＨｉｇｈレベルからＬｏｗレベル（接地電位ＶＳＳ）に制御される。
【００６８】
制御信号ＢＬＰＣ，ＢＬＥＱがＬｏｗレベルとなることで、ＮＭＯＳトランジスタ１０３〜１０６がオフとなり、メモリセル側ビット線ＢＬＴ、センスアンプ側ビット線ＢＬＳＡＴ、メモリセル側相補ビット線ＢＬＢ、センスアンプ側相補ビット線ＢＬＳＡＢは、電位ＶＢＬＰにプリチャージされた状態でフローティングとなる。
【００６９】
次に、選択信号ＳＷＬがＬｏｗレベルからＨｉｇｈレベル（電位ＶＰＰ）に制御される。選択信号ＳＷＬがＨｉｇｈレベルとなることで、メモリセルＭＣを構成するＮＭＯＳトランジスタ２０１がオンとなる。メモリセルＭＣにはＨｉｇｈ信号が書き込まれているため、メモリセルＭＣのストレージノード（キャパシタＣの下部電極）ＳＮの電位は、電位ＶＡＲＹである。ＮＭＯＳトランジスタ２０１がオンとなることで、ストレージノードＳＮの電位は下がり、一方、メモリセル側ビット線ＢＬＴの電位は、ストレージノードＳＮと同電位となるまで上がる。また、Ｔｒｕｅ側のトランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１はオンであるため、センスアンプ側ビット線ＢＬＳＡＴもメモリセル側ビット線ＢＬＴと同電位となる。
【００７０】
次に、トランスファゲート制御信号ＴＧがＨｉｇｈレベルからＬｏｗレベル（接地電位ＶＳＳ）に制御され、制御信号ＳＡＮＴがＬｏｗレベルからＨｉｇｈレベル（電位ＶＰＰ）に制御される。
【００７１】
トランスファゲート制御信号ＴＧがＬｏｗレベルとなることで、トランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１，１０２がオフとなる。また、制御信号ＳＡＮＴがＨｉｇｈレベルとなることで、コモンソースドライバＣＳＮＤを構成するＮＭＯＳトランジスタ２０２がオンとなる。
【００７２】
ＮＭＯＳトランジスタ１０１がオフとなることで、セルアレイ側ビット線ＢＬＴがセンスアンプＳＡＮから切り離される。また、ＮＭＯＳトランジスタ１０２がオフとなることで、セルアレイ側相補ビット線ＢＬＢがセンスアンプＳＡＮから切り離される。また、ＮＭＯＳトランジスタ２０２がオンとなることで、センスアンプＳＡＮを構成するＮＭＯＳトランジスタ１０７，１０８のソースに接続された共通ソース線ＣＳＮが接地電位ＶＳＳに接続される。これにより、センスアンプ側相補ビット線ＢＬＳＡＢの電位が接地電位ＶＳＳに引き下げられる。
【００７３】
次に、制御信号ＳＡＰＢがＨｉｇｈレベルからＬｏｗレベル（接地電位ＶＳＳ）に制御される。
【００７４】
制御信号ＳＡＰＢがＬｏｗレベルとなることで、コモンソースドライバＣＳＰＤを構成するＰＭＯＳトランジスタ２０３がオンとなり、共通ソース線ＣＳＰに書き込み電位ＶＡＲＹが接続される。センスアンプ側相補ビット線ＢＬＳＡＢは接地電位ＶＳＳであるため、Ｔｒｕｅ側のリストアアンプＲＡを構成するＰＭＯＳトランジスタ１１１がオンとなり、メモリセル側ビット線ＢＬＴおよびストレージノードＳＮの電位が書き込み電位ＶＡＲＹとなって、Ｈｉｇｈ信号がメモリセルＭＣに書き込まれる。
【００７５】
一方、センスアンプ側ビット線ＢＬＳＡＴの電位は、プリチャージ電位ＶＢＬＰにメモリセルＭＣからの読み出し信号量に対応する電位を加えた電位であるため、Ｂａｒ側のリストアアンプＲＡを構成するＰＭＯＳトランジスタ１１２は完全にはオンとならない（ＰＭＯＳトランジスタ１１２を流れる電流は少ない）。そのため、メモリセル側相補ビット線ＢＬＢの電位は、ほぼ電位ＶＢＬＰが維持される。
【００７６】
次に、トランスファゲート制御信号ＴＧがＬｏｗレベルからＨｉｇｈレベルに制御される。トランスファゲート制御信号ＴＧがＨｉｇｈレベルとなることで、トランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１，１０２がオンとなる。
【００７７】
ＮＭＯＳトランジスタ１０１がオンとなることで、セルアレイ側ビット線ＢＬＴとセンスアンプ側ビット線ＢＬＳＡＴとが接続され、センスアンプ側ビット線ＢＬＳＡＴの電位は、内部電位ＶＰＥＲＩよりもＮＭＯＳトランジスタ１０１の閾値電圧だけ低い電位まで引き上げられる。ここで、本実施例においては、トランスファゲートＴＧの駆動電圧を、電圧ＶＰＰよりも低い内部電圧ＶＰＥＲＩとしたことで、センスアンプ側ビット線ＢＬＳＡＴはフルには充電されない、すなわち、センスアンプ側ビット線ＢＬＳＡＴの電位は、書き込み電位ＶＡＲＹよりも低くなる。しかし、センスアンプ側ビット線ＢＬＳＡＴによりセンスアンプＳＡＮを構成するＮＭＯＳトランジスタのクロスカップル回路をオンにすることができればよいため、センスアンプ側ビット線ＢＬＳＡＴの電位は、書き込み電位ＶＡＲＹよりも低くても構わない。
【００７８】
また、ＮＭＯＳトランジスタ１０２がオンとなることで、セルアレイ側相補ビット線ＢＬＢとセンスアンプ側相補ビット線ＢＬＳＡＢとが接続され、メモリセル側相補ビット線ＢＬＢの電位が接地電位ＶＳＳまで引き下げられる。
【００７９】
次に、カラムスイッチ制御信号ＹＳがＬｏｗレベルからＨｉｇｈレベル（内部電位ＶＰＥＲＩ）に制御される。
【００８０】
カラムスイッチ制御信号ＹＳがＨｉｇｈレベルとなることで、カラムスイッチＹＳを構成するＮＭＯＳトランジスタ１０９，１１０がオンとなり、セルアレイ側ビット線ＢＬＴと入出力線ＬＩＯＴとが接続され、セルアレイ側相補ビット線ＢＬＢと入出力線ＬＩＯＢとが接続される。これにより、信号が入出力線ＬＩＯＴ，ＬＩＯＢから読み出される。
【００８１】
次に、カラムスイッチ制御信号ＹＳがＨｉｇｈレベルからＬｏｗレベルに制御される。
【００８２】
カラムスイッチ制御信号ＹＳがＬｏｗレベルとなることで、カラムスイッチＹＳを構成するＮＭＯＳトランジスタ１０９，１１０がオフとなり、セルアレイ側ビット線ＢＬＴと入出力線ＬＩＯＴとが切り離され、セルアレイ側相補ビット線ＢＬＢと入出力線ＬＩＯＢとが切り離される。
【００８３】
次に、選択信号ＳＷＬがＨｉｇｈレベルからＬｏｗレベルに制御され、制御信号ＳＡＮＴがＨｉｇｈレベルからＬｏｗレベルに制御され、制御信号ＳＡＰＢがＬｏｗレベルからＨｉｇｈレベルに制御される。また、制御信号ＢＬＥＱ，ＢＬＰＣがＬｏｗレベルからＨｉｇｈレベルに制御される。
【００８４】
制御信号ＢＬＥＱ，ＢＬＰＣがＨｉｇｈレベルとなることで、メモリセル側ビット線ＢＬＴ、センスアンプ側ビット線ＢＬＳＡＴ、メモリセル側相補ビット線ＢＬＢ、センスアンプ側相補ビット線ＢＬＳＡＢは、電位ＶＢＬＰにプリチャージされる。
【００８５】
なお、Ｂａｒ側のリストアアンプＲＡを構成するＰＭＯＳトランジスタ１１２の閾値電圧が低いと、制御信号ＳＡＰＢがＨｉｇｈレベルからＬｏｗレベルに制御された際に、ＰＭＯＳトランジスタ１１２がオン状態となり、ＰＭＯＳトランジスタ１１２を多くの電流が流れることになる。その結果、図５に示すように、制御信号ＳＡＰＢをＬｏｗレベルとした後、トランスファゲート制御信号ＴＧをＨｉｇｈレベルとするまでの間、メモリセル側相補ビット線ＢＬＢの電位が上昇してしまうことがある。このような電位の上昇は消費電力の増大を招いてしまう。
【００８６】
そこで、図６に示すように、制御信号ＳＡＰＢをＨｉｇｈレベルからＬｏｗレベルに制御するタイミング（リストアアンプＲＡを構成するＰＭＯＳトランジスタ１１１のソースに書き込み電位ＶＡＲＹを供給するタイミング）と、トランスファゲート制御信号ＴＧをＬｏｗレベルからＨｉｇｈレベルに制御するタイミング（トランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１をオンにする（駆動する）タイミング）とを一致させることで、早い段階でセンスアンプ側ビット線ＢＬＳＡＴの電位を引き上げ、ＰＭＯＳトランジスタ１１２をカットオフすることができる。これにより、メモリセル側相補ビット線ＢＬＢの電位の上昇を防ぎ、消費電力の増大を抑制することができる。
【００８７】
次に、半導体装置２０における信号の書き込み時の動作について、図７に示すタイムチャートを参照して説明する。なお、以下では、Ｈｉｇｈ信号が書き込まれたメモリセルＭＣにＬｏｗ信号を書き込むものとする。
【００８８】
図７において、選択信号ＳＷＬ、制御信号ＢＬＥＱ，ＢＬＰＣ、制御信号ＳＡＮＴ，ＳＡＰＢの波形は、図４と同様であるため、説明を省略する。また、メモリセル側ビット線ＢＬＴ、センスアンプ側ビット線ＢＬＳＡＴ、メモリセル側相補ビット線ＢＬＢ、センスアンプ側相補ビット線ＢＬＳＡＢの電位も、カラムスイッチ制御信号ＹＳがＬｏｗレベルからＨｉｇｈレベルに制御されるまでは図４と同様であるため、説明を省略する。
【００８９】
入出力線ＬＩＯＴ，ＬＩＯＢは、プリチャージ期間においては、電位ＶＢＬＰにプリチャージされる。その後、入出力線ＬＩＯＴ，ＬＩＯＢは、カラムスイッチ制御信号ＹＳがＬｏｗレベルからＨｉｇｈレベルに制御される前に、内部電位ＶＰＥＲＩに制御される。
【００９０】
次に、入出力線ＬＩＯＴ，ＬＩＯＢは、メモリセルＭＣに書き込まれる信号に応じて、電位が制御される。例えば、Ｌｏｗ信号が書き込まれる場合には、入出力線ＬＩＯＴの電位が接地電位ＶＳＳまで引き下げられる。
【００９１】
次に、カラムスイッチ制御信号ＹＳがＬｏｗレベルからＨｉｇｈレベルに制御されると、メモリセル側ビット線ＢＬＴ、センスアンプ側ビット線ＢＬＳＡＴ、ストレージノードＳＮの電位は、接地電位ＶＳＳまで引き下げられる。また、メモリセル側相補ビット線ＢＬＢの電位は、書き込み電位ＶＡＲＹに引き上げられ、センスアンプ側相補ビット線ＢＬＳＡＢの電位は、電位ＶＰＥＲＩからＮＭＯＳトランジスタ１０２の閾値電圧分だけ低い電位に引き上げられる。これにより、メモリセルＭＣにＬｏｗ信号が書き込まれる。
【００９２】
次に、カラムスイッチ制御信号ＹＳがＨｉｇｈレベルからＬｏｗレベルに制御され、選択信号ＳＷＬがＨｉｇｈレベルからＬｏｗレベルに制御され、制御信号ＳＡＮＴがＨｉｇｈレベルからＬｏｗレベルに制御され、制御信号ＳＡＰＢがＬｏｗレベルからＨｉｇｈレベルに制御される。さらに、制御信号ＢＬＥＱ，ＢＬＰＣがＬｏｗレベルからＨｉｇｈレベルに制御される。これにより、プリチャージ期間となり、入出力線ＬＩＯＴ，ＬＩＯＢ、および、メモリセル側ビット線ＢＬＴ、センスアンプ側ビット線ＢＬＳＡＴ、メモリセル側相補ビット線ＢＬＢ、センスアンプ側相補ビット線ＢＬＳＡＢは、電位ＶＢＬＰにプリチャージされる。
【００９３】
次に、半導体装置２０におけるＴｒｕｅ側のリストアアンプＲＡ、カラムスイッチＹＳ、トランスファゲートＴＧ，および、コモンソースドライバＣＳＰＤのレイアウト例について説明する。なお、以下では、ＭＯＳトランジスタは、半導体基板の主面に対して垂直方向に延在するシリコンピラーの上下に拡散層が形成され、シリコンピラーを囲むようにゲートが形成された縦型トランジスタであるものとする。
【００９４】
図８Ａは、半導体装置２０におけるＴｒｕｅ側のリストアアンプＲＡ、カラムスイッチＹＳ、トランスファゲートＴＧ，および、コモンソースドライバＣＳＰＤのレイアウト例を示す上面図である。また、図８Ｂは、図８Ａに示すａ−ａ’線に沿った断面図である。また、図８Ｃは、図８Ａに示すｂ−ｂ’線に沿った断面図である。
【００９５】
半導体基板上にｐウェル領域３０１が形成されている。ｐウェル領域３０１においては、Ｘ方向に延在する下部Ｎ＋拡散層３０２−１，３０２−２が形成されている。
【００９６】
ｐウェル領域３０１外においては、Ｙ方向に延在する下部Ｐ＋拡散層３０３が形成されている。
【００９７】
下部Ｐ＋拡散層３０３上には、不図示の３本のシリコンピラーがＹ方向に並んで形成されている。各シリコンピラー上にはそれぞれ、上部Ｐ＋拡散層３０４−１，３０４−２，３０４−３が形成されている。
【００９８】
また、ｐウェル領域３０１外においては、酸化膜（ＳｉＯ2）ピラー３０５−１〜３０５−３が形成されている。
【００９９】
酸化膜ピラー３０５−１は、上部Ｐ＋拡散層３０４−１およびその下に設けられたシリコンピラーのｐウェル領域３０１側の端部からｐウェル領域３０１に向かって所定の位置まで延在し、その位置でＹ方向に屈曲している。また、上部Ｐ＋拡散層３０４−１の下に設けられたシリコンピラーおよび酸化膜ピラー３０５−１を囲むようにして、ゲート配線３０６−１が形成されている。
【０１００】
酸化膜ピラー３０５−２は、上部Ｐ＋拡散層３０４−２およびその下に設けられたシリコンピラーのｐウェル領域３０１側の端部からｐウェル領域３０１に向かって所定の位置まで延在し、その位置でＹ方向に屈曲している。また、上部Ｐ＋拡散層３０４−２の下に形成されたシリコンピラーおよび酸化膜ピラー３０５−２を囲むようにして、ゲート配線３０６−２が形成されている。
【０１０１】
酸化膜ピラー３０５−３は、上部Ｐ＋拡散層３０４−３およびその下に設けられたシリコンピラーのｐウェル領域３０１とは反対側の端部から、ｐウェル領域３０１とは反対側に所定の位置まで延在し、その位置でＹ方向に屈曲している。また、上部Ｐ＋拡散層３０４−３および酸化膜ピラー３０５−３を囲むようにして、ゲート配線３０６−３が形成されている。
【０１０２】
上部Ｐ＋拡散層３０４−１は、上部拡散層コンタクト３０７−１を介して、Ｘ方向に延在し、第１のメモリセルに接続されるセルアレイ側ビット線３０８−１（セルアレイ側ビット線ＢＬＴ）と接続されている。セルアレイ側ビット線３０８−１は、ｐウェル領域３０１上まで延在している。
【０１０３】
上部Ｐ＋拡散層３０４−２は、上部拡散層コンタクト３０７−２を介して、Ｘ方向に延在し、第２のメモリセルに接続されるセルアレイ側ビット線３０８−２（セルアレイ側ビット線ＢＬＴ）と接続されている。セルアレイ側ビット線３０８−２は、ｐウェル領域３０１上まで延在している。
【０１０４】
上部Ｐ＋拡散層３０４−３は、上部拡散層コンタクト３０７−３を介して、Ｘ方向に延在し、書き込み電位ＶＡＲＹが供給される電源線３１１と接続されている。
【０１０５】
酸化膜ピラー３０５−１およびゲート配線３０６−１は、ゲートコンタクト３０９−１を介して、Ｘ方向に延在するセンスアンプ側相補ビット線３１０−１（センスアンプ側相補ビット線ＢＬＳＡＢ）と接続されている。
【０１０６】
酸化膜ピラー３０５−２およびゲート配線３０６−２は、ゲートコンタクト３０９−２を介して、Ｘ方向に延在するセンスアンプ側相補ビット線３１０−２（センスアンプ側相補ビット線ＢＬＳＡＢ）と接続されている。
【０１０７】
酸化膜ピラー３０５−３およびゲート配線３０６−３は、ゲートコンタクト３０９−３を介して、Ｘ方向に延在し、制御信号ＳＡＰＢが伝達される信号線３１２と接続されている。
【０１０８】
下部Ｐ＋拡散層３０３は、下部拡散層コンタクト３１３−１を介して、共通ソース線（共通ソース線ＣＳＰ）３１４と接続されている。
【０１０９】
ｐウェル領域３０１においては、下部Ｎ＋拡散層３０２−１は、下部拡散層コンタクト３１３−２を介して、セルアレイ側ビット線３０８−１と接続されている。また、下部Ｎ＋拡散層３０２−２は、下部拡散層コンタクト３１３−３を介して、セルアレイ側ビット線３０８−２と接続されている。
【０１１０】
下部Ｎ＋拡散層３０２−１，３０２−２上にはそれぞれ、Ｘ方向に並ぶ２つのシリコンピラーが形成されている。
【０１１１】
図８Ｂに示すように、下部Ｎ＋拡散層３０２−１上に形成された２つのシリコンピラーのうち、一方のシリコンピラー３１５上には、上部Ｎ＋拡散層３１６−１が形成されている。
【０１１２】
また、下部Ｎ＋拡散層３０２−１上に形成された２つのシリコンピラーのうち、他方のシリコンピラー上には、上部Ｎ＋拡散層３１６−３が形成され、下部Ｎ＋拡散層３０２−２上に形成された２つのシリコンピラー上にそれぞれ、上部Ｎ＋拡散層３１６−２，３１６−４が形成されている。
【０１１３】
また、ｐウェル領域３０１においては、酸化膜ピラー３０５−４，３０５−５が形成されている。
【０１１４】
酸化膜ピラー３０５−４は、上部Ｎ＋拡散層３１６−１およびその下に設けられたシリコンピラー（シリコンピラー３１５）の下部Ｎ＋拡散層３０２−２側の端部から、上部Ｎ＋拡散層３１６−２およびその下に設けられたシリコンピラーの下部Ｎ＋拡散層３０２−１側の端部にまで延在している。また、シリコンピラー３１５、上部Ｎ＋拡散層３１６−２の下に設けられたシリコンピラー、および、酸化膜ピラー３０５−４を囲むようにして、ゲート配線３０６−４が形成されている。
【０１１５】
酸化膜ピラー３０５−５は、上部Ｎ＋拡散層３１６−３およびその下に設けられたシリコンピラーの下部Ｎ＋拡散層３０２−２側の端部から、上部Ｎ＋拡散層３１６−４およびその下に設けられたシリコンピラーの下部Ｎ＋拡散層３０２−１側の端部にまで延在している。また、上部Ｎ＋拡散層３１６−３の下に設けられたシリコンピラー、上部Ｎ＋拡散層３１６−４の下に設けられたシリコンピラー、および、酸化膜ピラー３０５−５を囲むようにして、ゲート配線３０６−５が形成されている。
【０１１６】
上部Ｎ＋拡散層３１６−１は、上部拡散層コンタクト３０７−４を介して、第１のメモリセルに対する信号の入出力線３１７−１（入出力線ＬＩＯＴ）と接続されている。
【０１１７】
上部Ｎ＋拡散層３１６−２は、上部拡散層コンタクト３０７−５を介して、第２のメモリセルに対する信号の入出力線３１７−２（入出力線ＬＩＯＴ）と接続されている。
【０１１８】
上部Ｎ＋拡散層３１６−３は、上部拡散層コンタクト３０７−６を介して、センスアンプ側ビット線３１９−１（センスアンプ側ビット線ＢＬＳＡＴ）と接続されている。
【０１１９】
上部Ｎ＋拡散層３１６−４は、上部拡散層コンタクト３０７−７を介して、センスアンプ側ビット線３１９−２（センスアンプ側ビット線ＢＬＳＡＴ）と接続されている。
【０１２０】
酸化膜ピラー３０５−４およびゲート配線３０６−４は、ゲートコンタクト３０９−４を介して、カラムスイッチ制御信号ＹＳが伝達される信号線３１８と接続されている。
【０１２１】
また、酸化膜ピラー３０５−５およびゲート配線３０６−５は、図８Ｃに示すように、ゲートコンタクト３０９−５を介して、トランスファゲート制御信号ＴＧが伝達される信号線３２０と接続されている。
【０１２２】
上述したレイアウトにおいて、下部Ｐ＋拡散層３０３、シリコンピラー、および、上部Ｐ＋拡散層３０４−１が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線３０６−１が形成されている。この構造は、縦型のＰＭＯＳトランジスタの構造に相当する。また、下部Ｐ＋拡散層３０３は、共通ソース線３１４と接続され、上部Ｐ＋拡散層３０４−１は、第１のメモセリセルに接続されるセルアレイ側ビット線３０８−１と接続され、ゲート配線３０６−１は、センスアンプ側相補ビット線３１０−１と接続されている。
【０１２３】
ソース・ドレイン拡散層である下部Ｐ＋拡散層３０３、上部Ｐ＋拡散層３０４−１、および、ゲート配線３０６−１それぞれへの各配線の接続関係は、図３に示すリストアアンプＲＡを構成するＰＭＯＳトランジスタ１１１への各配線の接続関係と一致している。したがって、下部Ｐ＋拡散層３０３と、上部Ｐ＋拡散層３０４−１およびその下に設けられたシリコンピラーと、ゲート配線３０６−１とは、第１のメモリセルに対応するリストアアンプＲＡを構成している。
【０１２４】
また、下部Ｐ＋拡散層３０３、シリコンピラー、および、上部Ｐ＋拡散層３０４−２が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線３０６−２が形成されている。この構造は、縦型のＰＭＯＳトランジスタの構造に相当する。また、下部Ｐ＋拡散層３０３は、共通ソース線３１４と接続され、上部Ｐ＋拡散層３０４−２は、第２のメモセリセルに接続されるセルアレイ側ビット線３０８−２と接続され、ゲート配線３０６−２は、センスアンプ側相補ビット線３１０−２と接続されている。
【０１２５】
ソース・ドレイン拡散層である下部Ｐ＋拡散層３０３、上部Ｐ＋拡散層３０４−２、および、ゲート配線３０６−２それぞれへの各配線の接続関係は、図３に示すリストアアンプＲＡを構成するＰＭＯＳトランジスタ１１１への各配線の接続関係と一致している。したがって、下部Ｐ＋拡散層３０３と、上部Ｐ＋拡散層３０４−２およびその下に設けられたシリコンピラーと、ゲート配線３０６−２とは、第２のメモリセルに対応するリストアアンプＲＡを構成している。
【０１２６】
また、下部Ｐ＋拡散層３０３、シリコンピラー、および、上部Ｐ＋拡散層３０４−３が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線３０６−３が形成されている。この構造は、縦型のＰＭＯＳトランジスタの構造に相当する。また、上部Ｐ＋拡散層３０４−３は、書き込み電位ＶＡＲＹが供給される電源線３１１と接続され、下部Ｐ＋拡散層３０３は、共通ソース線３１４と接続され、ゲート配線３０６−３は、制御信号ＳＡＰＢが伝達される信号線３１２と接続されている。
【０１２７】
ソース・ドレイン拡散層である下部Ｐ＋拡散層３０３、上部Ｐ＋拡散層３０４−３、および、ゲート配線３０６−３それぞれへの各配線の接続関係は、図３に示すコモンソースドライバＣＳＰＤを構成するＰＭＯＳトランジスタ２０３への各配線の接続関係と一致している。したがって、下部Ｐ＋拡散層３０３と、上部Ｐ＋拡散層３０４−３およびその下に設けられたシリコンピラーと、ゲート配線３０６−３とは、コモンソースドライバＣＳＰＤを構成している。
【０１２８】
また、下部Ｎ＋拡散層３０２−１、シリコンピラー、および、上部Ｎ＋拡散層３１６−１が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線３０６−４が形成されている。この構造は、縦型のＮＭＯＳトランジスタの構造に相当する。また、下部Ｎ＋拡散層３０２−１は、第１のメモリセルに接続されるセルアレイ側ビット線３０８−１と接続され、上部Ｎ＋拡散層３１６−１は、第１のメモリセルに対する信号の入出力線３１７−１（入出力線ＬＩＯＴ）と接続され、ゲート配線３０６−４は、カラムスイッチ制御信号ＹＳが伝達される信号線３１８と接続されている。
【０１２９】
ソース・ドレイン拡散層である下部Ｎ＋拡散層３０２−１、上部Ｎ＋拡散層３１６−１、および、ゲート配線３０６−４それぞれへの各配線の接続関係は、図３に示すカラムスイッチＹＳを構成するＮＭＯＳトランジスタ１０９への各配線の接続関係と一致している。したがって、下部Ｎ＋拡散層３０２−１と、上部Ｎ＋拡散層３１６−１およびその下に設けられたシリコンピラーと、ゲート配線３０６−４とは、第１のメモリセルに対応するカラムスイッチＹＳを構成している。
【０１３０】
また、下部Ｎ＋拡散層３０２−２、シリコンピラー、および、上部Ｎ＋拡散層３１６−２が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線３０６−４が形成されている。この構造は、縦型のＮＭＯＳトランジスタの構造に相当する。また、下部Ｎ＋拡散層３０２−２は、第２のメモリセルに接続されるセルアレイ側ビット線３０８−２と接続され、上部Ｎ＋拡散層３１６−２は、第2のメモリセルに対する信号の入出力線３１７−２（入出力線ＬＩＯＴ）と接続され、ゲート配線３０６−４は、カラムスイッチ制御信号ＹＳが伝達される信号線３１８と接続されている。
【０１３１】
ソース・ドレイン拡散層である下部Ｎ＋拡散層３０２−２、上部Ｎ＋拡散層３１６−２、および、ゲート配線３０６−４それぞれへの各配線の接続関係は、図３に示すカラムスイッチＹＳを構成するＮＭＯＳトランジスタ１０９への各配線の接続関係と一致している。したがって、下部Ｎ＋拡散層３０２−２と、上部Ｎ＋拡散層３１６−２およびその下に設けられたシリコンピラーと、ゲート配線３０６−４とは、第２のメモリセルに対応するカラムスイッチＹＳを構成している。
【０１３２】
また、下部Ｎ＋拡散層３０２−１、シリコンピラー、および、上部Ｎ＋拡散層３１６−３が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線３０６−５が形成されている。この構造は、縦型のＮＭＯＳトランジスタの構造に相当する。また、上部Ｎ＋拡散層３１６−３は、センスアンプ側ビット線３１９−１と接続され、下部Ｎ＋拡散層３０２−１は、第１のメモリセルに接続されるセルアレイ側ビット線３０８−１と接続され、ゲート配線３０６−５は、トランスファゲート制御信号ＴＧが伝達される信号線３２０と接続されている。
【０１３３】
ソース・ドレイン拡散層である下部Ｎ＋拡散層３０２−１、上部Ｎ＋拡散層３１６−３、および、ゲート配線３０６−５それぞれへの各配線の接続関係は、図３に示すトランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１への各配線の接続関係と一致している。したがって、下部Ｎ＋拡散層３０２−１と、上部Ｎ＋拡散層３１６−３およびその下に設けられたシリコンピラーと、ゲート配線３０６−５とは、第１のメモリセルに対応するトランスファゲートＴＧを構成している。
【０１３４】
また、下部Ｎ＋拡散層３０２−２、シリコンピラー、および、上部Ｎ＋拡散層３１６−４が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線３０６−５が形成されている。この構造は、縦型のＮＭＯＳトランジスタの構造に相当する。また、上部Ｎ＋拡散層３１６−４は、センスアンプ側ビット線３１９−２と接続され、下部Ｎ＋拡散層３０２−２は、第２のメモリセルに接続されるセルアレイ側ビット線３０８−２と接続され、ゲート配線３０６−５は、トランスファゲート制御信号ＴＧが伝達される信号線３２０と接続されている。
【０１３５】
ソース・ドレイン拡散層である下部Ｎ＋拡散層３０２−２、上部Ｎ＋拡散層３１６−４、および、ゲート配線３０６−５それぞれへの各配線の接続関係は、図３に示すトランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１への各配線の接続関係と一致している。したがって、下部Ｎ＋拡散層３０２−２と、上部Ｎ＋拡散層３１６−４およびその下に設けられたシリコンピラーと、ゲート配線３０６−５とは、第２のメモリセルに対応するトランスファゲートＴＧを構成している。
【０１３６】
なお、本発明は、センスアンプ側ビット線を半導体基板に埋め込んだ埋め込みビット線型センスアンプにも適用することができる。図９Ａは、本実施例の半導体装置が埋め込みビット線型センスアンプを備える場合の、Ｔｒｕｅ側のリストアアンプＲＡ、カラムスイッチＹＳ、トランスファゲートＴＧ、および、コモンソースドライバＣＳＰＤのレイアウト例を示す上面図である。また、図９Ｂは、図９Ａに示すａ−ａ’線に沿った断面図である。また、図９Ｃは、図９Ａに示すｂ−ｂ’線に沿った断面図である。なお、図９Ａ〜９Ｃにおいて、図８Ａ〜８Ｃと同様の構成については同じ符号を付し、説明を省略する。
【０１３７】
酸化膜ピラー３０５−１およびゲート配線３０６−１は、ゲートコンタクト３０９−１を介して、ｐウェル領域３０１上まで延在する信号線４０１−１と接続されている。
【０１３８】
酸化膜ピラー３０５−２およびゲート配線３０６−２は、ゲートコンタクト３０９−２を介して、ｐウェル領域３０１上まで延在する信号線４０１−２と接続されている。
【０１３９】
ｐウェル領域３０１においては、Ｘ方向に延在する下部Ｎ＋拡散層４０２−１〜４０２−６が形成されている。なお、下部Ｎ＋拡散層４０２−１は、図９Ｂに示すように、半導体基板の主面に対して埋め込むように形成されている。下部Ｎ＋拡散層４０２−２〜４０２−６も同様に、半導体基板の主面に対して埋め込むように形成されている。
【０１４０】
下部Ｎ＋拡散層４０２−１は、下部拡散層コンタクト４０３−１を介して、入出力線３１７−１（入出力線ＬＩＯＴ）と接続されている。下部Ｎ＋拡散層４０２−１上には、図９Ｂに示すように、シリコンピラー４０４が形成されている。シリコンピラー４０４上には、上部Ｎ＋拡散層４０５−１が形成されている。
【０１４１】
下部Ｎ＋拡散層４０２−２は、センスアンプ側ビット線ＢＬＳＡＴとして用いられる。上述したように、下部Ｎ＋拡散層４０２−２は、半導体基板の主面に対して埋め込まれているので、埋め込みビット線となる。下部Ｎ＋拡散層４０２−２上には、シリコンピラー（不図示）が形成されている。このシリコンピラー上には、上部Ｎ＋拡散層４０５−２が形成されている。
【０１４２】
下部Ｎ＋拡散層４０２−３は、センスアンプ側相補ビット線ＢＬＳＡＢとして用いられる。上述したように、下部Ｎ＋拡散層４０２−３は、半導体基板の主面に対して埋め込まれているので、埋め込みビット線となる。下部Ｎ＋拡散層４０２−３は、下部拡散層コンタクト４０３−２を介して、信号線４０１−１と接続されている。
【０１４３】
下部Ｎ＋拡散層４０２−４は、下部拡散層コンタクト４０３−３を介して、入出力線３１７−２（入出力線ＬＩＯＴ）と接続されている。下部Ｎ＋拡散層４０２−４上には、シリコンピラー（不図示）が形成されている。このシリコンピラー上には、上部Ｎ＋拡散層４０５−３が形成されている。
【０１４４】
下部Ｎ＋拡散層４０２−５は、センスアンプ側ビット線ＢＬＳＡＴとして用いられる。上述したように、下部Ｎ＋拡散層４０２−５は、半導体基板の主面に対して埋め込まれているので、埋め込みビット線となる。下部Ｎ＋拡散層４０２−５上には、シリコンピラー（不図示）が形成されている。このシリコンピラー上には、上部Ｎ＋拡散層４０５−４が形成されている。
【０１４５】
下部Ｎ＋拡散層４０２−６は、センスアンプ側相補ビット線ＢＬＳＡＢとして用いられる。上述したように、下部Ｎ＋拡散層４０２−６は、半導体基板の主面に対して埋め込まれているので、下部Ｎ＋拡散層４０２−６は、埋め込みビット線となる。下部Ｎ＋拡散層４０２−６は、下部拡散層コンタクト４０３−４を介して、信号線４０１−２と接続されている。
【０１４６】
また、ｐウェル領域３０１においては、酸化膜ピラー４０６−１，４０６−２が形成されている。
【０１４７】
酸化膜ピラー４０６−１は、上部Ｎ＋拡散層４０５−１およびその下に設けられたシリコンピラーの下部Ｎ＋拡散層４０２−４側の端部から、上部Ｎ＋拡散層４０５−３およびその下に設けられたシリコンピラーの下部Ｎ＋拡散層４０２−１側の端部にまで延在している。また、上部Ｎ＋拡散層４０５−１の下に設けられたシリコンピラー、上部Ｎ＋拡散層４０５−３の下に設けられたシリコンピラー、および、酸化膜ピラー４０６−１を囲むようにして、ゲート配線４０７−１が形成されている。
【０１４８】
酸化膜ピラー４０６−２は、上部Ｎ＋拡散層４０５−２およびその下に設けられたシリコンピラーの下部Ｎ＋拡散層４０２−５側の端部から、上部Ｎ＋拡散層４０５−４およびその下に設けられたシリコンピラーの下部Ｎ＋拡散層４０２−２側の端部にまで延在している。また、上部Ｎ＋拡散層４０５−２の下に設けられたシリコンピラー、上部Ｎ＋拡散層４０５−４の下に設けられたシリコンピラー、および、酸化膜ピラー４０６−２を囲むようにして、ゲート配線４０７−２が形成されている。
【０１４９】
第１のメモリセルに接続されるセルアレイ側ビット線４０８−１は、上部Ｎ＋拡散層４０５−１に対応する位置までＸ方向に延在し、その位置でＹ方向に屈曲して下部Ｎ＋拡散層４０２−３に対応する位置まで延在し、その位置でＸ方向に屈曲して酸化膜ピラー４０６−２に対応する位置まで延在し、その位置でＹ方向に屈曲して上部Ｎ＋拡散層４０５−２に対応する位置まで延在している。
【０１５０】
第２のメモリセルに接続されるセルアレイ側ビット線４０８−２は、上部Ｎ＋拡散層４０５−３に対応する位置までＸ方向に延在し、その位置でＹ方向に屈曲して下部Ｎ＋拡散層４０２−６に対応する位置まで延在し、その位置でＸ方向に屈曲して酸化膜ピラー４０６−２の延長線上に対応する位置まで延在し、その位置でＹ方向に屈曲して上部Ｎ＋拡散層４０５−４に対応する位置まで延在している。
【０１５１】
上部Ｎ＋拡散層４０５−１は、上部拡散層コンタクト４０９−１を介して、セルアレイ側ビット線４０８−１と接続されている。
【０１５２】
上部Ｎ＋拡散層４０５−２は、上部拡散層コンタクト４０９−２を介して、セルアレイ側ビット線４０８−１と接続されている。
【０１５３】
上部Ｎ＋拡散層４０５−３は、上部拡散層コンタクト４０９−３を介して、セルアレイ側ビット線４０８−２と接続されている。
【０１５４】
上部Ｎ＋拡散層４０５−４は、上部拡散層コンタクト４０９−４を介して、セルアレイ側ビット線４０８−２と接続されている。
【０１５５】
酸化膜ピラー４０６−１およびゲート配線４０７−１は、ゲートコンタクト４１０−１を介して、カラムスイッチ制御信号ＹＳが伝達される信号線３１８と接続されている。
【０１５６】
酸化膜ピラー４０６−２およびゲート配線４０７−２は、図９Ｃに示すように、ゲートコンタクト４１０−２を介して、トランスファゲート制御信号ＴＧが伝達される信号線３２０と接続されている。
【０１５７】
上述したレイアウトにおいて、下部Ｐ＋拡散層３０３、シリコンピラー、および、上部Ｐ＋拡散層３０４−１が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線３０６−１が形成されている。この構造は、縦型のＰＭＯＳトランジスタの構造に相当する。また、下部Ｐ＋拡散層３０３は、共通ソース線３１４と接続され、上部Ｐ＋拡散層３０４−１は、第１のメモリセルに接続されるセルアレイ側ビット線４０８−１と接続され、ゲート配線３０６−１は、埋め込みビット線である下部Ｎ＋拡散層４０２−３（センスアンプ側相補ビット線ＢＬＳＡＢ）と接続されている。
【０１５８】
ソース・ドレイン拡散層である下部Ｐ＋拡散層３０３、上部Ｐ＋拡散層３０４−１、および、ゲート配線３０６−１それぞれへの各配線の接続関係は、図３に示すリストアアンプＲＡを構成するＰＭＯＳトランジスタ１１１への各配線の接続関係と一致している。したがって、下部Ｐ＋拡散層３０３と、上部Ｐ＋拡散層３０４−１およびその下に設けられたシリコンピラーと、ゲート配線３０６−１とは、第１のメモリセルに対応するリストアアンプＲＡを構成している。
【０１５９】
また、下部Ｐ＋拡散層３０３、シリコンピラー、および、上部Ｐ＋拡散層３０４−２が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線３０６−２が形成されている。この構造は、縦型のＰＭＯＳトランジスタの構造に相当する。また、下部Ｐ＋拡散層３０３は、共通ソース線３１４と接続され、上部Ｐ＋拡散層３０４−２は、第２のメモリセルに含まれるメモリセルに接続されるセルアレイ側ビット線４０８−２と接続され、ゲート配線３０６−２は、埋め込みビット線である下部Ｎ＋拡散層４０２−６（センスアンプ側相補ビット線ＢＬＳＡＢ）と接続されている。
【０１６０】
ソース・ドレイン拡散層である下部Ｐ＋拡散層３０３、上部Ｐ＋拡散層３０４−２、および、ゲート配線３０６−２それぞれへの各配線の接続関係は、図３に示すリストアアンプＲＡを構成するＰＭＯＳトランジスタ１１１への各配線の接続関係と一致している。したがって、下部Ｐ＋拡散層３０３と、上部Ｐ＋拡散層３０４−２およびその下に設けられたシリコンピラーと、ゲート配線３０６−２とは、第２のメモリセルに対応するリストアアンプＲＡを構成している。
【０１６１】
また、下部Ｎ＋拡散層４０２−１、シリコンピラー、および、上部Ｎ＋拡散層４０５−１が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線４０７−１が形成されている。この構造は、縦型のＮＭＯＳトランジスタの構造に相当する。また、上部Ｎ＋拡散層４０５−１は、第１のメモリセルに接続されるセルアレイ側ビット線４０８−１と接続され、下部Ｎ＋拡散層４０２−１は、入出力線３１７−１（入出力線ＬＩＯＴ）と接続され、ゲート配線４０７−１には、カラムスイッチ制御信号ＹＳが伝達される信号線３１８と接続されている。
【０１６２】
ソース・ドレイン拡散層である下部Ｎ＋拡散層４０２−１、上部Ｎ＋拡散層４０５−１、および、ゲート配線４０７−１それぞれへの各配線の接続関係は、図３に示すカラムスイッチＹＳを構成するＮＭＯＳトランジスタ１０９への各配線の接続関係と一致している。したがって、下部Ｎ＋拡散層４０２−１と、上部Ｎ＋拡散層４０５−１およびその下に設けられたシリコンピラーと、ゲート配線４０７−１とは、第１のメモリセルに対応するカラムスイッチＹＳを構成している。
【０１６３】
また、下部Ｎ＋拡散層４０２−４、シリコンピラー、および、上部Ｎ＋拡散層４０５−３が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線４０７−１が形成されている。この構造は、縦型のＮＭＯＳトランジスタの構造に相当する。また、上部Ｎ＋拡散層４０５−３は、第２のメモリセルに接続されるセルアレイ側ビット線４０８−２と接続され、下部Ｎ＋拡散層４０２−４は、入出力線３１７−２（入出力線ＬＩＯＴ）と接続され、ゲート配線４０７−１は、カラムスイッチ制御信号ＹＳが伝達される信号線３１８と接続されている。
【０１６４】
ソース・ドレイン拡散層である下部Ｎ＋拡散層４０２−４、上部Ｎ＋拡散層４０５−３、および、ゲート配線４０７−１それぞれへの各配線の接続関係は、図３に示すカラムスイッチＹＳを構成するＮＭＯＳトランジスタ１０９への各配線の接続関係と一致している。したがって、下部Ｎ＋拡散層４０２−４と、上部Ｎ＋拡散層４０５−３およびその下に設けられたシリコンピラーと、ゲート配線４０７−１とは、第２のメモリセルに対応するカラムスイッチＹＳを構成している。
【０１６５】
また、下部Ｎ＋拡散層４０２−２、シリコンピラー、および、上部Ｎ＋拡散層４０５−２が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線４０７−２が形成されている。この構造は、縦型のＮＭＯＳトランジスタの構造に相当する。また、下部Ｎ＋拡散層４０２−２は、埋め込みビット線（センスアンプ側ビット線ＢＬＳＡＴ）として用いられ、上部Ｎ＋拡散層４０５−２は、第１のメモリセルに接続されるセルアレイ側ビット線４０８−１と接続され、ゲート配線４０７−２には、トランスファゲート制御信号ＴＧが伝達される信号線３２０と接続されている。
【０１６６】
ソース・ドレイン拡散層である下部Ｎ＋拡散層４０２−２、上部Ｎ＋拡散層４０５−２、および、ゲート配線４０７−２それぞれへの各配線の接続関係は、図３に示すトランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１への各配線の接続関係と一致している。したがって、下部Ｎ＋拡散層４０２−２と、上部Ｎ＋拡散層４０５−２およびその下に設けられたシリコンピラーと、ゲート配線４０７−２とは、第１のメモリセルに対応するトランスファゲートＴＧを構成している。
【０１６７】
また、下部Ｎ＋拡散層４０２−５、シリコンピラー、および、上部Ｎ＋拡散層４０５−４が縦方向に並んで形成され、そのシリコンピラーを囲むようにゲート配線４０７−２が形成されている。この構造は、縦型のＮＭＯＳトランジスタの構造に相当する。また、下部Ｎ＋拡散層４０２−５は、埋め込みビット線（センスアンプ側ビット線ＢＬＳＡＴ）として用いられ、上部Ｎ＋拡散層４０５−４は、第２のメモリセルに接続されるセルアレイ側ビット線４０８−２と接続され、ゲート配線４０７−２は、トランスファゲート制御信号ＴＧが伝達される信号線３２０と接続されている。
【０１６８】
ソース・ドレイン拡散層である下部Ｎ＋拡散層４０２−５、上部Ｎ＋拡散層４０５−４、および、ゲート配線４０７−２それぞれへの各配線の接続関係は、図３に示すトランスファゲートＴＧを構成するＮＭＯＳトランジスタ１０１への各配線の接続関係と一致している。したがって、下部Ｎ＋拡散層４０２−５と、上部Ｎ＋拡散層４０５−４およびその下に設けられたシリコンピラーと、ゲート配線４０７−２とは、第２のメモリセルに対応するトランスファゲートＴＧを構成している。
【０１６９】
なお、図８，９においては、Ｔｒｕｅ側のリストアアンプＲＡ、カラムスイッチＹＳ、および、トランスファゲートＴＧの配置例を説明したが、Ｂａｒ側のリストアアンプＲＡ、カラムスイッチＹＳ、および、トランスファゲートＴＧについても同様にして配置することができる。
【０１７０】
また、本実施形態においては、リストアアンプＲＡがＰＭＯＳトランジスタにより構成され、カラムスイッチＹＳ、トランスファゲートＴＧ、イコライズ回路ＢＬＥＱ、プリチャージ回路ＢＬＰＣ、および、センスアンプＳＡＮがＮＭＯＳトランジスタにより構成される例を用いて説明したが、これに限られるものではなく、リストアアンプＲＡがＮＭＯＳトランジスタにより構成され、カラムスイッチＹＳ、トランスファゲートＴＧ、イコライズ回路ＢＬＥＱ、プリチャージ回路ＢＬＰＣ、および、センスアンプＳＡＮがＰＭＯＳトランジスタにより構成されてもよい。
【符号の説明】
【０１７１】
１０，２０    半導体装置
１０１〜１１０，２０１，２０２    ＮＭＯＳトランジスタ
１１１，１１２，２０３    ＰＭＯＳトランジスタ
ＲＡ    リストアアンプ
ＹＳ    カラムスイッチ
ＴＧ    トランスファゲート
ＢＬＥＱ    イコライズ回路
ＢＬＰＣ    プリチャージ回路
ＳＡＮ    センスアンプ
ＢＬ１，ＢＬ２    ビット線
ＢＬＴ，３０８−１，３０８−２，４０８−１，４０８−２    セルアレイ側ビット線
ＢＬＳＡＴ，３１９−１，３１９−２    センスアンプ側ビット線
ＢＬＢ    セルアレイ側相補ビット線
ＢＬＳＡＢ，３１０−１，３１０−２    センスアンプ側相補ビット線
ＬＩＯＴ，ＬＩＯＢ，３１７−１，３１７−２    入出力線
ＣＳＮ，ＣＳＰ    共通ソース線
ＣＳＮＤ，ＣＳＰＤ    コモンソースドライバ
３０１    ｐウェル領域
３０２−１，３０２−２，４０２−１〜４０２−６    下部Ｎ＋拡散層
３０３    下部Ｐ＋拡散層
３０４−１〜３０４−３    上部Ｐ＋拡散層
３０５−１〜３０５−５，４０６−１，４０６−２    酸化膜ピラー
３０６−１〜３０６−５，４０７−１，４０７−２    ゲート配線
３０７−１〜３０７−７，４０９−１〜４０９−４    上部拡散層コンタクト
３０９−１〜３０９−５，４１０−１，４１０−２    ゲートコンタクト
３１１    電源線
３１２，３１８，３２０，４０１−１，４０１−２    信号線
３１３−１〜３１３−３，４０３−１〜４０３−４    下部拡散層コンタクト
３１５，４０４    シリコンピラー
３１６−１〜３１６−４，４０５−１〜４０５−４    上部Ｎ＋拡散層
【図１】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図２】
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【図１０Ｂ】
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