(57)【要約】【課題】高温環境下でも安定動作が可能なワイドギャップ半導体から成るｐチャネルジャンクションＦＥＴと疑似ＣＭＯＳ回路を提供する。【解決手段】ワイドギャップ半導体基板に関して、バルク内部にて正孔を駆動させるジャンクションＦＥＴとｎチャネルＭＯＳから構成される疑似ＣＭＯＳデバイスの製造方法である。【選択図】図３
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【特許請求の範囲】
【請求項１】
ワイドギャップ半導体基板に関して、ワイドギャップ半導体基板に関して電子の移動度より遅い正孔に対して界面でなくバルク内部にて正孔を移動させるジャンクションＦＥＴにてｐチャネルＭＯＳＦＥＴを代替させる事を特徴とするワイドギャップ半導体デバイス及びその製造方法である。
【請求項２】
前記ジャンクションＦＥＴとｎチャネルＭＯＳから構成される疑似ＣＭＯＳデバイスであり高温環境下でも安定動作可能とした請求項１記載のワイドギャップ半導体デバイス及びその製造方法である。
【請求項３】
前記ジャンクションＦＥＴでのチャネル領域直下に空乏層領域もしくは絶縁膜が存在する請求項１および２記載のワイドギャップ半導体基板である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はワイドギャップ半導体基板及びその製造方法に関し、高温動作が可能なｐチャネルジャンクションＦＥＴデバイスと疑似ＣＭＯＳ回路、及びその製造方法に関する。
【背景技術】
【０００２】
地球温暖化対策が急務となっており電力削減や環境負荷の低減が求められる中、低炭素社会の実現に向けて省エネの切り札としてパワーデバイスが注目を集めている。特に、ワイドギャップ半導体デバイスは高温下での安定動作かつ高速スイッチングを得意とするためＳｉＣ（シリコンカーバイド）やＧａＮ（窒化ガリウム）に大きな期待が寄せられており既にサーバー電源やエアコンおよびモータなどの産業機器向けインバータなどに次々と採用され始めている。将来的には、ＺｎＯ（酸化亜鉛）、ＡｌＮ（窒化アルミニューム）、ＭｇＯ（酸化マグネシューム）やダイヤモンド基板などの開発も進んでいる。
【０００３】
非特許文献１には、代表的な半導体材料の電子移動度と正孔移動度が纏められている。一例を挙げると電子移動度はシリコンで１４００、３Ｃ−ＳｉＣで８００、４Ｈ−ＳｉＣで１０００、ＧａＮで９００、ダイヤモンドが２２００である。一方、正孔移動度は、前記材料の順に６００、４０、１１５、１５０、１６００であり前記の如くダイヤモンドを除いた他のワイドギャップ半導体材料は正孔移動度が低い事が理解できる。
【０００４】
従って、ワイドギャップ半導体によるＭＯＳＦＥＴを作製する場合にはゲート酸化膜の界面での凹凸による散乱、トラップ準位や固定電荷でのクーロン散乱の影響およびデバイス作製時の表層領域のダメージなどにより上記キャリア移動度は更に低下する事になる。そのため移動度の低い正孔をチャネルとするＭＯＳＦＥＴは現実的に駆動させる事が困難となりｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの接続により構成されるＣＭＯＳ回路も実現できていない。実際にＳｉＣやＧａＮ基板を用いたデバイス構造は、電子をキャリアとするｎチャネルＭＯＳＦＥＴの開発のみである。
【０００５】
一方、高温安定動作かつ高速スイッチング特性を備えたデバイスの要求だけでなく高温で安定して動作するデバイスの要求もある。この要求を満足させるためにシリコン基板を使用したデバイスを用いれば１５０℃を超える温度環境下で不安定動作を生じ始めるために該デバイスから構成されるモジュールには大掛かりな水冷による冷却設備を設置する必要がある。例えば、居住性を重視する自動車には冷却装備の簡易化・小型化もしくは空冷のみで動作するデバイスの登場が望まれている。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】東芝レビュー vol.59  No.2  2004
【非特許文献２】沖テクニカルレビュー  第185  vol.68  No.1
【非特許文献３】デンソーテクニカルレビュー  vol.8  No1  2003
【発明の概要】
【発明が解決しようとする課題】
【０００７】
非特許文献２には、ｐチャネルＭＯＳＦＥＴやＣＭＯＳの高温動作を可能とする材料にシリコン基板を用いたＳＯＩ基板の適用が記載されている。非特許文献３には、マイクロコントローラを搭載したＳＯＩインテリジェントパワーＩＣで周辺温度１５０℃、接合温度１９０℃まで正常に動作した結果が報告されている。しかし、動作温度が２００℃以上を必要とする車載用デバイスなどではＳＯＩ基板でも対応できず高温で安定動作させるためにはワイドギャップ半導体でのＣＭＯＳ回路を用いるしか方法はない。
【０００８】
本発明は、前述の状況に鑑み、ワイドギャップ半導体基板を用いて高温で安定動作が可能であるｐチャネルＭＯＳの代替としてｐチャネルのジャンクションＦＥＴを提案する事により疑似ＣＭＯＳ回路を提供することを目的としている。
【課題を解決するための手段】
【０００９】
請求項１に記載の発明は、ワイドギャップ半導体基板に関して電子の移動度より遅い正孔に対して界面でなくバルク内部にて正孔を移動させるジャンクションＦＥＴにてｐチャネルＭＯＳＦＥＴを代替させる事を特徴とするワイドギャップ半導体デバイス及びその製造方法である。
【００１０】
請求項２に記載の発明は、前記ジャンクションＦＥＴとｎチャネルＭＯＳから構成される疑似ＣＭＯＳ回路であり高温環境下でも安定動作を可能とした請求項１記載のワイドギャップ半導体デバイス及びその製造方法である。
【００１１】
前記ジャンクションＦＥＴでのチャネル領域直下に空乏層領域もしくは絶縁膜が存在する請求項１および２記載のワイドギャップ半導体基板である。
【発明の効果】
【００１２】
このように、本発明によるデバイス構造にて正孔移動度の低下を招く界面を利用する事なくバルク内での正孔移動を利用するために現実的に動作可能なＣＭＯＳ回路を提供する事が出来る。
【図面の簡単な説明】
【００１３】
【図１】図１は、本発明のゲート酸化膜を用いたｐチャネルジャンクションＦＥＴ構造の断面図である。
【図２】図２は、本発明のゲート酸化膜を用いないｐチャネルジャンクションＦＥＴ構造の断面図である。
【図３】図３は、本発明の疑似ＣＭＯＳ回路構造の断面図である。
【発明を実施するための形態】
【００１４】
本発明では、ワイドギャップ半導体に関してソース、ドレイン形成時のイオン注入による欠陥形成や高い界面準位密度などによりデバイス界面でのキャリア移動度の更なる低下を回避するためにバルク内部でキャリアを移動させるジャンクションＦＥＴの採用によりｐチャネルＭＯＳＦＥＴ代替デバイスを形成させｎチャネルＭＯＳＦＥＴとの接合により疑似ＣＭＯＳ回路を製造する。以下、本発明の実施形態は図面を参照して説明する。
【００１５】
図１は、本発明の実施形態を表わすｐチャネルでのジャンクションＦＥＴ断面を示す図である。例えば、ｐ型シリコン基板１００上にｐ型の３Ｃ−ＳｉＣエピタキシャル膜２００を厚み２μｍ成長させた後に該基板表面を研磨する事により微小な凹凸を平滑化する。
特に、本構造のデバイスではバルク内部でのチャネル幅を利用してキャリア移動を制御するために３Ｃ−ＳｉＣエピタキシャル膜厚は薄くする事が好ましい。
【００１６】
次に、ＥＣＲプラズマにＡｒ／Ｏ２ガスを導入して酸化界面層を形成した後に、ＥＣＲプラズマスパッタリングにて同様にＡｒ／Ｏ２ガスを導入して酸化膜成長を行い、最後にＮ２ガス雰囲気にてゲート酸化膜５０を作製する。更にゲート用のＡｌ電極１１０とソース、ドレイン領域上にオーミックコンタクトが出来るようにＴｉＡｌ電極１２０を形成させた。ゲート電極にプラス電圧、ソース電極にもプラス電圧、ドレイン電極にマイナス電圧を印加出来るように接続してｐチャネルのジャンクションＦＥＴを作製した。
【００１７】
電流増幅に関しては、ゲート電圧値によりゲート酸化膜直下の空乏層広がりを制御できるためにシリコン基板とＳｉＣ膜界面に生じている空乏層とのチャネル幅を変化させる事により可能となる。本構造であれば、シリコン基板から生じる正孔移動はＳｉＣ膜界面での空乏層によって遮断されるため高温でも安定動作させる事が可能となる。好ましくは、シリコン活性層を炭化処理してＳｉＣ膜成長させたＳＯＩ基板を用いる事により下地シリコン基板から発生した正孔の移動を埋め込み酸化膜にて完全に遮断する事が可能となるために高温で安定動作させる事が出来る。より好ましくは、完全空乏型ＳＯＩ基板を用いる事により更なる高温安定動作化が可能となる。図２には、ゲート酸化膜を用いなくとも金属電極を直接ワイドギャップ半導体基板表面に蒸着する事で空乏層幅を制御する一例を示しておく。
【００１８】
図３は、本発明の実態形態を表わす疑似ＣＭＯＳ回路の断面図を示す図である。例えば、前記ｐチャネルジャンクションＦＥＴ用基板を用いてｎチャネルＭＯＳＦＥＴを作製する。作製方法は、ソース・ドレイン領域直下にイオン注入などにより高濃度のｎ型イオン種を打ち込んだ領域２２０に回復熱処理を施す。その後、ゲート酸化膜とゲート酸化膜上の電極作製およびソース、ドレイン電極形成する事により完成する。このｎチャネルＭＯＳＦＥＴとｐチャネルジャンクションＦＥＴを接続する事で疑似ＣＭＯＳ回路が作製できる。
【００１９】
以上、本発明の好ましい実施の形態を説明してきたが、本発明はこれに限定されることはなく、本発明の目的を逸脱しない範囲で変更が可能である。例えば、異種または同種材料の貼り合わせによって作製された基板や同一材料でのエピタキシャル成長した基板を用いることも可能である。
【符号の説明】
【００２０】
５０      ゲート酸化膜
１００   ｐ型シリコン基板
１５０    ゲート電極
１２０    ソース、ドレイン電極
２００    ３Ｃ−ＳｉＣエピタキシャル膜    
２２０    ｎ型イオン注入層
【図１】
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【図２】
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【図３】
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