(57)【要約】【課題】低消費電力化され、経時変化に強く、より寿命の長いパルス信号出力回路及びシフトレジスタを提供する。【解決手段】第１の入力信号生成回路及び第２の入力信号生成回路と、しきい値電圧の変動方向が共に正方向である第１のトランジスタ及び第２のトランジスタを有し、当該第１の入力信号生成回路及び当該第２の入力信号生成回路から出力される信号に対応してパルス信号を出力する出力回路と、第１のトランジスタ及び第２のトランジスタのしきい値電圧を取得するモニタ回路と、当該しきい値電圧に相当する電位以上高くした電源電位を生成し、当該電源電位を当該第１の入力信号生成回路及び当該第２の入力信号生成回路に供給する電源出力回路と、を有するパルス信号出力回路である。そして、当該パルス信号出力回路を用いたシフトレジスタである。【選択図】図１
2014007739.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号生成回路及び第２の入力信号生成回路と、
しきい値電圧の変動方向が共に正方向である第１のトランジスタ及び第２のトランジスタを有し、前記第１の入力信号生成回路及び前記第２の入力信号生成回路から出力される信号に対応してパルス信号を出力する出力回路と、
第１のトランジスタ及び第２のトランジスタのしきい値電圧を取得する参照回路と、
前記しきい値電圧に相当する電位以上高くした電源電位を生成し、前記電源電位を前記第１の入力信号生成回路及び前記第２の入力信号生成回路に供給する電源出力回路と、を有することを特徴とするパルス信号出力回路。
【請求項２】
請求項１において、
前記第１のトランジスタ及び前記第２のトランジスタは、極性が同じトランジスタであることを特徴とするパルス信号出力回路。
【請求項３】
請求項１又は請求項２において、
前記参照回路は、第３のトランジスタ及び第４のトランジスタを有することを特徴とするパルス信号出力回路。
【請求項４】
請求項１において、
前記参照回路は、前記第１のトランジスタ及び前記第２のトランジスタの駆動時間を検出するカウンタと、少なくとも前記駆動時間に対する前記第１のトランジスタ及び前記第２のトランジスタのしきい値電圧を取得するための参照データが記憶されたメモリと、を有することを特徴とするパルス信号出力回路。
【請求項５】
請求項１乃至請求項４のいずれか一に記載のパルス信号出力回路を用いたシフトレジスタ。
【請求項６】
第１のトランジスタ乃至第４のトランジスタと、第１の入力信号生成回路と、第２の入力信号生成回路と、参照回路と、電源出力回路と、を有し、
前記第１のトランジスタの第１の端子と、前記第２のトランジスタの第１の端子とは電気的に接続されて第１の出力端子として機能し、
前記第３のトランジスタの第１の端子と、前記第４のトランジスタの第１の端子とは電気的に接続されて第２の出力端子として機能し、
前記第１のトランジスタのゲート端子と、前記第３のトランジスタのゲート端子と、前記第１の入力信号生成回路の出力端子と、は電気的に接続され、
前記第２のトランジスタのゲート端子と、前記第４のトランジスタのゲート端子と、前記第２の入力信号生成回路の出力端子と、は電気的に接続され、
前記第１のトランジスタの第２の端子には第１のクロック信号が入力され、
前記第２のトランジスタの第２の端子には第２の低電位側電源電位が与えられ、
前記第３のトランジスタの第２の端子には第１の高電位側電源電位が与えられ、
前記第４のトランジスタの第２の端子には第１の低電位側電源電位が与えられ、
前記第１の入力信号生成回路には、少なくとも第１のパルス信号が入力され、
前記第２の入力信号生成回路には、少なくとも第２のクロック信号が入力され、
前記参照回路は前記第３のトランジスタのしきい値電圧、及び前記第４のトランジスタのしきい値電圧を取得し、
前記電源出力回路は、前記第３のトランジスタのしきい値電圧に相当する電位以上高くした第２の高電位側電源電位、及び前記第４のトランジスタのしきい値電圧に相当する電位以上高くした第２の低電位側電源電位を生成して、前記第１の入力信号生成回路及び前記第２の入力信号生成回路に前記第２の高電位側電源電位、及び第２の低電位側電源電位に供給し、
前記第１の出力端子又は前記第２の出力端子から、第２のパルス信号を出力することを特徴とするパルス信号出力回路。
【請求項７】
請求項６において、
前記第２の出力端子に接続される負荷は、前記第１の出力端子に接続される負荷より大きい負荷であることを特徴とするパルス信号出力回路。
【請求項８】
請求項６又は請求項７において、
前記第１の入力信号生成回路には、前記第１のパルス信号に加え、前記第２の入力信号生成回路の出力信号が入力されることを特徴とするパルス信号出力回路。
【請求項９】
請求項６乃至請求項８のいずれか一において、
前記第１の入力信号生成回路は、第５のトランジスタと、第６のトランジスタと、を有し、
前記第５のトランジスタの第１の端子と、前記第６のトランジスタの第１の端子とは電気的に接続されて前記第１の入力信号生成回路の出力端子として機能し、
前記第５のトランジスタの第２の端子には前記第２の高電位側電源電位が与えられ、
前記第６のトランジスタの第２の端子には前記第２の低電位側電源電位が与えられ、
前記第５のトランジスタのゲート端子には前記第１のパルス信号が入力され、
前記第６のトランジスタのゲート端子には前記第２の入力信号生成回路の出力信号が入力されることを特徴とするパルス信号出力回路。
【請求項１０】
請求項６乃至請求項８のいずれか一において、
前記第１の入力信号生成回路は、第５のトランジスタ乃至第７のトランジスタを有し、
前記第５のトランジスタの第１の端子と、前記第６のトランジスタの第１の端子と、前記第７のトランジスタの第１の端子と、は電気的に接続され、
前記第７のトランジスタの第２の端子は前記第１の入力信号生成回路の出力端子として機能し、
前記第５のトランジスタの第２の端子には前記第２の高電位側電源電位が与えられ、
前記第６のトランジスタの第２の端子には前記第２の低電位側電源電位が与えられ、
前記第５のトランジスタのゲート端子には前記第１のパルス信号が入力され、
前記第６のトランジスタのゲート端子には前記第２の入力信号生成回路の出力信号が入力され、
前記第７のトランジスタのゲート端子には前記第２の高電位側電源電位が与えられることを特徴とするパルス信号出力回路。
【請求項１１】
請求項６乃至請求項１０のいずれか一において、
前記第２の入力信号生成回路には、前記第２のクロック信号に加え、前記第１のパルス信号、及び第３のパルス信号が入力されることを特徴とするパルス信号出力回路。
【請求項１２】
請求項１１において、
前記第２の入力信号生成回路は、第８のトランジスタ乃至第１０のトランジスタを有し、
前記第８のトランジスタの第２の端子と、前記第９のトランジスタの第２の端子と、前記第１０のトランジスタの第１の端子とは電気的に接続されて前記第２の入力信号生成回路の出力端子として機能し、
前記第８のトランジスタの第１の端子と、前記第９のトランジスタの第１の端子とには、前記第２の高電位側電源電位が与えられ、
前記第１０のトランジスタの第２の端子には前記第２の低電位側電源電位が与えられ、
前記第８のトランジスタのゲート端子には前記第３のパルス信号が入力され、
前記第９のトランジスタのゲート端子には前記第２のクロック信号が入力され、
前記第１０のトランジスタのゲート端子には前記第１のパルス信号が入力されることを特徴とするパルス信号出力回路。
【請求項１３】
請求項６乃至請求項１０のいずれか一において、
前記第２の入力信号生成回路には、前記第２のクロック信号に加え、第３のクロック信号、前記第１のパルス信号、および第３のパルス信号が入力されることを特徴とするパルス信号出力回路。
【請求項１４】
請求項１３において、
前記第２の入力信号生成回路は、第８のトランジスタ乃至第１１のトランジスタを有し、
前記第１１のトランジスタの第２の端子と、前記第９のトランジスタの第１の端子とは電気的に接続され、
前記第９のトランジスタの第２の端子と、前記第８のトランジスタの第２の端子と、前記第１０のトランジスタの第１の端子とは電気的に接続されて前記第２の入力信号生成回路の出力端子として機能し、
前記第８のトランジスタの第１の端子と、前記第１１のトランジスタの第１の端子とには、前記第２の高電位側電源電位が与えられ、
前記第１０のトランジスタの第２の端子には前記第２の低電位側電源電位が与えられ、
前記第８のトランジスタのゲート端子には前記第３のパルス信号が入力され、
前記第９のトランジスタのゲート端子には前記第２のクロック信号が入力され、
前記第１０のトランジスタのゲート端子には前記第１のパルス信号が入力され、
前記第１１のトランジスタのゲート端子には前記第３のクロック信号が入力されることを特徴とするパルス信号出力回路。
【請求項１５】
請求項６乃至請求項１４のいずれか一において、
前記第３のトランジスタ及び前記第４のトランジスタは、極性が同じトランジスタであることを特徴とするパルス信号出力回路。
【請求項１６】
請求項６乃至請求項１５のいずれか一において、
前記参照回路は、第１２のトランジスタ及び第１３のトランジスタを有することを特徴とするパルス信号出力回路。
【請求項１７】
請求項６乃至請求項１５のいずれか一において、
前記参照回路は、前記第３のトランジスタ及び前記第４のトランジスタの駆動時間を検出するカウンタと、少なくとも前記駆動時間に対する前記第３のトランジスタ及び前記第４のトランジスタのしきい値電圧を取得するための参照データが記憶されたメモリと、を有することを特徴とするパルス信号出力回路。
【請求項１８】
請求項６乃至請求項１７のいずれか一に記載のパルス信号出力回路を用いたシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、パルス信号出力回路及びシフトレジスタに関する。
【背景技術】
【０００２】
液晶表示装置や、発光表示装置に代表されるフラットパネルディスプレイの多くに用いられているトランジスタはアモルファスシリコン、単結晶シリコン又は多結晶シリコンなどのシリコン半導体によって構成されているものが多い。
【０００３】
アモルファスシリコンを用いたトランジスタは、電界効果移動度が低いもののガラス基板の大面積化に適応できる。一方、多結晶シリコンを用いたトランジスタは、電界効果移動度が高いもののレーザアニールなどの結晶化工程が必要であり、ガラス基板の大面積化には必ずしも適応できない。
【０００４】
近年、シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を酸化物半導体とよぶことにする。例えば、半導体材料として酸化亜鉛又はＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を用いてトランジスタを作製し、画像表示装置のスイッチング素子として用いる技術が特許文献１及び特許文献２で開示されている。
【０００５】
また、このような酸化物半導体を用いて作製されたトランジスタは、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパーなどの表示装置の画素部及び駆動回路を構成するスイッチング素子に適用できる。例えば、駆動回路はパルス信号出力回路を含むシフトレジスタなどによって構成されており、当該パルス信号出力回路を構成するトランジスタに、上記の酸化物半導体を用いて作製されたトランジスタを適用する技術が特許文献３で開示されている。
【０００６】
酸化物半導体にチャネル領域が形成されるトランジスタは、アモルファスシリコンを用いたトランジスタよりも高い電界効果移動度を得ることができる。また、酸化物半導体膜は、スパッタリング法などによって３００℃以下の温度での成膜が可能であり、多結晶シリコンを用いたトランジスタよりも作製が容易である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【特許文献３】特開２０１１−２０５６２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
駆動回路を構成するシフトレジスタが単極性のトランジスタによって構成される場合、動作が不安定になるなどの問題が生じることがある。
【０００９】
図２２に、走査線駆動回路を構成するシフトレジスタに含まれる従来のパルス信号出力回路の回路図例を示す。
【００１０】
従来のパルス信号出力回路は、入力端子９３と、第１の出力端子９５と、ＳＥＴ  ＲＥＳＥＴ回路（ＳＲ回路９０）と、トランジスタ９１と、トランジスタ９２とを有している。入力端子９３及び第１の出力端子９５はＳＲ回路９０と電気的に接続されている。トランジスタ９１の第１の端子と、トランジスタ９２の第１の端子と、第２の出力端子９７とは電気的に接続されている。ＳＲ回路９０には高電位側電源電位（ＶＤＤ）及び低電位側電源電位（ＶＳＳ）が供給されている。トランジスタ９１の第２の端子に当該ＶＤＤ又はクロック信号（ＣＬＫ）が供給されている。トランジスタ９２の第２の端子には当該ＶＳＳが供給されている。入力端子９３では、スタートパルス（ＳＰ）信号又は前段からの出力信号が入力され、第１の出力端子９５では、ＳＲ回路９０からの出力信号（ＯＵＴ１）が出力され、第２の出力端子９７では、走査線に入力される出力信号（ＯＵＴ２）を出力する。
【００１１】
走査線駆動回路は走査線の負荷が大きいため、トランジスタ９１とトランジスタ９２はＳＲ回路９０を構成するトランジスタよりもチャネル幅を広くすることが多い。
【００１２】
トランジスタは、駆動し続けることによってしきい値電圧の変動が起こる場合がある。例えば、しきい値電圧の変動が正方向（プラスシフト）であるトランジスタに対しては、経時変化によって電流供給能力が低下していく。図２２に示したパルス信号出力回路において、トランジスタ９１のしきい値電圧は負方向に変動する傾向があり、トランジスタ９２のしきい値電圧は正方向に変動する傾向がある。そこで、プラスシフトしやすいトランジスタ９２は、経時変化によって電流供給能力が低下していくことを考慮し、あらかじめチャネル幅を広くすることや、トランジスタ９２に供給する電源電圧をあらかじめ高くするといった対策を行うことが多い。
【００１３】
しかしながら、トランジスタ９１及びトランジスタ９２は元々チャネル幅が広いトランジスタであることから、経時変化を考慮してさらにチャネル幅を広くし、トランジスタのサイズを大きくすることは消費電力の増大の原因となるため、好適ではない。また、チャネル幅を広くし、トランジスタのサイズを大きくすることは、周波数特性を低下させることにもつながる。さらには駆動回路のサイズが大きくなることから、表示装置などでは額縁が広くなってしまうという問題も生じる。
【００１４】
また、トランジスタ９２に供給する電源電圧をあらかじめ大きくする場合でも、消費電力が増大してしまう可能性が高く、供給する電源電圧を大きくすることはそれだけ強いストレスをトランジスタに与えることであり、トランジスタ９２の経時劣化を加速させることにもなる。さらに、パルス信号出力回路におけるノイズも大きくなる。
【００１５】
そこで、本発明の一態様は、低消費電力化されたパルス信号出力回路を提供することを課題の１つとする。また、経時変化に強く、より寿命の長いパルス信号出力回路を提供することを課題の１つとする。なお、本発明の一態様は、上記課題の少なくとも一方を解決することを課題の１つとする。
【課題を解決するための手段】
【００１６】
本発明の一態様は、第１の入力信号生成回路及び第２の入力信号生成回路と、しきい値電圧の変動方向が共に正方向である第１のトランジスタ及び第２のトランジスタを有し、当該第１の入力信号生成回路及び当該第２の入力信号生成回路から出力される信号に対応してパルス信号を出力する出力回路と、第１のトランジスタ及び第２のトランジスタのしきい値電圧を取得する参照回路と、当該しきい値電圧に相当する電位以上高くした電源電位を生成し、当該電源電位を当該第１の入力信号生成回路及び当該第２の入力信号生成回路に供給する電源出力回路と、を有することを特徴とするパルス信号出力回路である。なお、当該しきい値電圧に相当する電位以上高くした電源電位を供給する際は、消費電力を考慮して高くする電位分を、適宜選択することが好ましい。
【００１７】
当該参照回路は、第３のトランジスタ及び第４のトランジスタを有する。
【００１８】
当該参照回路は、第１のトランジスタ及び第２のトランジスタの駆動時間を検出するカウンタと、少なくとも駆動時間に対する第１のトランジスタ及び第２のトランジスタのしきい値電圧を取得するための参照データが記憶されたメモリと、を有する。また、当該カウンタは、第１のトランジスタ及び第２のトランジスタの駆動時間の累積（累積駆動時間）を検出する構成であってもよい。
【００１９】
また、第１のトランジスタ及び第２のトランジスタは極性が同じトランジスタであり、第１のトランジスタ及び第２のトランジスタは、バイアス温度ストレス試験によってしきい値電圧が変動するトランジスタである。
【００２０】
上記した本発明の一態様に係るパルス信号出力回路について、より具体的には次のような構成を採用することができる。
【００２１】
本発明の一態様は、第１のトランジスタ乃至第４のトランジスタと、第１の入力信号生成回路と、第２の入力信号生成回路と、参照回路とを有し、当該第１のトランジスタの第１の端子と、当該第２のトランジスタの第１の端子とは電気的に接続されて第１の出力端子として機能し、当該第３のトランジスタの第１の端子と、当該第４のトランジスタの第１の端子とは電気的に接続されて第２の出力端子として機能し、当該第１のトランジスタのゲート端子と、当該第３のトランジスタのゲート端子と、当該第１の入力信号生成回路の出力端子と、は電気的に接続され、当該第２のトランジスタのゲート端子と、当該第４のトランジスタのゲート端子と、当該第２の入力信号生成回路の出力端子と、は電気的に接続され、当該第１のトランジスタの第２の端子には第１のクロック信号が入力され、当該第２のトランジスタの第２の端子には第２の低電位側電源電位が与えられ、当該第３のトランジスタの第２の端子には第１の高電位側電源電位が与えられ、当該第４のトランジスタの第２の端子には当該第１の低電位側電源電位が与えられ、当該第１の入力信号生成回路には、少なくとも第１のパルス信号が入力され、当該第２の入力信号生成回路には、少なくとも第２のクロック信号が入力され、当該第１の入力信号生成回路及び当該第２の入力信号生成回路には、当該参照回路によって取得した当該第３のトランジスタのしきい値電圧に相当する電位以上高くした第２の高電位側電源電位、及び当該参照回路によって取得した当該第４のトランジスタのしきい値電圧に相当する電位以上高くした第２の低電位側電源電位が与えられ、当該第１の出力端子又は当該第２の出力端子から、第２のパルス信号を出力することを特徴とするパルス信号出力回路である。
【００２２】
上記において、当該第２の出力端子に接続される負荷は、当該第１の出力端子に接続される負荷より大きい負荷とすることができる。
【００２３】
また、上記において、第１の入力信号生成回路には、第１のパルス信号に加え、第２の入力信号生成回路の出力信号が入力されることがある。
【００２４】
上記において、第１の入力信号生成回路は、第５のトランジスタと、第６のトランジスタと、を有し、第５のトランジスタの第１の端子と、第６のトランジスタの第１の端子とは電気的に接続されて第１の入力信号生成回路の出力端子として機能し、第５のトランジスタの第２の端子には第２の高電位側電源電位が与えられ、第６のトランジスタの第２の端子には第２の低電位側電源電位が与えられ、第５のトランジスタのゲート端子には第１のパルス信号が入力され、第６のトランジスタのゲート端子には第２の入力信号生成回路の出力信号が入力される構成とすることができる。
【００２５】
又は、第１の入力信号生成回路は、第５のトランジスタ乃至第７のトランジスタを有し、第５のトランジスタの第１の端子と、第６のトランジスタの第１の端子と、第７のトランジスタの第１の端子と、は電気的に接続され、第７のトランジスタの第２の端子は第１の入力信号生成回路の出力端子として機能し、第５のトランジスタの第２の端子には第２の高電位側電源電位が与えられ、第６のトランジスタの第２の端子には第２の低電位側電源電位が与えられ、第５のトランジスタのゲート端子には第１のパルス信号が入力され、第６のトランジスタのゲート端子には第２の入力信号生成回路の出力信号が入力され、第７のトランジスタのゲート端子には第２の高電位側電源電位が与えられる構成とすることができる。
【００２６】
また、上記において、第２の入力信号生成回路には、第２のクロック信号に加え、第１のパルス信号、及び第３のパルス信号が入力されることがある。
【００２７】
上記において、第２の入力信号生成回路は、第８のトランジスタ乃至第１０のトランジスタを有し、第８のトランジスタの第２の端子と、第９のトランジスタの第２の端子と、第１０のトランジスタの第１の端子とは電気的に接続されて第２の入力信号生成回路の出力端子として機能し、第８のトランジスタの第１の端子と、第９のトランジスタの第１の端子とには、第２の高電位側電源電位が与えられ、第１０のトランジスタの第２の端子には第２の低電位側電源電位が与えられ、第８のトランジスタのゲート端子には第３のパルス信号が入力され、第９のトランジスタのゲート端子には第２のクロック信号が入力され、第１０のトランジスタのゲート端子には第１のパルス信号が入力される構成とすることができる。
【００２８】
また、上記において、第２の入力信号生成回路には、第２のクロック信号に加え、第３のクロック信号、第１のパルス信号、及び第３のパルス信号が入力されることがある。
【００２９】
上記において、第２の入力信号生成回路は、第８のトランジスタ乃至第１１のトランジスタを有し、第１１のトランジスタの第２の端子と、第９のトランジスタの第１の端子とは電気的に接続され、第９のトランジスタの第２の端子と、第８のトランジスタの第２の端子と、第１０のトランジスタの第１の端子とは電気的に接続されて第２の入力信号生成回路の出力端子として機能し、第８のトランジスタの第１の端子と、第１１のトランジスタの第１の端子とには、第２の高電位側電源電位が与えられ、第１０のトランジスタの第２の端子には第２の低電位側電源電位が与えられ、第８のトランジスタのゲート端子には第３のパルス信号が入力され、第９のトランジスタのゲート端子には第２のクロック信号が入力され、第１０のトランジスタのゲート端子には第１のパルス信号が入力され、第１１のトランジスタのゲート端子には第３のクロック信号が入力される構成とすることができる。
【００３０】
また、上記において、第３のトランジスタ及び第４のトランジスタは極性が同じトランジスタであり、第３のトランジスタ及び第４のトランジスタは、バイアス温度ストレス試験によってしきい値電圧が変動するトランジスタである。
【００３１】
また、上記いずれかの構成のパルス信号出力回路を用いることでシフトレジスタを構成することができる。
【発明の効果】
【００３２】
本発明の一態様により、低消費電力化されたパルス信号出力回路を提供することができる。また、経時変化に強くより寿命の長いパルス信号出力回路を提供することができる。
【００３３】
さらには、本発明の一態様に係るパルス信号出力回路及びシフトレジスタを用いることで、低消費電力化された表示装置、及び狭額縁化された表示装置の少なくとも一方を作製することができる。
【図面の簡単な説明】
【００３４】
【図１】パルス信号出力回路のブロック図。
【図２】参照回路の一例を示す回路図。
【図３】電源電位の経時変化を示す図。
【図４】シフトレジスタ及びパルス信号出力回路の一例を示す回路図。
【図５】図４に示したパルス信号出力回路のタイミングチャート。
【図６】図４に示したパルス信号出力回路の動作を説明する図。
【図７】図４に示したパルス信号出力回路の動作を説明する図。
【図８】トランジスタの一形態を示す図。
【図９】トランジスタの作製方法の一形態を説明する断面図。
【図１０】トランジスタの一形態を説明する断面図。
【図１１】表示装置の一形態を説明する上面図。
【図１２】表示装置の一形態を説明する上面図及び断面図。
【図１３】表示装置の共通接続部を説明する断面図及び上面図。
【図１４】表示装置の共通接続部を説明する断面図及び上面図。
【図１５】電子機器の一例を説明する図。
【図１６】実施例１のトランジスタのしきい値電圧の変化量を示す図。
【図１７】実施例１のしきい値電圧の定義を示す図。
【図１８】実施例２のＳＳＤＰ−ＳＩＭＳの測定結果を示す図。
【図１９】実施例３の試料を示す図。
【図２０】実施例３のＥＳＲの測定結果を示す図。
【図２１】実施例３のＥＳＲの測定結果を示す図。
【図２２】従来のパルス信号出力回路の一例を示した回路図。
【発明を実施するための形態】
【００３５】
実施の形態および実施例について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態および実施例の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３６】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３７】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３８】
（実施の形態１）
本実施の形態では、本発明の一態様に係るパルス信号出力回路の構成について図面を参照して説明する。
【００３９】
はじめに、本発明の一態様に係るパルス信号出力回路の構成について説明する。図１（Ａ）及び図１（Ｂ）は、パルス信号出力回路１００のブロック図である。パルス信号出力回路１００は、第１の入力信号生成回路１０１と、第２の入力信号生成回路１０３と、少なくともトランジスタ１０５及びトランジスタ１０７を含む出力回路１０９と、参照回路１１１と、電源出力回路１１３とを有している。
【００４０】
図１（Ａ）のパルス信号出力回路１００は、参照回路１１１がトランジスタ１０５及びトランジスタ１０７のしきい値電圧を取得する参照トランジスタ１１５を有している構成である。また、図１（Ｂ）のパルス信号出力回路１００は、参照回路１１１がトランジスタ１０５及びトランジスタ１０７の駆動時間を検出するカウンタ１１７と、当該駆動時間に対するトランジスタ１０５及びトランジスタ１０７のしきい値電圧を取得する参照データが記憶されたメモリ１１９とを有している構成である。
【００４１】
第１の入力信号生成回路１０１及び第２の入力信号生成回路１０３は、スタートパルス信号（ＳＰ）及びクロック信号などが入力される。第１の入力信号生成回路１０１及び第２の入力信号生成回路１０３は、スタートパルス信号及びクロック信号などをもとに生成した出力信号を出力回路１０９に供給する。なお、本明細書において、クロック信号とは、一定の間隔でＨ信号（高電位）とＬ信号（低電位）を繰り返す信号をいう。
【００４２】
出力回路１０９は、しきい値電圧の変動方向が共に正方向であり、極性が同じであるトランジスタ１０５及びトランジスタ１０７を有している。トランジスタ１０５及びトランジスタ１０７は直列に接続されており、トランジスタ１０５には第１の高電位側電源電位又はクロック信号が供給され、トランジスタ１０７には第１の低電位側電源電位が供給される。また、トランジスタ１０５及びトランジスタ１０７のゲート端子には、第２の入力信号生成回路１０３から出力された出力信号が供給される。出力回路１０９は出力信号をもとにパルス信号を生成し、出力する（ＯＵＴ）。なお、第１の高電位側電源電位及び第１の低電位側電源電位は常に一定の電位を供給する。また、しきい値電圧の変動方向が共に正方向であり、極性が同じであるトランジスタ１０５及びトランジスタ１０７に適用できるトランジスタついては、後の実施の形態で説明する。
【００４３】
参照回路１１１は、出力回路１０９のトランジスタ１０５及びトランジスタ１０７の経時的に変動するしきい値電圧を取得する機能を有している。当該しきい値電圧を取得するためには、図１（Ａ）に示したようにトランジスタ１０５及びトランジスタ１０７と同様のしきい値電圧の変動を生じる参照トランジスタ１１５を設けて、参照トランジスタ１１５のしきい値電圧を、トランジスタ１０５及びトランジスタ１０７のしきい値電圧と見なす。また、厳密には、トランジスタ１０５及びトランジスタ１０７のしきい値電圧の変動は同一ではないので、参照トランジスタ１１５はトランジスタ１０５用とトランジスタ１０７用の２つ設けることが好ましい。そこで、参照トランジスタ１１５には、トランジスタ１０５及びトランジスタ１０７それぞれと同一の作製工程で作製したトランジスタを用いることができる。
【００４４】
また、参照回路１１１は、出力回路１０９のトランジスタ１０５及びトランジスタ１０７の駆動時間を検出するカウンタ１１７と、少なくとも当該駆動時間に対するトランジスタ１０５及びトランジスタ１０７のしきい値電圧を取得するための参照データが記憶されたメモリ１１９とを設け、当該参照データからトランジスタ１０５及びトランジスタ１０７の経時的に変動するしきい値電圧を取得することができる（図１（Ｂ）参照）。このようにすることで、参照トランジスタ１１５を用いずにトランジスタ１０５及びトランジスタ１０７の経時的に変動するしきい値電圧を取得することができる。
【００４５】
電源出力回路１１３は、参照回路１１１を制御し、参照回路１１１によって取得されたトランジスタ１０５及びトランジスタ１０７のしきい値電圧に相当する電位以上高くした（上乗せした）電源電位を生成し、当該電源電位を第１の入力信号生成回路１０１及び第２の入力信号生成回路１０３に供給する機能を有している。
【００４６】
上記より、第１の入力信号生成回路１０１及び第２の入力信号生成回路１０３に供給される第２の高電位側電源電位及び第２の低電位側電源電位は経時的に変化する。また、トランジスタ１０５及びトランジスタ１０７のしきい値電圧は経時的に正方向に変動することから、第２の高電位側電源電位及び第２の低電位側電源電位は経時的に高くなっていく。
【００４７】
例えば、第２の高電位側電源電位及び第２の低電位側電源電位を一定とし、特に第１の高電位側電源電位及び第１の低電位側電源電位と同電位である場合、トランジスタ１０５及びトランジスタ１０７は経時的にしきい値電圧が正方向に変動するため電流供給能力が低下する。それゆえ、あらかじめトランジスタ１０５及びトランジスタ１０７のチャネル幅を広くすることや、当該トランジスタに供給する電源電圧をあらかじめ高くするといった対策を行う必要が生じるが、このような対策では上記した問題が生じることから、効果的な対策とはいえない。一方、パルス信号出力回路１００は、参照回路１１１及び電源出力回路１１３を有していることから、トランジスタ１０５及びトランジスタ１０７の電流供給能力の低下を補うために必要な電源電位を、適時最適に供給することができる。従って、パルス信号出力回路１００は低消費電力化され、経時変化に強く、より寿命が長くなる。また、パルス信号出力回路１００は安定に動作する。
【００４８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【００４９】
（実施の形態２）
本実施の形態では、本発明の一態様に係るパルス信号出力回路に含まれている参照回路の構成について図面を用いて説明する。なお、本実施の形態においてもパルス信号出力回路１００を例に説明する。
【００５０】
パルス信号出力回路１００に含まれている参照回路１１１に適用可能な回路構成の一例を図２に示す。図２に示す参照回路１１１は、参照トランジスタ１１５と、スイッチ１５１と、スイッチ１５３と、スイッチ１５５と、スイッチ１５７と、容量素子１６１と、ボルテージフォロア１６３と、ボルテージフォロア１６５を有している。なお、ボルテージフォロア１６３及びボルテージフォロア１６５は設けなくてもよい。
【００５１】
図２（Ａ）に示す参照回路１１１は出力回路１０９のトランジスタ１０５のしきい値電圧を取得するための参照回路である。図２（Ｂ）に示す参照回路１１１は出力回路１０９のトランジスタ１０７のしきい値電圧を取得するための参照回路である。図２（Ａ）と図２（Ｂ）に示す参照回路１１１は、スイッチ１５１に供給される電源電位、スイッチ１５５に供給される電源電位の種類が異なる。
【００５２】
図２（Ａ）に示す参照回路１１１の接続関係を以下に記す。スイッチ１５１の一方の端子は第２の低電位側電源電位（ＶＳＳ２ともいう。）が供給される。スイッチ１５１の他方の端子、スイッチ１５３の一方の端子、参照トランジスタ１１５のゲート端子は電気的には接続されている。スイッチ１５３の他方の端子、参照トランジスタ１１５の第１の端子（ソース端子とドレイン端子の一方、以下同じ）、及びスイッチ１５５の一方の端子は、ボルテージフォロア１６３の正の入力端子と、電気的に接続されている。スイッチ１５５の他方の端子はトランジスタ１０５に供給される第１の高電位側電源電位（ＶＤＤ１ともいう。）又はクロック信号が供給される。参照トランジスタ１１５の第２の端子（ソース端子とドレイン端子の他方、以下同じ）は第１の低電位側電源電位（ＶＳＳ１ともいう。）が供給されている。ボルテージフォロア１６３の出力側はボルテージフォロア１６３の負の入力端子、及びスイッチ１５７の一方の端子と電気的に接続されている。スイッチ１５７の他方の端子、及び容量素子１６１の一方の電極は、ボルテージフォロア１６５の正の入力端子と電気的に接続されている。容量素子１６１の他方の電極には固定電位（接地電位など）が供給されている。ボルテージフォロア１６５の出力端子はボルテージフォロア１６５の負の入力端子及び出力端子１６７と電気的に接続されている。
【００５３】
図２（Ｂ）に示す参照回路１１１の接続関係を以下に記す。スイッチ１５１の一方の端子は第１の高電位側電源電位が供給される。スイッチ１５５の他方の端子は第１の低電位側電源電位が供給される。その他接続関係は図２（Ａ）に示す参照回路１１１の接続関係と同様である。
【００５４】
また、図２には図示していないが、出力端子１６７と電源出力回路１１３は電気的に接続されており、電源出力回路１１３は、図２に示す参照回路１１１の制御を行う機能を有する。
【００５５】
ボルテージフォロア１６３及びボルテージフォロア１６５を設けることによって、スイッチ１５１、１５３、１５５、１５７、及び容量素子１６１などに起因する電位降下を抑制できる。従って、図２に示す参照回路１１１は参照トランジスタ１１５のしきい値電圧を正確に出力できる。即ち、電源出力回路１１３に当該しきい値電圧を安定に出力することができる。
【００５６】
スイッチ１５１、１５３、１５５、１５７としては半導体を用いたスイッチング素子（例えばトランジスタなど）を用いることできる。
【００５７】
また、スイッチ１５７をＯＦＦしても、容量素子１６１によって参照トランジスタ１１５のしきい値電圧が保持されているため、適切な電位を生成することができ、出力端子１６７及び電源出力回路１１３に、参照トランジスタ１１５のしきい値電圧を出力することができる。
【００５８】
経時的に変動するトランジスタ１０５及びトランジスタ１０７のしきい値電圧を取得するには、図２に示した参照回路１１１を２つ設けて、それぞれの参照回路でトランジスタ１０５又はトランジスタ１０７のしきい値電圧をそれぞれ取得すればよい。なお、参照トランジスタ１１５をトランジスタ１０５用及びトランジスタ１０７用と２つ設ければ、１つの回路でトランジスタ１０５及びトランジスタ１０７のしきい値電圧を取得できるような回路構成とすることができる。
【００５９】
ここで、パルス信号出力回路１００に含まれている参照回路１１１の動作方法について説明する。
【００６０】
図２（Ａ）に示した参照回路１１１を用いて、出力回路１０９のトランジスタ１０５のしきい値電圧を取得するためのスイッチ１５１、１５３、１５５、１５７の動作タイミングを表１に示す。
【００６１】
【表１】
2014007739.tif 000003
【００６２】
第１の期間、第２の期間、第３の期間及び第４の期間の４つの期間を設けることで、参照トランジスタ１１５のしきい値電圧を取得することができ、参照トランジスタ１１５のしきい値電圧を取得することでトランジスタ１０５のしきい値電圧を取得することができる。
【００６３】
第１の期間は、参照トランジスタ１１５のしきい値電圧を取得する前後の期間である。第１の期間において、スイッチ１５１はＯＮ、スイッチ１５３はＯＦＦ、スイッチ１５５はＯＮ、スイッチ１５７はＯＦＦにする。このようにすることで、参照トランジスタ１１５をトランジスタ１０５と同じ動作環境とすることができる。また、図２（Ａ）の参照トランジスタ１１５はトランジスタ１０５と同様なしきい値電圧の変動を生じるトランジスタであることから、参照トランジスタ１１５はトランジスタ１０５と同様に経時劣化している。なお、便宜上、第１の期間を通常駆動期間ということにする。
【００６４】
次に、第２の期間は、参照トランジスタ１１５のしきい値電圧を取得するために、参照トランジスタ１１５をリセットする期間である。第２の期間において、スイッチ１５１はＯＦＦ、スイッチ１５３はＯＮ、スイッチ１５５はＯＮ、スイッチ１５７はＯＦＦにする。このようにすることで、参照トランジスタ１１５はダイオード接続されることになり、参照トランジスタ１１５の第１の端子及び第２の端子間の電位差（電圧）が第１の高電位側電源電位及び第１の低電位側電源電位の電位差と同じになり、リセットすることができる。そこで、便宜上、第２の期間をリセット期間ということにする。
【００６５】
次に、第３の期間は、参照トランジスタ１１５のしきい値電圧を取得する期間である。第３の期間において、スイッチ１５１はＯＦＦ、スイッチ１５３はＯＮ、スイッチ１５５はＯＦＦ、スイッチ１５７はＯＦＦにする。このようにすることで、参照トランジスタ１１５のダイオード接続が解除され、参照トランジスタ１１５のゲート端子と第１の端子間がフローティング状態となる。そして、参照トランジスタ１１５の第１の端子から参照トランジスタ１１５の第２の端子の方向にドレイン電流が流れると共に、参照トランジスタ１１５のゲート端子と参照トランジスタ１１５の第２の端子間の電位差（電圧）は、第１の高電位側電源電位及び第１の低電位側電源電位の電位差から徐々に低下し、参照トランジスタ１１５のしきい値電圧まで小さくなると、参照トランジスタ１１５がオフ状態となり、参照トランジスタ１１５のゲート端子と参照トランジスタ１１５の第２の端子間の電位差（電圧）が参照トランジスタ１１５のしきい値電圧と等しくなり、参照トランジスタ１１５のしきい値電圧を取得することができる。そこで、便宜上、第３の期間をしきい値電圧取得期間ということにする。
【００６６】
最後に、第４の期間は、第３の期間で取得したしきい値電圧を出力端子１６７、及び電源出力回路１１３に出力する期間である。第４の期間において、スイッチ１５１はＯＦＦ、スイッチ１５３はＯＮ、スイッチ１５５はＯＦＦ、スイッチ１５７はＯＮにする。このようにすることで、トランジスタ１０５と同等の参照トランジスタ１１５のしきい値電圧を電源出力回路１１３に出力することができる。そこで、便宜上、第４の期間をしきい値電圧出力期間ということにする。
【００６７】
電源出力回路１１３は、第１の期間〜第４の期間を経て取得された参照トランジスタ１１５（トランジスタ１０５）のしきい値電圧に相当する電位以上高くした第２の高電位側電源電位（ＶＤＤ２ともいう。）を生成し、当該第２の高電位側電源電位を第１の入力信号生成回路１０１及び第２の入力信号生成回路１０３に供給する。
【００６８】
次いで、図２（Ｂ）に示した参照回路１１１を用いて、出力回路１０９のトランジスタ１０７のしきい値電圧を取得するためのスイッチ１５１、１５３、１５５、１５７の動作タイミングを表２に示す。
【００６９】
【表２】
2014007739.tif 000004
【００７０】
第１の期間は通常駆動期間である。第１の期間において、スイッチ１５１はＯＮ、スイッチ１５３はＯＦＦ、スイッチ１５５はＯＮ、スイッチ１５７はＯＦＦにする。このようにすることで、参照トランジスタ１１５をトランジスタ１０７と同じ動作環境とすることができる。また、図２（Ｂ）の参照トランジスタ１１５はトランジスタ１０７と同様なしきい値電圧の変動を生じるトランジスタであることから、参照トランジスタ１１５はトランジスタ１０７と同様に経時劣化している。
【００７１】
次に、第２の期間はリセット期間である。第２の期間において、スイッチ１５１はＯＮ、スイッチ１５３はＯＮ、スイッチ１５５はＯＦＦ、スイッチ１５７はＯＦＦにする。このようにすることで、参照トランジスタ１１５はダイオード接続されることになり、参照トランジスタ１１５の第１の端子及び第２の端子間の電位差（電圧）が第１の高電位側電源電位及び第１の低電位側電源電位の電位差と同じになり、リセットすることができる。
【００７２】
次に、第３の期間は、しきい値電圧取得期間である。第３の期間において、スイッチ１５１はＯＦＦ、スイッチ１５３はＯＮ、スイッチ１５５はＯＦＦ、スイッチ１５７はＯＦＦにする。このようにすることで、参照トランジスタ１１５のダイオード接続が解除され、参照トランジスタ１１５のゲート端子と第１の端子間がフローティング状態となる。そして、参照トランジスタ１１５の第１の端子から参照トランジスタ１１５の第２の端子の方向にドレイン電流が流れると共に、参照トランジスタ１１５のゲート端子と参照トランジスタ１１５の第２の端子間の電位差（電圧）は、第１の低電位側電源電位及び第１の低電位側電源電位の電位差から徐々に低下し、参照トランジスタ１１５のしきい値電圧まで小さくなると、参照トランジスタ１１５がオフ状態となり、参照トランジスタ１１５のゲート端子と参照トランジスタ１１５の第２の端子間の電位差（電圧）が参照トランジスタ１１５のしきい値電圧と等しくなり、参照トランジスタ１１５のしきい値電圧を取得することができる。
【００７３】
最後に、第４の期間はしきい値電圧出力期間である。第４の期間において、スイッチ１５１はＯＦＦ、スイッチ１５３はＯＮ、スイッチ１５５はＯＦＦ、スイッチ１５７はＯＮにする。このようにすることで、トランジスタ１０７と同等の参照トランジスタ１１５のしきい値電圧を電源出力回路１１３に出力することができる。
【００７４】
電源出力回路１１３は、第１の期間〜第４の期間を経て取得された参照トランジスタ１１５（トランジスタ１０７）のしきい値電圧に相当する電位以上高くした第２の低電位側電源電位を生成し、当該第２の低電位側電源電位を第１の入力信号生成回路１０１及び第２の入力信号生成回路１０３に供給する。
【００７５】
上記より、トランジスタ１０５及びトランジスタ１０７のしきい値電圧は経時的に正方向に変動することから、電源出力回路１１３によって生成される第２の高電位側電源電位及び第２の低電位側電源電位は経時的に高くなっていく。本発明の一態様に係るパルス信号出力回路において供給される電源電位の経時的変化の一例を図３に示す。
【００７６】
また、パルス信号出力回路１００の参照回路１１１は、参照トランジスタ１１５を用いず、出力回路１０９のトランジスタ１０５及びトランジスタ１０７の駆動時間を検出するカウンタ１１７と、少なくとも当該駆動時間に対するトランジスタ１０５及びトランジスタ１０７のしきい値電圧を取得するための参照データが記憶されたメモリ１１９とを設け、当該参照データからトランジスタ１０５及びトランジスタ１０７の経時的に変動するしきい値電圧を取得することができる（図１（Ｂ）参照）。
【００７７】
カウンタ１１７は、少なくともトランジスタ１０５及びトランジスタ１０７が駆動している時間を定期的に（例えば１秒ごとに）カウントする機能を有する。カウントする方法としてはデジタルデータとしてカウントしてもよいし、アナログデータとしてカウントしてもよい。また、適宜、コンバータやアンプなどを用いて、カウントしたデータを変換又は増幅させてもよい。
【００７８】
メモリ１１９に含まれている参照データとしては、駆動時間と、トランジスタ１０５及びトランジスタ１０７のしきい値電圧との相関を表すデータである。あらかじめトランジスタ１０５及びトランジスタ１０７と同様に劣化するトランジスタに、プラスＢＴ（Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ）ストレス試験又はマイナスＢＴストレス試験を行った際のしきい値電圧などから導出したデータでもよい。なお、本明細書中において、ゲート電極に印加する電位がソース及びドレインの電位よりも高い場合をプラスＢＴストレス試験という。
【００７９】
また、厳密には、トランジスタ１０５及びトランジスタ１０７のしきい値電圧の変動は同一ではないので、メモリ１１９にはトランジスタ１０５用の参照データとトランジスタ１０７用の参照データの２つ設けることが好ましい。
【００８０】
メモリ１１９は、不揮発性記憶素子を用いた回路構成とするのが好ましいが、揮発性記憶素子を用いた回路構成としてもよい。不揮発性記憶素子及び揮発性記憶素子はどのようなものを用いてもよい。例えば、不揮発性記憶素子としては、Ｆｌａｓｈ  ＥＥＰＲＯＭ（フラッシュメモリ）等を用いることができ、揮発性記憶素子として、レジスタ、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等を用いることができる。また、メモリ１１９は、アモルファスシリコン半導体を用いたトランジスタよりも低いオフ電流を実現できる、酸化物半導体（Ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＯＳ）を用いたトランジスタで構成される記憶素子を用いた回路構成でもよい。
【００８１】
トランジスタ１０５及びトランジスタ１０７のしきい値電圧はカウンタ１１７及びメモリ１１９を参照して一意的に決定されることから、当該しきい値電圧を電源出力回路１１３に出力することで、参照トランジスタ１１５を用いる場合と同様に、トランジスタ１０５及びトランジスタ１０７の電流供給能力の低下を補うために必要な電源電位を、適時最適に供給することができる。
【００８２】
以上より、本発明の一態様に係るパルス信号出力回路のように、参照回路及び電源出力回路を設けることで、パルス信号を出力する出力回路に含まれるトランジスタのしきい値電圧が経時的に変化しても、安定してパルス信号を出力することができる。また、参照回路及び電源出力回路を設けることで、パルス信号出力回路の低消費電力化を実施できる。また、参照回路及び電源出力回路を設けることで、経時変化に強くより寿命の長いパルス信号出力回路を実施することができる。
【００８３】
なお、本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【００８４】
（実施の形態３）
本実施の形態では、本発明の一態様に係るパルス信号出力回路、及び当該パルス信号出力回路を含むシフトレジスタの具体的な構成例及びその動作に関して、図面を用いて説明する。
【００８５】
＜回路構成＞
本発明の一態様に係るパルス信号出力回路、及び当該パルス信号出力回路を含むシフトレジスタの回路構成例について図面を参照して説明する。
【００８６】
本実施の形態で示すシフトレジスタは、第１のパルス信号出力回路２００＿１〜第ｎのパルス信号出力回路２００＿ｎ（ｎ≧２）と、クロック信号を伝達する第１の信号線２１１〜第４の信号線２１４を有する（図４（Ａ）参照）。第１の信号線２１１には第１のクロック信号（ＣＬＫ１）が与えられ、第２の信号線２１２には第２のクロック信号（ＣＬＫ２）が与えられ、第３の信号線２１３には第３のクロック信号（ＣＬＫ３）が与えられ、第４の信号線２１４に第４のクロック信号（ＣＬＫ４）が与えられる。
【００８７】
本実施の形態では、第１のクロック信号（ＣＬＫ１）〜第４のクロック信号（ＣＬＫ４）は、１／４周期ずつ遅延した信号とし、上記クロック信号を利用してパルス信号出力回路の制御等を行う。
【００８８】
第１のパルス信号出力回路２００＿１〜第ｎのパルス信号出力回路２００＿ｎは、それぞれ、第１の入力端子２１０、第２の入力端子２２０、第３の入力端子２３０、第４の入力端子２４０、第５の入力端子２５０、第１の出力端子２６０、第２の出力端子２７０を有する（図４（Ｂ）参照）。
【００８９】
第１の入力端子２１０、第２の入力端子２２０及び第３の入力端子２３０は、第１の信号線２１１〜第４の信号線２１４のいずれかと電気的に接続される。例えば、第１のパルス信号出力回路２００＿１は、第１の入力端子２１０が第１の信号線２１１と電気的に接続され、第２の入力端子２２０が第２の信号線２１２と電気的に接続され、第３の入力端子２３０が第３の信号線２１３と電気的に接続されている。また、第２のパルス信号出力回路２００＿２は、第１の入力端子２１０が第２の信号線２１２と電気的に接続され、第２の入力端子２２０が第３の信号線２１３と電気的に接続され、第３の入力端子２３０が第４の信号線２１４と電気的に接続されている。なお、ここでは、第ｎのパルス信号出力回路２００＿ｎと接続される信号線が、第２の信号線２１２、第３の信号線２１３、第４の信号線２１４である場合を示しているが、接続される信号線は、ｎの値によって異なるものになる。このため、ここで示す構成はあくまでも一例に過ぎないことを付記する。
【００９０】
また、本実施の形態で示すシフトレジスタの第ｍのパルス信号出力回路（ｍ≧２）において、第４の入力端子２４０は第（ｍ−１）のパルス信号出力回路の第１の出力端子２６０と電気的に接続され、第５の入力端子２５０は第（ｍ＋２）のパルス信号出力回路の第１の出力端子２６０と電気的に接続され、第１の出力端子２６０は第（ｍ＋１）のパルス信号出力回路の第４の入力端子２４０と電気的に接続され、第２の出力端子２７０はＯＵＴ（ｍ）に信号を出力する。
【００９１】
例えば、第３のパルス信号出力回路２００＿３では、第４の入力端子２４０は第２のパルス信号出力回路２００＿２の第１の出力端子２６０と電気的に接続され、第５の入力端子２５０は第５のパルス信号出力回路２００＿５の第１の出力端子２６０と電気的に接続され、出力端子２６０は第４のパルス信号出力回路２００＿４の第４の入力端子２４０及び第１のパルス信号出力回路２００＿１の第５の入力端子２５０と電気的に接続されている。
【００９２】
また、第１のパルス信号出力回路２００＿１では、第４の入力端子２４０に第５の配線２１５からの第１のスタートパルス（ＳＰ１）が入力される。また、第ｋのパルス信号出力回路２００＿ｋ（ｋは２以上ｎ以下の自然数）では、第４の入力端子２４０に前段の出力パルスが入力される。また、第（ｎ−１）のパルス信号出力回路２００＿ｎ−１では、第５の入力端子２５０に第２のスタートパルス（ＳＰ２）が入力される。また、第ｎのパルス信号出力回路２００＿ｎでは、第５の入力端子２５０に第３のスタートパルス（ＳＰ３）が入力される。なお、第２のスタートパルス（ＳＰ２）及び第３のスタートパルス（ＳＰ３）は、外部より入力される信号としてもよいし、回路内部で生成される信号としてもよい。
【００９３】
次に、第１のパルス信号出力回路２００＿１〜第ｎのパルス信号出力回路２００＿ｎの具体的な構成に関して説明する。
【００９４】
第１のパルス信号出力回路２００＿１〜第ｎのパルス信号出力回路２００＿ｎの各々は、第１のトランジスタ２８１、第２のトランジスタ２８３、第３のトランジスタ１０５及び第４のトランジスタ１０７で構成される出力回路と、第５のトランジスタ２８５、第６のトランジスタ２８７及び第７のトランジスタ２８９で構成される第１の入力信号生成回路と、第８のトランジスタ２９０、第９のトランジスタ２９１、第１０のトランジスタ２９３及び第１１のトランジスタ２９５で構成される第２の入力信号生成回路と、を含む（図４（Ｃ）参照）。また、上記した第１の入力端子２１０〜第５の入力端子２５０に加え、第１の電源線３１０、第２の電源線３２０、第３の電源線３３０及び第４の電源線３４０から、第１のトランジスタ２８１〜第１１のトランジスタ２９５に電源電位が供給される。
【００９５】
出力回路の具体的な構成例は次の通りである。
【００９６】
第１のトランジスタ２８１の第１の端子と、第２のトランジスタ２８３の第１の端子とは電気的に接続され、第１の出力端子２６０として機能する。同様に、第３のトランジスタ１０５の第１の端子と、第４のトランジスタ１０７の第１の端子とは電気的に接続され、第２の出力端子２７０として機能する。そして、第１のトランジスタ２８１のゲート端子と、第３のトランジスタ１０５のゲート端子と、第１の入力信号生成回路の出力端子と、は電気的に接続される。また、第２のトランジスタ２８３のゲート端子と、第４のトランジスタ１０７のゲート端子と、第２の入力信号生成回路の出力端子と、は電気的に接続される。
【００９７】
第１のトランジスタ２８１の第２の端子には、第１のクロック信号が入力される。また、第１のトランジスタ２８１の第２の端子は、パルス信号出力回路の第１の入力端子２１０としても機能する。第２のトランジスタ２８３の第２の端子には、第１の電源線３１０を介して第２の低電位側電源電位（ＶＳＳ２）が供給され、第３のトランジスタ１０５の第２の端子は第３の電源線３３０を介して第１の高電位側電源電位（ＶＤＤ１）又はクロック信号（ＣＬＫ´）が供給され、第４のトランジスタ１０７の第２の端子には、第４の電源線３４０を介して第１の低電位側電源電位（ＶＳＳ１）が供給される。なお、本実施の形態において、ＶＳＳ１及びＶＤＤ１は、先の実施の形態で説明した第１の低電位側電源電位及び第１の高電位側電源電位であり、ＶＳＳ２は先の実施の形態で説明した第２の低電位側電源電位である。
【００９８】
第１の入力信号生成回路の具体的な構成例は次の通りである。
【００９９】
第５のトランジスタ２８５の第１の端子と、第６のトランジスタ２８７の第１の端子と、第７のトランジスタ２８９の第１の端子と、は電気的に接続される。また、第７のトランジスタ２８９の第２の端子は、第１の入力信号生成回路の出力端子として機能する。
【０１００】
第５のトランジスタ２８５の第２の端子には、第２の電源線３２０を介して第２の高電位側電源電位（ＶＤＤ２）が供給され、第６のトランジスタ２８７の第２の端子には、第１の電源線３１０を介してＶＳＳ２が与えられ、第５のトランジスタ２８５のゲート端子には、前段からのパルス信号（第１のパルス信号出力回路ではスタートパルス信号）が入力される。また、第５のトランジスタ２８５のゲート端子は、第１の入力信号生成回路の第１の入力端子として機能すると共に、パルス信号出力回路の第４の入力端子２４０としても機能する。第６のトランジスタ２８７のゲート端子には、第２の入力信号生成回路の出力信号が入力される。また、第６のトランジスタ２８７のゲート端子は、第１の入力信号生成回路の第２の入力端子として機能する。第７のトランジスタ２８９のゲート端子には第２の電源線３２０を介してＶＤＤ２が与えられる。なお、本実施の形態において、ＶＤＤ２は、先の実施の形態で説明した第２の高電位側電源電位である。
【０１０１】
本実施の形態では、第７のトランジスタ２８９を設けているが、第７のトランジスタ２８９を設けない構成としてもよい。第７のトランジスタ２８９を設ける場合には、ブートストラップ動作に起因して生じうる第５のトランジスタ２８５の第１の端子の電位上昇を抑制できる。つまり、第５のトランジスタ２８５のゲートとソースの間（又はゲートとドレインの間）に大きなバイアス電圧が加わることを防止できるため、第５のトランジスタ２８５の劣化を抑制することができる。
【０１０２】
第２の入力信号生成回路の具体的な構成例は次の通りである。
【０１０３】
第１１のトランジスタ２９５の第２の端子と、第９のトランジスタ２９１の第１の端子とは電気的に接続される。また、第９のトランジスタ２９１の第２の端子と、第８のトランジスタ２９０の第２の端子と、第１０のトランジスタ２９３の第１の端子とは電気的に接続されて第２の入力信号生成回路の出力端子として機能する。
【０１０４】
第８のトランジスタ２９０の第１の端子と、第１１のトランジスタ２９５の第１の端子には、第２の電源線３２０を介してＶＤＤ２が与えられる。第１０のトランジスタ２９３の第２の端子には、第１の電源線３１０を介してＶＳＳ２が与えられる。第８のトランジスタ２９０のゲート端子には２段後ろからのパルス信号が入力される。また、第８のトランジスタ２９０のゲート端子は、第２の入力信号生成回路の第１の入力端子として機能すると共に、パルス信号出力回路の第５の入力端子２５０としても機能する。第９のトランジスタ２９１のゲート端子には第２のクロック信号が入力される。また、第９のトランジスタ２９１のゲート端子は、第２の入力信号生成回路の第２の入力端子として機能すると共に、パルス信号出力回路の第２の入力端子２２０としても機能する。第１０のトランジスタ２９３のゲート端子には前段からのパルス信号（第１のパルス信号出力回路ではスタートパルス信号）が入力される。また、第１０のトランジスタ２９３のゲート端子は、第２の入力信号生成回路の第３の入力端子として機能すると共に、パルス信号出力回路の第４の入力端子２４０としても機能する。第１１のトランジスタ２９５のゲート端子には第３のクロック信号が入力される。また、第１１のトランジスタ２９５のゲート端子は、第２の入力信号生成回路の第４の入力端子として機能すると共に、パルス信号出力回路の第３の入力端子２３０としても機能する。
【０１０５】
なお、上記したパルス信号出力回路の各構成（出力回路、第１の入力信号生成回路、及び第２の入力信号生成回路の構成例など）は一例にすぎず、開示する発明がこれに限定されるものではない。
【０１０６】
本実施の形態の以下の説明では、図４（Ｃ）に示すパルス信号出力回路において第１のトランジスタ２８１のゲート端子と、第３のトランジスタ１０５のゲート端子と、第１の入力信号生成回路の出力端子と、の接続により構成されるノードを、ノードＡとする。また、第２のトランジスタ２８３のゲート端子と、第４のトランジスタ１０７のゲート端子と、第２の入力信号生成回路の出力端子と、の接続により構成されるノードを、ノードＢとする。
【０１０７】
上記ノードＡと第１の出力端子２６０との間には、ブートストラップ動作を好適に行うための容量素子を設けてもよい。また、上記ノードＢの電位を保持するために、ノードＢに電気的に接続された容量素子を設けてもよい。
【０１０８】
第１のトランジスタ２８１〜第１１のトランジスタ２９１には公知の半導体材料を用いて作製できるトランジスタを適用できる。ただし、第３のトランジスタ１０５及び第４のトランジスタ１０７においては、経時的にしきい値電圧が正方向に変動する特性を有するトランジスタとする。第１のトランジスタ２８１〜第１１のトランジスタ２９１には、酸化物半導体を用いるのが好適である。酸化物半導体を用いることにより、アモルファスシリコン半導体などと比較して、トランジスタのオフ電流を低減することができ、オン電流及び電界効果移動度を高めることができる。また、トランジスタの劣化を抑制することができる。これにより、消費電力が小さく、高速動作が可能で、動作の正確性が高められた電子回路が実現する。酸化物半導体を用いたトランジスタの作製方法については後の実施の形態において詳述するため、ここでは省略する。
【０１０９】
＜動作＞
次に、図４に示すシフトレジスタの動作について図５乃至図７を参照して説明する。具体的には、図５に示すタイミングチャート中の、第１の期間５１〜第６の期間５６の各期間における動作を、図６及び図７を用いて説明する。タイミングチャート中、ＣＬＫ１〜ＣＬＫ４はそれぞれクロック信号を示し、ＳＰ１は第１のスタートパルスを示し、ＯＵＴ１〜ＯＵＴ４は、第１のパルス信号出力回路２００＿１〜第４のパルス信号出力回路２００＿４の第２の出力端子からの出力を示し、ノードＡ及びノードＢはそれぞれノードＡ及びノードＢの電位を示し、ＳＲＯＵＴ１〜ＳＲＯＵＴ４は、第１のパルス信号出力回路２００＿１〜第４のパルス信号出力回路２００＿４の第１の出力端子からの出力を示す。
【０１１０】
なお、以下の説明において、第１のトランジスタ２８１〜第１１のトランジスタ２９５は、全てｎチャネル型のトランジスタであるものとする。また、図６及び図７において、トランジスタが実線で表現されている場合には、当該トランジスタが導通状態（オン状態）にあることを表し、破線で表現されている場合には、当該トランジスタが非導通状態（オフ状態）にあることを表すものとする。
【０１１１】
代表的に、第１のパルス信号出力回路２００＿１の動作について説明する。第１のパルス信号出力回路２００＿１の構成は、上記の通りである。また、入力される各信号、供給される各電位の関係も上記の通りである。なお、以下の説明では、各入力端子及び各電源線に与えられる高電位（Ｈレベル、Ｈ信号などとも呼ぶ）はＶＤＤ（ＶＤＤ１又はＶＤＤ２）とし、低電位（Ｌレベル、Ｌ信号などとも呼ぶ）はＶＳＳ（ＶＳＳ１又はＶＳＳ２）とする。
【０１１２】
第１の期間５１において、ＳＰ１がＨレベルであるから、第１のパルス信号出力回路２００＿１の第４の入力端子２４０として機能する第５のトランジスタ２８５のゲート端子と第１０のトランジスタ２９３のゲート端子に高電位が与えられ、第５のトランジスタ２８５と第１０のトランジスタ２９３は導通状態になる。第１の期間５１においてはＣＬＫ３もＨレベルであるため、第１１のトランジスタ２９５もオン状態となる。また、第７のトランジスタ２８９のゲート端子には高電位が与えられているため、第７のトランジスタ２８９もオン状態となる（図６（Ａ）参照）。
【０１１３】
第５のトランジスタ２８５と第７のトランジスタ２８９がオン状態となることにより、ノードＡの電位は上昇する。また、第１０のトランジスタ２９３がオン状態となることにより、ノードＢの電位は下降する。第５のトランジスタ２８５の第２の端子の電位はＶＤＤ２であるため、第５のトランジスタ２８５の第１の端子の電位は、第２の端子の電位から第５のトランジスタ２８５のしきい値電圧分低下した値（ＶＤＤ２−Ｖｔｈ２８５）となる。そして、第７のトランジスタ２８９のゲート端子の電位がＶＤＤ２であるため、第７のトランジスタ２８９のしきい値電圧Ｖｔｈ２８９がＶｔｈ２８５以上の場合には、ノードＡの電位は（ＶＤＤ２−Ｖｔｈ２８９）となって第７のトランジスタ２８９がオフ状態となる。一方、Ｖｔｈ２８９がＶｔｈ２８５未満の場合には、第７のトランジスタ２８９はオン状態を保ったまま、ノードＡの電位は（ＶＤＤ２−Ｖｔｈ２８５）まで上昇する。以下、第１の期間５１におけるノードＡの電位の到達点をＶＡＨとする。
【０１１４】
ノードＡの電位がＶＡＨになると、第１のトランジスタ２８１及び第３のトランジスタ１０５がオン状態となる。ここで、ＣＬＫ１はＬレベルであるため、第１の出力端子２６０からはＬレベルが出力される。一方で、第２の出力端子２７０からは、ＶＡＨに応じた信号Ｈ’が出力される。
【０１１５】
第２の期間５２においては、ＣＬＫ１がＬレベルからＨレベルに切り替わる。ここで、第１のトランジスタ２８１はオン状態であるため、第１の出力端子２６０の電位が上昇する。第１のトランジスタ２８１のゲート端子とソース端子（又はドレイン端子）との間には容量が存在し、これによってゲート端子とソース端子（又はドレイン端子）とが容量結合されているため、第１の出力端子２６０の電位の上昇と共に、浮遊状態であるノードＡの電位が上昇することになる（ブートストラップ動作）。ノードＡの電位は最終的にＶＤＤ＋Ｖｔｈ２８１より高くなり、第１の出力端子２６０の電位及び第２の出力端子２７０の電位はＶＤＤ１（Ｈレベル）となる（図５及び図６（Ｂ）参照）。
【０１１６】
また、第２の期間５２においては、第１０のトランジスタ２９３がオン状態であるため、ノードＢもＬレベルに維持されている。このため、第１の出力端子２６０がＬレベルからＨレベルに変化する際の、容量結合に起因するノードＢの電位変動を抑制し、これによる不具合の発生を防止できる。
【０１１７】
第３の期間５３においては、ＳＰ１がＬレベルとなり、第５のトランジスタ２８５と第１０のトランジスタ２９３がオフ状態となる。また、ＣＬＫ１がＨレベルに維持され、ノードＡの電位も変化しないため、第１の出力端子２６０及び第２の出力端子２７０からはＶＤＤ（Ｈレベル）が出力される（図６（Ｃ）参照）。なお、第３の期間５３ではノードＢが浮遊状態となるが、第１の出力端子２６０の電位も変化しないため、容量結合による不具合は無視できる程度である。
【０１１８】
第４の期間５４においては、ＣＬＫ１がＬレベルとなり、第１の出力端子２６０の電位が下降する。また、ＣＬＫ２及びＣＬＫ３がＨレベルとなるため、ノードＢの電位が短時間で上昇する。その結果、第２のトランジスタ２８３及び第４のトランジスタ１０７がオン状態となり、第１の出力端子２６０及び第２の出力端子２７０の電位が短時間で下降する（図７（Ａ）参照）。また、第６のトランジスタ２８７がオン状態となるので、ノードＡの電位がＬレベルとなる。これにより、第１のトランジスタ２８１及び第３のトランジスタ１０５がオフ状態となるので、第１の出力端子２６０及び第２の出力端子２７０の電位はＬレベルとなる。
【０１１９】
第５の期間５５においては、第５の入力端子２５０（つまりＳＲＯＵＴ３）がＨレベルを保持することにより、ノードＢの電位が保持される。このため、第２のトランジスタ２８３、第４のトランジスタ１０７及び第６のトランジスタ２８７のオン状態が保持されて、第１の出力端子２６０及び第２の出力端子２７０の電位がＬレベルに保持される（図７（Ｂ）参照）。
【０１２０】
第６の期間５６においては、第５の入力端子２５０（つまりＳＲＯＵＴ３）がＬレベルとなり、第８のトランジスタ２９０がオフ状態となる。このとき、ノードＢは、上述の電位を保持したまま浮遊状態となる。これにより、第２のトランジスタ２８３、第４のトランジスタ１０７及び第６のトランジスタ２８７のオン状態が継続する（図７（Ｃ）参照）。なお、ノードＢの電位は、通常、トランジスタのオフ電流等に起因して下降するが、十分にオフ電流が小さいトランジスタ（例えば、酸化物半導体を用いたトランジスタ）を適用する場合には、このような問題は生じない。また、ノードＢの電位の下降を緩和するために、容量素子を設けてもよい。
【０１２１】
なお、その後の期間において、ＣＬＫ２とＣＬＫ３とが共にＨレベルとなる場合には、第９のトランジスタ２９１と第１１のトランジスタ２９５がオン状態となり、定期的にノードＢに電位が与えられる。このため、オフ電流の比較的大きなトランジスタを用いる場合であっても、パルス信号出力回路の誤動作を防止できる。
【０１２２】
本実施の形態において示すシフトレジスタ及びパルス信号出力回路では、第１のトランジスタ２８１にはクロック信号を与え、第３のトランジスタ１０５にはＶＤＤ１又はクロック信号（ＣＬＫ´）を与えている。第２の出力端子２７０は、例えば表示装置などでは、各画素に信号を出力する端子となる。つまり、第２の出力端子２７０には、電気素子が多数付加されることがあり、十分な電流駆動能力が必要になる。このため、第２の出力端子２７０を構成するトランジスタ（ここでは、第３のトランジスタ１０５）のサイズ（具体的にはチャネル幅Ｗ、又はチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ）を大きくする必要が生じるが、このような状況では、クロック信号の入力による消費電力は無視できない大きさとなってしまう。そこで、第２の出力端子２７０を構成するトランジスタには、クロック信号に代えて固定電位（ＶＤＤ１）を与えることで、クロック信号（ＣＬＫ´）の入力によるトランジスタの充放電を行わない構成とすることができる。これによって、消費電力を十分に抑制することができる。本実施の形態において示した本発明の一態様に係るパルス信号出力回路は、図示していないが、参照回路及び電源出力回路を有するものである。第３のトランジスタ１０５及び第４のトランジスタ１０７は経時的にしきい値電圧が正方向に変動するため、ＶＤＤ１及びＶＳＳ１は一定とし、ＶＤＤ２及びＶＳＳ２は第３のトランジスタ１０５及び第４のトランジスタ１０７のしきい値電圧に相当する電位分高くすることで、第３のトランジスタ１０５及び第４のトランジスタ１０７の電流供給能力の低下を抑制することができ、動作の安定化を図ることができる。また、第３のトランジスタ１０５及び第４のトランジスタ１０７のサイズを大きくする必要がないため低消費電力化を実施できる。
【０１２３】
また、第３のトランジスタ１０５にＶＤＤ１を与えることにより、第２の出力端子２７０には電源からの電位が供給されることになるため、十分な充電能力を確保することができる。これらの効果は、パルス信号出力回路の出力端子に電気素子が多数付加されるような状況や、駆動周波数が高くなる状況において、特に有効である。これによって、大きな負荷がかかる場合においても高速動作が実現可能である。また、負荷に起因する動作の不具合を低減し、動作の安定化を図ることができる。
【０１２４】
なお、本実施の形態において示すシフトレジスタは、第ｍのパルス信号出力回路から出力されるパルスと第（ｍ＋１）のパルス信号出力回路から出力されるパルスが半分重なる駆動方法を採用している。このため、当該駆動方法を採用しない場合と比較して、配線の充電に使用できる時間を長くすることができる。つまり、当該駆動方法によって、大きな負荷に耐え、高い周波数で動作するパルス信号出力回路が提供できる。
【０１２５】
以上より、本発明の一態様に係るパルス信号出力回路は、パルス信号を出力する出力回路に含まれるトランジスタのしきい値電圧が経時的に変化しても、安定してパルス信号を出力することができる。また、参照回路及び電源出力回路を設けることで、パルス信号出力回路の低消費電力化を実施できる。また、参照回路及び電源出力回路を設けることで、経時変化に強くより寿命の長いパルス信号出力回路を実施することができる。
【０１２６】
（実施の形態４）
本実施の形態では、本発明の一態様に係るパルス信号出力回路を構成するトランジスタに適用可能なトランジスタについて説明する。特に、パルス信号出力回路１００に含まれる出力回路１０９を構成するトランジスタ１０５及びトランジスタ１０７について説明する。
【０１２７】
図８（Ａ）乃至図８（Ｃ）に、パルス信号出力回路が有するトランジスタ１０５及びトランジスタ１０７に適用可能なトランジスタ５０の上面図及び断面図を示す。図８（Ａ）はトランジスタ５０の上面図であり、図８（Ｂ）は、図８（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図８（Ｃ）は、図８（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図８（Ａ）では、明瞭化のため、基板１１、下地絶縁膜１３、トランジスタ５０の構成要素の一部（例えば、ゲート絶縁膜１８）、絶縁膜２３、絶縁膜２４などを省略している。
【０１２８】
図８（Ｂ）及び図８（Ｃ）に示すトランジスタ５０は、下地絶縁膜１３上に形成されるゲート電極１５とを有する。また、下地絶縁膜１３及びゲート電極１５上に形成されるゲート絶縁膜１８と、ゲート絶縁膜１８を介して、ゲート電極１５と重なる酸化物半導体膜２０と、酸化物半導体膜２０に接する一対の電極２１とを有する。また、ゲート絶縁膜１８、酸化物半導体膜２０、及び一対の電極２１上には、絶縁膜２３及び絶縁膜２４で構成される保護膜２５が形成される。
【０１２９】
本実施の形態に示すトランジスタ５０において、酸化物半導体膜２０に接するように、絶縁膜２３が形成されている。絶縁膜２３は、酸素が拡散する酸化絶縁膜である。なお、ここでの酸素の拡散とは、絶縁膜２３を通過して酸化物半導体膜２０に酸素が移動することのほか、絶縁膜２３に留まる酸素の移動も含まれる。
【０１３０】
絶縁膜２３上に設けられる絶縁膜２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜であるため、絶縁膜２３として酸素が拡散する酸化絶縁膜を形成すると、絶縁膜２３上に設けられる絶縁膜２４から放出される酸素を、絶縁膜２３を介して酸化物半導体膜２０に拡散させることができる。
【０１３１】
絶縁膜２３としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
【０１３２】
絶縁膜２３に接するように絶縁膜２４が形成されている。絶縁膜２４は化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜である。
【０１３３】
絶縁膜２４としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
【０１３４】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜は、加熱処理により酸素の一部が脱離する酸化絶縁膜である。このため、絶縁膜２４として、加熱処理により酸素の一部が脱離する酸化絶縁膜を絶縁膜２３上に設けることで、酸化物半導体膜２０に酸素を拡散させ、酸化物半導体膜２０に含まれる酸素欠損を補填することが可能である。例えば、基板１１を加熱処理しながら絶縁膜２４を絶縁膜２３上に形成することで、酸化物半導体膜２０に酸素を拡散させ、酸化物半導体膜２０に含まれる酸素欠損を補填することが可能である。他には、絶縁膜２３上に絶縁膜２４を形成した後加熱処理することより、酸素を酸化物半導体膜２０に拡散させ、酸化物半導体膜２０に含まれる酸素欠損を補填することが可能である。この結果、酸化物半導体膜に含まれる酸素欠損量を低減することができる。
【０１３５】
酸化物半導体膜２０のバックチャネル（酸化物半導体膜２０において、ゲート電極１５と対向する面と反対側の面）に、酸素が拡散する酸化絶縁膜を介して、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を設けることで、酸化物半導体膜２０のバックチャネル側に酸素を拡散させることが可能であり、当該領域の酸素欠損を低減することができる。このような構造を有するトランジスタ５０は、ＢＴストレス試験及び光ＢＴストレス試験によってしきい値電圧がプラス方向に変動する特性を有する。当該変動量（ΔＶｔｈ）は小さいほうが好ましい。例えば、当該変動量（ΔＶｔｈ）が２．５Ｖ以下、好ましくは１．５Ｖ以下である。本発明の一態様に係るパルス信号出力回路は、供給する電源電圧が経時的に大きくなるため、当該変動量が大きいほど当該供給する電源電圧は大きくなり、パルス信号出力回路全体の消費電力が増大する。そこで、本実施の形態で説明するトランジスタを本発明の一態様に係るパルス信号出力回路に用いることで、電源電圧の増大量を抑えることができ、本発明の一態様に係るパルス信号出力回路の消費電力の増加を抑制できる。
【０１３６】
なお、絶縁膜２４の形成工程において、酸化物半導体膜２０にダメージが入らない場合は、絶縁膜２３を設けず、加熱により酸素の一部が脱離する酸化絶縁膜である絶縁膜２４のみを保護膜として設けてもよい。
【０１３７】
さらに、絶縁膜２４上に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜２０からの酸素の外部への拡散と、外部から酸化物半導体膜２０への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１３８】
ここで、本実施の形態で説明するトランジスタにおけるＢＴストレス試験及び光ＢＴストレス試験、並びに当該トランジスタの電気特性を、図８（Ｄ）を用いて説明する。
【０１３９】
ＢＴストレス試験は加速試験の一種であり、長期間駆動させることによって起こるトランジスタの特性変化（即ち、経年変化）を、短時間で評価することができる。特に、ＢＴストレス試験前後におけるトランジスタのしきい値電圧の変動量は、信頼性を調べるための重要な指標となる。ＢＴストレス試験前後において、しきい値電圧の変動量が少ないほど、信頼性が高いトランジスタであるといえる。
【０１４０】
次に、具体的なＢＴストレス試験方法について説明する。はじめに、トランジスタの初期特性を測定する。次に、トランジスタが形成されている基板の温度（基板温度）を一定に維持し、トランジスタのソース及びドレインとして機能する一対の電極を同電位とし、ソース及びドレインとして機能する一対の電極とは異なる電位をゲート電極に一定時間印加する。基板温度は、試験目的に応じて適宜設定すればよい。次に、基板の温度を、初期特性を測定したときと同様の温度とし、トランジスタの電気特性を測定する。この結果、初期特性におけるしきい値電圧、及びＢＴストレス試験後の電気特性におけるしきい値電圧の差を、しきい値電圧の変動量として得ることができる。
【０１４１】
なお、ゲート電極に印加する電位がソース及びドレインの電位よりも高い場合をプラスＢＴストレス試験といい、ゲート電極に印加する電位がソース及びドレインの電位よりも低い場合をマイナスＢＴストレス試験という。また、光を照射しながらＢＴストレス試験を行うことを光ＢＴストレス試験という。光が照射され、且つゲート電極に印加する電位がソース及びドレインの電位よりも高い場合を光プラスＢＴストレス試験といい、光が照射され、且つゲート電極に印加する電位がソース及びドレインの電位よりも低い場合を光マイナスＢＴストレス試験という。
【０１４２】
ＢＴストレス試験の試験強度は、基板温度、ゲート絶縁膜に加えられる電界強度、及び電界印加時間により決定することができる。ゲート絶縁膜に加えられる電界強度は、ゲートと、ソース及びドレインとの電位差をゲート絶縁膜の厚さで除して決定される。例えば、厚さが１００ｎｍのゲート絶縁膜に印加する電界強度を３ＭＶ／ｃｍとしたい場合は、ゲートと、ソース及びドレインとの電位差を３０Ｖとすればよい。
【０１４３】
図８（Ｄ）はトランジスタの電気特性を示す図であり、横軸がゲート電圧、縦軸がドレイン電流である。トランジスタの初期特性が破線４１であり、ＢＴストレス試験後の電気特性が実線４３である。本実施の形態に示すトランジスタは、破線４１及び実線４３におけるしきい値電圧の変動量がプラスである特性を有し、該変動量が２．５Ｖ以下、好ましくは１．５Ｖ以下である。このため、本実施の形態に示すトランジスタは、ＢＴストレス試験後の電気特性において、しきい値電圧がマイナスシフトしない。即ち、本実施の形態に示すトランジスタは長期間駆動させてもノーマリーオフ特性を維持する。別言すると、本実施の形態に示すトランジスタは長時間駆動させてもノーマリーオン特性にはならない。従って、本実施の形態に示すトランジスタを用いることで、本発明の一態様に係るパルス信号出力回路を作製することができる。また、本実施の形態に示すトランジスタはしきい値電圧の変動量が少ない。この結果、本実施の形態に示すトランジスタは信頼性が高いことが分かる。例えば、本実施の形態に示すトランジスタは、先の実施の形態に示したパルス信号出力回路１００の出力回路１０９に含まれるトランジスタ１０５及びトランジスタ１０７だけではなく、第１の入力信号生成回路１０１及び第２の入力信号生成回路１０３に含まれるトランジスタに適用することができる。
【０１４４】
なお、酸化物半導体膜を有するトランジスタはｎチャネル型トランジスタであるため、本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすことができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタを、ノーマリーオン特性を有するトランジスタと定義する。
【０１４５】
以下に、トランジスタ５０の他の構成の詳細について説明する。
【０１４６】
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１１として用いてもよい。
【０１４７】
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、下地絶縁膜１３及びトランジスタ５０を形成してもよい。又は、基板１１と下地絶縁膜１３の間に剥離層を設けてもよい。剥離層は、その上にパルス信号出力回路を一部若しくは全部完成させた後、基板１１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ５０は耐熱性の劣る基板や可撓性の基板にも転載できる。
【０１４８】
下地絶縁膜１３としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁膜１３として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板１１から酸化物半導体膜２０へ、不純物、代表的にはアルカリ金属、水、水素等が拡散することを抑制できる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
【０１４９】
ゲート電極１５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一又は複数から選択された金属元素を用いてもよい。また、ゲート電極１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜又は窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、又は複数組み合わせた合金膜、若しくは窒化膜を用いてもよい。
【０１５０】
また、ゲート電極１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１５１】
また、ゲート電極１５とゲート絶縁膜１８との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタのしきい値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも酸化物半導体膜２０より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
【０１５２】
ゲート絶縁膜１８は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウム又はＧａ−Ｚｎ系金属酸化物などを用いればよく、積層又は単層で設ける。また、ゲート絶縁膜１８として、加熱により酸素が脱離する酸化絶縁物を用いてもよい。ゲート絶縁膜１８に加熱により酸素が脱離する膜を用いることで、酸化物半導体膜２０及びゲート絶縁膜１８の界面における界面準位を低減することが可能であり、電気特性の劣化の少ないトランジスタを得ることができる。また、ゲート絶縁膜１８のゲート電極１５側に、酸素、水素、水等のブロッキング効果を有する絶縁膜を設けることで、酸化物半導体膜２０からの酸素の外部への拡散と、外部から酸化物半導体膜２０への水素、水等の侵入を防ぐことができる。酸素、水素、水等のブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
【０１５３】
また、ゲート絶縁膜１８として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
【０１５４】
ゲート絶縁膜１８の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
【０１５５】
酸化物半導体膜２０に用いる酸化物半導体は、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。又は、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーの一又は複数を有することが好ましい。
【０１５６】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【０１５７】
例えば、酸化物半導体として、一元系金属酸化物である酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、Ｉｎ−Ｗ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。
【０１５８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１５９】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１６０】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、若しくはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いることができる。若しくはＩｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）、若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。なお、金属酸化物の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０１６１】
しかし、これらに限られず、必要とする半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性及び電気特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１６２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【０１６３】
また、酸化物半導体膜２０に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０１６４】
また、酸化物半導体膜２０は、非晶質構造、単結晶構造、又は多結晶構造の膜であってもよい。
【０１６５】
また、酸化物半導体膜２０として、結晶部を有するＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）膜を用いてもよい。
【０１６６】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１６７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えばｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１６８】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
【０１６９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、又は成膜後に加熱処理などの結晶化処理を行うったときに形成される。従って、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向となる。
【０１７０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは信頼性が高い。
【０１７１】
また、酸化物半導体膜２０は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜２０を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い、第２の酸化物半導体膜に第１の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金属酸化物を用いてもよい。
【０１７２】
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【０１７３】
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
【０１７４】
また、酸化物半導体膜２０を三層構造とし、第１の酸化物半導体膜〜第３の酸化物半導体膜の構成元素を同一とし、且つそれぞれの組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。
【０１７５】
Ｇａ及びＺｎよりＩｎの原子数比が小さい酸化物半導体膜、代表的には原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜は、Ｇａ及びＺｎよりＩｎの原子数比が大きい酸化物半導体膜、代表的には第２の酸化物半導体膜、並びにＧａ、Ｚｎ、及びＩｎの原子数比が同じ酸化物半導体膜、代表的には第３の酸化物半導体膜と比較して、絶縁性が高い。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜が非晶質構造であると、さらに絶縁性が高まる。このため、第２の酸化物半導体膜及び第３の酸化物半導体膜の一部がチャネル領域として機能し、第１の酸化物半導体膜はゲート絶縁膜として機能する。
【０１７６】
また、第１の酸化物半導体膜〜第３の酸化物半導体膜の構成元素は同一であるため、第１の酸化物半導体膜は、第２の酸化物半導体膜との界面におけるトラップ準位が少ない。このため、酸化物半導体膜２０を上記構造とすることで、トランジスタの経時変化や光ＢＴストレス試験によるしきい値電圧の変動量を低減することができる。
【０１７７】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
【０１７８】
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度及び信頼性をさらに高めることが可能となる。
【０１７９】
また、第１の酸化物半導体膜乃至第３の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、微結晶酸化物半導体、又はＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜乃至第２の酸化物半導体膜のいずれか一に非晶質酸化物半導体を適用すると、酸化物半導体膜２０の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【０１８０】
酸化物半導体膜２０の厚さは、１ｎｍ以上１００ｎｍ以下、更に好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とすることが好ましい。
【０１８１】
酸化物半導体膜２０において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られるアルカリ金属又はアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
【０１８２】
酸化物半導体膜２０において、二次イオン質量分析法により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
【０１８３】
酸化物半導体膜２０に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（若しくは酸素が脱理した部分）には欠損が形成されてしまう。また、水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の水素濃度を低減することが好ましい。このため、水素をできるだけ除去し、高純度化させた酸化物半導体膜をチャネル領域とすることにより、しきい値電圧のマイナスシフトを低減することができ、またトランジスタのソース及びドレインにおけるリーク電流を、代表的には、オフ電流を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能であり、トランジスタの電気特性を向上させることができる。
【０１８４】
酸化物半導体膜２０には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【０１８５】
一対の電極２１は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、又はタングステンからなる単体金属、又はこれを主成分とする合金を単層構造又は積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
【０１８６】
次に、図８に示すトランジスタ５０の作製方法について、図９を用いて説明する。
【０１８７】
図９（Ａ）に示すように、基板１１上に下地絶縁膜１３及びゲート電極１５を形成し、ゲート電極１５上にゲート絶縁膜１８を形成する。
【０１８８】
下地絶縁膜１３は、スパッタリング法、ＣＶＤ法等により形成する。ここでは、厚さ１００ｎｍの酸化窒化シリコン膜をＣＶＤ法により形成する。
【０１８９】
ゲート電極１５の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、ゲート電極１５を形成する。この後、マスクを除去する。
【０１９０】
なお、ゲート電極１５は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
【０１９１】
ここでは、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜をドライエッチングして、ゲート電極１５を形成する。
【０１９２】
ゲート絶縁膜１８は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
【０１９３】
ゲート絶縁膜１８として酸化シリコン膜、酸化窒化シリコン膜、又は窒化酸化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０１９４】
また、ゲート絶縁膜１８として窒化シリコン膜を形成する場合、２段階の形成方法を用いることが好ましい。はじめに、シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマＣＶＤ法により、欠陥の少ない第１の窒化シリコン膜を形成する。次に、原料ガスを、シラン及び窒素の混合ガスに切り替えて、水素濃度が少なく、且つ水素をブロッキングすることが可能な第２の窒化シリコン膜を成膜する。このような形成方法により、ゲート絶縁膜１８として、欠陥が少なく、且つ水素ブロッキング性を有する窒化シリコン膜を形成することができる。
【０１９５】
また、ゲート絶縁膜１８として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
【０１９６】
次に、図９（Ｂ）に示すように、ゲート絶縁膜１８上に酸化物半導体膜１９を形成する。
【０１９７】
酸化物半導体膜１９の形成方法について以下に説明する。ゲート絶縁膜１８上にスパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等により酸化物半導体膜を形成する。次に、酸化物半導体膜上にフォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図９（Ｂ）に示すように、ゲート絶縁膜１８上であって、ゲート電極１５の一部と重なるように素子分離された酸化物半導体膜１９を形成する。この後、マスクを除去する。
【０１９８】
また、酸化物半導体膜１９として印刷法を用いることで、素子分離された酸化物半導体膜１９を直接形成することができる。
【０１９９】
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０２００】
スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
【０２０１】
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
【０２０２】
ＣＡＡＣ−ＯＳ膜を形成するためのターゲットとしては、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用いることができる。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、スパッタリング用ターゲットの結晶状態が基板に転写され、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０２０３】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０２０４】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０２０５】
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、平らな面が基板に付着する。
【０２０６】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０２０７】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【０２０８】
ＩｎＯｘ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定の比率で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定の比率は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０２０９】
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化又は脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０２１０】
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、又は窒素を含む不活性ガス雰囲気で行う。又は、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分〜２４時間とする。
【０２１１】
酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜２０において、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０２１２】
ここでは、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングすることで、酸化物半導体膜１９を形成する。
【０２１３】
次に、図９（Ｃ）に示すように、一対の電極２１を形成する。
【０２１４】
一対の電極２１の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、一対の電極２１を形成する。この後、マスクを除去する。
【０２１５】
ここでは、スパッタリング法により、厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチタン膜を順に積層する。次に、チタン膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜、アルミニウム膜、及びチタン膜をドライエッチングして、一対の電極２１を形成する。
【０２１６】
なお、一対の電極２１を形成した後、エッチング残渣を除去するため、洗浄処理をすることが好ましい。この洗浄処理を行うことで、一対の電極２１の短絡を抑制することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、希フッ酸、シュウ酸、リン酸などの酸性の溶液、又は水を用いて行うことができる。
【０２１７】
次に、図９（Ｃ）に示すように、酸化物半導体膜１９を酸化雰囲気で発生させたプラズマに曝し、酸化物半導体膜１９に酸素２２を供給して、図９（Ｄ）に示す酸化物半導体膜２０を形成してもよい。酸化雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の雰囲気がある。さらに、プラズマ処理において、基板１１が搭載される下部電極にバイアスを印加しない状態で発生したプラズマに酸化物半導体膜１９を曝すことが好ましい。この結果、酸化物半導体膜１９にダメージを与えず、且つ酸素を供給することが可能であり、酸化物半導体膜２０に含まれる酸素欠損量を低減することができる。
【０２１８】
ここでは、プラズマＣＶＤ装置の処理室に一酸化二窒素を導入し、処理室に設けられる上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して発生させた酸素プラズマに酸化物半導体膜１９を曝し、酸化物半導体膜２０を形成する。
【０２１９】
酸化物半導体膜１９の表面を酸化雰囲気で発生させたプラズマに曝すことで、酸化物半導体膜１９に酸素を供給することが可能であり、酸化物半導体膜に含まれる酸素欠損量を低減することができる。また、エッチング処理により酸化物半導体膜１９の表面に残存する不純物、例えば、フッ素、塩素等のハロゲン等を除去することができる。
【０２２０】
次に、酸化物半導体膜２０及び一対の電極２１上に、絶縁膜２３を形成する。次に、絶縁膜２３上に絶縁膜２４を形成する。このとき、上記プラズマ処理によって酸化物半導体膜２０を形成した後、大気に曝すことなく絶縁膜２３を形成することで、酸化物半導体膜２０及び絶縁膜２３の界面における不純物濃度を低減することが可能である。
【０２２１】
また、絶縁膜２３を形成した後、大気に曝すことなく、連続的に絶縁膜２４を形成することが好ましい。絶縁膜２３を形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜２４を連続的に形成することで、絶縁膜２３、及び絶縁膜２４における界面の不純物濃度を低減することができると共に、絶縁膜２４に含まれる酸素を酸化物半導体膜２０に拡散することが可能であり、酸化物半導体膜２０の酸素欠損量を低減することができる。
【０２２２】
プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を３０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜２３として酸化シリコン膜又は酸化窒化シリコン膜を形成する。
【０２２３】
絶縁膜２３の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０２２４】
上記条件を用いることで、絶縁膜２３として酸素が拡散する酸化絶縁膜を形成することができる。また、絶縁膜２３を設けることで、後に形成する絶縁膜２４の形成工程において、酸化物半導体膜２０へのダメージ低減が可能である。
【０２２５】
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶縁膜２３に含まれる水素含有量を低減することが可能である。この結果、酸化物半導体膜２０に混入する水素量を低減できるため、トランジスタのしきい値電圧のマイナスシフトを抑制することができると共に、トランジスタのソース及びドレインにおけるリーク電流を、代表的には、オフ電流を数ｙＡ／μｍ〜数ｚＡ／μｍにまで低減することが可能であり、トランジスタの電気特性を向上させることができる。
【０２２６】
ここでは、絶縁膜２３として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ１０ｎｍの酸化窒化シリコン膜を形成する。当該条件により、酸素が拡散する酸化窒化シリコン膜を形成することができる。
【０２２７】
絶縁膜２４は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２５０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜又は酸化窒化シリコン膜を形成する。
【０２２８】
絶縁膜２４の成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜２４中における酸素含有量が化学量論比よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。また、酸化物半導体膜２０上に絶縁膜２３が設けられている。このため、絶縁膜２４の形成工程において、絶縁膜２３が酸化物半導体膜２０の保護膜となる。この結果、酸化物半導体膜２０へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜２４を形成することができる。
【０２２９】
ここでは、絶縁膜２４として、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。なお、本実施の形態で用いたプラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．２５Ｗ／ｃｍ２である。
【０２３０】
なお、絶縁膜２４として、スパッタリング法を用いて形成してもよい。例えば、基板１１の温度を室温以上３００℃以下とし、希ガス（代表的にはアルゴン）、酸素、又は希ガス（代表的にはアルゴン）及び酸素の混合ガスをスパッタリングガスとして用い、ターゲットとして酸化シリコンターゲット又はシリコンターゲットを用いることで、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。
【０２３１】
次に、加熱処理を行う。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０２３２】
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
【０２３３】
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、又は希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、又は希ガスに水素、水等が含まれないことが好ましい。
【０２３４】
ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
【０２３５】
以上の工程により、ＢＴストレス試験及び光ＢＴストレス試験によってしきい値電圧がプラス方向に変動する特性を有するトランジスタを作製することができる。当該トランジスタを用いることで、本発明の一態様に係るパルス信号出力回路を作製することができる。
【０２３６】
なお、本実施の形態に示す構成及び方法などは、他の実施の形態及び実施例に示す構成及び方法などと適宜組み合わせて用いることができる。
【０２３７】
（実施の形態５）
本実施の形態では、実施の形態４と異なる構造のトランジスタについて、図１０を用いて説明する。本実施の形態に示すトランジスタ７０は、酸化物半導体膜を介して対向する複数のゲート電極を有することを特徴とする。
【０２３８】
図１０に示すトランジスタ７０は、基板１１上に設けられる下地絶縁膜１３と、下地絶縁膜１３上に形成されるゲート電極１５とを有する。また、下地絶縁膜１３及びゲート電極１５上に形成されるゲート絶縁膜１８と、ゲート絶縁膜１８を介して、ゲート電極１５と重なる酸化物半導体膜２０と、酸化物半導体膜２０に接する一対の電極２１と、を有する。また、ゲート絶縁膜１８、酸化物半導体膜２０、及び一対の電極２１上には、絶縁膜２３及び絶縁膜２４で構成される保護膜２５が形成される。また、保護膜２５を介して酸化物半導体膜２０と重畳するゲート電極６１を有する。
【０２３９】
ゲート電極６１は、実施の形態４に示すゲート電極１５と同様に形成することができる。
【０２４０】
本実施の形態に示すトランジスタ７０は、酸化物半導体膜２０を介して対向するゲート電極１５及びゲート電極６１を有する。ゲート電極１５とゲート電極６１に異なる電位を印加することで、トランジスタ７０のしきい値電圧を制御し、好ましくは、しきい値電圧のマイナスシフトを抑制することができる。又は、ゲート電極１５及びゲート電極６１に同電位を印加することで、トランジスタ７０のオン電流を増加させることができる。また、酸化雰囲気で発生したプラズマに表面が曝された酸化物半導体膜２０と、当該プラズマ処理の後連続的に形成された絶縁膜２３を有することで、酸化物半導体膜２０及びゲート電極６１の間における不純物を低減することが可能であり、トランジスタ７０のしきい値電圧のばらつきを低減することができる。また、酸素欠損量が低減された酸化物半導体膜２０を用いることで、しきい値電圧のマイナスシフトを抑制したトランジスタとなる。また、本実施の形態に示すトランジスタ７０は、実施の形態４に示すトランジスタ５０と同様に、ＢＴストレス試験及び光ＢＴストレス試験によってしきい値電圧がプラス方向に変動する特性を有するトランジスタを作製することができる。当該トランジスタを用いることで、本発明の一態様に係るパルス信号出力回路を作製することができる。
【０２４１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０２４２】
（実施の形態６）
先の実施の形態で説明した本発明の一態様に係るシフトレジスタを用いて、表示機能を有する半導体装置（表示装置ともいう。）を作製することができる。また、駆動回路の一部又は全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【０２４３】
表示装置に用いる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）を適用することができる。発光素子は、電流又は電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどが含まれる。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も適用することができる。
【０２４４】
図１１（Ａ）において、第１の基板１２１０上に設けられた画素部１２０２を囲むようにして、シール材１２０５が設けられ、第２の基板１２０４によって封止されている。図１１（Ａ）においては、第１の基板１２１０上のシール材１２０５によって囲まれている領域とは異なる領域に、別途用意された基板上に走査線駆動回路１２０１、信号線駆動回路１２００が実装されている。また別途形成された信号線駆動回路１２００と、走査線駆動回路１２０１又は画素部１２０２に与えられる各種信号及び電位は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）１２１８ａ、ＦＰＣ１２１８ｂから供給されている。
【０２４５】
図１１（Ｂ）及び図１１（Ｃ）において、第１の基板１２１０上に設けられた画素部１２０２と、走査線駆動回路１２０１とを囲むようにして、シール材１２０５が設けられている。また画素部１２０２と、走査線駆動回路１２０１の上に第２の基板１２０４が設けられている。よって画素部１２０２と、走査線駆動回路１２０１とは、第１の基板１２１０とシール材１２０５と第２の基板１２０４とによって、表示素子と共に封止されている。図１１（Ｂ）及び図１１（Ｃ）においては、第１の基板１２１０上のシール材１２０５によって囲まれている領域とは異なる領域に、別途用意された基板上に信号線駆動回路１２００が実装されている。図１１（Ｂ）及び図１１（Ｃ）においては、別途形成された信号線駆動回路１２００と、走査線駆動回路１２０１又は画素部１２０２に与えられる各種信号及び電位は、ＦＰＣ１２１８から供給されている。
【０２４６】
また、図１１（Ｂ）及び図１１（Ｃ）においては、信号線駆動回路１２００を別途形成し、第１の基板１２１０に実装している例を示しているが、この構成に限定されない。走査線駆動回路を別途形成して実装してもよいし、信号線駆動回路の一部又は走査線駆動回路の一部のみを別途形成して実装してもよい。
【０２４７】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方法などを用いることができる。図１１（Ａ）は、ＣＯＧ方法により信号線駆動回路１２００、走査線駆動回路１２０１を実装する例であり、図１１（Ｂ）は、ＣＯＧ方法により信号線駆動回路１２００を実装する例であり、図１１（Ｃ）は、ＴＡＢ方法により信号線駆動回路１２００を実装する例である。
【０２４８】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。
【０２４９】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、若しくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ若しくはＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、又は表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０２５０】
また、第１の基板１２１０上に設けられた画素部１２０２は、トランジスタを複数有しており、該トランジスタとして、公知の半導体材料を用いて作製できるトランジスタを適用できる。例えば、酸化物半導体を用いて作製するトランジスタが好適である。
【０２５１】
表示装置に含まれる表示素子として、エレクトロルミネッセンスを利用する発光素子を適用することができる。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０２５２】
有機ＥＬ素子では、発光素子に電圧を印加することにより、一対の電極から電子及び正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。当該メカニズムから、このような発光素子は電流励起型の発光素子と呼ばれる。
【０２５３】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
【０２５４】
表示素子として、液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０２５５】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を液晶層に用いると良い。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理が不要となる。このため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。よって液晶表示装置の生産性を向上させることが可能となる。
【０２５６】
また、液晶材料の固有抵抗は、１×１０９Ω・ｃｍ以上であり、好ましくは１×１０１１Ω・ｃｍ以上であり、さらに好ましくは１×１０１２Ω・ｃｍ以上である。なお、本明細書における固有抵抗の値は、２０℃で測定した値とする。
【０２５７】
液晶表示装置に設けられる保持容量の大きさは、画素部に配置されるトランジスタのリーク電流等を考慮して、所定の期間の間電荷を保持できるように設定される。保持容量の大きさは、トランジスタのオフ電流等を考慮して設定すればよい。
【０２５８】
液晶表示装置には、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いる。
【０２５９】
また、ノーマリーブラック型の液晶表示装置、例えば垂直配向（ＶＡ）モードを採用した透過型の液晶表示装置としてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶモードなどを用いることができる。
【０２６０】
また、ＶＡ型の液晶表示装置にも適用することができる。ＶＡ型の液晶表示装置とは、液晶表示パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化若しくはマルチドメイン設計といわれる方法を用いることができる。
【０２６１】
また、本実施の形態で説明する表示装置は、ブラックマトリクス（遮光層）、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けることができる。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【０２６２】
また、画素部における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明は、カラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
【０２６３】
ここで、液晶表示装置において、液晶素子はスイッチング素子と電気的に接続されている画素電極と対向電極との間に液晶が設けられている素子といえる。当該対向電極は画素部全てにおいて同電位とすることが多い。そのため、当該対向電極は共通電極又はコモン電極ともいう。そして、当該対向電極は駆動回路などの周辺回路によって電位操作されている。そして、対向電極の電位は、実際に画素電極に印加される信号線の電位に合わせて調整する。実際に画素電極に印加される信号線の電位が変化してしまう場合、表示画面に不具合が生じる恐れがあるため、画素電極の電位振幅の中心に一致するように対向電極の電位を最適化することが好ましい。そこで、対向電極を、駆動回路部（走査線駆動回路及び信号線駆動回路）に設けられる第１の対向電極と、画素部に設けられる第２の対向電極とに分けて、それぞれ異なる電位を供給できるような構成を有する液晶表示装置について説明する。
【０２６４】
図１２（Ａ）に、当該液晶表示装置の上面図を示す。図１２（Ａ）は、図１１（Ａ）乃至図１１（Ｃ）に示した液晶表示装置において、第１の基板１２１０にＦＰＣ１２１８を貼り付ける前の液晶表示装置の上面図である。図１２（Ｂ）は、導電粒子と接続配線の接続領域を示す図１２（Ａ）の一点鎖線Ｅ−Ｆの断面図を示し、図１２（Ｃ）は画素部と接続配線の接続領域を示す図１２（Ａ）の一点鎖線Ｇ−Ｈの断面図を示す。
【０２６５】
当該液晶表示装置は、スイッチング素子と電気的に接続されている画素電極が形成された第１の基板１２１０と第１の対向電極１２９１、第２の対向電極１２９２が形成された第２の基板１２０４とがシール材１２０５により貼り合わされており、シール材１２０５の内部に液晶１２８０が充填されている。第１の基板１２１０上には信号線駆動回路１２００、走査線駆動回路１２０１、及び画素電極がマトリクス状に形成された画素部１２０２が設けられている。
【０２６６】
駆動回路部に設けられる第２の対向電極１２９２は、第１の対向電極１２９１と異なる電位である。画素部１２０２に設けられる第１の対向電極１２９１、及び駆動回路部に設けられる第２の対向電極１２９２にはそれぞれ異なる電位を供給することができる。
【０２６７】
画素電極に印加される電位差（電圧）は、スイッチング素子を介して印加されるため、実際にスイッチング素子に接続される配線に与えられる電位より数ボルト低い可能性がある。よって、第１の対向電極１２９１に印加する電位差（電圧）もその差分を考慮して、供給する電位差（電圧）を設定することが好ましい。
【０２６８】
駆動回路部として、第１の基板１２１０上に、スイッチング素子であるトランジスタ１２２３を有する回路を備えた信号線駆動回路１２００を示す。
【０２６９】
画素部１２０２は、スイッチング素子としてトランジスタ１２１１を有する。また、絶縁膜１２１４上にはトランジスタ１２１１と接続している画素電極１２５０を有する。
【０２７０】
トランジスタ１２１１及びトランジスタ１２２３は、酸化物半導体膜、ゲート絶縁膜、及びゲート電極を含み、トランジスタ１２２３は絶縁膜１２１４を介して、ゲート電極及び酸化物半導体膜と重なる導電膜１２９３を有している（図１２（Ｃ）参照）。
【０２７１】
トランジスタ１２２３において、酸化物半導体膜をゲート電極と導電膜１２９３で挟み込む構成とすることにより、トランジスタ１２２３のしきい値電圧のばらつきを低減させることができ、安定した電気特性を有するトランジスタ１２２３を備えた液晶表示装置を提供することができる。導電膜１２９３は、ゲート電極と同電位としても良いし、フローティング電位でも良いし、固定電位、例えば接地電位や０Ｖでもよい。また、導電膜１２９３に任意の電位を与えることで、一対の基板間隔にもよるが、トランジスタ１２２３のしきい値電圧を制御することもできる。
【０２７２】
導電膜１２９３は、ゲート電極及び酸化物半導体膜と重なった領域に選択的に設けられるように、開口を有するパターンに加工してもよい。
【０２７３】
また、駆動回路部に設けられる第２の対向電極１２９２は、平板状のパターンであり、開口を有するパターンに加工してもよい。第２の対向電極１２９２を、開口を有するパターンに加工することによって駆動回路部に設けられるトランジスタに含まれる導電膜との間に生じる寄生容量を軽減することもできる。これにより、液晶表示装置の低消費電力化を実現できる。
【０２７４】
本明細書において、駆動回路部における第２の対向電極１２９２が有する開口パターン（スリット）とは、閉空間に開口されたパターンの他、一部開かれた屈曲部や枝分かれした櫛歯状のようなパターンも含まれるものとする。
【０２７５】
第１の基板１２１０及び第２の基板１２０４としては、公知の材料を用いることができる。例えば先の実施の形態で説明した基板１１に適用可能な材料を用いることができる。
【０２７６】
シール材１２０５は、スクリーン印刷法、インクジェット装置又はディスペンス装置を用いて第１基板又は第２基板上に形成できる。シール材１２０５は、代表的には可視光硬化性、紫外線硬化性又は熱硬化性の樹脂を含む材料を用いることができる。なお、シール材１２０５としては、液晶１２８０に溶解しないシール材料を選択することが好ましい。
【０２７７】
画素電極１２５０の種類は、透過型の液晶表示装置の場合と反射型の液晶表示装置で異なる。透過型液晶表示装置の場合、画素電極１２５０は透光性を有する材料を用いて形成する。透光性を有する材料とは、酸化インジウムスズ、酸化亜鉛、酸化インジウム亜鉛、ガリウムを添加した酸化亜鉛などがある。また、画素電極１２５０として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。
【０２７８】
一方、反射型の液晶表示装置の場合、画素電極は反射率の高い金属電極が用いられる。具体的には、アルミニウム、銀等が用いられる。また、画素電極の表面を凹凸状にすることで、反射率が高まる。このため、画素電極の下地膜を凹凸とすればよい。
【０２７９】
また、半透過型の液晶表示装置の場合には、画素電極は透過型の材料と反射型の材料が用いられる。
【０２８０】
また、第１の基板１２１０の端部には、端子部１２４０が形成される。端子部１２４０の断面構成例を図１２（Ｂ）及び図１２（Ｃ）に示す。
【０２８１】
図１２（Ｂ）は、樹脂層１２３５中に含有された導電粒子１２７０を用いて上下の配線が電気的に接続される領域の断面図である。第１の基板１２１０上に接続配線１２０８が形成される。接続配線１２０８上には画素電極１２５０と同時に形成される接続端子１２４１が形成される。接続端子１２４１は、接続配線１２０８及び導電粒子１２７０を介して、第１の対向電極１２９１と電気的に接続される。また、接続端子１２４１はＦＰＣ（図示せず）と接続される。なお、図１２（Ｂ）において、導電粒子１２７０は樹脂層１２３５によって固定されている。樹脂層１２３５としては、シール材１２０５で用いるような有機樹脂絶縁材料を用いることができる。
【０２８２】
図１２（Ｃ）は、画素電極１２５０と接続端子１２４３とが接続される領域の断面図である。第１の基板１２１０上にトランジスタ１２１１のソース電極及びドレイン電極と同時に形成される接続配線１２４２が形成される。接続配線１２４２上には画素電極１２５０と同時に形成される接続端子１２４３が形成される。接続端子１２４３は、接続配線１２４２を介して、画素電極１２５０と電気的に接続される。なお、本実施の形態では、アクティブマトリクス型の液晶表示装置の形態を用いているため、画素電極１２５０と接続配線１２４２は、トランジスタ１２１１又は信号線駆動回路１２００を介して接続されている。
【０２８３】
第１の対向電極１２９１、及び第２の対向電極１２９２が形成された第２の基板１２０４又は画素電極１２５０が形成された第１の基板１２１０に、柱状スペーサー１２５６が設けられている。柱状スペーサー１２５６は第１の基板１２１０と第２の基板１２０４とのギャップを保持するためのものであり、本実施の形態では、第２の基板１２０４側に設ける例を示す。この柱状スペーサーはフォトリソスペーサー、ポストスペーサー、貝柱スペーサー、カラムスペーサーとも呼ばれている。なお球状のスペーサーを用いていても良い。本実施の形態では柱状スペーサーを用いて示す。柱状スペーサー１２５６は公知の材料及び公知の作製方法を用いて形成できる。
【０２８４】
導電粒子１２７０として、絶縁性球体に金属薄膜が被覆された導電粒子を用いることができる。絶縁性球体は、シリカガラス、硬質樹脂等で形成される。金属薄膜は、金、銀、パラジウム、ニッケル、酸化インジウムスズ、及び酸化インジウム亜鉛の単層又は積層構造とすることができる。例えば、金属薄膜として金薄膜や、ニッケル薄膜及び金薄膜の積層等を用いることができる。絶縁性球体を中心に有する導電粒子１２７０を用いることで、弾性が高まり、外部からの圧力に対する破壊を低減することができる。
【０２８５】
導電粒子１２７０の周囲には、絶縁性を有する樹脂層ではなく、導電性ポリマーで形成された導電性を有する樹脂層が充填されてもよい。導電性ポリマーの代表例としては、導電性ポリアニリン、導電性ポリピロール、導電性ポリチオフェン、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）とポリスチレンスルホン酸（ＰＳＳ）の錯体等も用いることができる。また、画素電極１２５０に用いることが可能な導電性ポリマーに列挙したものを適宜用いることができる。導電性ポリマーは、インクジェット装置、ディスペンサ装置等で導電性ポリマーを塗布して形成できる。対向電極又は接続配線に導電性を有する樹脂層が接していることにより、対向電極及び接続配線の接続抵抗を低減することが可能である。
【０２８６】
なお、接続配線１２０８と、第２の基板１２０４上に形成される第１の対向電極１２９１が導電粒子１２７０を介して導通する。また、接続配線１２０９と、第２の基板１２０４上に形成される第２の対向電極１２９２が導電粒子１２７０を介して導通する。また、接続配線１２０９と接続配線１２０８は異なる電位である。
【０２８７】
ここで、第２の基板１２０４に設けられた対向電極（第１の対向電極１２９１及び第２の対向電極１２９２）と端子部１２４０とを電気的に接続するために設ける共通接続部（コモンコンタクト部ともいう。）の断面図、及び当該共通接続部の上面図を図１３及び図１４に示す。なお、第１の基板１２１０上に当該共通接続部を形成する例について示す。図１３及び図１４には、当該共通接続部に加え、第１の基板１２１０に画素部１２０２に含まれているトランジスタ１２１１が形成されている構成を示している。当該共通接続部の作製工程を画素部１２０２のトランジスタ１２１１の作製工程と共通化させることで、作製工程を複雑にすることなく共通接続部を形成できる。また、第１の基板１２１０には当該共通接続部の他に画素部１２０２だけではなく、駆動回路（走査線駆動回路１２０１）が形成されている構成としてもよく、当該共通接続部の作製工程は駆動回路（走査線駆動回路１２０１）に含まれるトランジスタ１２２３の作製工程と共通化させてもよい。
【０２８８】
本実施の形態では、共通接続部は、図１２（Ａ）に示したように、シール材１２０５と重ならない箇所（ただし画素部を除く）に設けられ、シール材の１２０５他に、当該共通接続部に重なるように導電粒子１２７０を含むペースト（樹脂層１２３５など）を設けて、第１の基板１２１０に設けられた接続配線と第２の基板１２０４に設けられた対向電極とを電気的に接続する構成である。なお、共通接続部は、第１の基板１２１０と第２の基板１２０４とを接着するためのシール材１２０５と重なる位置に設けられ、樹脂層１２３５に含まれる導電粒子１２７０を介して第１の基板１２１０に設けられた接続配線と第２の基板１２０４に設けられた対向電極とを電気的に接続する構成としてもよい。
【０２８９】
図１３（Ａ）及び図１３（Ｂ）に、画素部１２０２のトランジスタ１２１１と共通接続部とを同一基板上に作製する液晶表示装置の断面図、及び当該共通接続部の上面図を示す。
【０２９０】
図１３（Ａ）において、画素電極１２５０と電気的に接続するトランジスタ１２１１は、チャネルエッチ型のトランジスタである。
【０２９１】
また、図１３（Ｂ）は共通接続部の上面図の一例を示す図であり、図中の一点鎖線Ｉ−Ｊが図１３（Ａ）の共通接続部の断面に相当する。なお、図１３（Ｂ）において図１３（Ａ）と同一の部分には同じ符号を用いて説明する。
【０２９２】
共通電位線１２５１は、ゲート絶縁膜１２５３上に設けられ、トランジスタ１２１１のソース電極１２５９及びドレイン電極１２６１と同じ材料及び同じ工程で作製される。
【０２９３】
また、共通電位線１２５１は、保護絶縁膜１２５５で覆われ、保護絶縁膜１２５５は、共通電位線１２５１と重なる位置に複数の開口部を有している。この開口部は、トランジスタ１２１１のドレイン電極１２６１と画素電極１２５０とを接続するコンタクトホールと同じ工程で作製される。
【０２９４】
なお、ここでは面積サイズが大きく異なるため、画素部におけるコンタクトホールと、共通接続部の開口部と使い分けて呼ぶこととする。また、図１３（Ａ）では、画素部１２０２と共通接続部とで同じ縮尺で図示しておらず、例えば共通接続部の一点鎖線Ｉ−Ｊの長さが５００μｍ程度であるのに対して、画素部１２０２のトランジスタのサイズは５０μｍ未満であり、実際には１０倍以上面積サイズが大きいが、分かりやすくするため、図１３（Ａ）に画素部１２０２と共通接続部の縮尺をそれぞれ変えて図示している。
【０２９５】
また、共通電極１２５７は、保護絶縁膜１２５５上に設けられ、画素部１２０２の画素電極１２５０と同じ材料及び同じ工程で作製される。
【０２９６】
このように、画素部１２０２のトランジスタ１２１１の作製工程と共通させて共通接続部の作製工程を行う。共通電位線１２５１は金属配線として配線抵抗の低減を図る構成とすることが好ましい。
【０２９７】
そして画素部１２０２と共通接続部が設けられた第１の基板１２１０と、対向電極を有する第２の基板１２０４とをシール材１２０５を用いて固定する。
【０２９８】
シール材１２０５に導電粒子１２７０を含ませる場合は、シール材１２０５と共通接続部が重なるように一対の基板の位置合わせが行われる。例えば、小型の液晶パネルにおいては、画素部１２０２の対角などに２個の共通接続部がシール材と重ねて配置される。また、大型の液晶パネルにおいては、４個以上の共通接続部がシール材と重ねて配置される。
【０２９９】
なお、共通電極１２５７は、シール材に含まれる導電粒子１２７０と接触する電極であり、第２の基板１２０４の対向電極と電気的に接続される。
【０３００】
また、図１４には、図１３に示した共通接続部とは一部構成が異なる共通接続部を示す。図１３に示した共通接続部は、ゲート電極に加工される配線（ゲート配線）と同じ材料及び同じ工程で形成される配線を用いて共通電位線１２５１を形成する共通接続部の例を示している。図１４に示す共通接続部は、共通接続部にゲート配線と同じ材料及び同じ工程で形成される電極を設け、その上に設ける共通電位線１２６３として、ソース電極１２５９及びドレイン電極１２６１と同じ材料並びに同じ工程で形成される配線（ソース配線及びドレイン配線）を用いて共通接続部を作製する例を示す。
【０３０１】
図１４（Ｂ）は共通接続部の上面図の一例を示す図であり、図中の一点鎖線Ｌ−Ｍが図１４（Ａ）の共通接続部の断面に相当する。
【０３０２】
接続電極１２６７は、第１の基板１２１０上に設けられ、トランジスタ１２１１のゲート電極と同じ材料及び同じ工程で作製される。
【０３０３】
また、接続電極１２６７は、ゲート絶縁膜１２５３及び保護絶縁膜１２５５で覆われ、ゲート絶縁膜１２５３及び保護絶縁膜１２５５は、接続電極１２６７と重なる位置に開口部を有している。この開口部は、図１３に示した共通接続部とは異なり、二層の絶縁膜の厚さに相当する深い開口部となる。なお、この開口部は、ドレイン電極１２６１と画素電極１２５０とを接続するコンタクトホールと同じ工程でエッチングした後、さらにゲート絶縁膜１２５３を選択的にエッチングすることで作製される。
【０３０４】
また、共通電位線１２６３は、ゲート絶縁膜１２５３上に設けられ、ソース電極１２５９及びドレイン電極１２６１と同じ材料並びに同じ工程で作製される。
【０３０５】
また、共通電位線１２６３は、保護絶縁膜１２５５で覆われ、保護絶縁膜１２５５は、共通電位線１２６３と重なる位置に複数の開口部を有している。この開口部は、ドレイン電極１２６１と画素電極１２５０とを接続するコンタクトホールと同じ工程で作製される。
【０３０６】
また、共通電極１２６５は、保護絶縁膜１２５５上に設けられ、画素部１２０２の画素電極１２５０と同じ材料及び同じ工程で作製される。
【０３０７】
このように、共通接続部の作製工程は、画素部１２０２のトランジスタ１２１１の作製工程と共通化させることができる。
【０３０８】
また、図１４に示した共通接続部においては、複数の導電性粒子をゲート絶縁膜１２５３の開口部にのみ選択的に配置する。即ち、共通電極１２６５と接続電極１２６７とが接している領域に複数の導電性粒子を配置する。接続電極１２６７及び共通電位線１２６３の両方と接触する共通電極１２６５は、導電性粒子と接触する電極であり、第２の基板１２０４の対向電極と電気的に接続される。
【０３０９】
なお、ここでは、対向電極と電気的に接続する共通接続部の例を示したが、特に限定されず、他の配線と接続する接続部や、外部接続端子などと接続する接続部に用いることができる。また、図１３に示した共通接続部の構成と、図１４に示した共通接続部の構成は自由に組み合わせることができる。
【０３１０】
ところで、本実施の形態で説明する表示装置は、電子インクを駆動させる電子ペーパーとすることができる。電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）とも呼ばれており、紙と同じ読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利点を有している。
【０３１１】
電気泳動表示装置は、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒又は溶質に複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロカプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示するものである。なお、第１の粒子又は第２の粒子は染料を含み、電界がない場合において移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を含む）とする。
【０３１２】
このように、電気泳動表示装置は、誘電定数の高い物質が高い電界領域に移動する、いわゆる誘電泳動的効果を利用したディスプレイである。
【０３１３】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、この電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【０３１４】
なお、マイクロカプセル中の第１の粒子及び第２の粒子には、導電体材料、絶縁体材料、半導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクトロクロミック材料、磁気泳動材料から選ばれた一種の材料、又はこれらの複合材料を用いればよい。
【０３１５】
また、電子ペーパーとして、ツイストボール表示方式を用いる表示装置も適用することができる。ツイストボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極である第１の電極及び第２の電極の間に配置し、第１の電極及び第２の電極に電位差を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
【０３１６】
以上に例示する表示装置に、本発明の一態様であるシフトレジスタを適用することで、様々な機能を有する表示装置を提供することができる。
【０３１７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態および実施例に示す構成、方法などと適宜組み合わせて用いることができる。
【０３１８】
（実施の形態７）
本発明の一態様に係るシフトレジスタを用いた表示装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機、電子ペーパーとして適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、デジタルサイネージ、ＰＩＤ（Ｐｕｂｌｉｃ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ）、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することができる。電子機器の一例である携帯情報端末について、図１５を用いて説明する。
【０３１９】
図１５（Ａ）及び図１５（Ｂ）は２つ折り可能なタブレット型端末である。図１５（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８、を有する。
【０３２０】
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。表示部９６３１ａ及び表示部９６３１ｂを制御する駆動回路に本発明の一態様に係るシフトレジスタを用いることができる。
【０３２１】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
【０３２２】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
【０３２３】
また、表示モード切り替えスイッチ９０３４は、縦表示又は横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
【０３２４】
また、図１５（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
【０３２５】
図１５（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１５（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０３２６】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０３２７】
また、この他にも図１５（Ａ）及び図１５（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作又は編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、などを有することができる。
【０３２８】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、又は映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。
【０３２９】
また、図１５（Ｂ）に示す充放電制御回路９６３４の構成、及び動作について図１５（Ｃ）にブロック図を示し説明する。図１５（Ｃ）には、太陽電池９６３３、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチ９６５０乃至スイッチ９６５４、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチ９６５０乃至スイッチ９６５４が、図１５（Ｂ）に示す充放電制御回路９６３４に対応する箇所となる。
【０３３０】
まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤＣコンバータ９６３６で昇圧又は降圧がなされる。そして、表示部９６３１の動作に太陽電池９６３３からの電力が用いられる際にはスイッチ９６５０をオンにし、コンバータ９６３７で表示部９６３１に必要な電圧に昇圧又は降圧をすることとなる。また、表示部９６３１での表示を行わない際には、スイッチ９６５０をオフにし、スイッチ９６５２をオンにしてバッテリー９６３５の充電を行う構成とすればよい。
【０３３１】
なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッテリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成としてもよい。
【０３３２】
本実施の形態は、上記実施の形態および実施例と適宜組み合わせて実施することが可能である。
【実施例１】
【０３３３】
本実施例は、本発明の一態様に係るパルス信号出力回路に用いることのできるトランジスタのＢＴストレス試験及び光ＢＴストレス試験の測定結果について説明する。具体的には、該トランジスタのしきい値電圧の変動量について説明する。
【０３３４】
はじめに、本実施例の試料Ａ１乃至試料Ａ４の作製工程について図９を用いて説明する。
【０３３５】
まず、ガラス基板である基板１１上にゲート電極１５を形成した。次に、ゲート電極１５上に絶縁膜及び絶縁膜で構成されるゲート絶縁膜１８を形成した（図９（Ａ）参照）。なお、本実施例では下地絶縁膜１３は形成していない。
【０３３６】
ゲート電極１５は、スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し、フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該タングステン膜の一部をエッチングすることで形成した。
【０３３７】
絶縁膜１６としては、厚さ５０ｎｍの窒化シリコン膜を形成し、絶縁膜１７としては、厚さ２００ｎｍの酸化窒化シリコン膜を形成した。該窒化シリコン膜は、シラン５０ｓｃｃｍ、窒素５０００ｓｃｃｍをプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を６０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して形成した。該酸化窒化シリコン膜は、シラン２０ｓｃｃｍ、窒素３０００ｓｃｃｍをプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を４０Ｐａに制御し、２７ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して形成した。なお、該窒化シリコン膜及び該酸化窒化シリコン膜を形成する際の基板温度は、いずれも３５０℃とした。
【０３３８】
次に、ゲート絶縁膜１８を介してゲート電極１５に重なる酸化物半導体膜１９を形成した（図９（Ｂ）参照）。
【０３３９】
ここでは、ゲート絶縁膜１８上にＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜をスパッタリング法で形成し、フォトリソグラフィ工程により該ＩＧＺＯ膜上にマスクを形成し、該マスクを用いて該ＩＧＺＯ膜の一部をエッチングした。その後、エッチングされたＩＧＺＯ膜に加熱処理を行い、酸化物半導体膜１９を形成した。なお、本実施例では厚さ３５ｎｍのＩＧＺＯ膜を形成した。
【０３４０】
ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして５０ｓｃｃｍのアルゴンと５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御し、５ｋＷの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成する際の基板温度は１７０℃とした。
【０３４１】
加熱処理としては、窒素雰囲気で、４５０℃、１時間の加熱を行った後、窒素及び酸素雰囲気で、４５０℃、１時間の加熱を行った。
【０３４２】
次に、酸化物半導体膜１９に接する一対の電極２１（ソース電極及びドレイン電極）を形成した（図９（Ｃ）参照）。
【０３４３】
ゲート絶縁膜１８及び酸化物半導体膜１９上に導電膜を形成し、フォトリソグラフィ工程により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、一対の電極２１を形成した。なお、該導電膜としては、厚さ５０ｎｍのタングステン膜上に厚さ４００ｎｍのアルミニウム膜を形成し、該アルミニウム膜上に厚さ１００ｎｍのチタン膜を形成した。
【０３４４】
次に、一酸化二窒素が充填された処理室に基板を移動させた。そして、処理室に設けられる上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して発生させた酸素プラズマに酸化物半導体膜１９を曝して図９（Ｄ）に示す酸化物半導体膜２０を形成した。
【０３４５】
上記プラズマ処理の後、大気に曝すことなく、連続的に酸化物半導体膜２０及び一対の電極２１上に絶縁膜２３を形成した。
【０３４６】
試料Ａ１乃至Ａ３における絶縁膜２３としては、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、１５０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、酸化窒化シリコン膜を形成した。絶縁膜２３の厚さが２０ｎｍの試料を試料Ａ１、５０ｎｍの試料を試料Ａ２、１００ｎｍの試料を試料Ａ３とする。なお、本工程において基板温度が２２０℃と比較的低いため、酸化窒化シリコン膜に窒素が含まれず、酸化シリコン膜が形成される場合がある。また、本工程において基板温度が２２０℃と比較的低いため、３５０℃における成膜と比較して成膜過程における水素脱離が少なく、酸化窒化シリコン膜（酸化シリコン膜）に水素が含まれる場合がある。
【０３４７】
試料Ａ４における絶縁膜２３としては、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を３５０℃とし、１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ２０ｎｍの酸化窒化シリコン膜を形成した。
【０３４８】
次に、絶縁膜２３上に絶縁膜２４を形成した。
【０３４９】
絶縁膜２４としては、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、酸化窒化シリコン膜を形成した。当該条件により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化窒化シリコン膜を形成することができる。なお、酸化窒化シリコン膜の厚さは、試料Ａ１乃至試料Ａ３では４００ｎｍとし、試料Ａ４では３８０ｎｍとした。
【０３５０】
次に、加熱処理を行った。当該加熱処理は、温度を３５０℃とし、酸素及び窒素を含む雰囲気で１時間行った。
【０３５１】
次に、絶縁膜２４上に絶縁膜を形成した。ここでは、絶縁膜として厚さ１．５μｍのアクリル樹脂を形成した。こののち、加熱処理を行った。当該加熱処理は、温度を２５０℃とし、窒素を含む雰囲気で１時間行った。
【０３５２】
以上の工程により、試料Ａ１乃至試料Ａ４を作製した。
【０３５３】
次に、試料Ａ１乃至試料Ａ４のＢＴストレス試験及び光ＢＴストレス試験を行った。ここでは、ＢＴストレス試験として、プラスＢＴストレス試験及びマイナスＢＴストレスを行った。プラスＢＴ試験は基板温度を８０℃、ゲート絶縁膜に印加する電界強度を１．２８ＭＶ／ｃｍ、印加時間を２０００秒とした。
【０３５４】
また、上記プラスＢＴストレス試験と同様の条件を用い、白色ＬＥＤから発せられる３０００ｌｘ（照射強度は約０．２２ｍＷ／ｃｍ２）の白色光をトランジスタに照射しながら行う光プラスＢＴストレス試験を行った。
【０３５５】
ここで、プラスＢＴストレス試験の測定方法について説明する。プラスＢＴストレス試験の対象となるトランジスタの初期特性を測定するため、基板温度を２５℃とし、ソース−ドレイン間電圧（ドレイン電圧）を１Ｖ、１０Ｖとし、ソース−ゲート間電圧（ゲート電圧）を−３０Ｖから＋３０Ｖまで変化させたときのソース−ドレイン間に流れる電流（ドレイン電流）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
【０３５６】
次に、基板温度を８０℃まで上昇させた後、トランジスタのソース及びドレインの電位を０Ｖとした。続いて、ゲート絶縁膜へ印加される電界強度が１．２８ＭＶ／ｃｍとなるようにゲート電極に電圧を印加し、２０００秒保持した。
【０３５７】
なお、マイナスＢＴストレス試験では、ゲート電極に−３０Ｖを印加し、プラスＢＴストレス試験では、ゲート電極に３０Ｖを印加した。また、光マイナスＢＴストレス試験では、３０００ｌｘの白色光を照射しつつ、ゲート電極に−３０Ｖを印加し、光プラスＢＴストレス試験では、３０００ｌｘの白色光を照射しつつ、ゲート電極に３０Ｖを印加した。
【０３５８】
次に、ゲート電極、ソース及びドレインへ電圧を印加したまま、基板温度を２５℃まで下げた。基板温度が２５℃になった後、ゲート電極、ソース及びドレインへの電圧の印加を終了させた。
【０３５９】
次に、初期特性の測定と同じ条件でＶｇ−Ｉｄ特性を測定し、ＢＴストレス試験及び光ＢＴストレス試験のＶｇ−Ｉｄ特性を得た。初期特性のしきい値電圧と試験後のしきい値電圧の差（即ち、しきい値電圧の変動量（ΔＶｔｈ））を図１６に示す。縦軸にΔＶｔｈを示す。
【０３６０】
ここで、本明細書におけるしきい値電圧について図１７を用いて説明する。
【０３６１】
本明細書中において、しきい値電圧（Ｖｔｈ）は、ゲート電圧（Ｖｇ［Ｖ］）を横軸、ドレイン電流の平方根（Ｉｄ１／２［Ａ］）を縦軸としてプロットした曲線７１２において、最大傾きであるＩｄ１／２の接線７１４を外挿したときの、接線７１４とＶｇ軸（即ち、Ｉｄ１／２が０Ａ）との交点のゲート電圧で定義する。なお、本明細書中においては、ドレイン電圧Ｖｄを１０Ｖとして、しきい値電圧を算出する。
【０３６２】
図１６より、試料Ａ１〜試料Ａ４においては、ＢＴストレス試験及び光ＢＴストレス試験の全てにおいて、しきい値電圧の変動量（ΔＶｔｈ）がプラスであり、且つその変動量が３．０Ｖ以下と小さい。
【０３６３】
このことから、トランジスタの保護膜として、酸素が拡散する酸化物絶縁膜及び化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜を積層することで、プラスＢＴストレス試験及び光プラスＢＴストレス試験におけるトランジスタのしきい値電圧の変動量を抑制することができることがわかった。
【実施例２】
【０３６４】
本実施例では、実施の形態４に示す絶縁膜２３における酸素の拡散において図１８を用いて説明する。本実施例では、ＳＳＤＰ−ＳＩＭＳ（裏面からのＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）測定）を用いて酸素の濃度を測定することで、酸素の拡散について説明する。
【０３６５】
はじめに、試料Ｂ１及び試料Ｂ２の作製方法について説明する。
【０３６６】
実施の形態４に示す絶縁膜２３の形成条件を用いてシリコンウェハ上に厚さ１００ｎｍの酸化窒化シリコン（ＳｉＯＮ）膜を形成した。ここでは、シリコンウェハをプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を供給し、処理室内の圧力を２００Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜を形成した。また、酸化窒化シリコン膜を形成する際のシリコンウェハの温度を２２０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．０２５Ｗ／ｃｍ２である。
【０３６７】
次に、酸化窒化シリコン膜上にスパッタリング法により厚さ１００ｎｍの酸化シリコン（ＳｉＯｘ）膜を形成した。ここでは、シリコンウェハをスパッタリング装置の処理室内に設置し、処理室内に原料ガスである流量３００ｓｃｃｍの１８Ｏ（１６Ｏの同位体）を供給し、処理室内の圧力を０．７Ｐａに制御し、高周波電源を用いて８０００Ｗの電力を供給して１８Ｏを含む酸化シリコン膜を形成した。当該試料を試料Ｂ１とする。
【０３６８】
次に、試料Ｂ１を３５０℃で１時間加熱した。当該試料を試料Ｂ２とする。
【０３６９】
次に、試料Ｂ１及び試料Ｂ２に含まれる１８Ｏの濃度プロファイルをＳＳＤＰ−ＳＩＭＳ（裏面からの測定、ここではシリコンウェハからの測定）を用いて測定した。
【０３７０】
ところで、酸素には主要核種である１６Ｏの他、１７Ｏ及び１８Ｏといった同位体が微量に存在する。自然界における１７Ｏ及び１８Ｏの存在比率はそれぞれ、酸素原子全体の０．０３８％程度、０．２０１％程度であることが知られている。つまり、酸化窒化シリコン膜における１６Ｏの濃度をＳＩＭＳで測定することで、１７Ｏ及び１８Ｏの濃度を見積ることができる。ここで、酸化窒化シリコン膜中に含まれる１８Ｏの濃度と、１６Ｏに対する存在比率から見積られる１８Ｏの濃度を比較することで、酸化シリコン膜（ＳｉＯｘ）から酸化窒化シリコン膜中に１８Ｏが拡散したか否かを判別することができる。
【０３７１】
ここで、酸化窒化シリコン膜における１６Ｏ及び１８Ｏの濃度測定を行う。なお、一次イオン種にはセシウム一次イオン（Ｃｓ＋）を用いれば良い。
【０３７２】
図１８はＳＳＤＰ−ＳＩＭＳの測定により得られた１８Ｏの濃度プロファイルである。
【０３７３】
図１８（Ａ）は、試料Ｂ１の測定結果である。曲線８０１はＳＳＤＰ−ＳＩＭＳによって測定された１６Ｏの濃度プロファイルを元に、自然界における１８Ｏの存在比率を用いて算出された１８Ｏの濃度プロファイルであり、曲線８０３は、ＳＳＤＰ−ＳＩＭＳによって測定された１８Ｏの濃度プロファイルである。
【０３７４】
図１８（Ｂ）は、試料Ｂ２の測定結果であり、曲線８１１はＳＳＤＰ−ＳＩＭＳによって測定された１６Ｏの濃度プロファイルを元に算出された１８Ｏの濃度プロファイルであり、曲線８１３は、ＳＳＤＰ−ＳＩＭＳによって測定された１８Ｏの濃度プロファイルである。
【０３７５】
図１８（Ａ）に示すＳｉＯＮにおいて、曲線８０１及び曲線８０３は一致している。即ち、試料Ｂ１のＳｉＯＮにおいて、ＳｉＯｘに含まれる１８ＯがＳｉＯＮに拡散していないことがわかる。
【０３７６】
一方、図１８（Ｂ）に示すＳｉＯＮでは、曲線８１１に比べて曲線８１３の方が高い値を示している。即ち、加熱処理により、ＳｉＯｘに含まれる１８ＯがＳｉＯＮに拡散し、ＳｉＯＮにおける１８Ｏの濃度が増加していることがわかる。
【０３７７】
以上のことから、実施の形態４に示す絶縁膜２３の条件を用いて形成される酸化窒化シリコン膜では、酸素が膜内に拡散する。即ち、当該酸化窒化シリコン膜に接する絶縁膜に含まれる過剰な酸素を、酸化窒化シリコン膜に拡散させることができる。
【実施例３】
【０３７８】
本実施例は、実施の形態４に示す絶縁膜２３及び絶縁膜２４の形成と共に生じる酸化物半導体膜の欠陥の変化について図１９乃至図２１を用いて説明する。本実施例では、酸化物半導体膜の酸素欠損酸素量について、ＥＳＲ（電子スピン共鳴）測定結果を用いて説明する。
【０３７９】
はじめに、図１９に示す試料Ｃ１乃至試料Ｃ３の作製方法について説明する。
【０３８０】
図１９（Ａ）に示す試料Ｃ１の作製方法について説明する。
【０３８１】
石英基板９７１上に厚さ１００ｎｍのＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜９７３ａをスパッタリング法で形成した。ここでは、ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして５０ｓｃｃｍのアルゴンと５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御し、５ｋＷの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成する際の基板温度は１７０℃とした。
【０３８２】
次に、ＩＧＺＯ膜９７３ａ上に、実施の形態４に示す絶縁膜２３の条件を用いて酸化窒化シリコン膜９７５（１ｓｔ−ＳｉＯＮ）を形成した。ここでは、石英基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を供給し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して酸化窒化シリコン膜９７５を形成した。また、酸化窒化シリコン膜を形成する際の石英基板の温度を２２０℃とした。なお、本実施例で用いたプラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると０．０２５Ｗ／ｃｍ２である。
【０３８３】
また、酸化窒化シリコン膜９７５を形成する際の処理室内の圧力を４０Ｐａ、１２０Ｐａ、２００Ｐａと制御し、酸化窒化シリコン膜９７５の厚さを２０ｎｍ、５０ｎｍ、１００ｎｍとして複数の試料Ｃ１を作製した。
【０３８４】
次に、図１９（Ｂ）に示す試料Ｃ２の作製方法について説明する。
【０３８５】
試料Ｃ１上に、実施の形態４に示す絶縁膜２４の条件を用いて酸化窒化シリコン膜９７７を形成した。ここでは、石英基板をプラズマＣＶＤ装置の処理室内に設置し、処理室内に原料ガスである流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を供給し、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００Ｗの高周波電力を平行平板電極の上部電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜９７７を形成した。
【０３８６】
なお、このときのＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜を図１９（Ｂ）においてＩＧＺＯ膜９７３ｂと示す。
【０３８７】
次に、図１９（Ｃ）に示す試料Ｃ３の作製方法について説明する。
【０３８８】
試料Ｃ２を３５０℃で１時間加熱して試料Ｃ３を作製した。なお、このときのＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜を図１９（Ｃ）においてＩＧＺＯ膜９７３ｃと示す。
【０３８９】
次に、試料Ｃ１乃至試料Ｃ３についてＥＳＲ測定を行った。ＥＳＲ測定は、所定の温度で、マイクロ波の吸収の起こる磁場の値（Ｈ０）から、式ｇ＝ｈν／βＨ０を用いてｇ値というパラメータが得られる。なお、νはマイクロ波の周波数である。ｈはプランク定数であり、βはボーア磁子であり、どちらも定数である。
【０３９０】
ここでは、下記の条件でＥＳＲ測定を行った。測定温度を室温（２５℃）とし、９．４ＧＨｚの高周波電力（マイクロ波パワー）を２０ｍＷとし、磁場の向きは作製した試料の膜表面と平行とした。なお、ＩＧＺＯ膜に含まれる酸素欠損に由来するｇ（ｇ値）＝１．９３に現れる信号のスピン密度の検出下限は２．２×１０１６ｓｐｉｎｓ／ｃｍ３であった。
【０３９１】
ｇ（ｇ値）＝１．９３に現れる信号のスピン密度を図２０に示す。図２０（Ａ）は試料Ｃ１におけるスピン密度を示し、図２０（Ｂ）は試料Ｃ２におけるスピン密度を示し、図２０（Ｃ）は試料Ｃ３におけるスピン密度を示す。
【０３９２】
また、図２０に示す試料Ｃ２の一試料、及び試料Ｃ３の一試料、それぞれに含まれるＩＧＺＯ膜をＥＳＲ測定して得られた１次微分曲線を図２１に示す。
【０３９３】
曲線９８１は、試料Ｃ２において、酸化窒化シリコン膜９７５の成膜条件の圧力を４０Ｐａとし、酸化窒化シリコン膜９７５の厚さを５０ｎｍとした一試料を測定した１次微分曲線である。
【０３９４】
曲線９８３は、試料Ｃ３において、酸化窒化シリコン膜９７５の成膜条件の圧力を４０Ｐａとし、酸化窒化シリコン膜９７５の厚さを５０ｎｍとした一試料を測定した１次微分曲線である。
【０３９５】
図２１より、ｇ値が１．９３において、試料Ｃ２では、酸素欠損に起因する対称性を有する信号が検出されており、ＩＧＺＯ膜中に酸素欠損が含まれることが分かる。一方、試料Ｃ３では酸素欠損に起因する対称性を有する信号が検出されず（即ち、検出下限以下であり）、ＩＧＺＯ膜中に含まれる酸素欠損の量が検出できないことが分かる。
【０３９６】
図２０（Ａ）より、酸化窒化シリコン膜９７５の厚さが厚い程、また成膜圧力が低い程、ＩＧＺＯ膜９７３ａに含まれる酸素欠損量が増加することが分かる。これは、酸化窒化シリコン膜９７５の厚さが厚い程、実施の形態１に示す絶縁膜２４の条件を用いて形成した酸化窒化シリコン膜９７７に含まれる過剰酸素がＩＧＺＯ膜に移動しにくくなるためである。また、酸化窒化シリコン膜９７５の成膜条件において、成膜圧力が低いほど酸化物半導体膜にダメージが入り、酸素欠損量が増加するためである。
【０３９７】
図２０（Ｂ）より、酸化窒化シリコン膜９７５上に酸化窒化シリコン膜９７７を形成することで、一部の試料においては酸素欠損量が増加するが、ほとんどの試料において、ＩＧＺＯ膜９７３ｂに含まれる酸素欠損量が検出下限以下となることが分かる。
【０３９８】
これは、酸化窒化シリコン膜９７５上に化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜である酸化窒化シリコン膜９７７を形成することで、酸化窒化シリコン膜９７７に含まれる過剰酸素が酸化窒化シリコン膜９７５を介してＩＧＺＯ膜９７３ｂに拡散し、酸素欠損が低減するためである。
【０３９９】
図２０（Ｃ）より、酸化窒化シリコン膜９７５上に酸化窒化シリコン膜９７７を形成した後、加熱処理を行うことで、ＩＧＺＯ膜９７３ｃに含まれる酸素欠損量が検出下限以下となることが分かる。
【０４００】
これは、酸化窒化シリコン膜９７５上に化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜である酸化窒化シリコン膜９７７を形成し加熱することで、酸化窒化シリコン膜９７７に含まれる過剰酸素が酸化窒化シリコン膜９７５を介してＩＧＺＯ膜９７３ｃに拡散し、ＩＧＺＯ膜９７３ｃの酸素欠損が低減するためである。
【０４０１】
以上のことから、酸化物半導体膜上に酸化窒化シリコン膜を積層することで、酸化物半導体膜の酸素欠損量を低減することができる。また、当該構造をトランジスタに用いることで、実施例１に示すように、しきい値電圧の変動量がプラス方向に変動し、該変動量が２．５Ｖ以下であるトランジスタを作製することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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