(57)【要約】【課題】並列接続された複数のＩＧＢＴを一定電流で均等に、且つ電流バランス良く並列駆動することのできる簡易な構成の絶縁ゲート型半導体素子の駆動装置を提供する。【解決手段】ＩＧＢＴのゲートに一定電流を供給して該ＩＧＢＴをオン動作させる定電流回路と、ＩＧＢＴのゲートを接地して該ＩＧＢＴをオフ動作させる放電回路と、制御信号に応じて前記定電流回路および前記放電回路の一方を動作させて前記ＩＧＢＴをターンオンまたはターンオフする切替え回路とを備える。特に前記ＩＧＢＴのターンオン時に該ＩＧＢＴに流れる電流を検出する電流検出回路と、この電流検出回路にて検出された電流を前記定電流回路にフィードバックして前記ＩＧＢＴのターンオン特性に合わせて該定電流回路の出力電流を制御する電流調整回路とを備える。【選択図】      図１
2014093836.tif 000002
【特許請求の範囲】
【請求項１】
並列接続された複数の絶縁ゲート型半導体素子をそれぞれ駆動する複数の駆動回路を備え、制御信号に応じて前記各駆動回路を動作させて前記複数の絶縁ゲート型半導体素子を並列駆動する駆動装置であって、
前記各駆動回路は、
前記絶縁ゲート型半導体素子のゲートに一定電流を供給して該絶縁ゲート型半導体素子をオン動作させる定電流回路と、
前記絶縁ゲート型半導体素子のゲートを接地して該絶縁ゲート型半導体素子をオフ動作させる放電回路と、
制御信号に応じて前記定電流回路および前記放電回路の一方を動作させて前記絶縁ゲート型半導体素子をターンオンまたはターンオフする切替え回路と、
前記絶縁ゲート型半導体素子のターンオン時に該絶縁ゲート型半導体素子に流れる電流を検出する電流検出回路と、
この電流検出回路にて検出された電流を前記定電流回路にフィードバックして該定電流回路の出力電流を制御する電流調整回路と
を具備したことを特徴とする絶縁ゲート型半導体素子の駆動装置。
【請求項２】
前記絶縁ゲート型半導体素子は、ＩＧＢＴまたはＭＯＳ−ＦＥＴである請求項１に記載の絶縁ゲート型半導体素子の駆動装置。
【請求項３】
前記電流調整回路は、予め設定された基準電圧と前記電流検出回路の出力電圧との電圧差を求め、この電圧差に応じて前記定電流回路の出力電流を決定する誤差増幅器からなる請求項１に記載の絶縁ゲート型半導体素子の駆動装置。
【請求項４】
前記電流調整回路回路は、予め設定された基準電圧と前記電流検出回路の出力電圧とを比較し、その比較結果に応じて前記定電流回路の出力電流を多段階に変化させる比較器からなる請求項１に記載の絶縁ゲート型半導体素子の駆動装置。
【請求項５】
前記定電流回路は、前記絶縁ゲート型半導体素子のゲートと電源電圧との間に介装された−カレントミラー回路と、このカレントミラー回路を介して前記絶縁ゲート型半導体素子に電流を供給する定電流源とからなる請求項１に記載の絶縁ゲート型半導体素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、並列接続された複数の絶縁ゲート型半導体素子を一定電流で均等に並列駆動することのできる絶縁ゲート型半導体素子の駆動装置に関する。
【背景技術】
【０００２】
大電力負荷に対応する電力変換器では、電力制御用のＩＧＢＴやＭＯＳ-ＦＥＴ等からなる複数個の絶縁ゲート型半導体素子を並列接続し、これらの絶縁ゲート型半導体素子を並列駆動することが行われる。また前記絶縁ゲート型半導体素子のゲートを電圧制御することに代えて、そのゲートに一定電流を供給してターンオンさせることで、ターンオン時における損失およびノイズの発生を低減することも提唱されている（例えば特許文献１を参照）。
【０００３】
このような電力変換器は、例えば図５に示すように複数のＩＧＢＴ（絶縁ゲート型半導体素子）２ａ〜２ｎをそれぞれ個別に駆動する複数の駆動回路３ａ〜３ｎを備えて構成される。尚、複数のＩＧＢＴ２ａ〜２ｎは、各コレクタ間および各エミッタ間を相互に接続することで並列に設けられる。これらのＩＧＢＴ２ａ〜２ｎの、並列接続されたコレクタに大電力負荷４が接続される。
【０００４】
前記複数の駆動回路３ａ〜３ｎのそれぞれは、図５に駆動回路３ａの概略構成を示すように、基準電圧Ｖrefに応じて一定電流Ｉoを出力する定電流源５と、この定電流源５の出力電流Ｉoに比例した電流［ｋ・Ｉo］を前記ＩＧＢＴ２ａのゲートに供給するカレントミラー回路６とからなる定電流回路７を備える。更に前記駆動回路３ａは、前記ＩＧＢＴ２ａのゲートを接地して該ＩＧＢＴ２ａをオフ動作させる放電回路８と、制御信号に応じて前記カレントミラー回路６と前記カレントミラー回路６とを相補的にオン・オフ制御する切替え回路９とを備えて構成される。
【０００５】
尚、前記定電流源５は、ｎチャネル型のＦＥＴ（以下、ｎ-ＦＥＴと略記する）５ａと、このｎ-ＦＥＴ５ａのソースと接地ラインと間に介装された抵抗５ｂに生じた電圧と基準電圧Ｖrefとの差に応じて前記ｎ-ＦＥＴ５ａのゲート電圧を制御するＯＰアンプ５ｃとにより構成される。この定電流源５（ｎ-ＦＥＴ５ａ）の出力電流Ｉoは、前記抵抗５ｂの値をＲrefとしたとき、前記ＯＰアンプ５ｃの制御により
Ｉo ＝ Ｖref／Ｒref
として一定化される。
【０００６】
また前記カレントミラー回路６は、前記定電流源５に接続されて該定電流源５の出力電流（一定電流）Ｉoで駆動されるｐチャネル型のＦＥＴ（以下、ｐ-ＦＥＴと略記する）６ａと、このｐ-ＦＥＴ６ａと対をなして設けられたｐ-ＦＥＴ６ｂとにより構成される。このｐ-ＦＥＴ６ｂは、前記一定電流Ｉoに比例した一定電流［ｋ・Ｉo］を前記ＩＧＢＴ２ａのゲートに供給する役割を担う。
【０００７】
また前記放電回路８は、制御信号を入力するバッファ８ａと、このバッファ８ａによりゲート制御されてオン・オフ動作して前記ＩＧＢＴ２ａのゲートに蓄積された電荷を放電するｎ-ＦＥＴ８ｂとにより構成される。更に前記切替え回路９は、前記カレントミラー回路６における前記ｐ-ＦＥＴ６ｂに並列接続されたｐ-ＦＥＴ９ａと、前記制御信号をレベルシフトして前記ｐ-ＦＥＴ９ａのゲート電圧を制御することで前記カレントミラー回路６の前記ｐ-ＦＥＴ６ａ,６ｂをオン・オフするレベルシフト回路９ｂとにより構成される。
【０００８】
前記切替え回路９は、前記制御信号がＬレベルのとき、前記放電回路８をオフすると共に、前記ｐ-ＦＥＴ９ａをオンさせることで前記カレントミラー回路６のｐ-ＦＥＴ６ｂを介して前記ＩＧＢＴ２ａのゲートに一定電流［ｋ・Ｉo］を供給し、これによって該ＩＧＢＴ２ａをターンオンする。また前記切替え回路９は、前記制御信号がＨレベルのときには、前記ｐ-ＦＥＴ９ａをオフすることで前記カレントミラー回路６を介する前記ＩＧＢＴ２ａのゲートへの電流供給を停止すると共に、前記放電回路８のｎ-ＦＥＴ８ａをオンさせて前記ＩＧＢＴ２ａのゲートに蓄積された電荷を放電し、これによって該ＩＧＢＴ２ａをターンオフする。
【０００９】
このように構成された駆動回路３ａによれば、前記ＩＧＢＴ２ａのゲートに一定電流を供給して該ＩＧＢＴ２ａをターンオンさせるので、該ＩＧＢＴ２ａのゲートに蓄積される電荷の充電速度を一定化することができる。従って駆動回路３ａは、ＩＧＢＴのゲート電圧を制御して該ＩＧＢＴをオン・オフする従来一般的な駆動方法のように、ＩＧＢＴの温度に依存するオン抵抗の変化に起因して該ＩＧＢＴのゲートの充電速度が変化することがない。故にこの駆動回路３ａは、温度変化に拘わることなく前記ＩＧＢＴ２ａのターンオン時間を一定化することができ、ターンオン時における損失とノイズを低減することが可能となる。
【００１０】
ところで前述したように並列接続した複数のＩＧＢＴ２ａ〜２ｎを前記駆動回路３ａ〜３ｎにより並列駆動する場合、仮に上述した如く各ＩＧＢＴ２ａ〜２ｎにそれぞれ一定電流を供給してターンオンさせても、前記各ＩＧＢＴ２ａ〜２ｎの固体性に伴うゲート閾値電圧のバラつきに起因してゲート閾値電圧の低いＩＧＢＴに電流が集中して流れる恐れがある。このようなターンオン時における電流の集中はＩＧＢＴの熱的破壊を招来する危険性がある。
【００１１】
そこで従来では、予め複数のＩＧＢＴ２ａ〜２ｎのゲート電流値を測定して記憶しておき、これらのゲート電流値に基づいて前記各ＩＧＢＴ２ａ〜２ｎのゲート電流を制御して電流バランスをとることが提唱されている（例えば特許文献２を参照）。また目標ゲート閾値電圧と前記ＩＧＢＴ２ａ〜２ｎのゲート閾値電圧との差に応じてその駆動用制御電圧と該ＩＧＢＴ２ａ〜２ｎのエミッタ電圧に等電位のオフセットを与え、これによって前記各ＩＧＢＴ２ａ〜２ｎのターンオンのタイミングを揃えることで電流バランスをとることも提唱されている（例えば特許文献３を参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−１０３８９５号公報
【特許文献２】特開平１１−２３５０１５号公報
【特許文献３】特開２００８−１７８２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら特許文献２,３にそれぞれ示される手法においては、予め複数のＩＧＢＴ２ａ〜２ｎのゲート電流値、またはゲート閾値電圧をそれぞれ求めておく必要がある。しかも予め求めたＩＧＢＴの特性データに従って前記各ＩＧＢＴ２ａ〜２ｎのゲート電流を個別に制御したり、或いは各ＩＧＢＴ２ａ〜２ｎの駆動用制御電圧とエミッタ電圧とをそれぞれオフセット制御することが必要であり、手間が掛かる上、構成が複雑化すると言う問題がある。
【００１４】
本発明はこのような事情を考慮してなされたもので、その目的は、並列接続された複数の絶縁ゲート型半導体素子を一定電流で均等に、且つ電流バランス良く並列駆動することのできる簡易な構成の絶縁ゲート型半導体素子の駆動装置を提供することにある。
【課題を解決するための手段】
【００１５】
上述した目的を達成するべく本発明に係る絶縁ゲート型半導体素子の駆動装置は、並列接続された複数の絶縁ゲート型半導体素子をそれぞれ駆動する複数の駆動回路を備え、制御信号に応じて前記各駆動回路を動作させて前記複数の絶縁ゲート型半導体素子を並列駆動するものであって、
前記各駆動回路は、
前記絶縁ゲート型半導体素子（例えばＩＧＢＴまたはＭＯＳ−ＦＥＴ）のゲートに一定電流を供給して該絶縁ゲート型半導体素子をオン動作させる定電流回路と、
前記絶縁ゲート型半導体素子のゲートを接地して該絶縁ゲート型半導体素子をオフ動作させる放電回路と、
制御信号に応じて前記定電流回路および前記放電回路の一方を動作させて前記絶縁ゲート型半導体素子をターンオンまたはターンオフする切替え回路と、
前記絶縁ゲート型半導体素子のターンオン時に該絶縁ゲート型半導体素子に流れる電流を検出する電流検出回路と、
この電流検出回路にて検出された電流を前記定電流回路にフィードバックして該定電流回路の出力電流を制御する電流調整回路と
を備えたことを特徴としている。
【００１６】
ちなみに前記電流調整回路は、例えば予め設定された基準電圧と前記電流検出回路の出力電圧との電圧差を求め、この電圧差に応じて前記定電流回路の出力電流を制御する誤差増幅器からなる。或いは前記電流調整回路は、例えば予め設定された基準電圧と前記電流検出回路の出力電圧とを比較し、その比較結果に応じて前記定電流回路の出力電流を多段階に変化させる比較器からなる。
【００１７】
また前記定電流回路は、好ましくは前記絶縁ゲート型半導体素子のゲートと電源電圧との間に介装された−カレントミラー回路と、このカレントミラー回路を介して前記絶縁ゲート型半導体素子に電流を供給する定電流源とにより構成される。
【発明の効果】
【００１８】
このような構成の絶縁ゲート型半導体素子の駆動装置によれば、並列接続されて複数の駆動回路によりそれぞれ個別に駆動される複数の絶縁ゲート型半導体素子に流れる電流に応じて、前記各絶縁ゲート型半導体素子のゲートにそれぞれ供給して各絶縁ゲート型半導体素子をそれぞれターンオンする為の一定電流の大きさが調整される。これ故、前記複数の絶縁ゲート型半導体素子の固体性に起因するゲート閾値電圧のバラツキに拘わることなく、そのターンオン時間を揃えることができる。しかも各絶縁ゲート型半導体素子のゲートに一定電流を供給するので、温度に依存する絶縁ゲート型半導体素子のオン抵抗の変化に拘わることなく各絶縁ゲート型半導体素子をターンオンさせることができ、ターンオン時における損失とノイズを低減することができる。
【００１９】
従って絶縁ゲート型半導体素子に流れる電流に応じてその絶縁ゲート型半導体素子のゲートに供給する一定電流の大きさを調整すると言う簡易な構成の下で、複数の絶縁ゲート型半導体素子の電流バランスを確保することができ、電流集中による絶縁ゲート型半導体素子の熱的破壊を未然に防止することができる等の実用上多大なる効果が奏せられる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る絶縁ゲート型半導体素子の駆動装置の要部概略構成図。
【図２】図１に示す駆動回路における定電流回路の出力電流の制御特性を示す図。
【図３】本発明の第２の実施形態に係る絶縁ゲート型半導体素子の駆動装置の要部概略構成図。
【図４】図３に示す駆動回路における定電流回路の出力電流の制御特性を示す図。
【図５】従来の絶縁ゲート型半導体素子の駆動装置の概略構成図。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施形態に係る絶縁ゲート型半導体素子の駆動装置について説明する。
【００２２】
図１は第１の実施形態に係る絶縁ゲート型半導体素子の駆動装置の要部概略構成図である。尚、図１は複数のＩＧＢＴ２ａ〜２ｎをそれぞれ駆動する駆動回路３ａ〜３ｎの中の１つを代表して駆動回路３ａの概略構成を示しているが、他の駆動回路３ｂ〜３ｎも同様に構成される。また図５に示した従来の駆動回路３ａと同一部分には同一符号を付して示してある。
【００２３】
ここで前記定電流源５とカレントミラー回路６とからなる定電流回路７、放電回路８および切替え回路９について今少し詳しく説明する。前記定電流源５は、抵抗５ｂを介してソースを接地したｎ-ＦＥＴ５ａと、このｎ-ＦＥＴ５ａのソースに反転入力端子(−)を接続し、非反転端子(＋)に基準電圧Ｖrefを入力して前記ｎ-ＦＥＴ５ａのゲートを制御するＯＰアンプ５ｃとにより構成される。そして前記ｎ-ＦＥＴ５ａは、前記抵抗５ｂがＲrefとして与えられるとき、
Ｉo ＝ Ｖref／Ｒref
なる一定の電流Ｉoを出力する。
【００２４】
また前記カレントミラー回路６は、電源電圧Ｖccにソースを接続し、そのドレインとゲートとを前記定電流源５におけるｎ-ＦＥＴ５ａのドレインに接続したｐ-ＦＥＴ６ａと、前記電源電圧Ｖccにソースを接続し、そのゲートを前記ｐ-ＦＥＴ６ａのゲートに接続したｐ-ＦＥＴ６ｂとからなる。そして前記カレントミラー回路６における前記ｐ-ＦＥＴ６ａは、前記定電流源５のｎ-ＦＥＴ５ａに流れる電流（出力電流）Ｉoにより駆動され、該ｐ-ＦＥＴ６ａに対してミラーをなす電流出力用の前記ｐ-ＦＥＴ６ｂは、前記電流Ｉoに比例した一定電流［ｋ・Ｉo］を出力する。このようなカレントミラー回路６（ｐ-ＦＥＴ６ｂ）から出力される一定の電流［ｋ・Ｉo］が、前記ｐ-ＦＥＴ６ｂのドレインに接続された前記ＩＧＢＴ２ａのゲートに供給される。
【００２５】
また前記ＩＧＢＴ２ａのゲートには、ソースを接地したｎ-ＦＥＴ８ｂのドレインが接続されている。このｎ-ＦＥＴ８ｂは、制御信号を受けて動作するバッファ８ａによりゲート制御されてオン・オフ動作するもので、前記ＩＧＢＴ２ａのゲートに蓄積された電荷を放電する前記放電回路８を構成する。そして前記切替え回路９は、前記電源電圧Ｖccにソースを接続し、そのドレインを前記カレントミラー回路６における前記ｐ-ＦＥＴ６ｂのドレインに接続したｐ-ＦＥＴ９ａと、前記制御信号をレベルシフトして前記ｐ-ＦＥＴ９ａをゲート制御し、該ｐ-ＦＥＴ９ａをオン・オフするレベルシフト回路９ｂとにより構成される。
【００２６】
前記切替え回路９は、前記制御信号がＬレベルのとき、前記レベルシフト回路９ｂを介して前記ｐ-ＦＥＴ９ａをオンさせることで前記カレントミラー回路６の前記ｐ-ＦＥＴ６ａ,６ｂをそれぞれオンさせる。これによって前記ｐ-ＦＥＴ６ｂを介して前記ＩＧＢＴ２ａのゲートに一定電流が供給される。この際、前記バッファ８ａは、前記Ｌレベルの制御信号を前記ｎ-ＦＥＴ８ｂに加えることで、該ｎ-ＦＥＴ８ｂをオフさせる。この結果、前記ＩＧＢＴ２ａは、そのゲートに一定電流が供給されてターンオンする。
【００２７】
また前記切替え回路９は、前記制御信号がＨレベルのとき、前記レベルシフト回路９ｂを介して前記ｐ-ＦＥＴ９ａをオフさせることで前記カレントミラー回路６の前記ｐ-ＦＥＴ６ａ,６ｂをそれぞれオフさせる。これによって前記カレントミラー回路６の機能が停止され、前記ｐ-ＦＥＴ６ｂを介する電流出力が停止される。そしてこのときには前記ｎ-ＦＥＴ８ｂのゲートに前記バッファ８ａを介してＬレベルの制御信号が印加され、該ｎ-ＦＥＴ８ｂがオンする。このｎ-ＦＥＴ８ｂのオンによって前記ＩＧＢＴ２ａのゲートに蓄積された電荷が放電され、該ＩＧＢＴ２ａがターンオフする。
【００２８】
ここでこの実施形態に係る駆動回路３ａが特徴とするところは、前述した定電流源５とカレントミラー回路６とからなる定電流回路７、放電回路８および切替え回路９に加えて、前記ＩＧＢＴ２ａに流れる電流を検出して該電流に比例したセンス電圧を出力する電流検出回路１１、および上記センス電圧に応じて前記定電流源５の出力電流Ｉoをフィードバック制御して可変する電流調整回路１２を備える点にある。
【００２９】
前記電流検出回路１１は、例えば前記ＩＧＢＴ２ａが備える電流検出用のセンス・エミッタを介して出力される電流、つまり該ＩＧＢＴ２ａに流れる電流に比例した電流を、直列接続された抵抗Ｒａ,Ｒｂを介して分圧して検出するように構成される。そして前記電流調整回路１２は、前記電流検出回路１１にて検出され、電圧値として出力されるセンス電圧Ｖsensと、前記定電流源５の出力電流Ｉoを規定する為の予め設定された基準電圧Ｖrefとの電圧差ΔＶを、差電圧検出器を構成するＯＰアンプ１２ａを介して検出し、該ＯＰアンプ１２ａの出力電圧を前記ＯＰアンプ５ｃに加えるように構成される。
【００３０】
具体的には前記電流調整回路１２は、入力抵抗１２ｂを介して前記センス電圧Ｖsensが反転端子に入力され、入力抵抗１２ｃを介して前記基準電圧Ｖrefが非反転入力に入力されるＯＰアンプ１２ａと、このＯＰアンプ１２ａの出力端子と前記反転端子との間に設けられた帰還抵抗１２ｄ、前記非反転端子と接地ラインとの間に介装された接地抵抗１２ｅとにより構成される。そして前記入力抵抗１２ｂ,１２ｃの値をそれぞれＲ１、前記帰還抵抗１２ｄおよび接地抵抗１２ｅの各値をＲ２としたとき、
Ｖout ＝ （Ｒ２／Ｒ１）・（Ｖref−Ｖsens）
なる前記ＯＰアンプ１２ａの出力電圧Ｖoutを前記定電流源５のＯＰアンプ５ｃの非反転入力端子に加えるように構成される。
【００３１】
この結果、前記定電流源５の出力電流Ｉoは、前記抵抗５ｂの値をＲrefとしたとき
Ｉo ＝ ｛Ｒ２／（Ｒ１・Ｒref）｝・（Ｖref−Ｖsens）
となる。換言すれば前記定電流源５の出力電流Ｉoを、前記ＩＧＢＴ２ａに流れる電流に相当するセンス電圧Ｖsensと前記基準電圧Ｖrefとの電圧差ΔＶに応じてフィードバック制御することになる。特に前記電流検出回路１１における抵抗Ｒａ,Ｒｂとして、温度特性の揃ったものを用いることにより、温度変化の影響を受けることなく前記ＩＧＢＴ２ａに流れる電流を前記センス電圧Ｖsensとして検出することができる。従って前記ＩＧＢＴ２ａの個体性に起因するゲート閾値電圧のバラツキに応じて前記定電流源５の出力電流Ｉoを制御し、これによって該ＩＧＢＴ２ａのゲートに供給する一定電流の大きさを制御することが可能となる。
【００３２】
特に前記入力抵抗１２ｂ,１２ｃ、前記帰還抵抗１２ｄおよび前記接地抵抗１２ｅとして温度特性の同じものを用いれば、その抵抗値のバラツキを相殺することができる。更には前記基準電圧Ｖrefの温度特性を、例えば−２０℃〜１２５℃の範囲で標準値の±３％以内に収めると共に、前記センス電圧Ｖsensの温度特性を±１０％以内に収めるようにすれば、上述した抵抗値をバラツキ相殺効果と相俟って、前記定電流源５の出力電流特性を温度変化に対して十分に精度を高くすることができる。
【００３３】
この結果、並列接続された複数のＩＧＢＴ２ａ〜２ｎのゲート閾値電圧にバラツキがあっても、例えば図２に示すように前記センス電圧Ｖsensに応じて該当ＩＧＢＴ２ａ〜２ｎのゲートに供給する一定電流の大きさをフィードバック制御して最適化することができるので、該ＩＧＢＴ２ａ〜２ｎに流れる電流Ｉcを一定に保つことができる。この点、図１に示した構成の駆動回路においては、ＩＧＢＴ２ａ〜２ｎのゲート閾値電圧にバラツキに起因して該ＩＧＢＴ２ａ〜２ｎに流れる電流が変化しても、つまり前記センス電圧Ｖsensが変化しても図２に破線で示すように各ＩＧＢＴ２ａ〜２ｎのゲートに供給する電流が一定に保たれる。すると前記ゲート閾値電圧にバラツキに起因する電流のアンバランスが次第に増長され、前述したように或るＩＧＢＴに集中してその熱的破壊を招く恐れがある。従って本装置によれば、図２に示す特性に従って前記ＩＧＢＴ２の２ａ〜２ｎのゲートに供給する一定電流の大きさを、該ＩＧＢＴ２ａ〜２ｎのターンオン特性に合わせることができ上述したようにＩＧＢＴ２ａ〜２ｎにそれぞれ流れる電流Ｉcを一定に保つことができる。そして並列に設けられた複数のＩＧＢＴ２ａ〜２ｎにそれぞれ流れる電流がアンバランスとなることを効果的に防ぐことが可能となり、特定のＩＧＢＴへの電流集中を防いで、その熱的破壊を未然に防ぐことが可能となる。
【００３４】
さて図３は本発明の第２の実施形態に係る絶縁ゲート型半導体素子の駆動装置の要部概略構成図である。この第２の実施形態に係る駆動回路３ａは、前述したＯＰアンプ１２ａに代えて２つの比較器１２ｆ,１２ｇを用いて前記センス電圧Ｖsensを第１の閾値電圧Ｖref１および第２の閾値電圧Ｖref２（＞Ｖref１）とそれぞれ比較し、これらの比較結果に応じて前記ｎ-ＦＥＴ５ａのソースに接続された接地抵抗の値Ｒrefを可変設定するように構成した点にある。
【００３５】
具体的には直列接続した３つの抵抗５１,５２,５３を図１の接地抵抗５ｂに代えて前記ｎ-ＦＥＴ５ａのソースと接地ラインとの間に設け、前記比較器１２ｆ,１２ｇの出力によりオン・オフ制御される２つのｎ-ＦＥＴ１２ｈ,１２ｉを用いて前記抵抗５１,５２,５３を選択的に短絡するように構成している。そして前記ＯＰアンプ５ｃは、上述した如く選択的に短絡制御される抵抗５１,５２,５３からなる直列抵抗回路に生じる電圧と前記基準電圧Ｖrefとを比較して前記ｎ-ＦＥＴ５ａに流れる電流を一定化制御する。
【００３６】
ちなみに前記比較器１２ｆは、前記センス電圧Ｖsensが前記第１の閾値電圧Ｖref１に満たないとき［Ｖsens＜Ｖref１］、前記ｎ-ＦＥＴ１２ｈをオンさせて、前記抵抗５１,５２を短絡する役割を担う。また前記比較器１２ｇは、前記センス電圧Ｖsensが前記第２の閾値電圧Ｖref２に満たないとき［Ｖsens＜Ｖref２］、前記ｎ-ＦＥＴ１２ｉをオンさせて、前記抵抗５２を短絡する役割を担う。
【００３７】
従ってこのように構成された電流調整回路１２によれば、前記センス電圧Ｖsensが前記第２の閾値電圧Ｖref２を超えるとき［Ｖsens≧Ｖref２＞Ｖref１］、前記比較器１２ｆ,１２ｇの出力が共にＬレベルとなり、前記ｎ-ＦＥＴ１２ｈ,１２ｉが共にオフ状態に保たれる。この結果、前記抵抗５１,５２,５３が短絡されることがないので、前記定電流源５（ｎ-ＦＥＴ５ａ）の出力電流ＩoＨは、
ＩoＨ ＝ Ｖref／（Ｒref１＋Ｒref２＋Ｒref３）
となる。尚、上記Ｒref１,Ｒref２,Ｒref３は、前記抵抗５１,５２,５３の値をそれぞれ示す。
【００３８】
また前記センス電圧Ｖsensが前記第２の閾値電圧Ｖref２よりも低く、且つ前記第１の閾値電圧Ｖref１を超えるときには［Ｖref２＞Ｖsens≧Ｖref１］、前記比較器１２ｆの出力がＬレベルに保たれ、前記比較器１２ｇの出力がＨレベルに反転する。すると前記ｎ-ＦＥＴ１２ｉがオンして前記抵抗５２が短絡される。この結果、前記定電流源５（ｎ-ＦＥＴ５ａ）の出力電流ＩoＭは、
ＩoＭ ＝ Ｖref／（Ｒref１＋Ｒref３）
となる。
【００３９】
そして前記センス電圧Ｖsensが更に低下し、前記第１の閾値電圧Ｖref１よりも低くなると［Ｖref２＞Ｖref１＞Ｖsens］、前記比較器１２ｆ,１２ｇの出力が共にＨレベルとなり、前記ｎ-ＦＥＴ１２ｈ,１２ｉが共にオンとなる。この結果、前記抵抗５１,５２がそれぞれ短絡されるので、前記定電流源５（ｎ-ＦＥＴ５ａ）の出力電流ＩoＬは、
ＩoＬ ＝ Ｖref／（Ｒref３）
となる。
【００４０】
かくしてこのような電流調整回路１２を備えて構成される駆動回路３によれば、定電流回路７の出力電流を、図４に示すようにセンス電圧Ｖsensに応じて段階的（３段階）に変化させることが可能となる。従って前述した実施形態に比較してその制御精度が粗いものの、先の実施形態と同様に前記ＩＧＢＴ２の２ａ〜２ｎの各ゲートに供給する一定電流の大きさを、該ＩＧＢＴ２ａ〜２ｎのターンオン特性に合わせることができ、ＩＧＢＴ２ａ〜２ｎにそれぞれ流れる電流Ｉcを一定に保つことができる。そして並列に設けられた複数のＩＧＢＴ２ａ〜２ｎにそれぞれ流れる電流がアンバランスとなることを効果的に防ぐことが可能となり、特定のＩＧＢＴへの電流集中を防いで、その熱的破壊を未然に防ぐことが可能となる。
【００４１】
尚、本発明は上述した各実施形態に限定されるものではない。例えば定電流源５の出力電流Ｉo、前記センス電圧Ｖsensに応じて更に多段階に可変設定することも勿論可能である。また前記ＩＧＢＴ２ａ〜２ｎに流れる電流を、各ＩＧＢＴ２ａ〜２ｎのエミッタに接続したシャント抵抗に生じる電圧から検出することも可能である。更には前述したＩＧＢＴに代えてＭＯＳ-ＦＥＴを駆動する場合にも、本発明を同様に適用可能なことも言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００４２】
１  絶縁ゲート型半導体素子の駆動装置
２ａ〜２ｎ  ＩＧＢＴ（絶縁ゲート型半導体素子）
３ａ〜４ｎ  駆動回路
５  定電流源
５ａ  ｎチャネル型のＦＥＴ（ｎ-ＦＥＴ）
５ｂ  抵抗
５ｃ  ＯＰアンプ
６  カレントミラー回路
６ａ,６ｂ  ｎチャネル型のＦＥＴ（ｎ-ＦＥＴ）
７  定電流回路
８  放電回路
８ａ  バッファ
８ｂ  ｎ-ＦＥＴ
９  切替回路
９ａ  ｐ-ＦＥＴ
９ｂ  レベルシフト回路
１１  電流検出回路
１２  電流制御回路
１２ａ  ＯＰアンプ
１２ｂ,１２ｃ  入力抵抗
１２ｄ  帰還抵抗
１２ｅ  接地抵抗
１２ｆ,１２ｇ  比較器
１２ｈ,１２ｉ  ｎ-ＦＥＴ
５１,５２,５３  抵抗
【図１】
2014093836.tif 000003
【図２】
2014093836.tif 000004
【図３】
2014093836.tif 000005
【図４】
2014093836.tif 000006
【図５】
2014093836.tif 000007