(57)【要約】【課題】ワードラインとビットラインのショートを防止することができる半導体装置を提供する。【解決手段】半導体装置は、メモリセルアレイ部ＭＣＡ及びメモリセルアレイ部ＭＣＡの外周に位置するメモリセルアレイ外側部ＥＭＣＡからなり、メモリセルアレイ部ＭＣＡがメモリセルアレイ外側部ＥＭＣＡに近接する最外周領域を有する半導体基板と、その上の中間絶縁膜上において１段目のコンタクト部ＣＴ１の群のダミーコンタクトプラグＤＣＴ１の上方に延在するとともに２段目のコンタクト部の群の第２コンタクト部ＣＴ２と接続し、メモリセルアレイ部ＭＣＡから最外周領域を越えメモリセルアレイ外側部ＥＭＣＡまで延在するビットラインＢＬと、を有する。【選択図】図３
2014007428.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にて互いに平行に形成された複数のワードラインと、
前記複数のワードラインを覆って前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通する複数の第１の導電部が前記ワードラインの伸長方向に沿って配列されて構成された第１の導電部群が、前記複数のワードラインの各々ごとに設けられて構成された導電部群と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記導電部群のうち最外端に配列された前記第１の導電部群を含む外端導電部群上の前記第２の絶縁膜を避けて、前記第２の絶縁膜を貫通して前記外端導電部群を除く前記複数の第１の導電部の各々に接続された複数の第２の導電部と、
前記第２の導電部と接続され且つ前記第２の導電部から前記外端導電部群の前記第１の導電部上に延在して前記第２の絶縁膜上に形成されたビットラインが、互いに平行に複数配列されて構成されたビットライン群と、
を有することを特徴とする半導体装置。
【請求項２】
前記第１の導電部は、半導体基板上の少なくとも２つのアクティブ領域と、前記２つのアクティブ領域間に存在するフィールド領域との上に連続して形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の導電部の平面形状は、略長方形状又は略楕円形上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の導電部は、互いに対向して設けられた前記ビットラインの各々の下方の領域に跨って形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記外端導電部群の前記第１の導電部は、前記半導体基板に接続されて形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記外端導電部群は、前記ワードラインの間に挟まれて形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
表面上に、第１の領域と、前記第１の領域に隣接する第２の領域と、を備えたメモリセルアレイ領域を備えた半導体基板と、
互いに平行に配列されて前記第１の領域上に形成された複数のワードラインと、
前記第２の領域上に、前記複数のワードラインの全てと離間し且つ平行に形成された第１のダミーワードラインと、
前記複数のワードライン及び前記第１のダミーワードラインを覆って形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通して前記ワードラインに沿って設けられた第１のコンタクトプラグと、
前記第１の絶縁膜を貫通して前記第１の領域からの距離が前記第１のダミーワードラインよりも遠い位置にて前記第１のダミーワードラインに沿って形成された第１のダミーコンタクトプラグと、
前記第１の絶縁膜と前記第１のダミーコンタクトプラグとを覆って形成された第２の絶縁膜と、
前記第２の絶縁膜を貫通して前記第１のコンタクトプラグに接続された第２のコンタクトプラグと、
前記第２のコンタクトプラグに接続されるとともに前記第１のダミーコンタクトプラグ上まで延在して前記第２の絶縁膜上に形成されたビットラインと、
を有することを特徴とする半導体装置。
【請求項８】
前記第１のダミーコンタクトプラグは、前記第１のダミーワードラインに沿って複数形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１のダミーコンタクトプラグは、前記第１のダミーワードラインと、前記第１のダミーワードラインに平行な第２のダミーワードラインに挟まれて形成されていることを特徴とする請求項７又は８に記載の半導体装置。
【請求項１０】
前記第１のコンタクトプラグは、半導体基板上の少なくとも２つのアクティブ領域と、前記２つのアクティブ領域間に存在するフィールド領域との上に連続して形成されることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記第１のコンタクトプラグの平面形状は、略長方形状又は略楕円形上であることを特徴とする請求項７又は１０に記載の半導体装置。
【請求項１２】
前記第１のコンタクトプラグは、互いに対向して設けられた前記ビットラインの各々の下方の領域に跨って形成されていることを特徴とする請求項７乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のコンタクトプラグは、前記半導体基板に接続されて形成されていることを特徴とする請求項７乃至１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体記憶装置のメモリセル構造のうちの配線の配置および構造に関する。
【背景技術】
【０００２】
従来半導体記憶装置のメモリセルの配線の配置および構造の例を、図１および図２に示す。半導体記憶装置は、互いに平行する複数のワードラインＷＬと、複数のワードラインと交差する複数のビットラインＢＬと、複数のワードラインおよび複数のビットラインの交差箇所に設けられた複数のメモリセルＭＣとを有するメモリセルアレイ部ＭＣＡと、センスアンプやデコーダ等の周辺回路とからなる。
【０００３】
メモリセルが形成されるメモリセルアレイ部では、素子の集積度が高く、密にパターンが形成されている。一方、上記周辺回路が形成される周辺部では、メモリセルアレイ部に対して素子の集積度が低く、配線間や素子間の空間の広い、粗なパターンが形成されている。
【０００４】
密パターンと粗パターンの境界付近ではフォトリソグラフィにおけるレジスト塗布量の不均一や回折光による露光量の不均一が生じたり、エッチングにおいてウエハチップパターンの密度差によりエッチング速度が異なり、粗パターンで速く密パターンで遅くなるローディング効果等が起きる。これらにより、メモリセルアレイ部の内部（高密度パターン）とその外部（低密度パターン）で、ワードラインやビットライン、コンタクトプラグ（単にコンタクトとも記す）の寸法や形状が異なってしまうという問題があった。
そこで、従来の半導体記憶装置では、メモリセルアレイ部の外部にダミーワードラインやダミービットライン、ダミーコンタクトを配置していた。これにより、実際に使用するワードラインやビットライン、メモリセルアレイ部外部でのコンタクトの寸法や形状を、メモリセルアレイ部の内部と同一にしていた。
【０００５】
図１は、ダミーワードラインおよびダミーコンタクトを共に配置した一例を、図２は、ダミーワードラインのみを配置して、ダミーコンタクトを配置しない一例（特許文献１参照）を示す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許３５７５９８８号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来構造の装置では、いずれも問題があった。
【０００８】
図１の例では、ワードラインＷＬおよびコンタクトの寸法や形状は、メモリセルアレイ部ＭＣＡの外部ＥＭＣＡまで確保できる。しかし、ダミーコンタクトＤＣＴがダミーワードラインＤＷＬとショートすると、それによりダミーワードラインＤＷＬとビットラインＢＬがショートしてしまうという問題があった。この問題は、コンタクト形成にセルフアラインコンタクト（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）を適用する場合に、特に問題となりやすい。セルフアラインコンタクトでは、ゲート電極上部にエッチングストップとなるマスク絶縁膜を形成できるため、重ね合わせがずれてもゲート電極と短絡しないコンタクトが形成可能となり、ゲート−ゲート間隔を縮小でき高集積化を実現できる。
【０００９】
その対策として、特許文献１に開示されている技術の図２の例は、ダミーワードラインＤＷＬのみを配置して、ダミーコンタクトを配置しない。これにより、ダミーコンタクトとダミーワードラインＤＷＬとのショートが発生しない。しかし、ダミーコンタクトが存在しないため、密パターンと粗パターンの境界付近ではコンタクトの寸法や形状の確保が困難な場合に、コンタクトとワードラインとのショートが発生して、それによりワードラインとビットラインがショートするという問題があった。
【００１０】
そこで本発明は、以上の問題に鑑みて考案されたものであり、ダミーコンタクトの構造および配置を工夫することにより、ワードラインとビットラインとのショートを防止する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板と、
前記半導体基板上にて互いに平行に形成された複数のワードラインと、
前記複数のワードラインを覆って前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通する複数の第１の導電部が前記ワードラインの伸長方向に沿って配列されて構成された第１の導電部群が、前記複数のワードラインの各々ごとに設けられて構成された導電部群と、
前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記導電部群のうち最外端に配列された前記第１の導電部群を含む外端導電部群上の前記第２の絶縁膜を避けて、前記第２の絶縁膜を貫通して前記外端導電部群を除く前記複数の第１の導電部の各々に接続された複数の第２の導電部と、
前記第２の導電部と接続され且つ前記第２の導電部から前記外端導電部群の前記第１の導電部上に延在して前記第２の絶縁膜上に形成されたビットラインが、互いに平行に複数配列されて構成されたビットライン群と、
を有することを特徴とする。
【００１２】
本発明の半導体装置においては、前記第１の導電部は、半導体基板上の少なくとも２つのアクティブ領域と、前記２つのアクティブ領域間に存在するフィールド領域との上に連続して形成されることとすることができる。
【００１３】
本発明の半導体装置においては、前記第１の導電部の平面形状は、略長方形状又は略楕円形上であることとすることができる。
【００１４】
本発明の半導体装置においては、前記第１の導電部は、互いに対向して設けられた前記ビットラインの各々の下方の領域に跨って形成されていることとすることができる。
【００１５】
本発明の半導体装置においては、前記外端導電部群の前記第１の導電部は、前記半導体基板に接続されて形成されていることとすることができる。
【００１６】
本発明の半導体装置においては、前記外端導電部群は、前記ワードラインの間に挟まれて形成されていることとすることができる。
【００１７】
本発明の更なる半導体装置は、表面上に、第１の領域と、前記第１の領域に隣接する第２の領域と、を備えたメモリセルアレイ領域を備えた半導体基板と、
互いに平行に配列されて前記第１の領域上に形成された複数のワードラインと、
前記第２の領域上に、前記複数のワードラインの全てと離間し且つ平行に形成された第１のダミーワードラインと、
前記複数のワードライン及び前記第１のダミーワードラインを覆って形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通して前記ワードラインに沿って設けられた第１のコンタクトプラグと、
前記第１の絶縁膜を貫通して前記第１の領域からの距離が前記第１のダミーワードラインよりも遠い位置にて前記第１のダミーワードラインに沿って形成された第１のダミーコンタクトプラグと、
前記第１の絶縁膜と前記第１のダミーコンタクトとを覆って形成された第２の絶縁膜と、
前記第２の絶縁膜を貫通して前記第１のコンタクトプラグに接続された第２のコンタクトプラグと、
前記第２のコンタクトプラグに接続されるとともに前記第１のダミーコンタクトプラグ上まで延在して前記第２の絶縁膜上に形成されたビットラインと、
を有することを特徴とする。
【００１８】
本発明の半導体装置においては、前記第１のダミーコンタクトは、前記第１のダミーワードラインに沿って複数形成されていることとすることができる。
【００１９】
本発明の半導体装置においては、前記第１のダミーコンタクトは、前記第１のダミーワードラインと、前記第１のダミーワードラインに平行な第２のダミーワードラインに挟まれて形成されていることとすることができる。
【００２０】
本発明の半導体装置においては、前記第１のコンタクトプラグは、半導体基板上の少なくとも２つのアクティブ領域と、前記２つのアクティブ領域間に存在するフィールド領域との上に連続して形成されることとすることができる。
【００２１】
本発明の半導体装置においては、前記第１のコンタクトプラグの平面形状は、略長方形状又は略楕円形上であることとすることができる。
【００２２】
本発明の半導体装置においては、前記第１のコンタクトプラグは、互いに対向して設けられた前記ビットラインの各々の下方の領域に跨って形成されていることとすることができる。
【００２３】
本発明の半導体装置においては、前記第１のコンタクトプラグは、前記半導体基板に接続されて形成されていることとすることができる。
【発明の効果】
【００２４】
本発明による半導体装置によれば、前記最外周領域にてコンタクトプラグが中間絶縁膜中で終端し電気的接続がないので、ワードラインなどの第１の導電体とビットラインなどの第２の導電体とのショートを防止することができるとともに、それらの寸法や形状が異なってしまうという問題が解消される。さらに、コンタクトホールの位置ズレを吸収することができ、隣り合うメモリセル間の間隔の拡大を最小限に止めてセルフアラインコンタクトエッチング法によりコンタクトホールを形成する半導体装置の小型化ができる。
【図面の簡単な説明】
【００２５】
【図１】従来のメモリセルの配線の配置および構造を示す部分平面図である。
【図２】従来の他のメモリセルの配線の配置および構造を示す部分平面図である。
【図３】本実施形態の半導体記憶装置の拡大部分平面図である。
【図４】図３のＸ−Ｙ線で切断した箇所の断面図である。
【図５】他の実施形態の半導体記憶装置の概略部分断面図である。
【図６】半導体記憶装置の製造方法を示すフローチャートである。
【図７】本実施形態の半導体記憶装置のメモリセルアレイ部の拡大部分平面図である。
【発明を実施するための形態】
【００２６】
本発明による実施形態の半導体記憶装置について添付の図面を参照しつつ詳細に説明する。
【００２７】
本発明による半導体記憶装置におけるメモリセルアレイ部とその外部（低密度パターン）のダミーコンタクトの配置および構造の例の一部を、図３および図４に示す。図３は、本実施形態の半導体記憶装置の拡大部分平面図であり、図４は、図３のＸ−Ｙ線で切断した箇所の断面図である。
【００２８】
図３に示すように、半導体記憶装置のメモリセルアレイ部ＭＣＡは、互いに平行する複数のワードラインＷＬと、複数のワードラインと交差する複数のビットラインＢＬと、複数のワードラインおよび複数のビットラインの交差箇所に設けられた複数のメモリセルＭＣとを有する。半導体記憶装置のメモリセルアレイ部ＭＣＡの外側ＥＭＣＡにはセンスアンプやデコーダ等の周辺回路（図示せず）があるが、メモリセルアレイ部ＭＣＡ（高密度パターン）より低い密度で形成されている。
【００２９】
図４に示すように、ハードマスクＨＭで保護されたワードラインＷＬ下のメモリセルＭＣはアクティブ領域ＡＣを含み、アクティブ領域ＡＣを挟むメモリセルＭＣの対ごと素子分離酸化膜ＳＴＩが形成されている。なお、ダミービットラインは図示されていないが、設けることもできる。半導体基板２上における複数のメモリセルＭＣ上に中間絶縁膜１４が形成されている。
【００３０】
図４に示すように、アクティブ領域ＡＣは、第１コンタクト部ＣＴ１、第２コンタクト部ＣＴ２の順で積層されたコンタクトプラグを介して、ビットラインＢＬに接続されている。すなわち、メモリセルアレイ部ＭＣＡにおいては、メモリセルＭＣ上に位置するコンタクトホールＣＨ１内にそれぞれに埋め込まれたコンタクトプラグ（第１コンタクト部ＣＴ１、第２コンタクト部ＣＴ２）が形成されている。かかるコンタクトプラグを介してメモリセルＭＣが中間絶縁膜１４の上の導電体、ビットラインＢＬに電気的に接続される。
【００３１】
メモリセルアレイ部ＭＣＡは、コンタクトプラグが中間絶縁膜の途中で終端して埋設されたメモリセルアレイ部外側ＥＭＣＡに近接する最外周領域ＭＯＲを有する。
【００３２】
図３および図４に示すように、メモリセルアレイ部ＭＣＡ内部には、コンタクトプラグ（第１コンタクト部ＣＴ１、第２コンタクト部ＣＴ２）が配置されるが、その最外周領域ＭＯＲには、第２コンタクト部ＣＴ２は配置されない。これにより、中間絶縁膜の途中で終端して埋設されたダミー第１コンタクト部ＤＣＴ１は、ビットラインＢＬに接続されていない。
【００３３】
最外周領域ＭＯＲでのダミー第１コンタクト部ＤＣＴ１１は、その寸法や形状がメモリセルアレイ部ＭＣＡ内部の第１コンタクト部ＣＴ１と同一で形成される。
【００３４】
任意のワードラインＷＬおよびビットラインＢＬを選択することにより、特定のメモリセルＭＣが選択され、書き込みや読み出し動作が行われる。ビットラインＢＬに与えられた電位は、第２コンタクト部ＣＴ２−第１コンタクト部ＣＴ１を順に介して、アクティブ領域ＡＣまで印加される。ダミー第１コンタクト部ＤＣＴ１は、第２コンタクト部ＣＴ２が存在しないので、ビットラインＢＬに与えられた電位は印加されない。
【００３５】
図４に示すように本発明の効果は、ダミー第１コンタクト部ＤＣＴ１は、ダミーとして配置されているため、最外周領域ＭＯＲでの寸法や形状が、メモリセルアレイ部の内部と同一で形成されることである。これにより、コンタクト抵抗値やコンタクトリーク等の特性を、メモリセルアレイ部の内部と同一にすることができる。ダミー第１コンタクト部ＤＣＴ１は、ダミーワードラインＤＷＬとショートする可能性があるが、ビットラインＢＬと接続する第２コンタクト部ＣＴ２が存在しないので、ビットラインＢＬとのショートは起こらない。すなわち、第１コンタクト部ＣＴ１に対してダミーの効果（最外周領域ＭＯＲでの寸法や形状確保できる）と、ダミーのデメリット抑制（ダミー第１コンタクト部ＤＣＴ１でのショートが発生しても、ビットラインＢＬとのショートは起こらない）を同時に得ることができる。
【００３６】
以上の効果は、特に、コンタクトにセルフアラインコンタクトを適用する場合に、有効である。
【００３７】
上記実施形態では、アクティブ領域ＡＣに対してコンタクトを接続する例を説明したが、他の実施形態においては、コンタクトにより隣接アクティブ領域ＡＣを接続する構造にも適用可能である。図５はかかる半導体記憶装置の概略部分断面図である。
【００３８】
図５において、２は低濃度のＰ型不純物を拡散させた単結晶シリコン（Ｓｉ）からなる半導体基板である。
【００３９】
４はポリシリコンからなるゲート電極であり、５は酸化シリコンからなるゲート酸化膜である。半導体基板表面はセルフアラインプロセスにて、アクティブ領域として、図示しないがドープ層が形成されている。ドープ層は、半導体基板２の表層に比較的高濃度のＮ型不純物を拡散させて形成された拡散層であって、ソース領域およびドレイン領域として機能する。ゲート酸化膜５が隣り合うドープ層の間の中央部の半導体基板２上に形成されるので、ゲート電極４はゲート酸化膜５を挟んで半導体基板２に対向し、ドープ層が形成されていないドープ層間の中央部に配置されている。
【００４０】
３１はシリサイド膜であり、ゲート電極４上に形成された比較的高融点の金属材料（例えばタングステン）とシリコンとの化合物であるシリサイド材料からなる薄膜であって、ポリシリコンからなるゲート電極４の電気抵抗を減少させる。
【００４１】
３２はハードマスク窒化膜であり、シリサイド膜３１上に積層された窒化シリコンからなシリサイド膜より厚い厚膜であって、コンタクトホールＣＨ１をセルフアラインコンタクトエッチング法により形成するときのゲート電極４の保護膜として機能する。
【００４２】
３３はストッパシリコン窒化膜であり、半導体基板２上に形成されたハードマスク窒化膜３２およびメモリセルを覆いハードマスク窒化膜より薄い薄膜であって、コンタクトホールＣＨ１をセルフアラインコンタクトエッチング法により形成するときのゲート電極４や電荷蓄積窒化膜９の保護膜として機能する。
【００４３】
８はマスクシリコン酸化膜であり、９はマスクシリコン酸化膜８上に積層された窒化シリコンからなる電荷蓄積窒化膜であり、１０は、電荷蓄積窒化膜９上に積層されたトップシリコン酸化膜であり、電荷蓄積窒化膜９に保持された電子の移動を抑制する電子障壁として機能する。
【００４４】
１１はシリコン窒化膜であり、トップシリコン酸化膜１０に略矩形断面形状のサイドウォール形状に形成された窒化シリコンからなり、異方性エッチング時の電荷蓄積窒化膜９の保護膜として機能する。
【００４５】
ＭＣはメモリセルであり、上記のマスクシリコン酸化膜８、電荷蓄積窒化膜９、トップシリコン酸化膜１０、シリコン窒化膜１１を順に積層して形成された素子であって、不揮発性メモリとして機能する。
【００４６】
１４は中間絶縁膜であり、ゲート電極４上やメモリセルＭＣ上などを覆う半導体基板２上に形成された酸化シリコンからなる厚膜の絶縁膜である。
【００４７】
ＣＨ１、ＣＨ２はコンタクトホールであり、いずれの中間絶縁膜を貫通する貫通穴であって、ゲート電極４の側面に形成されたメモリセルＭＣと、隣り合う他のゲート電極４の側面に形成されたメモリセルＭＣとの間に形成される。
【００４８】
ＣＴ１、ＣＴ２、ＤＣＴ１は第１コンタクト部、第２コンタクト部、ダミー第１コンタクト部であって、コンタクトホールＣＨ１にタングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグである。積層された第１および第２コンタクト部ＣＴ１、ＣＴ２は中間絶縁膜上面から半導体基板表面（ドープ層）に達するコンタクトプラグであり、半導体基板表面と中間絶縁膜１４上に形成されるワードラインとを電気的に接続する機能を有している。
【００４９】
セルフアラインコンタクトエッチング法は、異方性エッチングによりゲート電極４上を含む領域をエッチングし、終点検出によりゲート電極４上のハードマスク窒化膜３２に達したことを検出し、その後は既知のハードマスク窒化膜３２の半導体基板２からの高さに基づいて、残りのコンタクトホールＣＨ１のエッチングを時間により管理し、エッチング量の適正化する方法である。
【００５０】
本実施形態のコンタクトホールＣＨ１は、その中間絶縁膜１４の上面側は、隣り合うゲート電極４のそれぞれの一部を含む領域の中間絶縁膜１４にハードマスク窒化膜３２に達すると共に下層に比べて大きい断面形状を有する穴として形成され、その半導体基板２側は、サイドウォール形状のメモリセルＭＣ上に形成されたストッパシリコン窒化膜３３に沿って縮小し、隣り合うゲート電極４のメモリセル間に形成されている半導体基板表面に達しており、中間絶縁膜１４の上面から半導体基板表面に達する中間絶縁膜１４を貫通する貫通穴として形成されている。
【００５１】
本実施形態の半導体記憶装置は、図６の製造方法を示すフローチャートのようにして製造される。
【００５２】
半導体基板において周辺回路のための素子分離層を形成する。素子分離層によって、半導体基板に、導電体配線およびメモリセルを第１の密度で形成するための第１の素子領域と、その周囲に近接され導電体配線および周辺回路を第１の素子領域より低い第２の密度で形成するための第２の素子領域と、を画定することができる。
【００５３】
第１の素子領域を主に製造工程を説明する。
【００５４】
ゲート酸化膜を形成するための酸化シリコン膜を形成し、その上にゲート電極を形成するためのポリシリコン膜を形成する。
【００５５】
次いで、ポリシリコン膜上にＣＶＤ法によりシリサイド膜を形成するためのシリサイド材料の薄膜を形成し、その上にハードマスク窒化膜を形成するための厚膜の窒化シリコン膜を形成する。
【００５６】
そして、フォトリソグラフィにより上記の窒化シリコン膜上にゲート電極の形成領域を覆うレジストマスクを形成し、ドライエッチング等により露出している窒化シリコン膜等をエッチングして半導体基板を露出させ、ゲート酸化膜を挟んで半導体基板に対向するゲート電極、並びにゲート電極上に積層されたシリサイド膜およびハードマスク窒化膜を形成する。フォトリソグラフィ、ドライエッチング等によりにより所望素子群パターンで半導体基板を露出させる。
【００５７】
次いで、ゲート電極上のハードマスク窒化膜上にマスクシリコン酸化膜、電荷蓄積窒化膜、トップシリコン酸化膜、シリコン窒化膜を形成するための酸化シリコン膜や窒化シリコン膜を積層し、異方性エッチングによりエッチングして、ハードマスク窒化膜の上面および隣り合うゲート電極のメモリセル間の半導体基板の上面を露出させ、ドープ層を自己整合的に形成する。
【００５８】
そして、ゲート電極上のハードマスク窒化膜上およびメモリセル上にＣＶＤ法により薄膜の窒化シリコンからなるストッパシリコン窒化膜を形成する。
【００５９】
以上の第１および第２の素子領域の画定工程Ｓ１を実行する。
【００６０】
ストッパシリコン窒化膜の形成後に、ストッパシリコン窒化膜を覆う第１の中間絶縁膜１４（図５）を形成する（第１の中間絶縁膜形成工程Ｓ２）。
【００６１】
第１の中間絶縁膜の形成後に、フォトリソグラフィにより中間絶縁膜上に隣り合うゲート電極間のそれぞれのゲート電極上のハードマスク窒化膜上の一部を含むコンタクトホール形成領域の中間絶縁膜を露出させた開口部を有するレジストマスクを形成し、これをマスクとして酸化シリコン／窒化シリコンのエッチング選択比が大きい条件での異方性エッチングにより、選択的にエッチングして、ドープ層に達する１段目のコンタクトホールを形成する（１段目コンタクトホール形成工程Ｓ３）。
【００６２】
レジストマスクの除去し、スパッタ法等により１段目のコンタクトホール内に導電材料を埋め込んで、基板に電気的に接続する第１コンタクト部ＣＴ１、ダミー第１コンタクト部ＤＣＴ１（図５）を形成する（１段目コンタクトホール埋込工程Ｓ４）。
【００６３】
その後に、中間絶縁膜および第１コンタクト部、ダミー第１コンタクト部を覆う第２中間絶縁膜１４ａ（図５）を形成する（第２の中間絶縁膜形成工程Ｓ５）。
【００６４】
第２中間絶縁膜の形成後に、フォトリソグラフィにより、ダミー第１コンタクト部以外の第１コンタクト部を露出させた開口部を有するレジストマスクを形成し、これをマスクとして、エッチングして、第１コンタクト部に達する第２コンタクトホールを形成する。すなわち、第１の素子領域における第２の素子領域に近接する最外周領域を除き、第１の導電体または半導体素子上の１段目のコンタクトホール上に位置する２段目のコンタクトホールを、第２の中間絶縁膜に形成する。ここで、第１の素子領域の最外周領域に位置し第１の中間絶縁膜で終端する導電材料のダミーコンタクトプラグ（ダミー第１コンタクト部ＤＣＴ１（図５））が画定される（２段目コンタクトホール形成ダミーコンタクト画定工程Ｓ６）。
【００６５】
レジストマスクの除去し、スパッタ法等により第２コンタクトホール内に導電材料を埋め込んで第１コンタクト部に電気的に接続する第２コンタクト部を形成する（２段目コンタクトホール埋込工程Ｓ７）。
【００６６】
その後に、第２中間絶縁膜上に、第２コンタクト部に電気的に接続するワードラインＷＬ（図５）を形成して（接続工程Ｓ８）、本実施形態の半導体記憶装置を備えた半導体装置を得る。
【００６７】
このようにして形成された本実施形態の半導体記憶装置は、コンタクトホールの形成位置が一方のゲート電極の側に偏倚して形成されたとしても、上記と同様にゲート電極や電荷蓄積窒化膜が厚膜のハードマスク窒化膜およびシリコン窒化膜により保護されているので、隣り合うゲート電極のメモリセル間の間隔を広げることなく位置ズレを吸収することができる。
【００６８】
更に、本実施形態のゲート電極上やメモリセル上には、厚膜のハードマスク窒化膜やシリコン窒化膜１１が形成されているので、薄膜のストッパシリコン窒化膜を形成すれば、上記の保護機能を確保することができ、隣り合うゲート電極のメモリセル間の間隔の拡大を最小限に止めて、セルフアラインコンタクトエッチング法によりコンタクトホールを形成する半導体記憶装置の小型化を図ることができる。
【００６９】
上記各実施形態においては、ドープ層はＮ型不純物を拡散させるとして説明したが、Ｐ型不純物を拡散させるようにしてもよい。
【００７０】
また、メモリセルにおいて要は最上層を窒化シリコン膜にすればよく、電荷蓄積窒化膜上に積層する酸化シリコン膜と窒化シリコン膜の数はいくつであってもよい。
【００７１】
このように、実施形態において、２段構造のコンタクトホールによって、上層配線と半導体基板のアクティブ領域とが接続される構造を有するメモリセルアレイ部を持つ半導体装置において、メモリセルアレイ部の最外周領域におけるスルーホールを削除したことにポイントがある。
【００７２】
ここで、メモリセルアレイ部の最外周領域ＭＯＲに位置する２段目のコンタクトホールが削除されると、最外周領域ＭＯＲの内側に位置するメモリセルアレイ部の２段目のコンタクトホールの形状が所望の形状を維持することができないが、以下の理由により問題は生じない。
【００７３】
図７に示すように、実際のメモリセルアレイ部ＭＣＡでは、１段目のコンタクトホールＣＨ１は、隣接した２つのアクティブ領域ＡＣと、これらアクティブ領域ＡＣ間に存在する１つのフィールド領域との上に連続して形成される。１段目のコンタクトホールＣＨ１の平面形状は、略長方形状となる。（仕上がりは横長の略楕円形状となる）２段目のコンタクトホールＣＨ２は、１段目のコンタクトホールＣＨ１の略中心部分上に形成される。２段目のコンタクトホールＣＨ２の平面形状は、略正方形状となる。（仕上がりは円形状となる。）メモリセル構造体に要求される線幅、ラインアンドスペースは、下層に行くに従い小さくなるため、メモリ構造体の仕上がり寸法の精度は、下層に行くに従い高いものとなる。よって、１段目のコンタクトホールの仕上がり形状の精度を上げるため、メモリセルアレイ部の最外周領域ＭＯＲに位置する１段目のコンタクトホール（ダミーコンタクトホール）の存在は必須である。一方、２段目のコンタクトホールについては、１段目ほど高い精度が要求されないこと、および下段に位置する１段目のコンタクトホール（コンタクトホールに埋め込まれた導電材料）の平面形状が２段目のそれよりも広いため、仮にその形状が多少変形したとしても上層配線とのコンタクトを取るための大きな障害にはならない。第１コンタクト部ＣＴ１により隣接アクティブ領域ＡＣ（予め平行に作り込んである）を接続する。
【符号の説明】
【００７４】
２ 半導体基板
４ ゲート電極
５ ゲート酸化膜
８ マスクシリコン酸化膜
９ 電荷蓄積窒化膜
１０ トップシリコン酸化膜
１１ シリコン窒化膜
１４ 中間絶縁膜
３１ シリサイド膜
３２ ハードマスク窒化膜
３３ ストッパシリコン窒化膜
ＣＴ コンタクト
ＤＣＴ ダミーコンタクト
ＭＣＡ メモリセルアレイ部
ＥＭＣＡ メモリセルアレイ部外側
ＷＬ ワードライン
ＢＬ ビットライン
ＭＣ メモリセル
ＡＣ アクティブ領域
ＳＴＩ 素子分離酸化膜
ＭＯＲ 最外周領域
ＣＴ１ 第１コンタクト部
ＣＴ２ 第２コンタクト部
ＤＣＴ１ ダミー第１コンタクト部
ＣＨ１ １段目のコンタクトホール
ＣＨ２ ２段目のコンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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