(57)【要約】【課題】或る列において行選択用配線と読出用配線との短絡が発生した場合であっても、他の列の積分回路からの出力電圧値の異常を防ぐ。【解決手段】固体撮像装置１Ａは、センサパネル部１０及び読出回路部４０を備える。センサパネル部１０は、ガラス基板１２上に設けられており、Ｍ行Ｎ列に配列された画素Ｐ１，１〜ＰＭ，Ｎを含む受光部２０、行選択用配線Ｑ１〜ＱＭ、及び読出用配線Ｒ１〜ＲＮを有する。読出回路部４０は、基板４１上に設けられており、Ｎ個の積分回路４２を有する。Ｎ個のパネル側接続点１３と積分回路４２との間のノードＮ１〜ＮＮと定電位線７１との間には、整流回路７２が接続されている。ノードＮ１〜ＮＮと読出用配線Ｒ１〜ＲＮとの間には、抵抗成分を有する回路構成物７３が接続されている。【選択図】図４
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【特許請求の範囲】
【請求項１】
フォトダイオード、及び該フォトダイオードに一方の電流端子が接続された薄膜トランジスタを含む画素が複数行及び複数列にわたり二次元配列されて成る受光部、各行毎に配設されて対応する行の前記画素に含まれる前記薄膜トランジスタの制御端子に接続された複数の行選択用配線、及び、各列毎に配設されて対応する列の前記画素に含まれる前記薄膜トランジスタの他方の電流端子に接続された複数の読出用配線を有し、第１の基板上に形成されたセンサパネル部と、
前記複数の読出用配線を経て入力される電荷の量に応じた電圧値を各々出力する複数の積分回路を有し、前記第１の基板とは別の第２の基板上に設けられた読出回路部と、
前記第１の基板上に設けられ、前記第１の基板上の前記複数の読出用配線それぞれと前記第２の基板上の前記複数の積分回路それぞれとを相互に接続するための複数のパネル側接続点と、
前記複数のパネル側接続点と前記複数の積分回路との間の複数のノードそれぞれと定電位線との間に接続された複数の整流回路と、
前記複数のノードと前記複数の読出用配線との間にそれぞれ接続された、抵抗成分を有する複数の回路構成物と
を備えることを特徴とする、固体撮像装置。
【請求項２】
前記複数の整流回路および前記定電位線が前記第２の基板上に設けられていることを特徴とする、請求項１に記載の固体撮像装置。
【請求項３】
前記薄膜トランジスタが、アモルファスシリコン及び多結晶シリコンのうち少なくとも一方からなる領域を含むことを特徴とする、請求項１または２に記載の固体撮像装置。
【請求項４】
前記複数の回路構成物が前記第２の基板上に設けられていることを特徴とする、請求項１〜３のいずれか一項に記載の固体撮像装置。
【請求項５】
前記複数の回路構成物がトランジスタであることを特徴とする、請求項１〜４のいずれか一項に記載の固体撮像装置。
【請求項６】
前記複数の回路構成物がアモルファスシリコン及び多結晶シリコンのうち少なくとも一方からなる領域を含むことを特徴とする、請求項１〜５のいずれか一項に記載の固体撮像装置。
【請求項７】
前記薄膜トランジスタの前記制御端子のオフ電圧が負であることを特徴とする、請求項１〜６のいずれか一項に記載の固体撮像装置。
【請求項８】
前記複数のノードと前記複数の積分回路との間それぞれに複数のスイッチ回路が接続されていることを特徴とする、請求項１〜７のいずれか一項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関するものである。
【背景技術】
【０００２】
特許文献１には、マトリクス状に配置された複数の光電変換素子を備える光電変換装置及びその製造方法に関する技術が記載されている。この光電変換装置及びその製造方法では、マトリクス信号配線に生じた断線等の欠陥による他信号線へのクロストークを防ぐ為、光電変換信号出力の一部が不適切であった場合に、その信号に対応しているマトリクス信号配線をレーザ等を用いて切断している。
【０００３】
特許文献２には、固体撮像装置に関する技術が記載されている。この固体撮像装置では、ＣＣＤイメージセンサやＣＭＯＳイメージセンサにおいて画素内部の信号線ショートなどにより発生した不良箇所を電気的に切り離すことによって、リーク電流を解消している。この切り離しのために、画素ブロック部と読み出し回路部との間に切り離し回路部が設けられている。
【０００４】
特許文献３には、固体撮像装置に関する技術が記載されている。この固体撮像装置では、静電破壊を防ぐため、各画素において、走査線及びデータ線と静電保護用定電位線との間に保護ダイオードが設けられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−０４６６４５号公報
【特許文献２】特開２００９−０８９０７８号公報
【特許文献３】特開２００９−３０２０９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
固体撮像装置は、複数の画素が複数行及び複数列にわたって二次元状に配置された受光部を有する。各画素には、入射した光を電子に変換するためのフォトダイオードが配置される。各画素のフォトダイオードは、各列毎に配設された読出用配線にトランジスタを介して接続されており、フォトダイオード内に蓄積された電荷は、トランジスタがオン状態となることによって読出用配線へ流出する。電荷は、読出用配線を通って積分回路に達し、積分回路において電圧信号に変換される。各画素のトランジスタの制御端子には、各行毎に配設された行選択用配線が接続されている。そして、各行毎にトランジスタのオン電圧が行選択用配線から制御端子に印加されることにより、各画素からの電荷の読み出しが各行毎に行われる。このように、各画素に増幅回路を有さず、各列の読出し用配線毎に積分回路が設けられた撮像素子は、パッシブピクセルセンサ（ＰＰＳ）と称される。なお、各画素毎に増幅回路を有する撮像素子は、アクティブピクセルセンサ（ＡＰＳ）と称される。
【０００７】
上記の構成を備える固体撮像装置における異常の一態様として、行選択用配線と読出用配線との短絡（ショート）がある。行選択用配線と読出用配線とが短絡してしまった場合、読出用配線の電位が行選択用配線の電位（すなわちトランジスタの制御端子の電位）に近づいてしまう。これにより、積分回路からの出力電圧値が異常な値となる。出力電圧値の異常が例えば一列のみであれば、隣接する列の画素値を用いて当該列の画素値を補間することも可能である。しかし、このような積分回路の出力異常値が過度に大きい場合には、隣接する他の積分回路の動作にも影響し、他の積分回路からの出力電圧値まで異常な値となってしまうことがある。このように複数列の出力電圧値が異常な値となってしまうと、これらの列の画素値を補間することが難しくなる。
【０００８】
本発明は、このような問題点に鑑みてなされたものであり、或る列において行選択用配線と読出用配線との短絡が発生した場合であっても、他の列の積分回路からの出力電圧値の異常を防ぐことができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明による固体撮像装置は、フォトダイオード、及び該フォトダイオードに一方の電流端子が接続された薄膜トランジスタを含む画素が複数行及び複数列にわたり二次元配列されて成る受光部、各行毎に配設されて対応する行の画素に含まれる薄膜トランジスタの制御端子に接続された複数の行選択用配線、及び、各列毎に配設されて対応する列の画素に含まれる薄膜トランジスタの他方の電流端子に接続された複数の読出用配線を有し、第１の基板上に形成されたセンサパネル部と、複数の読出用配線を経て入力される電荷の量に応じた電圧値を各々出力する複数の積分回路を有し、第１の基板とは別の第２の基板上に設けられた読出回路部と、第１の基板上に設けられ、第１の基板上の複数の読出用配線それぞれと第２の基板上の複数の積分回路それぞれとを相互に接続するための複数のパネル側接続点と、複数のパネル側接続点と複数の積分回路との間の複数のノードそれぞれと定電位線との間に接続された複数の整流回路と、複数のノードと複数の読出用配線との間にそれぞれ接続された、抵抗成分を有する複数の回路構成物とを備えることを特徴とする。
【００１０】
この固体撮像装置では、読出用配線と積分回路とを相互に接続するためのパネル側接続点がセンサパネル部に設けられており、このパネル側接続点と積分回路との間のノードと定電位線との間に、整流回路が接続されている。更に、そのノードと読出用配線との間には、抵抗成分を有する回路構成物が接続されている。この固体撮像装置の或る列において行選択用配線と読出用配線とが短絡した場合、読出用配線の電位が変化し、定電位線と読出用配線との間に接続された整流回路が導通状態となる。このとき、行選択用配線と定電位線との間を流れる電流は抵抗成分を有する回路構成物を通過するので、回路構成物に対して積分回路側に位置する配線の電位すなわち積分回路への入力電位は、定電位線の電位（正確には、整流回路による電圧降下分を差し引いた電位）に保たれる。従って、当該列の積分回路の出力異常値が過度に大きくなることを抑制し、他の積分回路の動作への影響を低減して、他の積分回路からの出力電圧値の異常を防ぐことができる。
【００１１】
また、固体撮像装置は、複数の整流回路および定電位線が第２の基板上に設けられていることを特徴としてもよい。これにより、例えば整流回路を積分回路と同じ半導体基板上に集積して、固体撮像装置の製造工程を削減することができる。
【００１２】
また、固体撮像装置は、薄膜トランジスタが、アモルファスシリコン及び多結晶シリコンのうち少なくとも一方からなる領域を含むことを特徴としてもよい。このような薄膜トランジスタでは制御端子のオフ電圧が負であることが多い。上記の固体撮像装置によれば、そのような場合であっても、定電位線の電位を正の適切な値とすることにより上記効果を好適に奏することができる。
【００１３】
また、固体撮像装置は、抵抗成分を有する複数の回路構成物が、第２の基板上に設けられていることを特徴としてもよい。これにより、例えば回路構成物を積分回路と同じ半導体基板上に集積して、固体撮像装置の製造工程を削減することができる。
【００１４】
また、固体撮像装置は、抵抗成分を有する複数の回路構成物がトランジスタであることを特徴としてもよい。これにより、第１の基板上の薄膜トランジスタや第２の基板上の積分回路といった半導体回路を作製する際の半導体プロセスと同様のプロセスを用いて回路構成物を容易に作製することができる。
【００１５】
また、固体撮像装置は、抵抗成分を有する複数の回路構成物がアモルファスシリコン及び多結晶シリコンのうち少なくとも一方からなる領域を含むことを特徴としてもよい。アモルファスシリコンや多結晶シリコンは単結晶の半導体よりも抵抗値が高いので、これらを回路構成物の材料として用いることにより、回路構成物を容易に作製することができる。特に、第１の基板上の薄膜トランジスタがアモルファスシリコン及び多結晶シリコンのうち少なくとも一方からなる領域を含む場合には、このような回路構成物を第１の基板上に容易に作製することができる。
【００１６】
また、固体撮像装置は、薄膜トランジスタの制御端子のオフ電圧が負であることを特徴としてもよい。上記の固体撮像装置によれば、そのような場合であっても、定電位線の電位を正の適切な値とすることにより上記効果を好適に奏することができる。
【００１７】
また、固体撮像装置は、複数のノードと複数の積分回路との間それぞれに複数のスイッチ回路が接続されていることを特徴としてもよい。これにより、行選択用配線と読出用配線との短絡による読出用配線の電位の変動と、積分回路の入力電位とを完全に切り離すことができる。なお、上記の固体撮像装置では、制御端子のオフ電圧が負である場合であっても、短絡時における上記ノードと積分回路との間の電位を定電位線によって正電位に保つことができるので、スイッチ回路を好適に動作させることができる。
【発明の効果】
【００１８】
本発明による固体撮像装置によれば、或る列において行選択用配線と読出用配線との短絡が発生した場合であっても、他の列の積分回路からの出力電圧値の異常を防ぐことができる。
【図面の簡単な説明】
【００１９】
【図１】一実施形態に係る固体撮像装置の構成を示す平面図である。
【図２】固体撮像装置の一部を拡大した平面図である。
【図３】図２のＩ−Ｉ線に沿った断面を示す側断面図である。
【図４】センサパネル部及び読出回路部の内部構成を示す図である。
【図５】回路構成物の例を示す図である。
【図６】第ｎ列に含まれる画素Ｐｍ，ｎ、積分回路、及び保持回路の詳細な回路構成例を示す図である。
【図７】各信号のタイミングチャートである。
【図８】図７に示された動作のうち１行分の動作を示すタイミングチャートである。
【図９】比較例としての、整流回路及び回路構成物を備えない場合のタイミングチャートである。
【図１０】短絡が生じた場合のタイミングチャートである。
【図１１】第１変形例に係る固体撮像装置の構成を示す図である。
【図１２】第２変形例として、整流回路の構成を示す回路図である。
【図１３】第３変形例として、センサパネル部と読出回路部との電気的な接続構造の例を示す図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照しながら本発明による固体撮像装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２１】
本実施形態に係る固体撮像装置は、例えば医療用Ｘ線撮像システムに用いられ、特に歯科医療におけるパノラマ撮影、セファロ撮影、ＣＴ撮影といった撮像モードによって、被検者の顎部のＸ線像を撮像するシステムに用いられる。このため、本実施形態の固体撮像装置は、大面積のガラス基板上にアモルファスシリコンが堆積されて成る薄膜トランジスタや、アモルファスシリコンが堆積されて成るフォトダイオードを備えており、単結晶シリコンウェハから作製される従来の固体撮像装置と比較して、格段に広い受光面積を有する。図１〜図３は、本実施形態における固体撮像装置１Ａの構成を示す図である。図１は固体撮像装置１Ａを示す平面図であり、図２は固体撮像装置１Ａの一部を拡大した平面図である。さらに、図３は、図２のＩ−Ｉ線に沿った断面を示す側断面図である。なお、図１〜図３には、理解を容易にするためＸＹＺ直交座標系を併せて示している。
【００２２】
図１に示されるように、固体撮像装置１Ａは、センサパネル部１０と、読出回路部４０とを備えている。センサパネル部１０は、ガラス基板１２（第１の基板）の主面上に作製されており、受光部２０及び垂直シフトレジスタ部３０を有する。垂直シフトレジスタ部３０は、受光部２０の側辺に沿って配置されている。また、読出回路部４０は、ガラス基板１２とは別に設けられた基板４１（第２の基板）上に設けられており、複数のボンディングワイヤ５１を介して受光部２０と電気的に接続されている。読出回路部４０は、例えばＣＭＯＳ型ＩＣチップによって好適に構成される。読出回路部４０は、受光部２０の複数列それぞれに対応して設けられた複数の積分回路を含んでおり、これら複数の積分回路は、対応する列の画素から出力される電荷の量に応じた電圧値をそれぞれ生成する。読出回路部４０は、各積分回路から出力された電圧値を保持し、その保持した電圧値を逐次的に出力する。
【００２３】
なお、本実施形態では一枚のガラス基板１２上に受光部２０及び垂直シフトレジスタ部３０が設けられているが、受光部２０及び垂直シフトレジスタ部３０は、それぞれ別個のガラス基板上に設けられてもよい。また、読出回路部４０は図１に示されるように複数設けられても良く、或いは一つのみ設けられても良い。
【００２４】
受光部２０は、複数個の画素が複数行及び複数列にわたって二次元配列されることにより構成されている。図２に示される画素Ｐｍ，ｎは、第ｍ行第ｎ列に位置する画素である。ここで、ｍは１以上Ｍ以下の整数であり、ｎは１以上Ｎ以下の整数である。Ｍ，Ｎは２以上の整数である。なお、図２において、列方向はＹ軸方向と一致し、行方向はＸ軸方向と一致する。受光部２０に含まれる複数の画素Ｐ１，１〜ＰＭ，Ｎそれぞれは、薄膜トランジスタ２１及びフォトダイオード２２を備えている。薄膜トランジスタ２１の一方の電流端子は、フォトダイオード２２と電気的に接続されている。
【００２５】
また、図２に示されるように、本実施形態のセンサパネル部１０は、各行毎に配設された複数の行選択用配線Ｑ１〜ＱＭと、各列毎に配設された複数の読出用配線Ｒ１〜ＲＮとを更に有する。第ｍ行の行選択用配線Ｑｍは、対応する行の画素Ｐｍ，ｎに含まれる薄膜トランジスタ２１の制御端子と電気的に接続されている。第ｎ行の読出用配線Ｒｎは、対応する列の画素Ｐｍ，ｎに含まれる薄膜トランジスタ２１の他方の電流端子と電気的に接続されている。複数の行選択用配線Ｑ１〜ＱＭ、及び複数の読出用配線Ｒ１〜ＲＮは、金属からなる。
【００２６】
図３に示されるように、ガラス基板１２の主面上の全面には、アモルファスシリコン膜１４が設けられている。薄膜トランジスタ２１、フォトダイオード２２、および第ｎ列読出用配線Ｒｎは、このアモルファスシリコン膜１４の表面に形成されている。薄膜トランジスタ２１、フォトダイオード２２、及び第ｎ列読出用配線Ｒｎは絶縁層１６によって覆われており、絶縁層１６の上にはシンチレータ１８がガラス基板１２の全面を覆うように設けられている。シンチレータ１８は、入射したＸ線に応じてシンチレーション光を発生してＸ線像を光像へと変換し、この光像をフォトダイオード２２へ出力する。
【００２７】
フォトダイオード２２は、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。フォトダイオード２２は、ｎ型半導体層２２ａ、ｉ型半導体層２２ｂ、及びｐ型半導体層２２ｃを有するＰＩＮ型フォトダイオードである。ｎ型半導体層２２ａは、ｎ型アモルファスシリコンからなる半導体層である。ｉ型半導体層２２ｂは、ｉ型（アンドープ）アモルファスシリコンからなる半導体層でありｎ型半導体層２２ａ上に設けられている。このように、ｉ型半導体層２２ｂがアモルファスシリコンによって形成されることにより、ｉ型半導体層２２ｂを厚くすることができ、フォトダイオード２２の光電変換効率を高めて固体撮像装置１Ａの感度を向上させることができる。ｐ型半導体層２２ｃは、ｐ型アモルファスシリコンからなる半導体層でありｉ型半導体層２２ｂ上に設けられている。
【００２８】
薄膜トランジスタ２１は、好適には電界効果トランジスタ（ＦＥＴ）によって構成されるが、バイポーラトランジスタによって構成されてもよい。薄膜トランジスタ２１がＦＥＴである場合、本実施形態の説明において制御端子はゲートを、電流端子はソースまたはドレインをそれぞれ意味する。また、薄膜トランジスタ２１がバイポーラトランジスタである場合、制御端子はベースを、電流端子はコレクタまたはエミッタを意味する。
【００２９】
薄膜トランジスタ２１は、アモルファスシリコン及び多結晶シリコンのうち少なくとも一方から成る領域を含む。例えば、図３に示される薄膜トランジスタ２１は、それぞれアモルファスシリコンからなるチャネル領域２１ａ、ソース領域２１ｂ、及びドレイン領域２１ｃを有する。ソース領域２１ｂは、チャネル領域２１ａの一方の側面に沿って形成されている。ドレイン領域２１ｃは、チャネル領域２１ａの他方の側面に沿って形成されている。また、チャネル領域２１ａ上にはゲート電極２１ｅが設けられており、ゲート電極２１ｅとチャネル領域２１ａとの間にはゲート絶縁膜２１ｄが介在している。
【００３０】
薄膜トランジスタ２１のチャネル領域２１ａ、ソース領域２１ｂ、及びドレイン領域２１ｃにはアモルファスシリコンが用いられているが、低温多結晶シリコン（Low Temperature Polycrystalline Silicon；ＬＴＰＳ）が用いられると尚よい。低温多結晶シリコンは１００〜６００℃といった比較的低温のプロセス温度下において堆積される多結晶シリコンである。このような低温下においては、例えば無アルカリガラスといったガラス基板１２を支持基板として利用可能であることから、上記各領域２１ａ、２１ｂ及び２１ｃの構成材料を低温多結晶シリコンとすることによって、単結晶シリコンウェハと較べて広い面積を有するガラス基板１２を支持基板として用い、そのガラス基板１２上に大面積の受光部２０を作製することが可能となる。
【００３１】
一実施例では、ガラス基板１２の材料として、例えば０．３ｍｍ〜１．２ｍｍといった厚さを有する板状の（サブストレート用の）無アルカリガラスが用いられる。無アルカリガラスは、アルカリ分を殆ど含まず、膨張率が低く且つ耐熱性が高く、安定した特性を有している。また、低温多結晶シリコンにおける電子移動度は１０〜６００ｃｍ２／Ｖｓであり、アモルファスシリコンにおける電子移動度（０．３〜１．０ｃｍ２／Ｖｓ）より大きいので、薄膜トランジスタ２１の領域２１ａ、２１ｂ及び２１ｃを低温多結晶シリコンによって形成することにより、薄膜トランジスタ２１のオン抵抗を低減することが可能となる。
【００３２】
続いて、センサパネル部１０及び読出回路部４０の回路構成について詳細に説明する。図４は、センサパネル部１０及び読出回路部４０の内部構成を示す図である。前述したように、受光部２０は、Ｍ×Ｎ個の画素Ｐ１，１〜ＰＭ，ＮがＭ行Ｎ列に２次元配列されて成る。第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎに接続された第ｍ行選択用配線Ｑｍは、垂直シフトレジスタ部３０に接続されている。
【００３３】
読出回路部４０は、各列毎に設けられた複数個（本実施形態ではＮ個）の積分回路４２と、複数個（本実施形態ではＮ個）の保持回路４４とを有している。積分回路４２及び保持回路４４は、各列毎に互いに直列に接続されている。Ｎ個の積分回路４２は、互いに共通の構成を有している。また、Ｎ個の保持回路４４は、互いに共通の構成を有している。
【００３４】
Ｎ個の積分回路４２それぞれは、読出用配線Ｒ１〜ＲＮそれぞれに接続された入力端を有しており、読出用配線Ｒ１〜ＲＮから入力された電荷を蓄積し、その蓄積電荷量に応じた電圧値を出力端からＮ個の保持回路４４それぞれへ出力する。Ｎ個の積分回路４２それぞれは、Ｎ個の積分回路４２に対して共通に設けられたリセット用配線４６に接続されている。Ｎ個の保持回路４４それぞれは、積分回路４２の出力端に接続された入力端を有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線４８へ出力する。Ｎ個の保持回路４４それぞれは、Ｎ個の保持回路４４に対して共通に設けられた保持用配線４５に接続されている。また、Ｎ個の保持回路４４それぞれは、第１列選択用配線Ｕ１〜第Ｎ列選択用配線Ｕｎそれぞれを介して水平シフトレジスタ部６１に接続されている。
【００３５】
垂直シフトレジスタ部３０は、第ｍ行選択制御信号ＶＳｍを、第ｍ行選択用配線Ｑｍを介して第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，Ｎそれぞれに提供する。垂直シフトレジスタ部３０において、行選択制御信号ＶＳ１〜ＶＳＭは順次に有意値（すなわち、薄膜トランジスタ２１の制御端子のオン電圧。一例では＋１０Ｖ〜＋１５Ｖ）とされる。また、水平シフトレジスタ部６１は、列選択制御信号ＨＳ１〜ＨＳｎを、列選択用配線Ｕ１〜Ｕｎを介してＮ個の保持回路４４それぞれに提供する。列選択制御信号ＨＳ１〜ＨＳｎは順次に有意値とされる。また、Ｎ個の積分回路４２それぞれには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。Ｎ個の保持回路４４それぞれには、保持用配線４５を介して保持制御信号Ｈｄが提供される。
【００３６】
前述したように、センサパネル部１０はガラス基板１２上に形成されており、読出回路部４０は基板４１上に設けられている。これらの相互接続のため、ガラス基板１２上には複数（本実施形態ではＮ個）のパネル側接続点１３が設けられており、基板４１上には複数（本実施形態ではＮ個）の読出部側接続点４３が設けられている。Ｎ個のパネル側接続点１３それぞれは、Ｎ本の読出用配線Ｒ１〜ＲＮそれぞれの一端と電気的に接続されている。Ｎ個の読出部側接続点４３それぞれは、Ｎ個の積分回路４２それぞれの入力端と電気的に接続されている。パネル側接続点１３及び読出部側接続点４３は、例えばボンディングパッドにより構成される。パネル側接続点１３と読出部側接続点４３とは、ボンディングワイヤ５１によって互いに電気的に接続されている。
【００３７】
また、基板４１上には定電位線７１が設けられている。定電位線７１の電位は、一定電位ＶＣに維持されている。この一定電位ＶＣは、例えば積分回路４２を構成するアンプ（後述）の入力端の電位と等しい値か、該電位に近い値に設定されるとよい。
【００３８】
Ｎ個のパネル側接続点１３それぞれとＮ個の積分回路４２それぞれとの間には、Ｎ個のノードＮ１〜ＮＮそれぞれが存在する。そして、これらのノードＮ１〜ＮＮと定電位線７１との間には、Ｎ個の整流回路７２それぞれが接続されている。Ｎ個の整流回路７２は、基板４１上に設けられており、例えば横型のｐｎ接合ダイオードや縦型のｐｎ接合ダイオードによって構成され得る。行選択用配線Ｑ１〜ＱＭの非選択時の電位（すなわち、薄膜トランジスタ２１の制御端子のオフ電圧）が一定電位ＶＣよりも低い場合、このダイオードのカソードは当該列のノードＮｎと電気的に接続され、アノードは定電位線７１と電気的に接続される。また、行選択用配線Ｑ１〜ＱＭの非選択時の電位が一定電位ＶＣよりも高い場合、このダイオードのカソードは定電位線７１と電気的に接続され、アノードは当該列のノードＮｎと電気的に接続される。
【００３９】
薄膜トランジスタ２１がアモルファスシリコン若しくは多結晶シリコンから成る領域を含む場合、薄膜トランジスタ２１の制御端子のオフ電圧は負（例えば−５Ｖ〜−１０Ｖ）となることが多い。アモルファスシリコンや多結晶シリコンは単結晶シリコンと比較して結晶性が低く、また不純物も多く含まれるので、制御端子に比較的大きな電圧を印加する必要があるからである。一方、積分回路４２を構成するアンプの入力端の電位は、典型的には１．０Ｖといった正電位である。従って、この場合、整流回路７２を構成するダイオードのカソードはノードＮｎと電気的に接続され、アノードは定電位線７１と電気的に接続される。
【００４０】
ノードＮ１〜ＮＮと読出用配線Ｒ１〜ＲＮとの間には、抵抗成分を有する複数（本実施形態ではＮ個）の回路構成物７３がそれぞれ接続されている。回路構成物７３の一端は、読出部側接続点４３、ボンディングワイヤ５１、及びパネル側接続点１３を介して読出用配線Ｒ１〜ＲＮと電気的に接続されている。また、回路構成物７３の他端は、ノードＮ１〜ＮＮを介して積分回路４２の入力端と電気的に接続されている。本実施形態では、Ｎ個の回路構成物７３は基板４１上に設けられている。回路構成物７３の抵抗値は、例えば１ｋΩである。
【００４１】
図５は、回路構成物７３の例を示す図である。図５（ａ）は、回路構成物７３が、抵抗成分を有する領域７３ａを含む場合を示している。このような領域７３ａは、例えば、アモルファスシリコン及び多結晶シリコンのうち少なくとも一方からなる領域、ｎ型ドーパントやｐ型ドーパントが高濃度で拡散された領域、或いはウェル抵抗領域によって好適に実現される。図５（ｂ）は、回路構成物７３としてのトランジスタ７３ｂを示している。トランジスタ７３ｂの制御端子に一定のバイアス電圧が印加されることにより、トランジスタ７３ｂは或る程度の抵抗成分（オン抵抗）を有する回路構成物７３として機能することができる。すなわち、トランジスタの抵抗値は、制御端子にオン電圧が印加されているときには極めて小さく、制御端子にオフ電圧が印加されているときには極めて大きい。従って、オン電圧とオフ電圧との間の電圧を制御端子に印加することにより、トランジスタ７３ｂの抵抗値を適切な値に調整することができる。また、トランジスタを抵抗成分として用いることにより、比較的小面積で大きな抵抗値を実現することが可能である。
【００４２】
図６は、第ｎ列に含まれる画素Ｐｍ，ｎ、積分回路４２、及び保持回路４４の詳細な回路構成例を示す図である。ここでは、Ｍ×Ｎ個の画素Ｐ１，１〜ＰＭ，Ｎを代表して第ｍ行第ｎ列の画素Ｐｍ，ｎの回路図を示している。
【００４３】
図６に示されるように、画素Ｐｍ，ｎのフォトダイオード２２のアノード端子は接地され、カソード端子は、薄膜トランジスタ２１を介して読出用配線Ｒｎに接続されている。画素Ｐｍ，ｎの薄膜トランジスタ２１には、垂直シフトレジスタ部３０から第ｍ行選択用配線Ｑｍを介して第ｍ行選択制御信号ＶＳｍが提供される。第ｍ行選択制御信号ＶＳｍは、第ｍ行のＮ個の画素Ｐｍ，１〜Ｐｍ，ｎそれぞれに含まれる薄膜トランジスタ２１の開閉動作を指示する。例えば、第ｍ行選択制御信号ＶＳｍが非有意値（薄膜トランジスタ２１の制御端子のオフ電圧）であるときに、薄膜トランジスタ２１が非導通状態となる。このとき、フォトダイオード２２において発生した電荷は、読出用配線Ｒｎへ出力されることなくフォトダイオード２２の接合容量部に蓄積される。一方、第ｍ行選択制御信号ＶＳｍが有意値（薄膜トランジスタ２１の制御端子のオン電圧）であるときに、薄膜トランジスタ２１が接続状態となる。このとき、フォトダイオード２２の接合容量部に蓄積されていた電荷が、薄膜トランジスタ２１を経て読出用配線Ｒｎへ出力される。この電荷は、読出用配線Ｒｎ、ボンディングワイヤ５１、回路構成物７３、及びノードＮｎを通って積分回路４２へ送られる。
【００４４】
積分回路４２は、アンプ４２ａ、容量素子４２ｂ、及び放電用スイッチ４２ｃを含む、いわゆる電荷積分型の構成を備えている。容量素子４２ｂ及び放電用スイッチ４２ｃは、互いに並列に接続され、且つアンプ４２ａの入力端子と出力端子との間に接続されている。アンプ４２ａの入力端子は読出用配線Ｒｎに接続されている。放電用スイッチ４２ｃには、リセット用配線４６を介してリセット制御信号ＲＥが提供される。
【００４５】
リセット制御信号ＲＥは、Ｎ個の積分回路４２それぞれの放電用スイッチ４２ｃの開閉動作を指示する。例えば、リセット制御信号ＲＥが非有意値（例えばハイレベル）であるときに、放電用スイッチ４２ｃが閉じて、容量素子４２ｂが放電され、積分回路４２の出力電圧値が初期化される。また、リセット制御信号ＲＥが有意値（例えばローレベル）であるときに、放電用スイッチ４２ｃが開いて、積分回路４２に入力された電荷が容量素子４２ｂに蓄積され、その蓄積電荷量に応じた電圧値が積分回路４２から出力される。
【００４６】
保持回路４４は、入力用スイッチ４４ａ、出力用スイッチ４４ｂ及び容量素子４４ｃを含む。容量素子４４ｃの一端は接地されている。容量素子４４ｃの他端は、入力用スイッチ４４ａを介して積分回路４２の出力端に接続され、且つ、出力用スイッチ４４ｂを介して電圧出力用配線４８と接続されている。入力用スイッチ４４ａには、保持用配線４５を介して保持制御信号Ｈｄが与えられる。保持制御信号Ｈｄは、Ｎ個の保持回路４４それぞれの入力用スイッチ４４ａの開閉動作を指示する。保持回路４４の出力用スイッチ４４ｂには、第ｎ列選択用配線Ｕｎを介して第ｎ列選択制御信号ＨＳｎが与えられる。選択制御信号ＨＳｎは、保持回路４４の出力用スイッチ４４ｂの開閉動作を指示する。
【００４７】
例えば、保持制御信号Ｈｄがハイレベルからローレベルに転じると、入力用スイッチ４４ａが閉状態から開状態に転じて、そのときに保持回路４４に入力されている電圧値が容量素子４４ｃに保持される。また、第ｎ列選択制御信号ＨＳｎがローレベルからハイレベルに転じると、出力用スイッチ４４ｂが閉じて、容量素子４４ｃに保持されている電圧値が電圧出力用配線４８へ出力される。
【００４８】
図７は、各信号のタイミングチャートである。図７には、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）第１行選択制御信号ＶＳ１、（ｃ）第２行選択制御信号ＶＳ２、（ｄ）第３行選択制御信号ＶＳ３、（ｅ）第４行選択制御信号ＶＳ４、（ｆ）第５行選択制御信号ＶＳ５、（ｇ）第Ｍ行選択制御信号ＶＳＭ、（ｈ）保持制御信号Ｈｄ、及び（ｉ）第１列選択制御信号ＨＳ１〜第Ｎ列選択制御信号ＨＳＮがそれぞれ示されている。
【００４９】
まず、時刻ｔ１０から時刻ｔ１１までの期間、リセット制御信号ＲＥがハイレベルとされる。これにより、Ｎ個の積分回路４２それぞれにおいて、放電用スイッチ４２ｃが閉状態となり、容量素子４２ｂが放電される。
【００５０】
時刻ｔ１１より後の時刻ｔ１２から時刻ｔ１３までの期間、垂直シフトレジスタ部３０が第１行選択制御信号ＶＳ１をハイレベルとする。これにより、第１行の画素Ｐ１，１〜Ｐ１，Ｎにおいて薄膜トランジスタ２１が接続状態となり、画素Ｐ１，１〜Ｐ１，Ｎそれぞれのフォトダイオード２２に蓄積された電荷が読出用配線Ｒ１〜ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。積分回路４２からは、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値が出力される。なお、時刻ｔ１３ののち、第１行の画素Ｐ１，１〜Ｐ１，Ｎそれぞれの薄膜トランジスタ２１は非接続状態とされる。
【００５１】
そして、時刻ｔ１３より後の時刻ｔ１４から時刻ｔ１５までの期間、保持制御信号Ｈｄがハイレベルとされ、これにより、Ｎ個の保持回路４４のそれぞれにおいて入力用スイッチ４４ａが接続状態となり、積分回路４２から出力された電圧値が容量素子４４ｃによって保持される。
【００５２】
続いて、時刻ｔ１５より後の時刻ｔ１６から時刻ｔ１７までの期間、水平シフトレジスタ部６１が第１列選択制御信号ＨＳ１〜第Ｎ列選択制御信号ＨＳＮを順次ハイレベルとする。これにより、Ｎ個の保持回路４４の出力用スイッチ４４ｂが順次閉状態となり、容量素子４４ｃに保持されていた電圧値が逐次に電圧出力用配線４８へ出力される。また、この間、リセット制御信号ＲＥがハイレベルとされ、積分回路４２の容量素子４２ｂが放電される。
【００５３】
続いて、時刻ｔ１７より後の時刻ｔ１８から時刻ｔ１９までの期間、垂直シフトレジスタ部３０が第２行選択制御信号ＶＳ２をハイレベルとする。これにより、第２行の画素Ｐ２，１〜Ｐ２，Ｎにおいてトランジスタ２１が接続状態となり、画素Ｐ２，１〜Ｐ２，Ｎそれぞれのフォトダイオード２２に蓄積された電荷が読出用配線Ｒ１〜ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。以降、第１行と同様の動作によって、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値がＮ個の保持回路４４から逐次に電圧出力用配線４８へ出力される。そして、第３行ないし第Ｍ行の画素に蓄積された電荷についても、第１行と同様の動作によって電圧値に変換され、逐次に電圧出力用配線４８へ出力される。こうして、受光部２０からの一つの撮像フレーム分の画像データの読み出しが完了する。
【００５４】
図８は、図７に示された動作のうち１行分の動作を示すタイミングチャートである。図８には、上から順に、（ａ）リセット制御信号ＲＥ、（ｂ）第ｍ行選択制御信号ＶＳｍ、（ｃ）保持制御信号Ｈｄ、及び（ｄ）積分回路４２からの出力電圧Ｖｏｕｔがそれぞれ示されている。上述したように、第ｍ行選択制御信号ＶＳｍがハイレベルになると、画素Ｐｍ，１〜Ｐｍ，Ｎそれぞれのフォトダイオード２２に蓄積された電荷が読出用配線Ｒ１〜ＲＮを通って積分回路４２に出力され、容量素子４２ｂに蓄積される。そして、積分回路４２からは、容量素子４２ｂに蓄積された電荷量に応じた大きさの電圧値Ｖｏｕｔが出力される。
【００５５】
ここで、図６に示された行選択用配線Ｑｍと読出用配線Ｒｎとが交差する部分（図中の部分Ａ１）において、短絡故障が発生した場合を考える。図９は、本実施形態の比較例として、整流回路７２及び回路構成物７３を備えない場合のタイミングチャートを示している。行選択用配線Ｑｍと読出用配線Ｒｎとが互いに短絡すると、読出用配線Ｒｎの電位が行選択用配線Ｑｍの電位（すなわち薄膜トランジスタ２１の制御端子の電位）に引っ張られてしまう。薄膜トランジスタ２１の制御端子の電位は、オン時で例えば＋１０Ｖ程度、オフ時で例えば−５Ｖ程度であるが、オン状態である時間は短く（例えば１フレームのうち数マイクロ秒）、オフ状態である時間が長い。従って、読出用配線Ｒｎの電位は、主に薄膜トランジスタ２１の制御端子のオフ電圧に引っ張られることとなる。そして、整流回路７２及び回路構成物７３を備えない場合には、このような電位による過剰な電荷が積分回路４２のアンプ４２ａに常に流入する。これにより、電荷積分型のアンプ４２ａから出力される電圧値Ｖｏｕｔは、図９（ｄ）に示されるように、最大出力値まで振り切れて過飽和状態となってしまう。
【００５６】
このような出力電圧値Ｖｏｕｔの異常が例えば一列のみであれば、隣接する列の画素値を用いて当該列の画素値を補間することも可能である。しかし、このような積分回路４２の出力異常値が過度に大きい場合には、隣接する他の積分回路４２の動作にも影響し、他の積分回路４２からの出力電圧値まで異常な値となってしまうことがある。本発明者の知見によれば、このような異常は当該列の両側それぞれ１０列程度まで拡がる。このように連続する複数列の出力電圧値が異常な値となってしまうと、これらの列の画素値を補間することが難しくなる。
【００５７】
このような課題に対し、本実施形態の固体撮像装置１Ａでは、パネル側接続点１３と積分回路４２との間のノードＮｎと定電位線７１との間に、整流回路７２が接続されている。更に、そのノードＮｎと読出用配線Ｒｎとの間には、抵抗成分を有する回路構成物７３が接続されている。第ｎ列において行選択用配線Ｑｍと読出用配線Ｒｎとが短絡した場合、上述したように読出用配線Ｒｎの電位が行選択用配線Ｑｍの電位（薄膜トランジスタ２１の制御端子の電位）に引っ張られるが、これにより整流回路７２に順方向の電圧が加えられて整流回路７２が導通状態となる。このとき、定電位線７１から行選択用配線Ｑｍに向けて流れる電流は、抵抗成分を有する回路構成物７３を通過する。これにより、該電流の大きさが制限されるとともに、回路構成物７３に対して積分回路４２側に位置する配線の電位、すなわちアンプ４２ａの入力端の電位は、定電位線７１の電位（正確には、整流回路７２による電圧降下分を差し引いた電位）に保たれる。なお、回路構成物７３が設けられずに整流回路７２のみ設けられている場合には、整流回路７２の前段で電流を制限することができず、電位の調整することができない。整流回路７２がダイオードである場合、この電圧降下は約０．７Ｖであるから、定電位線７１の電位を１．０Ｖとした場合、アンプ４２ａの入力端の電位は約０．３Ｖとなる。従って、図１０に示されるように、アンプ４２ａから出力される電圧値Ｖｏｕｔを安定した低い値とすることができる。
【００５８】
このように、本実施形態の固体撮像装置１Ａによれば、行選択用配線Ｑｍと読出用配線Ｒｎとの短絡が生じた列において、積分回路４２の出力異常値が過度に大きくなることを抑制することができる。従って、他の積分回路４２の動作への影響を低減して、他の積分回路４２からの出力電圧値の異常を防ぐことができる。
【００５９】
なお、例えば特許文献１に記載されているように、行選択用配線と読出用配線との短絡が生じた場合にその読出用配線と積分回路との間の配線をレーザ等を用いて切断することも考えられる。しかしながら、短絡が生じた読出用配線を見付け出して切断するのに工数を要する上に、短絡が生じた読出用配線を正確に選択して切断することは容易ではない。また、保護膜（パシベーション膜）を開口して配線のカット部分を露出させることとなるので、シンチレータや周囲環境により配線が腐食するおそれがあり、また、レーザによるダメージによって信頼性が低下する懸念がある。更には、切断のための相応の設備が必要となることから、当該装置の使用中に短絡が生じた場合には直ちに対応できないという問題がある。
【００６０】
本実施形態の固体撮像装置１Ａによれば、行選択用配線Ｑｍと読出用配線Ｒｎとの短絡が発生したときに整流回路７２が自動的に導通状態となり、当該列の積分回路４２への入力電位が自動的に所定値に保たれる。従って、特許文献１に記載されているような、短絡が生じた読出用配線を選択する作業が不要であり、正常な列の読出用配線を誤って切断するようなことは生じない。また、配線の腐食やダメージ等を懸念する必要もない。更に、当該装置の使用中に短絡が生じた場合であっても直ちに（自動的に）対処することができる。
【００６１】
また、特許文献２に記載されているように読出用配線と積分回路との間に切り離し回路を設けたとしても、例えば行選択用配線のオフ電圧が切り離し回路（スイッチ）の動作電圧範囲外（例えば負電圧）であるような場合には、論理回路により構成された切り離し回路は機能しないため、センサパネル部と読出回路部とを電気的に切り離すことができない。特に、本実施形態のように薄膜トランジスタ２１にアモルファスシリコン若しくは多結晶シリコンが用いられている場合には、アモルファスシリコンや多結晶シリコンの結晶性が低いことから制御端子のオン電圧とオフ電圧との電圧幅が大きくなることが多い。従って、薄膜トランジスタ２１の制御端子のオフ電圧が、切り離し回路（スイッチ）の動作電圧範囲外となることが多い。本実施形態の固体撮像装置１Ａによれば、特許文献２に記載された方式とは異なり、行選択用配線Ｑｍの電位が負であっても、定電位線７１の電位を正の適切な値とすることにより上記効果を好適に奏することができる。
【００６２】
また、本実施形態では、整流回路７２はパネル側接続点１３と積分回路４２との間のノードＮ１〜ＮＮと定電位線７１との間に接続され、ガラス基板１２上には設けられない。ガラス基板１２上に複数の整流回路７２が設けられた場合、ガラス基板１２上の回路構成が複雑となり、センサパネル部１０を含むガラス基板１２上の回路構造物の不良率が高くなってしまう。特に、薄膜トランジスタが採用されたセンサパネル部は大面積となることが多いので、不良率が更に高くなることは好ましくない。整流回路７２が上記のように配置されることによって、ガラス基板１２上の回路構成を簡易化し、不良率を低減することができる。
【００６３】
また、本実施形態のように、複数の整流回路７２および定電位線７１は基板４１上に設けられていることが好ましい。これにより、例えば整流回路７２と積分回路４２とを一つの半導体基板（例えばシリコン単結晶基板）上に集積して、固体撮像装置１Ａの製造工程を削減することができる。また、本実施形態のように、ガラス基板１２の主面上にアモルファスシリコン膜１４が設けられている場合には、ガラス基板１２上ではなく、積分回路４２が形成された半導体基板（例えばシリコン単結晶基板）上に整流回路７２を形成するとよい。これにより、整流回路７２を容易に形成することができる。また、複数の整流回路７２をガラス基板１２上に設けないことによって、ガラス基板１２上の回路構成を簡易化し、不良率を低減することができる。特に、図１に示されたように基板４１が複数設けられる場合には、整流回路７２が基板４１上に設けられることにより、整流回路７２に不良が生じた際に破棄される部品を最小限に抑えることができる。
【００６４】
また、本実施形態のように、薄膜トランジスタ２１は、アモルファスシリコン及び多結晶シリコンのうち少なくとも一方からなる領域を含んでもよい。このような薄膜トランジスタ２１では制御端子のオフ電圧が負であることが多い。固体撮像装置１Ａによれば、そのような場合であっても、定電位線７１の電位を正の適切な値とすることにより上記効果を好適に奏することができる。
【００６５】
また、本実施形態のように、回路構成物７３は基板４１上に設けられることが好ましい。これにより、例えば回路構成物７３と積分回路４２とを一つの半導体基板上に集積して、固体撮像装置１Ａの製造工程を削減することができる。
【００６６】
また、図５（ａ）に示されたように、回路構成物７３は、アモルファスシリコン及び多結晶シリコンのうち少なくとも一方からなる領域７３ａを含んでもよい。アモルファスシリコンや多結晶シリコンは単結晶の半導体よりも抵抗値が高いので、これらを回路構成物７３の材料として用いることにより、回路構成物７３を容易に作製することができる。特に、本実施形態のようにガラス基板１２上にアモルファスシリコン及び多結晶シリコンのうち少なくとも一方からなる領域を含む場合には、このような回路構成物７３をガラス基板１２上に容易に作製することができる。
【００６７】
また、図５（ｂ）に示されたように、回路構成物７３はトランジスタ７３ｂによって構成されてもよい。これにより、ガラス基板１２上の薄膜トランジスタ２１や基板４１上の積分回路４２といった半導体回路を作製する際の半導体プロセスと同様のプロセスを用いて、回路構成物７３を容易に作製することができる。
【００６８】
また、本実施形態のように、薄膜トランジスタ２１の制御端子のオフ電圧は負電圧であってもよい。本実施形態の固体撮像装置１Ａによれば、そのような場合であっても、定電位線７１の電位を正の適切な値とすることにより上記効果を好適に奏することができる。
【００６９】
また、本実施形態においては、薄膜トランジスタ２１のチャネル領域２１ａ、ソース領域２１ｂ、及びドレイン領域２１ｃが、アモルファスシリコンからなる。近年、例えば医療用途（歯科のＸ線撮影など）に用いられる２次元フラットパネルイメージセンサといった固体撮像素子には、より広い受光面が求められている。しかし、従前の固体撮像素子のように単結晶シリコンウェハ上に受光部を作製したのでは、最大のものでも直径１２インチという単結晶シリコンウェハの大きさに起因して、固体撮像素子の受光面の広さが制限されてしまう。これに対し、例えばガラス基板といった絶縁基板上にアモルファスシリコンを成膜し、このアモルファスシリコンの表面にフォトダイオードや他のトランジスタ等の電子部品を形成することにより、単結晶シリコンウェハを用いて形成される従来の固体撮像素子と比較して受光面を格段に広くすることが可能となる。なお、本実施形態において、薄膜トランジスタ２１のチャネル領域２１ａ、ソース領域２１ｂ、及びドレイン領域２１ｃは、多結晶シリコンからなってもよく、アモルファスシリコン及び多結晶シリコンの双方からなってもよい。
【００７０】
（第１の変形例）
図１１は、上記実施形態の第１変形例に係る固体撮像装置１Ｂの構成を示す図である。本変形例の固体撮像装置１Ｂにおいて上記実施形態の固体撮像装置１Ａと相違する点は、ノードＮ１〜ＮＮとＮ個の積分回路４２との間それぞれに、Ｎ個のスイッチ回路７４が接続されている点である。Ｎ個のスイッチ回路７４は、例えばＦＥＴによって好適に構成される。一実施例では、スイッチ回路７４はｎＭＯＳ型ＦＥＴである。本変形例では、或る列において行選択用配線Ｑｍと読出用配線Ｒｎとの短絡故障が発生した場合、その列のスイッチ回路７４を非導通状態とする。これにより、行選択用配線Ｑｍと読出用配線Ｒｎとの短絡による読出用配線Ｒｎの電位の変動と、アンプ４２ａの入力端の電位とを完全に切り離すことができる。
【００７１】
なお、この固体撮像装置１Ｂでは、上記実施形態と同様、薄膜トランジスタ２１の制御端子のオフ電圧が負電圧であっても、短絡時におけるノードＮ１〜ＮＮと積分回路４２との間の電位を定電位線７１によって正電位に保つことができる。従って、例えばスイッチ回路７４の動作電圧範囲が正電圧（例えば０Ｖ〜５Ｖ）であっても、スイッチ回路７４を好適に動作させることができる。また、スイッチ回路７４がＦＥＴである場合には、非導通状態としなくても、ＦＥＴのオン抵抗によりアンプ４２ａの入力端から流れる電流を十分に制限し得る場合もある。
【００７２】
（第２の変形例）
図１２は、上記実施形態の第２変形例として、整流回路７５の構成を示す回路図である。本変形例の整流回路７５は、トランジスタ７５ａによって構成されている。図１２に示されるように、トランジスタ７５ａの制御端子と一方の電流端子とが相互に短絡（いわゆるダイオード接続）されることによって、ダイオードと同じ機能が実現される。このような整流回路７５は、上記実施形態の整流回路７２と置き換えられることができる。
【００７３】
（第３の変形例）
図１３は、上記実施形態の第３変形例として、センサパネル部１０と読出回路部４０との電気的な接続構造の例を示す図である。図１３（ａ）に示される例では、センサパネル部１０及び読出回路部４０がベース基板８０上に並んで載置されている。そして、センサパネル部１０に接続されたパネル側接続点１３と、読出回路部４０に接続された読出部側接続点４３とが、ボンディングワイヤ５１を介して互いに接続されている。また、基板４１上の別の接続点４７が、ボンディングワイヤ５２を介してベース基板８０上の配線に接続されている。なお、接続点４７は、例えば図４に示された電圧出力用配線４８に接続されている。
【００７４】
また、図１３（ｂ）に示される例では、センサパネル部１０がベース基板８０の主面８０ａ上に載置されており、読出回路部４０がベース基板８０の裏面８０ｂ上に配置されている。そして、センサパネル部１０のパネル側接続点１３と、読出回路部４０の読出部側接続点４３とは、可撓性のフレキシブル基板８１を介して互いに電気的に接続されている。
【００７５】
本変形例のように、センサパネル部１０と読出回路部４０との電気的な接続構造としては、上記実施形態に限らず様々な構造が適用され得る。
【００７６】
本発明による固体撮像装置は、上述した実施形態及び各変形例に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び各変形例ではガラス基板上にアモルファスシリコンや多結晶シリコンが成膜されて成る固体撮像装置に本発明を適用した例を示したが、本発明は、このような構成に限られず、例えば単結晶シリコン基板上に作製される固体撮像素子に対しても適用可能である。
【００７７】
また、上記実施形態および各変形例では、抵抗成分を有する回路構成物７３が他の回路部品とは別に設けられているが、本発明における回路構成物は、ノードＮ１〜ＮＮと読出用配線Ｒ１〜ＲＮとの間に接続された既存の回路要素によって構成されてもよい。例えば、図１３（ａ）に示された構成では、ボンディングワイヤ５１がその長さに比例する抵抗成分を有する。また、例えば図１３（ｂ）に示された構成では、フレキシブル基板８１の配線がその長さに比例する抵抗成分を有する。或いは、バンプ接続やＡＣＦ（異方性導電フィルム）といった他の接続構造がセンサパネル部１０と読出回路部４０との間に設けられている場合には、そのような構造も抵抗成分を有する。従って、これらの接続構造もまた、本発明における回路構成物として作用することが可能である。そして、これらのような既存の回路要素が本発明における回路構成物として作用し得る場合には、別途回路構成物７３を設ける必要がない。
【００７８】
また、上記実施形態および各変形例において、ノードＮ１〜ＮＮと読出用配線Ｒ１〜ＲＮとの間に接続されたワイヤボンディング等の配線抵抗によって本発明の回路構成物が構成される場合、該配線抵抗は、数百Ω以上の抵抗値を有することが好ましい。通常のワイヤボンディングでは配線抵抗は数Ωであるが、このように大きな配線抵抗（例えば通常の配線の百倍以上）を本発明の回路構成物に適用することにより、上記実施形態および各変形例の作用効果を好適に奏することができる。また、第１の変形例のようにスイッチ回路７４が設けられる場合、回路構成物の抵抗値は、該回路構成物とスイッチ回路７４との間の電圧値がスイッチ回路７４の動作電圧範囲に収まる程度（例えば０〜５Ｖ）になる値であればよい。また、本発明の回路構成物の抵抗値は、該回路構成物とアンプ４２ａとの間の電圧値が、薄膜トランジスタの制御端子のオフ電圧よりもアンプ４２ａの入力電圧に近くなるような値であることが好適である。例えば上記実施形態では、薄膜トランジスタの制御端子のオフ電圧が−５Ｖであるのに対し、回路構成物とアンプ４２ａとの間の電圧値は０．３Ｖ程度となっている。また、本発明の回路構成物の抵抗値は、薄膜トランジスタの制御端子のオフ電圧が負電圧である場合には、回路構成物とアンプ４２ａとの間の電圧値が０Ｖ以上となるような値であることが好ましい。
【００７９】
また、上記実施形態及び各変形例では整流回路７２及び回路構成物７３が基板４１（第２の基板）上に設けられているが、回路構成物は第１の基板上に設けられてもよい。或いは、整流回路及び回路構成物のうち少なくとも一方が、第１及び第２の基板との間に電気的に接続された第３の基板上に設けられてもよい。
【００８０】
また、上記実施形態及び各変形例では薄膜トランジスタの制御端子のオフ電圧が負電圧である場合を例示したが、オフ電圧は正電圧であってもよい。その場合、整流回路の向きが逆となる。すなわち、パネル側接続点と積分回路との間のノードから定電位線へ電流が流れるように、整流回路のアノードが該ノードに接続され、整流回路のカソードが定電位線に接続される。
【符号の説明】
【００８１】
１Ａ，１Ｂ…固体撮像装置、１０…センサパネル部、１２…ガラス基板、１３…パネル側接続点、１４…アモルファスシリコン膜、１６…絶縁層、１８…シンチレータ、２０…受光部、２１…薄膜トランジスタ、２２…フォトダイオード、３０…垂直シフトレジスタ部、４０…読出回路部、４１…基板、４２…積分回路、４３…読出部側接続点、４４…保持回路、５１，５２…ボンディングワイヤ、６１…水平シフトレジスタ部、７１…定電位線、７２…整流回路、７３…回路構成物、７４…スイッチ回路、８０…ベース基板、８１…フレキシブル基板、Ｎ１〜ＮＮ…ノード、Ｐ１，１〜ＰＭ，Ｎ…画素、Ｑ１〜ＱＭ…行選択用配線、Ｒ１〜ＲＮ…読出用配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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