(57)【要約】【課題】オン抵抗を低減すると共に、抗折強度の向上を実現することができる、半導体装置の製造方法及び半導体装置を提供する。【解決手段】第１工程では、Ｎ＋型半導体基板２０及びＮ−型エピタキシャル層２２によるウエハ１００上に半導体素子を形成する。ガードリング３４及び保護膜２８も形成する。第２工程では、バックグラインディングにより、ウエハ１００（Ｎ＋型半導体基板２０）の裏面を所望の厚さに研削して破砕面５０を形成する。第３工程では、ウエハ１００（Ｎ＋型半導体基板２０）の破砕面５０のガードリング領域６２に対応する領域にレーザアニールを行う。レーザアニールされたレーザアニール領域７０は、破砕面５０が溶融し、平坦化される。第４工程では、ウエハ１００（Ｎ＋型半導体基板２０）の裏面にバックメタル電極２４を形成する。第５工程では、ダイシングを行って、半導体装置１０を個片化する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の第１の面に半導体素子部を形成するステップと、
前記第１の面と対向する前記基板の第２の面に研削処理を施して破砕面を形成するステップと、
前記第２の面の前記破砕面の所定の位置に対して破砕面除去処理を行うステップと、
前記第２の面に電極を形成するステップと、
を備えた半導体装置の製造方法。
【請求項２】
前記破砕面除去処理を行うステップでは、前記第１の面の前記半導体素子部が形成されていない領域に対向する前記第２の面に前記破砕面除去処理を行う、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記破砕面除去処理を行うステップでは、格子状に破砕面除去処理を行う、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記破砕面除去処理を行うステップでは、前記基板の結晶軸方向に対して４５°とみなせる所定の範囲内の角度を有するストライプ状に破砕面除去処理を行う、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記破砕面除去処理を行うステップでは、菱形状に破砕面除去処理を行う、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項６】
前記半導体素子部を形成するステップの後に、前記第１の面上の前記半導体素子部の周囲にガードリングを形成するステップを備え、
前記破砕面除去処理を行うステップでは、前記ガードリングが形成された領域に対して前記破砕面除去処理を行う、請求項１から請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記破砕面を形成するステップの前に、前記第１の面に形成された前記半導体素子部の上面を含む領域に電極を形成するステップを含む、
請求項１から請求項６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記半導体素子部を形成するステップは、複数の前記半導体素子部を形成するステップであり、
前記第２の面に電極を形成するステップの前に前記基板をダイシングして複数の前記半導体素子部を個片化するステップを備えた、
請求項１から請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
第１の面と、前記第１の面と対向し、研削処理により形成された破砕面の所定の位置が破砕面除去処理された第２の面と、を備えた基板と、
前記第１の面に形成された半導体素子部と、
前記第２の面に形成された電極と、
を備えた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
一般に、半導体装置の製造方法においてオン抵抗等を改善する技術が知られている。例えば、特許文献１には、基板（ウエハ）の裏面（デバイス層が形成されていない方の面）を研削するバックグラインディングを行うことにより、ウエハの厚みを薄くすると共に、ウエハの裏面とバックメタル（裏面に形成された電極）との接触面積を大きくすることにより、オン抵抗を改善する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−２３６２２５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の技術のように、バックグラインディングを行うと、破砕面に生じたマイクロクラック等により、抗折強度が悪化し、チップクラックが発生して割れるという問題が生じる懸念があった。
【０００５】
本発明は、上述した問題を解決するために提案されたものであり、オン抵抗を低減すると共に、抗折強度の向上を実現することができる、半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の半導体装置の製造方法は、基板の第１の面に半導体素子部を形成するステップと、前記第１の面と対向する前記基板の第２の面に研削処理を施して破砕面を形成するステップと、前記第２の面の前記破砕面の所定の位置に対して破砕面除去処理を行うステップと、前記第２の面に電極を形成するステップと、を備える。
【０００７】
本発明の半導体装置は、第１の面と、前記第１の面と対向し、研削処理により形成された破砕面の所定の位置が破砕面除去処理された第２の面と、を備えた基板と、前記第１の面に形成された半導体素子部と、前記第２の面に形成された電極と、を備える。
【発明の効果】
【０００８】
本発明によれば、オン抵抗を低減すると共に、抗折強度の向上を実現することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態の半導体装置の一例の概略を示す断面図である。
【図２】本実施の形態の半導体装置の製造方法の一例の流れを表したフローチャートである。
【図３】本実施の形態の半導体装置の製造方法におけるウエハの準備工程を説明するための半導体装置の断面図である。
【図４】本実施の形態の半導体装置の製造方法における半導体素子の形成工程を説明するための半導体装置の断面図である。
【図５】本実施の形態の半導体装置の製造方法における研削工程を説明するための半導体装置の断面図である。
【図６】本実施の形態の半導体装置の製造方法におけるレーザアニール工程を説明するための半導体装置の断面図である。
【図７】本実施の形態の半導体装置のガードリング領域（ガードリング）とレーザアニール領域との関係を説明するための説明図である。
【図８】本実施の形態の半導体装置の製造方法により形成されるレーザアニール領域を説明するための説明図である。
【図９】本実施の形態の半導体装置の製造方法における裏面電極の形成工程を説明するための半導体装置の断面図である。
【図１０】本実施の形態の半導体装置の製造方法により形成されるレーザアニール領域のその他の例を説明するための説明図である。
【図１１】比較例となるレーザアニール領域が形成されていない半導体装置の一例の概略を示す断面図である。
【図１２】比較例の半導体装置におけるチップクラックの発生を説明するための断面図である。
【発明を実施するための形態】
【００１０】
以下では、図面を参照して、本実施の形態を詳細に説明する。
【００１１】
まず、本実施の形態により形成される半導体装置について説明する。図１には、本実施の形態により形成される半導体装置の一例の概略を表す断面図を示す。なお、本実施の形態では、具体的一例として半導体素子として縦型ＭＯＳＦＥＴを備えた半導体装置について説明する。
【００１２】
Ｎ＋型半導体基板２０は、Ｎ＋型の基板であり、具体的例としては、ヒ素（Ａｓ）またはリン（Ｐ）がドープされたＮ＋型シリコン基板が挙げられる。
【００１３】
Ｎ＋型半導体基板２０上には、Ｎ−型エピタキシャル層２２が形成されている。Ｎ−型エピタキシャル層２２の具体的例としては、ヒ素またはリンがドープされたＮ−型シリコンのエピタキシャル層が挙げられる。
【００１４】
Ｎ−型エピタキシャル層２２の素子領域６０の表面には、Ｐ＋型のコンタクト領域であるＰ層３０、及びＮ＋型のソース領域であるＮ＋層３２が形成されている。また、Ｎ−型エピタキシャル層２２上には、層間絶縁膜３８及びゲート電極として機能するポリシリコン（Ｎ＋型多結晶シリコン）３６が形成されている。また、Ｎ−型エピタキシャル層２２の上には、素子領域６０全体を覆うように、ソース電極として機能する表電極メタル２６が形成されている。
【００１５】
さらに、Ｎ−型エピタキシャル層２２の表面には、素子領域６０を囲うように（詳細後述）ガードリング３４が形成されており、ガードリング３４が形成された素子領域６０の外部の領域をガードリング領域６２としている。
【００１６】
縦型ＭＯＳＦＥＴ６４及びガードリング３４が形成された表面全体を覆うように、保護膜２８がＮ−型エピタキシャル層２２上に形成されている。
【００１７】
以下では、表電極メタル２６、Ｐ層３０、Ｎ＋層３２、ポリシリコン３６、及び層間絶縁膜３８を総称して半導体素子という。
【００１８】
一方、素子領域６０に対応する、Ｎ＋型半導体基板２０の裏面（半導体素子が形成されていない面）の領域には、バックグラインディング処理により破砕された破砕面５０が設けられている。また、ガードリング領域６２に対応する、Ｎ＋型半導体基板２０の裏面の領域には、レーザアニールされたレーザアニール領域７０が設けられている。
【００１９】
Ｎ＋型半導体基板２０の裏面全体には、ドレイン電極として機能するバックメタル電極２４が形成されている。
【００２０】
次に、本発明の半導体装置１０の製造方法について説明する。なお、以下では、説明の簡略化のためウエハの半導体素子が形成される面を表面、半導体素子が形成されない面を裏面という。
【００２１】
図２には、本実施の形態の半導体装置１０の製造方法の一例の流れを表したフローチャートを示す。図２を参照して、半導体装置１０の製造方法の全体の流れを説明する。
【００２２】
図２に示すように、第１工程としてステップＳ１００では、Ｎ＋型半導体基板２０及びＮ−型エピタキシャル層２２によるウエハ１００上に半導体素子を形成する。なお、この際、ガードリング３４及び保護膜２８も形成する。第２工程となるステップＳ１０２では、バックグラインディングにより、ウエハ１００（Ｎ＋型半導体基板２０）の裏面を所望の厚さに研削して破砕面５０を形成する。第３工程となるステップＳ１０４では、ウエハ１００（Ｎ＋型半導体基板２０）の破砕面５０の所定位置（形状）にレーザアニールを行う。当該処理により、レーザアニールされた領域は、破砕面５０が溶融し、平坦化される。第４工程となるステップＳ１０６では、ウエハ１００（Ｎ＋型半導体基板２０）の裏面にバックメタル電極２４を形成する。さらに第５工程となるステップＳ１０８では、ダイシングを行って、半導体装置１０を個片化する。これらステップＳ１００〜Ｓ１０８の工程により、本実施の形態の半導体装置１０が製造される。
【００２３】
各工程の詳細について説明する。なお、実際には、ウエハ１００（Ｎ＋型半導体基板２０、Ｎ−型エピタキシャル層２２）上には、複数の半導体装置１０が形成されるが、以下の製造工程を説明するための図面では、簡略化のため、１つの半導体装置１０に対応する部分の断面図のみを図示している。
【００２４】
まず、半導体装置１０の製造にあたり、図３に示すように、Ｎ＋型半導体基板２０上にＮ−型エピタキシャル層２２を形成したウエハ１００を準備する。図３は、ウエハの準備工程を説明するための半導体装置１０の断面図である。当該ウエハ１００は、例えば、シリコンウエハにヒ素またはリンをドープしてＮ＋型半導体基板２０を形成した後、さらにモノシラン（ＳｉＨ４）等のＳｉを含んだガスにホスフィン（ＰＨ３）やアルシン（ＡｓＨ３）等のドーパントを行った環境下でエピタキシャル成長させてＮ−型エピタキシャル層２２を形成することにより得られる。
【００２５】
第１工程（ステップＳ１００）の半導体素子の形成工程の詳細について図４を参照して説明する。図４は、半導体素子の形成工程を説明するための半導体装置１０の断面図である。
【００２６】
第１工程では、Ｎ−型エピタキシャル層２２上に半導体素子、ガードリング３４、及び保護膜２８を形成する。
【００２７】
半導体素子の製造方法の一例としては、以下の方法が挙げられる。なお、半導体素子の製造方法は以下の方法に限定されず、所望の特性等に応じた方法を用いればよい。
【００２８】
Ｎ−型エピタキシャル層２２の表面の所定の領域をフォトレジスト膜によりマスクし、イオン注入を行って硼素（Ｂ）等を注入してＰ＋型のコンタクト領域であるＰ層３０を形成する。なお、本実施の形態では、この際、Ｐ層３０と同様にしてＰＮ接合となるガードリング３４をガードリング領域６２に形成する。本実施の形態では、素子領域６０を囲うようにガードリング３４を形成しており、ガードリング３４が形成された領域をガードリング領域６２としている（図７（１）、（３）参照：詳細後述）。当該ガードリング３４により、素子領域６０の耐圧が確保される。
【００２９】
続いて、フォトレジスト膜によりマスクを行い、Ｎ＋型のソース領域であるＮ＋層３２を形成した後、フォトレジスト膜を除去する。さらに、ゲート電極（ポリシリコン３６）を形成する位置に応じてフォトレジスト膜を形成し、熱酸化によりゲート酸化膜３８Ａを形成する。その後、ノンドープのポリシリコン層をＣＶＤ法により形成し、これをパターニングすることにより、ゲート電極として機能するポリシリコン３６を形成する。さらに、ＣＶＤ法によりシリコン絶縁膜を形成した後、フォトレジストにより、Ｐ層３０とのコンタクト領域等の所定の領域をエッチングして、層間絶縁膜３８を形成する。
【００３０】
続いて、素子領域６０以外をフォトレジスト膜によりマスクし、素子領域６０全面を覆うように、ソース電極として機能する表電極メタル２６をスパッタ法により形成する。
【００３１】
さらに、Ｎ−型エピタキシャル層２２の表面全面にわたって、シリコンの酸化膜等の保護膜２８を形成することにより、半導体素子が製造される。
【００３２】
次に、第２工程（ステップＳ１０２）のバックグラインディングによる研削工程の詳細について図５を参照して説明する。図５は、研削工程を説明するための半導体装置１０の断面図である。
【００３３】
第２工程では、ウエハ１００（Ｎ＋型半導体基板２０）の裏面をバックグラインディングにより研削して、ウエハ１００を所望の厚さにする。バックグラインディングの方法は特に限定されないが、具体的一例としては、＃３２５番手の砥石（バックグラインディングホイール）を用いて研削する方法が挙げられる。このように破砕面５０を設けることより、半導体装置１０の特性（例えば、オン抵抗）が向上する。そのため、破砕面５０の凹凸の程度は、半導体装置１０の所望の特性等に応じて定めてもよく、凹凸に応じて研削方法を定めてもよい。
【００３４】
バックグラインディングにより、Ｎ＋型半導体基板２０の裏面には、破砕面５０が形成される。なお、当該第２工程では、ウエハ１００の全面にわたり、破砕面５０が形成される。
【００３５】
次に、第３工程（ステップＳ１０４）のレーザアニール工程の詳細について図６〜図９を参照して説明する。図６はレーザアニール工程を説明するための半導体装置１０の断面図である。図７は、ガードリング領域６２（ガードリング３４）とレーザアニール領域７０との関係を説明するための説明図である。図７（１）は、ウエハ１００の全体を図示しており、ウエハ１００の全体に形成されたガードリング領域６２を示している。図７（２）は、ウエハ１００の全体を図示しており、ウエハ１００の全体に形成されたレーザアニール領域７０を示している。図７（３）は、図７（２）の一部を拡大したものである。また、図７（４）は、図７（３）のＡ−Ａ線断面図である。図８は、レーザアニール領域を説明するための説明図である。
【００３６】
第３工程では、ガードリング領域６２に対応するＮ＋型半導体基板２０の裏面にレーザアニールを行って、レーザアニール領域７０を形成する。
【００３７】
上記第１工程で形成されるガードリング領域６２は、図７（１）及び図７（３）に示すように形成されている。本実施の形態では、各半導体装置１０の素子領域６０を囲むようにガードリング３４が設けられており、ガードリング３４が設けられた領域をガードリング領域６２としている。具体的には、ガードリング領域６２は、ウエハ１００のオリエンテーションフラット１０２の方向に対して略垂直及び略水平の直線による格子状に設けられている。なお、本実施の形態では、図７（１）に示すように、半導体装置１０が形成されていないウエハ１００の端部の領域には、ガードリング領域６２が設けられていない。
【００３８】
第３工程では、当該ガードリング領域６２に対応するＮ＋型半導体基板２０の裏面の破砕面５０にレーザアニーラを用いてレーザアニール処理を行う。なお、本実施の形態では、図７（２）に示すように、ガードリング領域６２が設けられていないウエハ１００の端部の領域に対してもレーザアニールを行う。
【００３９】
具体的には、図８に示すように、オリエンテーションフラット１０２に対して略垂直方向のガードリング領域６２に対応する位置にレーザアニールを行いレーザアニール領域７０ａを形成する。また、オリエンテーションフラット１０２の方向に対して略水平方向のガードリング領域６２に対応する位置にレーザアニールを行いレーザアニール領域７０ｂを形成する。このように、オリエンテーションフラット１０２の方向に対して略垂直方向のレーザアニール領域７０ａと略水平方向のレーザアニール領域７０ｂにより、格子状のレーザアニール領域７０が形成される。
【００４０】
レーザが照射された箇所の破砕面５０は、高温になり、Ｎ＋型半導体基板２０のシリコンが溶融して平坦化するため、破砕面５０が無くなる。なお、レーザアニールを行う時間は、破砕面５０の凹凸の度合いや、平坦化の度合い等に応じて定めればよい。
【００４１】
次に、第４工程（ステップＳ１０６）の裏面電極の形成工程の詳細について図９を参照して説明する。図９は裏面電極の形成工程を説明するための半導体装置１０の断面図である。
【００４２】
第４工程では、ウエハ１００（Ｎ＋型半導体基板２０）の裏面全体にスパッタ法や蒸着法によりドレイン電極として機能するバックメタル電極２４を形成する。
【００４３】
次に、第５工程（ステップＳ１０８）のダイシング工程の詳細について説明する。第５工程では、砥石によってウエハ１００にスクライブライン１０３（図７（３）参照）となる溝を形成し、スクライブラインに沿って切り離すことにより、複数の半導体装置１０に個片化する。
【００４４】
以上説明した第１工程〜第５工程により、本実施の形態の半導体装置１０が形成される。
【００４５】
次に、本実施の形態の半導体装置１０の作用について説明する。図１に示すように、本実施の形態の半導体装置１０は、ウエハ１００（Ｎ＋型半導体基板２０）の裏面に、破砕面５０及びレーザアニール領域７０が設けられている。また、破砕面５０は素子領域６０に設けられており、レーザアニール領域７０は、ガードリング領域６２に設けられている。
【００４６】
このように半導体装置１０では、Ｎ＋型半導体基板２０とバックメタル電極２４との接触面を破砕面５０とすることにより、接触面積が大きくなるため、オン抵抗やＶＦ（順方向電圧による電圧降下）が低減される。
【００４７】
そのため、比較例として図１１に示した半導体装置２００のように、Ｎ＋型半導体基板２０とバックメタル電極２４との接触面全体を破砕面５０とした場合、より、オン抵抗やＶＦが低減される。図１１に示した比較例の半導体装置２００では、本実施の形態の上述した第３工程を行っておらず、ガードリング領域６２に対応する破砕面５０にレーザアニールを行っていない。
【００４８】
バックグラインディングを行うと、一般的に、破砕面５０にマイクロクラックが発生する。当該マイクロクラックの発生や、凹凸により半導体装置１０（ウエハ１００）の抗折強度が悪化し、図１２に示した比較例の半導体装置２００のように、チップクラック５２が発生する懸念がある。特に、ウエハ１００のシリコンのオリエンテーションフラット１０２が示す結晶軸方向（結晶方位面）に対して割れやすくなる。
【００４９】
これに対して本実施の形態の半導体装置１０では、ガードリング領域６２に対応する破砕面５０にレーザアニールを行ったレーザアニール領域７０を設けている。レーザアニール領域７０では、破砕面５０が無くなり、平坦化されているため、上述のような懸念がなくなり、抗折強度が向上する。
【００５０】
このように本実施の形態では、Ｎ＋型半導体基板２０の裏面とバックメタル電極２４との接触面に、破砕面５０と平坦化されたレーザアニール領域７０とを設けているため、破砕面５０により、オン抵抗やＶＦ等が低減されると共に、レーザアニール領域７０により、抗折強度が向上する。
【００５１】
なお、レーザアニール領域７０を大きくすると、破砕面５０の面積が小さくなるため、抗折強度は向上するが、オン抵抗やＶＦ等の低減度合いは低くなる。このように、半導体装置１０では、抗折強度の向上とオン抵抗やＶＦ等の低減とは、トレードオフの関係にあるため、レーザアニール領域７０の大きさや平坦化の度合いは、所望の抗折強度や、オン抵抗やＶＦ等の許容範囲に応じて定めるとよい。
【００５２】
なお、本実施の形態では、ガードリング領域６２に対応する破砕面５０にレーザアニールを行って格子状にレーザアニール領域７０を形成したがこれに限らず、その他の位置や形状にレーザアニール領域７０を形成してもよい。例えば、図１０に示すように、オリエンテーションフラット１０２に対して斜めにレーザアニール領域７０（７０ｃ、７０ｄ）が形成されるようにレーザアニールを行ってもよい。上述したように、半導体装置１０（ウエハ１００）は、結晶軸の方向に割れやすいため、結晶軸方向に対して４５°の角度となるように斜めのストライプ状にレーザアニール領域７０を設けることにより、より、抗折強度を向上させることができる。また、結晶軸方向以外に割れやすい方向が有る場合には、当該方向に対して４５°の角度となるように斜めのストライプ状にレーザアニール領域７０を設けるようにしてもよい。また、「４５°」とは、正確に「４５°」ではなく、４５°を含む許容範囲内の角度であればよいことはいうまでもない。なお、図１０に示したレーザアニール領域７０ｃまたは、レーザアニール領域７０ｄのみを設けても、抗折強度を向上させることができるが、これらを組み合わせて、菱形状にレーザアニール領域７０を形成することにより、より、抗折強度を向上させることができる。なお、菱形状にレーザアニール領域７０を形成する場合は、結晶軸方向を考慮せずともよい。
【００５３】
また、本実施の形態では、半導体素子が縦型ＭＯＳＦＥＴ６４である場合について説明したが、半導体装置１０が備える半導体素子はこれに限らず、ウエハ１００の裏面にバックメタル電極２４が設けられる半導体素子であればよい。例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｕｔｏｒｓ）であってもよい。ＩＧＢＴの場合は、上述したのと同様の理由により、ＶＣＥｓａｔ（コレクタ−エミッタ間飽和電圧）の低減と共に、抗折強度の向上が図れる。また、ダイオードであってもよく、この場合は、上述したのと同様の理由により、ＶＦの低減と共に、抗折強度の向上が図れる。
【００５４】
また、その他の上記各実施の形態で説明した半導体装置１０等の構成、及び製造方法等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることはいうまでもない。
【符号の説明】
【００５５】
１０  半導体装置
２４  バックメタル電極
３４  ガードリング
５０  破砕面
６０  素子領域
６２  ガードリング領域
７０  レーザアニール領域
１００  ウエハ
【図１】
2014207382.tif 000003
【図２】
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【図３】
2014207382.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2014207382.tif 000009
【図８】
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【図９】
2014207382.tif 000011
【図１０】
2014207382.tif 000012
【図１１】
2014207382.tif 000013
【図１２】
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