(57)【要約】      （修正有）【課題】主スイッチング素子の制御回路に安価で低損失なデジタルプロセッサを使用でき、出力電圧の設定変更等の制御が容易なスイッチング電源装置を提供する。【解決手段】主スイッチング素子１２を有する電力変換回路１４を備える。出力電圧Voを検出して出力電圧信号Voaを出力する出力電圧検出回路３０を備える。出力電圧信号Voa及び目標電圧信号Vobの差を増幅した誤差信号Verを出力する誤差増幅回路３６を備える。一定周期tswの三角波電圧Voscを出力する三角波発生器４０及び比較器４２を有し、主スイッチング素子１２の駆動パルスVgを生成する駆動パルス生成回路３８を備える。比較器４２は、三角波電圧Voscと誤差信号Verからパルス幅変調した駆動パルスVgを生成する。一定周期の基準パルスVrpを出力する基準パルス生成部３２と、基準パルスVrpを平滑して目標電圧信号Vobを生成するパルス平滑回路３４を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
主スイッチング素子のスイッチング動作により、入力電圧を所定の出力電圧に変換して出力する電力変換回路と、
前記出力電圧又はこれに対応する電圧を検出し、出力電圧信号を出力する出力電圧検出回路と、
前記出力電圧信号及び目標電圧信号が入力され、その差を増幅した誤差信号を出力する誤差増幅回路と、
前記主スイッチング素子をオンオフさせるための駆動パルスを生成する回路であって、一定周期の三角波電圧を出力する三角波発生器及び比較器を有し、前記比較器で前記三角波電圧と前記誤差信号とを比較することによってパルス幅変調を行い、前記出力電圧信号が前記目標電圧信号に近づくように前記駆動パルスのハイレベル及びローレベルの時比率を定める駆動パルス生成回路と、
一定周期でハイレベル及びローレベルを繰り返す基準パルスを出力する基準パルス生成部と、
前記基準パルスを平滑して前記目標電圧信号を生成するパルス平滑回路とを備え、
前記基準パルス生成部は、前記基準パルスのハイレベル及びローレベルの時比率を変化させることによって、前記目標電圧信号を変更可能に形成されていることを特徴とするスイッチング電源装置。
【請求項２】
前記基準パルス生成部は、一定周期のクロック信号を発生するクロック発生部と、前記クロック信号をカウントする第一カウンタと第一及び第二レジスタとを用いて前記基準パルスを生成するパルス生成部と、前記第一及び第二レジスタの設定値を規定するＣＰＵ部とで構成され、
前記第一カウンタは、カウント数が前記第二レジスタ設定値に達するとリセットされ、前記基準パルスは、リセットの後、カウント数が前記第一レジスタ設定値に達するまでの期間がハイ又はローレベルとなり、その後、カウント数が再びリセットされるまでの期間が反転したレベルとなる請求項１記載のスイッチング電源装置。
【請求項３】
前記三角波発生器は、タイマコンデンサと、前記タイマコンデンサに所定の充電電流を供給する充電回路と、前記タイマコンデンサを短絡及び解放可能に接続され、所定の同期パルスが入力されたタイミングでオンすることによって前記タイマコンデンサの両端に前記三角波電圧を発生させるスイッチ素子とで構成され、
前記クロック発生部が発生した前記クロック信号をカウントする第二カウンタと第三及び第四レジスタとを用いて前記同期パルスを生成する同期パルス生成部が設けられ、前記第三及び第四レジスタの設定値は前記ＣＰＵ部によって規定され、前記第四レジスタ設定値は前記第二レジスタ設定値の１／ｍ倍（ｍは自然数）であり、
前記第二カウンタは、カウント数が前記第四レジスタ設定値に達するとリセットされ、前記同期パルスは、リセット後、カウント数が前記第三レジスタ設定値に達するまでの期間がハイ又はローレベル、その後、カウントが再びリセットされるまでの期間が反転したレベルとなる請求項２記載のスイッチング電源装置。
【請求項４】
前記三角波発生器は、タイマコンデンサと、前記タイマコンデンサに所定の充電電流を供給する充電回路と、前記タイマコンデンサを短絡及び解放可能に接続され、所定の同期パルスが入力されたタイミングでオンすることによって前記タイマコンデンサの両端に前記三角波電圧を発生させるスイッチ素子とで構成され、
入力された繰り返しパルスを微分して出力するパルス微分回路が設けられ、前記パルス微分回路には前記基準パルスが入力され、それを微分した電圧が前記同期パルスとして出力される請求項２記載のスイッチング電源装置。
【請求項５】
前記基準パルス生成部は、一定周期のクロック信号を発生するクロック発生部と、前記クロック信号をカウントする第三カウンタと第五レジスタとを用いて前記基準パルスを生成するパルス生成部と、前記パルス生成部の第五レジスタの設定値を規定するＣＰＵ部とで構成され、
前記第三カウンタは、前記パルス生成部に所定のリセットパルスが入力されたタイミングでリセットされ、前記基準パルスは、リセットの後、カウント数が前記第五レジスタ設定値に達するまでの期間がハイ又はローレベル、その後、カウントが再びリセットされるまでの期間が反転したレベルとなる請求項１記載のスイッチング電源装置。
【請求項６】
前記三角波発生器は、前記三角波電圧を出力すると共に、前記三角波電圧と同じ周波数のタイミングパルスを生成し、前記タイミングパルスを前記リセットパルスとして出力する請求項５記載のスイッチング電源装置。
【請求項７】
前記三角波発生器は、前記三角波電圧を出力すると共に、前記三角波電圧と同じ周波数のタイミングパルスを生成して出力し、
入力された繰り返しパルスを分周数ｎ（ｎは自然数）で周波数変換し出力するパルス分周部が設けられ、前記パルス分周部には、前記タイミングパルスが入力され、それを分周した電圧が前記リセットパルスとして出力される請求項５記載のスイッチング電源装置。
【請求項８】
入力された繰り返しパルスを微分して出力するパルス微分回路が設けられ、前記パルス微分回路には、前記電力変換回路内の特定部分に発生するパルスであって、前記主スイッチング素子の駆動パルスの周期と等しい周期のスイッチングパルスが入力され、それを微分した電圧が前記リセットパルスとして出力される請求項５記載のスイッチング電源装置。
【請求項９】
入力された繰り返しパルスを分周数ｎ（ｎは自然数）で周波数変換し出力するパルス分周部と、入力された繰り返しパルスを微分して出力するパルス微分回路とが設けられ、
前記パルス微分回路には、前記電力変換回路内の特定部分に発生するパルスであって、前記主スイッチング素子の駆動パルスの周期と等しい周期のスイッチングパルスが入力され、
前記パルス分周部には、前記パルス微分回路が出力する微分電圧が入力され、それを分周した電圧が前記リセットパルスとして出力される請求項５記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力電圧が所定の目標電圧に近づくように主スイッチング素子のオンオフを制御するスイッチング電源装置に関する。
【背景技術】
【０００２】
従来から、主スイッチング素子のオンオフを制御する制御回路の一部又は全部の機能をデジタル信号処理で行うようにしたスイッチング電源装置がある。デジタル制御方式のスイッチング電源装置は、制御回路にデジタルプロセッサが設けられ、デジタルプロセッサ内のソフトウエアを書き換えることによって制御特性を容易に変更できる、制御回路の部品点数を大幅に削減できる、などの利点がある。
【０００３】
従来、図１２に示すようなデジタル制御方式のスイッチング電源装置１０があった。スイッチング電源装置１０は、主スイッチング素子１２のスイッチング動作により入力電圧Viを所定の出力電圧Voに変換して出力する電力変換回路１４と、主スイッチング素子１２のオン時間及びオフ時間を可変して出力電圧Voを一定に保持させる制御回路とで構成され、制御回路の一部にデジタルプロセッサが使用されている。
【０００４】
電力変換回路１４は、AC-DCコンバータ、DC-DCコンバータ等のスイッチングレギュレータであり、入力電源１６から入力電圧Viを受け、負荷１８に出力電圧Voを供給する。主スイッチング素子１２は、例えばnチャネルのMOS型FETであり、ゲート端子に駆動パルスVgが入力され、駆動パルスVgがハイレベルの期間にオンし、ローレベルの期間にオフする。ここでは、スイッチング周期tsw（オン時間とオフ時間の合計）が一定であり、オンの時比率Donが大きいほど出力電圧Voが高くなる。
【０００５】
制御回路は、出力電圧検出回路２０、アナログ・デジタル変換器２２（以下、A/D変換器２２と称す。）、演算部２４、駆動パルス生成回路２６で構成されている。出力電圧検出回路２０は、出力電圧Voを直接検出し、アナログ信号である出力電圧信号Voaを出力する。A/D変換器２２は、出力電圧信号Voaを受け、デジタル信号である出力電圧情報Voa-dに変換して出力する。
【０００６】
演算部２４は、デジタル信号である所定の目標電圧情報Vob-dと出力電圧情報Voa-dとを受けて演算を行い、２つの電圧差がゼロに近づくように次のオン時比率Donを算出し、オン時比率情報Don-d及びスイッチング周期情報tsw-dを出力する。駆動パルス生成回路２６は、オン時比率情報Don-dとスイッチング周期情報tsw-dに基づいて駆動パルスVgを生成し、主スイッチング素子１２のゲート端子に向けて出力する。
【０００７】
スイッチング電源装置１０の制御回路は、駆動パルス生成回路２６の一部と演算部２４でデジタル信号処理が行われるので、通常、これらの部分が１つのデジタルプロセッサ内に構成される。
【０００８】
特許文献１に開示されたスイッチング電源装置は、上記のスイッチング電源装置１０の一種であり、デジタル制御方式のコントローラＩＣ内に制御回路が設けられ、主スイッチング素子のオンオフをパルス幅制御する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−２８２９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
従来のスイッチング電源装置１０の場合、制御回路でデジタル信号処理を行うため、出力電圧Voの設定精度や制御の応答速度が問題になる。これらの性能について、アナログ制御方式のスイッチング電源装置と同等以上のレベルにするためには、高速変換が可能で高い分解能を有する高価なA/D変換器２２が必要であり、さらに演算部２４及び駆動パルス生成回路２６のデジタル信号処理を高速化するため、高価なデジタルプロセッサが必要になる。また、A/D変換器２２やデジタルプロセッサが高速動作することによって、制御回路の消費電流が増加して電力損失が大きくなるので、スイッチング電源装置１０全体の電力変換効率が低下してしまうと言う問題があった。特許文献１のスイッチング電源装置の場合も同様である。
【００１１】
本発明は、上記背景技術に鑑みて成されたものであり、主スイッチング素子の制御回路に安価で低損失なデジタルプロセッサを使用でき、出力電圧の設定変更等の制御が容易なスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
請求項１記載の発明は、主スイッチング素子のスイッチング動作により、入力電圧を所定の出力電圧に変換して出力する電力変換回路と、前記出力電圧又はこれに対応する電圧を検出し、出力電圧信号を出力する出力電圧検出回路と、前記出力電圧信号及び目標電圧信号が入力され、その差を増幅した誤差信号を出力する誤差増幅回路と、前記主スイッチング素子をオンオフさせるための駆動パルスを生成する回路であって、一定周期の三角波電圧を出力する三角波発生器及び比較器を有し、前記比較器で前記三角波電圧と前記誤差信号とを比較することによってパルス幅変調を行い、前記出力電圧信号が前記目標電圧信号に近づくように前記駆動パルスのハイレベル及びローレベルの時比率を定める駆動パルス生成回路と、一定周期でハイレベル及びローレベルを繰り返す基準パルスを出力する基準パルス生成部と、前記基準パルスを平滑して前記目標電圧信号を生成するパルス平滑回路とを備え、
前記基準パルス生成部は、前記基準パルスのハイレベル及びローレベルの時比率を変化させることによって、前記目標電圧信号を変更可能に形成されているスイッチング電源装置である。
【００１３】
請求項２記載の発明は、請求項１記載のスイッチング電源装置であって、前記基準パルス生成部は、一定周期のクロック信号を発生するクロック発生部と、前記クロック信号をカウントする第一カウンタと第一及び第二レジスタとを用いて前記基準パルスを生成するパルス生成部と、前記第一及び第二レジスタの設定値を規定するＣＰＵ部とで構成され、前記第一カウンタは、カウント数が前記第二レジスタ設定値に達するとリセットされ、前記基準パルスは、リセットの後、カウント数が前記第一レジスタ設定値に達するまでの期間がハイ又はローレベルとなり、その後、カウント数が再びリセットされるまでの期間が反転したレベルとなるスイッチング電源装置である。
【００１４】
前記三角波発生器は、タイマコンデンサと、前記タイマコンデンサに所定の充電電流を供給する充電回路と、前記タイマコンデンサを短絡及び解放可能に接続され、所定の同期パルスが入力されたタイミングでオンすることによって前記タイマコンデンサの両端に前記三角波電圧を発生させるスイッチ素子とで構成され、前記クロック発生部が発生した前記クロック信号をカウントする第二カウンタと第三及び第四レジスタとを用いて前記同期パルスを生成する同期パルス生成部が設けられ、前記第三及び第四レジスタの設定値は前記ＣＰＵ部によって規定され、前記第四レジスタ設定値は前記第二レジスタ設定値の１／ｍ倍（ｍは自然数）であり、前記第二カウンタは、カウント数が前記第四レジスタ設定値に達するとリセットされ、前記同期パルスは、リセット後、カウント数が前記第三レジスタ設定値に達するまでの期間がハイ又はローレベル、その後、カウントが再びリセットされるまでの期間が反転したレベルとなる（請求項３記載の発明）。
【００１５】
あるいは、前記三角波発生器は、タイマコンデンサと、前記タイマコンデンサに所定の充電電流を供給する充電回路と、前記タイマコンデンサを短絡及び解放可能に接続され、所定の同期パルスが入力されたタイミングでオンすることによって前記タイマコンデンサの両端に前記三角波電圧を発生させるスイッチ素子とで構成され、入力された繰り返しパルスを微分して出力するパルス微分回路が設けられ、前記パルス微分回路には前記基準パルスが入力され、それを微分した電圧が前記同期パルスとして出力される（請求項４記載の発明）。
【００１６】
請求項５記載の発明は、請求項１記載のスイッチング電源装置であって、前記基準パルス生成部は、一定周期のクロック信号を発生するクロック発生部と、前記クロック信号をカウントする第三カウンタと第五レジスタとを用いて前記基準パルスを生成するパルス生成部と、前記パルス生成部の第五レジスタの設定値を規定するＣＰＵ部とで構成され、前記第三カウンタは、前記パルス生成部に所定のリセットパルスが入力されたタイミングでリセットされ、前記基準パルスは、リセットの後、カウント数が前記第五レジスタ設定値に達するまでの期間がハイ又はローレベル、その後、カウントが再びリセットされるまでの期間が反転したレベルとなるスイッチング電源装置である。
【００１７】
前記三角波発生器は、前記三角波電圧を出力すると共に、前記三角波電圧と同じ周波数のタイミングパルスを生成し、前記タイミングパルスを前記リセットパルスとして出力する（請求項６記載の発明）。
【００１８】
あるいは、前記三角波発生器は、前記三角波電圧を出力すると共に、前記三角波電圧と同じ周波数のタイミングパルスを生成して出力し、入力された繰り返しパルスを分周数ｎ（ｎは自然数）で周波数変換し出力するパルス分周部が設けられ、前記パルス分周部には、前記タイミングパルスが入力され、それを分周した電圧が前記リセットパルスとして出力される（請求項７記載の発明）。
【００１９】
あるいは、入力された繰り返しパルスを微分して出力するパルス微分回路が設けられ、前記パルス微分回路には、前記電力変換回路内の特定部分に発生するパルスであって、前記主スイッチング素子の駆動パルスの周期と等しい周期のスイッチングパルスが入力され、それを微分した電圧が前記リセットパルスとして出力される（請求項８記載の発明）。
【００２０】
あるいは、入力された繰り返しパルスを分周数ｎ（ｎは自然数）で周波数変換し出力するパルス分周部と、入力された繰り返しパルスを微分して出力するパルス微分回路とが設けられ、前記パルス微分回路には、前記電力変換回路内の特定部分に発生するパルスであって、前記主スイッチング素子の駆動パルスの周期と等しい周期のスイッチングパルスが入力され、前記パルス分周部には、前記パルス微分回路が出力する微分電圧が入力され、それを分周した電圧が前記リセットパルスとして出力される（請求項９記載の発明）。
【発明の効果】
【００２１】
本発明のスイッチング電源装置は、デジタルプロセッサ内に設けた基準パルス生成部等で所定のデジタル信号処理を行い、その処理結果に基づいてアナログの目標値電圧信号を生成する。したがって、デジタルプロセッサに格納するプログラム等を書き換えるだけで、出力電圧の制御特性を容易に設定し変更することができ、インテリジェント性の高い制御回路を実現することができる。また、この制御回路は、高価なデジタルプロセッサやA/D変換器が不要であり、安価な汎用デジタルプロセッサを使用して、出力電圧設定の高精度化と出力電圧制御の高速化を実現することができる。
【００２２】
また、基準パルス生成部が出力する基準パルスの周期と駆動パルス生成回路が出力する駆動パルスの周期との関係を適正化するための構成を設けることにより、２つのパルスが干渉してビートノイズが発生するのを抑え、パルス平滑回路の設計の自由度を高くすることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第一実施形態のスイッチング電源装置の構成を示すブロック図である。
【図２】図１の基準パルス生成部の動作を説明するタイムチャートである。
【図３】本発明の第二実施形態のスイッチング電源装置の構成を示すブロック図である。
【図４】図３の基準パルス生成部及び同期パルス生成部の動作を説明するタイムチャートである。
【図５】本発明の第三実施形態のスイッチング電源装置の構成を示すブロック図である。
【図６】本発明の第四実施形態のスイッチング電源装置の構成を示すブロック図である。
【図７】図６の基準パルス生成部及び三角波発生器の動作を説明するタイムチャートである。
【図８】本発明の第五実施形態のスイッチング電源装置の構成を示すブロック図である。
【図９】図８の基準パルス生成部及びパルス分周部の動作を説明するタイムチャートである。
【図１０】本発明の第六実施形態のスイッチング電源装置の構成を示すブロック図である。
【図１１】図１０の電力変換回路、誤差増幅回路、パルス微分回路の内部構成を示す回路図である。
【図１２】従来のスイッチング電源装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下、本発明のスイッチング電源装置の第一実施形態について、図１、図２に基づいて説明する。ここで、従来のスイッチング電源装置１０と同様の構成は、同一の符号を付して説明を省略する。第一実施形態のスイッチング電源装置２８は、上記の電力変換回路１４と、主スイッチング素子１２のオン時間及びオフ時間を可変して出力電圧Voを一定に保持させる制御回路とで構成されている。電力変換回路１４は、AC-DCコンバータ、DC-DCコンバータ等のスイッチングレギュレータであり、入出力絶縁型と非絶縁型のいずれでもよい。
【００２５】
制御回路は、出力電圧検出回路３０、基準パルス生成部３２、パルス平滑回路３４、誤差増幅回路３６、駆動パルス生成回路３８で構成されている。出力電圧検出回路３０は、出力電圧Vo又はこれに相当する電圧を検出する回路である。例えば、一対のOUT端子の間に２つの抵抗を直列に接続し、中点に発生する電圧を出力電圧信号Voaとして出力する。他の方法として、図示しない主トランスの巻線電圧などを利用して出力電圧信号Voaを得る方法も考えられる。
【００２６】
基準パルス生成部３２は、一定周期でハイレベル及びローレベルを繰り返す基準パルスVrpを出力するブロックであり、１つのデジタルプロセッサ内に設けられたクロック発生部３２ａ、パルス生成部３２ｂ、ＣＰＵ部３２ｃで構成されている。クロック発生部３２ａは、図２に示すように、一定周期のクロック信号Vckを発生し、パルス生成部３２ｂに向けて出力する。パルス生成部３２ｂは、内部にクロック信号Vckをカウントする第一カウンタと第一及び第二レジスタを有し、これらを用いて基準パルスVrpを生成する。ＣＰＵ部３２ｃは、第一及び第二レジスタの設定値R1，R2を規定する。
【００２７】
基準パルスVrpは、クロック信号Vckと第一及び第二レジスタ設定値R1，R2により、周期trp、ハイレベルの時比率Dhが定められる。例えば、図２に示すように、第一レジスタ設定値R1が10、第二レジスタ設定値R2が25の場合を考える。第一カウンタは、カウント数が25（＝R2）になるとリセットされ、基準パルスVrpは、リセット後、カウント数が10（＝R1）になるまでハイレベルとなり、その後、カウント数が25（＝R2）に達してリセットされるまでローレベルとなる。この動作を繰り返すことによって、周期trpがクロック信号Vckの周期の25倍、時比率Dhが40％の基準パルスVrpが生成される。ＣＰＵ部３２ｃが規定する第一レジスタ設定値R1は、1から第二レジスタ設定値R2までの範囲で変更可能であり、時比率Dhを0〜100％の範囲で可変することができる。第二レジスタ設定値R2は一定値に保持される。ここで、基準パルスVrpのハイレベルの値をVH、ローレベルの値をVLとする。電圧VLはゼロでもよい。
【００２８】
パルス平滑回路３４は、抵抗３４ａとコンデンサ３４ｂとで構成されたローパスフィルタであり、基準パルス生成部３２が出力した基準パルスVrpを平滑して、直流電圧である目標電圧信号Vobを出力する。目標電圧信号Vobは、概ね、電圧VHと電圧VLとの差に時比率Dhを乗算し、それに電圧VLを加算した値となる。
【００２９】
誤差増幅回路３６は、出力電圧信号Voa及び目標電圧信号Vobが入力され、その差を増幅した誤差信号Verを出力する回路である。
【００３０】
駆動パルス生成回路３８は、主スイッチング素子１２をオンオフさせるための駆動パルスVgを生成する回路であり、一定の周期tswの三角波電圧Voscを出力する三角波発生器４０と、コンパレータ素子等である比較器４２とで構成されている。比較器４２は、三角波電圧Voscと誤差信号Verとを比較することによってパルス幅変調を行い、駆動パルスVgを出力する。駆動パルスVgのハイレベルの時比率Donは、誤差信号Verがゼロに近づくように、すなわち出力電圧信号Voaが目標電圧信号Vobに近づくように定められる。
【００３１】
スイッチング電源装置２８の出力電圧Voは、目標電圧信号Vobを調節することによって設定することができる。目標電圧信号Vobは、基準パルスVrpの時比率Dhを変更することによって変化し、時比率Dhは、第一レジスタ設定値R1を変更することによって変更できる。したがって、定常時の出力電圧Voの設定や、起動時に出力電圧Voが上昇する立ち上り波形の整形は、ＣＰＵ部３２ｃが第一レジスタ設定値R1によって制御することができる。
【００３２】
以上説明したように、第一実施形態のスイッチング電源装置２８は、デジタルプロセッサ内に設けた基準パルス生成回路３２で所定のデジタル信号処理を行い、その処理結果に基づいてアナログの目標値電圧信号Vobを生成する。したがって、デジタルプロセッサに格納するプログラム等を書き換えるだけで、出力電圧Voの設定値を容易に変更することができるので、例えば、スイッチング電源装置２８の生産工場において、デジタルプロセッサのEPROM内に記録されている第一レジスタの設定値R1を書き換えることにより、出力電圧Voの設定値を容易に変更することができる（例えば、設定値3.3Vを5Vに変更する）。また、入力電圧Viが投入されて起動するとき、ＣＰＵ部３２ｃが第一レジスタ設定値R1を徐々に変化させるようにプログラムを与えておけば、出力電圧Voのオーバーシュートを防止する制御も比較的簡単に行うことができる。また、一般的なデジタルプロセッサに搭載されているUARTモジュール等の通信用機能を使用して、第一レジスタの設定値R1を変更することで、外部から出力電圧Voを制御することも可能である。
【００３３】
また、この制御回路は、高価なデジタルプロセッサやA/D変換器が不要であり、安価な汎用デジタルプロセッサを使用して、出力電圧Vo設定の高精度化と出力電圧Vo制御の高度化を実現することができる。
【００３４】
次に、本発明のスイッチング電源装置の第二実施形態について、図３、図４に基づいて説明する。第二実施形態のスイッチング電源装置４４は、第一実施形態のスイッチング電源装置２８を改良し、パルス平滑回路３４の定数設定の自由度を高めたものである。
【００３５】
ここで、上記のスイッチング電源装置２８において、パルス平滑回路３４の定数を設定する際に留意しなければならない点について説明する。例えば、通常運転中に出力電圧Voの設定を3.3Vから5Vに切り替える動作を考える。スイッチング電源装置２８は、外部制御によって第一レジスタ設定値R1が変更された後、短時間のうちに電圧目標信号Vobを変化させなければ、出力電圧Voが5Vに切り替わるまでの時間が長くなってしまう。したがって、パルス平滑回路３４の時定数は、ある程度小さくする必要がある。その一方で、パルス平滑回路３４の時定数を小さくし過ぎると、通常運転中、目標電圧信号Vobに現れるリップル電圧ΔVが一定以上に大きくなり、その結果、リップル電圧ΔV（周期trp）と三角波電圧Vosc（周期tsw）とが干渉し、出力電圧Voに大きなビートノイズが発生する可能性がある。ビートノイズは、周期trpと周期tswの差に対応した周波数のリップルであり、この周波数が低い場合（例えば、数kHz以下の場合）、ビートノイズを低減するため大型のノイズフィルタを付加しなければならない。また、ビートノイズの周波数が可聴周波数帯に入ると、回路部品等の振動により騒音が発生することも考えられる。したがって、パルス平滑回路３４の時定数は、小さ過ぎず大き過ぎない適切な範囲に設定しなければならない。
【００３６】
第二実施形態のスイッチング電源装置４４は、上記のビートノイズの発生を抑えるための構成を備えている。以下、スイッチング電源装置４４の構成について、上記スイッチング電源装置２８と同様の構成は同一の符号を付して説明を省略し、異なる部分を中心に説明する。
【００３７】
スイッチング電源装置４４の制御回路は、図３に示すように、スイッチング電源装置２８と同様の出力電圧検出回路３０、平滑回路３４、誤差増幅回路３６を備え、基準パルス生成部３２に代えて基準パルス生成部４６が設けられ、駆動パルス生成回路３８に代えて駆動パルス生成回路４８が設けられ、新たに同期パルス生成部５０が設けられている。
【００３８】
基準パルス生成部４６は、一定周期でハイレベル及びローレベルを繰り返す基準パルスVrpを出力するブロックであり、１つのデジタルプロセッサ内に設けられたクロック発生部３２ａ、パルス生成部３２ｂ、ＣＰＵ部４６ｃで構成されている。ＣＰＵ部４６ｃは、パルス生成部３２ｂ用の第一及び第二レジスタ設定値R1，R2を規定して出力すると共に、後述する同期パルス生成部５０用の第三及び第四レジスタ設定値R3，R4を規定して出力する働きをする。また、クロック発生部３２ａは、パルス生成部３２ｂと後述する同期パルス生成部５０に向けて、同一のクロック信号Vckを出力する。基準パルスVrpは、図３に示すように、周期がtrp、ハイレベルの時比率がDhである（この部分の動作については、図２と同様である）。
【００３９】
同期パルス生成部５０は、一定周期で繰り返される短幅の同期パルスVsyを出力するブロックであり、基準パルス生成部４６と同じデジタルプロセッサ内に設けられている。同期パルス生成部５０は、クロック信号Vckをカウントする第二カウンタと第三及び第四レジスタとで構成されている。第三及び第四レジスタの設定値R3，R4はＣＰＵ部４６ｃで規定される一定の値であり、第三レジスタ設定値R3は非常に小さな値であり、第四レジスタの設定値R4は第二レジスタ設定値R2と等しい。
【００４０】
同期パルスVsyは、クロック信号Vckと第三及び第四レジスタ設定値R3，R4により、周期tsw、ハイレベルの時比率Dhsが定められる。例えば、図４に示すように、第三レジスタ設定値R3が2、第四レジスタ設定値R4が25の場合を考える。第三カウンタは、カウント数が25（＝R4）になるとリセットされ、同期パルスVsyは、リセット後、カウント数が2（＝R3）になるまでの短い期間ハイレベルとなり、その後、カウント数が25（＝R4）に達してリセットされるまでローレベルとなる。この動作を繰り返すことによって、周期tswが基準パルスVrpの周期trpと等しく、時比率Dhsが8％の同期パルスVsyが生成される。
【００４１】
駆動パルス生成回路４８は、主スイッチング素子１２をオンオフさせるための駆動パルスVgを生成する回路であり、一定周期の三角波電圧Voscを出力する三角波発生器５２と、上記の比較器４２とで構成されている。三角波発生器５２は、タイマコンデンサと、タイマコンデンサに所定の充電電流を供給する充電回路と、タイマコンデンサを所定のタイミングで放電することによってタイマコンデンサの両端に三角波電圧Voscを発生させるスイッチ素子とを備えている。例えば、図３に示すように、一端が直流電源５２ａに接続された時定数抵抗５２ｂ（充電回路）と、時定数抵抗５２ｂの他端とグランドとの間に接続されたタイマコンデンサ５２ｃと、タイマコンデンサ５２ｃを短絡及び開放可能に接続されたスイッチ素子５２ｄとで構成される。
【００４２】
スイッチ素子５２ｄは、例えば、NPN型のバイポーラトランジスタであり、ベース端子に同期パルスVsyを受け、ハイレベルの短い期間オンし、タイマコンデンサ５２ｃを瞬時に放電させる。そして、ローレベルの期間はオフし、時定数抵抗５２ｂを通じてタイマコンデンサ５２ｃが充電される状態にする。同期パルスVsyがハイレベルとなる時間は、タイマコンデンサ５２ｃを放電するための時間を確保しつつ、できるだけ短い時間にするとよい。
【００４３】
スイッチング電源装置４４が動作すると、図４から分かるように、三角波電圧Voscの周期は、同期パルスVsyの周期tswとなり、基準パルスVrpの周期trpと同じになる。したがって、通常運転中、目標電圧信号Vobのリップル電圧ΔVがある程度大きい場合でも、リップル電圧ΔVの周期trpと三角波電圧Voscの周期tswが等しいことから、干渉によるビートノイズが発生しない。
【００４４】
以上説明したように、第二実施形態のスイッチング電源装置４４によれば、第一実施形態のスイッチング電源装置２８と同様の作用効果を得ることができ、さらに、ビートノイズの発生が抑えられるので、パルス平滑回路３４の定数設定の自由度を高くすることができる。
【００４５】
次に、本発明のスイッチング電源装置の第三実施形態について、図５に基づいて説明する。第三実施形態のスイッチング電源装置５４は、第一実施形態のスイッチング電源装置２８を改良し、上記と異なる方法でビートノイズの発生を抑え、パルス平滑回路３４の定数設定の自由度を高めたものである。以下、スイッチング電源装置５４の構成について、上記スイッチング電源装置２８，４４と同様の構成は同一の符号を付して説明を省略し、異なる部分を中心に説明する。
【００４６】
スイッチング電源装置５４の制御回路は、図５に示すように、スイッチング電源装置２８と同様の出力電圧検出回路３０、基準パルス生成部３２、平滑回路３４、誤差増幅回路３６を備え、スイッチング電源装置４４と同様の駆動パルス生成回路４８を備え、新たにパルス微分回路５６が設けられている。
【００４７】
パルス微分回路５６は、コンデンサ５６ａと抵抗５６ｂで構成されたハイパスフィルタであり、基準パルス生成部３２が出力した基準パルスVrpを微分して、短幅の同期パルスVsyとして出力する。同期パルスVsyは、基準パルスVrpがハイレベルに転じるタイミングで短時間ハイレベルとなり、その他の期間がローレベルである。
【００４８】
駆動パルス生成回路４８のスイッチ素子５２ｄは、駆動端子に同期パルスVsyを受け、ハイレベルの短い期間オンしてタイマコンデンサ５２ｃを瞬時に放電させる。同期パルスVsyがハイレベルとなる時間は、タイマコンデンサ５２ｃを放電するための時間を確保しつつ、できるだけ短い時間にするとよい。パルス微分回路５６の時定数は、この点に留意して設定する。
【００４９】
スイッチング電源装置５４が動作すると、三角波電圧Voscの周期は、同期パルスVsyの周期tswとなり、基準パルスVrpの周期trpと同じになる。したがって、通常運転中、目標電圧信号Vobのリップル電圧ΔVがある程度大きい場合でも、リップル電圧ΔVの周期trpと三角波電圧Voscの周期tswが等しいことから、干渉によるビートノイズが発生しない。
【００５０】
以上説明したように、第三実施形態のスイッチング電源装置５４によれば、第一実施形態のスイッチング電源装置２８と同様の作用効果を得ることができ、さらに、ビートノイズの発生が抑えられるので、パルス平滑回路３４の定数設定の自由度を高くすることができる。
【００５１】
次に、本発明のスイッチング電源装置の第四実施形態について、図６、図７に基づいて説明する。第四実施形態のスイッチング電源装置５８は、第一実施形態のスイッチング電源装置２８を改良し、上記と異なる方法でビートノイズの発生を抑え、パルス平滑回路３４の定数設定の自由度を高めたものである。以下、スイッチング電源装置５８の構成について、上記スイッチング電源装置２８と同様の構成は同一の符号を付して説明を省略し、異なる部分を中心に説明する。
【００５２】
スイッチング電源装置５８の制御回路は、図６に示すように、スイッチング電源装置２８と同様の出力電圧検出回路３０、平滑回路３４、誤差増幅回路３６を備え、基準パルス生成部３２に代えて基準パルス生成部６０が設けられ、駆動パルス生成回路３８に代えて駆動パルス生成回路６２が設けられている。
【００５３】
駆動パルス生成回路６２は、主スイッチング素子１２をオンオフさせるための駆動パルスVgを生成する回路であり、一定の周期tswの三角波電圧Voscを出力する三角波発生器６４と、上記の比較器４２とを備えている。さらに三角波発生器６４は、三角波電圧Voscと同じ周期tswのタイミングパルスを生成し、リセットパルスVsｒとして出力する。リセットパルスVsｒは、例えば三角波電圧Voscが最も低い値になる毎に短い時間ハイレベルとなる。
【００５４】
基準パルス生成部６０は、一定周期でハイレベル及びローレベルを繰り返す基準パルスVrpを出力するブロックであり、１つのデジタルプロセッサ内に設けられたクロック発生部３２ａ、パルス生成部６０ｂ、ＣＰＵ部６０ｃで構成されている。パルス生成部６０ｂは、内部にクロック信号Vckをカウントする第三カウンタと第五レジスタを有し、これらを用いて基準パルスVrpを生成する。ＣＰＵ部６０ｃは、第五レジスタの設定値R5を規定する。
【００５５】
基準パルスVrpは、クロック信号Vck、第五レジスタ設定値R5、及びリセットパルスVsrにより、周期trp、ハイレベルの時比率がDhが定められる。第三カウンタは、リセットパルスVsrがハイレベルになるタイミング毎にリセットされる。例えば、図７に示すように、リセットされる周期tswは、1から25カウントまでの時間に相当し、第五レジスタ設定値R5は、10（＜25）に規定される。基準パルスVrpは、リセット後、カウント数が10（＝R5）になるまでハイレベルとなり、その後、リセットパルスVsrでリセットされるまでローレベルとなる。この動作を繰り返すことによって、周期trpが三角波電圧Voscの周期tswと等しく、時比率Dhが40％の基準パルスVrpが生成される。ＣＰＵ部６０ｃが規定する第五レジスタ設定値R5は、1から25の範囲で変更可能であり、時比率Dhを0〜100％の範囲で変化させることができる。
【００５６】
スイッチング電源装置５８が動作すると、基準パルスVrpの周期trpは、リセットパルスVsrの周期によって規定されるので、三角波電圧Voscの周期tswと同じになる。したがって、通常運転中、目標電圧信号Vobのリップル電圧ΔVが大きい場合でも、リップル電圧ΔVの周期trpと三角波電圧Voscの周期tswが等しいことから、干渉によるビートノイズが発生しない。
【００５７】
以上説明したように、第四実施形態のスイッチング電源装置５８によれば、第一実施形態のスイッチング電源装置２８と同様の作用効果を得ることができ、さらに、ビートノイズの発生が抑えられるので、パルス平滑回路３４の定数設定の自由度を高くすることができる。
【００５８】
次に、本発明のスイッチング電源装置の第五実施形態について、図８、図９に基づいて説明する。第五実施形態のスイッチング電源装置６６は、第四実施形態のスイッチング電源装置５８を改良し、基準パルスVrpの時比率Dhの分解能を向上させたものである。
【００５９】
ここで、上記スイッチング電源装置５８おける時比率Dhの分解能について説明する。スイッチング電源装置５８の場合、図７に示すように、三角波電圧Voscの周期tswが、クロック信号の周期の25倍の時間（1から25カウントに相当する時間）であり、基準パルスVrpの周期trpも同じである。したがって、時比率Dhは、1/25，2/25．・・25/25の刻みで変化することができ、分解能は0.04である。目標電圧信号Vobを可変する刻みを細かくしたいときは、時比率Dhの分解能を向上させる必要がある。例えば、周期tsw当たりのカウント数を多くすることが考えられるが、クロック信号の周期の短い高速のデジタルプロセッサを使用しなければならなくなるので、コストアップを招くという問題がある。
【００６０】
第五実施形態のスイッチング電源装置６６は、上記スイッチング電源装置５８で分解能が不十分な場合に、高価なデジタルプロセッサを使用せずに分解能を向上させる構成を備えている。以下、スイッチング電源装置６６の構成について、スイッチング電源装置５８と同様の構成は同一の符号を付して説明を省略し、異なる部分を中心に説明する。
【００６１】
スイッチング電源装置６６の制御回路は、図８に示すように、スイッチング電源装置５８と同様の出力電圧検出回路３０、平滑回路３４、誤差増幅回路３６、駆動パルス生成回路６２を備え、基準パルス生成部６０に代えて基準パルス生成部６８が設けられ、新たにパルス分周部７０が設けられている。
【００６２】
駆動パルス生成回路６２の三角波発生器６４は、上述したように、一定の周期tswの三角波電圧Voscを出力すると共に、三角波電圧Voscと同じ周期tswのタイミングパルスを生成する。ここでは、タイミングパルスVsrrが、後述するパルス分周部７０に向けて出力される。
【００６３】
パルス分周部７０は、繰り返しパルスであるタイミングパルスVsrrを分周数n（nは自然数）で周波数変換し、リセットパルスVsrとしてパルス生成部６８ｂに向けて出力するブロックである。ここでは、スイッチ記号で表したゲート７２と基準パルス生成部６８を用いて構成されている。ゲート７２は、パルス生成部６８ｂが出力するゲート制御パルスVsgによって制御され、短幅のタイミングパルスVsrrを３回に１回だけ通過させる。この動作により、タイミングパルスVsrrを３分周したリセットパルスVsrが生成される。詳しくは後で説明する。
【００６４】
基準パルス生成部６８は、一定周期でハイレベル及びローレベルを繰り返す基準パルスVrpを出力するブロックであり、１つのデジタルプロセッサ内に設けられたクロック発生部３２ａ、パルス生成部６８ｂ、ＣＰＵ部６８ｃで構成されている。パルス生成部６８ｂは、上記のパルス生成部６０ｂと同様に、内部にクロック信号Vckをカウントする第三カウンタと第五レジスタとを有し、これらを用いて基準パルスVrpを生成する。さらに、第三カウンタと第六レジスタとを有し、これらを用いてゲート制御パルスVsgを生成する。ＣＰＵ部６８ｃは、第五及び第六レジスタの設定値R5，R6を規定する。
【００６５】
基準パルスVrpは、クロック信号Vck、第五レジスタ設定値R5、及びリセットパルスVsrにより、周期trp、ハイレベルの時比率Dhが定められる。第三カウンタは、リセットパルスVsrがハイレベルになるタイミング毎にリセットされる。ここでは分周数nが3なので、リセットパルスVsrの周期は、タイミングパルスVsrrの周期tswの3倍に設定されている。したがって、リセットの周期は（3×tsw）であり、例えば、図９に示すように、1から75カウントまでの時間に相当する。また、第五レジスタ設定値R5は30に規定されている。
【００６６】
基準パルスVrpは、リセット後、カウント数が30（＝R5）になるまでハイレベルとなり、その後、リセットパルスVsrによってリセットされるまでローレベルとなる。この動作を繰り返すことによって、周期trpが（3×tsw）、時比率Dhが40％の基準パルスVrpが生成される。ＣＰＵ部６８ｃが規定する第五レジスタ設定値R5は、1から75の範囲で変更可能であり、時比率Dhを0〜100％の範囲で変化させることができる。
【００６７】
さらに基準パルス生成部６８は、上記のようにパルス分周部７０の一部としても動作し、ゲート制御パルスVsgを出力する。ゲート制御パルスVsgは、クロック信号Vck、第六レジスタ設定値R6、及びリセットパルスVsrにより、周期とハイレベルの時比率Dsgが定められる。上記のように、第三カウンタは、リセットパルスVsrがハイレベルになるタイミング毎にリセットされ、リセットの周期は（3×tsw）であり、1から75カウントまでの時間に相当する。また、第六レジスタ設定値R6は60に規定されている。
【００６８】
ゲート制御パルスVsgは、リセット後、カウント数が60（＝R6）になるまでローレベルとなり、その後、リセットパルスVsrによってリセットされるまでローレベルとなる。この動作を繰り返すことによって、周期が（3×tsw）、ローレベルの時比率Dsgが80％のゲート制御パルスVsgが生成される。ゲート７２は、ゲート制御パルスVsgがローレベルのときにオフし、ハイレベルのときにオンする。
【００６９】
ＣＰＵ部６８ｃが規定する第六レジスタ設定値R6は、分周数ｎに応じて定められる。パルス分周部７０の場合、ゲート７２のオンオフを制御し、タイミングパルスVsrrを3回のうち1回だけ通過させることによって、分周数n＝3を実現する。したがって、ゲート７２は、タイミングパルスVsrrの3周期分の時間（3×tsw）のうち、少なくとも2周期分の時間（2×tsw）に相当する1から50カウントの期間にオフし、残りの期間にオンすればよい。ここでは、図９に示すように、第六レジスタ設定値R6が60であり、ゲート７２が、2.4周期分の時間（2.4×tsw）に相当する1から60カウントの期間にオフするように設定されている。
【００７０】
スイッチング電源装置６６が動作すると、図９に示すように、基準パルスVrpの周期trpは、リセットパルスVsrの周期と同じになるので、三角波電圧Voscの周期tswの3倍の時間となる。そして、基準パルスVrpの周期trpが、クロック信号の75倍の時間（1から75カウントに相当する時間）となる。したがって、時比率Dhは、1/75，2/75．・・75/75の刻みで変化することができ、分解能が0.0134となる。
【００７１】
以上説明したように、第五実施形態のスイッチング電源装置６６によれば、第四実施形態のスイッチング電源装置５８と同様の作用効果を得ることができる。さらに、時比率Dhの分解能が向上するので、目標電圧信号Vobを細かい刻みで変化させることができ、所望の出力電圧Voを容易に得ることができる。
【００７２】
なお、スイッチング電源装置６６は、出力電圧Voにビートノイズが発生することはないが、低い周波数（スイッチング周波数の1/3倍の周波数）の電圧振動が発生する可能性がある。これは、駆動パルス生成回路６２が目標電圧信号Vobのリップル電圧ΔVに応答して、出力電圧Voを目標電圧信号Vobに一致させようとする制御が行われるためである。しかし、この場合のリップル電圧ΔVの周波数は、常にスイッチング周波数の1/3倍（＝1/n倍）で一定であり、電力変換回路１４内の出力平滑回路のカットオフ周波数（例えば、10k〜30kHz）よりも十分に高い。したがって、電力変換回路１４内の出力平滑回路でほとんど吸収されるので、格別なノイズフィルタ等を付設しなくても、出力電圧Voに低い周波数の電圧振動が発生しない。
【００７３】
次に、本発明のスイッチング電源装置の第六実施形態について、図１０、図１１に基づいて説明する。第六実施形態のスイッチング電源装置７４は、第五実施形態のスイッチング電源装置６６の構成の一部を変更し、タイミングパルスVsrrを別の方法で発生させるようにしたものであり、スイッチング電源装置６６とほぼ同様の動作を行う。以下、スイッチング電源装置７４の構成について、上記スイッチング電源装置２８，６６と同様の構成は同一の符号を付して説明を省略し、異なる部分を中心に説明する。
【００７４】
スイッチング電源装置７４は、図１０に示すように、主スイッチング素子１２を含む電力変換回路１４と、主スイッチング素子１２のオン時間及びオフ時間を可変して出力電圧Voを一定に保持させる制御回路とで構成されている。制御回路は、スイッチング電源装置２８と同様の出力電圧検出回路３０、平滑回路３４、駆動パルス生成回路３８を備え、スイッチング電源装置６６と同様の基準パルス生成部６８、パルス分周部７０を備え、誤差増幅器３６に代えて誤差増幅器７６が設けられ、新たにパルス微分回路７８が設けられている。
【００７５】
電力変換回路１４は、ここでは公知のシングルエンディッドフォワード方式のDC-DCコンバータである。具体的には、図１１に示すように、入力電圧Viを断続する主スイッチング素子１２、その断続電圧を変圧して出力する絶縁トランス８０（入力巻線８０ａ、出力巻線８０ｂ）、主トランス８０が出力する交流電圧を整流する出力整流回路８２、その整流電圧を平滑して出力電圧Voを生成する出力平滑回路８４で構成されている。
【００７６】
誤差増幅器７６は、出力電圧信号Voa及び目標電圧信号Vobが入力され、その差を増幅する増幅器８６と、増幅器８６の出力信号を受けて絶縁された誤差信号Verを出力するフォトカプラ（受光側トランジスタ８８ａ、発光側ダイオード８８ｂ）とで構成されている。受光側トランジスタ８８ａは、駆動パルス生成回路誤差信号Verを出力する。
【００７７】
パルス微分回路７８は、電力変換回路１４内の特定部分に発生するスイッチングパルスVsw（主スイッチング素子１２の駆動パルスVgの周期tswと等しい周期のパルス）を微分し、タイミングパルスVsrrとして出力する回路である。具体的には、コンデンサ７８ａと抵抗７８ｂで構成されたハイパスフィルタと、ハイパスフィルタが出力する正方向電圧を整流するダイオード７８ｃとで構成されている。スイッチングパルスVswは、ここでは整流回路８２が出力する整流電圧であり、主スイッチング素子１２がオフからオンに転じるタイミングで、ローレベルからハイレベルに転じる。したがって、パルス微分回路７８が出力するタイミングパルスVsrrは、三角波電圧Voscと同じ周期tswの短幅パルスとなる。
【００７８】
スイッチング電源装置７４の動作は、図８、図９に示す第五実施形態の場合と同様であり、「パルス微分回路７８が出力するタイミングパルスVsrr」を「三角波発生器６４が出力するタイミングパルスVsrr」に置き換えて考えることができる。したがって、第五実施形態と同様に、基準パルスVrpの時比率Dhの分解能を向上させることができ、ビートノイズや低い周波数の電圧振動も発生しない。
【００７９】
以上説明したように、第六実施形態のスイッチング電源装置７４によれば、第五実施形態のスイッチング電源装置６６と同様の作用効果を得ることができる。さらに、スイッチング電源装７４を外部制御する場合に、外部機器と制御回路とを結ぶ通信線の配線の手間が軽減できる、という利点がある。
【００８０】
入出力絶縁型の電源装置は、世界各国の安全規格を準拠するように設計されるのが一般的である。例えば、電子機器（負荷）を操作するユーザが感電しないように保護するため、内部回路を入力電源側の危険電圧回路と負荷側の安全電圧回路（SELV回路：Safety Extra-Low
voltage）とを区分し、その間を強固に絶縁することが求められる。
【００８１】
スイッチング電源装置７４の場合、図１１に示すように、主スイッチング素子１２、主トランス８０の入力側巻線８０ａ、フォトカプラ７６の受光側トランジスタ８８ａ、及び駆動パルス生成回路３８が危険電圧回路となり、その他の回路部分及び負荷１８がSELV回路となる。したがって、外部機器と通信を行うデジタルプロセッサ（基準パルス生成部６８を含む）がSELV回路に設けられることになる。
【００８２】
一方、外部機器（パソコン等）は、通常、安全なSELV回路に設けられ、SELV回路内の各部の動作状態（例えば、負荷１８の動作状態、スイッチング電源装置７４の出力電圧Voなど）を観測し、必要に応じてスイッチング電源装置７４の制御も行う。したがって、スイッチング電源装置７４のデジタルプロセッサがSELV回路にあるので、外部機器とデジタルプロセッサとの間を一般的な通信線で直結することができ、強固な絶縁を確保するための手間が軽減される。
【００８３】
なお、本発明のスイッチング電源装置は、上記実施形態に限定されるものではない。例えば、第二実施形態のスイッチング電源装置２８においては、第四レジスタの設定値R4と第二レジスタ設定値R2の関係は、R4/R2＝1/m（ｍは自然数）を満たすように設定すればよく、これによって、三角波電圧Voscの周期tswと基準パルスVrpの周期trpとの関係を、tsw/trp＝1/mにすることができる。R4/R2＝1の場合は、図４を用いて説明したように、周期trpが周期tswと同じになる。この関係をR4/R2＝3に変更すれば、周期trpが周期tswの3倍となり、第五実施形態のスイッチング電源装置６６と同様の作用効果を得ることができる。
【００８４】
また、第六実施形態のスイッチング電源装置７４では、スイッチングパルスVswとして整流回路８２が出力した整流電圧が使用されているが、三角波電圧Vosc及び駆動パルスVgの周期tswと等しい周期のパルス電圧であれば、他の回路部分のパルス電圧を使用しても構わない（例えば、主トランス８０の巻線電圧、駆動パルスVgなど）。電力変換回路１４がシングルエンディッドフォワード方式以外の回路方式である場合も、考え方は同じである。
【００８５】
また、第一乃至第六の実施形態のスイッチング電源装置に共通して言えることもある。例えば、基準パルスVrp、タイミングパルスVsrr、リセットパルスVsr、ゲート制御パルスVsg、スイッチングパルスVswは、各回路ブロックを設計する際の都合に合わせて、ハイレベルとローレベルのロジックを逆に設定しても構わない。例えば、第一実施形態のスイッチング電源装置２８の場合、目標電圧信号Vobを高くするとき、図２のタイムチャートから分かるように、ＣＰＵ部３２ｃが第一レジスタ設定値R1を大きくする旨の指令を出すが、パルス生成部３２ｂの都合で基準パルスVrpのロジックが逆の場合は、ＣＰＵ部３２ｃが第一レジスタ設定値R1を小さくする旨の指令を出すようにする。また、図６のスイッチ素子５２ｄと図８のゲート７２は、いずれも制御信号（同期パルスVsy、ゲート制御パルスVsg）がハイレベルのときにオンする回路素子であるが、ローレベルのときにオンするタイプの回路素子を使用する場合は、制御信号（同期パルスVsy、ゲート制御パルスVsg）のロジックを逆に設定すればよい。
【００８６】
さらに、各実施形態において、「第一レジスタ設定値R1＝10」「第二レジスタ設定値R2＝25」「分周数n＝3」などの具体的な数値が設定されているが、これは動作説明を容易にするために設定した一例であり、実際は、スイッチング電源装置ごとに適宜設定されるものである。
【符号の説明】
【００８７】
１０，２８，４４，５４，５８，６６，７４  スイッチング電源装置
１２  主スイッチング素子
１４  電力変換回路
３０  出力電圧検出回路
３２，４６，６０，６８  基準パルス生成部
３２ａ  クロック発生部
３２ｂ，６０ｂ，６８ｂ  パルス生成部
３２ｃ，４６ｃ，６０ｃ，６８ｃ  ＣＰＵ部
３４  パルス平滑回路
３６，７６  誤差増幅回路
３８，４８，６２  駆動パルス生成回路
４０，５２，６４  三角波発生器
４２  比較器
５０  同期パルス生成部
５２ａ  直流電源
５２ｂ  時定数抵抗
５２ｃ  タイマコンデンサ
５２ｄ  スイッチ素子
５６，７８  パルス微分回路
７０  パルス分周部
７２  ゲート
R1  第一レジスタ設定値
R2  第二レジスタ設定値
R3  第三レジスタ設定値
R4  第四レジスタ設定値
R5  第五レジスタ設定値
R6  第六レジスタ設定値
tsw  三角波電圧及び駆動パルスの周期（主スイッチング素子のスイッチング周期）
trp  基準パルスの周期
Vck  クロック信号
Ver  誤差信号
Vg  駆動パルス
Voa  出力電圧信号
Vob  目標電圧信号
Vosc  三角波電圧
Vrp  基準パルス
Vsg  ゲート制御パルス
Vsr  リセットパルス
Vsrr  タイミングパルス
Vsw  スイッチングパルス
Vsy  同期パルス
【図１】
2014128110.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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