(57)【要約】【課題】実使用時の温度及び電源電圧に則して入出力回路におけるオン抵抗を補正できる半導体装置を提供する。【解決手段】動作状態を示す信号を出力するＲ／Ｂピン２１と、データが入出力されるＤＱピン３１と、Ｒ／Ｂピン２１が有する電圧値と対応した第１電圧が電流通路の一端に供給される複数の第１のＭＯＳトランジスタと、ＤＱピン３１が有する電圧値と対応した第２電圧が電流通路の一端に供給される複数の第２のＭＯＳトランジスタと、Ｒ／Ｂピン２１が有する電圧値と参照電圧とを比較し、比較結果に応じた第１比較信号を出力する電圧比較回路ＣＰ１と、第１比較信号に基づいて、複数の第１のＭＯＳトランジスタのうちオン状態にする第１の個数を制御すると共に、第１の個数に応じて複数の第２のＭＯＳトランジスタのうちオン状態にする第２の個数を制御するＺＱ補正制御回路１７とを備える。【選択図】図２
2014103551.tif 000002
【特許請求の範囲】
【請求項１】
動作状態を示す信号を出力するレディ／ビジー端子と、
データが入出力される入出力端子と、
前記レディ／ビジー端子が有する電圧値と対応した第１電圧が電流通路の一端に供給される複数の第１のＭＯＳトランジスタと、
前記入出力端子が有する電圧値と対応した第２電圧が電流通路の一端に供給される複数の第２のＭＯＳトランジスタと、
前記レディ／ビジー端子が有する電圧値と参照電圧とを比較し、比較結果に応じた第１比較信号を出力する第１の電圧比較回路と、
前記入出力端子が有する電圧値と対応した前記第２電圧が電流通路の一端に供給される複数の第３のＭＯＳトランジスタと、
前記入出力端子が有する電圧値と参照電圧とを比較し、比較結果に応じた第２比較信号を出力する第２の電圧比較回路と、
前記第１比較信号に基づいて、前記複数の第１のＭＯＳトランジスタのうちオン状態にする第１の個数を制御すると共に、前記第１の個数に応じて前記複数の第２のＭＯＳトランジスタのうちオン状態にする第２の個数を制御し、前記第２比較信号に基づいて、前記複数の第３のＭＯＳトランジスタのうちオン状態にする第３の個数を制御する論理回路と、
を具備することを特徴とする半導体装置。
【請求項２】
動作状態を示す信号を出力するレディ／ビジー端子と、
データが入出力される入出力端子と、
前記レディ／ビジー端子が有する電圧値と対応した第１電圧が電流通路の一端に供給される複数の第１のＭＯＳトランジスタと、
前記入出力端子が有する電圧値と対応した第２電圧が電流通路の一端に供給される複数の第２のＭＯＳトランジスタと、
前記レディ／ビジー端子が有する電圧値と参照電圧とを比較し、比較結果に応じた第１比較信号を出力する第１の電圧比較回路と、
前記第１比較信号に基づいて、前記複数の第１のＭＯＳトランジスタのうちオン状態にする第１の個数を制御すると共に、前記第１の個数に応じて前記複数の第２のＭＯＳトランジスタのうちオン状態にする第２の個数を制御する論理回路と、
を具備することを特徴とする半導体装置。
【請求項３】
前記論理回路は、前記第２のＭＯＳトランジスタにおける前記第２の個数のゲート幅の合計を、前記第１のＭＯＳトランジスタにおける前記第１の個数のゲート幅の合計に応じて設定することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のＭＯＳトランジスタと前記レディ／ビジー端子との間に配置された第１の抵抗と、
前記第２のＭＯＳトランジスタと前記入出力端子との間に配置された第２の抵抗と、
をさらに具備することを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
動作状態を示す信号を出力すると共に、プルアップ及びプルダウンのいずれかの抵抗が接続される第１の端子を備え、
前記第１の端子の有する電圧値に応じて、入出力回路におけるトランジスタのオン抵抗を補正することを特徴とする半導体装置における入出力回路の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、入出力回路を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来、入出力回路を備えた半導体装置においては、入出力回路内の出力ドライバにおけるＭＯＳトランジスタのオン抵抗がばらついてしまうという問題が生じる場合があった。このため、ダイソート実施時の電圧、温度環境を基に半導体装置（チップ）ごとにオン抵抗が補正されているものがある。しかしながら、これらの半導体装置においても、オン抵抗が実使用時の温度及び電源電圧に則した抵抗値に設定されていないという問題が生じている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実使用時の温度及び電源電圧に則して入出力回路におけるオン抵抗を補正することができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一実施態様の半導体装置は、動作状態を示す信号を出力するレディ／ビジー端子と、データが入出力される入出力端子と、前記レディ／ビジー端子が有する電圧値と対応した第１電圧が電流通路の一端に供給される複数の第１のＭＯＳトランジスタと、前記入出力端子が有する電圧値と対応した第２電圧が電流通路の一端に供給される複数の第２のＭＯＳトランジスタと、前記レディ／ビジー端子が有する電圧値と参照電圧とを比較し、比較結果に応じた第１比較信号を出力する第１の電圧比較回路と、前記入出力端子が有する電圧値と対応した前記第２電圧が電流通路の一端に供給される複数の第３のＭＯＳトランジスタと、前記入出力端子が有する電圧値と参照電圧とを比較し、比較結果に応じた第２比較信号を出力する第２の電圧比較回路と、前記第１比較信号に基づいて、前記複数の第１のＭＯＳトランジスタのうちオン状態にする第１の個数を制御すると共に、前記第１の個数に応じて前記複数の第２のＭＯＳトランジスタのうちオン状態にする第２の個数を制御し、前記第２比較信号に基づいて、前記複数の第３のＭＯＳトランジスタのうちオン状態にする第３の個数を制御する論理回路とを具備することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【図２】図１に示したＲ／Ｂ回路及び入出力回路の構成を示す回路図である。
【図３】図１に示したＲ／Ｂ回路及び入出力回路の他の構成例を示す回路図である。
【図４】実施形態におけるキャリブレーションコマンドの入力例を示すタイミング図である。
【図５】実施形態におけるキャリブレーションコマンドによる補正動作を示すフローチャートである。
【図６】実施形態の変形例におけるＲ／Ｂ回路及び入出力回路の構成を示す回路図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態の半導体装置について説明する。ここでは、半導体装置として、ＮＡＮＤ型フラッシュメモリを例に取る。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００８】
実施形態のＮＡＮＤ型フラッシュメモリの基本構成について説明する。
【０００９】
図１は、実施形態のＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。
【００１０】
図示するように、ＮＡＮＤ型フラッシュメモリ１０は、入力レシーバ１１、レディ／ビジー回路（以下、Ｒ／Ｂ回路と記す）１２、入出力回路１３、コマンド制御／レジスタ１４、入力制御／レジスタ１５、出力制御／レジスタ１６、ＺＱ補正制御回路１７、及びメモリブロック１８を備える。
【００１１】
入力レシーバ１１は、チップイネーブル信号/ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号/ＷＥ、リードイネーブル信号ＲＥ，/ＲＥ、ライトプロテクト信号/ＷＰなどを受け取り、これらの信号をコマンド制御/レジスタ１４に出力する。なおここで、/は反転信号であることを示す。
【００１２】
コマンド制御/レジスタ１４は、受け取った信号に基づき、例えばリード／ライトコマンドや後述するキャリブレーションコマンドをメモリブロック１８、ＺＱ補正制御回路１７、Ｒ／Ｂ回路１２などの必要なブロックに出力する。
【００１３】
入出力回路１３は、データＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳ，/ＤＱＳを受け取り、これらのデータ及び信号を入力制御／レジスタ１５に出力する。入力制御／レジスタ１５は、受け取ったデータをライトデータとしてメモリブロック１８に出力する。また、出力制御／レジスタ１６は、メモリブロック１８からリードデータを受け取り、リードデータを入出力回路１３に出力する。入出力回路１３は、受け取ったリードデータを、ＮＡＮＤ型フラッシュメモリ１０を制御するコントローラ（不図示）に出力する。
【００１４】
Ｒ／Ｂ回路１２は、通常動作時にはＮＡＮＤ型フラッシュメモリ１０の動作状態を示す信号を出力する。さらに、Ｒ／Ｂ回路１２は、キャリブレーションコマンドによる補正動作時にはレディ／ビジーピン（以下、Ｒ／Ｂピンと記す）が有する電圧値に基づいて、所望の電圧レベルを得るためのオン抵抗を検出する。
【００１５】
ＺＱ補正制御回路１７は、論理回路から構成され、Ｒ／Ｂ回路１２からフィードバックされる信号に基づいてＲ／Ｂ回路１２が有するオン抵抗を制御する。さらに、ＺＱ補正制御回路１７は、Ｒ／Ｂ回路１２で得られたオン抵抗に応じて、入出力回路１３が有するオン抵抗を補正する。例えば、ＺＱ補正制御回路１７は、Ｒ／Ｂ回路１２が有するオン抵抗が変動した場合、その変動率に比例するように、入出力回路１３が有するオン抵抗を補正する。
【００１６】
メモリブロック１８は、複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続された複数のメモリセルＭＣと、複数のメモリセルＭＣを挟むように両端に接続された選択ゲートトランジスタＧＤＴ，ＧＳＴを有する。メモリセルＭＣは、浮遊ゲート電極及び制御ゲート電極を含む不揮発性メモリセルトランジスタからなる。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＧＤＴを介してビット線ＢＬに、他端は選択ゲートトランジスタＧＳＴを介して共通ソース線ＳＬに接続される。同一行のメモリセルＭＣの制御ゲート電極は、ワード線ＷＬに接続されている。また、選択ゲートトランジスタＧＤＴ，ＧＳＴの制御ゲート電極には選択ゲート線ＳＧＤ，ＳＧＳがそれぞれ接続されている。
【００１７】
次に、上述したＲ／Ｂ回路１２、入出力回路１３及びＺＱ補正制御回路１７の構成について詳述する。
【００１８】
図２は、図１に示したＲ／Ｂ回路及び入出力回路の構成を示す回路図である。
【００１９】
図示するように、Ｒ／Ｂ回路１２は、レディ／ビジーピン（以下、Ｒ／Ｂピンと記す）２１、第１のＭＯＳトランジスタ群、例えば複数のｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタと記す）ＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞、ＮＡＮＤ回路（否定論理積回路）ＮＡ１＜０＞，ＮＡ１＜１＞，…，ＮＡ１＜ｋ＞、及び電圧比較回路ＣＰ１を備える。なお、ｋは１以上の整数である。
【００２０】
Ｒ／Ｂピン２１は、ｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞をそれぞれ介して基準電圧、例えば接地電位ＧＮＤに接続されている。Ｒ／Ｂピン２１は、また電圧比較回路ＣＰ１を介してＺＱ補正制御回路１７に接続されている。さらに、Ｒ／Ｂピン２１は、ＮＡＮＤ型フラッシュメモリ１０の外部に配置される抵抗Ｒｘを介して電源電圧ＶCCQに接続されている。Ｒ／Ｂピン２１からは、通常動作時に内部の動作状態、すなわちＮＡＮＤ型フラッシュメモリ１０がレディ状態、及びビジー状態のいずれの状態にあるかを示す電圧が出力される。ここでは、ＮＡＮＤ型フラッシュメモリ１０の外部で、Ｒ／Ｂピン２１にプルアップ抵抗Ｒｘを接続する例を示すが、プルダウン抵抗を接続する構成とすることも可能である。
【００２１】
第１のＭＯＳトランジスタ群は、ｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞から構成される。ｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞のドレインはＲ／Ｂピン２１に接続されて、これらトランジスタのドレインにはＲ／Ｂピン２１が有する電圧値と対応した第１電圧が供給される。また、これらトランジスタのソースは接地電位ＧＮＤに接続されている。
【００２２】
ｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞のゲートには、ＮＡＮＤ回路ＮＡ１＜０＞，ＮＡ１＜１＞，…，ＮＡ１＜ｋ＞の出力端がそれぞれ接続される。これらＮＡＮＤ回路の第１入力端にはＺＱ補正制御回路１７から信号Ｓ１が入力され、これらＮＡＮＤ回路の第２入力端にはＺＱ補正制御回路１７から信号ＮＲＢ＜０＞，ＮＲＢ＜１＞，…，ＮＲＢ＜ｋ＞がそれぞれ入力される。
【００２３】
また、Ｒ／Ｂピン２１とｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞との間のノードは、電圧比較回路ＣＰ１の正入力端に接続され、電圧比較回路ＣＰ１の負入力端には参照電圧Ｖref（例えば、電源電圧ＶCCQ／２）が入力されている。電圧比較回路ＣＰ１の出力端は、ＺＱ補正制御回路１７に接続されている。なお、参照電圧Ｖrefは、入力ピン（不図示）を通じて外部から供給されてもよいし、内部にて生成してもよい。
【００２４】
ｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞のチャネル幅（またはゲート幅）は、トランジスタＮＴ１＜０＞のチャネル幅をＷ１とすると、トランジスタＮＴ１＜１＞のチャネル幅が略２×Ｗ１、トランジスタＮＴ１＜ｋ＞のチャネル幅が略２ｋ×Ｗ１となっている。すなわち、ｎＭＯＳトランジスタＮＴ１＜０＞のチャネル幅をＷ１とすると、ｎＭＯＳトランジスタＮＴ１＜ｋ＞のチャネル幅は、略（２のｋ乗）×Ｗ１となる。このようにすれば、チャネル幅Ｗ１のあらゆる倍数のチャネル幅が最小数のトランジスタで実現できる。なお、ｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞のチャネル幅は略同じであってもよい。
【００２５】
上述した構成を有するＲ／Ｂ回路１２は以下のように動作する。
【００２６】
電圧比較回路ＣＰ１の正入力端には、Ｒ／Ｂピン２１の電圧が入力される。電圧比較回路ＣＰ１の負入力端には、参照電圧Ｖrefが入力される。電圧比較回路ＣＰ１は、Ｒ／Ｂピン２１の電圧と参照電圧Ｖrefとを比較し、比較結果に応じた比較信号を出力する。すなわち、Ｒ／Ｂピン２１の電圧が参照電圧Ｖrefより高いとき“Ｈ”を出力し、高くないとき“Ｌ”を出力する。
【００２７】
ＺＱ補正制御回路１７は、電圧比較回路ＣＰ１から受け取った比較信号に応じて、第１のＭＯＳトランジスタ群が有するオン抵抗Ｒ１を変更し、Ｒ／Ｂピン２１の電圧が所望の電圧レベルに達する第１のＭＯＳトランジスタ群のオン抵抗Ｒ１を検出する。ここで、前記のように第１のＭＯＳトランジスタ群のオン抵抗をＲ１とし、外部抵抗をＲｘとすると、Ｒ／Ｂピン２１の電圧は、“Ｒ１×ＶCCQ／(Ｒｘ＋Ｒ１)”となる。
【００２８】
詳述すると、ＺＱ補正制御回路１７は、電圧比較回路ＣＰ１から出力される比較信号に応じて信号ＮＲＢ＜ｋ：０＞及び信号Ｓ１を出力する。信号ＮＲＢ＜ｋ：０＞及び信号Ｓ１によってＮＡＮＤ回路ＮＡ１＜０＞，ＮＡ１＜１＞，…，ＮＡ１＜ｋ＞の出力が制御され、ＮＡＮＤ回路ＮＡ１＜０＞，ＮＡ１＜１＞，…，ＮＡ１＜ｋ＞の出力により、ｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞の各々がオン状態あるいはオフ状態となる。これにより、第１のＭＯＳトランジスタ群が有するオン抵抗Ｒ１が変更されて、Ｒ／Ｂピン２１の電圧が所望の電圧レベルとなるオン抵抗Ｒ１が検出される。
【００２９】
また、図２に示すように、入出力回路１３は、データピン（以下、ＤＱピンと記す）３１、第２のＭＯＳトランジスタ群、例えば複数のｎチャネルＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞、ＮＡＮＤ回路ＮＡ２＜０＞，ＮＡ２＜１＞，…，ＮＡ２＜ｎ＞、第３のＭＯＳトランジスタ群、例えば複数のｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタと記す）ＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞、ＮＡＮＤ回路ＮＡ３＜０＞，ＮＡ３＜１＞，…，ＮＡ３＜ｍ＞、電圧比較回路ＣＰ２、及びマルチプレクサＭＵＸを備える。ｎ、ｍは１以上の整数である。
【００３０】
なお、データＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳ，/ＤＱＳにそれぞれ対応するように、入出力回路１３とＤＱピン３１は１０組配置されているが、ここでは１組の入出力回路１３とＤＱピン３１を示している。電圧比較回路ＣＰ２は、データＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳ，/ＤＱＳに対応する入出力回路１３にそれぞれ設けられていてもよいし、いずれかの入出力回路１３のみに設けられていてもよい。
【００３１】
ＤＱピン３１は、ｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞をそれぞれ介して基準電圧、例えば接地電位ＧＮＤに接続されている。ＤＱピン３１は、またｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞をそれぞれ介して電源電圧ＶCCQに接続されている。ＤＱピン３１からは、ライド動作及びリード動作時に、データＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳ，/ＤＱＳが入出力される。
【００３２】
第２のＭＯＳトランジスタ群は、ｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞から構成される。ｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞のドレインはＤＱピン３１に接続されて、これらトランジスタのドレインにはＤＱピン３１が有する電圧値と対応した第２電圧が供給される。また、これらトランジスタのソースは接地電位ＧＮＤに接続されている。
【００３３】
ｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞のゲートには、ＮＡＮＤ回路ＮＡ２＜０＞，ＮＡ２＜１＞，…，ＮＡ２＜ｎ＞の出力端がそれぞれ接続される。マルチプレクサＭＵＸの第１入力端にはＺＱ補正制御回路１７からの出力信号が入力され、マルチプレクサＭＰ１の第２入力端には出力制御／レジスタ１６からデータが入力される。マルチプレクサＭＵＸの出力端からは、前記出力信号及びデータのいずれかが出力される。ＮＡＮＤ回路ＮＡ２＜０＞，ＮＡ２＜１＞，…，ＮＡ２＜ｎ＞の第１入力端にはマルチプレクサＭＵＸの出力端から出力された信号が入力され、これらＮＡＮＤ回路の第２入力端にはＺＱ補正制御回路１７から信号ＮＤＱ＜０＞，ＮＤＱ＜１＞，…，ＮＤＱ＜ｎ＞がそれぞれ入力される。
【００３４】
第３のＭＯＳトランジスタ群は、ｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞から構成される。ｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞のドレインはＤＱピン３１に接続されて、これらトランジスタのドレインにはＤＱピン３１が有する電圧値と対応した第２電圧が供給される。また、これらトランジスタのソースは電源電圧ＶCCQに接続されている。
【００３５】
ｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞のゲートには、ＮＡＮＤ回路ＮＡ３＜０＞，ＮＡ３＜１＞，…，ＮＡ３＜ｍ＞の出力端がそれぞれ接続される。ＮＡＮＤ回路ＮＡ３＜０＞，ＮＡ３＜１＞，…，ＮＡ３＜ｍ＞の第１入力端にはマルチプレクサＭＵＸの出力端から出力された信号が入力され、これらＮＡＮＤ回路の第２入力端にはＺＱ補正制御回路１７から信号ＰＤＱ＜０＞，ＰＤＱ＜１＞，…，ＰＤＱ＜ｍ＞がそれぞれ入力される。
【００３６】
また、ＤＱピン３１とｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞との間のノードは、電圧比較回路ＣＰ２の正入力端に接続され、電圧比較回路ＣＰ２の負入力端には参照電圧Ｖref（例えば、電圧ＶCCQ／２）が入力されている。電圧比較回路ＣＰ２の出力端は、ＺＱ補正制御回路１７に接続されている。なお、電圧比較回路ＣＰ２は、データが入力されたとき、入力レシーバとして使用できる。
【００３７】
ｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞のチャネル幅（またはゲート幅）は、トランジスタＮＴ２＜０＞のチャネル幅をＷ２とすると、トランジスタＮＴ２＜１＞のチャネル幅が略２×Ｗ２、トランジスタＮＴ２＜ｎ＞のチャネル幅が略２ｎ×Ｗ２となっている。すなわち、ｎＭＯＳトランジスタＮＴ２＜０＞のチャネル幅をＷ２とすると、ｎＭＯＳトランジスタＮＴ２＜ｎ＞のチャネル幅は、略（２のｎ乗）×Ｗ２となる。このようにすれば、チャネル幅Ｗ２のあらゆる倍数のチャネル幅が最小数のトランジスタで実現できる。なお、ｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞のチャネル幅は略同じであってもよい。
【００３８】
ｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞のチャネル幅（またはゲート幅）は、トランジスタＰＴ１＜０＞のチャネル幅をＷ３とすると、トランジスタＰＴ１＜１＞のチャネル幅が略２×Ｗ３、トランジスタＰＴ１＜ｍ＞のチャネル幅が略２ｍ×Ｗ３となっている。すなわち、ｐＭＯＳトランジスタＰＴ１＜０＞のチャネル幅をＷ３とすると、ｐＭＯＳトランジスタＰＴ１＜ｍ＞のチャネル幅は、略（２のｍ乗）×Ｗ３となる。このようにすれば、チャネル幅Ｗ３のあらゆる倍数のチャネル幅が最小数のトランジスタで実現できる。なお、ｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞のチャネル幅は略同じであってもよい。
【００３９】
また、第１，第２，第３のＭＯＳトランジスタ群におけるＭＯＳトランジスタのオン特性を揃えるには、チャネル長（またはゲート長）が略同じであり、かつチャネルの不純物濃度が略等しいことが好ましい。
【００４０】
上述した構成を有する入出力回路１３は以下のように動作する。
【００４１】
ＺＱ補正制御回路１７は、Ｒ／Ｂ回路１２にて検出されたＲ／Ｂピン２１の電圧が所望の電圧レベルとなるときの第１のＭＯＳトランジスタ群が有するオン抵抗Ｒ１に応じて、第２のＭＯＳトランジスタ群が有するオン抵抗Ｒ２を補正する。さらに、ＺＱ補正制御回路１７は、電圧比較回路ＣＰ２から受け取った比較信号に応じて、第３のＭＯＳトランジスタ群が有するオン抵抗Ｒ３を変更し、ＤＱピン３１の電圧が所望の電圧レベルに達するように、第３のＭＯＳトランジスタ群のオン抵抗Ｒ３を補正する。
【００４２】
言い換えると、キャリブレーションコマンドによる補正動作において、ＺＱ補正制御回路１７は、第１のＭＯＳトランジスタ群中のオン状態にあるｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞のチャネル幅の合計の変動率に比例するように、第２のＭＯＳトランジスタ群中でオン状態に設定するｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞のチャネル幅の合計を補正する。さらに、電圧比較回路ＣＰ２によるＤＱピン３１の電圧と参照電圧Ｖrefとの比較結果に応じて、第３のＭＯＳトランジスタ群中でオン状態に設定するｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞のチャネル幅の合計を変更し、ＤＱピン３１の電圧が所望の電圧レベルに達するように、オン状態にあるｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞のチャネル幅の合計を補正する。
【００４３】
詳述すると、ＺＱ補正制御回路１７は、第１のＭＯＳトランジスタ群中のｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞が有するオン抵抗Ｒ１に応じて、信号ＮＤＱ＜ｎ：０＞及び信号Ｓ２を出力する。信号ＮＤＱ＜ｎ：０＞及び信号Ｓ２によってＮＡＮＤ回路ＮＡ２＜０＞，ＮＡ２＜１＞，…，ＮＡ２＜ｎ＞の出力が制御され、さらにＮＡＮＤ回路ＮＡ２＜０＞，ＮＡ２＜１＞，…，ＮＡ２＜ｎ＞の出力により、ｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞の各々がオン状態あるいはオフ状態となる。これにより、第２のＭＯＳトランジスタ群が有するオン抵抗Ｒ２が変更されて、ＤＱピン３１の電圧が所望の電圧レベルになるように、第２のＭＯＳトランジスタ群のオン抵抗Ｒ２が補正される。
【００４４】
さらに、ＺＱ補正制御回路１７は、電圧比較回路ＣＰ２から出力される比較信号に応じて信号ＰＤＱ＜ｍ：０＞及び信号Ｓ２を出力する。信号ＰＤＱ＜ｍ：０＞及び信号Ｓ２によってＮＡＮＤ回路ＮＡ３＜０＞，ＮＡ３＜１＞，…，ＮＡ３＜ｍ＞の出力が制御され、さらにＮＡＮＤ回路ＮＡ３＜０＞，ＮＡ３＜１＞，…，ＮＡ３＜ｍ＞の出力により、ｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞の各々がオン状態あるいはオフ状態となる。これにより、第３のＭＯＳトランジスタ群が有するオン抵抗Ｒ３が変更されて、ＤＱピン３１の電圧が所望の電圧レベルになるように、第３のＭＯＳトランジスタ群のオン抵抗Ｒ３が検出される。
【００４５】
次に、Ｒ／Ｂ回路１２及び入出力回路１３の変形例について詳述する。
【００４６】
図３は、図１に示したＲ／Ｂ回路及び入出力回路の他の構成例を示す回路図である。
【００４７】
この変形例のＲ／Ｂ回路１２Ａでは、図２に示したＲ／Ｂ回路１２において、ｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞の各ドレインとＲ／Ｂピン２１との間に抵抗ＲＮ１＜０＞，ＲＮ１＜１＞，…，ＲＮ１＜ｋ＞がそれぞれ配置されている。
【００４８】
ここで、前述したように、トランジスタＮＴ１＜０＞のチャネル幅がＷ１、トランジスタＮＴ１＜１＞のチャネル幅が略２×Ｗ１、トランジスタＮＴ１＜ｋ＞のチャネル幅が略２ｋ×Ｗ１となっている。この場合、抵抗ＲＮ１＜ｋ＞の抵抗値をＲａとすると、抵抗ＲＮ１＜０＞の抵抗値は略２ｋ×Ｒａ、ＲＮ１＜１＞の抵抗値は略２ｋ−１×Ｒａ，…に設定される。すなわち、各ｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞の各ドレインに対し、これらトランジスタ間のオン抵抗比と略同一の抵抗比を互いに有する各抵抗ＲＮ１＜０＞，ＲＮ１＜１＞，…，ＲＮ１＜ｋ＞がそれぞれ接続されている。Ｒ／Ｂ回路１２Ａのその他の構成及び動作は、図２に示したＲ／Ｂ回路１２と同様である。
【００４９】
入出力回路１３Ａでは、図２に示した入出力回路１３において、ｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞の各ドレインとＤＱピン３１との間に抵抗ＲＮ２＜０＞，ＲＮ２＜１＞，…，ＲＮ２＜ｎ＞がそれぞれ配置されている。
【００５０】
ここで、前述したように、トランジスタＮＴ２＜０＞のチャネル幅がＷ２、トランジスタＮＴ２＜１＞のチャネル幅が略２×Ｗ２、トランジスタＮＴ２＜ｎ＞のチャネル幅が略２ｎ×Ｗ２となっている。この場合、抵抗ＲＮ２＜ｎ＞の抵抗値をＲｂとすると、抵抗ＲＮ２＜０＞の抵抗値は略２ｎ×Ｒｂ、ＲＮ２＜１＞の抵抗値は略２ｎ−１×Ｒｂ，…に設定される。すなわち、各ｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞の各ドレインに対し、これらトランジスタ間のオン抵抗比と略同一の抵抗比を互いに有する各抵抗ＲＮ２＜０＞，ＲＮ２＜１＞，…，ＲＮ２＜ｎ＞がそれぞれ接続されている。
【００５１】
さらに、ｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞の各ドレインとＤＱピン３１との間に抵抗ＲＰ１＜０＞，ＲＰ１＜１＞，…，ＲＰ１＜ｍ＞がそれぞれ配置されている。
【００５２】
ここで、前述したように、トランジスタＰＴ１＜０＞のチャネル幅がＷ３、トランジスタＰＴ１＜１＞のチャネル幅が略２×Ｗ３、トランジスタＰＴ１＜ｍ＞のチャネル幅が略２ｍ×Ｗ３となっている。この場合、抵抗ＲＰ１＜ｍ＞の抵抗値をＲｃとすると、抵抗ＲＰ１＜０＞の抵抗値は略２ｍ×Ｒｃ、ＲＰ１＜１＞の抵抗値は略２ｍ−１×Ｒｃ，…に設定される。すなわち、各ｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞の各ドレインに対し、これらトランジスタ間のオン抵抗比と略同一の抵抗比を互いに有する各抵抗ＲＰ１＜０＞，ＲＰ１＜１＞，…，ＲＰ１＜ｍ＞がそれぞれ接続されている。
【００５３】
入出力回路１３Ａのその他の構成及び動作は、図２に示した入出力回路１３と同様である。
【００５４】
上述した変形例によれば、Ｒ／Ｂ回路１２Ａ及び入出力回路１３Ａにおける各トランジスタのドレインにはＲ／Ｂピン２１またはＤＱピン３１が有する電圧値と対応した電圧（第１電圧／第２電圧）が供給されている一方で、各トランジスタはＲ／Ｂピン２１またはＤＱピン３１とは直接接続されておらず、Ｒ／Ｂピン２１及びＤＱピン３１に入力される過電圧等を対策することができる。すなわち、ＥＳＤ（electrostatic discharge）に対する耐性を向上させることができる。さらに、Ｒ／Ｂピン２１及びＤＱピン３１の出力信号の電圧−電流特性がリニアになり、信号特性を向上できる。
【００５５】
次に、実施形態のＲ／Ｂ回路１２、入出力回路１３、及びＺＱ補正制御回路１７における補正動作について説明する。
【００５６】
補正動作は、キャリブレーションコマンドが入力されることにより実行される。キャリブレーションコマンドは、電源投入時もしくは定期的に、またはリード動作あるいはライト動作の前に入力される。
【００５７】
図４は、リード動作及びライト動作の前にキャリブレーションコマンドが入力される様子を示している。
【００５８】
キャリブレーションコマンドが入力されると、補正動作が実行されている期間はＲ／Ｂピン２１の出力が不定となる。その後、リードコマンドが入力され、リード動作が実行される。リード動作の期間は、Ｒ／Ｂピンの電圧はビジー状態を示す電圧となる。あるいは、ライトコマンドが入力され、ライト動作が実行される。ライト動作の期間は、Ｒ／Ｂピンの電圧はビジー状態を示す電圧となる。
【００５９】
図５は、実施形態のＲ／Ｂ回路１２、入出力回路１３、及びＺＱ補正制御回路１７における補正動作を示すフローチャートである。この補正動作はＺＱ補正制御回路１７によって制御される。
【００６０】
まず、補正動作が開始されると、ＺＱ補正制御回路１７は、第１のＭＯＳトランジスタ群中のｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞のうち、ｉ個をオン状態にする（ステップＳ１）。続いて、電圧比較回路ＣＰ１は、Ｒ／Ｂピン２１の電圧と参照電圧Ｖrefとを比較する（ステップＳ２）。Ｒ／Ｂピン２１の電圧が参照電圧Ｖrefより高いとき、電圧比較回路ＣＰ１は、“Ｈ”をＺＱ補正制御回路１７に出力する。ＺＱ補正制御回路１７は“Ｈ”を受け取ると、ｉをインクリメントし（ステップＳ３）、ステップＳ１に戻る。
【００６１】
その後、ステップＳ２において、Ｒ／Ｂピン２１の電圧が参照電圧Ｖrefより高くなくなるまで、ステップＳ１からＳ３までの処理を繰り返す。Ｒ／Ｂピン２１の電圧が参照電圧Ｖrefより高くないとき、すなわちＲ／Ｂピン２１の電圧が参照電圧Ｖrefとほぼ同じになったとき、ステップＳ４に移行する。
【００６２】
ステップＳ４では、第１のＭＯＳトランジスタ群中のオン状態にあるｎＭＯＳトランジスタＮＴ１＜０＞，ＮＴ１＜１＞，…，ＮＴ１＜ｋ＞の個数（ｉ個）を、第２のＭＯＳトランジスタ群中において、オン状態に設定するｎＭＯＳトランジスタＮＴ２＜０＞，ＮＴ２＜１＞，…，ＮＴ２＜ｎ＞の個数に反映させる。
【００６３】
次に、ＺＱ補正制御回路１７は、第３のＭＯＳトランジスタ群中のｐＭＯＳトランジスタＰＴ１＜０＞，ＰＴ１＜１＞，…，ＰＴ１＜ｍ＞のうち、ｉ個をオン状態にする（ステップＳ５）。続いて、電圧比較回路ＣＰ２は、ＤＱピン３１の電圧と参照電圧Ｖrefとを比較する（ステップＳ６）。ＤＱピン３１の電圧が参照電圧Ｖrefより低いとき、電圧比較回路ＣＰ２は、“Ｌ”をＺＱ補正制御回路１７に出力する。ＺＱ補正制御回路１７は“Ｌ”を受け取ると、ｉをインクリメントし（ステップＳ７）、ステップＳ５に戻る。
【００６４】
その後、ステップＳ６において、ＤＱピン３１の電圧が参照電圧Ｖrefより低くなくなるまで、ステップＳ５からＳ７までの処理を繰り返す。ＤＱピン３１の電圧が参照電圧Ｖrefより低くないとき、すなわちＤＱピン３１の電圧が参照電圧Ｖrefとほぼ同じになったとき、補正動作を終了する。なお、ｉは１以上、ｎまたはｍ以下の整数である。
【００６５】
以上説明したように本実施形態では、オープンドレインの第１のｎＭＯＳトランジスタ群中のオン状態の第１トランジスタ数（オン状態のトランジスタのチャネル幅の合計）を変化させて、所望のオン抵抗Ｒ１になる第１トランジスタ数を検出する。そして、データ及びデータストローブ信号が入出力される入出力回路（または出力ドライバ）内の第２のｎＭＯＳトランジスタ群中のオン状態に設定する第２トランジスタ数（オン状態のトランジスタのチャネル幅の合計）を、第１トランジスタ数に応じて変更する。入出力回路内の第３のｐＭＯＳトランジスタ群中のオン状態に設定する第３トランジスタ数（オン状態のトランジスタのチャネル幅の合計）は、オン状態の第３トランジスタ数を変化させて、所望のオン抵抗Ｒ３になる第３トランジスタ数を検出し補正する。
【００６６】
これにより、電源投入時もしくは定期的に、またはリード動作あるいはライト動作の前に補正動作を実施し、入出力回路または出力ドライバのオン抵抗を、実使用時の温度及び電源電圧に則したオン抵抗に設定する。
【００６７】
また、本実施形態では、レディ／ビジーピン（Ｒ／Ｂピン）を本実施形態の補正動作用のピン（以下、ＺＱピン）として用いることにより、すなわちＺＱピンとＲ／Ｂピンとを兼用することにより、既存のパッケージ（または既存のピンアサインメント(pin assignment)）のままで本実施形態の補正動作を実行することが可能である。
【００６８】
次に、実施形態のＮＡＮＤ型フラッシュメモリの変形例について説明する。
【００６９】
図６は、ＮＡＮＤ型フラッシュメモリの変形例におけるＲ／Ｂ回路及び入出力回路の回路図である。
【００７０】
図２に示した実施形態では、ＮＡＮＤ型フラッシュメモリ１０の外部に抵抗Ｒｘが配置された例を示したが、図６に示すように、ＮＡＮＤ型フラッシュメモリ１０の内部に抵抗Ｒｅを配置してもよい。Ｒ／Ｂピン２１には、スイッチＳＷを介して抵抗Ｒｅが接続され、さらに抵抗Ｒｅには電源電圧ＶCCQが接続されている。その他の構成及び効果は前述した実施形態と同様である。
【００７１】
なお、図１に示したＮＡＮＤ型フラッシュメモリなどが複数実装された半導体装置（パッケージ）に本実施形態を適用してもよい。言い換えると、本実施形態の半導体装置は、１チップから構成されていてもよいし、複数チップ、例えば２チップから構成されていてもよい。複数チップの場合、キャリブレーションコマンドによる補正動作は、チップ毎に実行される。このとき、補正動作が実行されていないチップのＲ／Ｂピン２１及びＤＱピン３１はハイインピーダンスとなる。
【００７２】
以下に、ＺＱピンとＲ／Ｂピンとを兼用することによる効果を列記する。
【００７３】
現行のピンアサインメントから変更がないため、本実施形態の装置の使用が容易である。新たなピンアサインメントのパッケージに対応した製造及び評価設備の用意が不要である。パッドまたはボールやピンといった端子が増加しないため、チップサイズの増大を防ぐことができる。本実施形態の装置が実装されるＰＣＢ配線板での部品や配線の追加が不要である。
【００７４】
以上述べたように本実施形態によれば、実使用時の温度及び電源電圧に則して入出力回路におけるオン抵抗を補正することができる半導体装置を提供できる。
【００７５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１０…ＮＡＮＤ型フラッシュメモリ、１１…入力レシーバ、１２，１２Ａ…レディ／ビジー回路（Ｒ／Ｂ回路）、１３，１３Ａ…入出力回路、１４…コマンド制御／レジスタ、１５…入力制御／レジスタ、１６…出力制御／レジスタ、１７…ＺＱ補正制御回路、１８…メモリブロック、２１…レディ／ビジーピン（Ｒ／Ｂピン）、３１…データピン（ＤＱピン）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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