(57)【要約】【課題】ディッシングの発生を抑制して、装置特性の低下を抑制する。【解決手段】半導体基板内に開口部を形成する工程と、開口部内を埋設して半導体基板の表面を覆うように第１の膜を形成する工程と、第１の膜内にイオンを注入することによりイオン注入層を形成する工程であって開口部内に位置する第１の膜内ではイオン注入層の下面が半導体基板の主面よりも下方に位置し半導体基板上の第１の膜内では主面と接するかまたは主面よりも上方にイオン注入層が位置するようにイオン注入層を形成する工程と、ＣＭＰ処理により半導体基板の主面が露出するまで第１の膜を除去する工程と、を有する半導体装置の製造方法。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板内に、開口部を形成する工程と、
前記開口部内を埋設して前記半導体基板の表面を覆うように、第１の膜を形成する工程と、
前記第１の膜内にイオンを注入することによりイオン注入層を形成する工程であって、前記開口部内に位置する前記第１の膜内では前記イオン注入層の下面が前記半導体基板の主面よりも下方に位置し、前記半導体基板上の前記第１の膜内では前記主面と接するかまたは前記主面よりも上方にイオン注入層が位置するようにイオン注入層を形成する工程と、
ＣＭＰ処理により、前記半導体基板の主面が露出するまで前記第１の膜を除去する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第１の膜は、酸化シリコン膜または酸窒化シリコン膜である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の膜は、タングステン膜である、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記イオンは、酸素イオンまたはシリコンイオンである、請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記開口部を形成する工程では、
互いに幅の異なる複数の前記開口部を形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
半導体基板と、
前記半導体基板内に設けられ、第１の幅を有する第１の開口部と、
前記半導体基板内に設けられ、前記第１の幅よりも小さな第２の幅を有する第２の開口部と、
前記第１および第２の開口部内に埋設された第１の膜と、
前記第１および第２の開口部内に位置する前記第１の膜内に設けられた、イオンを含有するイオン注入層と、
を有し、
前記第１の開口部内のイオン注入層と、前記第２の開口部内のイオン注入層は、厚さが異なる、半導体装置。
【請求項７】
前記第１の開口部内のイオン注入層は、前記第２の開口部内のイオン注入層よりも厚い、請求項６に記載の半導体装置。
【請求項８】
前記第１の膜は、酸化シリコン膜または酸窒化シリコン膜である、請求項６または７に記載の半導体装置。
【請求項９】
前記第１の膜は、タングステン膜である、請求項６または７に記載の半導体装置。
【請求項１０】
前記イオンは、酸素イオンまたはシリコンイオンである、請求項６〜９の何れか１項に記載の半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板に形成された第１の幅を有する第１の開口部と、
前記半導体基板に形成された前記第１の幅よりも小さな第２の幅を有する第２の開口部と、
前記第１及び第２の開口部内に形成された第１の膜と、
前記第１の膜上に形成され前記第１の膜とは組成比の異なる第２の膜を備える、半導体装置。
【請求項１２】
前記第２の膜は、前記第１の開口部内では第１の厚さで形成され、前記第２の開口部内では前記第１の厚さよりも薄く形成されている、請求項１１に記載の半導体装置。
【請求項１３】
前記第１及び第２の膜は絶縁膜である、請求項１１または１２に記載の半導体装置。
【請求項１４】
前記第１及び第２の膜は導電体膜である、請求項１１または１２に記載の半導体装置。
【請求項１５】
前記第１の開口部内に形成された前記第２の膜と、前記第２の開口部内に形成された前記第２の膜とは、同一平面となっている、請求項１１〜１４の何れか１項に記載の半導体装置。
【請求項１６】
前記第１の開口部の深さと前記第２の開口部の深さは同じである、請求項１１〜１５の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造に際して、層間絶縁膜などの上面を研磨によって平坦化するために、一般にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法が用いられている。ＣＭＰ法を用いて層間絶縁膜などの平坦化を行う際に、層間絶縁膜などが過剰に研磨されて凹形状となる現象（ディッシング）が起きる場合がある。このため、半導体装置の回路動作には寄与しないダミーパターンを配置して、ディッシングを抑制する技術が知られている（特許文献１）。
図１は、従来技術において、ダミーパターンを設けてＣＭＰ処理を行う方法を表す図である。ダミーパターンを設けてＣＭＰ処理を行う場合、図１Ａに示すように、まず、半導体基板１の中に、リソグラフィー技術およびドライエッチング技術を利用して、大きな幅と小さな幅を有し深さが同一の開口部８ａ、８ｂを形成する。次に、開口部８ａ、８ｂ内を埋設するように、ダミーパターン用の膜を形成した後、膜のパターニングを行うことにより、ダミーパターン２を形成する。
次に、図１Ｂに示すように、半導体基板１の全面を覆うように、絶縁膜３を形成する。
次に、図１Ｃに示すように、半導体基板１が露出するまで、絶縁膜３に対してＣＭＰ処理を行う。この際、開口部８ａ、８ｂ内にはダミーパターン２を設けたため、ディッシングが起こりにくくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２６７９３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、周辺回路領域に設けるセンスアンプ回路、サブワードドライバー回路、アンチ・ヒューズなどの近傍の領域では、ダミーパターンを配置すると寄生容量が増加して、これらの素子に悪影響を及ぼすため、ダミーパターンを配置できなかった。また、ダミーパターンの上下に素子を設ける場合も、ダミーパターンを配置すると寄生容量が増加して、これらの素子に悪影響を及ぼすため、ダミーパターン配置禁止領域とされ、ダミーパターンを配置できなかった。
このため、上記のような素子の近傍では、ダミーパターンを設けずにＣＭＰ処理を行っていた。図２は、従来技術において、ダミーパターンを設けずにＣＭＰ処理を行う方法を表す図である。図２Ａに示すように、まず、半導体基板１の中に、大きな幅と小さな幅を有し深さが同一の開口部８ａ、８ｂを形成する。
次に、図２Ｂに示すように、半導体基板１の全面を覆うように、絶縁膜３を形成する。
次に、図２Ｃに示すように、半導体基板１の主面１ａが露出するまで、絶縁膜３に対してＣＭＰ処理を行う。この際、開口部８ａ、８ｂ内の絶縁膜３が過剰研磨されてその表面がへこむ、ディッシングが起こる。このディッシングは特に、開口幅の大きな開口部８ａで顕著となっていた。
図３Ａは、開口部の幅Ｗ（μｍ）と、ＣＭＰ処理後のディッシング量Ｄ（ｎｍ）との関係を表すグラフである。ディッシング量Ｄは、図３Ｂに示すように、半導体基板１の主面１ａに対して最も深い位置にある絶縁膜３の深さＤとして測定した。図３Ａに示すように、開口部の幅Ｗが１０μｍを超えて大きくなると、ディッシング量Ｄが急激に増加することが分かる。
近年、半導体装置の微細化が進展しており、ＣＭＰ処理後の膜に要求される平坦性が厳しくなっている。このため、半導体装置の特性悪化を引き起こすディッシング量の増大を許容することができない。例えば、ディッシングが発生した箇所の上に、成膜した場合にその箇所の平坦性が悪化し、その後のリソグラフィー工程での焦点悪化により配線パターンを形成できない、といった不具合が発生する。また、仮に何とかリソグラフィー工程を実施できたとしても、その後の配線がディッシング形状に倣って、うねった形状となり、断線不良等を引き起こす、といった不具合が発生し、特性悪化を引き起こすこととなっていた。従って、ダミーパターンを配置できない領域に対してＣＭＰ処理を実施した場合であっても、ディッシングの発生を抑制して、半導体装置の特性の低下を抑制する技術を確立する必要がある。
【課題を解決するための手段】
【０００５】
一実施形態は、
半導体基板内に、開口部を形成する工程と、
前記開口部内を埋設して前記半導体基板の表面を覆うように、第１の膜を形成する工程と、
前記第１の膜内にイオンを注入することによりイオン注入層を形成する工程であって、前記開口部内に位置する前記第１の膜内では前記イオン注入層の下面が前記半導体基板の主面よりも下方に位置し、前記半導体基板上の前記第１の膜内では前記主面と接するかまたは前記主面よりも上方にイオン注入層が位置するようにイオン注入層を形成する工程と、
ＣＭＰ処理により、前記半導体基板の主面が露出するまで前記第１の膜を除去する工程と、
を有する半導体装置の製造方法に関する。
【０００６】
他の実施形態は、
半導体基板と、
前記半導体基板内に設けられ、第１の幅を有する第１の開口部と、
前記半導体基板内に設けられ、前記第１の幅よりも小さな第２の幅を有する第２の開口部と、
前記第１および第２の開口部内に埋設された第１の膜と、
前記第１および第２の開口部内に位置する前記第１の膜内に設けられた、イオンを含有するイオン注入層と、
を有し、
前記第１の開口部内のイオン注入層と、前記第２の開口部内のイオン注入層は、厚さが異なる、半導体装置に関する。
【０００７】
他の実施形態は、
半導体基板と、
前記半導体基板に形成された第１の幅を有する第１の開口部と、
前記半導体基板に形成された前記第１の幅よりも小さな第２の幅を有する第２の開口部と、
前記第１及び第２の開口部内に形成された第１の膜と、
前記第１の膜上に形成され前記第１の膜とは組成比の異なる第２の膜を備える、半導体装置に関する。
【発明の効果】
【０００８】
ディッシングの発生を抑制して、装置特性の低下を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】従来のＣＭＰダミーパターンを設けてＣＭＰ処理を行う方法を表す図である。
【図２】従来のＣＭＰダミーパターンを設けずにＣＭＰ処理を行う方法を表す図である。
【図３】開口部の幅とディッシング量との関係を表すグラフである。
【図４】第１実施例の半導体装置を表す平面図である。
【図５】開口部の配置例を表す平面図である。
【図６】第１実施例の半導体装置の製造方法を表す断面図である。
【図７】第１実施例の半導体装置の製造方法を表す断面図である。
【図８】第１実施例の半導体装置の製造方法を表す断面図である。
【図９】第１実施例の半導体装置の製造方法を表す断面図である。
【図１０】酸化シリコン膜の研磨速度に対するイオン注入の有無の影響を表すグラフである。
【発明を実施するための形態】
【００１０】
以下に、本発明を適用した実施例である配線層の製造方法について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。また、下記実施例では、絶縁膜３が「第１の膜」、絶縁膜３の中でイオン注入層７ｂおよび７ｃが形成された部分が「第２の膜」に相当する。
【００１１】
（第１実施例）
以下、本発明の好ましい実施例による半導体装置について、ＤＲＡＭ［Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ］を一例として、添付図面を参照しながら詳細に説明する。
【００１２】
図４は、本実施例による半導体装置１０であるＤＲＡＭの平面構造を示す概念図である。本実施例の半導体デバイスに係るＤＲＡＭは、メモリセル領域１１と周辺回路領域１２とから概略構成されている。ＤＲＡＭ上には、複数のメモリセル領域１１が配置されており、メモリセル領域１１を囲むように周辺回路領域１２が配置されている。メモリセル領域１１には、トランジスタおよびキャパシタを有するメモリセルが多数、設けられているが、ここではその構造および詳細な説明を省略する。周辺回路領域１２には、センスアンプ回路、サブワードドライバー回路、アンチ・ヒューズ等（図中に、これらの回路は図示していない）が配置される。本実施例では、周辺回路領域１２に配置されたセンスアンプ回路、サブワードドライバー回路、アンチ・ヒューズ等の近傍に、開口部（図示していない）が設けられている。なお、図４の配置は一例であって、メモリセル領域１１の数や、配置される位置は、図４のレイアウトに限定されるものではない。
【００１３】
開口部の数は特に限定されず一つであっても、複数であっても良いが、半導体基板の寄生容量を低減するために複数の開口部を設けた方が良い。また、開口部の形状は特に限定されないが、半導体基板を加工する他の工程と同時に形成するため、他の工程との整合性が良い形状とするのが良い。図５は、開口部の平面視における形状を示す例であり、開口部８は、図５Ａのように複数の矩形をアレイ状に配列したものとしても良いし、図５Ｂのように各々の開口部をずらしながら配置したものとしても良い。また、開口部８は、図５Ｃのように一定の方向に延在する開口部が一定の間隔をあけて配置された、ライン・アンド・スペースパターンとしても良い。
【００１４】
図６〜８は、本実施例の半導体装置の製造方法を表す断面図であり、平面視形状が矩形の一つの開口部を設ける例に関するものである。なお、図６〜８では、開口部近傍の断面のみを示す。以下では、図６〜８を参照して、本実施例の半導体装置の製造方法を説明する。
【００１５】
まず、図６Ａに示すように、半導体基板１上に、フォトレジスト膜５を形成する。
【００１６】
図６Ｂに示すように、半導体基板１上に、リソグラフィー技術を利用して、フォトレジストパターン５ａを形成する。フォトレジストパターン５ａを用いて半導体基板１のドライエッチングを行うことにより、半導体基板１内に、開口部８を形成する。
【００１７】
図６Ｃに示すように、半導体基板１上のフォトレジストパターン５ａを除去する。
【００１８】
図７Ａに示すように、開口部８を埋設して半導体基板１の主面１ａを覆うように、絶縁膜３を形成する。この際、半導体基板１の主面１ａ上の絶縁膜３の上面３ａに対して、開口部８内に埋め込まれた絶縁膜３の上面３ｂの高さは低くなる。
【００１９】
図７Ｂに示すように、絶縁膜３内に絶縁膜の組成比を変更するためイオンを注入することにより、イオン注入層７を形成する。この際、イオンの注入条件を調節することにより、半導体基板１の主面１ａ上に位置する絶縁膜３内では、イオン注入層７ａが半導体基板１の主面１ａと接するか、または半導体基板１の主面１ａよりも上方に位置するようにする。この工程では、絶縁膜の上面３ａよりも上面３ｂの方が低いため、これに対応して開口部８に対応する位置の絶縁膜３内に形成されるイオン注入層７ｂの高さは、イオン注入層７ａの高さよりも低くなる。また、イオン注入層７ｂの大部分（中央部）は開口部８内に位置する絶縁膜３の内部に設けられており、半導体基板１の主面１ａよりも低い高さに位置する。
【００２０】
図８Ａに示すように、絶縁膜３に対して第１段階のＣＭＰ処理を行う。このＣＭＰ処理ではイオン注入層７上に位置する絶縁膜３の粗研磨を行う。この工程では、イオン注入層７はまだ、露出しておらず、イオン注入層７は研磨されない。
【００２１】
図８Ｂに示すように、絶縁膜３に対して第２段階のＣＭＰ処理を行う。なお、図８Ｂは、この精密研磨の途中の状態を表している。このＣＭＰ処理では、半導体基板１の主面１ａ上では絶縁膜３内のイオン注入層７ａを除去し、開口部８上では概ねイオン注入層７ｂ上の（イオン注入層７ｂの存在しない）絶縁膜３を除去する。この際、イオン注入層７ａ中にはイオンが存在するため、ＣＭＰ処理時の研磨速度が大きくなる。一方、開口部８上の半導体基板１の主面１ａよりも高いところに位置する絶縁膜３内には、ほとんどイオン注入層７ｂが存在しないため（イオン注入層７ｂの中央部が、開口部８内に位置する絶縁膜３の内部に設けられているため）、イオン注入層７ａと比べて研磨速度が小さくなる。従って、開口部８上の絶縁膜３のＣＭＰ処理に供される時間が短くなり、この絶縁膜３の研磨量が減少して、開口部８内に埋設された絶縁膜３のディッシングを抑制することができる。
【００２２】
図８Ｃは第２段階のＣＭＰ処理が終了し、半導体基板１の主面１ａが露出した状態を表す図である。本実施例では、開口部８の幅方向の中央部におけるディッシングが抑制され、装置特性に悪影響を及ぼすことを抑制できる。また、開口部８を設けることにより、半導体基板１の寄生容量を低減することができる。
【００２３】
なお、本実施例のＣＭＰ処理時に、開口部８の幅方向の両端では、半導体基板１の主面１ａよりも上方に一部のイオン注入層７ｂ１および７ｂ２（図８Ａ参照）が存在する。しかし、元々、この部分ではディッシングが顕著に起こらず（図２Ｃおよび３参照）、ディッシング量が小さい領域であるため、イオン注入層７ｂ１および７ｂ２が存在していても、本発明の効果に影響を及ぼさない。すなわち、図８Ｂで上述したように、開口部８の幅方向における中央部において、絶縁膜３のディッシングが顕著となるため、この中央部におけるイオン注入層７ｂ３の少なくとも下面７ｄ（図８Ａ参照）が、半導体基板１の主面１ａよりも下方に位置すれば本発明の効果を奏することができる。
【００２４】
（第２実施例）
本実施例は、２つの開口部を有する半導体装置に関するものである。以下では、図９を参照して、本実施例の半導体装置の製造方法を説明する。なお、以下では、イオン注入層７ｂ、７ｃの高さについて言及する場合、特に明示しない限り、この高さとはイオン注入層７ｂ、７ｃの幅方向の中央部の高さを表す。
【００２５】
まず、２つの開口部を設ける以外は、第１実施例の図６Ａ〜６Ｃの工程と同様の工程を実施する。これにより、半導体基板１内に、第１の幅Ｗ1を有する第１の開口部８ａと、第１の幅Ｗ1よりも小さな第２の幅Ｗ2を有する第２の開口部８ｂを設ける。第１の開口部８ａと第２の開口部８ｂの深さは同じとする。次に、第１実施例の図７Ａの工程を実施する。この際、第１の開口部８ａ上の絶縁膜３の上面３ｂは、第２の開口部８ｂ上の絶縁膜３の上面３ｃよりもその高さが低くなる。図９Ａは、絶縁膜３形成後の状態を表す図である。
【００２６】
次に、第１実施例の図７Ｂの工程を実施して、絶縁膜３内にイオン注入層７を形成する。図９Ｂは、イオン注入後の状態を表す図である。この工程では、第１実施例と同様に、イオンの注入条件を調節することにより、半導体基板１の主面１ａ上に位置する絶縁膜３内では、イオン注入層７ａが半導体基板１の主面１ａと接するか、または半導体基板１の主面１ａよりも上方に位置するようにする。この工程では、半導体基板１の主面１ａ上の絶縁膜３の上面３ａよりも上面３ｂ、３ｃの方が低いため、これに対応して第１および第２の開口部８ａ、８ｂに対応する位置の絶縁膜３内に形成されるイオン注入層７ｂ、７ｃの高さは、イオン注入層７ａの高さよりも低くなる。また、上面３ｃよりも上面３ｂの方が低いため、これに対応してイオン注入層７ｂの高さは、イオン注入層７ｂの高さよりも低くなる。
【００２７】
次に、第１実施例の図８Ａ〜８Ｃと同様の２段階のＣＭＰ処理を行い、半導体基板１の主面１ａを露出させる。図９ＣはこのＣＭＰ処理後の状態を表す図である。この際、第１の開口部８ａ内の絶縁膜３については、第１実施例と同様に、イオン注入層７ｂの大部分が主面１ａよりも下方に位置するため、第１実施例と同様の効果を奏することができる。また、第２の開口部８ｂ上では、主面１ａよりも上方に一部のイオン注入層７ｃが位置するが、イオン注入層７ｃの下面７ｄは主面１ａよりも低い位置に存在する。このため、ＣＭＰ処理時に、イオン注入層７ｃの下面７ｄと主面１ａの高さの差に当たる長さ分Ｈ（図９Ｂ参照）については、主面１ａ上ではイオン注入層７ａが研磨されるのに対して、第２の開口部８ｂ上では（イオン注入層７ｃの存在しない）絶縁膜３が研磨される。従って、この長さ分Ｈについては、主面１ａ上におけるイオン注入層７ａの研磨速度は、第２の開口部８ｂ上の（イオン注入層７ｃの存在しない）絶縁膜３の研磨速度よりも大きくなる。従って、第２の開口部８ｂ上の絶縁膜３のＣＭＰ処理に供される時間が短くなり、この絶縁膜３の研磨量が減少して、第２の開口部８ｂ内に埋設された絶縁膜３のディッシングを抑制することができる。また、図９Ｂに示したようにイオン注入層７ｂの高さは、イオン注入層７ｂの高さよりも低い。このため、主面１ａが露出するまで絶縁膜３のＣＭＰ処理を行った後、イオン注入層７ｂの厚さＴ1は、イオン注入層７ｃの厚さＴ2よりも厚くなる。
【００２８】
なお、本実施例では、図９Ｃに示すように、イオン注入層７ｂ、７ｃは、少なくとも下面７ｄが半導体基板１の主面１ａよりも低い位置に存在すれば良い。イオン注入層の下面が半導体基板１の主面１ａよりも低い位置に存在する場合として、以下の２つの態様がある。
【００２９】
第１の態様は、イオン注入層７ｂのように、イオン注入層７ｂの幅方向の中央部がその厚み方向の全体にわたって（イオン注入層７ｂの上面および下面が）、主面１ａよりも下方に位置する場合である。この場合、イオン注入層７ｂの厚さ分だけ、イオン注入層７ａの方がイオン注入層７ｂよりも、ＣＭＰ処理時の研磨速度が大きくなる。従って、ＣＭＰ終了後の第１の開口部８ａ内の絶縁膜３のディッシングを最も効果的に抑制することができる。
【００３０】
第２の態様は、イオン注入層７ｃのように、イオン注入層７ｃの一部が主面１ａよりも上方に位置する場合である。この場合、主面１ａとこのイオン注入層７ｃの下面７ｄとの高さの差分については、主面１ａ上のイオン注入層７ａの方がイオン注入層７ｃよりも、ＣＭＰ処理時の研磨速度が大きくなる。従って、ＣＭＰ終了後の第２の開口部８ｂ内の絶縁膜３のディッシングを抑制することができる。
【００３１】
なお、第１および第２実施例では開口部内を埋設するように絶縁膜３（第１の膜）を形成し、絶縁膜３内に不純物を注入することにより、イオン注入層７を形成した。しかし、本発明では、開口部を埋設するのに形成する第１の膜は絶縁膜に限定されず、他の成膜工程と同時に成膜できる材料を使用することができ、絶縁膜であっても導電体膜であっても良い。また、イオンの注入によりイオンを注入される膜の基本的な性質を変化させない限り、イオンの種類は特に限定されず、従来の半導体装置の製造工程で使用するイオンなどを使用することができる。
【００３２】
イオン注入の条件は、（１）半導体基板１の主面１ａとイオン注入層７ａが接するか、主面１ａよりも上方にイオン注入層７ａが位置し、かつ（２）イオン注入層７の幅方向の中央部の下面７ｄが、主面１ａよりも下方に位置するような条件であれば特に限定されない。上記（１）および（２）の条件を満たす限り、イオン注入により形成するイオン注入層の位置および厚み、イオン注入ドーズ量、およびイオンの種類などの条件は、開口部を埋設する膜の種類や厚さなどの諸条件に応じて適宜、設定することができる。例えば、イオン注入ドーズ量は、注入するイオンの種類や、注入対象となる絶縁膜の種類によって異なるが、その範囲は１×１０10〜１×１０13ａｔｏｍｓ／ｃｍ2が望ましい。また、イオン注入時のイオン加速エネルギーは１０〜５００ＫｅＶが望ましい。
【００３３】
例えば、開口部を絶縁膜で埋設する場合、酸化シリコン膜や酸窒化シリコン膜などを使用することができる。この場合、イオンとしては、酸素イオン（Ｏ+）やシリコンイオン（Ｓｉ+）を使用することができる。例えば、酸化シリコン膜や酸窒化シリコン膜中に酸素イオンを注入してイオン注入層を形成すると、イオン注入層中の酸素含量が、酸化シリコンや酸窒化シリコン中の酸素の化学量論比よりも増加する。ここで、ＣＭＰ処理時には、ＣＭＰスラリーに含まれる酸化剤によって、酸化シリコン膜や酸窒化シリコン膜の表面を酸化し、酸化した層をスラリー中の砥粒によって除去することで研磨を行う。この際、イオン注入層中の酸素濃度が大きいほど、ＣＭＰ処理時の酸化が促進され、その研磨速度が大きくなる。図１０は、酸化シリコン膜の研磨速度に対するイオン注入の有無の影響を表すグラフである。図１０に示すとおり、イオン注入が有りと無しの両方の場合において、ＣＭＰ処理の研磨時間に比例してＣＭＰ研磨量が増加していることが分かる。図１０のグラフの傾き（ＣＭＰ研磨量／ＣＭＰ処理の研磨時間）が研磨速度に相当する。また、図１０より、イオン注入をした方が、イオン注入をしなかった場合と比べて、研磨速度が大きくなっていることが分かる。
【００３４】
また、開口部を金属膜で埋設することもできる。金属膜の材料としては特に限定されないが例えば、タングステンを使用することができる。この場合、イオンとしては特に限定されないが、酸素イオン（Ｏ+）を使用することができる。金属膜中に酸素イオンをイオン注入した場合に、イオン注入しなかった場合と比べて、ＣＭＰ処理時の研磨速度が大きくなる理由は、上記の酸化シリコン膜や酸窒化シリコン膜中に酸素をイオン注入した場合と同様の理由と考えられる。
【００３５】
第１および第２実施例においては、ＣＭＰ処理時の研磨される膜（絶縁膜３）を構成する材料の組成比を変化させることにより、その研磨速度を大きくするため、ＣＭＰ処理の条件は特に限定されず、従来から使用されている公知の条件に設定することができる。
【符号の説明】
【００３６】
１  半導体基板
１ａ  主面
２  ダミーパターン
３  絶縁膜
３ａ、３ｂ、３ｃ  上面
５  フォトレジスト膜
５ａ  フォトレジストパターン
７、７ａ、７ｂ、７ｃ  イオン注入層
７ｂ１、７ｂ２  イオン注入層の両端部
７ｂ３  イオン注入層の中央部
７ｄ  イオン注入層の下面
８、８ａ、８ｂ  開口部
１０  半導体装置
１１  メモリセル領域
１２  周辺回路領域
Ｄ  ディッシング量
Ｈ  半導体基板の主面とイオン注入層の下面の高さの差
Ｔ1、Ｔ2  イオン注入層の厚さ
Ｗ  開口部の幅
Ｗ1  第１の幅
Ｗ2  第２の幅
【図１】
2014093478.tif 000003
【図２】
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【図４】
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【図５】
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【図６】
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【図３】
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【図７】
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【図８】
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【図９】
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【図１０】
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