(57)【要約】【課題】クロック分配系が安定してクロックを供給するように働くクロックスキュー補正回路を提供する。【解決手段】クロックスキュー補正回路１０は、基準クロック信号を入力とし、基準クロック信号の遅延を調整して各クロック分配系へ出力する遅延部１１と、異なるクロック分配系から出力される異なるクロック信号の位相差を検出して位相差信号を出力する位相差検出部１２と、位相差信号を入力とし、位相差信号に応じて遅延部１１が基準クロック信号を調整する遅延量を設定する制御部１３と、位相差信号を入力とし、位相差信号に基づいて制御部１３の動作状態を調整する発振検出部１４と、を備える。【選択図】図１
2014170291.tif 000002
【特許請求の範囲】
【請求項１】
異なるクロック分配系間のクロックスキューを補正するクロックスキュー補正回路であって、
基準クロック信号を入力とし、前記基準クロック信号の遅延を調整して各クロック分配系へ出力する遅延手段と、
前記異なるクロック分配系から出力される異なるクロック信号の位相差を検出して位相差信号を出力する位相差検出手段と、
前記位相差信号を入力とし、前記位相差信号に応じて、前記遅延手段が前記基準クロック信号を調整する遅延量を設定する制御手段と、
前記位相差信号を入力とし、前記位相差信号に基づいて前記制御手段の動作状態を調整する動作切り替え信号を前記制御手段へ出力する発振検出手段と、を備えるクロックスキュー補正回路。
【請求項２】
位相差検出手段は、
前記異なるクロック信号のうちの一方のクロック信号を遅延させ、他方のクロック信号によってサンプリングする第１のフリップフロップと、
前記他方のクロック信号を遅延させ、前記一方のクロック信号によってサンプリングする第２のフリップフロップと、
前記一方のクロック信号を遅延させる第１の遅延調整回路と、
前記他方のクロック信号と遅延させる第２の遅延調整回路と、を含み、
前記第１及び第２の遅延調整回路は、前記位相差信号に応じて、外部から遅延量を変更可能に構成されていることを特徴とする請求項１記載のクロックスキュー補正回路。
【請求項３】
前記制御手段は、前記発振検出手段から前記動作切り替え信号を受けると、前記基準クロック信号を調整する遅延量を設定する制御信号を出力する動作周波数を切り替えるとともに、前記第１及び第２の遅延調整回路の遅延量を変更するように働くことを特徴とする請求項２記載のクロックスキュー補正回路。
【請求項４】
前記制御手段は、前記位相差信号が遅れ進みを繰り返す場合には、前記第１及び第２の遅延調整回路の遅延量を大きくすることを特徴とする請求項３記載のクロックスキュー補正回路。
【請求項５】
前記発振検出手段は、前記位相差信号に応じて、前記第１及び第２の遅延調整回路の遅延量を変更するように働くことを特徴とする請求項４記載のクロックスキュー補正回路。
【請求項６】
前記発振検出手段は、前記位相差信号が遅れ進みを繰り返す場合には、前記第１及び第２の遅延調整回路の遅延量を大きくすることを特徴とする請求項５記載のクロックスキュー補正回路。
【請求項７】
前記異なるクロック分配系から出力される異なるクロック信号が安定状態である場合には、前記制御手段を動作させるように働き、前記異なるクロック分配系から出力される異なるクロック信号のすくなくとも一方が安定状態に至ってない場合には、前記制御手段の動作を停止させるように働くロック判定手段をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載のクロックスキュー補正回路。
【請求項８】
前記ロック判定手段は、前記各クロック分配系が有するＰＬＬ回路から安定状態であることを示すロック信号を受け付け、前記異なるクロック分配系のすべてからロック信号を受けるまで、前記制御手段の動作を停止させ、前記異なるクロック分配系のすべてからロック信号を受けると前記制御手段を動作させる請求項７記載のクロックスキュー補正回路。
【請求項９】
異なるクロック分配系間のクロックスキューを補正するクロックスキュー補正回路の補正方法であって、
前記クロックスキュー補正回路は、
基準クロック信号を入力とし、遅延回路を用いて前記基準クロック信号の遅延を調整して各クロック分配系へ出力し、
前記異なるクロック分配系から出力される異なるクロック信号の位相差を検出して位相差信号を生成し、
前記位相差信号に応じて前記基準クロック信号を調整する遅延量を設定し、
前記設定した遅延量を前記遅延回路へ設定する制御信号を出力するときに、前記位相差信号に基づいて、前記制御信号を出力する動作周波数を調整するクロックスキュー補正回路の補正方法。
【請求項１０】
クロック信号を異なる系に分配する異なるクロック分配系と、
基準クロック信号を入力とし、前記基準クロック信号の遅延を調整して各クロック分配系へ出力する遅延手段と、
前記異なるクロック分配系から出力される異なるクロック信号の位相差を検出して位相差信号を出力する位相差検出手段と、
前記位相差信号を入力とし、前記位相差信号に応じて前記遅延手段が前記基準クロック信号を調整する遅延量を設定する制御手段と、
前記位相差信号を入力とし、前記位相差信号に基づいて前記制御手段の動作状態を調整する発振検出手段と、を備えるクロック分配装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なるクロック分配系間のクロックスキューを補正するクロックスキュー補正回路に関する。
【背景技術】
【０００２】
論理回路では、クロックを用いて同期動作を行うことが多い。クロックは論理回路内に広く分配されるので、分配されたクロック間に、クロックの位相差、いわゆる「クロックスキュー」が生じる。クロックを用いた同期回路では、クロックスキューは極力小さいことが望ましい。そして、クロックが高速になるほど、クロックスキューが論理回路の動作に与える影響は大きいため、クロックスキューを低減させる必要がある。
ここで、回路の物理的な規模が大きくなるほど、クロックスキューが大きくなるという問題がある。例えば、半導体集積回路では、チップサイズが大きくなると、クロックの供給源からクロックの供給先までのクロック分配配線において、最も長い配線長と最も短い配線長との差が大きくなる。そのため、クロック供給源からクロックの供給先までの伝達遅延時間のばらつきが大きくなり、クロックスキューが大きくなる。
【０００３】
一方、高速なクロックを用いる回路では、低速なクロックを高速なクロックに逓倍するためにＰＬＬ（Phase Locked Loop）回路を用いることがある。ＰＬＬ回路は、低速なクロックを入力信号とし、逓倍された高速なクロックを出力する。ＰＬＬ回路から出力された高速なクロックは、クロック分配回路により論理回路の各所に分配され、分配系の末端からＰＬＬ回路にクロックを帰還させる。ＰＬＬ回路では、入力である低速なクロックの位相と帰還クロックの位相が合うように、出力である高速クロックの周波数と位相を調整する。
【０００４】
複数のＰＬＬ回路を用いて、複数のクロック分配系を構成する場合において、異なるクロック間でデータの同期転送を行うことがある。この時、各ＰＬＬ回路へ低速クロックを分配するが、各ＰＬＬ回路の入力点での位相が等しくなるように、分配回路を構成する。ＰＬＬ回路ではこの低速クロックを基準クロックとし、分配系末端からフィードバックさせた帰還クロックを基準クロックの位相と合わせるように、出力の高速クロックを制御する。この構成により、異なるクロック間の位相が合うので、同期転送が可能となる。
【０００５】
特許文献１に記載されているクロック分配方式では、分配系末端に配置した位相差検出部の出力信号を、クロック出力回路であるＰＬＬ回路の帰還クロック上の遅延回路に入力し、ＰＬＬ回路の出力クロックを補正する。これにより、異なるクロック間のクロックスキューを低減している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２２４７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示されたクロックスキューを低減する技術では、分配系末端の位相差検出部からのフィードバックをＰＬＬ回路のループ内に帰還させている。このため、二重のループ構成になってしまい、クロック分配系として不安定な動作が生じてしまう可能性がある。
本発明は、このような事情に鑑みてなされたものであり、クロック分配系が安定して動作するように働く、クロックスキューを補正する技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るクロックスキュー補正回路の一態様は、異なるクロック分配系間のクロックスキューを補正するクロックスキュー補正回路であって、遅延部、位相差検出部、制御部、及び発振検出部を備える。遅延部は、基準クロック信号を入力とし、前記基準クロック信号の遅延を調整して各クロック分配系へ出力する。位相差検出部は、前記異なるクロック分配系から出力される異なるクロック信号の位相差を検出して位相差信号を出力する。制御部は、前記位相差信号を入力とし、前記位相差信号に応じて、前記遅延部が前記基準クロック信号を調整する遅延量を設定する。発振検出部は、前記位相差信号を入力とし、前記位相差信号に基づいて前記制御部の動作状態を調整する動作切り替え信号を前記制御部へ出力する。
【０００９】
また、本発明に係るクロックスキュー補正回路の補正方法は、クロック分配系間のクロックスキューを補正する方法であり、クロックスキュー補正回路は、次の工程を実施する。基準クロック信号を入力とし、遅延回路を用いて前記基準クロック信号の遅延を調整して各クロック分配系へ出力する工程。前記異なるクロック分配系から出力される異なるクロック信号の位相差を検出して位相差信号を生成する工程。前記位相差信号に応じて前記基準クロック信号を調整する遅延量を設定する工程。前記設定した遅延量を前記遅延回路へ設定する制御信号を出力するときに、前記位相差信号に基づいて、前記制御信号を出力する動作周波数を調整する工程。
【００１０】
さらに、本発明にかかるクロック分配装置は、異なる分配系にクロック信号を分配する異なるクロック分配系と、上述したクロックスキュー補正回路とを備える。
【発明の効果】
【００１１】
本発明によれば、クロック分配系が安定して動作するように働くクロックスキュー補正回路及びその方法を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】一実施形態のクロックスキュー補正回路の構成例を示すブロック図である。
【図２】第１の実施形態のクロックスキュー補正回路を含むクロック分配系の構成を示すブロック図である。
【図３】第１の実施形態の位相差検出回路の構成例を示すブロック図である
【図４】第２の実施形態の位相差検出回路の構成例を示すブロック図である。
【図５】第３の実施形態のクロックスキュー補正回路を含むクロック分配系の構成例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００１４】
図１は、一実施形態のクロックスキュー補正回路１０の構成例を示すブロック図である。クロックスキュー補正回路１０は、遅延部１１、位相差検出部１２、制御部１３、及び発振検出部１４を備える。クロックスキュー補正回路１０は、異なるクロック分配系との間で信号を送受信する。そのため、図１では、異なるクロック分配系２０を示す、以降の説明では、異なるクロック分配系２０が、第１の分配系と第２の分配系とを含む場合を用いて説明する。
遅延部１１は、基準クロック信号を入力とし、基準クロック信号の遅延を調整して各クロック分配系（第１及び第２のクロック分配系）へ出力する。
位相差検出部１２は、異なるクロック分配系２０から出力される異なるクロック信号の位相差を検出して位相差信号を出力する。
制御部１３は、位相差信号を入力とし、位相差信号に応じて、遅延部１１へ通知する遅延量を決定し、制御信号を遅延部１１へ出力する。制御信号は、遅延量を示す信号であり、遅延部１１が基準クロック信号の遅延を調整する遅延量を通知する信号である。
発振検出部１４は、位相差信号を入力とし、位相差信号に基づいて制御部１３の動作状態を調整する。具体的には、発振検出部１４は、位相差検出部１２からの位相差信号が進み遅れを繰り返す場合には、制御部１３が制御信号を出力するときに用いるクロックの動作周波数を切替える。
【００１５】
一実施形態のクロックスキュー補正回路１０では、発振検出部１４によって、制御部１３の動作周波数を切り替えることにより、異なるクロック分配系２０が有するＰＬＬ回路の帰還定数と、基準クロック信号を遅延部１１に帰還するときの帰還定数とを異なる値に設定する。これにより、クロック分配系の末端からＰＬＬ回路へ出力されるクロック信号と、制御部１３から遅延部１１へ出力される制御信号とは、異なる動作周波数でフィードバックされるループを形成することが可能になる。その結果、異なるクロック分配系２０が安定して動作することを可能にする。
【００１６】
以上説明したように、一実施形態のクロックスキュー補正回路は、少なくとも二つのクロック分配系を有する半導体集積回路に配置され、次の機能を実現することを特徴とする。
・異なるクロック分配系間のクロックスキューに対し、異なるクロック分配系間の位相差を検出し、位相差信号を出力する（位相差検出部１２）。
・各クロック分配系の基準クロック信号の遅延を遅延回路によって調整する（遅延部１１）。
・位相差信号を入力として、遅延回路の遅延値を設定する（制御部１３）。
・位相差信号を入力として、クロック分配系全体の不安定動作を検出し、制御回路の動作（動作周波数）を設定する（発振検出部１４）。
以下、具体的な構成例を用いて各実施形態を説明する。
【００１７】
第１の実施形態．
＊  第１の実施形態の構成
本発明の第１の実施形態の構成について、図面を用いて詳細に説明する。図２は、本実施形態のクロックスキュー補正回路を含むクロック分配系の構成（クロック分配装置１００）の一例を示すブロック図である。本実施形態のクロック分配系（クロック分配回路）の基本構成として、第１のＰＬＬ回路（第１のＰＬＬ）１０５、第１のクロック分配回路１０７、第２のＰＬＬ回路（第２のＰＬＬ）１０６、及び第２のクロック分配回路１０８を備える。また、クロックスキュー補正回路として、位相差検出回路１１０、制御回路１２０、発振検出回路１３０、第１の遅延回路１０３、及び第２の遅延回路１０４を備える。
【００１８】
第１の遅延回路１０３は、基準クロック（以降、ＲＥＦ０と記す）を入力とし、ＲＥＦ０に対して位相を遅らせて、第１のＰＬＬ回路１０５の入力となるクロック（以降、ＲＥＦ１と記す）を出力する。
第１のＰＬＬ回路１０５は、ＲＥＦ１と第１のクロック分配回路１０７の末端のクロックの１本（以降、ＣＬＫ１Ｆと記す）とを入力とし、第１の出力クロック（以降、ＣＬＫ１と記す）を出力する。
第１のクロック分配回路１０７は、ＣＬＫ１を入力とし、ＣＬＫ１を複数回分岐させて、ＣＬＫ１に同期して動作する多数の回路へ、等遅延（スキューが小さい状態）で分配する。
これらの分配系末端のクロックの内、ＣＬＫ１Ｆを第１のＰＬＬ回路１０５にフィードバックすることで、第１のＰＬＬ回路１０５は、ＲＥＦ１の位相とＣＬＫ１Ｆの位相が合うようにＣＬＫ１の位相を調整する。この機能により、ＲＥＦ１と第１のクロック分配回路１０７の末端のクロックは位相が合う。
【００１９】
第２の遅延回路１０４は、基準クロックＲＥＦ０を入力とし、ＲＥＦ０に対して位相を遅らせて、第２のＰＬＬ回路１０６の入力となるクロック（以降、ＲＥＦ２と記す）を出力する。
第２のＰＬＬ回路１０６は、ＲＥＦ２と第２のクロック分配回路１０８の末端のクロックの１本（以降、ＣＬＫ２Ｆと記す）とを入力とし、第２の出力クロック（以降、ＣＬＫ２と記す）を出力する。
第２のクロック分配回路１０８は、ＣＬＫ２を入力とし、ＣＬＫ２を複数回分岐させて、ＣＬＫ２に同期して動作する多数の回路へ、等遅延（スキューが小さい状態）で分配する。
これらの分配系末端のクロックの内、ＣＬＫ２Ｆを第２のＰＬＬ回路１０６にフィードバックすることで、第２のＰＬＬ回路１０６は、ＲＥＦ２の位相とＣＬＫ２Ｆの位相が合うようにＣＬＫ２の位相を調整する。この機能により、ＲＥＦ２と第２のクロック分配回路１０８の末端のクロックは位相が合う。
【００２０】
位相差検出回路１１０は、第１のクロック分配回路１０７により分配されたクロックＣＬＫ１Ｐと、第２のクロック分配回路１０８により分配されたクロックＣＬＫ２Ｐを入力とし、この両クロックの位相差を検出して、位相差信号ＳＫＷＡ、ＳＫＷＢを出力する。
制御回路１２０は、位相差信号ＳＫＷＡ、ＳＫＷＢを入力とし、それらの値に応じて第１の遅延回路１０３および第２の遅延回路１０４の遅延量を設定する制御信号（以降適宜、ＣＮＴＤＬＹと記す）を出力する。
発振検出回路１３０は、位相差信号ＳＫＷＡ、ＳＫＷＢを入力とし、位相差信号ＳＫＷＡ、ＳＫＷＢが位相の早い状態と遅い状態を繰り返す場合に、制御回路１２０の動作周波数を切替える動作切り替え信号（以降適宜、ＯＳＣと記す）を出力する。
【００２１】
図２において、クロック分配系の基本構成、具体的には、第１のＰＬＬ回路１０５、第１のクロック分配回路１０７、第２のＰＬＬ回路１０６、及び第２のクロック分配回路１０８は、図１の異なるクロック分配系２０の一例を示したものである。また、図２の位相差検出回路１１０、制御回路１２０、発振検出回路１３０、第１の遅延回路１０３、及び第２の遅延回路１０４は、図１のクロックスキュー補正回路１０の一例を示したものであり、第1及び第２の遅延回路１０３、１０４が図１の遅延部１１に相当する。
【００２２】
図３は、本実施形態の位相差検出回路１１０の構成例を示すブロック図である。本実施形態の位相差検出回路１１０は、入力クロックＣＬＫ１Ｐの位相を変える遅延回路１１１（第１の遅延調整回路）、入力クロックＣＬＫ２Ｐの位相を変える遅延回路１１２（第２の遅延調整回路）、２つのフリップフロップ（ＦＦ）１１３、１１４を備える。
遅延回路１１１は、ＣＬＫ１Ｐを入力とし、ＣＬＫ１Ｐをある時間遅延させたクロック（以降、ＣＬＫ１Ｄと記す）を出力する。遅延回路１１２は、ＣＬＫ２Ｐを入力とし、ＣＬＫ２Ｐをある時間遅延させたクロック（以降、ＣＬＫ２Ｄと記す）を出力する。フリップフロップ１１３（第１のフリップフロップ）は、ＣＬＫ１Ｄをデータ入力とし、ＣＬＫ２Ｐをクロック入力とし、位相差信号ＳＫＷＡを出力する。フリップフロップ１１４（第２のフリップフロップ）は、ＣＬＫ２Ｄをデータ入力とし、ＣＬＫ１Ｐをクロック入力とし、位相差信号ＳＫＷＢを出力する。
【００２３】
＊  第１の実施形態の動作の説明
本発明の第１の実施形態の動作について説明する。異なるクロック分配系間でデータの同期転送を行う場合、各ＰＬＬ回路に対して基準クロックを同位相で分配する必要がある。すなわち、ＲＥＦ１とＲＥＦ２は位相が合っている。さらに、第１のクロック分配回路１０７の末端クロックは、ＣＬＫ１Ｆを第１のＰＬＬ回路１０５にフィードバックさせることにより、ＲＥＦ１と位相が合っている。そして、第２のクロック分配回路１０８の末端クロックは、ＣＬＫ２Ｆを第２のＰＬＬ回路１０６にフィードバックさせることにより、ＲＥＦ２と位相が合っている。つまり、第１のクロック分配回路１０７の末端クロックと、第２のクロック分配回路１０８の末端クロックは位相が合っていることになる。
しかし、設計上の遅延誤差や、製造ばらつきによる遅延差、そしてシステム動作時に温度変化により生じる遅延差等の積み重ねで、異なるクロック同士のクロックスキューが増加してしまう。
【００２４】
本実施形態の位相差検出回路１１０は、ＣＬＫ１ＰとＣＬＫ２Ｐを入力として位相差信号ＳＫＷＡ、ＳＫＷＢを出力する。ＣＬＫ１Ｐの位相に対してＣＬＫ２Ｐの位相が遅い場合、位相差信号（ＳＫＷＡ、ＳＫＷＢ）＝（１、０）を出力する。反対に、ＣＬＫ１Ｐの位相に対してＣＬＫ２Ｐの位相が早い場合、位相差信号（ＳＫＷＡ、ＳＫＷＢ）＝（０、１）を出力する。そして、ＣＬＫ１Ｐの位相とＣＬＫ２Ｐの位相との差が、ある遅延範囲内に収まっている場合、位相差信号（ＳＫＷＡ、ＳＫＷＢ）＝（０、０）を出力する。このときの遅延範囲とは、遅延回路１１１の遅延量と遅延回路１１２の遅延量の合計であり、この遅延範囲を位相差検出回路１１０の不感帯（デッドゾーン）と呼ぶ。
クロックには、動的に位相が変動するジッタが存在する。このため、位相差検出回路１１０の不感帯の幅を０にしてしまうと、ジッタの影響を受けて位相差信号が安定しなくなる可能性がある。そこで、遅延回路を用いて不感帯を設定している。
【００２５】
次に、制御回路１２０は、位相差信号ＳＫＷＡ、ＳＫＷＢを入力とし、位相差信号ＳＫＷＡが'１'（ＳＫＷＡ＝１）の場合に第１の遅延回路１０３の遅延量を大きくし、位相差信号ＳＫＷＢが'１'（ＳＫＷＢ＝１）の場合に第２の遅延回路１０４の遅延量を大きくするように、ＣＮＴＤＬＹを出力する。位相差信号ＳＫＷＡおよび位相差信号ＳＫＷＢが共に'０'の場合は、第１の遅延回路１０３および第２の遅延回路１０４の遅延量は変えない。
ここで、基準クロックへのフィードバックのループと、ＰＬＬ回路のフィードバックのループが二重ループ構造になっているため、クロック分配系として不安定動作を起こす可能性がある。その不安定動作を抑制するには、基準クロックへのフィードバックのループ定数を、ＰＬＬ回路のループ定数よりも十分に大きくする必要がある。そのため、制御回路１２０内に周波数切替回路を設け、その周波数切替回路は、制御信号を出力するクロック信号の動作周波数を切り替えるモードを保持する。動作が不安定な場合には、この周波数切替回路のモードを切り替えて、制御信号（ＣＮＴＤＬＹ）の動作周波数を下げていく。
基準クロックへのフィードバックとは、制御回路１２０から第１の遅延回路１０３及び第２の遅延回路１０４へのフィードバックである。ＰＬＬ回路のフィードバックとは、分配回路の末端からＰＬＬ回路へのフィードバックであり、具体的には、第１のクロック分配回路１０７から第１のＰＬＬ回路１０５へのフィードバックと、第２のクロック分配回路１０８から第２のＰＬＬ回路１０６へのフィードバックとが含まれる。
【００２６】
発振検出回路１３０は、位相差信号ＳＫＷＡ、ＳＫＷＢの変化の仕方を監視しており、位相差信号（ＳＫＷＡ、ＳＫＷＢ）が（１、０）と（０、１）の状態を繰り返している場合、言い換えると進みと遅れとを繰り返している場合に動作が安定していないとみなす。そして、発振検出回路１３０は、動作切り替え信号（ＯＳＣ）により、制御回路１２０内の周波数切替回路のモードを切り替えて、動作周波数を下げていく。
【００２７】
＊  効果の説明
複数のクロック分配系間のクロックスキューに関して、設計遅延差に起因するものだけでなく、製造ばらつきや動作時の温度変化等により生じたクロックスキューを、基準クロックの位相を調整することで低減可能となる。
本実施形態では、二重のループ構成になっていることにより不安定動作が生じる可能性に関して、発振検出回路が不安定動作を検出し、基準クロックへのフィードバックのループの位相調整周波数を変える。これにより、基準クロックへのフィードバックのループとＰＬＬ回路へのフィードバックのループとの帰還定数差を大きくし、動作を安定化させることが可能となる。
【００２８】
以上説明した通り、本発明の第１の実施形態ではクロック分配装置１００が実現するクロック分配方式は、図１のクロックスキュー補正回路１０を具体化した図２に示す次の構成要素を備える。
・異なるクロック分配系における異なるクロック間の位相差を検出する位相差検出回路１１０。
・クロック出力回路である第１のＰＬＬ回路１０５の入力となるクロックＲＥＦ１の位相を可変にする第１の遅延回路１０３。
・クロック出力回路である第２のＰＬＬ回路１０６の入力となるクロックＲＥＦ２の位相を可変にする第２の遅延回路１０４。
・位相差検出回路１１０の出力信号を入力とし、第１の遅延回路１０３および第２の遅延回路１０４の遅延量を設定する制御回路１２０。
・同じく位相差検出回路１１０の出力信号を入力とし、制御回路１２０の動作周波数を調整する発振検出回路１３０。
【００２９】
クロック分配系末端の位相差検出回路１１０では、異なるクロック分配系により分配されたＣＬＫ１ＰとＣＬＫ２Ｐとの間の位相差を検出し、位相差信号を出力する。この位相差信号に応じて、制御回路１２０において、第１の遅延回路１０３および第２の遅延回路１０４の遅延量を、異なるクロック間のクロックスキューが小さくなるように設定する。
ここで、分配系末端の位相差検出回路１１０から基準クロックまでのフィードバックにより形成されるループと、ＰＬＬ回路のループとが二重ループ構造になるが、発振検出回路１３０によって、位相差検出回路１１０の出力信号が位相が早い状態と位相が遅い状態を繰り返すことを検出した場合に、第１の遅延回路１０３および第２の遅延回路１０４の設定を行なう制御回路１２０の動作周波数を下げて、クロック分配系の不安定動作が生じないようにすることを特徴とする。
【００３０】
第２の実施形態．
＊  第２の実施形態の構成
本発明の第２の実施形態の構成について説明する。図４は、本実施形態の位相差検出回路２１０の構成例を示すブロック図である。本実施形態の位相差検出回路２１０は、入力クロックＣＬＫ１Ｐの位相を切替可能な遅延調整回路２１１（第１の遅延調整回路）、入力クロックＣＬＫ２Ｐの位相を切替可能な遅延調整回路２１２（第２の遅延調整回路）、２つのフリップフロップ（ＦＦ）１１３、１１４を備える。
【００３１】
遅延調整回路２１１は、ＣＬＫ１Ｐを入力とし、ＣＬＫ１Ｐを遅延切替信号（以降、ＣＮＴＤＺと記す）によって設定された値だけ遅延させたクロックＣＬＫ１Ｄを出力する。遅延調整回路２１２は、ＣＬＫ２Ｐを入力とし、ＣＬＫ２Ｐを遅延切替信号ＣＮＴＤＺによって設定された値だけ遅延させたクロックＣＬＫ２Ｄを出力する。フリップフロップ１１３は、ＣＬＫ１Ｄをデータ入力とし、ＣＬＫ２Ｐをクロック入力とし、位相差信号ＳＫＷＡを出力する。フリップフロップ１１４は、ＣＬＫ２Ｄをデータ入力とし、ＣＬＫ１Ｐをクロック入力とし、位相差信号ＳＫＷＢを出力する。
【００３２】
＊  第２の実施形態の動作の説明
本発明の第２の実施形態の動作について説明する。クロック分配系としての基本動作である、異なるクロック分配系同士の位相合わせの動作については、第１の実施形態と同じであり、説明を省略する。
本実施形態の位相差検出回路２１０では、ＣＬＫ１ＰとＣＬＫ２Ｐを入力として位相差信号ＳＫＷＡ、ＳＫＷＢを出力する。ＣＬＫ１Ｐの位相に対してＣＬＫ２Ｐの位相が遅い場合、位相差信号（ＳＫＷＡ、ＳＫＷＢ）＝（１、０）を出力する。反対に、ＣＬＫ１Ｐの位相に対してＣＬＫ２Ｐの位相が早い場合、位相差信号（ＳＫＷＡ、ＳＫＷＢ）＝（０、１）を出力する。そして、ＣＬＫ１Ｐの位相とＣＬＫ２Ｐとの位相が、任意の遅延範囲内に収まっている場合、位相差信号（ＳＫＷＡ、ＳＫＷＢ）＝（０、０）を出力する。このときの任意の遅延範囲とは位相差検出回路２１０の不感帯幅であり、遅延調整回路２１１の遅延量と遅延調整回路２１２の遅延量の合計で決まる。本実施形態では、位相差検出回路２１０の不感帯幅を遅延切替信号ＣＮＴＤＺによって調整可能であることを特徴とする。
【００３３】
次に、制御回路１２０では、位相差信号ＳＫＷＡ、ＳＫＷＢを入力とし、位相差信号ＳＫＷＡが'１'（ＳＫＷＡ＝１）の場合に第１の遅延回路１０３の遅延量を大きくし、位相差信号ＳＫＷＢが'１'（ＳＫＷＢ＝１）の場合に第２の遅延回路１０４の遅延量を大きくする。
ここで、基準クロックへのフィードバックのループと、ＰＬＬ回路のフィードバックのループが二重ループ構造になっているため、クロック分配系として不安定動作を起こす可能性がある。そのため、発振検出回路１３０は、位相差信号ＳＫＷＡ、ＳＫＷＢの変化の仕方を監視し、位相差信号（ＳＫＷＡ、ＳＫＷＢ）が（１、０）と（０、１）の状態を繰り返している場合に動作が安定していないとみなす。発振検出回路１３０は、制御回路１２０へ動作切り替え信号ＯＳＣを出力する。制御回路１２０は、動作切り替え信号ＯＳＣを受け取ると、動作周波数を切り替えることに加え、不感帯幅切替信号ＣＮＴＤＺを出力して、位相差検出回路２１０の不感帯幅を広げていく。不感帯幅を広げることで、位相差信号（ＳＫＷＡ、ＳＫＷＢ）＝（０、０）となる事象確率が上がり、遅延値切替動作が減少するため、動作の安定化に繋がる。
【００３４】
なお、上述の動作説明では、制御回路１２０が不感帯幅切替信号ＣＮＴＤＺを出力する場合を説明したが、これに限られるわけではない。例えば、発振検出回路１３０が、制御回路１２０へ動作切り替え信号ＯＳＣを出力することに加え、不感帯幅切替信号ＣＮＴＤＺを出力するように構成してもよい。言い換えると、位相差検出回路２１０から出力される位相差信号（ＳＫＷＡ、ＳＫＷＢ）に基づいて、クロック分配系が不安定動作を起こす可能性があるか否かを判定し、判定結果に応じて不感帯幅切替信号ＣＮＴＤＺを出力するように構成されればよい。
【００３５】
＊  効果の説明
複数のクロック分配系間のクロックスキューに関して、設計遅延差に起因するものだけでなく、製造ばらつきや動作時の温度変化等により生じたクロックスキューを、基準クロックの位相を調整することで低減可能となる。
本実施形態では、二重のループ構成になっていることにより不安定動作が生じる可能性に関して、発振検出回路で不安定動作を検出し、位相差検出回路の不感帯幅を広げる。これにより、動作を安定化させることが可能となる。
【００３６】
第３の実施形態．
＊  第３の実施形態の構成
本発明の第３の実施形態の構成について説明する。図５は、本実施形態のクロックスキュー補正回路を含むクロック分配系の構成（クロック分配装置３００）の一例を示すブロック図である。本実施形態のクロック分配系の基本構成として、第１のＰＬＬ回路３０５、第１のクロック分配回路１０７、第２のＰＬＬ回路３０６、第２のクロック分配回路１０８を備え、クロックスキュー補正回路として、位相差検出回路１１０、制御回路３２０、発振検出回路１３０、第１の遅延回路１０３、第２の遅延回路１０４、ロック判定回路３０１を備える。
本実施形態の構成は、第１の実施形態または第２の実施形態の構成に対して、ロック判定回路３０１を具備したことを特徴とする。図５では、第１の実施形態の構成にロック判定回路３０１を具備した構成例を示しているが、第２の実施形態の構成であっても同様に具備することができる。
【００３７】
第１のＰＬＬ回路３０５は、第１の実施形態の第１のＰＬＬ回路１０５が実現する機能に加え、ロック信号ＬＣＫ１を出力する。
第２のＰＬＬ回路３０６は、第１の実施形態の第２のＰＬＬ回路１０６が実現する機能に加え、ロック信号ＬＣＫ２を出力する。
ロック信号ＬＣＫ１、ＬＣＫ２は、第１のＰＬＬ回路３０５または第２のＰＬＬ回路３０６がロック状態、言い換えるとＰＬＬ回路が安定状態であり、入力される二つのクロック信号（ＲＥＦ１とＣＬＫ１Ｆ、または、ＲＥＦ２とＣＬＫ２Ｆ）の位相が一致していることを示す信号である。
ロック判定回路３０１は、第１のＰＬＬ回路１０５から出力されるロック信号ＬＣＫ１と、第２のＰＬＬ回路１０６から出力されるロック信号ＬＣＫ２を入力とし、ＬＣＫ１とＬＣＫ２が共にロック状態であるか否かを判定し、判定結果に基づいて、制御回路１２０を動作させる信号（以降、ＣＮＴＬＣＫと記す）を出力する。
制御回路３２０は、第１の実施形態の制御回路１２０が実現する機能に加え、ロック判定回路３０１からＣＮＴＬＣＫが出力されまでは停止状態を維持し、ＣＮＴＬＣＫが出力されると、動作を開始するように構成される。
【００３８】
＊  第３の実施形態の動作の説明
本発明の第３の実施形態の動作について説明する。クロック分配系としての基本動作である、異なるクロック分配系同士の位相合わせの動作については、第１の実施形態と同じであり、説明を省略する。
本実施形態のロック判定回路３０１は、第１のＰＬＬ回路１０５から出力されるロック信号ＬＣＫ１と、第２のＰＬＬ回路１０６から出力されるロック信号ＬＣＫ２を入力とし、ＬＣＫ１とＬＣＫ２が共にロック状態の場合に、ＣＮＴＬＣＫを出力する。つまり、第１のＰＬＬ回路１０５と第２のＰＬＬ回路１０６のどちらかがロックしていない状態にある場合は、位相差検出の結果に応じた遅延調整を行わない。
これは、システム起動時における各ＰＬＬ回路が初期化中の場合や、システム動作中におけるＰＬＬ回路のロックが外れてしまった場合を表しており、全ＰＬＬ回路が安定状態（ロック状態）になるまでスキュー補正機能を停止させておくことを意味する。
【００３９】
＊  効果の説明
複数のクロック分配系間のクロックスキューに関して、設計遅延差に起因するものだけでなく、製造ばらつきや動作時の温度変化等により生じたクロックスキューを、基準クロックの位相を調整することで低減可能となる。
【００４０】
上述した一実施形態のクロックスキュー補正回路は、複数系統のクロック分配系を有するシステムに適用することができ、特に、異なるクロック分配系のクロック間でデータの同期転送が行われるシステムに適用することができる。
【００４１】
なお、本発明は上記に示す実施形態に限定されるものではない。本発明の範囲において、上記実施形態の各要素を、当業者であれば容易に考えうる内容に変更、追加、変換することが可能である。例えば、本発明は、以下の形態をとることが可能である。
（付記１）
異なるクロック分配系間のクロックスキューを補正するクロックスキュー補正回路であって、
基準クロック信号を入力とし、前記基準クロック信号の遅延を調整して各クロック分配系へ出力する遅延部と、
前記異なるクロック分配系から出力される異なるクロック信号の位相差を検出して位相差信号を出力する位相差検出部と、
前記位相差信号を入力とし、前記位相差信号に応じて前記遅延部が前記基準クロック信号を調整する遅延量を設定する制御部と、
前記位相差信号を入力とし、前記位相差信号に基づいて前記制御部の動作状態を調整する動作切り替え信号を前記制御部へ出力する発振検出部と、を備えるクロックスキュー補正回路。
（付記２）
位相差検出部は、
前記異なるクロック信号のうちの一方のクロック信号を遅延させ、他方のクロック信号によってサンプリングする第１のフリップフロップと、
前記他方のクロック信号を遅延させ、前記一方のクロック信号によってサンプリングする第２のフリップフロップと、
前記一方のクロック信号を遅延させる第１の遅延調整回路と、
前記他方のクロック信号と遅延させる第２の遅延調整回路と、を含み、
前記第１及び第２の遅延調整回路は、前記位相差信号に応じて、外部から遅延量を変更可能に構成されていることを特徴とする付記１記載のクロックスキュー補正回路。
（付記３）
前記制御部は、前記発振検出部から前記動作切り替え信号を受けると、前記基準クロック信号を調整する遅延量を設定する制御信号を出力する動作周波数を切り替えるとともに、前記第１及び第２の遅延調整回路の遅延量を変更するように働くことを特徴とする付記２記載のクロックスキュー補正回路。
（付記４）
前記制御部は、前記位相差信号が遅れ進みを繰り返す場合には、前記第１及び第２の遅延調整回路の遅延量を大きくすることを特徴とする付記３記載のクロックスキュー補正回路。
（付記５）
前記発振検出部は、前記位相差信号に応じて、前記第１及び第２の遅延調整回路の遅延量を変更するように働くことを特徴とする付記４記載のクロックスキュー補正回路。
（付記６）
前記発振検出部は、前記位相差信号が遅れ進みを繰り返す場合には、前記第１及び第２の遅延調整回路の遅延量を大きくすることを特徴とする付記５記載のクロックスキュー補正回路。
（付記７）
前記異なるクロック分配系から出力される異なるクロック信号が安定状態である場合には、前記制御部を動作させるように働き、前記異なるクロック分配系から出力される異なるクロック信号のすくなくとも一方が安定状態に至ってない場合には、前記制御部の動作を停止させるように働くロック判定部をさらに備えることを特徴とする付記１乃至６のいずれか一つに記載のクロックスキュー補正回路。
（付記８）
前記ロック判定部は、前記各クロック分配系が有するＰＬＬ回路から安定状態であることを示すロック信号を受け付け、前記異なるクロック分配系のすべてからロック信号を受けるまで、前記制御部の動作を停止させ、前記異なるクロック分配系のすべてからロック信号を受けると前記制御部を動作させる付記７記載のクロックスキュー補正回路。
（付記９）
異なるクロック分配系間のクロックスキューを補正するクロックスキュー補正回路の補正方法であって、
前記クロックスキュー補正回路は、
基準クロック信号を入力とし、遅延回路を用いて前記基準クロック信号の遅延を調整して各クロック分配系へ出力し、
前記異なるクロック分配系から出力される異なるクロック信号の位相差を検出して位相差信号を生成し、
前記位相差信号に応じて前記基準クロック信号を調整する遅延量を設定し、
前記設定した遅延量を前記遅延回路へ設定する制御信号を出力するときに、前記位相差信号に基づいて、前記制御信号を出力する動作周波数を調整するクロックスキュー補正回路の補正方法。
（付記１０）
前記クロックスキュー補正回路は、位相差検出信号を出力する位相差検出手段を有し、
前記位相差検出手段は、
前記異なるクロック信号のうちの一方のクロック信号を遅延させ、他方のクロック信号によってサンプリングする第１のフリップフロップと、
前記他方のクロック信号を遅延させ、前記一方のクロック信号によってサンプリングする第２のフリップフロップと、
前記一方のクロック信号を遅延させる第１の遅延調整回路と、
前記他方のクロック信号と遅延させる第２の遅延調整回路と、を含み、
前記第１及び第２の遅延調整回路は、前記位相差信号に応じて、外部から遅延量を変更可能に構成され、
前記位相差検出手段は、前回検出された位相差信号に応じて、前記第１及び第２の遅延調整回路に設定される遅延量によって生成される不感帯の幅を変更して前記位相差信号を検出することを特徴とする付記９記載のクロックスキュー補正方法。
（付記１１）
クロック信号を異なる系に分配する異なるクロック分配系と、
基準クロック信号を入力とし、前記基準クロック信号の遅延を調整して各クロック分配系へ出力する遅延部と、
前記異なるクロック分配系から出力される異なるクロック信号の位相差を検出して位相差信号を出力する位相差検出部と、
前記位相差信号を入力とし、前記位相差信号に応じて前記遅延部が前記基準クロック信号を調整する遅延量を設定する制御部と、
前記位相差信号を入力とし、前記位相差信号に基づいて前記制御部の動作状態を調整する発振検出部と、を備えるクロック分配装置。
（付記１２）
前記異なるクロック分配系は、
前記遅延部の出力を一方の入力とする第１のＰＬＬ回路と、
前記第１のＰＬＬの出力を分配し、末端のクロック信号を前記第１のＰＬＬ回路の他方の入力へ出力する第１の分配部と、
前記遅延部の出力を一方の入力とする第２のＰＬＬ回路と、
前記第２のＰＬＬの出力を分配し、末端のクロック信号を前記第２のＰＬＬ回路の他方の入力へ出力する第２の分配部と、を備え、
前記位相差検出部は、前記第１の分配部の出力と前記第２の分配部の出力との位相差を検出して前記位相差信号を生成し、
前記発振検出部は、前記位相差信号が進み遅れを繰り返す場合には、前記制御部が遅延量を設定する制御信号を出力する動作周波数を、前記第１及び第２のＰＬＬ回路の動作周波数より低くすることを特徴とする付記１１記載のクロック分配装置。
（付記１３）
位相差検出部は、
前記異なるクロック信号のうちの一方のクロック信号を遅延させ、他方のクロック信号によってサンプリングする第１のフリップフロップと、
前記他方のクロック信号を遅延させ、前記一方のクロック信号によってサンプリングする第２のフリップフロップと、
前記一方のクロック信号を遅延させる第１の遅延調整回路と、
前記他方のクロック信号と遅延させる第２の遅延調整回路と、を含み、
前記第１及び第２の遅延調整回路は、前記位相差信号に応じて、外部から遅延量を変更可能に構成されていることを特徴とする付記１２記載のクロックスキュー補正回路。
（付記１４）
前記異なるクロック分配系から出力される異なるクロック信号が安定状態である場合には、前記制御部を動作させるように働き、前記異なるクロック分配系から出力される異なるクロック信号のすくなくとも一方が安定状態に至ってない場合には、前記制御部の動作を停止させるように働くロック判定部をさらに備えることを特徴とする付記１１乃至付記１３のいずれか一つに記載のクロックスキュー補正回路。
【符号の説明】
【００４２】
１０  クロックスキュー補正回路
１１  遅延部
１２  位相差検出部
１３  制御部
１４  発振検出部
２０  異なるクロック分配系
１００、３００  クロック分配装置
１０３  第１の遅延回路
１０４  第２の遅延回路
１０５、３０５  第１のＰＬＬ回路
１０６、３０６  第２のＰＬＬ回路
１０７  第１のクロック分配回路
１０８  第２のクロック分配回路
１１０、２１０  位相差検出回路
１１１、１１２  遅延回路
１１３、１１４  フリップフロップ
１２０、３２０  制御回路
１３０  発振検出回路
２１１、２１２  遅延調整回路
３０１  ロック判定回路
【図１】
2014170291.tif 000003
【図２】
2014170291.tif 000004
【図３】
2014170291.tif 000005
【図４】
2014170291.tif 000006
【図５】
2014170291.tif 000007