(57)【要約】【課題】素子領域を狭くしすぎることなく耐圧を向上させることができる炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置１は、炭化珪素基板１０を備えている。炭化珪素基板１０は、半導体素子部７が設けられた素子領域ＩＲと、平面視において素子領域ＩＲを取り囲む終端領域ＯＲとからなる。半導体素子部７は第１導電型のドリフト領域１２を含む。終端領域ＯＲは、素子領域ＩＲと接し、かつ第１導電型とは異なる第２導電型の第１の電界緩和領域２と、平面視において第１の電界緩和領域よりも外側に配置され、第２導電型を有し、かつ第１の電界緩和領域２と離間している第２の電界緩和領域３とを含む。第１の電界緩和領域２の幅Ｗ１をドリフト領域１２の厚みＴで除した比は、０．５以上１．８３以下である。【選択図】図１
2014138048.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子部が設けられた素子領域と、平面視において前記素子領域を取り囲む終端領域とにより構成された炭化珪素基板を備え、
前記半導体素子部は第１導電型のドリフト領域を含み、
前記終端領域は、
前記素子領域と接し、かつ前記第１導電型とは異なる第２導電型の第１の電界緩和領域と、
前記平面視において前記第１の電界緩和領域よりも外側に配置され、前記第２導電型を有し、かつ前記第１の電界緩和領域と離間している第２の電界緩和領域とを含み、
前記第１の電界緩和領域の幅を前記ドリフト領域の厚みで除した比は、０．５以上１．８３以下である、炭化珪素半導体装置。
【請求項２】
前記第２の電界緩和領域は、複数のガードリング部を含む、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記複数のガードリング部の各々の幅は、前記第１の電界緩和領域の幅よりも小さい、請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記複数のガードリング部から任意の２つのガードリング部を選択した場合において、平面視において外周側に配置されているガードリング部の幅は、内周側に配置されているガードリング部の幅以下であり、かつ最外周側に配置されているガードリング部の幅は最内周側に配置されているガードリング部の幅よりも小さい、請求項２または３に記載の炭化珪素半導体装置。
【請求項５】
前記複数のガードリング部の本数は、６本以上１５本以下である、請求項２〜４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記複数のガードリング部の本数は、１２本以上１５本以下である、請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記炭化珪素半導体装置は、ＭＯＳＦＥＴ、ＩＧＢＴ、ショットキーバリアダイオードおよびＰ／Ｎダイオードのいずれかである、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置に関するものであり、より特定的には、終端領域を有する炭化珪素半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
たとえば特開２００３−１０１０３９号公報（特許文献１）には、複数のガードリングが同心円状に設けられ、最内周のガードリング部の内部に、当該最内周のガードリング部よりも高い不純物濃度を有する領域を有する高耐圧炭化珪素半導体装置が記載されている。また特開２００８−２７０４１２号公報（特許文献２）には、ｐ型リサーフ部の外周側に複数のｐ型ガードリング部が設けられた炭化珪素ＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）が開示されている。
【０００４】
さらに、松波弘之、外３名、「半導体ＳｉＣ技術と応用  第２版」、日刊工業新聞社、２０１１年９月２０日、ｐ３５２−ｐ３５３（非特許文献１）には、空乏化する程度の低濃度のｐ型層を形成して電界強度を緩和する構造のＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）領域を有する炭化珪素ＳＢＤが記載されている。当該文献によれば、外側にいくほど不純物濃度が低くなるガードリング部を形成することで耐圧を向上させることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１０１０３９号公報
【特許文献２】特開２００８−２７０４１２号公報
【非特許文献】
【０００６】
【非特許文献１】松波弘之、外３名、「半導体ＳｉＣ技術と応用  第２版」、日刊工業新聞社、２０１１年９月２０日、ｐ３５２−ｐ３５３
【発明の概要】
【発明が解決しようとする課題】
【０００７】
炭化珪素半導体装置の耐圧を高くするためには、炭化珪素半導体装置の終端領域を広くする必要がある。しかしながら、単に炭化珪素半導体装置の終端領域を広くすると炭化珪素半導体装置の素子領域が狭くなってしまう。
【０００８】
本発明は、上記課題に鑑みてなされたものであり、その目的は、素子領域を狭くしすぎることなく耐圧を向上させることができる炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
発明者らは、炭化珪素半導体装置の終端領域の構造と電界強度との関係について鋭意研究を行った結果、以下の知見を得て本発明を見出した。終端領域の幅を一定に保った状態で、ＪＴＥ領域の幅およびガードリング部の本数を変化させて、電界強度のシミュレーションを行った。その結果、ＪＴＥ領域の幅をドリフト領域の厚みで除した比がある値より大きくなると、ＪＴＥ領域の端部における電界強度が急激に減少することが分かった。またＪＴＥ領域の幅をドリフト領域の厚みで除した比がある値より大きくなると、最外周のガードリング部の端部における電界強度が急激に増加することが分かった。
【００１０】
具体的には、図１を参照して、ＭＯＳＦＥＴの素子領域における、ウェル領域の角部（位置Ａ）の電界強度と、ウェル領域とＪＴＥ領域（第１の電界緩和領域）の角部との接点（位置Ｂ）の電界強度と、ＭＯＳＦＥＴの終端領域におけるＪＴＥ領域（第１の電界緩和領域）の外周側の角部（位置Ｃ）の電界強度と、最外周のガードリング部の外周側の角部（位置Ｄ）における電界強度とを計算し、各位置における電界強度を比較した。
【００１１】
電界強度シミュレーションの結果、ＪＴＥ領域の幅をドリフト領域の厚みで除した比が０．５以上になると、ウェル領域とＪＴＥ領域との境界領域における電界強度が急激に減少することが分かった。またＪＴＥ領域の幅をドリフト領域の厚みで除した比が１．８３より大きくなると、最外周のガードリング部の外周側の角部における電界強度が急激に増加することが分かった。つまり、ＪＴＥ領域の幅をドリフト領域の厚みで除した比が０．５以上１．８３以下の場合、ウェル領域とＪＴＥ領域との境界領域およびガードリング部の角部の双方の電界強度を低減することができる。
【００１２】
本発明に係る炭化珪素半導体装置は、炭化珪素基板を備えている。炭化珪素基板は、半導体素子部が設けられた素子領域と、平面視において素子領域を取り囲む終端領域とからなる。半導体素子部は第１導電型のドリフト領域を含む。終端領域は、素子領域と接し、かつ第１導電型とは異なる第２導電型の第１の電界緩和領域と、平面視において第１の電界緩和領域よりも外側に配置され、第２導電型を有し、かつ第１の電界緩和領域と離間している第２の電界緩和領域とを含む。第１の電界緩和領域の幅をドリフト領域の厚みで除した比は、０．５以上１．８３以下である。なお、本発明において、幅とは炭化珪素基板の第１の主面と平行な方向の距離を示し、厚みとは炭化珪素基板の第１の主面と垂直な方向の距離を示す。
【００１３】
本発明に係る炭化珪素半導体装置によれば、第１の電界緩和領域の幅をドリフト領域の厚みで除した比は、０．５以上１．８３以下である。これにより、第１の電界緩和領域およびの第２の電界緩和領域の双方の電界強度を低減することができる。結果として、炭化珪素半導体装置の素子領域を狭くしすぎることなく耐圧を向上させることができる。
【００１４】
上記に係る炭化珪素半導体装置において好ましくは、第２の電界緩和領域は、複数のガードリング部を含む。これにより、終端領域の電界強度をさらに低減することができる。
【００１５】
上記に係る炭化珪素半導体装置において好ましくは、複数のガードリング部の各々の幅は、第１の電界緩和領域の幅よりも小さい。これにより、終端領域の電界強度をさらに低減することができる。
【００１６】
上記に係る炭化珪素半導体装置において好ましくは、複数のガードリング部から任意の２つのガードリング部を選択した場合において、平面視において外周側に配置されているガードリング部の幅は、内周側に配置されているガードリング部の幅以下であり、かつ最外周側に配置されているガードリング部の幅は最内周側に配置されているガードリング部の幅よりも小さい。
【００１７】
これにより、炭化珪素基板の中心から外周に向かう方向における等電界線の変化が緩やかになる。結果として、繰り返し電圧を印加する場合における耐圧寿命（信頼性）を向上することができる。
【００１８】
上記に係る炭化珪素半導体装置において好ましくは、複数のガードリング部の本数は、６本以上１５本以下である。これにより、終端領域の電界強度を効率的に低減することができる。
【００１９】
上記に係る炭化珪素半導体装置において好ましくは、複数のガードリング部の本数は、１２本以上１５本以下である。これにより、終端領域の電界強度を効率的に低減することができる。
【００２０】
上記に係る炭化珪素半導体装置において好ましくは、炭化珪素半導体装置は、ＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ショットキーバリアダイオードおよびＰ／Ｎダイオードのいずれかである。これにより、素子領域を狭くしすぎることなく耐圧を向上させることができるＭＯＳＦＥＴ、ＩＧＢＴ、ショットキーバリアダイオードおよびＰ／Ｎダイオードを得ることができる。
【発明の効果】
【００２１】
本発明によれば、素子領域を狭くしすぎることなく耐圧を向上可能な炭化珪素半導体装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施の形態１に係るＭＯＳＦＥＴの構造を概略的に示す断面模式図である。
【図２】本発明の実施の形態１に係るＭＯＳＦＥＴの構造を概略的に示す平面模式図である。
【図３】本発明の実施の形態１に係るＭＯＳＦＥＴの第１の変形例の構造を概略的に示す断面模式図である。
【図４】本発明の実施の形態１に係るＭＯＳＦＥＴの第２の変形例の構造を概略的に示す断面模式図である。
【図５】本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第１の工程を概略的に示す断面模式図である。
【図６】本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第２の工程を概略的に示す断面模式図である。
【図７】本発明の実施の形態１に係るＭＯＳＦＥＴの製造方法の第３の工程を概略的に示す断面模式図である。
【図８】本発明の実施の形態２に係るＩＧＢＴの素子部の構造を概略的に示す断面模式図である。
【図９】本発明の実施の形態３に係るＳＢＤの構造を概略的に示す断面模式図である。
【図１０】本発明の実施の形態３に係るＳＢＤの製造方法の第１の工程を概略的に示す断面模式図である。
【図１１】本発明の実施の形態３に係るＳＢＤの製造方法の第２の工程を概略的に示す断面模式図である。
【図１２】本発明の実施の形態４に係るＭＰＳ（Ｍｅｒｇｅｄ  Ｐｉｎ  Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）の構造を概略的に示す断面模式図である。
【図１３】本発明の実施の形態４に係るＭＰＳの構造を概略的に示す平面模式図である。
【図１４】本発明の実施の形態４に係るＭＰＳの製造方法の第１の工程を概略的に示す断面模式図である。
【図１５】本発明の実施の形態４に係るＭＰＳの製造方法の第２の工程を概略的に示す断面模式図である。
【図１６】本発明の実施の形態４に係るＭＰＳの製造方法の第３の工程を概略的に示す断面模式図である。
【図１７】ドレイン電圧が２．２ｋＶにおける、電界強度と、ＪＴＥ幅をドリフト領域の厚みで除した比との関係を示すグラフである。
【図１８】ドレイン電圧が３．３ｋＶにおける、電界強度と、ＪＴＥ幅をドリフト領域の厚みで除した比との関係を示すグラフである。
【図１９】ドレイン電圧が２．２ｋＶにおける、電界強度と、ガードリング部の本数との関係を示すグラフである。
【図２０】ドレイン電圧が３．３ｋＶにおける、電界強度と、ガードリング部の本数との関係を示すグラフである。
【図２１】ドレイン電圧が２．２ｋＶであって、かつガードリング部を有しない場合における、電界強度とＪＴＥ幅との関係を示すグラフである。
【図２２】複数のガードリング部の幅が同じ場合における、電界強度分布を示す図である。
【図２３】複数のガードリング部の幅が外周側にいくにつれて狭くなる第１の場合における、電界強度分布を示す図である。
【図２４】複数のガードリング部の幅が外周側にいくにつれて狭くなる第２の場合における、電界強度分布を示す図である。
【図２５】複数のガードリング部の幅が外周側にいくにつれて狭くなる第３の場合における、電界強度分布を示す図である。
【発明を実施するための形態】
【００２３】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
（実施の形態１）
まず本発明の実施の形態１に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構成について説明する。
【００２４】
図１を参照して、ＭＯＳＦＥＴ１は、炭化珪素基板１０と、絶縁膜１５と、ゲート電極２７と、ソース電極１６と、ドレイン電極２０とを主に有する。
【００２５】
図１および図２を参照して、ＭＯＳＦＥＴ１の炭化珪素基板１０は、素子領域ＩＲ（活性領域）と、平面視において素子領域ＩＲを取り囲む終端領域ＯＲ（無効領域）とにより構成されている。終端領域ＯＲは、第１の電界緩和領域２と、第２の電界緩和領域３とを含む。素子領域ＩＲには半導体素子部７としてのＭＯＳＦＥＴ部が設けられている。半導体素子部７はｎ型（第１導電型）のドリフト領域１２を含む。
【００２６】
第１の電界緩和領域２はＪＴＥ領域であり、素子領域ＩＲと接し、ｎ型（第１導電型）とは異なるｐ型（第２導電型）を有する領域である。第２の電界緩和領域３はガードリング領域であり、平面視において第１の電界緩和領域よりも外側に配置され、かつｐ型を有している。第２の電界緩和領域３は、第１の電界緩和領域２と離間している設けられている。
【００２７】
第１の電界緩和領域２および第２の電界緩和領域３の各々に含まれる不純物の濃度は、ウェル領域の不純物濃度よりも低い。第１の電界緩和領域２および第２の電界緩和領域３の各々のドーズ量は、たとえば１．３×１０13ｃｍ-2以上１．４×１０13ｃｍ-2以下である。第１の電界緩和領域２の幅Ｗ１は、１５μｍ程度以上５５μｍ程度以下であることが好ましく、３１μｍ程度以上５５μｍ程度以下であることがより好ましく、１５μｍ程度以上３９μｍ程度以下であってもよい。第１の電界緩和領域２および第２の電界緩和領域３の各々の厚みは、たとえば０．５μｍ程度以上０．８μｍ程度以下である。
【００２８】
好ましくは、第２の電界緩和領域３は、複数のガードリング部３ａ、３ｂ、３ｃを含んでいる。第２の電界緩和領域３は、６本以上１５本以下のガードリング部から構成されていることが好ましく、９本以上１５本以下のガードリング部から構成されていることがより好ましく、１２本以上１５本以下のガードリング部から構成されていることがさらに好ましい。なお、本実施の形態においるＭＯＳＦＥＴ１の耐圧はたとえば１．７ｋＶ程度以上４．０ｋＶ程度以下であり、たとえば２．２ｋＶ程度以上３．８ｋＶ程度以下であってもよい。
【００２９】
炭化珪素基板１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり、互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有している。炭化珪素基板１０の素子領域ＩＲの半導体素子部７は、ｎ+基板１１と、ドリフト領域１２と、ウェル領域１３と、ソース領域１４と、ｐ+領域１８とを主に有する。
【００３０】
ｎ+基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり導電型がｎ型の基板である。ｎ+基板１１は、たとえばＮ（窒素）などの不純物を高濃度で含んでいる。ｎ+基板１１に含まれる窒素などの不純物濃度はたとえば１．０×１０18ｃｍ-3程度である。なお、ｎ+基板１１などのｎ型領域に、窒素などのドナー不純物とアルミニウムなどのアクセプタ不純物とを含んでいる場合、当該ｎ型領域の不純物濃度は、不純物濃度＝ドナー不純物の不純物濃度（Ｎd）−アクセプタ不純物の不純物濃度（Ｎa）として計算される。
【００３１】
ドリフト領域１２は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり、ｎ型（第１導電型）を有するエピタキシャル層である。ドリフト領域１２に含まれる不純物は、たとえば窒素である。ドリフト領域１２における不純物濃度は、ｎ+基板１１における不純物濃度よりも低い。ドリフト領域１２に含まれる窒素などの不純物濃度はたとえば２．０×１０15ｃｍ-3程度以上５．０×１０15ｃｍ-3程度以下である。好ましくは、ドリフト領域１２の厚みＴは２０μｍ程度以上３５μｍ程度以下であり、より好ましくは２３μｍ程度以上３０μｍ程度以下である。
【００３２】
第１の電界緩和領域としてのＪＴＥ領域２の幅Ｗ１をドリフト領域１２の厚みＴで除した比は、０．５以上１．８３以下であり、好ましくは、１．０３以上１．８３以下である。第１の電界緩和領域としてのＪＴＥ領域２の幅Ｗ１をドリフト領域１２の厚みＴで除した比は、０．６５以上１．７０以下であってもよい。
【００３３】
ウェル領域１３はｎ型とは異なるｐ型を有する領域である。ウェル領域１３に含まれる不純物は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などである。好ましくは、ウェル領域１３の表面（つまり第１の主面１０ａ）に含まれるアルミニウムなどの不純物濃度は１×１０16ｃｍ-3程度以上５×１０17ｃｍ-3程度以下である。またウェル領域１３の深部における不純物濃度は１×１０18ｃｍ-3程度である。ウェル領域１３の厚みは、たとえば０．５μｍ程度以上１．０μｍ程度以下である。ウェル領域１３と第１の電界緩和領域２とは素子領域ＩＲおよび終端領域ＯＲの境界線２ａにおいて接している。なお、ウェル領域１３などのｐ型領域に、窒素などのドナー不純物とアルミニウムなどのアクセプタ不純物とを含んでいる場合、当該ｐ型領域の不純物濃度は、不純物濃度＝アクセプタ不純物の不純物濃度（Ｎa）−ドナー不純物の不純物濃度（Ｎd）として計算される。
【００３４】
ソース領域１４はｎ型を有する領域である。ソース領域１４は、ウェル領域１３によっておよびドリフト領域１２と隔てられている。またソース領域１４は、第１の主面１０ａを含み、かつウェル領域１３に取り囲まれるように、ウェル領域１３の内部に形成されている。ソース領域１４は、たとえばＰ（リン）などの不純物を、たとえば１×１０20ｃｍ-3程度の濃度で含んでいる。ソース領域１４に含まれる不純物の濃度は、ドリフト領域１２に含まれる不純物の濃度よりも高い。
【００３５】
ｐ+領域１８はｐ型を有する領域である。ｐ+領域１８は、ウェル領域１３およびソース領域１４と接して形成されている。ｐ+領域１８は、たとえばアルミニウムやホウ素などの不純物を、たとえば１×１０20ｃｍ-3程度の濃度で含んでいる。ｐ+領域１８に含まれる不純物の濃度は、ウェル領域１３に含まれる不純物の濃度よりも高い。
【００３６】
絶縁膜１５は、ウェル領域１３に形成されるチャネル領域ＣＨと対向する位置に設けられたゲート絶縁膜部１５ａと、炭化珪素基板１０の端部１０ｃに露出し、かつ第１の電界緩和領域２および第２の電界緩和領域３に接する絶縁膜部１５ｂとを含む。ゲート絶縁膜部１５ａは、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように、ウェル領域１３、ソース領域１４およびドリフト領域１２に接して形成されている。絶縁膜１５はたとえば二酸化珪素からなっている。好ましくは、絶縁膜１５の厚み（第１の主面１０ａの法線方向に沿った絶縁膜１５の距離）は、４５ｎｍ程度以上５５ｎｍ程度以下である。
【００３７】
ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように、ゲート絶縁膜部１５ａ上に接触して配置されている。ゲート電極２７は、たとえば不純物の添加されたポリシリコン、アルミニウムなどの導電体からなっている。
【００３８】
ソース電極１６は、絶縁膜１５、ソース領域１４およびｐ+領域１８と接している。好ましくは、ソース電極１６は、好ましくは、ニッケルおよびシリコンを有する材料からなる。ソース電極１６は、チタン、アルミニウムおよびシリコンを有する材料からなっていてもよい。好ましくは、ソース電極１６はソース領域１４およびｐ+領域１８とオーミック接合している。
【００３９】
ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂに接触して形成されている。このドレイン電極２０は、たとえば上記ソース電極１６と同様の構成を有していてもよいし、ニッケルなど、ｎ+基板１１とオーミック接合可能な他の材料からなっていてもよい。これにより、ドレイン電極２０はｎ+基板１１と電気的に接続されている。
【００４０】
パッド電極６５は、ソース電極１６に接し、かつ層間絶縁膜７１を覆うように形成されている。パッド電極６５はたとえばアルミニウムからなる。パッド電極６５および絶縁膜部１５ｂに接して保護膜７０が形成されている。また、ｎ+基板１１と接してドレイン電極２０が配置されている。ドレイン電極２０はたとえばニッケルからなる。さらに、ドレイン電極２０に接してたとえばチタン、ニッケル、銀やそれらからなる合金からなる裏面保護電極５０が配置されている。
【００４１】
なお、ＪＴＥ領域２の内周側の端部から最外周のガードリング部３ｃの外周側の端部までの距離はたとえば２０μｍ程度以上２００μｍ程度以下であり、好ましくは３９μｍ程度以上２００μｍ程度以下である。またＪＴＥ領域２の内周側の端部から最外周のガードリング部３ｃの外周側の端部までの距離は、ドリフト領域１２の厚みＴの２倍以上であることが好ましい。
【００４２】
図３を参照して、本実施の形態のＭＯＳＦＥＴの第１の変形例の構成について説明する。
【００４３】
図３に示すように、第１の変形例に係るＭＯＳＦＥＴ１の炭化珪素基板１０の素子領域ＩＲに設けられた半導体素子部７は、ウェル領域１３を含み、ウェル領域１３に接して第１の電界緩和領域２が配置されている。ウェル領域１３は、ソース電極１６に接しているｐ+領域１８と、ゲート絶縁膜部１５ａおよびソース電極１６に接しているソース領域１４とを含む。第１の変形例における半導体素子部７の構造は、図１で説明した半導体素子部７の構造と同様であってもよい。
【００４４】
第１の電界緩和領域２の外周側に、第２の電界緩和領域３が設けられており、第２の電界緩和領域３は、互いに離間した９本のガードリング部３ａ〜３ｉを含む。第２の電界緩和領域３は、同じ幅を有する複数のガードリング部３ａ〜３ｉを含んでいてもよい。第１の電界緩和領域２の幅Ｗ１はたとえば１５μｍであり、９本のガードリング部３ａ〜３ｇの各々の幅Ｗ２〜Ｗ１０はたとえば５μｍである。第１の電界緩和領域２と第２の電界緩和領域３との間隔ｄ１はたとえば３μｍ程度以上５μｍ程度以下であり、隣接するガードリング部３ａ〜３ｇの間隔ｄ２はたとえば３μｍ程度以上５μｍ程度以下である。
【００４５】
図４を参照して、本実施の形態のＭＯＳＦＥＴの第２の変形例の構成について説明する。
【００４６】
図４に示すように、第２の変形例に係るＭＯＳＦＥＴの第２の電界緩和領域は７本のガードリング部３ａ〜３ｂから構成されている。各ガードリング部３ａ〜３ｇの幅Ｗ２〜Ｗ８は、内周側から外周側にいくにつれて小さくなることが好ましい。各ガードリング部３ａ〜３ｇの幅は単調に減少してもよいし段階的に減少してもよい。つまり、複数のガードリング部の任意の２つのガードリング部の内、平面視において外周側のガードリング部の幅は、内周側のガードリング部の幅以下であり、かつ最外周側のガードリング部の幅は最内周側のガードリング部の幅よりも小さいことが好ましい。
【００４７】
第２の変形例における、第１の電界緩和領域２の幅Ｗ１はたとえば１５μｍである。最内周側のガードリング部３ａの幅を幅Ｗ２とし、最外周側のガードリング部３ｉの幅をＷ８としたとき、最内周側のガードリング部３ａおよび最外周側のガードリング部３ｉの間の各ガードリング部の幅は、幅Ｗ２＝１０μｍ、幅Ｗ３＝８μｍ、幅Ｗ４＝８μｍ、幅Ｗ５＝６μｍ、幅Ｗ６＝５μｍ、幅Ｗ７＝５μｍ、幅Ｗ８＝５μｍである。なお、第１の電界緩和領域２と第２の電界緩和領域３との間隔ｄ１はたとえば３μｍ程度以上５μｍ程度以下であり、隣接するガードリング部３ａ〜３ｉの間隔ｄ２はたとえば３μｍ程度以上５μｍ程度以下である。
【００４８】
次にＭＯＳＦＥＴ１の動作について説明する。ゲート電極２７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート絶縁膜部１５ａの直下に位置するウェル領域１３とドリフト領域１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極２７に正の電圧を印加していくと、ウェル領域１３のゲート絶縁膜部１５ａと接触する付近であるチャネル領域ＣＨにおいて、反転層が形成される。その結果、ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極１６とドレイン電極２０との間に電流が流れる。
【００４９】
次に、本実施の形態に係るＭＯＳＦＥＴ１の製造方法について説明する。
図５を参照して、まず基板準備工程によって炭化珪素基板１０が準備される。具体的には、六方晶炭化珪素からなるｎ+基板１１の一方の主面上にエピタキシャル成長によりドリフト領域１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ4（シラン）とＣ3Ｈ8（プロパン）との混合ガスを採用して実施することができる。このとき、不純物として、たとえばＮ（窒素）が導入される。これにより、ｎ+基板１１に含まれる不純物よりも低い濃度の不純物を含むドリフト領域１２が形成される。
【００５０】
炭化珪素基板１０は互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有する。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面である。
【００５１】
次に、たとえばＣＶＤにより、炭化珪素基板１０の第１の主面１０ａ上に二酸化珪素からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のウェル領域１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、ドリフト領域１２上に開口パターンを有する酸化膜からなるマスク層が形成される。
【００５２】
次に、イオン注入工程が実施される。図６を参照して、イオン注入工程では、炭化珪素基板１０の第１の主面１０ａ対してイオンが注入されることにより、炭化珪素基板１０の素子領域ＩＲにウェル領域１３、ソース領域１４およびｐ+領域１８が形成され、炭化珪素基板１０の終端領域ＯＲに第１の電界緩和領域としてのＪＴＥ領域２および第２の電界緩和領域３が形成される。
【００５３】
具体的には、上記レジスト膜を除去した上で、当該マスク層をマスクとして用いて、Ａｌなどの不純物をドリフト領域１２に対してイオン注入することにより、ウェル領域１３が形成される。また、Ｐ（リン）などのｎ型不純物がドリフト領域１２にイオン注入により導入されることによりソース領域１４が形成される。次に、Ａｌ、Ｂなどの不純物がドリフト領域１２にイオン注入により導入されることによりｐ+領域１８が形成される。３００℃から５００℃に炭化珪素基板１０を加熱してイオン注入が行われてもよい。
【００５４】
またＡｌなどの不純物をドリフト領域１２に対してイオン注入することにより、ＪＴＥ領域２および第２の電界緩和領域３が形成される。なお、ＪＴＥ領域２はウェル領域１３と接するように形成される。ＪＴＥ領域２における不純物濃度はウェル領域１３における不純物濃度よりも低いことが好ましい。ｐ+領域１８はＪＴＥ領域２に接して形成されてもよいし、ＪＴＥ領域２に接することなくウェル領域１３内に形成されてもよい。
【００５５】
次に、活性化アニール工程が実施される。上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施された炭化珪素基板１０が、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱され、３０分間程度保持される。
【００５６】
次に、熱酸化膜形成工程が実施される。具体的には、図７を参照して、イオン注入領域が形成された炭化珪素基板１０が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより、炭化珪素基板１０の第１の主面１０ａ上に二酸化珪素からなる絶縁膜１５が形成される。窒素やＮＯ、Ｎ2Ｏを含む雰囲気中で１１００℃から１３００℃に加熱することによってＳｉＯ2／ＳｉＣの界面に形成されるエネルギー準位を低減する工程を行ってもよい。またＡｒ雰囲気中での熱処理を行っても良い。
【００５７】
次に、ゲート電極形成工程が実施される。具体的には、図１を参照して、たとえば導電体であるポリシリコン、アルミニウムなどからなるゲート電極２７が、一方のソース領域１４上から他方のソース領域１４上にまで延在するとともに、絶縁膜１５に接触するように形成される。ゲート電極２７の材料としてポリシリコンを採用する場合、当該ポリシリコンは、リンが１×１０20ｃｍ-3を超える高い濃度で含まれていてもよい。その後、ゲート電極２７を覆うように、たとえば二酸化珪素からなる層間絶縁膜７１が形成される。
【００５８】
次に、電極形成工程が実施される。具体的には、図１を参照して、たとえばニッケルおよびシリコンを含む材料からなるソース電極１６がソース領域１４およびｐ+領域１８に接して形成される。ソース電極１６は、チタン、アルミニウムおよびシリコンを含む材料であってもよい。同様に、炭化珪素基板１０の第２の主面１０ｂに接するドレイン電極２０が形成される。ドレイン電極２０を形成する材料は、ニッケルおよびシリコンを含む材料であってもよいし、チタン、アルミニウムおよびシリコンを含む材料であってもよい。その後、ソース電極１６が形成された炭化珪素基板１０を１０００℃程度に加熱することにより、炭化珪素基板１０のソース領域１４およびｐ+領域１８とオーミック接触するソース電極１６が形成される。ソース電極１６と接し、たとえばアルミニウムからなるパッド電極６５が形成される。また、たとえばチタン、ニッケルおよび銀を含む裏面保護電極５０が形成される。以上の様に、図１に示すＭＯＳＦＥＴ１が完成する。
【００５９】
なお、本実施の形態ではとしてプレナー型ＭＯＳＦＥＴを例に挙げて説明したが、トレンチ型ＭＯＳＦＥＴであってもよい。
【００６０】
次に、本実施の形態に係るＭＯＳＦＥＴ１の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴによれば、ＪＴＥ領域２の幅Ｗ１をドリフト領域１２の厚みＴで除した比は、０．５以上１．８３以下である。これにより、ウェル領域１３とＪＴＥ領域２との境界領域（位置Ｂ）および第２の電界緩和領域３の外周側の角部（位置Ｄ）の双方における電界強度を低減することができる。結果として、素子領域を狭くしすぎることなく耐圧を向上させることができるＭＯＳＦＥＴを得ることができる。
【００６１】
また本実施の形態に係るＭＯＳＦＥＴによれば、第２の電界緩和領域３は、複数のガードリング部を含む。これにより、終端領域ＯＲの電界強度をさらに低減することができる。
【００６２】
さらに本実施の形態に係るＭＯＳＦＥＴによれば、複数のガードリング部の各々の幅は、ＪＴＥ領域２の幅Ｗ１よりも小さい。これにより、終端領域ＯＲの電界強度をさらに低減することができる。また複数のガードリング部の各々の幅は３μｍ以上である。これにより、容易にガードリング部を製造することができる。
【００６３】
さらに本実施の形態に係るＭＯＳＦＥＴによれば、複数のガードリング部から任意の２つのガードリング部を選択した場合において、平面視において外周側に配置されているガードリング部の幅は、内周側に配置されているガードリング部の幅以下であり、かつ最外周側に配置されているガードリング部の幅は最内周側に配置されているガードリング部の幅よりも小さい。これにより、炭化珪素基板１０の中心から端部１０ｃに向かう方向における等電界線の変化が緩やかになる。結果として、繰り返し電圧を印加する場合における耐圧寿命（信頼性）を向上することができる。
【００６４】
さらに本実施の形態に係るＭＯＳＦＥＴによれば、複数のガードリング部の本数は、６本以上１５本以下である。これにより、特にゲート電圧が２．２ｋＶの場合において、終端領域ＯＲの電界強度を効率的に低減することができる。
【００６５】
さらに本実施の形態に係るＭＯＳＦＥＴによれば、複数のガードリング部の本数は、１２本以上１５本以下である。これにより、特にゲート電圧が３．３ｋＶの場合において、終端領域ＯＲの電界強度を効率的に低減することができる。
【００６６】
さらに本実施の形態に係る炭化珪素半導体装置によれば、炭化珪素半導体装置は、ＭＯＳＦＥＴである。これにより、素子領域を狭くしすぎることなく耐圧を向上させることができるＭＯＳＦＥＴを得ることができる。
（実施の形態２）
次に、本発明の実施の形態２に係る炭化珪素半導体装置としてのＩＧＢＴの構成について説明する。
【００６７】
図２および図８を参照して、ＩＧＢＴ１０１の炭化珪素基板１０は、素子領域ＩＲ（活性領域）と、平面視において素子領域ＩＲを取り囲む終端領域ＯＲ（無効領域）とにより構成されている。終端領域ＯＲは、第１の電界緩和領域２と、第２の電界緩和領域３を含む。素子領域ＩＲには半導体素子部７としてのＩＧＢＴ部が設けられている。半導体素子部７はｎ型（第１導電型）のドリフト領域１２を含む。なお、本実施の形態に係るＩＧＢＴ１０１の終端領域ＯＲの構造は、実施の形態１で説明したＭＯＳＦＥＴ１の終端領域ＯＲの構造と同様である。
【００６８】
図８を参照して、本実施の形態のＩＧＢＴ１０１は、炭化珪素基板１０と、ゲート絶縁膜２１５と、ゲート電極２２７と、層間絶縁膜２２１と、エミッタコンタクト電極２０８と、エミッタ配線２１９と、コレクタ電極２３０と、コレクタ配線２４０とを主に有する。
【００６９】
炭化珪素基板１０は、互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有する。炭化珪素基板１０の素子領域ＩＲに設けられている半導体素子部７は、コレクタ層２１１と、ドリフト領域２１２と、ウェル領域２１３と、エミッタ領域２１４と、ｐ+領域２０２とを含む。コレクタ層２１１は、炭化珪素基板１０の第２の主面１０ｂに接して配置されたｐ型領域（第２のｐ型領域）である。コレクタ層２１１、ドリフト領域２１２、ウェル領域２１３、エミッタ領域２１４、ｐ+領域２０２の各々は、六方晶炭化珪素から作られており、好ましくはその結晶構造がポリタイプ４Ｈを有する。コレクタ層２１１、ウェル領域２１３およびｐ+領域２０２の各々はｐ型を有し、ドリフト領域２１２およびエミッタ領域２１４の各々はｎ型を有する。エミッタ領域２１４の不純物濃度はドリフト領域２１２の不純物濃度よりも高い。ｐ+領域２０２の不純物濃度はウェル領域２１３の不純物濃度よりも高い。ｐ型を付与するためのアクセプタ不純物は、たとえばアルミニウム（Ａｌ）または硼素（Ｂ）である。ｎ型を付与するためのドナー不純物は、たとえば窒素（Ｎ）またはリン（Ｐ）である。
【００７０】
コレクタ層２１１が有するアクセプタ型不純物はコレクタ層２１１のエピタキシャル成長時に導入されたものであり、アクセプタ不純物濃度は、好ましくは１×１０17ｃｍ3以上１×１０21ｃｍ3以下であり、より好ましくは１×１０19ｃｍ3以上１×１０20ｃｍ3以下である。コレクタ層２１１の厚さは、好ましくは５μｍ以上である。
【００７１】
ドリフト領域２１２は、コレクタ層２１１上に接して設けられている。ドリフト領域２１２の厚さは、好ましくは７５μｍ以上である。ウェル領域２１３は、ドリフト領域２１２の上に設けられている。エミッタ領域２１４は、ウェル領域２１３によってドリフト領域２１２から隔てられるようにウェル領域２１３の上に設けられている。ｐ+領域２０２は、エミッタ領域２１４およびウェル領域２１３に接して設けられている。
【００７２】
ゲート絶縁膜２１５は、ドリフト領域２１２とエミッタ領域２１４とをつなぐようにウェル領域２１３の上に設けられている。ウェル領域２１３の、ゲート絶縁膜２１５に対向する面（つまり炭化珪素基板１０の第１の主面１０ａ）は、好ましくは｛０００１｝面である。ゲート絶縁膜２１５は、たとえば二酸化珪素膜である。ゲート電極２２７は、ゲート絶縁膜２１５の上に設けられている。ゲート電極２２７は、導電体から作られており、たとえば、不純物が添加されたポリシリコン、またはアルミニウム（Ａｌ）から作られている。
【００７３】
エミッタコンタクト電極２０８は、エミッタ領域２１４およびｐ+領域２０２の各々にオーミックに接続された電極であり、好ましくはシリサイドから作られており、たとえばニッケルシリサイドから作られている。エミッタコンタクト電極２０８は、チタン、アルミニウムおよびシリコンを含む材料であってもよい。
【００７４】
エミッタ配線２１９は、エミッタコンタクト電極２０８および層間絶縁膜２２１の各々の上に設けられている。層間絶縁膜２２１は、ゲート電極２２７とエミッタ配線２１９との間を電気的に絶縁するように設けられている。層間絶縁膜２２１は、たとえば二酸化珪素膜である。
【００７５】
コレクタ電極２３０は第２の主面１０ｂにおいてコレクタ層２１１と接して設けられている。コレクタ電極２３０は、コレクタ層２１１にオーミックに接続された電極であり、好ましくはシリサイドから作られており、たとえばニッケルシリサイドから作られている。コレクタ電極２３０はエミッタコンタクト電極２０８と同じ材料であってもよい。
【００７６】
なお、本実施の形態に係るＩＧＢＴ１０１の製造方法は、実施の形態１で説明したＭＯＳＦＥＴ１の製造方法と同様である。
【００７７】
本実施の形態に係る炭化珪素半導体装置によれば、炭化珪素半導体装置は、ＩＧＢＴである。これにより、素子領域を狭くしすぎることなく耐圧を向上させることができるＩＧＢＴを得ることができる。
（実施の形態３）
次に、本発明の実施の形態３に係る炭化珪素半導体装置であるＳＢＤ１００の構造について説明する。
【００７８】
図２および図９を参照して、ＳＢＤ１００の炭化珪素基板１０は、素子領域ＩＲ（活性領域）と、平面視において素子領域ＩＲを取り囲む終端領域ＯＲ（無効領域）とにより構成されている。終端領域ＯＲは、第１の電界緩和領域２と、第２の電界緩和領域３を含む。素子領域ＩＲには半導体素子部７としてのＳＢＤ部が設けられている。半導体素子部７はｎ型（第１の導電型）のドリフト領域１２を含む。なお、本実施の形態における終端領域ＯＲの構造は、実施の形態１における終端領域の構造と同様である。
【００７９】
図９に示すように本実施の形態のＳＢＤ１００は、炭化珪素基板１０と、ショットキー電極４と、パッド電極６０と、オーミック電極３０と、保護膜７０とを主に有している。炭化珪素基板１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなり、かつｎ型を有している。炭化珪素基板１０は、互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有している。
【００８０】
炭化珪素基板１０は、ｎ+基板１１と、ドリフト領域１２と、第１の電界緩和領域２と、第２の電界緩和領域３とを主に含んでいる。ｎ+基板１１は、たとえば窒素（Ｎ）などの不純物を含み、単結晶炭化珪素からなる基板である。ｎ+基板１１に含まれる不純物濃度は、たとえば５×１０18ｃｍ-3程度である。
【００８１】
ドリフト領域１２は、ｎ+基板上に形成された炭化珪素エピタキシャル層である。ドリフト領域１２はたとえば窒素などの不純物を含み、当該不純物の濃度はたとえば１×１０16ｃｍ-3である。ドリフト領域１２の不純物濃度は、ｎ+基板１１の不純物濃度よりも低い。ドリフト領域１２の厚みＴはたとえば１５μｍ以上４０μｍ以下である。
【００８２】
第１の電界緩和領域２はたとえばＪＴＥ領域であり、第２の電界緩和領域３はたとえばガードリング領域である。第１の電界緩和領域２および第２の電界緩和領域３は、たとえばアルミニウム（Ａｌ)やホウ素（Ｂ）などの不純物がイオン注入されたｐ型領域である。また炭化珪素基板１０は、第１の主面１０ａの法線方向から見て、ＪＴＥ領域３を取り囲むようにフィールドストップ領域（図示せず）を有していてもよい。フィールドストップ領域は、たとえばリン（Ｐ）などがイオン注入されたｎ+型領域である。フィールドストップ領域における不純物濃度は、ドリフト領域１２における不純物濃度よりも高い。
【００８３】
ショットキー電極４は、炭化珪素基板１０の第１の主面１０ａ上に設けられており、ドリフト領域１２、第１の電界緩和領域２および保護膜７０と接している。ショットキー電極４は、たとえばチタン（Ｔｉ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、モリブデン（Ｍｏ)およびタングステン（Ｗ）などの材料およびそれらの合金からなる。ショットキー電極４は、ドリフト領域１２とショットキー接合している。
【００８４】
パッド電極６０はショットキー電極４に接して形成されている。パッド電極６０はたとえばアルミニウムからなる。パッド電極６０、ショットキー電極８および炭化珪素基板１０の第１の主面１０ａに接して保護膜７０が形成されている。
【００８５】
保護膜７０は、たとえば二酸化珪素からなり、第１の電界緩和領域２、第２の電界緩和領域３と接している。保護膜７０は、ショットキー電極４およびパッド電極６０に接し、ショットキー電極４から炭化珪素基板１０の端部１０ｃまで延在するように第１の主面１０ａに接して配置されている。第１の電界緩和領域２は、保護膜７０およびショットキー電極４に接している。第１の電界緩和領域２の内周側の端部は、炭化珪素基板１０の素子領域ＩＲおよび終端領ＯＲの境界線２ａである。
【００８６】
ｎ+基板１１と接してオーミック電極３０が配置されている。オーミック電極３０はたとえばニッケルからなる。さらに、オーミック電極３０に接してたとえばチタン、ニッケル、銀やそれらからなる合金からなる裏面保護電極４０が配置されている。
【００８７】
次に、本発明の実施の形態に係る炭化珪素ダイオードであるＳＢＤ１００の製造方法について説明する。
【００８８】
まず、基板準備工程が実施される。具体的には、たとえばポリタイプが４Ｈである六方晶炭化珪素からなるインゴット（図示しない）をスライスすることにより、導電型がｎ型のｎ+基板１１が準備される。ｎ+基板には、たとえば窒素（Ｎ）などの不純物が含まれている。ｎ+基板に含まれる不純物濃度は、たとえば５×１０18ｃｍ-3程度である。
【００８９】
次に、ｎ+基板１１上にドリフト領域１２がエピタキシャル成長により形成される。ドリフト領域１２は、導電型がｎ型である炭化珪素層である。ドリフト領域１２に含まれる窒素などの不純物濃度はたとえば７×１０15ｃｍ-3である。
【００９０】
次に、イオン注入工程が実施される。図１０を参照して、たとえばＡｌ（アルミニウム）イオンが、炭化珪素基板１０のドリフト領域１２内に注入されることにより、導電型がｐ型の第１の電界緩和領域２および第２の電界緩和領域３が形成される。以上の様に、ｎ+基板１１と、ドリフト領域１２と、第１の電界緩和領域２と、第２の電界緩和領域３とを含み、互いに対向する第１の主面１０ａおよび第２の主面１０ｂを有する炭化珪素基板１０が準備される。
【００９１】
次に、活性化アニール工程が実施される。具体的には、たとえばアルゴンなどの不活性ガス雰囲気中、１８００℃程度の温度で炭化珪素基板１０が加熱されることにより、第１の電界緩和領域２および第２の電界緩和領域３を含む炭化珪素基板１０がアニールされ、上記イオン注入工程にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。
【００９２】
次に、電極形成工程が実施される。具体的には、図１１を参照して、次に、たとえばチタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などを含むショットキー電極４が、炭化珪素基板１０の第１の電界緩和領域２および第２の電界緩和領域３に接して形成される。ショットキー電極４が形成された後、３００℃以下程度５００℃以上程度に加熱される。これにより、炭化珪素基板１０と接合するショットキー電極４のショットキーバリアハイトを制御するとともに高温安定性の高い接合界面が形成される。
【００９３】
次に、オーミック電極形成工程が実施される。具体的には、炭化珪素基板１０の第２の主面１０ｂの研削が行われ、第２の主面１０ｂと接触してたとえばニッケルからなるオーミック電極３０が形成される。その後、オーミック電極３０と接してたとえばチタン、ニッケル、銀やそれらからなる合金からなる裏面保護電極４０が形成される。
【００９４】
次に、保護膜形成工程が実施される。具体的には、図９を参照して、たとえばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、パッド電極６０、ショットキー電極４および炭化珪素基板１０の第１の主面１０ａに接する保護膜７０が形成される。保護膜７０は、たとえば二酸化珪素（ＳｉＯ2）、窒化珪素（ＳｉＮ）、ポリイミドまたはそれらの積層膜からなる。これにより、図９に示す炭化珪素ダイオードとしてのＳＢＤ１００が完成する。
【００９５】
本実施の形態に係る炭化珪素半導体装置によれば、炭化珪素半導体装置は、ＳＢＤである。これにより、素子領域を狭くしすぎることなく耐圧を向上させることができるＳＢＤを得ることができる。
（実施の形態４）
次に、本発明の実施の形態４に係る炭化珪素半導体装置であるＭＰＳの構造について説明する。
【００９６】
図２および図１２を参照して、ＭＰＳ２００の炭化珪素基板１０は、素子領域ＩＲ（活性領域）と、平面視において素子領域ＩＲを取り囲む終端領域ＯＲ（無効領域）とにより構成されている。終端領域ＯＲは、第１の電界緩和領域２と、第２の電界緩和領域３を含む。素子領域ＩＲには半導体素子部７としてのＭＰＳ部が設けられている。半導体素子部７はｎ型（第１の導電型）のドリフト領域１２を含む。なお、本実施の形態における終端領域ＯＲの構造は、実施の形態１における終端領域の構造と同様である。
【００９７】
図１２を参照して、本実施の形態に係るＭＰＳ２００は、炭化珪素基板１０と、電極４と、パッド電極６０と、保護膜７０と、オーミック電極３０と、裏面保護電極４０とを主に有している。
【００９８】
炭化珪素基板１０は、ｎ+基板１１と、ドリフト領域１２と、ｐ型領域１７と、第１の電界緩和領域２と、第２の電界緩和領域３とを含んでいる。ｎ+基板１１は、たとえば窒素（Ｎ）などの不純物を含む、単結晶炭化珪素からなる基板である。ｎ+基板１１に含まれる不純物濃度は、たとえば５×１０18ｃｍ-3程度である。
【００９９】
ドリフト領域１２は、ｎ+基板１１上に形成された炭化珪素エピタキシャル層である。ドリフト領域１２はたとえば窒素などの不純物を含み、ドリフト領域１２における不純物濃度はたとえば１×１０16ｃｍ-3である。ｐ型領域１７におけるアルミニウムなどの不純物濃度はたとえば１×１０19ｃｍ-3程度である。ドリフト領域１２の厚みＴは、たとえば１５μｍ程度以上４０μｍ程度以下である。
【０１００】
第１の電界緩和領域２および第２の電界緩和領域３の各々は、たとえばアルミニウム（Ａｌ)やホウ素（Ｂ）などの不純物がイオン注入されたｐ型領域である。第１の電界緩和領域２を貫通するように、第１の電界緩和領域２よりも不純物濃度の高いｐ型領域１７が形成されていている。また炭化珪素基板１０は、第１の電界緩和領域２および第２の電界緩和領域３を取り囲むようにフィールドストップ領域（図示せず）を有していても構わない。フィールドストップ領域は、たとえばリン（Ｐ）などがイオン注入されたｎ+型領域であり、ドリフト領域１２よりも高い不純物濃度を有する。
【０１０１】
電極４は、炭化珪素基板１０の第１の主面１０ａ上に設けられており、たとえばチタン（Ｔｉ）からなる。電極４として、チタン以外にもたとえばニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、モリブデン（Ｍｏ)およびタングステン（Ｗ）などを用いても構わない。電極４はたとえば単一の材料から構成されていてもよい。単一の材料とは、同じ元素からなる単体から成っている場合および同じ化合物から成っている場合を含む。また、当該材料をたとえばスパッタリングやメッキで形成した後に、当該材料の一部を加熱することにより当該材料の一部における結合状態が変化した場合であっても、結合状態が変化した部分と結合状態が変化していない部分とは単一の材料である。
【０１０２】
電極４は、ドリフト領域１２とショットキー接合する第１の領域４ａと、ｐ型領域１７とオーミック接合する第２の領域４ｂとを含む。断面視（図１１の視野）において第２の領域４ｂは間隔をあけて複数配置されていてもよい。また断面視において第１の領域４ａと第２の領域４ｂとが交互に配置されていてもよい。ｐ型領域１７は炭化珪素基板１０の第１の主面１０ａからオーミック電極３０に向かって伸長して形成されている。第１の領域４ａおよび第２の領域４ｂは単一の材料からなってもよいし、異なった材料であってもよい。たとえば第１の領域４ａと第２の領域４ｂとは同じ金属または同じ合金から形成されている。
【０１０３】
図１３を参照して、炭化珪素基板１０の法線方向から観察すると（言いかれば平面視において）、電極４はほぼ正方形の形状を有している。第１の電界緩和領域２は、電極４の外周４ｃに沿って形成されている第１のｐ型領域２ｂと、電極４の外周４ｃの内側に配置された第２のｐ型領域２ｃとを有している。またｐ型領域１７は電極４の外周４ｃに囲まれて配置されている。ｐ型領域１７は、たとえば柵状を有している。第１のｐ型領域２ｂと第２のｐ型領域２ｃとに挟まれてｐ型領域１７が形成されていてもよい。また、ｐ型領域１７は、第１の電界緩和領域２と接しない領域を有していてもよい。
【０１０４】
再び図１２を参照して、電極４の第１の領域４ａおよび第２の領域４ｂに接してパッド電極６０が形成されている。パッド電極６０はたとえばアルミニウムからなる。パッド電極６０、第１の領域４ａおよび炭化珪素基板１０の第１の主面１０ａに接してたとえば二酸化珪素からなる保護膜７０が形成されている。また、ｎ+基板１１と接してオーミック電極３０が配置されている。オーミック電極３０はたとえばニッケルからなる。さらに、オーミック電極３０に接してたとえばチタン、ニッケル、銀やそれらからなる合金からなる裏面保護電極４０が配置されている。第１の電界緩和領域２は、保護膜７０および電極４の第１の領域４ａに接している。第１の電界緩和領域２の内周側の端部は、炭化珪素基板１０の素子領域ＩＲおよび終端領ＯＲの境界線２ａである。
【０１０５】
なお、ＭＰＳ２００は、ｎ型のドリフト領域１２と接続されたｐ型領域１７を有する、Ｐ／Ｎダイオードである。
【０１０６】
次に、本実施の形態に係る炭化珪素半導体装置であるＭＰＳ２００の製造方法について説明する。
【０１０７】
まず、基板準備工程が実施される。基板準備工程では、たとえばポリタイプが４Ｈである単結晶炭化珪素からなるインゴット（図示しない）をスライスすることにより、導電型がｎ型（第１導電型）のｎ+基板１１が準備される。ｎ+基板には、たとえば窒素などの不純物が含まれている。ｎ+基板に含まれる不純物濃度は、たとえば５×１０18ｃｍ-3程度である。
【０１０８】
次に、ｎ+基板１１上にに導電型がｎ型（第１導電型）であるドリフト領域１２がエピタキシャル成長により形成される。ドリフト領域１２の不純物濃度はたとえば１×１０16ｃｍ-3である。
【０１０９】
次に、イオン注入工程が実施される。図１４を参照して、イオン注入工程では、たとえばＡｌ（アルミニウム）イオンが、炭化珪素基板１０内に注入されることにより、導電型がｐ型（第２導電型）の第１の電界緩和領域２および第２の電界緩和領域３が形成される。同様に、たとえばＡｌ（アルミニウム）イオンが、ドリフト領域１２および第１の電界緩和領域２に注入されることにより、導電型がｐ型（第２導電型）のｐ型領域１７が形成される。ｐ型領域１７は、断面視（第１の主面１０ａに平行な方向の視野）において、第１の電界緩和領域２と接する部分と、第１の電界緩和領域２と接しない部分とを有する。ｐ型領域１７の不純物濃度は、たとえば１×１０19ｃｍ-3程度である。これにより、ｐ型領域１７と、第１の電界緩和領域２と、第２の電界緩和領域３とを有する炭化珪素基板１０が準備される。
【０１１０】
次に、活性化アニール工程が実施される。活性化アニール工程では、たとえばアルゴンなどの不活性ガス雰囲気中、１８００℃程度の温度で炭化珪素基板１０が加熱されることにより、ｐ型領域１７と、第１の電界緩和領域２と、第２の電界緩和領域３とがアニールされ、イオン注入工程にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。
【０１１１】
次に、電極形成工程が実施される。図１５を参照して、電極形成工程は、好ましくは、金属膜形成工程、ショットキー接合工程およびオーミック接合工程を含んでいる。たとえば、金属膜形成工程において、単一の材料からなる電極４が炭化珪素基板１０のドリフト領域１２、ｐ型領域１７および第１の電界緩和領域２に接して形成される。電極４は、たとえばチタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などの金属膜である。具体的には、電極４は、炭化珪素基板１０の第１の主面１０ａにおいて、ドリフト領域１２と、ｐ型領域１７と、第１の電界緩和領域２とに接して形成される。
【０１１２】
次に、ショットキー接合工程が実施される。ショットキー接合工程では、炭化珪素基板１０の第１の主面１０ａに形成された電極４の全体が加熱される。電極４全体の加熱はたとえばレーザーアニールを用いて行われる。電極４が形成された炭化珪素基板１０を加熱炉配置して、不活性ガス雰囲気中において電極４全体が加熱されても構わない。電極４は、たとえば５００℃程度にまで加熱される。これにより、ショットキーバリアハイトを制御するとともに高温安定性の高くドリフト領域１２と第１の領域４ａとがショットキー接合される。なお、電極４の第１の領域４ａを局所的に加熱することにより、ドリフト領域１２と第１の領域４ａとがショットキー接合されても構わない。
【０１１３】
次に、オーミック接合工程が実施される。オーミック接合工程では、図１６を参照して、ｐ型領域１７と接触する電極４の第２の領域４ｂを局所的に加熱することにより、ｐ型領域１７と第２の領域４ｂとがオーミック接合される。第２の領域４ｂを局所的に加熱することによりｐ型領域１７と第２の領域４ｂとをオーミック接合させる工程は、好ましくは第２の領域４ｂをレーザーアニールすることにより行われる。第２の領域４ｂの局所加熱は電子ビーム（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）によって行われても構わない。また第２の領域４ｂは、たとえば１０００℃程度まで加熱される。オーミック接合工程における電極４の加熱温度は、ショットキー工程における電極４の加熱温度よりも高い。
【０１１４】
次に、パッド電極および保護膜形成工程が実施される。具体的には、電極４上に接して、たとえばアルミニウムからなるパッド電極６０が形成される。その後、パッド電極６０、電極４の第２の領域４ｂおよび炭化珪素基板１０の第１の主面１０ａと接して保護膜７０が形成される。
【０１１５】
次に、オーミック電極形成工程が実施される。具体的には、炭化珪素基板１０の第１の主面１０ａとは反対の第２の主面１０ｂの研削が行われ、第２の主面１０ｂと接触するオーミック電極３０が形成される。オーミック電極３０はたとえばニッケルを含む。その後、オーミック電極３０と接してたとえばチタン、ニッケル、銀やそれらからなる合金からなる裏面保護電極４０が形成される。以上により、図１１に示すＭＰＳ２００が完成する。
【０１１６】
本実施の形態に係る炭化珪素半導体装置によれば、炭化珪素半導体装置は、Ｐ／Ｎダイオード（ＭＰＳ）である。これにより、素子領域を狭くしすぎることなく耐圧を向上させることができるＰ／Ｎダイオード（ＭＰＳ）を得ることができる。
【実施例１】
【０１１７】
本実施例では、第１の電界緩和領域２（ＪＴＥ領域２）の幅Ｗ１をドリフト領域１２の厚みＴで除した比を変化させた場合における電界強度を調査した。
【０１１８】
まず、実施の形態の図１に示したような構造を有し、ＪＴＥ領域２の幅Ｗ１をドリフト領域１２の厚みＴで除した比を変化させた６種類のＭＯＳＦＥＴのモデルを準備した。ドリフト領域１２の不純物濃度を４．５×１０15ｃｍ-3とした。ドリフト領域１２の厚みＴを２３μｍとした。ＪＴＥ領域２の幅Ｗ１を、７μｍ、１５μｍ、２３μｍ、３１μｍ、３９μｍおよび４７μｍと変化させることで、ＪＴＥ領域２の幅Ｗ１をドリフト領域１２の厚みＴで除した比（百分率表記）を約３０％、約６５％、１００％、約１３５％、約１７０％および約２０４％とした。ウェル領域１３の不純物濃度を５×１０16ｃｍ-3とした。ウェル領域１３の厚みを０．９μｍとした。ＪＴＥ領域２およびガードリング部の各々のドーズ量を１．３５×１０13ｃｍ-2とした。ＪＴＥ領域２およびガードリング部の各々の厚みを０．７μｍとした。
【０１１９】
ＪＴＥ領域２の幅Ｗ１が７μｍ、１５μｍ、２３μｍ、３１μｍ、３９μｍおよび４７μｍの場合におけるガードリング部の本数を、それぞれ１０本、９本、８本、７本、６本、５本とした。ガードリング部の各々の幅を５μｍとした。ＪＴＥ領域２と最内周のガードリング部３ａとの間隔ｄ１および隣接するガードリング部同士の間隔ｄ２を５μｍとした。
【０１２０】
上記６種類のＭＯＳＦＥＴのモデルの電界強度分布を計算した。ウェル領域１３の角部（位置Ａ）の電界強度と、ウェル領域１３とＪＴＥ領域２の角部との接点（位置Ｂ）の電界強度と、ＭＯＳＦＥＴの終端領域ＯＲにおけるＪＴＥ領域２の外周側の角部（位置Ｃ）の電界強度と、最外周のガードリング部の外周側の角部（位置Ｄ）における電界強度とを計算し、各位置における電界強度を見積もった。電界強度分布計算におけるドレイン電圧を２．２ｋＶとした。
【０１２１】
図１７を参照して、電界強度のＪＴＥ２の幅Ｗ１をドリフト領域１２の厚みＴで除した比（百分率表示）依存性について説明する。位置Ｂにおける電界強度（図１７のＥbody/jte）は、ＪＴＥ２の幅Ｗ１をドリフト領域１２の厚みＴで除した比が約３０％において高い値を示すが、当該比が３０％よりも大きくなると、位置Ｂにおける電界強度が低くなる。また当該比が２０４％の場合、位置Ｄにおける電界強度（図１７のＥgr端）は高い値を示すが、当該比が２０４％より小さくなると、位置Ｄにおける電界強度は小さくなる。つまり、当該比が３０％より大きく２０４％より小さい場合において、すべての位置における電界強度が小さくなることが確認された。
【０１２２】
また電界強度のＪＴＥ２の幅Ｗ１をドリフト領域１２の厚みＴで除した比が６５％以上１７０％以下の場合において、位置Ａにおける電界強度（図１７のＥpn）が、位置Ａにおける電界強度以外の電界強度（図１７のＥbody/jte、Ｅjte端およびＥgr端）よりも高くなることが確認された。
【０１２３】
次に、実施の形態の図１に示したような構造を有し、ＪＴＥ領域２の幅Ｗ１をドリフト領域１２の厚みＴで除した比を変化させた８種類のＭＯＳＦＥＴのモデルを準備した。ドリフト領域１２の不純物濃度を３．０×１０15ｃｍ-3とした。ドリフト領域の厚みＴを３０μｍとした。ＪＴＥ領域２の幅Ｗ１を、７μｍ、１５μｍ、２３μｍ、３１μｍ、３９μｍ、４７μｍ、５５μｍおよび８１μｍと変化させることで、ＪＴＥ領域２の幅Ｗ１をドリフト領域１２の厚みＴ除した比（百分率表記）を約４７％、約５０％、７７％、約１０３％、約１３０％、約１５７％、約１８３％および約２３７％とした。ウェル領域１３の不純物濃度を５×１０16ｃｍ-3とした。ウェル領域１３の厚みを０．９μｍとした。ＪＴＥ領域２およびガードリング部の各々のドーズ量を１．３５×１０13ｃｍ-2とした。ＪＴＥ領域２およびガードリング部の各々の厚みを０．７μｍとした。
【０１２４】
ＪＴＥ領域２の幅Ｗ１が７μｍ、１５μｍ、２３μｍ、３１μｍ、３９μｍ、４７μｍ、５５μｍおよび８１μｍの場合におけるガードリング部の本数を、それぞれ１６本、１５本、１４本、１３本、１２本、１１本、１０本、９本、８本とした。ガードリング部の各々の幅を５μｍとした。ＪＴＥ領域２と最内周のガードリング部３ａとの間隔ｄ１および隣接するガードリング部同士の間隔ｄ２を５μｍとした。
【０１２５】
上記８種類のＭＯＳＦＥＴのモデルの電界強度分布を計算した。ウェル領域１３の角部（位置Ａ）の電界強度と、ウェル領域１３とＪＴＥ領域２の角部との接点（位置Ｂ）の電界強度と、ＭＯＳＦＥＴの終端領域ＯＲにおけるＪＴＥ領域２の外周側の角部（位置Ｃ）の電界強度と、最外周のガードリング部の外周側の角部（位置Ｄ）における電界強度とを計算し、各位置における電界強度を見積もった。電界強度分布計算におけるドレイン電圧を３．３ｋＶとした。
【０１２６】
図１８を参照して、電界強度のＪＴＥ２の幅Ｗ１をドリフト領域１２の厚みＴで除した比（百分率表示）依存性について説明する。位置Ｂにおける電界強度（図１７のＥbody/jte）は、ＪＴＥ２の幅Ｗ１をドリフト領域１２の厚みＴで除した比が約４７％において高い値を示すが、当該比が５０％以上になると、位置Ｂにおける電界強度が低くなる。また当該比が２３７％の場合、位置Ｄにおける電界強度（図１７のＥgr端）は高い値を示すが、当該比が１８３％以下になると、位置Ｄにおける電界強度は小さくなる。つまり、当該比が５０％以上１８３％以下の場合において、すべての位置における電界強度が小さくなることが確認された。
【０１２７】
また電界強度のＪＴＥ２の幅Ｗ１をドリフト領域１２の厚みＴで除した比が１０３％以上１８３％以下の場合において、位置Ａにおける電界強度（図１７のＥpn）が、位置Ａにおける電界強度以外の電界強度（図１７のＥbody/jte、Ｅjte端およびＥgr端）以上になることが確認された。
【０１２８】
以上の結果より、電界強度のＪＴＥ２の幅Ｗ１をドリフト領域１２の厚みＴで除した比が、５０％以上１８３％以下であることが好ましく、１０３％以上１８３％以下がより好ましく、６５％以上１７０％以下であることが好ましいことが確認された。
【実施例２】
【０１２９】
本実施例では、ガードリング部の本数を変化させた場合における電界強度の変化を調査した。
【０１３０】
まず、実施の形態の図１に示したような構造を有し、ＪＴＥ領域２の幅Ｗ１をドリフト領域１２の厚みＴで除した比を約６５％で固定し、かつガードリング部の本数を変化させた６種類のＭＯＳＦＥＴのモデルを準備した。ガードリング部の本数を２本、３本、６本、９本、１２本、１５本とした。ドリフト領域１２の不純物濃度を４．５×１０15ｃｍ-3とした。ドリフト領域１２の厚みＴを２３μｍとした。ウェル領域１３の不純物濃度を５×１０16ｃｍ-3とした。ウェル領域１３の厚みを０．９μｍとした。ＪＴＥ領域２およびガードリング部の各々のドーズ量を１．３５×１０13ｃｍ-2とした。ＪＴＥ領域２およびガードリング部の各々の厚みを０．７μｍとした。ガードリング部の各々の幅を５μｍとした。ＪＴＥ領域２と最内周のガードリング部３ａとの間隔ｄ１および隣接するガードリング部同士の間隔ｄ２を５μｍとした。
【０１３１】
上記６種類のＭＯＳＦＥＴのモデルの電界強度分布を計算した。ウェル領域１３の角部（位置Ａ）の電界強度と、ウェル領域１３とＪＴＥ領域２の角部との接点（位置Ｂ）の電界強度と、ＭＯＳＦＥＴの終端領域ＯＲにおけるＪＴＥ領域２の外周側の角部（位置Ｃ）の電界強度と、最外周のガードリング部の外周側の角部（位置Ｄ）における電界強度とを計算し、各位置における電界強度を見積もった。電界強度分布計算におけるドレイン電圧を２．２ｋＶとした。
【０１３２】
図１９を参照して、電界強度のガードリング本数（ＧＲ本数）依存性について説明する。なお、ガードリング部が２本のＭＯＳＦＥＴに関しては、位置Ｂにおける電界強度のみの結果を示す。ガードリング部の本数が２本の場合、位置Ｂにおける電界強度（図１９のＥbody/jte）は３ＭＶ／ｃｍ超と高い値を示すが、ガードリング部の本数が３本以上になると、位置Ｂにおける電界強度が急激に低減する。またガードリング部の本数が６本以上になると、位置Ｂにおける電界強度がさらに低減する。さらにガードリング部の本数が６本以上１５本以下であれば、位置Ａにおける電界強度（図１９のＥpn）が、位置Ａにおける電界強度以外の電界強度（図１９のＥbody/jte、Ｅjte端およびＥgr端）よりも高くなることが確認された。
【０１３３】
次に、実施の形態の図１に示したような構造を有し、ＪＴＥ領域２の幅Ｗ１をドリフト領域１２の厚みＴで除した比を約５０％で固定し、かつガードリング部の本数を変化させた６種類のＭＯＳＦＥＴのモデルを準備した。ガードリング部の本数を２本、３本、６本、９本、１２本、１５本とした。ドリフト領域１２の不純物濃度を３．０×１０15ｃｍ-3とした。ドリフト領域の厚みＴを３０μｍとした。ウェル領域１３の不純物濃度を５×１０16ｃｍ-3とした。ウェル領域１３の厚みを０．９μｍとした。ＪＴＥ領域２およびガードリング部の各々のドーズ量を１．３５×１０13ｃｍ-2とした。ＪＴＥ領域２およびガードリング部の各々の厚みを０．７μｍとした。ガードリング部の各々の幅を５μｍとした。ＪＴＥ領域２と最内周のガードリング部３ａとの間隔ｄ１および隣接するガードリング部同士の間隔ｄ２を５μｍとした。
【０１３４】
上記６種類のＭＯＳＦＥＴのモデルの電界強度分布を計算した。ウェル領域１３の角部（位置Ａ）の電界強度と、ウェル領域１３とＪＴＥ領域２の角部との接点（位置Ｂ）の電界強度と、ＭＯＳＦＥＴの終端領域ＯＲにおけるＪＴＥ領域２の外周側の角部（位置Ｃ）の電界強度と、最外周のガードリング部の外周側の角部（位置Ｄ）における電界強度とを計算し、各位置における電界強度を見積もった。電界強度分布計算におけるドレイン電圧を３．３ｋＶとした。
【０１３５】
図２０を参照して、電界強度のガードリング本数（ＧＲ本数）依存性について説明する。なお、ガードリング部が２本のＭＯＳＦＥＴに関しては、位置Ｂにおける電界強度のみの結果を示す。ガードリング部の本数が２本の場合、位置Ｂにおける電界強度（図２０のＥbody/jte）は３ＭＶ／ｃｍ超と高い値を示すが、ガードリング部の本数が３本以上になると、位置Ｂにおける電界強度が急激に低減する。またガードリング部の本数が６本以上になると、位置Ｂにおける電界強度がさらに低減する。さらにガードリング部の本数が１２本以上になると、位置Ｂにおける電界強度がさらに低減する。ガードリング部の本数が１２本以上１５本以下であれば、位置Ａにおける電界強度（図２０のＥpn）が、位置Ａにおける電界強度以外の電界強度（図２０のＥbody/jte、Ｅjte端およびＥgr端）よりも高くなることが確認された。
【０１３６】
以上の結果より、ガードリング部の本数は、３本以上１５本以下であることが好ましく、６本以上１５本以下であることがより好ましく、１２本以上１５本以下であればさらに好ましいことが確認された。
【実施例３】
【０１３７】
本実施例では、第２の電界緩和領域３（ガードリング部）を有しないＭＯＳＦＥＴの電界強度分布を調査した。まず、ガードリング部を有さず、ＪＴＥ領域２の幅Ｗ１を変化させた６種類のＭＯＳＦＥＴのモデルを準備した。ドリフト領域１２の不純物濃度を４．５×１０15ｃｍ-3とした。ドリフト領域の厚みＴを２３μｍとした。ウェル領域１３の不純物濃度を５×１０16ｃｍ-3とした。ウェル領域１３の厚みを０．９μｍとした。ＪＴＥ領域２のドーズ量を１．３５×１０13ｃｍ-2とした。ＪＴＥ領域２の厚みを０．７μｍとした。ＪＴＥ領域２の幅Ｗ１を７μｍ、１５μｍ、２３μｍ、３１μｍ、３９μｍおよび４７μｍとした。
【０１３８】
上記６種類のＭＯＳＦＥＴのモデルの電界強度分布を計算した。ウェル領域１３の角部（位置Ａ）の電界強度と、ウェル領域１３とＪＴＥ領域２の角部との接点（位置Ｂ）の電界強度と、ＭＯＳＦＥＴの終端領域ＯＲにおけるＪＴＥ領域２の外周側の角部（位置Ｃ）の電界強度とを計算し、各位置における電界強度を見積もった。電界強度分布計算におけるドレイン電圧を２．２ｋＶとした。
【０１３９】
図２１を参照して、電界強度のＪＴＥ領域２の幅Ｗ１依存性について説明する。ＪＴＥ領域２の幅Ｗ１が１５μｍ以上５５μｍ以下の領域において、位置Ａにおける電界強度（図２１のＥpn）が、位置Ｃにおけるの電界強度（図２１のＥjte端）よりも高くなることが確認された。また、ＪＴＥ領域２の幅Ｗ１が１５μｍ以上５５μｍ以下の領域において、位置Ｃにおける電界強度（図２１のＥjte端）は２．７ＭＶ／ｃｍ超と高い値を示す。一方、図１７を参照すると、ガードリング部を有するＭＯＳＦＥＴの位置Ｃにおける電界強度（図２１のＥjte端）は２．４ＭＶ／ｃｍ未満である。つまり、ガードリング部を有するＭＯＳＦＥＴ
はガードリング部を有しないＭＯＳＦＥＴよりも位置Ｃにおける電界強度を低減可能であることが確認された。
【実施例４】
【０１４０】
本実施例では、複数のガードリング部の各々の幅を変化させた場合における電界強度分布を調査した。まず、比較例として、ＪＴＥ領域２と、複数のガードリング部を有し、複数のガードリング部の各々の幅が一定である構造を有するＭＯＳＦＥＴを準備した。具体的には、比較例として、図３の構造を有するＭＯＳＦＥＴを準備した。図２２に係るＭＯＳＦＥＴのＪＴＥ領域２の幅Ｗ１を１５μｍとした。第２の電界緩和領域３は９本のガードリング部を含んでいた。各ガードリング部の幅を５μｍとした。ＪＴＥ領域２と最内周のガードリング部の間隔ｄ１を３μｍとした。隣接するガードリング部の間隔ｄ２を３μｍとした。
【０１４１】
一方、本発明例として、ＪＴＥ領域２と、複数のガードリング部を有し、複数のガードリング部の各々の幅が、炭化珪素基板１０の中心から外周に向かって小さくなる構造を有するＭＯＳＦＥＴを準備した。具体的には、本発明例として、図４の構造を有するＭＯＳＦＥＴを準備した。図２３に係るＭＯＳＦＥＴのＪＴＥ領域２の幅Ｗ１を１５μｍとした。第２の電界緩和領域３は７本のガードリング部を含んでいた。ガードリング部の幅を、内周側から外周側に向かって、１０μｍ、８μｍ、８μｍ、６μｍ、５μｍ、５μｍ、５μｍとした。図２４に係るＭＯＳＦＥＴのＪＴＥ領域２の幅Ｗ１を２０μｍとした。第２の電界緩和領域３は６本のガードリング部を含んでいた。ガードリング部の幅を、内周側から外周側に向かって、１５μｍ、１０μｍ、５μｍ、５μｍ、５μｍ、５μｍとした。図２５に係るＭＯＳＦＥＴのＪＴＥ領域２の幅Ｗ１を２０μｍとした。第２の電界緩和領域３は６本のガードリング部を含んでいた。ガードリング部の幅を、内周側から外周側に向かって、１５μｍ、１２μｍ、８μｍ、５μｍ、５μｍ、５μｍとした。なお、ＪＴＥ領域２と第２の電界緩和領域３との間隔ｄ１を３μｍとした。隣接するガードリング部の間隔ｄ２を３μｍとした。
【０１４２】
次に、比較例および本発明例の電界強度分布のシミュレーションを実施した。電界強度分布結果を図２２〜図２５に示す。なお、図２２〜図２５において同じ種類のハッチングは、同じ程度の電界強度を有することを示している。
【０１４３】
図２２は比較例の電界強度分布であり、図２３〜図２５は本発明例の電界強度分布である。横軸の数字は、炭化珪素基板１０の第１の主面１０ａに平行な方向の位置を示し、縦軸の数字は、第１の主面１０ａの法線方向の位置を示す。縦軸および横軸の数字の単位はμｍである。
【０１４４】
図２２を参照して、比較例のＪＴＥ領域２と第２の電界緩和領域３との境界付近（図中の領域Ｒ）において等電界線が急激に変化している。たとえば、第１の主面１０ａから８μｍ離れた位置において、炭化珪素基板１０の中心から外周に向かう方向（図２２における右方向）に向かって、電界強度が急減に減少している。一方、図２３〜図２５を参照すると、本発明例の第１の電界緩和領域２と第２の電界緩和領域３との境界付近（図中の領域Ｒ）において等電界線が緩やかに変化している。たとえば、第１の主面１０ａから８μｍ離れた位置において、炭化珪素基板１０の中心から外周に向かう方向（図２３〜図２５における右方向）に向かって、電界強度が緩やかに減少している。
【０１４５】
以上の結果により、複数のガードリング部の各々の幅が、炭化珪素基板１０の中心から外周に向かって小さくなる構造を有するＭＯＳＦＥＴは、複数のガードリング部の各々の幅が同じである構造を有するＭＯＳＦＥＴと比べて、炭化珪素基板１０の中心から外周に向かう方向における等電界線の変化が緩やかになることが確認された。なお、等電界線の変化が緩やかなＭＯＳＦＥＴは、等電界線の変化が急激なＭＯＳＦＥＴよりも、繰り返し電圧を印加する場合における耐圧寿命（信頼性）を向上することができる。
【０１４６】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４７】
１  ＭＯＳＦＥＴ、２  第１の電界緩和領域（ＪＴＥ領域）、２ｂ  第１のｐ型領域、２ｃ  第２のｐ型領域、３  第２の電界緩和領域、３ａ〜３ｉ，３ａ〜３ｇ，３ａ〜３ｂ，３ａ，３ｉ  ガードリング部、４  ショットキー電極（電極）、４ａ  第１の領域、４ｂ  第２の領域、４ｃ  外周、７  半導体素子、１０  炭化珪素基板、１０ａ  第１の主面、１０ｂ  第２の主面、１０ｃ  端部、１１  ｎ+基板、１２，２１２  ドリフト領域、１３，２１３  ウェル領域、１４  ソース領域、１５  絶縁膜、１５ａ  ゲート絶縁膜部、１５ｂ  絶縁膜部、１６  ソース電極、１７  ｐ型領域、１８，２０２  ｐ+領域、２０  ドレイン電極、２７，２２７  ゲート電極、３０  オーミック電極、４０，５０  裏面保護電極、６０，６５  パッド電極、７０  保護膜、７１，２２１  層間絶縁膜、２０８  エミッタコンタクト電極、２１１  コレクタ層、２１２  ドリフト層、２１４  エミッタ領域、２１５  ゲート絶縁膜、２１９  エミッタ配線、２３０  コレクタ電極、２４０  コレクタ配線、Ａ，Ｂ，Ｃ，Ｄ  位置、ＣＨ  チャネル領域、ＩＲ  素子領域、ＯＲ  終端領域、Ｔ  厚み、Ｗ１〜Ｗ１０  幅、ｄ１，ｄ２  間隔。
【図１】
2014138048.tif 000003
【図２】
2014138048.tif 000004
【図３】
2014138048.tif 000005
【図４】
2014138048.tif 000006
【図５】
2014138048.tif 000007
【図６】
2014138048.tif 000008
【図７】
2014138048.tif 000009
【図８】
2014138048.tif 000010
【図９】
2014138048.tif 000011
【図１０】
2014138048.tif 000012
【図１１】
2014138048.tif 000013
【図１２】
2014138048.tif 000014
【図１３】
2014138048.tif 000015
【図１４】
2014138048.tif 000016
【図１５】
2014138048.tif 000017
【図１６】
2014138048.tif 000018
【図１７】
2014138048.tif 000019
【図１８】
2014138048.tif 000020
【図１９】
2014138048.tif 000021
【図２０】
2014138048.tif 000022
【図２１】
2014138048.tif 000023
【図２２】
2014138048.tif 000024
【図２３】
2014138048.tif 000025
【図２４】
2014138048.tif 000026
【図２５】
2014138048.tif 000027