(57)【要約】【課題】液晶表示装置の表示部において、単位画素の開口率を向上させつつ、単位画素に対応するデッドスペースを低減させる。【解決手段】複数の単位画素で、アンプ回路部を共有することにより、単位画素に対応するアンプ回路部の面積を低減させ、単位画素の開口率を高める。また、より多くの単位画素で同一のアンプ回路部を共有することで、受光感度を高めても、単位画素に対応する光センサ回路の面積の増大を防ぐ。更に、単位画素の開口率を高めることで、液晶表示装置におけるバックライトの消費電力を下げる。【選択図】図１
2014006518.tif 000002
【特許請求の範囲】
【請求項１】
液晶素子を含む複数の画素と、
第１のトランジスタ及び第２のトランジスタを含むアンプ回路と、
非単結晶半導体層を含む複数の受光素子と、
各前記受光素子に対して設ける第３のトランジスタと、を有し、
前記第１のトランジスタの一方の端子と、前記第２のトランジスタのゲート端子と、ノードとは、電気的に接続され、
各前記第３のトランジスタの一方の端子と、前記ノードとは、電気的に接続され、
前記アンプ回路は、４個以上２０個以下の前記画素に対して１個設ける
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記非単結晶半導体層は、アモルファスシリコン層である
ことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記トランジスタの半導体層として、酸化物半導体材料を用いる
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記アンプ回路は、一方の端子が前記第２のトランジスタの一方の端子と電気的に接続され、他方の端子が出力信号線と電気的に接続される第４のトランジスタを含む
ことを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記画素は、前記第１乃至第４のトランジスタと同一基板上に形成される第５のトランジスタと、保持容量とを有する
ことを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記半導体装置は、透過型液晶表示領域を有する
ことを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記半導体装置は、反射型液晶表示領域を有する
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置に関する。特に、受光素子の半導体層として非単結晶半導体層を用いる半導体装置に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、光センサ回路を表示装置の表示部内に組み込むことによって構成される光検出方式のタッチセンサについての提案が各種なされている。一般的に、光センサ回路は、単位画素又は３個のサブ画素（ＲＧＢ）に対応して、１個配置される。光センサ回路は、受光素子等で構成される受光部と、受光部からの受光信号を増幅して検出信号を出力するアンプ回路部とにより構成される。
【０００４】
限られたマスク数で光センサ回路１１を形成する場合、即ち同一平面上に光センサ回路１１を形成する場合、光センサ回路１１内に占めるアンプ回路部１２の面積は、受光部１３の面積に比べて小さくなる。従って、図８（Ａ）に示すように、面積の差により、表示部内にはデッドスペース１４が生じる。
【０００５】
また、光センサ回路１１の受光感度を高めるために、受光部１３の面積を広げると、表示部内における光センサ回路１１の面積は更に広がる。
【０００６】
特許文献１では、光センサ回路１１内に占めるアンプ回路部１２と受光部１３との面積の差により生じるデッドスペース１４をなくすために、デッドスペース１４の面積の半分だけ、単位画素１５の面積を狭くしている。（図８（Ｂ）参照。）
【０００７】
また、特許文献２では、受光素子に用いられる半導体層として、フォトダイオードを用いている。当該フォトダイオードは、微結晶シリコンのｐ層、アモルファスシリコンのｉ層、微結晶シリコンのｎ層の３層を積層した構造を有している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２７１３０８号公報
【特許文献２】特開２０１１−２１０２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
できるだけマスク数を低減させ、工程の簡略化を図りながら光センサ回路を表示部内に組み込む場合、アンプ回路部と受光部とを積層することが難しいため、アンプ回路部と受光部との面積の差による影響は無視できない。光センサ回路内においてアンプ回路部と受光部との面積の差が大きい程、表示部内におけるデッドスペースが広くなり、単位画素に対応する光センサ回路の面積が増大する。
【００１０】
特許文献１に示すように、デッドスペースを埋めるために単位画素の面積を狭くすれば、開口率が低下する。
【００１１】
開口率を高め、且つ単位画素に対応する光センサ回路の面積を低減させることは非常に困難である。
【００１２】
また、受光素子としてフォトダイオードを使用する場合、Ｉ層、Ｐ層、Ｎ層の３層を作製する必要があり、工程数が増大する。その結果、製造コストが増大するという問題がある。
【００１３】
上述の問題を鑑みて、単位画素の開口率を向上させつつ、単位画素に対応するデッドスペースを低減させることを課題の一つとする。
【００１４】
また、消費電力を低減させることを課題の一つとする。
【００１５】
また、製造コストの増大を防止することを課題の一つとする。
【課題を解決するための手段】
【００１６】
１個のアンプ回路部を複数の単位画素で共有することにより、工程の簡略化を図りつつ単位画素に対応するアンプ回路部の面積を低減させる。また、受光感度を高めるために受光部の面積を増大させる場合、より多くの単位画素でアンプ回路部を共有することで、単位画素に対応する光センサ回路の面積の増大を防ぐ。
【００１７】
本明細書で開示する本発明の一態様は、液晶素子を含む複数の画素と、第１のトランジスタ及び第２のトランジスタを含むアンプ回路と、非単結晶半導体層を含む複数の受光素子と、各受光素子に対して設ける第３のトランジスタと、を有し、第１のトランジスタの一方の端子と、第２のトランジスタのゲート端子と、ノードとは、電気的に接続され、各第３のトランジスタの一方の端子と、ノードとは、電気的に接続され、アンプ回路は、４個以上２０個以下の画素に対して１個設けることを特徴とする半導体装置である。
【００１８】
上記において、非単結晶半導体層は、アモルファスシリコン層であることが好ましい。特に、受光することで生成される光電流の値が暗電流の値の１００倍以上を有するアモルファスシリコン層であることが好ましい。
【００１９】
上記において、トランジスタの半導体層として、酸化物半導体材料を用いてもよい。
【００２０】
上記において、アンプ回路は、一方の端子が第２のトランジスタの一方の端子と電気的に接続され、他方の端子が出力信号線と電気的に接続される第４のトランジスタを含んでいてもよい。
【００２１】
上記において、画素は、液晶素子の他に、第１乃至第４のトランジスタと同一基板上に形成される第５のトランジスタと、保持容量とを含んでいても良い。
【００２２】
上記において、半導体装置は、透過型液晶表示領域を有していてもよい。
【００２３】
上記において、半導体装置は、反射型液晶表示領域を有していてもよい。
【００２４】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、説明を分かりやすくするために、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２５】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【発明の効果】
【００２６】
１個のアンプ回路部を複数の単位画素で共有することにより、単位画素に対応するアンプ回路部の面積を低減させ、単位画素の開口率を高めることができる。また、より多くの単位画素で同一のアンプ回路部を共有することで、受光感度を高めても、単位画素に対応する光センサ回路の面積の増大を防ぐことができる。更に、単位画素の開口率を高めることで、液晶表示装置におけるバックライトの消費電力を下げることができる。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１に係わる半導体装置を説明する図。
【図２】実施の形態１に係わる光センサ回路の駆動を示すタイミングチャート。
【図３】本発明の一態様を示す半導体装置を説明する図。
【図４】本発明の一態様を示す半導体装置の断面図。
【図５】本発明の一態様を示す半導体装置の断面図。
【図６】本発明の一態様を示す電気機器の一例を説明する図。
【図７】本発明の一態様を示す半導体装置の断面図。
【図８】従来例の半導体装置を説明する図。
【発明を実施するための形態】
【００２８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
本実施の形態では、１個のアンプ回路部を複数の単位画素で共有することにより、単位画素に対応する光センサ回路の面積を低減させた半導体装置について説明する。表示部内におけるデッドスペースを低減させることで、結果的に単位画素の開口率を高められる。
【００３０】
図１は、本発明の一態様に係る半導体装置における表示部の一部を示している。なお、図１に示す回路構成は、一例であり、該構成に限定されない。
【００３１】
表示部１００は、画素回路１０１と、光センサ回路１０２と、を有する。画素回路１０１には、８個の単位画素１０４が含まれている。光センサ回路１０２には、アンプ回路部１０３と、受光部１０５が含まれている。
【００３２】
なお、本実施の形態では、１個のアンプ回路部１０３を、８個の単位画素１０４で共有する例を示しているが該構成に限定されない。本発明の一態様によれば、１個のアンプ回路部１０３で、４個以上２０個以下の単位画素１０４を共有することができる。
【００３３】
また、本実施の形態では、１個のアンプ回路部１０３を、４個の受光素子１０６で共有する例を示しているが該構成に限定されない。但し、１個のアンプ回路部１０３を共有する受光素子１０６の個数は、単位画素１０４の個数よりも少ないことが好ましい。
【００３４】
また、表示部１００は、電源線（ＶＤＤ）２０１、グランド線（ＧＮＤ）２０２、リセット信号線（ＲＳＴ）２０３、選択信号線（ＳＥＬ）２０４、信号線（ＴＲＦ１）２０５、信号線（ＴＲＦ２）２０６、信号線（ＴＲＦ３）２０７、信号線（ＴＲＦ４）２０８、グランド線（ＧＮＤ）２０９、フォトセンサ出力信号線（ＯＵＴ）２１０、走査線２１１（２１１Ａ及び２１１Ｂ）、信号線２１２（２１２Ａ、２１２Ｂ、２１２Ｃ、及び２１２Ｄ）、グランド線２１３（２１３Ａ及び２１３Ｂ）を有する。
【００３５】
ノード２１４は、フローティングディフュージョン（ＦＤ）ノードである。ノード２１４を介して、４個の受光素子１０６及び４個の転送トランジスタ１０７が、１個のアンプ回路部１０３を共有している。
【００３６】
受光部１０５には、４個の受光素子１０６と、４個の転送トランジスタ１０７とが含まれている。なお、本実施の形態では、転送トランジスタ１個に対して、受光素子１個が設けられている例を示しているが、該構成に限定されない。
【００３７】
受光素子１０６は、一対の電極と、一対の電極に挟持される半導体層とから構成される。半導体層としては、非単結晶半導体層が用いられる。非単結晶半導体層は、受光することで抵抗を変化させる抵抗層として機能する。従って、非単結晶半導体層に一定期間内に照射された光の量を検知することが可能となる。非単結晶半導体層として、非単結晶シリコン層を用いる事が好ましく、さらに好ましくはアモルファスシリコン層を用いる事が好ましい。受光することで生成される光電流の値が暗電流の値の１００倍以上を有するアモルファスシリコン層であることが好ましい。ｉ型アモルファスシリコン層を用いる事が特に好ましい。
【００３８】
転送トランジスタ１０７は、ノード２１４に蓄積される電荷量を変化させるトランジスタとして機能する。本実施の形態においては、信号線（ＴＲＦ１）２０５、信号線（ＴＲＦ２）２０６、信号線（ＴＲＦ３）２０７、信号線（ＴＲＦ４）２０８のそれぞれの電位、即ち転送トランジスタ１０７のゲートの電位を、”Ｌ”から”Ｈ”に切り替えると、ノード２１４に、各受光素子１０６に一定期間内に照射された光の量に応じて負の電荷が蓄積されていく。
【００３９】
アンプ回路部１０３には、リセットトランジスタ１０８と、増幅トランジスタ１０９と、選択トランジスタ１１０とが含まれている。
【００４０】
リセットトランジスタ１０８は、ノード２１４の電位を、一定期間毎にリセットする（一定電位に戻す）トランジスタとして機能する。リセットトランジスタ１０８のゲートの電位を、”Ｌ”から”Ｈ”に切り替えると、ノード２１４の電位は、”Ｌ”から”Ｈ”に切り替わる。
【００４１】
増幅トランジスタ１０９は、ノード２１４に蓄積された電荷に応じた電位を増幅するトランジスタとして機能する。
【００４２】
選択トランジスタ１１０は、光センサ回路１０２の出力を制御するトランジスタとして機能する。増幅トランジスタ１０９によって増幅された電位を、出力信号に変換し、フォトセンサ出力信号線（ＯＵＴ）２１０へと出力する。フォトセンサ出力信号線（ＯＵＴ）２１０が”Ｌ”から”Ｈ”に切り替わる時、出力信号が読み出される。
【００４３】
単位画素１０４には、トランジスタ１１１と、液晶素子１１２と、保持容量１１３とが含まれている。
【００４４】
トランジスタ１１１は、保持容量１１３への電荷の注入もしくは保持容量１１３からの電荷の排出を制御する機能を有する。
【００４５】
保持容量１１３は、液晶素子１１２に印加する電圧に相当する電荷を保持する機能を有する。液晶素子１１２に電圧を印加することで偏光方向が変化する。偏光方向の変化を利用して、液晶素子１１２を透過する光の明暗（階調）を作ることで、液晶素子１１２は表示素子として機能しうる。液晶素子１１２を透過する光には、外光（太陽光または照明光）を利用して半導体装置の表面から照射される光を用いる。
【００４６】
液晶素子１１２は、一対の端子と、該一対の端子の間の液晶層を含む素子である。液晶素子１１２の液晶層としては、特に限定されず、公知の液晶材料（代表的には、ネマチック液晶材料やコレステリック液晶材料）を用いれば良い。例えば、高分子分散型液晶（ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）、高分子分散液晶、ポリマー分散型液晶ともいう）又は高分子ネットワーク型液晶（ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ））を液晶層に用いて、液晶による光の散乱光を利用して白表示（明表示）を行ってもよい。ＰＤＬＣやＰＮＬＣを液晶層に用いると、偏光板を必要とせず、紙面に近い表示が実現でき、使用者の目に優しく、疲労感を低減させることができる。
【００４７】
なお、上述したトランジスタに用いる半導体層として、酸化物半導体層を用いることもできる。受光素子１０６に光が照射されることにより生成された電荷を、長時間保持するためには、受光素子１０６と電気的に接続される転送トランジスタ１０７を、オフ電流が極めて低いトランジスタで構成することが好ましい。半導体層として酸化物半導体材料を用いることで光センサ回路１０２の性能を高めることができる。
【００４８】
リセットトランジスタ１０８のソース又はドレインの一方と、増幅トランジスタ１０９のゲートと、ノード２１４とは電気的に接続されている。また、選択トランジスタ１１０のソース又はドレインの一方と、増幅トランジスタ１０９のソース又はドレインの一方とは電気的に接続されている。増幅トランジスタ１０９のソース又はドレインの他方は電源線２０１（ＶＤＤ）と電気的に接続されている。選択トランジスタ１１０のソース又はドレインの他方はフォトセンサ出力信号線（ＯＵＴ）２１０と電気的に接続されている。
【００４９】
リセットトランジスタ１０８のソース又はドレインの他方は電源線（ＶＤＤ）２０１と電気的に接続されている。リセットトランジスタ１０８のゲートは、リセット信号線（ＲＳＴ）２０３と電気的に接続されている。選択トランジスタ１１０のゲートは、選択信号線（ＳＥＬ）２０４と電気的に接続されている。
【００５０】
４個の各転送トランジスタ１０７のソース又はドレインの一方と、ノード２１４とは電気的に接続されている。また、４個の各転送トランジスタ１０７のソース又はドレインの他方と、４個の各受光素子１０６の一方の電極とは電気的に接続されている。４個の各受光素子１０６の他方の電極は、グランド線（ＧＮＤ）２０２又は２０９と電気的に接続されている。
【００５１】
４個の各転送トランジスタ１０７のゲートは、それぞれ信号線（ＴＲＦ１）２０５、信号線（ＴＲＦ２）２０６、信号線（ＴＲＦ３）２０７、信号線（ＴＲＦ４）２０８と電気的に接続されている。
【００５２】
トランジスタ１１１のゲートは、走査線２１１を介して表示素子駆動回路（図示せず）に電気的に接続されている。トランジスタ１１１のソース又はドレインの一方は、信号線２１２を介して、表示素子駆動回路（図示せず）に電気的に接続されている。トランジスタ１１１のソース又はドレインの他方は、保持容量１１３の一方の端子及び液晶素子１１２の一方の端子に電気的に接続されている。保持容量１１３の他方の端子、及び液晶素子１１２の他方の端子は、グランド線２１３に電気的に接続され、一定の電位に保たれている。
【００５３】
なお電源線（ＶＤＤ）２０１に入力される電位”Ｈ”を高レベル電源電位ＶＤＤとして表すものとする。また、グランド線（ＧＮＤ）２０２、２０９に入力される電位”Ｌ”を低レベル電源電位ＶＳＳとして表すものとする。なお本明細書では、低レベル電源電位ＶＳＳとして接地電位ＧＮＤ（０Ｖ）が用いられるが、これに限定されない。高レベル電源電位ＶＤＤより低い電位であれば、低レベル電源電位ＶＳＳとして用いることができる。
【００５４】
図３は、単位画素３１５、光センサ回路３１１、受光部３１３、アンプ回路部３１２を、模式的に示した図である。図３、図８（Ａ）、図８（Ｂ）は、全て同一面積における比較である。長辺方向が、（ｂ＋ｃ＋ｄ）、短辺方向が３ａとしている。
【００５５】
図８（Ａ）では、２ａ×ｃのデッドスペース１４が生じている。図８（Ｂ）では、デッドスペースを無くしたため、ａ×ｃだけ、単位画素１５の面積が縮小している。図３における単位画素３１５の面積は、３ａ×（ｂ＋ｃ）、図８（Ａ）における単位画素１５の面積は、３ａ×ｂ、図８（Ｂ）における単位画素１５の面積は、２ａ×ｂ＋｛ａ×（ｂ−ｃ）｝となり、図３は、図８（Ｂ）よりも単位画素の面積を広げられていることがわかる。
【００５６】
図８（Ｂ）では、１個の画素に対応するアンプ回路部１２の面積は、ａ×（ｂ＋ｃ）である。一方、図３では、ある１個の画素とその１個の画素に隣接する３個の画素、即ち合計４個の画素が１個のアンプ回路部３１２を共有することによって、１個の画素に対応するアンプ回路部３１２の面積は、１／４｛ａ×（ｂ＋ｃ）｝となっていることがわかる。
【００５７】
本発明の一態様によれば、１個のアンプ回路部を複数の単位画素で共有することにより、図８（Ａ）のように表示部内におけるデッドスペース１４の面積を増大させず、図８（Ｂ）のように単位画素１５の面積を低減させることなく、単位画素に対応するアンプ回路部の面積を低減させ、単位画素の開口率を高めることができる。また、受光部の面積が増えても、より多くの単位画素で、アンプ回路部を共有することにより、単位画素に対応する光センサ回路の面積の増大を防ぐことができる。従って、受光素子の半導体層として受光感度を稼ぐためには、ｐ層、ｉ層、ｎ層の３層を積層した構造の受光素子よりも光センサ回路内に占める面積が大きくなる可能性の大きい、非単結晶半導体層を抵抗層として用いた受光素子を用いた場合であっても、特に問題が生じない。つまり工程の簡略化を図りつつ単位画素に対応するデッドスペースを低減させることが可能になる。
【００５８】
次に、図１で示した光センサ回路１０２の駆動について説明する。図２に光センサ回路１０２のタイミングチャートを示す。
【００５９】
なお、図２に示すタイミングチャートにおいて、高レベル電源電位ＶＤＤを、”Ｈ”で、低レベル電源電位ＶＳＳを、”Ｌ”で表すものとする。
【００６０】
時刻Ｔ１において、リセット信号線（ＲＳＴ）２０３の電位を、”Ｈ”とする。（第１のリセット）。リセットトランジスタ１０８のゲートは、”Ｈ”となるため、リセットトランジスタ１０８がオン状態となる。この時、ノード２１４の電位が、”Ｌ”から”Ｈ”に切り替わる。一定期間の後、リセット信号線（ＲＳＴ）２０３の電位を、”Ｈ”から”Ｌ”とする。
【００６１】
時刻Ｔ２において、信号線（ＴＲＦ１）２０５の電位を、”Ｈ”とする。この時、信号線（ＴＲＦ１）２０５と電気的に接続された転送トランジスタ１０７のゲートが”Ｈ”になるため、転送トランジスタ１０７がオン状態となる。該トランジスタと電気的に接続された受光素子１０６と、ノード２１４とが導通し、ノード２１４の電位が”Ｈ”より低下し始める。
【００６２】
時刻Ｔ３において、信号線（ＴＲＦ１）２０５の電位を、”Ｈ”から”Ｌ”とする。この時、転送トランジスタ１０７がオフ状態となる。ノード２１４の電位は、時刻Ｔ３以後は、再びリセットトランジスタ１０８のゲートが”Ｈ”となるまで一定となる。本実施の形態では、この時のノード２１４の電位は低レベル電源電位ＶＳＳとなっている。
【００６３】
時刻Ｔ２〜時刻Ｔ３の間、受光素子１０６に照射される光の量に応じて、受光素子１０６の抵抗は変化し、受光素子１０６と、ノード２１４との間に電流が流れる。流れた電流に応じた電荷がトランジスタ１０７を介してノード２１４に蓄積される。
【００６４】
時刻Ｔ４において、再びリセット信号線（ＲＳＴ）２０３の電位を、”Ｈ”とする。（第２のリセット）。リセットトランジスタ１０８のゲートは、”Ｈ”となるため、リセットトランジスタ１０８がオン状態となる。この時、ノード２１４の電位が、”Ｌ”から”Ｈ”に切り替わる。一定期間の後、リセット信号線（ＲＳＴ）２０３の電位を、”Ｈ”から”Ｌ”とする。
【００６５】
時刻Ｔ５において、信号線（ＴＲＦ２）２０６の電位を、”Ｈ”とする。この時、信号線（ＴＲＦ２）２０６と電気的に接続された転送トランジスタ１０７のゲートが”Ｈ”になるため、転送トランジスタ１０７がオン状態となる。該トランジスタと電気的に接続された受光素子１０６と、ノード２１４とが導通し、ノード２１４の電位が”Ｈ”より低下し始める。
【００６６】
時刻Ｔ６において、信号線（ＴＲＦ２）２０６の電位を、”Ｈ”から”Ｌ”とする。この時、転送トランジスタ１０７がオフ状態となる。ノード２１４の電位は、時刻Ｔ６以後は、再びリセットトランジスタ１０８のゲートが”Ｈ”となるまで一定となる。本実施の形態では、この時のノード２１４の電位は低レベル電源電位ＶＳＳとなっている。
【００６７】
時刻Ｔ５〜時刻Ｔ６の間、受光素子１０６に照射される光の量に応じて、受光素子１０６の抵抗は変化し、受光素子１０６と、ノード２１４との間に電流が流れる。流れた電流に応じた電荷がトランジスタ１０７を介してノード２１４に蓄積される。
【００６８】
時刻Ｔ７において、再びリセット信号線（ＲＳＴ）２０３の電位を、”Ｈ”とする。（第３のリセット）。リセットトランジスタ１０８のゲートは、”Ｈ”となるため、リセットトランジスタ１０８がオン状態となる。この時、ノード２１４の電位が、”Ｌ”から”Ｈ”に切り替わる。一定期間の後、リセット信号線（ＲＳＴ）２０３の電位を、”Ｈ”から”Ｌ”とする。
【００６９】
時刻Ｔ８において、信号線（ＴＲＦ３）２０７の電位を、”Ｈ”とする。この時、信号線（ＴＲＦ３）２０７と電気的に接続された転送トランジスタ１０７のゲートが”Ｈ”になるため、転送トランジスタ１０７がオン状態となる。該トランジスタと電気的に接続された受光素子１０６と、ノード２１４とが導通し、ノード２１４の電位が”Ｈ”より低下し始める。
【００７０】
時刻Ｔ９において、信号線（ＴＲＦ３）２０７の電位を、”Ｈ”から”Ｌ”とする。この時、転送トランジスタ１０７がオフ状態となる。ノード２１４の電位は、時刻Ｔ９以後は、再びリセットトランジスタ１０８のゲートが”Ｈ”となるまで一定となる。本実施の形態では、この時のノード２１４の電位は低レベル電源電位ＶＳＳとなっている。
【００７１】
時刻Ｔ８〜時刻Ｔ９の間、受光素子１０６に照射される光の量に応じて、受光素子１０６の抵抗は変化し、受光素子１０６と、ノード２１４との間に電流が流れる。流れた電流に応じた電荷がトランジスタ１０７を介してノード２１４に蓄積される。
【００７２】
時刻Ｔ１０において、再びリセット信号線（ＲＳＴ）２０３の電位を、”Ｈ”とする。（第４のリセット）。リセットトランジスタ１０８のゲートは、”Ｈ”となるため、リセットトランジスタ１０８がオン状態となる。この時、ノード２１４の電位が、”Ｌ”から”Ｈ”に切り替わる。一定期間の後、リセット信号線（ＲＳＴ）２０３の電位を、”Ｈ”から”Ｌ”とする。
【００７３】
時刻Ｔ１１において、信号線（ＴＲＦ４）２０８の電位を、”Ｈ”とする。この時、信号線（ＴＲＦ４）２０８と電気的に接続された転送トランジスタ１０７のゲートが”Ｈ”になるため、転送トランジスタ１０７がオン状態となる。該トランジスタと電気的に接続された受光素子１０６と、ノード２１４とが導通し、ノード２１４の電位が”Ｈ”より低下し始める。
【００７４】
時刻Ｔ１２において、信号線（ＴＲＦ４）２０８の電位を、”Ｈ”から”Ｌ”とする。この時、転送トランジスタ１０７がオフ状態となる。ノード２１４の電位は、時刻Ｔ１２以後は、再びリセットトランジスタ１０８のゲートが”Ｈ”となるまで一定となる。本実施の形態では、この時のノード２１４の電位は低レベル電源電位ＶＳＳとなっている。
【００７５】
時刻Ｔ１１〜時刻Ｔ１２の間、受光素子１０６に照射される光の量に応じて、受光素子１０６の抵抗は変化し、受光素子１０６と、ノード２１４との間に電流が流れる。流れた電流に応じた電荷がトランジスタ１０７を介してノード２１４に蓄積される。
【００７６】
また、期間Ｔ１で選択信号線（ＳＥＬ）２０４の電位は、”Ｌ”から”Ｈ”となり、期間Ｔ１〜期間Ｔ１３までの間、”Ｈ”電位を維持する。期間Ｔ１３で選択信号線（ＳＥＬ）２０４の電位は、”Ｈ”から”Ｌ”となる。これにより、期間Ｔ１〜期間Ｔ１３までの間、選択トランジスタ１１０は、常にオン状態となっている。従って、増幅トランジスタ１０９のゲートの電位、即ちノード２１４の電位に応じて、フォトセンサ出力信号線（ＯＵＴ）２１０から、出力信号が随時出力される。
【００７７】
上述の駆動方法によれば、４個の受光素子に対して、リセットトランジスタ、増幅トランジスタ、選択トランジスタが、それぞれ１個ずつしかなくても、これらを共有する４個の受光素子、それぞれに対応する出力信号を、フォトセンサ出力信号線（ＯＵＴ）２１０から順次取り出すことが可能になる。
【００７８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００７９】
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置が反射型液晶表示領域を有する場合について説明する。
【００８０】
受光素子の半導体層として非単結晶半導体層を、トランジスタの半導体層として酸化物半導体層を用いる反射型液晶表示装置の作製方法の一例について、図４を用いて説明する。図４におけるＡ−Ｂまでの領域は、単位画素の一部分を、Ｃ−Ｄまでの領域は、光センサ回路の一部分を示している。なお、単位画素及び光センサ回路は該構成に限定されない。
【００８１】
まず、基板２３０上に導電膜を形成した後、当該導電膜を用いて、走査線２２７、容量配線２２４、信号線２０８、電源線２６４を形成する。また図示しない、選択線、電極層、リセット線、グランド線等を形成する。本実施の形態では基板２３０としてガラス基板を用いる。酸化物半導体層を用いるトランジスタのプロセス温度は４００℃以下という低い温度にできるため、基板２３０として、ガラス基板の他に、プラスティック基板を用いてもよい。
【００８２】
下地膜となる絶縁膜を基板２３０と導電膜との間に設けてもよい。下地膜は、基板２３０からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
【００８３】
また、導電膜は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【００８４】
次いで、これらの配線を覆う絶縁層を形成し、後に形成される配線と交差する部分にのみ絶縁層２３１を残して選択的にエッチングを行う。本実施の形態では、絶縁層２３１は膜厚６００ｎｍの酸化窒化珪素膜を用いる。
【００８５】
次いで、ゲート絶縁層２３２及び酸化物半導体膜を形成する。
【００８６】
ゲート絶縁層２３２は、窒素を含むシリコン膜を含んで構成されていてもよい。窒素を含むシリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁層を物理的に厚膜化することができる。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、半導体装置の静電破壊を抑制することができる。
【００８７】
ゲート絶縁層２３２の膜厚は、少なくとも後述する酸化物絶縁層よりも厚い膜厚で設けるものとし、３２５ｎｍ以上５５０ｎｍ以下とすることが好ましく、３５５ｎｍ以上５５０ｎｍ以下とすることがより好ましい。
【００８８】
窒素を含むシリコン膜としては、例えば、窒化シリコン膜、窒化酸化シリコン膜、酸化窒化シリコン膜が挙げられるが、窒素の含有量が多い程高い比誘電率を有するため、窒化シリコン膜を適用することが好ましい。また、酸化シリコンのエネルギーギャップが８ｅＶであるのに対して窒化シリコンのエネルギーギャップは５．５ｅＶと小さく、それに応じて固有抵抗も小さいため、窒化シリコン膜を用いることでより高いＥＳＤ耐性を付与することが可能となる。さらに、窒化シリコン膜をＣＶＤ法で成膜する場合、窒化酸化シリコン膜等の酸素と窒素を含むシリコン膜をＣＶＤ法で成膜する場合に適用される温室効果ガスであるＮ２Ｏガスを用いる必要がない。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
【００８９】
上記酸化物半導体膜は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される酸化物薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。また、上記酸化物薄膜にＳｉＯ２を含んでもよい。
【００９０】
また、酸化物薄膜をスパッタリング法で作製するためのターゲットとしては、例えば、組成として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用い、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の酸化物ターゲットを用いてもよい。なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その化学量論比はとくに問わない。
【００９１】
なおゲート絶縁層２３２及び上記酸化物半導体膜との間に、酸化物絶縁層を設けてもよい。
【００９２】
当該酸化物絶縁層は、上記酸化物半導体膜の構成元素から選択される一又は複数の金属元素を含んで構成される。このような材料を用いて当該酸化物絶縁層を構成することで、上記酸化物半導体膜との界面を安定化させることができ、該界面に電荷がトラップされることを抑制することができる。よって、トランジスタの劣化、特に光劣化を防止し、信頼性の高いトランジスタとすることができる。
【００９３】
具体的には、当該酸化物絶縁層として、例えば、酸化ガリウム膜（ＧａＯｘとも表記する、なお、ｘは自然数とは限らず、非自然数を含む）、酸化ガリウム亜鉛膜（Ｇａ２ＺｎｘＯｙ（ｘ＝１〜５）とも表記する）、Ｇａ２Ｏ３（Ｇｄ２Ｏ３）膜、ガリウムの含有量が多く、且つ、インジウムの含有量の少ないＩｎ−Ｇａ−Ｚｎ系酸化物膜などを設けることが好ましい。
【００９４】
当該酸化物絶縁層と上記酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、当該酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体層を用いる場合、インジウム（Ｉｎ）とガリウム（Ｇａ）の比率によって、エネルギーギャップを制御することが可能であるため、上記酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１、又は、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２として、当該酸化物絶縁層の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とすればよい。なお、当該酸化物絶縁層及び上記酸化物半導体膜は、スパッタリング法によって形成することができ、スパッタリングターゲットにインジウムを含有すると成膜時のパーティクルの発生を低減することができる。よって、インジウムを含む酸化物絶縁層及びインジウムを含む酸化物半導体膜とすることが好ましい。
【００９５】
上記酸化物半導体膜（第１の酸化物半導体膜とする）上に、新たに第２の酸化物半導体膜を形成し、酸化物半導体膜を積層構造としてもよい。図４では、第１の酸化物半導体膜から酸化物半導体層２３３、第２の酸化物半導体膜から酸化物半導体層２２８を形成する例を示している。
【００９６】
第１の酸化物半導体膜と第２の酸化物半導体膜は、構成元素を同一とし、両者の組成を異ならせることが好ましい。第１の酸化物半導体膜と第２の酸化物半導体膜としてインジウム及びガリウムを含む酸化物半導体膜を形成する場合、ゲート電極に近い側（チャネル側）の第１の酸化物半導体膜のインジウムとガリウムの含有率をＩｎ＞Ｇａとするとよい。またゲート電極から遠い側（バックチャネル側）の第２の酸化物半導体膜のインジウムとガリウムの含有率をＩｎ≦Ｇａとするとよい。
【００９７】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高い移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
【００９８】
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの移動度および信頼性をさらに高めることが可能となる。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。
【００９９】
なお、第１の酸化物半導体膜に接する酸化物絶縁層の構成元素を第１の酸化物半導体膜と同一とし、組成を異ならせることで酸化物絶縁層の導電性を低下させると、両者の界面をより安定化させることができるため、好ましい。第２の酸化物半導体膜に酸化物絶縁層が接する場合も同様である。
【０１００】
また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適用すると、第１の酸化物半導体膜と第２の酸化物半導体膜の積層構造の内部応力や外部からの応力を緩和し、トランジスタの特性ばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【０１０１】
一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を吸収しやすく、また、酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の第１の酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体を適用することが好ましい。
【０１０２】
酸化物半導体は、非単結晶であって、そのａ−ｂ面に垂直な方向から見て、三角形、六角形、正三角形、又は正六角形の原子配列を有し、且つ、ｃ軸に垂直な方向から見て、金属原子が層状、又は金属原子と酸素原子が層状に配列した相を含む酸化物である。なお、本明細書等では、ｃ軸配向結晶を含む酸化物半導体をＣＡＡＣ−ＯＳ（Ｃ  ＡｘｉｓＡｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１０３】
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶部分を含むが、１つの結晶部分と他の結晶部分を明確に判別できないこともある。
【０１０４】
ＣＡＡＣ−ＯＳに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
【０１０５】
このようなＣＡＡＣ−ＯＳの例として、層状に形成され、層表面、または支持する基板面に垂直な方向から観察すると、三角形または六角形の原子配列が認められ、且つその層の断面を観察すると金属原子または金属原子と酸素原子（または窒素原子）の層状配列が認められる材料を挙げることもできる。
【０１０６】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、スパッタリング用ターゲットの結晶状態が基板に転写され、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１０７】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１０８】
成膜時の不純物濃度を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１０９】
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、平らな面が基板に付着する。
【０１１０】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１１１】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【０１１２】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定の比率で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定の比率は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０１１３】
また、バックチャネル側の第２の酸化物半導体膜に非晶質酸化物半導体を用いると、後に形成されるソース電極層及びドレイン電極層形成時のエッチング処理により酸素欠損が生じ、ｎ型化されやすい。第２の酸化物半導体膜には結晶性を有する酸化物半導体を適用することが好ましい。
【０１１４】
本実施の形態では、ゲート絶縁層２３２として膜厚１００ｎｍの酸化窒化珪素膜を用い、酸化物半導体膜として膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０１１５】
上記酸化物半導体膜（第１の半導体膜）を用いて、ゲート絶縁層２３２を介して、走査線２２７と重なる酸化物半導体層２３３を形成する。
【０１１６】
次いで、酸化物半導体層に第１の加熱処理を行う。この第１の加熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の加熱処理の温度は、３５０℃以上基板の歪み点未満とする。本実施の形態では、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用い、窒素雰囲気下で６５０℃、６分の加熱処理を行った後、大気に触れることなく、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下４５０℃において１時間の加熱処理を行った後、大気に触れないように酸化物半導体層の成膜室に移動させて酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。
【０１１７】
次いで、ゲート絶縁層２３２、及び酸化物半導体層上に、導電膜を形成する。導電膜としては、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素を成分とする金属膜、または上述した元素の窒化物を成分とする合金膜か、上述した元素を組み合わせた合金膜等を用いることができる。本実施の形態において、導電膜は、膜厚１００ｎｍのチタン膜と、膜厚４００ｎｍのアルミニウム膜と、膜厚１００ｎｍのチタン膜との三層構造とする。
【０１１８】
そして、導電膜上にレジストマスクを形成し、選択的にエッチングを行って、信号線２６０、電極層２３４、電極層２７３を形成する。
【０１１９】
なお、トランジスタ２２１は、酸化物半導体層２３３を有し、走査線２２７をゲートとし、信号線２６０をソース電極層又はドレイン電極層の一方とし、電極層２３４をソース電極層又はドレイン電極層の他方とするトランジスタである。
【０１２０】
また、電極層２３４及び容量配線２２４は、間に挟まれたゲート絶縁層２３２を誘電体とし、保持容量２２２を形成する。
【０１２１】
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下）を行う。本実施の形態では、窒素雰囲気下で２２０℃、１時間の第２の加熱処理を行う。第２の加熱処理を行うと、酸化物半導体層の一部（チャネル形成領域）が絶縁層と接した状態で加熱される。
【０１２２】
次いで保護絶縁層となる絶縁層２３７を形成し、電極層２３４に達する開口、電極層２７３に達する開口、電源線２６４に達する開口を形成する。本実施の形態において、絶縁層２３７は、スパッタ法により得られる膜厚３００ｎｍの酸化シリコン膜を用いる。
【０１２３】
次いで、電極層２７３上に非単結晶半導体層２４０を成膜する。本実施の形態では、非単結晶半導体層２４０として、プラズマＣＶＤ法により、膜厚８００ｎｍのｉ型アモルファスシリコン層を成膜する。そして、非単結晶半導体層２４０を選択的にエッチングする。
【０１２４】
次いで感光性有機樹脂層を形成し、露光マスクで開口となる領域を露光し、別の露光マスクで凹凸となる領域を露光し、現像して部分的に凹凸を有する絶縁層２４１を形成する。本実施の形態では、感光性有機樹脂層として、アクリル樹脂を用い、膜厚を１．５μｍとする。
【０１２５】
次いで、反射性を有する導電膜を成膜し、当該反射性を有する導電膜を用いて、反射電極層２４２、接続電極層２４３を形成する。更に、接続電極層２４３に接し、非単結晶半導体層２４０に重畳するように、電極層２７８を形成する。電極層２７８は、ＩＴＯ等の透光性を有する導電性材料などで形成され、非単結晶半導体層２４０に照射される光が透過される材料を用いることが好ましい。なお、反射電極層２４２、接続電極層２４３、電極層２７８を図４に示す。反射性を有する導電膜としてはアルミニウム（Ａｌ）、銀（Ａｇ）、またはこれらの合金、例えばネオジム（Ｎｄ）を含むアルミニウム、Ａｇ−Ｐｄ−Ｃｕ合金等を用いる。本実施の形態において、反射性を有する導電膜は、膜厚１００ｎｍのチタン（Ｔｉ）膜とその上に設けた膜厚３００ｎｍのアルミニウム（Ａｌ）膜の積層を用いる。次いで第３の加熱処理、本実施の形態では、窒素雰囲気下２５０℃、１時間を行う。そして、反射電極層２４２を覆う配向膜２４４を形成する。
【０１２６】
以上の工程により、同一基板上に反射電極層２４２を有する画素、及び、非単結晶半導体層２４０を有する受光素子１０６を作製することができる。受光素子１０６は、一対の電極である電極層２７３及び接続電極層２７８との間に非単結晶半導体層２４０が挟まれた構成となる。
【０１２７】
そして、上述のようにして作製されたアクティブマトリクス基板と貼り合わせる対向基板を用意する。対向基板として、透光性を有する基板３０１を用い、基板３０１に、遮光層３０２（ブラックマトリクスとも呼ぶ）、反射電極層２４２上にカラーフィルタ３０３を形成する。遮光層３０２としては、チタン、クロムなどの反射率の低い金属膜、または、黒色顔料や黒色染料が含浸された有機樹脂膜などを用いることができる。カラーフィルタ３０３は、特定の波長領域の光を透過する有色層である。例えば、赤色の波長帯域の光を透過する赤色（Ｒ）の着色層、緑色の波長帯域の光を透過する緑色（Ｇ）の着色層、青色の波長帯域の光を透過する青色（Ｂ）の着色層などを用いることができる。
【０１２８】
また、非単結晶半導体層２４０上には、遮光層もカラーフィルタも形成しない。さらに、基板３０１、遮光層３０２、カラーフィルタ３０３を覆って、透光性を有する導電膜３０４を形成する。透光性を有する導電膜３０４として、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物、グラフェン等を用いればよい。さらに有機樹脂を用いた柱状スペーサを形成する。そして、最後に配向膜３０６で覆う。
【０１２９】
この対向基板をシール材を用いてアクティブマトリクス基板と貼り合わせ、一対の基板間に液晶層３０５を挟持する。対向基板の遮光層３０２は、反射電極層２４２の表示領域及び受光素子１０６のセンシング領域に重ならないように設ける。また、一対の基板の間隔を一定に保持するために、位置合わせを正確に行って対向基板に柱状スペーサを設ける。      
【０１３０】
以上説明したように、図４のような反射性を有する導電膜を画素電極とする半導体装置を作製することができる。
【０１３１】
なお図４では、受光素子１０６は、電極層２７３、非単結晶半導体層２４０、及び接続電極層２７８が順に積層された構成である。すなわち、受光素子の一対の電極が非単結晶半導体層の上下に接して設けられている。受光素子の構成は、これに限定されず、受光素子の一対の電極は、非単結晶半導体層の同じ面に接して形成されていてもよい。
【０１３２】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１３３】
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置が透過型液晶表示領域を有する場合について説明する。なお本実施の形態において、実施の形態２と同じものは同じ符号で示し、その説明は省略する。
【０１３４】
受光素子の半導体層として非単結晶半導体層を、トランジスタの半導体層として酸化物半導体層を用いる透過型液晶表示装置の一例について、図５を用いて説明する。図５におけるＡ−Ｂまでの領域は、単位画素の一部分を、Ｃ−Ｄまでの領域は、光センサ回路の一部分を示している。なお、単位画素及び光センサ回路は該構成に限定されない。
【０１３５】
図５に示す半導体装置の絶縁層２４１は、凹凸を設けず、平坦な面を有するように形成する。
【０１３６】
また図５に示す半導体装置では、図４の反射電極層２４２及び接続電極層２４３に代えて、透光性を有する導電膜にて、電極層２６２及び接続電極層２６３を形成する。アクティブマトリクス基板側に設けられたバックライトの光が受光素子１０６上の指などに反射し、反射した光が受光素子１０６に入射する。このようにして、光センサ回路によるセンシングを行うことができる。
【０１３７】
以上説明したように、図５のような透光性を有する導電膜を画素電極とする半導体装置を得ることができる。
【０１３８】
また、液晶層を挟む一対の電極を透光性を有する導電膜で形成し、当該一対の透光性を有する電極を、同一基板上に設けてもよい。これにより、ＩＰＳモード（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）などの横電界モードで液晶分子を駆動する半導体装置を得ることができる。
【０１３９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１４０】
（実施の形態４）
本実施の形態では、画像表示を行う表示部を有する電気機器の一例を図６（Ａ）及び図６（Ｂ）に示す。
【０１４１】
図６に示す電気機器の構成例について説明する。電気機器１０３０の表示部１０３２はフォトセンサを用いるタッチ入力機能を有し、図６（Ａ）に示すように表示部の領域１０３３にキーボードのボタン１０３１が複数表示される。表示部１０３２は表示領域全体を指しており、表示部の領域１０３３を含む。そして、使用者が所望のキーボードのボタンをタッチ入力し、表示部１０３２に入力結果の表示を行う。
【０１４２】
表示部の領域１０３３は静止画を表示しているため、書き込み時以外の期間では表示素子制御回路を非動作とすることで消費電力の節約ができる。
【０１４３】
電気機器１０３０を使用している様子の一例を示す。例えば、表示部の領域１０３３に表示されているキーボードボタンを使用者の指を用いて順次触れる、または非接触で文字入力を行い、その結果表示される文章を表示部の領域１０３３以外の領域に表示する。使用者が画面のキーボードから指をはずし、フォトセンサの出力信号の検出されない期間が一定時間経つと自動的に表示部の領域１０３３に表示されていたキーボード表示が消され、表示部の領域１０３３にも入力された文章の表示が行われ、画面一杯に入力された文章を使用者は確認することができる。再度入力する場合には、表示部１０３２に使用者の指を用いて触れる、または非接触でフォトセンサの出力信号を検出させることで再び表示部の領域１０３３にキーボードボタンを表示し、文字入力を行うことができる。
【０１４４】
また、自動的ではなく、使用者が切り換えスイッチ１０３４を押すことによって、キーボード表示をなくし、図６（Ｂ）に示すように表示部１０３２の全体を静止画とすることもできる。また、電源スイッチ１０３５を押して電源を切っても、静止画を長時間維持することができる。また、キーボード表示スイッチ１０３６を押すことによってキーボードを表示し、タッチ入力可能な状態とすることができる。
【０１４５】
また、切り換えスイッチ１０３４、電源スイッチ１０３５、及びキーボード表示スイッチ１０３６は、表示部１０３２にそれぞれスイッチボタンとして表示し、表示されたスイッチボタンに触れることで、各操作を行ってもよい。
【０１４６】
また、表示部の領域１０３３は静止画を表示することに限定されず、一時的、または部分的に動画表示してもよい。例えば、キーボードボタンの表示位置を使用者の好みに合わせて一時的に変更する、または非接触で入力した場合に入力されたかどうかが分かるように対応するキーボードボタンのみに部分的に表示の変化を与えてもよい。
【０１４７】
また、電気機器１０３０は少なくともバッテリを有し、データ情報を保存するためのメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ回路、ＳＲＡＭ回路、ＤＲＡＭ回路など）、ＣＰＵ（中央演算処理回路）やＬｏｇｉｃ回路を備えた構成とすることが好ましい。ＣＰＵやメモリを備えることにより、様々なソフトウェアのインストールが行え、パーソナルコンピュータの機能の一部または全部の機能を持たせることができる。
【０１４８】
また、電気機器１０３０に対して、ジャイロスコープ、または３軸加速度センサなどの傾き検出部を設け、傾き検出部からの信号に応じて、電気機器１０３０で使用する機能、特に表示部での表示及び入力に係る機能を、演算回路により切り替えることができる。そのため、備え付けの操作キーのように入力キーの種類、大きさ、または配置が予め定まったものとは異なり、使用者の利便性を向上させることができる。
【０１４９】
上述した電気機器１０３０の表示部に、実施の形態１に示した回路構成を適用することにより、単位画素に対応するフォトセンサの面積を低減させ、単位画素の開口率を高めることができる。また、受光感度を高めても、単位画素に対応するフォトセンサの面積を低減させることができる。更に、電気機器１０３０におけるバックライトの消費電力を下げることができる。
【０１５０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１５１】
（実施の形態５）
本実施の形態では、実施の形態２で示した半導体装置とは異なる反射型液晶表示領域を有する半導体装置について、図７を用いて説明する。
【０１５２】
受光素子の半導体層としては、非単結晶半導体層を用いている。なお、図４では、受光素子１０６は、電極層２７３、非単結晶半導体層２４０、及び接続電極層２７８が順に積層された構成である。すなわち、受光素子の一対の電極が非単結晶半導体層の上下に接して設けられている。本実施の形態の受光素子は、図４の構成と異なり、受光素子の一対の電極が、非単結晶半導体層の同じ面に接して形成されている例について示す。
【０１５３】
図７は、図４と受光素子の周辺構造が異なるだけであるため、同一の箇所の説明はここでは省略することとする。
【０１５４】
実施の形態２では、非単結晶半導体層２４０の上下に一対の電極を配置する例を示したが、本実施の形態では、非単結晶半導体層２４０の上方に一対の電極を配置する例である。
【０１５５】
図７の断面構造を得る手順の一部を以下に示す。
【０１５６】
実施の形態２と同様の手順に従って、非単結晶半導体層２４０を形成する。そして、非単結晶半導体層２４０を覆う絶縁層２４１を形成した後、絶縁層２４１に非単結晶半導体層２４０に達する開口を複数形成する。そして、導電層を形成し、フォトリソグラフィ工程、及びエッチング工程を行うことで、非単結晶半導体層２４０上に接する接続電極層２４３と、非単結晶半導体層２４０上に接する接続電極層２４５とを形成する。また、接続電極層２４５は、絶縁層２３７に設けられた開口を介して、電極層２７３と電気的に接続されている。こうして、非単結晶半導体層２４０の上方に接続電極層２４３、及び接続電極層２４５を配置する受光素子を有する半導体装置が作製できる。
【０１５７】
なお、図４に示す断面構造を得るための工程数と図７に示す断面構造を得るための工程数は同じであり、マスク数も同一である。ただし、図７に示す断面構造は、図４よりも開口の数は増加する。
【０１５８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０１５９】
１１  光センサ回路
１２  アンプ回路部
１３  受光部
１４  デッドスペース
１５  単位画素
１００    表示部
１０１    画素回路
１０２    光センサ回路
１０３    アンプ回路部
１０４    単位画素
１０５    受光部
１０６    受光素子
１０７    転送トランジスタ
１０８    リセットトランジスタ
１０９    増幅トランジスタ
１１０    選択トランジスタ
１１１    トランジスタ
１１２    液晶素子
１１３    保持容量
２０１    電源線
２０４    選択信号線
２０７    信号線
２０８    信号線
２０９    グランド線
２１１    走査線
２１２    信号線
２１３    グランド線
２１４    ノード
２２１    トランジスタ
２２２    保持容量
２２３    液晶素子
２２４    容量配線
２２７    走査線
２２８    酸化物半導体層
２３０    基板
２３１    絶縁層
２３２    ゲート絶縁層
２３３    酸化物半導体層
２３４    電極層
２３７    絶縁層
２４０    非単結晶半導体層
２４１    絶縁層
２４２    反射電極層
２４３    接続電極層
２４４    配向膜
２４５    接続電極層
２６０    信号線
２６２    電極層
２６３    接続電極層
２６４    電源線
２７３    電極層
２７８    電極層
３０１    基板
３０２    遮光層
３０３    カラーフィルタ
３０４    導電膜
３０５    液晶層
３０６    配向膜
３１１  光センサ回路
３１２  アンプ回路部
３１３  受光部
３１５  単位画素
１０３０    電気機器
１０３１    ボタン
１０３２    表示部
１０３３    領域
１０３４    スイッチ
１０３５    電源スイッチ
１０３６    キーボード表示スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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