(57)【要約】【課題】電流源のばらつきがあっても、出力電流特性に生じるオフセットを抑えることができるようにする。【解決手段】ＵＰＰとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＰをトランジスタＭ１，Ｍ８に出力するＯＲゲート２と、ＤＮＰとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＰをトランジスタＭ４，Ｍ５に出力するＯＲゲート３とからなる加算回路１と、ＵＰＮとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＮをトランジスタＭ２，Ｍ７に出力するＯＲゲート５と、ＤＮＮとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＮをトランジスタＭ３，Ｍ６に出力するＯＲゲート６とからなる加算回路４とを設ける。【選択図】図１
2014103710.tif 000002
【特許請求の範囲】
【請求項１】
アップ信号とクロック信号を加算するとともに、ダウン信号と上記クロック信号を加算する加算回路と、
上記加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第１の差動対と、
上記加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが上記逆相出力端子と接続され、他方のトランジスタが上記正相出力端子と接続されている第２の差動対と、
上記第１及び第２の差動対と接続されており、上記正相出力端子及び上記逆相出力端子にシンク電流を供給するシンク電流供給手段と、
上記加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが上記第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続され、他方のトランジスタのドレインが上記第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第３の差動対と、
上記加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが上記第１及び第２の差動対における一方のトランジスタのドレイン及び上記逆相出力端子と接続され、他方のトランジスタのドレインが上記第１及び第２の差動対における他方のトランジスタのドレイン及び上記正相出力端子と接続されている第４の差動対と、
上記第３及び第４の差動対と接続されており、上記正相出力端子及び上記逆相出力端子にソース電流を供給するソース電流供給手段と
を備えた差動チャージポンプ回路。
【請求項２】
シンク電流供給手段は、
第１の差動対における２つのトランジスタの共通のソースと接続されている第１の電流源と、
第２の差動対における２つのトランジスタの共通のソースと接続されている第２の電流源とから構成されており、
ソース電流供給手段は、
第３の差動対における２つのトランジスタの共通のソースと接続されている第３の電流源と、
第４の差動対における２つのトランジスタの共通のソースと接続されている第４の電流源とから構成されている
ことを特徴とする請求項１記載の差動チャージポンプ回路。
【請求項３】
アップ信号とクロック信号を加算するとともに、ダウン信号と上記クロック信号を加算する加算回路と、
上記加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第１の差動対と、
上記加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが上記逆相出力端子と接続され、他方のトランジスタが上記正相出力端子と接続されている第２の差動対と、
上記第１及び第２の差動対と接続されており、上記正相出力端子及び上記逆相出力端子にシンク電流を供給するシンク電流供給手段と、
上記第１及び第２の差動対と接続されており、上記正相出力端子及び上記逆相出力端子にソース電流を供給するソース電流供給手段と
を備えた差動チャージポンプ回路。
【請求項４】
シンク電流供給手段は、
第１の差動対における２つのトランジスタの共通のソースと接続されている第１の電流源と、
第２の差動対における２つのトランジスタの共通のソースと接続されている第２の電流源とから構成されており、
ソース電流供給手段は、
上記第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続されている第３の電流源と、
上記第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第４の電流源とから構成されている
ことを特徴とする請求項３記載の差動チャージポンプ回路。
【請求項５】
アップ信号とクロック信号を加算するとともに、ダウン信号と上記クロック信号を加算する加算回路と、
上記加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第１の差動対と、
上記加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが上記逆相出力端子と接続され、他方のトランジスタが上記正相出力端子と接続されている第２の差動対と、
上記第１及び第２の差動対、上記正相出力端子及び上記逆相出力端子と接続されており、上記正相出力端子及び上記逆相出力端子にシンク電流を供給するシンク電流供給手段と、
上記第１及び第２の差動対と接続されており、上記正相出力端子及び上記逆相出力端子にソース電流を供給するソース電流供給手段と
を備えた差動チャージポンプ回路。
【請求項６】
シンク電流供給手段は、
第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続されている第１の電流源と、
上記第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第２の電流源とから構成されており、
ソース電流供給手段は、
上記第１の差動対における２つのトランジスタの共通のソースと接続されている第３の電流源と、
上記第２の差動対における２つのトランジスタの共通のソースと接続されている第４の電流源とから構成されている
ことを特徴とする請求項５記載の差動チャージポンプ回路。
【請求項７】
アップ信号又はダウン信号と同じ周期を有し、デューティ比が上記アップ信号又は上記ダウン信号の５０％であるクロック信号が用いられることを特徴とする請求項１から請求項６のうちのいずれか１項記載の差動チャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、アップ信号とダウン信号の信号レベルに応じた電流を出力する差動チャージポンプ回路に関するものである。
【背景技術】
【０００２】
チャージポンプ回路は、入力されるアップ信号（以下、「ＵＰ信号」と称する）とダウン信号（以下、「ＤＮ信号」と称する）の信号レベルに応じて出力電流を変化させて、出力端子に接続される容量の充放電を制御する回路である。
例えば、位相同期回路であるＰＬＬ（ｐｈａｓｅ  ｌｏｃｋｅｄ  ｌｏｏｐ）では、位相周波数比較回路の出力であるパルス信号から、ループフィルタに入力される電流信号に変換する箇所で使用される。
【０００３】
チャージポンプ回路の用途によっては差動出力が必要な場合があり、このような場合には、差動チャージポンプ回路が使用される。
図５は以下の非特許文献に開示されている従来の差動チャージポンプ回路を示す構成図である。
この差動チャージポンプ回路は、トランジスタＭ１とトランジスタＭ２からなる差動対と、トランジスタＭ３とトランジスタＭ４からなる差動対と、全て同じ値の電流Ｉ１〜Ｉ４を出力する４つの電流源とから構成されている。
この差動チャージポンプ回路の入力信号であるＵＰ信号とＤＮ信号は共に差動であり（ＵＰ信号におけるＵＰＰとＵＰＮが差動、ＤＮ信号におけるＤＮＰとＤＮＮが差動）、２つの差動対に入力される。
【０００４】
図５の差動チャージポンプ回路では、ＵＰ信号とＤＮ信号の信号レベルに応じてトランジスタＭ１〜Ｍ４のオンオフを制御して電流経路を切り替えることにより、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮの出力電流Ｉｏｕｔを制御している。
ここで、正相出力端子ＯＵＴＰから外部に流れ出す電流をＩ（ＯＵＴＰ）、逆相出力端子ＯＵＴＮから外部に流れ出す電流をＩ（ＯＵＴＮ）で表すと、Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）となる。
【０００５】
図５の差動チャージポンプ回路の動作は以下の通りである。
例えば、ＵＰ信号の信号レベルが“Ｈｉｇｈ”であって、ＤＮ信号の信号レベルが“Ｌｏｗ”である場合、即ち、ＵＰＰの信号レベルがＨレベル、ＵＰＮの信号レベルがＬレベル、ＤＮＰの信号レベルがＬレベル、ＤＮＮの信号レベルがＨレベルである場合、トランジスタＭ１，Ｍ３がオン、トランジスタＭ２，Ｍ４がオフになる。
これにより、トランジスタＭ２とトランジスタＭ４には電流が流れないため、Ｉ４の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
また、トランジスタＭ１，Ｍ３に電流が流れるため、Ｉ３−Ｉ１−Ｉ２の電流が、逆相出力端子ＯＵＴＮに出力される。なお、Ｉ３−Ｉ１−Ｉ２の電流は負の値であるため、外部から逆相出力端子ＯＵＴＮに電流が流れ込むようになる。
したがって、この場合には、出力電流Ｉｏｕｔ（＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ））は正の値となる。
【０００６】
逆に、ＵＰ信号の信号レベルが“Ｌｏｗ”であって、ＤＮ信号の信号レベルが“Ｈｉｇｈ”である場合、即ち、ＵＰＰの信号レベルがＬレベル、ＵＰＮの信号レベルがＨレベル、ＤＮＰの信号レベルがＨレベル、ＤＮＮの信号レベルがＬレベルである場合、トランジスタＭ１，Ｍ３がオフ、トランジスタＭ２，Ｍ４がオンになる。
これにより、トランジスタＭ２，Ｍ４に電流が流れるため、Ｉ４−Ｉ１−Ｉ２の電流が、正相出力端子ＯＵＴＰに出力される。なお、Ｉ４−Ｉ１−Ｉ２の電流は負の値であるため、外部から正相出力端子ＯＵＴＰに電流が流れ込むようになる。
また、トランジスタＭ１とトランジスタＭ３には電流が流れないため、Ｉ３の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
したがって、この場合には、出力電流Ｉｏｕｔ（＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ））は負の値となる。
【０００７】
また、ＵＰ信号及びＤＮ信号の信号レベルが共に“Ｌｏｗ”である場合、即ち、ＵＰＰの信号レベルがＬレベル、ＵＰＮの信号レベルがＨレベル、ＤＮＰの信号レベルがＬレベル、ＤＮＮの信号レベルがＨレベルである場合、トランジスタＭ２，Ｍ３がオン、トランジスタＭ１，Ｍ４がオフになる。
これにより、トランジスタＭ２に電流が流れるため、Ｉ４−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。ただし、Ｉ４−Ｉ１は零であるため、正相出力端子ＯＵＴＰには電流が流れない。
また、トランジスタＭ３に電流が流れるため、Ｉ３−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。ただし、Ｉ３−Ｉ２の電流は零であるため、逆相出力端子ＯＵＴＮには電流が流れない。
【０００８】
また、ＵＰ信号及びＤＮ信号の信号レベルが共に“Ｈｉｇｈ”である場合、即ち、ＵＰＰの信号レベルがＨレベル、ＵＰＮの信号レベルがＬレベル、ＤＮＰの信号レベルがＨレベル、ＤＮＮの信号レベルがＬレベルである場合、トランジスタＭ１，Ｍ４がオン、トランジスタＭ２，Ｍ３がオフになる。
これにより、トランジスタＭ４に電流が流れるため、Ｉ４−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。ただし、Ｉ４−Ｉ２は零であるため、正相出力端子ＯＵＴＰには電流が流れない。
また、トランジスタＭ１に電流が流れるため、Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。ただし、Ｉ３−Ｉ１の電流は零であるため、逆相出力端子ＯＵＴＮには電流が流れない。
【０００９】
上記の動作結果より、ＵＰ信号の信号レベルが“Ｈｉｇｈ”になる時間がＴｕで、ＤＮ信号の信号レベルが“Ｌｏｗ”になる時間がＴｄであるとすると、出力電流Ｉｏｕｔの時間平均は、Ｔｕ−Ｔｄに比例する値になる。
【００１０】
図５の差動チャージポンプ回路は、４つの電流源を備えているが、半導体の製造ばらつきなどが原因で、４つの電流源から出力される電流Ｉ１〜Ｉ４の値が等しくならない場合がある。
４つの電流源から出力される電流Ｉ１〜Ｉ４の値が等しくならない場合、出力電流特性にオフセットが生じる問題が発生する。
以下、この問題の原理を説明する。
【００１１】
まず、電流源から出力される電流Ｉ１〜Ｉ４の値を以下の式で定義する。
Ｉ１＝Ｉ×（１−α）
Ｉ２＝Ｉ×（１＋α）
Ｉ３＝Ｉ×（１−β）
Ｉ４＝Ｉ×（１＋β）
図５には図示していないが、通常、差動チャージポンプ回路にはコモンモードフィードバック（ＣＭＦＢ）回路が付加されており、このＣＭＦＢ回路によって、出力端子のコモン電位が一定になるように調整されている。
このため、Ｉ１＋Ｉ２＝Ｉ３＋Ｉ４の関係が成り立ち、Ｉ１〜Ｉ４の電流ばらつきはαとβの２つの変数で表現することができる。
αは出力電流Ｉ１の電流源と出力電流Ｉ２の電流源との相対的なばらつきを示し、βは出力電流Ｉ３の電流源と出力電流Ｉ４の電流源との相対的なばらつきを示している。
【００１２】
ここで、図６はＵＰ信号とＤＮ信号における信号レベルの変化例を示す説明図である。
図６の例では、ＵＰ信号のパルス幅をＴｕ、ＤＮ信号のパルス幅をＴｄ、周期１を想定している。
この場合、図６における区間Ａ，Ｂ，Ｃの出力電流Ｉｏｕｔは、下記のようになる。
［区間Ａ］
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−（ＯＵＴＮ）
＝Ｉ×（−α＋β）
［区間Ｂ］
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−（ＯＵＴＮ）
＝Ｉ×（１＋β）
［区間Ｃ］
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−（ＯＵＴＮ）
＝Ｉ×（α＋β）
【００１３】
各区間Ａ，Ｂ，Ｃの時間幅を考慮すると、平均出力電流Ｉｏｕｔ＿ａｖは以下の通りとなる。
Ｉｏｕｔ＿ａｖ＝Ｉ×｛Ｔｕ−Ｔｄ＋α（１−Ｔｕ−Ｔｄ）＋ β｝
以上より、４つの電流源にばらつきがない場合（α＝β＝０）、出力電流Ｉｏｕｔが（Ｔｕ−Ｔｄ）に比例するが、ばらつきの影響でαとβが０でない場合、出力電流特性にオフセットが生じることが分かる。
【００１４】
図７は入力信号の（Ｔｕ−Ｔｄ）に対する出力電流Ｉｏｕｔの関係を示す説明図である。
電流源Ｉ１〜Ｉ４のばらつきにより、出力電流Ｉｏｕｔがゼロになるポイントが、（Ｔｕ−Ｔｄ）がゼロになるポイントからずれることになる。
この特性は、出力電流値から（Ｔｕ−Ｔｄ）の値を推測する際の誤差の原因となる。また、この差動チャージポンプ回路をＰＬＬの位相比較器出力に用いた場合、位相ロックのポイントがずれて、ＰＬＬの出力信号の位相にばらつきが生じることになる。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】John Rogers，Calvin Plett，Foster Dai著“Integrated Circuit Design for High-Speed Frequency Synthesis”，ARTECH HOUSE，2006
【発明の概要】
【発明が解決しようとする課題】
【００１６】
従来の差動チャージポンプ回路は以上のように構成されているので、半導体の製造ばらつきなどが原因で、４つの電流源から出力される電流Ｉ１〜Ｉ４の値が等しくならない場合、出力電流特性にオフセットが生じてしまう課題があった。
【００１７】
この発明は上記のような課題を解決するためになされたもので、電流源のばらつきがあっても、出力電流特性に生じるオフセットを抑えることができる差動チャージポンプ回路を得ることを目的とする。
【課題を解決するための手段】
【００１８】
この発明に係る差動チャージポンプ回路は、アップ信号とクロック信号を加算するとともに、ダウン信号とクロック信号を加算する加算回路と、加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第１の差動対と、加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第２の差動対と、加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続され、他方のトランジスタのドレインが第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第３の差動対と、加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続され、他方のトランジスタのドレインが第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第４の差動対とを備え、第１及び第２の差動対と接続されているシンク電流供給手段が、正相出力端子及び逆相出力端子にシンク電流を供給し、第３及び第４の差動対と接続されているソース電流供給手段が、正相出力端子及び逆相出力端子にソース電流を供給するようにしたものである。
【発明の効果】
【００１９】
この発明によれば、アップ信号とクロック信号を加算するとともに、ダウン信号とクロック信号を加算する加算回路と、加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第１の差動対と、加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタが逆相出力端子と接続され、他方のトランジスタが正相出力端子と接続されている第２の差動対と、加算回路によりクロック信号が加算されたダウン信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続され、他方のトランジスタのドレインが第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第３の差動対と、加算回路によりクロック信号が加算されたアップ信号の信号レベルに応じてオンオフする２つのトランジスタから構成されており、一方のトランジスタのドレインが第１及び第２の差動対における一方のトランジスタのドレイン及び逆相出力端子と接続され、他方のトランジスタのドレインが第１及び第２の差動対における他方のトランジスタのドレイン及び正相出力端子と接続されている第４の差動対とを備え、第１及び第２の差動対と接続されているシンク電流供給手段が、正相出力端子及び逆相出力端子にシンク電流を供給し、第３及び第４の差動対と接続されているソース電流供給手段が、正相出力端子及び逆相出力端子にソース電流を供給するように構成したので、電流源のばらつきがあっても、出力電流特性に生じるオフセットを抑えることができる効果がある。
【図面の簡単な説明】
【００２０】
【図１】この発明の実施の形態１による差動チャージポンプ回路を示す構成図である。
【図２】この発明の実施の形態１による差動チャージポンプ回路の動作タイミングを示すタイミングチャートである。
【図３】この発明の実施の形態２による差動チャージポンプ回路を示す構成図である。
【図４】この発明の実施の形態３による差動チャージポンプ回路を示す構成図である。
【図５】非特許文献に開示されている従来の差動チャージポンプ回路を示す構成図である。
【図６】ＵＰ信号とＤＮ信号における信号レベルの変化例を示す説明図である。
【図７】入力信号の（Ｔｕ−Ｔｄ）に対する出力電流Ｉｏｕｔの関係を示す説明図である。
【発明を実施するための形態】
【００２１】
実施の形態１．
図１はこの発明の実施の形態１による差動チャージポンプ回路を示す構成図である。
図１において、加算回路１はＯＲゲート２，３から構成されており、ＵＰ信号（アップ信号）とＣＬＫ信号（クロック信号）を加算するとともに、ＤＮ信号（ダウン信号）とＣＬＫ信号を加算する回路である。
ＯＲゲート２は差動のＵＰ信号におけるＵＰＰとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＰをトランジスタＭ１，Ｍ８に出力する論理素子である。
ＯＲゲート３は差動のＤＮ信号におけるＤＮＰとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＰをトランジスタＭ４，Ｍ５に出力する論理素子である。
【００２２】
加算回路４はＯＲゲート５，６から構成されており、ＵＰ信号とＣＬＫ信号を加算するとともに、ＤＮ信号とＣＬＫ信号を加算する回路である。
ＯＲゲート５は差動のＵＰ信号におけるＵＰＮとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＮをトランジスタＭ２，Ｍ７に出力する論理素子である。
ＯＲゲート６は差動のＤＮ信号におけるＤＮＮとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＮをトランジスタＭ３，Ｍ６に出力する論理素子である。
【００２３】
差動対１１は加算回路１のＯＲゲート２から出力されたＵＰ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ１と、加算回路４のＯＲゲート５から出力されたＵＰ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ２とから構成されており、そのトランジスタＭ１のドレインが逆相出力端子ＯＵＴＮと接続され、そのトランジスタＭ２のドレインが正相出力端子ＯＵＴＰと接続されている。なお、差動対１１は第１の差動対を構成している。
【００２４】
差動対１２は加算回路４のＯＲゲート６から出力されたＤＮ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ３と、加算回路１のＯＲゲート３から出力されたＵＮ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ４とから構成されており、そのトランジスタＭ３のドレインが逆相出力端子ＯＵＴＮと接続され、そのトランジスタＭ４のドレインが正相出力端子ＯＵＴＰと接続されている。なお、差動対１２は第２の差動対を構成している。
【００２５】
シンク電流供給回路１３は差動対１１，１２と接続されており、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮにシンク電流を供給する回路である。なお、シンク電流供給回路１３はシンク電流供給手段を構成している。
電流源１４は差動対１１におけるトランジスタＭ１，Ｍ２の共通のソースと接続されており、電流Ｉ１を出力する第１の電流源である。
電流源１５は差動対１２におけるトランジスタＭ３，Ｍ４の共通のソースと接続されており、電流Ｉ２を出力する第２の電流源である。
【００２６】
差動対１７は加算回路１のＯＲゲート３から出力されたＤＮ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ５と、加算回路４のＯＲゲート６から出力されたＤＮ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ６とから構成されており、そのトランジスタＭ５のドレインがトランジスタＭ１，Ｍ３のドレイン及び逆相出力端子ＯＵＴＮと接続され、そのトランジスタＭ６のドレインがトランジスタＭ２，Ｍ４のドレイン及び正相出力端子ＯＵＴＰと接続されている。なお、差動対１７は第３の差動対を構成している。
【００２７】
差動対１８は加算回路４のＯＲゲート５から出力されたＵＰ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ７と、加算回路１のＯＲゲート２から出力されたＵＰ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ８とから構成されており、そのトランジスタＭ７のドレインがトランジスタＭ１，Ｍ３のドレイン及び逆相出力端子ＯＵＴＮと接続され、そのトランジスタＭ８のドレインがトランジスタＭ２，Ｍ４のドレイン及び正相出力端子ＯＵＴＰと接続されている。なお、差動対１８は第４の差動対を構成している。
【００２８】
ソース電流供給回路１６は差動対１１，１２と接続されており、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮにソース電流を供給する回路である。なお、ソース電流供給回路１６はソース電流供給手段を構成している。
電流源１９は差動対１７におけるトランジスタＭ５，Ｍ６の共通のソースと接続されており、電流Ｉ３を出力する第３の電流源である。
電流源２０は差動対１８におけるトランジスタＭ７，Ｍ８の共通のソースと接続されており、電流Ｉ４を出力する第４の電流源である。
【００２９】
次に動作について説明する。
図２はこの発明の実施の形態１による差動チャージポンプ回路の動作タイミングを示すタイミングチャートである。
ここでは、ＣＬＫ信号として、ＵＰ信号／ＤＮ信号と同じ周期で、デューティ比がＵＰ信号／ＤＮ信号の５０％である信号を用いるものとする。
また、ＣＬＫ信号が“Ｈｉｇｈ”となる期間と、ＵＰ信号／ＤＮ信号が“Ｈｉｇｈ”となる期間とが重ならないように、ＣＬＫ信号のタイミングが調節されているものとする。
【００３０】
電流源１４，１５，１９，２０から出力される電流Ｉ１，Ｉ２，Ｉ３，Ｉ４の値を以下の式で定義する。
Ｉ１＝Ｉ×（１−α）
Ｉ２＝Ｉ×（１＋α）
Ｉ３＝Ｉ×（１−β）
Ｉ４＝Ｉ×（１＋β）
αは電流源１４と電流源１５の相対的なばらつきを示し、βは電流源１９と電流源２０の相対的なばらつきを示している。
【００３１】
図２における区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの出力電流Ｉｏｕｔは、下記のようになる。
［区間Ａ］
区間Ａでは、ＵＰ信号の信号レベルが“Ｈｉｇｈ”、ＤＮ信号の信号レベルが“Ｈｉｇｈ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｈレベル
ＤＮ２Ｐ  →  Ｈレベル
ＵＰ２Ｎ  →  Ｌレベル
ＤＮ２Ｎ  →  Ｌレベル
【００３２】
したがって、トランジスタＭ１〜Ｍ８のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＮ
トランジスタＭ２    →  ＯＦＦ
トランジスタＭ３    →  ＯＦＦ
トランジスタＭ４    →  ＯＮ
トランジスタＭ５    →  ＯＮ
トランジスタＭ６    →  ＯＦＦ
トランジスタＭ７    →  ＯＦＦ
トランジスタＭ８    →  ＯＮ
【００３３】
これにより、トランジスタＭ４，Ｍ８に電流が流れるため、Ｉ４−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２
＝Ｉ×（１＋β）−Ｉ×（１＋α）
＝Ｉ×（−α＋β）
また、トランジスタＭ１，Ｍ５に電流が流れるため、Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（α−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（−α＋β）
【００３４】
［区間Ｂ］
区間Ｂでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｈｉｇｈ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｌレベル
ＤＮ２Ｐ  →  Ｈレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｌレベル
【００３５】
したがって、トランジスタＭ１〜Ｍ８のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＦＦ
トランジスタＭ２    →  ＯＮ
トランジスタＭ３    →  ＯＦＦ
トランジスタＭ４    →  ＯＮ
トランジスタＭ５    →  ＯＮ
トランジスタＭ６    →  ＯＦＦ
トランジスタＭ７    →  ＯＮ
トランジスタＭ８    →  ＯＦＦ
【００３６】
これにより、トランジスタＭ６，Ｍ８には電流が流れず、トランジスタＭ２，Ｍ４には電流が流れるため、−Ｉ２−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝−Ｉ２−Ｉ１
＝−Ｉ×（１＋α）−Ｉ×（１−α）
＝−２Ｉ
また、トランジスタＭ１，Ｍ３には電流が流れず、トランジスタＭ５，Ｍ７には電流が流れるため、Ｉ３＋Ｉ４の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３＋Ｉ４
＝Ｉ×（１−β）＋Ｉ×（１＋β）
＝２Ｉ
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝−２Ｉ
【００３７】
［区間Ｃ］
区間Ｃでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｌレベル
ＤＮ２Ｐ  →  Ｌレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｈレベル
【００３８】
したがって、トランジスタＭ１〜Ｍ８のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＦＦ
トランジスタＭ２    →  ＯＮ
トランジスタＭ３    →  ＯＮ
トランジスタＭ４    →  ＯＦＦ
トランジスタＭ５    →  ＯＦＦ
トランジスタＭ６    →  ＯＮ
トランジスタＭ７    →  ＯＮ
トランジスタＭ８    →  ＯＦＦ
【００３９】
これにより、トランジスタＭ２，Ｍ６に電流が流れるため、Ｉ３−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ３−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（α−β）
また、トランジスタＭ３，Ｍ７に電流が流れるため、Ｉ４−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ４−Ｉ２
＝Ｉ×（１＋β）−Ｉ×（１＋α）
＝Ｉ×（−α＋β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（α−β）
【００４０】
［区間Ｄ］
区間Ｄでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｈｉｇｈ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｈレベル
ＤＮ２Ｐ  →  Ｈレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｈレベル
【００４１】
したがって、トランジスタＭ１〜Ｍ８のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＮ
トランジスタＭ２    →  ＯＮ
トランジスタＭ３    →  ＯＮ
トランジスタＭ４    →  ＯＮ
トランジスタＭ５    →  ＯＮ
トランジスタＭ６    →  ＯＮ
トランジスタＭ７    →  ＯＮ
トランジスタＭ８    →  ＯＮ
【００４２】
これにより、トランジスタＭ２，Ｍ４とトランジスタＭ６，Ｍ８に電流が流れるため、Ｉ３＋Ｉ４−Ｉ２−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ３＋Ｉ４−Ｉ２−Ｉ１
＝Ｉ×（１−β）＋Ｉ×（１＋β）−Ｉ×（１＋α）−Ｉ×（１−
α）
＝０
また、トランジスタＭ２，Ｍ４とトランジスタＭ６，Ｍ８に電流が流れるため、Ｉ３＋Ｉ４−Ｉ２−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ３＋Ｉ４−Ｉ２−Ｉ１
＝Ｉ×（１−β）＋Ｉ×（１＋β）−Ｉ×（１＋α）−Ｉ×（１−
α）
＝０
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝０
【００４３】
［区間Ｅ］
区間Ｅでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｌレベル
ＤＮ２Ｐ  →  Ｌレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｈレベル
【００４４】
したがって、トランジスタＭ１〜Ｍ８のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＦＦ
トランジスタＭ２    →  ＯＮ
トランジスタＭ３    →  ＯＮ
トランジスタＭ４    →  ＯＦＦ
トランジスタＭ５    →  ＯＦＦ
トランジスタＭ６    →  ＯＮ
トランジスタＭ７    →  ＯＮ
トランジスタＭ８    →  ＯＦＦ
【００４５】
これにより、トランジスタＭ２，Ｍ６に電流が流れるため、Ｉ３−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ３−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（α−β）
また、トランジスタＭ３，Ｍ７に電流が流れるため、Ｉ４−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ４−Ｉ２
＝Ｉ×（１＋β）−Ｉ×（１＋α）
＝Ｉ×（−α＋β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（α−β）
【００４６】
各区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの時間幅を考慮すると、平均出力電流Ｉｏｕｔ＿ａｖは以下の通りとなる。
Ｉｏｕｔ＿ａｖ＝Ｉ×｛２×（Ｔｕ−Ｔｄ）−（Ｔｕ＋Ｔｄ）×（α−β）｝
よって、Ｉｏｕｔ＿ａｖを（Ｔｕ−Ｔｄ）の関数として見ると、（Ｔｕ＋Ｔｄ）が１より十分に小さい場合は、電流源のばらつきα，βに起因するオフセット項が小さくなり、ほぼＩｏｕｔ＿ａｖと（Ｔｕ−Ｔｄ）が比例の関係になることが分かる。
つまり、ＵＰ信号とＤＮ信号のパルス幅が小さいという条件下では、電流源のばらつきα，βの影響をほぼ消去できるといえる。
例えば、図１の差動チャージポンプ回路をＰＬＬに適用した場合、位相同期時にはＵＰ信号とＤＮ信号のパルス幅はほぼ０になるため、十分に出力電流のオフセット抑圧効果を得ることができる。
【００４７】
以上で明らかなように、この実施の形態１によれば、差動のＵＰ信号におけるＵＰＰとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＰをトランジスタＭ１，Ｍ７に出力するＯＲゲート２と、差動のＤＮ信号におけるＤＮＰとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＰをトランジスタＭ４，Ｍ６に出力するＯＲゲート３とからなる加算回路１と、差動のＵＰ信号におけるＵＰＮとＣＬＫ信号の論理和を求め、その論理結果であるＵＰ２ＮをトランジスタＭ２，Ｍ８に出力するＯＲゲート５と、差動のＤＮ信号におけるＤＮＮとＣＬＫ信号の論理和を求め、その論理結果であるＤＮ２ＮをトランジスタＭ３，Ｍ５に出力するＯＲゲート６とからなる加算回路４とを設けるように構成したので、電流源のばらつきα，βがあっても、オフセットの発生を抑えることができる効果を奏する。
【００４８】
この実施の形態１では、ＵＰ信号の時間幅がＴｕ、ＤＮ信号の時間幅がＴｄである例を示したが（Ｔｕ＜Ｔｄ）、ＵＰ信号の時間幅Ｔｕが図２のＴｄに相当する時間（区間Ａ，Ｂの間、Ｈレベル）であって、ＤＮ信号の時間幅Ｔｄが図２のＴｕに相当する時間（区間Ａの間、Ｈレベル）であってもよい（Ｔｕ＞Ｔｄ）。
【００４９】
実施の形態２．
図３はこの発明の実施の形態２による差動チャージポンプ回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ソース電流供給回路３０は差動対１１，１２、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮと接続されており、正相出力端子ＯＵＴＰ及び逆相出力端子ＯＵＴＮにソース電流を供給する回路である。なお、ソース電流供給回路３０はソース電流供給手段を構成している。
【００５０】
次に動作について説明する。
差動チャージポンプ回路の動作タイミングは、上記実施の形態１と同様に、図２のタイミングチャートが示す動作タイミングであるとして説明する。
図２における区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの出力電流Ｉｏｕｔは、下記のようになる。
【００５１】
［区間Ａ］
区間Ａでは、ＵＰ信号の信号レベルが“Ｈｉｇｈ”、ＤＮ信号の信号レベルが“Ｈｉｇｈ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｈレベル
ＤＮ２Ｐ  →  Ｈレベル
ＵＰ２Ｎ  →  Ｌレベル
ＤＮ２Ｎ  →  Ｌレベル
【００５２】
したがって、トランジスタＭ１〜Ｍ４のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＮ
トランジスタＭ２    →  ＯＦＦ
トランジスタＭ３    →  ＯＦＦ
トランジスタＭ４    →  ＯＮ
【００５３】
これにより、トランジスタＭ４に電流が流れるため、Ｉ４−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２
＝Ｉ×（１＋β）−Ｉ×（１＋α）
＝Ｉ×（−α＋β）
また、トランジスタＭ１に電流が流れるため、Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（α−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（−α＋β）
【００５４】
［区間Ｂ］
区間Ｂでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｈｉｇｈ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｌレベル
ＤＮ２Ｐ  →  Ｈレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｌレベル
【００５５】
したがって、トランジスタＭ１〜Ｍ４のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＦＦ
トランジスタＭ２    →  ＯＮ
トランジスタＭ３    →  ＯＦＦ
トランジスタＭ４    →  ＯＮ
【００５６】
これにより、トランジスタＭ２，Ｍ４に電流が流れるため、Ｉ４−Ｉ２−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１＋α）−Ｉ×（１−α）
＝Ｉ×（−１＋β）
また、トランジスタＭ１，Ｍ３には電流が流れないため、Ｉ３の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３
＝Ｉ×（１−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（−１＋β）
【００５７】
［区間Ｃ］
区間Ｃでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｌレベル
ＤＮ２Ｐ  →  Ｌレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｈレベル
【００５８】
したがって、トランジスタＭ１〜Ｍ４のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＦＦ
トランジスタＭ２    →  ＯＮ
トランジスタＭ３    →  ＯＮ
トランジスタＭ４    →  ＯＦＦ
【００５９】
これにより、トランジスタＭ２に電流が流れるため、Ｉ４−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１−α）
＝Ｉ×（α＋β）
また、トランジスタＭ３に電流が流れるため、Ｉ３−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ２
＝Ｉ×（１−β）−Ｉ×（１＋α）
＝Ｉ×（−α−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（α＋β）
【００６０】
［区間Ｄ］
区間Ｄでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｈｉｇｈ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｈレベル
ＤＮ２Ｐ  →  Ｈレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｈレベル
【００６１】
したがって、トランジスタＭ１〜Ｍ４のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＮ
トランジスタＭ２    →  ＯＮ
トランジスタＭ３    →  ＯＮ
トランジスタＭ４    →  ＯＮ
【００６２】
これにより、トランジスタＭ２，Ｍ４に電流が流れるため、Ｉ４−Ｉ２−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１＋α）−Ｉ×（１−α）
＝Ｉ×（−１＋β）
また、トランジスタＭ１，Ｍ３に電流が流れるため、Ｉ３−Ｉ２−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ３−Ｉ２−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１＋α）−Ｉ×（１−α）
＝Ｉ×（−１−β）
【００６３】
［区間Ｅ］
区間Ｅでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｌレベル
ＤＮ２Ｐ  →  Ｌレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｈレベル
【００６４】
したがって、トランジスタＭ１〜Ｍ４のオンオフ状態は、以下のようになる。
トランジスタＭ１    →  ＯＦＦ
トランジスタＭ２    →  ＯＮ
トランジスタＭ３    →  ＯＮ
トランジスタＭ４    →  ＯＦＦ
【００６５】
これにより、トランジスタＭ２に電流が流れるため、Ｉ４−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１−α）
＝Ｉ×（α＋β）
また、トランジスタＭ３に電流が流れるため、Ｉ３−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ２
＝Ｉ×（１−β）−Ｉ×（１＋α）
＝Ｉ×（−α−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（α＋β）
【００６６】
各区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの時間幅を考慮すると、平均出力電流Ｉｏｕｔ＿ａｖは以下の通りとなる。
Ｉｏｕｔ＿ａｖ＝Ｉ×｛（Ｔｕ−Ｔｄ）−（Ｔｕ＋Ｔｄ）α＋β｝
よって、電流源１９と電流源２０の相対的なばらつきβに依存して、出力電流特性にオフセットが生じることが分かる。
しかし、電流源１４と電流源１５の相対的なばらつきαについては、（Ｔｕ＋Ｔｄ）が１より十分に小さい場合、出力オフセットへの影響は小さくなる。
したがって、電流源１９と電流源２０の相対的なばらつきβが小さな回路に対しては、図３の差動チャージポンプ回路が出力オフセットの抑圧に対して有効であることが分かる。
図３の差動チャージポンプ回路では、図１の差動チャージポンプ回路と比べて、トランジスタの縦積み段数が減るため、電源電圧に対する制限が緩くなるというメリットが得られる。
【００６７】
実施の形態３．
図４はこの発明の実施の形態３による差動チャージポンプ回路を示す構成図であり、図において、図３と同一符号は同一または相当部分を示すので説明を省略する。
差動対４１は加算回路１のＯＲゲート３から出力されたＤＮ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ９と、加算回路４のＯＲゲート６から出力されたＤＮ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ１０とから構成されており、そのトランジスタＭ９のドレインが逆相出力端子ＯＵＴＮ及び電流源１４と接続され、そのトランジスタＭ１０のドレインが正相出力端子ＯＵＴＰ及び電流源１５と接続されている。なお、差動対４１は第１の差動対を構成している。
【００６８】
差動対４２は加算回路４のＯＲゲート５から出力されたＵＰ２Ｐの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ１１と、加算回路１のＯＲゲート２から出力されたＵＰ２Ｎの信号レベルに応じてオンオフ（ＯＮ／ＯＦＦ）するトランジスタＭ１２とから構成されており、そのトランジスタＭ１１のドレインが逆相出力端子ＯＵＴＮ及び電流源１４と接続され、そのトランジスタＭ１２のドレインが正相出力端子ＯＵＴＰ及び電流源１５と接続されている。なお、差動対４２は第２の差動対を構成している。
【００６９】
次に動作について説明する。
差動チャージポンプ回路の動作タイミングは、上記実施の形態１と同様に、図２のタイミングチャートが示す動作タイミングであるとして説明する。
図２における区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの出力電流Ｉｏｕｔは、下記のようになる。
【００７０】
［区間Ａ］
区間Ａでは、ＵＰ信号の信号レベルが“Ｈｉｇｈ”、ＤＮ信号の信号レベルが“Ｈｉｇｈ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｈレベル
ＤＮ２Ｐ  →  Ｈレベル
ＵＰ２Ｎ  →  Ｌレベル
ＤＮ２Ｎ  →  Ｌレベル
【００７１】
したがって、トランジスタＭ９〜Ｍ１２のオンオフ状態は、以下のようになる。
トランジスタＭ９    →  ＯＮ
トランジスタＭ１０  →  ＯＦＦ
トランジスタＭ１１  →  ＯＦＦ
トランジスタＭ１２  →  ＯＮ
【００７２】
これにより、トランジスタＭ１２に電流が流れるため、Ｉ４−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ２
＝Ｉ×（１＋β）−Ｉ×（１＋α）
＝Ｉ×（−α＋β）
また、トランジスタＭ９に電流が流れるため、Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ１
＝Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（α−β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝Ｉ×（−α＋β）
【００７３】
［区間Ｂ］
区間Ｂでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｈｉｇｈ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｌレベル
ＤＮ２Ｐ  →  Ｈレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｌレベル
【００７４】
したがって、トランジスタＭ９〜Ｍ１２のオンオフ状態は、以下のようになる。
トランジスタＭ９    →  ＯＮ
トランジスタＭ１０  →  ＯＦＦ
トランジスタＭ１１  →  ＯＮ
トランジスタＭ１２  →  ＯＦＦ
【００７５】
これにより、トランジスタＭ１０，Ｍ１２には電流が流れないため、−Ｉ２の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝−Ｉ２
＝−Ｉ×（１＋α）
また、トランジスタＭ９，Ｍ１１に電流が流れるため、Ｉ４＋Ｉ３−Ｉ１の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４＋Ｉ３−Ｉ１
＝Ｉ×（１＋β）＋Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（１＋α）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝−Ｉ×（１＋α）
【００７６】
［区間Ｃ］
区間Ｃでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｌレベル
ＤＮ２Ｐ  →  Ｌレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｈレベル
【００７７】
したがって、トランジスタＭ９〜Ｍ１２のオンオフ状態は、以下のようになる。
トランジスタＭ９    →  ＯＦＦ
トランジスタＭ１０  →  ＯＮ
トランジスタＭ１１  →  ＯＮ
トランジスタＭ１２  →  ＯＦＦ
【００７８】
これにより、トランジスタＭ１０に電流が流れるため、Ｉ３−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ２
＝Ｉ×（１−β）−Ｉ×（１＋α）
＝−Ｉ×（α＋β）
また、トランジスタＭ１１に電流が流れるため、Ｉ４−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１−α）
＝Ｉ×（α＋β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝−Ｉ×（α＋β）
【００７９】
［区間Ｄ］
区間Ｄでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｈｉｇｈ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｈレベル
ＤＮ２Ｐ  →  Ｈレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｈレベル
【００８０】
したがって、トランジスタＭ９〜Ｍ１２のオンオフ状態は、以下のようになる。
トランジスタＭ９    →  ＯＮ
トランジスタＭ１０  →  ＯＮ
トランジスタＭ１１  →  ＯＮ
トランジスタＭ１２  →  ＯＮ
【００８１】
これにより、トランジスタＭ１０，Ｍ１２に電流が流れるため、Ｉ４＋Ｉ３−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４＋Ｉ３−Ｉ２
＝Ｉ×（１＋β）＋Ｉ×（１−β）−Ｉ×（１＋α）
＝Ｉ×（１−α）
また、トランジスタＭ９，Ｍ１１に電流が流れるため、Ｉ４＋Ｉ３−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４＋Ｉ３−Ｉ１
＝Ｉ×（１＋β）＋Ｉ×（１−β）−Ｉ×（１−α）
＝Ｉ×（１＋α）
【００８２】
［区間Ｅ］
区間Ｅでは、ＵＰ信号の信号レベルが“Ｌｏｗ”、ＤＮ信号の信号レベルが“Ｌｏｗ”、ＣＬＫ信号の信号レベルが“Ｌｏｗ”である。
この場合、加算回路１のＯＲゲート２，３及び加算回路４のＯＲゲート５，６から出力されるＵＰ２Ｐ，ＤＮ２Ｐ，ＵＰ２Ｎ，ＤＮ２Ｎの信号レベルは以下のようになる。
ＵＰ２Ｐ  →  Ｌレベル
ＤＮ２Ｐ  →  Ｌレベル
ＵＰ２Ｎ  →  Ｈレベル
ＤＮ２Ｎ  →  Ｈレベル
【００８３】
したがって、トランジスタＭ９〜Ｍ１２のオンオフ状態は、以下のようになる。
トランジスタＭ９    →  ＯＦＦ
トランジスタＭ１０  →  ＯＮ
トランジスタＭ１１  →  ＯＮ
トランジスタＭ１２  →  ＯＦＦ
【００８４】
これにより、トランジスタＭ１０に電流が流れるため、Ｉ３−Ｉ２の電流が、正相出力端子ＯＵＴＰから外部に流れ出すようになる。
Ｉ（ＯＵＴＮ）＝Ｉ３−Ｉ２
＝Ｉ×（１−β）−Ｉ×（１＋α）
＝−Ｉ×（α＋β）
また、トランジスタＭ１１に電流が流れるため、Ｉ４−Ｉ１の電流が、逆相出力端子ＯＵＴＮから外部に流れ出すようになる。
Ｉ（ＯＵＴＰ）＝Ｉ４−Ｉ１
＝Ｉ×（１＋β）−Ｉ×（１−α）
＝Ｉ×（α＋β）
したがって、この場合、出力電流Ｉｏｕｔは下記のようになる。
Ｉｏｕｔ＝Ｉ（ＯＵＴＰ）＝−Ｉ（ＯＵＴＮ）
＝−Ｉ×（α＋β）
【００８５】
各区間Ａ，Ｂ，Ｃ，Ｄ，Ｅの時間幅を考慮すると、平均出力電流Ｉｏｕｔ＿ａｖは以下の通りとなる。
Ｉｏｕｔ＿ａｖ＝Ｉ×｛（Ｔｕ−Ｔｄ）＋α＋（Ｔｕ＋Ｔｄ）β｝
よって、電流源１４と電流源１５の相対的なばらつきαに依存して、出力電流特性にオフセットが生じることが分かる。
しかし、電流源１９と電流源２０の相対的なばらつきβについては、（Ｔｕ＋Ｔｄ）が１より十分に小さい場合、出力オフセットへの影響は小さくなる。
したがって、電流源１４と電流源１５の相対的なばらつきαが小さな回路に対しては、図４の差動チャージポンプ回路が出力オフセットの抑圧に対して有効であることが分かる。
図４の差動チャージポンプ回路では、図１の差動チャージポンプ回路と比べて、トランジスタの縦積み段数が減るため、電源電圧に対する制限が緩くなるというメリットが得られる。
【００８６】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００８７】
１  加算回路、２，３  ＯＲゲート、４  加算回路、５，６  ＯＲゲート、１１  差動対（第１の差動対）、１２  差動対（第２の差動対）、１３  シンク電流供給回路（シンク電流供給手段）、１４  電流源（第１の電流源）、１５  電流源（第２の電流源）、１６  ソース電流供給回路（ソース電流供給手段）、１７  差動対（第３の差動対）、１８  差動対（第４の差動対）、１９  電流源（第３の電流源）、２０  電流源（第４の電流源）、３０  ソース電流供給回路（ソース電流供給手段）、４１  差動対（第１の差動対）、４２  差動対（第２の差動対）、Ｍ１〜Ｍ１２  トランジスタ、ＯＵＴＰ  正相出力端子、ＯＵＴＮ  逆相出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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