(57)【要約】【課題】耐圧を向上しながら、電流増幅率の低下を抑制することができる横型バイポーラトランジスタを開示する。【解決手段】横型バイポーラトランジスタ１０は、ｎ型の半導体層１６と、半導体層１６の表面の一部に設けられたｐ型のエミッタ領域４０と、半導体層１６の表面の一部に設けられ、エミッタ領域４０から間隔を空けて配置されているｐ型のコレクタ領域２０と、半導体層１６の表面の一部に設けられ、エミッタ領域４０とコレクタ領域２０の間に配置されているｎ型のベース領域３０とを有している。エミッタ領域４０とコレクタ領域２０とベース領域３０は、半導体層１６により互いに分離されている。半導体層１６内であって、半導体層１６の表面からの深さ方向においてベース領域３０の下方には、ｐ型の第１埋め込み領域５０がさらに設けられている。第１埋め込み領域５０の電荷量は、ベース領域３０の電荷量と等しい。【選択図】図１
2014103193.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
半導体層の表面の一部に設けられた第２導電型のエミッタ領域と、
半導体層の表面の一部に設けられ、エミッタ領域から間隔を空けて配置されている第２導電型のコレクタ領域と、
半導体層の表面の一部に設けられ、エミッタ領域とコレクタ領域の間に配置されている第１導電型のベース領域とを有しており、
エミッタ領域とコレクタ領域とベース領域は、半導体層により互いに分離されており、
半導体層内であって、半導体層の表面からの深さ方向においてベース領域の下方には、第２導電型の第１埋め込み領域がさらに設けられており、
第１埋め込み領域の電荷量は、ベース領域の電荷量と等しい、
ことを特徴とする横型バイポーラトランジスタ。
【請求項２】
半導体層内には、
半導体層の表面からの深さ方向において第１埋め込み領域の下方に、第１埋め込み領域と間隔を空けて配置された第２導電型の第２埋め込み領域と、
第１埋め込み領域と第２埋め込み領域の間に配置された第１導電型の特定領域と、がさらに設けられており、
特定領域の電荷量は、第２埋め込み領域の電荷量と等しい、
ことを特徴とする請求項１に記載の横型バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で開示する技術は、横型バイポーラトランジスタに関する。
【背景技術】
【０００２】
例えば、特許文献１には、半導体基板の表面に形成されたｎ型の半導体層の表面側に、ｐ型のコレクタ領域と、ｐ型のエミッタ領域と、ｎ＋型のベース領域を有する横型のｐｎｐトランジスタが開示されている。このｐｎｐトランジスタでは、半導体層の内部に、半導体層の表面からの深さ方向において、コレクタ領域の下方に、ｐ＋型のコレクタ第２領域が形成されている。即ち、このｐｎｐトランジスタでは、コレクタ領域が半導体層の深い位置まで形成されている。これにより、キャリア（ホール）の移動距離を短くし、電流増幅率の低下の抑制が図られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６７９０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、コレクタ領域とエミッタ領域の間にベース領域を配置する構造の横型バイポーラトランジスタも知られている。この構造の横型バイポーラトランジスタでは、コレクタ領域とエミッタ領域の間の距離が長く確保されるため、耐圧を向上できるという利点がある。しかしながら、コレクタ領域とエミッタ領域の間の距離が長いため、キャリア（ホール）の移動距離も長くなり、電流増幅率が低下してしまう場合がある。
【０００５】
本明細書では、耐圧を向上しながら、電流増幅率の低下を抑制することができる横型バイポーラトランジスタを開示する。
【課題を解決するための手段】
【０００６】
本明細書で開示する横型バイポーラトランジスタは、第１導電型の半導体層と、半導体層の表面の一部に設けられた第２導電型のエミッタ領域と、半導体層の表面の一部に設けられ、エミッタ領域から間隔を空けて配置されている第２導電型のコレクタ領域と、半導体層の表面の一部に設けられ、エミッタ領域とコレクタ領域の間に配置されている第１導電型のベース領域とを有している。エミッタ領域とコレクタ領域とベース領域は、半導体層により互いに分離されている。半導体層内であって、半導体層の表面からの深さ方向においてベース領域の下方には、第２導電型の第１埋め込み領域がさらに設けられている。第１埋め込み領域の電荷量は、ベース領域の電荷量と等しい。
【０００７】
上記の横型バイポーラトランジスタでは、コレクタ領域とエミッタ領域の間にベース領域が配置されているため、コレクタ領域とエミッタ領域の間の距離を長く確保できることができ、耐圧を向上することができる。また、半導体層内の第１導電型のベース領域の下方に、第２導電型の第１埋め込み領域を有している。エミッタ‐コレクタ間でキャリアが移動する場合、第１埋め込み領域内では電荷とキャリアの結合が起きず、損失が生じない。そのため、キャリアは第１埋め込み領域の分だけ移動距離を短くすることができる。その結果、電流増幅率の低下を抑制することができる。従って、上記の横型バイポーラトランジスタによると、耐圧を向上しながら電流増幅率の低下を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】第１実施例の横型バイポーラトランジスタの断面図。
【図２】第１実施例の横型バイポーラトランジスタがオフしているときの等電位線分布を模式的に示す図。
【図３】第２実施例の横型バイポーラトランジスタの断面図。
【図４】第１実施例の横型バイポーラトランジスタとＬＤＭＯＳを同一の半導体基板上に形成した半導体装置を示す断面図。
【０００９】
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
【００１０】
（特徴１）半導体層内には、半導体層の表面からの深さ方向において第１埋め込み領域の下方に、第１埋め込み領域と間隔を空けて配置された第２導電型の第２埋め込み領域と、第１埋め込み領域と第２埋め込み領域の間に配置された第１導電型の特定領域と、がさらに設けられていてもよい。特定領域の電荷量は、第２埋め込み領域の電荷量と等しくてもよい。この構成によると、エミッタ‐コレクタ間でキャリアが移動する場合、より多くのキャリアが、第１及び第２埋め込み領域の分だけ移動距離を短くすることができるため、電流増幅率の低下をさらに抑制することができる。
【実施例】
【００１１】
（第１実施例）
図１に示すように、本実施例の横型バイポーラトランジスタ１０は、主にＳｉからなる半導体基板１２と、半導体基板１２の表面側（図１の上側）に形成されている埋め込み絶縁膜１４と、埋め込み絶縁膜の表面側に形成されている半導体層１６と、半導体層１６の表面に設けられた電極２６、３６、４６と、金属配線等によって構成されている。本実施例の横型バイポーラトランジスタ１０は、ｐｎｐトランジスタである。
【００１２】
半導体層１６は、主にＳｉからなる層である。半導体層１６は、ｎ型であり、その不純物濃度は低い。半導体層１６の表面の一部には、エミッタ領域４０、コレクタ領域２０、及び、ベース領域３０が形成されている。エミッタ領域４０とコレクタ領域２０とベース領域３０は、半導体層１６によって互いに分離されている。本実施例では、ベース領域３０が、エミッタ領域４０とコレクタ領域２０の間に配置されている。半導体層１６内であって、半導体層１６の表面からの深さ方向においてベース領域３０の下方には、第１埋め込み領域５０が形成されている。
【００１３】
エミッタ領域４０は、ｐ型である。エミッタ領域４０は、不純物濃度が高い高濃度領域４２と、高濃度領域４２に比べて不純物濃度が低い低濃度領域４４とを有している。エミッタ領域４０は、半導体層１６の表面に露出する範囲に島状に形成されている。エミッタ領域４０の表面には、エミッタ電極４６が接続されている。
【００１４】
コレクタ領域２０は、ｐ型である。コレクタ領域２０は、不純物濃度が高い高濃度領域２２と、高濃度領域２２に比べて不純物濃度が低い低濃度領域２４とを有している。コレクタ領域２０も、半導体層１６の表面に露出する範囲に島状に形成されている。コレクタ領域２０は、エミッタ領域４０から間隔を空けて形成されている。本実施例では、コレクタ領域２０とエミッタ領域４０の間にベース領域３０が配置されているため、コレクタ領域２０とエミッタ領域４０の間の距離が長く確保されている。コレクタ領域２０の表面には、コレクタ電極２６が接続されている。
【００１５】
ベース領域３０は、ｎ型である。ベース領域３０は、不純物濃度が高い高濃度領域３２と、高濃度領域３２に比べて不純物濃度が低い低濃度領域３４とを有している。ベース領域３０も、半導体層１６の表面に露出する範囲に島状に形成されている。上記の通り、ベース領域３０は、コレクタ領域２０とエミッタ領域４０の間に配置されている。ベース領域３０の表面には、ベース電極３６が接続されている。
【００１６】
第１埋め込み領域５０は、ｎ型である。第１埋め込み領域５０の不純物濃度は、半導体層１６の不純物濃度よりも高い。また、第１埋め込み領域５０の電荷量は、直上に設けられたベース領域３０の電荷量と等しい。即ち、第１埋め込み領域５０には、ベース領域３０と電荷量が等しくなるように不純物が注入されている。具体的には、第１埋め込み領域５０を形成する際に、ベース領域３０と電荷量が等しくなるように、注入する不純物の濃度や深さが調整されている。上記の通り、第１埋め込み領域５０は、半導体層１６の表面からの深さ方向においてベース領域３０の下方に形成されている。
【００１７】
半導体層１６内の端部（図１中の左端）には、横型バイポーラトランジスタ１０を他の領域（図示省略）と分離するための分離トレンチ６０が形成されている。分離トレンチ６０は、半導体層１６の表面から下方に伸び、埋め込み絶縁膜１４の表面に達する深さに形成されている。分離トレンチ６０には、分離トレンチ６０の内壁を被覆する分離絶縁層６２が形成されている。分離絶縁層６２の内側には、埋め込み電極６４が形成されている。図１では図示していないが、本実施例では、埋め込み電極６４は、コレクタ電極２６と接続されている。このため、埋め込み電極６４は、コレクタ電極２６と同電位を有する。
【００１８】
次に、本実施例の横型バイポーラトランジスタ１０の動作を説明する。エミッタ電極４６とコレクタ電極２６の間に、エミッタ電極４６がプラスとなる電圧（即ち、横型バイポーラトランジスタ１０に対する順電圧）を印加し、ベース電極３６に所定のオン電位を印加すると、横型バイポーラトランジスタ１０がオンする。即ち、電子が、コレクタ領域２０からエミッタ領域４０に向かって半導体層１６内を移動するとともに、キャリア（ホール）が、エミッタ領域４０からコレクタ領域２０に向かって移動する。これにより、エミッタ電極４６からコレクタ電極２６に電流が流れる。一部のホールは、エミッタ領域４０からコレクタ領域２０に向かって移動する際、第１埋め込み領域５０内を通過する。第１埋め込み領域５０内では電子とホールの結合が起きず、損失が生じない。そのため、ホールはエミッタ領域４０からコレクタ領域２０まで移動するが、一部のホールは第１埋め込み領域５０の分だけ実質的な移動距離が短くなる。その結果、横型バイポーラトランジスタ１０の電流増幅率の低下を抑制することができる。
【００１９】
ベース電極３６に印加する電位を、オン電位からオフ電位に切り替えると、横型バイポーラトランジスタ１０がオフする。その場合、図２に示すように、エミッタ領域４０とコレクタ領域２０の間に空乏層７０が形成される。図２には、オフ状態の横型バイポーラトランジスタ１０の空乏層７０内に形成される等電位線８０、８２、８４、８６、８８、９０、９２、９４、９６が示されている。本実施例では、第１埋め込み領域５０の電荷量と、ベース領域３０の電荷量は等しい。そのため、等電位線８０〜９６が示すように、横型バイポーラトランジスタ１０がオフされている間、エミッタ領域４０とコレクタ領域２０の間に形成される空乏層７０内の電位分布が、ベース領域３０近傍で大きく変動することが抑制される。従って、ベース領域３０の近傍に電界が集中することも抑制される。
【００２０】
以上、本実施例の横型バイポーラトランジスタ１０の構造と動作について説明した。上記の通り、本実施例の横型バイポーラトランジスタ１０では、半導体層１６内のｎ型のベース領域３０の下方に、ｐ型の第１埋め込み領域５０を有している。エミッタ領域４０からコレクタ領域２０にホールが移動する場合、第１埋め込み領域５０内では電子とホールの結合が起きず、損失が生じない。そのため、ホールは第１埋め込み領域５０の分だけ実質的な移動距離を短くすることができる。その結果、電流増幅率の低下を抑制することができる。さらに、本実施例の横型バイポーラトランジスタ１０では、コレクタ領域２０とエミッタ領域４０の間にベース領域３０が配置されているため、コレクタ領域２０とエミッタ領域４０の間の距離を長く確保できることができ、耐圧を向上することもできる。従って、上記の横型バイポーラトランジスタ１０によると、耐圧を向上しながら、電流増幅率の低下を抑制することができる。
【００２１】
（第２実施例）
続いて、図３を参照して、第２実施例の横型バイポーラトランジスタ１００について、第１実施例と異なる点を中心に説明する。本実施例の横型バイポーラトランジスタ１００も、その基本構成は第１実施例と共通する。ただし、本実施例では、図３に示すように、第１埋め込み領域１５０の下方に、第１埋め込み領域１５０と間隔を空けてｐ型の第２埋め込み領域１５２が形成され、第１埋め込み領域１５０と第２埋め込み領域１５２の間に、ｎ型の特定領域１６０が形成されている。
【００２２】
本実施例では、第２埋め込み領域１５２は、その下端部が、埋め込み絶縁膜１４の表面に達する位置に形成されている。また、特定領域１６０の電荷量は、直下の第２埋め込み領域１５２の電荷量と等しい。さらに、本実施例では、特定領域１６０の電荷量は、第１埋め込み領域１５０の電荷量とも等しい。
【００２３】
本実施例の横型バイポーラトランジスタ１００も、第１実施例の横型バイポーラトランジスタ１０と同様の作用効果を発揮することができる。さらに、本実施例では、上記の通り、第１埋め込み領域１５０の下方に、第２埋め込み領域１５２と特定領域１６０が形成されている。そのため、横型バイポーラトランジスタ１００がオンされ、エミッタ領域４０からコレクタ領域２０に向かってキャリア（ホール）が移動する場合、より多くのホールが、第１及び第２埋め込み領域１５０、１５２内を移動することとなる。即ち、より多くのホールが、第１及び第２埋め込み領域１５０、１５２の分だけ実質的な移動距離を短くすることができる。従って、電流増幅率の低下をさらに抑制することができる。
【００２４】
（第３実施例）
図６に、第３実施例の半導体装置２００を示す。図６に示す半導体装置２００は、横型バイポーラトランジスタ１０（図１参照）と、ＬＤＭＯＳ（Laterally Diffused MOS）２１０とを同一基板上に形成した半導体装置である。横型バイポーラトランジスタ１０は、ＬＤＭＯＳ２１０と分離トレンチ６０によって分離されている。横型バイポーラトランジスタ１０の構造は第１実施例と同様である。したがって、横型バイポーラトランジスタ１０は、第１実施例と同様の作用効果を発揮することができる。
【００２５】
ＬＤＭＯＳ２１０は、半導体層１６内に、ｎ＋型のソース領域２２０、ｐ型のボディ領域２３０、ｐ＋型の拡散ボディ領域２３２、ｎ型のドリフト領域２４０、ｎ型のドレイン領域２５０を有している。ソース領域２２０には、ソース電極２２２が接続されている。ドレイン領域２５０には、ドレイン電極２５２が接続されている。また、ゲート電極２６０が、ソース領域２２０とドリフト領域２４０を分離しているボディ領域２３０の表面に対向して設けられている。本実施例では、ｎ型のドリフト領域２４０の下方に、ｐ型のドリフト領域２４２が形成されている。ｎ型のドリフト領域２４０の電荷量は、ｐ型のドリフト領域２４２の電荷量と等しい。ｎ型のドリフト領域２４０の下方にｐ型のドリフト領域２４２を有することで、ＬＤＭＯＳ２１０がオフされているときにｎ型のドリフト領域２４０の近傍に電界が集中することを抑制している。
【００２６】
以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、以下の変形例を採用してもよい。
【００２７】
（変形例１）上記の各実施例では、横型バイポーラトランジスタ１０（１００）がｐｎｐトランジスタである場合について説明した。横型バイポーラトランジスタは、ｐｎｐトランジスタには限られず、ｎｐｎトランジスタであってもよい。横型バイポーラトランジスタがｎｐｎトランジスタである場合も、上記の各実施例の技術を適用することができる。
【００２８】
（変形例２）上記の第２実施例では、ｎ型のベース領域３０の下方に、ｐ型の第１及び第２埋め込み領域１５０、１５２を備え、第１及び第２埋め込み領域１５０、１５２の間にｎ型の特定領域を備えている。これに限られず、ｎ型のベース領域３０の下方に、ｐ型の埋め込み領域を３か所以上に形成してもよい。その場合、各埋め込み領域の間に、ｎ型の特定領域を備えればよい。各特定領域の電荷量は、当該特定領域の直下に設けられた埋め込み領域の電荷量と等しければよい。
【００２９】
（変形例３）上記の第２実施例では、特定領域１６０の電荷量は、第２埋め込み領域１５２の電荷量と、第１埋め込み領域１５０の電荷量の両方と等しい。これに限られず、特定領域１６０の電荷量は、特定領域１６０の直下に設けられた第２埋め込み領域１５２の電荷量と等しければ、第１埋め込み領域１５０の電荷量とは異なっていてもよい。その場合も、エミッタ領域４０とコレクタ領域２０の間に形成される空乏層７０内の電位分布が、ベース領域３０近傍で大きく変動することを抑制できる。
【００３０】
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００３１】
１０：横型バイポーラトランジスタ
１２：半導体基板
１４：埋め込み絶縁膜
１６：半導体層
２０：コレクタ領域
２２：高濃度領域
２４：低濃度領域
２６：コレクタ電極
３０：ベース領域
３２：高濃度領域
３４：低濃度領域
３６：ベース電極
４０：エミッタ領域
４２：高濃度領域
４４：低濃度領域
４６：エミッタ電極
５０：第１埋め込み領域
６０：分離トレンチ
６２：分離絶縁層
６４：埋め込み電極
７０：空乏層
８０、８２、８４、８６、８８、９０、９２、９４、９６：等電位線
１００：横型バイポーラトランジスタ
１５０：第１埋め込み領域
１５２：第２埋め込み領域
１６０：特定領域
２００：半導体装置
２１０：ＬＤＭＯＳ
２２０：ソース領域
２２２：ソース電極
２３０：ボディ領域
２３２：拡散ボディ領域
２４０：ｎ型ドリフト領域
２４２：ｐ型ドリフト領域
２５０：ドレイン領域
２５２：ドレイン電極
２６０：ゲート電極
【図１】
2014103193.tif 000003
【図２】
2014103193.tif 000004
【図３】
2014103193.tif 000005
【図４】
2014103193.tif 000006