(57)【要約】【課題】ＥＳＤ耐量の高い半導体装置を提供する。【解決手段】複数のソース配線２２は、同一形状の金属膜でそれぞれ構成され、複数のソース１２を接地電圧配線２２ａにそれぞれ電気的に接続する。複数のドレイン配線２３は、同一形状の金属膜でそれぞれ構成され、複数のドレイン１２を入力電圧配線２３ａにそれぞれ電気的に接続する。複数のゲート配線２１は、同一形状の金属膜でそれぞれ構成され、複数のゲート１１を接地電圧配線２２ａにそれぞれ電気的に接続する。バックゲート配線２４は、金属膜で構成され、バックゲート１４を接地電圧配線２２ａに電気的に接続する。また、バックゲート配線２４は、ソース１２の上のソース配線２２から分離される。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＥＳＤ保護回路用のＮＭＯＳトランジスタを備える半導体装置であって、
交互に配置された複数のソース及び複数のドレイン、前記ソースと前記ドレインとの間に形成された複数で偶数のチャネル、前記複数で偶数のチャネルの上に設けられた複数のゲート、及び、前記複数のソースの中で最も端の前記複数のソースの近傍に配置されたバックゲートを備える前記ＮＭＯＳトランジスタと、
外部接続用の接地電圧パッドに電気的に接続された接地電圧配線と、
外部接続用の入力電圧パッドに電気的に接続された入力電圧配線と、
同一形状の金属膜でそれぞれ構成され、前記複数のソースを前記接地電圧配線にそれぞれ電気的に接続する複数のソース配線と、
同一形状の金属膜でそれぞれ構成され、前記複数のドレインを前記入力電圧配線にそれぞれ電気的に接続する複数のドレイン配線と、
金属膜でそれぞれ構成され、前記複数のゲートを前記接地電圧配線にそれぞれ電気的に接続する複数のゲート配線と、
金属膜で構成され、前記複数のソース配線から分離され、前記バックゲートを前記接地電圧配線に電気的に接続するバックゲート配線と、
を有する半導体装置。
【請求項２】
複数の前記ゲート配線は、同一形状の金属膜でそれぞれ構成されていることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ（静電気放電）保護回路用のＮＭＯＳトランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
まず、従来の半導体装置について説明する。図２は、従来の半導体装置を示す平面図である。
ＥＳＤから内部回路を保護するＥＳＤ保護回路には、通常ＮＭＯＳトランジスタが使用される。このＮＭＯＳトランジスタのパターンは、例えば、図２に示すようにレイアウトされる。
【０００３】
ＮＭＯＳトランジスタは、交互に配置される複数のソース５及び複数のドレイン４、ソース５とドレイン４との間の複数で偶数のチャネル、複数のチャネルの上に設けられる複数のゲート３、複数のソース５の中で最も端のソース５に隣接して配置されるバックゲート１ａ及び他のソース５に埋め込まれるバックゲート１ｂ、及び、ＮＭＯＳトランジスタを囲うよう配置されるバックゲート１ｃを備える（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９３０１９号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、特許文献１で開示された技術において、複数のソース５の中で最も端のソース５からバックゲート１ａおよびバックゲート１ｃへの各配線が１つのパターンでレイアウトされることが考えられる。すると、このソースにおいては、配線の面積が広くなるので、配線の寄生抵抗の値が小さくなる。ＥＳＤによるサージ電流がＥＳＤ保護回路用のＮＭＯＳトランジスタに流れる場合、配線の寄生抵抗の値が小さい前述のソース１に集中しやすくなるので、広い面積の配線を有するソースに集中しやすくなり、極所発熱による破壊が発生しやすくなる。つまり、半導体装置のＥＳＤ耐量が低くなりやすい。
【０００６】
本発明は、上記課題に鑑みてなされ、ＥＳＤ耐量の高い半導体装置を提供するものである。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するため、ＥＳＤ保護回路用のＮＭＯＳトランジスタを備える半導体装置において、交互に配置される複数のソース及び複数のドレイン、前記ソースと前記ドレインとの間の複数で偶数のチャネル、複数の前記チャネルの上に設けられる複数のゲート、及び、複数の前記ソースの中で最も端の前記ソースの近傍に配置されるバックゲートを備える前記ＮＭＯＳトランジスタと、外部接続用の接地電圧パッドに電気的に接続される接地電圧配線と、外部接続用の入力電圧パッドに電気的に接続される入力電圧配線と、を備え、複数のソース配線は、同一形状の金属膜でそれぞれ構成され、複数の前記ソースを前記接地電圧配線にそれぞれ電気的に接続し、複数のドレイン配線は、同一形状の金属膜でそれぞれ構成され、複数の前記ドレインを前記入力電圧配線にそれぞれ電気的に接続し、複数のゲート配線は、金属膜でそれぞれ構成され、複数の前記ゲートを前記接地電圧配線にそれぞれ電気的に接続し、バックゲート配線は、金属膜で構成され、前記ソースの上の前記ソース配線から分離され、前記バックゲートを前記接地電圧配線に電気的に接続する、ことを特徴とする半導体装置を提供する。
【発明の効果】
【０００８】
本発明では、全てのソース配線のパターンが同一にレイアウトされる。すると、ＮＭＯＳトランジスタでのサージ電流が、各ソース配線で均一に流れやすくなる。つまり、サージ電流が集中しにくくなる。よって、極所発熱による破壊が発生しにくくなり、ＥＳＤ耐量が高くなる。
【図面の簡単な説明】
【０００９】
【図１】半導体装置を示す平面図である。
【図２】従来の半導体装置を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、図面を参照して説明する。
まず、半導体装置の構成について説明する。図１は、半導体装置を示す平面図である。
半導体装置は、ＥＳＤ保護回路用のＮＭＯＳトランジスタ１０、接地電圧配線２２ａ、及び、入力電圧配線２３ａを備える。
【００１１】
ＮＭＯＳトランジスタ１０は、交互に配置される複数のソース１２及び複数のドレイン１３、ソース１２とドレイン１３との間の複数で偶数のチャネル、複数のチャネルの上に設けられる複数のゲート１１、及び、複数のソース１２の中で最も端のソース１２の近傍に配置されるバックゲート１４を備える。ここで、ＮＭＯＳトランジスタ１０のチャネル長方向の最も端の拡散領域は、ソース１２である。
【００１２】
接地電圧配線２２ａは、外部接続用の接地電圧パッドに電気的に接続されている。入力電圧配線２３ａは、外部接続用の入力電圧パッドに電気的に接続されている。複数のソース配線２２は、同一形状の金属膜でそれぞれ構成され、コンタクト１９を介し、複数のソース１２を接地電圧配線２２ａにそれぞれ電気的に接続する。複数のドレイン配線２３は、同一形状の金属膜でそれぞれ構成され、コンタクト１９を介し、複数のドレイン１２を入力電圧配線２３ａにそれぞれ電気的に接続する。複数のゲート配線２１は、同一形状の金属膜でそれぞれ構成され、コンタクト１９を介し、複数のゲート１１を接地電圧配線２２ａにそれぞれ電気的に接続する。バックゲート配線２４は、金属膜で構成され、コンタクト１９を介し、バックゲート１４を接地電圧配線２２ａに電気的に接続する。また、バックゲート配線２４は、ソース１２の上のソース配線２２から分離される。
【００１３】
ここで、ＮＭＯＳトランジスタ１０において、ゲート１１は、半導体基板上で、ポリシリコンで構成される。ソース１２及びドレイン１３は、Ｐ型の半導体基板の表面に設けられるＮ型の拡散領域である。バックゲート１４は、Ｐ型の半導体基板の表面に設けられるＰ型の拡散領域である。ゲート配線２１などの全ての配線は、半導体基板上で、アルミニウムや銅で構成される。
【００１４】
次に、外部接続用の入力電圧パッドへの入力電圧が通常である場合の、ＥＳＤ（静電気放電）から内部回路を保護するＥＳＤ保護回路用のＮＭＯＳトランジスタ１０の動作について説明する。
ソース１２とゲート１１とバックゲート１４との電圧は、接地電圧であり、ドレイン１３の電圧は、入力電圧である。よって、通常時では、ＮＭＯＳトランジスタ１０は、オフし、ドレイン１３の入力電圧に影響を与えない。
【００１５】
次に、外部接続用の入力電圧パッドにＥＳＤによるサージ電流が流れる場合の、ＮＭＯＳトランジスタ１０のＥＳＤ保護動作について説明する。
ＥＳＤによるサージ電流が、入力電圧パッドから接地電圧パッドに流れる。この時、ＮＭＯＳトランジスタ１０の寄生ダイオードは、ブレイクダウン動作により、このサージ電流を逆方向に流している。すると、入力電圧パッドは半導体装置の内部回路に電気的に接続されているが、入力電圧パッドからのサージ電流は内部回路に流れない。よって、内部回路がサージ電流から保護される。
【００１６】
この時、複数のソース１２の中で最も端のソース１２及びバックゲート１４への各配線が１つのパターンでレイアウトされず、これらの各配線が別々の２つのパターンでレイアウトされるようにする。つまり、全てのソース配線２２のパターンは、同一にレイアウトされるようにする。すると、ＮＭＯＳトランジスタ１０でのサージ電流が、各ソース配線２２で均一に流れやすくなり、サージ電流集中が集中しにくくなる。よって、極所発熱による破壊が発生しにくくなり、半導体装置のＥＳＤ耐量が高くなる。
【００１７】
なお、各ゲート１１同士は、ポリシリコンで接続しても良い。
また、各ゲート１１は、接地電圧配線２２ａでなくて各ソース配線２２に、それぞれ接続しても良い。
また、各ゲート１１において、ゲート１１と接地電圧配線２２ａとの間に、抵抗成分が存在しても良い。
また、ソース１２とドレイン１３とバックゲート１４とは、Ｐ型の半導体基板ではなくてＰ型のウェルの表面に設けても良い。
【符号の説明】
【００１８】
１０  ＮＭＯＳトランジスタ
１１  ゲート
１２  ソース
１３  ドレイン
１４  バックゲート
１９  コンタクト
２１  ゲート配線
２２  ソース配線
２２ａ  接地電圧配線
２３  ドレイン配線
２３ａ  入力電圧配線
２４  バックゲート配線
【図１】
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【図２】
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