(57)【要約】【課題】出力電圧の振動量を低減した電源回路を提供する。【解決手段】電源回路１００は、入力端子１０１と、出力端子１０２と、入力端子１０１と出力端子１０２との間に接続される、少なくとも１つのデジタル電源回路１０３と、入力端子１０１と出力端子１０２との間に、少なくとも１つのデジタル電源回路１０３と並列に接続される、少なくとも１つのアナログ電源回路１１１と、を有する。さらに望ましくは、アナログ電源回路１１１は、アナログ電源回路１１１の入力端子と出力端子との間の出力等価抵抗の最小抵抗値が、デジタル電源回路１０３のスイッチアレイ部を構成する複数のＯＮ抵抗を有するスイッチ回路の中で最小のＯＮ抵抗以下の出力等価抵抗となる回路、または、デジタル電源回路１０３のスイッチアレイ部を構成する抵抗値を持つ抵抗を直列に接続したスイッチ回路の中で最小の抵抗値以下の出力等価抵抗となる回路である。【選択図】図１
2014241004.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
前記入力端子と前記出力端子との間に接続される、少なくとも１つのデジタル電源回路と、
前記入力端子と前記出力端子との間に、前記少なくとも１つのデジタル電源回路と並列に接続される、少なくとも１つのアナログ電源回路と、
を有する、電源回路。
【請求項２】
請求項１記載の電源回路において、
前記アナログ電源回路は、
前記アナログ電源回路の入力端子と出力端子との間の出力等価抵抗の最小抵抗値が、前記デジタル電源回路のスイッチアレイ部を構成する複数のＯＮ抵抗を有するスイッチ回路の中で最小のＯＮ抵抗以下の出力等価抵抗となる回路、または、
前記アナログ電源回路の入力端子と出力端子との間の出力等価抵抗の最小抵抗値が、前記デジタル電源回路のスイッチアレイ部を構成する抵抗値を持つ抵抗を直列に接続したスイッチ回路の中で最小の抵抗値以下の出力等価抵抗となる回路である、電源回路。
【請求項３】
請求項２記載の電源回路において、
前記デジタル電源回路の入力端子が前記電源回路の前記入力端子に接続され、前記デジタル電源回路の出力端子が前記電源回路の前記出力端子に接続され、
前記デジタル電源回路は、前記デジタル電源回路の前記入力端子と前記デジタル電源回路の前記出力端子との間に接続された複数のスイッチのＯＮ状態またはＯＦＦ状態の個数をクロックにより変更して出力電圧を制御するデジタル動作の電源回路であり、
前記アナログ電源回路の前記入力端子が前記電源回路の前記入力端子に接続され、前記アナログ電源回路の前記出力端子が前記電源回路の前記出力端子に接続され、
前記アナログ電源回路は、参照電圧と前記アナログ電源回路の前記出力端子の出力電圧とを比較してアナログ信号を出力する差動増幅回路の出力信号により、前記アナログ電源回路の前記入力端子と前記アナログ電源回路の前記出力端子との間に接続された出力トランジスタを制御して出力電圧を制御するアナログ動作の電源回路である、電源回路。
【請求項４】
請求項３記載の電源回路において、
前記デジタル電源回路は、クロック信号毎に動作が実行され、比較回路と、制御部と、前記スイッチアレイ部と、を有し、
前記比較回路は、前記参照電圧と前記デジタル電源回路の前記出力端子に発生する出力電圧から生成されたフィードバック電圧とを比較し、その比較結果を前記制御部に出力し、
前記制御部は、前記比較回路の比較結果に基づいて、内部にあるレジスタを更新して前記スイッチアレイ部の各スイッチに対してのＯＮ状態またはＯＦＦ状態となるスイッチ制御信号を変更し、
前記スイッチアレイ部は、前記制御部からの前記スイッチ制御信号により、ＯＮ状態のスイッチの個数が変更されることにより出力電圧を制御する、電源回路。
【請求項５】
請求項４記載の電源回路において、
前記アナログ電源回路は、前記差動増幅回路と、前記出力トランジスタと、を有し、
前記差動増幅回路は、前記参照電圧と前記アナログ電源回路の前記出力端子に発生する出力電圧から生成されたフィードバック電圧との差に応じた信号を前記出力トランジスタに出力し、
前記出力トランジスタは、前記差動増幅回路からの前記参照電圧と前記フィードバック電圧との差に応じた信号により、等価的に前記アナログ電源回路の前記入力端子と前記アナログ電源回路の前記出力端子との間の抵抗を変化させて出力電圧を制御する、電源回路。
【請求項６】
請求項１記載の電源回路において、
前記デジタル電源回路は、前記デジタル電源回路の入力端子と出力端子との間に接続される複数のスイッチを構成する複数のトランジスタを有し、
前記アナログ電源回路は、前記アナログ電源回路の入力端子と出力端子との間に接続される出力等価抵抗を構成する出力トランジスタを有し、
前記アナログ電源回路の前記出力トランジスタのサイズは、前記デジタル電源回路の前記複数のトランジスタの各サイズを合計した合計サイズよりも小さい、電源回路。
【請求項７】
請求項６記載の電源回路において、
前記デジタル電源回路の前記入力端子が前記電源回路の前記入力端子に接続され、前記デジタル電源回路の前記出力端子が前記電源回路の前記出力端子に接続され、
前記デジタル電源回路は、前記デジタル電源回路の前記入力端子と前記デジタル電源回路の前記出力端子との間に接続された前記複数のスイッチのＯＮ状態またはＯＦＦ状態の個数をクロックにより変更して出力電圧を制御するデジタル動作の電源回路であり、
前記アナログ電源回路の前記入力端子が前記電源回路の前記入力端子に接続され、前記アナログ電源回路の前記出力端子が前記電源回路の前記出力端子に接続され、
前記アナログ電源回路は、参照電圧と前記アナログ電源回路の前記出力端子の出力電圧とを比較してアナログ信号を出力する差動増幅回路の出力信号により、前記アナログ電源回路の前記入力端子と前記アナログ電源回路の前記出力端子との間に接続された前記出力トランジスタを制御して出力電圧を制御するアナログ動作の電源回路である、電源回路。
【請求項８】
請求項７記載の電源回路において、
前記デジタル電源回路は、クロック信号毎に動作が実行され、比較回路と、制御部と、スイッチアレイ部と、を有し、
前記比較回路は、前記参照電圧と前記デジタル電源回路の前記出力端子に発生する出力電圧から生成されたフィードバック電圧とを比較し、その比較結果を前記制御部に出力し、
前記制御部は、前記比較回路の比較結果に基づいて、内部にあるレジスタを更新して前記スイッチアレイ部の各スイッチに対してのＯＮ状態またはＯＦＦ状態となるスイッチ制御信号を変更し、
前記スイッチアレイ部は、前記制御部からの前記スイッチ制御信号により、ＯＮ状態のスイッチの個数が変更されることにより出力電圧を制御する、電源回路。
【請求項９】
請求項８記載の電源回路において、
前記アナログ電源回路は、前記差動増幅回路と、前記出力トランジスタと、を有し、
前記差動増幅回路は、前記参照電圧と前記アナログ電源回路の前記出力端子に発生する出力電圧から生成されたフィードバック電圧との差に応じた信号を前記出力トランジスタに出力し、
前記出力トランジスタは、前記差動増幅回路からの前記参照電圧と前記フィードバック電圧との差に応じた信号により、等価的に前記アナログ電源回路の前記入力端子と前記アナログ電源回路の前記出力端子との間の抵抗を変化させて出力電圧を制御する、電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される電圧を基準電圧に基づいた所望の出力電圧に変換する電源回路に関する。
【背景技術】
【０００２】
近年、半導体回路も微細化に伴い動作電圧が低下してきており、デジタル回路においては、１．０Ｖ以下での動作が可能になってきている。また、デジタル回路では、電源電圧の低電圧化や、動作速度を下げることで、回路の動作時の消費電力を削減できる。このような背景から、太陽電池などの環境発電システムへの利用が注目されている。このような環境発電システムに適応した電源として、デジタル制御電源が注目されている。
【０００３】
従来技術として、例えば、本発明者が以前に出願した特許文献１の図１に記載されている電源回路が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−６３８１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
前記特許文献１の図１に記載されている従来技術の電源回路を、図６を用いて説明する。図６に示す電源回路は、入力端子３０１、出力端子３０２、複数のスイッチ３０３からなるスイッチアレイ部３０４、比較回路３０５、スイッチ状態レジスタ３０６と変更値レジスタ３０７と履歴記憶レジスタ３０８を含む制御部３０９、クロック端子３１０、参照電圧端子３１３、平滑容量３１５などから構成される。
【０００６】
参照電圧端子３１３に入力される参照電圧と出力端子３０２の出力電圧から生成されるフィードバック電圧３１２とを比較回路３０５で比較し、デジタル値の比較結果信号３１４を出力する。制御部３０９はデジタル論理回路で構成され、比較結果信号３１４とクロック端子３１０に入力されるクロック信号とに応じて、スイッチ状態レジスタ３０６の値を更新し、このスイッチ状態レジスタ３０６に応じたデジタル値のスイッチ制御信号３１１を出力する。このデジタル値のスイッチ制御信号３１１で、入力端子３０１と出力端子３０２との間に並列に接続された複数のスイッチ３０３からなるスイッチアレイ部３０４のオン状態のスイッチの個数またはオフ状態のスイッチの個数を変更して、出力電圧を所望の電圧になるように制御する。これにより、出力端子３０２から所望の出力電圧を得ている。
【０００７】
上述した図６に示した電源回路は、デジタル電源回路であり、比較回路３０５もデジタル回路動作のクロックドコンパレータを利用したオールデジタル制御の電源回路である。
【０００８】
このデジタル電源回路の出力端子３０２からの出力電圧ＶＯＵＴは、入力端子３０１からの入力電圧ＶＩＮとしたとき、スイッチアレイ部３０４の等価抵抗ＲＳと、デジタル電源回路の出力端子３０２に接続される負荷の抵抗ＲＬで、式（１）の関係となる。
【０００９】
ＶＯＵＴ＝（ＲＬ／（ＲＬ＋ＲＳ））ＶＩＮ    ・・・（１）
また、このデジタル電源回路では、スイッチアレイ部３０４のＯＮ状態のスイッチの個数をｍとしたとき、等価抵抗ＲＳをＲＳｍとすると、ＯＮ状態のスイッチの個数ｍと等価抵抗ＲＳｍとの関係は式（２）となり、ＯＮ状態のスイッチの個数ｍを更新して等価抵抗ＲＳを変化させることで出力電圧の制御を実現している。
【００１０】
ＲＳｍ＝ＲＯＮ／ｍ      ・・・（２）
ただし、以下の説明では、原理の理解を助けるため、スイッチアレイ部３０４のすべてのスイッチ３０３は同じ特性であり、１つのスイッチのＯＮ抵抗をＲＯＮとし、ＯＦＦ状態では理想的な開放としている。もちろん、式（２）はＯＦＦ状態のスイッチのＯＦＦ抵抗を考慮した形式で示すことも可能である。
【００１１】
しかしながら、一般的に、デジタル回路は、入力信号の変化により出力信号が変化するまで遅延が存在する。例えば、図６の電源回路における一般的なデジタル回路として、図７に示すような、比較回路３０５、制御部３０９、スイッチアレイ部３０４の構成を考える。なお、図７では、図６に対応させて、各構成要素に同じ符号を付している。
【００１２】
制御部３０９にクロック同期型のデジタル回路を用いた場合には、信号の入出力にデータ保持回路（ラッチ回路）が存在し、クロックにより入力側のデータ保持回路および出力側のデータ保持回路の値が更新される。このため、入力側のデータ変化が出力側のデータ変化に反映されるまでには、クロックの周期単位での遅延が発生する。
【００１３】
クロック信号は時間Ｔ毎に入力されるとしたとき、定常状態において、その動作は、比較回路３０５により参照電圧ＶＲＥＦと出力電圧ＶＯＵＴ（フィードバック電圧）とが比較され、比較結果信号Ｃｏｍｐ＿ｏｕｔが時刻Ｔｎで確定される。
【００１４】
制御部３０９の入力側のデータ保持回路は時刻Ｔｎ＋１で比較結果信号Ｃｏｍｐ＿ｏｕｔを取り込み、論理回路の出力が確定する。そして、時刻Ｔｎ＋２で、時刻Ｔｎ＋１で確定した論理回路の出力を制御部３０９の出力側のデータ保持回路が取り込み、スイッチアレイ部３０４の個々のスイッチのＯＮ／ＯＦＦ状態を制御している信号が更新され、スイッチアレイ部３０４のＯＮ状態のスイッチの個数が変更される。
【００１５】
この例では、参照電圧ＶＲＥＦと出力電圧ＶＯＵＴとが比較されてから、スイッチアレイ部３０４のＯＮ状態のスイッチの個数が変更されるまで、クロック信号で２周期分の遅延が発生している。
【００１６】
図８は、図６の電源回路の各部の各時刻における状態の一例を示す図である。すなわち、図８は、図７の回路を考慮した図６の電源回路において、クロック信号の入力時刻における比較回路３０５の出力とスイッチアレイ部３０４のスイッチ３０３の個数の増減などを示している。
【００１７】
図８では、制御部３０９を構成するデジタル回路のクロック動作に起因する遅延の影響で、参照電圧ＶＲＥＦと出力電圧ＶＯＵＴとを比較した時刻と、出力電圧を決定する要因であるＯＮ状態またはＯＦＦ状態のスイッチの個数との変化には遅延がある。このため、理想的には１つのスイッチの増減となるところが制御部３０９の遅延によってスイッチの増減数の幅が、図８に示すようにｍ−１（例えば時刻Ｔｎ＋５のＯＮ状態のスイッチの個数Ｎｓ）からｍ＋２（例えば時刻Ｔｎ＋２のＯＮ状態のスイッチの個数Ｎｓ）と４個増加する。これに伴い、対応する等価抵抗ＲＳの逆数１／ＲＳは（ｍ−１）／ＲＯＮから（ｍ＋２）／ＲＯＮの範囲で変動し、結果的に定常状態での出力電圧の振動が大きくなるという問題がある。
【００１８】
さらに、デジタル回路は、一般的にいろいろな機能を実現するためには論理回路の演算が複雑になり、回路内部にも内部状態を保持するデータ保持回路が必要になる。その様な場合には、出力までの信号変化の伝播では内部に必要となるデータ保持回路の段数分の遅延が増加し、結果的にスイッチの増減数が多くなり、出力電圧の振動を増大させる。
【００１９】
また、従来技術のデジタル電源回路において、スイッチアレイ部のスイッチサイズが同じ場合は、ＯＮ状態のスイッチの個数により、１つのスイッチのＯＮ／ＯＦＦが出力抵抗に与える変化量が変わるため、出力電流の大きさにより出力電圧の振動の大きさが変わってしまうという問題もある。
【００２０】
そこで、本発明は上記の問題を改善し、その代表的な目的は、出力電圧の振動量を低減した電源回路を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
（１）代表的な電源回路は、入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続される、少なくとも１つのデジタル電源回路と、前記入力端子と前記出力端子との間に、前記少なくとも１つのデジタル電源回路と並列に接続される、少なくとも１つのアナログ電源回路と、を有することを特徴とする。
【００２４】
（２）上記（１）において、さらに望ましくは、前記アナログ電源回路は、前記アナログ電源回路の入力端子と出力端子との間の出力等価抵抗の最小抵抗値が、前記デジタル電源回路のスイッチアレイ部を構成する複数のＯＮ抵抗を有するスイッチ回路の中で最小のＯＮ抵抗以下の出力等価抵抗となる回路である。または、前記アナログ電源回路の入力端子と出力端子との間の出力等価抵抗の最小抵抗値が、前記デジタル電源回路のスイッチアレイ部を構成する抵抗値を持つ抵抗を直列に接続したスイッチ回路の中で最小の抵抗値以下の出力等価抵抗となる回路であることを特徴とする。
【００２５】
（３）上記（１）において、さらに望ましくは、前記デジタル電源回路は、前記デジタル電源回路の入力端子と出力端子との間に接続される複数のスイッチを構成する複数のトランジスタを有する。前記アナログ電源回路は、前記アナログ電源回路の入力端子と出力端子との間に接続される出力等価抵抗を構成する出力トランジスタを有する。そして、前記アナログ電源回路の前記出力トランジスタのサイズは、前記デジタル電源回路の前記複数のトランジスタの各サイズを合計した合計サイズよりも小さいことを特徴とする。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２７】
すなわち、代表的な効果は、出力電圧の振動量を低減した電源回路を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施の形態に係る電源回路の構成の一例を示す図である。
【図２】図１の電源回路の各部の各時刻における状態の一例を示す図である。
【図３】図１の電源回路の各部の各時刻における状態の別の一例を示す図である。
【図４】図５の比較例としての、従来技術の電源回路（図６）の各部の各時刻における状態の一例を示す図である。
【図５】図１の電源回路の各部の各時刻における状態のさらに別の一例を示す図である。
【図６】従来技術の電源回路の構成の一例を示す図である。
【図７】図６の電源回路における一般的なデジタル回路の一例を示す図である。
【図８】図６の電源回路の各部の各時刻における状態の一例を示す図である。
【発明を実施するための形態】
【００２９】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００３０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３１】
以下、本発明の一実施の形態を図面に基づいて詳細に説明する。なお、一実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３２】
［一実施の形態］
本発明の一実施の形態に係る電源回路を、図１〜図５を用いて説明する。
【００３３】
（１）本実施の形態に係る電源回路は、入力端子（１０１）と、出力端子（１０２）と、前記入力端子と前記出力端子との間に接続される、少なくとも１つのデジタル電源回路（１０３）と、前記入力端子と前記出力端子との間に、前記少なくとも１つのデジタル電源回路と並列に接続される、少なくとも１つのアナログ電源回路（１１１）と、を有することを特徴とする。以下においては、デジタル電源回路およびアナログ電源回路はともに１つの例を説明するが、２つ以上にも適用可能であることは言うまでもない。
【００３４】
（２）上記（１）において、さらに望ましくは、前記アナログ電源回路（１１１）は、前記アナログ電源回路の入力端子（１１２）と出力端子（１１３）との間の出力等価抵抗（１１６）の最小抵抗値が、前記デジタル電源回路のスイッチアレイ部（１１０）を構成する複数のＯＮ抵抗を有するスイッチ回路（１２１）の中で最小のＯＮ抵抗以下の出力等価抵抗となる回路である。または、前記アナログ電源回路の入力端子（１１２）と出力端子（１１３）との間の出力等価抵抗（１１６）の最小抵抗値が、前記デジタル電源回路のスイッチアレイ部（１１０）を構成する抵抗値を持つ抵抗を直列に接続したスイッチ回路（１２１）の中で最小の抵抗値以下の出力等価抵抗となる回路であることを特徴とする。
【００３５】
（３）上記（１）において、さらに望ましくは、前記デジタル電源回路（１０３）は、前記デジタル電源回路の入力端子（１０４）と出力端子（１０５）との間に接続される複数のスイッチ（１２１）を構成する複数のトランジスタを有する。前記アナログ電源回路（１１１）は、前記アナログ電源回路の入力端子（１１２）と出力端子（１１３）との間に接続される出力等価抵抗を構成する出力トランジスタ（１１６）を有する。そして、前記アナログ電源回路の前記出力トランジスタのサイズは、前記デジタル電源回路の前記複数のトランジスタの各サイズを合計した合計サイズよりも小さいことを特徴とする。
【００３６】
以上のような特徴を有する本実施の形態に係る電源回路を、以下において図面に基づいて詳細に説明する。
【００３７】
＜電源回路の構成および動作＞
まず、図１により、本実施の形態に係る電源回路の構成および動作について説明する。図１は、この電源回路の構成の一例を示す図である。
【００３８】
本実施の形態に係る電源回路１００は、入力端子１０１と、出力端子１０２と、デジタル電源回路１０３と、参照電圧端子１０６と、クロック端子１０７と、アナログ電源回路１１１と、参照電圧端子１１４から構成される。
【００３９】
入力端子１０１には、入力電圧が入力される。出力端子１０２からは、出力電圧が出力される。参照電圧端子１０６には、デジタル電源回路１０３への参照電圧が入力される。クロック端子１０７には、デジタル電源回路１０３へのクロック信号が入力される。参照電圧端子１１４には、アナログ電源回路１１１への参照電圧が入力される。
【００４０】
前記デジタル電源回路１０３は、比較回路１０８と、制御部１０９と、スイッチアレイ部１１０とから構成され、デジタル電源回路入力端子１０４およびデジタル電源回路出力端子１０５を備える。
【００４１】
前記デジタル電源回路１０３は、デジタル電源回路入力端子１０４とデジタル電源回路出力端子１０５との間に接続された複数のスイッチ１２１のＯＮ状態またはＯＦＦ状態の個数をクロックにより変更して出力電圧を制御するデジタル動作の電源回路である。
【００４２】
前記デジタル電源回路１０３は、前述した特許文献１に記載されている技術である。本発明に関係する主な特徴を記載すると、以下のとおりである。例えば、スイッチアレイ部１１０を構成する各スイッチ１２１は、現実的にはＯＮ抵抗値（ｒ１）を持つスイッチである。または、ＯＮ抵抗値（ｒ１）が非常に小さい場合には、スイッチに直列に抵抗値（ｒ２）を持つ抵抗を直列に接続した回路抵抗値（ｒ３＝ｒ１＋ｒ２）のスイッチ回路により構成する構成例がある。
【００４３】
また、スイッチアレイ部１１０を構成する各スイッチ１２１は、具体的にはトランジスタで実現することができる。例えば、ＰＭＯＳトランジスタで実現した場合に、スイッチアレイ部１１０は、デジタル電源回路入力端子１０４にソース端子を接続し、デジタル電源回路出力端子１０５にドレイン端子を接続したＰＭＯＳトランジスタを２５６個並列接続して構成され、ゲート端子に制御部１０９からの出力であるスイッチ制御信号が入力されることにより制御される。
【００４４】
なお、前記デジタル電源回路１０３における他の部分は、前述した特許文献１に記載したとおりである。
【００４５】
前記アナログ電源回路１１１は、差動増幅回路１１５と、出力トランジスタ１１６とから構成され、アナログ電源回路入力端子１１２およびアナログ電源回路出力端子１１３を備える。
【００４６】
前記アナログ電源回路は、参照電圧とアナログ電源回路出力端子１１３の出力電圧とを比較してアナログ信号を出力する差動増幅回路１１５の出力信号により、アナログ電源回路入力端子１１２とアナログ電源回路出力端子１１３との間に接続された出力トランジスタ１１６を制御することで出力電圧を制御するアナログ動作の電源回路である。
【００４７】
本実施の形態に係る電源回路１００は、デジタル電源回路入力端子１０４とアナログ電源回路入力端子１１２は入力端子１０１と接続され、デジタル電源回路出力端子１０５とアナログ電源回路出力端子１１３は出力端子１０２と接続されることで、デジタル電源回路１０３とアナログ電源回路１１１は入力端子１０１と出力端子１０２に対して並列接続を構成している。
【００４８】
前記電源回路１００の構成において、アナログ電源回路入力端子１１２とアナログ電源回路出力端子１１３との間に接続される出力等価抵抗を構成する出力トランジスタ１１６のサイズは、デジタル電源回路入力端子１０４とデジタル電源回路出力端子１０５との間に接続されるスイッチアレイ部１１０を構成する複数のスイッチ１２１のトランジスタの各サイズを合計した合計サイズよりも小さくなるように形成することが望ましい。
【００４９】
前記デジタル電源回路１０３は、クロック端子１０７に入力されるクロック信号毎に、以下の一連の動作が実行される。比較回路１０８は、参照電圧端子１０６に入力される参照電圧１１７とデジタル電源回路出力端子１０５に発生する出力電圧から生成されたフィードバック電圧１１８とを比較し、その比較結果を制御部１０９に入力する。
【００５０】
制御部１０９は、比較回路１０８の比較結果を使って、内部にあるレジスタを更新してスイッチアレイ部１１０の各スイッチに対してのＯＮ状態またはＯＦＦ状態となるスイッチ制御信号を変更する。
【００５１】
スイッチアレイ部１１０は、制御部１０９からのスイッチ制御信号により、ＯＮ状態のスイッチの個数が変更されることにより出力電圧の制御を実現している。デジタル電源回路１０３の動作は、前述した図６に示したデジタル電源回路の従来回路と同様に２クロック分の遅延が発生する。
【００５２】
他方、前記アナログ電源回路１１１は、参照電圧端子１１４に入力される参照電圧１１９とアナログ電源回路出力端子１１３に発生する出力電圧から生成されたフィードバック電圧１２０とを差動増幅回路１１５に入力する。
【００５３】
差動増幅回路１１５は、参照電圧１１９とフィードバック電圧１２０との差に応じた信号を出力トランジスタ１１６のゲート端子に入力することで、等価的にアナログ電源回路入力端子１１２とアナログ電源回路出力端子１１３との間の抵抗を変化させ、出力電圧の制御を実現している。アナログ電源回路１１１のフィードバック帯域は、デジタル電源回路１０３のクロックの周期の逆数の周波数よりも広帯域であることが望ましい。
【００５４】
前記アナログ電源回路１１１は、アナログ電源回路入力端子１１２とアナログ電源回路出力端子１１３との間の出力等価抵抗の最小抵抗値が、スイッチアレイ部１１０を構成する各スイッチ１２１がＯＮ抵抗を有するスイッチ回路である場合には、このスイッチ１２１の中で最小のＯＮ抵抗以下の出力等価抵抗となるように制御する。または、スイッチアレイ部１１０を構成する各スイッチ１２１が抵抗値を持つ抵抗を直列に接続したスイッチ回路である場合には、このスイッチ１２１の中で最小の抵抗値以下の出力等価抵抗となるように制御する。
【００５５】
一般的には、前記参照電圧１１９をＶＡＲＥＦとし、前記アナログ電源回路出力端子１１３の出力電圧をＶＡＯＵＴとし、前記差動増幅回路１１５の利得と前記出力トランジスタ１１６の利得とを合成した利得をＡＴとすると、前記フィードバック電圧１２０（ＶＡＯＵＴ）は式（３）の関係にある。
【００５６】
ＶＡＯＵＴ＝（ＡＴ／（１＋ＡＴ））ＶＡＲＥＦ    ・・・（３）
通常、ＡＴ＞＞１であるように設計するので、前記アナログ電源回路１１１では、式（３）は式（４）となる。
【００５７】
ＶＡＯＵＴ＝ＶＡＲＥＦ    ・・・（４）
一方、前記差動増幅回路１１５の利得が十分大きく、前記ＡＴ＞＞１を満たしているとき、前記出力トランジスタ１１６を前記差動増幅回路１１５の出力電圧を入力とする電圧制御可変抵抗と考える。そのときの前記出力トランジスタ１１６の等価抵抗をＲＡとし、前記アナログ電源回路出力端子１１３に接続される負荷の抵抗をＲＬとしたときに、前記アナログ電源回路入力端子１１２の入力電圧をＶＡＩＮとすると、前記アナログ電源回路出力端子１１３の出力電圧ＶＡＯＵＴは式（５）の関係が成立し、ＶＡＯＵＴがＶＡＲＥＦと同じになるように前記電圧制御可変抵抗の抵抗が制御されると考えられる。
【００５８】
ＶＡＯＵＴ＝（ＲＬ／（ＲＬ＋ＲＡ））ＶＡＩＮ    ・・・（５）
また、前記デジタル電源回路１０３と前記アナログ電源回路１１１とが並列接続されている前記電源回路１００の前記入力端子１０１と前記出力端子１０２との等価抵抗をＲＴとし、前記出力端子１０２に接続する負荷の抵抗をＲＬとすると、前記入力端子１０１の入力電圧ＶＩＮと前記出力端子１０２の出力電圧ＶＯＵＴは、式（６）の関係となる。
【００５９】
ＶＯＵＴ＝（ＲＬ／（ＲＬ＋ＲＴ））ＶＩＮ    ・・・（６）
以下で、前記電源回路１００の前記デジタル電源回路１０３の参照電圧端子１０６および前記アナログ電源回路１１１の参照電圧端子１１４に、式（７）に示す参照電圧ＶＲＥＦをそれぞれ与えたときの定常状態での動作を説明する。このときの前記等価抵抗をＲＴとする。また、前記等価抵抗ＲＴの逆数１／ＲＴは式（８）の関係を持ち、１／ＲＣは式（９）の範囲をとる。前記１／ＲＣのＲＣは、前記等価抵抗ＲＴを表すときの端数となる抵抗である。
【００６０】
（ＲＬ／（ＲＬ＋ＲＳｍ））ＶＩＮ≦ＶＲＥＦ＜（ＲＬ／（ＲＬ＋ＲＳｍ＋１））ＶＩＮ    ・・・（７）
１／ＲＴ＝ｍ／ＲＯＮ＋１／ＲＣ    ・・・（８）
０≦１／ＲＣ＜１／ＲＯＮ    ・・・（９）
説明を簡単にするために、前記アナログ電源回路１１１の前記出力トランジスタ１１６の等価抵抗ＲＡの逆数１／ＲＡの変化範囲を、式（１０）とする。
【００６１】
０≦１／ＲＡ＜２／ＲＯＮ    ・・・（１０）
前記電源回路１００において、前記デジタル電源回路１０３は、クロック周期Ｔのクロック信号が前記クロック端子１０７に入力され、周期Ｔ毎に前記スイッチアレイ部１１０のＯＮ状態のスイッチの個数を更新し、前記スイッチアレイ部１１０の等価抵抗ＲＳが更新される。一方、前記アナログ電源回路１１１は、常にフィードバック制御が実施されている。
【００６２】
＜電源回路の各部の各時刻における状態＞
次に、図２〜図５により、本実施の形態に係る電源回路の各部の各時刻における状態について説明する。図２〜図５のうち、図２、図３、図５は本実施の形態に係る電源回路（図１）の各部の各時刻における状態の一例を示し、図４は図５の比較例としての、従来技術の電源回路（図６）の各部の各時刻における状態の一例を示す。
【００６３】
図２は、前記電源回路１００において、時刻（：クロック周期Ｔ）とともに、前記比較回路１０８の比較結果Ｃｏｍｐ＿ｏｕｔと、前記デジタル電源回路１０３の前記スイッチアレイ部１１０のＯＮ状態のスイッチの個数の増減操作と、ＯＮ状態のスイッチの個数Ｎｓと、前記スイッチアレイ部１１０の等価抵抗ＲＳの逆数１／ＲＳと、前記アナログ電源回路１１１の前記出力トランジスタ１１６の等価抵抗ＲＡの逆数１／ＲＡと、前記等価抵抗ＲＴの逆数１／ＲＴと、出力電圧の各時刻における状態を示している。
【００６４】
図２において、例えば、出力抵抗ＲＴの逆数１／ＲＴは、時刻Ｔｎ＋２におけるＯＮ状態のスイッチ個数Ｎｓがｍ＋２の時に、１／ＲＳは（ｍ＋２）／ＲＯＮ、１／ＲＡは０で、（ｍ＋２）／ＲＯＮで最大となる。この時の出力電圧は（ＲＬ×ＶＩＮ）／（ＲＬ＋ＲＳｍ＋２）、比較結果Ｃｏｍｐ＿ｏｕｔはＨ（ＶＯＵＴ＜ＶＲＥＦ）となり、ＯＮ状態のスイッチの個数を減らす。また、時刻Ｔｎ＋４におけるＯＮ状態のスイッチ個数Ｎｓがｍの時に、１／ＲＳはｍ／ＲＯＮ、１／ＲＡは１／ＲＣで、ｍ／ＲＯＮ＋１／ＲＣで最小となる。この時の出力電圧はＶＲＥＦ、比較結果Ｃｏｍｐ＿ｏｕｔはＬ（ＶＯＵＴ≧ＶＲＥＦ）となり、ＯＮ状態のスイッチの個数を増やす。他の時刻での状態は、図２に示すとおりである。
【００６５】
このように図２の状態では、出力抵抗ＲＴの逆数１／ＲＴは式（１１）の範囲となり、前述した図６に示したデジタル電源回路の従来回路の出力抵抗の逆数の変動範囲（ｍ−１）／ＲＯＮから（ｍ＋２）／ＲＯＮよりも小さい。このことにより、定常状態の出力電圧の振動の低減を実現している。
【００６６】
ｍ／ＲＯＮ＋１／ＲＣ≦１／ＲＴ≦（ｍ＋２）／ＲＯＮ    ・・・（１１）
上述した式（１０）で、前記アナログ電源回路１１１の前記出力トランジスタ１１６の等価抵抗ＲＡの逆数１／ＲＡの範囲を限定しているが、次の式（１２）の範囲とした場合を図３に示す。ただし、Ｋは２以上とする。
【００６７】
０≦１／ＲＡ＜Ｋ／ＲＯＮ    ・・・（１２）
図３に示したとおり、Ｋが２以上の任意の数でも式（１１）が成り立ち、出力抵抗ＲＴの逆数１／ＲＴの変動範囲はｍ／ＲＯＮ＋１／ＲＣ（例えば時刻Ｔｎ＋４の時）から（ｍ＋２）／ＲＯＮ（例えば時刻Ｔｎ＋２の時）となり、従来回路（図６）の出力抵抗の逆数の変動範囲より小さいことにより、出力電圧の振動を低減している。このことにより、制御部１０９の遅延が大きくなっても、Ｋの値を大きくすることで対応可能であることがわかる。これにより、例えば、ＯＮ状態およびＯＦＦ状態のスイッチの個数を電源回路の起動時などに、任意にスイッチの個数の状態を設定するような複雑な制御も実現可能である。
【００６８】
図４は、遅延がクロックの１周期としたときに、従来回路（図６）の状態を示した図である。遅延が１周期分としても、スイッチアレイ部１１０の等価抵抗ＲＳの逆数１／ＲＳはｍ／ＲＯＮ（例えば時刻Ｔｎの時）から（ｍ＋１）／ＲＯＮ（例えば時刻Ｔｎ＋１の時）の変動がある。これに対して、図５は、前記出力トランジスタ１１６の等価抵抗ＲＡの逆数１／ＲＡが式（１２）の範囲としたときの本発明回路（図１）の各時刻の状態を示した図である。このとき、Ｋ＝１としても、図５は満たされ、そのときの出力抵抗ＲＴの逆数１／ＲＴの変動は式（１３）となり、同様に等価出力抵抗ＲＴの逆数１／ＲＴの変動がｍ／ＲＯＮ＋１／ＲＣ（例えば時刻Ｔｎの時）から（ｍ＋１）／ＲＯＮ（例えば時刻Ｔｎ＋１の時）の範囲に低減されている。このことにより、出力電圧の振動を低減する効果がある。
【００６９】
ｍ／ＲＯＮ＋１／ＲＣ≦１／ＲＴ≦（ｍ＋１）／ＲＯＮ    ・・・（１３）
以上により、クロックによる遅延数Ｄと式（１２）のＫの値とは、少なくとも式（１４）の関係が成り立つことがわかる。
【００７０】
Ｄ≦Ｋ    ・・・（１４）
よって、式（１４）の関係を満足させることで、デジタル電源回路１０３とアナログ電源回路１１１とを、入力端子１０１と出力端子１０２との間に並列接続した構成において、出力電圧の振動量を低減した電源回路１００を実現することができる。
【００７１】
＜本実施の形態の効果＞
以上説明した本実施の形態に係る電源回路１００によれば、入力端子１０１と出力端子１０２との間に、デジタル電源回路１０３とアナログ電源回路１１１とを並列に接続することにより、デジタル電源回路１０３の制御部１０９の遅延により発生する出力電圧の振動を、アナログ電源回路１１１により補正することができる。これにより、出力電圧の振動量を低減した電源回路１００を提供することができる。
【００７２】
言い換えれば、入力端子１０１と出力端子１０２との間に接続されたスイッチアレイ部１１０の複数のスイッチ１２１のＯＮ状態またはＯＦＦ状態の個数をクロックにより変更して出力電圧を制御するデジタル電源回路１０３に、参照電圧１１９とフィードバック電圧１２０とを比較してアナログ信号を出力する差動増幅回路１１５の出力信号により、入力端子１０１と出力端子１０２との間に接続された出力トランジスタ１１６を制御して出力電圧を制御するアナログ電源回路１１１を並列に接続することで、常に出力の等価抵抗の制御を実現して定常状態における出力電圧の振動を削減することができる。
【００７３】
前記電源回路１００としての効果は、アナログ電源回路入力端子１１２とアナログ電源回路出力端子１１３との間の出力等価抵抗の最小抵抗値が、デジタル電源回路１０３のスイッチアレイ部１１０を構成する複数のＯＮ抵抗を有するスイッチ１２１の中で最小のＯＮ抵抗以下の出力等価抵抗となるアナログ電源回路１１１で実現することができる。または、アナログ電源回路入力端子１１２とアナログ電源回路出力端子１１３との間の出力等価抵抗の最小抵抗値が、デジタル電源回路１０３のスイッチアレイ部１１０を構成する抵抗値を持つ抵抗を直列に接続したスイッチ１２１の中で最小の抵抗値以下の出力等価抵抗となるアナログ電源回路１１１で実現することができる。
【００７４】
また、別の観点から、電源電圧の低電圧化や動作速度を下げることで回路の動作時の消費電力を削減できるデジタル電源回路１０３に、電圧制御可変抵抗の機能を持つ出力トランジスタ１１６を含むアナログ電源回路１１１を並列に接続することで、デジタル動作の利点を活かしながら、このデジタル動作の課題を最小限の大きさのアナログ電源回路１１１のアナログ動作で補うことができる。これにより、寸法の増大を抑制しながら低電圧化・低消費電力化が可能な電源回路１００を実現することができる。
【００７５】
前記電源回路１００としての別の観点からの効果は、アナログ電源回路１１１の出力トランジスタ１１６のサイズを、デジタル電源回路１０３のスイッチアレイ部１１０を構成する複数のスイッチ１２１のトランジスタの各サイズを合計した合計サイズよりも小さくすることで実現することができる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲で種々の変更可能であることは言うまでもない。
【符号の説明】
【００７７】
１００・・・電源回路、１０１・・・入力端子、１０２・・・出力端子、１０３・・・デジタル電源回路、１０４・・・デジタル電源回路入力端子、１０５・・・デジタル電源回路出力端子、１０６・・・参照電圧端子、１０７・・・クロック端子、１０８・・・比較回路、１０９・・・制御部、１１０・・・スイッチアレイ部、１１１・・・アナログ電源回路、１１２・・・アナログ電源回路入力端子、１１３・・・アナログ電源回路出力端子、１１４・・・参照電圧端子、１１５・・・差動増幅回路、１１６・・・出力トランジスタ、１１７・・・参照電圧、１１８・・・フィードバック電圧、１１９・・・参照電圧、１２０・・・フィードバック電圧、１２１・・・スイッチ、
３０１・・・入力端子、３０２・・・出力端子、３０３・・・スイッチ、３０４・・・スイッチアレイ部、３０５・・・比較回路、３０６・・・スイッチ状態レジスタ、３０７・・・変更値レジスタ、３０８・・・履歴記憶レジスタ、３０９・・・制御部、３１０・・・クロック端子、３１１・・・スイッチ制御信号、３１２・・・フィードバック電圧、３１３・・・参照電圧端子、３１４・・・比較結果信号、３１５・・・平滑容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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