(57)【要約】【課題】昇圧電圧の供給能力を向上し、且つ、電荷転送の動作を高速化した昇圧回路を提供する。【解決手段】該昇圧回路は、供給電源端子と昇圧電圧出力端子との間に、第１トランジスタ対の複数直列接続と第２トランジスタ対の複数直列接続を含む。第１、第２トランジスタ対は、第１導電型トランジスタと第２導電型トランジスタが第１、第２ノードを挟んで直列に接続されたものである。また、第１、第２ノードに一端が接続された複数の第１、第２キャパシタを含む。ここで、第１トランジスタ対の制御電極が、同番目の第２ノードと接続され、第２トランジスタ対の制御電極が、同番目の第１ノードと接続される。また、第１制御信号と、相補の第２制御信号とが、互いに隣接する第１キャパシタの他端に交互に供給され、第２キャパシタの他端には、同番目の第１キャパシタの他端と相補の制御信号が供給される。【選択図】図１
2014155296.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が供給される供給電源端子と昇圧電圧出力端子との間に、第１導電型トランジスタと第２導電型トランジスタが第１ノードを挟んで直列に接続された第１トランジスタ対が複数直列に接続された第１トランジスタ対群と、
各々の前記第１トランジスタ対の前記第１ノードに一端が接続された複数の第１キャパシタと、
前記供給電源端子と前記昇圧電圧出力端子との間に、第１導電型トランジスタと第２導電型トランジスタが第２ノードを挟んで直列に接続された第２トランジスタ対が前記第１のトランジスタ対の数と同数だけ直列に接続された第２トランジスタ対群と、
各々の前記第２トランジスタ対の前記第２ノードに一端が接続された複数の第２キャパシタと、
を備え、
各々の前記第１トランジスタ対の前記第１導電型トランジスタ及び第２導電型トランジスタの制御電極が、前記第１トランジスタ対と同番目の前記第２トランジスタ対の前記第２ノードと接続され、
各々の前記第２トランジスタ対の前記第１導電型トランジスタ及び第２導電型トランジスタの制御電極が、前記第２トランジスタ対と同番目の前記第１トランジスタ対の前記第１ノードと接続され、
ロウレベルとハイレベルを所定周期で繰り返す第１制御信号と、前記第１制御信号と相補の第２制御信号とが、互いに隣接する前記第１キャパシタの他端に交互に供給され、
各々の前記第２キャパシタの他端には、前記第１及び第２制御信号のうち、前記第２キャパシタと同番目の前記第１キャパシタの他端と相補の制御信号が供給される、ことを特徴とする昇圧回路。
【請求項２】
前記第１及び第２制御信号の前記ハイレベルと前記ロウレベルの電位差が、前記電源電圧に略等しいことを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記電源電圧を入力し、前記第１及び第２制御信号を生成する制御信号生成回路をさらに備えたことを特徴とする請求項１または２に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における昇圧回路に関する。特に、本発明は、チャージポンプ方式の昇圧回路に関する。
【背景技術】
【０００２】
半導体集積回路において電源電圧よりも高い電圧が必要とされる場合があり、半導体集積回路内に昇圧回路が設けられる。例えば、不揮発性半導体メモリＥＥＰＲＯＭのデータ書き込みや消去のための印加電圧には電源電圧よりも高い電圧が必要とされる。
【０００３】
半導体集積回路に組み込まれる昇圧回路では、集積化が困難なインダクタが不要なチャージポンプ方式の昇圧回路が使用されることが多い。代表的なチャージポンプ方式の昇圧回路として、図５に示すようなＤｉｃｋｓｏｎ型チャージポンプ回路が知られている。図５は、電源電圧ＶＤＤを３倍に昇圧した昇圧電圧ＶＰＰを出力するＤｉｃｋｓｏｎ型チャージポンプ方式の昇圧回路の一例を示している。図５において、ノードＮ１で２倍のＶＤＤまで昇圧し、Ｎ２で３倍のＶＤＤまで昇圧する。
【０００４】
但し、図５に示すＤｉｃｋｓｏｎ型チャージポンプ方式の昇圧回路では、各ノード（図５のＮ１、Ｎ２）において充電動作と昇圧動作が交互に行われるため、昇圧電圧ＶＰＰの供給能力が弱くなってしまうという問題がある。
【０００５】
特許文献１には、２系統の昇圧パスを有するＤｉｃｋｓｏｎ型チャージポンプ回路が開示されている（本明細書の図７は、特許文献１の図２２を基に若干の修正を加えたものである）。該チャージポンプ回路によれば、例えば、一方の昇圧パスのノードＮ１３が充電される間に、他方の昇圧パスのノードＮ２３が昇圧される。また、一方の昇圧パスのノードＮ１４が昇圧されている間に、他方の昇圧パスのノードＮ２４が充電される。このように２つの昇圧パスを設けることにより、常にいずれか一方の昇圧パスから出力ノードＮｏｕｔ００に電荷を供給することで、昇圧電圧ＶＰＰの供給能力向上を図っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−７８４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以下の分析は、本発明の観点から与えられる。
【０００８】
半導体装置に搭載されるチャージポンプ回路では、昇圧電圧ＶＰＰを安定化させるため、電荷を電源電圧ＶＤＤから各キャパシタを経て昇圧電圧ＶＰＰへ転送していく動作を高速化することが求められている。
【０００９】
特許文献１に記載されたチャージポンプ回路は、２系統の昇圧パスを有しているため、昇圧電圧ＶＰＰの供給能力は向上するが、電荷を電源電圧ＶＤＤから各キャパシタを経て昇圧電圧ＶＰＰへ転送する動作の高速化に関しては、十分な検討がなされていない。
【００１０】
かくて、昇圧電圧ＶＰＰの供給能力が向上し、且つ、電荷転送の動作を高速化した昇圧回路の実現が期待されている。
【課題を解決するための手段】
【００１１】
本発明の第１の視点による昇圧回路は、以下の構成要素を含む。即ち、該昇圧回路は、電源電圧が供給される供給電源端子と昇圧電圧出力端子との間に、第１導電型トランジスタと第２導電型トランジスタが第１ノードを挟んで直列に接続された第１トランジスタ対が複数直列に接続された第１トランジスタ対群と、各々の前記第１トランジスタ対の前記第１ノードに一端が接続された複数の第１キャパシタと、前記供給電源端子と前記昇圧電圧出力端子との間に、第１導電型トランジスタと第２導電型トランジスタが第２ノードを挟んで直列に接続された第２トランジスタ対が前記第１のトランジスタ対の数と同数だけ直列に接続された第２トランジスタ対群と、各々の前記第２トランジスタ対の前記第２ノードに一端が接続された複数の第２キャパシタと、を含む。ここで、各々の前記第１トランジスタ対の前記第１導電型トランジスタ及び第２導電型トランジスタの制御電極が、前記第１トランジスタ対と同番目の前記第２トランジスタ対の前記第２ノードと接続され、各々の前記第２トランジスタ対の前記第１導電型トランジスタ及び第２導電型トランジスタの制御電極が、前記第２トランジスタ対と同番目の前記第１トランジスタ対の前記第１ノードと接続される。また、ロウレベルとハイレベルを所定周期で繰り返す第１制御信号と、前記第１制御信号と相補の第２制御信号とが、互いに隣接する前記第１キャパシタの他端に交互に供給され、各々の前記第２キャパシタの他端には、前記第１及び第２制御信号のうち、前記第２キャパシタと同番目の前記第１キャパシタの他端と相補の制御信号が供給される。
【発明の効果】
【００１２】
本発明によれば、昇圧電圧ＶＰＰの供給能力を向上し、且つ、電荷を電源電圧ＶＤＤから各キャパシタを経て昇圧電圧ＶＰＰへ転送する動作を高速化した昇圧回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る昇圧回路の回路図である。
【図２】第１の実施形態に係る昇圧回路の動作を示す波形図である。
【図３】図１の回路の動作を説明しやすいように書き直した回路図である。
【図４】第１の実施形態に係る昇圧回路の制御信号生成回路を示す図である。
【図５】比較例１に係る昇圧回路の回路図である。
【図６】比較例１に係る昇圧回路の動作を示す波形図である。
【図７】比較例２に係る昇圧回路の回路図である。
【発明を実施するための形態】
【００１４】
まず、本発明の一実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１５】
一実施形態における昇圧回路１は、図１に示すように、以下の構成要素を含む。即ち、該昇圧回路１は、電源電圧ＶＤＤが供給される供給電源端子２と昇圧電圧出力端子３との間に、第１導電型トランジスタ（Ｍ１１、Ｍ１３）と第２導電型トランジスタ（Ｍ１２、Ｍ１４）が第１ノード（Ｎ１１、Ｎ１２）を挟んで直列に接続された第１トランジスタ対（１１、１２）が複数直列に接続された第１トランジスタ対群を含む。また、該昇圧回路１は、各々の第１トランジスタ対（１１、１２）の第１ノード（Ｎ１１、Ｎ１２）に一端が接続された複数の第１キャパシタ（Ｃ１１、Ｃ１２）を含む。また、該昇圧回路１は、供給電源端子２と昇圧電圧出力端子３との間に、第１導電型トランジスタ（Ｍ２１、Ｍ２３）と第２導電型トランジスタ（Ｍ２２、Ｍ２４）が第２ノード（Ｎ２１、Ｎ２２）を挟んで直列に接続された第２トランジスタ対（２１、２２）が第１のトランジスタ対の数と同数だけ直列に接続された第２トランジスタ対群を含む。さらに、該昇圧回路１は、各々の第２トランジスタ対（２１、２２）の第２ノード（Ｎ２１、Ｎ２２）に一端が接続された複数の第２キャパシタ（Ｃ２１、Ｃ２２）と、を含む。ここで、各々の第１トランジスタ対（１１、１２）の第１導電型トランジスタ及び第２導電型トランジスタの制御電極（Ｍ１１及びＭ１２のゲート、Ｍ１３及びＭ１４のゲート）が、第１トランジスタ対と同番目の第２トランジスタ対の第２ノード（Ｎ２１、Ｎ２２）と接続される（Ｍ１１及びＭ１２のゲートが第２ノードＮ２１と接続され、Ｍ１３及びＭ１４のゲートが第２ノードＮ２２と接続される）。また、各々の第２トランジスタ対（２１、２２）の第１導電型トランジスタ及び第２導電型トランジスタの制御電極（Ｍ２１及びＭ２２のゲート、Ｍ２３及びＭ２４のゲート）が、第２トランジスタ対と同番目の第１トランジスタ対の第１ノード（Ｎ１１、Ｎ１２）と接続される（Ｍ２１及びＭ２２のゲートが第１ノードＮ１１と接続され、Ｍ２３及びＭ２４のゲートが第１ノードＮ１２と接続される）。また、ロウレベルとハイレベルを所定周期で繰り返す第１制御信号ＦＯＴと、第１制御信号ＦＯＴと相補の第２制御信号ＦＯＢとが、互いに隣接する第１キャパシタ（Ｃ１１、Ｃ１２）の他端に交互に供給され、各々の第２キャパシタ（Ｃ２１、Ｃ２２）の他端には、第１及び第２制御信号（ＦＯＴ、ＦＯＢ）のうち、その第２キャパシタと同番目の第１キャパシタ（Ｃ１１、Ｃ１２）の他端と相補の制御信号が供給される。
【００１６】
上記の構成によれば、各々の第１及び第２トランジスタ対に含まれるトランジスタのゲートソース間の電位差を略、制御信号のハイレベルとロウレベルの電位差（例えば図２の場合、電位差ＶＤＤ）になるようにすることができるから、ノード間を導通させる際に、強いオン状態とすることができる。そのため、特許文献１に記載されたダイオードを介して電荷転送する場合に比べて、電荷転送を高速化することができる。
【００１７】
上記昇圧回路１において、第１及び第２制御信号（ＦＯＴ、ＦＯＢ）のハイレベルとロウレベルの電位差が、電源電圧ＶＤＤに略等しくなるようにしてもよい。
【００１８】
上記昇圧回路１において、電源電圧ＶＤＤを入力し、第１及び第２制御信号（ＦＯＴ、ＦＯＢ）を生成する制御信号生成回路３０をさらに備えるようにしてもよい。
【００１９】
以下、本発明の各実施形態について、図面を参照して詳しく説明する。
【００２０】
［第１の実施形態］
（第１の実施形態の構成）
第１の実施形態の構成について、図１、図４を参照しながら詳細に説明する。図１は、第１の実施形態に係る昇圧回路１の回路図である。昇圧回路１は、供給電源端子２に供給される電源電圧ＶＤＤを昇圧して昇圧電圧ＶＰＰを生成し、昇圧電圧出力端子３に出力するＤｉｃｋｓｏｎ型チャージポンプ回路である。昇圧回路１は、電源電圧ＶＤＤを３倍に昇圧した昇圧電圧ＶＰＰを出力する。
【００２１】
図１に示すように、昇圧回路１は第１昇圧パス（図１中の破線矢印）と第２昇圧パス（図１中の一点鎖線矢印）を含み、それぞれの昇圧パスの出力は出力ノードＮｏｕｔで接続され、出力ノードＮｏｕｔは昇圧電圧ＶＰＰを出力する。また、出力ノードＮｏｕｔと接地電位ＶＳＳ間にキャパシタＣ００が接続される。第１昇圧パスにおいてキャパシタＣ１１、Ｃ１２を介して転送された電荷、及び第２昇圧パスにおいてキャパシタＣ２１、Ｃ２２を介して転送された電荷はキャパシタＣ００にチャージされる。
【００２２】
昇圧電圧出力端子３は、昇圧電圧ＶＰＰの供給先の回路の入力端子（不図示）と接続される。例えば、不揮発性半導体メモリＥＥＰＲＯＭの書込電圧としてＶＰＰを使用する場合は、昇圧電圧出力端子３を該ＥＥＰＲＯＭの書込電圧端子（不図示）と接続する。昇圧回路１のキャパシタＣ００から供給先（例えば、ＥＥＰＲＯＭの書込電圧端子）に電流が供給されて、昇圧電圧ＶＰＰが低下すると、昇圧回路１は低下した電圧を補うため、各昇圧パスにおいて、前段のキャパシタから順次電荷が転送され一定の昇圧電圧レベルを維持するように動作する。
【００２３】
図１に示すように、第１昇圧パスの経路上には、供給電源端子２と昇圧電圧出力端子３との間に、２つの第１トランジスタ対１１、１２が直列に接続されている。これらの第１トランジスタ対１１、１２は第１トランジスタ対群を構成している。第１トランジスタ対群において、１番目はトランジスタ対１１、２番目はトランジスタ対１２である（このように、供給電源端子２側から昇圧電圧出力端子３側に向けて、トランジスタ対の番目を定義する）。
【００２４】
同様に、第２昇圧パスの経路上には、供給電源端子２と昇圧電圧出力端子３との間に、２つの第２トランジスタ対２１、２２が直列に接続されている。これらの第２トランジスタ対２１、２２は第２トランジスタ対群を構成している。第２トランジスタ対群において、１番目はトランジスタ対２１、２番目はトランジスタ対２２である。
【００２５】
各々の第１トランジスタ対（１１、１２）は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成され、各々のソースが第１ノードで直列接続される。具体的には、第１トランジスタ対１１では、ＮＭＯＳトランジスタＭ１１のソースとＰＭＯＳトランジスタＭ１２のソースがノードＮ１１で接続される。また、第１トランジスタ対１２では、ＮＭＯＳトランジスタＭ１３のソースとＰＭＯＳトランジスタＭ１４のソースがノードＮ１２で接続される。
【００２６】
また、各々の第２トランジスタ対（２１、２２）は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成され、各々のソースが第２ノードで直列接続される。具体的には、第２トランジスタ対２１では、ＮＭＯＳトランジスタＭ２１のソースとＰＭＯＳトランジスタＭ２２のソースがノードＮ２１で接続される。また、第２トランジスタ対２２では、ＮＭＯＳトランジスタＭ２３のソースとＰＭＯＳトランジスタＭ２４のソースがノードＮ２２を挟んで接続される。
【００２７】
第１トランジスタ対に含まれるゲートは、同番目の第２トランジスタ対の第２ノードに共通に接続される。同様に、第２トランジスタ対に含まれるゲートは、同番目の第１トランジスタ対の第１ノードに共通に接続される。
【００２８】
具体的には、１番目の第１トランジスタ対１１のＮＭＯＳトランジスタＭ１１及びＰＭＯＳトランジスタＭ１２のゲートは、同番目（１番目）の第２トランジスタ対２１のノードＮ２１と接続される。同様に、１番目の第２トランジスタ対２１のＮＭＯＳトランジスタＭ２１及びＰＭＯＳトランジスタＭ２２のゲートは、同番目（１番目）の第１トランジスタ対１１のノードＮ１１と接続される。
【００２９】
また、２番目の第１トランジスタ対１２のＮＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４のゲートは、同番目（２番目）の第２トランジスタ対２２のノードＮ２２と接続される。同様に、２番目の第２トランジスタ対２２のＮＭＯＳトランジスタＭ２３及びＰＭＯＳトランジスタＭ２４のゲートは、同番目（２番目）の第１トランジスタ対１２のノードＮ１２と接続される。
【００３０】
各々のＮＭＯＳトランジスタ（Ｍ１１、Ｍ１３、Ｍ２１、Ｍ２３）のバックゲートは、夫々のドレインと接続される。
【００３１】
また、ＰＭＯＳトランジスタＭ１５、Ｍ２５は、それぞれ第１昇圧パス、第２昇圧パスにおいて、パワーオン時など、各ノードの電位が不確定な状態の場合に、電流が逆流すること（図１に示す第１昇圧パス、第２昇圧パスの方向と逆方向に電流が流れること）を防止する機能を果たしている。
【００３２】
ＰＭＯＳトランジスタＭ１５のゲートとソースは、それぞれ第１トランジスタ対１１のＰＭＯＳトランジスタＭ１２のゲートとソースに接続される。また、ＰＭＯＳトランジスタＭ１５のドレインとバックゲート、第１トランジスタ対１１のＰＭＯＳトランジスタＭ１２のバックゲート、及び第２トランジスタ対２１のＰＭＯＳトランジスタＭ２２のバックゲートが互いに接続される。
【００３３】
同様に、ＰＭＯＳトランジスタＭ２５のゲートとソースは、それぞれ第２トランジスタ対２２のＰＭＯＳトランジスタＭ２４のゲートとソースに接続される。また、ＰＭＯＳトランジスタＭ２５のドレインとバックゲート、第２トランジスタ対２２のＰＭＯＳトランジスタＭ２４のバックゲート、及び第１トランジスタ対１２のＰＭＯＳトランジスタＭ１４のバックゲートが互いに接続される。
【００３４】
第１ノードＮ１１、Ｎ１２には、それぞれ第１キャパシタＣ１１、Ｃ１２の一端が接続される。複数の第１キャパシタのうち、Ｃ１１が１番目の第１キャパシタ、Ｃ１２が２番目の第１キャパシタである。また、第２ノードＮ２１、Ｎ２２には、それぞれ第２キャパシタＣ２１、Ｃ２２の一端が接続される。複数の第２キャパシタのうち、Ｃ２１が１番目の第２キャパシタ、Ｃ２２が２番目の第２キャパシタである。
【００３５】
第１キャパシタＣ１１、Ｃ１２は、第１昇圧パスにおいて電荷のチャージと転送を行う機能を果たしている。同様に、第２キャパシタＣ２１、Ｃ２２は、第２昇圧パスにおいて電荷のチャージと転送を行う機能を果たしている。
【００３６】
複数の第１キャパシタの他端には、制御信号ＦＯＴ、ＦＯＢが交互に供給される。ここで、制御信号ＦＯＴと制御信号ＦＯＢは互いに相補の信号である。また、第２キャパシタの他端には、制御信号ＦＯＴ、ＦＯＢのうち、同番目の第１キャパシタに供給されている制御信号と相補の制御信号が供給される。具体的には、第１キャパシタＣ１１、Ｃ１２の他端には、それぞれ制御信号ＦＯＴ、ＦＯＢが供給される。また、第２キャパシタＣ２１、Ｃ２２の他端には、それぞれ制御信号ＦＯＢ、ＦＯＴが供給される。
【００３７】
次に、図４を参照しながら、制御信号生成回路３０について説明する。図４に示すように、制御信号生成回路３０は、電源電圧ＶＤＤを入力し、上記した制御信号ＦＯＴ、ＦＯＢを生成する回路である。制御信号ＦＯＴは、図２に示すように、第１期間で接地電位ＶＳＳ、第２期間で電源電圧ＶＤＤとなり、第１期間と第２期間を交互に繰り返す信号である。尚、各期間の長さはＴ（秒）である。また、制御信号ＦＯＢは、制御信号ＦＯＴと相補の矩形波の信号である。制御信号生成回路３０は、図示しない発振回路を備え、これらの制御信号ＦＯＴ、ＦＯＢを生成する。制御信号生成回路３０において、Ｔは外部から設定可能に構成してもよいし、固定値としてもよい。
【００３８】
（第１の実施形態の動作）
次に、図２、図３を参照しながら、第１の実施形態に係る昇圧回路１の動作について詳細に説明する。図３は、図１の回路を説明しやすいように書き直した回路図である。図３では、上段の経路が第１昇圧パスで、下段の経路が第２昇圧パスであり、２つの昇圧パスは、出力ノードＮｏｕｔで接続されている。
【００３９】
第１期間と第２期間のそれぞれにおいて、第１昇圧パスの経路上の各トランジスタのオン／オフ状態について説明する。まず、第１期間において、ＮＭＯＳトランジスタＭ１１のソースに接続された第１ノードＮ１１には、第１キャパシタＣ１１を介して電圧ＶＳＳが印加されている。また、ＮＭＯＳトランジスタＭ１１のゲートと接続された第２ノードＮ２１には、第２キャパシタＣ２１を介して電圧ＶＤＤが印加されている。従って、第１期間において、ＮＭＯＳトランジスタＭ１１のゲートソース間の電位差は約ＶＤＤとなり、ＮＭＯＳトランジスタＭ１１はオンする。第２期間においては、第１ノードＮ１１と第２ノードＮ２１に印加される電圧は第１期間と逆になるので、ＮＭＯＳトランジスタＭ１１はオフする。
【００４０】
次に、第１期間において、ＰＭＯＳトランジスタＭ１２のソースに接続された第１ノードＮ１１には前述したように第１キャパシタＣ１１を介して電圧ＶＳＳが印加されている。また、ＰＭＯＳトランジスタＭ１２のゲートと接続された第２ノードＮ２１には前述したように第２キャパシタＣ２１を介して電圧ＶＤＤが印加されている。従って、第１期間において、ＰＭＯＳトランジスタＭ１２のゲートソース間の電位差は、ＮＭＯＳトランジスタＭ１１の場合と同じで約ＶＤＤとなり、ＰＭＯＳトランジスタＭ１２はオフする。第２期間においては、第１ノードＮ１１と第２ノードＮ２１に印加される電圧は第１期間と逆になるので、ＰＭＯＳトランジスタＭ１２はオンする。このように、同じトランジスタ対内のＮＭＯＳトランジスタとＰＭＯＳトランジスタは、オン、オフの状態が逆になる（ここでは、第１トランジスタ対１１内のＮＭＯＳトランジスタＭ１１とＰＭＯＳトランジスタＭ１２のオン、オフ状態が逆になる）。
【００４１】
次に、第１期間において、ＮＭＯＳトランジスタＭ１３のソースに接続された第１ノードＮ１２には第１キャパシタＣ１２を介して電圧ＶＤＤが印加されている。また、ＮＭＯＳトランジスタＭ１３のゲートと接続された第２ノードＮ２２には第２キャパシタＣ２２を介して電圧ＶＳＳが印加されている。従って、第１期間において、ＮＭＯＳトランジスタＭ１３のゲートソース間の電位差は約−ＶＤＤとなり、ＮＭＯＳトランジスタＭ１３はオフする。第２期間においては、第１ノードＮ１２と第２ノードＮ２２に印加される電圧は第１期間と逆になるので、ＮＭＯＳトランジスタＭ１３はオンする。
【００４２】
このように、隣接して接続されているＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１３のオン、オフ状態は同じになるので、ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１３は一つのスイッチ回路のように動作する。第１期間では、このスイッチ回路は、第１ノードＮ１１と第２ノードＮ１２間を非導通にし、第２期間では導通にする。
【００４３】
次に、ＰＭＯＳトランジスタＭ１４は、ＮＭＯＳトランジスタＭ１３と同じトランジスタ対内にあり、前述したように、それぞれのオン、オフ状態は逆になるので、第１期間でＰＭＯＳトランジスタＭ１４はオンし、第２期間でオフする。
【００４４】
以上に説明した第１昇圧パスの経路上のトランジスタのオン／オフ状態から、各ノードは、以下のように動作する。第１期間では、第１ノードＮ１１は、供給電源端子２と導通し、電位ＶＤＤに向けて充電される（充電動作）。第２期間では、第１ノードＮ１１は供給電源端子２と非導通になり、制御信号ＦＯＴから第１キャパシタＣ１１を介して電圧ＶＤＤが印加され、電位２ＶＤＤに昇圧される（昇圧動作）。
【００４５】
次に、第２ノードＮ１２については第２期間から説明すると、第２期間において第２ノードＮ１２は第１ノードＮ１１と導通し、電位２ＶＤＤに向けて充電される（充電動作）。第１期間では、第２ノードＮ１２は第１ノードＮ１１と非導通になり、制御信号ＦＯＢから第１キャパシタＣ１２を介して電圧ＶＤＤが印加され、電位３ＶＤＤに昇圧される（昇圧動作）。
【００４６】
次に、第１期間において、出力ノードＮｏｕｔは第１ノードＮ１２と導通し、出力ノードＮｏｕｔを電位３ＶＤＤに向けて充電する（充電動作）。第２期間においては、出力ノードＮｏｕｔは第１ノードＮ１２と非導通になり、出力ノードＮｏｕｔへの充電は行われない。尚、出力ノードＮｏｕｔは供給先の回路などに電流を供給する。
【００４７】
以上に説明した各ノード（Ｎ１１、Ｎ１２、Ｎｏｕｔ）への充電は、各ノードに接続されたキャパシタ（Ｃ１１、Ｃ１２、Ｃ００）に対して行われる。具体的には、第１キャパシタＣ１１に対する充電は、供給電源端子２に供給される電源電圧ＶＤＤによって行われる。また、第１キャパシタＣ１２に対する充電は、前段の第１キャパシタＣ１１からの電荷転送によって行われる。また、キャパシタＣ００に対する充電は、前段の第１キャパシタＣ１２からの電荷転送によって行われる。
【００４８】
尚、パワーオン直後は、各ノードには充電がなされておらず、その後の第１期間、第２期間における充電動作を何回か経た後に、第１ノードＮ１１、Ｎ１２、及び出力ノードＮｏｕｔの電位は、それぞれ定常状態の電位であるＶＤＤ、２ＶＤＤ、３ＶＤＤに到達する。
【００４９】
図２は、定常状態に達した後のある第１期間、第２期間の各ノードの電圧波形を示している。
【００５０】
第１ノードＮ１１には、キャパシタＣ１１を介して制御信号ＦＯＴが供給されており、図２に示すように第１ノードＮ１１の電位は、制御信号ＦＯＴの変化に略追随した電圧波形となる。但し、第１ノードＮ１１の電圧波形には、制御信号ＦＯＴの立ち下がりエッジでアンダーシュートが生じ、制御信号ＦＯＴの立ち上がりエッジでオーバーシュートが生じている。前述したように、第１ノードＮ１１は、第１期間においてＶＤＤに充電され、第２期間において２ＶＤＤに昇圧されている。
【００５１】
また、第１ノードＮ１２は、第２期間において２ＶＤＤに充電され、第１期間において３ＶＤＤに昇圧されている。但し、第１ノードＮ１２の昇圧動作中に、第１ノードＮ１２から出力ノードＮｏｕｔへ電荷転送が行われるため、図２に示すように第１期間において、第１ノードＮ１２の電位は緩やかに減少している。
【００５２】
また、出力ノードＮｏｕｔは、第１期間の開始点（時刻ｔ１、ｔ３）において、第１ノードＮ１２の昇圧動作を受けて、電位３ＶＤＤまで上昇する。その後は、供給先の回路等に電流を供給するために電位が緩やかに減少する。昇圧回路１の第１昇圧パスは、キャパシタＣ００の電荷が供給先に供給されて電位が減少すると、前段のキャパシタから順次電荷が転送されて、各ノードの電位が定常状態の電位を維持しようとする。
【００５３】
以上が第１昇圧パスの動作である。第２昇圧パスは、図３に示すように、第２ノードＮ２１、Ｎ２２に対して、それぞれ第２キャパシタＣ２１、Ｃ２２を介して印加する制御信号を、第１昇圧パスの対応する第１ノード（Ｎ１１、Ｎ１２）と相補にしている。そのため、第２昇圧パスの第２ノードＮ２１、Ｎ２２の動作は、第１昇圧パスの第１ノードＮ１１、Ｎ１２の第１期間と第２期間を入れ替えた動作となる。
【００５４】
図２を参照すると、第２ノードＮ２１、Ｎ２２の電圧波形は、それぞれ第１ノードＮ１１、Ｎ１２の第１期間と第２期間を入れ替えた電圧波形となっている。
【００５５】
出力ノードＮｏｕｔでは、第２昇圧パスを設けたことで、第２期間の開始点（時刻ｔ２）においても、第２ノードＮ２２の昇圧動作を受けて、電位３ＶＤＤまで電位を復帰させることができる。出力ノードＮｏｕｔは、第１期間では電位３ＶＤＤに昇圧された第１ノードＮ１２からの充電動作が行われ、第２期間では電位３ＶＤＤに昇圧された第２ノードＮ２２からの充電動作が行われ、出力ノードＮｏｕｔ（即ち、キャパシタＣ００）に対する電荷供給が強化される。これにより、電流供給能力を強化した昇圧回路１を提供することが可能になる。
【００５６】
［比較例１］
次に、本発明の関連技術である比較例１について、図５、図６を参照しながら詳細に説明する。図５は、比較例１に係る昇圧回路３１の構成を示す回路図である。図５の昇圧回路３１は、単一の昇圧パスを有する一般的なＤｉｃｋｓｏｎ型チャージポンプ方式の昇圧回路である。昇圧回路３１は供給電源端子３２に供給された電源電圧ＶＤＤを約３倍に昇圧した昇圧電圧３ＶＤＤを昇圧電圧出力端子３３に出力する。昇圧回路３１は、図５に示すように供給電源端子３２と昇圧電圧出力端子３３の間に、直列接続されたＮＭＯＳトランジスタＭ１〜３、各ＮＭＯＳトランジスタ間を接続するノードＮ１、Ｎ２に一端が接続されたキャパシタＣ１、キャパシタＣ２、出力ノードＮｏｕｔ０に一端が接続されたキャパシタＣ０により構成される。
【００５７】
各ＮＭＯＳトランジスタＭ１〜３において、ゲートとドレインが接続され、ＮＭＯＳトランジスタＭ１〜３はダイオードとして動作する。制御信号ＦＯＴ、ＦＯＢが印加されると、充電動作、昇圧動作が行われる。
【００５８】
比較例１の昇圧回路３１の動作は、第１の実施形態の昇圧回路１の第１昇圧パスの動作と以下の点が相違する。昇圧回路３１の充電動作は、ダイオード接続したＮＭＯＳトランジスタ（Ｍ１〜３）を介して行われる。各ＮＭＯＳトランジスタ（Ｍ１〜３）において、入力側のドレイン電圧（ゲート電圧）をＶｉ、出力側のソース電圧をＶｏ、閾値電圧をＶｔとすると、Ｖｏ＜Ｖｉ−Ｖｔｈの場合に電流が流れ、次段のノード（キャパシタ）へ電荷転送が行われるが、電荷転送によりＶｉとＶｏの電位差が減少しＶｏ＝Ｖｉ−Ｖｔｈになったところで、電流が流れなくなる。従って、定常状態において充電動作時のノードＮ１、Ｎ２、出力ノードＮｏｕｔ０の電位は充電する側の電位よりも閾値Ｖｔだけ低くなる。即ち、定常状態において充電動作時のノードＮ１、Ｎ２、出力ノードＮｏｕｔ０の電位はそれぞれＶＤＤ−Ｖｔ、２ＶＤＤ−２Ｖｔ、３ＶＤＤ−３Ｖｔとなる。
【００５９】
図６は比較例１に係る昇圧回路３１の動作を示す波形図である。図６を図２と比較すると分かるように、図６のノードＮ１の電圧波形は、図２のノードＮ１１の電圧波形に対応しているが、充電電圧がＶＤＤ−Ｖｔ、昇圧電圧が２ＶＤＤ−Ｖｔである点が相違している。また、図６のノードＮ２の電圧波形は、図２のノードＮ１２の電圧波形に対応しているが、充電電圧が２ＶＤＤ−２Ｖｔ、昇圧電圧が３ＶＤＤ−２Ｖｔである点が相違している。
【００６０】
また、図６の出力ノードＮｏｕｔ０の電圧波形は、第１期間の開始点（時刻ｔ１、ｔ３）においてのみ、ノードＮ２の昇圧動作を受けて、電位３ＶＤＤ−３Ｖｔまで電位を復帰させることができるが、第２期間の開始点（時刻ｔ２）では、図２のように出力ノードＮｏｕｔ０の電位を復帰させることはできない。また、第１期間において、出力ノードＮｏｕｔ０（即ち、キャパシタＣ０）に電荷転送することができるが、第２期間ではノードＮ２はノードＮ１からの充電動作をしているため、出力ノードＮｏｕｔ０（即ち、キャパシタＣ０）に電荷転送することができない。
【００６１】
［比較例２］
次に、本発明の他の関連技術である比較例２について、図７を参照しながら詳細に説明する。図７は、比較例２に係る昇圧回路４１の構成を示す回路図である。比較例２の昇圧回路４１は、特許文献１の図２２に示されている昇圧回路８３を参照し、第１の実施形態及び比較例１と比較するために、若干の修正を加えたものである。図７（Ａ）に示すように、比較例２の昇圧回路４１は、比較例１の昇圧回路３１を第１昇圧パス用と第２昇圧パス用に、２系統設けて、それぞれの出力を出力ノードＮｏｕｔ００で接続した構成になっている。図７（Ａ）の各ダイオード（Ｄ１１〜１３、Ｄ２１〜２３）は、図７（Ｂ）に示すようにＮＭＯＳトランジスタのドレインとゲートを接続することによりダイオートとして動作させている。
【００６２】
図７の昇圧回路４１と図３（第１の実施形態）の昇圧回路１を比較すると、昇圧回路４１ではダイオードを使用し、昇圧回路１ではＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを使用し、それらの制御電極（ゲート）を他方の昇圧パスのノードと接続している点が相違している。図７において、充電動作はダイオートＤ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３を介して行われる。
【００６３】
昇圧回路４１において定常状態に到達した後の電圧波形は、不図示であるが図２と同様の電圧波形になる。但し、各ダイオードを構成するＮＭＯＳトランジスタの閾値Ｖｔの影響を受ける点が、図２と相違する。具体的には、第１ノードＮ１３の電圧波形は、図２の第１ノードＮ１１と同様であるが、充電電圧がＶＤＤ−Ｖｔ、昇圧電圧が２ＶＤＤ−Ｖｔとなる点が相違する。また、第１ノードＮ１４の電圧波形は、図２の第１ノードＮ１２と同様であるが、充電電圧が２ＶＤＤ−２Ｖｔ、昇圧電圧が３ＶＤＤ−２Ｖｔとなる点が相違する。
【００６４】
また、第２ノードＮ２３の電圧波形は、図２の第２ノードＮ２１と同様であるが、充電電圧がＶＤＤ−Ｖｔ、昇圧電圧が２ＶＤＤ−Ｖｔとなる点が相違する。また、第２ノードＮ２４の電圧波形は、図２の第２ノードＮ２２と同様であるが、充電電圧が２ＶＤＤ−２Ｖｔ、昇圧電圧が３ＶＤＤ−２Ｖｔとなる点が相違する。
【００６５】
また、出力ノードＮｏｕｔ００（昇圧電圧ＶＰＰ）の電圧波形は、図２の出力ノードＮｏｕｔと同様であるが出力電圧が３ＶＤＤ−３Ｖｔとなる点が相違する。
【００６６】
上記の相違点は、比較例２が、比較例１と同様にダイオードを介して充電動作を行っていることに起因する。その結果、昇圧電位ＶＰＰは３ＤＤ−３Ｖｔになり、第１の実施形態に比べて、低い昇圧電圧になってしまう。
【００６７】
次に、充電時の電荷転送速度について、比較例１、２のようにダイオードを使用した場合と、第１の実施形態のようにトランジスタの制御電極（ゲート）をオン／オフ制御した場合と、を比較する。まず、比較例１、２のようにダイオードを使用した場合に、例えば、定常状態からノードの電位がΔＶだけ低下し、その電位低下を前段のキャパシタから充電する場合を想定する。ダイオード接続されたＮＭＯＳトランジスタでは、入力側（ドレインとゲート）の電位は出力側（ソース）の電位よりもΔＶ＋Ｖｔだけ高く、ＮＭＯＳトランジスタのゲートソース間の電位差は、ΔＶ＋Ｖｔとなる（定常状態でのＮＭＯＳトランジスタのゲートソース間の電位差は、Ｖｔである）。従って、定常状態よりノードの電位がΔＶ低下した場合には、ダイオードを構成するＮＭＯＳトランジスタのゲートソース間の電位差は閾値ＶｔよりもΔＶ高いだけで、弱いオン状態で電荷転送を行うことになってしまう。そのため、低下した電圧ΔＶを補うための電荷転送の速度が遅くなるという問題がある。
【００６８】
一方、第１の実施形態の昇圧回路１では、各ＭＯＳトランジスタ（Ｍ１１〜１４、Ｍ２１〜２４）のゲートソース間の電位差の絶対値は、ノードの電位低下ΔＶがあった場合に、ΔＶに依らずに約ＶＤＤとなり、強いオン状態で動作させることができるから、電荷転送を高速に行うことで、各ノードの電位低下を速やかに補うことができる。
【００６９】
以上説明したように、第１の実施形態に係る昇圧回路によれば、以下に示す効果が得られる。
【００７０】
第１の実施形態に係る昇圧回路は、比較例２と同様に、２つの昇圧パスを設けて第１昇圧パス及び第２昇圧パスの同番目のノードで充電動作と昇圧動作が交互に行われるようにしたから、第１期間と第２期間のいずれの期間においても、出力ノードＮｏｕｔ（即ち、キャパシタＣ００）に対する電荷転送を行うことができる。これにより、比較例１のように単一の昇圧パスの場合に比べて、電流の供給能力を強化した昇圧回路を提供することができるという効果が得られる。
【００７１】
比較例１、２に係る昇圧回路では、ダイオードを構成するトランジスタの閾値Ｖｔの影響により、得られる昇圧電圧ＶＰＰが低下するが、第１の実施形態に係る昇圧回路によれば、閾値Ｖｔによる電圧低下が起きない昇圧電圧ＶＰＰを出力する昇圧回路を実現することができるという効果が得られる。
【００７２】
第１の実施形態に係る昇圧回路では、ダイオードを用いた比較例１、２と比較して、各昇圧パスに設けたトランジスタを導通させる際に常に強いオン状態にすることができるから、電荷転送を高速に行うことができる昇圧回路を提供することができるという効果が得られる。
【００７３】
尚、第１の実施形態では、昇圧電圧ＶＰＰを電源電圧ＶＤＤの３倍にする場合について説明したが、それに限定されず、昇圧電圧ＶＰＰを電源電圧ＶＤＤの任意のＮ倍（Ｎは２以上の自然数）とする場合に適用することができる。Ｎ倍に昇圧する場合、第１昇圧パス、第２昇圧パスにおいてそれぞれ（Ｎ−１）個のトランジスタ対を直列接続する構成にすればよい。
【００７４】
また、第１の実施形態では、供給する電源電圧と、制御信号ＦＯＴ、ＦＯＢのハイレベルとロウレベルの電位差が共にＶＤＤの場合について例示したが、それらは必ずしも同じでなくてもよい。
【産業上の利用可能性】
【００７５】
本発明の昇圧回路は、電源電圧よりも高い電圧が必要とされる半導体装置に適用することができる。
【００７６】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００７７】
１、３１、４１：昇圧回路
２、３２：供給電源端子
３、３３：昇圧電圧出力端子
１１、１２：第１トランジスタ対
２１、２２：第２トランジスタ対
３０：制御信号生成回路
Ｍ１１、Ｍ１３、Ｍ２１、Ｍ２３、Ｍ１、Ｍ２、Ｍ３、Ｍ３１：ＮＭＯＳトランジスタ（第１導電型トランジスタ）
Ｍ１２、Ｍ１４、Ｍ２２、Ｍ２４：ＰＭＯＳトランジスタ（第２導電型トランジスタ）
Ｍ１５、Ｍ２５：ＰＭＯＳトランジスタ
Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４：キャパシタ（第１キャパシタ）
Ｃ２１、Ｃ２２、Ｃ２３、Ｃ２４：キャパシタ（第２キャパシタ）
Ｃ０、Ｃ１、Ｃ２、Ｃ００：キャパシタ
Ｄ１１、Ｄ１２、Ｄ１３、Ｄ２１、Ｄ２２、Ｄ２３：ダイオード
Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４：ノード（第１ノード）
Ｎ２１、Ｎ２２、Ｎ２３、Ｎ２４：ノード（第２ノード）
Ｎ１、Ｎ２：ノード
Ｎｏｕｔ、Ｎｏｕｔ０、Ｎｏｕｔ００：出力ノード
ＦＯＴ：第１制御信号
ＦＯＢ：第２制御信号
ＶＤＤ：電源電圧
ＶＳＳ：接地電位
ＶＰＰ：昇圧電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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