(57)【要約】【課題】スイッチング周波数を高めることなく出力電圧変動に対して高速に応答するとともに安定した電圧を出力する。【解決手段】検出電圧Ｖｏが下限しきい値電圧ＶTLよりも低くなると、電圧比較回路６は下限到達信号を出力する。オフセット制御回路７は、ＲＳＦＦ２３をセットし、スイッチ回路２５をオンして、減算回路２６で電流検出信号からオフセット信号を減算する。電流検出信号のレベルと誤差信号のレベルがオフセット信号だけ遠ざかり、ＰＷＭ信号のオンレベル期間が広がる。検出電圧Ｖｏが上限しきい値電圧ＶTHよりも高くなると、電圧比較回路６は上限到達信号を出力する。オフセット制御回路７は、ＲＳＦＦ２３をリセットし、スイッチ回路２５をオフして、オフセット信号の減算を停止する。電流検出信号のレベルと誤差信号のレベルがオフセット信号だけ近付き、ＰＷＭ信号のオンレベル期間が狭まる。【選択図】図１
2014207774.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子（１１）とインダクタ（１４）とを有し、駆動信号がオンレベルになると前記スイッチング素子がオンして前記インダクタに流れる電流を増加させ、前記駆動信号がオフレベルになると前記スイッチング素子がオフして前記インダクタに流れる電流を出力側に還流させる主回路（２）と、
前記インダクタに流れる電流に対応した電流検出信号を出力する電流検出部（３）と、
前記主回路の出力電圧に対応した検出電圧を出力する電圧検出部（４）と、
前記主回路の目標出力電圧に対応した基準電圧と前記検出電圧との差に応じた誤差信号を出力する誤差増幅部（５）と、
前記検出電圧が、前記基準電圧よりも低く設定された下限しきい値電圧を超えた時に下限到達信号を出力する比較器（２１）、および、前記基準電圧よりも高く設定された上限しきい値電圧を超えたときに上限到達信号を出力する比較器（２２）のうち、少なくとも一方の比較器を備えた電圧比較部（６，６２）と、
前記電圧比較部から前記下限到達信号が出力されたときに、前記電流検出信号のレベルと前記誤差信号のレベルとが遠ざかる向きに前記電流検出信号または前記誤差信号に対するオフセット信号の付加／削除を行う構成、および、前記電圧比較部から前記上限到達信号が出力されたときに、前記電流検出信号のレベルと前記誤差信号のレベルとが近付く向きに前記電流検出信号または前記誤差信号に対するオフセット信号の付加／削除を行う構成のうち、少なくとも一方の構成を備えたオフセット制御部（７，３３，６３，７２）と、
クロック信号に同期して前記駆動信号をオンレベルにし、前記オフセット制御部から出力された前記電流検出信号と前記誤差信号に基づいて、前記電流検出信号が前記誤差信号に達したことにより前記駆動信号をオフレベルにする電流モード制御を実行する駆動信号生成部（８）とを備えていることを特徴とするスイッチング電源装置。
【請求項２】
前記オフセット制御部（６３）は、前記電流検出信号または前記誤差信号にオフセット信号を付加した後、当該付加したオフセット信号を徐々に減少させることを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記オフセット制御部（６３）は、コンデンサ（６６）を備え、そのコンデンサの電圧を前記オフセット信号とし、前記コンデンサの電荷を放電させることにより前記オフセット信号を減少させることを特徴とする請求項２記載のスイッチング電源装置。
【請求項４】
前記オフセット制御部（６３）は、前記電流検出信号または前記誤差信号に付加したオフセット信号を、前記クロック信号の周波数よりも低い周波数応答により減少させることを特徴とする請求項２または３記載のスイッチング電源装置。
【請求項５】
前記電流検出部（３）は、シャント抵抗（１６）と、当該シャント抵抗の電圧を入力して前記電流検出信号に応じた電流を基準抵抗（４６）に出力する電流センスアンプ（１７）とから構成されており、
前記オフセット制御部（３３）は、前記電圧比較部から前記下限到達信号が出力されたときと、前記電圧比較部から前記上限到達信号が出力されたときとで、互いに異なるオフセット信号に対応した電流を前記基準抵抗に出力し、
前記駆動信号生成部（８）は、前記基準抵抗の電圧を、前記オフセット信号が付加／削除された電流検出信号として入力することを特徴とする請求項１記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＷＭ制御方式のスイッチング電源装置に関する。
【背景技術】
【０００２】
ＰＷＭ制御（線形制御）方式のスイッチング電源装置は、負荷や入力電圧の急変により生じる出力電圧変動に対して応答速度が遅いという問題がある。この問題を解決する技術として、スイッチング周波数を高める方法やヒステリシス制御（非線形制御）方式が用いられている。
【０００３】
しかし、スイッチング周波数を高める方法では、スイッチング損失が増大する。また、スイッチング周波数を高めるとＰＷＭのパルス幅が狭くなるので、スイッチング素子の駆動能力を高めてターンオン時間、ターンオフ時間を短縮する必要がある。その結果、電圧および電流の変化率が増大してスイッチングノイズが増えてしまう。一方、ヒステリシス制御では、出力リプルが増大するとともに、特定の周波数帯例えばラジオ周波数帯を避けてスイッチング周波数を決定することが難しくなる。
【０００４】
特許文献１には、ＰＷＭ制御またはＰＦＭ制御の実行中に出力電圧が目標電圧の高電位側または低電位側に設定された参照電圧を超えると、ドライバ回路を直接制御することにより、出力電圧変動に対して応答性を高めたスイッチング電源装置が開示されている。このスイッチング電源装置は、通常時にＰＷＭ制御（またはＰＦＭ制御）を行い、出力電圧の変動時にヒステリシス制御を行う。これにより、上述のスイッチング周波数を高める方法に比べ、スイッチング損失を抑制する効果が得られる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２０２２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１記載のスイッチング電源装置は、出力電圧の変動を検出すると、ドライバ回路の直接制御状態とＰＷＭ制御状態とがＰＷＭの数周期ごとに切り替わり、出力電圧が不安定になる虞がある。
【０００７】
本発明は上記事情に鑑みてなされたもので、その目的は、スイッチング周波数を高めることなく出力電圧変動に対して高速に応答するとともに安定した電圧を出力可能なスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【０００８】
請求項１に記載したスイッチング電源装置は、主回路、電流検出部、電圧検出部、誤差増幅部、電圧比較部、オフセット制御部および駆動信号生成部を備え、電流モード制御を実行する。主回路は、スイッチング素子とインダクタとを有し、駆動信号がオンレベルになるとスイッチング素子がオンしてインダクタに流れる電流を増加させ、駆動信号がオフレベルになるとスイッチング素子がオフしてインダクタに流れる電流を出力側に還流させる。電流検出部は、インダクタに流れる電流に対応した電流検出信号を出力する。電圧検出部は、主回路の出力電圧に対応した検出電圧を出力する。誤差増幅部は、主回路の目標出力電圧に対応した基準電圧と検出電圧との差に応じた誤差信号を出力する。
【０００９】
電圧比較部は、検出電圧が基準電圧よりも低く設定された下限しきい値電圧を超えた時に下限到達信号を出力する比較器、および、検出電圧が基準電圧よりも高く設定された上限しきい値電圧を超えたときに上限到達信号を出力する比較器のうち、少なくとも一方の比較器を備えている。
【００１０】
オフセット制御部は、電圧比較部から下限到達信号が出力されたときに、電流検出信号のレベルと誤差信号のレベルとが遠ざかる向きに電流検出信号または誤差信号に対するオフセット信号の付加／削除を行う。または、電圧比較部から上限到達信号が出力されたときに、電流検出信号のレベルと誤差信号のレベルとが近付く向きに電流検出信号または誤差信号に対するオフセット信号の付加／削除を行う。
【００１１】
駆動信号生成部は、クロック信号に同期して駆動信号をオンレベルにし、オフセット制御部から出力された電流検出信号と誤差信号に基づいて、電流検出信号が誤差信号に達したことにより駆動信号をオフレベルにする電流モード制御（ピーク電流検出方式）を実行する。
【００１２】
誤差増幅部は、例えば検出電圧が基準電圧よりも低くなると誤差信号を上昇させる。しかし、誤差信号が上昇するときの傾きは、誤差増幅部が有する応答性により制限される。誤差増幅部の応答性が低い場合、従来構成のスイッチング電源装置では、出力電圧の低下に対し駆動信号のオンレベル期間が十分に広がるまでに、誤差増幅部の応答性に応じた遅れが生じる。この遅れにより出力電圧の応答性が悪化する。検出電圧が基準電圧よりも高くなり、誤差増幅部が誤差信号を低下させる場合も同様である。
【００１３】
これに対し本手段では、検出電圧が下限しきい値電圧を超えると、電流検出信号または誤差信号に対しオフセット信号が付加または削除されて、電流検出信号のレベルと誤差信号のレベルとが遠ざかる。その結果、電流モード制御において電流検出信号が誤差信号に達するまでの時間が長くなり、駆動信号のオンレベル期間が直ちに伸長される。同様に、検出電圧が上限しきい値電圧を超えると、電流検出信号または誤差信号に対しオフセット信号が付加または削除されて、電流検出信号のレベルと誤差信号のレベルとが近付く。その結果、電流モード制御において電流検出信号が誤差信号に達するまでの時間が短くなり、駆動信号のオンレベル期間が直ちに短縮される。
【００１４】
従って、誤差増幅部の応答性が低い場合であっても、スイッチング周波数を高めることなく、出力電圧変動に対する高速応答を実現でき、出力電圧の変動を抑制することができる。また、異なる制御方式間での切り替えが発生しないので、出力電圧が不安定に陥ることを回避できる。さらに、スイッチング周波数を一定とできるので、特定の周波数帯例えばラジオ周波数帯を避けた周波数の選択が容易になる。
【００１５】
請求項２記載の手段によれば、オフセット制御部は、電流検出信号または誤差信号にオフセット信号を付加した後、当該付加したオフセット信号を徐々に減少させる。これにより、オフセット信号の付加状態が徐々にリセットされる。従って、そのリセットの途中またはリセット後に再び検出電圧が下限しきい値電圧または上限しきい値電圧を超えた時にも、出力電圧変動に対する高速応答が得られ、出力電圧の変動を抑制することができる。
【００１６】
請求項３記載の手段によれば、オフセット制御部は、コンデンサを備え、そのコンデンサの電圧をオフセット信号とする。そして、コンデンサの電荷を放電させることによりオフセット信号を減少させる。これにより、回路定数の設定に応じて電荷の放電特性を種々に変更できるので、所望のリセット特性を得られる。
【００１７】
請求項４記載の手段によれば、請求項２記載の手段において、オフセット制御部は、電流検出信号または誤差信号に付加したオフセット信号を、クロック信号の周波数よりも低い周波数応答により減少させる。本手段のようにオフセット信号を減少させれば、誤差増幅部は遅れなく応答することができるので、出力電圧に変動を生じさせることなくオフセット信号の付加状態をリセットできる。
【００１８】
請求項５記載の手段によれば、電流検出部は、シャント抵抗と、当該シャント抵抗の電圧を入力して電流検出信号に応じた電流を基準抵抗に出力する電流センスアンプとから構成されている。また、オフセット制御部は、電圧比較部から下限到達信号が出力されたときと、電圧比較部から上限到達信号が出力されたときとで、互いに異なるオフセット信号に対応した電流を基準抵抗に出力する。駆動信号生成部は、基準抵抗の電圧を、オフセット信号が付加／削除された電流検出信号として入力する。これにより、電流検出信号に対するオフセット信号の付加／削除を行うことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態を示すスイッチング電源装置の構成図
【図２】負荷電流が急増したときの波形図
【図３】負荷電流が急減したときの波形図
【図４】本発明の第２の実施形態を示す電流センスアンプとオフセット制御回路の構成図
【図５】本発明の第３の実施形態を示す図１相当図
【図６】オフセット信号生成回路の構成図
【図７】オフセット信号生成回路の動作波形図
【図８】本発明の第４の実施形態を示すオフセット信号を減少させる場合の波形図
【図９】デジタル制御による図８相当図
【図１０】本発明の第５の実施形態を示す図１相当図
【発明を実施するための形態】
【００２０】
各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。図１に示すスイッチング電源装置１は、車載バッテリから電圧Ｖinを入力してピーク電流検出方式の電流モード制御を行い、図示しない車載機器に対し安定化した出力電圧Ｖoutを出力する降圧型のレギュレータである。
【００２１】
このスイッチング電源装置１は、主回路２、電流検出回路３、電圧検出回路４、誤差増幅器５、電圧比較回路６、オフセット制御回路７、駆動信号生成回路８などから構成されている。主回路２を除く回路は、制御用の電源電圧ＶDDの供給を受けて動作する。主回路２は、入力電圧Ｖinを供給する電源線９とグランド線１０との間に直列に接続されたＦＥＴ１１、１２、これらＦＥＴ１１、１２の共通接続ノードＮａと出力端子１３との間に接続されたインダクタ１４、および出力端子１３とグランド線１０との間に接続された平滑用のコンデンサ１５から構成されている。
【００２２】
ＦＥＴ１１は本発明で言うスイッチング素子であり、ゲートに与えられる駆動信号Ｄ１に従ってオンオフする。ＦＥＴ１２は、駆動信号Ｄ１の反転信号Ｄ２に従ってオンオフする。駆動信号Ｄ１がオンレベルになると、ＦＥＴ１１がオン、ＦＥＴ１２がオフし、電源線９からＦＥＴ１１を通してインダクタ１４に流れる電流が増大する。駆動信号Ｄ１がオフレベルになると、ＦＥＴ１１がオフ、ＦＥＴ１２がオンし、インダクタ１４に流れていた電流がＦＥＴ１２を介して出力側（負荷側）に還流する。なお、ＦＥＴ１２に替えて、ノードＮａ側をカソードとするダイオードを用いてもよい。
【００２３】
ノードＮａとインダクタ１４との間にはシャント抵抗１６が接続されている。電流センスアンプ１７は、このシャント抵抗１６の両端子の電圧を入力し、インダクタ１４に流れる電流に対応した電流検出信号を出力する。これらシャント抵抗１６と電流センスアンプ１７により電流検出回路３（電流検出部）が構成されている。
【００２４】
電圧検出回路４（電圧検出部）は、抵抗４ａ、４ｂからなる分圧回路により構成されており、出力電圧Ｖoutに対応した検出電圧Ｖｏを出力する。電圧生成回路１８は基準電圧Ｖｒを生成する。基準電圧Ｖｒは、目標出力電圧に電圧検出回路４の分圧比を乗じた電圧値を有している。誤差増幅器５は、基準電圧Ｖｒと検出電圧Ｖｏとの差に応じた誤差信号を出力する誤差増幅部である。
【００２５】
電圧比較回路６（電圧比較部）は、電圧生成回路１９、２０とコンパレータ２１、２２（比較器）から構成されている。電圧生成回路１９は、基準電圧Ｖｒよりも低く設定された下限しきい値電圧ＶTLを生成する。下限しきい値電圧ＶTLは、オフセット信号の付加を開始する時の出力電圧Ｖoutに上記分圧比を乗じた電圧値を有している。電圧生成回路２０は、基準電圧Ｖｒよりも高く設定された上限しきい値電圧ＶTHを生成する。上限しきい値電圧ＶTHは、付加されたオフセット信号を削除する時の出力電圧Ｖoutに上記分圧比を乗じた電圧値を有している。
【００２６】
コンパレータ２１は、検出電圧Ｖｏが下限しきい値電圧ＶTLを超えて低くなると、Ｈレベルの下限到達信号を出力する。コンパレータ２２は、検出電圧Ｖｏが上限しきい値電圧ＶTHを超えて高くなると、Ｈレベルの上限到達信号を出力する。
【００２７】
オフセット制御回路７は、ＲＳフリップフロップ（ＲＳＦＦ）２３、電圧生成回路２４、スイッチ回路２５および減算回路２６を備えている。ＲＳＦＦ２３のセット端子には下限到達信号が入力されており、リセット端子には上限到達信号が入力されている。電圧生成回路２４は、オフセット信号に相当するオフセット電圧Ｖofsを出力する。スイッチ回路２５は、ＲＳＦＦ２３の出力信号がＨレベルの期間オンする。
【００２８】
オフセット制御回路７は、下限到達信号が入力されるとＲＳＦＦ２３をセットし、スイッチ回路２５をオンして、減算回路２６において電流検出信号からオフセット信号を減算する。オフセット制御回路７は、上限到達信号が入力されるとＲＳＦＦ２３をリセットし、スイッチ回路２５をオフして、電流センスアンプ１７が出力する電流検出信号をそのまま出力する。
【００２９】
ここで、電流センスアンプ１７が出力する電流検出信号にオフセット信号を加算または減算する処理が、オフセット信号の付加に相当する。電流検出信号へのオフセット信号の加算または減算を停止する処理が、オフセット信号の削除に相当する。本実施形態では、下限到達信号が入力されると正のオフセット信号を減算しているが、下限到達信号が入力されると負のオフセット信号を加算してもよい。
【００３０】
駆動信号生成回路８（駆動信号生成部）は、クロック生成回路２７、パルス生成回路２８、コンパレータ２９、ＲＳフリップフロップ（ＲＳＦＦ）３０、ハイサイドドライバ３１およびローサイドドライバ３２を備えている。ハイサイドドライバ３１は、チャージポンプ回路またはブートストラップ回路を備えており、入力電圧Ｖinよりも高い電圧を生成してＦＥＴ１１のゲートを駆動するようになっている。クロック生成回路２７は、ＰＷＭ周波数を持つクロック信号ＣＬＫを出力する。このＰＷＭ周波数は、その基本波および高調波がラジオ周波数帯から外れるように決められている。これにより、車両におけるラジオノイズを低減することができる。
【００３１】
パルス生成回路２８は、クロック信号ＣＬＫの立ち上がりに同期して幅狭のセット信号Ｐｓを出力する。コンパレータ２９は、非反転入力端子に入力される電流検出信号と反転入力端子に入力される誤差信号とを比較してリセット信号Ｐｒを出力する。ＲＳＦＦ３０から出力されるＰＷＭ信号は、ハイサイドドライバ３１を介してＦＥＴ１１のゲート信号（駆動信号Ｄ１）となり、ローサイドドライバ３２を介してＦＥＴ１２のゲート信号（反転信号Ｄ２）となる。以上説明した構成のうちインダクタ１４とコンデンサ１５を除いた部分は、電源ＩＣとして構成されている。
【００３２】
次に、図２および図３を参照しながら本実施形態の作用および効果を説明する。はじめに、電流モード制御の基本動作を簡単に説明する。クロック信号ＣＬＫの立ち上がりに同期してセット信号Ｐｓが発生すると、ＲＳＦＦ３０がセットされてＰＷＭ信号が立ち上がる。これにより、ＦＥＴ１１がオン、ＦＥＴ１２がオフしてインダクタ１４に流れる電流が増加する。
【００３３】
上述したように、電流センスアンプ１７は、インダクタ１４に流れる電流に応じた電流検出信号を出力し、誤差増幅器５は、基準電圧Ｖｒと検出電圧Ｖｏとの差に応じた誤差信号を出力する。コンパレータ２９は、電流検出信号が誤差信号に達するとリセット信号Ｐｒを出力する。このとき、ＲＳＦＦ３０がリセットされてＰＷＭ信号が立ち下がり、ＦＥＴ１１がオフ、ＦＥＴ１２がオンする。この動作がＰＷＭ周期ごとに繰り返され、出力電圧Ｖoutは目標出力電圧に整定される。
【００３４】
図２は、出力電圧Ｖoutが目標出力電圧と一致している整定状態において、時刻ｔ１で負荷電流が急激に増大して出力電圧Ｖoutが低下するときの波形である。時刻ｔ２で検出電圧Ｖｏが下限しきい値電圧ＶTLよりも低くなり下限到達信号がＨレベルになると、オフセット制御回路７は、電流センスアンプ１７が出力する電流検出信号からオフセット信号を減算する。このオフセット信号の減算により、電流検出信号のレベルと誤差信号のレベルがオフセット信号だけ遠ざかる。
【００３５】
時刻ｔ３でセット信号Ｐｓが発生してＰＷＭ周期が開始されると、電流検出信号が誤差信号に達するまでの時間が、付加したオフセット信号に相当する時間だけ延びる。コンパレータ２９は、時刻ｔ５でリセット信号Ｐｒを出力する。比較のため、図２の時刻ｔ３からｔ６にかけて、オフセット信号を付加しない従来構成の検出電圧Ｖｏ、インダクタ電流、電流検出信号、ＰＷＭ信号およびリセット信号Ｐｒを破線で示している。オフセット信号を付加しない従来構成では、コンパレータ２９は、時刻ｔ４でリセット信号Ｐｒを出力する。
【００３６】
負荷電流が急増したときに誤差信号が上昇する傾きは、誤差増幅器５が有する応答性により制限される。このため、オフセット信号を付加（減算）しない従来構成では、負荷が急増した直後のＰＷＭ周期（ｔ３〜ｔ６）において駆動信号のオンレベル期間（ｔ３〜ｔ４）が十分に広がらず、出力電圧Ｖoutの低下を抑制する効果が小さくなる。出力電圧Ｖoutの低下に対し駆動信号のオンレベル期間が十分に広がるまでには、誤差増幅器５の応答性に応じた遅れが生じる。この遅れにより出力電圧Ｖoutの応答性が悪化する。このときの出力電圧変動ΔＶo2を図２に示す。
【００３７】
これに対し、オフセット信号を付加（減算）する本実施形態の構成では、負荷が急増した直後のＰＷＭ周期（ｔ３〜ｔ６）において駆動信号のオンレベル期間（ｔ３〜ｔ５）が十分に伸長される。すなわち、誤差増幅器５の応答性が低い場合であっても、駆動信号のオンレベル期間が直ちに広がるので、出力電圧変動に対する応答性を高められ、出力電圧Ｖoutの変動に対して高い抑制効果が得られる。このときの出力電圧変動ΔＶo1を図２に示す。
【００３８】
次のＰＷＭ周期は時刻ｔ６から開始される。このＰＷＭ周期では、駆動信号のオンレベル期間が短くなっている。これは、前のＰＷＭ周期で既にインダクタ電流が十分に増大しているからである。時刻ｔ７で検出電圧Ｖｏが下限しきい値電圧ＶTL以上になり下限到達信号がＬレベルに戻るが、オフセット制御回路７は、オフセット信号を付加（減算）した状態を維持する。オフセット信号を付加した状態であっても、出力電圧Ｖoutのフィードバック作用により問題なく定電圧動作が行われる。
【００３９】
図３は、時刻ｔ７以降の整定状態において、時刻ｔ８で負荷電流が急激に減少して出力電圧Ｖoutが上昇するときの波形である。時刻ｔ９で検出電圧Ｖｏが上限しきい値電圧ＶTHよりも高くなり上限到達信号がＨレベルになると、オフセット制御回路７は、電流センスアンプ１７が出力する電流検出信号からのオフセット信号の減算を停止する。このオフセット信号の削除により、電流検出信号のレベルと誤差信号のレベルがオフセット信号だけ近付く。
【００４０】
時刻ｔ１０でセット信号Ｐｓが発生してＰＷＭ周期が開始されると、電流検出信号が誤差信号に達するまでの時間が、削除したオフセット信号に相当する時間だけ短くなる。コンパレータ２９は、時刻ｔ１１でリセット信号Ｐｒを出力する。すなわち、負荷が急減した直後のＰＷＭ周期において駆動信号のオンレベル期間（ｔ１０〜ｔ１１）が十分に短縮される。これにより、誤差増幅器５の応答性が低い場合であっても、出力電圧変動に対する応答性を高められ、出力電圧Ｖoutの変動に対して高い抑制効果が得られる。
【００４１】
以上説明したように、本実施形態のスイッチング電源装置１は、電圧比較回路６とオフセット制御回路７を備えているので、誤差増幅器５の応答性にかかわらず、出力電圧変動に対する高速応答を実現でき、出力電圧Ｖoutの変動を抑制することができる。スイッチング周波数（クロック周波数）を高める必要がないので、スイッチング損失を増大させることもない。
【００４２】
スイッチング電源装置１は、電流モード制御を用いたＰＷＭ制御により定電圧動作を行うので、ＰＷＭ制御とヒステリシス制御との切り替えなど、異なる制御方式間での切り替えが発生しない。そのため、制御方式間の頻繁な切り替えによる不安定な状態が発生せず、安定した出力電圧を得ることができる。また、スイッチング周波数を一定とできるので、特定の周波数帯例えばラジオ周波数帯を避けた周波数の選択が容易になる。
【００４３】
（第２の実施形態）
図４は、図１に示した電流センスアンプ１７と、電流検出信号にオフセット信号を加算する形式のオフセット制御回路３３の構成例を示している。これらを第１の実施形態の電流センスアンプ１７とオフセット制御回路７に置き替えれば、第２の実施形態に係るスイッチング電源装置が構成される。
【００４４】
電流センスアンプ１７は、定電流回路３４、Ｎチャネル型ＦＥＴ３５〜３９、Ｐチャネル型ＦＥＴ４０〜４４および抵抗４５を備えている。シャント抵抗１６のノードＮａ側の端子は、抵抗４５を介してＦＥＴ４０、４２の各ソースに接続されており、シャント抵抗１６のインダクタ１４側の端子は、ＦＥＴ４１のソースに接続されている。ＦＥＴ４０、４１、４２の各ドレインとグランド線１０との間には、それぞれＦＥＴ３６、３７、３８が接続されている。
【００４５】
定電流回路３４の出力電流は、カレントミラー回路を構成するＦＥＴ３５、３６、３７を介して、ゲート同士が接続されたＦＥＴ４０、４１に流れる。この電流は、シャント抵抗１６に流れる電流Ｉｓおよび後述する電流Ｉ１に比べて十分に小さい。ＦＥＴ４２のゲートはＦＥＴ４１のドレインと接続されており、ＦＥＴ４０、４１のソースは互いに同電位に制御される。抵抗Ｒ１の抵抗値をＲ１とすれば、抵抗Ｒ１とＦＥＴ４２を介して流れる電流Ｉ１は（１）式で表される。
Ｉ１＝Ｉｓ×Ｒｓ／Ｒ１    …（１）
【００４６】
この電流Ｉ１は、ＦＥＴ３８、３９からなるカレントミラー回路およびＦＥＴ４３、４４からなるカレントミラー回路（何れもミラー比は１：１）を介して基準抵抗４６に流れる。基準抵抗４６の抵抗値をＲｏとすれば、電流Ｉ１による出力電圧Ｖｓは（２）式で表される。
Ｖｓ＝Ｉｓ×Ｒｓ×Ｒｏ／Ｒ１    …（２）
【００４７】
オフセット制御回路３３は、ＲＳＦＦ２３の他に、Ｎチャネル型ＦＥＴ４７〜５０、Ｐチャネル型ＦＥＴ５１〜５５、インバータ５６および抵抗４６、５７〜５９を備えている。オフセット電圧Ｖofsを出力する電圧生成回路は、図中省略されている。ＦＥＴ４８のしきい値電圧とＦＥＴ５１のしきい値電圧とが等しい場合には、抵抗５８、５９の直列回路に印加される電圧はオフセット電圧Ｖofsに等しくなる。抵抗５８、５９の抵抗値をＲofs1、Ｒofs2とする。
【００４８】
下限到達信号が入力されてＲＳＦＦ２３の出力信号がＨレベルになると、ＦＥＴ４７がオフするので、ＦＥＴ５２、４８を介して流れる電流Ｉofsは（３）式で表される。
Ｉofs＝Ｖofs／（Ｒofs1＋Ｒofs2）    …（３）
【００４９】
上限到達信号が入力されてＲＳＦＦ２３の出力信号がＬレベルになると、ＦＥＴ４７がオンするので、電流Ｉofsは（４）式で表される。
Ｉofs＝Ｖofs／Ｒofs1    …（４）
【００５０】
この電流Ｉofsは、ＦＥＴ５２、５３からなるカレントミラー回路、ＦＥＴ４９、５０からなるカレントミラー回路およびＦＥＴ５４、５５からなるカレントミラー回路（何れもミラー比は１：１）を介して基準抵抗４６に流れる。
【００５１】
従って、ＲＳＦＦ２３の出力信号がＨレベルの時とＬレベルの時の出力電圧の差ΔＶｓは（５）式で表される。この電圧ΔＶｓが、オフセット信号に相当する。
ΔＶｓ＝Ｖofs（１／Ｒofs1−１／（Ｒofs1＋Ｒofs2））×Ｒｏ    …（５）
【００５２】
本実施形態のオフセット制御回路３３によれば、上限到達信号が入力されると、電流センスアンプ１７が出力する電流検出信号に（５）式で示すオフセット信号が加算される。これにより、電流検出信号のレベルと誤差信号のレベルとが近付いて、出力電圧変動に対する応答性が高められる。従って、本実施形態によっても第１の実施形態と同様の作用および効果が得られる。
【００５３】
（第３の実施形態）
第３の実施形態について図５から図７を参照しながら説明する。図５に示すスイッチング電源装置６１は、電流検出信号から減算するオフセット信号を時間の経過とともに徐々に減少させる。その構成は、電圧比較回路６２とオフセット制御回路６３を除き、図１に示したスイッチング電源装置１と同じである。
【００５４】
電圧比較回路６２は、電圧生成回路１９とコンパレータ２１から構成されており、検出電圧Ｖｏが下限しきい値電圧ＶTLを超えて低くなると、Ｈレベルの下限到達信号を出力する。オフセット制御回路６３は、減算回路２６とオフセット信号生成回路６４を備えている。オフセット信号生成回路６４は、図６に示すようにスイッチ６５、コンデンサ６６、定電流回路６７およびエッジ検出回路６８から構成されている。スイッチ６５とコンデンサ６６により充電経路が形成され、コンデンサ６６と定電流回路６７により放電経路が形成されている。コンデンサ６６の電圧がオフセット信号に相当する。
【００５５】
図７に示すように、電圧比較回路６２が下限到達信号を出力すると、エッジ検出回路６８は、下限到達信号の立ち上がりエッジを検出して幅狭のエッジ検出信号を出力する。スイッチ６５はエッジ検出信号がＨレベルの期間だけオンとなり、この間にコンデンサ６６はオフセット電圧Ｖofsまで電荷が充電される。エッジ検出信号がＬレベルに戻ると、コンデンサ６６の電荷は定電流回路６７によって放電し、オフセット信号は０になるまで一定の傾きで減少する。
【００５６】
本実施形態によれば、下限到達信号が入力されると直ちにオフセット電圧Ｖofsに相当するオフセット信号が付加（減算）されるので、第１の実施形態と同様の作用および効果が得られる。その後、付加されたオフセット信号は徐々に減少し、オフセット信号の付加状態がリセットされる。リセットされた状態は、オフセット信号が削除された状態に等しい。従って、そのリセットの途中またはリセットの後に再び下限到達信号が入力された時にも、再びオフセット電圧Ｖofsに相当するオフセット信号が付加（減算）されて、出力電圧変動に対する高速応答が得られる。すなわち、負荷変動や入力電圧変動が繰り返される場合でも、出力電圧の変動を抑制することができる。
【００５７】
この場合、オフセット信号生成回路６４は、電流検出信号に付加したオフセット信号を、クロック信号ＣＬＫの周波数よりも低い周波数応答（変化率）により減少させる。付加したオフセット信号を上述した関係で減少させれば、誤差増幅器５は遅れなく応答することができるので、出力電圧Ｖoutに変動を生じさせることなくオフセット信号の付加状態をリセットできる。
【００５８】
（第４の実施形態）
第４の実施形態について図８および図９を参照しながら説明する。本実施形態のスイッチング電源装置が備えるオフセット制御回路は、下限到達信号が入力された時に電流検出信号からオフセット信号を減算し、上限到達信号が入力された時に電流検出信号にオフセット信号を加算する構成を備えている。付加されたオフセット信号は、第３の実施形態で説明したように徐々に減少し、オフセット信号の付加状態がリセットされる。電圧比較回路は、電圧生成回路１９とコンパレータ２１および電圧生成回路２０とコンパレータ２２の両者を備えている。
【００５９】
図８は、図６に示したようなアナログ回路を用いてオフセット信号を減少させる場合の波形図である。この場合のオフセット制御回路は、コンデンサ、下限到達信号に応じて負のオフセット電圧でコンデンサを充電するスイッチ、上限到達信号に応じて正のオフセット電圧でコンデンサを充電するスイッチ、コンデンサの電荷を放電させる定電流回路、ＣＲ回路などの放電回路、および電流検出信号にコンデンサの電圧に相当するオフセット信号を加算する加算回路を備えている。
【００６０】
図９は、デジタル回路を用いて第１、第２オフセット信号を減少させる場合の波形図である。この場合のオフセット制御回路は、プリセット機能付きのアップダウンカウンタ、カウント値に応じたオフセット信号を出力するＤ／Ａ変換器、および電流検出信号にオフセット信号を加算する加算回路を備えている。
【００６１】
アップダウンカウンタは、下限到達信号が入力されると負のオフセット値をプリセットし、上限到達信号が入力されると正のオフセット値をプリセットする。アップダウンカウンタは、負のオフセット値をプリセットした場合には、カウント値が０になるまで、クロック周期のＮ倍（Ｎ＝１、２、…）ごとに所定のステップ値ずつアップカウントする。正のオフセット値をプリセットした場合には、カウント値が０になるまで、クロック周期のＮ倍（Ｎ＝１、２、…）ごとに所定のステップ値ずつダウンカウントする。この場合のステップ値は、出力電圧Ｖoutに変動を生じさせることがないように十分に小さく設定されている。
【００６２】
これらの構成において、オフセット信号を減少させるときの周波数応答（変化率）は、第３の実施形態と同様に出力電圧Ｖoutに変動を生じさせることがないように設定すればよい。本実施形態によれば、目標出力電圧に対する出力電圧Ｖoutの減少および増大の何れに対しても高速応答を実現でき、出力電圧変動に対して高い抑制効果が得られる。その他、上述した第１、第３の実施形態と同様の作用および効果が得られる。
【００６３】
（第５の実施形態）
第５の実施形態について図１０を参照しながら説明する。本実施形態のスイッチング電源装置７１は、電流検出信号にオフセット信号を付加する構成に替えて、誤差信号にオフセット信号を付加する構成を備えている。すなわち、オフセット制御回路７２は、オフセット制御回路７（図１参照）の減算回路２６に替えて、誤差増幅器５が出力する誤差信号にオフセット信号を加算する加算回路を備えている。その他の構成は、スイッチング電源装置１と同様である。
【００６４】
オフセット制御回路７２は、下限到達信号がＨレベルになると、誤差増幅器５が出力する誤差信号にオフセット信号を加算する。このオフセット信号の加算により、電流検出信号のレベルと誤差信号のレベルがオフセット信号だけ遠ざかる。その後、上限到達信号がＨレベルになると、誤差増幅器５が出力する誤差信号へのオフセット信号の加算を停止する。このオフセット信号の削除により、電流検出信号のレベルと誤差信号のレベルがオフセット信号だけ近付く。本実施形態によっても、第１の実施形態と同様の作用および効果が得られる。
【００６５】
（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
【００６６】
第１、第２、第５の実施形態において、電圧比較回路６は、電圧生成回路１９とコンパレータ２１および電圧生成回路２０とコンパレータ２２の何れか一方のみを備えていてもよい。これに併せて、オフセット制御回路７は、下限到達信号が出力されたときにオフセット信号の付加／削除を行う構成および上限到達信号が出力されたときにオフセット信号の付加／削除を行う構成の何れか一方のみを備えていてもよい。この構成では、セットされたＲＳＦＦ２３をリセットする回路またはリセットされたＲＳＦＦ２３をセットする回路が必要になる。
【００６７】
第２の実施形態では、基準抵抗４６に対し、シャント抵抗１６に流れる電流Ｉｓに比例した電流を流し込むとともに、オフセット制御回路３３で生成した電流を流し込んだ。これを変形して、基準抵抗４６に対し、シャント抵抗１６に流れる電流Ｉｓに比例した電流を流し込むとともに、オフセット制御回路で生成した電流を流し出す構成としてもよい。この場合には、下限到達信号が入力されると、電流センスアンプ１７が出力する電流検出信号からオフセット信号が減算される。これにより、電流検出信号のレベルと誤差信号のレベルとが遠ざかり、出力電圧変動に対する応答性が高められる。
【００６８】
第３の実施形態において、減算回路２６に替えて、誤差増幅器５が出力する誤差信号にオフセット信号を加算する加算回路を設けてもよい。また、電圧比較回路６２を電圧生成回路２０とコンパレータ２２から構成し、減算回路２６に替えて加算回路を設けてもよい。さらに、電圧比較回路６２を電圧生成回路２０とコンパレータ２２から構成し、減算回路２６に替えて、誤差増幅器５が出力する誤差信号からオフセット信号を減算する減算回路を設けてもよい。第３の実施形態のオフセット信号生成回路６４において、定電流回路６７に替えてＣＲ回路等による放電回路を用いてもよい。
【００６９】
ＦＥＴ１１がオンしている期間にインダクタ１４に流れる電流を検出する他の手段として、ＦＥＴ１１と直列にシャント抵抗を挿入し、そのシャント抵抗の両端子の電圧を検出してもよい。また、ＦＥＴ１１のドレイン・ソース間電圧を検出しても、インダクタ１４に流れる電流を検出できる。さらに、ＦＥＴ１１と並列に電流センス用のＦＥＴを接続し、そのセンス用のＦＥＴの電流または両端電圧を検出しても、インダクタ１４に流れる電流を検出できる。
【００７０】
バレー電流検出方式の電流モード制御は、クロック信号に同期して駆動信号をオフレベルにし、電流検出信号が減少して誤差信号に達したことにより駆動信号をオンレベルにする制御である。ピーク電流検出方式とバレー電流検出方式は、制御理論として等価であり、同じ効果を奏する均等なものである。従って、上述した実施形態は、全てバレー電流検出方式に対しても同様に適用できることは勿論である。
【符号の説明】
【００７１】
図面中、１、６１、７１はスイッチング電源装置、２は主回路、３は電流検出回路（電流検出部）、４は電圧検出回路（電圧検出部）、５は誤差増幅器（誤差増幅部）、６、６２は電圧比較回路（電圧比較部）、７、３３、６３、７２はオフセット制御回路（オフセット制御部）、８は駆動信号生成回路（駆動信号生成部）、１１はＦＥＴ（スイッチング素子）、１４はインダクタ、１６はシャント抵抗、１７は電流センスアンプ、２１、２２はコンパレータ（比較器）、４６は基準抵抗、６６はコンデンサである。
【図１】
2014207774.tif 000003
【図２】
2014207774.tif 000004
【図３】
2014207774.tif 000005
【図４】
2014207774.tif 000006
【図５】
2014207774.tif 000007
【図６】
2014207774.tif 000008
【図７】
2014207774.tif 000009
【図８】
2014207774.tif 000010
【図９】
2014207774.tif 000011
【図１０】
2014207774.tif 000012