(57)【要約】【課題】動的にＦＩＦＯ（先入れ先出し）メモリ段数を増減させることで、データを破壊せず、リソースを無駄にしないＦＩＦＯメモリ再構成装置を提供する。【解決手段】ＦＩＦＯメモリ内のＦＩＦＯブロックに記憶されたデータのデータ数を観測し、観測したデータ数をモニタ情報として出力するモニタ回路５と、モニタ回路から出力されるモニタ情報を入力して、ＦＩＦＯメモリの段数を再構成するか否かを判定し、ＦＩＦＯメモリ再構成命令を出力する判定回路６と、判定回路から出力されたＦＩＦＯメモリ再構成命令を入力して、ＦＩＦＯメモリの段数を再構成するＦＩＦＯ構成データをコンフィギュレーションメモリ９に書き込むＦＩＦＯメモリ構成管理回路７と、コンフィギュレーションメモリ９に記憶されたＦＩＦＯ構成データに基づいてＦＩＦＯメモリのＦＩＦＯブロックの段数を変更する再構成回路１９とを備えた。【選択図】図１
2014203111.tif 000002
【特許請求の範囲】
【請求項１】
データを先入れ先出しするＦＩＦＯ（先入れ先出し）ブロックを複数段直列に接続したＦＩＦＯメモリの構成を示すＦＩＦＯ構成データを記憶するコンフィギュレーションメモリと、
ＦＩＦＯメモリ内のＦＩＦＯブロックに記憶されたデータのデータ数を観測し、観測したデータ数をモニタ情報として出力するモニタ回路と、
モニタ回路から出力されるモニタ情報を入力して、ＦＩＦＯメモリの段数を再構成するか否かを判定し、ＦＩＦＯメモリ再構成命令を出力する判定回路と、
判定回路から出力されたＦＩＦＯメモリ再構成命令を入力して、ＦＩＦＯメモリの段数を再構成するＦＩＦＯ構成データをコンフィギュレーションメモリに書き込むＦＩＦＯメモリ構成管理回路と、
コンフィギュレーションメモリに記憶されたＦＩＦＯ構成データに基づいてＦＩＦＯメモリのＦＩＦＯブロックの段数を変更する再構成回路と
を備えたことを特徴とするＦＩＦＯメモリ再構成装置。
【請求項２】
モニタ回路は、複数のＦＩＦＯメモリを観測し、
判定回路は、モニタ情報に基づいて、最もデータがフルに近いと判定したＦＩＦＯメモリに対するＦＩＦＯメモリ再構成命令を出力することを特徴とする請求項１記載のＦＩＦＯメモリ再構成装置。
【請求項３】
ＦＩＦＯメモリ再構成装置は、さらに、
ＦＩＦＯメモリ構成管理回路から再構成段数を入力して再構成段数に基づき、ＦＩＦＯメモリを再構成するためのＦＩＦＯデータを生成してＦＩＦＯメモリ構成管理回路に出力するＦＩＦＯデータ生成ＣＰＵ（中央処理装置）を備えたことを特徴とする請求項１又は２記載のＦＩＦＯメモリ再構成装置。
【請求項４】
モニタ回路は、ＦＩＦＯメモリへのデータの流入量を観測し、
判定回路は、ＦＩＦＯメモリ再構成命令と共にデータの流入量に基づく再構成段数をＦＩＦＯメモリ構成管理回路に出力することを特徴とする請求項１〜３いずれかに記載のＦＩＦＯメモリ再構成装置。
【請求項５】
モニタ回路は、複数のＦＩＦＯメモリを観測し、
判定回路は、ＦＩＦＯメモリ再構成のための空きリソースに制限がある場合、複数のＦＩＦＯメモリのうち流入量が多いＦＩＦＯメモリを再構成するＦＩＦＯメモリ再構成命令を出力することを特徴とする請求項１〜４いずれかに記載のＦＩＦＯメモリ再構成装置。
【請求項６】
モニタ回路は、ＦＩＦＯメモリの各ＦＩＦＯブロックのエンプティを観測し、モニタ情報として判定回路に入力し、
判定回路は、エンプティが観測されたＦＩＦＯブロックを削除するＦＩＦＯ再構成命令をＦＩＦＯ構成管理回路に出力することを特徴とする請求項１〜５いずれかに記載のＦＩＦＯメモリ再構成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単体または複数のマスタプロセッサからスレーブプロセッサへＦＩＦＯ（Ｆｉｒｓｔ  Ｉｎ，  Ｆｉｒｓｔ  Ｏｕｔ：先入れ先出し）メモリを介してデータ転送を行う装置において、動的にＦＩＦＯメモリの段数を増減させる装置に関するものである。
【背景技術】
【０００２】
段数が固定のＦＩＦＯメモリを介してデータ転送する経路が複数あるシステムにおいて、各経路のデータ転送量にばらつきがある場合、マスタプロセッサからＦＩＦＯメモリへの流入量がＦＩＦＯメモリからスレーブプロセッサへの流出量より多い経路ではＦＩＦＯメモリにデータが溜まりフルになるため、ＦＩＦＯメモリに空きができるまで処理待ちが発生する。対して、マスタプロセッサからＦＩＦＯメモリへの流入量がＦＩＦＯメモリからスレーブプロセッサへの流出量より少ない経路ではほとんどＦＩＦＯメモリにデータが溜まらない。そのため、システム内のＦＩＦＯメモリの蓄積数にばらつきが生じ、システム内で無駄なＦＩＦＯメモリ段数が発生する問題がある。
【０００３】
例えば、特許文献１で示されている拡張入出力バスでは、マスタプロセッサとスレーブプロセッサ間のＦＩＦＯメモリをＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）で構成し、ＦＰＧＡにセレクタと複数のコンフィギュレーションＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）を接続し、プロセッサの動作速度に応じてセレクタによって適切な段数のＦＩＦＯデータのコンフィギュレーションＲＯＭを選択し、ＦＩＦＯメモリを作り直すことでＦＩＦＯメモリの段数を変更させることが可能である。
【０００４】
また、例えば、特許文献２で示されているデータ処理装置では、ＦＩＦＯメモリの段数を変更可能なように、予め段数設定部を持ったＦＩＦＯメモリを構成し、有効段数を設定することでＦＩＦＯメモリの段数を変更することが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２４０６７８号公報
【特許文献２】特開２００７−１０８８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の場合、ＦＩＦＯメモリを作り直す際に、再構成ＦＩＦＯメモリ内に格納されているデータが消えてしまい、データの破壊が発生する。このため、マスタプロセッサとスレーブプロセッサ間の通信を止めてから再構成を行う必要がある。
【０００７】
特許文献２の場合、段数設定部によって無効にされた段数は使用されずに装置内に残るため、ＦＩＦＯメモリ段数が無駄になる。
【０００８】
この発明は、動的にＦＩＦＯメモリ段数を増減させることで、データを破壊せず、リソースを無駄にしないＦＩＦＯメモリ再構成装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明のＦＩＦＯメモリ再構成装置は、
ＦＩＦＯ（先入れ先出し）ブロックを複数段直列に接続して構成されるＦＩＦＯメモリの構成を示すＦＩＦＯ構成データを記憶するコンフィギュレーションメモリと、
ＦＩＦＯメモリ内のＦＩＦＯブロックに記憶されたデータのデータ数を観測し、観測したデータ数をモニタ情報として出力するモニタ回路と、
モニタ回路から出力されるモニタ情報を入力して、ＦＩＦＯメモリの段数を再構成するか否かを判定し、ＦＩＦＯメモリ再構成命令を出力する判定回路と、
判定回路から出力されたＦＩＦＯメモリ再構成命令を入力して、ＦＩＦＯメモリの段数を再構成するＦＩＦＯ構成データをコンフィギュレーションメモリに書き込むＦＩＦＯメモリ構成管理回路と、
コンフィギュレーションメモリに記憶されたＦＩＦＯ構成データに基づいてＦＩＦＯメモリのＦＩＦＯブロックの段数を変更する再構成回路と
を備えたことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、動的にＦＩＦＯメモリ段数を増減させることで、データを破壊せず、リソースを無駄にしないＦＩＦＯメモリ再構成装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１によるＦＩＦＯメモリ再構成装置１００の構成を示す概略図である。
【図２】（ａ）は再構成前のＦＩＦＯメモリ１０、（ｂ）は増設再構成後のＦＩＦＯメモリ１０を示す。
【図３】（ａ）は再構成前のＦＩＦＯメモリ１０、（ｂ）は削減再構成後のＦＩＦＯメモリ１０を示す。
【図４】実施の形態２によるＦＩＦＯメモリへの流入量のピーク値の予測し、予測から新たに生成するＦＩＦＯメモリ段数を計算する方法を示す概略図である。
【図５】実施の形態３によるＦＩＦＯメモリ再構成装置１００の構成を示す概略図である。
【図６】実施の形態４によるＦＩＦＯメモリ再構成装置１００の構成を示す概略図である。
【発明を実施するための形態】
【００１２】
実施の形態１．
以下、この発明の実施の形態１を図に基づいて説明する。
図１は、実施の形態１によるＦＩＦＯメモリ再構成装置１００の構成を示す概略図である。
図１では、複数のマスタプロセッサ１が内部バス４を共有し、ＦＩＦＯメモリ１０を介してスレーブプロセッサ２にアクセスする場合を示している。
ＦＩＦＯメモリ再構成装置１００は、ＦＰＧＡ１０１（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）により実現されている。
ＦＰＧＡ１０１は、内部バス４を有している。ＦＰＧＡ１０１は、単体または複数のＦＩＦＯブロック３から構成される複数のＦＩＦＯメモリ１０を有している。
図１において、（１）〜（Ｋ）までのＫ個のＦＩＦＯメモリが存在している。
また、ＦＩＦＯメモリ（１）は、（１）〜（Ｘ）までのＸ段のＦＩＦＯブロック３が存在している。
【００１３】
ＦＩＦＯメモリ（Ｋ）は、（１）〜（Ｙ）までのＹ段のＦＩＦＯブロック３が存在している。
ＦＩＦＯメモリのブロック数は１段でもよい。
各ＦＩＦＯブロック３には、個々のデータが記憶できる複数のデータ蓄積メモリが存在している。例えば、ＦＩＦＯブロック３は、２５６個のデータ蓄積メモリからなり、２５６個のデータを蓄積することができる。
【００１４】
図１のＦＩＦＯメモリ再構成装置１００は、モニタ回路５と、判定回路６と、コンフィギュレーションメモリ９と、再構成回路１９とを備えている。
モニタ回路５は、ＦＩＦＯメモリの処理優先度と、各ＦＩＦＯメモリ１０への流入量と、各ＦＩＦＯブロック３の蓄積データ数を観測し、あるいは、計算している。
モニタ回路５は、各ＦＩＦＯメモリの蓄積データ数を外部に出力するとともに、各観測値をモニタ情報として判定回路６に出力する。
【００１５】
判定回路６は、モニタ回路５から出力されるモニタ情報を入力して、モニタ情報に対して、ＦＩＦＯメモリを再構成するかどうかを判定する。再構成する場合は、ＦＩＦＯメモリ再構成命令と再構成段数とをＦＩＦＯメモリ構成管理回路７へ出力する。
【００１６】
ＦＩＦＯメモリ構成管理回路７は、判定回路６から出力されたＦＩＦＯメモリ再構成命令と再構成段数とを入力して、ＦＩＦＯメモリの段数を再構成するＦＩＦＯ構成データをコンフィギュレーションメモリに書き込む。
【００１７】
ＦＩＦＯメモリ構成管理回路７は、コンフィギュレーションＲＯＭ８を用いてＦＩＦＯ構成データを作成する。コンフィギュレーションＲＯＭ８には、予め、１段ごと、２段ごと、４段ごと、８段ごと、１６段ごと、３２段ごと、６４段ごと、１２８段ごと、２５６段ごと等の段数がＦＩＦＯデータとして記憶されている。
【００１８】
ＦＩＦＯメモリ構成管理回路７は、判定回路６から入力されるＦＩＦＯメモリ再構成命令と再構成段数に対して、コンフィギュレーションＲＯＭ８内のＦＩＦＯメモリのＦＩＦＯデータ（例えば３２段）を選択してＦＩＦＯデータをＦＩＦＯ構成データとする。
【００１９】
または、ＦＩＦＯメモリ構成管理回路７は、再構成段数をＦＩＦＯデータ生成ＣＰＵ１１に出力してＦＩＦＯデータ生成ＣＰＵ１１によって生成したＦＩＦＯデータをＦＩＦＯ構成データとしてコンフィギュレーションメモリ９に書き込む。
【００２０】
再構成回路１９は、コンフィギュレーションメモリ９に記憶されたＦＩＦＯ構成データに基づいてＦＩＦＯメモリ１０のＦＩＦＯブロック３の段数を変更する。
【００２１】
なお、ＦＩＦＯメモリ構成管理回路７に入力された再構成段数に適合するＦＩＦＯデータがコンフィギュレーションＲＯＭ８内に格納されていない場合、ＦＩＦＯメモリ構成管理回路７が再構成段数をＦＩＦＯデータ生成ＣＰＵ１１（ＦＩＦＯデータ生成中央処理装置）に出力し、ＦＩＦＯデータ生成ＣＰＵ１１が再構成段数のＦＩＦＯデータを生成することで任意の段数のＦＩＦＯメモリを生成するようにしてもよい。
【００２２】
こうして、電源をオンオフせずに電源をオンにしたまま動的にＦＩＦＯメモリの段数を増減させることができる。
【００２３】
＜＜＜増設例＞＞＞
図２の（ａ）は、実施の形態１による再構成前のＦＩＦＯメモリ１０を示す。
ＦＩＦＯメモリ１０はマスタプロセッサ１から入力されるデータを蓄積するＦＩＦＯブロック３をＸ個（Ｘ段）備えている。
図２の（ａ）の斜線部（黒塗り部）はデータが蓄積されているデータ蓄積メモリを示し、斜線部（黒塗り部）以外はデータが蓄積されていないデータ蓄積メモリを示す。
【００２４】
図２の（ｂ）は、実施の形態１による再構成後のＦＩＦＯメモリ１０を示す。
ＦＩＦＯメモリ１０はマスタプロセッサ１から入力されるデータを蓄積するＦＩＦＯブロック３をＸ＋１個（Ｘ＋１段）備えている。
図２の（ｂ）中、斜線部（黒塗り部）はデータが蓄積されているデータ蓄積メモリを示し、斜線部（黒塗り部）以外はデータが蓄積されていないデータ蓄積メモリを示す。
【００２５】
判定回路６は、ＦＩＦＯメモリ１０の最も後段のＦＩＦＯブロック（Ｘ）に、しきい値α個（あるいはα％）以上のデータが蓄積すると、ＦＩＦＯメモリ再構成命令をＦＩＦＯメモリ構成管理回路７に出力する。ＦＩＦＯメモリ再構成命令が入力されたＦＩＦＯメモリ構成管理回路７はコンフィギュレーションＲＯＭ８内に格納されているＦＩＦＯデータによって、ＦＩＦＯ再構成データをコンフィギュレーションメモリ９に書き込む。
【００２６】
ここで、ＦＩＦＯ再構成データが、１段増設を指示している場合、再構成回路１９がＦＩＦＯブロック（Ｘ＋１）となる１ブロックを生成し、ＦＩＦＯブロック（Ｘ＋１）をＦＩＦＯメモリ（Ｘ）ブロックとスレーブプロセッサ２の間に挿入する。こうして、ＦＩＦＯメモリ１０内に蓄積されたデータを破壊すること無くＦＩＦＯメモリ１０の段数を増やすことができる。
【００２７】
ＦＩＦＯメモリ１０の再構成後、モニタ回路５はＦＩＦＯブロック（Ｘ＋１）の蓄積データ数を観測し、ＦＩＦＯブロック（Ｘ＋１）にしきい値α個以上のデータが蓄積すると、ＦＩＦＯメモリのブロック（Ｘ）のときと同じ手順でＦＩＦＯメモリ１０は再構成によって段数を増やす。
モニタ回路５が各ＦＩＦＯブロックの込み具合を観測し、モニタ情報として判定回路６に入力し、判定回路６はモニタ情報からＦＩＦＯメモリがフルに近いと判定した場合、コンフィギュレーションＲＯＭ内に格納されているＦＩＦＯデータによって新たなＦＩＦＯメモリを生成するので、フルに近いＦＩＦＯメモリを事前に再構成することができる。
【００２８】
なお、増設は、１段ごとに限るものではなく、ＦＩＦＯ再構成データがＺ段の増設を指示している場合、再構成回路１９はＦＩＦＯブロックをＺ段まとめて生成して増設する。
【００２９】
＜＜＜削減例＞＞＞
図３の（ａ）は、実施の形態１による再構成前のＦＩＦＯメモリ１０を示す。
ＦＩＦＯメモリ１０はマスタプロセッサ１から内部バス４を通して入力されるデータを蓄積できるＦＩＦＯブロック３をＸ個（Ｘ段）備えている。
図３の（ａ）中、斜線がかかっている部分（黒塗り部）はデータが蓄積されているデータ蓄積メモリを示し、斜線がかかっていない部分（黒塗り部以外）はデータが蓄積されていないデータ蓄積メモリを示す。
【００３０】
図３の（ｂ）は、実施の形態１による再構成後のＦＩＦＯメモリ１０を示す。
ＦＩＦＯメモリ１０はマスタプロセッサ１から内部バス４を通して入力されるデータを蓄積できるＦＩＦＯブロック３をＸ−１個（Ｘ−１段）備えている。
図３の（ｂ）中、斜線がかかっている部分（黒塗り部）はデータが蓄積されているデータ蓄積メモリを示し、斜線がかかっていない部分（黒塗り部以外）はデータが蓄積されていないデータ蓄積メモリを示す。
【００３１】
判定回路６は、ＦＩＦＯメモリ１０の最も後段のＦＩＦＯブロック（Ｘ）に蓄積データがなく、前段のＦＩＦＯブロック（Ｘ−１）の蓄積データ数がしきい値α個（あるいはα％）未満になるとＦＩＦＯメモリ再構成命令をＦＩＦＯメモリ構成管理回路７に出力する。
ＦＩＦＯメモリ再構成命令が入力されたＦＩＦＯメモリ構成管理回路７はコンフィギュレーションＲＯＭ８内に格納されているＦＩＦＯデータによって、ＦＩＦＯ再構成データをコンフィギュレーションメモリ９に書き込む。
ここで、ＦＩＦＯ再構成データが、１段削減を指示している場合、再構成回路１９が、ＦＩＦＯブロック（Ｘ）を削除し、ＦＩＦＯブロック（Ｘ−１）とスレーブプロセッサ２とを接続する。
こうして、ＦＩＦＯメモリ１０内に蓄積されたデータを破壊すること無くＦＩＦＯメモリ１０の段数を減らすことができる。
【００３２】
このように、モニタ回路５が各ＦＩＦＯブロックのエンプティを観測し、モニタ情報として判定回路６に入力し、判定回路６がＦＩＦＯメモリ再構成命令をＦＩＦＯメモリ構成管理回路７に出力することで、エンプティを出力したＦＩＦＯメモリを削除し空きリソースを作成することができる。
ここで、空きリソースとは、例えばランダムアクセスメモリ等から構成されるデータ記憶用の記憶メモリであって、ＦＩＦＯメモリあるいはその他一般の書き換え可能なデータメモリに転用できる記憶メモリのことである。
なお、削減は、１段ごとに限るものではなく、ＦＩＦＯ再構成データがＺ段の削減を指示している場合、再構成回路１９はＦＩＦＯブロックをＺ段まとめて削減する。
【００３３】
実施の形態２．
以下、この発明の実施の形態２を図４に基づいて説明する。
実施の形態２では、実施の形態１と異なる部分を説明する。
図４は、判定回路６の判定方法の一例を示している。
【００３４】
判定回路６は、モニタ回路５のモニタ情報によりＦＩＦＯメモリ１０の流入量がしきい値βを超えるか否かを判定する。
判定回路６は、ＦＩＦＯメモリ１０の流入量がしきい値βを超えると、流入量のピーク値を予測し、ピーク時に必要となるＦＩＦＯメモリ段数を計算し、ＦＩＦＯメモリ再構成命令と共にピーク時に必要となるＦＩＦＯメモリ段数を再構成段数としてＦＩＦＯメモリ構成管理回路７に出力する。
【００３５】
ＦＩＦＯメモリ再構成命令と再構成段数が入力されたＦＩＦＯメモリ構成管理回路７は、再構成段数と現在のＦＩＦＯメモリの段数との差から新たに生成するＦＩＦＯメモリ段数を計算し、生成する段数のＦＩＦＯデータが格納されたコンフィギュレーションＲＯＭ８からＦＩＦＯ再構成データを生成する。
生成した段数のＦＩＦＯメモリが格納されたコンフィギュレーションＲＯＭがない場合、生成するＦＩＦＯメモリ段数をＦＩＦＯデータ生成ＣＰＵ１１に出力し、ＦＩＦＯデータ生成ＣＰＵ１１によってＦＩＦＯデータを生成しＦＩＦＯメモリの再構成を行う。
【００３６】
このように、実施の形態２に関わるＦＩＦＯメモリ再構成装置１００は、実施の形態１に係わるＦＩＦＯメモリ再構成装置１００において、各ＦＩＦＯメモリへの流入量がある一定のしきい値を超えると、判定回路６がＦＩＦＯメモリ再構成命令と共に流入量のピーク値を予測してピーク値の時でもＦＩＦＯメモリ１０がフルにならないようにＦＩＦＯメモリを最適な段数に再構成することができる。
【００３７】
実施の形態３．
実施の形態３では、実施の形態１と異なる部分を説明する。
実施の形態３に係わるＦＩＦＯメモリ再構成装置１００は、実施の形態１に係わるＦＩＦＯメモリ再構成装置１００において、ＦＩＦＯメモリ再構成のための空きリソースに制限がある場合である。複数のＦＩＦＯメモリには予め処理優先度が割り当てられており、判定回路６は、処理優先度を記憶しているものとする。あるいは、モニタ回路５が、動的に処理優先度を計算して処理優先度を判定回路６に伝えてもよい。
【００３８】
複数のＦＩＦＯメモリ１０においてＦＩＦＯメモリへの流入量がしきい値を超えた場合、判定回路６は、流入量がしきい値を超えた複数のＦＩＦＯメモリ１０のうち、処理優先度が高いＦＩＦＯメモリ１０を再構成するようにＦＩＦＯメモリ再構成命令をＦＩＦＯメモリ構成管理回路７に出力する。
こうして、実施の形態３では、処理優先度の高い通信の処理待ちを防ぐことができるＦＩＦＯメモリ再構成装置１００を提供することができる。
【００３９】
なお、複数のＦＩＦＯメモリに予め処理優先度が割り当てられていない場合は以下のような処理で優先度を割り当ててもよい。
モニタ回路５が、ＦＩＦＯメモリのデータ記憶率を監視し、又は、データ流入量を監視し、しきい値を超えた場合、モニタ回路５が、その超えたＦＩＦＯメモリに処理優先度を割りあてる。
【００４０】
あるいは、図４に示したとおり、複数のＦＩＦＯメモリにおいてＦＩＦＯメモリへの流入量がしきい値βを超えた場合、判定回路６は、実施の形態２のとおり、流入量のピーク値を予測して、ピーク値の大きいＦＩＦＯメモリ１０に対して処理優先度を割り当て、ピーク値の大きいＦＩＦＯメモリ１０がフルにならないようにピーク値の大きいＦＩＦＯメモリを最適な段数に再構成してもよい。
【００４１】
実施の形態３では、空きリソースが足りない場合でも、処理優先度の高い（流入量が多い）ＦＩＦＯメモリを再構成するように、判定回路６が、ＦＩＦＯメモリ再構成命令をＦＩＦＯメモリ構成管理回路７に出力するので、動的に最適なＦＩＦＯメモリの再構成ができ、空きリソースを有効に活用できる。
【００４２】
実施の形態４．
実施の形態４では、実施の形態１と異なる部分を説明する。
図５に示すように、コンフィギュレーションＲＯＭ８がなくてもよい。コンフィギュレーションＲＯＭ８がない場合は、ＦＩＦＯデータ生成ＣＰＵ１１が、全ての場合に、ＦＩＦＯデータを作成する。
【００４３】
実施の形態５．
実施の形態５では、実施の形態１と異なる部分を説明する。
図６に示すように、ＦＩＦＯデータ生成ＣＰＵ１１がなくてもよい。ＦＩＦＯデータ生成ＣＰＵ１１がない場合は、コンフィギュレーションＲＯＭ８に記憶された段数の中から、いずれかの段数を選択してＦＩＦＯデータとする。
【００４４】
実施の形態６．
前述した各実施の形態において説明した各図の矢印の部分は主としてデータや信号の入出力を示し、データや信号値は、メモリ等の記録媒体に記録される。また、データや信号は、バスや信号線やケーブルその他の伝送媒体により伝送される。
【００４５】
また、前述した各実施の形態の説明において「〜回路」として説明したものは、「〜部」、「〜装置」、「〜機器」、「〜手段」であってもよく、また、「〜ステップ」、「〜手順」、「〜処理」であってもよい。さらに、「〜回路」として説明したものは、ＦＰＧＡに記憶されたファームウェアで実現されていても構わない。
【００４６】
また、前述した各実施の形態では、ＦＩＦＯメモリ再構成装置１００がＦＰＧＡで実現される場合を示したが、ＦＰＧＡで実現される場合に限らず、ＦＩＦＯメモリ再構成装置１００が、ソフトウェアのみ、或いは、素子・デバイス・基板・配線などのハードウェアのみ、或いは、ソフトウェアとハードウェアとの組み合わせ、さらには、ファームウェアとの組み合わせで実施されても構わない。ファームウェアとソフトウェアは、プログラムとして、記録媒体に記憶される。プログラムはＣＰＵにより読み出され、ＣＰＵにより実行される。すなわち、プログラムは、前述した「〜回路」としてコンピュータを機能させるものである。あるいは、前述した「〜回路」の手順や方法をコンピュータに実行させるものである。
【符号の説明】
【００４７】
１  マスタプロセッサ、２  スレーブプロセッサ、３  ＦＩＦＯブロック、４  内部バス、５  モニタ回路、６  判定回路、７  ＦＩＦＯメモリ構成管理回路、８  コンフィギュレーションＲＯＭ、９  コンフィギュレーションメモリ、１０  ＦＩＦＯメモリ、１１  ＦＩＦＯデータ生成ＣＰＵ、１９  再構成回路、１００  ＦＩＦＯメモリ再構成装置、１０１  ＦＰＧＡ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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