(57)【要約】【課題】誤動作を抑え、ＥＳＤサージを十分放電することが出来る静電気保護回路を提供することを目的とする。【解決手段】高電位側の電源電圧が印加される第１の電源ライン１０と、低電位側の電源電圧が印加される第２の電源ライン１１間に接続され、電源ライン間の電圧に応答してトリガ信号を出力するトリガ回路３を有する。バッファ回路４は、トリガ回路３のトリガ信号に応答して駆動信号を出力する。第１の電源ライン１０と第２の電源ライン１１間に接続され、バッファ回路４の駆動信号によりオン／オフが制御されるスイッチ回路５を有する。制御回路６は、スイッチ回路５がＨｉｇｈレベルの信号でオンする場合にはＨｉｇｈレベルの信号を、スイッチ回路５がＬｏｗレベルの信号でオンする場合にはＬｏｗレベルの信号を、バッファ回路４の駆動信号に応答してスイッチ回路５に供給する。【選択図】図１
2014241537.tif 000002
【特許請求の範囲】
【請求項１】
高電位側の電源電圧が印加される第１の電源ラインと、
低電位側の電源電圧が印加される第２の電源ラインと、
前記第１の電源ラインと前記第２の電源ライン間に接続され、前記高電位側の電源ラインと前記低電位側の電源ライン間の電圧に応答してトリガ信号を出力するトリガ回路と、
前記トリガ回路のトリガ信号に応答して駆動信号を出力するバッファ回路と、
前記第１の電源ラインと前記第２の電源ライン間に、その主電流路が接続され、その制御端子に供給される前記駆動信号により前記主電流路の導通のオン／オフが制御されるスイッチ回路と、
前記スイッチ回路がＨｉｇｈレベルの信号で前記主電流路の導通がオンする場合にはＨｉｇｈレベルの信号を、前記スイッチ回路がＬｏｗレベルの信号で前記主電流路の導通がオンする場合にはＬｏｗレベルの信号を、前記駆動信号に応答して前記スイッチ回路の前記制御端子に供給する制御回路と、
を具備することを特徴とする静電気保護回路。
【請求項２】
前記トリガ回路は、前記第１の電源ラインと前記第２の電源ラインとの間に接続される抵抗とコンデンサの直列回路を有することを特徴とする請求項１に記載の静電気保護回路。
【請求項３】
前記制御回路は、前記第１の電源ラインと前記第２の電源ライン間の電圧でバイアスされ、前記スイッチ回路がＨｉｇｈレベルの信号でオンする場合には、前記駆動信号に応答して前記第１の電源ラインと前記スイッチ回路の制御端子とを電気的に接続し、前記スイッチ回路がＬｏｗレベルの信号でオンする場合には、前記駆動信号に応答して前記第２の電源ラインと前記スイッチ回路の制御端子とを電気的に接続することを特徴とする請求項１または２に記載の静電気保護回路。
【請求項４】
前記スイッチ回路は、前記第１の電源ラインと前記第２の電源ラインとの間にソース・ドレイン流路が接続され、そのゲート電極に前記駆動信号が供給される第１のＭＯＳトランジスタを有し、
前記制御回路は、
ソース電極、ドレイン電極、及びゲート電極を有し、前記駆動信号が前記ゲート電極に供給される第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレイン電極と前記第１の電源ライン間、又は、前記第２のＭＯＳトランジスタのドレイン電極と前記第２の電源ライン間に接続されるカレントミラー回路を具備し、前記カレントミラー回路の出力が前記第１のＭＯＳトランジスタのゲート電極に供給されることを特徴とする請求項１乃至３のいずれか一項に記載の静電気保護回路。
【請求項５】
高電位側の電源電圧が印加される第１の電源ラインと、
低電位側の電源電圧が印加される第２の電源ラインと、
前記第１の電源ラインと前記第２の電源ライン間に接続される抵抗とコンデンサの直列回路を有し、前記第１の電源ラインと前記第２の電源ライン間の電圧に応答してトリガ信号を出力するトリガ回路と、
前記トリガ信号に応答して駆動信号を出力するバッファ回路と、
前記第１の電源ラインと前記第２の電源ライン間にその主電流路が接続され、前記駆動信号がそのゲート電極に供給されるＮＭＯＳシャントトランジスタと、
前記第１の電源ラインと前記第２の電源ラインとの間に接続され、前記駆動信号に応答して、前記ＮＭＯＳシャントトランジスタのゲート電極を前記第１の電源ラインに電気的に接続する制御回路と、
を具備することを特徴とする静電気保護回路。
【請求項６】
高電位側の電源電圧が印加される第１の電源ラインと、
低電位側の電源電圧が印加される第２の電源ラインと、
前記第１の電源ラインと前記第２の電源ライン間に接続される抵抗とコンデンサの直列回路を有し、前記第１の電源ラインと前記第２の電源ライン間の電圧に応答してトリガ信号を出力するトリガ回路と、
前記トリガ信号に応答し、駆動信号を出力するバッファ回路と、
前記第１の電源ラインと前記第２の電源ライン間に、その主電流路が接続され、前記駆動信号がそのゲート電極に供給されるＰＭＯＳシャントトランジスタと、
前記第１の電源ラインと前記第２の電源ラインとの間に接続され、前記駆動信号に応答して、前記ＰＭＯＳシャントトランジスタのゲート電極を前記第２の電源ラインに電気的に接続する制御回路と、
を具備することを特徴とする静電気保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、静電気保護回路に関する。
【背景技術】
【０００２】
従来、ＥＳＤ (Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ)に対する保護回路の提案が、種々行われている。ＥＳＤは、帯電した人間や機械からの半導体デバイスへの放電や、帯電した半導体デバイスからの接地電位への放電等を指す。半導体デバイスに対してＥＳＤが起こると、その端子から大量の電荷が電流となって半導体デバイスへ流入し、その電荷が半導体デバイス内部で高電圧を生成し、内部素子の絶縁破壊や半導体デバイスの故障を引き起こす。
【０００３】
静電気保護回路の代表例に、ＲＣＴ（ＲＣ  Ｔｒｉｇｇｅｒｅｄ）ＭＯＳ回路がある。電源端子間に抵抗とコンデンサの直列回路からなるトリガ回路を接続し、その抵抗とコンデンサの接続点の電圧をトリガ信号として、放電用のＭＯＳトランジスタを駆動する構成となっている。放電用のＭＯＳトランジスタのオン時間は、トリガ回路の時定数により定まる為、ＥＳＤサージを十分放電できる時定数とする必要がある。しかしながら、時定数が長くなると、電源投入時の電圧変動や、内部回路の動作に伴う電源電圧の揺動にトリガ回路が応答し、ＥＳＤサージではないにも拘わらず放電用のＭＯＳトランジスタが誤動作する可能性が有る。電源投入時に放電用のＭＯＳトランジスタが誤動作すると、電源電圧が十分に立上らないといった不都合が生じ、内部回路の動作不良を引き起こす場合が有る。また、電源電圧の揺動にトリガ回路が応答することにより、放電用のＭＯＳトランジスタが長時間に渡ってオンした場合には、放電用のＭＯＳトランジスタ自体が破壊に至ると言った事態が生じる恐れがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１００９０７号公報
【特許文献２】特開２０１１−  ７１５０２号公報
【特許文献３】特開２０１０−  ６７８９４号公報
【特許文献４】特開平  １０−１３４９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、誤動作を抑え、ＥＳＤサージを十分放電することが出来る静電気保護回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、高電位側の電源電圧が印加される第１の電源ラインと、低電位側の電源電圧が印加される第２の電源ラインを有する。前記第１の電源ラインと前記第２の電源ライン間に接続され、前記高電位側の電源ラインと前記低電位側の電源ライン間の電圧に応答してトリガ信号を出力するトリガ回路を有する。前記トリガ回路のトリガ信号に応答して駆動信号を出力するバッファ回路を有する。前記第１の電源ラインと前記第２の電源ライン間に、その主電流路が接続され、その制御端子に供給される前記駆動信号により前記主電流路の導通のオン／オフが制御されるスイッチ回路を有する。前記スイッチ回路がＨｉｇｈレベルの信号で前記主電流路の導通がオンする場合にはＨｉｇｈレベルの信号を、前記スイッチ回路がＬｏｗレベルの信号で前記主電流路の導通がオンする場合にはＬｏｗレベルの信号を、前記駆動信号に応答して前記スイッチ回路の前記制御端子に供給する制御回路を具備する静電気保護回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の静電気保護回路を示す図である。
【図２】図２は、第２の実施形態の静電気保護回路を示す図である。
【図３】図３は、第３の実施形態の静電気保護回路を示す図である。
【図４】図４は、第３の実施形態の静電気保護回路のシミュレーション結果を示す図である。
【図５】図５は、第４の実施形態の静電気保護回路を示す図である。
【図６】図６は、第５の実施形態の静電気保護回路を示す図である。
【図７】図７は、第６の実施形態の静電気保護回路を示す図である。
【図８】図８は、第７の実施形態の静電気保護回路を示す図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる静電気保護回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の静電気保護回路を示す図である。本実施形態の静電気保護回路は、第１の電源端子１に接続される高電位側の電源ライン１０と、第２の電源端子２に接続される低電位側の電源ライン１１を有する。第１の電源端子１には、例えば、所定の電源電圧ＶＣＣが印加される。第２の電源端子２には、例えば、接地電位が印加される。高電位側の電源ライン１０と低電位側の電源ライン１１との間にはトリガ回路３、バッファ回路４、スイッチ回路５及び制御回路６が接続される。トリガ回路３は、第１の電源ライン１０と第２の電源ライン１１との間の電圧に応答してトリガ信号を出力する。
【００１０】
バッファ回路４は、第１の電源ライン１０と第２の電源ライン１１との間には、トリガ回路３のトリガ信号に応答して駆動信号を出力する。スイッチ回路５は、高電位側の電源ライン１０と低電位側の電源ライン１１との間にその主電流路が接続され、その制御電極に供給されるバッファ回路４の駆動信号により主電流路の導通のオン／オフを制御する。制御回路６は、バッファ回路４の駆動信号が入力される。また制御回路６の出力は、スイッチ回路５に入力される。
【００１１】
本実施形態の静電気保護回路においては、制御回路６はスイッチ回路５がオン時の入力信号を維持している。これにより、スイッチ回路５のオン時間を延ばすことが可能となる。スイッチ回路５のオン時間を延ばすことにより、ＥＳＤサージを十分放電することが可能となる。
【００１２】
制御回路６は、バッファ回路４の駆動信号に応答し、スイッチ回路５をオンさせる駆動信号がＨｉｇｈレベルの信号の場合には、Ｈｉｇｈレベルの信号を、スイッチ回路５をオンさせる駆動信号がＬｏｗレベルの信号の場合には、Ｌｏｗレベルの信号をスイッチ回路５の制御電極に帰還する、いわゆる正帰還ループを形成する。従って、正帰還ループが形成された後は、バッファ回路４からの駆動信号に依存することなく、制御回路６は、スイッチ回路５の制御電極に、スイッチ回路５のオン状態を維持することが出来る信号を供給することが可能である。この為、トリガ回路３の時定数を短くすることが可能となり、ＥＳＤサージを十分放電することができる。トリガ回路３の時定数を短くすることにより、電源投入時の誤動作、あるいは、電源電圧の揺動による誤動作を回避することが可能となる。
【００１３】
（第２の実施形態）
図２は、第２の実施形態の静電気保護回路を示す図である。第１の実施形態の静電気保護回路に対応する構成要素には同一の符号を付して、説明を省略する。本実施形態の静電気保護回路は、第１の電源ライン１０と第２の電源ライン１１との間に接続されるトリガ回路３を有する。トリガ回路３は、抵抗３１とコンデンサ３２の直列回路を有する。抵抗３１とコンデンサ３２の共通接続ノード３３が、トリガ回路３の出力端を構成する。
【００１４】
バッファ回路４は、３段のＣＭＯＳインバータを有する。すなわち、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２が、第１のＣＭＯＳインバータを構成する。ＰＭＯＳトランジスタ４１のソース電極とバックゲート電極は、第１の電源ライン１０に接続される。ＮＭＯＳトランジスタ４２のソース電極とバックゲート電極は、第２の電源ライン１１に接続される。ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２のゲート電極は共通接続され、トリガ回路３の共通接続ノード３３に接続される。ＰＭＯＳトランジスタ４1とＮＭＯＳトランジスタ４２のドレイン電極は共通接続され、第１のＣＭＯＳインバータの出力端を構成する。同様に、ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４、及び、ＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６が、夫々、ＣＭＯＳインバータを構成する。共通接続されたＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６のドレイン電極が、バッファ回路４の出力端を構成する。ＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６のドレイン電極から駆動信号が出力される。
【００１５】
スイッチ回路５を構成する放電用のＮＭＯＳトランジスタ（以降、ＮＭＯＳシャントトランジスタという）５１のゲート電極は、バッファ回路４の出力端に接続される。ＮＭＯＳシャントトランジスタ５１のドレイン電極は、第１の電源ライン１０に接続され、ソース電極とバックゲート電極は、第２の電源ライン１１に接続される。すなわち、ＮＭＯＳシャントトランジスタ５１の主電流路であるソース・ドレイン流路が、第１の電源ライン１０と第２の電源ライン１１間に接続される。バッファ回路４を、多段のＣＭＯＳインバータで構成することにより、バッファ回路４の駆動能力を高めることが出来る。バッファ回路４の駆動能力を高めることにより、ＮＭＯＳシャントトランジスタ５１として、電流容量の大きいＮＭＯＳトランジスタを用いることが出来る。ＮＭＯＳシャントトランジスタ５１の電流容量を大きくすることにより、ＥＳＤサージに対する放電能力を高めることが出来る。
【００１６】
制御回路６は、ゲート電極がＮＭＯＳシャントトランジスタ５１と共通接続されたＮＭＯＳトランジスタ６１を有する。ＮＭＯＳトランジスタ６１のソース電極とバックゲート電極は、第２の電源ライン１１に接続される。ＮＭＯＳトランジスタ６１のドレイン電極は、ＰＭＯＳトランジスタ６２のドレイン電極に接続される。ＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６３は、カレントミラー回路を構成する。ＰＭＯＳトランジスタ６２のソース電極とバックゲート電極は、第１の電源ライン１０に接続される。ＰＭＯＳトランジスタ６３のソース電極とバックゲート電極は、第１の電源ライン１０に接続される。ＰＭＯＳトランジスタ６３のゲート電極は、ＰＭＯＳトランジスタ６２のゲート電極と共通接続され、ＮＭＯＳトランジスタ６１のドレイン電極に接続される。ＰＭＯＳトランジスタ６３のドレイン電極は、ＮＭＯＳトランジスタ６１のゲート電極に接続される。すなわち、制御回路６の出力端を構成するＰＭＯＳトランジスタ６３のドレイン電極が、ＮＭＯＳトランジスタ５１のゲート電極に接続される構成となっている。
【００１７】
第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加されると、トリガ回路３に過渡的な電流が流れる。この過渡的な電流により生じるトリガ回路３の抵抗３１における電圧降下が、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ４１の閾値を超えると、ＰＭＯＳトランジスタ４１がオンする。ＰＭＯＳトランジスタ４１がオンすることにより、Ｈｉｇｈレベルの信号が、次段のＣＭＯＳインバータを構成するＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４のゲート電極に供給される。Ｈｉｇｈレベルの信号が供給されることにより、ＮＭＯＳトランジスタ４４がオンする。ＮＭＯＳトランジスタ４４がオンすることにより、Ｌｏｗレベルの信号が次段のＣＭＯＳインバータを構成するＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６のゲート電極に供給される。Ｌｏｗレベルの信号が供給されることにより、ＰＭＯＳトランジスタ４５がオンし、Ｈｉｇｈレベルの信号が、ＮＭＯＳシャントトランジスタ５１のゲート電極に供給される。Ｈｉｇｈレベルの信号が、ゲート電極に供給されることによりＮＭＯＳシャントトランジスタ５１がオンする。ＮＭＯＳシャントトランジスタ５１がオンすることにより、ＥＳＤサージが放電される。
【００１８】
ＮＭＯＳシャントトランジスタ５１のゲート電極に印加されるＨｉｇｈレベルの信号は、制御回路６のＮＭＯＳトランジスタ６１のゲート電極にも印加される。この為、ＮＭＯＳトランジスタ６１はオンとなる。ＮＭＯＳトランジスタ６１がオンすることにより、カレントミラー回路を構成するＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６３のゲート電極にＬｏｗレベルの信号が供給される。この為、ＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６３がオンとなる。ＰＭＯＳトランジスタ６３がオンすることにより、ＮＭＯＳシャントトランジスタ５１のゲート電極に、第１の電源ライン１０の電位、すなわち、Ｈｉｇｈレベルの信号がＰＭＯＳトランジスタ６３を介して印加される。すなわち、ＮＭＯＳシャントトランジスタ５１のゲート電極には、バッファ回路４の駆動信号だけでなく、制御回路６からもオン信号が供給される。
【００１９】
本実施形態の静電気保護回路においては、制御回路６がバッファ回路４の駆動信号に応答して、Ｈｉｇｈレベルの信号を、ＮＭＯＳシャントトランジスタ５１のゲート電極に供給する。ＮＭＯＳシャントトランジスタ５１のオン状態を維持させる為である。制御回路６においては、正帰還ループが構成される。すなわち、ＮＭＯＳトランジスタ６１のゲート電極にＨｉｇｈレベルの信号が印加されると、ＮＭＯＳトランジスタ６１、及び、カレントミラー回路を構成するＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６３がオンとなり、ＮＭＯＳトランジスタ６１のゲート電極に第１の電源ライン１０の電位、すなわち、Ｈｉｇｈレベルの信号が供給される正帰還ループが形成される。
【００２０】
この正帰還ループは、バッファ回路４の駆動信号に応答して形成されるが、正帰還ループが形成されると、ＮＭＯＳトランジスタ６１がオンする期間中、すなわち、ＰＭＯＳトランジスタ６３のドレイン電極から供給される電位がＮＭＯＳトランジスタ６１をオン状態に維持できる期間中、持続する。ＰＭＯＳトランジスタ６３は、サージ電流によって、第１の電源ライン１０の電位が高いため、オンし続けることができる。すなわち、バッファ回路４の駆動信号に拘わらず、制御回路６からのＨｉｇｈレベルの信号がＮＭＯＳシャントトランジスタ５１のゲート電極に供給されることになる。すなわち、ＮＭＯＳシャントトランジスタ５１によりＥＳＤサージが放電され、第１の電源ライン１０の電圧が低下して、ＰＭＯＳトランジスタ６３のドレイン電極から供給される電位が制御回路６のＮＭＯＳトランジスタ６１の閾値以下に低下して、ＮＭＯＳトランジスタ６１がオフするまで、制御回路６からＮＭＯＳシャントトランジスタ５１のゲート電極への信号供給が持続する。従って、トリガ回路３の時定数を短くしても、ＥＳＤサージを十分放電できるまでＮＭＯＳシャントトランジスタ５１をオンさせることが可能となる。トリガ回路３の時定数を短くすることにより、電源投入時、あるいは、電源電圧の揺動等に対して誤動作し難い静電気保護回路が提供される。
【００２１】
（第３の実施形態）
図３は、第３の実施形態の静電気保護回路を示す図である。既述の実施形態と対応する構成要素には同一の符号を付し、説明を省略する。本実施形態の静電気保護回路のバッファ回路４は、ＰＭＯＳトランジスタ４７、ゲート保護ダイオード４８及び抵抗４９を備える。ＰＭＯＳトランジスタ４７は、ゲート電極がトリガ回路３の共通接続ノード３３に接続され、ソース電極とバックゲート電極が第１の電源ライン１０に接続されている。ＰＭＯＳトランジスタ４７のドレイン電極は、抵抗４９の一端に接続され、抵抗４９の他端は、第２の電源ライン１１に接続される。ＰＭＯＳトランジスタ４７のゲート・ソース電極間には、ゲート保護ダイオード４８が接続される。
【００２２】
本実施形態においては、ＮＭＯＳシャントトランジスタ５１のゲート電極は、バッファ回路４のＰＭＯＳトランジスタ４７のドレイン電極に接続される。ＮＭＯＳシャントトランジスタ５１のゲート・ソース電極間には、ゲート保護ダイオード５２が接続される。制御回路６のカレントミラー回路を構成するＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６３のゲート電極と第１の電源ライン１０との間には、ゲート保護ダイオード６７が接続される。
【００２３】
第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加されると、トリガ回路３に過渡的な電流が流れる。この過渡的な電流による抵抗３１における電圧降下が、ＰＭＯＳトランジスタ４７の閾値を超えると、ＰＭＯＳトランジスタ４７がオンする。ＰＭＯＳトランジスタ４７がオンすることにより、ＮＭＯＳシャントトランジスタ５１には、Ｈｉｇｈレベルの信号が供給され、ＮＭＯＳシャントトランジスタ５１がオンする。ＮＭＯＳシャントトランジスタ５１がオンすることにより、ＥＳＤサージが放電される。
【００２４】
本実施形態においては、ＮＭＯＳシャントトランジスタ５１はＨｉｇｈレベルの信号でオンする為、制御回路６は、バッファ回路４の駆動信号に応答してＨｉｇｈレベルの信号をＮＭＯＳシャントトランジスタ５１のゲート電極に供給する構成となっている。バッファ回路４の駆動信号がＬｏｗレベルとなっても、制御回路６のＮＭＯＳトランジスタ６１と、ＰＭＯＳトランジスタ６２及びＰＭＯＳトランジスタ６３によって構成される正帰還ループにより、Ｈｉｇｈレベルの信号がＮＭＯＳシャントトランジスタ５１のゲート電極に供給される。
【００２５】
本実施形態においては、バッファ回路４を構成するＰＭＯＳトランジスタ４７とＮＭＯＳシャントトランジスタ５１、及び、制御回路６のＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６３のゲート・ソース間にゲート保護ダイオードが接続される。この為、第１の電源端子１と第２の電源端子２との間に印加される電源電圧が高くなった場合でも、ＰＭＯＳトランジスタ４７のゲート・ソース間、及び、ＮＭＯＳシャントトランジスタ５１、更に、ＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６３のゲート・ソース間の電圧は、夫々、ゲート保護ダイオード４８とゲート保護ダイオード５２、及びゲート保護ダイオード６７により制限される為、各トランジスタのゲート酸化膜（図示せず）の破壊を防ぐことが出来る。
【００２６】
図４は、図３に示す第３の実施形態の静電気保護回路のシミュレーション結果を示す図である。図４（Ａ）は、ＥＳＤサージパルス（ＨＢＭ：Ｈｕｍａｎ  Ｂｏｄｙ  Ｍｏｄｅｌ、Ｃ＝１００ピコファラッド（ｐＦ）、Ｒ＝１５００オーム（ｏｈｍ））を印加した場合の電源電圧のシミュレーション結果である。図４（Ａ）の点線（ｉ）は、図３の実施形態の構成から制御回路６を取り除いた構成にＥＳＤサージパルスを印加した場合のシミュレーション結果を示す。同図の実線（ｉｉ）は図３の実施形態の構成、すなわち、制御回路６を備えた構成にＥＳＤサージパルスを印加したシミュレーション結果を示す。シミュレーション結果点線（ｉ）と実線（ｉｉ）に大きな変化は無い。制御回路６を備えた構成、及び制御回路６を備えない構成において、ＥＳＤサージパルスにより電源電圧が急激に上昇し、ＮＭＯＳシャントトランジスタ５１によるＥＳＤサージの放電により、電源電圧が低下することが分かる。
【００２７】
図４（Ｂ）は、図３の実施形態から制御回路６を取り除き、トリガ回路３の時定数を１マイクロ秒（μｓ）とした構成（以降、構成１と言う）と、制御回路６を備え、トリガ回路３の時定数を１０ナノ秒（ｎｓ）とした構成（以降、構成２と言う）に、４０ボルト（Ｖ）／５０マイクロ秒（μｓ）で立上る電圧を印加した場合の電源投入時のシミュレーション結果を示す。図４（Ｂ）の上段は、印加する電源電圧を示す。中段の実線（ｉ）は、構成１に電圧を印加した場合のシミュレーション結果を示す。構成１に電圧を印加した場合には、３．５アンペア（Ａ）を超える過渡的な電流が流れる。すなわち、静電気保護回路が電源投入時の電源電圧に応答し、大きな貫通電流が流れることを示す。一方、下段の実線（ｉｉ）は、構成２に電圧を印加した場合のシミュレーション結果を示す。構成２においては時定数が小さいため、静電気保護回路の保護動作の立上りが早く、過渡的に流れる電流は、２３マイクロアンペア（μＡ）程度に抑えられている。トリガ回路３の時定数を短くしても、ＮＭＯＳシャントトランジスタ５１が、適切に機能することが分かる。
【００２８】
（第４の実施形態）
図５は、第４の実施形態の静電気保護回路を示す図である。既述の実施形態と対応する構成要素には同一の符号を付し、説明を省略する。本実施形態においては、トリガ回路３を構成する抵抗３１とコンデンサ３２の接続関係が、第３の実施形態と異なる。すなわち、コンデンサ３２が高電位側の第１の電源ライン１０に接続され、抵抗３１が低電位側の第２の電源ライン１１に接続されている。バッファ回路４は、ＮＭＯＳトランジスタ４０、ゲート保護ダイオード４８及び抵抗４９を備える。ＮＭＯＳトランジスタ４０のゲート電極が、トリガ回路３の共通接続ノード３３に接続される。ＮＭＯＳトランジスタ４０のソース電極とバックゲート電極は、第２の電源ライン１１に接続され、ドレイン電極が、抵抗４９の一端に接続される。抵抗４９の他端は、第１の電源ライン１０に接続される。ＮＭＯＳトランジスタ４０のゲート・ソース間には、ゲート保護ダイオード４８が接続される。
【００２９】
スイッチ回路５は、放電用のＰＭＯＳトランジスタ（以降、ＰＭＯＳシャントトランジスタという）及びゲート保護ダイオード５２を備える。ＰＭＯＳシャントトランジスタ５３のゲート電極は、ＮＭＯＳトランジスタ４０のドレイン電極に接続される。ＰＭＯＳシャントトランジスタ５３のソース電極とバックゲート電極は、第１の電源ライン１０に接続され、ドレイン電極は、第２の電源ライン１１に接続される。ＰＭＯＳシャントトランジスタ５３の主電流路であるソース・ドレイン流路が、第１の電源ライン１０と第２の電源ライン１１間に接続される。ＰＭＯＳシャントトランジスタ５３のゲート・ソース電極間には、ゲート保護ダイオード５２が接続される。
【００３０】
制御回路６は、ＰＭＯＳトランジスタ６４、ＮＭＯＳトランジスタ６５及びＮＭＯＳトランジスタ６６を備える。ＰＭＯＳトランジスタ６４のゲート電極は、ＰＭＯＳシャントトランジスタ５３のゲート電極に接続される。ＰＭＯＳトランジスタ６４のソース電極とバックゲート電極は、第１の電源ライン１０に接続され、ドレイン電極は、ＮＭＯＳトランジスタ６５のドレイン電極とゲート電極に接続される。ＮＭＯＳトランジスタ６５のソース電極とバックゲート電極は、第２の電源ライン１１に接続される。ＮＭＯＳトランジスタ６６のゲート電極は、ＮＭＯＳトランジスタ６５のゲート電極に接続され、ＮＭＯＳトランジスタ６５のソース電極とバックゲート電極は、第２の電源ライン１１に接続される。ＮＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６６は、カレントミラー回路を構成する。カレントミラー回路を構成するＮＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６６のゲート電極と第２の電源ライン１１との間には、ゲート保護ダイオード６７が接続される。制御回路６の出力端を構成するＮＭＯＳトランジスタ６６のドレイン電極が、ＰＭＯＳシャントトランジスタ５３のゲート電極に接続される。
【００３１】
第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加されると、トリガ回路３に過渡的な電流が流れる。この過渡的な電流による抵抗３１における電圧降下が、ＮＭＯＳトランジスタ４０の閾値を超えると、ＮＭＯＳトランジスタ４０がオンする。ＮＭＯＳトランジスタ４０がオンすることにより、ＰＭＯＳシャントトランジスタ５３のゲート電極には、Ｌｏｗレベルの信号が供給され、ＰＭＯＳシャントトランジスタ５３がオンする。ＰＭＯＳシャントトランジスタ５３がオンすることにより、ＥＳＤサージが放電される。
【００３２】
本実施形態においては、ＰＭＯＳシャントトランジスタ５３はＬｏｗレベルの信号でオンする為、制御回路６は、バッファ回路４からの駆動信号に応答してＬｏｗレベルの信号をＰＭＯＳシャントトランジスタ５３のゲート電極に供給する構成となっている。ＰＭＯＳシャントトランジスタ５３のオン状態を維持させる為である。ＰＭＯＳシャントトランジスタ５３のゲート電極に印加されるＬｏｗレベルの信号は、制御回路６のＰＭＯＳトランジスタ６４のゲート電極にも印加される。この為、ＰＭＯＳトランジスタ６４はオンとなる。ＰＭＯＳトランジスタ６４がオンすることにより、カレントミラー回路を構成するＮＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６６のゲート電極にＨｉｇｈレベルの信号が供給される。この為、ＮＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６６がオンとなる。ＮＭＯＳトランジスタ６６がオンすることにより、ＰＭＯＳシャントトランジスタ５３のゲート電極に、第２の電源ライン１１の電位、すなわち、Ｌｏｗレベルの信号がＮＭＯＳトランジスタ６６を介して印加される。
【００３３】
制御回路６においては、正帰還が構成される。すなわち、ＰＭＯＳトランジスタ６４のゲート電極にＬｏｗレベルの信号が印加されると、ＰＭＯＳトランジスタ６４、及び、カレントミラー回路を構成するＮＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６６がオンとなり、ＰＭＯＳトランジスタ６４のゲート電極に第２の電源ライン１１の電位、すなわち、Ｌｏｗレベルの信号が供給される正帰還ループが形成される。
【００３４】
この正帰還ループは、バッファ回路４からの駆動信号に応答して形成されるが、正帰還ループが形成されると、ＰＭＯＳトランジスタ６４がオンする期間中、すなわち、ＮＭＯＳトランジスタ６６のドレイン電極から供給される電位が、ＰＭＯＳトランジスタ６４をオン状態に維持できる期間中、持続する。従って、バッファ回路４からの出力に拘わらず、制御回路６からのＬｏｗレベルの信号がＰＭＯＳシャントトランジスタ５３のゲート電極に供給されることになる。すなわち、ＰＭＯＳシャントトランジスタ５３によりＥＳＤサージが放電され、第１の電源ライン１０の電圧が低下して、ＰＭＯＳトランジスタ６４がオフするまで、制御回路６からＰＭＯＳシャントトランジスタ５３のゲート電極への信号供給が持続する。従って、トリガ回路３の時定数を短くしても、ＥＳＤサージを放電しきるまで、ＰＭＯＳシャントトランジスタ５３をオン状態に維持させることが可能となる。トリガ回路３の時定数を短くすることにより、電源投入時、あるいは、電源電圧の揺動等に対して誤動作し難い静電気保護回路が提供される。
【００３５】
本実施形態においては、バッファ回路４を構成するＮＭＯＳトランジスタ４０のゲート・ソース間にゲート保護ダイオード４８が接続され、スイッチ回路５を構成するＰＭＯＳシャントトランジスタ５３のゲート・ソース間に、ゲート保護ダイオード５２が接続され、更に、制御回路６のカレントミラー回路を構成するＮＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６６のゲート・ソース間には、ゲート保護ダイオード６７が接続される。従って、第１の電源ライン１０と第２の電源ライン１１との間に高電圧が印加された場合でも、ＮＭＯＳトランジスタ４０、及びＰＭＯＳシャントトランジスタ５３、更に、ＮＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６６のゲート・ソース間の電圧は、ゲート保護ダイオード４８とゲート保護ダイオード５２、及びゲート保護ダイオード６７によって制限される。この為、ＮＭＯＳトランジスタ４０、及びＰＭＯＳトランジスタ５３、更に、ＮＭＯＳトランジスタ６５とＮＭＯＳトランジスタ６６のゲート酸化膜（図示せず）の破壊を防ぐことが出来る。
【００３６】
（第５の実施形態）
図６は、第５の実施形態の静電気保護回路を示す図である。既述の実施形態と対応する構成要素には同一の符号を付して、説明を省略する。本実施形態においては、記述の第２の実施形態の変形例であり、トリガ回路３を構成する抵抗３１とコンデンサ３２の接続関係が異なる。すなわち、記述の第４の実施形態と同様にコンデンサ３２が高電位側の第１の電源ライン１０に接続され、抵抗３１が低電位側の第２の電源ライン１１に接続されている。バッファ回路４は、３段のＣＭＯＳインバータを備える。すなわち、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４２、ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４、及び、ＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６が、夫々、ＣＭＯＳインバータを構成する。バッファ回路４を構成するＣＭＯＳインバータを多段とすることにより、バッファ回路４の駆動能力が高くなり、ＰＭＯＳシャントトランジスタ５３として、電流容量の大きいＭＯＳトランジスタを用いることが出来る。電流容量の大きいＭＯＳトランジスタを用いることにより、ＥＳＤサージに対する放電能力を高めることが可能である。動作については記述の実施形態と共通するので、詳しい説明は省略する。
本実施形態においても、トリガ回路３の時定数を短くしても、ＥＳＤサージを十分放電できるまでＰＭＯＳシャントトランジスタ５３をオン状態に維持させることが可能となる。トリガ回路３の時定数を短くすることにより、電源投入時、あるいは、電源電圧の揺動等に対して誤動作し難い静電気保護回路が提供される。
【００３７】
（第６の実施形態）
図７は、第６の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付して、説明を省略する。本実施形態においは、バッファ回路４は、インバータ４００を有する。インバータ４００の出力が、スイッチ回路５を構成するＮＭＯＳシャントトランジスタ５１のゲート電極に供給される。
【００３８】
本実施形態においては、制御回路６は、バッファ回路４の出力が供給されるインバータ６００を有する。インバータ６００の出力は、ＰＭＯＳトランジスタ６０１のゲート電極に供給される。ＰＭＯＳトランジスタ６０１のソース電極とバックゲート電極は、第１の電源ライン１０に接続される。ＰＭＯＳトランジスタ６０１のドレイン電極は、抵抗６０２の一端に接続される。抵抗６０２の他端は、第２の電源ライン１１に接続される。ＰＭＯＳトランジスタ６０１のドレイン電極は、ＮＭＯＳシャントトランジスタ５１のゲート電極に接続される。
【００３９】
第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加されると、トリガ回路３に過渡的な電流が流れる。この過渡的な電流による抵抗３１における電圧降下が、バッファ回路４を構成するインバータ４００の閾値を超えると、バッファ回路４からＨｉｇｈレベルの信号が出力される。Ｈｉｇｈレベルの信号がゲート電極に印加されることにより、ＮＭＯＳシャントトランジスタ５１がオンする。ＮＭＯＳシャントトランジスタ５１がオンすることにより、ＥＳＤサージが放電される。
【００４０】
Ｈｉｇｈレベルの信号が、インバータ６００に供給されることにより、Ｌｏｗレベルの信号がＰＭＯＳトランジスタ６０１のゲート電極に供給される。Ｌｏｗレベルの信号がゲート電極に供給されることにより、ＰＭＯＳトランジスタ６０１は、オンする。ＰＭＯＳトランジスタ６０１がオンすることにより、第１の電源ライン１０とＮＭＯＳトランジスタ５１のゲート電極が電気的に接続され、ＮＭＯＳシャントトランジスタ５１のゲート電極には、第１の電源ライン１０の電位、すなわち、Ｈｉｇｈレベルの信号が供給される。
【００４１】
本実施形態においては、スイッチ回路５を構成するＮＭＯＳシャントトランジスタ５１はＨｉｇｈレベルの信号でオンする為、制御回路６は、バッファ回路４からの駆動信号に応答してＨｉｇｈレベルの信号をＮＭＯＳシャントトランジスタ５１のゲート電極に供給する構成となっている。制御回路６を構成するインバータ６００とＰＭＯＳトランジスタ６０１により構成される、インバータ６００の入力端からＰＭＯＳトランジスタ６０１のドレイン電極を経てインバータ６００の入力端に至る正帰還ループにより、バッファ回路４からの駆動信号がＬｏｗレベルとなっても、制御回路６からＨｉｇｈレベルの信号がＮＭＯＳシャントトランジスタ５１のゲート電極に供給される。これにより、ＮＭＯＳシャントトランジスタ５１のオン状態を維持させることが出来る。
【００４２】
インバータ６００とＰＭＯＳトランジスタ６０１による正帰還ループは、バッファ回路４からの駆動信号に応答して形成されるが、正帰還ループが形成されると、ＰＭＯＳトランジスタ６０１がオンする期間中持続する。従って、バッファ回路４からの出力に拘わらず、制御回路６からのＨｉｇｈレベルの信号がＮＭＯＳシャントトランジスタ５１のゲート電極に供給されることになる。ＮＭＯＳシャントトランジスタ５１によりＥＳＤサージが放電され、第１の電源ライン１０の電圧が低下して、ＰＭＯＳトランジスタ６０１がオフするまで、制御回路６からＮＭＯＳシャントトランジスタ５１のゲート電極への信号供給が持続する。従って、トリガ回路３の時定数を短くしても、ＥＳＤサージを十分放電できるまで、ＮＭＯＳシャントトランジスタ５１をオン状態に維持させることが可能となる。トリガ回路３の時定数を短くすることにより、電源投入時、あるいは、電源電圧の揺動等に対して誤動作し難い静電気保護回路が提供される。
【００４３】
（第７の実施形態）
図８は、第７の実施形態の静電気保護回路を示す図である。既述の実施形態に対応する構成要素には同一の符号を付して、説明を省略する。本実施形態においては、記述の第６の実施形態の変形例であり、バッファ回路４のインバータの個数が異なる。バッファ回路４は、インバータ４００とインバータ４０１を有する。インバータ４０１の出力が、スイッチ回路５を構成するＰＭＯＳシャントトランジスタ５３のゲート電極に供給される。
【００４４】
本実施形態においては、制御回路６は、バッファ回路４の出力が供給されるインバータ６００とＮＭＯＳトランジスタ６０３を有する。インバータ６００の出力は、ＮＭＯＳトランジスタ６０３のゲート電極に供給される。ＮＭＯＳトランジスタ６０３のソース電極とバックゲート電極は、第２の電源ライン１１に接続される。ＮＭＯＳトランジスタ６０３のドレイン電極は、抵抗６０２の一端に接続される。抵抗６０２の他端は、第１の電源ライン１０に接続される。ＮＭＯＳトランジスタ６０３のドレイン電極は、ＰＭＯＳシャントトランジスタ５３のゲート電極に接続される。
【００４５】
第１の電源端子１に、第２の電源端子２に対して正のＥＳＤサージが印加されると、トリガ回路３に過渡的な電流が流れる。この過渡的な電流による抵抗３１における電圧降下が、バッファ回路４を構成するインバータ４００の閾値を超えると、インバータ４００からＨｉｇｈレベルの信号がインバータ４０１に供給され、バッファ回路４からＬｏｗレベルの信号がＰＭＯＳシャントトランジスタ５３のゲート電極に供給される。Ｌｏｗレベルの信号がゲート電極に印加されることにより、ＰＭＯＳシャントトランジスタ５３がオンする。ＰＭＯＳシャントトランジスタ５３がオンすることにより、ＥＳＤサージが放電される。
【００４６】
Ｌｏｗレベルの信号が、制御回路６を構成するインバータ６００に供給されることにより、Ｈｉｇｈレベルの信号がＮＭＯＳトランジスタ６０３のゲート電極に供給される。Ｈｉｇｈレベルの信号がゲート電極に供給されることにより、ＮＭＯＳトランジスタ６０３は、オンする。ＮＭＯＳトランジスタ６０３がオンすることにより、第２の電源ライン１１とＰＭＯＳシャントトランジスタ５３のゲート電極が電気的に接続され、ＰＭＯＳシャントトランジスタ５３のゲート電極には、Ｌｏｗレベルの信号が供給される。
【００４７】
本実施形態においては、スイッチ回路５を構成するＰＭＯＳシャントトランジスタ５３はＬｏｗレベルの信号でオンする為、制御回路６は、バッファ回路４からの駆動信号に応答してＬｏｗレベルの信号をＰＭＯＳシャントトランジスタ５３のゲート電極に供給する構成となっている。制御回路６を構成するインバータ６００の入力端からＮＭＯＳトランジスタ６０３のドレイン電極を経由してインバータ６００の入力端に至る正帰還ループにより、バッファ回路４からの駆動信号がＨｉｇｈレベルとなっても、制御回路６からＬｏｗレベルの信号がＰＭＯＳシャントトランジスタ５３のゲート電極に供給される。これにより、ＰＭＯＳシャントトランジスタ５３のオン状態を維持させることが出来る。
【００４８】
インバータ６００とＮＭＯＳトランジスタ６０３による正帰還ループは、バッファ回路４からの駆動信号に応答して形成されるが、正帰還ループが形成されると、ＮＭＯＳトランジスタ６０３がオンする期間中持続する。従って、バッファ回路４からの出力に拘わらず、制御回路６からＬｏｗレベルの信号がＰＭＯＳシャントトランジスタ５３のゲート電極に供給されることになる。ＰＭＯＳシャントトランジスタ５３によりＥＳＤサージが放電され、第１の電源ライン１０の電圧が低下して、ＮＭＯＳトランジスタ６０３がオフするまで、制御回路６からＰＭＯＳシャントトランジスタ５３のゲート電極への信号供給が持続する。従って、トリガ回路３の時定数を短くしても、ＥＳＤサージを十分放電できるまで、ＮＭＯＳシャントトランジスタ５３をオン状態に維持させることが可能となる。トリガ回路３の時定数を短くすることにより、電源投入時、あるいは、電源電圧の揺動等に対して誤動作し難い静電気保護回路が提供される。
【００４９】
スイッチ回路５は、バイポーラトランジスタを用いて構成することも出来る。バイポーラトランジスタを用いた場合には、主電流路がエミッタ・コレクタ流路となり、制御電極がベース電極となる。この場合、バイアスの関係から、ＮＭＯＳトランジスタに変えてＮＰＮトランジスタを用いる構成とすることが出来る。
【００５０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１  第１の電源端子、２  第２の電源端子、３  トリガ回路、４  バッファ回路、５  スイッチ回路、６  制御回路、１０  第１の電源ライン、１１  第２の電源ライン、３１  抵抗、３２  コンデンサ、３３  共通接続ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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