(57)【要約】【課題】誤読み出しの発生を抑制できるセンスアンプ回路を提供する。【解決手段】センスアンプ回路は、第１，第２のビット線、インバータＩＶ１，ＩＶ２、スイッチトランジスタＮ２，Ｎ３を備える。インバータＩＶ１は、第１入力端、第１出力端、第１電源端を有し、第１入力端に第２のビット線の電位が供給される。インバータＩＶ２は、第２入力端、第２出力端、第２電源端を有し、第２入力端が第１出力端に接続され、第２出力端が第１入力端に接続され、第２入力端に第１のビット線の電位が供給される。スイッチトランジスタＮ２は、第１ゲートを有し、電流通路の一端に第１電源端が接続され、第１ゲートに第２のビット線の電位が供給される。スイッチトランジスタＮ３は、第２ゲートを有し、電流通路の一端に第２電源端が接続され、第２ゲートに第１のビット線の電位が供給される。【選択図】図２
2014102870.tif 000002
【特許請求の範囲】
【請求項１】
第１，第２のビット線と、
第１入力端、第１出力端、第１電源端を有し、前記第１入力端に前記第２のビット線の電位が供給される第１のインバータと、
第２入力端、第２出力端、第２電源端を有し、前記第２入力端が前記第１出力端に接続され、前記第２出力端が前記第１入力端に接続され、前記第２入力端に前記第１のビット線の電位が供給される第２のインバータと、
電流通路の一端に前記第１電源端が接続された第１のスイッチトランジスタと、
電流通路の一端に前記第２電源端が接続された第２のスイッチトランジスタと、
前記第２の入力端と前記第１のビット線との間に配置された第１の転送トランジスタと、
前記第１の入力端と前記第２のビット線との間に配置された第２の転送トランジスタと、
制御信号によって前記第２のビット線の電位を前記第１のスイッチトランジスタのゲート及び前記第１の転送トランジスタのゲートに供給する第１の制御回路と、
前記制御信号によって前記第１のビット線の電位を前記第２のスイッチトランジスタのゲート及び前記第２の転送トランジスタのゲートに供給する第２の制御回路と、
を具備するセンスアンプ回路。
【請求項２】
第１，第２のビット線と、
第１入力端、第１出力端、第１電源端を有し、前記第１入力端に前記第２のビット線の電位が供給される第１のインバータと、
第２入力端、第２出力端、第２電源端を有し、前記第２入力端が前記第１出力端に接続され、前記第２出力端が前記第１入力端に接続され、前記第２入力端に前記第１のビット線の電位が供給される第２のインバータと、
第１ゲートを有し、電流通路の一端に前記第１電源端が接続され、前記第１ゲートに前記第２のビット線の電位が供給される第１のスイッチトランジスタと、
第２ゲートを有し、電流通路の一端に前記第２電源端が接続され、前記第２ゲートに前記第１のビット線の電位が供給される第２のスイッチトランジスタと、
を具備するセンスアンプ回路。
【請求項３】
前記第１の電源端と前記第１のスイッチトランジスタとの間に、電流通路の一端が接続され、前記電流通路の他端に前記第１のビット線の電位が供給される第１のトランジスタと、
前記第２の電源端と前記第２のスイッチトランジスタとの間に、電流通路の一端が接続され、前記電流通路の他端に前記第２のビット線の電位が供給される第２のトランジスタと、
をさらに具備する請求項１又は２に記載のセンスアンプ回路。
【請求項４】
前記第１の電源端と前記第１のスイッチトランジスタ間のノードと、前記第２の電源端と前記第２のスイッチトランジスタ間のノードとの間に接続されたイコライザをさらに具備する請求項１乃至３のいずれか１項に記載のセンスアンプ回路。
【請求項５】
前記第２の入力端と前記第１のビット線との間に配置された第１の転送トランジスタと、
前記第１の入力端と前記第２のビット線との間に配置された第２の転送トランジスタとを更に備え、
前記第１の転送トランジスタのゲートは前記第２のビット線の電位が供給され、
前記第２の転送トランジスタのゲートは前記第１のビット線の電位が供給される請求項２乃至４のいずれか１項に記載のセンスアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、微小な信号を読み出すセンスアンプ回路に関するものである。
【背景技術】
【０００２】
近年、メモリセルに記憶されたデータ等、微小な信号を読み出す回路として、クロスカップル接続されたインバータを有するセンスアンプ回路が用いられている。このようなセンスアンプ回路においては、インバータが含むペアのｎチャネルＭＯＳトランジスタのしきい値電圧にミスマッチがあると、誤読が発生し易くなる。すなわち、ｎチャネルＭＯＳトランジスタのしきい値電圧の不適切な組み合わせのために、本来、“Ｈｉｇｈ(以下、Ｈと記す)”であるべきセンス信号の電位が瞬間的に下がり、この下がった電位によってセンスアンプ回路は逆データをラッチしてしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２０４３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
誤読み出しの発生を抑制できるセンスアンプ回路を提供する。
【課題を解決するための手段】
【０００５】
一実施態様のセンスアンプ回路は、第１，第２のビット線と、第１のインバータと、第２のインバータと、第１のスイッチトランジスタと、第２のスイッチトランジスタを備えている。第１のインバータは、第１入力端、第１出力端、第１電源端を有し、前記第１入力端に前記第２のビット線の電位が供給される。第２のインバータは、第２入力端、第２出力端、第２電源端を有し、前記第２入力端が前記第１出力端に接続され、前記第２出力端が前記第１入力端に接続され、前記第２入力端に前記第１のビット線の電位が供給される。第１のスイッチトランジスタは、第１ゲートを有し、電流通路の一端に前記第１電源端が接続され、前記第１ゲートに前記第２のビット線の電位が供給される。第２のスイッチトランジスタは、第２ゲートを有し、電流通路の一端に前記第２電源端が接続され、前記第２ゲートに前記第１のビット線の電位が供給される。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態のセンスアンプ回路を含むＳＲＡＭのブロック図である。
【図２】第１実施形態のセンスアンプ回路を含む読み出し回路の回路図である。
【図３】第１実施形態のセンスアンプ回路を含む読み出し回路の動作を示すタイミングチャートである。
【図４】第２実施形態のセンスアンプ回路を含む読み出し回路の回路図である。
【図５】第３実施形態のセンスアンプ回路を含む読み出し回路の回路図である。
【図６】第４実施形態のセンスアンプ回路を含む読み出し回路の回路図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態のセンスアンプ回路について説明する。ここでは、半導体記憶装置、例えばＳＲＡＭ（static random access memory）にセンスアンプ回路を適用した例を述べる。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００８】
［第１実施形態］
第１実施形態のセンスアンプ回路を含むＳＲＡＭについて説明する。
【０００９】
図１は、第１実施形態のセンスアンプ回路が用いられたＳＲＡＭの構成を示すブロック図である。
【００１０】
図示するように、ＳＲＡＭはブロックＢＩＴ１，ＢＩＴ２，…を備える。ブロックＢＩＴ１は複数のメモリセルＭＣ、読み出し回路１１、及び書き込み回路１２を有する。
【００１１】
複数のメモリセルＭＣは、カラムＣＯＬ０，ＣＯＬ１，…，ＣＯＬｎの列毎に配置されている。複数のメモリセルＭＣの両端には、ビット線ＢＬ＜０＞，ＢＬ＜１＞，…，ＢＬ＜ｎ＞と、これらと対になる相補ビット線ＢＬｂ＜０＞，ＢＬｂ＜１＞，…，ＢＬｂ＜ｎ＞がそれぞれ接続されている。行方向に配列されたメモリセル群には、ワード線ＷＬ１，ＷＬ２，…がそれぞれ接続されている。
【００１２】
メモリセルＭＣからデータを読み出す読み出し回路１１は、以下のような構成を有する。
【００１３】
ビット線ＢＬ＜０＞，ＢＬ＜１＞，…，ＢＬ＜ｎ＞は、マルチプレクサＭＰ１に接続されている。ビット線ＢＬｂ＜０＞，ＢＬｂ＜１＞，…，ＢＬｂ＜ｎ＞は、マルチプレクサＭＰ２に接続されている。
【００１４】
マルチプレクサＭＰ１，ＭＰ２の出力端は、プリチャージ回路ＰＲとセンスアンプ回路ＳＡに接続されている。マルチプレクサＭＰ１，ＭＰ２には、マルチプレクサ選択信号ＲＣＯＬ＜０＞，ＲＣＯＬ＜１＞，…，ＲＣＯＬ＜ｎ＞が入力されている。プリチャージ回路ＰＲには、プリチャージ活性化信号ＢＬＰＣが入力されている。センスアンプ回路ＳＡにはセンスアンプ活性化信号ＳＡＥＢが入力されている。さらに、センスアンプ回路からは読み出しデータＲＯＵＴ１が出力される。読み出し回路１１の詳細及びその動作は後で詳述する。
【００１５】
また、メモリセルＭＣにデータを書き込む書き込み回路１２は、以下のような構成を有する。
【００１６】
ビット線ＢＬ＜０＞，ＢＬ＜１＞，…，ＢＬ＜ｎ＞は、デマルチプレクサＤＰ１に接続されている。ビット線ＢＬｂ＜０＞，ＢＬｂ＜１＞，…，ＢＬｂ＜ｎ＞は、デマルチプレクサＤＰ２に接続されている。
【００１７】
ライトアンプ回路ＷＡには、書き込みデータＷＩＮ１とライトアンプ活性化信号ＷＡＥＢが入力されている。ライトアンプ回路ＷＡの出力端は、デマルチプレクサＤＰ１，ＤＰ２に接続されている。デマルチプレクサＤＰ１，ＤＰ２には、デマルチプレクサ選択信号ＷＣＯＬ＜０＞，ＷＣＯＬ＜１＞，…，ＷＣＯＬ＜ｎ＞が入力されている。
【００１８】
なお、ブロックＢＩＴ２はブロックＢＩＴ１と同様の構成を有し、ブロックＢＩＴ２から読み出しデータＲＯＵＴ２が出力され、ブロックＢＩＴ２に書き込みデータＷＩＮ２が入力される。
【００１９】
次に、第１実施形態における読み出し回路１１の構成及び動作を詳細に説明する。
【００２０】
図２は、図１中のセンスアンプ回路を含む読み出し回路１１の構成を示す回路図である。
【００２１】
図示するように、読み出し回路１１は、マルチプレクサＭＰ１，ＭＰ２、プリチャージ回路ＰＲ、及びセンスアンプ回路ＳＡから構成されている。
【００２２】
マルチプレクサＭＰ１は、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）ＰＴ＜０＞，ＰＴ＜１＞，…，ＰＴ＜ｎ＞を含んでいる。マルチプレクサＭＰ１は、ビット線ＢＬ＜０＞，ＢＬ＜１＞，…，ＢＬ＜ｎ＞の電位をマルチプレクサ選択信号ＲＣＯＬ＜０＞，ＲＣＯＬ＜１＞，…，ＲＣＯＬ＜ｎ＞に従って選択し、ビット線信号ＢＬＴ＿ＭＵＸとしてセンスアンプ回路ＳＡに伝送する。
【００２３】
同様に、マルチプレクサＭＰ２は、ｐＭＯＳトランジスタＰＣ＜０＞，ＰＣ＜１＞，…，ＰＣ＜ｎ＞を含んでいる。マルチプレクサＭＰ２は、相補ビット線ＢＬｂ＜０＞，ＢＬｂ＜１＞，…，ＢＬｂ＜ｎ＞の電位をマルチプレクサ選択信号ＲＣＯＬ＜０＞，ＲＣＯＬ＜１＞，…，ＲＣＯＬ＜ｎ＞に従って選択し、ビット線信号ＢＬＣ＿ＭＵＸとしてセンスアンプ回路ＳＡに伝送する。
【００２４】
センスアンプ回路ＳＡは、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）Ｎ０及びｐＭＯＳトランジスタＰ０からなる第１のインバータＩＶ１、ｎＭＯＳトランジスタＮ１及びｐＭＯＳトランジスタＰ１からな第２のインバータＩＶ２、第１，第２のスイッチトランジスタ（例えば、ｎＭＯＳトランジスタＮ２，Ｎ３）、第１，第２の制御回路（例えば、インバータＩＶ３，ＩＶ４）、第１，第２の転送トランジスタ（例えば、ｐＭＯＳトランジスタＰ２，Ｐ３）、及びインバータＩＶ５から構成されている。
【００２５】
第１のインバータＩＶ１と第２のインバータＩＶ２はクロスカップル接続されている。すなわち、第１のインバータＩＶ１の出力端は、第２のインバータＩＶ２の入力端に接続され、第１のインバータＩＶ１の入力端は第２のインバータＩＶ２の出力端に接続されている。
【００２６】
ｎＭＯＳトランジスタＮ０のソースには、第１のスイッチトランジスタ（ｎＭＯＳトランジスタ）Ｎ２のドレインが接続されている。ｎＭＯＳトランジスタＮ１のソースには、第２のスイッチトランジスタ（ｎＭＯＳトランジスタ）Ｎ３のドレインが接続されている。言い換えると、第１のインバータＩＶ１の電源端には、第１のスイッチトランジスタＮ２のドレインが接続されている。第２のインバータＩＶ２の電源端には、第２のスイッチトランジスタＮ３のドレインが接続されている。第１、第２のスイッチトランジスタＮ２，Ｎ３のソースは、基準電圧、例えば接地電位源ＧＮＤに接続されている。さらに、ｐＭＯＳトランジスタＰ０，Ｐ１のソースは、例えば電源電圧源ＶDDに接続されている。
【００２７】
制御回路としてのインバータＩＶ３は、ｎＭＯＳトランジスタＮ４及びｐＭＯＳトランジスタＰ４からなる。インバータＩＶ３の入力端には、センスアンプ活性化信号（制御信号）ＳＡＥＢが入力されている。インバータＩＶ３の出力端は第１のスイッチトランジスタＮ２のゲートに接続されている。ｐＭＯＳトランジスタＰ４のソースにはビット線信号ＢＬＣ＿ＭＵＸが供給され、ｎＭＯＳトランジスタＮ４のソースは接地電位源ＧＮＤに接続されている。
【００２８】
インバータＩＶ３の出力端から第１のスイッチトランジスタＮ２のゲートにセンスアンプ信号ＳＡＥＬが供給される。センスアンプ信号ＳＡＥＬの電位は、センスアンプ活性化信号ＳＡＥＢが“Ｌｏｗ（以下、Ｌと記す）”のとき、ビット線信号ＢＬＣ＿ＭＵＸの電位となり、センスアンプ活性化信号ＳＡＥＢが“Ｈ”のとき、接地電位となる。
【００２９】
制御回路としてのインバータＩＶ４は、ｎＭＯＳトランジスタＮ５及びｐＭＯＳトランジスタＰ５からなる。インバータＩＶ４の入力端には、センスアンプ活性化信号ＳＡＥＢが入力されている。インバータＩＶ４の出力端は第２のスイッチトランジスタＮ３のゲートに接続されている。ｐＭＯＳトランジスタＰ５のソースにはビット線信号ＢＬＴ＿ＭＵＸが供給され、ｎＭＯＳトランジスタＮ５のソースは接地電位源ＧＮＤに接続されている。
【００３０】
インバータＩＶ４の出力端から第２のスイッチトランジスタＮ３のゲートにセンスアンプセンスアンプ信号ＳＡＥＲが供給される。センスアンプ信号ＳＡＥＲの電位は、センスアンプ活性化信号ＳＡＥＢが“Ｌ”のとき、ビット線信号ＢＬＴ＿ＭＵＸの電位となり、センスアンプ活性化信号ＳＡＥＢが“Ｈ”のとき、接地電位となる。
【００３１】
また、ビット線信号ＢＬＴ＿ＭＵＸの電位は、ｐＭＯＳトランジスタＰ２を介してセンス信号ＢＬＴ＿ＳＡとして、第１のインバータＩＶ１の出力端と第２のインバータＩＶ２の入力端に入力される。ｐＭＯＳトランジスタＰ２のゲートには、センスアンプ信号ＳＡＥＬが入力されている。
【００３２】
ビット線信号ＢＬＣ＿ＭＵＸの電位は、ｐＭＯＳトランジスタＰ３を介してセンス信号ＢＬＣ＿ＳＡとして、第２のインバータＩＶ２の出力端と第１のインバータＩＶ１の入力端に入力される。ｐＭＯＳトランジスタＰ３のゲートには、センスアンプ信号ＳＡＥＲが入力されている。そして、センスアンプ回路ＳＡからセンス信号ＢＬＣ＿ＳＡがインバータＩＶ５を介して読み出しデータＲＯＵＴ１として出力される。
【００３３】
また、プリチャージ回路ＰＲは、マルチプレクサＭＰ１とｐＭＯＳトランジスタＰ２間のノードと、マルチプレクサＭＰ２とｐＭＯＳトランジスタＰ３間のノードとの間に設けられている。すなわち、ビット線信号ＢＬＴ＿ＭＵＸとビット線信号ＢＬＣ＿ＭＵＸとの間には、ｐＭＯＳトランジスタＰ６が接続されている。ビット線信号ＢＬＴ＿ＭＵＸとｐＭＯＳトランジスタＰ６との間にはｐＭＯＳトランジスタＰ７のドレインが接続され、ビット線信号ＢＬＣ＿ＭＵＸとｐＭＯＳトランジスタＰ６との間にはｐＭＯＳトランジスタＰ８のドレインが接続されている。ｐＭＯＳトランジスタＰ７，Ｐ８のソースには電源電圧が供給されている。ｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８のゲートにはプリチャージ活性化信号ＢＬＰＣが入力され、プリチャージ活性化信号ＢＬＰＣに応じてビット線信号ＢＬＴ＿ＭＵＸ，ＢＬＣ＿ＭＵＸがプリチャージされる。
【００３４】
図３は、第１実施形態のセンスアンプ回路を含む読み出し回路１１の動作を示すタイミングチャートである。ここでは、ビット線ＢＬ＜０＞と相補ビット線ＢＬｂ＜０＞に接続されたメモリセルＭＣに記憶されていたデータが読み出されるものとし、メモリセルＭＣにはデータ“１”（“Ｈ”）が記憶されているものとする。
【００３５】
図３に示すように、時刻Ｔ１にて、マルチプレクサ選択信号ＲＣＯＬ＜０＞が“Ｌ”となり、ｐＭＯＳトランジスタＰＴ＜０＞，ＰＣ＜０＞がオン状態になる。これにより、ビット線ＢＬ＜０＞とビット線信号ＢＬＴ＿ＭＵＸは同電位になり、同様に相補ビット線ＢＬｂ＜０＞とビット線信号ＢＬＣ＿ＭＵＸも同電位になる。
【００３６】
次に、時刻Ｔ２にて、プリチャージ活性化信号ＢＬＰＣが“Ｈ”となって、ｐＭＯＳトランジスタＰ６，Ｐ７，Ｐ８がオフ状態となる。これにより、ビット線信号ＢＬＴ＿ＭＵＸ，ＢＬＣ＿ＭＵＸを“Ｈ”にプリチャージする動作が停止する。
【００３７】
さらに、ワード線ＷＬが活性化され、メモリセルＭＣに記憶されていたデータ“１”に応じてビット線ＢＬ＜０＞または相補ビット線ＢＬｂ＜０＞の電位が変動する。すなわち、ビット線ＢＬ＜０＞の電位は“Ｈ”状態を維持し、相補ビット線ＢＬｂ＜０＞の電位は“Ｈ”状態から低下する。これに従い、ビット線信号ＢＬＴ＿ＭＵＸの電位は“Ｈ”状態を維持し、ビット線信号ＢＬＣ＿ＭＵＸの電位は“Ｈ”状態から低下する。
【００３８】
次に、時刻Ｔ３にて、センスアンプ活性化信号ＳＡＥＢが“Ｈ”から“Ｌ”に変わり、センスアンプ信号ＳＡＥＬ，ＳＡＥＲが“Ｌ”から“Ｈ”に変移する。このとき、インバータＩＶ４のｐＭＯＳトランジスタＰ５のソースに供給されている電位がビット線信号ＢＬＴ＿ＭＵＸであり、インバータＩＶ３のｐＭＯＳトランジスタＰ４のソースに供給されている電位がビット線信号ＢＬＣ＿ＭＵＸである。ビット線信号ＢＬＣ＿ＭＵＸの電位はビット線信号ＢＬＴ＿ＭＵＸの電位より低いため、センスアンプ信号ＳＡＥＬの立ち上がりがセンスアンプ信号ＳＡＥＲに比べて緩やかになる。
【００３９】
これらセンスアンプ信号ＳＡＥＬ，ＳＡＥＲは、第１、第２のスイッチトランジスタＮ２，Ｎ３のゲートにそれぞれ入力されている。これにより、第１のインバータＩＶ１の出力端のセンス信号ＢＬＴ＿ＳＡと第２のインバータＩＶ２の出力端のセンス信号ＢＬＣ＿ＳＡは、図３に示すように、センス信号ＢＬＴ＿ＳＡが“Ｈ”となり、センス信号ＢＬＣ＿ＳＡが“Ｌ”となる。このようにして、第１、第２のインバータＩＶ１，ＩＶ２に正しいデータがラッチされ、センス信号ＢＬＣ＿ＳＡがインバータＩＶ５を介して、読み出しデータＲＯＵＴ１として出力される。
【００４０】
なお、時刻Ｔ４では、ワード線ＷＬが非活性化され、プリチャージ活性化信号ＢＬＰＣが“Ｌ”となる。これにより、ビット線信号ＢＬＴ＿ＭＵＸ，ＢＬＣ＿ＭＵＸを“Ｈ”にプリチャージする動作が開始される。
【００４１】
ここで例えば、２つのｎＭＯＳトランジスタＮ０，Ｎ１にしきい値電圧のミスマッチがある場合について考える。すなわちｎＭＯＳトランジスタＮ０のしきい値電圧が、ｎＭＯＳトランジスタＮ１のしきい値電圧より十分に低く、さらにｎＭＯＳトランジスタＮ０，Ｎ１のソースに第１、第２のスイッチトランジスタＮ２，Ｎ３に換えて共通のｎＭＯＳトランジスタが接続されているとする。この場合、ｎＭＯＳトランジスタＮ０は、ｎＭＯＳトランジスタＮ１より電流が流れ易い状態にある。このため、センス信号ＢＬＴ＿ＳＡの電位がセンス信号ＢＬＣ＿ＳＡの電位より低くなってしまい、第１、第２のインバータＩＶ１，ＩＶ２に逆データがラッチされる可能性がある。
【００４２】
これに対し、本実施形態では、ｎＭＯＳトランジスタＮ０，Ｎ１のソースに別々に第１、第２のスイッチトランジスタＮ２，Ｎ３を接続し、第１のスイッチトランジスタＮ２のゲートにはビット線信号ＢＬＴ＿ＭＵＸより電位が低いビット線信号ＢＬＣ＿ＭＵＸを供給している。このため、ｎＭＯＳトランジスタＮ０及び第１のスイッチトランジスタＮ２は電流が流れ難い状態となる。これによって、センス信号ＢＬＴ＿ＳＡの電位の低下が抑えられ、このセンス信号ＢＬＴ＿ＳＡの電位がセンス信号ＢＬＣ＿ＳＡの電位より低くなってしまうのを防止できる。この結果、図３に示すように、センス信号ＢＬＴ＿ＳＡとセンス信号ＢＬＣ＿ＳＡは正しい電位となり、第１、第２のインバータＩＶ１，ＩＶ２に正しいデータがラッチされる。
【００４３】
第１実施形態では、センスアンプ回路を活性化したとき、第１、第２のスイッチトランジスタＮ２，Ｎ３の駆動電圧（ゲート電圧）がビット線電位に応じて設定される。これにより、誤読み出しが発生し易い方向に、ｎＭＯＳトランジスタＮ０，Ｎ１のしきい値電圧が振れていたとしても、第１、第２のスイッチトランジスタＮ２，Ｎ３の動作が正しい読み出しデータを反映する方向に電流を絞るため、従来と比べて誤読み出しが発生し難くなる。
【００４４】
また、第１、第２のスイッチトランジスタＮ２，Ｎ３はセンスアンプ活性化後もビット線上に残った電位を参照するため、仮に誤読み出しが発生しても逆データが第１、第２のスイッチトランジスタＮ２，Ｎ３にフィードバックされず、ｎＭＯＳトランジスタＮ０，Ｎ１のしきい値電圧のミスマッチ耐性が向上する。ミスマッチ耐性とは、ｎＭＯＳトランジスタＮ０，Ｎ１のしきい値電圧が、誤読み出しが発生し易い不適切な組み合わせとなっても、つまり前述した実施形態ではｎＭＯＳトランジスタＮ０がｎＭＯＳトランジスタＮ１より低いしきい値電圧を有していても、誤読み出しが発生し難いことを指す。
【００４５】
なお、前述した動作では、メモリセルにデータ“１”が記憶されている場合を説明したが、メモリセルにデータ“０（“Ｌ”）”が記憶されている場合でも、同様に、誤読み出しの発生を抑制することができる。メモリセルに“０”が記憶されている場合、ビット線信号ＢＬＴ＿ＭＵＸはビット線信号ＢＬＣ＿ＭＵＸより低い電位となる。電位が低い方のビット線信号ＢＬＴ＿ＭＵＸがｎＭＯＳトランジスタＮ３のゲートに供給され、ｎＭＯＳトランジスタＮ１，Ｎ３は電流が流れ難い状態となる。これによって、センス信号ＢＬＣ＿ＳＡの電位がセンス信号ＢＬＴ＿ＳＡの電位より低くなってしまうのを防止でき、誤読み出しの発生を抑制できる。
【００４６】
また、図２に示した例では、スイッチ回路として、センスアンプ回路を構成する第１、第２のインバータＩＶ１，ＩＶ２のｎＭＯＳトランジスタＮ０，Ｎ１のソースに、第１、第２のスイッチトランジスタＮ２，Ｎ３を接続したが、これに限定されない。スイッチ回路は、第１、第２のスイッチトランジスタＮ２，Ｎ３に換えて、第１、第２のインバータＩＶ１，ＩＶ２のｐＭＯＳトランジスタＰ０，Ｐ１のソースにｐＭＯＳトランジスタをそれぞれ接続した構成としてもよい。更に、第２の転送トランジスタＰ２，Ｐ３のゲートには、センスアンプ信号ＳＡＥＬ、ＳＡＥＲが各々入力され制御されているが、これに限定されない。すなわち、転送トランジスタＰ２．Ｐ３はセンスアンプ活性化信号ＳＡＥＢに応じて制御されればよいので、同一の、若しくは異なるセンスアンプ信号により制御されても本実施形態の効果を得ることができる。以下の実施形態も同様である。
【００４７】
以上説明したように第１実施形態では、センスアンプ回路を構成するｎＭＯＳトランジスタＮ０，Ｎ１のしきい値電圧のミスマッチ耐性を改善することができる。すなわち、センスアンプ回路を構成するｎＭＯＳトランジスタＮ０，Ｎ１のしきい値電圧が、誤読み出しが発生し易い組み合わせになった場合でも、誤読み出しの発生を抑制することができる。
【００４８】
また、正しく読み出すために必要なビット線と相補ビット線の電位差を小さくできるため、ビット線の放電時間を短縮でき、消費電力が削減できる。さらに、正しく読み出すために必要なビット線と相補ビット線の電位差を小さくできるため、メモリセルからデータを読み出すために必要な時間、例えばワード線の活性化後から読み出しデータを出力するまでの時間を短縮でき、センスアンプ回路の高速動作が可能となる。
【００４９】
［第２実施形態］
第２実施形態では、第１のインバータＩＶ１と第１のスイッチトランジスタ（ｎＭＯＳトランジスタ）Ｎ２間と、第２のインバータＩＶ２と第２のスイッチトランジスタ（ｎＭＯＳトランジスタ）Ｎ３間との間にイコライザを備えた例を説明する。
【００５０】
図４は、第２実施形態のセンスアンプ回路を含む読み出し回路の構成を示す回路図である。
【００５１】
図示するように、センスアンプ回路ＳＡにおいて、ｎＭＯＳトランジスタＮ０のソースと第１のスイッチトランジスタＮ２のドレイン間のノードと、ｎＭＯＳトランジスタＮ１のソースと第２のスイッチトランジスタＮ３のドレイン間のノードとの間にイコライザＥＱが接続されている。
【００５２】
イコライザＥＱは、ｎＭＯＳトランジスタＮ６とｐＭＯＳトランジスタＰ９からなり、これらの電流通路の一端がｎＭＯＳトランジスタＮ０のソースに接続され、これらの電流通路の他端がｎＭＯＳトランジスタＮ１のソースに接続されている。ｎＭＯＳトランジスタＮ６のゲートには、センスアンプ活性化信号ＳＡＥＢが入力されている。また、インバータＩＶ６は、ｎＭＯＳトランジスタＮ１４及びｐＭＯＳトランジスタＰ１４からなる。インバータＩＶ６の入力端には、センスアンプ活性化信号ＳＡＥＢが入力されている。インバータＩＶ６の出力端はｐＭＯＳトランジスタＰ９のゲートに接続されている。これにより、ｐＭＯＳトランジスタＰ９のゲートには、センスアンプ活性化信号ＳＡＥＢの反転信号が入力されている。その他の構成及び動作は第１実施形態と同様である。
【００５３】
第２実施形態では、センスアンプ回路ＳＡが非活性化されているとき、ｎＭＯＳトランジスタＮ０，Ｎ１のソースを同電位にできるため、センスアンプ回路ＳＡの活性化直後にｎＭＯＳトランジスタＮ０，Ｎ１のソース電位が不定状態となるのを防ぐことができる。その他の効果は第１実施形態と同様である。
【００５４】
［第３実施形態］
第３実施形態では、第１のインバータＩＶ１と第１のスイッチトランジスタ（ｎＭＯＳトランジスタ）Ｎ２間のノードと、第２のインバータＩＶ２と第２のスイッチトランジスタ（ｎＭＯＳトランジスタ）Ｎ３間のノードに、プリチャージ回路を備えた例を説明する。
【００５５】
図５は、第３実施形態のセンスアンプ回路を含む読み出し回路の構成を示す回路図である。
【００５６】
図示するように、センスアンプ回路ＳＡにおいて、ｎＭＯＳトランジスタＮ０のソースと第１のスイッチトランジスタＮ２のドレイン間のノードには、プリチャージ回路、例えばｐＭＯＳトランジスタＰ１０が接続されている。ｎＭＯＳトランジスタＮ１のソースと第２のスイッチトランジスタＮ３のドレイン間のノードには、プリチャージ回路、例えばｐＭＯＳトランジスタＰ１１が接続されている。すなわち、ｐＭＯＳトランジスタＰ１０のドレインはｎＭＯＳトランジスタＮ０のソースに接続され、ｐＭＯＳトランジスタＰ１０のソースには電源電圧源ＶDDが接続されている。ｐＭＯＳトランジスタＰ１１のドレインはｎＭＯＳトランジスタＮ１のソースに接続され、ｐＭＯＳトランジスタＰ１１のソースには電源電圧源ＶDDが接続されている。さらに、ｐＭＯＳトランジスタＰ１０のゲートにはセンスアンプ信号ＳＡＥＬが入力され、ｐＭＯＳトランジスタＰ１１のゲートにはセンスアンプ信号ＳＡＥＲが入力されている。その他の構成及び動作は第１実施形態と同様である。
【００５７】
第３実施形態では、センスアンプ回路ＳＡが非活性化されているとき、ｎＭＯＳトランジスタＮ０，Ｎ１のソースを“Ｈ”にプリチャージできるため、センスアンプ回路ＳＡの活性化直後にｎＭＯＳトランジスタＮ０，Ｎ１のソース電位が不定状態となるのを防ぐことができる。その他の効果は第１実施形態と同様である。
【００５８】
［第４実施形態］
第４実施形態では、第１のインバータＩＶ１と第１のスイッチトランジスタ（ｎＭＯＳトランジスタ）Ｎ２間のノードと、第２のインバータＩＶ２と第２のスイッチトランジスタ（ｎＭＯＳトランジスタ）Ｎ３間のノードに、ビット線電位を供給する回路を備えた例を説明する。
【００５９】
図６は、第４実施形態のセンスアンプ回路を含む読み出し回路の構成を示す回路図である。
【００６０】
図示するように、センスアンプ回路ＳＡにおいて、ｎＭＯＳトランジスタＮ０のソースと第１のスイッチトランジスタＮ２のドレイン間のノードには、ｐＭＯＳトランジスタＰ１２が接続されている。ｎＭＯＳトランジスタＮ１のソースと第２のスイッチトランジスタＮ３のドレイン間のノードには、ｐＭＯＳトランジスタＰ１３が接続されている。すなわち、ｐＭＯＳトランジスタＰ１２のドレインはｎＭＯＳトランジスタＮ０のソースに接続され、ｐＭＯＳトランジスタＰ１２のソースにはビット線信号ＢＬＴ＿ＭＵＸが接続されている。ｐＭＯＳトランジスタＰ１３のドレインはｎＭＯＳトランジスタＮ１のソースに接続され、ｐＭＯＳトランジスタＰ１３のソースにはビット線信号ＢＬＣ＿ＭＵＸが接続されている。さらに、ｐＭＯＳトランジスタＰ１２のゲートにはセンスアンプ信号ＳＡＥＬが入力され、ｐＭＯＳトランジスタＰ１３のゲートにはセンスアンプ信号ＳＡＥＲが入力されている。その他の構成及び動作は第１実施形態と同様である。
【００６１】
第４実施形態では、センスアンプ回路ＳＡが非活性化されているとき、ｎＭＯＳトランジスタＮ０のソースにビット線信号ＢＬＴ＿ＭＵＸの電位を供給でき、ｎＭＯＳトランジスタＮ１のソースにビット線信号ＢＬＣ＿ＭＵＸの電位を供給できるため、センスアンプ回路ＳＡの活性化直後にｎＭＯＳトランジスタＮ０，Ｎ１のソース電位が不定状態となるのを防ぐことができる。さらに、センスアンプ回路ＳＡを活性化した瞬間に、ｎＭＯＳトランジスタＮ０，Ｎ１のドレイン−ソース間電圧を０Ｖにすることができるため、ｎＭＯＳトランジスタＮ０，Ｎ１のしきい値電圧のミスマッチの影響を低減することができる。その他の効果は第１実施形態と同様である。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
１１…読み出し回路、１２…書き込み回路、ＢＬ＜０＞，ＢＬ＜１＞，…，ＢＬ＜ｎ＞…ビット線、ＢＬｂ＜０＞，ＢＬｂ＜１＞，…，ＢＬｂ＜ｎ＞…相補ビット線、ＢＬＰＣ…プリチャージ活性化信号、ＢＬＴ＿ＭＵＸ，ＢＬＣ＿ＭＵＸ…ビット線信号、ＢＬＴ＿ＳＡ，ＢＬＣ＿ＳＡ…センス信号、ＤＰ１，ＤＰ２…デマルチプレクサ、ＩＶ１−ＩＶ６…インバータ、ＭＣ…メモリセル、ＭＰ１，ＭＰ２…マルチプレクサ、Ｎ０−Ｎ６，Ｎ１４…ｎチャネルＭＯＳトランジスタ、Ｐ０−Ｐ１４…ｐチャネルＭＯＳトランジスタ、ＰＣ＜０＞，ＰＣ＜１＞，…，ＰＣ＜ｎ＞…ｐチャネルＭＯＳトランジスタ、ＰＲ…プリチャージ回路、ＰＴ＜０＞，ＰＴ＜１＞，…，ＰＴ＜ｎ＞…ｐチャネルＭＯＳトランジスタ、ＳＡ…センスアンプ回路、ＳＡＥＢ…センスアンプ活性化信号、ＳＡＥＬ，ＳＡＥＲ…センスアンプ信号、ＲＯＵＴ１…読み出しデータ、ＷＡ…ライトアンプ回路、ＷＬ１，ＷＬ２…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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