(57)【要約】      （修正有）【課題】アドレス空間が広くかつ正確記憶可能であり、さらにポート番号記憶も可能な１連のビット列記憶回路を提供する。【解決手段】一つの親の１連のビット列記憶回路と、複数の子の１連のビット列記憶回路を持ち、長い可変ビット長の名前の文字列が、親の１連のビット列記憶回路のＮ個のメモリに既に分割アドレスで記憶されている名前の文字列とＮ個のメモリの全てのメモリで同じになる場合には、少なくとも１メモリで異なる名前の文字列に変更する。【選択図】図１
2014155078.tif 000002
【特許請求の範囲】
【請求項１】
文字列である１連のビット列を記憶する１連のビット列記憶回路を用いたシステムにおいて、このシステムは、一つの親の１連のビット列記憶回路と、複数の子の１連のビット列記憶回路を持ち、
親の１連のビット列記憶回路および子の１連のビット列記憶回路は、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリを用いた、第１から第ＮまでのＮ個のメモリ構成であり、
１連のビット列を親の１連のビット列記憶回路に記憶する方法は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列のＮメモリのアドレスビット列分のビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、その１連のビット列記憶回路を読んだ場合、その１連のビット列記憶回路の全メモリの内、少なくとも１つのメモリの出力が０である場合には、その親の１連のビット列記憶回路の前記指定アドレスで指定したＮ個のメモリのアドレス位置にそれぞれデータ１を書き込むとともに、前記出力が０であったメモリを付加情報書き込み可能メモリとする旨と、その１連のビット列のＮメモリのアドレス分のビット列を書き込み指定ビット列であるとする旨をその１連のビット列が得る方法であり、
一方、その親の１連のビット列記憶回路の全メモリの出力が全て１である場合には、その１連のビット列の前記採取したＮメモリのアドレス分のビット列は書き込み不可であると判断し、その１連のビット列から採取するＮメモリのアドレス分のビット列を変更して、その変更したビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、その親の１連のビット列記憶回路を読んだ場合、その１連のビット列記憶回路の全メモリの内、少なくとも１つの出力が０である場合には、その１連のビット列記憶回路の前記指定アドレスで指定したＮ個のメモリのアドレス位置にそれぞれデータ１を書き込むとともに、前記出力が０であったメモリを付加情報書き込み可能メモリとする旨と、その１連のビット列のＮメモリのアドレス分のビット列を書き込み指定ビット列であるとする旨をその１連のビット列が得る方法であり、
以下、同様に、記憶する１連のビット列から採取するＮメモリのアドレスビット分のビット列を変更して記憶することにより、１連のビット列を記憶するとともに、その時の付加情報可能メモリとＮメモリのアドレスビット分の書き込み指定ビット列をその１連のビット列が得る方法であり、
付加情報記憶可能メモリとＮメモリのアドレスビット分の書き込み指定ビット列を得て、親の１連のビット列記憶回路を退去したその１連のビット列が、複数ある子の１連のビット列記憶回路の中の目的の子の１連のビット列記憶回路にその１連のビット列を記憶する方法は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列の書き込み指定ビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、指定したＮ個のメモリのアドレス位置にそれぞれ１を書き込むこと、
を特徴とする１連のビット列記憶回路を持つシステム。
【請求項２】
請求項１に記載の１連のビット列記憶回路を持つシステムおいて、
複数ある子の１連のビット列記憶回路の中の目的の子の１連のビット列記憶回路にその１連のビット列を記憶する方法は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列の書き込み指定ビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、指定したＮ個のメモリのアドレス位置にそれぞれデータ１を書き込むとともに、付加情報記憶可能メモリの前記指定アドレス位置に、前記記憶データ１とは異なるポート番号等の付加情報を書き込む方法であること、
を特徴とする１連のビット列記憶回路を持つシステム。
【請求項３】
請求項１乃至２に記載の１連のビット列記憶回路を持つシステムおいて、
親の１連のビット列記憶回路に記憶するための１連のビット列から採取したＮメモリのアドレスビット充てのビット列が記憶不可の場合に、１連のビット列から採取するＮメモリのアドレスビット充てのビット列は、１連のビットの最後尾の１文字分のビット列を１連のビット列の先頭に置いたビット列の上からＮメモリのアドレスビット充てのビット列を採取したビット列であること、
を特徴とする１連のビット列記憶回路を持つシステム。
【請求項４】
請求項１乃至２に記載の１連のビット列記憶回路を持つシステムおいて、
親の１連のビット列記憶回路に記憶するための１連のビット列から採取したＮメモリのアドレスビット充てのビット列が記憶不可の場合に、１連のビット列から採取するＮメモリのアドレスビット充てのビット列は、前記Ｎメモリの第１メモリから第Ｎメモリの順に各メモリに対応する文字列の中の文字列の順序を変更したＮメモリのアドレスビット充てのビット列を採取したビット列であること、
を特徴とする複数の子の１連のビット列記憶回路と一つの親の１連のビット列記憶回路を持つシステム。
【請求項５】
請求項１乃至２に記載の１連のビット列記憶回路を持つシステムおいて、
親の１連のビット列記憶回路に記憶するための１連のビット列から採取したＮメモリのアドレスビット充てのビット列が記憶不可の場合に、１連のビット列から採取するＮメモリのアドレスビット充てのビット列は、前記Ｎメモリの第Ｎメモリに対応する最後の文字から上位文字方法に向かって、順次、それより下位の１連のビット列の文字に変更したＮメモリのアドレスビット充ての文字列のビット列を採取したビット列であること、
を特徴とする１連のビット列記憶回路を持つシステム。
【請求項６】
請求項１乃至５に記載の１連のビット列記憶回路を持つシステムおいて、
子の１連のビット列記憶回路に、目的とする１連のビット列と付加情報が書き込まれているか確認する方法は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列の書き込み指定ビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、指定したＮ個のメモリの全メモリの出力が１である場合に、目的とする１連のビット列が記録されていると判断し、付加情報記憶可能メモリの前記指定アドレス位置から読み出されるポート番号等の付加情報を得、一方、前記全メモリの出力の内、一つでも０がある場合には、目的とする１連のビット列が記録されていないと判断する方法であること、
を特徴とする１連のビット列記憶回路を持つシステム。
【請求項７】
請求項１乃至６に記載の１連のビット列記憶回路を持つシステムおいて、
親の１連のビット列記憶回路は、ツリー状リング網の最上位リングの親ノードに置き、子の１連のビット列記憶回路は、ツリー状リング網の各リングノードに置いたこと、
を特徴とする１連のビット列記憶回路を持つシステム。
【請求項８】
請求項１乃至６に記載の１連のビット列記憶回路を持つシステムおいて、
親の１連のビット列記憶回路は、リング網の親ノードに置き、子の１連のビット列記憶回路は、リング網の各リングノードに置いたこと、
を特徴とする１連のビット列記憶回路を持つシステム。
【請求項９】
請求項１乃至８に記載の１連のビット列記憶回路を持つシステムおいて、
１連のビット列は、メールサーバのドメイン名またはＷｅｂサーバのドメイン名の各文字をビット列に変換したビット列であること、
を特徴とする１連のビット列記憶回路を持つシステム。
【請求項１０】
請求項１乃至８に記載の１連のビット列記憶回路を持つシステムおいて、
１連のビット列は、人名の各文字をビット列に変換したビット列であること、
を特徴とする１連のビット列記憶回路を持つシステム。
【請求項１１】
請求項１乃至８に記載の１連のビット列記憶回路を持つシステムおいて、
１連のビット列は、ファイル名の各文字をビット列に変換したビット列であること、
を特徴とする１連のビット列記憶回路を持つシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＡＣアドレス、ＩＰアドレス、携帯番号アドレス等のアドレスおよびメールサーバまたはＷｅｂサーバの文字列ドメイン名を記憶する１連のビット列記憶回路およびそれを用いたシステムに関する。
【背景技術】
【０００２】
１連のビット列記憶回路の従来技術としては、特開２０００−１５１６１７「テーブル作成検索装置」がある。この従来例を図１０により説明する。この従来例は、ＭＡＣアドレスの記憶回路に関するもので、行列アドレス８００とＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１とインデックスエリアＩＡ８０２を持つＲＡＭ等で構成される第１のテーブルと行列アドレス８２０とＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１とインデックスエリアＩＡ８２２を持つＲＡＭ等で構成される第２のテーブルからなる。第１、第２テーブルのＭＡＣアドレスは１６進表示で示している。
【０００３】
まず、到着パケットのソースＭＡＣアドレスの記憶方法を説明する。
到着したパケットのＭＡＣアドレスの下位１６ビットの示すアドレス（例えば８０３）で、第１のテーブルのＭＡＣアドレステーブルが指定されるＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１（例えば８０５）に４８ビットのＭＡＣアドレスが既に記憶されていなければ、そこに記憶し、記憶されている場合で、そのインデックスエリアＩＡに記憶アドレスが無い場合は、第２のテーブルのＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１のアドレスに既にＭＡＣアドレスが記憶されていない書き込みアドレスを探し、そこにＭＡＣアドレスを記憶し（例えば８２６）、その記憶したアドレス（例えば２）を第１テーブルのインデックスエリアＩＡ８０２に記憶する（例えば８０８）。
【０００４】
次に到着したＭＡＣアドレスの下位１６ビットの示す第１テーブルのアドレス（例えば８０３）のインデックスエリアＩＡ８０２に既にアドレスが記憶されている場合には、第２テーブルのそのアドレス（例えば２）の示すインデックスエリアＩＡ１２２のエリア８３０に記憶アドレスが無い場合には、第２テーブルのＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１の記憶されていないアドレスを探し、そこに到着パケットのＭＡＣアドレスを記憶し、そのアドレス（例えば３）を前記インデックスエリアＩＡ８２２の８３０に記憶する。
【０００５】
一方、インデックエリアＩＡ８２２の８３０に既にアドレスが記憶されている場合には、そのアドレス（例えば３）の示すインデックスエリアＩＡ８２２の８３１に記憶アドレスが無い場合には、ＭＡＣアドレスデータエリアＭＡ（４８ビット）８２１のデータが記憶されていないアドレスを探し、そこに到着パケットのＭＡＣアドレスを記憶し、そのアドレス（例えば４）を前記インデックスエリア８３１に記憶する。
【０００６】
次に、到着パケットのデスティネーションＭＡＣアドレスがテーブルにあるか確認する方法を説明する。
【０００７】
到着したパケットのＭＡＣアドレスの下位１６ビットの示すアドレス（例えば８０３）で、第１のテーブルのＭＡＣアドレステーブルが指定されるＭＡＣアドレスデータエリアＭＡ（４８ビット）８０１（例えば８０５）に記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスと一致しない場合には、そのインデックスエリアＩＡ８０８に記憶されている第２テーブルのアドレス（例えば２）を検索し、そこに記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致しない場合には、そのインデックスエリアＩＡ８３０に記憶されている第２テーブルのアドレス（例えば３）を検索し、そこに記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致しない場合には、そのインデックスエリアＩＡ８３１に記憶に記憶されている第２テーブルのアドレス（例えば４）を検索し、そこに記憶されているＭＡＣアドレスが到着パケットのＭＡＣアドレスに一致する場合には、到着したパケットのデスティネーションＭＡＣアドレスが記憶されていると判断する。
【０００８】
また、１連のビット列記憶回路の別の従来技術としては、特開２００２−３３４１１４「テーブル管理方法及び装置」がある。この従来例を図１１により説明する。図１１において、９００は受信ＭＡＣアドレス、９０１はＣＲＣ等のハッシュ関数、９０２はハッシュ値であるエントリテーブル９０３のアドレス指定ビット（１０ビット）、エントリテーブル９０３は、受信ＭＡＣアドレスをそのハッシュ値アドレスに収容するテーブルであり、この例では、Ｂ１，Ｂ２，Ｂ３，Ｂ４の４つのテーブルがあり、各エントリ９０３は、ＭＡＣアドレス８ビット、ポート番号等が格納さる。９０４は、アドレスビット９０２により読み出された登録ＭＡＣアドレス８ビット、９０５、９０６，９０７，９０８は、Ｂ１，Ｂ２，Ｂ３，Ｂ４の各エントリテーブルからアドレス９０２により読み出されたＭＡＣアドレス８ビットと受信ＭＡＣアドレス８ビット（９０９）の比較器であり、９１０は、各比較器出力のＯＲ回路であり、９１１はその出力の一致検出信号である。
【０００９】
以下に動作を説明する。
【００１０】
受信ソースＭＡＣアドレス９００のハッシュ値のアドレスビット９０２で指定された４つのエントリテーブルのアドレス位置の格納エントリにあるＭＡＣアドレスの内に受信ＭＡＣアドレスと一致するものが無く、格納されていないエントリエリアがあれば、その位置に受信ソースＭＡＣアドレス８ビットとそのポート番号を書き込み、指定されたエントリテーブルのアドレス位置に格納されているどれかのＭＡＣアドレスが受信ＭＡＣアドレスと一致する場合には、そのままとし、一致するものが無く、エントリテーブルに空きが無い場合には、再ハッシュが発生し、格納エントリＭＡＣアドレスを受信ＭＡＣアドレスに変更する。
【００１１】
さらに、そのパケットのデスティネーションＭＡＣアドレスのハッシュ値のアドレスビット９０２で指定されたエントリテーブルのアドレス位置にＭＡＣアドレスが格納されていなければ、そのパケットはｕｎｋｎｏｗｎパケットとして、フラッディングする。一方、格納されていれば、その４つのＭＡＣアドレスと受信デスティネーションＭＡＣアドレスを比較し、一致するものがある場合には、そのアドレス位置に共に格納されているポート番号にそのパケットを送出し、一致しなければ、ｕｎｋｎｏｗｎパケットとして、フラッディングする。
【００１２】
次に、従来のリング技術について述べる。従来のリング技術として、従来のＬ２ＳＷ等のＭＡＣスイッチを用いたＥＡＳＰ，  ＭＲＰ，  ＭＭＲＰ２等のリングが提案されているが、これらはすべて、ループができないように、リングフローを切るポイントがリング上に存在していた。
【００１３】
これに対して、リング上のパケット転送を、パケットに、リングへのパケットのＡＤＤノードのＭＡＣアドレスと、リングからＤＲＯＰするノードのＭＡＣアドレスを端末ＭＡＣヘッダに付けることにより、カプセル化するとともに、リング上を周回するパケットが送信元のＡＤＤリングノードに戻った場合には、そのパケットを廃棄する機能を持つことにより初めて、ＭＡＣリング転送を実現したＲＰＲが提案され、標準化されている。
【００１４】
そのリング網は、ＩＥＥＥ８０２．１７  ＲＰＲ（Ｒｅｓｉｌｉｅｎｔ  Ｐａｃｋｅｔ  Ｒｉｎｇ）である。この従来技術の実施例として、特許文献１特開２００９−７７２８５号公報（パケットリングネットワークシステム、およびフォワーディングデータベース管理方法）等がある。これらのＲＰＲは、従来問題になっていたループによる輻輳ストームを解決した。
【００１５】
リングに適用する従来のＭＡＣ形動作をするノード装置として図１２に示す従来のＭＡＣＳＷがある。図１２において、符号３０５，３０６はノード装置、符号３００、３０１はそこで使われる各ポートに入力するパケットのソースアドレスとその入力ポートとを記憶したＭＡＣアドレステーブル、符号３０２は右回りリング伝送路、符号３０３は左回りリング伝送路、符号３０４は入力パケットのヘッダ読み取り回路、符号３０７，３０８は、ＡＤＤ伝送路のポート、３０９，３１０はリング伝送路のポートである。
【００１６】
各ヘッダ読み取り回路およびリング伝送路へのパケット合流点に必要なバッファは図では省略されている。各ポートに入力するパケットのデスティネーションアドレスがＭＡＣアドレステーブル３００，３０１にあれば、そのアドレスとともに書かれているポートに出力し、なければｕｎｋｎｏｗｎパケットとして、コピーしてすべてのポートに出力する。図中、ＭＡＣＣＤ，ＭＡＣＢＡ，ＭＡＣＡＢ，ＭＡＣＤＣの表示のＭＡＣの後の英文字ＣＤ，ＢＡ等は、デスティネーションアドレスが、Ｃ，Ｂであり、ソースアドレスがＤ，Ａであることを示す。
【００１７】
右側のノードのポート２（３０８）に到着したパケットＭＡＣＢＡは、ＭＡＣアドレステーブル３０１のデスティネーションアドレスＭＡＣＢの出力先ポートであるポート４（３１０）に繋がる左回りリング伝送路３０３に（１）ＭＡＣＢＡとして、送出され、左側のノードのＭＡＣアドレステーブル３００にあるデスティネーションアドレスＭＡＣＢの出力先ポートであるポート２（３０８）に（２）ＭＡＣＢＡとしてドロップされる。
【００１８】
一方、その対向フローである左側のノードのポート２（３０８）に到着したパケットＭＡＣＡＢは、ＭＡＣアドレステーブル１１（３００）のデスティネーションアドレスＭＡＣＡの出力先ポートであるポート３（３０９）に繋がる右回りリング伝送路３０２に（３）ＭＡＣＡＢとして、送出され、右側のノードのＭＡＣアドレステーブル３０１にあるデスティネーションアドレスＭＡＣＡの出力先ポートであるポート２（３０８）に（４）ＭＡＣＡＢとしてドロップされる。（５）、（６）ＭＡＣＣＤ，および（７）、（８）ＭＡＣＤＣの動作も同様である。
【００１９】
次に、従来技術のＲＰＲのリング動作を図１３に示す。図１３は０系リング伝送路３２１と１系リング伝送路３２０上にノードＡ（３２２），Ｂ（３２３），Ｃ（３２４），Ｄ（３２５）の４つのリングノードを持ち、各リングノードは、そのリングノード識別番号として、それぞれ、ＭＡＣソースアドレスであるＭＡＣＡ，ＭＡＣＢ，ＭＡＣＣ，ＭＡＣＤを持ち、ノードＡには、端末Ｈ（３３０），ノードＢには端末Ｆ（３３１），ノードＣには、端末Ｇ（３３２）が接続されている。端末Ｈ（３３０）のＭＡＣソースアドレスはＭＡＣＨであり、ソースアドレスはＩＰＨであり，端末ＦのＭＡＣソースアドレスはＭＡＣＦであり、ソースアドレスはＩＰＦであり，端末ＧのＭＡＣソースアドレスはＭＡＣＣであり、ソースアドレスはＩＰＣである。
【００２０】
このリング上でのパケット伝送は、端末から到着したパケットに、リング上でそのパケットを転送するために必要なノードＭＡＣソースアドレスとノードＭＡＣデスティネーションアドレスを持つＭＡＣヘッダを付け加えて、行われる。そのための端末ＭＡＣヘッダにノード間転送用のノードＭＡＣヘッダを付けるために必要なヘッダ変換テーブルを各ノードのリングに上がる入り口で持っている。
【００２１】
その変換テーブルは、各端末からノードに最初に到着した時に学習して持つ必要がある。これは端末から到着するＡＲＰパケットにより行われるもので、この従来例の図はその動作を示したものである。以下にその動作を示す。
【００２２】
端末Ｈ（３３０）から、端末Ｆ（３３１）宛ての端末ＦへのＩＰデスティネーションアドレスであるＩＰＦを持ち、ＭＡＣデスティネーションアドレスがオール１であり、端末ＨのＭＡＣソースアドレスであるＭＡＣＨとソースアドレスであるＩＰＨを持つ、ＡＲＰパケット（１）ＡＲＰ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈが、リングノードＡ（３２２）に到着した場合、ノードＡ（２２）は、そのパケットの宛先が分からないため、そのＭＡＣパケットに、ブロードキャストパケット表示であるオール１のＭＡＣデスティネーションアドレスとノードＡのＭＡＣソースアドレスであるＭＡＣＡのＭＡＣヘッダを付けたパケット、（２）Ｂｒｏａｄｃａｓｔ，ＭＡＣ，ａｌｌ１，Ａ，ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈを、両系リングまたは片系リングに送出する。
【００２３】
そのパケットは、各ノードＢ（３２３），ノードＣ（３２４），ノードＤ（３２５）でコピーされてドロップされる。各ノードでドロップされたそのパケットは、そのノードの出口に、そのパケットの外側ＭＡＣソースアドレスであるＭＡＣＡと端末ＭＡＣソースアドレスであるＭＡＣＨのヘッダ変換表を作成してから、外側のＭＡＣヘッダが取り除かれて、（３）ＡＲＰ，  ＭＡＣ，ａｌｌ１，Ｈ，ＩＰＦ，Ｈとして、下位ドロップ伝送路に送出される。そのパケットは、そのパケットの宛先ＩＰアドレスであるＩＰＦが端末のソースアドレスと一致する端末Ｆ（３３１）だけが、そのパケットを取り込み、ＡＲＰ応答パケット、（４）ＡＲＰ応答，ＭＡＣ，Ｈ，Ｆ，ＩＰＨ，ＦをノードＢに送出する。
【００２４】
ノードＢ（３２３）はその端末パケットのＭＡＣデスティネーションアドレスから、宛先リングノードＭＡＣアドレスをヘッダ変換表から検索するともに、その端末Ｈ，端末Ｆ，ノードＡの関係を記したその端末間接続に関するヘッダ変換表を完成させ、その端末パケットに、リングノード間転送用のＭＡＣヘッダ、ＭＡＣ，Ａ，Ｂを付け、（５）ＭＡＣ，Ａ，Ｂ，ＭＡＣ，Ｈ，Ｆ，ＩＰＨ，Ｆ、として１系リング（３２０）に送出する。その際、ノードＢ（３２３）は、宛先であるノードＡ（３２２）への最短経路を前もって知っているため、そのパケットを１系リングに送出する。その１系リングに上がったパケットは、そのパケットの宛先であるノードＡ（３２２）でドロップされ、そのドロップ点出口で、そのパケットから、端末Ｈ，端末Ｆ，ノードＢの関係を記したその端末間接続に関するヘッダ変換表を完成させてから、外側のＭＡＣヘッダが除去されて、端末Ｈに、（６）ＡＲＰ応答，ＭＡＣ，Ｈ，Ｆ，ＩＰＦＨ，Ｆとして、送出される。以後、端末Ｈと端末Ｆ間のこのリングを介してのパケット転送は、ノードＡとノードＢに作成した前記ヘッダ変換テーブルを用いて、行われる。
【００２５】
図１４は、従来技術であるＲＰＲにおける、各ノードのＭＡＣ変換テーブルが完成後の、その場合のユニキャストパケットの転送動作を示したものである。この図では、ノードＡ（３２２）に端末Ｅ（３３３）と端末Ｈ（３３０）が接続され、ノードＢ（３２３）に端末Ｆ（３３１）が接続され、ノードＣ（３２４）に端末Ｇ（３３２）が接続され、端末Ｈと端末Ｆ間、端末Ｅと端末Ｇ間でパケット転送が行われている様子を示している。
【００２６】
図１３では、各リング上に端末間でリングノードを介して転送されるパケットのＭＡＣヘッダが記されている。各端末は、ノードＡ，ノードＢ，ノードＣのヘッダ変換テーブルに示した、送信元端末ＭＡＣアドレス、送信先端末ＭＡＣアドレス、送信元ノードＭＡＣアドレス、送信先ノードＭＡＣアドレスの関係表を用いて、各ノードのリングに上がる際、ヘッダ変換を行って、パケット転送する。
【００２７】
次に、従来例のＭＡＣ動作するリングのノード装置を図１５に示す。図１５は、特願２０１２−２０６０１１（パケット転送法およびノード装置）に開示されているもので、パスまたは１フロー用のパケット伝送に用いられる例で、現用、予備のドロップアドレステーブルを持つ例である。
【００２８】
図１５において、６０９は現用ドロップアドレステーブル、６１０は予備ドロップアドレステーブルであり、６００は、０系リング伝送路、６０１は１系リング伝送路、６０２はＡＤＤ伝送路、６０３はＤＲＯＰ伝送路、６０４はＭＡＣＢＡ（Ｂは宛先ＭＡＣアドレス、Ａは送信元ＭＡＣアドレス）、６０５はＭＡＣＡＢ，６０６は、０系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）、６０７は、０系伝送路のパケットのヘッダ読み取り回路（ＢＵＦ付）、６０８は、パケット振り分け回路（ＢＵＦ付）である。以下に、動作を示す。
【００２９】
ＡＤＤ伝送路６０２からノードに入力したパケットＭＡＣＢＡ６０４は、パケット振り分け回路６０８で、そのパケットのソースアドレスが読み取られ、そのアドレスが現用のドロップアドレステーブル６０９に無ければ、そのテーブルにそのソースアドレスを書き込み、ある場合は、そのまま、そのパケットのソースアドレスＡの最下位ビット（この例では０）の示す０系リング伝送路６００に送出される。一方、リング上からこのノードに到着するパケットは、ヘッダ読み取り回路６０６または６０７で、そのパケットのデスティネーションアドレスが読み取られ、そのアドレスが最初に現用側のドロップアドレステーブル６０９に有るか検索し、有れば、そのパケットをドロップし、無ければ、予備のドロップアドレステーブル６１０を検索し、有れば、ドロップし、無ければ、そのパケットはそのまま、その出力リング伝送路にスルーして、送出される。
【００３０】
この例では、１系リング伝送路６０１から、ＭＡＣＡＢ６０５がノードに到着する例で、そのデスティネーションアドレスＡが現用ドロップアドレステーブル６０９にあるので、そのパケットは、ＤＲＯＰ伝送路６０３に送出される。このような動作で、予備のドロップアドレステーブル６１０が一定時間以上、検索において、ヒットすることが無い場合には、予備ドロップアドレステーブル６１０内のソースアドレスが古くなったものと判断し、そのテーブル内の全メモリをクリアするとともに、予備ドロップアドレステーブル６１０を現用ドロップアドレステーブルとし、これまで現用であったドロップアドレステーブル６０９を予備ドロップアドレステーブルに変更する。この例ではＭＡＣテーブルには、ドロップアドレスしかなく、動作が簡単化されている。
【００３１】
次に、従来の多段ツリー状リング網の一筆書き動作例を図１６に示す。この例は、特願２０１２−２０６０１１（パケット転送法およびノード装置）に開示されているもので、パスまたは１フローＭＡＣパケットを転送する小規模網の一筆書き多段リング・ツリー網の例である。この網には、サーバから最上位リングエッジまで、片経路設定パケットにより片経路が設定されている状態で、端末がサーバに接続する手順を示している。
【００３２】
図１６において、右側の最下位リングに収容されたサーバは、ＭＡＣアドレスＭＡＣＳＢ（ＳＢのＳはソースアドレスであることを示し、Ｂはそのソースアドレスである）を持ち、（１）’ＭＡＣ○Ｂ０（片経路設定パケット）（○はＭＡＣデスティネーションアドレスがオール０であることを示す）を送出し、最下位リングの入り口にあるドロップアドレステーブルに、ソースアドレスＢを残す。このソースアドレスは、０系リング、１系リング対応にある２つのドロップアドレステーブルに設定される。このパケットのＭＡＣソースアドレスの最下位ビットは０なので、０系リングに上がり、そのリング上に１周しても宛先がないので、（２）’ＭＡＣ○Ｂ０（片経路設定パケット）に、元のリングに上がったノードで多周回ビットが付与される。そのパケットである（３）’ＭＡＣ○Ｂ０多周回ビット付きは、上位リングに上がるノードで、多周回ビットが付いていることで、判断されて、（３）’ＭＡＣ○Ｂ０の多周回ビット除去後ドロップして、上位リングに上がる。上位リングでも、最下位リングと同様に動作して、図に示すように、最上位リングに上がる出口ノードで、（６）’ＭＡＣ○Ｂ０の多周回ビットを除去してドロップして、図の（７）’ＭＡＣ○Ｂ０に示すように、最上位リングに上がり、そのリング入り口にあるドロップアドレステーブルに、ソースアドレスを書き込んだ後、そのパケットは廃棄される。
【００３３】
一方、ＭＡＣソースアドレスＣを持つ端末ＭＡＣＳＣは、サーバＢ宛ての、（１）ＭＡＣＢＣ０発呼パケットを最下位リングに送出し、そのリングのドロップアドレステーブルにソースアドレスＣを残して、そのパケットのソースアドレスの最下位ビットの示す０系リングに上がる。この場合も、このパケットの宛先はリング上に無いので、１周して、元のＡＤＤノードに戻ったノードで多周回ビットが付与され、そのパケットは上位リングに上がるノードでドロップして、上位リングに上がる。これらの動作は、図中、（１）から（１０）に記されており、上記、サーバからのパケットと同様に動作するので、説明を省略する。（１０）において、上記説明した、サーバからの片経路設定パケットにより設定された経路に接続されるので、それ以後は、その経路により、サーバまで、到達し、サーバのサービスが行われる。
【先行技術文献】
【特許文献】
【００３４】
【特許文献１】特開２０００−１５１６１７号公報
【特許文献２】特開２００２−３３４１１４号公報
【特許文献３】特願２０１２−２０６０１１号公報
【非特許文献】
【００３５】
【非特許文献１】ＩＥＥＥ８０２．１７  ＲＰＲ（Ｒｅｓｉｌｉｅｎｔ  Ｐａｃｋｅｔ  Ｒｉｎｇ）
【発明の概要】
【発明が解決しようとする課題】
【００３６】
従来の１連のビット列記憶回路としての従来例特開２０００−１５１６１７は到着したパケットのＭＡＣアドレスを到着した順にテーブルに記憶する方法に比べて、記憶動作が簡単化されているが、それは到着したパケットの下位ＭＡＣアドレス１６ビットの示す第１テーブルのＭＡＣアドレスデータ記憶エリアにまだ全ＭＡＣアドレスビットが記憶されていない場合であり、既に違う全ＭＡＣアドレスビットビットが記憶されている場合には、そのアドレスのインデックスエリアに記憶先が記憶されている第２テーブルのアドレス位置を検索し、そこに到着したパケットの全ＭＡＣアドレスビットが記憶されていなければ、そのアドレスに到着パケットのＭＡＣアドレスを記憶する。
【００３７】
もし、そこに既に違う全ＭＡＣアドレスビットが記憶されている場合には、空きエリアを探してそこに、全ＭＡＣアドレスビットを記憶し、そのアドレスを前のインデックスエリアに記憶する。このように、次々と記憶エリアをたどらなければ、記憶も、記憶読み出しもできないため、到着パケットのＭＡＣアドレス処理に時間がかかる問題がある。また、記憶できるアドレス空間が狭い問題がある。
【００３８】
また、従来の１連のビット列記憶回路としての従来例特開２００２−３３４１１４は、ハッシュ関数により、ＭＡＣアドレスの検索が高速になるが、受信ＭＡＣアドレスのハッシュ値であるアドレスビットの示すアドレスの格納されているＭＡＣアドレスと受信ソースＭＡＣアドレスが一致しない場合には、エントリテーブルのＭＡＣアドレスを変更する必要があり、誤動作の可能性が出る。またアドレスビットを１８ビットにして、エントリテーブルを拡張することも可能であるが、その場合においても、エントリテーブルの格納データ領域が大きいため、エントリテーブルの持つアドレス空間を大きくできない問題がある。このため、従来のＭＡＣエントリ数は１６０００程度に限られ、ＬＡＮ，ＭＡＮへの適用はあるが、上位網には適用できない問題があった。また、ハッシュ値は、同じハッシュ値になる複数キーが存在するため、正確記憶にならない問題がある。
【００３９】
また、従来のリング技術としてのＩＥＥＥ８０２．１７  ＲＰＲ（Ｒｅｓｉｌｉｅｎｔ  Ｐａｃｋｅｔ  Ｒｉｎｇ）図１３、図１４は特殊のＲＰＲヘッダを用い、ＲＰＲヘッダにはＤＲＯＰノード番号が必要であり、その学習に時間がかかる。また、その変換テーブルＦＤＢ（Ｆｏｒｗａｒｄｉｎｇ  Ｄａｔａｂａｓｅ）を作成後も端末から受信したパケットはこのテーブルを見て、ＤＲＯＰ先ノードのＭＡＣアドレスを持つヘッダを付ける必要があり、変換に時間がかかる。
【００４０】
ＲＰＲは制御パケットをリングノード間で転送することにより、各ノードはリング上の他のノードの位置情報を持っており、ＤＲＯＰノードまでの最短経路が分かる。しかし、他リングと接続するためには、他リングＩＤをパケットに設定する必要があり、その学習に時間がかかる。それゆえにＲＰＲは基本的に単一２重リング以外への適用が難しいので、ＭＡＮ，ＬＡＮへの適用例はあるが、大規模網への適用例はない。
【００４１】
また、ＲＰＲはカプセル化したことで、リング上では、高速転送可能となったが、他リングに接続するためには、他リング入り口ノードで再度リングドロップノードを学習する必要があり、本質的に問題がある。
【００４２】
また、ＲＰＲはカプセル化しているため、パス接続のリングでもあるが、リング外から入力するパス構成のパケットはリング内ではさらにリングヘッダでカプセル化しなければリング上を転送できない問題があった。また、メールアドレスのドメイン名またはＷｅｂアドレスのドメイン名により目的の宛先にパケットを転送できない問題があった。
【００４３】
また、リングの従来技術である特願２０１２−２０６０１１の図１５，図１６に示した従来のＭＡＣ動作リングは、ノード装置が簡単化され、高速動作が可能であるが、ＭＡＣアドレス４８ビットを収容するには、ＲＡＭ，ＳＲＡＭ，ＣＡＭのようなメモリは使用できないため、コストが高くなる欠点があった。そのため、ＭＡＣアドレステーブルを使用するしかなく、そのため、多数のＭＡＣアドレスを収容できない問題があった。また、メールアドレスのドメイン名またはＷｅｂアドレスのドメイン名により目的の宛先にパケットを転送できない問題があった。
【課題を解決するための手段】
【００４４】
本発明は、上記従来技術の問題点を鑑みて成されたもので、その目的とする所は、アドレス空間が広くかつ正確記憶可能であり、さらにポート番号記憶も可能な１連のビット列記憶回路を提供するところにある。また、それを用いたリング網およびツリー状リング網を提供するところにある。
【００４５】
本発明（１）によれば、
文字列である１連のビット列を記憶する１連のビット列記憶回路を用いたシステムにおいて、このシステムは、一つの親の１連のビット列記憶回路と、複数の子の１連のビット列記憶回路を持ち、
親の１連のビット列記憶回路および子の１連のビット列記憶回路は、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリを用いた、第１から第ＮまでのＮ個のメモリ構成であり、
１連のビット列を親の１連のビット列記憶回路に記憶する方法は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列のＮメモリのアドレスビット列分のビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、その１連のビット列記憶回路を読んだ場合、その１連のビット列記憶回路の全メモリの内、少なくとも１つのメモリの出力が０である場合には、その親の１連のビット列記憶回路の前記指定アドレスで指定したＮ個のメモリのアドレス位置にそれぞれデータ１を書き込むとともに、前記出力が０であったメモリを付加情報書き込み可能メモリとする旨と、その１連のビット列のＮメモリのアドレス分のビット列を書き込み指定ビット列であるとする旨をその１連のビット列が得る方法であり、
一方、その親の１連のビット列記憶回路の全メモリの出力が全て１である場合には、その１連のビット列の前記採取したＮメモリのアドレス分のビット列は書き込み不可であると判断し、その１連のビット列から採取するＮメモリのアドレス分のビット列を変更して、その変更したビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、その親の１連のビット列記憶回路を読んだ場合、その１連のビット列記憶回路の全メモリの内、少なくとも１つの出力が０である場合には、その１連のビット列記憶回路の前記指定アドレスで指定したＮ個のメモリのアドレス位置にそれぞれデータ１を書き込むとともに、前記出力が０であったメモリを付加情報書き込み可能メモリとする旨と、その１連のビット列のＮメモリのアドレス分のビット列を書き込み指定ビット列であるとする旨をその１連のビット列が得る方法であり、
以下、同様に、記憶する１連のビット列から採取するＮメモリのアドレスビット分のビット列を変更して記憶することにより、１連のビット列を記憶するとともに、その時の付加情報可能メモリとＮメモリのアドレスビット分の書き込み指定ビット列をその１連のビット列が得る方法であり、
付加情報記憶可能メモリとＮメモリのアドレスビット分の書き込み指定ビット列を得て、親の１連のビット列記憶回路を退去したその１連のビット列が、複数ある子の１連のビット列記憶回路の中の目的の子の１連のビット列記憶回路にその１連のビット列を記憶する方法は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列の書き込み指定ビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、指定したＮ個のメモリのアドレス位置にそれぞれ１を書き込むこと、
を特徴とする複数の子の１連のビット列記憶回路と一つの親の１連のビット列記憶回路を持つシステムを提供する。
【００４６】
好ましくは、本発明（２）においては、上記本発明（１）において、複数ある子の１連のビット列記憶回路の中の目的の子の１連のビット列記憶回路にその１連のビット列を記憶する方法は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列の書き込み指定ビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、指定したＮ個のメモリのアドレス位置にそれぞれデータ１を書き込むとともに、付加情報記憶可能メモリの前記指定アドレス位置に、前記記憶データ１とは異なるポート番号等の付加情報を書き込む方法であることを特徴とする複数の子の１連のビット列記憶回路と一つの親の１連のビット列記憶回路を持つシステムを提供する。
【００４７】
また、好ましくは、本発明（３）においては、上記本発明（１、２）において、親の１連のビット列記憶回路に記憶するための１連のビット列から採取したＮメモリのアドレスビット充てのビット列が記憶不可の場合に、１連のビット列から採取するＮメモリのアドレスビット充てのビット列は、１連のビットの最後尾の１文字分のビット列を１連のビット列の先頭に置いたビット列の上からＮメモリのアドレスビット充てのビット列を採取したビット列であることを特徴とする複数の子の１連のビット列記憶回路と一つの親の１連のビット列記憶回路を持つシステムを提供する。
【００４８】
また、好ましくは、本発明（４）においては、上記本発明（１、２）において、親の１連のビット列記憶回路に記憶するための１連のビット列から採取したＮメモリのアドレスビット充てのビット列が記憶不可の場合に、１連のビット列から採取するＮメモリのアドレスビット充てのビット列は、前記Ｎメモリの第１メモリから第Ｎメモリの順に各メモリに対応する文字列の中の文字列の順序を変更したＮメモリのアドレスビット充てのビット列を採取したビット列であることを特徴とする複数の子の１連のビット列記憶回路と一つの親の１連のビット列記憶回路を持つシステムを提供する。
【００４９】
また、好ましくは、本発明（５）においては、上記本発明（１、２）において、親の１連のビット列記憶回路に記憶するための１連のビット列から採取したＮメモリのアドレスビット充てのビット列が記憶不可の場合に、１連のビット列から採取するＮメモリのアドレスビット充てのビット列は、前記Ｎメモリの第Ｎメモリに対応する最後の文字から上位文字方法に向かって、順次、それより下位の１連のビット列の文字に変更したＮメモリのアドレスビット充ての文字列のビット列を採取したビット列であることを特徴とする複数の子の１連のビット列記憶回路と一つの親の１連のビット列記憶回路を持つシステムを提供する。
【００５０】
また、好ましくは、本発明（６）においては、上記本発明（１から５）において、子の１連のビット列記憶回路に、目的とする１連のビット列と付加情報が書き込まれているか確認する方法は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列の書き込み指定ビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、指定したＮ個のメモリの全メモリの出力が１である場合に、目的とする１連のビット列が記録されていると判断し、付加情報記憶可能メモリの前記指定アドレス位置から読み出されるポート番号等の付加情報を得、一方、前記全メモリの出力の内、一つでも０がある場合には、目的とする１連のビット列が記録されていないと判断する方法であることを特徴とする複数の子の１連のビット列記憶回路と一つの親の１連のビット列記憶回路を持つシステムにおける子の１連のビット列記憶回路に目的の１連のビット列が記憶されているか確認する方法を提供する。
【００５１】
また、好ましくは、本発明（７）においては、上記本発明（１から６）において、親の１連のビット列記憶回路は、ツリー状リング網の最上位リングの親ノードに置き、子の１連のビット列記憶回路は、ツリー状リング網の各リングノードに置いたことを特徴とする複数の子の１連のビット列記憶回路と一つの親の１連のビット列記憶回路を持つシステムを提供する。
【００５２】
また、好ましくは、本発明（８）においては、上記本発明（１から６）において、親の１連のビット列記憶回路は、リング網の親ノードに置き、子の１連のビット列記憶回路は、リング網の各リングノードに置いたことを特徴とする複数の子の１連のビット列記憶回路と一つの親の１連のビット列記憶回路を持つシステムを提供する。
【００５３】
また、好ましくは、本発明（９）においては、上記本発明（１から８）において、１連のビット列は、メールサーバのドメイン名またはＷｅｂサーバのドメイン名の各文字をビット列に変換したビット列であることを特徴とする。
【００５４】
また、好ましくは、本発明（１０）においては、上記本発明（１から８）において、１連のビット列は、人名の各文字をビット列に変換したビット列であることを特徴とする。
【００５５】
また、好ましくは、本発明（１１）においては、上記本発明（１から８）において、１連のビット列は、ファイル名の各文字をビット列に変換したビット列であることを特徴とする。
【発明の効果】
【００５６】
以上、説明したように、本発明の１連のビット列記憶回路およびそれを用いたツリー状リング網は、メールアドレスのドメイン名またはＷｅｂアドレスのドメイン名のような長い可変ビット長の名前の文字列が、親の１連のビット列記憶回路のＮ個のメモリに既に分割アドレスで記憶されている名前の文字列とＮ個のメモリの全てのメモリで同じになる場合には、少なくとも１メモリで異なる名前の文字列に変更するので、その文字列は、このツリー状リング網で唯一の文字列になり、そのため、ドメイン名のビット列の記録において、ドメイン名の全体を記憶する必要がなく、記録データは１ビットのみで良いため、多数のドメイン名を正確に記憶できる利点がある。また、ポート番号等の付加情報も記憶できる利点がある。
【００５７】
また、メールアドレスのドメイン名またはＷｅｂアドレスのドメイン名で、そのメールサーバまたはＷｅｂサーバにパケットを転送することができる。また、本発明のメールサーバのドメイン名またはＷｅｂサーバのドメイン名でパケットを転送するツリー状リング網を用いれば、従来のルータおよびＤＮＳが不要になる効果がある。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１実施例の１連のビット列記憶回路およびドロップアドレスメモリを持つツリー状リング網の動作を説明するための図である。
【図２】本発明の第１実施例の親の１連のビット列記憶回路への１連のビット列記憶前の読み出し動作を説明するための図である。
【図３】本発明の第１実施例の親の１連のビット列記憶回路への１連のビット列記憶動作を説明するための図である。
【図４】本発明の第１実施例の親の１連のビット列記憶回路からの読み出しおよび    記憶動作の補助説明を行うための図である。
【図５】本発明の第１実施例の親の１連のビット列記憶回路からの読み出しおよび記憶動作の補助説明を行うための図である。
【図６】本発明の第１実施例の親の１連のビット列記憶回路からの読み出しおよび記憶動作の補助説明を行うための図である。
【図７】本発明の第１実施例の子の１連のビット列記憶回路への１連のビット列記憶動作を説明するための図である。
【図８】本発明の第１実施例の子の１連のビット列記憶回路の１連のビット列記憶有無確認動作を説明するための図である。
【図９】本発明の第２実施例の１連のビット列記憶回路およびＭＡＣアドレステーブルを持つリング網の動作を説明するための図である。
【図１０】従来技術を説明するための図である。
【図１１】従来技術を説明するための図である。
【図１２】従来技術を説明するための図である。
【図１３】従来技術を説明するための図である。
【図１４】従来技術を説明するための図である。
【図１５】従来技術を説明するための図である。
【図１６】従来技術を説明するための図である。
【発明を実施するための形態】
【００５９】
本発明の第１実施例を図１から図８により説明する。この実施例は、ツリー状多段リング網の各リングノードに、パケットのソースアドレスを記憶するドロップアドレスメモリと、メールアドレスのドメイン名またはＷｅｂアドレスのドメイン名の各文字をビット列に変換したビット列である１連のビット列を記憶する子の１連のビット列記憶回路を持ち、最上位リングの親ノードにメールアドレスのドメイン名またはＷｅｂアドレスのドメイン名の各文字をビット列に変換したビット列である１連のビット列を記憶する親の１連のビット列記憶回路を持ち、最下位リングには、端末とメールサーバまたはＷｅｂサーバを接続した構成で、メールサーバまたはＷｅｂサーバは、メールサーバまたはＷｅｂサーバのドメイン名の各文字をビット列に変換したビット列である１連のビット列を、前記親ノードの親の１連のビット列記憶回路に記憶できた場合には、メールサーバまたはＷｅｂサーバから親ノードに到達するまでに通過したリングの入口のドロップアドレスメモリにそのパケットの持つソースアドレスとＡＤＤ伝送路ポート番号を設定したノードの子の１連のビット列記憶回路に、メールサーバまたはＷｅｂサーバのドメイン名の各文字をビット列に変換したビット列値である１連のビット列を記憶するとともに、ドロップアドレスメモリに設定されていたＡＤＤ伝送路ポート番号を、親の１連のビット列記憶回路に記憶した時得た付加情報記憶可能メモリ番号に対応する子の１連のビット列記憶回路のメモリに記憶する構成で、端末は、宛先のＷｅｂサーバまたは受信メールサーバにアクセスする場合には、そのＷｅｂサーバまたはメールサーバのドメイン名の各文字をビット列に変換したビット列である１連のビット列を持つパケットを送出し、その１連のビット列が、リング上の１連のビット列記憶回路にあるノードでドロップして、Ｗｅｂサーバまたはメールサーバに到達して、サービスを受ける網の例である。なお、メールサーバまたはＷｅｂサーバは、最下位リングに接続するのではなく、中間リングに接続する場合もある。
【００６０】
図１は、ツリー状リング網の動作を説明するための図、図２は、親ノードの親の１連のビット列記憶回路への１連のビット列記憶前の読み出し動作を説明するための図、図３は、親ノードの親の１連のビット列記憶回路への１連のビット列の記憶動作を説明するための図、図４、図５、図６は、親の１連のビット列記憶回路からの読み出しおよび記憶動作の補助説明を行うための図、図７は、各リングノードの子の１連のビット列記憶回路への１連のビット列とＡＤＤ伝送路のポート番号の記憶動作を説明するための図、図８は、各リングノードの子の１連のビット列記憶回路の１連のビット列とドロップ伝送路ポート番号の読み出し動作を説明するための図である。
【００６１】
図１において、２００は双方向２重リング、２０１から２１６、２２３は、リングノード、２１７から２２２は、上位リングに接続するリングノード、２２４は、ソースアドレスを記憶するドロップアドレスメモリ、２２５は、メールサーバまたはＷｅｂサーバのドメイン名の各文字をビット列に変換したビット列である１連のビット列を記憶する子の１連のビット列記憶回路、２３４は、ソースアドレスＡ，目的とするメールアドレスまたはＷｅｂアドレスのドメイン名Ｄを持つ端末Ａ，２３５は、ソースアドレスＢ，メールサーバのドメイン名ＤまたはＷｅｂサーバのドメイン名Ｄを持つサーバＤ、２３８、２４３は、端末Ａから送出されるパケット、２３９は、サーバＤから送出される初期設定パケット、２４１は、サーバＤから送出されるパケット、２４０は、端末ＡからサーバＤに到着したパケット、２４２は、サーバＤから端末Ａに到着したパケット、２４４は、端末Ｃ，２４５は、ポート番号１、２４６は、ポート番号２、２５０は、親の１連のビット列記憶回路を含む親ノードである。
【００６２】
また、図２において、１は、親の１連のビット列記憶回路、３は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ），ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ），ＣＡＭ（Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）等のメモリが用いられる１連のビット列である文字列ドメイン名記憶メモリ１、４は、文字列ドメイン名記憶メモリ２であり、６は１連のビット列であるドメイン名の各文字をビット列に変換したビット列の上から２ｍビットのビット列読み出しアドレス、７は、メモリ１のｍビットの部分アドレスビット列、８は、メモリ２のｍビットの部分アドレスビット列、９はメモリ１の読み出し出力、１０はメモリ２の読み出し出力である。
【００６３】
また、図３において、２０は１連のビット列であるドメイン名の各文字をビット列に変換したビット列であるビット列の上から記憶ビット長である２ｍビットのビット列書き込みアドレス、２１は書き込みデータ１で、２７は、メモリ１のｍビットの部分アドレスビット列、２８は、メモリ２のｍビットの部分アドレスビット列、他は図２と同様である。
【００６４】
また、図７において、４０は、子の１連のビット列記憶回路であり、４１は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ），ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ），ＣＡＭ（Ｃｏｎｔｅｎｔｓ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）等のメモリが用いられる１連のビット列である文字列ドメイン名記憶メモリ１、４２は、文字列ドメイン名記憶メモリ２、４６は１連のビット列であるドメイン名の各文字をビット列に変換したビット列であるビット列の上から２ｍビットのビット列書き込みアドレス、４７は、メモリ１のｍビットの部分アドレスビット列、４８は、メモリ２のｍビットの部分アドレスビット列、４９は、書き込みデータ１、５０は書き込みデータポート番号である。
また、図８において、５１は１連のビット列であるドメイン名の各文字をビット列に変換したビット列であるビット列の上から２ｍビットのビット列読み出しアドレス、５２は、メモリ１の読み出し出力（１）、５３は、メモリ２の読み出し出力（１）、５４は読み出しデータポート番号であり、他は図７と同様である。
【００６５】
以下に、動作を説明する。サーバＤ（２３５）は、２３９の初期設定パケットＰ，ＳＢ，Ｎ，Ｄ（Ｐ、ＳＢは、ソースアドレスがＢでデスティネーションアドレスがＮ，Ｄで、登録ビット列であるメールサーバまたはＷｅｂサーバのドメイン名の各文字をビット列に変換したビット列である１連のビット列の名前がドメイン名Ｄであることを示す）を最上位リングの親ノード２５０まで、途中の通過リング入口のノードのドロップアドレスメモリ２２４に（Ｂ１）から（Ｂ３）のソースアドレスとＡＤＤ伝送路ポート番号を残して上がり、親ノードに到達する。
【００６６】
親ノードでは、以下の動作を行う。
図２、図３に示すように、親の１連のビット列記憶回路は、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリを用いた、第１から第ＮまでのＮ個のメモリ構成であり、メールサーバまたはＷｅｂサーバのドメイン名の各文字をビット列に変換したビット列である１連のビット列を持つパケットが、その１連のビット列を親の１連のビット列記憶回路に記憶する動作は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列のＮメモリのアドレスビット列分のビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、その１連のビット列記憶回路を読んだ場合、その１連のビット列記憶回路の全メモリの内、少なくとも１つのメモリの出力が０である場合には、その親の１連のビット列記憶回路の前記指定アドレスで指定したＮ個のメモリのアドレス位置にそれぞれデータ１を書き込むとともに、前記出力が０であったメモリを付加情報書き込み可能メモリとする旨と、その１連のビット列のＮメモリのアドレス分のビット列を書き込み指定ビット列であるとする旨をその１連のビット列を持つパケットが得る動作であり、
一方、その親の１連のビット列記憶回路の全メモリの出力が全て１である場合には、その１連のビット列の前記採取したＮメモリのアドレス分のビット列は書き込み不可であると判断し、その１連のビット列から採取するＮメモリのアドレス分のビット列を変更して、その変更したビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、その親の１連のビット列記憶回路を読んだ場合、その１連のビット列記憶回路の全メモリの内、少なくとも１つの出力が０である場合には、その１連のビット列記憶回路の前記指定アドレスで指定したＮ個のメモリのアドレス位置にそれぞれデータ１を書き込むとともに、前記出力が０であったメモリを付加情報書き込み可能メモリとする旨と、その１連のビット列のＮメモリのアドレス分のビット列を書き込み指定ビット列であるとする旨をその１連のビット列を持つパケットが得る動作であり、
以下、同様に、記憶する１連のビット列から採取するＮメモリのアドレスビット分のビット列を変更して記憶することにより、１連のビット列を記憶するとともに、その時の付加情報可能メモリとＮメモリのアドレスビット分の書き込み指定ビット列をその１連のビット列を持つパケットが得る動作である。
【００６７】
各リングノードの子の１連のビット列記憶回路は、図７に示すように、ＲＡＭ，ＳＲＡＭ，ＣＡＭ等のメモリを用いた、第１から第ＮまでのＮ個のメモリ構成であり、付加情報可能メモリとＮメモリのアドレスビット分の書き込み指定ビット列を得て、親ノードを退去したパケットは、そのパケットの持つソースアドレスをデスティネーションアドレスとして、各リング上のドロップアドレスメモリにそのパケットのデスティネーションアドレスのあるノードの子の１連のビット列記憶回路に、そのパケットの持つメールサーバのドメイン名またはＷＥＢサーバのドメイン名の各文字をビット列に変換したビット列である１連のビット列を記憶する方法は、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列の書き込み指定ビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、指定したＮ個のメモリのアドレス位置にそれぞれデータ１を書き込むとともに、付加情報記憶可能メモリの前記指定アドレス位置に、前記記憶データ１とは異なるポート番号等の付加情報を
書き込んだ後、そのノードを下位リングにドロップすることを繰り返して、そのパケットの発信元であるメールサーバまたはＷｅｂサーバに到達する動作を行う。
【００６８】
子の１連のビット列記憶回路２２５に、そのパケットの１連のビット列Ｄを書き込んだ様子を、図の２２５の（Ｄ１）から（Ｄ３）に示す。
【００６９】
次に、端末Ａ（２３４）からサーバＤ（２３５）に送出されるパケットの動作を示す。
端末Ａ（２３４）は、２３８のパケットＰ，Ｎ，Ｄ，ＳＡ（Ｐはパケット、ＳＡは、ソースアドレスがＡで、デスティネーションアドレスがＮ，Ｄで、目的とするメールアドレスまたはＷｅｂアドレスのドメイン名の各文字をビット列に変換したビット列である１連のビット列の名前がＤであることを示す）を最下位リングに上げ、図８に示すように、以下の動作を行う。
【００７０】
最下位リングに接続する送信端末が、目的とするメールサーバまたはＷｅｂサーバにアクセスする場合は、その相手メールアドレスのドメイン名またはＷＥＢアドレスのドメイン名の各文字をビット列に変換したビット列である１連のビット列の内のＮメモリのアドレスビット分の書き込み指定ビット列とその付加情報書き込み可能メモリ情報を持ち、その送信端末のソースアドレスを持つパケットを送出し、最下位リング入口のドロップアドレスメモリに、そのパケットの持つソースアドレスとＡＤＤ伝送路のポート番号を書き込んで、そのリングに上がり、
リング上のノードの子の１連のビット列記憶回路に、１連のビット列のビット数がＮメモリのアドレスビット数に足りない場合は、１連のビット列を繰り返し使用し、その１連のビット列の書き込み指定ビット列を採取し、そのビット列を第１メモリの上位アドレスビットから第Ｎメモリの順に順次当てはめた指定アドレスで、指定したＮ個のメモリの全メモリの出力が１である場合に、目的とする１連のビット列が記録されていると判断し、付加情報記憶可能メモリの前記指定アドレス位置から読み出されるポート番号のドロップ伝送路にドロップし、メールサーバまたはＷＥＢサーバに接続し、一方、前記全メモリの出力の内、一つでも０がある場合には、目的とする１連のビット列が記録されていないと判断し、そのノードをスルーする構成であり、
リング上に、そのパケットの持つ１連のビット列のある子の１連のビット列記憶回路があるノードが無く、そのリングにＡＤＤしたノードに戻った場合には、多周回ビットを付与し、上位リングに上がるノードでドロップして、上位リングの入口のドロップアドレスメモリにそのパケットの持つソースアドレスを書き込んで、そのリングに上がり、上記と同様な動作を行って、そのパケットの宛先であるメールサーバまたはＷｅｂサーバに到達した場合には、その応答パケットは、メールサーバまたはＷｅｂサーバのドメイン名の各文字をビット列に変換したビット列である１連のビット列をソースアドレスとし、または、メールサーバまたはＷｅｂサーバの持つソースアドレスをソースアドレスとし、端末から到着したパケットの持っていたソースアドレスをデスティネーションアドレスとしたパケットとして、前記、送信端末からメールサーバまたはＷｅｂサーバに到達する間にドロップアドレスメモリに設定した経路をたどって、リング上のドロップアドレスメモリにその応答パケットのデスティネーションアドレスのあるノードでドロップすることにより、送信端末に到達する動作を行う。
【００７１】
図中に、端末Ａ（２３４）からのサーバＤ（２３５）に到達するまでに、ドロップアドレスメモリ２２４に残した端末Ａ（２３４）のソースアドレスは、（Ａ１）、（Ａ２），（Ａ３）で示され、最上位リングに到達した後は、（Ｄ１），（Ｄ２），（Ｄ３）の経路情報でサーバＤ（２３５）に到達するとともに、途中のドロップアドレスメモリに（Ａ４），（Ａ５）を残し、（Ａ６）（２４０）としてサーバＤ（２３５）に到達する。サーバＤ（２３５）は、その応答パケット（２４１）Ｐ，ＤＡ，ＳＢ（ＤＡは宛先がソースアドレスＡの端末Ａで、ソースアドレスがＳＢでメールサーバまたはＷｅｂサーバのソースアドレスであることを示す）を送出し、そのパケットは、ドロップアドレスメモリに残されている（Ａ５），（Ａ４），（Ａ３），（Ａ２），（Ａ１）をたどって、途中のドロップアドレスメモリ２２４に、（Ｂ４），（Ｂ５）を残して、（Ｂ６）（２４２）として端末Ａ（２３４）に到達する。次に、端末Ａ（２３４）からに送出されるパケットは（２４３）Ｐ，ＤＢ，ＳＡ（デスティネーションアドレスがサーバＤのソースアドレスＢであり、ソースアドレスが端末ＡのソースアドレスＡである）である。
【００７２】
次に、図２、図３の動作の補足説明をする。図２は、ドメイン名のビット列の２ｍビットのビット列の読み出しアドレスで指定したビット列でＮメモリを読んだ場合に、そのアドレス位置にドメインデータが書き込まれているか調べる動作を示す図である。最初のビット列が、Ｎメモリに記録されていないすなわち、Ｎメモリのどれか一つのメモリの出力が０である場合には、そのアドレス位置にデータとしてデータ１を書き込むとともに、その書き込み可能ドメイン名のビット列と、前記出力が０であった付加情報記憶可能メモリ情報を得る。一方、Ｎメモリ全ての出力が１の場合には、そのアドレス位置に既に、記憶ドメイン名データが記憶されていると判断し、記憶するビット列を変えて同じことをする。その場合に、Ｎメモリのどれか一つのメモリの出力が０である場合には、そのアドレス位置にドメイン名は記憶されていないと判断し、データとしてデータ１を書き込むとともに、その書き込み可能ドメイン名のビット列と、前記出力が０であった付加情報記憶可能メモリ情報を得る。以下同様な動作を行って、この網で使用するメールサーバまたはＷｅｂサーバの全てのドメイン名について、同じことをする。上記付加情報可能メモリ情報は、子の１連のビット列記憶回路に、ポート番号等の情報を書き込むメモリ番号の情報であるが、メモリにドメイン名全体を記憶するならば、その記憶したメモリにポート番号も付加することができる。
【００７３】
しかし、子の１連のビット列記憶回路に付加情報およびドメイン名全体を記憶することは、そのメモリのアドレス空間を狭くするので、下位リングのみにすることが望ましい。上位リングでは、メモリのアドレス空間を大きくするために、メモリには、パケットのリングからのドロップのみを示すための、データ１のみを記憶し、付加情報は記憶させないことが望ましい。２つのメモリの出力を異ならせることは、ソースアドレスのようなビット列では、不可能であるが、アドレスとして用いる名前を変えてもよいドメイン名の場合は可能である。
【００７４】
さらに、図２、図３の親の１連のビット列記憶回路からの読み出し、書き込み動作の補足説明を図４により行う。図４は、親の１連のビット列記憶回路の各メモリが、２文字ＡＢのみ使用可能でかつ、メモリのアドレスビット長が３文字の例である。図４において、６０は、親ノードへの到着パケット番号、６１は、親ノードの親の１連のビット列記憶回路への到着パケットの持つドメイン名例、６２は、親の１連のビット列記憶回路の読み出し回数または書き込み、６３は、読み出しアドレスまたは書き込みアドレス、６４はメモリ１の指定部分アドレス、６５は、メモリ２の指定部分アドレス、６６は、メモリ１の出力、６７は、メモリ２の出力、６８は、付加情報記憶可能メモリを示す。
【００７５】
以下動作を説明する。最初に、到着したパケットのドメイン名は、ＡＡＢＢＡＡであり、１回目の読み出し指定部分アドレスは、メモリ１に対してＡＡＢで、メモリ２に対してはＢＡＡで、その場合のメモリ１、メモリ２の出力は０なので、記憶可能と判断し、次の行の書き込みで、書き込み指定アドレスＡＡＢＢＡＡに対してメモリ１、メモリ２にデータ１を書き込む。付加情報記憶可能メモリは、前記読み出しメモリ出力が０であったメモリ１および２となる。付加情報は、親の１連のビット列記憶回路では記憶しないが、同じ構成の子の１連のビット列記憶回路で記憶するので、図４に参考として示してある。
【００７６】
次の到着パケットのドメイン名は、ＡＡＢＢＡＡであり、１回目の読み出し指定部分アドレスは、メモリ１に対してはＡＡＢで、メモリ２に対してはＢＡＡで、その場合のメモリ１、メモリ２の出力は共に１なので、記憶不可能と判断し、読み出し指定部分アドレスをＡＡＡＢＢＡに変更して読み出し動作を行う。２回目の読み出し指定部分アドレスは、メモリ１に対してはＡＡＡで、メモリ２に対してはＢＢＡで、その場合のメモリ１、メモリ２の出力は共に０なので、記憶可能と判断し、次の行の書き込みで、書き込み指定アドレスＡＡＡＢＢＡに対してメモリ１、メモリ２にデータ１を書き込む。付加情報可能メモリは、前記読み出しメモリ出力が０であったメモリ１および２となる。
【００７７】
以下、同様の動作が、到着したパケットのドメイン名の記憶に対して行われる。この方法は、読み出し指定部分アドレスが既に記憶されている場合には、次の読み出しアドレスは、ドメインの最後の文字を先頭文字として使い、他の文字は後方に１文字ずらす方法である。また、書き込み指定アドレスが以後このパケットのメールサーバまたはＷｅｂサーバのドメイン名に対するアドレスとして使用される。
【００７８】
次に、図２、図３の親の１連のビット列記憶回路からの読み出し、書き込み動作の第２の補足説明を図５により行う。図５は、親の１連のビット列記憶回路の各メモリが、２文字ＡＢのみ使用可能でかつ、メモリのアドレスビット長が３文字の例である。図５において、７０は、親ノードへの到着パケット番号、７１は、親ノードの親の１連のビット列記憶回路への到着パケットの持つドメイン名例、７２は、親の１連のビット列記憶回路の読み出し回数または書き込み、７３は、読み出しアドレスまたは書き込みアドレス、７４はメモリ１の指定部分アドレス、７５は、メモリ２の指定部分アドレス、７６は、メモリ１の出力、７７は、メモリ２の出力、７８は、付加情報記憶可能メモリを示す。
【００７９】
以下動作を説明する。最初に、到着したパケットのドメイン名は、ＡＡＢＢＡＡであり、１回目の読み出し指定部分アドレスは、メモリ１に対してＡＡＢで、メモリ２に対してはＢＡＡで、その場合のメモリ１、メモリ２の出力は０なので、記憶可能と判断し、次の行の書き込みで、書き込み指定アドレスＡＡＢＢＡＡに対してメモリ１、メモリ２にデータ１を書き込む。付加情報記憶可能メモリは、前記読み出しメモリ出力が０であったメモリ１および２となる。
【００８０】
次の到着パケットのドメイン名も、ＡＡＢＢＡＡであり、１回目の読み出し部分アドレスは、メモリ１に対してはＡＡＢで、メモリ２に対してはＢＡＡで、その場合のメモリ１、メモリ２の出力は共に１なので、記憶不可能と判断し、２回目の読み出しを行う。その読み出し部分アドレスは、メモリ１に対してはＡＡＢで、メモリ２に対してはＡＢＡで、その場合のメモリ１の出力は１、メモリ２の出力０なので、記憶可能と判断し、次の行の書き込みで、書き込みアドレスＡＡＢＡＢＡに対して、メモリ１、メモリ２にデータ１を書き込む。付加情報記憶可能メモリは、前記読み出しメモリ出力が０であったメモリ２となる。
【００８１】
以下、同様の動作が、到着したパケットのドメイン名の記憶に対して行われる。この方法は、読み出し部分アドレスが既に記憶されている場合には、次の読み出し部分アドレスは、第２メモリに対するドメインの文字列の順序を変えた文字列に変更する方法である。
【００８２】
次に、図２、図３の親の１連のビット列記憶回路からの読み出し、書き込み動作の第３の補足説明を図６により行う。図６は、親の１連のビット列記憶回路からの読み出し、書き込み動作をフロー図で示したものである。以下に動作を説明する。まず、親ノードに到着したパケットのドメイン名の文字列を上から２メモリのアドレスに充てるＮ文字を選択する（１００）。次にＭ＝０，Ｋ＝０として（１０１）、そのＮ文字のビット列でアドレス指定したＮ（２）個のメモリの出力は全て１か判断する（１０２）。全て１の場合には、Ｍ＝Ｍ＋１として（１０３）、Ｎ＋Ｍはドメイン名の文字列の長さか判断する（１０４）。Ｎ＋Ｍの長さの場合には、Ｋ＝Ｋ＋１，Ｍ＝１として（１０５）、１０６に移る。
【００８３】
一方、Ｎ＋Ｍの長さでない場合には、直接１０６に移る。１０６において、選択するドメイン名の文字列の上からＮ文字の内、上からＮーｋ番目から上からＮ番目の文字を元のドメイン名のＮーｋ＋Ｍ番目からＮ＋Ｍ番目の文字に変換し、１０２に戻る。１０２において、メモリの出力が全て１ではない場合には、そのＮ文字のビット列でアドレス指定したＮ個のメモリにそれぞれデータ１を書き込み、そのＮ個の文字列を受信パケットに挿入して、そのパケットを親ノードから退去し（１０７）、１００に戻る。この方法は、Ｎ文字の選択文字で指定されるアドレス位置に、データが記憶されている場合には、ドメイン名の内、Ｎ文字の最後の文字から順次採取する文字を変更する方法の例である。
【００８４】
以上述べた、第１実施例のソースアドレス、デスティネーションアドレスとしては、ＩＰアドレス、ＭＡＣアドレス、固定電話番号アドレス、携帯電話番号アドレスを用いることができる。なお、固定電話番号アドレスおよび携帯電話番号アドレスの場合には、従来の固定電話番号または携帯電話番号の０から９の数字を４ビットの２進数に変換したものを用いるため、１６進数の１０から１５は未使用となり、新たなソースアドレスを定義できる。尚、固定電話番号アドレスを用いたツリー状リング網は特願２０１２−２７０６９６に開示されている。
【００８５】
また、第１実施例で示した。メールサーバまたはＷｅｂサーバの文字列ドメイン名のビット列の１連のビット列の代わりに、ＩＰアドレス、ＭＡＣアドレス、固定電話番号アドレス、携帯電話番号アドレス、人名の文字列をビット列に変換したビット列、ファイル名の文字列をビット列に変換したビット列を用いることもできる。その場合には、親ノードに到達するのに用いた実施例１で示した固定電話番号アドレスを記憶するドロップアドレスメモリの代わりに、ＭＡＣアドレステーブルを使用する。なお、１連のビット列として、ＩＰアドレス、ＭＡＣアドレスを用いる場合には、下位アドレスのみを２度連続して使用することも可能である。
【００８６】
次に、本発明の第２実施例を図９により説明する。図９において、９０，９１，９２はリングノード、９３は０系リング伝送路、９４は１系リング伝送路、９５は親ノード、９６は親の１連のビット列記憶回路、８１は子の１連のビット列記憶回路、８２はＭＡＣアドレステーブル、８３はＬ２スイッチ、８４はＭＡＣアドレステーブル、８５は端末、８７はサーバ、８８はポート番号１、８９はポート番号２である。
【００８７】
この実施例は、リング網の各リングノード９０，９１，９２に、パケットのＭＡＣアドレスを記憶するＭＡＣアドレステーブル８２と、ファイル名の各文字をビット列に変換したビット列である１連のビット列を記憶する子の１連のビット列記憶回路８１を持ち、リングの親ノード９５にファイル名の各文字をビット列に変換したビット列である１連のビット列を記憶する親の１連のビット列記憶回路９６を持ち、最下位リングには、サーバ８７と、ＭＡＣアドレステーブル８４を持つＬ２スイッチ８３を介して、端末８５を接続した構成で、サーバ８７は、サーバの持つファイル名の各文字をビット列に変換したビット列である１連のビット列を、前記親ノード９５の親の１連のビット列記憶回路９６に記憶できた場合には、サーバ８７から親ノード９５に到達するまでに通過したリングの入口ノード９１のＭＡＣアドレステーブル８２にそのパケットの持つＭＡＣソースアドレスを設定したノードの子の１連のビット列記憶回路８１に、ファイル名の各文字をビット列に変換したビット列である１連のビット列を記憶するとともに、ポート番号も記憶する構成で、端末Ａ８５は、サーバ８７にアクセスする場合には、リングに上がったノード９０のＭＡＣアドレステーブル８２にそのＭＡＣアドレスを記憶後、宛先であるファイル名の各文字をビット列に変換したビット列である１連のビット列を持つ子の１連のビット列記憶回路８１にあるノード９１でドロップして、サーバＥ８７に到達して、サービスを受ける網の例である。なお、サーバＥ８７からの応答は、端末ＡのＭＡＣアドレスがＭＡＣアドレステーブルにあるノード９０でドロップすることにより、端末Ａに到達する。親の１連のビット列記憶回路９６および子の１連のビット列記憶回路８１への１連のビット列の記憶および読み出しは、実施例１と同じなので、説明を省略する。
【００８８】
以上述べた、第２実施例で示した。ファイル名の各文字をビット列に変換したビット列である１連のビット列の代わりに、ＩＰアドレス、固定電話番号アドレス、携帯電話番号アドレス、人名の文字列をビット列に変換したビット列を用いることもできる。
【符号の説明】
【００８９】
１  親の１連のビット列記憶回路
３  １連のビット列である文字列ドメイン名記憶メモリ１
４  文字列ドメイン名記憶メモリ２
６  １連のビット列であるドメイン名の各文字をビット列に変換したビット列の上から２ｍビットのビット列読み出しアドレス
７  メモリ１のｍビットの部分アドレスビット列
８  メモリ２のｍビットの部分アドレスビット列
９  メモリ１の読み出し出力
１０  メモリ２の読み出し出力
２０  １連のビット列であるドメイン名の各文字をビット列に変換したビット列であるビット列の上から記憶ビット長である２ｍビットのビット列書き込みアドレス
２１  書き込みデータ１
２７  メモリ１のｍビットの部分アドレスビット列
２８  メモリ２のｍビットの部分アドレスビット列
４０  子の１連のビット列記憶回路
４１  １連のビット列である文字列ドメイン名記憶メモリ１
４２  文字列ドメイン名記憶メモリ２
４６  １連のビット列であるドメイン名の各文字をビット列に変換したビット列であるビット列の上から２ｍビットのビット列書き込みアドレス
４７  メモリ１のｍビットの部分アドレスビット列
４８  メモリ２のｍビットの部分アドレスビット列
４９  書き込みデータ１
５０  書き込みデータポート番号
５１  １連のビット列であるドメイン名の各文字をビット列に変換したビット列であるビット列の上から２ｍビットのビット列読み出しアドレス
５２  メモリ１の読み出し出力（１）
５３  メモリ２の読み出し出力（１）
５４  読み出しデータポート番号
６０  親ノードへの到着パケット番号
６１  親ノードの親の１連のビット列記憶回路への到着パケットの持つドメイン名例
６２  親の１連のビット列記憶回路の読み出し回数または書き込み
６３  読み出しアドレスまたは書き込みアドレス
６４  メモリ１の指定部分アドレス
６５  メモリ２の指定部分アドレス
６６  メモリ１の出力
６７  メモリ２の出力
６８  付加情報記憶可能メモリ
７０  親ノードへの到着パケット番号
７１  親ノードの親の１連のビット列記憶回路への到着パケットの持つドメイン名例
７２  親の１連のビット列記憶回路の読み出し回数または書き込み
７３  読み出しアドレスまたは書き込みアドレス
７４  メモリ１の指定部分アドレス
７５  メモリ２の指定部分アドレス
７６  メモリ１の出力
７７  メモリ２の出力
７８  付加情報記憶可能メモリ
１００〜１０７  親の１連のビット列記憶回路からの読み出しおよび書き込み動作フロー番号
９０，９１，９２  リングノード
９３  ０系リング伝送路
９４  １系リング伝送路
９５  親ノード
９６  親の１連のビット列記憶回路
８１  子の１連のビット列記憶回路
８２  ＭＡＣアドレステーブル
８３  Ｌ２スイッチ
８４  ＭＡＣアドレステーブル
８５  端末
８７  サーバ
８８  ポート番号１
８９  ポート番号２
２００  双方向２重リング
２０１〜２１６、２２３  リングノード
２１７〜２２２  上位リングに接続するリングノード
２２４  ソースアドレスを記憶するドロップアドレスメモリ
２２５  メールサーバまたはＷｅｂサーバのドメイン名の各文字をビット列に変換したビット列である１連のビット列を記憶する子の１連のビット列記憶回路
２３４  ソースアドレスＡ，目的とするメールアドレスまたはＷｅｂアドレスのドメイン名Ｄを持つ端末Ａ
２３５  ソースアドレスＢ，メールサーバのドメイン名ＤまたはＷｅｂサーバのドメイン名Ｄを持つサーバＤ
２３８、２４３  端末Ａから送出されるパケット
２３９  サーバＤから送出される初期設定パケット
２４１  サーバＤから送出されるパケット
２４０  端末ＡからサーバＤに到着したパケット
２４２  サーバＤから端末Ａに到着したパケット
２４４  端末Ｃ
２４５  ポート番号１
２４６  ポート番号２
２５０  親の１連のビット列記憶回路を含む親ノード
８００  行列アドレス
８０１  ＭＡＣアドレスデータエリアＭＡ（４８ビット）
８０２  インデックスエリアＩＡ
８２０  行列アドレス
８２１  ＭＡＣアドレスデータエリアＭＡ（４８ビット）
８２２  インデックスエリアＩＡ
９００  受信ＭＡＣアドレス
９０１  ＣＲＣ等のハッシュ関数
９０２  ハッシュ値であるエントリテーブル９０３のアドレス指定ビット（１０ビット）
９０３  エントリテーブル
９０４  登録ＭＡＣアドレス
９０５，９０６，９０７，９０８  比較器
９０９  比較用ＭＡＣアドレス
９１０  ＯＲ回路
９１１  一致検出信号
【図１】
2014155078.tif 000003
【図２】
2014155078.tif 000004
【図３】
2014155078.tif 000005
【図４】
2014155078.tif 000006
【図５】
2014155078.tif 000007
【図６】
2014155078.tif 000008
【図７】
2014155078.tif 000009
【図８】
2014155078.tif 000010
【図９】
2014155078.tif 000011
【図１０】
2014155078.tif 000012
【図１１】
2014155078.tif 000013
【図１２】
2014155078.tif 000014
【図１３】
2014155078.tif 000015
【図１４】
2014155078.tif 000016
【図１５】
2014155078.tif 000017
【図１６】
2014155078.tif 000018