(57)【要約】【課題】ＡＤ変換後のデジタル配列データを、センスアンプ回路を用いることなく、消費電力の増大、データレートの低下を抑止しつつ、後段の信号処理回路に伝送することが可能な固体撮像素子およびカメラシステムを提供する。【解決手段】画素信号読み出し部は、ＡＤ変換部によるデジタル信号を保持する保持部と、保持部に保持されたデジタルデータを伝送部に出力するためのバス配線と、を含み、伝送部は、規模で複数の上記バス配線を一つのグループとして共有し、グループ単位でデジタル信号を選択して伝送する。【選択図】図３
2014241458.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、
上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、
上記画素信号読み出し部は、
上記ＡＤ変換部によるデジタル信号を保持する保持部と、
上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、
上記伝送部は、
複数の上記バス配線を一つのグループとして共有する
固体撮像素子。
【請求項２】
上記画素信号読み出し部の各保持部は、
上記ＡＤ変換部の分解能分のビット数に相当する数のメモリを含み、
上記バス配線は、
全てのメモリに保持されたデジタル信号を上記伝送部に伝送する
請求項１記載の固体撮像素子。
【請求項３】
上記伝送部は、
上記グループ毎に対応して配置され、当該グループの複数のバス配線のデジタル信号を選択する複数の第１のセレクタと、
上記複数の第１のセレクタで選択された複数のデジタル信号を選択して上記デジタル信号処理部に出力する第２のセレクタと、を含む
請求項１記載の固体撮像素子。
【請求項４】
上記複数の第１のセレクタの出力をクロックに再同期させて上記第２のセレクタに出力する複数の再同期回路を含む
請求項３記載の固体撮像素子。
【請求項５】
上記各第１のセレクタおよび当該第１のセレクタに対応する上記再同期回路は、個別に駆動制御される
請求項４記載の固体撮像素子。
【請求項６】
上記画素信号読み出し部から出力され伝送されたデジタル信号を処理するデジタル信号処理部を有し、
上記伝送部は、
グループ単位でデジタル信号を選択して上記デジタル信号処理部に伝送する
請求項１記載の固体撮像素子。
【請求項７】
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
少なくとも上記画素アレイ部が配置され、
上記第２チップは、
少なくとも上記画素信号読み出し部および上記デジタル信号処理部が配置され、
上記第１チップと上記第２チップ間の配線は、
上記第１チップに形成されたビアを通して接続される
請求項６記載の固体撮像素子。
【請求項８】
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、
上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、
上記画素信号読み出し部は、
カラム毎に配置され、上記ＡＤ変換部によるデジタル信号を保持する複数の保持部を含み、
全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、
上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、
上記伝送部は、
上記サブグループ単位で複数の上記バス配線を共有する
固体撮像素子。
【請求項９】
上記画素信号読み出し部は、
各保持部が、上記ＡＤ変換部の分解能分のビット数に相当する数のメモリを含み、
各グループの各カラムの上記メモリのデータが選択信号に応じて対応する上記バス配線に転送し、
上記バス配線は、
各グループ内のカラム毎に全てのメモリに保持されたデジタル信号を上記伝送部に伝送する
請求項９記載の固体撮像素子。
【請求項１０】
上記伝送部は、
上記サブグループ毎に対応して配置され、当該サブグループの複数のバス配線のデジタル信号を選択する複数の第１のセレクタと、
上記複数の第１のセレクタで選択された複数のデジタル信号を選択して上記デジタル信号処理部に出力する第２のセレクタと、を含む
請求項８記載の固体撮像素子。
【請求項１１】
上記複数の第１のセレクタの出力をクロックに再同期させて上記第２のセレクタに出力する複数の再同期回路を含む
請求項１０記載の固体撮像素子。
【請求項１２】
上記各第１のセレクタおよび当該第１のセレクタに対応する上記再同期回路は、個別に駆動制御される
請求項１１記載の固体撮像素子。
【請求項１３】
上記各バス配線は、
対応するグループ内のいずれかのカラムの上記メモリの保持データで信号が確定した状態に保持される
請求項８記載の固体撮像素子。
【請求項１４】
上記デジタル信号処理部は、
上記メイングループ単位で、読み出されたデジタル信号を並べ替える並べ替え部を含む
請求項８記載の固体撮像素子。
【請求項１５】
上記画素信号読み出し部から出力され伝送されたデジタル信号を処理するデジタル信号処理部を有し、
上記伝送部は、
サブグループ単位でデジタル信号を選択して上記デジタル信号処理部に伝送する
請求項８記載の固体撮像素子。
【請求項１６】
第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
少なくとも上記画素アレイ部が配置され、
上記第２チップは、
少なくとも上記画素信号読み出し部および上記デジタル信号処理部が配置され、
上記第１チップと上記第２チップ間の配線は、
上記第１チップに形成されたビアを通して接続される
請求項１５記載の固体撮像素子。
【請求項１７】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、
上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、
上記画素信号読み出し部は、
上記ＡＤ変換部によるデジタル信号を保持する保持部と、
上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、
上記伝送部は、
複数の上記バス配線を一つのグループとして共有する
カメラシステム。
【請求項１８】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、
上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、
上記画素信号読み出し部は、
カラム毎に配置され、上記ＡＤ変換部によるデジタル信号を保持する複数の保持部を含み、
全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、
上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、
上記伝送部は、
上記サブグループ単位で複数の上記バス配線を共有する
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、ＣＭＯＳ(Complimentary Metal Oxide Semiconductor)イメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。
【背景技術】
【０００２】
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤ（Floating Diffusion)アンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
【０００３】
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。その最も進んだ形態のひとつが列（カラム）毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
【０００４】
すなわち、ＣＭＯＳイメージセンサにおいて画素信号を高速に読み出す手段として、２次元状に配置された画素の出力信号線を列毎に共有し、それ毎に読み出し回路を設け、かつ、同時に駆動することで大規模な並列処理を行う方法がある。
ここで、各列の読み出し回路でアナログ-デジタル（ＡＤ）変換まで行い、後段のデジタル信号処理回路に高速にデジタル信号を伝送するシステムにおいては、その大規模配列のデジタル出力信号を高速に伝送する手段が必要となる。
その一般的な手段として、スイッチを介して出力信号線を共有し、センスアンプ回路で読み出す方法がある。
この技術では、読み出したい出力のスイッチのみをオンし、それ以外をオフにする排他制御で信号を読み出すという方式で、スイッチを高速に順次制御して、各列のデータを順次読み出す。
この種の列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの具体的な構成例について説明する（たとえば特許文献１や非特許文献１参照）。
【０００５】
図１は、データ転送系にセンスアンプを用いた列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成例を示すブロック図である。
【０００６】
この固体撮像素子１０は、撮像部としての画素アレイ部１１、垂直走査回路１２、水平走査回路１３、タイミング制御回路１４、カラムＡＤＣ群１５、参照電圧発生回路１６、センスアンプ回路（Ｓ／Ａ）１７、およびデジタル信号処理回路１８を有する。
【０００７】
画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１Ａがマトリクス状（行列状）に配置されて構成される。
固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する垂直走査回路１２、列アドレスや列走査を制御する水平列走査回路１３が配置される。
【０００８】
カラムＡＤＣ群１５は、各カラムの出力信号線１９毎に配置されたＡＤ変換部１５−１、メモリ１５−２、およびスイッチ１５−３を含んで構成されている。
ＡＤ変換部１５−１は、参照電圧発生回路１６により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、単位画素１１Ａから信号線１９を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた比較器を含む。
さらに、ＡＤ変換部１５−１は、比較器の出力およびクロックを受けてアップダウンカウント（またはダウンカウント）を行いカウント値を保持する機能を有する非同期アップ／ダウンカウンタ（以下、カウンタという）を有する。
ＡＤ変換部１５−１のカウンタの出力はメモリ１５−２に保持され、メモリ１５−２の出力はスイッチ１５−３を介して対応するデータ転送線２０に接続されている。
データ転送線２０には、データ転送線２０に対応したセンスアンプ回路１７が接続され、センスアンプ回路１７の出力にデジタル信号処理回路１８が配置される。
【０００９】
ＡＤ変換部１５−１の保持回路としての機能を有するカウンタは、初期時にはたとえばアップカウント（またはダウンカウント）状態に有り、リセットカウントを行い、対応する比較器の出力が反転すると、アップカウント動作を停止し、カウント値が保持される。
このとき、カウンタの初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１Ａのリセット成分ΔＶを読み出している。
カウンタは、その後、ダウンカウント（またはアップカウント）状態となり、入射光量に対応したデータカウントを行い、対応する比較器の出力が反転すると、比較期間に応じたカウント値がメモリ１５−２に保持される。
メモリ１５−２に保持されたカウンタ値は、水平走査回路１３により走査され、デジタル信号として、データ転送線２０、センスアンプ回路１７を経てデジタル信号処理回路１８に入力される。
【００１０】
水平走査回路１３は、たとえばスタートパルスおよびマスタクロックが供給されることで活性化され、マスタクロックに応じた駆動クロックに同期して対応するスイッチ１５−３を駆動して、メモリ１５−２のラッチデータをデータ転送線２０に読み出させる。
【００１１】
このような構成を有する固体撮像素子１０においては、１水平単位期間（１Ｈ）内で以下の処理が行われる。
すなわち、１Ｈ内において、任意の行の単位画素１１Ａから信号線１９への１回目の読み出しをＰ相読み出しＰＲ、比較器における１回目の比較をＰ相比較ＰＣとする。そして、２回目の読み出しをＤ相読み出しＤＲ、比較器における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
【００１２】
これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路１４において行われる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−２７８１３５号公報
【非特許文献】
【００１４】
【非特許文献１】W. Yang等 (W. Yang et. Al., “An Integrated 800x600 CMOS Image System,” ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところで、半導体プロセスの微細加工技術の進歩に伴い、ＣＭＯＳトランジスタは、より小型化され、高速かつ低消費電力で動作させるべく電源電圧はより低電圧化されてきている。
【００１６】
しかし、オフリーク等の問題もあり、トランジスタの閾値電圧自体は下がっておらず、電源電圧が低くなるにつれて、センスアンプなどのアナログ回路の動作電圧マージンは少なくなってきている問題がある。
【００１７】
また、複雑なランダムアクセスを必要せず、順番どおりに順次アクセスするだけでよい場合、図２に示すような、各列のデジタル出力信号をシフトレジスタ２１で伝播する方法も考えられる。
しかし、これには全列の大多数のシフトレジスト用フリップフロップ回路（ＦＦ）１５−４に、高速なクロック信号を与えなければならず、非常に消費電流が大きくなってしまう問題がある。
【００１８】
本技術は、ＡＤ変換後のデジタル配列データを、センスアンプ回路を用いることなく、消費電力の増大、データレートの低下を抑止しつつ、後段の信号処理回路に伝送することが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１９】
本技術の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、上記画素信号読み出し部は、上記ＡＤ変換部によるデジタル信号を保持する保持部と、上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、上記伝送部は、複数の上記バス配線を一つのグループとして共有する。
【００２０】
また、本技術の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、上記画素信号読み出し部は、カラム毎に配置され、上記ＡＤ変換部によるデジタル信号を保持する複数の保持部を含み、全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、上記伝送部は、上記サブグループ単位で複数の上記バス配線を共有する。
【００２１】
本技術の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、上記画素信号読み出し部は、上記ＡＤ変換部によるデジタル信号を保持する保持部と、上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、上記伝送部は、複数の上記バス配線を一つのグループとして共有する。
【００２２】
本技術の第４の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、上記画素信号読み出し部は、カラム毎に配置され、上記ＡＤ変換部によるデジタル信号を保持する複数の保持部を含み、全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、上記伝送部は、上記サブグループ単位で複数の上記バス配線を共有する。
【発明の効果】
【００２３】
本技術によれば、ＡＤ変換後のデジタル配列データを、センスアンプ回路を用いることなく、消費電力の増大、データレートの低下を抑止しつつ、後段の信号処理回路に伝送することができる。
【図面の簡単な説明】
【００２４】
【図１】データ転送系にセンスアンプを用いた列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図２】データ転送系にセンスアンプの代わりにシフトレジスタを用いた列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図３】本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像素子）の第１の構成例を示す図である。
【図４】図３のＣＭＯＳイメージセンサ（固体撮像素子）における伝送回路の動作概要を示す図である。
【図５】本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像素子）の第２の構成例を示す図である。
【図６】図５のＣＭＯＳイメージセンサ（固体撮像素子）における伝送回路の動作概要を示す図である。
【図７】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の積層構造の一例を示す図である。
【図８】本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の積層される２つのチップの回路配置例を示す図である。
【図９】比較例として図１の回路を一つのチップに全て配置した回路配置例を示す図である。
【図１０】本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２５】
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の第１の構成例
２．固体撮像素子の第２の構成例
３．固体撮像素子の積層構造
４．カメラシステムの構成例
【００２６】
＜１．固体撮像素子の第１の構成例＞
図３は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像素子）の第１の構成例を示す図である。
【００２７】
このＣＭＯＳイメージセンサ（固体撮像素子）１００は、画素アレイ部１１０、垂直走査回路１２０、タイミング制御回路１３０、カラムＡＤＣ群１４０、参照電圧発生回路１５０、伝送回路１６０、およびデジタル信号処理回路１７０を有する。
垂直走査回路１２０、タイミング制御回路１３０、カラムＡＤＣ群１４０、参照電圧発生回路１５０、およびデジタル信号処理回路１７０により画素信号読み出し部が形成される。
【００２８】
画素アレイ部１１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む単位画素１１０Ａがマトリクス状（行列状）に配置されて構成される。
画素アレイ部１１０からは複数の画素単位で出力信号線ＬＳＧＮに画素信号ＶＳＬの読み出しが行われる。
ＣＭＯＳイメージセンサ１００においては、画素アレイ部１１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、内部クロックを生成するタイミング制御回路１３０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御するデジタル処理回路１７０が配置される。
【００２９】
カラムＡＤＣ群１４０は、各カラムの出力信号線ＬＳＧＮ毎に配置されたＡＤ変換部１４１（−０〜−Ｎ）、保持部としてのメモリ１４２（−０〜−Ｎ）、およびバス配線１４３（−０〜−Ｎ）を含んで構成されている。
カラム毎に配置されるメモリ１４２（−０〜−Ｎ）は、ＡＤ変換部１４１の分解能（８ビット〜１６ビット程度）のビット数に相当する数のメモリを含む。
そして、カラム毎に配置されたバス配線１４３は、分解能に応じた数の全てのメモリに保持されたデジタル信号を伝送回路１６０に伝送する。
【００３０】
ＡＤ変換部１４１は、上記したように、分解能が８ビット〜１６ビット程度のＡＤ変換機能をもって構成される。
ＡＤ変換部１４１は、参照電圧発生回路１５０により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと単位画素１１０Ａから信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた比較器を含む。
さらに、ＡＤ変換部１４１は、比較器の出力およびクロックを受けてアップダウンカウント（またはダウンカウント）を行いカウント値を保持する機能を有する非同期アップ／ダウンカウンタ（以下、カウンタという）を有する。
ＡＤ変換部１４１のカウンタの出力はメモリ１４２に保持され、分解能に応じた数の全てのメモリ１４２の出力はバス配線１４３（−０〜−Ｎ）を介して伝送回路１６０に伝送される。
【００３１】
ＡＤ変換部１４１のカウンタは、初期時にはたとえばアップカウント（またはダウンカウント）状態に有り、リセットカウントを行い、対応する比較器の出力が反転すると、アップカウント動作を停止し、カウント値が保持される。
このとき、カウンタの初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１０Ａのリセット成分ΔＶを読み出している。
カウンタは、その後、ダウンカウント（またはアップカウント）状態となり、入射光量に対応したデータカウントを行い、対応する比較器の出力が反転すると、比較期間に応じたカウント値がメモリ１４２に保持される。
メモリ１４２に保持されたカウンタ値は、バス配線１４３を介して伝送回路１６０に伝送される。
【００３２】
このような構成を有するＣＭＯＳイメージセンサ１００においては、１水平単位期間（１Ｈ）内で以下の処理が行われる。
すなわち、１Ｈ内において、任意の行の単位画素１１０Ａから信号線ＬＳＧＮへの１回目の読み出しをＰ相読み出しＰＲ、比較器における１回目の比較をＰ相比較ＰＣとする。そして、２回目の読み出しをＤ相読み出しＤＲ、比較器における比較をＤ相比較ＤＣ、Ｄ相の処理後の後処理をＤ相後処理ＤＡＰとして、各動作が連続的に行われる。
これらのＰ相読み出しＰＲ、Ｐ相比較ＰＣ、Ｄ相読み出しＤＲ、Ｄ相比較ＤＣ、およびＤ相後処理ＤＡＰのタイミング制御はタイミング制御回路１３０において行われる。
【００３３】
伝送回路１６０は、全体のカラムＮより小さい規模で複数のバス配線（カラム）１４３を一つのグループとして周期的に共有し、グループＧＲＰ単位でデジタル信号を選択してデジタル信号処理回路１７０に伝送する。
図３の例では、カラムＣＬＭ０のバス配線１４０−０とカラムＣＬＭ１のバス配線１４３−１をグループＧＲＰ０としている。
カラムＣＬＭ２のバス配線１４０−２とカラムＣＬＭ３のバス配線１４３−３をグループＧＲＰ１としている。
カラムＣＬＭ４のバス配線１４０−４とカラムＣＬＭ５のバス配線１４３−５をグループＧＲＰ２としている。
なお、図３の例では、２カラムを一つのグループとしているが、３またはそれ以上のカラムを一つのグループとすることも可能である。
【００３４】
伝送回路１６０は、グループＧＲＰ０毎に対応して配置され、選択信号Ｓ（−０，−１，・・・−Ｎ／２）に応じて、グループＧＲＰの複数のバス配線のデジタル信号を個別に独立して選択する複数の第１のセレクタ１６１（−０，−１，・・・−Ｎ／２）を有する。
伝送回路１６０は、選択信号ＳＡに応じて複数の第１のセレクタ１６１で選択された複数のデジタル信号を選択してデジタル信号処理回路に出力する第２のセレクタ１６２を有する。
さらに、伝送回路１６０は、各第１のセレクタ１６１（−０，−１，・・・−Ｎ／２）の出力をクロックＣＫ（−０，−１，・・・−Ｎ／２）に再同期させて第２のセレクタ１６２に出力する複数の再同期回路１６３（−０，−１，・・・−Ｎ／２）を含む。
再同期回路１６３は、フリップフロップＦＦにより構成されている。
【００３５】
なお、各第１のセレクタ１６１および第１のセレクタ１６１に対応する再同期回路１６３は、選択信号Ｓ（−０，−１，・・・−Ｎ／２）およびクロックＣＫ（−０，−１，・・・−Ｎ／２）により個別に駆動制御される。
【００３６】
以上のように、本実施形態に係るＣＭＯＳイメージセンサ１００は、センスアンプなどのアナログ信号処理回路は用いず、いわゆるＣＭＯＳロジック回路のみで構成されている。
各列（カラム）の出力をある程度の数の単位でグループＧＲＰとして第１のセレクタ１６１を介してまとめる。その第１のセレクタ１６１の出力を、同様にある程度の数の単位で、次段の第２のセレクタ１６２を介してまとめる。
このようにピラミッド状にセレクタをつみあげ最終的に１系統ないしデジタル信号処理回路１７０の信号処理系統の数まで信号線を集約する。
【００３７】
セットアップタイムマージンが不足する場合、第１のセレクタ１６１の出力部で適宜再同期用のフリップフロップ回路ＦＦにより構成される再同期回路１６３を挿入させる。
これにより、必要とされる読み出し速度に応じてセレクタの入力数と段数、および、再同期回路１６３を調整し、再同期回路１６３の数が最小限にする。
ここでセレクタ制御回路および再同期回路は、読み出したい列の出力がつながる系列の回路のみ駆動させればよい。
たとえば、クロックイネーブラーを多数用いて、クロックを分岐制御し、それを実現する。これにより、消費電力の増大化を抑える。
【００３８】
図４（Ａ）〜（Ｇ）は、図３のＣＭＯＳイメージセンサ（固体撮像素子）における伝送回路の動作概要を示す図である。
図４（Ａ）は第２のセレクタ１６２の選択信号ＳＡで選択するグループ出力を、図４（Ｂ）は第１のセレクタ１６１−０の選択信号Ｓ０を、図４（Ｃ）は第１のセレクタ１６１−０の出力部に配置された再同期回路１６３−０へのクロックＣＫ０を示している。
図４（Ｄ）は第１のセレクタ１６１−１の選択信号Ｓ１、図４（Ｅ）は第１のセレクタ１６１−１の出力部に配置された再同期回路１６３−１へのクロックＣＫ１を示している。
図４（Ｆ）は第１のセレクタ１６１−２の選択信号Ｓ２、図４（Ｇ）は第１のセレクタ１６１−２の出力部に配置された再同期回路１６３−２へのクロックＣＫ２を示している。
【００３９】
たとえば、カラム（列）ｎ〜カラム（列）ｎ＋ａまでのデータにアクセスする場合は、まず第１のセレクタ１６１の選択信号Ｓおよび再同期回路１６３のクロックをアクティブにする。選択信号Ｓを順次制御する。
ここで、ａは初段の第１のセレクタ１６１に入る入力数で、図３および図４はａ＝２とした例である。
次いで、カラム（列）ｎ＋ａ＋１〜カラム（列）ｎ＋２ａまでのデータにアクセスするときは、前の系統のクロックは停止し、アクセスする系統回路のクロックをアクティブにする。
【００４０】
後段のセレクタのクロックも同様に、データ処理を行っている期間のみ駆動させる。
また、初段の第１のセレクタ１６１の同時にアクティブにする数を増やすことで、データレートを落としてタイミングマージンをかせぐことも可能となる。換言すれば、データレート向上に目的で同時アクセス数を増やすという用途にも使える。
【００４１】
＜２．固体撮像素子の第２の構成例＞
図５は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像素子）の第２の構成例を示す図である。
【００４２】
図５のＣＭＯＳイメージセンサ１００Ａが異なる点は、カラムグループの形成とそれに対応する伝送回路１６０Ａの構成にある。
【００４３】
図３のＣＭＯＳイメージセンサ１００の回路では、各カラム（列）の読み出し回路から出力されるデジタルデータは、ＡＤ変換部１４１の分解能(８〜１６bit程度）分のビット数がある。
このため、各カラム（列）でそのビット数分の出力信号配線が必要となるが、各列の回路幅の制約（ＣＭＯＳイメージセンサでは主に画素のサイズによって決まる）から、それだけの数の配線を配置することが困難であるという物理的な問題が生じるおそれがある。
図５に、この問題を解決する回路が示されている。
なお、図５においては、図３と異なる回路部分が詳細に示されている。
【００４４】
図５のＣＭＯＳイメージセンサ１００Ａにおいては、全体のカラムより小さい規模で複数のカラムのメモリ（保持部）１４２を一つのグループＧＲＰとする。
各カラムにおいては、図３の場合と同様に、ＡＤ変換部１４１の分解能分のビット数に相当する数のメモリ１４２を含んで構成されている。
そして、ＣＭＯＳイメージセンサ１００Ａでは、グループＧＲＰを複数単位でまとめて複数のサブグループＳＧＲＰを形成し、複数のサブグループＳＧＲＰをまとめて少なくとも一つのメイングループＭＧＲＰを形成する。
【００４５】
図５の例では、４つのカラムのメモリ（保持部）１４２を一つのグループとしている。
具体的には、カラムＣＬＭ０〜ＣＬＭ３をグループＧＲＰ１０として、カラムＣＬＭ４〜ＣＬＭ７をグループＧＲＰ１１としている。
さらに、カラムＣＬＭ８〜ＣＬＭ１１をグループＧＲＰ１２とし、カラムＣＬＭ１２〜ＣＬＭ１５をグループＧＲＰ１３としている。
カラムＣＬＭ１６〜ＣＬＭ１９をグループＧＲＰ１４とし、カラムＣＬＭ２０〜ＣＬＭ２３をグループＧＲＰ１５とし、カラムＣＬＭ２４〜ＣＬＭ２７をグループＧＲＰ１６とし、カラムＣＬＭ２９〜ＣＬＭ３１をグループＧＲＰ１７としている。
【００４６】
図５の例では、４つのグループＧＲＰ１０〜ＧＲＰ１３により第１のサブグループＳＧＲＰ１０が形成され、４つのグループＧＲＰ１４〜ＧＲＰ１７により第２のサブグループＳＧＲＰ１１が形成されている。
そして、第１のサブグループＳＧＲＰ１０と第２のサブグループＳＧＲＰ１１によりメイングループＭＧＲＰ１０が形成されている。
図示していないが、他のカラムからなるメイングループＭＧＲＰ１１・・・もメイングループＧＲＰ１０と同様に構成される。
【００４７】
ＣＭＯＳイメージセンサ１００Ａにおいては、グループＧＲＰ１０〜ＧＲＰ１７毎に、各カラムの複数のメモリ１４２に保持されたデジタル信号を選択的に伝送回路１６０Ａに伝送するバス配線１４３−１０〜１７がそれぞれ配置されている。
バス配線１４３−１０〜１７は、各グループＧＲＰ１０〜ＧＲＰ１７内のカラム毎に全てのメモリ１４２に保持されたデジタル信号を伝送回路１６０Ａに伝送する。
伝送回路１６０Ａは、サブグループＳＧＲＰ１０，ＳＧＲＰ１１単位で複数のバス配線を周期的に共有し、サブグループ単位でデジタル信号を選択してデジタル信号処理回路１７０Ａに伝送する。
【００４８】
各グループＧＲＰ１０〜ＧＲＰ１７の各カラムＣＬＭ１０〜ＣＬＭ３１の複数のメモリ１４２は選択信号Ｓ０〜Ｓ３，Ｓ４〜Ｓ７でオンオフされるスイッチ１４４を介してバス配線１４３−１０〜１４３−１７に接続される。
第１のサブグループＳＧＲＰ１０においては、デジタル信号処理回路１７０Ａからの選択信号ＳがＦＦからなりクロックＣＫ１０に同期する同期回路１６４−１０でラッチされた選択信号Ｓ０〜Ｓ３が供給される。
第２のサブグループＳＧＲＰ１１においては、デジタル信号処理回路１７０Ａからの選択信号ＳがＦＦからなりクロックＣＫ１１に同期する同期回路１６４−１１でラッチされた選択信号Ｓ４〜Ｓ７が供給される。
【００４９】
第１のサブグループＳＧＲＰ１０では、選択信号Ｓ０によりグループＧＲＰ１０のカラムＣＬＭ０、グループＧＲＰ１１のカラムＣＬＭ４、グループＧＲＰ１２のカラムＣＬＭ８、グループＧＲＰ１３のカラムＣＬＭ１２のメモリスイッチ１４４が選択される。
そして、カラムＣＬＭ０のメモリ１４２のデータがバス配線１４３−１０に転送され、カラムＣＬＭ４のメモリ１４２のデータがバス配線１４３−１１に転送される。同様に、カラムＣＬＭ８のメモリ１４２のデータがバス配線１４３−１２に転送され、カラムＣＬＭ１２のメモリ１４２のデータがバス配線１４３−１３に転送される。
【００５０】
第１のサブグループＳＧＲＰ１０では、選択信号Ｓ１によりグループＧＲＰ１０のカラムＣＬＭ１、グループＧＲＰ１１のカラムＣＬＭ５、グループＧＲＰ１２のカラムＣＬＭ９、グループＧＲＰ１３のカラムＣＬＭ１３のメモリスイッチ１４４が選択される。
そして、カラムＣＬＭ１のメモリ１４２のデータがバス配線１４３−１０に転送され、カラムＣＬＭ５のメモリ１４２のデータがバス配線１４３−１１に転送される。同様に、カラムＣＬＭ９のメモリ１４２のデータがバス配線１４３−１２に転送され、カラムＣＬＭ１３のメモリ１４２のデータがバス配線１４３−１３に転送される。
【００５１】
第１のサブグループＳＧＲＰ１０では、選択信号Ｓ２によりグループＧＲＰ１０のカラムＣＬＭ２、グループＧＲＰ１１のカラムＣＬＭ６、グループＧＲＰ１２のカラムＣＬＭ１０、グループＧＲＰ１３のカラムＣＬＭ１４のメモリスイッチ１４４が選択される。
そして、カラムＣＬＭ２のメモリ１４２のデータがバス配線１４３−１０に転送され、カラムＣＬＭ６のメモリ１４２のデータがバス配線１４３−１１に転送される。同様に、カラムＣＬＭ１０のメモリ１４２のデータがバス配線１４３−１２に転送され、カラムＣＬＭ１４のメモリ１４２のデータがバス配線１４３−１３に転送される。
【００５２】
第１のサブグループＳＧＲＰ１０では、選択信号Ｓ３によりグループＧＲＰ１０のカラムＣＬＭ３、グループＧＲＰ１１のカラムＣＬＭ７、グループＧＲＰ１２のカラムＣＬＭ１１、グループＧＲＰ１３のカラムＣＬＭ１５のメモリスイッチ１４４が選択される。
そして、カラムＣＬＭ３のメモリ１４２のデータがバス配線１４３−１０に転送され、カラムＣＬＭ７のメモリ１４２のデータがバス配線１４３−１１に転送される。同様に、カラムＣＬＭ１１のメモリ１４２のデータがバス配線１４３−１２に転送され、カラムＣＬＭ１５のメモリ１４２のデータがバス配線１４３−１３に転送される。
【００５３】
第２のサブグループＳＧＲＰ１１では、選択信号Ｓ４によりグループＧＲＰ１４のカラムＣＬＭ１６、グループＧＲＰ１５のカラムＣＬＭ２０、グループＧＲＰ１６のカラムＣＬＭ２４、グループＧＲＰ１７のカラムＣＬＭ２８のメモリスイッチ１４４が選択される。
そして、カラムＣＬＭ１６のメモリ１４２のデータがバス配線１４３−１４に転送され、カラムＣＬＭ２０のメモリ１４２のデータがバス配線１４３−１５に転送される。同様に、カラムＣＬＭ２４のメモリ１４２のデータがバス配線１４３−１６に転送され、カラムＣＬＭ２８のメモリ１４２のデータがバス配線１４３−１７に転送される。
【００５４】
第２のサブグループＳＧＲＰ１１では、選択信号Ｓ５によりグループＧＲＰ１４のカラムＣＬＭ１７、グループＧＲＰ１５のカラムＣＬＭ２１、グループＧＲＰ１６のカラムＣＬＭ２５、グループＧＲＰ１７のカラムＣＬＭ２９のメモリスイッチ１４４が選択される。
そして、カラムＣＬＭ１７のメモリ１４２のデータがバス配線１４３−１４に転送され、カラムＣＬＭ２１のメモリ１４２のデータがバス配線１４３−１５に転送される。同様に、カラムＣＬＭ２５のメモリ１４２のデータがバス配線１４３−１６に転送され、カラムＣＬＭ２９のメモリ１４２のデータがバス配線１４３−１７に転送される。
【００５５】
第２のサブグループＳＧＲＰ１１では、選択信号Ｓ６によりグループＧＲＰ１４のカラムＣＬＭ１８、グループＧＲＰ１５のカラムＣＬＭ２２、グループＧＲＰ１６のカラムＣＬＭ２６、グループＧＲＰ１７のカラムＣＬＭ３０のメモリスイッチ１４４が選択される。
そして、カラムＣＬＭ１８のメモリ１４２のデータがバス配線１４３−１４に転送され、カラムＣＬＭ２２のメモリ１４２のデータがバス配線１４３−１５に転送される。同様に、カラムＣＬＭ２６のメモリ１４２のデータがバス配線１４３−１６に転送され、カラムＣＬＭ３０のメモリ１４２のデータがバス配線１４３−１７に転送される。
【００５６】
第２のサブグループＳＧＲＰ１１では、選択信号Ｓ７によりグループＧＲＰ１４のカラムＣＬＭ１９、グループＧＲＰ１５のカラムＣＬＭ２３、グループＧＲＰ１６のカラムＣＬＭ２７、グループＧＲＰ１７のカラムＣＬＭ３１のメモリスイッチ１４４が選択される。
そして、カラムＣＬＭ１９のメモリ１４２のデータがバス配線１４３−１４に転送され、カラムＣＬＭ２３のメモリ１４２のデータがバス配線１４３−１５に転送される。同様に、カラムＣＬＭ２７のメモリ１４２のデータがバス配線１４３−１６に転送され、カラムＣＬＭ３１のメモリ１４２のデータがバス配線１４３−１７に転送される。
【００５７】
伝送回路１６０Ａは、サブグループＳＧＲＰ１０、ＳＧＲＰ１１毎に対応して配置され、サブグループＳＧＲＰ１０、ＳＧＲＰ１１の複数のバス配線のデジタル信号を選択する複数の第１のセレクタ１６１−１０，１６０−１１を有する。
第１のセレクタ１６１−１０には、第１のサブグループＳＧＲＰ１０のバス配線１４３−１０〜１３が接続されている。
第２のセレクタ１６１−１１には、第２のサブグループＳＧＲＰ１１のバス配線１４３−１４〜１７が接続されている。
【００５８】
伝送回路１６０Ａは、複数の第１のセレクタ１６１−１０，１６１−１１で選択された複数のデジタル信号を選択してデジタル信号処理回路１７０Ａに出力する第２のセレクタ１６２Ａを有する。
そして、伝送回路１６０Ａは、複数の第１のセレクタ１６０−１０，１６１−１１の出力をクロックＣＫ１０に再同期させて第２のセレクタ１６２Ａに出力する複数の再同期回路を１６３−１０，１６３−１１を含む。
【００５９】
第１のセレクタ１６１−１０で選択されたデジタル信号は再同期回路１６３−１０で再同期処理され、第２のセレクタ１６２Ａの第１のバスＢＳ１０、第１のセレクタＳＬ１０を介してデジタル信号処理回路１７０Ａに伝送される。
第１のセレクタ１６１−１１で選択されたデジタル信号は再同期回路１６３−１１で再同期処理され、第２のセレクタ１６２Ａの第２のバスＢＳ１１、第２のセレクタＳＬ１１を介してデジタル信号処理回路１７０Ａに伝送される。
【００６０】
なお、各第１のセレクタ１６１および第１のセレクタ１６１に対応する再同期回路１６３は、選択信号ＳおよびクロックＣＫにより個別に駆動制御される。
【００６１】
また、ＣＭＯＳイメージセンサ１００Ａにおいては、各バス配線１４３−１０〜１７は、読み出しが完了した後も対応するグループＧＲＰ１０〜ＧＲＰ１７内のいずれかのカラムのメモリの保持データで信号が確定した状態に保持される。
これにより、各バス配線１４３−１０〜１７がフォローティングとなりハイインピーダンスＨｉＺになることを防止し、不定な情報の出力を防止している。
【００６２】
ＣＭＯＳイメージセンサ１００Ａのデジタル信号処理回路１７０Ａは、メイングループＭＧＲＰ単位で、読み出されたデジタル信号を並べ替える並べ替え部１７１を含んで構成される。
【００６３】
以上のように、図５のＣＭＯＳイメージセンサ１００Ａでは、各カラム（列）の出力信号出力するバス配線１４３を各ビットそれぞれ、スイッチ１４４を介して複数カラムで共有し、出力配線数を共有カラム（列）数分の１に減少させる。
【００６４】
図６は、図５のＣＭＯＳイメージセンサ（固体撮像素子）における伝送回路の動作概要を示す図である。
【００６５】
図５のＣＭＯＳイメージセンサ１００Ａは、上述したように、共有カラム（列）数を４、同時アクセス数８とした場合の例である。
アクセス列を制御するスキャン回路を、その出力バス配線１４３を共有するカラム（列）単位のグループＧＲＰで設け、その共有内の各カラムのデータを、順次アクセスする。
ここで共有する数は小規模であり負荷も小さいため、全カラム（列）で共有して読み出すときに用いたセンスアンプ回路は必要とせず、ロジック回路で直接信号出力は可能である。
また、先に述べたように、同時にアクセスする回路を増やすことでシステム全体のデータレートを落とさず、この共有配線部のデータレートを落とすことができるため、タイミングマージンの問題は解消可能である。
【００６６】
ここで、前述のとおり、複数カラムを同時にアクセスする場合は、最終的に集約されたデータの出力順は、カラム（列）の番号順とは異なるものとなる。
このため、カラム（列）番順に処理する必要がある場合は、後段のデジタル信号処理回路１７０でデータの並べ替えが必要となる。
並べ替えのために、「共有列数」x「同時アクセス数」のメモリが必要となる。
【００６７】
＜３．固体撮像素子の積層構造＞
図７は、本実施形態に係る固体撮像素子の積層構造の一例を示す図である。
【００６８】
図３に示すＣＭＯＳイメージセンサ（固体撮像素子）２００は、第１チップ（上チップ）２１０と第２チップ（下チップ）２２０の積層構造を有する。
積層される第１チップ２１０と第２チップ２２０は、第１チップ２１０に形成されたビア（ＴＣＶ）により電気的に接続される。
このＣＭＯＳイメージセンサ（固体撮像素子）２００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
【００６９】
図８は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の積層される２つのチップの回路配置例を示す図である。
図９は、比較例として図１の回路を一つのチップに全て配置した回路配置例を示す図である。
【００７０】
上下２チップの積層構造において、第１チップ２１０はアイレ状に複数の画素を含む画素アレイ部１１０および垂直（Ｖ）走査回路１２０が配置されたアナログチップ（センサチップ）で構成される。
第２チップ１２０は第１チップ２１０からＴＣＶ（Through Contact VIA）を介して転送されるアナログ信号をＡＤ変換するカラムＡＤＣ１４０よびデジタル信号処理回路（ロジック回路）１７０を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ２２０に形成されており、第１チップ２１０には、第２チップ２２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
第１チップ２１０と第２チップ２２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ２１０の信号配線領域を削減することができる。
第１チップ２１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ２２０の配線を用いて第１チップ２１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
【００７１】
このように図７および図８の積層型のＣＭＯＳイメージセンサ２００では、図９の比較例と異なり、カラムＡＤＣ群１４０（Ａ）の各カラム回路とデジタル信号処理回路１７０（Ａ）を隣接接続してもチップサイズに直接影響しないという利点がある。
【００７２】
以上説明したように、本実施形態によれば、センスアンプ等のアナログ回路を必要としない。そして、本実施形態によれば、ＣＭＯＳロジック回路のみで、低消費電力駆動、高速データレート対応、および、配線領域の物理的な制約の問題を解消しつつ、大規模なデジタル配列データ信号を後段のデジタル信号処理回路へ伝送可能とする。
また、積層型として構成した場合、カラムＡＤＣ群の各カラムとデジタル信号処理回路を隣接接続してもチップサイズに直接影響しないという利点がある。
【００７３】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００７４】
＜４．カメラシステムの構成例＞
図１０は、本技術の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００７５】
本カメラシステム３００は、図１０に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，２００が適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
【００７６】
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
【００７７】
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００７８】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００，２００を搭載することで、低消費電力で、高精度なカメラが実現できる。
【００７９】
なお、本技術は以下のような構成をとることができる。
（１）光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、
上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、
上記画素信号読み出し部は、
上記ＡＤ変換部によるデジタル信号を保持する保持部と、
上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、
上記伝送部は、
複数の上記バス配線を一つのグループとして共有する
固体撮像素子。
（２）上記画素信号読み出し部の各保持部は、
上記ＡＤ変換部の分解能分のビット数に相当する数のメモリを含み、
上記バス配線は、
全てのメモリに保持されたデジタル信号を上記伝送部に伝送する
上記（１）記載の固体撮像素子。
（３）上記伝送部は、
上記グループ毎に対応して配置され、当該グループの複数のバス配線のデジタル信号を選択する複数の第１のセレクタと、
上記複数の第１のセレクタで選択された複数のデジタル信号を選択して上記デジタル信号処理部に出力する第２のセレクタと、を含む
上記（１）または（２）記載の固体撮像素子。
（４）上記複数の第１のセレクタの出力をクロックに再同期させて上記第２のセレクタに出力する複数の再同期回路を含む
上記（３）記載の固体撮像素子。
（５）上記各第１のセレクタおよび当該第１のセレクタに対応する上記再同期回路は、個別に駆動制御される
上記（４）記載の固体撮像素子。
（６）上記画素信号読み出し部から出力され伝送されたデジタル信号を処理するデジタル信号処理部を有し、
上記伝送部は、
グループ単位でデジタル信号を選択して上記デジタル信号処理部に伝送する
上記（１）から（５）のいずれか一に記載の固体撮像素子。
（７）第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
少なくとも上記画素アレイ部が配置され、
上記第２チップは、
少なくとも上記画素信号読み出し部および上記デジタル信号処理部が配置され、
上記第１チップと上記第２チップ間の配線は、
上記第１チップに形成されたビアを通して接続される
上記（６）記載の固体撮像素子。
（８）光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、
上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を有し、
上記画素信号読み出し部は、
カラム毎に配置され、上記ＡＤ変換部によるデジタル信号を保持する複数の保持部を含み、
全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、
上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、
上記伝送部は、
上記サブグループ単位で複数の上記バス配線を共有する
固体撮像素子。
（９）上記画素信号読み出し部は、
各保持部が、上記ＡＤ変換部の分解能分のビット数に相当する数のメモリを含み、
各グループの各カラムの上記メモリのデータが選択信号に応じて対応する上記バス配線に転送し、
上記バス配線は、
各グループ内のカラム毎に全てのメモリに保持されたデジタル信号を上記伝送部に伝送する
上記（９）記載の固体撮像素子。
（１０）上記伝送部は、
上記サブグループ毎に対応して配置され、当該サブグループの複数のバス配線のデジタル信号を選択する複数の第１のセレクタと、
上記複数の第１のセレクタで選択された複数のデジタル信号を選択して上記デジタル信号処理部に出力する第２のセレクタと、を含む
上記（８）または（９）記載の固体撮像素子。
（１１）上記複数の第１のセレクタの出力をクロックに再同期させて上記第２のセレクタに出力する複数の再同期回路を含む
上記（１０）記載の固体撮像素子。
（１２）上記各第１のセレクタおよび当該第１のセレクタに対応する上記再同期回路は、個別に駆動制御される
上記（１１）記載の固体撮像素子。
（１３）上記各バス配線は、
対応するグループ内のいずれかのカラムの上記メモリの保持データで信号が確定した状態に保持される
上記（８）から（１２）のいずれか一に記載の固体撮像素子。
（１４）上記デジタル信号処理部は、
上記メイングループ単位で、読み出されたデジタル信号を並べ替える並べ替え部を含む
上記（８）から（１３）のいずれか一に記載の固体撮像素子。
（１５）上記画素信号読み出し部から出力され伝送されたデジタル信号を処理するデジタル信号処理部を有し、
上記伝送部は、
サブグループ単位でデジタル信号を選択して上記デジタル信号処理部に伝送する
上記（８）から（１４）のいずれか一に記載の固体撮像素子。
（１６）第１チップと、
第２チップと、を有し、
上記第１チップと上記第２チップは貼り合わされた積層構造を有し、
上記第１チップは、
少なくとも上記画素アレイ部が配置され、
上記第２チップは、
少なくとも上記画素信号読み出し部および上記デジタル信号処理部が配置され、
上記第１チップと上記第２チップ間の配線は、
上記第１チップに形成されたビアを通して接続される
上記（８）から（１５）のいずれか一に記載の固体撮像素子。
（１７）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、
上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、
上記画素信号読み出し部は、
上記ＡＤ変換部によるデジタル信号を保持する保持部と、
上記保持部に保持されたデジタルデータを上記伝送部に出力するためのバス配線と、を含み、
上記伝送部は、
複数の上記バス配線を一つのグループとして共有する
カメラシステム。
（１８）
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行い、カラム毎にアナログデジタル変換を行うカラムＡＤ変換部を含み、デジタル信号を出力する画素信号読み出し部と、
上記画素信号読み出し部から出力されたデジタル信号を伝送する伝送部と、を含み、
上記画素信号読み出し部は、
カラム毎に配置され、上記ＡＤ変換部によるデジタル信号を保持する複数の保持部を含み、
全体のカラムより小さい規模で複数の上記保持部を一つのグループとし、上記グループを複数単位でまとめて複数のサブグループを形成し、当該複数のサブグループをまとめて少なくとも一つのメイングループを形成し、
上記グループ毎に、各カラムの上記保持部に保持されたデジタル信号を選択的に上記伝送部に伝送するバス配線がそれぞれ配置され、
上記伝送部は、
上記サブグループ単位で複数の上記バス配線を共有する
カメラシステム。
【符号の説明】
【００８０】
１００・・・固体撮像装置（ＣＭＯＳイメージセンサ）、１１０・・・画素アレイ部、１１０・・・行選択回路、１３０・・・タイミング制御回路、１４０・・・ＡＤＣ群、１４１・・・ＡＤ変換部、１４２・・・メモリ（保持部）、１４３・・・バス配線、１５０・・・参照電圧発生回路、１６０・・・伝送回路、１６１・・・第１のセレクタ、１６２・・・第２のセレクタ、１６３・・・再同期回路、１７０・・・デジタル信号処理回路、２００・・・固体撮像素子、２１０・・・第１チップ（アナログチップ）、２２０・・・第２チップ（ロジックチップ、デジタルチップ）、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図６】
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