(57)【要約】【課題】酸化物半導体を活性層に用いた逆スタガ型チャネルエッチ構造ＴＦＴでは、ソース、ドレイン電極のエッチングの際に、半導体層がエッチングにさらされることになる。これに起因する半導体層の溶解や劣化が懸念され、製造プロセスにも工夫が必要となる。【解決手段】ソース電極１７、ドレイン電極１６をパターニングするエッチングに過酸化水素および有機酸を主成分とするエッチング液を使い、この液でエッチングすることができる材料をソース、ドレイン電極に採用することにより、チャネル層１２を形成する酸化物半導体層の溶解、劣化なくパターニングすることができ、逆スタガ型チャネルエッチ構造ＴＦＴを製造することができる。【選択図】図７
2014032998.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上にゲート電極を形成する工程と、
前記ゲート電極上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に酸化物半導体を主成分とするチャネル層を形成する工程と、
前記チャネル層を覆って金属膜を形成する工程と、
前記金属膜をウェットエッチングでパターニングし、前記チャネル層上にて間隙を有し互いに分離したソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極と、前記間隙に露出する前記チャネル層とを覆う保護膜を形成する工程と、を有する逆スタガ型チャネルエッチ構造の薄膜トランジスタの製造方法であって、
前記ウェットエッチングによるパターニングに、過酸化水素および有機酸を主成分とするエッチング液を使うこと、
を特徴とする薄膜トランジスタの製造方法。
【請求項２】
請求項１に記載の薄膜トランジスタの製造方法において、
前記ソース電極及びドレイン電極がモリブデン単層、あるいはモリブデン合金単層であること、を特徴とする薄膜トランジスタの製造方法。
【請求項３】
請求項１に記載の薄膜トランジスタの製造方法において、
前記ソース電極及びドレイン電極が、上層、主配線層及び下層からなる３層構造であり、前記上層はモリブデン又はモリブデン合金又は銅合金からなり、前記主配線層は銅又は銅合金からなり、前記下層はモリブデン又はモリブデン合金又は銅合金からなること、を特徴とする薄膜トランジスタの製造方法。
【請求項４】
請求項１に記載の薄膜トランジスタの製造方法において、
前記酸化物半導体は、インジウム、ガリウム、亜鉛及びスズのうち少なくとも１種類の金属元素を含む酸化物であること、を特徴とする薄膜トランジスタの製造方法。
【請求項５】
請求項１に記載の薄膜トランジスタの製造方法において、
前記ソース電極及びドレイン電極の側壁テーパ角は２０度以上７０度未満であること、
を特徴とする薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル部分に酸化物半導体を用いた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）の製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス基板を具備した液晶パネルは薄型テレビ、タブレット端末、スマートフォンなどの製品に用いられている。薄型テレビに代表される大型パネルのアプリケーションでは、三次元表示や動画質向上のための高駆動周波数化、４Ｋ解像度（４Ｋ２Ｋ）など画素数の増大、画面サイズ大型化といった要求がある。一方、タブレット端末やスマートフォンに代表される中小型パネルのアプリケーションでは、画素サイズの高精細化、回路内蔵技術による狭額縁化といったニーズが高まっている。これらの要求に応えるには、アクティブマトリクス基板においては、ＴＦＴ素子の高移動度化や高集積化、信号線の低抵抗化が必要となる。この点で、ＴＦＴのチャネルを従来、標準的であったアモルファスシリコンに代えて、酸化物半導体で形成することに関心が集まっている。特に最近は、キャリアの高移動度と特性均一性とを兼ね備えたデバイスとして、透明アモルファス酸化物半導体（Transparent Amorphous Oxide Semiconductors：ＴＡＯＳ）を用いたＴＦＴが注目されている。
【０００３】
ここで、ＴＦＴの代表的な構造として、チャネルエッチ（ＣＨＥ）型とチャネルエッチストッパ（ＣＥＳ）型とがある。図１５はＣＨＥ型ＴＦＴの模式的な垂直断面図であり、図１６はＣＥＳ型ＴＦＴの模式的な垂直断面図である。いずれのＴＦＴも逆スタガ型であり、ガラスなどの絶縁性基板５０上にゲート電極５２、ゲート絶縁膜５４、チャネル層５６が順番に形成され、その上に、ドレイン電極５８及びソース電極６０が通常、同一の金属薄膜（以下ＳＤメタルと称する）をパターニングして形成される。
【０００４】
図１５に示すＣＨＥ型ＴＦＴではＳＤメタルはチャネル層５６の表面を覆って積層され、そのエッチングでは、ソース−ドレイン間を分離する間隙にチャネル層５６が露出する。そのため、ＳＤメタルのエッチングの際に、チャネル層５６がエッチングされたり、良好な半導体物性をエッチングダメージにより失ったりしないようにする必要がある。
【０００５】
図１６に示すＣＥＳ型ＴＦＴではチャネル層５６の形成後、ＳＤメタルのパターニングの際におけるエッチング液の接触を避けるために、チャネル層５６を保護するストッパ層７０が成膜される。ストッパ層７０はフォトリソグラフィ技術によりパターニングされ、ドレイン電極５８及びソース電極６０とチャネル層５６との接触部分は除去されるが、ソース−ドレイン間に位置するチャネル上にはエッチングストッパ７２として残される。しかる後、ＳＤメタルが積層されパターニングされ、エッチングストッパ７２上にてＳＤメタルがエッチング除去されることにより互いに分離したドレイン電極５８とソース電極６０とが形成される。このトランジスタ構造を保護するために、その上に保護膜６２が形成される。例えば、液晶パネルでは、保護膜６２にコンタクトホール６４を形成し、保護膜６２に積層される透明な画素電極６６が当該コンタクトホール６４を介してソース電極６０に電気的に接続される。
【０００６】
ＣＨＥ型の製造プロセスでは、ストッパ層７０の形成及びパターニングが省略されるので、ＣＥＳ型よりプロセスの簡素化が可能であり製造コストを低減できる。そのため、酸化物半導体をチャネル層５６に用いたＣＨＥ型ＴＦＴの実現が望まれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２００４−１４０３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、ＣＨＥ型の製造プロセスを成立させるＳＤメタルの材料や膜構造と、エッチング液との組合せが難しいという課題があった。言い換えればエッチング加工形状が優れ、かつＴＡＯＳ層が溶解せず、かつ半導体物性も劣化しない、ＳＤメタルの材料、膜構造と、エッチング液との組合せが難しいという課題があった。
【０００９】
また酸化物半導体は還元性雰囲気に曝されると特性が劣化し得る。よって、酸化物半導体を用いたＣＨＥ型ＴＦＴでは、チャネル層５６に接する保護膜６２やゲート絶縁膜５４を酸化ケイ素等の酸化物絶縁体とすることが望ましい。ところが、酸化物絶縁体をＣＶＤ（Chemical Vapor Deposition）で成膜する際の雰囲気は酸化性雰囲気であるため、ドレイン電極５８、ソース電極６０の表面が銅（Ｃｕ）などの酸化しやすい金属からなると、保護膜６２の成膜時に酸化し、電気抵抗の増加や断線等の不良が生じるという問題があった。
【００１０】
ソース電極及びドレイン電極（以下、これら２つの電極を合わせてＳＤ電極と称する）の材料の候補としては、酸化しにくい金属単層か、Ｃｕなどの低抵抗な材料を別の金属材料で上下から挟んだ３層構造が挙げられる。ここで当該３層構造における下層はＣｕが半導体層に拡散するのを防ぐバリア層で、半導体層とのオーミックコンタクト性に優れていることが望ましい。また上層はＣｕの酸化を防ぐキャップ層である。この３層構造をパターニングする際に、例えば複数の段階に分けてエッチングすると、ＣＨＥ型の上述した製造プロセスの簡素化の利点が損なわれる。一方、当該３層構造を一度にエッチングすると、エッチングレートの相違などの影響で、いずれかの層がその他の層より大きく横方向に後退する場合がある。例えばキャップ層のみが深くサイドエッチされると、期待するＣｕ層の酸化防止の機能が損なわれる。また逆にキャップ層のエッチング速度が小さいと、エッチングで形成される積層構造の側面のテーパ角が大きくなって垂直に近くなったり、あるいは逆テーパになる。この結果、ＴＡＯＳ層上やＳＤ電極上に堆積される保護膜等の被覆性が損なわれたりするという問題があった。
【００１１】
本発明は上記問題点を解決するためになされたものであり、酸化物半導体をチャネル層に用いるＣＨＥ型ＴＦＴにおける電極及びチャネル層の好適な構造及びその製造方法、特にＳＤ配線（ＳＤメタル）のエッチング方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る薄膜トランジスタの製造方法は、絶縁性基板上にゲート電極を形成する工程と、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に酸化物半導体を主成分とするチャネル層を形成する工程と、前記チャネル層を覆って金属膜を形成する工程と、前記金属膜をウェットエッチングでパターニングし、前記チャネル層上にて間隙を有し互いに分離したソース電極及びドレイン電極を形成する工程と、前記ソース電極及びドレイン電極と、前記間隙に露出する前記チャネル層とを覆う保護膜を形成する工程と、を有する逆スタガ型チャネルエッチ構造の薄膜トランジスタの製造方法であって、前記ウェットエッチングによるパターニングに、過酸化水素および有機酸を主成分とするエッチング液を使う。
【００１３】
本発明に係る薄膜トランジスタの製造方法においては、前記ソース電極及びドレイン電極がモリブデン単層、あるいはモリブデン合金単層であることが好適である。
【００１４】
また本発明に係る薄膜トランジスタの製造方法においては、前記ソース電極及びドレイン電極が、上層、主配線層及び下層からなる３層構造であり、前記上層はモリブデン又はモリブデン合金又は銅合金からなり、前記主配線層は銅又は銅合金からなり、前記下層はモリブデン又はモリブデン合金又は銅合金からなることとすることができる。
【００１５】
また前記酸化物半導体は、インジウム、ガリウム、亜鉛及びスズのうち少なくとも１種類の金属元素を含む酸化物とすることができる。
【００１６】
また前記ソース電極及びドレイン電極の側壁テーパ角は２０度以上７０度未満であることとすることができる。
【発明の効果】
【００１７】
本発明によれば、酸化物半導体をチャネル層に用いるＣＨＥ型ＴＦＴの製造、特にウェットエッチングプロセスにおいて、酸化物半導体層の溶解や物性劣化がなく、かつソース、ドレイン層の良好な加工形状が得られ、さらに酸化物からなる保護層を成膜する際のソース電極及びドレイン電極の酸化を抑制できる。
【図面の簡単な説明】
【００１８】
【図１】本発明に関わるＣｕ配線用エッチング液に１０分間浸漬した後の、アモルファスＩｎＧａＺｎ複合酸化物膜のキャリア密度を示すグラフである。
【図２】本発明に関わるＣｕ配線用エッチング液に１０分間浸漬した前後における、アモルファスＩｎＧａＺｎ複合酸化物膜表面の相対的な各元素の存在割合の変化を示す模式図である。
【図３】本発明に関わるＣｕ配線用エッチング液を使った場合における、Ｃｕ膜、Ｍｏ膜、およびアモルファスＩｎＧａＺｎ複合酸化物膜のエッチングレートを示す説明図である。
【図４】本発明に関わるＭｏ配線用エッチング液を使った場合における、Ｍｏ膜、およびアモルファスＩｎＧａＺｎ複合酸化物膜のエッチングレートを示す説明図である。
【図５】本発明のウェットエッチングプロセスでＭｏ／Ｃｕ／ＣｕＭｎ合金３層膜をエッチングしたときの断面加工形状を示すＳＥＭ写真である。
【図６】本発明のウェットエッチングプロセスでＭｏ膜をエッチングしたときの断面加工形状を示すＳＥＭ写真である。
【図７】ＩＰＳ方式の液晶表示パネルの垂直断面の一部の模式図である。
【図８】第１フォトリソグラフィ工程を説明するためのアクティブマトリクス基板の垂直断面の一部の模式図、および概略のプロセスフロー図である。
【図９】第２フォトリソグラフィ工程を説明するためのアクティブマトリクス基板の垂直断面の一部の模式図、および概略のプロセスフロー図である。
【図１０】第３フォトリソグラフィ工程を説明するためのアクティブマトリクス基板の垂直断面の一部の模式図、および概略のプロセスフロー図である。
【図１１】第４フォトリソグラフィ工程を説明するためのアクティブマトリクス基板の垂直断面の一部の模式図、および概略のプロセスフロー図である。
【図１２】第５フォトリソグラフィ工程を説明するためのアクティブマトリクス基板の垂直断面の一部の模式図、および概略のプロセスフロー図である。
【図１３】ＳＤ配線にＭｏ／Ｃｕ／ＣｕＭｎ合金３層構造を採用したときの、ＣＨＥ型ＴＡＯＳ−ＴＦＴのＶｇ−Ｉｄ特性である。
【図１４】ＳＤ配線にＭｏ単層を採用したときの、ＣＨＥ型ＴＡＯＳ−ＴＦＴのＶｇ−Ｉｄ特性である。
【図１５】ＣＨＥ型ＴＦＴの模式的な垂直断面図である。
【図１６】ＣＥＳ型ＴＦＴの模式的な垂直断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態（以下実施形態という）であるＣＨＥ型ＴＦＴについて、図面に基づいて説明する。実施形態として液晶表示パネルに用いられるＴＦＴを説明する。
【００２０】
図１は、ソース、ドレイン層のウェットエッチング過程を模擬した実験結果である。過酸化水素および有機酸を主成分としてｐＨ＝３に調整した、本発明に関わるＣｕ配線用エッチング液に５分間浸漬する処理を行った後の、アモルファスＩｎＧａＺｎ複合酸化物膜のキャリア密度の変化を示している。未処理の場合および同様に当該処理を施した２枚の試料（サンプル１およびサンプル２）それぞれについて、２５０℃および３５０℃で１時間（１ｈ）アニールした後の値を示している。ここで、図１の各棒グラフ対において左側の棒グラフが２５０℃の場合の値を表し、右側の棒グラフが３５０℃の場合の値を表す。
【００２１】
良好なＴＦＴ特性を得るためには、酸化物半導体層の単膜物性としてキャリア密度が１０１６ｃｍ−３以下であるのが望ましい。図１に示す結果は、３５０℃で１ｈアニールすれば、いずれの試料も１０１６ｃｍ−３以下であり、ＴＡＯＳ膜を活性層にしてＴＦＴを形成する上で良好な特性の範囲内にある。すなわち、ＴＡＯＳ膜が本発明で用いるＳＤメタルエッチング液に触れてしまっても、当該アニールにより良好な半導体物性が維持されるので、チャネルエッチ型のデバイス構造を形成することができる。なお２５０℃で１ｈのアニールでは、いずれのサンプルもキャリア密度が１０１６ｃｍ−３以上であり、エッチングプロセスに関わらず半導体層としては不適である。
【００２２】
図２も図１と同様に、ソース、ドレイン層のウェットエッチング過程を模擬した実験結果である。図１と同仕様の、本発明に関わるＣｕ配線用エッチング液に１０分間浸漬した前後における、アモルファスＩｎＧａＺｎ複合酸化物（ａ−ＩＧＺＯ）膜表面の相対的な各元素の存在割合の変化を示している。
【００２３】
エッチング液浸漬後には、相対的にわずかに亜鉛（Ｚｎ）が減少してインジウム（Ｉｎ）が増加している。これはｐＨ＝３の条件でＺｎがわずかに選択溶解したことによるが、大きな存在割合の変化はない。
【００２４】
図３は、図１や図２と同仕様の、本発明に関わるＣｕ配線用エッチング液に浸漬したときにおける、Ｃｕ膜，モリブデン（Ｍｏ）膜，ａ−ＩＧＺＯ膜のエッチレートを示している。ＣｕやＭｏに対してａ−ＩＧＺＯのエッチレートは遅く十分なエッチング選択比が取れる。
【００２５】
図１〜図３の結果から、ＣＨＥ型ＴＡＯＳ−ＴＦＴを製造するプロセスにおいて、過酸化水素および有機酸を主成分とするエッチング液を採用して、ソース、ドレイン層をエッチングしても、酸化物半導体層はほとんどエッチングされず、かつ半導体物性の劣化もないことがわかる。
【００２６】
図４は、過酸化水素および有機酸を主成分としてｐＨ＝７に調整した、本発明に関わるＭｏ配線用エッチング液を使った場合における、Ｍｏ膜、およびアモルファスＩｎＧａＺｎ複合酸化物膜のエッチングレートを示している。Ｃｕのエッチング液の場合と同様に、Ｍｏ用の液においてもＭｏと比較してａ−ＩＧＺＯのエッチレートは遅く十分なエッチング選択比が取れる。また図示しないが、Ｃｕ用の液に関して図１や図２に示したのと同様の検討を、Ｍｏ用の液に関して確認した結果、キャリア密度や、表面化学組成に関しても、問題のない値であった。
【００２７】
図５は、Ｍｏ／Ｃｕ／ＣｕＭｎ３層構造を、図１の説明で記載したＣｕ配線用の液でエッチングしたときの断面加工形状を示すＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）写真である。Ｍｏ層、Ｃｕ層及びＣｕＭｎ層の膜厚はそれぞれ、８０，３００，６０ｎｍである。またＣｕＭｎ合金のＭｎ含有量は４ａｔ％（原子％）である。ジャストエッチ時間の１．５倍エッチングしている。良好なテーパ形状が得られており、エッチング残渣も確認されなかった。
【００２８】
図６は、Ｍｏ単層を図４の説明で記載したＭｏ配線用の液でエッチングしたときの断面加工形状を示すＳＥＭ写真である。Ｍｏ層の膜厚は１００ｎｍである。ジャストエッチ時間の１．５倍エッチングしている。良好なテーパ形状が得られており、エッチング残渣も確認されなかった。
【００２９】
図５、図６の結果から、エッチング加工自体に関しても問題がないことがわかる。
【００３０】
次に図１から図６で説明した本発明のエッチング液を使って、液晶ディスプレイ用ＴＦＴ基板を作製するプロセスに関して説明する。
【００３１】
図７はインプレインスイッチング（In Plane Switching：ＩＰＳ）方式の液晶表示パネルの垂直断面の一部を拡大して模式的に示した図である。液晶表示パネルはアクティブマトリクス方式であり、アクティブマトリクス基板３０とカラーフィルタ基板３１とを有し、対向配置されるそれら基板３０，３１の間隙に液晶３２が充填される。
【００３２】
アクティブマトリクス基板３０の液晶３２に向かう面に、各画素に対応してアクティブ素子が形成され、さらに液晶３２に面して配向膜２３が形成される。本実施形態では当該アクティブ素子としてＣＨＥ型の酸化物半導体ＴＦＴ３３が作られる。アクティブマトリクス基板３０は、透明基板１の液晶３２側の面にＴＦＴ３３、共通電極８及び画素電極２０やこれらへの配線などを形成される。ＴＦＴ３３はゲート電極６、ドレイン電極１６、ソース電極１７及びチャネル層１２などから構成される。図１に示すＴＦＴ３３は逆スタガ型であり、ゲート電極６の上にゲート絶縁膜１１を介してチャネル層１２が積層され、その上に積層する金属膜を用いてドレイン電極１６及びソース電極１７が形成される。画素電極２０は保護絶縁膜１８に形成されたスルーホール１９を介してソース電極１７に接続される。一方、ドレイン電極１６は映像信号線に接続される。走査信号線からゲート電極６に印加される電圧に応じてＴＦＴ３３がオンすると、画素電極２０は映像信号線から映像信号に応じた電圧を印加される。また、各画素領域に対応して透明電極材からなる共通電極８が配置され、共通電極８は共通信号線７を介して所定のコモン電位（基準電位）を印加される。画素電極２０と共通電極８とはそれらの間の電位差で液晶３２内に横方向の成分を有した電界を発生させ、液晶３２の配向方向を変化させて液晶３２を駆動することができる。
【００３３】
カラーフィルタ基板３１は透明基板２２の液晶３２側の面に、画素の境界に沿ってブラックマトリクス２４を形成され、また画素に対応する領域にカラーフィルタ２５を形成される。ブラックマトリクス２４及びカラーフィルタ２５を覆ってオーバーコート層２６が形成され、さらに液晶３２に面して配向膜２３が形成される。
【００３４】
アクティブマトリクス基板３０及びカラーフィルタ基板３１を構成する透明基板１，２２の外側面にはそれぞれ偏光フィルム２７が貼られる。
【００３５】
以降、アクティブマトリクス基板の製造方法について図８から図１２までを用いて順に説明しつつ、本発明に係るＣＨＥ型ＴＦＴの製造方法を説明する。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）はアクティブマトリクス基板の垂直断面のうちＴＦＴが形成される部分を拡大して模式的に示した図であり、アクティブマトリクス基板の製造工程を複数段階に分けて順に示している。具体的には、各図ともフォトレジストパタン形成後の薄膜のエッチング加工が終わりフォトレジストを除去した状態を示している。なお、それら断面は図７に示した部分に対応している。また、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）はそれぞれ図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）に対応した概略のプロセスフロー図である。
【００３６】
図８を用いて第１フォトリソグラフィ工程を説明する。まず、無アルカリガラス等の絶縁体からなる透明基板１上にインジウム錫酸化物（ＩＴＯ）からなる透明導電膜２をスパッタリングにより成膜する（ステップＳ１）。ここで、透明導電膜２は、インジウム亜鉛酸化物（ＩＺＯ）、インジウム錫亜鉛酸化物（ＩＴＺＯ）等であってもよい。透明導電膜２の膜厚は１０ｎｍ〜１５０ｎｍ程度が好適であり、約３０ｎｍが好適である。
【００３７】
続いて、下地層３、低抵抗層４、キャップ層５をこの順序でスパッタリングにより連続成膜し積層金属膜を形成する（ステップＳ２）。
【００３８】
下地層３は低抵抗層４の密着性を補うものであり、例えば９９％以上の純度を持つ純モリブデン（Ｍｏ）、Ｍｏを主成分とする合金、ＣｕＭｎ合金、ＣｕＴｉ合金等で形成される。また本実施例のように下地にＩＴＯが存在する場合には、下地層３は省略することもできる。本実施形態ではＣｕＭｎ合金で形成する。下地層３の膜厚は１０ｎｍ〜１００ｎｍ程度であり、本実施形態では６０ｎｍである。
【００３９】
低抵抗層４は銅、銅合金等の低抵抗率の金属からなる。本実施形態の低抵抗層４は９９．９９％純度（４Ｎ純度）の純Ｃｕからなる。低抵抗層４の膜厚は１００ｎｍ〜５００ｎｍ程度であり、設計上要求される配線シート抵抗に応じて決定される。
【００４０】
キャップ層５はＭｏあるいはＭｏを主成分とする合金からなる。本実施形態では、キャップ層５としてＭｏを採用する。キャップ層５の膜厚は３０ｎｍ〜１５０ｎｍ程度が好適であり、本実施形態では８０ｎｍとする。
【００４１】
次に、ハーフ露光マスクを用いてフォトレジストパタンを形成する（ステップＳ３）。フォトレジストはポジ型であり、現像により露光領域ＡＥ（バイナリ露光部）のフォトレジストは除去され、ハーフ露光領域ＡＨ（ハーフ露光部）のフォトレジストは非露光領域ＡＮより薄くなって残存する。具体的には、ゲート電極６、走査信号線（図示せず）、走査信号線端子（図示せず）、共通信号線７、共通信号線端子（図示せず）を構成する部分を非露光領域ＡＮとしてフォトレジストを厚く形成し、共通電極８を形成する部分をハーフ露光領域ＡＨとしてフォトレジストを薄く形成する。
【００４２】
この露光領域ＡＥに開口が形成されたフォトレジストパタンをマスクとして用いて、下地層３、低抵抗層４、キャップ層５を一括エッチングし（ステップＳ４）、続いて透明導電膜２をウェットエッチングする（ステップＳ５）。下地層３、低抵抗層４、キャップ層５の一括エッチング液は、Ｃｕを錯イオン化して溶解しやすくする成分を含む弱酸性の過酸化水素水溶液が好適である。このエッチングにおいて好適な角度で順テーパ断面形状を歩留りよく得ることができる。具体的には、キャップ層５が低抵抗層４より異常に速く横方向に後退したり、またその結果、低抵抗層４の側壁テーパ角が小さくなる、つまり側壁が横方向になだらかな傾斜となったりすることを防止でき、また逆にキャップ層５の側方への後退が低抵抗層４より小さい場合に生じる庇化を防止できる。透明導電膜２のエッチング液はシュウ酸水溶液が好適である。
【００４３】
次に、ハーフ露光領域ＡＨのフォトレジストをアッシングにより除去し（ステップＳ６）、フォトレジストパタンの開口をハーフ露光領域ＡＨにまで拡大させる。これをマスクとし、Ｃｕを錯イオン化して溶解しやすくする成分を含む弱酸性の過酸化水素水溶液を用いてエッチングして、ハーフ露光領域ＡＨの下地層３、低抵抗層４、キャップ層５を除去し（ステップＳ７）、しかる後、剥離液によりフォトレジストを剥離する（ステップＳ８）。
【００４４】
以上の工程により、ゲート電極６、走査信号線（図示せず）、走査信号線端子（図示せず）、共通信号線７、共通信号線端子（図示せず）、共通電極８等が形成される。
【００４５】
図９を用いて第１フォトリソグラフィ工程に続く第２フォトリソグラフィ工程を説明する。プラズマＣＶＤ法によりＮＨ３及びＳｉＨ４を原料ガスとする窒化ケイ素を堆積させてゲート絶縁膜下層９を成膜し、Ｎ２Ｏ及びＳｉＨ４を原料ガスとする酸化ケイ素を堆積させてゲート絶縁膜上層１０を成膜し、これら下層９と上層１０とからなる積層膜であるゲート絶縁膜１１を形成する（ステップＳ９）。
【００４６】
なお、ゲート絶縁膜１１を酸化ケイ素単層とすると、酸化ケイ素を堆積成膜する際にゲート電極６、走査信号線（図示せず）、走査信号線端子（図示せず）、共通信号線７、共通信号線端子（図示せず）が、Ｎ２Ｏに由来する酸化性のプラズマに曝される。この点、本実施形態では、キャップ層５がバリアとして作用することにより低抵抗層４の酸化を防ぐことができるので、ゲート絶縁膜１１を酸化ケイ素単層で形成することもできる。
【００４７】
続けて、チャネル層１２を形成する酸化物半導体層をスパッタリングにより成膜する（ステップＳ１０）。酸化物半導体層はインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、スズ（Ｓｎ）のうち少なくとも一種類の金属元素を含む酸化物であり、例えば、Ｉｎ、Ｇａ、Ｚｎの混合酸化物であってもよいし、Ｚｎ、Ｓｎの混合酸化物であってもよい。本実施形態では、酸化物半導体層をカチオン分率が１：１：１のＩｎＧａＺｎ非晶質混合酸化物で形成する。酸化物半導体層の膜厚は３０ｎｍ〜１５０ｎｍ程度とすることができ、本実施形態では５０ｎｍである。
【００４８】
次に、バイナリ露光マスクを用いてフォトレジストパタンを形成する（ステップＳ１１）。このフォトレジストパタンをマスクとして用いて、酸化物半導体層を選択的にエッチングし、ゲート電極６の上のゲート絶縁膜１１の表面にいわゆる島状パタンの酸化物半導体層からなるチャネル層１２を形成する（ステップＳ１２）。酸化物半導体層のエッチング液はシュウ酸水溶液が好適である。最後に剥離液によりフォトレジストを剥離する（ステップＳ１３）。
【００４９】
以上の工程により、ゲート絶縁膜１１及びチャネル層１２が形成される。
【００５０】
図１０を用いて第２フォトリソグラフィ工程に続く第３フォトリソグラフィ工程を説明する。ゲート絶縁膜１１及びチャネル層１２の表面に、下地層１３、低抵抗層１４、キャップ層１５をこの順序でスパッタリングにより連続成膜し積層金属膜を形成する（ステップＳ１４）。この積層金属膜によりドレイン電極１６やソース電極１７などが形成される。
【００５１】
下地層１３はドレイン電極１６やソース電極１７とチャネル層１２とのオーミックコンタクトを確保し、かつ低抵抗層１４の密着性を補うものであり、例えば９９％以上の純度を持つ純Ｍｏ、Ｍｏを主成分とする合金、ＣｕＭｎ合金、ＣｕＴｉ合金等である。本実施形態ではＣｕＭｎ合金で形成する。下地層１３の膜厚は１０ｎｍ〜１００ｎｍ程度であり、本実施形態では６０ｎｍである。
【００５２】
低抵抗層１４はＣｕ、あるいはＣｕ合金である。本実施形態の低抵抗層１４は４Ｎ純度の純Ｃｕからなる。低抵抗層１４の膜厚は１００ｎｍ〜５００ｎｍ程度であり、設計上要求される配線シート抵抗に応じて決定される。
【００５３】
キャップ層１５はＭｏあるいはＭｏ合金からなる。本実施形態ではＭｏを採用する。キャップ層１５の膜厚は３０ｎｍ〜１５０ｎｍ程度が好適であり、本実施形態では８０ｎｍである。
【００５４】
次に、バイナリ露光マスクを用いてフォトレジストパタンを形成し（ステップＳ１５）、下地層１３、低抵抗層１４、キャップ層１５を一括エッチングする（ステップＳ１６）。下地層１３、低抵抗層１４、キャップ層１５のエッチング液は、Ｃｕを錯イオン化して溶解しやすくする成分を含む弱酸性の過酸化水素水溶液が好適であり、酸化物半導体層をほとんど溶解することなく、その表面のキャリア密度を増大させるようなダメージを与えずにエッチングすることが可能である。ゲート電極６等を形成した上述の積層金属膜の場合と同様に、このエッチングにおいて好適な角度で順テーパ断面形状を歩留りよく得ることができる。最後に剥離液によりフォトレジストを剥離する（ステップＳ１７）。
【００５５】
以上の工程により、ドレイン電極１６、ソース電極１７、映像信号線（図示せず）、映像信号線端子（図示せず）等が形成される。
【００５６】
図１１を用いて第３フォトリソグラフィ工程に続く第４フォトリソグラフィ工程を説明する。まず、Ｎ２Ｏ及びＳｉＨ４を原料ガスとするプラズマＣＶＤ法により酸化ケイ素からなる保護絶縁膜１８（保護膜）を成膜する（ステップＳ１８）。このとき、上述の第３フォトリソグラフィ工程にて積層金属膜で形成されたドレイン電極１６、ソース電極１７等は、Ｎ２Ｏに由来する酸化性のプラズマに曝される。キャップ層１５はこの酸化性雰囲気に対するバリアとして機能する耐酸化性を有する材料で形成され、低抵抗層１４の酸化を防ぐ。
【００５７】
次に、バイナリ露光マスクを用いてフォトレジストパタンを形成する（ステップＳ１９）。これをエッチングマスクとして用いてＳＦ６やＣＦ４等のフッ素系のガスでドライエッチングすることにより、ソース電極１７上、及び映像信号線端子（図示せず）上等の保護絶縁膜１８にスルーホール１９を形成し、同時に走査信号線端子（図示せず）上の保護絶縁膜１８及びゲート絶縁膜１１にもスルーホール（図示せず）を形成する（ステップＳ２０）。最後にアッシングと剥離液とを併用してフォトレジストを剥離する（ステップＳ２１）。
【００５８】
以上の工程により、保護絶縁膜１８とスルーホール１９とが形成される。
【００５９】
図１２を用いて第４フォトリソグラフィ工程に続く第５フォトリソグラフィ工程を説明する。ＩＴＯからなる透明導電膜をスパッタリングにより成膜する（ステップＳ２２）。透明導電膜はＩＺＯやＩＴＺＯ等で形成してもよい。透明導電膜は１０ｎｍ〜１５０ｎｍ程度の膜厚に形成され、約５０ｎｍが好適である。
【００６０】
次に、バイナリ露光マスクを用いてフォトレジストパタンを形成し（ステップＳ２３）、これをエッチングマスクとして透明導電膜をエッチング加工する（ステップＳ２４）。透明導電膜のエッチング液はシュウ酸水溶液が好適である。最後に剥離液によりフォトレジストを剥離する（ステップＳ２５）。
【００６１】
以上の工程により、ソース電極１７にスルーホール１９を介して電気的に接続される画素電極２０や、走査信号線端子（図示せず）、共通信号線端子（図示せず）、映像信号線端子（図示せず）等が形成される。
【００６２】
上述した第１〜第５フォトリソグラフィ工程を経て図１に示した液晶表示パネルのアクティブマトリクス基板が完成する。
【００６３】
次に上述の方法で製造したチャネルエッチ型ＴＡＯＳ−ＴＦＴの特性について、図面を基に説明する。
【００６４】
図１３は、本発明の製造方法で形成したチャネルエッチ型ＴＦＴのＶｇ−Ｉｄ特性である。図１３において横軸がゲート電圧Ｖｇ、縦軸がドレイン電流Ｉｄである。ＳＤ配線材料はＭｏ／Ｃｕ／ＣｕＭｎ３層構造で、Ｍｏ層、Ｃｕ層及びＣｕＭｎ層の膜厚はそれぞれ、８０，３００，６０ｎｍである。ＴＦＴのチャネル幅Ｗ＝５０μｍ、チャネル長Ｌ＝８μｍである。図１３はＳＤ間の電圧Ｖｄ＝１０Ｖおよび０．１Ｖに関してＶｇ−Ｉｄ特性を示している。各特性値について、移動度μ＝７．０ｃｍ２／Ｖｓ、しきい電圧Ｖｔｈ＝３．０Ｖ、Ｓ値Ｓ＝０．７Ｖ／ｄｅｃである。ＳＤエッチングの際のＴＡＯＳ膜の劣化がなく、またパッシベーション膜ＳｉＯ２のＣＶＤの際におけるＳＤメタルの酸化がなく、良好なＴＦＴ特性が得られた。
【００６５】
次に図１３にてＶｇ−Ｉｄ特性を示したＴＦＴについての信頼性評価結果を説明する。Ｖｇ＝±２０Ｖ，Ｖｄ＝０Ｖ，９０℃、２０００秒の条件で、ストレスを負荷した直後のＶｔｈシフトΔＶｔｈは、ポジティブバイアス（＋２０Ｖ）、ネガティブバイアス（−２０Ｖ）のそれぞれにおいて、ΔＶｔｈ＝＋０．８Ｖ，−０．９Ｖであり、いずれも１Ｖ未満の値となった。
【００６６】
図１４は、本発明の製造方法で形成したチャネルエッチ型ＴＦＴのＶｇ−Ｉｄ特性である。ＳＤ配線材料はＭｏ単層で、膜厚は１００ｎｍである。ＴＦＴ寸法は、チャネル幅Ｗ＝５０μｍ、チャネル長Ｌ＝８μｍである。ＳＤ間の電圧Ｖｄ＝１０Ｖおよび０．１Ｖに関してＶｇ−Ｉｄ特性を示している。各特性値について、移動度μ＝８．０ｃｍ２／Ｖｓ、しきい電圧Ｖｔｈ＝０．０Ｖ、Ｓ値Ｓ＝０．７Ｖ／ｄｅｃである。ＳＤエッチングの際のＴＡＯＳ膜の劣化がなく、またパッシベーション膜ＳｉＯ２のＣＶＤの際におけるＳＤメタルの酸化がなく、良好なＴＦＴ特性が得られた。
【００６７】
次に図１４にてＶｇ−Ｉｄ特性を示したＴＦＴについての信頼性評価結果を説明する。Ｖｇ＝±２０Ｖ，Ｖｄ＝０Ｖ，９０℃、２０００秒の条件で、ストレスを負荷した直後のＶｔｈシフトΔＶｔｈは、ポジティブバイアス（＋２０Ｖ）、ネガティブバイアス（−２０Ｖ）のそれぞれにおいて、ΔＶｔｈ＝＋０．８Ｖ，−０．８Ｖであり、いずれも１Ｖ未満の値となった。
【００６８】
以上の実施例のように、本発明の薄膜トランジスタの方法により、優れた特性のチャネルエッチ型のＴＡＯＳ−ＴＦＴを製造することができた。本発明の方法は、チャネルエッチ型ＴＦＴを製造できるＳＤ配線のエッチング方法が特長である。このエッチング方法は、チャネルエッチストッパ型、コプラナ型など、他のデバイス構造にも適用できる。
【符号の説明】
【００６９】
１，２２  透明基板、２  透明導電膜、３，１３  下地層、４，１４  低抵抗層、５，１５  キャップ層、６  ゲート電極、７  共通信号線、８  共通電極、９  ゲート絶縁膜下層、１０  ゲート絶縁膜上層、１１  ゲート絶縁膜、１２  チャネル層、１６  ドレイン電極、１７  ソース電極、１８  保護絶縁膜、１９  スルーホール、２０  画素電極、２３  配向膜、２４  ブラックマトリクス、２５  カラーフィルタ、２６  オーバーコート層、２７  偏光フィルム、３０  アクティブマトリクス基板、３１  カラーフィルタ基板、３２  液晶。
【図１】
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【図２】
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【図３】
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【図４】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図５】
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【図６】
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