(57)【要約】【課題】メモリセルの劣化を抑制することのできる不揮発性半導体記憶装置を提供する。【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な複数のメモリトランジスタが配列されたメモリセルアレイと、選択メモリトランジスタに所定の印加電圧を印加して選択メモリトランジスタが導通する閾値電圧を変化させる電圧印加動作、及び選択メモリトランジスタの閾値電圧が所望の値に変化しなかった場合に印加電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備える。制御部は、電圧印加動作の回数が増えるにつれステップアップ値を単調に減少させるようにステップアップ動作を制御する。【選択図】図７
2014241180.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な複数のメモリトランジスタが配列されたメモリセルアレイと、
選択メモリトランジスタに所定の印加電圧を印加して前記選択メモリトランジスタが導通する閾値電圧を変化させる電圧印加動作、及び前記選択メモリトランジスタの閾値電圧が所望の値に変化しなかった場合に前記印加電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備え、
前記制御部は、
前記電圧印加動作の回数が増えるにつれ前記ステップアップ値を単調に減少させるように前記ステップアップ動作を制御する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ステップアップ値が減少する値は一定の値である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記印加電圧の印加回数が第１の回数より少ない第１期間では、前記ステップアップ値が減少する値は第１のステップアップ減少値であり、前記印加電圧の印加回数が前記第１の回数以上である第２期間では、前記ステップアップ値が減少する値は第１のステップアップ減少値より小さい第２のステップアップ減少値である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルアレイは、
電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
前記柱状部の側面を取り囲むように形成されたトンネル絶縁膜と、
前記トンネル絶縁膜を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜と、
前記電荷蓄積層を取り囲むように形成されたブロック絶縁膜と、
前記ブロック絶縁膜を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する第１導電層とを備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
電気的書き換え可能な複数のメモリトランジスタが配列されたメモリセルアレイと、
選択メモリトランジスタのデータを消去するため、前記選択メモリトランジスタのボディに消去パルス電圧を印加して前記選択メモリトランジスタが導通する閾値電圧を変化させる電圧印加動作、及び前記選択メモリトランジスタの閾値電圧が所望の値に変化しなかった場合に前記印加電圧を所定のステップダウン値だけ減少させるステップダウン動作を繰り返す制御を司る制御部とを備え、
前記制御部は、
前記電圧印加動作の回数が増えるにつれ前記ステップダウン値を単調に減少させるように前記ステップアップ動作を制御する
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記メモリセルアレイは、
電気的に書き換え可能な複数のメモリトランジスタを直列接続してなるメモリストリングを備え、
前記メモリストリングは、
基板に対して垂直方向に延びる柱状部を含み、前記メモリトランジスタのボディとして機能する第１半導体層と、
前記柱状部の側面を取り囲むように形成されたトンネル絶縁膜と、
前記トンネル絶縁膜を取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜と、
前記電荷蓄積層を取り囲むように形成されたブロック絶縁膜と、
前記ブロック絶縁膜を取り囲むように形成され、前記メモリトランジスタのゲートとして機能する第１導電層とを備える
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記ステップダウン値が減少する値は一定の値である
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項８】
電気的書き換え可能な複数のメモリトランジスタが配列されたメモリセルアレイと、
メモリトランジスタへの動作の制御を司る制御部とを備え、
選択メモリトランジスタに所定の印加電圧を印加して前記選択メモリトランジスタが導通する閾値電圧を変化させる電圧印加動作、及び前記選択メモリトランジスタの閾値電圧が所望の値に変化しなかった場合に前記印加電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返し、
前記電圧印加動作の回数が増えるにつれ前記ステップアップ値を単調に減少させるように前記ステップアップ動作を制御する
ことを特徴とする不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、不揮発性半導体記憶装置及びその動作方法に関する。
【背景技術】
【０００２】
近年、メモリセルの集積度を高めるために、メモリセルを３次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。この不揮発性半導体記憶装置においては、データ書き込み動作及びデータ消去動作を繰り返した場合でも、メモリセルの劣化を抑制できることが必要とされる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２３０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施の形態は、メモリセルの劣化を抑制することのできる不揮発性半導体記憶装置及びその動作方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施の形態に係る不揮発性半導体記憶装置は、電気的書き換え可能な複数のメモリトランジスタが配列されたメモリセルアレイと、選択メモリトランジスタに所定の印加電圧を印加して選択メモリトランジスタが導通する閾値電圧を変化させる電圧印加動作、及び選択メモリトランジスタの閾値電圧が所望の値に変化しなかった場合に印加電圧を所定のステップアップ値だけ上昇させるステップアップ動作を繰り返す制御を司る制御部とを備える。制御部は、電圧印加動作の回数が増えるにつれステップアップ値を単調に減少させるようにステップアップ動作を制御する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施の形態に係る半導体装置のブロック図である。
【図２】第１の実施の形態に係るメモリブロックＭＢを示す回路図である。
【図３】第１の実施の形態に係るメモリブロックＭＢの積層構造を示す斜視図である。
【図４】第１の実施の形態に係るメモリブロックＭＢの断面図である。
【図５】第１の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図及び上面図である。
【図６Ａ】第１の実施形態に係るメモリブロックＭＢの動作を示す図である。
【図６Ｂ】第１の実施形態に係るメモリブロックＭＢの動作を示す図である。
【図７】第１の実施形態に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【図８】第１の実施形態に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【図９】比較例に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【図１０】第１の実施形態に係るＭＯＮＯＳ型メモリセルの動作の効果を示すグラフである。
【図１１】第２の実施形態に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【図１２】第２の実施形態に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【図１３Ａ】第２の実施形態に係る動作を実行する際の設定を説明するグラフである。
【図１３Ｂ】第２の実施形態に係る動作を実行する際の設定を説明するグラフである。
【図１３Ｃ】第２の実施形態に係る動作を実行する際の設定を説明するグラフである。
【図１４】第３の実施形態に係るメモリブロックＭＢの動作を示す図である。
【図１５】第３の実施形態に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【図１６】第３の実施形態に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【図１７Ａ】第３の実施形態に係る動作を実行する際の設定を説明するグラフである。
【図１７Ｂ】第３の実施形態に係る動作を実行する際の設定を説明するグラフである。
【図１７Ｃ】第３の実施形態に係る動作を実行する際の設定を説明するグラフである。
【図１８】第４の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図である。
【図１９】第４の実施形態に係るＭＯＮＯＳ型メモリセルの動作時の特性を示すグラフである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して、実施の形態に係る半導体装置について説明する。
【０００８】
［第１の実施の形態］
以下、第１の実施の形態に係る半導体装置の構成について説明する。図１は、第１の実施の形態に係る半導体装置のブロック図である。
【０００９】
第１の実施の形態に係る半導体装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、昇圧回路１６、発振回路１７、及び制御回路１８を有する。本実施の形態は、後述の図３及び図４に示す積層構造によりメモリセルアレイ１１を構成し、その占有面積を削減する。
【００１０】
メモリセルアレイ１１は、複数のメモリブロックＭＢから構成される。メモリブロックＭＢは、データ消去動作を実行する場合において一括で消去される最小消去単位を構成する。
【００１１】
ロウデコーダ１２、１３は、図１に示すように、ロウアドレス信号をデコードしワード線を選択する機能を有する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードしビット線を選択する機能を有する。
【００１２】
昇圧回路１６は書き込みや消去時に必要となる高電圧を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５に供給する。発振回路１７は、クロック信号を生成して、そのクロック信号を昇圧回路１６に供給する。制御回路１８は、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、昇圧回路１６、及び発振回路１７を制御する。
【００１３】
次に、図２を参照してメモリブロックＭＢの具体的構成について説明する。メモリブロックＭＢは、図２に示すように、複数のビット線ＢＬ、ソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。
【００１４】
メモリブロックＭＢは、ｎ行２列のマトリクス状に配列されたメモリユニットＭＵを有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。
【００１５】
メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。複数のビット線ＢＬはロウ方向に所定ピッチをもってカラム方向に延びる。
【００１６】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１７】
メモリストリングＭＳは、図２に示すように、直列接続されたメモリトランジスタＭＴｒ１〜１６（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜８は互いに直列接続され、ＭＴｒ９〜１６も互いに直列接続される。バックゲートトランジスタＢＴｒはメモリトランジスタＭＴｒ８とメモリトランジスタＭＴｒ９との間に接続される。なお、後述する図３に示すように、メモリトランジスタＭＴｒ１〜１６は、ロウ方向、カラム方向、及び積層方向（基板に対して垂直方向）に３次元的に配列される。なお、図２は一例であり、メモリストリングＭＳ内のメモリトランジスタの数は１６個に限定されず、１６個以上であっても、１６個未満であってもよい。
【００１８】
メモリトランジスタＭＴｒ１〜１６は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００１９】
メモリブロックＭＢにおいてｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜１６のゲートには、各々、ワード線ＷＬ１〜１６が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには１本のバックゲート線ＢＧが共通に接続される。
【００２０】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００２１】
ドレイン側選択トランジスタＳＤＴｒのソースはメモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインはビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００２２】
次に、図３及び図４を参照して、メモリブロックＭＢの積層構造について説明する。メモリブロックＭＢは、図３及び図４に示すように、基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ１６として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２３】
バックゲート層３０は、図３及び図４に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がるように形成される。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２４】
バックゲート層３０は、図３及び図４に示すように、バックゲート絶縁層３２、及びバックゲート半導体層３３を有する。
【００２５】
バックゲート絶縁層３２は電荷を蓄積可能に構成される。バックゲート絶縁層３２は、バックゲート半導体層３３とバックゲート導電層３１との間に設けられる。バックゲート絶縁層３２は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）の積層構造にて構成される。
【００２６】
バックゲート半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。バックゲート半導体層３３は、バックゲート導電層３１を掘り込むように形成される。バックゲート半導体層３３は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２７】
メモリ層４０は、図３及び図４に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、８層のワード線導電層４１ａ〜４１ｈを有する。ワード線導電層４１ａは、ワード線ＷＬ８、及びメモリトランジスタＭＴｒ８のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ９、及びメモリトランジスタＭＴｒ９のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｈは、各々、ワード線ＷＬ１〜ＷＬ７、及びメモリトランジスタＭＴｒ１〜ＭＴｒ７のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｈは、各々、ワード線ＷＬ１０〜ＷＬ１６、及びメモリトランジスタＭＴｒ１０〜ＭＴｒ１６のゲートとしても機能する。
【００２８】
ワード線導電層４１ａ〜４１ｈは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｈは、ロウ方向（図４の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｈは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２９】
メモリ層４０は、図３及び図４に示すように、メモリゲート絶縁層４３、メモリ柱状半導体層４４を有する。
【００３０】
メモリゲート絶縁層４３は電荷を蓄積可能に構成される。メモリゲート絶縁層４３は、メモリ柱状半導体層４４とワード線導電層４１ａ〜４１ｈとの間に設けられる。メモリゲート絶縁層４３は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、及び酸化シリコン（ＳｉＯ２）の積層構造を含む。本実施の形態の半導体記憶装置においては、メモリ柱状半導体層４４の周りには、ＯＮＯ（Oxide-Nitride-Oxide）層が設けられて、ＭＯＮＯＳ型のメモリセルが構成される。
【００３１】
メモリ柱状半導体層４４は、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディ（チャネル）として機能する。メモリ柱状半導体層４４は、ワード線導電層４１ａ〜４１ｈ、及び層間絶縁層４５を貫通し、基板２０に対して垂直方向に延びる。一対のメモリ柱状半導体層４４は、１つのバックゲート半導体層３３のカラム方向の端部近傍に整合するように形成される。メモリ柱状半導体層４４は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３２】
上記バックゲート層３０及びメモリ層４０において、一対のメモリ柱状半導体層４４、及びその下端を連結するバックゲート半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能し、ロウ方向からみてＵ字状に形成される。
【００３３】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、バックゲート絶縁層３２を介してバックゲート半導体層３３の側面及び下面を取り囲む。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｈは、メモリゲート絶縁層４３を介してメモリ柱状半導体層４４の側面を取り囲む。
【００３４】
選択トランジスタ層５０は、図３及び図４に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３５】
ソース側導電層５１ａは、対となるメモリ柱状半導体層４４の一方の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、対となるメモリ柱状半導体層４４の他方の上層に形成される。複数のソース側導電層５１ａ及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びるように形成される。ソース側導電層５１ａ及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３６】
選択トランジスタ層５０は、図３及び図４に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、及びドレイン側柱状半導体層５４ｂを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００３７】
ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側ゲート絶縁層５３ａは、例えば、酸化シリコン（ＳｉＯ２）にて構成される。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通し、基板２０に対して垂直方向に延びる。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び対となるメモリ柱状半導体層４４の一端に接続される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３８】
ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側ゲート絶縁層５３ｂは、例えば、酸化シリコン（ＳｉＯ２）にて構成される。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通し、基板２０に対して垂直方向に延びる。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び対となるメモリ柱状半導体層４４の他端に接続される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３９】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能し、ビット線層６２はビット線ＢＬとして機能する。
【００４０】
ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属にて構成される。
【００４１】
［ＭＯＮＯＳ型メモリセルの構造］
次に、図５を用いて、第１の実施形態に係る不揮発性半導体記憶装置のメモリトランジスタＭＴｒ（メモリセル）について説明する。以下では、メモリ層４０に設けられたメモリゲート絶縁層４３の詳しい積層構造について説明する。
【００４２】
図５は、第１の実施形態に係るＭＯＮＯＳ型メモリセルを示す断面図および上面図である。より具体的には、図５の上部に、第１の実施形態に係るＭＯＮＯＳ型メモリセルの断面図を示し、図５の下部に、その平面図を示している。なお、図５は、ＭＯＮＯＳ型メモリセルを模式的に表した図であり、実際の寸法は、図５に示す状態とは異なる場合がある。図５は、メモリゲート絶縁層４３及びメモリ柱状半導体層４４の状態を示し、ゲートとして機能するワード線導電層４１は省略している。
【００４３】
図５に示すように、ＭＯＮＯＳ型メモリセルは、円筒状に形成されたメモリ柱状半導体層４４及びメモリゲート絶縁層４３を備える。メモリ柱状半導体層４４は、例えば酸化シリコン（ＳｉＯ２）により形成されたコア層４４Ａと、例えばシリコン（Ｓｉ）により形成されたメモリトランジスタＭＴｒのボディ（チャネル）として機能するチャネル半導体層４４Ｂとを有する。
【００４４】
メモリゲート絶縁層４３は、トンネル絶縁膜４３Ａ、電荷蓄積膜４３Ｂ、及びブロック絶縁膜４３Ｃを備える。
【００４５】
トンネル絶縁膜４３Ａは、チャネル半導体層４４Ｂの側面を取り囲むように形成されている。トンネル絶縁膜４３Ａは、例えば、酸化シリコン（ＳｉＯ２）で構成されている。トンネル絶縁膜４３Ａは、酸化シリコン（ＳｉＯ２）の単層膜のほか、積層膜（例えば、ＯＮＯトンネル膜）であってもよい。
【００４６】
電荷蓄積膜４３Ｂは、トンネル絶縁膜４３Ａの側面を取り囲むように形成されている。電荷蓄積膜４３Ｂは、例えば、窒化シリコン（ＳｉＮ）で構成されている。また、電荷蓄積膜４３Ｂは、窒化シリコン（ＳｉＮ）に限らず、電荷を蓄積可能な種々の絶縁膜で構成され得る。
【００４７】
ブロック絶縁膜４３Ｃは、電荷蓄積膜４３Ｂの側面を取り囲むように形成されている。ブロック絶縁膜４３Ｃの側面には、図示は省略しているが、メモリセルのゲートとして機能するワード線導電層４１が形成されている。ブロック絶縁膜４３Ｃは、例えば、酸化シリコン（ＳｉＯ２）で構成されている。また、ブロック絶縁膜４３Ｃは、これに限らず、酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）の積層膜で構成されてもよい。
【００４８】
これらメモリゲート絶縁層４３及びメモリ柱状半導体層４４は、円筒状のメモリホールに沿って形成されているため、それぞれ円筒状に形成されている。また、メモリゲート絶縁層４３及びメモリ柱状半導体層４４は、メモリホール内に同心円状に形成されている。
【００４９】
［書き込み動作］
次に、図６Ａ、及び図６Ｂを参照して、第１実施形態に係る不揮発性半導体記憶装置の書き込み動作について説明する。
【００５０】
図６Ａ及び図６Ｂは、図２〜図４に示すメモリブロックＭＢのうちの一部であるメモリブロックＭＢ１を示している。図６Ａ及び図６ＢではメモリストリングＭＳ内の一部のメモリトランジスタＭＴｒとバックゲートトランジスタＢＴｒとを省略して図示している。
【００５１】
図６Ａ及び図６Ｂでは、一例として、メモリブロックＭＢ１内のセルユニットＭＵ（以下、選択セルユニットｓＭＵ）を書き込み対象とする場合を説明する。選択セルユニットｓＭＵ内のメモリトランジスタＭＴｒ１５（以下、選択メモリトランジスタｓＭＴｒ１５）に書き込みが行われるものとして説明する。
【００５２】
具体的に、図６Ａに示すように、先ず、選択メモリトランジスタｓＭＴｒ１５のデータを“０”データに書き込む場合、ビット線ＢＬ１の電圧は０Ｖとされ、選択メモリトランジスタｓＭＴｒ１５のデータを“１”データに保持する場合、ビット線ＢＬ１の電圧は電源電圧Ｖｄｄ（例えば１．２Ｖ）とされる。ソース線ＳＬ１は、電源電圧Ｖｄｄに設定される。
【００５３】
そして、メモリブロックＭＢ１に含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６は、そのゲートにパス電圧Ｖｐａｓｓ（例えば、１０Ｖ）を印加されて導通状態とされる。ソース側選択トランジスタＳＳＴｒは、そのゲートに電圧Ｖｄｄ＋Ｖｔを印加されて導通状態とされる。これにより、メモリブロックＭＢ１に含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディ電圧は、ソース線ＳＬ１を介して電源電圧Ｖｄｄまで充電される（符号“Ｗ１１”参照）。すなわち、メモリブロックＭＢ１に含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディの電圧は、書き込み動作時にビット線ＢＬ１に印加され得る電源電圧Ｖｄｄ以上に設定される。また、所定時間の後、ソース側選択トランジスタＳＳＴｒは、再び非導通状態とされる。
【００５４】
続いて、図６Ｂに示すように、選択セルユニットｓＭＵに含まれるドレイン側選択トランジスタＳＤＴｒは、そのゲートに電圧Ｖｄｄが供給される。“０”データを書き込むためビット線ＢＬ１に０Ｖが供給されている場合には、ドレイン側選択トランジスタＳＤＴｒは導通状態となり、これにより、選択セルユニットｓＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディの電圧は、ビット線ＢＬ１と同じ０Ｖに放電される（符号“Ｗ１２”参照）。一方、“１”データに保持するためビット線ＢＬ１に電源電圧Ｖｄｄが供給されている場合には、ドレイン側選択トランジスタＳＤＴｒは非導通状態のままとなる。従って、選択セルユニットｓＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディは、放電されず、フローティング状態とされ、その電位は電源電圧Ｖｄｄに保持される。
【００５５】
非選択セルユニットＭＵに含まれるドレイン側選択トランジスタＳＤＴｒは、ゲートに電圧０Ｖを供給されて、非導通状態のままとされる。従って、非選択セルユニットＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディも、その電位は電源電圧Ｖｄｄに保持される。
【００５６】
そして、選択メモリトランジスタｓＭＴｒ１５のゲートの電圧を、プログラム電圧Ｖｐｒｏｇ（＝１８Ｖ）とする。これにより、“０”データを書き込む場合、選択メモリトランジスタｓＭＴｒ１５のボディの電圧は０Ｖに放電されているため、選択メモリトランジスタｓＭＴｒ１５の電荷蓄積層には高電圧が印加され、選択メモリトランジスタｓＭＴｒ１５に対して書き込み動作が実行される。一方、“１”データに保持する場合、選択メモリトランジスタｓＭＴｒ１５のボディはフローティング状態とされているため、その電位は電源電圧Ｖｄｄからカップリングで上昇する。その結果、選択メモリトランジスタｓＭＴｒ１５の電荷蓄積層には高電圧が印加されず、選択メモリトランジスタｓＭＴｒ１５に対しては書き込み動作は実行されない。
【００５７】
ここで、複数のメモリユニットＭＵに亘って、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のゲートは、ワード線ＷＬ１〜ＷＬ１６により共通接続されている。選択メモリトランジスタｓＭＴｒ１５のゲートの電圧を、プログラム電圧Ｖｐｒｏｇとすれば、非選択とされたメモリユニットＭＵに含まれるメモリトランジスタＭＴｒ１５のゲートにも、プログラム電圧Ｖｐｒｏｇが印加される。しかしながら、非選択のメモリユニットＭＵに含まれるメモリトランジスタＭＴｒ１〜ＭＴｒ１６のボディの電圧は、非導通状態とされたドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒによって、フローティングとされている。よって、非選択のメモリユニットＭＵに含まれるメモリトランジスタＭＴｒ１５の電荷蓄積層には高電圧が印加されず、書き込み動作は実行されない。
【００５８】
この書き込み動作において書き込みパルス電圧Ｖｐｒｏｇを印加した後に、選択メモリトランジスタｓＭＴｒ１５の閾値電圧が所望の値になっていることを確認するためのベリファイ読み出し（書き込みベリファイ）動作を行う。もし選択メモリトランジスタｓＭＴｒ１５がデータ“０”状態に書き込まれていなければ、選択メモリトランジスタｓＭＴｒ１５に対して、再度書き込み動作を行う。
【００５９】
［ステップアップ動作］
図７は、書き込みベリファイ動作後において再度書き込み動作を行う場合に、書き込みパルス電圧Ｖｐｒｏｇがステップアップする様子を示す図である。ここで、グラフ上のドット部分が書き込みパルス電圧Ｖｐｒｏｇの印加を表し、ドットとドットの間に書き込みベリファイ動作が実行される。図７の上部には、書き込み動作時の書き込みパルス電圧Ｖｐｒｏｇの電圧を表すグラフを示し、図７の下部には、書き込み動作時の選択メモリトランジスタｓＭＴｒの閾値電圧Ｖｔｈの変化を表すグラフを示している。図７の横軸は書き込み動作時のパルス印加回数を表している。
【００６０】
図７に示すように、本実施の形態の半導体記憶装置では、書き込みパルス電圧Ｖｐｒｏｇのステップアップ値ΔＶｐｒｏｇを変化させる。書き込みベリファイ動作後に再度書き込み動作を行う場合、書き込みパルス電圧Ｖｐｒｏｇは、初期値Ｖｐｒｏｇ０よりもステップアップ値ΔＶｐｒｏｇ１（＞０）だけ大きい電圧（Ｖｐｒｏｇ０＋ΔＶｐｒｏｇ１）に設定される（図７参照）。この再設定後の大きな書き込みパルス電圧Ｖｐｒｏｇ＝Ｖｐｒｏｇ０＋ΔＶｐｒｏｇ１によっても書き込み不十分のメモリトランジスタＭＴｒがある場合、更にステップアップ値ΔＶｐｒｏｇ２だけ書き込みパルス電圧を大きくするステップアップ動作を行う（Ｖｐｒｏｇ＝Ｖｐｒｏｇ０＋ΔＶｐｒｏｇ１＋ΔＶｐｒｏｇ２とする）。以下、データ書き込みが完了するまで書き込み動作、書き込みベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、書き込みパルス電圧Ｖｐｒｏｇは増加する。以下の実施の形態においては、このステップアップ値ΔＶｐｒｏｇの制御について説明する。
【００６１】
［書き込みパルス電圧のステップアップ値の制御］
図８は、書き込みパルス電圧Ｖｐｒｏｇのステップアップ値ΔＶｐｒｏｇの値を示す図である。上述したように、書き込みパルス電圧Ｖｐｒｏｇは、書き込みベリファイ動作の結果に従って電圧ΔＶｐｒｏｇずつステップアップする。ここで、書き込みパルス電圧Ｖｐｒｏｇのステップアップ値ΔＶｐｒｏｇの値は、以下のように制御することができる。
【００６２】
上述のように、まず書き込みパルス電圧Ｖｐｒｏｇが電圧Ｖｐｒｏｇ０に設定されて書き込み動作が実行される。次の書き込み動作時に、書き込みパルス電圧Ｖｐｒｏｇが上昇させられるステップアップ値は、ステップアップ値ΔＶｐｒｏｇ１である。さらに、次の書き込み動作時に、書き込みパルス電圧Ｖｐｒｏｇが上昇させられるステップアップ値は、ステップアップ値ΔＶｐｒｏｇ２である。ここで、ステップアップ値ΔＶｐｒｏｇ２の値は、ステップアップ値ΔＶｐｒｏｇ１の値よりも小さい。以下、書き込み動作が繰り返されるにつれ書き込みパルス電圧Ｖｐｒｏｇは増加するが、そのステップアップ値ΔＶｐｒｏｇの値は、書き込み動作が繰り返される毎に小さくなる。換言すれば、ステップアップ値ΔＶｐｒｏｇの値は、書き込みパルス電圧印加毎に単調に減少する（ステップアップ値ΔＶｐｒｏｇ（ｎ）＞ステップアップ値ΔＶｐｒｏｇ（ｎ＋１））。
【００６３】
なお、図８に示す第１の実施の形態において、ステップアップ値ΔＶｐｒｏｇが減少する値は一定である（ステップアップ値ΔＶｐｒｏｇ（ｎ）−ステップアップ値ΔＶｐｒｏｇ（ｎ＋１）＝ｘ＝const.）。すなわち、ステップアップ値ΔＶｐｒｏｇは線形に減少している。
【００６４】
図７に示すように、ＭＯＮＯＳ型のメモリセルを有する半導体記憶装置において、書き込みパルス電圧Ｖｐｒｏｇの印加回数が増加すると、選択メモリトランジスタｓＭＴｒの閾値電圧Ｖｔｈの上昇が鈍くなる。すなわち、閾値電圧Ｖｔｈの変化値ΔＶｔｈが小さくなっていく。そのため、書き込みパルス電圧Ｖｐｒｏｇと選択メモリトランジスタｓＭＴｒの閾値電圧Ｖｔｈとの差が大きくなるが、後に説明するように、これはメモリセルを劣化させる要因となる。この現象に対応するため、本実施の形態では、書き込みパルス電圧Ｖｐｒｏｇと選択メモリトランジスタｓＭＴｒの閾値電圧Ｖｔｈとの差が一定となるように、ステップアップ値ΔＶｐｒｏｇの値を制御する。これは、それぞれの書き込みパルス電圧Ｖｐｒｏｇ印加時において、選択メモリトランジスタｓＭＴｒの閾値電圧変化ΔＶｔｈとステップアップ値ΔＶｐｒｏｇとを等しくするように、書き込みパルス電圧Ｖｐｒｏｇの印加毎にステップアップ値ΔＶｐｒｏｇを単調に減少させる制御である。今般の発明者らの解析により、ＭＯＮＯＳ型のメモリセルでは、ステップアップ値ΔＶｐｒｏｇが減少する値を一定にする（ステップアップ値ΔＶｐｒｏｇ（ｎ）−ステップアップ値ΔＶｐｒｏｇ（ｎ＋１）＝ｘ＝const.）ように制御することにより、書き込みパルス電圧Ｖｐｒｏｇと選択メモリトランジスタｓＭＴｒの閾値電圧Ｖｔｈとの差がほぼ一定になるという知見が得られた。
【００６５】
書き込みパルス電圧Ｖｐｒｏｇや、ステップアップ値ΔＶｐｒｏｇの電圧値は、制御回路１８からの指示により昇圧回路１６を制御することにより変更することができる。例えば、昇圧回路１６内で作動させるチャージポンプの数を変化させることにより、書き込みパルス電圧Ｖｐｒｏｇや、ステップアップ値ΔＶｐｒｏｇの電圧値を制御することができる。
【００６６】
［効果］
本実施の形態の不揮発性半導体記憶装置において、書き込みパルス電圧Ｖｐｒｏｇのステップアップ値ΔＶｐｒｏｇの値を単調に減少させることにより、書き込み動作に起因する影響を緩和して、選択メモリトランジスタｓＭＴｒの劣化を低減することができる。この効果について、図９及び図１０を参照して説明する。
【００６７】
図９は、比較例の書き込みパルス電圧Ｖｐｒｏｇのステップアップ動作を説明したグラフである。図９の上部には、書き込み動作時の書き込みパルス電圧Ｖｐｒｏｇの電圧を表すグラフを示し、図９の下部には、書き込み動作時の選択メモリトランジスタｓＭＴｒの閾値電圧Ｖｔｈの変化を表すグラフを示している。また、図１０は、実施の形態と比較例との書き込み動作をそれぞれ実行した場合におけるメモリトランジスタＭＴｒの劣化の度合いを説明するためのグラフである。
【００６８】
図９に示すように、比較例の書き込み動作では、書き込み動作の期間中、書き込みパルス電圧Ｖｐｒｏｇのステップアップ値が一定の値ΔＶｐｒｏｇに設定されている。すなわち、書き込みパルス電圧Ｖｐｒｏｇの印加回数に関らず、書き込みパルス電圧Ｖｐｒｏｇは一定のステップアップ値ΔＶｐｒｏｇ１で上昇する。
図９に示す比較例において、選択メモリトランジスタｓＭＴｒの閾値電圧Ｖｔｈの上昇が鈍くなる一方、書き込みパルス電圧Ｖｐｒｏｇが一定のステップアップ値ΔＶｐｒｏｇ１で上昇すると、書き込みパルス電圧Ｖｐｒｏｇと閾値電圧Ｖｔｈとの間の差が大きくなる。
【００６９】
ここで、ＭＯＮＯＳ型のメモリセルのトンネル絶縁膜４３Ａには、書き込みパルス電圧Ｖｐｒｏｇから閾値電圧Ｖｔｈを引いた値に比例する電界がかかる。比較例に示す書き込み動作により、書き込みパルス電圧Ｖｐｒｏｇと閾値電圧Ｖｔｈとの間の差が大きくなると、トンネル絶縁膜４３Ａにかかる電界が増大し、このトンネル絶縁膜４３Ａが大きく劣化してしまうおそれがある。
【００７０】
図１０は、データ保持特性劣化の主要因であるトンネル絶縁膜４３Ａの電荷捕獲を示すグラフである。図１０の横軸は、書き込み／消去動作を繰り返すサイクリング回数を表しており、図１０の縦軸は、トンネル絶縁膜４３Ａの捕獲電荷密度を表している。トンネル絶縁膜４３Ａの捕獲電荷密度は、書き込み／消去動作後にトンネル絶縁膜４３Ａに残存する電荷の値である。トンネル絶縁膜４３Ａの捕獲電荷密度の値が大きいほど、書き込み／消去動作後のデータ保持時における閾値電圧Ｖｔｈの変動が大きくなり、正確な記憶保持が困難となる。
【００７１】
本実施の形態では、データ保持時の閾値電圧変動の最大許容値に対応するトンネル絶縁膜４３Ａの捕獲電荷密度の基準値を、約１．６×１０１２ｃｍ−２に設定している。この値は、半導体記憶装置を、８５℃の環境に２００時間おいた場合に閾値電圧Ｖｔｈの変動を０．５Ｖ以内に収めることのできる値である。トンネル絶縁膜４３Ａの捕獲電荷密度が基準値を下回っていれば、半導体記憶装置が正常に動作する。
【００７２】
図１０に示すように、書き込みパルス電圧Ｖｐｒｏｇが一定のステップアップ値ΔＶｐｒｏｇ１で上昇する比較例の書き込み動作を採用した場合、書き込み／消去動作のサイクルが５５００回程度で半導体記憶装置が正常に動作しなくなる。
一方、書き込み電圧Ｖｐｒｏｇの印加毎にステップアップ値ΔＶｐｒｏｇの値が単調に減少する本実施の形態の書き込み動作を採用した場合、書き込み／消去動作のサイクルが７０００回に達するまで、信頼性が保てる。
【００７３】
これは、本実施の形態では、書き込み電圧Ｖｐｒｏｇの印加毎にステップアップ値ΔＶｐｒｏｇの値が単調に減少し、書き込みパルス電圧Ｖｐｒｏｇから閾値電圧Ｖｔｈを引いた値が一定となるからである。その結果、メモリトランジスタＭＴｒのトンネル絶縁膜４３Ａにかかる電界も一定となり、トンネル絶縁膜４３Ａの劣化を抑制することができる。
【００７４】
このように、書き込み電圧Ｖｐｒｏｇの印加毎にステップアップ値ΔＶｐｒｏｇの値を単調に減少させることにより、メモリトランジスタＭＴｒの劣化を低減することができ、半導体記憶装置の信頼性を向上させることが可能となる。
【００７５】
［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１１を参照して説明する。第２の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１の実施の形態は、ステップアップ値ΔＶｐｒｏｇが減少する値は一定であった。一方、本実施の形態は、ステップアップ値ΔＶｐｒｏｇが減少する値が、書き込み動作の途中で変化する点において第１の実施の形態と異なる。
【００７６】
図１１は、書き込みパルス電圧Ｖｐｒｏｇのステップアップ値ΔＶｐｒｏｇの値を示す図である。
【００７７】
本実施の形態でも、書き込み動作が繰り返される毎に書き込みパルス電圧Ｖｐｒｏｇは増加し、そのステップアップ値ΔＶｐｒｏｇの値は、書き込み動作が繰り返されるにつれ小さくなる。換言すれば、ステップアップ値ΔＶｐｒｏｇの値は、書き込みパルス電圧印加毎に単調に減少する（ステップアップ値ΔＶｐｒｏｇ（ｎ）＞ステップアップ値ΔＶｐｒｏｇ（ｎ＋１））。
【００７８】
本実施の形態では、ステップアップ値ΔＶｐｒｏｇが減少する値は書き込み動作の途中で変化する。例えば、ステップ回数が所定数以下である第１の期間では、ステップアップ値ΔＶｐｒｏｇ（ｎ）−ステップアップ値ΔＶｐｒｏｇ（ｎ＋１）＝Ｃ１（一定）であり、ステップ回数が所定数以上の第２の期間では、ステップアップ値ΔＶｐｒｏｇ（ｎ）−ステップアップ値ΔＶｐｒｏｇ（ｎ＋１）＝Ｃ２（一定）である。図１１に示す本実施の形態では、Ｃ１＞Ｃ２となっている。
【００７９】
また、書き込みパルス電圧Ｖｐｒｏｇのステップアップ値ΔＶｐｒｏｇの値は単調に減少していればよく、図１２に示すように、ステップアップ値ΔＶｐｒｏｇの値の示す線分が曲線であってもよい。
【００８０】
［効果］
本実施の形態の不揮発性半導体記憶装置においても、書き込みパルス電圧Ｖｐｒｏｇのステップアップ値ΔＶｐｒｏｇの値を単調に減少させることにより、書き込み動作に起因する影響を緩和することができる。その結果、選択メモリトランジスタｓＭＴｒの劣化を低減することができ、半導体記憶装置の信頼性を向上させることが可能となる。
【００８１】
なお、上記の実施の形態に係る書き込み電圧Ｖｐｒｏｇの制御を実際の半導体記憶装置に適用する際に最適なパラメータ（ｘ、Ｃ１、Ｃ２の値等）を選ぶためには、書き込み動作時のメモリトランジスタＭＴｒの閾値電圧Ｖｔｈを事前に測定する必要がある。そして、選択メモリトランジスタｓＭＴｒの書き込みパルス電圧と閾値電圧との差（Ｖｐｒｏｇ−Ｖｔｈの値）が一定値になるように、書き込み電圧Ｖｐｒｏｇの制御に用いるパラメータを設定する必要がある。
補足的な説明であるが、通常は第１の実施形態のようにステップアップ値ΔＶｐｒｏｇが減少する値を一定にすればよい。しかし、電荷蓄積層の膜厚、材料によってはそれだけでは済まず、本実施形態のような書き込み電圧Ｖｐｒｏｇの制御が必要になる場合がある。
【００８２】
図１３Ａ〜図１３Ｃは、書き込み動作を実行する際の設定パラメータの最適化を説明するグラフである。図１３Ａ〜図１３Ｃには、所望の書き込み電圧Ｖｐｒｏｇの値が菱形で示してあり、実際の動作に用いるパラメータを使った場合の書き込み電圧Ｖｐｒｏｇが実線で示してある。実際の半導体記憶装置に上記の書き込み電圧Ｖｐｒｏｇの制御を適用するためには、書き込み動作時の閾値電圧Ｖｔｈの測定を行い、その結果を基にしてパラメータ設定のシミュレーションを繰り返す。最終的に、実際の動作に用いるパラメータを使った場合の書き込み電圧Ｖｐｒｏｇが所望の書き込み電圧Ｖｐｒｏｇの値に合うように最適なパラメータを設定する。
【００８３】
図１３Ａ〜図１３Ｃは、それぞれ書き込み動作時のステップ数が０回目、５回目、９回目で閾値電圧Ｖｔｈの測定を行い、その結果を基にしてシミュレーションで設定パラメータを変更し、最適化を図る際の状況を示している。図１３Ｃに示すように、数回の繰り返し計算により、実際の動作に用いるパラメータを設定することができ、所望の書き込み電圧Ｖｐｒｏｇの値に近い制御が可能となる。
【００８４】
［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１４を参照して説明する。第３の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第１及び第２の実施の形態は、メモリトランジスタに対する書き込み動作について説明した。一方、本実施の形態は、メモリトランジスタに対する消去動作である点において第１及び第２の実施の形態と異なる。
【００８５】
図１４を参照して、第１実施形態に係る不揮発性半導体記憶装置の消去動作について説明する。図１４は、図２〜図４に示すメモリブロックＭＢのうちの一部であるメモリブロックＭＢ１を示している。図１４ではメモリストリングＭＳ内の一部のメモリトランジスタＭＴｒとバックゲートトランジスタＢＴｒとを省略して図示している。図１４に示す一例において、メモリブロックＭＢ１が消去動作の対象として選択されるものとする。
【００８６】
［消去動作］
消去動作は、消去対象ブロックの全メモリトランジスタＭＴｒに対して一括で行われる。ビット線ＢＬ及びソース線ＳＬを電圧Ｖｅｒａに設定し、ドレイン側選択ゲート線ＳＧＤに電圧Ｖｅｒａ＿ｇ（＜Ｖｅｒａ）を印加してドレイン側選択トランジスタＳＤＴｒでＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）を発生させる。このＧＩＤＬ電流は、消去動作に必要な正孔を供給する。ここで、電圧Ｖｅｒａ＿ｇは、電圧Ｖｅｒａから一定のオフセット電圧を引いた値として設定する。一方、ソース側選択ゲート線ＳＧＳに電圧Ｖｅｒａを印加し、ソース側選択トランジスタＳＳＴｒをカットオフ状態にする。そして、ワード線ＷＬ１〜ＷＬ１６に０Ｖを印加する。これにより、メモリトランジスタＭＴｒ１〜ＭＴｒ１６のＭＯＮＯＳ絶縁膜に高電圧が印加される。そのため、電荷蓄積膜４３Ｂに蓄積された電子がチャネル半導体層４４Ｂに放出され、また、チャネル半導体層４４Ｂからは正孔が電荷蓄積層４３Ｂに注入される。その結果、メモリトランジスタの閾値電圧分布が下がり、データが消去される。
【００８７】
この消去動作において消去電圧Ｖｅｒａを印加した後に、消去対象ブロックのメモリトランジスタＭＴｒの閾値電圧Ｖｔｈが所望の値になっていることを確認するためのベリファイ読み出し（消去ベリファイ）動作を行うことができる。もし所定の数のメモリトランジスタＭＴｒがデータ“１”状態に消去されていなければ、消去対象ブロックに対して、再度消去動作を行う。
【００８８】
［ステップアップ動作］
図１５は、消去ベリファイ動作後において再度消去動作を行う場合に、消去電圧Ｖｅｒａがステップアップする様子を示す図である。ここで、消去動作は、メモリトランジスタＭＴｒのボディに消去電圧Ｖｅｒａを印加するものであり、メモリトランジスタＭＴｒのワード線ＷＬ１〜ＷＬ１６（ゲート電極）に負の消去電圧Ｖｅｒａを印加した状態と等価である。図１５のグラフでは、メモリトランジスタＭＴｒのチャネル電位を基準とし、ワード線ＷＬ１〜ＷＬ１６（ゲート電極）にかかる電圧として消去電圧Ｖｅｒａを表示している。この場合、消去電圧Ｖｅｒａの値が負方向に増えることは、実際の動作においてメモリトランジスタＭＴｒのボディに印加される消去電圧Ｖｅｒａの値がステップアップされている状態を表す。なお、以下の説明では、Ｖｅｒａをその絶対値の意味で用いる場合があるので注意されたい。
【００８９】
図１５の上部には、消去動作時の消去電圧Ｖｅｒａの電圧を表すグラフを示し、図１５の下部には、消去動作時のメモリトランジスタＭＴｒの閾値電圧Ｖｔｈの変化を表すグラフを示している。図１５の横軸は消去動作時のパルス印加回数を表している。
【００９０】
図１５に示すように、本実施の形態の半導体記憶装置では、消去電圧Ｖｅｒａのステップアップ値ΔＶｅｒａを変化させる。消去ベリファイ動作後に再度消去動作を行う場合、メモリトランジスタＭＴｒのボディに印加される消去電圧Ｖｅｒａ（＞０）は、初期値Ｖｅｒａ０よりもステップアップ値ΔＶｅｒａ（＞０）だけ大きい電圧（Ｖｅｒａ０＋ΔＶｅｒａ１）に設定される（図１５では、負方向に大きくなるように示されている）。この再設定後の大きな消去電圧Ｖｅｒａ＝Ｖｅｒａ０＋ΔＶｅｒａ１によっても消去不十分のメモリトランジスタＭＴｒがある場合、更にステップアップ値ΔＶｅｒａ２だけ消去パルス電圧を大きくするステップアップ動作を行う（Ｖｅｒａ＝Ｖｅｒａ０＋ΔＶｅｒａ１＋ΔＶｅｒａ２とする）。以下、データ消去が完了するまで消去動作、消去ベリファイ動作、ステップアップ動作を繰り返す。繰り返し回数が多くなるほど、メモリトランジスタＭＴｒのボディに印加される消去電圧Ｖｅｒａは増加する。以下の実施の形態においては、このステップアップ値ΔＶｅｒａの制御について説明する。
【００９１】
［消去電圧のステップアップ値の制御］
図１６は、消去電圧Ｖｅｒａのステップアップ値ΔＶｅｒａの値を示す図である。上述したように、消去電圧Ｖｅｒａは、消去ベリファイ動作の結果に従って電圧ΔＶｅｒａずつステップアップする。ここで、消去電圧Ｖｅｒａのステップアップ値ΔＶｅｒａの値は、以下のように制御することができる。
【００９２】
上述のように、まず消去電圧Ｖｅｒａが電圧Ｖｅｒａ０に設定されて消去動作が実行される。次の消去動作時に、消去電圧Ｖｅｒａが上昇させられるステップアップ値は、ステップアップ値ΔＶｅｒａ１である。さらに、次の消去動作時に、消去電圧Ｖｅｒａが上昇させられるステップアップ値は、ステップアップ値ΔＶｅｒａ２である。ここで、ステップアップ値ΔＶｅｒａ２の値は、ステップアップ値ΔＶｅｒａ１の値よりも小さい。以下、消去動作が繰り返される毎に消去電圧Ｖｅｒａは増加するが、そのステップアップ値ΔＶｅｒａの値は、消去動作が繰り返されるにつれ小さくなる。換言すれば、ステップアップ値ΔＶｅｒａの値は、消去パルス電圧印加毎に単調に減少する（ステップアップ値ΔＶｅｒａ（ｎ）＞ステップアップ値ΔＶｅｒａ（ｎ＋１））。
【００９３】
なお、図１６に示す第３の実施の形態において、ステップアップ値ΔＶｅｒａが減少する値は一定である（ステップアップ値ΔＶｅｒａ（ｎ）−ステップアップ値ΔＶｅｒａ（ｎ＋１）＝ｙ＝const.）。すなわち、ステップアップ値ΔＶｅｒａは線形に減少している。
【００９４】
図１５に示すように、ＭＯＮＯＳ型のメモリセルを有する半導体記憶装置において、消去電圧Ｖｅｒａの印加回数が増加すると、選択メモリトランジスタｓＭＴｒの閾値電圧Ｖｔｈの減少が鈍くなる。すなわち、閾値電圧Ｖｔｈの変化値ΔＶｔｈが小さくなっていく。ここで、消去電圧ＶｅｒａとメモリトランジスタＭＴｒの閾値電圧Ｖｔｈとの差が大きくなるとメモリセルを劣化させる要因となる。なぜなら、消去動作時のトンネル絶縁膜４３Ａにかかる電界が大きくなるからである。この現象に対応するため、本実施の形態では、消去電圧Ｖｅｒａと選択メモリトランジスタｓＭＴｒの閾値電圧Ｖｔｈとの差が一定となるように、ステップアップ値ΔＶｅｒａの値を制御する。これは、それぞれの消去電圧Ｖｅｒａ印加時において、選択メモリトランジスタｓＭＴｒの閾値電圧変化ΔＶｔｈとステップアップ値ΔＶｅｒａとを等しくするように、消去電圧Ｖｅｒａの印加毎にステップアップ値ΔＶｅｒａを単調に減少させる制御である。本実施の形態のようにステップアップ値ΔＶｅｒａが減少する値を一定にする（ステップアップ値ΔＶｅｒａ（ｎ）−ステップアップ値ΔＶｅｒａ（ｎ＋１）＝ｙ＝const.）のは、このような制御に対する良い近似になっている。
【００９５】
［効果］
消去動作時には、ＭＯＮＯＳ型のメモリトランジスタＭＴｒのトンネル絶縁膜４３Ａには、消去電圧Ｖｅｒａから閾値電圧Ｖｔｈを引いた値に比例する電界がかかる。消去電圧Ｖｅｒａと閾値電圧Ｖｔｈとの間の差が大きくなると、このトンネル絶縁膜４３Ａが大きく劣化してしまうおそれがあるが、本実施の形態の消去動作を採用した場合、消去電圧Ｖｅｒａの印加毎にステップアップ値ΔＶｅｒａの値が単調に減少するため、消去電圧Ｖｅｒａから閾値電圧Ｖｔｈを引いた値が一定となる。その結果、メモリトランジスタＭＴｒのトンネル絶縁膜４３Ａにかかる電界が一定となり、トンネル絶縁膜４３Ａの劣化を抑制することができる。
【００９６】
このように、消去電圧Ｖｅｒａの印加毎にステップアップ値ΔＶｅｒａの値を単調に減少させることにより、メモリトランジスタＭＴｒの劣化を低減することができ、半導体記憶装置の信頼性を向上させることが可能となる。
【００９７】
なお、上記の実施の形態に係る消去電圧Ｖｅｒａの制御を実際の半導体記憶装置に適用する際に最適なパラメータ（ｙの値）を選ぶためには、消去動作時のメモリトランジスタＭＴｒの閾値電圧Ｖｔｈを事前に測定する必要がある。そして、選択メモリトランジスタｓＭＴｒの消去電圧と閾値電圧との差（Ｖｅｒａ−Ｖｔｈの値）が一定値になるように、消去電圧Ｖｅｒａの制御に用いるパラメータを設定する必要がある。
【００９８】
図１７Ａ〜図１７Ｃは、消去動作を実行する際の設定パラメータの最適化を説明するグラフである。図１７Ａ〜図１７Ｃには、所望の消去電圧Ｖｅｒａの値が四角形で示してあり、実際の動作に用いるパラメータを使った場合の消去電圧Ｖｅｒａが実線で示してある。実際の半導体記憶装置に上記の消去電圧Ｖｅｒａの制御を適用するためには、消去動作時の閾値電圧Ｖｔｈの測定を行い、その結果を基にして、パラメータ設定のシミュレーションを繰り返す。最終的に、実際の動作に用いるパラメータを使った場合の消去電圧Ｖｅｒａが所望の消去電圧Ｖｅｒａの値に合うように最適なパラメータを設定する。
【００９９】
図１７Ａ〜図１７Ｃは、それぞれ消去動作時のステップ数が０回目、５回目、９回目で閾値電圧Ｖｔｈの測定を行い、その結果を基にしてシミュレーションで設定パラメータを変更し、最適化を図る際の状況を示している。図１７Ｃに示すように、数回の繰り返し計算で実際の動作に用いるパラメータを設定することができ、所望の消去電圧Ｖｅｒａの値に近い制御が可能となる。
【０１００】
［第４の実施の形態］
次に、本発明の第４の実施の形態を、図１８及び図１９を参照して説明する。第４の実施の形態の半導体記憶装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第１の実施の形態と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。上述の第３の実施の形態は、メモリトランジスタＭＴｒのボディに印加される消去電圧Ｖｅｒａの値がステップアップされる例を説明した。一方、本実施の形態は、消去電圧Ｖｅｒａの値がステップダウンされる点において第３の実施の形態と異なる。
【０１０１】
消去動作時には、電荷蓄積膜４３Ｂからチャネル半導体層４４Ｂへの電子放出に加えて、メモリトランジスタＭＴｒのワード線ＷＬ１〜ＷＬ１６（ゲート電極）からのバックトンネリング電子、チャネル半導体層４４Ｂからの正孔注入等を考慮する必要がある。とりわけ、ワード線ＷＬ１〜ＷＬ１６（ゲート電極）からのバックトンネリング電子は消去飽和を引き起こし、また、繰り返し動作によるメモリセルの信頼性劣化の原因となるため、トンネル絶縁膜４３Ａだけでなく、ブロック絶縁膜４３Ｃにかかる電界（図１８の電界Ｅｂｌｏｃｋ）も一定に抑える必要がある。
【０１０２】
ここで、ブロック絶縁膜４３Ｃにかかる電界は以下の式１で表せる。
【０１０３】
［式１］
2014241180.tif 000003
【０１０４】
なお、ｒ０：メモリ柱状半導体層４４の中心からチャネル半導体層４４Ｂ表面までの距離、ＥＯＴ：メモリゲート絶縁層４３の電気膜厚（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）、α：捕獲電荷の位置を示すパラメータである。
【０１０５】
ここで、以下の式２に示すｔ１、ｔ２はメモリホールの形状による寸法因子である。
【０１０６】
［式２］
2014241180.tif 000004
2014241180.tif 000005
【０１０７】
これらの式より、ブロック絶縁膜４３Ｃにかかる電界Ｅｂｌｏｃｋを一定にするためには、以下の式３を満たす必要がある。
【０１０８】
［式３］
2014241180.tif 000006
【０１０９】
このことから、消去動作が進んでΔＶｔｈが小さくなる分だけ消去動作時の消去電圧Ｖｅｒａの絶対値を下げれば、ブロック絶縁膜４３Ｃにかかる電界を一定に保ちながら消去動作を行えることがわかる。すなわち、メモリトランジスタＭＴｒのボディに印加される消去電圧Ｖｅｒａをステップダウンすることにより、ブロック絶縁膜４３Ｃの電界を一定に保った消去動作を行うことができる。
【０１１０】
［ステップダウン動作］
図１９は、消去電圧Ｖｅｒａがステップダウンする様子を示す図である。ここで、消去動作は、メモリトランジスタＭＴｒのボディに消去電圧Ｖｅｒａを印加するものであり、メモリトランジスタＭＴｒのワード線ＷＬ１〜ＷＬ１６（ゲート電極）に負の消去電圧Ｖｅｒａを印加した状態と等価である。図１９のグラフでは、メモリトランジスタＭＴｒのチャネル電位を基準とし、ワード線ＷＬ１〜ＷＬ１６（ゲート電極）にかかる電圧として消去電圧Ｖｅｒａを表示している。この場合、消去電圧Ｖｅｒａの値が０に近づくことは、実際の動作においてメモリトランジスタＭＴｒのボディに印加される消去電圧Ｖｅｒａの値がステップダウンされている状態を表す。図１９の上部には、消去動作時の消去電圧Ｖｅｒａの電圧を表すグラフを示し、図１９の下部には、消去動作時のメモリトランジスタＭＴｒの閾値電圧Ｖｔｈの変化を表すグラフを示している。図１９の横軸は消去動作時のパルス印加回数を表している。
【０１１１】
図１９に示すように、本実施の形態の半導体記憶装置では、消去電圧Ｖｅｒａのステップダウン値ΔＶｅｒａを変化させる。消去ベリファイ動作後に再度消去動作を行う場合、メモリトランジスタＭＴｒのボディに印加される消去電圧Ｖｅｒａは、初期値Ｖｅｒａ０よりもステップダウン値ΔＶｅｒａ（＞０）だけ小さい電圧（Ｖｅｒａ０−ΔＶｅｒａ１）に設定される（図１９では、負の値が小さくなるように示されている）。この再設定後の消去電圧Ｖｅｒａ＝Ｖｅｒａ０−ΔＶｅｒａ１によっても消去不十分のメモリトランジスタＭＴｒがある場合、更にステップダウン値ΔＶｅｒａ２だけ消去パルス電圧を小さくするステップダウン動作を行う（Ｖｅｒａ＝Ｖｅｒａ０−ΔＶｅｒａ１−ΔＶｅｒａ２とする）。以下、データ消去が完了するまで消去動作、消去ベリファイ動作、ステップダウン動作を繰り返す。繰り返し回数が多くなるほど、消去電圧Ｖｅｒａは減少する。
【０１１２】
このステップダウン値ΔＶｅｒａの制御は、第３の実施の形態において、図１６を用いて示した動作と同様に制御することができる。すなわち、ステップダウン値ΔＶｅｒａの値は、消去パルス電圧印加毎に単調に減少する（ステップダウン値ΔＶｅｒａ（ｎ）＞ステップダウン値ΔＶｅｒａ（ｎ＋１））。また、ステップダウン値ΔＶｅｒａが減少する値は一定であり、ステップダウン値ΔＶｅｒａは線形に減少するように制御することができる。
【０１１３】
［効果］
本実施の形態の消去動作を採用した場合、消去電圧Ｖｅｒａの印加毎に消去電圧Ｖｅｒａがステップダウンするため、ブロック絶縁膜４３Ｃにかかる電界が一定となる。その結果、ワード線ＷＬ１〜ＷＬ１６（ゲート電極）からのバックトンネリング電子による影響を低減し、半導体記憶装置の動作の信頼性を向上させることが可能となる。なお、第３の実施の形態において、消去電圧Ｖｅｒａをステップアップさせる動作を説明し、第４の実施の形態において、消去電圧Ｖｅｒａをステップダウンさせる動作について説明したが、これは、トンネル絶縁膜４３Ａの劣化やブロック絶縁膜４３Ｃを介して電荷蓄積層４３Ｂに入るバックトンネリング電子の影響に応じて、実際の動作に際してより好ましいほうを採用することができる。
【０１１４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置換、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１５】
例えば、実施の形態において、動作電圧のステップ値ΔＶ（例えば、ΔＶｐｒｏｇやΔＶｅｒａ）は、ステップ回数ｎに比例して線形に変化していた。不揮発性半導体記憶装置の動作において、各動作時の電圧印加時間ｔが一定の場合は、動作電圧のステップ値は、電圧印加時間ｔに比例して線形に変化する。しかし、各動作時の電圧印加時間ｔがステップ回数ｎが増える毎に指数関数的に延びる場合がある（動作時間ｔがｅｘｐ（ａ＊ｎ）に比例、ａは任意の定数）。動作電圧のステップ値ΔＶは、ステップ回数ｎに比例しているため、動作時間ｔはｅｘｐ（ｂ＊ΔＶ）に比例する（ｂは任意の定数）。その結果、この場合の動作電圧のステップ値ΔＶは、時間の対数に比例する（動作電圧のステップ値ΔＶがｌｏｇ（ｔ）に比例）。そのため、動作電圧のステップ値ΔＶを、時間の対数に対して線形に大きさが減少するように半導体記憶装置を構成することも可能である。
【０１１６】
なお、上述の実施の形態においては、各動作の電圧ステップアップ／ステップダウン制御におけるステップ数が少なくとも４つ以上あることが必要とされる。なぜなら、ステップアップ値又はステップダウン値の減少が一定値か否かは、少なくとも４つのパルス電圧から抽出される３つ以上のステップアップ値又はステップダウン値がなければ判断ができないからである。
また、上述の実施の形態においては、ステップアップ値／ステップダウン値が減少するという場合には、減少量がゼロの場合を含めないものとする。実施の形態においてステップアップ値／ステップダウン値の減少とは、減少値が正の値をとり、実際に値が減少していることを指すものとする。
【符号の説明】
【０１１７】
１１・・・メモリセルアレイ、  １２、１３・・・ロウデコーダ、  １４・・・センスアンプ、  １５・・・カラムデコーダ、  １６・・・昇圧回路、  １７・・・発振回路、  １８・・・制御回路、  ２０・・・基板、  ３０・・・バックゲート層、  ４０・・・メモリ層、  ５０・・・選択トランジスタ層、  ６０・・・配線層、  ＭＴｒ・・・メモリトランジスタ、  ＳＳＴｒ・・・ソース側選択トランジスタ、  ＳＤＴｒ・・・ドレイン側選択トランジスタ。
【図１】
2014241180.tif 000007
【図２】
2014241180.tif 000008
【図３】
2014241180.tif 000009
【図４】
2014241180.tif 000010
【図５】
2014241180.tif 000011
【図６Ａ】
2014241180.tif 000012
【図６Ｂ】
2014241180.tif 000013
【図７】
2014241180.tif 000014
【図８】
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【図９】
2014241180.tif 000016
【図１０】
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【図１１】
2014241180.tif 000018
【図１２】
2014241180.tif 000019
【図１３Ａ】
2014241180.tif 000020
【図１３Ｂ】
2014241180.tif 000021
【図１３Ｃ】
2014241180.tif 000022
【図１４】
2014241180.tif 000023
【図１５】
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【図１６】
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【図１７Ａ】
2014241180.tif 000026
【図１７Ｂ】
2014241180.tif 000027
【図１７Ｃ】
2014241180.tif 000028
【図１８】
2014241180.tif 000029
【図１９】
2014241180.tif 000030