(57)【要約】      （修正有）【課題】層間絶縁膜を薄膜化する半導体記憶装置を提供する。【解決手段】メモリセルアレイ１１は、基板２０に対して水平な第１方向を長手方向として延び、且つ基板と垂直な方向に積層され第１配線として機能する複数の第１導電層４２ａ〜４２ｄを備える。層間絶縁層４１ａ〜４１ｄは、複数の第１導電層の間に設けられる。可変抵抗層４５は、複数の第１導電層及び層間絶縁層の側面に連続的に形成され且つ可変抵抗素子として機能する。柱状導電層４３は、可変抵抗層４５を介して第１導電層及び層間絶縁層の側面に設けられ、垂直方向を長手方向として延び且つ第２配線として機能する。第１導電層の側面である第１の側面は、層間絶縁層の側面である第２の側面に比べ、柱状導電層側から見て後退している。可変抵抗層４５は、第１の側面及び第２の側面に沿って連続的に形成され、第２の側面において凸形状を有している。【選択図】図４
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【特許請求の範囲】
【請求項１】
互いに交差する複数の第１配線、及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置され可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して水平な第１方向を長手方向として延び、且つ前記基板と垂直な方向に積層される複数の第１導電層と、
前記複数の第１導電層の間に設けられる層間絶縁層と、
複数の前記第１導電層及び前記層間絶縁層の側面に連続的に形成される可変抵抗層と、
前記可変抵抗層を介して前記第１導電層及び前記層間絶縁層の側面に設けられ、前記垂直方向を長手方向として延びる柱状導電層と
前記第２配線の一端に一端を接続される選択トランジスタと、
前記選択トランジスタの他端に接続される第３配線と
を備え、
前記第１導電層の側面である第１の側面は、前記層間絶縁層の側面である第２の側面に比べ、前記柱状導電層側から見て後退しており、
前記可変抵抗層は、前記第１の側面及び前記第２の側面に沿って連続的に形成され、前記第２の側面において凸形状を有し、
前記第１の側面と前記第２の側面との間の距離は、前記第１導電層の厚さの半分よりも小さく、
前記柱状導電層は、前記基板上にマトリクス状に配列され、前記第１導電層は、前記第１方向に対向するように配置される一対の櫛刃形状の配線層を含む
ことを特徴とする半導体記憶装置。
【請求項２】
互いに交差する複数の第１配線、及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置され可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して水平な第１方向を長手方向として延び、且つ前記基板と垂直な方向に積層される複数の第１導電層と、
前記複数の第１導電層の間に設けられる層間絶縁層と、
複数の前記第１導電層及び前記層間絶縁層の側面に連続的に形成される可変抵抗層と、
前記可変抵抗層を介して前記第１導電層及び前記層間絶縁層の側面に設けられ、前記垂直方向を長手方向として延びる柱状導電層と
を備え、
前記第１導電層の側面である第１の側面は、前記層間絶縁層の側面である第２の側面に比べ、前記柱状導電層側から見て後退しており、
前記可変抵抗層は、前記第１の側面及び前記第２の側面に沿って連続的に形成され、前記第２の側面において凸形状を有している
ることを特徴とする半導体記憶装置。
【請求項３】
互いに交差する複数の第１配線、及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置され可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイを備え、
前記メモリセルアレイは、
基板に対して水平な第１方向を長手方向として延び、且つ前記基板と垂直な方向に積層され前記第１配線として機能する複数の第１導電層と、
前記複数の第１導電層の間に設けられる層間絶縁層と、
複数の前記第１導電層及び前記層間絶縁層の側面に連続的に形成され且つ前記可変抵抗素子として機能する可変抵抗層と、
前記可変抵抗層を介して前記第１導電層及び前記層間絶縁層の側面に設けられ、前記垂直方向を長手方向として延び且つ第２配線として機能する柱状導電層と
を備え、
前記第１導電層の側面である第１の側面に比べ、前記層間絶縁層の側面である第２の側面が前記柱状導電層側から見て後退しており、
前記可変抵抗層は、前記第１の側面及び前記第２の側面に沿って連続的に形成され、前記第１の側面において凸形状を有している
ることを特徴とする半導体記憶装置。
【請求項４】
前記第２配線の一端に一端を接続される選択トランジスタと、
前記選択トランジスタの他端に接続される第３配線とを更に備えた請求項２又は３記載の半導体記憶装置。
【請求項５】
前記第１の側面と前記第２の側面との間の距離は、前記第１導電層の厚さの半分よりも小さい請求項２乃至４記載にいずれかの半導体記憶装置。
【請求項６】
互いに交差する複数の第１配線、及び複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に配置され可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイを備える半導体記憶装置の製造方法において、
前記複数の第１配線となる第１導電層、及び層間絶縁層を交互に基板上に積層させ、
前記第１導電層及び前記層間絶縁層を貫通し前記基板と水平な第１方向に沿って延びる形状を有するトレンチを形成し、
前記第１導電層及び前記層間絶縁層にウエットエッチングを施して前記第１導電層の第１の側面又は前記層間絶縁層の第２の側面のいずれか一方を他方に対し後退させ、
前記第１導電層の第１の側面及び前記層間絶縁層の第２の側面に沿って前記可変抵抗素子としての可変抵抗層を形成し、その後、前記トレンチを導電層で埋める
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の高集積化に伴い、これを構成するＬＳＩ素子は益々微細化されている。このＬＳＩ素子の微細化には、単に線幅を細くするだけでなく、回路パターンの寸法精度や位置精度の向上も要請される。
【０００３】
このような課題を克服する技術として、抵抗値を可逆的に変化させる可変抵抗素子をメモリとして利用したＲｅＲＡＭ（Resistive RAM）が提案されている。そして、このＲｅＲＡＭにおいて可変抵抗素子を基板に対して平行に延びるワード線の側壁と基板に対して垂直に延びるビット線の側壁との間に設けるＶＡＬ（Vertical Array Line）構造により、メモリセルアレイの更なる高集積化が可能とされている。
【０００４】
ＶＡＬ構造においては、メモリセルアレイの更なる集積化のため、積層された複数のワード線の間に形成される層間絶縁膜を薄膜化することが求められている。しかし、層間絶縁膜の薄膜化は、メモリセル間に絶縁耐圧の低下させる虞がある。このように、ＶＡＬ構造では、メモリセルアレイの高集積化を図りつつメモリセル間の絶縁耐圧を向上させることが求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１０６８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下に説明する実施の形態は、層間絶縁膜を薄膜化することが可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００７】
以下に説明する実施の形態の半導体記憶装置は、互いに交差する複数の第１配線、及び複数の第２配線、並びに、複数の第１配線及び複数の第２配線の各交差部に配置され可変抵抗素子を含む複数のメモリセルを有するメモリセルアレイを備える。メモリセルアレイは、基板に対して水平な第１方向を長手方向として延び、且つ基板と垂直な方向に積層され前記第１配線として機能する複数の第１導電層を備える。層間絶縁層は、複数の第１導電層の間に設けられる。可変抵抗層は、複数の第１導電層及び層間絶縁層の側面に連続的に形成され且つ可変抵抗素子として機能する。柱状導電層は、可変抵抗層を介して第１導電層及び前記層間絶縁層の側面に設けられ、垂直方向を長手方向として延び且つ第２配線として機能する。第１導電層の側面である第１の側面は、層間絶縁層の側面である第２の側面に比べ、前記柱状導電層側から見て後退している。また、可変抵抗層は、第１の側面及び第２の側面に沿って連続的に形成され、第２の側面において凸形状を有している。別の態様においては、第１導電層の第１の側面に比べ、層間絶縁層の第２の側面が柱状導電層側から見て後退している。そして、可変抵抗層は、第１の側面及び第２の側面に沿って連続的に形成され、第１の側面において凸形状を有している。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体記憶装置のブロック図である。
【図２】第１の実施の形態のメモリセルアレイ１１の構造を詳細に説明する等価回路図である。
【図３】第１の実施の形態のメモリセルアレイ１１の構造を詳細に説明する概略斜視図である。
【図４】第１の実施の形態のメモリセルアレイ１１の構造を詳細に説明する断面図である。
【図５】第１の実施の形態のメモリセルアレイ１１の構造を詳細に説明する平面図である。
【図６】第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【図７】第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【図８】第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【図９】第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【図１０】第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【図１１】第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【図１２】第１の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【図１３】第２の実施の形態のメモリセルアレイ１１の構造を詳細に説明する断面図である。
【図１４】第３の実施の形態のメモリセルアレイ１１の構造を詳細に説明する断面図である。
【図１５】第３の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【図１６】第３の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【図１７】第３の実施の形態の半導体記憶装置の製造工程を示す工程図である。
【発明を実施するための形態】
【０００９】
次に、添付した図面を参照して本発明の実施の形態を詳細に説明する。
【００１０】
［第１の実施の形態］
図１〜５を参照して、第１の実施の形態に係る半導体記憶装置の全体構成について説明する。図１は、第１の実施の形態に係る半導体記憶装置のブロック図である。図１に示すように、半導体記憶装置は、メモリセルアレイ１１、行デコーダ１２、列デコーダ１３、上位ブロック１４、及び電源１５を有する。
【００１１】
メモリセルアレイ１１は、互いに交差する複数のワード線ＷＬ、及びビット線ＢＬ、並びに、これらの各交差部に配置されたメモリセルＭＣを有する。メモリセルＭＣは、後述するように、３次元方向にマトリクス状に配列されている。後で詳しく説明するように、複数のビット線ＢＬは基板に垂直な方向（Ｚ方向）に延び、且つ基板に水平な方向（Ｘ方向、Ｙ方向）にマトリクス状に配列される。複数のワード線ＷＬはそれぞれＸ方向を長手方向として延びるように配列され、積層方向に複数のワード線ＷＬが形成されている（図１では、簡略的に１層のワード線ＷＬのみが図示されている）。
【００１２】
行デコーダ１２は、消去動作／書き込み動作／読み出し動作などの各種動作が行われる場合に、与えられた行アドレスに対応するワード線ＷＬを選択する。列デコーダ１３は、各種動作時に、与えられた列アドレスに対応するビット線ＢＬを選択する。
【００１３】
上位ブロック１４は、メモリセルアレイ１１中のアクセス対象となるメモリセルＭＣを選択する。上位ブロック１４は、行デコーダ１２、列デコーダ１３に対して、それぞれ行アドレス、列アドレスを与える。電源１５は、消去動作／書き込み動作／読み出動作等の各種動作に対応した所定の電圧の組み合わせを生成し、行デコーダ１２及び列デコーダ１３に供給する。
【００１４】
次に、図２を参照して、第１の実施の形態に係るメモリセルアレイ１１について詳しく説明する。図２は、メモリセルアレイ１１の回路図である。なお、図２において、Ｘ方向、Ｙ方向及びＺ方向は互いに直交し、Ｘ方向は紙面垂直方向である。また、図２に示す構造は、Ｘ方向に繰り返し設けられている。
【００１５】
メモリセルアレイ１１は、図２に示すように、上述したワード線ＷＬ、ビット線ＢＬ、及びメモリセルＭＣ以外に、選択トランジスタＳＴｒ、グローバルビット線ＧＢＬ、及び選択ゲート線ＳＧを有する。
ワード線ＷＬ１〜ＷＬ４は、図２に示すように、Ｚ方向に沿って積層され、Ｘ方向を長手方向として延びる。ビット線ＢＬは、Ｚ方向を長手方向として延びると共に、Ｘ方向及びＹ方向にマトリクス状に配列される（図２では、Ｘ方向の１層のビット線ＢＬのみが図示されている）。
メモリセルＭＣは、これらワード線ＷＬとビット線ＢＬが交差する箇所に配置される。したがって、メモリセルＭＣは、Ｘ、Ｙ、Ｚ方向に３次元マトリクス状に配列される。
【００１６】
メモリセルＭＣは、図２に示すように、可変抵抗素子ＶＲを含む。可変抵抗素子ＶＲは電気的に書き換え可能で抵抗値に基づいてデータを不揮発に記憶する。可変抵抗素子ＶＲは、ある一定以上の電圧をその両端に印加するセット動作によって低抵抗状態（セット状態）となり、ある一定以上の電圧をその両端に印加するリセット動作によって高抵抗状態（リセット状態）となる。また、可変抵抗素子ＶＲは、製造直後においては容易に抵抗状態を変化させず、高抵抗状態にある。そこで、可変抵抗素子ＶＲの両端にセット動作及びリセット動作以上の高電圧を印加するフォーミング動作が実行される。このフォーミング動作により、可変抵抗素子ＶＲ内に局所的に電流が流れ易い領域（フィラメントパス）が形成され、可変抵抗素子ＶＲは容易に抵抗状態を変化させることができ、記憶素子として動作可能な状態となる。
【００１７】
選択トランジスタＳＴｒは、図２に示すように、ビット線ＢＬの一端とグローバルビット線ＧＢＬとの間に設けられる。複数のグローバルビット線ＧＢＬは、Ｙ方向を長手方向として延び、且つＸ方向に所定のピッチをもって配列されている。１本のグローバルビット線ＧＢＬは、Ｙ方向に一列に配列された複数の選択トランジスタＳＴｒの一端に共通接続されている。選択ゲート線ＳＧは、Ｘ方向を長手方向として延びるように形成されている。１本の選択ゲート線ＳＧは、Ｘ方向に一列に配列された複数の選択トランジスタＳＴｒのゲートに共通接続されている。
【００１８】
次に、図３〜図５を参照して、実施の形態に係るメモリセルアレイ１１の積層構造について説明する。図３は、メモリセルアレイ１１の積層構造を示す斜視図である。図４は図３の断面図であり、図５は図３の上面図である。なお、図３及び図５において、層間絶縁層は省略している。また、図３ではワード線ＷＬを簡略化して図示している。
メモリセルアレイ１１は、図３及び図４に示すように、選択トランジスタ層３０及びメモリ層４０を有する。選択トランジスタ層３０は選択トランジスタＳＴｒとして機能し、メモリ層４０はメモリセルＭＣとして機能する。
【００１９】
選択トランジスタ層３０は、図３及び図４に示すように、導電層３１、層間絶縁層３２、導電層３３、層間絶縁層３４を有する。導電層３１はグローバルビット線ＧＢＬとして機能し、導電層３３は選択ゲート線ＳＧ、及び選択トランジスタＳＴｒのゲートとして機能する。
複数の導電層３１は、それぞれ基板２０に対して水平なＹ方向を長手方向として延びるように形成され、且つ基板２０に対して平行なＸ方向に所定ピッチをもって並ぶように配列されている。層間絶縁層３２は、導電層３１の上面を覆うように形成されている。複数の導電層３３は、Ｘ方向を長手方向として延び、且つＹ方向に所定ピッチをもって並ぶように形成されている。
【００２０】
層間絶縁層３４は、導電層３３の側面及び上面を覆うように形成されている。一例として、導電層３１、及び３３はポリシリコンにより構成される。層間絶縁層３２、３４は酸化シリコン（ＳｉＯ２）により構成される。
【００２１】
また、選択トランジスタ層３０は、図３及び図４に示すように、柱状半導体層３５、及びゲート絶縁層３６を有する。柱状半導体層３５は選択トランジスタＳＴｒのボディ（チャネル）として機能し、ゲート絶縁層３６は選択トランジスタＳＴｒのゲート絶縁膜として機能する。
柱状半導体層３５は、Ｘ及びＹ方向にマトリクス状に配置され、Ｚ方向に柱状に延びる。また、柱状半導体層３５は、導電層３１の上面に接し、ゲート絶縁層３６を介して導電層３３のＹ方向端部の側面に接する。そして、柱状半導体層３５は、積層されたＮ＋型半導体層３５ａ、Ｐ＋型半導体層３５ｂ、及びＮ＋型半導体層３５ｃを有する。
【００２２】
Ｎ＋型半導体層３５ａは、図３及び図４に示すように、そのＹ方向端部の側面にて層間絶縁層３２に接する。Ｐ＋型半導体層３５ｂは、そのＹ方向端部の側面にて導電層３３の側面に接する。Ｎ＋型半導体層３５ｃは、そのＹ方向端部の側面にて層間絶縁層３４に接する。Ｎ＋型半導体層３５ａ、３５ｃはＮ＋型の不純物を注入されたポリシリコンにより構成され、Ｐ＋型半導体層３５ｂはＰ＋型の不純物を注入されたポリシリコンにより構成される。ゲート絶縁層３６は例えば酸化シリコン（ＳｉＯ２）により構成される。
【００２３】
メモリ層４０は、図３及び図４に示すように、Ｚ方向に交互に積層された層間絶縁層４１ａ〜４１ｄ、及び導電層４２ａ〜４２ｄを有する。導電層４２ａ〜４２ｄは、ワード線ＷＬ１〜ＷＬ４として機能する。
導電層４２ａ〜４２ｄは、図５に示すように、それぞれＸ方向に対向する一対の櫛歯形状を有する。層間絶縁層４１ａ〜４１ｄは例えば酸化シリコン（ＳｉＯ２）にて構成され、導電層４２ａ〜４２ｄは例えば窒化チタン（ＴｉＮ）のような金属材料、又はポリシリコンにて構成される。
【００２４】
また、メモリ層４０は、図３及び図４に示すように、柱状導電層４３、及び可変抵抗膜４５を有する。柱状導電層４３は例えばポリシリコンにより構成される。可変抵抗膜４５は、例えばハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、マンガン（Ｍｎ）、クロム（Ｃｒ）及びニオブ（Ｎｂ）よりなる群より選択された、少なくともいずれか１つの元素を含む酸化物を主成分とする膜とすることができる。具体的には、ＨｆＯ２、Ａｌ２Ｏ３、ＴｉＯ２、ＮｉＯ、ＷＯ３、Ｔａ２Ｏ５の材料の１つからなる薄膜により可変抵抗膜４５を構成することができる。しかし、可変抵抗膜４５の材料はこれらに限定されるものではなく、その他の電圧の印加等により抵抗値が変化し得る膜に変更することは可能である。例えば、炭素（Ｃ）なども可変抵抗膜４５の材料として採用し得る。なお、可変抵抗膜４５の膜厚は、数ｎｍ程度で十分である。
【００２５】
柱状導電層４３は、Ｘ及びＹ方向にマトリクス状に配置され、柱状半導体層３５の上面に接すると共にＺ方向を長手方向として延びる。柱状導電層４３は前述のビット線ＢＬとして機能する。
本実施の形態では、図４に示すように、導電層４２ａ〜４２ｄのＹ方向の側面が、層間絶縁膜４１ａ〜４１ｄのＹ方向の側面に比べ、柱状導電層４３から見て後退するように形成されている。このため、柱状半導体層４３も、層間絶縁膜４１ａ〜ｄの部分に比べ、導電層４２ａ〜ｄの部分の方がその幅が小さくされている（換言すれば、導電層４２ａ〜ｄと対向する部分において凸部を有している）。本実施の形態は、この構造を有することにより、メモリセルＭＣ間の絶縁耐圧を向上させることが可能である。なお、導電層４２ａ〜４２ｄのＹ方向の側面と、層間絶縁膜４１ａ〜４１ｄのＹ方向の側面との間の距離Ｄｙは、一例として約５ｎｍ程度とされる。また、距離Ｄｙは、導電層４２ａの厚さＴｚの半分よりも小さいのが好適である。
【００２６】
［製造方法］
次に、図６〜図１２を参照して、第１の実施の形態に係る半導体記憶装置の製造方法について説明する。ここでは、選択トランジスタ層３０の製造方法は省略し、メモリ層４０の製造方法の説明を行う。選択トランジスタ層３０は、周知のフォトリソグラフィ、反応性イオンエッチング（ＲＩＥ）、及び化学気相成長法（ＣＶＤ）等の組み合わせにより製造することができることは、その形状から当業者にとって明らかである。
選択トランジスタ層３０が形成された後、その上面に、酸化シリコン（ＳｉＯ２）とポリシリコン（Ｓｉ）を交互に積層させ、Ｘ方向及びＹ方向に板状に広がる層間絶縁層４１ａ’〜４１ｄ’、導電層４２ａ’〜４２ｄ’を形成する。
【００２７】
続いて、図７に示すように、導電層４２ｄ’の上に絶縁層５１、５２を積層させる。そして、絶縁層５２の上面にエッチングマスク５３を積層する。エッチングマスク５３は、フォトエッチング工程及び反応性イオンエッチングを用いてＹ方向に所定ピッチをもって並びＸ方向を長手方向として延びるように形成される。
【００２８】
続いて、図８に示すように、エッチングマスク５３をマスクとして層間絶縁層４１ａ’〜４１ｄ’及び導電層４２ａ’〜４２ｄ’をエッチングし、トレンチＴ１を形成する。このトレンチＴ１は層間絶縁層４１ａ’〜４１ｄ’及び導電層４２ａ’〜４２ｄ’を貫通して選択トランジスタ層３０の上面まで達する。これにより、選択トランジスタ層３０の上面は露出される。トレンチＴ１により、層間絶縁層４１ａ’〜４１ｄ’及び導電層４２ａ’〜４２ｄ’は、Ｙ方向に所定ピッチをもって並びＸ方向に延びる形状に加工された層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”となる。
【００２９】
続いて、図９に示すように、ウエットエッチングを実行して、層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”をエッチングする。層間絶縁層４１ａ”〜４１ｄ”がシリコン酸化膜であり、導電層４２ａ”〜４２ｄ”が窒化チタンである場合、エッチング液としてＥＤＴＡ（Ethlenediamine Tetracetic Acid）、アンモニア水、及び過酸化水素（Ｈ２Ｏ２）の混合液を用いることができる。これにより、図９に示すように、導電層４２ａ”〜４２ｄ”の側面を、層間絶縁層４１ａ”〜４１ｄ”の側面に比べ後退させることができる。なお、後述する第２の実施の形態の構造を形成する場合には、フッ化水素（ＨＦ）をエッチング液として用いることができる。
【００３０】
続いて、図１０に示すように、トレンチＴ１に面する層間絶縁層４１ａ”〜４１ｄ”及び導電層４２ａ”〜４２ｄ”の側面に可変抵抗膜４５を連続的に形成する。可変抵抗膜４５は、等方性の良い成膜方法（例えば、アトミックレイヤーデポジション（ＡＬＤ））により形成される。可変抵抗層４５は、層間絶縁層４１ａ”〜４１ｄ”の側面及び導電層４２ａ”〜４２ｄ”の側面に沿って連続的に形成され、層間絶縁層４１ａ”〜４１ｄ”の側面において凸形状を有している。その後、トレンチＴ１を埋め込むようにポリシリコン（Ｓｉ）を堆積させて、導電層４３ａを形成する。
【００３１】
続いて、図１１に示すように、酸化シリコン膜５５を可変抵抗膜４５及び導電層４３ａ上に堆積する。その後、ＣＭＰ（Chemical Mechanical Polishing）により、酸化シリコン膜５５及びエッチングマスク５３を平坦化する。
【００３２】
次に、図１２に示すように、シリコン酸化膜５５及びエッチングマスク５３上に更にエッチングマスク５６を形成する。エッチングマスク５６は、Ｘ方向に所定ピッチをもって並び、Ｙ方向を長手方向として延びるように形成される。そして、このエッチングマスク５３及び５６をマスクとして、導電層４３ａ及び可変抵抗層４５をエッチングする。これにより、図３〜図５に示す構造が完成する。
【００３３】
［効果］
この実施の形態によれば、導電層４２ａ〜４２ｄの側面が、層間絶縁層４１ａ〜４１ｄの側面に比べ、柱状導電層４３の側から見て後退している。そして、可変抵抗層４５は、導電層４２ａ〜４２ｄの側面及び層間絶縁層４１ａ〜４１ｄの側面に沿って連続的に形成され、層間絶縁層４１ａ〜４１ｄの側面において凸形状を有している。これにより、積層される複数のメモリセルの間の絶縁耐圧を向上させることができる。又は、同じ絶縁耐圧を有する半導体記憶装置に比べ、層間絶縁膜の厚さを薄くすることができる。
【００３４】
導電層４２ａ〜４２ｄの側面が、層間絶縁層４１ａ〜４１ｄの側面と揃っている場合（比較例）、積層される複数のメモリセルの間の絶縁耐圧は、層間絶縁膜４１ａ〜４１ｄの膜厚だけでなく、可変抵抗層４５の耐圧によっても影響される。これに対し、本実施の形態によれば、可変抵抗層４５は導電層４２ａ〜４２ｄの部分で後退しているので、複数のメモリセルの間の絶縁耐圧は、ほぼ層間絶縁膜４１ａ〜４１ｄの膜厚のみにより影響される。したがって、積層される複数のメモリセルの間の絶縁耐圧を向上させることができる。又は、同じ絶縁耐圧を有する半導体記憶装置に比べ、層間絶縁膜の厚さを薄くすることができる。
【００３５】
［第２の実施の形態］
次に、図１３を参照して、第２の実施の形態に係る半導体記憶装置の全体構成について説明する。この第２の実施の形態の全体構成、及びメモリセルアレイの概略構造は、第１の実施の形態（図１、図２）と同一である。ただし、この第２の実施の形態では、メモリセルアレイの具体的な構造が第１の実施の形態とは異なっている。
【００３６】
図１３は、第２の実施の形態に係る半導体記憶装置の断面図である。第１の実施の形態（図４）との違いは、第１の実施の形態では導電層４２ａ〜４２ｄの側面が層間絶縁層４１ａ〜４１ｄの側面に比べ後退しているのに対し、第２の実施の形態では、導電層４２ａ〜４２ｄの側面に対し層間絶縁層４１ａ〜４１ｄが後退していることである。この実施の形態によれば、ワード線ＷＬとしての導電層４２ａ〜ｄの端部が突出していることにより、その端部に電界が集中し、また、端部が突出している分、セル面積が増加する。このため、より小さい電圧によりフォーミング動作やセット動作を完了させることができ、消費電力を低減させることができる。なお、導電層４２ａ〜４２ｄのＹ方向の側面と、層間絶縁膜４１ａ〜４１ｄのＹ方向の側面との間の距離Ｄｙは、一例として約５ｎｍ程度とされる。また、距離Ｄｙは、導電層４２ａの厚さＴｚの半分よりも小さいのが好適である。
【００３７】
［第３の実施の形態］
次に、図１４を参照して、第３の実施の形態に係る半導体記憶装置の全体構成について説明する。この第３の実施の形態の全体構成、及びメモリセルアレイの概略構造は、第１の実施の形態（図１、図２）と同一である。ただし、この第２の実施の形態では、メモリセルアレイの具体的な構造が第１の実施の形態とは異なっている。
【００３８】
図１４は、第３の実施の形態に係る半導体記憶装置の断面図である。第１の実施の形態（図４）との違いは、第１の実施の形態では導電層４２ａ〜４２ｄの側面が層間絶縁層４１ａ〜４１ｄの側面に比べ後退しているのに対し、第３の実施の形態では、導電層４２ａ〜４２ｄの側面に対し層間絶縁層４１ａ〜４１ｄが後退していることである。加えて、この実施の形態の導電層４２ａ〜４２ｄは、その側面にシリサイド層４４が形成されている点でも第１の実施の形態と異なる。  
【００３９】
この実施の形態の製造工程を、図１５〜図１７を参照して説明する。ここでは、導電層４２ａ〜４２ｄがポリシリコンで形成されている場合を例にとって説明する。
【００４０】
まず、図１５に示すように、図６〜図８に示す工程の実行後、トレンチＴ１の側壁に、例えばタングステン等の金属（Ｍｅ）からなる金属膜４４’を形成する。その後、図１６に示すように、熱工程が実行されることにより、導電層４２ａ〜４２ｄの先端がシリサイド化され、シリサイド層４４が形成される。その後、図１７に示すように、金属膜４４’をウエットエッチングにより除去する。以下、図１０〜図１２と同様の工程を実行することにより、図１４の構造が得られる。
【００４１】
なお、導電層４１ａ〜４１ｄの材料として窒化チタン（ＴｉＮ）等の金属膜を用いる場合には、図１５において金属膜４４’を形成する代りに、シリコン膜を形成する。これにより、同様の構造を得ることができる。
【００４２】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
１１・・・メモリセルアレイ、  １２・・・行デコーダ、  １３・・・列デコーダ、  １４・・・上位ブロック、  １５・・・電源、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  ＭＣ・・・メモリセル、    ＳＴｒ・・・選択トランジスタ、  ＳＧ・・・選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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