(57)【要約】【課題】埋め込み層の位置を明確化して寄生バイポーラ効果を十分に抑制できるようにした半導体装置及びその製造方法を提供する。【解決手段】ｐ型のシリコン基板１に形成されたＬＤＭＯＳトランジスタ５０を備える。ＬＤＭＯＳトランジスタ５０は、シリコン基板１に配置されたｎ型のソース１１及びドレイン１３と、シリコン基板１のうちのチャネル領域１５とドレイン１３との間に配置されたｎ型のドリフト層２１と、チャネル領域１５からソース１１下にかけて配置されたｐ型のボディ層３１と、ボディ層３１に埋め込むように配置され、且つ該ボディ層３１よりもｐ型の不純物濃度が高いボディ埋め込み層３３と、を有する。ボディ埋め込み層３３はソース１１の下部と接している。また、ソース１１のシリコン基板１表面からの深さｄ１は、ドリフト層２１のシリコン基板１表面からの深さｄ２よりも浅い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された電界効果トランジスタを備え、
前記電界効果トランジスタは、
前記半導体基板に配置された第２導電型のソース及びドレインと、
前記半導体基板のうちのチャネル領域と前記ドレインとの間に配置された第２導電型のドリフト層と、
前記チャネル領域から前記ソース下にかけて配置された第１導電型のボディ層と、
前記ボディ層に埋め込むように配置され、且つ該ボディ層よりも第１導電型の不純物濃度が高いボディ埋め込み層と、を有し、
前記ボディ埋め込み層は前記ソースの下部と接しており、
前記ソースの前記半導体基板表面からの深さは、前記ドリフト層の前記半導体基板表面からの深さよりも浅いことを特徴とする半導体装置。
【請求項２】
前記ボディ埋め込み層における第１導電型の不純物濃度のピーク位置について、
該ピーク位置の前記半導体基板表面からの深さは、前記ソースの前記半導体基板表面からの深さよりも深く、且つ、前記ドリフト層の前記半導体基板表面からの深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ボディ埋め込み層は、前記ソース下から前記チャネル領域下まで延出していることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記電界効果トランジスタは、
前記半導体基板のうちの前記ボディ埋め込み層上に配置された第１導電型のピックアップ層をさらに有し、
前記ピックアップ層は前記ボディ埋め込み層とオーミックに接続されていることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
請求項１から請求項４の何れか一項に記載の半導体装置の製造方法であって、
前記ボディ層と前記ボディ埋め込み層とを同一のフォトマスクを用いて形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、埋め込み層の位置を明確化して寄生バイポーラ効果を十分に抑制できるようにした半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、ドレイン近傍の不純物層が横方向に拡散した構造のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）トランジスタが知られている。例えば、特許文献１には、ｎ型のウェル拡散層内に、ｎ型のソース及びドレインと、ｐ型のボディ層と、ｐ型の埋め込み層とが形成されたＬＤＭＯＳトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６９５８５１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示されている構造では、ウェル拡散層がボディ層を取り囲んでいる。これにより、ウェル拡散層内でインパクトイオン化により発生した正孔の多くは、ソース電位に引き寄せられて埋め込み層に取り込まれ、ＬＤＭＯＳトランジスタの外部に排出される。これにより、寄生バイポーラ効果を抑制することができる。
しかしながら、特許文献１の構造とは異なり、ウェル拡散層がボディ層を囲まない構造の場合（即ち、ドリフト層の導電型と、ドリフト層下の半導体層の導電型とが異なる場合）は、埋め込み層の形成位置によっては、ドリフト層で発生した正孔を埋め込み層に効率良く取り込むことができず、寄生バイポーラ効果の抑制が十分でない場合がある。このため、上記の場合は、ＬＤＭＯＳトランジスタにおける埋め込み層の位置を明確化する必要があった。
【０００５】
そこで、この発明はこのような事情に鑑みてなされたものであって、埋め込み層の位置を明確化して寄生バイポーラ効果を十分に抑制できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の一態様に係る半導体装置は、第１導電型の半導体基板に形成された電界効果トランジスタを備え、前記電界効果トランジスタは、前記半導体基板に配置された第２導電型のソース及びドレインと、前記半導体基板のうちのチャネル領域と前記ドレインとの間に配置された第２導電型のドリフト層と、前記チャネル領域から前記ソース下にかけて配置された第１導電型のボディ層と、前記ボディ層に埋め込むように配置され、且つ該ボディ層よりも第１導電型の不純物濃度が高いボディ埋め込み層と、を有し、前記ボディ埋め込み層は前記ソースの下部と接しており、前記ソースの前記半導体基板表面からの深さは、前記ドリフト層の前記半導体基板表面からの深さよりも浅いことを特徴とする。ここで、「チャネル領域」とは、電界効果トランジスタのＯＮ時にチャネルが形成される領域のことである。また、第１導電型はｐ型及びｎ型の一方であり、第２導電型はｐ型及びｎ型の他方である。
【０００７】
また、上記の半導体装置において、前記ボディ埋め込み層における第１導電型の不純物濃度のピーク位置について、該ピーク位置の前記半導体基板表面からの深さは、前記ソースの前記半導体基板表面からの深さよりも深く、且つ、前記ドリフト層の前記半導体基板表面からの深さよりも浅いことを特徴としてもよい。
また、上記の半導体装置において、前記ボディ埋め込み層は、前記ソース下から前記チャネル領域下まで延出していることを特徴としてもよい。
【０００８】
また、上記の半導体装置において、前記電界効果トランジスタは、前記半導体基板のうちの前記ボディ埋め込み層上に配置された第１導電型のピックアップ層をさらに有し、前記ピックアップ層は前記ボディ埋め込み層とオーミックに接続されていることを特徴としてもよい。
本発明の別の態様に係る半導体装置の製造方法は、上記の半導体装置の製造方法であって、前記ボディ層と前記ボディ埋め込み層とを同一のフォトマスクを用いて形成することを特徴とする。
【発明の効果】
【０００９】
本発明の一態様によれば、第１導電型のボディ層はチャネル領域からソース下にかけて配置されており、このボディ層に、該ボディ層よりも第１導電型の不純物濃度が高いボディ埋め込み層が配置されている。そして、ボディ埋め込み層は、ドリフト層よりも浅く形成されたソースの下部と接している。
このような構成であれば、電界効果トランジスタのオン（ＯＮ）時に、ドリフト層内でのインパクトイオン化によって発生した正孔の多くを、ボディ埋め込み層に効率良く取り込むことができ、該ボディ埋め込み層を経由して電界効果トランジスタの外部に排出することができる。インパクトイオン化によって発生した正孔がドレイン端や、チャネル領域の近傍に蓄積することを防止することができるので、これらの領域（即ち、ソースをエミッタとし、チャネル領域をベースとし、ドレインをコレクタとする寄生バイポーラトランジスタにおいて、ベースに相当する領域）での電位上昇を抑制することができる。これにより、寄生バイポーラ効果を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る半導体装置１００の構成例を示す断面図である。
【図２】半導体装置１００の製造方法を工程順に示す断面図である。
【図３】半導体装置１００の製造方法を工程順に示す断面図である。
【図４】第１実施形態の効果を説明するための図である。
【図５】第２実施形態に係る半導体装置２００の製造方法を工程順に示す断面図である。
【図６】半導体装置２００の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る各実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
＜第１実施形態＞
（構造）
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、例えば、ｐ型のシリコン基板（Ｐ−ｓｕｂ）１と、このシリコン基板１に形成されたｎチャネル型のＬＤＭＯＳトランジスタ５０と、シリコン基板１上に配置されてＬＤＭＯＳトランジスタ５０を覆う層間絶縁膜６０と、層間絶縁膜６０を貫いてＬＤＭＯＳトランジスタ５０に接続するコンタクト電極７１、７２と、層間絶縁膜６０上に配置されてコンタクト電極７１、７２に接続する配線層８１、８２と、層間絶縁膜６０上に配置されて配線層８１、８２を覆う保護膜９０と、を備える。
【００１３】
ＬＤＭＯＳトランジスタ５０は、シリコン基板１上に配置されたフィールド酸化膜３と、シリコン基板１上に配置されたゲート絶縁膜５と、ゲート絶縁膜５上からフィールド酸化膜３上にかけて配置されたゲート電極７と、ゲート電極７の両側下のシリコン基板１に配置されたｎ型のソース  （ｎ＋）１１及びドレイン（ｎ＋）１３と、シリコン基板１のうちのチャネル領域１５とドレイン１３との間に配置されたｎ型のドリフト層（ｎ  ｄｒｉｆｔ）２１と、シリコン基板１に配置されたｐ＋ピックアップ層２３と、チャネル領域１５からソース１１下にかけて配置されたｐ型のボディ層３１（ｐｂｏｄｙ）と、ボディ層３１に埋め込むように配置されたｐ型のボディ埋め込み層３３（ｐ＋ｂｏｄｙ）とを有する。
【００１４】
ここで、ボディ埋め込み層３３は、埋め込み層よりもｐ型の不純物濃度が高い。また、ボディ埋め込み層３３はソース１１の下部と接している。さらに、ソース１１のシリコン基板１表面からの深さｄ１は、ドリフト層２１のシリコン基板１表面からの深さｄ２よりも浅い。即ち、ｄ１＜ｄ２となっている。
また、ボディ埋め込み層３３におけるｐ型の不純物濃度のピーク位置について、このピーク位置のシリコン表面からの深さｄ３は、ソース１１のシリコン基板１表面からの深さｄ１よりも深く、且つ、ドリフト層２１のシリコン基板１表面からの深さｄ３よりも浅い。即ち、ｄ１＜ｄ３＜ｄ２となっている。また、ボディ埋め込み層３３は、ソース１１下からチャネル領域１５下まで延出している。
ｐ＋ピックアップ層２３は、シリコン基板１のうちのボディ埋め込み層３３上に配置されており、ボディ埋め込み層３３とオーミックに接続されている。
【００１５】
（製造方法）
次に、半導体装置１００の製造方法について説明する。
図２（ａ）〜図３（ｃ）は、本発明の第１実施形態に係る半導体装置１００の製造方法を工程順に示す断面図である。
図２（ａ）に示すように、まず始めに、シリコン基板１を例えば熱酸化して、その表面上にシリコン酸化膜４１を形成する。次に、フォトリソグラフィ技術を用いて、ドリフト層２１を形成する領域の上方を開口し、それ以外の領域を覆う形状のレジストパターン４３をシリコン酸化膜４１上に形成する。そして、このレジストパターン４３をマスクに、シリコン基板１に例えばリン等のｎ型不純物をイオン注入する。このイオン注入工程は、図１に示したｎ型のドリフト層２１を形成するための、ドリフト・イオン注入工程である。その後、レジストパターン４３と、シリコン酸化膜４１とを順次除去する。なお、このドリフト・イオン注入工程と前後して、シリコン基板１の図示しない領域にウェル拡散層を形成するためのイオン注入を行ってもよい。
【００１６】
次に、図２（ｂ）に示すように、例えばＬＯＣＯＳ法を用いて、シリコン基板１にフィールド酸化膜３を形成する。そして、シリコン基板１に熱処理を施して、シリコン基板１中で不純物を拡散させる。これにより、シリコン基板１にドリフト層２１や、図示しないウェル拡散層を形成する。
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のうちのボディ層を形成する領域に、ボロン等のｐ型不純物をイオン注入する（ボディ・イオン注入工程）。イオン注入後、図示しないレジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、図２（ｃ）に示すように、シリコン基板１中で不純物を拡散させて、ｐ型のボディ層３１を形成する。
【００１７】
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のうちのボディ埋め込み層を形成する領域に、ボロン等のｐ型不純物をイオン注入する（高濃度ボディ埋め込み・イオン注入工程）。イオン注入後、図示しないレジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、図３（ａ）に示すように、シリコン基板１中で不純物を拡散させて、ｐ型のボディ埋め込み層３３を形成する。
なお、上記のボディ・イオン注入工程でマスクとなるレジストパターンと、高濃度ボディ埋め込み・イオン注入工程でマスクとなるレジストパターンは、同一（即ち、同一の形状で、且つ同一の大きさ）のフォトマスクを用いて形成してもよい。
【００１８】
次に、図３（ｂ）に示すように、シリコン基板１を例えば熱酸化して、フィールド酸化膜３下から露出しているシリコン基板１の表面に、ゲート絶縁膜５を形成する。続いて、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜５上にポリシリコン膜を形成する。そして、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングする。これにより、ゲート電極７を形成する。ゲート電極７の形成後、図示しないレジストパターンを除去する。
【００１９】
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のソース、ドレインを形成する領域に、リン又はヒ素等のｎ型不純物をイオン注入する。イオン注入後、レジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、図３（ｃ）に示すように、シリコン基板１中で不純物を拡散させて、ｎ型のソース１１、ドレイン１３を形成する。
【００２０】
次に、フォトリソグラフィ技術及びイオン注入技術を用いて、シリコン基板１のｐ＋ピックアップ層を形成する領域に、ボロン等のｐ型不純物をイオン注入する。イオン注入後、レジストパターンを除去する。そして、シリコン基板１に熱処理を施す。これにより、図３（ｃ）に示すように、シリコン基板１中で不純物を拡散させて、ｐ＋ピックアップ層２３を形成する。
【００２１】
次に、シリコン基板１上に層間絶縁膜６０を形成する。層間絶縁膜６０は例えばシリコン酸化膜であり、その形成は例えばＣＶＤ法で行う。次に、コンタクト電極７１、７２を形成する。ここで、コンタクト電極７１を、例えばソース１１及びｐ＋ピックアップ層２３に跨るように形成することにより、ソース１１及びｐ＋ピックアップ層２３を同じ電位（例えば、接地電位）に固定することができる。次に、層間絶縁膜６０上に配線層８１、８２を形成し、保護膜９０を形成する。以上の工程を経て、ＬＤＭＯＳトランジスタ５０を備える半導体装置１００が完成する。
【００２２】
（第１実施形態の効果）
第１実施形態は、以下の効果を奏する。
（１）ｐ型のボディ層３１はチャネル領域１５からソース１１下にかけて配置されており、このボディ層３１に、ｐ型の不純物濃度が高いボディ埋め込み層３３が配置されている。そして、ボディ埋め込み層３３は、ドリフト層２１よりも浅く形成されたソース１１の下部と接している。
このような構成であれば、ＬＤＭＯＳトランジスタのオン（ＯＮ）時に、ドリフト層２１内でのインパクトイオン化によって発生した正孔の多くを、ボディ埋め込み層３３に効率良く取り込むことができる。そして、ボディ埋め込み層３３に取り込んだ正孔を、例えば図４に示すような正孔電流（ｉ）として、ボディ埋め込み層３３を経由してＬＤＭＯＳトランジスタの外部に排出することができる。
【００２３】
インパクトイオン化によって発生した正孔がドレイン端や、チャネル領域１５の近傍に蓄積することを防止することができるので、これらの領域（即ち、ソース１１をエミッタとし、チャネル領域１５をベースとし、ドレイン１３をコレクタとする寄生バイポーラトランジスタにおいて、ベースに相当する領域）での電位上昇を抑制することができる。これにより、寄生バイポーラ効果を抑制することができ、例えば、ＬＤＭＯＳトランジスタのオン状態のドレイン耐圧（ＢＶｄｓ＿ＯＮ）を高めたり、ドレインからソースへ流れる飽和電流の急激な上昇、所謂キンク（Ｋｉｎｋ）現象を抑制したりすることができる。
【００２４】
（２）また、ドリフト層２１内でインパクトイオン化により発生した正孔の一部は、ボディ層３１ではなくシリコン基板１に取り込まれるが、シリコン基板１に取り込まれた正孔も、例えば図４に示すような正孔電流（ｉｉ）として、ボディ埋め込み層３３を経由してＬＤＭＯＳトランジスタの外部に排出することができる。これにより、シリコン基板１に正孔が蓄積することを防ぐことができるので、ＬＤＭＯＳトランジスタのノイズ低減に寄与することができる。
（３）また、ボディ埋め込み層３３におけるｐ型の不純物濃度のピーク位置について、ピーク位置のシリコン基板１表面からの深さは、ソース１１のシリコン基板１表面からの深さよりも深く、且つ、ドリフト層２１のシリコン基板１表面からの深さよりも浅い。これにより、正孔電流（ｉ）をボディ埋め込み層３３にさらに効率良く取り込むことができる。
【００２５】
（４）また、ボディ埋め込み層３３は、ソース１１下からチャネル領域１５下まで延出している。これにより、正孔電流（ｉ）をボディ埋め込み層３３にさらに効率良く取り込むことができる。
（５）また、ｐ＋ピックアップ層２３は、ボディ埋め込み層３３とオーミックに接続されている。これにより、例えば、正孔電流（ｉ）（ｉｉ）を、ｐ＋ピックアップ層２３を経由してＬＤＭＯＳトランジスタの外部に排出することができる。
（６）また、ボディ層３１とボディ埋め込み層３３とを同一のフォトマスクを用いて形成する。これにより、使用するフォトマスクの種類を減らすことができるので、半導体装置の製造コストの低減に寄与することができる。
【００２６】
（変形例）
（１）上記の第１実施形態では、ＬＤＭＯＳトランジスタ５０と他の素子（例えば、ｐＭＯＳトランジスタ、抵抗素子又はキャパシタ等）とを同一のシリコン基板１に混載して、半導体装置を構成してもよい。このような場合であっても、上記の第１実施形態と同様の効果を奏する。
（２）また、上記の第１実施形態では、ＬＤＭＯＳトランジスタ５０がＮチャネル型の場合を示したが、ＬＤＭＯＳトランジスタ５０はＰチャネル型であってもよい。即ち、第１実施形態において、Ｎ型をＰ型に、Ｐ型をＮ型にそれぞれ入れ替えてもよい。このような場合であっても、Ｐチャネル型のＬＤＭＯＳトランジスタ５０において、上記の第１実施形態と同様の効果を奏する。
【００２７】
＜第２実施形態＞
上記の第１実施形態では、図２（ｃ）及び図３（ａ）を参照しながら説明したように、ボディ・イオン注入工程で注入した不純物と、高濃度ボディ埋め込み・イオン注入工程で注入した不純物とを、異なる熱処理工程で別々に拡散させる場合（即ち、拡散分離形成）について説明した。しかしながら、本発明の実施形態はこれに限定されることはない。ボディ・イオン注入工程で注入した不純物と、高濃度ボディ埋め込み・イオン注入工程で注入した不純物とを、同一の熱処理工程で同時に拡散させてもよい（即ち、拡散同時形成）。
【００２８】
（製造方法）
図５（ａ）〜図６（ｃ）は、本発明の第２実施形態に係る半導体装置２００の製造方法を工程順に示す断面図である。
この第２実施形態において、図５（ａ）を経て、図５（ｂ）に示すフィールド酸化膜３を形成する工程までは、第１実施形態と同様である。フィールド酸化膜３を形成した後、図５（ｃ）に示すように、例えばＬＯＣＯＳ法で形成したシリコン酸化膜１０１をシリコン基板１上に残した状態で、フォトリソグラフィ技術を用いてレジストパターン１０３を形成する。このレジストパターン１０３は、ｐ型のボディ層３１及びボディ埋め込み層３３を形成する領域の上方を開口し、それ以外の領域を覆う形状を有する。
【００２９】
そして、このレジストパターン１０３をマスクに用いて、ボディ・イオン注入工程を行い、続いて、高濃度ボディ埋め込み・イオン注入工程を行う。
ボディ・イオン注入工程では、レジストパターン１０３をマスクに用いて、ボロン等のｐ型不純物をシリコン基板１にイオン注入する。次に、高濃度ボディ埋め込み・イオン注入工程では、ボディ・イオン注入工程で用いたレジストパターン１０３をそのままマスクに用いて、ボロン等のｐ型不純物をシリコン基板１にイオン注入する。ボディ・イオン注入工程でのｐ型不純物のドーズ量をＤ１、注入エネルギーをＥ１とし、高濃度ボディ埋め込み・イオン注入工程でのｐ型不純物のドーズ量をＤ２、注入エネルギーをＥ２としたとき、Ｄ１＜Ｄ２、且つＥ１＜Ｅ２とする。
【００３０】
なお、ボディ・イオン注入工程と、高濃度ボディ埋め込み・イオン注入工程は、その実行する順を逆にしてもよい（即ち、高濃度ボディ埋め込み・イオン注入工程を先に行い、その後で、ボディ・イオン注入工程を行ってもよい。）ボディ・イオン注入工程と、高濃度ボディ埋め込み・イオン注入工程とを行った後、レジストパターン１０３を除去する。
次に、シリコン基板１に熱処理を施す。これにより、図６（ａ）に示すように、シリコン基板１にイオン注入した不純物を拡散させて、ｐ型のボディ層１３１と、ボディ層１３１よりもｐ型の不純物濃度が高いボディ埋め込み層１３３とを形成する。上述したように、Ｄ１＜Ｄ２、且つＥ１＜Ｅ２とすることにより、ボディ層１３１の直下にボディ埋め込み層１３３を形成することができる。
【００３１】
これ以降の工程は、第１実施形態と同じである。即ち、図６（ｂ）に示すように、ゲート絶縁膜５、ゲート電極７を形成する。次に、図６（ｃ）に示すように、ソース１１、ドレイン１３、ｐ＋ピックアップ層２３を形成する。そして、層間絶縁膜６０、コンタクト電極、配線層８１、８２、保護膜９０を形成する。以上の工程を経て、ＬＤＭＯＳトランジスタ１５０を備える半導体装置２００が完成する。
【００３２】
（第２実施形態の効果）
（１）第２実施形態においても、ボディ層１３１がボディ層３１と同様の構成を有し、ボディ埋め込み層１３３がボディ埋め込み層３３と同様の構成を有する。これにより、第１実施形態の効果（１）〜（６）と同様の効果を奏する。
（２）また、ボディ層１３１と、ボディ埋め込み層１３３とを同一の熱処理工程で不純物を拡散させて、同時に形成する。これにより、熱処理の工程数を減らすことができる。
【００３３】
（変形例）
第２実施形態においても、第１実施形態の変形例（１）（２）を適用してよい。このような場合であっても、上記の第２実施形態と同様の効果を奏する。
【００３４】
＜その他＞
本発明は、以上に記載した各実施形態に限定されるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えてもよく、そのような変更等が加えられた態様も本発明の範囲に含まれる。
【符号の説明】
【００３５】
１  シリコン基板（半導体基板の一例）
３  フィールド酸化膜
５  ゲート絶縁膜
７  ゲート電極
１１  ソース
１３  ドレイン
１５  チャネル領域
２１  ドリフト層
２３  ピックアップ層
３１、１３１  ボディ層
３３、１３３  ボディ埋め込み層
４１、１０１  シリコン酸化膜
４３、１０３  レジストパターン
５０、１５０  ＬＤＭＯＳトランジスタ（電界効果トランジスタの一例）
６０  層間絶縁膜
７１、７２  コンタクト電極
８１、８２  配線層
９０  保護膜
１００、２００  半導体装置
【図１】
2014207324.tif 000003
【図２】
2014207324.tif 000004
【図３】
2014207324.tif 000005
【図４】
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【図５】
2014207324.tif 000007
【図６】
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