(57)【要約】      （修正有）【課題】キャリアトラップを抑制することで、ドレイン電流ヒステリシスを低減したシュードモルフィック高電子移動度トランジスタ（PHEMT）を提供する。【解決手段】シュードモルフィック高電子移動度トランジスタ（PHEMT）１００は、III-V族半導体材料から構成された基板１０５と、該基板の上に配置されたバッファ層１１５と、該バッファ層の上に配置されたチャネル層１３５を備え、該バッファ層は、V族半導体素子の微小析出物を含み、かつ、Ｎ型ドーパントでドープされている。【選択図】図１
2014103393.tif 000002
【特許請求の範囲】
【請求項１】
シュードモルフィック高電子移動度トランジスタ（PHEMT）であって、
III-V族半導体材料から構成された基板と、
前記基板の上に配置されたバッファ層と、
前記バッファ層の上に配置されたチャネル層
を備え、
前記バッファ層は、V族半導体素子の微小析出物を含み、Ｎ型ドーパントでドープされている、PHEMT。
【請求項２】
前記Ｎ型ドーパントがシリコンから構成される、請求項１のPHEMT。
【請求項３】
前記Ｎ型ドーパントが、前記バッファ層において約５×１０１８〜１×１０１９ｃｍ−３の範囲内の原子濃度を有する、請求項１のPHEMT。
【請求項４】
前記バッファ層が、前記基板内において前記チャネル内のキャリアを深いレベルのトラップから効果的に保護する、請求項１のPHEMT。
【請求項５】
前記Ｎ型ドーパントが、前記バッファ層内の活性化しているトラップ状態の数を少なくする、請求項１のPHEMT。
【請求項６】
前記バッファ層はさらに、前記バッファ層内の過剰なV族原子に起因して比較的速いトラップを有する、請求項１のPHEMT。
【請求項７】
前記LTバッファのキャリア寿命が、約１フェムト秒〜約１ピコ秒の範囲内である、請求項６のPHEMT。
【請求項８】
前記バッファ層が、
約３２５℃未満で約２００℃よりも高い範囲内の成長温度で、前記基板の上に前記バッファ層を成長させるステップと、
前記バッファ層の上に複数の層を設ける前に、前記バッファ層をアニールするステップ
を含む処理によって形成される、請求項１のPHEMT。
【請求項９】
前記バッファ層が、前記アニールをする前に、約３００ppm〜約５００ppmの範囲内の真性歪みを有する、請求項１のPHEMT。
【請求項１０】
前記バッファ層が、V族半導体素子を含む格子間欠陥を有する、請求項１のPHEMT。
【請求項１１】
前記バッファ層が、V族半導体素子を含む置換型欠陥を有する、請求項１０のPHEMT。
【請求項１２】
前記格子間欠陥と置換型欠陥の組み合わせが、約１×１０１８ｃｍ−３〜約１×１０２０ｃｍ−３の範囲内の濃度を有する、請求項１１のPHEMT。
【請求項１３】
前記基板の上で、かつ、前記バッファ層と前記チャネル層の間に配置された複数の層をさらに備える請求項１のPHEMTであって、該複数の層の全体の厚さが、約５００Å〜約１００００Åの範囲内にある、PHEMT。
【請求項１４】
前記III-V族半導体材料は、ガリウム及びヒ素を含む、請求項１のPHEMT。
【請求項１５】
前記V族半導体素子はAsを含む、請求項１０のPHEMT。
【請求項１６】
請求項１のPHEMTを備える電力増幅器。
【請求項１７】
シュードモルフィック高電子移動度トランジスタ（PHEMT）を作製する方法であって、
約３２５℃未満で約２００℃より高い範囲内の成長温度で、基板の上にバッファ層を成長させるステップと、
前記バッファ層をＮ型ドーパントでドープするステップと、
前記バッファ層の上に複数の層を設ける前に、前記バッファ層をアニールするステップ
を含む方法。
【請求項１８】
前記アニールするステップが、約５７５℃未満の温度で実施される、請求項１７の方法。
【請求項１９】
前記Ｎ型ドーパントがシリコンから構成される、請求項１のPHEMT。
【請求項２０】
前記Ｎ型ドーパントが、前記バッファ層において、約５×１０１８〜１×１０１９ｃｍ−３の範囲内の原子濃度を有する、請求項１のPHEMT。
【発明の詳細な説明】
【背景技術】
【０００１】
シュードモルフィック高電子移動度トランジスタ（Pseudomorphic high electron mobility transistor：PHEMT）は、スイッチングアンプ、電力増幅器（パワーアンプ）、及び低ノイズアンプ用途として、無線通信システムにおいて広範囲にわたって使用されている。このように広範囲にわたって使用されている理由の１つは、PHEMTが、多くの用途において、ノイズ性能、電力性能、及び高周波性能の適切な組み合わせを有すると一般に考えられているからである。
【０００２】
典型的なPHEMTは、ヒ化ガリウム（GaAs）基板上に成長させられた複数のエピタキシャル層から構成される。それらの層は、GaAsバッファ層、超格子バッファ層、オプションのチャネル下パルスドープ層（under channel pulse doped layer）、GaAsもしくはヒ化アルミニウムガリウム（AlGaAs）スペーサ、ヒ化インジウムガリウム（InGaAs）からなるチャネル層、挿入されたｎ型パルスドーピング層もしくはバルクドーピング層を含むAlGaAsもしくはGaAsからなる上部スペーサ層、ドープされていないGaAsスペーサ層、及び、オーム接触形成用の高濃度にドープされたGaAsキャップ層を順に有する場合がある。PHEMTはまた、オーム接触（オーミックコンタクトともいう）をなすように形成されたソース電極及びドレイン電極、並びに、チャネル層の上のドープされていない層に形成されたショットキー金属ゲート電極を備えている。
【０００３】
PHEMTの典型的な動作中、それぞれのバイアス電圧が、ゲート電極、ソース電極及びドレイン電極に印加されて、ソース電極とドレイン電極の間のチャネル層を通じて電子を伝える。バイアス条件は、バッファ、バッファと基板の境界、及び、基板中のドナートラップ及びアクセプタートラップの占有状態に影響を及ぼす可能性がある。イオン化トラップ（ionized trap）は、背面ゲートとして作用し、チャネル内のキャリア密度（担体密度）、したがって、ドレイン電流、に影響を与える。バイアスが変化すると、トラップの占有状態は、新しい平衡値へとゆっくりと変化して、ドレイン電流にヒステリシスを生じさせることになる。
【０００４】
バイアスを変化させたときのトラップの占有状態の緩やかな変化は、ドレインラグ、ゲートラグ、及びキンク現象などの性能欠陥を引き起こす可能性がある。これらの欠陥は、特に、デバイス性能の線形性及び効率を低減させる傾向がある。さらに、それらの欠陥は、アンプ（増幅器）用途における効率及び線形性を改善するために使用することができる、包絡線追跡（envelope tracking：エンベロープトラッキングともいう）などの電力管理方式の効果的な使用を妨げる可能性がある。さらに、それらの性能欠陥の程度は温度によって変化する場合があり、この温度による変化は、デバイス性能全体に対する性能欠陥の影響をさらに複雑にしうる。
【０００５】
従来技術のPHEMTの上記の及び他の欠点に鑑みて、線形性、効率、及び、温度に対する感度が改善されたPHEMTが一般に必要とされている。
【発明の概要】
【課題を解決するための手段】
【０００６】
１つの代表的な実施形態では、PHEMTは、III-V族半導体材料から構成された基板、該基板の上の配置されたバッファ層、及び該バッファ層の上に配置されたチャネル層を備えており、該バッファ層は、V族半導体素子の微小析出物（microprecipitate。または微小沈殿物。以下同じ）から構成されて、Ｎ型ドーパントでドープされている。
【０００７】
別の代表的な実施形態では、PHEMTを作製するための方法が提供される。この方法は、約３２５℃未満で約２００℃より高い範囲内の成長温度で、基板の上にバッファ層を成長させることと、該バッファ層をＮ型ドーパントでドープすることと、該バッファをアニール（焼きなまし）し、その後、該バッファ層の上に複数の層を設けることを含む。
【０００８】
代表的な実施形態は、以下の詳細な説明を添付の図面を参照して読むことによって最良に理解される。種々の特徴部は必ずしも同じスケールで描かれているわけではないことを強調しておく。実際のところ、説明の明瞭化のために、寸法は、任意に拡大または縮小されている場合がある。適切かつ有用な場合には、同じ参照番号によって同じ要素を参照している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】（追って補充）
【図面の簡単な説明】
【００１０】
【図１】代表的な１実施形態によるPHEMTデバイスの断面図である。
【図２Ａ】代表的な１実施形態による比較的高いドレインバイアスVdsで動作しているPHEMTデバイスの断面図である。
【図２Ｂ】代表的な１実施形態による比較的低いドレインバイアスVdsで動作しているPHEMTデバイスの断面図である。
【図３】代表的な１実施形態によるPHEMTデバイスを作製する方法を示すフローチャートである。
【図４Ａ】従来のPHEMTデバイスの選択されたドレイン電圧に対するドレイン電流Id対ゲート電圧Vgを示すグラフである。
【図４Ｂ】従来のPHEMTデバイスについて、２つの異なる静止時ドレイン電圧（quiescent drain voltage）における、選択されたゲート電圧に対するパルスドレイン電流（pulsed drain current）Id対ドレイン電圧Vdを示すグラフである。
【図４Ｃ】従来のPHEMTデバイスについて、ドレイン電流Idを、低ドレインバイアス状態におけるゲート電圧パルスの印加後の時間の関数として示すグラフである。
【図５Ａ】代表的な１実施形態によるPHEMTデバイスについて、選択されたドレイン電圧に対するドレイン電流Id対ゲート電圧Vgを示すグラフである。
【図５Ｂ】代表的な１実施形態によるPHEMTデバイスについて、２つの異なる静止時ドレイン電圧における選択されたゲート電圧に対するパルスドレイン電流Id対ドレイン電圧Vdを示すグラフである。
【図５Ｃ】代表的な１実施形態によるPHEMTデバイスについて、ドレイン電流Idを、低ドレインバイアス状態におけるゲート電圧パルスの印加後の時間の関数として示すグラフである。
【図６】従来のPHEMTデバイスと代表的な１実施形態によるPHEMTデバイスとのドレインラグを比較しているグラフである。
【図７】異なる温度条件における、代表的な１実施形態によるPHEMTデバイスのドレインラグを示すグラフである。
【図８】シミュレーション及び測定によって決定された、種々のPHEMTデバイスのドレインラグを比較しているグラフである。
【発明を実施するための形態】
【００１１】
以下の詳細な説明では、本明細書及び図面による教示（以下、本教示という）を十分に理解できるようにするために、特定の細部を開示するいくつかの代表的な実施形態が説明される（但し、以下の詳細な説明は、説明のためのものであって限定するためのものではない）。しかしながら、本明細書及び図面に開示されている特定の細部から逸脱するが本教示にしたがう他の実施形態も本願の特許請求の範囲内にあることが、本開示の利益を享受する当業者には明らかであろう。さらに、例示した実施形態の説明が不明瞭にならないようにするために、周知の装置及び方法についての説明は省かれている場合がある。そのような方法及び装置は明らかに本教示の範囲内にある。
【００１２】
本明細書で使用している用語は、特定の実施形態のみを説明するためのものであって、限定することを意図して使用されているのではない。定義済みの用語は、その用語の技術的、科学的、または通常の意味に加えて、関連する文脈において一般に理解され受け入れられる意味を有している。
【００１３】
「ある」及び「該」という用語は、他の意味で使用されていることが文脈上明示されていない場合には、一つの対象物と複数の対象物の両方を含む。したがって、たとえば、「ある装置」は、１つの装置と複数の装置を含む。「実質的な」もしくは「実質的に」という用語は、許容可能な限度内もしくは程度内にあることを意味する。「約」または「おおよそ」という用語は、当業者にとって許容可能な限度内もしくは量内にあることを意味する。
【００１４】
「の上にある」、「の下にある」、「上部」、「下部」、「より上にある」、及び「より下にある」などの相対的な用語が、図面に示されているような種々の要素間の互いの関係を記述するために使用されている場合がある。それらの相対的な用語は、図面に示されているデバイス及び／または要素の幾何学的配置ないし向きに加えて、異なる幾何学的配置ないし向きを含むことを意図している。たとえば、デバイスの上下を図面内で逆にした場合には、たとえば、（そのように逆にする前には）別の要素「の上にある」として説明されている要素は、該別の要素の下にあることになる。
【００１５】
開示されている実施形態は、一般に、PHEMTデバイス、及び関連する作製方法に関する。いくつかの実施形態では、PHEMTデバイスはバッファ層を備えており、該バッファ層は、過剰なＮ型不純物を有し、比較的低い温度で基板の上に成長させられ、その後、成長後（post-growth）アニール処理でアニール（焼きなまし）される。バッファ層は、PHEMTデバイスの活性領域（活動領域）を、基板内及び下側の成長界面（growth interface）に典型的に存在する半導体トラップ（semiconductor trap。単に、トラップともいう）から効果的に保護ないし遮蔽する。生成されたデバイスは、キンク及び結果として起こる相互コンダクタンスの非理想性（理想からのずれ）、または、ドレインラグやゲートラグに起因するメモリー効果などのデバイスの線形性基準に関して測定される性能について改善された性能を有することができる。生成されたデバイスはまた、温度に対して低減された感度を提供することができる。それらの性能改善はまた、無線周波数（RF）電力増幅、バイアス回路及び他の回路設計、並びにスイッチングに関して、デバイスに対して新規でより高度な用途をもたらすことができる。
【００１６】
種々の実施形態におけるPHEMTデバイスは、いくつかの材料、化学量論及び作製方法を含むものとして説明されている。それらの材料、化学量論及び作製方法は単なる例示であって、本開示の利益を享受する当業者が認識しうる他の材料、化学量論及び作製方法も考慮に入っていることを強調しておく。
【００１７】
図１は、代表的な１実施形態にしたがうPHEMTデバイス１００の断面図である。
【００１８】
図１において、PHEMTデバイス１００は基板１０５を備えており、該基板は、典型的には、III-V族半導体などの化合物半導体から形成される。たとえば、いくつかの実施形態では、基板１０５は半絶縁性のGaAsから形成される。III-V族半導体材料を、たとえば、二元半導体（binary semiconductor。バイナリ半導体ともいう）、三元半導体（ternary semiconductor）、四元半導体（quaternary semiconductor）、または五元半導体（quinary semiconductor）とすることができる。以下の説明では、基板１０５及びいくつかの他の特徴部は、III-V族半導体材料を用いて形成されることが想定されているが、基板１０５及びPHEMTデバイス１００の他の材料に対してIV族もしくはII-VI族半導体材料を使用することも考慮されている。
【００１９】
基板１０５はエピタキシャル成長界面１１０を有しており、後続の層がこの界面の上に成長している。エピタキシャル成長界面１１０を、デバイス動作中に注入電子を捕捉することができる半導体トラップの場所とすることもできる。そのようなトラップの例には、深いドナーEL2と深いアクセプターの再結合中心（recombination center）が含まれる。
【００２０】
バッファ層１１５は基板１０５の上に配置される。バッファ層１１５は、比較的低い温度で基板１０５の上に成長させられる一方で、シリコン（Si：ケイ素）などのＮ型ドーパントで高濃度にドープされる。その後、バッファ層１１５は、成長後アニール処理を受ける。
【００２１】
より詳しい例として、バッファ層１１５は、典型的には、約２００℃〜３００℃の温度で成長させられ、かつ、原子濃度が５×１０１８〜１×１０１９／ｃｍ３のSiで高濃度にドープされたGaAsの層から構成される。バッファ層１１５は、次に、約１０分間の間、５００℃よりも低い温度、たとえば４７０℃でアニールされる。バッファ層１１５は、典型的には、約２５００Å（オングストローム）〜５０００Åの厚さで形成される。該バッファ層を、その後に形成されるInGaAsチャネルの下に該InGaAsチャネルからわずか約１０００Åだけ離れたところに形成することができ、または、該InGaAsチャネルの下に該InGaAsチャネルから１００００Åも離れたところに形成することができる。
【００２２】
Ｎ型ドーパントを使用せずに低い温度で形成されたバッファ層を含むPHEMTの１例が、２０１２年４月３０日に出願された、権利者が本願と同じである米国特許出願第13/459,864号に開示されており、当該米国特許出願の主題は参照により本明細書に組み込まれるものとする。当該米国特許出願に記載されているように、LT GaAs層（低温GaAs層または低温度GaAs層）は、過剰なV族原子（典型的にはヒ素（As））で成長させられ、これによって、高レベルもしくは高濃度の格子間As（interstitialAs）、Asアンチサイト欠陥（As antisite defect）、及び２００〜１４００ppmの真性歪み（intrinsic strain。固有歪みともいう）が生じる。適切なポストアニール（post-anneal）の際に、該材料によって、As（ヒ素）微小析出物（microprecipitate）及び高レベルの点欠陥（point defect）が生じて、抵抗が高くキャリア寿命が非常に短い材料が形成される。たとえば、LTバッファのキャリア寿命は、約１フェムト秒〜約１ピコ秒の範囲内である場合がある。生成された材料は、チャネル伝導度を、基板及び／または成長界面内の半導体トラップから効果的に保護ないし遮蔽する（そうでない場合には、該トラップは一時的に作用してデバイスの動作に影響を与えるであろう）。このように能動デバイス（能動素子）からトラップ状態を遮蔽することによって、PHEMTは、多くの非理想状態に対して強い耐性を有するようになる（そうでない場合には、RF電力及びスイッチング用途におけるトランジスタ性能が劣化することになる）。
【００２３】
バッファ層１１５において、シリコンドーパントのごく一部が、低温GaAs内で活性化して、GaAsのいくつかの深いアクセプタートラップ状態（deep acceptor trap state）を補償する。ドープされたバッファ層の抵抗（ないし抵抗率）は、Ｎ型ドーピングにもかかわらず比較高いままである。しかしながら、ドーピングは、活性化しているアクセプタートラップ状態の数を補償（compensation）を通じて少なくし、したがって、ヒステリシスの回復時間を改善するという効果を有する。換言すれば、ドーピングによって、捕捉（トラップ）される注入キャリアまたはホットキャリアに使用できる状態の数が少なくなる。このドーピングアプローチによって、ヒステリシス回復が大幅に、たとえば、室温で約１０μsに、短くなる。LT GaAs層における高濃度の微小析出物（microprecipitate）欠陥もまた、注入キャリアが、基板１０５内の比較的遅いトラップに到達するのを阻止する。バッファ層１１５内の活性化しているアクセプタートラップ状態が少ないほど、回復が早くなる。さらに、Ｎ型ドーパントのドーピングによっても、ヒステリシスの回復の温度に対する感度を改善することができる。
【００２４】
いくつかの実施形態では、中間のGaAsスペーサ、または、薄いGaAs超格子層と１０００Åと１００００Åの間のドープされていないGaAsとの組み合わせ（または、１０００Åと１００００Åの間における、薄いGaAs超格子層とドープされていないGaAsとの組み合わせ）が、低温GaAsの上部においてほぼ５９０℃〜６１０℃で成長させられる。この中間のGaAs層の成長中に、LT GaAs層内のシリコン活性度（もしくはシリコン活性化）が向上する。さらに、伝導帯からのSiドナーエネルギーの深さも低減する。シリコンエネルギーの深さが浅くなるとヒステリシスの温度に対する感度が低減する。薄いGaAs／AlGaAs超格子を使用する例では、該超格子を、約１５Å〜約５０Åの厚さを有するGaAs層と、約５０Å〜約２００Åの厚さを有するAlGaAsとの交互の重なりから構成することができる。エピタキシャルバッファ層１２０の全体の厚さは約５００Åと約１００００Åの間にある。
【００２５】
他の実施形態では、GaAsスペーサ（または約５９０℃〜６１０℃で成長させられたGaAsスペーサ）と、約５９０℃〜６１０℃で成長させられた高モル分率間接バンドギャップ（または高モル分率間接遷移）AlxGal-xAs（組成物ｘは５０％と８０％の間である）との組み合わせが、中間層として使用され、この場合、GaAsスペーサはLT GaAsバッファの上に直接配置される。GaAsスペーサの厚さを２００Å〜５００Åの範囲内とすることができ、高モル分率AlGaAsの厚さを４００Å〜８００Åの範囲内とすることができる。このような組み合わせによって、デバイスの漏れ特性（leakage characteristics）を改善することができる。
【００２６】
第１の電荷供給層（charge supply layer）１２５が、エピタキシャルバッファ層１２０の上に配置され、１例では、該電荷供給層はAlGaAsから構成され、もしくはAlGaAsを含んでいる。第１の電荷供給層１２５を、GaAs（もしくは、約１×１０１８ｃｍ−３のドーピング（ドープ）濃度にSiがドープされたGaAs）、もしくは約１×１０１８ｃｍ−３のドーピング（ドープ）濃度にSiがドープされたAlGaAsなどの薄いバルクドープ層（bulk-doped layer）とすることができ、または、（典型的にはSiがドープされた）デルタドープ層（delta-doped layer）とすることができ、該第１の電荷供給層１２５は、第２の電荷供給層１４５と協働して、シュードモルフィックチャネル層（pseudomorphic channel layer：以下、単に「チャネル層」ともいう）１３５内に、約１×１０１２ｃｍ−２と３×１０１２ｃｍ−２の間の全電子シート濃度（total electron sheet concentration）を生じさせる。第１の電荷供給層１２５は、典型的には、０Åと約１００Åの間の厚さを有する。
【００２７】
第１のスペーサ層１３０が第１の電荷供給層１２５の上に配置される。第１のスペーサ層１３０は、チャネル層１３５からイオン化ドナー状態を分離して、不純物散乱に起因する移動度の低下を効果的に回避する。チャネル層１３５が第１のスペーサ層１３０の上に配置され、１例では、該チャネル層１３５はInGaAsから構成され、もしくはInGaAsを含んでいる。典型的には、チャネル層１３５は、ドープされていないInxGa1-xAsから構成され、もしくはドープされていないInxGa1-xAsを含み、ここでｘは、１５％〜３５％の範囲内にあり、おおよそ５０〜１５０Åの範囲内の厚さを有する。
【００２８】
エピタキシャルバッファ層１２０、第１の電荷供給層１２５、及び第１のスペーサ層１３０（すなわち、バッファ層１１５とチャネル層１３５の間の層）の全体の厚さを、たとえば約５００Å〜約１００００Åの範囲内とすることができる。バッファ層１１５とチャネル層１３５の間に比較的「薄い」積層構造を使用することによって、漏れ電流を低減することができる。第２のスペーサ層１４０がチャネル層１３５の上に配置され、１以上の第２の電荷供給層１４５が第２のスペーサ層１４０の上に設けられる。第２のスペーサ１４０を、たとえば、およそ２５Åと１００Åの間の厚さを有する、ドープされていないGaAsもしくはAlGaAsから構成することができ、または、GaAsもしくはAlGaAsを含むようにすることができる。
【００２９】
ショットキーコンタクト層（schottky contact layer）１５０が第２の電荷供給層１４５の上に配置される。ショットキーコンタクト層１５０は、典型的には、ドープされていないAlGaAsから構成され（もしくは、ドープされていないAlGaAsを含んでおり）、典型的には、おおよそ５０Åと４００Åの間の厚さを有する。
【００３０】
高ブレークダウンリセス（high breakdown recess：絶縁耐圧もしくは絶縁破壊電圧が高いくぼみ部）１６５の形成を容易にするために、層１５５がショットキーコンタクト層１５０の上に形成される。層１５５は、典型的には、ドープされていないGaAsもしくはAlGaAsであるが、その構成の一部として高濃度にドープされたより薄い層を含むこともできる。層１５５の全厚は典型的にはおおよそ１００Å〜７００Åの範囲内にある。リセス１６５は、典型的には、エッチングによって、あるいは、ゲート金属を焼結もしくはエッチングすることによって層１５５内に形成される。
【００３１】
ショットキーゲート１６０はリセス１６５内に形成されて、ショットキーコンタクト層１５０と接触する。ソースコンタクト（source contact）１７５が、高濃度にドープされた第１のオーミックコンタクト層１８５の上に設けられ、ドレインコンタクト（drain contact）１８０が、適切な第２のオーミックコンタクト層１９０の上に設けられる。高濃度にドープされた第１のオーミックコンタクト層１８５は、典型的には、GaAsであり、通常、約１×１０１８ｃｍ−３〜２×１０１９ｃｍ−３の範囲内でドープされ、おおよそ２００Åと２０００Åの間の厚さを有している。ソースコンタクト１７５及びドレインコンタクト１８０は、任意の適切なオーミックコンタクト金属スタック（ohmic suitable contact metal stack）から構成することできるが、一般的には、数百Å〜数千Åの間の厚さを有するAuGeNiの合金から形成される。
【００３２】
図２Ａは、代表的な１実施形態にしたがう比較的高いドレインバイアス（Vds）で動作しているPHEMTデバイス２００の断面図であり、図２Ｂは、代表的な１実施形態にしたがう比較的低いドレインバイアス（Vds）で動作しているPHEMTデバイス２００の断面図である。PHEMTデバイス２００のいくつかの細部は、上述のPHEMTデバイス１００と共通しているので、それらについては、冗長を避けるために繰り返して述べることはしない。
【００３３】
図２Ａ及び図２Ｂを参照すると、PHEMTデバイス２００は、基板２０５、バッファ層２１０、中間層２１５、シュードモルフィックチャネル（以下、単に、チャネルともいう）２２０、ゲート２３０、ソース２２５、及びドレイン２３５から構成されている。
【００３４】
基板２０５、バッファ層２１０、及びチャネル２２０を、図１の基板１０５、バッファ層１１５、及びチャネル層１３５とそれぞれ同様に形成することができる。中間層２１５は、バッファ層２１０とチャネル２２０の間に形成され、該中間層２１５を、たとえば、エピタキシャルバッファ層１２０、第１の電荷供給層１２５、及び第１のスペーサ層１３０から構成することができる。ゲート２３０、ソース２２５、及びドレイン２３５がチャネル２２０の上に配置され、それらを、たとえば、第２のスペーサ層１４０、第２の電荷供給層１４５、ショットキーコンタクト層１５０、第１のオーミックコンタクト層１８５、及び第２のオーミックコンタクト層１９０から構成することができる。
【００３５】
高いドレインバイアス下では、図２Ａに示すように、PHEMTデバイス２００は、デバイスの活性領域から基板２０５に向かって移動する可動電荷（mobile charge）２４０を生成する。この可動電荷２４０を、衝撃イオン化現象（impact ionization event）によって生成することができ、該可動電荷を、ホットエレクトロン（hot electron。「熱い電子」ともいう）から構成されたものとすることができ、または、単に、PHEMTの活性領域から基板２０５へと流れる（ドリフトする）かまたは拡散する不完全に閉じ込められたキャリア（incompletely confined carrier）とすることもできる。
【００３６】
バッファ層２１０を含んでいないPHEMTデバイスでは、可動電荷２４０及び電界は、基板２０５内の深いレベルのトラップ（deep level trap。ディープレベルトラップともいう）２４５の平衡（状態）に影響を及ぼして、深いレベルのトラップ２４５に正味の負電荷を生じさせる（これによって、PHEMTのバックゲート（またはバックゲート効果）が生じる）。その後、低いドレインバイス下で、トラップはゆっくりと再平衡化して、電荷的に中性になる。
【００３７】
しかしながら、バッファ層２１０は、深いレベルのトラップ２４５を可動電荷２４０から効果的に保護乃至遮蔽して、高いドレインバイアス下で動作しているPHEMTデバイス２００から生じる電界の深い侵入を阻止する。したがって、深いレベルのトラップ２４５上の電荷は、PHEMTのバイアス状態に関係なく静的状態を維持する傾向がある。
【００３８】
深いレベルのトラップ２４５の効果的な保護乃至遮蔽は、図１に関して述べた低温（度）成長、アニーリング（焼きなまし）、及びＮ型ドーピングから少なくとも部分的に生じるバッファ層２１０の種々の特性によって達成される。具体的には、低温（度）成長及びアニーリングは、比較的速いトラップ（比較的高速のトラップ）の濃度を高くする傾向があり、ドーピングは、補償（compensation）によって、活性化しているアクセプタートラップ状態の数を少なくする傾向がある。それらの変化のいずれも、ヒステリシスの回復時間を改善する傾向がある。たとえば、バッファ層２１０内の速いトラップの濃度が比較的高いために、トラップと再結合するキャリアと、バッファ層２１０内のチャネル２２０へと解放されて戻るトラップ内のキャリアとの再平衡化は比較的速い。かくして、バッファ層２１０は、可動電荷２０８がバッファ層２１０を通って運搬されるのを効果的に阻止する。バッファ層２１０内の比較的「速い」トラップの濃度が比較的高く、かつ、バッファ層２１０内の微小析出物（たとえばAs）によって形成された空乏領域のために、基板２０５内の深いレベルのトラップ２４５の有害な影響が、完全には除去されないとしても、大幅に低減される。
【００３９】
図２Ｂを参照すると、深いレベルのトラップ２４５の影響は、低いバイアス条件下にある間は小さくなっている。それにもかかわらず、バッファ層２１０は、チャネル２２０内のキャリアを保護乃至遮蔽し続けて、キャリアと深いレベルのトラップとの再結合の割合を小さくする。
【００４０】
低バイアス動作と高バイアス動作の各々において、可動キャリアと、可動キャリアの捕捉（または固定位置にあるトラップによる可動キャリアの捕捉）、固定位置にあるトラップからの可動キャリアの解放との間で平衡（状態）が達成される。深いレベルのトラップ２４５の寿命（存続期間）が比較的長いために、従来のPHEMTにおけるこの平衡化への到達には比較的長い時間を要する。さらに、デバイスのバイアスが変わるたびに、トラップと再結合するキャリアと、解放されてチャネルに戻るトラップ内のキャリアとの間で新たな平衡状態が達成される。このため、既知のPHEMTが高バイアス動作と低バイアス動作の間で切り替わるたびに、それらの平衡状態が達成される必要がある。この「再平衡化」は、トラップされたキャリアの数、及び、基板２０５内にある深いレベルのトラップの寿命を含む種々の要因に依存する。イオン化されているアクセプタートラップ及びドナートラップの数は、デバイスが高いバイアス（強い静電界）で動作しているか、低いバイアス（弱い静電界）で動作しているかに応じて変わる。トラップの数のこの変化は、深いレベルのトラップの非放射寿命（non-radiative lifetime）に依存する。従来のPHEMTの基板内の深いレベルのトラップの非放射寿命が比較的長いために、トラップの数のこの変化には比較的長い時間がかかり、最終的に、既知のPHEMTのドレインラグに影響を与えて、デバイスの整定時間（修正時間ともいう）を望ましくないものにする。
【００４１】
これとは対照的に、「速い」トラップの比較的高い濃度と、ドーピングによる活性化しているトラップ状態の減少とPHEMTデバイス２００のバッファ層２１０の微小析出物（microprecipitate）によってもたらされる電界効果との組み合わせによって、トラップと再結合するキャリアとバッファ層２１０内のチャネル２２０に解放されて戻るトラップ内のキャリの再平衡化は比較的速く達成され、基板２０５内の「遅い」深いレベルのトラップにおけるトラップイオン化（trap ionization）への変化が、完全にはなくならないにしても、大幅に減少する。より詳細に後述するように、PHEMTデバイス２００は、応答特性の大幅な改善を実現する。
【００４２】
図３は、代表的な１実施形態にしたがうPHEMTデバイスを作製する方法３００を示すフローチャートである。この方法を用いて、たとえば、上述したPHEMTデバイス１００や２００を作製することができる。以下の説明では、例示的な方法の特徴は、例示的な装置の特徴と区別するために丸括弧付きで示されている。
【００４３】
図３を参照すると、方法は、III-V族半導体基板を準備することから始まる（Ｓ３０５）。典型的には、基板は、既知の方法及び材料を用いたクリーニングシーケンス（cleaning sequence）を受ける。そのようなクリーニング方法には、溶剤洗浄（solvent clean）及び／またはエッチング洗浄（etching clean）の既知の組み合わせを含めることができる。さらに、かかるクリーニング方法は、典型的には、通常V族（たとえばAs）フラックス下における、エピタキシャル反応器（epitaxial reactor）内の比較的高い温度でのその場脱酸素（in-situ deoxidation）を含む。
【００４４】
次に、ドープされたLT（低温）アニールされたバッファ層を、分子線エピタキシー（MBE）などのエピタキシャル成長法を用いて基板の上に成長させる（Ｓ３１０）。バッファ層は、典型的には、バッファ層内における比較的高い濃度の格子間欠陥（interstitial defect）及び置換型（アンチサイト）欠陥の形成を促進するために、約２５０℃未満〜約３２５℃の範囲内の温度で、かつ、V族（たとえばAs）原子の過剰なフラックスでもって成長させられる。たとえば、格子間欠陥と置換型欠陥を組み合わせたものは、約１×１０１８ｃｍ−３〜約１×１０２０ｃｍ−３の範囲内の濃度を有しうる。さらに、バッファ層は、１立方センチメートル当たり５×１０１８〜１×１０１９の原子濃度を有するSiなどのN型イオンで高濃度にドープされる。
【００４５】
Ｖ族とIII族のフラックス比（V／IIIフラックス比）は、一般に、成長温度、反応器の幾何学的配置乃至形状、並びに成長速度（growth rate）に依存する。方法３００の３０３の成長シーケンスにおいて、V族（たとえばAs）材料とIII族材料のフラックス比は、典型的には、結果として生じるバッファ層内の過剰なＶ族材料が成長したバッファ層内に約４００ppmの歪みを引き起こすように選択される。より一般的には、V族材料とIII族材料のフラックス比は、結果として生じるバッファ層の過剰なV族材料が、約３００ppm〜約５００ppmの範囲内の歪みをバッファ層に引き起こすように選択される。目標歪みを得るための（たとえば、二結晶X線回折（doublecrystal x-ray diffraction）による）歪みの測定、及びV族材料とIII族材料のフラックス比の適切な選択は、本教示のバッファ層の望ましい特性を達成するために必要とされる、過剰なV族材料（たとえばAs）の適切な量を得るのに有益である。
【００４６】
次に、成長後アニール（処理）が実施される（Ｓ３１５）。このアニールは、ドープされたLTバッファ層を加熱することを含み、これは、バッファ層の格子定数が下にある基板、及び、その後に成長した層により近づくのを促進するように作用する。アニールの間、過剰な歪みのほぼ全てがバッファ層から除去され（すなわち、バッファ層内の歪みは問題にならないレベルになり）、及び、上述したように、過剰なV族材料（たとえばAs）の大部分は分離して、バッファ層内に微小析出物を形成する。
【００４７】
アニール行程における温度の上昇は、析出物の成長（precipitate growth）を促進し、この場合、比較的高い温度及び比較的長いアニール時間によって、微小析出物のサイズが大きくなる。しかしながら、アニールによる高温化、及び、より長いアニール時間は、バッファ層内の点欠陥V族（たとえばAs）複合体の濃度を低下させる可能性がある。したがって、アニール行程は、典型的には、約５７５℃未満だが約４００℃より高い温度で実行される。このアニールは、エピタキシャル成長チャンバー内において、エピタキシャル表面を維持するのに十分なV族材料（たとえばAs）の最小バックグランドフラックス（background flux。背景フラックス）下で行われる。とりわけ、バッファ層から過剰な歪みを依然として除去する一方で、できるだけ低い温度（たとえば、約４００℃と５００℃の間の温度）で最初乃至初期のアニール行程を実施して、バッファ層内の速いトラップの最高濃度化及び最短寿命化を促進することは有益でありうる。そこで、バッファ層に悪影響を与えないようにするために、例の上限値（約５９０℃）より低い温度で後続の層のアニール及び成長を実施することは有益でありうる。
【００４８】
その後、PHEMTの残りのエピタキシャル層を成長させる（Ｓ３２０）。それらの層を、既知の方法及び材料を用いてバッファ層の上に成長させることができる。たとえば、図１を参照して、Ｓ３２０は、エピタキシャルバッファ層１２０、第１の電荷供給層１２５、第１のスペーサ層１３０、チャネル層１３５、第２のスペーサ層１４０、第２の電荷供給層１４５、ショットキーコンタクト層１５０、及び（同じ処理シーケンスにおける）第１及び第２のオーミックコンタクト層１８５、１９０を成長させることを含むことができる。これらの層は、必要に応じて、方法３００のこの段階でドープされる。上述したように、エピタキシャルバッファ層１２０、第１の電荷供給層１２５、及び第１のスペーサ層１３０（すなわち、バッファ層１１５とチャネル層１３５の間の層）の全体の厚さは、典型的には、約５００Å〜約３５００Å〜１００００Åの範囲内である。さらに、いくつかの実施例では、バッファ層１１５とチャネル層１３５の間の層の形成中に、それらの層内のアルミニウムを除去すること、または、それらの層にアルミニウムが含まれないようにすることが有用でありうる。
【００４９】
最後に、方法３００を完了するためにさらなる処理が実施される（Ｓ３２５）。たとえば、ソース、ドレイン及びゲートを、既知の方法及び材料を用いて形成することができる。
【００５０】
図４Ａ〜図４Ｃは、従来のPHEMTデバイスの性能特性（または動作特性）を示すグラフであり、図５Ａ〜図５Ｃは、代表的な１実施形態にしたがうPHEMTデバイスの対応する性能特性（または動作特性）を示すグラフである。これらのグラフは、それらの特性を比較することによって、その代表的な実施形態によってもたらされるいくつかの改善点を示すために提供されたものである。
【００５１】
図４Ａと図５Ｂは、それぞれ、従来のPHEMTデバイスと代表的な１実施形態にしたがうPHEMTデバイスについて、選択された一連のドレイン電圧に対するパルスドレイン電流Id対ゲート電圧Vg対時間を示すグラフである。
【００５２】
図４Ａ及び図５Ａを参照すると、曲線Ａ１〜Ａ３とＡ１’〜Ａ３’は、それぞれ、従来のPHEMTデバイスと該代表的な１実施形態にしたがうPHEMTデバイスについて、ドレイン電圧Vd＝０．１Ｖ（V：ボルト）、３Ｖ、及び６Ｖのそれぞれの場合のドレイン電流対ゲート電圧を表している。
【００５３】
図４Ｂと図５Ｂは、従来のPHEMTデバイスと該代表的な１実施形態にしたがうPHEMTデバイスについて、それぞれ、選択された一連のゲート電圧についてパルスドレイン電流Id対ドレイン電圧Vdを示すグラフであって、静止時ドレイン電圧は、曲線１〜６については５Ｖであり、曲線７〜９については０Ｖである。
【００５４】
図４Ｂの曲線Ｂ７〜Ｂ９は、バイアスがパルス形式で供給されてから１ミリ秒後のId対Vdの例を示している。明らかに、図４Ｂに示されている従来のPHEMTデバイスの応答は、５ボルトの静止時電圧から低〜中程度の印加ドレイン電圧へとパルス駆動したときに、望ましくないドレイン電流抑制を生じている。
【００５５】
これとは対照的に、図５Ｂの曲線Ｂ７’〜Ｂ９’は、ドレイン電流がパルス駆動されてから（この場合も）１ミリ秒後のId対Vdの例を示している。比較的低い印加ドレイン電圧〜中程度の印加ドレイン電圧における曲線Ｂ７’〜Ｂ９’からわかるように、６ボルト及び０ボルトの静止時ドレイン電圧からパルス駆動されたときのId（Vd）曲線には実質的に差はない。
【００５６】
図４Ｃと図５Ｃは、それぞれ、従来のPHEMTデバイスと、代表的な１実施形態にしたがうPHEMTデバイスについて、ゲート電圧を切り換えた後のドレイン電流Id対時間を示すグラフである。
【００５７】
図４Ｃ及び図５Ｃを参照すると、代表的な１実施形態にしたがうPHEMTデバイスのドレイン電流は、ゲート電圧が−５Ｖの静止時電圧から約０．４Ｖの小さな正電圧に切り換えられた後、従来のPHEMTデバイスよりもはるかに速く定常レベルまで上昇している。
【００５８】
図６は、従来のPHEMTデバイスと、低温アニールされたバッファ層を有するPHEMTデバイスのヒステリシスを比較したグラフであり、図７は、異なる温度条件下における代表的な１実施形態にしたがうPHEMTデバイスのヒステリシスを示すグラフである。これらのグラフの各々において、ヒステリシスは、ドレインラグ、すなわち、Vdが急減少した後のIds対時間によって表されている。PHEMTデバイスは高バイアスの５Ｖから低バイアスの１Ｖに変化したため、Ｘ軸は時間の対数目盛りを表しており、ｙ軸は、ある時間にわたる最終的なドレイン電流からの相対的なずれ、すなわち、（Id instantaneous−Idfinal）／Idfinalを表している（（Id instantaneous−Idfinal）／Idfinalは、（Idの瞬時値−Idの最終値）／Idの最終値を意味する）。図６及び図７のグラフは、ドレイン電圧が、Vds＝５Ｖの静止時レベルからVds＝１Ｖに切り換えられている状態において、１０ｍＡ／ｍｍでバイアスされた１×１００μｍPHEMTデバイスについて作成されたものである。図７のグラフは、種々のデバイス温度値についても作成されている。
【００５９】
図６において、曲線６０５は、２つの異なる測定におけるLT（低温）アニールされたバッファ層を有するPHEMTデバイスのずれ対時間を示しており、曲線６１０は、２つの異なる測定における従来のPHEMTデバイスのずれ対時間を示している。一例として、−０．１という正規化されたIdの値は、ドレイン電流の瞬時値が、PHEMTデバイスが最終的に一定状態に達したときのドレイン電流よりも約１０％小さいことを示している。曲線６１０からわかるように、従来のPHEMTデバイスは、最終値に達するまでに数秒かかるが、代表的な１実施形態にしたがうPHEMTデバイスは約０．１ミリ秒で最終値に達している。
【００６０】
図７において、曲線７０５〜７２５は、ＮドープされLTアニールされたバッファ層を有するPHEMTデバイスの、４５℃、２５℃、０℃、−２０℃、及び−４０℃のそれぞれの温度におけるずれ対時間を示している。これらの曲線によって示されているように、PHEMTデバイスは、図示のそれぞれの温度において１０ミリ秒たたないうちに一定状態に達しており、かつ、図示の温度のほとんどの場合に１ミリ秒たたないうちに一定状態に達している。
【００６１】
図８は、シミュレーション及び測定によって決定された種々のPHEMTデバイスのヒステリシスを比較したグラフである。このグラフでは、ヒステリシスは、ドレインラグ、すなわち、Vdが急減少した後のIds対時間によって表されている。
【００６２】
図８において、曲線８０５及び８１０は、LTバッファ層がない従来のPHEMTデバイスのシミュレートされて測定されたヒステリシスを表している。曲線８１５及び８２０は、LTアニールされたバッファ層を有するがＮ型ドーピングのない（すなわちＮ型ドープされていない）第２のPHEMTデバイスのシミュレートされて測定されたヒステリシスを表している。曲線８２５及び８３０は、LTアニールされてＮ型ドーピングを有する（すなわち、Ｎ型ドープされた）バッファ層を有する第３のPHEMTデバイスのシミュレートされて測定されたヒステリシスを表している。
【００６３】
これらの曲線によって示されているように、LTアニールされたバッファ層の使用によって、ヒステリシスが大幅に低減し、また、LTアニールされたバッファ層にＮ型ドーピングをさらに適用することによって、さらなる改善がもたらされる。そのため、第１のPHEMTデバイスは１００ミリ秒よりかなり後で一定状態に達するが、第２のPHEMTデバイスは約１０ミリ秒で一定状態に達し、第３のPHEMTデバイスは約０．１ミリ秒で一定状態に達している。
【００６４】
いくつかの例示的な実施形態を本明細書及び図面に開示したが、本教示にしたがう多くの変形形態が可能であって、それらの変形形態も特許請求の範囲に含まれることは当業者には理解されることである。したがって、本願発明は、特許請求の範囲によって画定されるが、それらの実施形態には限定されない。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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