(57)【要約】【課題】データ記憶装置、交互ならびにその製造および制御方法を提供する。【解決手段】データ記憶装置、ならびにその製造および制御方法を開示する。データ記憶装置は、１−１のメモリセルのサブブロック、２−１のメモリセルのサブブロック、第１のウェルスイッチ、第２のウェルスイッチ、および第１の群のワード線を含む。第１のウェルスイッチは、１−１のメモリセルのサブブロックをバイアスするべく第１のウェルバイアスを伝えるように作動する。第２のウェルスイッチは、２−１のメモリセルのサブブロックをバイアスするべく第２のウェルバイアスを伝えるように作動する。さらに、１−１のサブブロックおよび２−１のサブブロックの両方は第１の群のワード線によりアクティブとなる。【選択図】  図１
2014207045.tif 000002
【特許請求の範囲】
【請求項１】
１−１のメモリセルのサブブロックおよび前記１−１のメモリセルのサブブロックをバイアスするために第１のウェルバイアスを伝える第１のウェルスイッチと、
２−１のメモリセルのサブブロックおよび前記２−１のメモリセルのサブブロックをバイアスするために第２のウェルバイアスを伝える第２のウェルスイッチと、
第１の群のワード線と、
を含むデータ記憶装置であって、
前記１−１のサブブロックおよび前記２−１のサブブロックの両方が前記第１の群のワード線によりアクティブとなる、
データ記憶装置。
【請求項２】
前記第１の群のワード線を制御するワード線デコーダをさらに含み、
前記１−１のメモリセルのサブブロックの消去プロセス時において、前記ワード線デコーダは前記第１の群のワード線を消去ゲートレベルに制御し、かつ前記第１のウェルバイアスおよび前記第２のウェルバイアスはそれぞれ消去ウェルレベルおよび消去保護レベルに制御され、これにより前記２−１のサブブロックが前記１−１のサブブロックの前記消去プロセスによって引き起こされる撹乱から保護される、
請求項１に記載のデータ記憶装置。
【請求項３】
１−２のメモリセルのサブブロックおよび２−２のメモリセルのサブブロックと、
第２の群のワード線と、
をさらに含み、
前記１−２のサブブロックおよび前記２−２のサブブロックの両方は前記第２の群のワード線によりアクティブとなり、
前記１−２のサブブロックは前記１−１のサブブロックと共に前記第１のウェルバイアスによってバイアスされ、かつ、
前記２−２のサブブロックは前記２−１のサブブロックと共に前記第２のウェルバイアスによってバイアスされる、
請求項２に記載のデータ記憶装置。
【請求項４】
前記ワード線デコーダがさらに前記第２の群のワード線を制御し、かつ、
前記１−１のメモリセルのサブブロックの消去プロセス時において、前記ワード線デコーダはさらに前記第２の群のワード線を撹乱抑制レベルに制御して、前記第１のウェルバイアスの前記消去ウェルレベルにより生じる前記１−２のサブブロックへの撹乱を抑制する、
請求項３に記載のデータ記憶装置。
【請求項５】
第１の群のビット線と、
第２の群のビット線と、
をさらに含み、
前記１−１のサブブロックおよび前記１−２のサブブロックの両方が前記第１の群のビット線に接続し、かつ
前記２−１のサブブロックおよび前記２−２のサブブロックの両方が前記第２の群のビットに接続する、
請求項４に記載のデータ記憶装置。
【請求項６】
前記第１の群のビット線および第２の群のビット線を制御するビット線デコーダをさらに含み、
前記１−１のサブブロックの前記消去プロセス前の事前プログラムプロセスにおいて、前記ワード線デコーダは、前記第１の群のワード線を事前プログラムＷＬイネーブルレベルにより交互にアクティブとすると共に、アクティブとなっていないワード線をプログラムＷＬディスエーブルレベルに制御し、前記ビット線デコーダは、前記第１の群のビット線を組ごとに、残りのビット線に印加される接地レベルとは異なる事前プログラムＢＬイネーブルレベルに制御し、かつ、
前記１−１のサブブロックの前記消去プロセス後の事後プログラムプロセスにおいて、前記ワード線デコーダは、過剰消去されたメモリセルに対応する前記ワード線を事後プログラムＷＬイネーブルレベルにより交互にアクティブとすると共に、アクティブとなっていないワード線を前記プログラムＷＬディスエーブルレベルに制御し、前記ビット線デコーダは、前記過剰消去されたメモリセルに対応する前記ビット線を組ごとに、残りのビット線に印加される前記接地レベルとは異なる前記事後プログラムＢＬイネーブルレベルに制御する、
請求項５に記載のデータ記憶装置。
【請求項７】
前記１−１のサブブロックが第１のウェル内に作製され、前記２−１のサブブロックが前記第１のウェルとは別の第２のウェル内に作製される、
請求項１に記載のデータ記憶装置。
【請求項８】
フラッシュメモリとして実施される
請求項１に記載のデータ記憶装置。
【請求項９】
データ記憶装置の製造方法であって、
第１のウェル内に１−１のメモリセルのサブブロックを作製する工程、
前記第１のウェルとは別の第２のウェル内にメモリセルの２−１のサブブロックを作製する工程、
前記１−１のメモリセルのサブブロックをバイアスするべく第１のウェルバイアスを伝えるための第１のウェルスイッチを作製する工程、
前記２−１のメモリセルのサブブロックをバイアスするべく第２のウェルバイアスを伝えるための第２のウェルスイッチを作製する工程、および、
第１の群のワード線を作製する工程、
を含み、
前記１−１のサブブロックおよび前記２−１のサブブロックの両方が前記第１の群のワード線によりアクティブとなる、
製造方法。
【請求項１０】
前記第１のウェル内に１−２のメモリセルのサブブロックを作製する工程であって、前記１−２のサブブロックは前記１−１のサブブロックと共に前記第１のウェルバイアスによってバイアスされる、工程、
前記第２のウェル内に２−２のメモリセルのサブブロックを作製する工程であって、前記２−２のサブブロックは前記２−１のサブブロックと共に前記第２のウェルバイアスによってバイアスされる、工程、ならびに、
第２の群のワード線を作製する工程であって、前記１−２のサブブロックおよび前記２−２のサブブロックの両方は前記第２の群のワード線によりアクティブとなる、工程、
をさらに含む請求項９に記載の製造方法。
【請求項１１】
前記１−１のサブブロックおよび前記１−２のサブブロックの両方に接続する第１の群のビット線を作製する工程、ならびに、
前記２−１のサブブロックおよび前記２−２のサブブロックの両方に接続する第２の群のビット線を作製する工程、
をさらに含む請求項１０に記載の製造方法。
【請求項１２】
データ記憶装置の制御方法であって、
前記データ記憶装置の１−１のメモリセルのサブブロックに消去プロセスを実行しているときに、第１の群のワード線を消去ゲートレベルに、かつ第１のウェルバイアスを消去ウェルレベルに制御する工程であって、前記１−１のサブブロックは前記第１の群のワード線によりアクティブとなると共に前記第１のウェルバイアスによってバイアスされる、工程、および、
前記１−１のメモリセルのサブブロックに前記消去プロセスを実行しているときに、第２のウェルバイアスを消去保護レベルに制御する工程であって、前記第２のウェルバイアスは前記データ記憶装置の２−１のメモリセルのサブブロックをバイアスするように作用し、かつ前記２−１のサブブロックは前記１−１のサブブロックと共に前記第１の群のワード線によりアクティブとなる、工程、
を含む制御方法。
【請求項１３】
前記１−１のメモリセルのサブブロックに前記消去プロセスを実行しているときに、第２の群のワード線を撹乱抑制レベルに制御する工程をさらに含み、
前記第２の群のワード線は、 前記データ記憶装置の１−２のメモリセルのサブブロックおよび２−２のメモリセルのサブブロックをアクティブにするよう作動し、 
前記１−２のサブブロックは、前記１−１のサブブロックと共に前記第１のウェルバイアスによってバイアスされ、 
前記２−２のサブブロックは前記２−１のサブブロックと共に前記第２のウェルバイアスによってバイアスされ、かつ、
前記第２の群のワード線の前記撹乱抑制レベルは、前記第１のウェルバイアスの前記消去ウェルレベルにより生じる前記１−２のサブブロックへの撹乱を抑制する、
請求項１２に記載の制御方法。
【請求項１４】
前記１−１のサブブロックの前記消去プロセス前の事前プログラムプロセスにおいて、前記第１の群のワード線を事前プログラムＷＬイネーブルレベルにより交互にアクティブにし、アクティブとなっていないワード線をプログラムＷＬディスエーブルレベルに制御し、第１の群のビット線を組ごとに、残りのビット線に印加される接地レベルとは異なる事前プログラムＢＬイネーブルレベルに制御する工程、および、
前記１−１のサブブロックの前記消去プロセス後の事後プログラムプロセスにおいて、過剰消去されたメモリセルに対応する前記ワード線を事後プログラムＷＬイネーブルレベルにより交互にアクティブにし、アクティブとなっていないワード線を前記プログラムＷＬディスエーブルレベルに制御し、前記過剰消去されたメモリセルに対応する前記ビット線を組ごとに、残りのビット線に印加される前記接地レベルとは異なる前記事後プログラムＢＬイネーブルレベルに制御する工程、
をさらに含み
前記１−１のサブブロックおよび前記１−２のサブブロックの両方は前記第１の群のビット線に接続し、
前記２−１のサブブロックおよび前記２−２のサブブロックの両方は第２の群のビット線に接続する、
請求項１３に記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ記憶装置に関し、より詳細にはフラッシュメモリに関する。 
【背景技術】
【０００２】
フラッシュメモリは一般的な不揮発性記憶装置であり、主にメモリカード、ＵＳＢフラッシュデバイス、ソリッドステートドライブなどのようなデータ記憶装置に用いられる。
【０００３】
標準的なフラッシュメモリは、複数のブロックのメモリセルを含む。物理ブロック（physical block）におけるメモリセルの全ては、分離されたウェル（isolated well）内に配置され、共通のウェル制御信号を共用する。いずれの物理ブロックにも、各物理ブロック専用の複数のビット線（ＢＬ）およびワード線（ＷＬ）がある。ＢＬとＷＬの各交点に位置するメモリセルは、個別にアドレス指定され得る。記憶密度（memory density）が増すにつれて、アレイデコーダ（array decoder）が全チップサイズの大部分を占めるようになっている。アレイデコーダのレイアウトサイズを縮小するのに採られる手段の１つは、物理ブロックのサイズを増大させて、必要とされるデコーダの数を減らすようにするというものである。しかしながら、サブブロックの消去時間の増加、物理ブロック内のセルの均一性、およびデコーダのレイアウトが過密となることを含むいくつかの技術的問題が解決されなければならない。さらに、サブブロックのプログラムおよび消去プロセスにより引き起こされるセルの撹乱（disturbance）は、フラッシュメモリ設計において考慮されるべき事項であり、かつ解決が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データ記憶装置、ならびにその製造および制御方法を開示する。
【課題を解決するための手段】
【０００５】
本発明の１例示的実施形態によるデータ記憶装置は、１−１の（first-first）メモリセルのサブブロック、２−１の（second-first）メモリセルのサブブロック、第１のウェルスイッチ、第２のウェルスイッチ、および第１の群のワード線を含む。第１のウェルスイッチは、１−１のメモリセルのサブブロックをバイアスするべく第１のウェルバイアスを伝えるように作動する。第２のウェルスイッチは、２−１のメモリセルのサブブロックをバイアスするべく第２のウェルバイアスを伝えるように作動する。さらに、１−１および２−１のサブブロックの両方は、第１の群のワード線によりアクティブとなる。
【０００６】
本発明の１例示的実施形態によるデータ記憶装置の製造方法は、第１のウェル内に１−１のメモリセルのサブブロックを作製する工程、第１のウェルとは異なる第２のウェル内に２−１のメモリセルのサブブロックを作製する工程、１−１のメモリセルのサブブロックをバイアスするべく第１のウェルバイアスを伝えるための第１のウェルスイッチを作製する工程、２−１のメモリセルのサブブロックをバイアスするべく第２のウェルバイアスを伝えるための第２のウェルスイッチを作製する工程、および、第１の群のワード線を作製する工程、を含む。１−１および２−１のサブブロックの両方は、第１の群のワード線によりアクティブとなる。
【０００７】
本発明の１例示的実施形態によるデータ記憶装置の制御方法は、データ記憶装置の１−１のメモリセルのサブブロックに消去プロセスを実行しているときに、第１の群のワード線を消去ゲートレベル（erase gate level）に、かつ第１のウェルバイアスを消去ウェルレベル（erase well level）に制御する工程であって、１−１のサブブロックは第１の群のワード線によりアクティブとなると共に第１のウェルバイアスによってバイアスされる、工程、および、１−１のメモリセルのサブブロックに消去プロセスを実行しているときに、第２のウェルバイアスを消去保護レベル（erase protection level）に制御する工程であって、第２のウェルバイアスは、データ記憶装置の２−１のメモリセルのサブブロックをバイアスするように作用し、かつ２−１のサブブロックは１−１のサブブロックと共に第１の群のワード線によりアクティブとなる、工程、を含む。
【発明の効果】
【０００８】
従来技術に比べ、本発明によれば、撹乱されるメモリセルのサブブロックの数が減る。
【０００９】
添付の図面を参照して、以下の実施形態において詳細な説明を行う。
添付の図面を参照にして、後述の詳細な説明および例を読むことにより、本発明をより十分に理解することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の１例示的実施形態によるデータ記憶装置１００を示している。
【図２】図２は、サブブロックの消去動作を示すフローチャートである。
【図３】図３は、図１のデータ記憶装置１００のサブブロックＳｕｂ_Ｂｌｏｃｋ_１１に対して実行される消去プロセス（Ｓ２０４）を示している。
【図４】図４は、図１のデータ記憶装置１００のサブブロックＳｕｂ_Ｂｌｏｃｋ_１１に対して実行される事前プログラム(Ｓ２０２)を示している。
【図５】図５は、図１のデータ記憶装置１００のサブブロックＳｕｂ_Ｂｌｏｃｋ_１１に対して実行される事後プログラム(Ｓ２０６)を示している。
【発明を実施するための形態】
【００１１】
以下の記載は、本発明を実施するいくつかの例示的実施形態を示している。この記載は、本発明の概括的な原理を説明する目的でなされるものであって、本発明の限定の意味に解されるべできはない。本発明の範囲は、添付の特許請求の範囲を参照することにより判断されるべきである。
【００１２】
図１は、本発明の１例示的実施形態によるデータ記憶装置１００を示している。ウェルスイッチＷｅｌｌ_Ｓｗｉｔｃｈ_１から受け取るウェルバイアス（well bias）Ｖｗｅｌｌ_１によりバイアスされるメモリセルのサブブロックＳｕｂ_Ｂｌｏｃｋ_１１、Ｓｕｂ_Ｂｌｏｃｋ_１２、Ｓｕｂ_Ｂｌｏｃｋ_１３およびＳｕｂ_Ｂｌｏｃｋ_１４は、ウェルＷｅｌｌ_１内に作製されている。ウェルスイッチＷｅｌｌ_Ｓｗｉｔｃｈ_２から受け取るウェルバイアスＶｗｅｌｌ_２によりバイアスされるメモリセルのサブブロックＳｕｂ_Ｂｌｏｃｋ_２１、Ｓｕｂ_Ｂｌｏｃｋ_２２、Ｓｕｂ_Ｂｌｏｃｋ_２３およびＳｕｂ_Ｂｌｏｃｋ_２４は、ウェルＷｅｌｌ_２内に作製されている。２つの異なるウェルＷｅｌｌ_１およびＷｅｌｌ_２のメモリセルは、ワード線（４つのワード線の群ＷＬ１、ＷＬ２、ＷＬ３およびＷＬ４を含む）ならびにビット線（２つのビット線の群ＢＬ１およびＢＬ２を含む）によりアドレス指定される。ワード線デコーダ１０２は、データ記憶装置１００内に作製されてワード線（４つのワード線の群ＷＬ１、ＷＬ２、ＷＬ３およびＷＬ４を含む）を制御する。ビット線デコーダ１０４は、データ記憶装置１００内に作製されてビット線（２つのビット線の群ＢＬ１およびＢＬ２を含む）を制御する。
【００１３】
フラッシュメモリセルは２つの異なるウェルＷｅｌｌ_１およびＷｅｌｌ_２内に位置し、ワード線を共用するという点に注目されたい。ウェルＷｅｌｌ_１内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_１１およびウェルＷｅｌｌ_２内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_２１の両方は、同じ群のワード線ＷＬ１によりアクティブとなる。ウェルＷｅｌｌ_１内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_１２およびウェルＷｅｌｌ_２内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_２２の両方は、同じ群のワード線ＷＬ２によりアクティブとなる。ウェルＷｅｌｌ_１内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_１３およびウェルＷｅｌｌ_２内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_２３の両方は、同じ群のワード線ＷＬ３によりアクティブとなる。ウェルＷｅｌｌ_１内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_１４およびウェルＷｅｌｌ_２内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_２４の両方は、同じ群のワード線ＷＬ４によりアクティブとなる。
【００１４】
あるいは、同じウェルのサブブロックが同じ群のビット線を使用するようにしてもよい。示されるように、ウェルＷｅｌｌ_１内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_１１、Ｓｕｂ_Ｂｌｏｃｋ_１２、Ｓｕｂ_Ｂｌｏｃｋ_１３およびＳｕｂ_Ｂｌｏｃｋ_１４は全てビット線群ＢＬ１に接続し、ウェルＷｅｌｌ_２内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_２１、Ｓｕｂ_Ｂｌｏｃｋ_２２、Ｓｕｂ_Ｂｌｏｃｋ_２３およびＳｕｂ_Ｂｌｏｃｋ_２４ は全てビット線群ＢＬ２に接続する。
【００１５】
なお、同じワード線を共用するウェルの数は２つに限定されることはなく、かつ各ウェル内において同じビット線を共用するサブブロックの数は４つに限定されることはないという点に留意すべきである。 
【００１６】
以下の段落では、データ記憶装置１００の制御方法について述べる。図２は、サブブロックの消去動作を示すフローチャートである。 工程Ｓ２０２において、事前プログラム（pre-program）プロセスがターゲットサブブロックに対して実行される。事前プログラムプロセスの後に消去プロセスが予定され、工程Ｓ２０４で実行される。消去プロセスの後、工程Ｓ２０６で事後プログラム（post-program）プロセスが実行されて、過剰消去された（over erased）セルが訂正される。ターゲットサブブロックに近接するサブブロックは、工程Ｓ２０２、Ｓ２０４およびＳ２０６において撹乱される可能性があるため、リフレッシュ−プラグラム（refresh-program）プロセスが必要であり、それが工程２０８で実行されて、撹乱されたメモリセルのコンテンツ(content)を回復させる。
【００１７】
先ず、工程Ｓ２０４の消去プロセスについて述べる。撹乱抑制レベル（disturbance suppression level）が他のワード線に印加されるときに、ターゲットサブブロックのワード線に消去ゲートレベル（erase gate level）が印加される。ターゲットサブブロックのビット線は浮遊し、他のビット線も同様に浮遊し得る。消去ウェルレベル（erase well level） が、ターゲットサブブロックを含むウェル中へウェルバイアスとして伝えられる。ターゲットサブブロックと同じワード線を共用するサブブロックを有する他のウェルには、ターゲットサブブロックの消去による撹乱からそのウェル内のサブブロックを保護するために、消去保護レベル（erase protection level）が必要とされる。
【００１８】
図３は、図１のデータ記憶装置１００のサブブロックＳｕｂ_Ｂｌｏｃｋ_１１に対して実行される消去プロセス（Ｓ２０４）を示している。 この実施形態では、メモリセルはＥＴＯＸ ＮＭＯＳフラッシュセルにより実施され（限定を意図するものではない）、消去ゲートレベルは−９Ｖ（ワード線ＷＬ１に印加される）とすることができ、撹乱抑制レベルは２Ｖ（ワード線ＷＬ２〜ＷＬ４に印加される）とすることができ、消去ウェルレベルは９Ｖ（ウェルＷｅｌｌ_１をバイアスする）とすることができ、かつ消去保護レベルは−６Ｖ（ウェルＷｅｌｌ_２をバイアスする）とすることができる。３０２に示されるように、ターゲットサブブロックＳｕｂ_Ｂｌｏｃｋ_１１のメモリセルは、基板とゲートとの間に高い電圧差＋１８Ｖを有し、これがＦＮトンネリング（FN tunneling）を起こさせ消去がなされることになる。３０４および３０６に示されるように、ウェルＷｅｌｌ_２のメモリセルは消去保護レベル、−６Ｖによってバイアスされ、ターゲットサブブロックＳｕｂ_Ｂｌｏｃｋ_１１の消去プロセスによって引き起こされる撹乱から保護される。ターゲットサブブロックＳｕｂ_Ｂｌｏｃｋ_１１と同じウェルＷｅｌｌ_１内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_１２、Ｓｕｂ_Ｂｌｏｃｋ_１３およびＳｕｂ_Ｂｌｏｃｋ_１４ のみが、ウェルＷｅｌｌ_１の高電圧ストレス９Ｖの影響を受ける。３０８に示されるように、撹乱抑制レベル２Ｖは高いウェルストレス９Ｖに対抗するように作用し、これによって消去ウェルレベル９Ｖにより生じるサブブロックＳｕｂ_Ｂｌｏｃｋ_１２、Ｓｕｂ_Ｂｌｏｃｋ_１３およびＳｕｂ_Ｂｌｏｃｋ_１４への撹乱が抑制される。
【００１９】
各ウェルに専用のワード線がある従来のフラッシュメモリの設計と比較すると、本発明で開示したメモリは、同じワード線群を用いて複数のウェルを制御するものである。同じサイズのアドレスデコーダを用いる同じサイズのメモリについて見ると、本発明で開示したウェルサイズは従来技術に比してより小さい。よって、比較的大きい従来技術のウェルサイズに比べ、本発明で開示したより小さいサイズのウェルによれば、その中のターゲットサブブロックを消去するためウェルに印加される高いウェルストレスにより撹乱されることとなるサブブロックの数がより少なくなる。
【００２０】
工程Ｓ２０２の事前プログラムプロセスおよび工程Ｓ２０６の事後プログラムプロセスについて以下の段落で述べる。事前プログラムプロセスにおいて、事前プログラムイネーブルレベルがターゲットサブブロックのワード線の制御に用いられ、１度に１本のＷＬが制御される。事前プログラムレベルはターゲットサブブロックの組ごとの（section by section）ビット線の制御に用いられる。事後プログラムプロセスでは、事後プログラムイネーブルレベルがターゲットサブブロックのワード線の制御に用いられ、１度に１本のＷＬが制御される。事後プログラムレベルは、過剰消去されたセルの組ごとのビット線の制御に用いられる。事前プログラムプロセスにおいて、事前プログラムイネーブルはワード線の制御に用いられる(１度に１本のＷＬ)。
【００２１】
事前プログラムがなされるようにするには、事前プログラムイネーブルレベルによりターゲットサブブロックのワード線が交互に（alternatively）イネーブルにされ、かつイネーブルにされたワード線によりアクティブとなったターゲットサブブロック内のセルが、事前プログラム／事後プログラムレベルによって組ごとに駆動される（例えば、４、８または１６本のビット線ごとに一緒に駆動される)ようにすることができる。アクティブになっていないワード線は、プログラムディスエーブル（program disable）レベルにバイアスされることとなる。残りのビット線は接地電位に接続することとなる。 また、ターゲットサブブロックを含むウェルは接地レベルにバイアスされ、かつその他のウェルも同様に接地レベルにバイアスされ得る。
【００２２】
事後プログラムプロセスについては、先ずターゲットサブブロックに対して検証テスト（verification test）が実行されることとなり、これによって過剰消去されたセルが見つけ出される。過剰消去されたセルは事後プログラムがなされなくてはならず、これによって過剰消去されたセルに対応するワード線が事後プログラムイネーブルレベルにより交互にイネーブルにされ得るようになり、かつイネーブルにされたビット線によりアクティブとなった過剰消去されたセルが、事後プログラムレベルによって組ごとに駆動され得るようになる（例えば、４、８または１６本のビット線ごとに一緒に駆動される)。アクティブとなっていないワード線は、プログラムディスエーブルレベルにバイアスされることとなる。残りのビット線は接地電位に接続することになる。また、ターゲットサブブロックを含むウェルは接地レベルにバイアスされ、かつその他のウェルも同様に接地レベルにバイアスされ得る。
【００２３】
図４は、図１のデータ記憶装置１００のサブブロックＳｕｂ_Ｂｌｏｃｋ_１１に対して実行される事前プログラムプロセス(Ｓ２０２)を示している。ＥＴＯＸ ＮＭＯＳフラッシュセルの場合では、事前プログラムイネーブルレベルは９Ｖとすることができ（ワード線ＷＬ１に交互に印加される）、プログラムディスエーブルレベルは０Ｖとすることができ（ワード線ＷＬ２〜ＷＬ４およびＷＬ１のアクティブになっていないワード線に印加される）、かつ事前プログラムレベルは４Ｖとすることができる（組ごとにビット線ＢＬ１に印加される)。４０２に示されるように、事前プログラムがなされるようにするには、メモリセルがＷＬの事前プログラムイネーブルレベル（９Ｖ）によりアクティブとなり、ＢＬの事前プログラムレベル(４Ｖ)によりプログラムされるようにする。工程Ｓ２０４の消去動作により撹乱されるサブブロックＳｕｂ_Ｂｌｏｃｋｓ_１２、Ｓｕｂ_Ｂｌｏｃｋ_１３およびＳｕｂ_Ｂｌｏｃｋ_１４は、(４０４に示されるように) 事前プログラムおよび事後プログラムＢＬイネーブルレベル(４Ｖ)によっても撹乱され得るという点に留意すべきである。
【００２４】
図５は、図１のデータ記憶装置１００のサブブロックＳｕｂ_Ｂｌｏｃｋ_１１の過剰消去されたセルに対して実行される事後プログラムプロセス(Ｓ２０６)を示している。ＥＴＯＸ ＮＭＯＳフラッシュセルの場合では、事後プログラムＷＬイネーブルレベルは３Ｖとすることができ（過剰消去されたセルのワード線に交互に印加される)、プログラムディスエーブルレベルは０Ｖとすることができ（ワード線ＷＬ２〜ＷＬ４およびＷＬ１のアクティブになっていないワード線に印加される）、かつ事前プログラム／事後プログラムレベルは４Ｖとすることができる（過剰消去されたセルのビット線に組ごとに印加される）。５０２に示されるように、過剰消去されたメモリセルは、事後プログラムイネーブルレベル(３Ｖ)によってアクティブとなって、事前プログラム／事後プログラムレベル(４Ｖ)によりプログラムされる。工程Ｓ２０４の消去動作により撹乱されるサブブロックＳｕｂ_Ｂｌｏｃｋｓ_１２、Ｓｕｂ_Ｂｌｏｃｋ_１３およびＳｕｂ_Ｂｌｏｃｋ_１４は、(５０４に示されるように) 事前プログラム／事後プログラムレベル(４Ｖ)によっても撹乱され得るという点に留意すべきである。
【００２５】
図３の３０８および、図４の４０４、および図５の５０４に示される撹乱を考慮すると、ターゲットサブブロックＳｕｂ_Ｂｌｏｃｋ_１１と同じウェルＷｅｌｌ_１内に作製されたサブブロックＳｕｂ_Ｂｌｏｃｋ_１２、Ｓｕｂ_Ｂｌｏｃｋ_１３およびＳｕｂ_Ｂｌｏｃｋ_１４のメモリセルを回復させるために、図２の工程２０８のリフレッシュ−プログラムプロセスが必要である。上述したように、同じサイズのアドレスデコーダを用いる同じサイズのメモリについて見ると、本発明で開示した各ウェルは、従来のメモリ設計に比べてより少ないサブブロックを含む。よって、本発明の開示によれば、工程Ｓ２０２〜Ｓ２０６において撹乱されるサブブロックの数が減る。従来技術に比べ、撹乱されたサブブロックを回復させるのにかかるリフレッシュの時間がより短い。
【００２６】
さらに、図１に関連付けて、本発明の１例示的実施形態によるデータ記憶装置の製造方法を開示し、説明する。当該製造方法は、第１のウェルＷｅｌｌ_１内に１−１の（first-first）メモリセルのサブブロックＳｕｂ_Ｂｌｏｃｋ_１１を作製する工程、第１のウェルＷｅｌｌ_１とは異なる第２のウェルＷｅｌｌ_２内に２−１の（second-first）メモリセルのサブブロックＳｕｂ_Ｂｌｏｃｋ_２１を作製する工程、１−１のメモリセルのサブブロックＳｕｂ_Ｂｌｏｃｋ_１１をバイアスするべく第１のウェルバイアスＶｗｅｌｌ_１を伝えるための第１のウェルスイッチＷｅｌｌ_Ｓｗｉｔｃｈ_１を作製する工程、２−１のメモリセルのサブブロックＳｕｂ_Ｂｌｏｃｋ_２１をバイアスするべく第２のウェルバイアスＶｗｅｌｌ_２を伝えるための第２のウェルスイッチＷｅｌｌ_Ｓｗｉｔｃｈ_２を作製する工程、および第１の群のワード線ＷＬ１を作製する工程、を含む。１−１および２−１のサブブロックＳｕｂ_ｂｌｏｃｋ_１１およびＳｕｂ_ｂｌｏｃｋ_２１の両方は、第１の群のワード線ＷＬ１によりアクティブとなる。当該製造方法によれば、異なるウェルのサブブロックが同じ群のワード線を共用する。同じサイズのアドレスデコーダを用いる同じサイズのメモリについて見ると、本発明で開示した各ウェルは、従来のウェルに比べてより少ないサブブロックを含む。本発明の開示によれば、図２の工程Ｓ２０２〜Ｓ２０６において撹乱されるサブブロックの数が減る。
【００２７】
当該製造方法は、第１のウェルＷｅｌｌ_１内に１−２の（first-second）メモリセルのサブブロックＳｕｂ_ｂｌｏｃｋ_１２を作製する工程であって、１−２のサブブロックＳｕｂ_ｂｌｏｃｋ_１２は１−１のサブブロックＳｕｂ_Ｂｌｏｃｋ_１１と共に第１のウェルバイアスＶｗｅｌｌ_１によってバイアスされる、工程、第２のウェルＷｅｌｌ_２内に２−２の（second-second）メモリセルのサブブロックＳｕｂ_ｂｌｏｃｋ_２２を作製する工程であって、２−２のサブブロックＳｕｂ_ｂｌｏｃｋ_２２は２−１のサブブロックＳｕｂ_Ｂｌｏｃｋ_２１と共に第２のウェルバイアスＶｗｅｌｌ_２によってバイアスされる、工程、第２の群のワード線WL2を作製する工程であって、１−２および２−２のサブブロックＳｕｂ_ｂｌｏｃｋ_１２およびＳｕｂ_ｂｌｏｃｋ_２２の両方は第２の群のワード線ＷＬ２によってアクティブとなる、工程、１−１および１−２のサブブロックＳｕｂ_ｂｌｏｃｋ_１１およびＳｕｂ_ｂｌｏｃｋ_１２の両方に接続する第１の群のビット線ＢＬ１を作製する工程、ならびに、２−１および２−２のサブブロックＳｕｂ_ｂｌｏｃｋ_２１およびＳｕｂ_ｂｌｏｃｋ_２２の両方に接続する第２の群のビット線ＢＬ２を作製する工程、をさらに含んでいてもよい。完全なメモリアレイは、サブブロックＳｕｂ_Ｂｌｏｃｋ_１１、Ｓｕｂ_Ｂｌｏｃｋ_１２、Ｓｕｂ_Ｂｌｏｃｋ_２１およびＳｕｂ_Ｂｌｏｃｋ_２２により形成される基本的なアレイに基づいて作製することができる。
【００２８】
例として、好ましい実施形態について、本発明を説明したが、本発明はこれらの開示された実施形態に限定されないことが理解されるべきである。それとは反対に、（当業者には明らかであるように）本発明は様々な変更および類似のアレンジメントをカバーするよう意図されている。故に、かかる変更および類似のアレンジメントの全てを包含するように添付の特許請求の範囲には最も広い解釈が与えられなければならない。
【符号の説明】
【００２９】
１００…データ記憶装置
１０２…ワード線デコーダ
１０４…ビット線デコーダ
３０２、３０４、３０６、３０８…消去プロセスにおいて異なるメモリセルがストレスを受けている状況
４０２、４０４…事前プログラムプロセスにおいて異なるメモリセルがストレスを受けている状況
５０２、５０４…事後プログラムプロセスにおいて異なるメモリセルがストレスを受けている状況
ＢＬ１、ＢＬ２…ビット線の群
Ｓｕｂ_Ｂｌｏｃｋ_１１〜Ｓｕｂ_Ｂｌｏｃｋ_２４…メモリセルのサブブロック
Ｓ２０２〜Ｓ２０８…消去プロセスの各ステップ
Ｖｗｅｌｌ_１、Ｖｗｅｌｌ_２…ウェルバイアス
Ｗｅｌｌ_１、Ｗｅｌｌ_２…ウェル
Ｗｅｌｌ_Ｓｗｉｔｃｈ_１、Ｗｅｌｌ_Ｓｗｉｔｃｈ_２…ウェルスイッチ
ＷＬ１〜ＷＬ４…ワード線の群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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