(57)【要約】【課題】トレンチ底部の角部における電界集中を緩和することができる半導体装置を提供する。【解決手段】ワイドバンドギャップ半導体からなる半導体基板と、半導体基板上に形成された第一導電型のドリフト層と、ドリフト層の上部に形成された第二導電型のベース領域と、ベース領域内の上部に形成された第一導電型のソース領域と、ベース領域とソース領域とを貫通しドリフト層に達するよう形成された第一トレンチ部と第一トレンチ部直下のドリフト層に形成され第一トレンチ部の幅よりも幅が狭い第二トレンチ部とから構成されたトレンチと、第一トレンチ部及び第二トレンチ部に沿ってトレンチ内の側面及び底面に形成されたゲート絶縁膜と、ゲート絶縁膜が形成されたトレンチの内部に埋没するゲート電極と、トレンチの第一トレンチ部及び第二トレンチ部直下におけるドリフト層に形成された第二導電型の保護層とを備えた半導体装置とする。【選択図】      図１
2014207326.tif 000002
【特許請求の範囲】
【請求項１】
ワイドバンドギャップ半導体からなる半導体基板と、
前記半導体基板上に形成された第一導電型のドリフト層と、
前記ドリフト層の上部に形成された第二導電型のベース領域と、
前記ベース領域内の上部に形成された第一導電型のソース領域と、
前記ベース領域と前記ソース領域とを貫通し前記ドリフト層に達するよう形成された第一トレンチ部と、前記第一トレンチ部直下の前記ドリフト層に形成され前記第一トレンチ部の幅よりも幅が狭い第二トレンチ部とから構成されたトレンチと、
前記第一トレンチ部及び前記第二トレンチ部に沿って、前記トレンチ内の側面及び底面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜が形成された前記トレンチの内部に埋没するゲート電極と、
前記トレンチの前記第一トレンチ部及び前記第二トレンチ部直下における前記ドリフト層に形成された第二導電型の保護層とを備え、
前記保護層は、前記第二トレンチ部の角部を覆っている、
ことを特徴とする半導体装置。
【請求項２】
前記ベース領域及び前記ソース領域の上部に、前記ベース領域及び前記ソース領域に接して形成されるソース電極を備え、
前記保護層は、前記ソース電極に電気的に接続される、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二トレンチ部は、側面がテーパー形状である、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ワイドバンドギャップ半導体は炭化珪素であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
ワイドバンドギャップ半導体からなる半導体基板と、前記半導体基板上に形成された第一導電型のドリフト層と、前記ドリフト層の上部に形成された第二導電型のベース領域と、前記ベース領域内の上部に形成された第一導電型のソース領域とを備えた半導体装置の製造方法において、
前記ベース領域と前記ソース領域とを貫通する第一トレンチ部を形成する工程と、
前記第一トレンチ部直下の前記ドリフト層に、前記第一トレンチ部の幅よりも幅が狭い前記第二トレンチ部を形成する工程と、
前記第一トレンチ部及び前記第二トレンチ部の底部に不純物を注入することによって、前記第一トレンチ部及び前記第二トレンチ部直下の前記ドリフト層に第二導電型の保護層を形成する工程と、
前記第一トレンチ部及び前記第二トレンチ部に沿って、前記第一トレンチ部及び前記第二トレンチ部とから構成されるトレンチ内の側面及び底面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された前記トレンチに埋没するゲート電極を前記ゲート電極に沿って電極材料を堆積して形成する工程とを備え、
前記保護層を形成する工程は、前記保護層が前記第二トレンチ部の角部を覆うように行う、
ことを特徴とする半導体装置の製造方法。
【請求項６】
前記保護層を形成する工程は、前記不純物を注入する深さが前記第二トレンチ部の前記第一トレンチ部の底面からの深さよりも深くなるように行う、
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第二トレンチ部を形成する工程は、前記第二トレンチ部の側面がテーパー形状となるように前記第二トレンチ部の底面をエッチングする、
ことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第二トレンチ部を形成する工程は、前記第一トレンチ部の前記側面にスペーサーを形成する工程と、前記スペーサーが形成された状態で前記第一トレンチ部の底面をエッチングする工程と、前記スペーサーを除去する工程とを有する、
ことを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第一トレンチ部を形成する工程は、前記ソース領域及び前記ベース領域の表面に開口を有するマスクを形成する工程と、前記マスク上からエッチングする工程とを有し、
前記第スペーサーを形成する工程は、前記マスクとは異なる材料を用いて行い、
前記スペーサーを除去する工程は、前記マスクと前記スペーサーのうち前記スペーサーのみを選択して除去する処理によって行う、
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記スペーサーを除去する工程は、前記スペーサーの材料を除去し、前記マスクの材料は除去しないエッチング液を用いたウェットエッチング処理である、
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特にワイドバンドギャップ半導体からなるトレンチゲート型の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス機器では、半導体装置等のスイッチング素子を用いることでモータ等の負荷への電力供給を制御する。パワーエレクトロニクス機器に用いるスイッチング素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体装置が広く使用されている。このような絶縁ゲート型半導体装置の中には、ゲート電極が半導体層に埋め込み形成されたトレンチゲート型の半導体装置が存在する。
【０００３】
一方、高耐圧および低損失を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を用いた半導体装置が注目されている。従来用いられているシリコン（Ｓｉ）半導体では、ベース領域とドリフト層とのＰＮ接合領域における半導体層のアバランシェ電界強度が、ゲート絶縁膜に使用されるシリコン酸化膜の絶縁破壊電界強度よりも低いため、半導体層のアバランシェ電界強度によって、半導体装置の耐圧が決定されていた。しかし、ワイドバンドギャップ半導体の絶縁破壊強度は、Ｓｉ半導体の約１０倍となるため、半導体層のアバランシェ電界強度とゲート絶縁膜の絶縁破壊電界強度とが同等になる。そして、ワイドバンドギャップ半導体を用いたトレンチゲート型の半導体装置では、半導体装置に高電圧が印加されたときに、トレンチ底部の角部に電界集中が発生するため、ワイドバンドギャップ半導体からなるトレンチゲート型の半導体装置では、トレンチ角部のゲート絶縁膜から絶縁破壊が生じることとなる。そのため、トレンチ角部における電界集中に依存して半導体装置の耐圧が低下することが問題となっている。
【０００４】
そこで、従来のワイドバンドギャップ半導体を用いたトレンチゲート型の半導体装置では、ｎチャネル型の半導体装置の場合、トレンチ底部にｐ型の保護層を設けることが提案されている（例えば、特許文献１）。このようにトレンチ底部に保護層を設けることにより、半導体装置のオフ時において、ドリフト層内部での空乏化が促進され、トレンチ底部の電界を緩和することが出来る。また、トレンチ側面の形状をテーパー形状とした上でイオン注入を行うことで、トレンチ底部に保護層の設けることが提案されている（例えば、特許文献２）。このようにトレンチ側面をテーパー形状とすることで、トレンチ側面側にも保護層が形成され、トレンチ底部の角部を覆うように保護層を形成することでき、トレンチ角部における電界集中をより一層緩和することが出来る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１ー２６７５７０号公報
【特許文献２】特開２００８−２３５５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１記載のトレンチゲート型の半導体装置では、ワイドバンドギャップ半導体における不純物の熱拡散が小さいため、トレンチ底部に保護層を設けるのみではｐ型の保護層がトレンチの側面側に拡がらず、トレンチ角部を覆うことが出来なかった。そのため、トレンチ側面側における電界集中を十分に緩和することが出来ず、半導体装置の耐圧の向上が限定的であった。また、特許文献２記載のトレンチゲート型の半導体装置では、トレンチ側面の全面をテーパー形状とする必要があるが、テーパー加工を行うエッチングプロセスは極めて不安定であり、トレンチ側面の全面をテーパー形状とすることは現実的に困難となっていた。
【０００７】
本発明は、上述のような問題を解決するためになされたもので、ワイドバンドギャップ半導体から構成されるトレンチゲート型の半導体装置において、製造プロセス上困難な工程を設けること無く、トレンチ底部の角部における電界集中を緩和し耐圧を向上することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体装置は、ワイドバンドギャップ半導体からなる半導体基板と、半導体基板上に形成された第一導電型のドリフト層と、ドリフト層の上部に形成された第二導電型のベース領域と、ベース領域内の上部に形成された第一導電型のソース領域と、ベース領域とソース領域とを貫通しドリフト層に達するよう形成された第一トレンチ部と第一トレンチ部直下のドリフト層に形成され第一トレンチ部の幅よりも幅が狭い第二トレンチ部とから構成されたトレンチと、第一トレンチ部及び第二トレンチ部に沿ってトレンチ内の側面及び底面に形成されたゲート絶縁膜と、ゲート絶縁膜が形成されたトレンチの内部に埋没するゲート電極と、トレンチの第一トレンチ部及び第二トレンチ部直下におけるドリフト層に形成された第二導電型の保護層とを備え、保護層は第二トレンチ部の角部を覆っているものである。
【０００９】
本発明にかかる半導体装置の製造方法は、ワイドバンドギャップ半導体からなる半導体基板と半導体基板上に形成された第一導電型のドリフト層とドリフト層の上部に形成された第二導電型のベース領域とベース領域内の上部に形成された第一導電型のソース領域と第一トレンチ部及び第二トレンチ部から構成されるトレンチとを備えた半導体装置の製造方法において、ベース領域とソース領域とを貫通する第一トレンチ部を形成する工程と、第一トレンチ部直下のドリフト層に第一トレンチ部の幅よりも幅が狭い第二トレンチ部を形成する工程と、第一トレンチ部及び第二トレンチ部の底部に不純物を注入することによって第一トレンチ部及び第二トレンチ部直下のドリフト層に第二導電型の保護層を形成する工程とを備え、保護層を形成する工程は保護層が第二トレンチ部の角部を覆うように行うことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１０】
本発明にかかる半導体装置によれば、第一トレンチ部及び第二トレンチ部の底部に保護層を設け第二トレンチ部の角部を覆っているため、第二トレンチ部の角部における電界集中を緩和することができ、半導体装置の耐圧を向上することができる。また、第一トレンチ部及び第二トレンチ部に沿ってゲート絶縁膜が形成され、ゲート絶縁膜が形成されたトレンチ内にゲート電極が形成されるため、第二トレンチ部をゲート絶縁膜で全て充填する等のプロセス上困難な工程を設ける必要がなく、トレンチ、保護層、ゲート絶縁膜、及びゲート電極を形成することができる。
【００１１】
また、本発明にかかる半導体装置の製造方法によれば、第一トレンチ部の底部に第一トレンチ部よりも幅の小さい第二トレンチ部を形成し、第一トレンチ部及び第二トレンチ部の底部に不純物を注入することで第二トレンチ部の角部を覆う保護層を形成するため、製造プロセス上不安定な工程を設けること無く、トレンチの角部における電界集中を緩和することができ、半導体装置の耐圧を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造工程を示す断面図である。
【図６】本発明の実施の形態２にかかる半導体装置の製造工程を示す断面図である。
【図７】従来のトレンチゲート型の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
実施の形態１．
まず、本発明の実施の形態１にかかる半導体装置の構成について説明する。図１は、本発明の実施の形態１にかかる半導体装置１００を示す断面図である。
【００１４】
図１において、半導体装置１００は、ワイドバンドギャップ半導体であるＳｉＣからなるトレンチゲート型のＭＯＳＦＥＴであり、ｎ型のＳｉＣ基板１と、ｎ型のＳｉＣからなる半導体層２と、保護層１３と、トレンチ１５と、ゲート絶縁膜６と、ゲート電極７と、層間絶縁膜８と、ソース電極９と、ドレイン電極１０から構成される。
【００１５】
半導体層２は、ＳｉＣ基板１上に形成されており、ＳｉＣ基板１上に形成されたｎ型のドリフト層２ａと、半導体層２の上部に形成されたｐ型のベース領域３と、ベース領域３の上部に形成されたｎ型のソース領域４とから構成される。また、半導体層２の上部には、ドリフト層２ａに達するように半導体層２の表面からベース領域３とソース領域４とを貫通したトレンチ１５が形成されている。
【００１６】
トレンチ１５の内部には、ゲート絶縁膜６とゲート電極７とが形成されている。ゲート絶縁膜６は、トレンチ１５内の内壁全面（側面及び底面）に接して形成されており、絶縁材料であるシリコン酸化膜（ＳｉＯ２）から構成される。ゲート電極７は、ゲート絶縁膜６が形成されたトレンチ１５に埋め込まれており、ポリシリコンやＡｌ合金等の電極材料で構成されている。このような構成により、ゲート電極７の周囲にはゲート絶縁膜６を介してソース領域４が位置するように、ゲート絶縁膜６、ゲート電極７、及びトレンチ１５が配設されることとなる。
【００１７】
さらに、トレンチ１５は、第一トレンチ部５及び第二トレンチ部１４から構成される。第一トレンチ部５は、半導体層２の表面からベース領域３とソース領域４とを貫通して形成され、ドリフト層２ａに達するように形成されている。一方、第二トレンチ部１４は、第一トレンチ部５の底部、すなわち、第一トレンチ部５直下のドリフト層２ａに形成されており、第一トレンチ部５の幅よりも幅が小さい構成となっている。
【００１８】
そして、トレンチ１５の底部である第一トレンチ部５及び第二トレンチ部１４直下のドリフト層２ａには、ｐ型の保護層１３が形成されている。保護層１３は、第一トレンチ部５及び第二トレンチ部１４直下のドリフト層２ａにそれぞれ形成されており、第二トレンチ部１４の角部を覆っている。そのため、半導体装置１００のオフ時には、ドリフト層２ａの空乏化を促進すると共に、トレンチ５の底部での電界集中を緩和してゲート絶縁膜６の破壊を防止する。
【００１９】
さらに、保護層１３はソース電極９に電気的に接続され、保護層１３の電位はソース電極９の電位であるソース電位に固定される。保護層１３とソース電極９との接続は、例えば、図１の断面には示されないｐ型の接続領域を介して保護層１３をベース領域３に接続することで実現できる。すなわち、半導体層２の表面においてソース電極９に接続しているベース領域３を介して、保護層１３はソース電極９に接続されることとなる。また、このような構成でなくても、保護層１３と同一導電型のｐ型の半導体からなる領域を介してソース電極９に接続されれば良い。
【００２０】
また、ゲート電極７並びにゲート絶縁膜６を含む半導体層２の上面には、ゲート電極７を覆うように、層間絶縁膜８が形成されており、層間絶縁膜８上にはソース電極９が形成されている。層間絶縁膜８には、ソース領域４及びベース領域３に達するコンタクトホール（第１コンタクトホール）が形成されており、層間絶縁膜８上に配設されたソース電極９は当該コンタクトホールを通してソース領域４及びベース領域３に接合する。さらに、ＳｉＣ基板１の下面には、ドレイン電極１０が形成されている。
【００２１】
ここで、半導体装置１００の動作について簡単に説明する。ゲート電極７に閾値電圧以上の正電圧が印加されると、ゲート電極７の側面のベース領域３（チャネル領域）に反転チャネル層が形成される。この反転チャネル層は、ソース領域４からドリフト層２ａへとキャリアとしての電子が流れる経路となる。そして、ドレイン電極１０とソース電極９との間、すなわちドレイン−ソース間に正電圧が印加されると、反転チャネル層を通ってソース領域４からドリフト層２ａへ流れ込んだ電子は、ドレイン電極１０の正電圧により生じた電界に従い、ＳｉＣ基板１を通過してドレイン電極１０に到達する。その結果、半導体装置１００は、ドレイン電極１０からソース電極９へと電流を流すことができるようになる。このような状態が半導体装置１００のオン状態となる。
【００２２】
一方、ゲート電極７に電圧が印加されていない間又は閾値電圧よりも低い電圧が印加されている間は、チャネル領域に反転チャネルが形成されないため、ドレイン−ソース間に電圧が印加されたとしても、ドレイン電極１０とソース電極９との間には電流が流れない。このような状態が半導体装置１００のオフ状態である。オフ状態において、ドレイン電極１０に高電圧（例えば、１２００Ｖ）が印加されるとドリフト領域２ａ内の電界強度はトレンチ１５の角部において高くなる。そして、ワイドバンドギャップ半導体である半導体装置１００では、ベース領域３とドリフト層２ａとのＰＮ接合領域における半導体層２のアバランシェ電界強度と、ゲート絶縁膜６に使用されるシリコン酸化膜の絶縁破壊電界強度とが同等になるため、電界集中が発生するトレンチ１５の角部におけるゲート絶縁膜６から絶縁破壊が生じることとなり、半導体装置１００の耐圧はトレンチ１５の角部の電界集中に依存することとなる。
【００２３】
本実施の形態にかかる半導体装置１００では、トレンチ１５の第一トレンチ部５及び第二トレンチ部１４直下におけるドリフト層２ａにｐ型の保護層１３が形成されているため、ｐ型の保護層１３によりゲート絶縁膜６の底部に空乏層が広がることとなり、トレンチ１５の角部、すなわち、ゲート絶縁膜６の角部における電界集中が緩和される。特に、第二トレンチ部１４の角部においては、ｐ型の保護層１３が当該角部を覆うように形成されており、電界集中を顕著に緩和することができる。その結果、トレンチ１５の角部におけるゲート絶縁膜６の絶縁破壊が抑制されることとなり、半導体装置１００の耐圧を向上させることができる。
【００２４】
トレンチ１５の底部における電界集中の緩和について、より具体的に説明する。図７に、従来のトレンチゲート型の半導体装置２００の構成を示す。図７において、図１と同様の符号を用いたものは、半導体装置１００の同一又は対応する構成を示すものとする。
【００２５】
図７において、従来の半導体装置２００は、本実施の形態にかかる半導体装置１００とは異なるトレンチ１５ａ、ゲート絶縁膜６ａ、保護層１３ａの構成を有する。トレンチ１５ａは第一トレンチ部５のみから構成されており、ゲート絶縁膜６ａはトレンチ１５ａの内壁全面に形成されている。そして、トレンチ１５ａの底面から一定の深さの範囲で、保護層１３ａが形成されている。
【００２６】
ここで、本実施の形態にかかる半導体装置１００と従来のトレンチゲート型の半導体装置２００とにおいて、トレンチ底部の角部における電界集中を比較したシミュレーション結果について説明する。本シミュレーションでは、ドレイン−ソース間に１２００Ｖの電圧が印加された場合における半導体装置１００の第一トレンチ部５の角部並びに第二トレンチ部１４の角部及び半導体装置２００の第一トレンチ部５の角部での電界強度を算出し比較した。なお、電界強度を算出するにあたって、半導体装置１００及び２００の第一トレンチ部５（５ａ）の深さを共に１．５μｍ、幅を共に１．０μｍとし、半導体装置１００の第二トレンチ部１４の深さは０．３μｍ、幅を０．４μｍとした。また、半導体装置１００の保護層１３の厚さは、第二トレンチ部１４の深さ０．３μｍよりも十分に大きく、第二トレンチ部１４の角部が完全に覆われるような深さとし、半導体装置２００の保護層１３ａの深さは半導体装置１００の保護層１３の深さと同一とする。その他の各構成要素については、半導体装置１００と半導体装置２００とで同一条件で作製されているものとする。
【００２７】
その結果、従来のトレンチゲート型の半導体装置２００では、第一トレンチ部５ａ底部の角部における電界強度が４．０ＭＶ／ｃｍであったのに対して、本実施の形態にかかる半導体装置１００では、第一トレンチ部５の角部における電界強度が２．９ＭＶ／ｃｍとなり、第一トレンチ部５の角部における電界強度を２５％以上緩和することができる。また、上述したように、第二トレンチ部１４の角部を含む保護層１３の電位はソース電極９のソース電位に固定される。そのため、保護層１３で覆われている第二トレンチ部１４の角部では、周辺の電位がソース電位で固定されることとなるため、ドレイン−ソース間に電圧が印加された場合であっても、第二トレンチ部１４の角部においては電界がかからない。
【００２８】
以上のように、本実施の形態では、第一トレンチ部５及び第二トレンチ部１４直下のドリフト層２ａに第二トレンチ部１４の角部を覆うように保護層１３を設けることで、第二トレンチ部１４の角部における電界を緩和するばかりだけでなく、第一トレンチ部５の角部における電界を緩和することもできる。よって、トレンチ１５の角部におけるゲート絶縁膜６の絶縁破壊を抑制することができるため、半導体装置１００の耐圧を向上させることができる。
【００２９】
なお、本実施の形態にかかる半導体装置１００では、保護層１３をソース電極９に接続することとしたが、保護層１３とソース電極９とを接続しない構成としてもよい。かかる場合、第二トレンチ部１４の角部においても電界が発生することとなるが、第二トレンチ部１４の角部は保護層１３によって覆われているため、第二トレンチ部１４の角部で発生する電界集中は緩和される。そのため、保護層１３とソース電極９とを接続しない場合であっても、トレンチ１５の角部におけるゲート絶縁膜６の絶縁破壊を抑制することができ、半導体装置１００の耐圧を向上させることができる。
【００３０】
次に、本発明の実施の形態１における半導体装置の製造方法について説明する。図２乃至図４は、それぞれ本発明の実施の形態１にかかる半導体装置の製造方法における各製造工程を示す断面図である。
【００３１】
図２（ａ）において、まず、ＳｉＣ基板１上にエピタキシャル成長によって半導体層２を形成する。ここでは、４Ｈのポリタイプを有するｎ型で低抵抗のＳｉＣ基板１を用意し、その上に化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型のドリフト層２ａをエピタキシャル成長させた。半導体層２の不純物濃度は、すなわち後述するドリフト層２ａの不純物濃度は１×１０１５ｃｍ−３〜１×１０１７ｃｍ−３の不純物濃度とした。
【００３２】
さらに、半導体層２の表面に所定のドーパントをイオン注入することにより、ベース領域３およびソース領域４を形成する（図２（ａ））。ここでは、ベース領域３をｐ型不純物であるアルミニウム（Ａｌ）のイオン注入により形成する。
【００３３】
Ａｌのイオン注入深さは、半導体層２の厚さを超えない範囲で、０．５〜３μｍ程度とする。注入するＡｌのドープ量は、ベース領域３のおけるｐ型の不純物濃度が半導体層２のｎ型不純物濃度より高くなるように調整する。この時、Ａｌの注入深さよりも深い半導体層２の領域がｎ型のドリフト層２ａとして残り、ドリフト層２ａの厚さは５〜５０μｍとする。なお、ベース領域３はエピタキシャル成長によって形成してもよい。かかる場合においても、ベース領域３の不純物濃度および厚さは、イオン注入によって形成する場合と同等とすればよい。
【００３４】
ソース領域４は、ｎ型不純物である窒素（Ｎ）をベース領域３の表面にイオン注入することにより形成する。ソース領域４は、この後形成されるゲート電極７（トレンチ１５）のレイアウトに対応する格子状のパターンで形成される（図１参照）。これにより、ゲート電極７が形成されたとき、ゲート電極７の両側にソース領域４が配設されることとなる。注入するＮのイオン注入深さは、ベース領域３の厚さより浅くし、注入するＮのドープ量は、ソース領域３におけるｎ型の不純物濃度がベース領域３のｐ型の不純物濃度よりも高くなるようにし、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲とする。
【００３５】
続いて、図２（ｂ）において、半導体層２の表面にシリコン酸化膜である第一エッチングマスク１１を１〜２μｍ程度堆積し、その上にレジスト材からなる第二エッチングマスク１２を形成する。第二エッチングマスク１２には、フォトリソグラフィ技術により、第一トレンチ部５の形成領域を開口したパターンに形成される。その後、図２（ｃ）において、第二エッチングマスク１２をマスクとする反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）処理により、第一エッチングマスク１１をパターニングする。つまり、第二エッチングマスク１２のパターンが第一エッチングマスク１１に転写されることとなる。パターニングされた第一エッチングマスク１１は次の工程のエッチングマスクとなる。
【００３６】
図２（ｄ）において、パターニングされた第一エッチングマスク１１をマスクとするＲＩＥにより、半導体層２の表面からソース領域４及びベース領域３を貫通する第一トレンチ部５を形成する。
【００３７】
次に、図３（ａ）において、第一エッチングマスク１１の表面並びに側面及び第一トレンチ部５の内壁（側面並びに底面）にスペーサー材料膜１６を堆積する。本実施の形態では、スペーサー材料膜１６としてポリシリコンをＣＶＤ法により堆積した。そして、図３（ｂ）において、第一エッチングマスク１１の表面及び第一トレンチ部５の底面に堆積したスペーサー材料膜１６をエッチングで除去する、いわゆるエッチバックによって第一トレンチ部５の側面にスペーサー１７が形成される。
【００３８】
続いて、図３（ｃ）において、第一エッチングマスク１１及びスペーサー１７をマスクとするＲＩＥにより、第一トレンチ部５の底部に所定の深さの第二トレンチ部１４を形成する。この時、第二トレンチ部１４の第一トレンチ部５の底面からの深さは後述するｐ型の保護層１３の厚さよりも浅く形成する。また、第二トレンチ部１４の幅は、第一トレンチ部５の幅よりもスペーサー１７の厚さの分だけ小さくなる。そのため、第二トレンチ部１４の幅は、スペーサー１７の厚さによって調整することができ、上述のスペーサー材料膜１６を堆積する際の堆積する量を変化させることで調整することができる。
【００３９】
そして、図３（ｄ）において、第二トレンチ部１４をＲＩＥで形成した後、アンモニア水を用いたウェットエッチングによりスペーサー１７を除去する。本実施の形態では、ポリシリコンを用いてスペーサー１７を形成したため、アンモニア水によるウェットエッチングよりスペーサー１７を除去することとしたが、ポリシリコンでスペーサー１７を形成する場合には、プラズマエッチングにより除去することとしてもよい。
【００４０】
なお、エッチング用に開口した第一エッチングマスク１１とスペーサー材料膜１６との材料の組合せは、本実施に形態で示したシリコン酸化膜とポリシリコン膜に限定されるものではなく、スペーサー１７を第一エッチングマスク１１とＳｉＣである半導体層２に対して選択的に除去できる材料から選ぶことが可能である。例えば、第一エッチングマスク１１／スペーサー１７／エッチング処理の３つの要素の組み合わせとして、シリコン酸化膜／シリコン窒化膜／熱燐酸処理、シリコン酸化膜／シリコン窒化膜／プラズマエッチング、シリコン窒化膜／シリコン酸化膜／フッ酸処理、シリコン窒化膜／ポリシリコン膜／アンモニア水処理、ポリシリコン膜／シリコン窒化膜／熱燐酸処理、ポリシリコン膜／シリコン酸化膜／フッ酸処理、などが挙げられる。
【００４１】
その後、図４（ａ）において、第一トレンチ部５及び第一エッチングマスク１１をマスクとしたイオン注入を行う。これにより、第一トレンチ部５及び第二トレンチ部１４の底面からｐ型の不純物を注入し、第一トレンチ部５及び第二トレンチ部１４直下のドリフト層２ａにｐ型の保護層１３を形成することができる。本実施の形態では、ｐ型不純物としてＡｌを用いることとする。このように、第一トレンチ部５形成の際に用いた第一エッチングマスク１１を使用することで、製造工程の簡略化及びコスト削減を図ることができるばかりでなく、上述のイオン注入を行う際のマスクと第一トレンチ部５との位置ずれが生じることなく保護層１３を形成することができる。
【００４２】
また、図４（ａ）において、ｐ型の保護層１３を形成する際の不純物の注入深さ、すなわち保護層１３の厚さＢは、第二トレンチ部１４の第一トレンチ部５の底面からの深さＡに対して、Ａ＜Ｂとなるように不純物の注入を行うことが好ましい。このような条件で不純物を注入し保護層１３を形成することで、第一トレンチ部５直下の保護層１３と第二トレンチ部１４直下の保護層１３とが連続的に一体に形成されこととなるため、第二トレンチ部１４の角部を覆うように保護層１３が形成される。
【００４３】
ＳｉＣからなる半導体層２では、Ｓｉからなる半導体層と異なり、不純物であるＡｌやＮの拡散がほとんど起こらず、イオン注入されたままの形で不純物領域が形成されることとなる。そのため、上記のような条件で不純物を注入し、保護層１３を形成することで、より確実に第二トレンチ部１４の角部を覆うように保護層１３が形成することができる。ただし、ＳｉＣからなる半導体層２においても、微小ながら不純物の拡散が進むため、不純物の拡散を利用して、第二トレンチ部１４の角部を覆うように、保護層１３の形成を調整することとしても良い。
【００４４】
保護層１３の形成後、第一エッチングマスク１１を除去する。その後、熱処理装置を用いたアニール処理により、上記の工程でイオン注入したＮ及びＡｌを活性化させる。アニール処理は、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、１３００〜１９００℃、３０秒〜１時間の条件で行う。
【００４５】
次に、第一トレンチ部５及び第二トレンチ部１４の内壁（側面及び底面）を含む半導体層２の全面にシリコン酸化膜を堆積し形成する。その後、図４（ｂ）において、ポリシリコン等の電極材料を減圧ＣＶＤ法により堆積しトレンチ１５に埋没させる。そして、シリコン酸化膜及びポリシリコンをパターニング又はエッチバックすることにより、第一トレンチ部５及び第二トレンチ部１４内にゲート絶縁膜６及びゲート電極７を形成する。また、ゲート絶縁膜６及びゲート電極７の形成は、第一トレンチ部５と第二トレンチ部１４との段差に沿って行うため、ゲート電極７の下部には第一トレンチ部５と第二トレンチ部１４とに沿って段差が形成される。なお、ゲート絶縁膜６となるシリコン酸化膜は、半導体層２の表面を熱酸化して形成することとしてもよい。
【００４６】
続いて、図４（ｃ）において、減圧ＣＶＤ法により、半導体層２の表面の全面に層間絶縁膜８を形成し、ゲート電極７を覆う。そして、層間絶縁膜８をパターニングすることで、ソース領域４及びベース領域３に達するコンタクトホール１８を形成する。
【００４７】
そして、図４（ｄ）において、半導体層２上にＡｌ合金等の電極材を堆積することで、層間絶縁膜８上並びにコンタクトホール１８内に、ソース電極９を形成する。最後に、ＳｉＣ基板１の下面にＡｌ合金等の電極材を堆積してドレイン電極１０を形成する。以上の工程により、図１に示した半導体装置１００が得られる。
【００４８】
本実施の形態にかかる半導体装置の製造方法によれば、ｐ型の保護層１３を形成する際の不純物の注入深さが、第二トレンチ部１４の第一トレンチ部５の底面からの深さよりも大きくなるように、不純物の注入を行うことため、第二トレンチ部１４の角部を覆うように保護層１３が形成することができ、トレンチ１５の底部で発生する電界集中が緩和し半導体装置の耐圧を向上することができる。
【００４９】
また、本実施の形態では、第一トレンチ部５と第二トレンチ部１４との段差に沿ってゲート絶縁膜６を形成し、ゲート絶縁膜６が形成されたトレンチ１５に埋め込むようにゲート電極７を形成するため、ゲート電極７の下部には段差が設けられることとなる。ゲート電極７の下部に段差が生じないように製造をする場合、第二トレンチ部１４をゲート絶縁膜６で埋める必要が生じるが、トレンチ１５の第二トレンチ部１４のみを埋める工程は煩雑な工程となり、製造コストの増加等の問題が生じる。しかしながら、本実施の形態では、上述のようにゲート電極７の下部に段差を設けることとしているため、第二トレンチ部１４を埋める工程を省略することができ、製造工程の簡素化を図ることができる。
【００５０】
なお、本実施の形態では、ドリフト層２ａとＳｉＣ基板１（バッファ層）とが同じ導電型を有する構造のＭＯＳＦＥＴとしたが、ドリフト層２ａとＳｉＣ基板１とが異なる導電型を有する構造のＩＧＢＴに対しても適用可能である。例えば、図１に示した構成に対して、ＳｉＣ基板１をｐ型にすればＩＧＢＴの構成となる。かかる場合、ＭＯＳＦＥＴのソース領域４およびソース電極９は、それぞれＩＧＢＴのエミッタ領域およびエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１０はコレクタ電極に対応することになる。
【００５１】
また、本実施の形態では、ワイドバンドギャップ半導体の１つであるＳｉＣからなる半導体装置１００について説明したが、本発明はこれに限定されるものではなく、例えば、窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなど、他のワイドバンドギャップ半導体を用いた半導体装置に対しても適用可能である。
【００５２】
実施の形態２．
上述の実施の形態１においては、保護層１３を形成する際の不純物の注入深さを、第二トレンチ部１４の第一トレンチ部５の底面からの深さよりも深くすることで、第二トレンチ部１４の角部を覆う保護層１３を形成することとしたが、これに限定されるものではなく、第二トレンチ部１４の側面をテーパー形状とすることで、第二トレンチ部１４の角部を覆う保護層１３を形成することとしても良い。そこで、実施の形態２として、第二トレンチ部１４の側面をテーパー形状とした半導体装置の製造方法について説明する。
【００５３】
図５は、本発明の実施の形態２にかかる半導体装置の製造工程を示す断面図である。図５において、図１乃至図４と同一の符号を付けたものは、同一または対応する構成を示している。以下、図５を用いて、実施の形態１と相違する第二トレンチ部１４及び保護層１３の形成について説明し、他の構成についての説明は省略する。
【００５４】
図５（ａ）において、第一トレンチ部５の内部にスペーサー１７が形成した後、第一エッチングマスク１１及びスペーサー１７をマスクとするＲＩＥにより、第一トレンチ部５の底部に第二トレンチ部１４を形成する。この際、第二トレンチ部１４の側面がテーパー形状となるようなエッチング条件を選択する。テーパー形状の制御はエッチングガスの選択により可能であり、通常のエッチングガスに堆積性を有するガスを添加することで実現できる。例えば、ＳＦ６とＯ２の混合ガスにＳｉＦ４をエッチングガスとして添加することで、第二トレンチ部１４の側面をテーパー形状とすることができる。
【００５５】
また、堆積性のガスは上述のＳｉＦ４に限定されず、適宜その添加量でエッチングが停止しないように調節することができれば、広い選択肢がある。一般的には、ＣＨＦ３やＣ４Ｆ８などのフロロカーボンガス全般が堆積性ガスとして使用可能であるが、ＳｉＣ上でエッチングが停止に至るほどの堆積を起しにくいＣＦ４やＣＯＦ２等の低分子量のフロロカーボンガス、又はＣＯやＣＯ２、あるいは上述したＳｉＦ４から選ぶことが望ましい。
【００５６】
次に、図５（ｂ）において、第二トレンチ部１４をＲＩＥで形成した後、スペーサー１７をウェットエッチングにより除去する。本実施例では実施の形態１と同様にポリシリコンでスペーサー１７を形成したため、アンモニア水によりこれを除去した。なお、ＳｉＣエッチングマスク／スペーサーの組み合わせは実施の形態１で記述した選択肢と同様に選択可能である。
【００５７】
その後、図５（ｃ）において、スペーサー１７及び第一トレンチ部５の部分を開口した第一エッチングマスク１１をマスクとしたイオン注入により、第一トレンチ部５及び第二トレンチ部１４の底部にｐ型の保護層１３を形成する。この時、第二トレンチ部１４の側面がテーパー形状となっているため、第二トレンチ部１４の側面からも各トレンチの底面と同様にイオン注入がされる。したがって、イオン注入の注入深さに関わらず、第一トレンチ部５底面の保護層１３と第二トレンチ部１４の底面の保護層１３とが第二トレンチ部１４の側面に注入されて形成された保護層１３によって接続され、トレンチ１５の底部に一体の保護層１３が形成される。すなわち、第二トレンチ部１４の深さおよびｐ型保護層１３の厚さを任意の値に設定することを可能とするとともに、第二トレンチ部１４の角部を保護層１３で確実に覆うことができる。よって、第二トレンチ部１４の角部における電界集中を緩和することができ、半導体装置の耐圧を向上させることができる。
【００５８】
また、製造プロセス上不安定なテーパー加工を行うエッチングプロセスは、トレンチ１５の中でも深さの浅い第二トレンチ部５のみで行うため、製造プロセスの煩雑化を最小限に抑制することができる。
【００５９】
尚、本発明の実施の形態２では、本発明の実施の形態１と相違する部分について説明し、同一または対応する部分についての説明は省略した。
【００６０】
実施の形態３．
上述の実施の形態１及び２においては、第二トレンチ部１４を形成する際にスペーサー材料膜１６を堆積してスペーサー１７を作成することとしたが、これに限定されるものではなく、他の方法でスペーサー１７を形成することとしても良い。そこで、実施の形態３として、スペーサー材料膜１６を堆積すること無くスペーサー１７を形成する半導体装置の製造方法について説明する。
【００６１】
図６は、本発明の実施の形態３にかかる半導体装置の製造工程を示す断面図である。図６において、図１乃至図５と同一の符号を付けたものは、同一または対応する構成を示している。以下、図６を用いて、実施の形態１及び２と相違するスペーサー１７の形成について説明し、他の構成についての説明は省略する。
【００６２】
図６（ａ）において、第一トレンチ部５をＲＩＥにより形成した後、エッチングガスから堆積性ガスに切り替えてスペーサー１７の形成を行う。ＲＩＥと同様の条件でガスを切り替えることによって、イオンが照射されている第一エッチングマスク１１の表面及び第一トレンチ部５の底面には堆積が生じず、側壁にのみスペーサー１７を形成できる。
【００６３】
堆積性のガスは、第一トレンチ部５の深さ精度を維持するために第一トレンチ部５をエッチングしない成分であることが望ましい。一般的に使用されるフロロカーボンガスのうち、Ｃ４Ｆ８、Ｃ５Ｆ８、Ｃ４Ｆ６などカーボン／フッ素比が１：２以下のカーボンリッチなものが有効である。あるいは、シリコンを含有するＳｉＦ４やＳｉＣｌ４などのガスに微量に酸素を添加した混合ガスでもスペーサー１７の形成が可能である。
【００６４】
続いて、図６（ｂ）において、第一エッチングマスク１１及びスペーサー１７をマスクとするＲＩＥにより、第一トレンチ部５の底部に所定の深さの第二トレンチ部１４を形成する。この時、第二トレンチ部１４の第一トレンチ部５の底面からの深さは後述するｐ型保護層１３の厚さよりも浅く形成する。
【００６５】
その後、図６（ｃ）において、スペーサー１７及び第一エッチングマスク１１をマスクとしたイオン注入により、第一トレンチ部５及び第二トレンチ部１４の底部に保護層１３を形成する。第二トレンチ部１４の深さと保護層１３の厚さの関係は実施の形態１と同様とすればよい。
【００６６】
なお、上記では第二トレンチ部１４を垂直に加工する例を述べたが、実施の形態２と同様に第二トレンチ部１４の側壁はテーパーとなるように形成してもよい。かかる場合においては、第二トレンチ部１４の深さ及び保護層１３の厚さを任意の値に設定することが可能である。
【００６７】
以上のような構成により、本実施の形態にかかる製造方法では、スペーサー材料膜１６の成膜とエッチバックを省略することができるため、製造工程の簡略化およびコスト削減を図ることができる。
【００６８】
なお、本発明は、発明の範囲内において、各実施の形態を自由に組み合わせることや、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００６９】
１  ＳｉＣ基板、２  半導体層、２ａ  ドリフト層、３  ベース領域、４  ソース領域、５  第一トレンチ部、６  ゲート絶縁膜、７  ゲート電極、８  層間絶縁膜、９  ソース電極、１０  ドレイン電極、１３  ｐ型保護層、１４  第二トレンチ部、１５  トレンチ、１７  スペーサー。
【図１】
2014207326.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2014207326.tif 000007
【図６】
2014207326.tif 000008
【図７】
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