(57)【要約】【課題】ソフトエラー耐性に優れ、低電力かつ省面積なフリップフロップ回路を提供する。【解決手段】フリップフロップ回路（ＦＦ１）は、ＡＣＦＦにＤＩＣＥ構造を適用したＤＩＣＥ  ＡＣＦＦであり、マスターラッチ（ＭＬ１１，ＭＬ１２）は、相互に適応的に接続されたＨＣＥ素子（ＨＣＥ１１〜ＨＣＥ１４）およびＡＣ素子（ＡＣ１１〜ＡＣ１４）、ＰＭＯＳ（ＰＭＯＳ１１〜ＰＭＯＳ１４）によって構成されている。【選択図】図１
2014103470.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される論理値を保持するフリップフロップ回路であって、
第１マスターラッチおよび第１スレイブラッチを有する第１回路と、
第２マスターラッチおよび第２スレイブラッチを有する第２回路とを備えており、
上記第１マスターラッチ、上記第２マスターラッチ、上記第１スレイブラッチ、および上記第２スレイブラッチのそれぞれは、
極性の異なる第１入力および第２入力と、１つの出力とを有する、２つのラッチ素子と、
２つの記憶ノードと、を備えており、
上記第１マスターラッチおよび上記第２マスターラッチのそれぞれにおいては、上記２つの記憶ノードが、上記２つのラッチ素子の第１入力にそれぞれ接続されており、
一方のラッチ素子の出力と、他方のラッチ素子の第１入力に接続される上記記憶ノードとを接続する適応結合回路であって、外部から与えられる値に応じて、上記記憶ノードに保持される論理値の遷移を容易化する適応結合回路が、上記２つのラッチ素子について設けられており、
上記第１マスターラッチと上記第２マスターラッチとの間において、一のマスターラッチの上記ラッチ素子の出力または該ラッチ素子の第１入力に接続される上記記憶ノードが、他のマスターラッチの上記ラッチ素子の第２入力に接続されており、
上記第１スレイブラッチと上記第２スレイブラッチとの間において、一のスレイブラッチの上記ラッチ素子の出力または該ラッチ素子の第１入力に接続される上記記憶ノードが、他のスレイブラッチの上記ラッチ素子の第２入力に接続されていることを特徴とするフリップフロップ回路。
【請求項２】
上記第１マスターラッチおよび上記第２マスターラッチのそれぞれにおいて、上記一方のラッチ素子の第１入力の極性は、上記他方のラッチ素子の第２入力の極性と異なり、
上記第１スレイブラッチおよび上記第２スレイブラッチのそれぞれにおいて、上記一方のラッチ素子の第１入力の極性は、上記他方のラッチ素子の第２入力の極性と異なることを特徴とする、請求項１に記載のフリップフロップ回路。
【請求項３】
上記第１マスターラッチが備える上記２つのラッチ素子は、
第１記憶ノードと接続され、接続される該第１記憶ノードに対して、上記第１回路への入力が反転された論理値が書き込まれる第１ラッチ素子と、
第２記憶ノードと接続され、接続される該第２記憶ノードに対して、上記第１回路への入力と等しい論理値が書き込まれる第２ラッチ素子とであり、
上記第２マスターラッチが備える上記２つのラッチ素子は、
第３記憶ノードと接続され、接続される該第３記憶ノードに対して、上記第２回路への入力が反転された論理値が書き込まれる第３ラッチ素子と、
第４記憶ノードと接続され、接続される該第４記憶ノードに対して、上記第２回路への入力と等しい論理値が書き込まれる第４ラッチ素子とであり、
上記第１ラッチ素子の第２入力は、上記第３記憶ノードに接続され、
上記第２ラッチ素子の第２入力は、上記第４記憶ノードに接続され、
上記第３ラッチ素子の第２入力は、上記第１記憶ノードに接続され、
上記第４ラッチ素子の第２入力は、上記第２記憶ノードに接続され、
上記第１スレイブラッチおよび上記第２スレイブラッチにおいては、上記一方のラッチ素子の出力が上記他方のラッチ素子の第１入力に接続されるとともに、上記他方のラッチ素子の出力が上記一方のラッチ素子の第２入力に接続されていることを特徴とする、請求項２に記載のフリップフロップ回路。
【請求項４】
上記第１マスターラッチが備える上記２つのラッチ素子は、
第１記憶ノードと接続され、接続される該第１記憶ノードに対して、上記第１回路への入力が反転された論理値が書き込まれる第１ラッチ素子と、
第２記憶ノードと接続され、接続される該第２記憶ノードに対して、上記第１回路への入力と等しい論理値が書き込まれる第２ラッチ素子とであり、
上記第２マスターラッチが備える上記２つのラッチ素子は、
第３記憶ノードと接続され、接続される該第３記憶ノードに対して、上記第２回路への入力と等しい論理値が書き込まれる第３ラッチ素子と、
第４記憶ノードと接続され、接続される該第４記憶ノードに対して、上記第２回路への入力が反転された論理値が書き込まれる第４ラッチ素子とであり、
上記第１ラッチ素子の第２入力は、上記第４記憶ノードに接続され、
上記第２ラッチ素子の第２入力は、上記第３記憶ノードに接続され、
上記第３ラッチ素子の第２入力は、上記第２記憶ノードに接続され、
上記第４ラッチ素子の第２入力は、上記第１記憶ノードに接続され、
上記第１スレイブラッチおよび上記第２スレイブラッチにおいては、上記一方のラッチ素子の出力が上記他方のラッチ素子の第１入力に接続されていることを特徴とする、請求項２に記載のフリップフロップ回路。
【請求項５】
上記第２回路の出力として、上記第１回路の出力が反転された論理値が得られることを特徴とする、請求項１に記載のフリップフロップ回路。
【請求項６】
それぞれのラッチ素子は、ＨＣＥ（Half-C-Element）素子であり、それぞれのＨＣＥ素子の第１入力および第２入力は、一方が、Ｐ側入力であり、他方がＮ側入力であり、
上記第１マスターラッチは、
第１ラッチ素子としての第１ＨＣＥ素子および第２ラッチ素子としての第２ＨＣＥ素子と、
上記適応結合回路として、第１出力および第２出力の２つの出力を有する、第１適応結合回路素子および第２適応結合回路素子と、
パストランジスタとしての第１ＰＭＯＳ、第２ＰＭＯＳ、第１ＮＭＯＳ、および第２ＮＭＯＳと、
を備え、
上記第２マスターラッチは、
第３ラッチ素子としての第３ＨＣＥ素子および第４ラッチ素子としての第４ＨＣＥ素子と、
上記適応結合回路として、第１出力および第２出力の２つの出力を有する、第３適応結合回路素子、および第４適応結合回路素子と、
パストランジスタとしての第３ＰＭＯＳ、第４ＰＭＯＳ、第３ＮＭＯＳ、および第４ＮＭＯＳと、
を備え、
上記第１スレイブラッチは、
第５ＨＣＥ素子および第６ＨＣＥ素子と、
第５記憶ノードおよび第６記憶ノードと、を備え、
上記第２スレイブラッチは、
第７ＨＣＥ素子および第８ＨＣＥ素子と、
第７記憶ノードおよび第８記憶ノードと、を備え、
上記第１マスターラッチにおいては、
上記第１ＨＣＥ素子のＰ側入力は、上記第１記憶ノードを介して上記第１ＰＭＯＳのドレイン、および上記第１適応結合回路素子の第１出力と接続されるとともに、上記第３ＨＣＥ素子のＮ側入力と接続され、
上記第１ＨＣＥ素子のＮ側入力は、上記第３記憶ノードを介して上記第３ＰＭＯＳのドレイン、および上記第３適応結合回路素子の第１出力と接続されるとともに、上記第３ＨＣＥ素子のＰ側入力と接続され、
上記第１ＨＣＥ素子の出力側は、上記第２適応結合回路素子の第１出力、および上記第１ＮＭＯＳのソースと接続されており、
上記第２ＨＣＥ素子のＰ側入力は、上記第４記憶ノードを介して上記第４ＰＭＯＳのドレイン、および上記第４適応結合回路素子の第２出力と接続されるとともに、上記第４ＨＣＥ素子のＮ側入力と接続され、
上記第２ＨＣＥ素子のＮ側入力は、上記第２記憶ノードを介して上記第２ＰＭＯＳのドレイン、上記第２適応結合回路素子の第２出力と接続されるとともに、上記第４ＨＣＥ素子のＰ側入力と接続され、
上記第２ＨＣＥ素子の出力側は、上記第１適応結合回路素子の第２出力、および上記第２ＮＭＯＳのソースと接続されており、
上記第２マスターラッチにおいては、
上記第３ＨＣＥ素子のＰ側入力は、上記第３記憶ノードを介して上記第３ＰＭＯＳのドレイン、および上記第３適応結合回路素子の第１出力と接続されるとともに、上記第１ＨＣＥ素子のＮ側入力と接続され、
上記第３ＨＣＥ素子のＮ側入力は、上記第１記憶ノードを介して上記第１ＰＭＯＳのドレイン、および上記第１適応結合回路素子の第１出力と接続されるとともに、上記第１ＨＣＥ素子のＰ側入力と接続され、
上記第３ＨＣＥ素子の出力側は、上記第４適応結合回路素子の第１出力、および上記第３ＮＭＯＳのソースと接続されており、
上記第４ＨＣＥ素子のＰ側入力は、上記第２記憶ノードを介して上記第２ＰＭＯＳのドレイン、および上記第２適応結合回路素子の第２出力と接続されるとともに、上記第２ＨＣＥ素子のＮ側入力と接続され、
上記第４ＨＣＥ素子のＮ側入力は、上記第４記憶ノードを介して上記第４ＰＭＯＳのドレイン、および上記第４適応結合回路素子の第２出力と接続されるとともに、上記第２ＨＣＥ素子のＰ側入力と接続され、
上記第４ＨＣＥ素子の出力側は、上記第３適応結合回路素子の第２出力、および上記第４ＮＭＯＳのソースと接続されており、
上記第１スレイブラッチにおいては、
上記第５ＨＣＥ素子のＰ側入力は、上記第６記憶ノードを介して上記第２ＮＭＯＳのドレイン、上記第７ＨＣＥ素子のＮ側入力、および上記第６ＨＣＥ素子の出力側と接続され、
上記第５ＨＣＥ素子のＮ側入力は、上記第８記憶ノードを介して上記第４ＮＭＯＳのドレイン、上記第７ＨＣＥ素子のＰ側入力、および上記第８ＨＣＥ素子の出力側と接続され、
上記第５ＨＣＥ素子の出力側は、上記第５記憶ノードを介して上記第１ＮＭＯＳのドレイン、上記第８ＨＣＥ素子のＰ側入力、および上記第６ＨＣＥ素子のＮ側入力と接続されており、
上記第６ＨＣＥ素子のＰ側入力は、上記第７記憶ノードを介して上記第３ＮＭＯＳのドレイン、上記第８ＨＣＥ素子のＮ側入力、および上記第７ＨＣＥ素子の出力側と接続され、
上記第６ＨＣＥ素子のＮ側入力は、上記第５記憶ノードを介して上記第１ＮＭＯＳのドレイン、上記第８ＨＣＥ素子のＰ側入力、および上記第５ＨＣＥ素子の出力側と接続され、
上記第６ＨＣＥ素子の出力側は、上記第６記憶ノードを介して上記第２ＮＭＯＳのドレイン、上記第５ＨＣＥ素子のＰ側入力、および上記第７ＨＣＥ素子のＮ側入力と接続されており、
上記第２スレイブラッチにおいては、
上記第７ＨＣＥ素子のＰ側入力は、上記第８記憶ノードを介して上記第４ＮＭＯＳのドレイン、上記第５ＨＣＥ素子のＮ側入力、および上記第８ＨＣＥ素子の出力側と接続され、
上記第７ＨＣＥ素子のＮ側入力は、上記第６記憶ノードを介して上記第２ＮＭＯＳのドレイン、上記第５ＨＣＥ素子のＰ側入力、および上記第６ＨＣＥ素子の出力側と接続され、
上記第７ＨＣＥ素子の出力側は、上記第７記憶ノードを介して上記第３ＮＭＯＳのドレイン、上記第６ＨＣＥ素子のＰ側入力、および上記第８ＨＣＥ素子のＮ側入力と接続されており、
上記第８ＨＣＥ素子のＰ側入力は、上記第５記憶ノードを介して上記第１ＮＭＯＳのドレイン、上記第６ＨＣＥ素子のＮ側入力、および上記第５ＨＣＥ素子の出力側と接続され、
上記第８ＨＣＥ素子のＮ側入力は、上記第７記憶ノードを介して上記第３ＮＭＯＳのドレイン、上記第６ＨＣＥ素子のＰ側入力、および上記第７ＨＣＥ素子の出力側と接続され、
上記第８ＨＣＥ素子の出力側は、上記第８記憶ノードを介して上記第４ＮＭＯＳのドレイン、上記第７ＨＣＥ素子のＰ側入力、および上記第５ＨＣＥ素子のＮ側入力と接続されていることを特徴とする、請求項３に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路、特に、ソフトエラー耐性が高く、低電力かつ省面積なフリップフロップ回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）の微細化に伴い、フリップフロップ（Flip-Flop，FF）回路におけるソフトエラーが問題となっている。ソフトエラーとは、宇宙線等の粒子線がＬＳＩに衝突することにより、フリップフロップ回路の保持値が反転し、ＬＳＩ内のメモリやラッチの誤動作が引き起こされる一時的なエラーである。
【０００３】
ソフトエラーの主要因としては、α線および熱中性子が以前より挙げられている。ＬＳＩの微細化により、これらによるソフトエラーが再び顕在化している。
【０００４】
また、ソフトエラーの別の主要因として、高エネルギー中性子が挙げられている。例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）デバイスにおいて、高エネルギー中性子が、Ｓｉ（ケイ素）基板に含まれるＳｉ原子と衝突することにより、電子−正孔対が発生する。これらの電子−正孔対がドレインに収集されることにより、ソフトエラーが引き起こされる。図１８に、ＭＯＳＦＥＴデバイスにおけるソフトエラーの発生メカニズムを表す概略図を示す。
【０００５】
ソフトエラーは、ＳＥＵ（Single Event Upset）、ＭＣＵ（Multiple Cell Upset）、およびＳＥＴ（Single Event Transient）の３種類に分類される。
【０００６】
ＳＥＵとは、中性子線などが１つのフリップフロップのラッチに衝突することにより、そのラッチの保持している論理値が反転するエラーである。
【０００７】
また、ＭＣＵとは、ＳＥＵが１つのラッチ（単一ノード）のエラーであるのに対して、複数のラッチ（複数ノード）の保持している論理値が同時に反転するエラーである。ＭＣＵの発生率は、素子間の距離に強く依存しており、複数のラッチやＳＲＡＭ（Static Random Access Memory）を隣接して配置した場合において、ＭＣＵは発生しやすい。よって、ＭＣＵは、ＬＳＩのプロセスが微細になるほど発生の可能性が高く、特に多重化フリップフロップにおいて大きな問題となる。
【０００８】
また、ＳＥＴとは、図１９に示されるように、組み合わせ回路において発生した放射線に起因するパルスが、フリップフロップ回路のラッチに取り込まれることで、フリップフロップ回路の保持している論理値が反転するエラーである。フリップフロップ回路におけるクロック周波数が高くなるほど、ＳＥＴによるエラー率は上昇する。
【０００９】
フリップフロップ回路は、様々な技術分野において利用されており、これらのソフトエラーへの対策は重要である。
【００１０】
現在、最も標準的なＤフリップフロップ（ＤＦＦ）として、ＴＧＦＦ（Transmission Gate FF）が用いられている。図９に、ＴＧＦＦの構成を表す回路図を示す。ＴＧＦＦは、マスターラッチとスレイブラッチとがトランスミッションゲートによって接続されたマスタースレイブ型フリップフロップである。
【００１１】
ＬＳＩにおける上記のソフトエラーに対応するため、また、回路の低電力化および省面積化を実現するため、現行のＴＧＦＦに対して、様々な種類のフリップフロップ回路が考案されている。
【００１２】
特許文献１には、ＤＩＣＥ（Dual Interlocked Storage Cell）構造のフリップフロップ回路が開示されている（図１０を参照）。ＤＩＣＥ構造のフリップフロップ回路は、ソフトエラー対策を施したフリップフロップ回路としては低電力かつ省面積であり、商用のサーバ用プロセッサなどに使用されている。
【００１３】
特許文献２には、ＡＣＦＦ（Adaptive Coupling FF）と呼称されるフリップフロップ回路が開示されている（図１２を参照）。ＡＣＦＦは、特に低電力かつ省面積なフリップフロップ回路である。
【００１４】
特許文献３には、ＢＣＤＭＲ  ＦＦ（Bistable Cross-coupled Dual Modular Redundancy FF）と呼称されるフリップフロップ回路が開示されている（図１７を参照）。ＢＣＤＭＲ  ＦＦは、特に高いソフトエラー耐性を備えたフリップフロップ回路である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第７，７１９，３０４Ｂ１号明細書（２０１０年３月１８日）
【特許文献２】特開２０１１−２３３５５９号公報（２０１１年１１月１７日公開）
【特許文献３】国際公開番号ＷＯ２０１１／１５５５３２Ａ１号公報（２０１１年１２月１５日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
このように、ＬＳＩの微細化に伴うフリップフロップ回路におけるソフトエラーの増加を背景に、機器の信頼性を向上させるため、また、回路の低電力化および省面積化を実現するため、特許文献１〜特許文献３に開示されているような様々なフリップフロップ回路が提案されている。
【００１７】
しかしながら、特許文献１に記載のＤＩＣＥ構造のフリップフロップ回路は、回路の冗長化によって高いソフトエラー耐性を実現しているが、消費電力および回路面積はＴＧＦＦに比べて約２倍である。
【００１８】
また、特許文献３に記載のＢＣＤＭＲ  ＦＦにおいては、回路のさらなる冗長化によって、より優れたソフトエラー耐性を実現しているが、消費電力および回路面積がＴＧＦＦに比べて約３倍であり、消費電力および回路面積がさらに大きい。
【００１９】
他方、特許文献２に記載のＡＣＦＦは、低電力かつ省面積なフリップフロップ回路であるが、通常のフリップフロップ回路と同様に、回路の冗長化が行われていないため、回路の冗長化が行われているフリップフロップに比べて、ソフトエラー耐性の点では及ばない。
【００２０】
よって、フリップフロップ回路において、（ｉ）ソフトエラー耐性と、（ｉｉ）消費電力および回路面積とは、トレードオフの関係となっている。従って、これらを両立させるために、高いソフトエラー耐性を有する冗長化フリップフロップ回路における消費電力および回路面積の最適化が必要である。
【００２１】
本発明は、上記の問題を解決するためになされたものであり、その目的は、ソフトエラー耐性を確保しつつ、低電力かつ省面積なフリップフロップ回路を提供することである。
【課題を解決するための手段】
【００２２】
上記の課題を解決するために、本発明の一様態に係るフリップフロップ回路は、第１マスターラッチおよび第１スレイブラッチを有する第１回路と、第２マスターラッチおよび第２スレイブラッチを有する第２回路とを備えており、上記第１マスターラッチ、上記第２マスターラッチ、上記第１スレイブラッチ、および上記第２スレイブラッチのそれぞれは、極性の異なる第１入力および第２入力と、１つの出力とを有する、２つのラッチ素子と、２つの記憶ノードと、を備えており、上記第１マスターラッチおよび上記第２マスターラッチのそれぞれにおいては、上記２つの記憶ノードが、上記２つのラッチ素子の第１入力にそれぞれ接続されており、一方のラッチ素子の出力と、他方のラッチ素子の第１入力に接続される上記記憶ノードとを接続する適応結合回路であって、外部から与えられる値に応じて、上記記憶ノードに保持される論理値の遷移を容易化する適応結合回路が、上記２つのラッチ素子について設けられており、上記第１マスターラッチと上記第２マスターラッチとの間において、一のマスターラッチの上記ラッチ素子の出力または該ラッチ素子の第１入力に接続される上記記憶ノードが、他のマスターラッチの上記ラッチ素子の第２入力に接続されており、上記第１スレイブラッチと上記第２スレイブラッチとの間において、一のスレイブラッチの上記ラッチ素子の出力または該ラッチ素子の第１入力に接続される上記記憶ノードが、他のスレイブラッチの上記ラッチ素子の第２入力に接続されていることを特徴としている。
【発明の効果】
【００２３】
本発明の一態様に係るフリップフロップ回路は、比較的小さな回路面積のもとで、高いソフトエラー耐性を有しており、かつ低電力なフリップフロップ回路を実現することができるという効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係るフリップフロップ回路（ＤＩＣＥ  ＡＣＦＦ）の構成を表す回路図である。
【図２】本発明の実施の形態２に係るフリップフロップ回路（ＤＩＣＥ  ＡＣＦＦ）の構成を表す回路図である。
【図３】本発明の実施の形態３に係るフリップフロップ回路（ＤＩＣＥ  ＡＣＦＦ）の構成を表す回路図である。
【図４】本発明の実施の形態４に係るフリップフロップ回路（ＤＩＣＥ  ＡＣＦＦ）の構成を表す回路図である。
【図５】本発明の実施の形態５に係るフリップフロップ回路（ＤＩＣＥ  ＡＣＦＦ）の構成を表す回路図である。
【図６】本発明の実施の形態６に係るフリップフロップ回路（ＤＩＣＥ  ＡＣＦＦ）の構成を表す回路図である。
【図７】本発明の実施の形態７に係るフリップフロップ回路（ＤＩＣＥ  ＡＣＦＦ）の構成を表す回路図である。
【図８】各フリップフリップ回路における消費電力と活性化率との関係を表すグラフである。
【図９】ＴＧＦＦの構成を表す回路図である。
【図１０】ＤＩＣＥ構造のフリップフロップ回路の構成を表す回路図である。
【図１１】ＤＩＣＥ構造によるソフトエラー補償を説明するための回路図である。
【図１２】ＡＣＦＦの構成を表す回路図である。
【図１３】ＡＣＦＦを二重化したフリップフロップ回路の構成を表す回路図である。
【図１４】ＡＣＦＦを二重化したフリップフロップ回路における、マスターラッチへのＨＣＥ素子の適用を表す回路図である。
【図１５】ＡＣＦＦを二重化したフリップフロップ回路における、マスターラッチへのＤＩＣＥ構造の適用を表す回路図である。
【図１６】ＤＩＣＥ  ＦＦの構成を表す回路図である。
【図１７】ＢＣＤＭＲ  ＦＦの構成を表す回路図である。
【図１８】ＭＯＳＦＥＴデバイスにおけるソフトエラーの発生メカニズムを表す概略図である。
【図１９】フリップフロップ回路におけるＳＥＴの発生メカニズムを表す概略図である。
【発明を実施するための形態】
【００２５】
〔実施形態１〕
本発明の実施の一形態について図１に基づいて説明すれば、以下の通りである。
【００２６】
図１は、本実施形態のフリップフロップ回路ＦＦ１の構成を示す回路図である。フリップフロップ回路ＦＦ１は、ＡＣＦＦにＤＩＣＥ構造を適用したフリップフロップ回路であり、本発明ではＤＩＣＥ  ＡＣＦＦと呼ぶ。
はじめに、ＡＣＦＦ、ならびにＤＩＣＥ構造のフリップフロップ回路について説明する。
【００２７】
（ＡＣＦＦ）
図１２に、ＡＣＦＦの構成を表す回路図を示す。
【００２８】
ＡＣＦＦにおいては、１入力２出力の素子であって、１つのＰＭＯＳ（Positive MOS）と１つのＮＭＯＳ（Negative MOS）とを組み合わせて構成されたＡＣ（Adaptive Coupling）素子が用いられる。
【００２９】
ＡＣＦＦにおいては、一般的なフリップフロップ回路と同様に、インバータとしてＮＯＴゲートが用いられている。ＡＣＦＦのマスターラッチは、２つのＡＣ素子と２つのＮＯＴゲートとが相互に適応的に接続されることより形成されており、ＡＣＦＦのスレイブラッチは、２つのＮＯＴゲートが相互に接続されることにより形成されている。
【００３０】
ＡＣ素子は、具体的には、図１２に示すように、出力ＡおよびＢの間に、ＰＭＯＳおよびＮＭＯＳによるスイッチがあり、これにより書き込みの容易性が異なる２つの経路を実現している。図１２に示すように、ＡＣ素子では、入力ＩＮの値に応じて、ＰＭＯＳおよびＮＭＯＳのＯＮ／ＯＦＦを切り替えることで、２つの経路を切り替えることができる。ＮＭＯＳおよびＰＭＯＳのＯＮ／ＯＦＦの状態によって、記憶ノードに保持される論理値の遷移の容易性が異なるという特性があるため、この特性を利用することで保持するデータの強さを自己適応で制御することができる。
【００３１】
このように、ＡＣＦＦでは、ＡＣ素子を採用することで、保持するデータの強さを自己適応で制御し、マスターラッチの書き換えが従来のフリップフロップ回路に比べて容易化されている。また、以上の構成により、ＡＣＦＦでは、逆相のクロックを使用しなくても済み、クロックバッファを省略可能としている。
【００３２】
（ＤＩＣＥ構造のフリップフロップ回路）
図１０に、ＤＩＣＥ構造のフリップフロップ回路の構成を表す回路図を示す。
【００３３】
ＤＩＣＥ構造のフリップフロップ回路においては、２入力１出力の素子であって、１つのＰＭＯＳと１つのＮＭＯＳとを組み合わせて構成されたＨＣＥ（Half-C-Element）素子が用いられる。ＤＩＣＥ構造のフリップフロップ回路において、ＨＣＥ素子は、ラッチを形成するインバータとして、ＮＯＴゲートの替わりに使用される。ＤＩＣＥ構造のフリップフロップでは、図１０に示すように、４つのＨＣＥ素子をたすき掛けにして、いわゆる二重化ラッチ構造を採用することで、エラー耐性を向上させている。
【００３４】
表１に、ＨＣＥ素子において入力が１から変化した際の挙動を示す。ＡはＰＭＯＳの入力、ＢはＮＭＯＳの入力、ＹＢは出力である。
【００３５】
【表１】
2014103470.tif 000003
【００３６】
ＨＣＥ素子において、入力ＡおよびＢにともに１が与えられている場合、入力Ａの論理値が１から０へ反転したとき、ＰＭＯＳはＯＦＦ状態からＯＮ状態に変化し、ＮＭＯＳはＯＮ状態のままである。ＮＭＯＳの多数キャリアである自由電子の移動度は、ＰＭＯＳの多数キャリアである正孔の移動度よりも高いため、出力ＹＢは０に近い値となる。また、入力Ｂの論理値が１から０へ反転したとき、ＰＭＯＳはＯＦＦ状態であり、ＮＭＯＳはＯＮ状態からＯＦＦ状態に変化する。ＰＭＯＳとＮＭＯＳがともにＯＦＦ状態であるので、出力ＹＢは０に保持される。
【００３７】
図１１に、ＤＩＣＥ構造によるソフトエラー補償を説明するための回路図を示す。また、表２に、ノード２（素子１）においてソフトエラーが発生した際の各ノードの状態遷移を示す。
【００３８】
【表２】
2014103470.tif 000004
【００３９】
時刻１の初期状態において、ノード２の保持値は１である。時刻２において、ノード２にソフトエラーが発生し、ノード２の保持値は１から０へ変化する。
【００４０】
時刻３では、ノード１の保持値は０に近い値に変化し、これに応じて、時刻４では、ノード２の保持値が、ＤＩＣＥ構造によるソフトエラー補償機能により、１に反転する。
【００４１】
このようにＤＩＣＥ構造では、他のノード１（素子２）、ノード３（素子４）、およびノード４（素子３）によって、ノード２の初期値が補償され、時刻５における各ノードの保持値は、時刻１の初期状態における値に戻る。このように、ＤＩＣＥ構造においては、１つのＨＣＥ素子にビットエラーが発生した際に、残り３つのＨＣＥ素子が値を補償することにより、フリップフロップ回路の論理値が保持される。
【００４２】
（ＤＩＣＥ  ＡＣＦＦを構成するための過程）
本実施形態のフリップフロップ回路ＦＦ１は、一つの観点から言えば、図１２にて示されたＡＣＦＦを二重化（Dual Modular Redundancy，DMR）し、マスターラッチおよびスレイブラッチを構成するインバータとしてのＮＯＴゲートを、ＨＣＥ素子に置き換えた回路において、マスターラッチおよびスレイブラッチの入力を上下のＡＣＦＦでたすき掛けにして、ＤＩＣＥ構造を実現している。このようにして得られるＤＩＣＥ  ＡＣＦＦを構成するための過程の一例について、以下に説明する。
【００４３】
（過程１：ＡＣＦＦの二重化）
図１２にて示されたＡＣＦＦを縦方向に２つ配置し、入力ＤおよびクロックＣＬＫを共通化することによって、ＡＣＦＦは二重化される。図１３に、ＡＣＦＦを二重化したフリップフロップ回路の構成を表す回路図を示す。なお、上側のＡＣＦＦと下側のＡＣＦＦとは同一であるので、上側のＡＣＦＦにおける出力Ｑ１と、下側のＡＣＦＦにおける出力Ｑ２とは互いに等しい。
【００４４】
（過程２：インバータへのＨＣＥ素子の適用）
図１３に示される、ＡＣＦＦを二重化したフリップフロップ回路において、マスターラッチおよびスレイブラッチを構成するインバータとしては、ＮＯＴゲートが用いられている。これらのＮＯＴゲートを、ＨＣＥ素子に置き換える。
【００４５】
スレイブラッチについては、図１０に示される標準的なＤＩＣＥ構造を適用する。また、入力からマスターラッチまでの回路の構成は不変である。よって、ここでは、マスターラッチへのＨＣＥ素子の適用に着目する。図１４に、ＡＣＦＦを二重化したフリップフロップ回路における、マスターラッチへのＨＣＥ素子の適用を表す回路図を示す。
【００４６】
（過程３：マスターラッチへのＤＩＣＥ構造の適用）
マスターラッチのインバータとしてＨＣＥ素子を用い、ＤＩＣＥ構造を適用する際には、図１５の（ａ）および（ｂ）にそれぞれ示される、二通りの構成が考えられる。図１５の（ａ）は、ＨＣＥ素子の入力をたすき掛けにした構成であり、図１５の（ｂ）は、ＨＣＥ素子の出力をたすき掛けにした構成である。図１５の（ａ）および（ｂ）において、同色の配線はそれぞれ対応関係にある。
【００４７】
ＤＩＣＥ  ＡＣＦＦは、図１５の（ａ）に示される回路、または図１５の（ｂ）に示される回路のいずれによっても実現可能であるが、図１５の（ａ）に示される回路によって構成されたフリップフロップ（ＤＩＣＥ  ＡＣＦＦ１）と、図１５の（ｂ）に示される回路によって構成されたフリップフロップ（ＤＩＣＥ  ＡＣＦＦ２）とでは、性能差が生じる。
【００４８】
ＤＩＣＥ  ＡＣＦＦ１の遅延時間は、ＤＩＣＥ  ＡＣＦＦ２の遅延時間の０．９９倍であり、遅延時間については、両者はほぼ同程度であり、性能差は特にない。
【００４９】
他方、ＤＩＣＥ  ＡＣＦＦ１の消費電力は、ＤＩＣＥ  ＡＣＦＦ２の消費電力の０．６０倍であり、消費電力については、有意な性能差が認められる。ＤＩＣＥ  ＡＣＦＦ２においては、ＨＣＥ素子への入力は、ＡＣ素子を通ることにより、同時に入力されない。同時に入力がされていないため、わずかな時間、ＰＭＯＳとＮＭＯＳとが同時にＯＮ状態になる時間が発生する。そのため、貫通電力が流れるので、消費電力が大きくなる。
【００５０】
よって、性能面において、より優れたフリップフロップであるＤＩＣＥ  ＡＣＦＦ１が、本実施形態のＤＩＣＥ  ＡＣＦＦとして採用される。このようにして得られたＤＩＣＥ  ＡＣＦＦが、図１に示される本実施形態のフリップフロップ回路ＦＦ１である。なお、二重化されたＡＣＦＦにおいて、上側のＡＣＦＦにおける出力Ｑ１と、下側のＡＣＦＦにおける出力Ｑ２とは等しいため、フリップフロップ回路の出力は１つでよい。よって、フリップフリップ回路ＦＦ１では、出力Ｑ２を削除し、出力Ｑ１のみをフリップフロップ回路の出力Ｑとして取り出している。以下、フリップフロップ回路ＦＦ１の構成について説明する。
【００５１】
（フリップフロップ回路ＦＦ１の構成）
図１は、本実施形態のフリップフロップ回路ＦＦ１の構成を示す回路図である。フリップフロップ回路ＦＦ１は、ＤＩＣＥ  ＡＣＦＦの１つのパターンである。はじめに、フリップフロップ回路ＦＦ１の全体的な構成について述べる。
【００５２】
フリップフロップ回路ＦＦ１は、外部から入力される論理変数としての入力Ｄの値を保持し、論理変数として出力Ｑを外部へ出力するフリップフロップ回路である。フリップフロップ回路ＦＦ１は、ＡＣＦＦの二重化によって得られた上側回路ＵＣ１（第１回路）、および下側回路ＬＣ１（第２回路）を備えている。フリップフロップ回路ＦＦ１において、出力Ｑは、上側回路ＵＣ１から取り出される。
【００５３】
上側回路ＵＣ１は、第１マスターラッチＭＬ１１および第１スレイブラッチＳＬ１１を備えている。第１マスターラッチＭＬ１１は、ＨＣＥ素子としてＨＣＥ１１〜ＨＣＥ１２を、ＡＣ素子としてＡＣ１１〜ＡＣ１２を、記憶ノードとしてＭＮ１１〜ＭＮ１２を備えている。第１スレイブラッチＳＬ１１は、ＨＣＥ素子としてＨＣＥ１５〜ＨＣＥ１６を、記憶ノードとしてＭＮ１５〜ＭＬ１６を備えている。
【００５４】
下側回路ＬＣ１は、第２マスターラッチＭＬ１２および第２スレイブラッチＳＬ１２を備えている。第２マスターラッチＭＬ１２は、ＨＣＥ素子としてＨＣＥ１３〜ＨＣＥ１４を、ＡＣ素子としてＡＣ１３〜ＡＣ１４を、記憶ノードとしてＭＮ１３〜ＭＮ１４を備えている。第２スレイブラッチＳＬ１２は、ＨＣＥ素子としてＨＣＥ１７〜ＨＣＥ１８を、記憶ノードとしてＭＮ１７〜ＭＮ１８を備えている。
【００５５】
第１マスターラッチＭＬ１１および第２マスターラッチＭＬ１２のそれぞれにおいては、上記２つの記憶ノード（ＭＮ１１〜１２、ＭＮ１３〜ＭＮ１４）が、上記２つのラッチ素子（ＨＣＥ１１〜１２、ＨＣＥ１３〜ＭＮ１４）の第１入力（Ｐ側入力またはＮ側入力）にそれぞれ接続されており、一方のラッチ素子の出力と、他方のラッチ素子の第１入力に接続される上記記憶ノードとを接続するＡＣ回路（適応結合回路）であって、外部から与えられる値に応じて、上記記憶ノードに保持される論理値の遷移を容易化するＡＣ回路が、上記２つのラッチ素子について設けられている。
【００５６】
さらに、第１マスターラッチＭＬ１１と第２マスターラッチＭＬ１２との間において、一のマスターラッチの上記ラッチ素子の出力または該ラッチ素子の第１入力に接続される上記記憶ノードが、他のマスターラッチの上記ラッチ素子の第２入力（Ｎ側入力またはＰ側入力）に接続されている。別の観点から言えば、第１入力は、或るマスターラッチ内における記憶ノードと接続される入力であり、第２入力は、或るマスターラッチとは別のマスターラッチが備える記憶ノードと接続される入力である。以下に説明するスレイブラッチにおいても同様である。
【００５７】
また、第１スレイブラッチＳＬ１１と第２スレイブラッチＳＬ１２との間において、一のスレイブラッチの上記ラッチ素子の出力または該ラッチ素子の第１入力に接続される上記記憶ノードが、他のスレイブラッチの上記ラッチ素子の第２入力に接続されている。
【００５８】
続いて、フリップフロップ回路ＦＦ１の具体的な構成について、以下に記載する。
【００５９】
フリップフロップ回路ＦＦ１は、８つのＨＣＥ素子としてＨＣＥ１１〜ＨＣＥ１８（第１ＨＣＥ素子〜第８ＨＣＥ素子）と、４つのＡＣ素子としてＡＣ１１〜ＡＣ１４（第１適応結合回路素子〜第４適応結合回路素子）と、５つのＮＯＴゲートとしてＮＯＴ１１〜ＮＯＴ１５と、４つのＰＭＯＳとしてＰＭＯＳ１１〜ＰＭＯＳ１４（第１ＰＭＯＳ〜第４ＰＭＯＳ）と、４つのＮＭＯＳとしてＮＭＯＳ１１〜ＮＭＯＳ１４（第１ＮＭＯＳ〜第４ＮＭＯＳ）と、８つの記憶ノードとしてＭＮ１１〜ＭＮ１８（第１記憶ノード〜第８記憶ノード）とを備えている。ＨＣＥ１１〜ＨＣＥ１４は、マスターラッチ回路として機能する。また、ＨＣＥ１５〜ＨＣＥ１８は、スレイブラッチ回路として機能する。
【００６０】
（ＮＯＴゲートの接続関係）
ＮＯＴ１１の入力側には、外部からの入力Ｄが与えられる。ＮＯＴ１１の出力側は、ＰＭＯＳ１１のソース、ＡＣ１２の入力側、およびＮＯＴ１３の入力側と接続されている。
【００６１】
ＮＯＴ１２の入力側には、外部からの入力Ｄが与えられる。ＮＯＴ１２の出力側は、ＰＭＯＳ１３のソース、ＡＣ１４の入力側、およびＮＯＴ１４の入力側と接続されている。
【００６２】
ＮＯＴ１３の入力側は、ＮＯＴ１１の出力側と接続されている。ＮＯＴ１３の出力側は、ＰＭＯＳ１２のソース、およびＡＣ１１の入力側と接続されている。
【００６３】
ＮＯＴ１４の入力側は、ＮＯＴ１２の出力側と接続されている。ＮＯＴ１４の出力側は、ＰＭＯＳ１４のソース、およびＡＣ１３の入力側と接続されている。
【００６４】
ＮＯＴ１５の入力側は、記憶ノードＭＮ１６を介して、ＮＭＯＳ１２のドレインと接続されている。ＮＯＴ１５の出力側は、フリップフロップ回路ＦＦ１の出力Ｑとして、外部へ取り出される。
【００６５】
（ＡＣ素子の接続関係）
ＡＣ１１の入力側は、ＮＯＴ１３の出力側と接続されている。ＡＣ１１の２つの出力は、（ｉ）記憶ノードＭＮ１１を介して、ＰＭＯＳ１１のドレイン、ＨＣＥ１１のＰ側入力、およびＨＣＥ１３のＮ側入力、（ｉｉ）ＮＭＯＳ１２のソースおよびＨＣＥ１２の出力側、とそれぞれ接続されている。
【００６６】
ＡＣ１２の入力側は、ＮＯＴ１１の出力側と接続されている。ＡＣ１２の２つの出力は、（ｉ）記憶ノードＭＮ１２を介して、ＰＭＯＳ１２のドレイン、ＨＣＥ１２のＮ側入力、およびＨＣＥ１４のＰ側入力、（ｉｉ）ＮＭＯＳ１１のソースおよびＨＣＥ１１の出力側、とそれぞれ接続されている。
【００６７】
ＡＣ１３の入力側は、ＮＯＴ１４の出力側と接続されている。ＡＣ１３の２つの出力は、（ｉ）記憶ノードＭＮ１３を介して、ＰＭＯＳ１３のドレイン、ＨＣＥ１１のＮ側入力、およびＨＣＥ１３のＰ側入力、（ｉｉ）ＮＭＯＳ１４のソースおよびＨＣＥ１４の出力側、とそれぞれ接続されている。
【００６８】
ＡＣ１４の入力側は、ＮＯＴ１２の出力側と接続されている。ＡＣ１４の２つの出力は、（ｉ）記憶ノードＭＮ１４を介して、ＰＭＯＳ１４のドレイン、ＨＣＥ１２のＰ側入力、およびＨＣＥ１４のＮ側入力、（ｉｉ）ＮＭＯＳ１３のソースおよびＨＣＥ１３の出力側、とそれぞれ接続されている。
【００６９】
（ＨＣＥ素子の接続関係）
ＨＣＥ素子とＡＣ素子との接続関係については上述されているので、記載を省略する。ここでは、ＨＣＥ素子とＭＯＳとの接続関係、およびＨＣＥ素子同士の接続関係について示す。以下、マスターラッチ回路およびスレイブラッチ回路の順に説明する。
【００７０】
（ＨＣＥ１１〜ＨＣＥ１４の接続関係）
ここでは、ＨＣＥ１１〜ＨＣＥ１４の接続関係について示す。
【００７１】
ＨＣＥ１１のＰ側入力は、記憶ノードＭＮ１１を介して、ＰＭＯＳ１１のドレイン、およびＨＣＥ１３のＮ側入力と接続されている。ＨＣＥ１１のＮ側入力は、記憶ノードＭＮ１３を介して、ＰＭＯＳ１３のドレイン、およびＨＣＥ１３のＰ側入力と接続されている。ＨＣＥ１１の出力側は、ＮＭＯＳ１１のソースと接続されている。
【００７２】
ＨＣＥ１２のＰ側入力は、記憶ノードＭＮ１４を介して、ＰＭＯＳ１４のドレイン、およびＨＣＥ１４のＮ側入力と接続されている。ＨＣＥ１２のＮ側入力は、記憶ノードＭＮ１２を介して、ＰＭＯＳ１２のドレイン、およびＨＣＥ１４のＰ側入力と接続されている。ＨＣＥ１２の出力側は、ＮＭＯＳ１２のソースと接続されている。
【００７３】
ＨＣＥ１３のＰ側入力は、記憶ノード１３を介して、ＰＭＯＳ１３のドレイン、およびＨＣＥ１１のＮ側入力と接続されている。ＨＣＥ１３のＮ側入力は、記憶ノードＮＭ１１を介して、ＰＭＯＳ１１のドレイン、およびＨＣＥ１１のＰ側入力と接続されている。ＨＣＥ１３の出力側は、ＮＭＯＳ１３のソースと接続されている。
【００７４】
ＨＣＥ１４のＰ側入力は、記憶ノードＭＮ１２を介して、ＰＭＯＳ１２のドレイン、およびＨＣＥ１２のＮ側入力と接続されている。ＨＣＥ１４のＮ側入力は、記憶ノードＮＭ１４を介して、ＰＭＯＳ１４のドレイン、およびＨＣＥ１２のＰ側入力と接続されている。ＨＣＥ１４の出力側は、ＮＭＯＳ１４のソースと接続されている。
【００７５】
（ＨＣＥ１５〜ＨＣＥ１８の接続関係）
ここでは、ＨＣＥ１５〜ＨＣＥ１８の接続関係について示す。
【００７６】
ＨＣＥ１５のＰ側入力は、記憶ノードＭＮ１６を介して、ＮＭＯＳ１２のドレイン、ＨＣＥ１７のＮ側入力、およびＨＣＥ１６の出力側と接続されている。ＨＣＥ１５のＮ側入力は、記憶ノードＭＮ１８を介して、ＮＭＯＳ１４のドレイン、ＨＣＥ１７のＰ側入力、およびＨＣＥ１８の出力側と接続されている。ＨＣＥ１５の出力側は、記憶ノード１５を介して、ＮＭＯＳ１１のドレイン、ＨＣＥ１８のＰ側入力、およびＨＣＥ１６のＮ側入力と接続されている。
【００７７】
ＨＣＥ１６のＰ側入力は、記憶ノードＭＮ１７を介して、ＮＭＯＳ１３のドレイン、ＨＣＥ１８のＮ側入力、およびＨＣＥ１７の出力側と接続されている。ＨＣＥ１６のＮ側入力は、記憶ノードＭＮ１５を介して、ＮＭＯＳ１１のドレイン、ＨＣＥ１８のＰ側入力、およびＨＣＥ１５の出力側と接続されている。ＨＣＥ１６の出力側は、記憶ノードＭＮ１６を介して、ＮＭＯＳ１２のドレイン、ＨＣＥ１５のＰ側入力、およびＨＣＥ１７のＮ側入力と接続されている。
【００７８】
ＨＣＥ１７のＰ側入力は、記憶ノードＭＮ１８を介して、ＮＭＯＳ１４のドレイン、ＨＣＥ１５のＮ側入力、およびＨＣＥ１８の出力側と接続されている。ＨＣＥ１７のＮ側入力は、記憶ノードＭＮ１６を介して、ＮＭＯＳ１２のドレイン、ＨＣＥ１５のＰ側入力、およびＨＣＥ１６の出力側と接続されている。ＨＣＥ１７の出力側は、記憶ノードＭＮ１７を介して、ＮＭＯＳ１３のドレイン、ＨＣＥ１６のＰ側入力、およびＨＣＥ１８のＮ側入力と接続されている。
【００７９】
ＨＣＥ１８のＰ側入力は、記憶ノードＭＮ１５を介して、ＮＭＯＳ１１のドレイン、ＨＣＥ１６のＮ側入力、およびＨＣＥ１５の出力側と接続されている。ＨＣＥ１８のＮ側入力は、記憶ノードＭＮ１７を介して、ＮＭＯＳ１３のドレイン、ＨＣＥ１６のＰ側入力、およびＨＣＥ１７の出力側と接続されている。ＨＣＥ１８の出力側は、記憶ノードＭＮ１８を介して、ＮＭＯＳ１４のドレイン、ＨＣＥ１７のＰ側入力、およびＨＣＥ１５のＮ側入力と接続されている。
【００８０】
（ＭＯＳの接続関係）
ＭＯＳ（ＰＭＯＳおよびＮＭＯＳ）におけるソースおよびドレインの接続関係については上述されているので、記載を省略する。ここでは、ゲートの接続関係についてのみ示す。
【００８１】
ＰＭＯＳ１１およびＮＭＯＳ１１は、上部のクロック信号ＣＬＫがそれぞれゲートに与えられている。ＰＭＯＳ１２、ＮＭＯＳ１２、ＰＭＯＳ１３、ＮＭＯＳ１３は、中央のクロック信号ＣＬＫがそれぞれゲートに与えられている。ＰＭＯＳ１４およびＮＭＯＳ１４は、下部のクロック信号ＣＬＫがそれぞれゲートに与えられている。
【００８２】
（フリップフロップ回路ＦＦ１の効果）
本実施形態のフリップフロップ回路ＦＦ１の効果を、他のフリップフロップ回路と比較して記載する。各フリップフロップ回路における、トランジスタ数、ソフトエラー耐性、および回路面積の比較表を、表３に示す。また、各フリップフロップ回路における、消費電力と活性化率との関係を表すグラフを図８に示す。
【００８３】
【表３】
2014103470.tif 000005
【００８４】
ここで、本実施形態のフリップフロップ回路であるＤＩＣＥ  ＡＣＦＦの比較回路として、ＴＧＦＦ、ＡＣＦＦ、ＢＣＤＭＲ  ＦＦに加えて、ＴＧＦＦにＤＩＣＥ構造を適用したフリップフロップ回路である、ＤＩＣＥ  ＦＦを考える。図１６は、ＤＩＣＥ  ＦＦの構成を表す回路図である。
【００８５】
（トランジスタ数）
ＬＥＡＰ（Low-power Electronics Association & Project，超低電圧デバイス技術研究組合）により提供されたトランジスタモデルを使用して、トランジスタ数について比較を行った。
【００８６】
標準的なフリップフロップ回路であるＴＧＦＦのトランジスタ数が２４個であるのに対し、ＡＣＦＦのトランジスタ数は２２個である。これは、ＡＣＦＦにおいては、基本構成の単純化により、ＡＣ素子の追加にもかかわらず、従来よりも少ないトランジスタ数でフリップフロップ回路を構成することが可能となるためである。
【００８７】
ＤＩＣＥ  ＦＦは、ＴＧＦＦのインバータ回路をたすき掛けにした二重化回路であり、そのトランジスタ数はＴＧＦＦの２倍に等しく、４８個である。
【００８８】
また、ＢＣＤＭＲ  ＦＦは、ソフトエラー耐性の向上のため、回路上の構成要素が他のフリップフロップ回路よりも多く、そのトランジスタ数は６８個である。
【００８９】
他方、ＤＩＣＥ  ＡＣＦＦは、ＡＣＦＦの二重化回路であり、そのトランジスタ数はＡＣＦＦの２倍に等しく、４４個である。よって、ＤＩＣＥ  ＡＣＦＦは、ＤＩＣＥ  ＦＦやＢＣＤＭＲ  ＦＦといった他の耐ソフトエラーフリップフロップに比べて、トランジスタ数が少ない。
【００９０】
（ソフトエラー耐性）
回路シミュレーションにより、動作周波数１００ＭＨｚにおける各フリップフロップ回路のソフトエラー耐性を数値的に計算した。ここで、ＴＧＦＦおよびＡＣＦＦは、冗長化が行われていないフリップフロップ回路であり、耐ソフトエラーフリップフロップではないため、比較対象からは除外されている（表３において、“Ｎ／Ａ”と記載）。
【００９１】
ＤＩＣＥ  ＡＣＦＦのソフトエラー耐性を１．００として規格化し、他のフリップフロップ回路のソフトエラー耐性を算出したところ、ＤＩＣＥ  ＦＦのソフトエラー耐性は０．７０、ＢＣＤＭＲ  ＦＦのソフトエラー耐性は１．０５であった。
【００９２】
すなわち、ＤＩＣＥ  ＡＣＦＦは、ＤＩＣＥ  ＦＦの１．４３倍のソフトエラー耐性を有しており、ＤＩＣＥ  ＦＦに比べてソフトエラー耐性が十分に優れている。また、ＤＩＣＥ  ＡＣＦＦは、ＢＣＤＭＲ  ＦＦの０．９５倍のソフトエラー耐性を有しており、ＢＣＤＭＲ  ＦＦに比べて約６５％のトランジスタ数で、ソフトエラー耐性に特に優れたＢＣＤＭＲ  ＦＦと同水準のソフトエラー耐性を実現している。
【００９３】
（回路面積）
６５ｎｍプロセスのデザインルールを用いて、各フリップフロップ回路のレイアウトを行い、回路面積を比較した。回路面積としては、実寸法（μｍ２）の面積、および、ＴＧＦＦの面積を１．００として規格化した面積比の２つをそれぞれ算出した。
【００９４】
ＤＩＣＥ  ＡＣＦＦのトランジスタ数は、ＡＣＦＦの２倍、ＢＣＤＭＲ  ＦＦの約６５％であったが、回路面積によって比較を行うと、ＤＩＣＥ  ＡＣＦＦの回路面積は、ＡＣＦＦの約２．６倍、ＢＣＤＭＲ  ＦＦの約８０％であった。これは、ＤＩＣＥ構造におけるレイアウト時の配線の複雑性により、トランジスタ数と回路面積とは、正比例の関係を有さないためである。
【００９５】
すなわち、ＤＩＣＥ  ＡＣＦＦは、ソフトエラー耐性に特に優れたＢＣＤＭＲ  ＦＦに比べて約２０％の省面積化を実現している。
【００９６】
（消費電力）
各フリップフロップ回路においてシミュレーションを行い、動作周波数１００ＭＨｚにおける消費電力と活性化率との関係を算出した。各フリップフロップ回路における消費電力と活性化率との関係を表すグラフを図８に示す。ここで、活性化率とは、入力クロックに対して出力の切り替わる割合を表す指標であり、例えば、入力クロックが１０回入り、出力が５回変化したとき、活性化率は５０％である。また、消費電力は、各活性化率におけるＴＧＦＦの消費電力を１として規格化している。図８において、横軸のＤａｔａ  Ａｃｔｉｖｉｔｙが活性化率を、縦軸のＰｏｗｅｒ  Ｒａｔｉｏが消費電力をそれぞれ表している。
【００９７】
活性化率が高い範囲、すなわち活性化率が１００％近傍の範囲において、消費電力の大きさは、ＤＩＣＥ  ＦＦ＞ＤＩＣＥ  ＡＣＦＦ＞ＴＧＦＦ＞ＡＣＦＦであった。これは、活性化率が高いとき、フリップフロップ回路中のトランジスタがすべて動作し、フリップフロップ部の消費電力が支配的となるためである。
【００９８】
他方、活性化率が低い範囲、すなわち活性化率が約３０％以下の範囲において、消費電力の大きさは、ＤＩＣＥ  ＦＦ＞ＴＧＦＦ＞ＤＩＣＥ  ＡＣＦＦ＞ＡＣＦＦであった。これは、活性化率が低いとき、フリップフロップ回路内で動作しているのはほぼクロックバッファのみであり、クロックバッファの消費電力が支配的となるためである。従って、クロックバッファを使用していないＡＣＦＦを利用したＤＩＣＥ  ＡＣＦＦは、ＴＧＦＦの消費電力を下回っている。
【００９９】
通常のＡＳＩＣ（Application Specific Integrated Circuit）内のＤＦＦにおける平均的な活性化率は、約５％から高くとも約１５％までと言われている。よって、ＤＩＣＥ  ＡＣＦＦは、実運用においてＴＧＦＦを下回る消費電力で使用することができ、低電力化の点において有用である。
【０１００】
（まとめ）
本実施形態のフリップフロップ回路ＦＦ１は、外部から入力される論理値を保持するフリップフロップ回路であって、第１マスターラッチＭＬ１１および第１スレイブラッチＳＬ１１を有する第１回路（上側回路ＵＣ１）と、第２マスターラッチＭＬ１２および第２スレイブラッチＳＬ１２を有する第２回路（下側回路ＬＣ１）とを備えており、第１マスターラッチＭＬ１１、第２マスターラッチＭＬ１２、第１スレイブラッチＳＬ１１、および第２スレイブラッチＳＬ１２のそれぞれは、極性の異なる第１入力（例えば、Ｐ側入力）および第２入力（例えば、Ｎ側入力）と、１つの出力とを有する、２つのラッチ素子（ＨＣＥ素子）と、２つの記憶ノードと、を備えており、第１マスターラッチＭＬ１１および第２マスターラッチＭＬ１２のそれぞれにおいては、２つの記憶ノードが、２つのラッチ素子の第１入力にそれぞれ接続されており、一方のラッチ素子の出力と、他方のラッチ素子の第１入力に接続される記憶ノードとを接続する適応結合回路であって、外部から与えられる値に応じて、記憶ノードに保持される論理値の遷移を容易化する適応結合回路が、上記２つのラッチ素子について設けられており、第１マスターラッチＭＬ１１と第２マスターラッチＭＬ１２との間において、一のマスターラッチのラッチ素子の出力または該ラッチ素子の第１入力に接続される記憶ノードが、他のマスターラッチのラッチ素子の第２入力に接続されており、第１スレイブラッチＳＬ１１と第２スレイブラッチＳＬ１２との間において、一のスレイブラッチのラッチ素子の出力または該ラッチ素子の第１入力に接続される記憶ノードが、他のスレイブラッチのラッチ素子の第２入力に接続されている。
【０１０１】
上記により構成されたフリップフロップ回路ＦＦ１は、比較的小さな回路面積のもとで、高いソフトエラー耐性を実現することができ、かつ低電力なＤＩＣＥ  ＡＣＦＦである。
【０１０２】
〔実施形態２〕
本発明の実施の一形態について図２に基づいて説明すれば、以下の通りである。
【０１０３】
（フリップフロップ回路ＦＦ２の構成）
図２は、本実施形態のフリップフロップ回路ＦＦ２の構成を示す回路図である。フリップフロップ回路ＦＦ２は、フリップフロップ回路ＦＦ１のマスターラッチとスレイブラッチとのたすき掛けの対応関係を変更した回路であり、ＤＩＣＥ  ＡＣＦＦの別のパターンである。
【０１０４】
フリップフロップ回路ＦＦ２は、外部から入力される論理変数としての入力Ｄの値を保持し、論理変数として出力Ｑを外部へ出力するフリップフロップ回路である。フリップフロップ回路ＦＦ２の全体的な構成は、フリップフロップ回路ＦＦ１と同様であるので、ここでは記載しない。フリップフロップ回路ＦＦ２の具体的な構成について、以下に記載する。以降の実施形態においても、同様の記載を行う。
【０１０５】
フリップフロップ回路ＦＦ２は、８つのＨＣＥ素子としてＨＣＥ２１〜ＨＣＥ２８と、４つのＡＣ素子としてＡＣ２１〜ＡＣ２４と、５つのＮＯＴゲートとしてＮＯＴ２１〜ＮＯＴ２５と、４つのＰＭＯＳとしてＰＭＯＳ２１〜ＰＭＯＳ２４と、４つのＮＭＯＳとしてＮＭＯＳ２１〜ＮＭＯＳ２４と、８つの記憶ノードとしてＭＮ２１〜ＭＮ２８とを備えている。ＨＣＥ２１〜ＨＣＥ２４は、マスターラッチ回路として機能する。また、ＨＣＥ２５〜ＨＣＥ２８は、スレイブラッチ回路として機能する。
【０１０６】
（ＨＣＥ素子の接続関係）
フリップフロップ回路ＦＦ２の回路構成における、フリップフロップ回路ＦＦ１からの変更点は、マスターラッチとスレイブラッチとの入力パターンの変更であり、他の部分の回路構成については同様である。よって、本実施形態では、ＨＣＥ素子とＭＯＳとの接続関係、およびＨＣＥ素子同士の接続関係についてのみ示す。以下、マスターラッチ回路およびスレイブラッチ回路の順に説明する。
【０１０７】
（ＨＣＥ２１〜ＨＣＥ２４の接続関係）
ここでは、ＨＣＥ２１〜ＨＣＥ２４の接続関係について示す。
【０１０８】
ＨＣＥ２１のＰ側入力は、記憶ノードＭＮ２３を介して、ＰＭＯＳ２３のドレイン、およびＨＣＥ２３のＮ側入力と接続されている。ＨＣＥ２１のＮ側入力は、記憶ノードＭＮ２１を介して、ＰＭＯＳ２１のドレイン、およびＨＣＥ２３のＰ側入力と接続されている。ＨＣＥ２１の出力側は、ＮＭＯＳ２１のソースと接続されている。
【０１０９】
ＨＣＥ２２のＰ側入力は、記憶ノードＭＮ２２を介して、ＰＭＯＳ２２のドレイン、およびＨＣＥ２４のＮ側入力と接続されている。ＨＣＥ２２のＮ側入力は、記憶ノードＭＮ２４を介して、ＰＭＯＳ２４のドレイン、およびＨＣＥ２４のＰ側入力と接続されている。ＨＣＥ２２の出力側は、ＮＭＯＳ２２のソースと接続されている。
【０１１０】
ＨＣＥ２３のＰ側入力は、記憶ノードＭＮ２１を介して、ＰＭＯＳ２１のドレイン、およびＨＣＥ２１のＮ側入力と接続されている。ＨＣＥ２３のＮ側入力は、記憶ノードＭＮ２３を介して、ＰＭＯＳ２３のドレイン、およびＨＣＥ２１のＰ側入力と接続されている。ＨＣＥ２３の出力側は、ＮＭＯＳ２３のソースと接続されている。
【０１１１】
ＨＣＥ２４のＰ側入力は、記憶ノードＭＮ２４を介して、ＰＭＯＳ２４のドレイン、およびＨＣＥ２２のＮ側入力と接続されている。ＨＣＥ２４のＮ側入力は、記憶ノードＭＮ２２を介して、ＰＭＯＳ２２のドレイン、およびＨＣＥ２２のＰ側入力と接続されている。ＨＣＥ２４の出力側は、ＮＭＯＳ２４のソースと接続されている。
【０１１２】
（ＨＣＥ２５〜ＨＣＥ２８の接続関係）
ここでは、ＨＣＥ２５〜ＨＣＥ２８の接続関係について示す。
【０１１３】
ＨＣＥ２５のＰ側入力は、記憶ノードＭＮ２８を介して、ＮＭＯＳ２４のドレイン、ＨＣＥ２７のＮ側入力、およびＨＣＥ２８の出力側と接続されている。ＨＣＥ２５のＮ側入力は、記憶ノードＭＮ２６を介して、ＮＭＯＳ２２のドレイン、ＨＣＥ２７のＰ側入力、およびＨＣＥ２６の出力側と接続されている。ＨＣＥ２５の出力側は、記憶ノードＭＮ２５を介して、ＮＭＯＳ２１のドレイン、ＨＣＥ２６のＰ側入力、およびＨＣＥ２８のＮ側入力と接続されている。
【０１１４】
ＨＣＥ２６のＰ側入力は、記憶ノードＭＮ２５を介して、ＮＭＯＳ２１のドレイン、ＨＣＥ２８のＮ側入力、およびＨＣＥ２５の出力側と接続されている。ＨＣＥ２６のＮ側入力は、記憶ノードＭＮ２７を介して、ＮＭＯＳ２３のドレイン、ＨＣＥ２８のＰ側入力、およびＨＣＥ２７の出力側と接続されている。ＨＣＥ２６の出力側は、記憶ノードＭＮ２６を介して、ＮＭＯＳ２２のドレイン、ＨＣＥ２７のＰ側入力、およびＨＣＥ２５のＮ側入力と接続されている。
【０１１５】
ＨＣＥ２７のＰ側入力は、記憶ノードＭＮ２６を介して、ＮＭＯＳ２２のドレイン、ＨＣＥ２５のＮ側入力、およびＨＣＥ２６の出力側と接続されている。ＨＣＥ２７のＮ側入力は、記憶ノードＭＮ２８を介して、ＮＭＯＳ２４のドレイン、ＨＣＥ２５のＰ側入力、およびＨＣＥ２８の出力側と接続されている。ＨＣＥ２７の出力側は、記憶ノードＭＮ２７を介して、ＮＭＯＳ２３のドレイン、ＨＣＥ２８のＰ側入力、およびＨＣＥ２６のＮ側入力と接続されている。
【０１１６】
ＨＣＥ２８のＰ側入力は、記憶ノードＭＮ２７を介して、ＮＭＯＳ２３のドレイン、ＨＣＥ２６のＮ側入力、およびＨＣＥ２７の出力側と接続されている。ＨＣＥ２８のＮ側入力は、記憶ノードＭＮ２５を介して、ＮＭＯＳ２１のドレイン、ＨＣＥ２６のＰ側入力、およびＨＣＥ２５の出力側と接続されている。ＨＣＥ２８の出力側は、記憶ノードＭＮ２８を介して、ＮＭＯＳ２４のドレイン、ＨＣＥ２５のＰ側入力、およびＨＣＥ２７のＮ側入力と接続されている。
【０１１７】
（フリップフロップ回路ＦＦ２の効果）
本実施形態のフリップフロップ回路ＦＦ２によっても、実施形態１のフリップフロップ回路ＦＦ１と同性能のＤＩＣＥ  ＡＣＦＦが得られる。すなわち、フリップフロップ回路ＦＦ２は、ＤＩＣＥ  ＡＣＦＦの回路構成の別のパターンであり、ＤＩＣＥ  ＡＣＦＦの設計自由度の向上に寄与する。
【０１１８】
〔変形例〕
フリップフロップ回路ＦＦ２は、フリップフロップ回路ＦＦ１のマスターラッチとスレイブラッチとのたすき掛けの対応関係を変更したＤＩＣＥ  ＡＣＦＦであるが、このたすき掛けの対応関係は、フリップフロップ回路ＦＦ１およびフリップフロップ回路ＦＦ２以外のパターンであってよい。
【０１１９】
フリップフロップ回路ＦＦ１のマスターラッチをマスター１、フリップフロップ回路ＦＦ１のスレイブラッチをスレイブ１、フリップフロップ回路ＦＦ２のマスターラッチをマスター２、フリップフロップ回路ＦＦ２のスレイブラッチをスレイブ２とする。このとき、マスターラッチとスレイブラッチとのたすき掛けの対応関係として、フリップフロップ回路ＦＦ１における「マスター１とスレイブ１」、およびフリップフロップ回路ＦＦ２における「マスター２とスレイブ２」に加え、「マスター１とスレイブ２」、および「マスター２とスレイブ１」の、計４通りの組み合わせが可能である。
【０１２０】
〔実施形態３〕
本発明の実施の一形態について図３に基づいて説明すれば、以下の通りである。
【０１２１】
（フリップフロップ回路ＦＦ３の構成）
図３は、本実施形態のフリップフロップ回路ＦＦ３の構成を示す回路図である。フリップフロップ回路ＦＦ３は、フリップフロップ回路ＦＦ１の出力ノードの位置を変更した回路であり、ＤＩＣＥ  ＡＣＦＦの別のパターンである。
【０１２２】
フリップフロップ回路ＦＦ３は、外部から入力される論理変数としての入力Ｄの値を保持し、論理変数として出力Ｑを外部へ出力するフリップフロップ回路である。フリップフロップ回路ＦＦ３は、８つのＨＣＥ素子としてＨＣＥ３１〜ＨＣＥ３８と、４つのＡＣ素子としてＡＣ３１〜ＡＣ３４と、６つのＮＯＴゲートとしてＮＯＴ３１〜ＮＯＴ３６と、４つのＰＭＯＳとしてＰＭＯＳ３１〜ＰＭＯＳ３４と、４つのＮＭＯＳとしてＮＭＯＳ３１〜ＮＭＯＳ３４と、８つの記憶ノードとしてＭＮ３１〜ＭＮ３８とを備えている。ＨＣＥ３１〜ＨＣＥ３４は、マスターラッチ回路として機能する。また、ＨＣＥ３５〜ＨＣＥ３８は、スレイブラッチ回路として機能する。
【０１２３】
（ＮＯＴゲートの接続関係）
フリップフロップ回路ＦＦ３において、ＮＯＴ３５およびＮＯＴ３６を介して出力Ｑを取り出す出力ノードの位置は、フリップフロップ回路ＦＦ１において、ＮＯＴ１５を介して出力Ｑを取り出す出力ノードの位置と異なっている。これが、フリップフロップ回路ＦＦ３におけるフリップフロップ回路ＦＦ１からの変更点であり、他の部分の回路構成については同様である。よって、本実施形態では、ＮＯＴ３５およびＮＯＴ３６の接続関係についてのみ示す。
【０１２４】
ＮＯＴ３５の入力側は、記憶ノードＭＮ３５を介して、ＮＭＯＳ３１のドレインと接続されている。ＮＯＴ３５の出力側は、ＮＯＴ３６の入力側と接続されている。
【０１２５】
ＮＯＴ３６の入力側は、ＮＯＴ３５の出力側と接続されている。ＮＯＴ３６の出力側は、フリップフロップ回路ＦＦ３の出力Ｑとして、外部へ取り出される。
【０１２６】
なお、実施形態１および実施形態において、出力Ｑの前段のＮＯＴゲートは１つであったのに対し、本実施形態における出力Ｑの前段のＮＯＴゲートは２つである。これは、出力Ｑを、外部の後段に対するドライバとして使用するために、２つのＮＯＴゲートをバッファとして用いているためである。
【０１２７】
（フリップフロップ回路ＦＦ３の効果）
本実施形態のフリップフロップ回路ＦＦ３によっても、実施形態１のフリップフロップ回路ＦＦ１および実施形態２のフリップフロップ回路ＦＦ２と同性能のＤＩＣＥ  ＡＣＦＦが得られる。すなわち、フリップフロップ回路ＦＦ３は、ＤＩＣＥ  ＡＣＦＦの回路構成の別のパターンであり、ＤＩＣＥ  ＡＣＦＦの設計自由度の向上に寄与する。
【０１２８】
〔実施形態４〕
本発明の実施の一形態について図４に基づいて説明すれば、以下の通りである。
【０１２９】
（フリップフロップ回路ＦＦ４の構成）
図４は、本実施形態のフリップフロップ回路ＦＦ４の構成を示す回路図である。フリップフロップ回路ＦＦ４は、フリップフロップの正論理としての出力Ｑに加えて、出力Ｑが反転された論理値である負論理として、反転出力ＱＢをも取り出すことができる回路であり、ＤＩＣＥ  ＡＣＦＦの別のパターンである。
【０１３０】
フリップフロップ回路ＦＦ４において、出力Ｑは、上側回路ＵＣ４から取り出され、反転出力ＱＢは、下側出力ＬＣ４から取り出される。
【０１３１】
フリップフロップ回路ＦＦ４は、外部から入力される論理変数としての入力Ｄの値を保持し、論理変数として出力Ｑおよびその反転出力ＱＢを外部へ出力するフリップフロップ回路である。フリップフロップ回路ＦＦ４は、８つのＨＣＥ素子としてＨＣＥ４１〜ＨＣＥ４８と、４つのＡＣ素子としてＡＣ４１〜ＡＣ４４と、６つのＮＯＴゲートとしてＮＯＴ４１〜ＮＯＴ４６と、４つのＰＭＯＳとしてＰＭＯＳ４１〜ＰＭＯＳ４４と、４つのＮＭＯＳとしてＮＭＯＳ４１〜ＮＭＯＳ４４と、８つの記憶ノードとしてＭＮ４１〜ＭＮ４８とを備えている。ＨＣＥ４１〜ＨＣＥ４４は、マスターラッチ回路として機能する。また、ＨＣＥ４５〜ＨＣＥ４８は、スレイブラッチ回路として機能する。
【０１３２】
（ＮＯＴゲートの接続関係）
フリップフロップ回路ＦＦ４において、ＮＯＴ４５を介して出力Ｑが、ＮＯＴ４６を介して反転出力ＱＢがそれぞれ取り出されている。他方、フリップフロップ回路ＦＦ１は、ＮＯＴ１５を介して出力Ｑのみが取り出される構成であった。これが、フリップフロップ回路ＦＦ４における、フリップフロップ回路ＦＦ１からの変更点であり、他の部分の回路構成については同様である。よって、本実施形態では、ＮＯＴ４５およびＮＯＴ４６の接続関係についてのみ示す。
【０１３３】
ＮＯＴ４５の入力側は、記憶ノードＭＮ４６を介して、ＮＭＯＳ４２のドレインと接続されている。ＮＯＴ４５の出力側は、フリップフロップ回路ＦＦ４の出力Ｑとして、外部へ取り出される。
【０１３４】
ＮＯＴ４６の入力側は、記憶ノードＭＮ４７を介して、ＮＭＯＳ４３のドレインと接続されている。ＮＯＴ４６の出力側は、フリップフロップ回路ＦＦ４の反転出力ＱＢとして、外部へ取り出される。
【０１３５】
ＴＧＦＦにおいては、出力Ｑおよび反転出力ＱＢの二つをそれぞれ出力する構成が一般的である。本実施形態における出力部の構成は、これを反映したものである。
【０１３６】
（フリップフロップ回路ＦＦ４の効果）
本実施形態のフリップフロップ回路ＦＦ４によっても、実施形態１のフリップフロップ回路ＦＦ１、実施形態２のフリップフロップ回路ＦＦ２、および実施形態３のフリップフロップ回路ＦＦ３と同性能のＤＩＣＥ  ＡＣＦＦが得られる。すなわち、フリップフロップ回路ＦＦ４は、ＤＩＣＥ  ＡＣＦＦとしてのエラー耐性を維持しつつ、一般的なＴＧＦＦと同様に出力Ｑおよび反転出力ＱＢをそれぞれ出力することができ、有用である。
【０１３７】
（まとめ）
実施形態１〜４のフリップフロップ回路ＦＦ１〜ＦＦ４において、第１マスターラッチが備える２つのラッチ素子は、第１記憶ノードと接続され、接続される該第１記憶ノードに対して、第１回路への入力が反転された論理値が書き込まれる第１ラッチ素子と、第２記憶ノードと接続され、接続される該第２記憶ノードに対して、第１回路への入力と等しい論理値が書き込まれる第２ラッチ素子とであり、第２マスターラッチが備える２つのラッチ素子は、第３記憶ノードと接続され、接続される該第３記憶ノードに対して、第２回路への入力が反転された論理値が書き込まれる第３ラッチ素子と、第４記憶ノードと接続され、接続される該第４記憶ノードに対して、第２回路への入力と等しい論理値が書き込まれる第４ラッチ素子とであり、第１ラッチ素子の第２入力は、第３記憶ノードに接続され、第２ラッチ素子の第２入力は、第４記憶ノードに接続され、第３ラッチ素子の第２入力は、第１記憶ノードに接続され、第４ラッチ素子の第２入力は、第２記憶ノードに接続され、第１スレイブラッチおよび上記第２スレイブラッチにおいては、一方のラッチ素子の出力が他方のラッチ素子の第１入力に接続されるとともに、他方のラッチ素子の出力が一方のラッチ素子の第２入力に接続されている。
【０１３８】
〔実施形態５〕
本発明の実施の一形態について図５に基づいて説明すれば、以下の通りである。
【０１３９】
（フリップフロップ回路ＦＦ５の構成）
図５は、本実施形態のフリップフロップ回路ＦＦ５の構成を示す回路図である。フリップフロップ回路ＦＦ５は、ＮＯＴゲートの位置、およびラッチの接続をフリップフロップ回路ＦＦ１から変更することにより構成される。フリップフロップ回路ＦＦ５は、フリップフロップの出力Ｑおよび反転出力ＱＢをそれぞれ取り出すことができる回路であり、ＤＩＣＥ  ＡＣＦＦの別のパターンである。
【０１４０】
フリップフロップ回路ＦＦ５において、出力Ｑは、上側回路ＵＣ５から取り出され、反転出力ＱＢは、下側出力ＬＣ５から取り出される。
【０１４１】
フリップフロップ回路ＦＦ５は、外部から入力される論理変数としての入力Ｄの値を保持し、論理変数として出力Ｑおよび反転出力ＱＢを外部へ出力するフリップフロップ回路である。フリップフロップ回路ＦＦ５は、８つのＨＣＥ素子としてＨＣＥ５１〜ＨＣＥ５８と、４つのＡＣ素子としてＡＣ５１〜ＡＣ５４と、６つのＮＯＴゲートとしてＮＯＴ５１〜ＮＯＴ５６と、４つのＰＭＯＳとしてＰＭＯＳ５１〜ＰＭＯＳ５４と、４つのＮＭＯＳとしてＮＭＯＳ５１〜ＮＭＯＳ５４と、８つの記憶ノードとしてＭＮ５１〜ＭＮ５８とを備えている。ＨＣＥ５１〜ＨＣＥ５４は、マスターラッチ回路として機能する。また、ＨＣＥ５５〜ＨＣＥ５８は、スレイブラッチ回路として機能する。
【０１４２】
（ＮＯＴゲートの接続関係）
フリップフロップ回路ＦＦ５において、ＮＯＴ５１およびＮＯＴ５３の位置は、フリップフロップ回路ＦＦ１におけるＮＯＴ１１およびＮＯＴ１３と同様である。他方、フリップフロップ回路ＦＦ５におけるＮＯＴ５４の位置は、フリップフロップ回路ＦＦ１におけるＮＯＴ１４の位置と異なっている。また、フリップフロップ回路ＦＦ５におけるＮＯＴ５２の出力側の接続は、フリップフロップ回路ＦＦ１におけるＮＯＴ１２の出力側の接続と異なっている。さらに、フリップフロップ回路ＦＦ５は、フリップフロップの反転出力ＱＢを得るためのＮＯＴ５６を備えている点でも、フリップフロップ回路ＦＦ１と異なっている。よって、本実施形態では、ＮＯＴ５２、ＮＯＴ５４、およびＮＯＴ５６の接続関係について示す。なお、後述するＨＣＥ素子の接続関係を除いては、フリップフロップ回路ＦＦ５とフリップフロップ回路ＦＦ１の回路構成は同様であるため、記載を省略する。
【０１４３】
ＮＯＴ５２の入力側には、外部からの入力Ｄが与えられる。ＮＯＴ５２の出力側は、ＰＭＯＳ５４のソース、ＡＣ５３の入力側、およびＮＯＴ５４の入力側と接続されている。
【０１４４】
ＮＯＴ５４の入力側は、ＮＯＴ５２の出力側と接続されている。ＮＯＴ５４の出力側は、ＰＭＯＳ５３のソース、およびＡＣ５４の入力側と接続されている。
【０１４５】
ＮＯＴ５６の入力側は、記憶ノードＭＮ５８を介して、ＮＭＯＳ５４のドレインと接続されている。ＮＯＴ５６の出力側は、フリップフロップ回路ＦＦ５の反転出力ＱＢとして、外部へ取り出される。
【０１４６】
（ＨＣＥ素子の接続関係）
次に、本実施形態における、ＨＣＥ素子とＭＯＳとの接続関係、およびＨＣＥ素子同士の接続関係について示す。以下、マスターラッチ回路およびスレイブラッチ回路の順に説明する。
【０１４７】
（ＨＣＥ５１〜ＨＣＥ５４の接続関係）
ここでは、ＨＣＥ５１〜ＨＣＥ５４の接続関係について示す。
【０１４８】
ＨＣＥ５１のＰ側入力は、記憶ノードＭＮ５４を介して、ＰＭＯＳ５４のドレイン、およびＨＣＥ５４のＮ側入力と接続されている。ＨＣＥ５１のＮ側入力は、記憶ノードＭＮ５１を介して、ＰＭＯＳ５１のドレイン、およびＨＣＥ５４のＰ側入力と接続されている。ＨＣＥ５１の出力側は、ＮＭＯＳ５１のソースと接続されている。
【０１４９】
ＨＣＥ５２のＰ側入力は、記憶ノードＭＮ５２を介して、ＰＭＯＳ５２のドレイン、およびＨＣＥ５３のＮ側入力と接続されている。ＨＣＥ５２のＮ側入力は、記憶ノードＭＮ５３を介して、ＰＭＯＳ５３のドレイン、およびＨＣＥ５３のＰ側入力と接続されている。ＨＣＥ５２の出力側は、ＮＭＯＳ５２のソースと接続されている。
【０１５０】
ＨＣＥ５３のＰ側入力は、記憶ノードＭＮ５３を介して、ＰＭＯＳ５３のドレイン、およびＨＣＥ５２のＮ側入力と接続されている。ＨＣＥ５３のＮ側入力は、記憶ノードＭＮ５２を介して、ＰＭＯＳ５２のドレイン、およびＨＣＥ５２のＰ側入力と接続されている。ＨＣＥ５３の出力側は、ＮＭＯＳ５３のソースと接続されている。
【０１５１】
ＨＣＥ５４のＰ側入力は、記憶ノードＭＮ５１を介して、ＰＭＯＳ５１のドレイン、およびＨＣＥ５１のＮ側入力と接続されている。ＨＣＥ５４のＮ側入力は、記憶ノードＭＮ５４を介して、ＰＭＯＳ５４のドレイン、およびＨＣＥ５１のＰ側入力と接続されている。ＨＣＥ５４の出力側は、ＮＭＯＳ５４のソースと接続されている。
【０１５２】
（ＨＣＥ５５〜ＨＣＥ５８の接続関係）
ここでは、ＨＣＥ５５〜ＨＣＥ５８の接続関係について示す。
【０１５３】
ＨＣＥ５５のＰ側入力は、記憶ノードＭＮ５６を介して、ＮＭＯＳ５２のドレイン、ＨＣＥ５８のＮ側入力、およびＨＣＥ５６の出力側と接続されている。ＨＣＥ５５のＮ側入力は、記憶ノードＭＮ５７を介して、ＮＭＯＳ５３のドレイン、ＨＣＥ５８のＰ側入力、およびＨＣＥ５７の出力側と接続されている。ＨＣＥ５５の出力側は、記憶ノードＭＮ５５を介して、ＮＭＯＳ５１のドレイン、ＨＣＥ５６のＰ側入力、およびＨＣＥ５７のＮ側入力と接続されている。
【０１５４】
ＨＣＥ５６のＰ側入力は、記憶ノードＭＮ５５を介して、ＮＭＯＳ５１のドレイン、ＨＣＥ５７のＮ側入力、およびＨＣＥ５５の出力側と接続されている。ＨＣＥ５６のＮ側入力は、記憶ノードＭＮ５８を介して、ＮＭＯＳ５４のドレイン、ＨＣＥ５７のＰ側入力、およびＨＣＥ５８の出力側と接続されている。ＨＣＥ５６の出力側は、記憶ノードＭＮ５６を介して、ＮＭＯＳ５２のドレイン、ＨＣＥ５５のＰ側入力、およびＨＣＥ５８のＮ側入力と接続されている。
【０１５５】
ＨＣＥ５７のＰ側入力は、記憶ノードＭＮ５８を介して、ＮＭＯＳ５４のドレイン、ＨＣＥ５６のＮ側入力、およびＨＣＥ５８の出力側と接続されている。ＨＣＥ５７のＮ側入力は、記憶ノードＭＮ５５を介して、ＮＭＯＳ５１のドレイン、ＨＣＥ５６のＰ側入力、およびＨＣＥ５５の出力側と接続されている。ＨＣＥ５７の出力側は、記憶ノードＭＮ５７を介して、ＮＭＯＳ５３のドレイン、ＨＣＥ５８のＰ側入力、およびＨＣＥ５５のＮ側入力と接続されている。
【０１５６】
ＨＣＥ５８のＰ側入力は、記憶ノードＭＮ５７を介して、ＮＭＯＳ５３のドレイン、ＨＣＥ５５のＮ側入力、およびＨＣＥ５７の出力側と接続されている。ＨＣＥ５８のＮ側入力は、記憶ノードＭＮ５６を介して、ＮＭＯＳ５２のドレイン、ＨＣＥ５５のＰ側入力、およびＨＣＥ５６の出力側と接続されている。ＨＣＥ５８の出力側は、記憶ノードＭＮ５８を介して、ＮＭＯＳ５４のドレイン、ＨＣＥ５７のＰ側入力、およびＨＣＥ５６のＮ側入力と接続されている。
【０１５７】
（フリップフロップ回路ＦＦ５の効果）
本実施形態のフリップフロップ回路ＦＦ５によっても、実施形態４のフリップフロップ回路ＦＦ４と同様に、出力Ｑおよび反転出力ＱＢをそれぞれ出力することができる。
【０１５８】
また、本実施形態のフリップフロップ回路ＦＦ５は、図５における中央のクロックＣＬＫを境に、上側回路ＵＣ５と下側回路ＬＣ５とがほぼ対称な回路構成である。このため、フリップフロップ回路ＦＦ５において、上側回路ＵＣ５と下側回路ＬＣ５とを、ある程度の距離を設けて作成することが容易である。このように作成されたＦＦ５においては、１つの箇所のエラーが他の箇所に影響を及ぼすことにより生じるＭＣＵを抑制することができる。
【０１５９】
よって、フリップフロップ回路ＦＦ５は、フリップフロップ回路ＦＦ１〜ＦＦ４と同性能のＤＩＣＥ  ＡＣＦＦであり、ＭＣＵの発生が抑制されることから、フリップフロップ回路ＦＦ１〜ＦＦ４よりもさらにソフトエラー耐性の高いフリップフロップ回路を実現することができ、有用である。
【０１６０】
〔実施形態６〕
本発明の実施の一形態について図６に基づいて説明すれば、以下の通りである。
【０１６１】
（フリップフロップ回路ＦＦ６の構成）
図６は、本実施形態のフリップフロップ回路ＦＦ６の構成を示す回路図である。フリップフロップ回路ＦＦ６は、フリップフロップ回路ＦＦ５のマスターラッチとスレイブラッチとのたすき掛けの対応を変更した回路であり、フリップフロップ回路ＦＦ２のフリップフロップ回路ＦＦ１に対する関係と同様のパターン変更を施した回路である。
【０１６２】
フリップフロップ回路ＦＦ６は、外部から入力される論理変数としての入力Ｄの値を保持し、論理変数として出力Ｑおよび反転出力ＱＢを外部へ出力するフリップフロップ回路である。フリップフロップ回路ＦＦ６は、８つのＨＣＥ素子としてＨＣＥ６１〜ＨＣＥ６８と、４つのＡＣ素子としてＡＣ６１〜ＡＣ６４と、６つのＮＯＴゲートとしてＮＯＴ６１〜ＮＯＴ６６と、４つのＰＭＯＳとしてＰＭＯＳ６１〜ＰＭＯＳ６４と、４つのＮＭＯＳとしてＮＭＯＳ６１〜ＮＭＯＳ６４と、８つの記憶ノードとしてＭＮ６１〜ＭＮ６８とを備えている。ＨＣＥ６１〜ＨＣＥ６４は、マスターラッチ回路として機能する。また、ＨＣＥ６５〜ＨＣＥ６８は、スレイブラッチ回路として機能する。
【０１６３】
（ＨＣＥ素子の接続関係）
フリップフロップ回路ＦＦ６の回路構成における、フリップフロップ回路ＦＦ５からの変更点は、スターラッチとスレイブラッチとの入力パターンの変更であり、他の部分の回路構成については同様である。よって、本実施形態では、ＨＣＥ素子とＭＯＳとの接続関係、およびＨＣＥ素子同士の接続関係についてのみ示す。以下、マスターラッチ回路およびスレイブラッチ回路の順に説明する。
【０１６４】
（ＨＣＥ６１〜ＨＣＥ６４の接続関係）
ここでは、ＨＣＥ６１〜ＨＣＥ６４の接続関係について示す。
【０１６５】
ＨＣＥ６１のＰ側入力は、記憶ノードＭＮ６１を介して、ＰＭＯＳ６１のドレイン、およびＨＣＥ６４のＮ側入力と接続されている。ＨＣＥ６１のＮ側入力は、記憶ノードＭＮ６４を介して、ＰＭＯＳ６４のドレイン、およびＨＣＥ６４のＰ側入力と接続されている。ＨＣＥ６１の出力側は、ＮＭＯＳ６１のソースと接続されている。
【０１６６】
ＨＣＥ６２のＰ側入力は、記憶ノードＭＮ６３を介して、ＰＭＯＳ６３のドレイン、およびＨＣＥ６３のＮ側入力と接続されている。ＨＣＥ６２のＮ側入力は、記憶ノードＭＮ６２を介して、ＰＭＯＳ６２のドレイン、およびＨＣＥ６３のＰ側入力と接続されている。ＨＣＥ６２の出力側は、ＮＭＯＳ６２のソースと接続されている。
【０１６７】
ＨＣＥ６３のＰ側入力は、記憶ノードＭＮ６２を介して、ＰＭＯＳ６２のドレイン、およびＨＣＥ６２のＮ側入力と接続されている。ＨＣＥ６３のＮ側入力は、記憶ノードＭＮ６３を介して、ＰＭＯＳ６３のドレイン、およびＨＣＥ６２のＰ側入力と接続されている。ＨＣＥ６３の出力側は、ＮＭＯＳ６３のソースと接続されている。
【０１６８】
ＨＣＥ６４のＰ側入力は、記憶ノードＭＮ６４を介して、ＰＭＯＳ６４のドレイン、およびＨＣＥ６１のＮ側入力と接続されている。ＨＣＥ６４のＮ側入力は、記憶ノードＭＮ６１を介して、ＰＭＯＳ６１のドレイン、およびＨＣＥ６１のＰ側入力と接続されている。ＨＣＥ６４の出力側は、ＮＭＯＳ６４のソースと接続されている。
【０１６９】
（ＨＣＥ６５〜ＨＣＥ６８の接続関係）
ここでは、ＨＣＥ６５〜ＨＣＥ６８の接続関係について示す。
【０１７０】
ＨＣＥ６５のＰ側入力は、記憶ノードＭＮ６７を介して、ＮＭＯＳ６３のドレイン、ＨＣＥ６８のＮ側入力、およびＨＣＥ６７の出力側と接続されている。ＨＣＥ６５のＮ側入力は、記憶ノードＭＮ６６を介して、ＮＭＯＳ６２のドレイン、ＨＣＥ６８のＰ側入力、およびＨＣＥ６６の出力側と接続されている。ＨＣＥ６５の出力側は、記憶ノードＭＮ６５を介して、ＮＭＯＳ６１のドレイン、ＨＣＥ６７のＰ側入力、およびＨＣＥ６６のＮ側入力と接続されている。
【０１７１】
ＨＣＥ６６のＰ側入力は、記憶ノードＭＮ６８を介して、ＮＭＯＳ６４のドレイン、ＨＣＥ６７のＮ側入力、およびＨＣＥ６８の出力側と接続されている。ＨＣＥ６６のＮ側入力は、記憶ノードＭＮ６５を介して、ＮＭＯＳ６１のドレイン、ＨＣＥ６７のＰ側入力、およびＨＣＥ６５の出力側と接続されている。ＨＣＥ６６の出力側は、記憶ノードＭＮ６６を介して、ＮＭＯＳ６２のドレイン、ＨＣＥ６８のＰ側入力、およびＨＣＥ６５のＮ側入力と接続されている。
【０１７２】
ＨＣＥ６７のＰ側入力は、記憶ノードＭＮ６５を介して、ＮＭＯＳ６１のドレイン、ＨＣＥ６６のＮ側入力、およびＨＣＥ６５の出力側と接続されている。ＨＣＥ６７のＮ側入力は、記憶ノードＭＮ６８を介して、ＮＭＯＳ６４のドレイン、ＨＣＥ６６のＰ側入力、およびＨＣＥ６８の出力側と接続されている。ＨＣＥ６７の出力側は、記憶ノードＭＮ６７を介して、ＮＭＯＳ６３のドレイン、ＨＣＥ６５のＰ側入力、およびＨＣＥ６８のＮ側入力と接続されている。
【０１７３】
ＨＣＥ６８のＰ側入力は、記憶ノードＭＮ６６を介して、ＮＭＯＳ６２のドレイン、ＨＣＥ６５のＮ側入力、およびＨＣＥ６６の出力側と接続されている。ＨＣＥ６８のＮ側入力は、記憶ノードＭＮ６７を介して、ＮＭＯＳ６３のドレイン、ＨＣＥ６５のＰ側入力、およびＨＣＥ６７の出力側と接続されている。ＨＣＥ６８の出力側は、記憶ノードＭＮ６８を介して、ＮＭＯＳ６４のドレイン、ＨＣＥ６６のＰ側入力、およびＨＣＥ６７のＮ側入力と接続されている。
【０１７４】
（フリップフロップ回路ＦＦ６の効果）
本実施形態のフリップフロップ回路ＦＦ６によっても、実施形態５のフリップフロップ回路ＦＦ５と同性能のＤＩＣＥ  ＡＣＦＦが得られる。すなわち、フリップフロップ回路ＦＦ６は、フリップフロップ回路ＦＦ５のＤＩＣＥ  ＡＣＦＦの回路構成の別のパターンであり、ＤＩＣＥ  ＡＣＦＦの設計自由度の向上に寄与する。
【０１７５】
（まとめ）
実施形態１〜６のフリップフロップ回路ＦＦ１〜ＦＦ６は、第１マスターラッチおよび第２マスターラッチのそれぞれにおいて、一方のラッチ素子の第１入力の極性は、他方のラッチ素子の第２入力の極性と異なり、第１スレイブラッチおよび第２スレイブラッチのそれぞれにおいて、一方のラッチ素子の第１入力の極性は、他方のラッチ素子の第２入力の極性と異なっている。
【０１７６】
また、実施形態５〜６のフリップフロップ回路ＦＦ５〜ＦＦ６において、第１マスターラッチが備える２つのラッチ素子は、第１記憶ノードと接続され、接続される該第１記憶ノードに対して、上記第１回路への入力が反転された論理値が書き込まれる第１ラッチ素子と、第２記憶ノードと接続され、接続される該第２記憶ノードに対して、第１回路への入力と等しい論理値が書き込まれる第２ラッチ素子とであり、第２マスターラッチが備える上記２つのラッチ素子は、第３記憶ノードと接続され、接続される該第３記記憶ノードに対して、第２回路への入力と等しい論理値が書き込まれる第３ラッチ素子と、第４記憶ノードと接続され、接続される該第４記憶ノードに対して、第２回路への入力が反転された論理値が書き込まれる第４ラッチ素子とであり、第１ラッチ素子の第２入力は、第４記憶ノードに接続され、第２ラッチ素子の第２入力は、第３記憶ノードに接続され、第３ラッチ素子の第２入力は、第２記憶ノードに接続され、第４ラッチ素子の第２入力は、第１記憶ノードに接続され、第１スレイブラッチおよび第２スレイブラッチにおいては、一方のラッチ素子の出力が他方のラッチ素子の第１入力に接続されている。
【０１７７】
〔実施形態７〕
本発明の実施の一形態について図７に基づいて説明すれば、以下の通りである。
【０１７８】
（フリップフロップ回路ＦＦ７の構成）
図７は、本実施形態のフリップフロップ回路ＦＦ７の構成を示す回路図である。フリップフロップ回路ＦＦ７は、フリップフロップ回路ＦＦ１におけるＨＣＥ素子とＭＯＳとの接続関係、およびＨＣＥ素子同士の接続関係を変更した回路であり、ＤＩＣＥ  ＡＣＦＦの別のパターンである。
【０１７９】
フリップフロップ回路ＦＦ７は、外部から入力される論理変数としての入力Ｄの値を保持し、論理変数として出力Ｑを外部へ出力するフリップフロップ回路である。フリップフロップ回路ＦＦ７は、８つのＨＣＥ素子としてＨＣＥ７１〜ＨＣＥ７８と、４つのＡＣ素子としてＡＣ７１〜ＡＣ７４と、５つのＮＯＴゲートとしてＮＯＴ７１〜ＮＯＴ７５と、４つのＰＭＯＳとしてＰＭＯＳ７１〜ＰＭＯＳ７４と、４つのＮＭＯＳとしてＮＭＯＳ７１〜ＮＭＯＳ７４と、８つの記憶ノードとしてＭＮ７１〜ＭＮ７８とを備えている。ＨＣＥ７１〜ＨＣＥ７４は、マスターラッチ回路として機能する。また、ＨＣＥ７５〜ＨＣＥ７８は、スレイブラッチ回路として機能する。
【０１８０】
（ＨＣＥ素子の接続関係）
フリップフロップ回路ＦＦ７の回路構成における、フリップフロップ回路ＦＦ１からの変更点は、ＨＣＥ素子とＭＯＳとの接続関係、およびＨＣＥ素子同士の接続関係であり、他の部分の回路構成については同様である。よって、本実施形態では、フリップフロップ回路ＦＦ１との対比のために、ＨＣＥ素子とＭＯＳとの接続関係、およびＨＣＥ素子同士の接続関係についてのみ示す。以下、マスターラッチ回路およびスレイブラッチ回路の順に説明する。
【０１８１】
（ＨＣＥ７１〜ＨＣＥ７４の接続関係）
ここでは、ＨＣＥ７１〜ＨＣＥ７４の接続関係について示す。
【０１８２】
ＨＣＥ７１のＰ側入力は、記憶ノードＭＮ７１を介して、ＰＭＯＳ７１のドレイン、およびＨＣＥ７３のＮ側入力と接続されている。ＨＣＥ７１のＮ側入力は、記憶ノードＭＮ７３を介して、ＰＭＯＳ７３のドレイン、およびＨＣＥ７３のＰ側入力と接続されている。ＨＣＥ７１の出力側は、ＮＭＯＳ７１のソースと接続されている。
【０１８３】
ＨＣＥ７２のＰ側入力は、記憶ノードＭＮ７２を介して、ＰＭＯＳ７２のドレイン、およびＨＣＥ７４のＮ側入力と接続されている。ＨＣＥ７２のＮ側入力は、記憶ノードＭＮ７４を介して、ＰＭＯＳ７４のドレイン、およびＨＣＥ７４のＰ側入力と接続されている。ＨＣＥ７２の出力側は、ＮＭＯＳ７２のソースと接続されている。
【０１８４】
ＨＣＥ７３のＰ側入力は、記憶ノードＭＮ７３を介して、ＰＭＯＳ７３のドレイン、およびＨＣＥ７１のＮ側入力と接続されている。ＨＣＥ７３のＮ側入力は、記憶ノードＭＮ７１を介して、ＰＭＯＳ７１のドレイン、およびＨＣＥ７１のＰ側入力と接続されている。ＨＣＥ７３の出力側は、ＮＭＯＳ７３のソースと接続されている。
【０１８５】
ＨＣＥ７４のＰ側入力は、記憶ノードＭＮ７４を介して、ＰＭＯＳ７４のドレイン、およびＨＣＥ７２のＮ側入力と接続されている。ＨＣＥ７４のＮ側入力は、記憶ノードＭＮ７２を介して、ＰＭＯＳ７２のドレイン、およびＨＣＥ７２のＰ側入力と接続されている。ＨＣＥ７４の出力側は、ＮＭＯＳ７４のソースと接続されている。
【０１８６】
（ＨＣＥ７５〜ＨＣＥ７８の接続関係）
ここでは、ＨＣＥ７５〜ＨＣＥ７８の接続関係について示す。
【０１８７】
ＨＣＥ７５のＰ側入力は、記憶ノードＭＮ７６を介して、ＮＭＯＳ７２のドレイン、ＨＣＥ７７のＮ側入力、およびＨＣＥ７６の出力側と接続されている。ＨＣＥ７５のＮ側入力は、記憶ノードＭＮ７８を介して、ＮＭＯＳ７４のドレイン、ＨＣＥ７７のＰ側入力、およびＨＣＥ７８の出力側と接続されている。ＨＣＥ７５の出力側は、記憶ノードＭＮ７５を介して、ＮＭＯＳ７１のドレイン、ＨＣＥ７６のＰ側入力、およびＨＣＥ７８のＮ側入力と接続されている。
【０１８８】
ＨＣＥ７６のＰ側入力は、記憶ノードＭＮ７５を介して、ＮＭＯＳ７１のドレイン、ＨＣＥ１８のＮ側入力、およびＨＣＥ７５の出力側と接続されている。ＨＣＥ７６のＮ側入力は、記憶ノードＭＮ７７を介して、ＮＭＯＳ７３のドレイン、ＨＣＥ７８のＰ側入力、およびＨＣＥ７７の出力側と接続されている。ＨＣＥ７６の出力側は、記憶ノードＭＮ７６を介して、ＮＭＯＳ７２のドレイン、ＨＣＥ７５のＰ側入力、およびＨＣＥ７７のＮ側入力と接続されている。
【０１８９】
ＨＣＥ７７のＰ側入力は、記憶ノードＭＮ７８を介して、ＮＭＯＳ７４のドレイン、ＨＣＥ７５のＮ側入力、およびＨＣＥ７８の出力側と接続されている。ＨＣＥ７７のＮ側入力は、記憶ノードＭＮ７６を介して、ＮＭＯＳ７２のドレイン、ＨＣＥ７５のＰ側入力、およびＨＣＥ７６の出力側と接続されている。ＨＣＥ７７の出力側は、記憶ノードＭＮ７７を介して、ＮＭＯＳ７３のドレイン、ＨＣＥ７８のＰ側入力、およびＨＣＥ７６のＮ側入力と接続されている。
【０１９０】
ＨＣＥ７８のＰ側入力は、記憶ノードＭＮ７７を介して、ＮＭＯＳ７３のドレイン、ＨＣＥ７６のＮ側入力、およびＨＣＥ７７の出力側と接続されている。ＨＣＥ７８のＮ側入力は、記憶ノードＭＮ７６を介して、ＮＭＯＳ７２のドレイン、ＨＣＥ７６のＰ側入力、およびＨＣＥ７５の出力側と接続されている。ＨＣＥ７８の出力側は、記憶ノードＭＮ７８を介して、ＮＭＯＳ７４のドレイン、ＨＣＥ７７のＰ側入力、およびＨＣＥ７５のＮ側入力と接続されている。
【０１９１】
（フリップフロップ回路ＦＦ７の効果）
本実施形態のフリップフロップ回路ＦＦ７は、上部のパストランジスタとしてのＰＭＯＳ７１およびＮＭＯＳ７１、ならびに下部のパストランジスタとしてのＰＭＯＳ７４およびＮＭＯＳ７４により、ラッチに同極性の入力を与えるフリップフロップ回路である。
【０１９２】
フリップフロップ回路ＦＦ７の回路構成においては、弱いＳＥＵに対しては値の補償が行われるが、強いＳＥＵに対しては値の補償が行われず、そのエラー耐性はＴＧＦＦよりもやや高い程度である。
【０１９３】
すなわち、フリップフロップ回路ＦＦ７は、ＤＩＣＥ  ＡＣＦＦの回路構成の別のパターンでとして、ソフトエラーに耐性に関してはフリップフロップ回路ＦＦ１〜ＦＦ６には及ばないが、一般的なＴＧＦＦよりも高いソフトエラー耐性を実現することができる。
【０１９４】
〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１９５】
本発明は、フリップフロップ回路や、このようなフリップフロップ回路を備える電子機器全般に利用することができる。
【符号の説明】
【０１９６】
ＦＦ１〜ＦＦ７  フリップフロップ回路
ＵＣ１〜ＵＣ７  上側回路（第１回路）
ＬＣ１〜ＬＣ７  下側回路（第２回路）
ＭＬ１１〜ＭＬ７１  第１マスターラッチ
ＭＬ１２〜ＭＬ７２  第２マスターラッチ
ＳＬ１１〜ＳＬ７１  第１スレイブラッチ
ＳＬ１２〜ＭＬ７２  第２スレイブラッチ
ＨＣＥ１１〜ＨＣＥ７１  ＨＣＥ素子（第１ＨＣＥ素子）
ＨＣＥ１２〜ＨＣＥ７２  ＨＣＥ素子（第２ＨＣＥ素子）
ＨＣＥ１３〜ＨＣＥ７３  ＨＣＥ素子（第３ＨＣＥ素子）
ＨＣＥ１４〜ＨＣＥ７４  ＨＣＥ素子（第４ＨＣＥ素子）
ＨＣＥ１５〜ＨＣＥ７５  ＨＣＥ素子（第５ＨＣＥ素子）
ＨＣＥ１６〜ＨＣＥ７６  ＨＣＥ素子（第６ＨＣＥ素子）
ＨＣＥ１７〜ＨＣＥ７７  ＨＣＥ素子（第７ＨＣＥ素子）
ＨＣＥ１８〜ＨＣＥ７８  ＨＣＥ素子（第８ＨＣＥ素子）
ＭＮ１１〜ＭＮ７１  記憶ノード（第１記憶ノード）
ＭＮ１２〜ＭＮ７２  記憶ノード（第２記憶ノード）
ＭＮ１３〜ＭＮ７３  記憶ノード（第３記憶ノード）
ＭＮ１４〜ＭＮ７４  記憶ノード（第４記憶ノード）
ＭＮ１５〜ＭＮ７５  記憶ノード（第５記憶ノード）
ＭＮ１６〜ＭＮ７６  記憶ノード（第６記憶ノード）
ＭＮ１７〜ＭＮ７７  記憶ノード（第７記憶ノード）
ＭＮ１８〜ＭＮ７８  記憶ノード（第８記憶ノード）
ＡＣ１１〜ＡＣ７１  ＡＣ素子（第１適応結合回路素子）
ＡＣ１２〜ＡＣ７２  ＡＣ素子（第２適応結合回路素子）
ＡＣ１３〜ＡＣ７３  ＡＣ素子（第３適応結合回路素子）
ＡＣ１４〜ＡＣ７４  ＡＣ素子（第４適応結合回路素子）
ＰＭＯＳ１１〜ＰＭＯＳ７１  ＰＭＯＳ（第１ＰＭＯＳ）
ＰＭＯＳ１２〜ＰＭＯＳ７２  ＰＭＯＳ（第２ＰＭＯＳ）
ＰＭＯＳ１３〜ＰＭＯＳ７３  ＰＭＯＳ（第３ＰＭＯＳ）
ＰＭＯＳ１４〜ＰＭＯＳ７４  ＰＭＯＳ（第４ＰＭＯＳ）
ＮＭＯＳ１１〜ＮＭＯＳ７１  ＮＭＯＳ（第１ＮＭＯＳ）
ＮＭＯＳ１２〜ＮＭＯＳ７２  ＮＭＯＳ（第２ＮＭＯＳ）
ＮＭＯＳ１３〜ＮＭＯＳ７３  ＮＭＯＳ（第３ＮＭＯＳ）
ＮＭＯＳ１４〜ＮＭＯＳ７４  ＮＭＯＳ（第４ＮＭＯＳ）
Ｑ  出力
ＱＢ  反転出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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