(57)【要約】      （修正有）【課題】消去特性を確保し、データ保持特性のバラつきを低減し、繰り返し書き込み／消去によるデータ保持特性の劣化を抑制する。【解決手段】不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に交互に積層された複数の導電層ＣＧおよび絶縁層６４と、前記複数の導電層および絶縁層内に設けられた積層方向に延びるホール５３の内面上に形成されたブロック絶縁層６１と、前記ブロック絶縁層上に形成された電荷蓄積層６２と、前記電荷蓄積層上に形成されたトンネル絶縁層６３と、前記トンネル絶縁層上に形成された半導体層ＳＰと、を具備し、前記ホールの中心軸から前記半導体層と前記トンネル絶縁層との界面までの距離をＲ１、前記ホールの中心軸から前記電荷蓄積層と前記ブロック絶縁層との界面までの距離をＲ２とした場合、下記（３）式が成立する。2014007392.tif 000034【選択図】図５
2014007392.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に交互に積層された複数の導電層および絶縁層と、
前記複数の導電層および絶縁層内に設けられた積層方向に延びるホールの内面上に形成され、前記複数の導電層との界面が酸化シリコンで構成されたブロック絶縁層と、
前記ブロック絶縁層上に形成され、窒化シリコンで構成された電荷蓄積層と、
前記電荷蓄積層上に形成され、酸化シリコンで構成され、シリコン微結晶を含むトンネル絶縁層と、
前記トンネル絶縁層上に形成された半導体層と、
を具備し、
前記ホールの中心軸から前記半導体層と前記トンネル絶縁層との界面までの距離をＲ１、前記ホールの中心軸から前記電荷蓄積層と前記ブロック絶縁層との界面までの距離をＲ２、前記ホールの中心軸から前記ブロック絶縁層と前記導電層との界面までの距離をＲ３、積層方向における前記導電層の膜厚をＬとした場合、下記（１）乃至（３）式が成立することを特徴とする不揮発性半導体記憶装置。
【数１】
2014007392.tif 000021
【数２】
2014007392.tif 000022
【数３】
2014007392.tif 000023
【請求項２】
半導体基板と、
前記半導体基板上に交互に積層された複数の導電層および絶縁層と、
前記複数の導電層および絶縁層内に設けられた積層方向に延びるホールの内面上に形成され、前記複数の導電層との界面が窒化シリコンで構成されたブロック絶縁層と、
前記ブロック絶縁層上に形成され、窒化シリコンで構成された電荷蓄積層と、
前記電荷蓄積層上に形成され、酸化シリコンで構成され、シリコン微結晶を含むトンネル絶縁層と、
前記トンネル絶縁層上に形成された半導体層と、
を具備し、
前記ホールの中心軸から前記半導体層と前記トンネル絶縁層との界面までの距離をＲ１、前記ホールの中心軸から前記電荷蓄積層と前記ブロック絶縁層との界面までの距離をＲ２、前記ホールの中心軸から前記ブロック絶縁層と前記導電層との界面までの距離をＲ３、積層方向における前記導電層の膜厚をＬとした場合、下記（２）乃至（４）式が成立することを特徴とする不揮発性半導体記憶装置。
【数４】
2014007392.tif 000024
【数５】
2014007392.tif 000025
【数６】
2014007392.tif 000026
【請求項３】
半導体基板と、
前記半導体基板上に交互に積層された複数の導電層および絶縁層と、
前記複数の導電層および絶縁層内に設けられた積層方向に延びるホールの内面上に形成され、前記複数の導電層との界面が酸化シリコンで構成されたブロック絶縁層と、
前記ブロック絶縁層上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル絶縁層と、
前記トンネル絶縁層上に形成された半導体層と、
を具備し、
前記ホールの中心軸から前記半導体層と前記トンネル絶縁層との界面までの距離をＲ１、前記ホールの中心軸から前記電荷蓄積層と前記ブロック絶縁層との界面までの距離をＲ２、前記ホールの中心軸から前記ブロック絶縁層と前記導電層との界面までの距離をＲ３、積層方向における前記導電層の膜厚をＬとした場合、下記（１）乃至（３）式が成立することを特徴とする不揮発性半導体記憶装置。
【数７】
2014007392.tif 000027
【数８】
2014007392.tif 000028
【数９】
2014007392.tif 000029
【請求項４】
半導体基板と、
前記半導体基板上に交互に積層された複数の導電層および絶縁層と、
前記複数の導電層および絶縁層内に設けられた積層方向に延びるホールの内面上に形成され、前記複数の導電層との界面が窒化シリコンで構成されたブロック絶縁層と、
前記ブロック絶縁層上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル絶縁層と、
前記トンネル絶縁層上に形成された半導体層と、
を具備し、
前記ホールの中心軸から前記半導体層と前記トンネル絶縁層との界面までの距離をＲ１、前記ホールの中心軸から前記電荷蓄積層と前記ブロック絶縁層との界面までの距離をＲ２、前記ホールの中心軸から前記ブロック絶縁層と前記導電層との界面までの距離をＲ３、積層方向における前記導電層の膜厚をＬとした場合、下記（２）乃至（４）式が成立することを特徴とする不揮発性半導体記憶装置。
【数１０】
2014007392.tif 000030
【数１１】
2014007392.tif 000031
【数１２】
2014007392.tif 000032
【請求項５】
半導体基板と、
前記半導体基板上に交互に積層された複数の導電層および絶縁層と、
前記複数の導電層および絶縁層内に設けられた積層方向に延びるホールの内面上に形成されたブロック絶縁層と、
前記ブロック絶縁層上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル絶縁層と、
前記トンネル絶縁層上に形成された半導体層と、
を具備し、
前記ホールの中心軸から前記半導体層と前記トンネル絶縁層との界面までの距離をＲ１、前記ホールの中心軸から前記電荷蓄積層と前記ブロック絶縁層との界面までの距離をＲ２とした場合、下記（３）式が成立することを特徴とする不揮発性半導体記憶装置。
【数１３】
2014007392.tif 000033
【請求項６】
前記電荷蓄積層は窒化シリコンで構成され、前記トンネル絶縁層は酸化シリコンで構成されることを特徴とする請求項３乃至請求項５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記トンネル絶縁層は、シリコン微結晶を含むことを特徴とする請求項３乃至請求項６のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリとして、プロセスコストの増大を抑制するために、垂直方向に積層され、一括加工により形成される３次元積層メモリが提案されている。
【０００３】
３次元積層メモリでは、半導体基板上に積層された複数の電極に一括で円筒型のメモリホールを開口し、メモリホールの内壁にメモリ膜を形成し、その後、メモリホールの内部にチャネルとなるポリシリコン（シリコンピラー）を形成する。これにより、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるＮＡＮＤストリング（メモリストリング）を一括で形成することができる。また、従来の浮遊ゲート型のＮＡＮＤフラッシュメモリよりも高密度の記憶容量を実現することができる。
【０００４】
しかし、上記一括加工型３次元積層メモリでは、メモリホールの内側を絶縁層で埋めていくことでＭＯＮＯＳ構造を形成する。このため、トンネル絶縁層は堆積膜とならざるを得ない。一般的に、堆積膜中にはトラップ準位が多く形成される。そのような堆積膜を用いて繰り返し書き込み／消去動作（サイクリング）を行うと、その後のデータ保持特性が劣化してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１９９１９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
消去特性を確保し、データ保持特性のバラつきを低減し、繰り返し書き込み／消去によるデータ保持特性の劣化を抑制する不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による不揮発性半導体記憶装置によれば、半導体基板と、前記半導体基板上に交互に積層された複数の導電層および絶縁層と、前記複数の導電層および絶縁層内に設けられた積層方向に延びるホールの内面上に形成され、前記複数の導電層との界面が酸化シリコンで構成されたブロック絶縁層と、前記ブロック絶縁層上に形成された電荷蓄積層と、前記電荷蓄積層上に形成されたトンネル絶縁層と、前記トンネル絶縁層上に形成された半導体層と、を具備し、前記ホールの中心軸から前記半導体層と前記トンネル絶縁層との界面までの距離をＲ１、前記ホールの中心軸から前記電荷蓄積層と前記ブロック絶縁層との界面までの距離をＲ２、前記ホールの中心軸から前記ブロック絶縁層と前記導電層との界面までの距離をＲ３、積層方向における前記導電層の膜厚をＬとした場合、下記（１）乃至（３）式が成立する。
【数１】
2014007392.tif 000003
【０００８】
【数２】
2014007392.tif 000004
【０００９】
【数３】
2014007392.tif 000005
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図。
【図２】本実施形態に係るＮＡＮＤストリングを示す斜視図。
【図３】図２におけるＮＡＮＤストリングを拡大した断面図。
【図４】図２におけるＮＡＮＤストリングを示す回路図。
【図５】本実施形態に係る第１構造を有するＭＯＮＯＳメモリセルを示す断面図。
【図６】本実施形態に係る第１構造を有するＭＯＮＯＳメモリセルを示す平面図。
【図７】本実施形態に係る第２構造を有するＭＯＮＯＳメモリセルを示す断面図。
【図８】本実施形態に係る第２構造を有するＭＯＮＯＳメモリセルを示す平面図。
【図９】本実施形態に係る第１構造を有するＭＯＮＯＳメモリセルにおいて注入される正孔電流および電子電流を示す図。
【図１０】本実施形態に係る第２構造を有するＭＯＮＯＳメモリセルにおいて注入される正孔電流および電子電流を示す図。
【図１１】本実施形態に係るＭＯＮＯＳメモリセルの電荷蓄積層とブロック絶縁層との界面の展開図。
【図１２】本実施形態に関連する酸化シリコン単層膜における印加電圧Ｖｏｘとトラップ生成量Ｎｔとの関係を示すグラフ。
【図１３】本実施形態に関連するＭＯＳトランジスタに電圧を印加した場合のエネルギーバンドを示す図。
【図１４】本実施形態に係るＭＯＮＯＳメモリセルに電圧を印加した場合のエネルギーバンドを示す図。
【図１５】本実施形態に係るＭＯＮＯＳメモリセルのＲ１ｌｎ（Ｒ２／Ｒ１）とＲ２との関係を示すグラフ。
【図１６】本実施形態に係るＭＯＮＯＳメモリセルのＲ１ｌｎ（Ｒ２／Ｒ１）とＲ２との関係を示すグラフ。
【図１７】本実施形態に係るＭＯＮＯＳメモリセルの第２実施例の拡大した断面図。
【発明を実施するための形態】
【００１１】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１２】
＜全体構成例＞
まず、図１を用いて、本実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。
【００１３】
図１は、本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。
【００１４】
図１に示すように、メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられる。
【００１５】
このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するシリコンピラーＳＰとの各交差部に、データを記憶するメモリセルトランジスタＭＴｒが配置される。シリコンピラーＳＰに沿って直列に接続された複数のメモリセルトランジスタＭＴｒで後述するＮＡＮＤストリングが構成される。
【００１６】
積層された複数のワード線ＷＬのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。これらのコンタクトは、その上部においてそれぞれ配線に接続される。また、カラム方向において、偶数番目のコントロールゲートＣＧはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートＣＧはロウ方向の他端で互いに接続される。なお、図１において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００１７】
また、ソース線ＳＬ、バックゲートＢＧ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。
【００１８】
ワード線駆動回路１３は、上部に形成された配線およびコンタクトを介してワード線ＷＬに接続される。
【００１９】
ソース側選択ゲート線駆動回路１４は、上部に形成された配線およびコンタクトを介してソース側選択ゲートＳＧＳに接続される。
【００２０】
ドレイン側選択ゲート線駆動回路１５は、上部に形成された配線およびコンタクトを介してドレイン側選択ゲートＳＧＤに接続される。
【００２１】
バックゲート駆動回路１８は、上部に形成された配線およびコンタクトを介してバックゲートＢＧに接続される。
【００２２】
ソース線駆動回路１７は、上部に形成された配線およびコンタクトを介してソース線ＳＬに接続される。このソース線駆動回路１７は、複数配置される。各ソース線駆動回路１７は、所定個のソース線ＳＬに対して共通に接続され、制御回路１０によってそれぞれ独立して制御される。
【００２３】
センスアンプ４は、ビット線ＢＬのカラム方向における端部の下面に接続されるコンタクトを介して接続される。
【００２４】
また、図１において、各種駆動回路に接続される配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。また、各種駆動回路の数は、各ゲートの数に応じて決定されるが、１つのゲートに対して１つの駆動回路が接続されてもよいし、所定個のゲートに対して１つ接続されてもよい。
【００２５】
＜ＮＡＮＤストリングの構成例＞
次に、図２乃至図４を用いて、本実施形態に係るＮＡＮＤストリング４０の構成例について説明する。
【００２６】
図２は、本実施形態に係るＮＡＮＤストリング４０を示す斜視図である。図３は、図２におけるＮＡＮＤストリング４０を拡大した断面図である。なお、図２において、後述するメモリ膜５１は省略している。
【００２７】
図２および図３に示すように、メモリセルアレイ５において、ＮＡＮＤストリング４０は、半導体基板３０の上方に形成され、バックゲートＢＧ、複数のコントロールゲートＣＧ、選択ゲートＳＧ、Ｕ字状シリコンピラー（半導体層）ＳＰ、およびメモリ膜５１を有する。
【００２８】
バックゲートＢＧは、半導体基板３０上に図示せぬ絶縁層を介して形成される。バックゲートＢＧは、平面状に広がるように形成される。バックゲートＢＧは、例えば、不純物（例えばリン）が導入されたポリシリコン（ｐｏｌｙ−Ｓｉ）等の導電層で構成される。
【００２９】
複数のコントロールゲートＣＧは、バックゲートＢＧ上に、それぞれ間に後述する電極間絶縁層６４を介して形成される。言い換えると、バックゲートＢＧ上に、複数の電極間絶縁層６４および複数のコントロールゲートＣＧが交互に積層される。コントロールゲートＣＧは、例えば、不純物（例えばボロン）が導入されたｐｏｌｙ−Ｓｉ、または金属等の導電層で構成される。
【００３０】
選択ゲートＳＧは、最上層のコントロールゲートＣＧ上に、図示せぬ絶縁層を介して形成される。選択ゲートＳＧは、例えば、コントロールゲートＣＧと同様に、不純物が導入されたｐｏｌｙ−Ｓｉ、または金属等の導電層で構成される。
【００３１】
選択ゲートＳＧの上方に図示せぬ絶縁層を介してソース線ＳＬが形成され、さらに上方に図示せぬ絶縁層を介してビット線ＢＬが形成される。
【００３２】
選択ゲートＳＧ、コントロールゲートＣＧ、バックゲートＢＧ、および電極間絶縁層６４内には、Ｕ字状メモリホール５５が設けられる。このＵ字状メモリホール５５は、カラム方向に並ぶ一対の貫通ホール５３と、一対の貫通ホール５３の下端を連結する連結ホール５４とで構成される。貫通ホール５３は、選択ゲートＳＧ、コントロールゲートＣＧ、および電極間絶縁層６４内において積層方向に延びるように形成される。連結ホール５４は、バックゲートＢＧ内においてカラム方向に延びるように形成される。
【００３３】
また、コントロールゲートＣＧおよび電極間絶縁層６４には、一対の貫通ホール５３の間で、かつロウ方向および積層方向に拡がる図示せぬスリットが設けられる。これにより、コントロールゲートＣＧおよび電極間絶縁層６４は、ロウ方向に沿って分断される。さらに、選択ゲートＳＧには、スリットが開口するように、スリットの上部にロウ方向および積層方向に拡がる図示せぬ開口部が設けられる。これにより、選択ゲートＳＧは、ロウ方向に沿って分断され、一方がドレイン側選択ゲートＳＧＤ、他方がソース側選択ゲートＳＧＳとなる。スリットおよび開口部には、例えば絶縁材が埋め込まれる。
【００３４】
メモリ膜５１は、Ｕ字状メモリホール５５の内面上に形成される。すなわち、メモリ膜５１は、Ｕ字状メモリホール５５内における選択ゲートＳＧ、コントロールゲートＣＧ、バックゲートＢＧ、および電極間絶縁層６４上に形成される。本実施形態におけるメモリ膜５１の構成についての詳細は、後述する。
【００３５】
シリコンピラーＳＰは、Ｕ字状メモリホール５５内におけるメモリ膜５１上に形成される。すなわち、シリコンピラーＳＰは、一対の貫通ホール５３内におけるメモリ膜５１上に形成された一対の柱状部と、連結ホール５４内におけるメモリ膜５１上に形成された連結部とで構成される。シリコンピラーＳＰは、不純物（例えばリン）を含有するｐｏｌｙ−Ｓｉまたはアモルファスシリコン（ａ−Ｓｉ）等の導電層で構成され、チャネルとして機能する。
【００３６】
Ｕ字状メモリホール５５内におけるシリコンピラーＳＰ上には、コア層５２が形成される。コア層５２は例えば酸化シリコン（例えば、ＳｉＯ２）からなる絶縁層で構成され、これにより、Ｕ字状メモリホール５５内が埋め込まれる。なお、コア層５２を空洞として、Ｕ字状メモリホール５５内を埋め込まなくてもよい。
【００３７】
また、図示はしないが、選択ゲートＳＧおよびコントロールゲートＣＧの絶縁材（スリットおよび開口部）に接する部分をシリサイド化してもよい。
【００３８】
シリコンピラーＳＰと、その周囲に形成されたメモリ膜５１および各種ゲートによって、各種トランジスタが構成される。そして、シリコンピラーＳＰをチャネルとして、これに沿ってＮＡＮＤストリング４０が構成される。
【００３９】
より具体的には、コントロールゲートＣＧ、シリコンピラーＳＰ、およびこれらの間に形成されたメモリ膜５１でメモリセルトランジスタＭＴｒが構成される。また、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、シリコンピラーＳＰ、およびこれらの間に形成されたメモリ膜５１で選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）が構成される。
【００４０】
また、バックゲートＢＧ、シリコンピラーＳＰ、およびこれらの間に形成されたメモリ膜５１でバックゲートトランジスタＢＧＴｒが構成される。バックゲートＢＧには、バックゲートトランジスタＢＧＴｒが常にオン状態になるように電圧が印加される。
【００４１】
なお、メモリ膜５１と称したが、選択トランジスタおよびバックゲートトランジスタＢＧＴｒにおいて、メモリ膜５１はデータを記憶するものではなく、単にゲート絶縁膜として機能する。
【００４２】
図４は、図２におけるＮＡＮＤストリング４０を示す回路図である。
【００４３】
図４に示すように、ＮＡＮＤストリング４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒを備える。
【００４４】
上述したように、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７は、ソース側選択トランジスタＳＳＴｒとドレイン側選択トランジスタＳＤＴｒとの間に電流経路が直列に接続される。バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とＭＴｒ４との間に電流経路が直列に接続される。
【００４５】
より具体的には、メモリセルトランジスタＭＴｒ０〜ＭＴｒ３の電流経路、およびメモリセルトランジスタＭＴｒ４〜ＭＴｒ７の電流経路はそれぞれ積層方向に直列接続される。そして、積層方向の下部側においてバックゲートトランジスタＢＧＴｒがメモリセルトランジスタＭＴｒ３とＭＴｒ４との間に配置されることで、これらの電流経路を直列に接続している。すなわち、図２に示すシリコンピラーＳＰに沿って、ＮＡＮＤストリング４０として、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒの電流経路が直列に接続される。データの書き込み動作および読み出し動作時において、バックゲートトランジスタＢＧＴｒは常にオン状態とされる。
【００４６】
また、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはコントロールゲートＣＧ０〜ＣＧ７に接続され、バックゲートトランジスタＢＧＴｒの制御ゲートはバックゲートＢＧに接続される。また、ソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに接続される。
【００４７】
＜ＭＯＮＯＳメモリセルの構成＞
次に、図５乃至図８を用いて、本実施形態に係るメモリセルトランジスタＭＴｒ（ＭＯＮＯＳメモリセル）の構成について説明する。
【００４８】
本実施形態に係るＭＯＮＯＳメモリセルは、円筒型の形状を有し、貫通ホール５３の径、メモリ膜５１における種々の層の膜厚、およびコントロールゲートＣＧの膜厚を規定することにより、消去特性の確保、データ保持特性のバラつきの低減、繰り返し書き込み／消去によるデータ保持特性の劣化の抑制を図るものである。以下に、本実施形態に係るＭＯＮＯＳメモリセルについて詳説する。
【００４９】
図５は、本実施形態に係る第１構造を有するＭＯＮＯＳメモリセルを示す断面図である。図６は、本実施形態に係る第１構造を有するＭＯＮＯＳメモリセルを示す平面図である。
【００５０】
図５および図６に示すように、第１構造を有するＭＯＮＯＳメモリセルは、コントロールゲートＣＧ、メモリ膜５１、およびシリコンピラーＳＰで構成される。
【００５１】
コントロールゲートＣＧは、積層方向において電極間絶縁層６４の間に位置する。コントロールゲートＣＧおよび電極間絶縁層６４には、それらを上面から下面まで貫通する円筒状の貫通ホール５３が設けられる。
【００５２】
メモリ膜５１は、貫通ホール５３の内面上に形成され、ブロック絶縁層６１、電荷蓄積層６２、およびトンネル絶縁層６３で構成される。
【００５３】
ブロック絶縁層６１は、貫通ホール５３の内面上、すなわち、貫通ホール５３内におけるコントロールゲートＣＧおよび電極間絶縁層６４の側面上に形成される。電荷蓄積層６２は、貫通ホール５３内におけるブロック絶縁層６１の側面上に形成される。トンネル絶縁層６３は、貫通ホール５３内における電荷蓄積層６２の側面上に形成される。
【００５４】
円筒型ＭＯＮＯＳメモリセルでは、貫通ホール５３の中心軸から外周に向かって電気力線が広がり、電界が緩和する。すなわち、中心軸に近いトンネル絶縁層６３にかかる電界は大きいが、遠いブロック絶縁層６１にかかる電界は小さい。
【００５５】
このため、第１構造を有する円筒型のＭＯＮＯＳメモリセルでは、ブロック絶縁層６１は、必ずしも高誘電率（ｈｉｇｈ−ｋ）絶縁膜を含む必要はない。その代わり、第１構造において、ブロック絶縁層６１は、例えば、コントロールゲートＣＧの側面上から順に形成された、酸化シリコン、窒化シリコン（例えば、ＳｉＮ）、および酸化シリコンの積層膜で構成される。なお、ブロック絶縁層６１は、これに限らず、酸化シリコンの単層膜で構成されてもよい。すなわち、第１構造では、ブロック絶縁層６１におけるコントロールゲートＣＧとの接触面は、酸化シリコンで構成される。
【００５６】
電荷蓄積層６２は、例えば窒化シリコンの単層膜で構成される。また、トンネル絶縁層６３は、例えば酸化シリコンまたは酸窒化シリコンの単層膜で構成されるが、これに限らず、酸化シリコン、窒化シリコン、および酸化シリコンの積層膜で構成されてもよい。
【００５７】
シリコンピラーＳＰは、貫通ホール５３内におけるトンネル絶縁層６３の側面上に形成される。このシリコンピラーＳＰの内部（貫通ホール５３の中央部）には、コア層５２が形成される。
【００５８】
これらブロック絶縁層６１、電荷蓄積層６２、トンネル絶縁層６３、およびシリコンピラーＳＰは、円筒状の貫通ホール５３に沿って形成されるため、それぞれ円筒状に形成される。また、ブロック絶縁層６１、電荷蓄積層６２、トンネル絶縁層６３、およびシリコンピラーＳＰは、貫通ホール５３の中心軸を中心として同心円状に形成される。
【００５９】
本実施形態に係る第１構造を有するＭＯＮＯＳメモリセルでは、以下の（１）〜（３）式の関係が成立する。
【数４】
2014007392.tif 000006
【００６０】
【数５】
2014007392.tif 000007
【００６１】
【数６】
2014007392.tif 000008
【００６２】
ここで、Ｒ１は貫通ホール５３の中心軸からシリコンピラーＳＰとトンネル絶縁層６３との界面までの距離（シリコンピラーＳＰの外径、トンネル絶縁層６３の内径）を示し、Ｒ２は中心軸から電荷蓄積層６２とブロック絶縁層６１との界面までの距離（電荷蓄積層６２の外径、ブロック絶縁層６１の内径）を示し、Ｒ３は中心軸からブロック絶縁層６１とコントロールゲートＣＧとの界面までの距離（ブロック絶縁層６１の外径、貫通ホール５３の径）を示している。また、Ｌは、積層方向におけるコントロールゲートＣＧの膜厚を示している。なお、Ｒ３ ＞ Ｒ２ ＞ Ｒ１ ＞ ０である。Ｒ３の上限としては物理的な観点での制約はないが、今後の世代に向けたメモリセルとして活用するという観点から約６０ｎｍ以下にすることが望ましい。
【００６３】
第１構造を有するＭＯＮＯＳメモリセルにおいて、（１）式の関係が成立することで、（ａ）消去特性を確保することができる。また、（２）式の関係が成立することで、（ｂ）データ保持特性のバラつきを低減することができる。さらに、（３）式の関係が成立することで、（ｃ）繰り返し書き込み／消去によるデータ保持特性の劣化を抑制することができる。（ａ）〜（ｃ）の原理については、後述する。
【００６４】
図７は、本実施形態に係る第２構造を有するＭＯＮＯＳメモリセルを示す断面図である。図８は、本実施形態に係る第２構造を有するＭＯＮＯＳメモリセルを示す平面図である。なお、第２構造において、上記第１構造と同様の点については説明を省略し、主に異なる点について説明する。
【００６５】
図７および図８に示すように、第２構造において、第１構造と異なる点は、ブロック絶縁層６１がキャップ層７１を有する点である。
【００６６】
より具体的には、第２構造を有するＭＯＮＯＳメモリセルは、キャップ層７１と第１層７２とで構成されるブロック絶縁層６１を有する。キャップ層７１は、貫通ホール５３の内面上、すなわち、貫通ホール５３内におけるコントロールゲートＣＧおよび電極間絶縁層６４の側面上に形成される。第１層７２は、貫通ホール５３内におけるキャップ層７１の側面上に形成される。言い換えると、第１層７２とコントロールゲートＣＧとの間に、キャップ層７１が形成される。
【００６７】
第１層７２は、例えば、キャップ層７１の側面上から順に形成された、酸化シリコン、窒化シリコン、および酸化シリコンの積層膜で構成される。なお、第１層７２は、これに限らず、酸化シリコンの単層膜で構成されてもよい。すなわち、第１層は、第１構造におけるブロック絶縁層６１と同様の構造を有する。キャップ層７１は、例えば窒化シリコンで構成される。このため、第２構造では、ブロック絶縁層６１におけるコントロールゲートＣＧとの接触面は、窒化シリコンで構成される。
【００６８】
この窒化シリコンで構成されたキャップ層７１は、ｐｏｌｙ−Ｓｉで構成されたコントロールゲートＣＧからブロック絶縁層６１にドーパント不純物が拡散することを抑制したり、金属で構成されたコントロールゲートＣＧとブロック絶縁層６１とが反応することを防止したりする。また、キャップ層７１は、消去動作時にコントロールゲートＣＧから電子が注入されることを抑制する。
【００６９】
本実施形態に係る第２構造を有するＭＯＮＯＳメモリセルでは、以下の（４）式、および上述した（２）、（３）式の関係が成立する。
【数７】
2014007392.tif 000009
【００７０】
ここで、Ｒ３は中心軸からブロック絶縁層６１（キャップ層７１）とコントロールゲートＣＧとの界面までの距離（ブロック絶縁層６１（キャップ層７１）の外径、貫通ホール５３の径）を示している。（４）式は（１）式と同様の原理によって求められるものである。しかし、第２構造においてブロック絶縁層６１の外周として窒化シリコンで構成されるキャップ層７１が形成されるため、第２構造における（４）式と第１構造における（１）式とは一部異なる。この詳細については、後述する。
【００７１】
第２構造を有するＭＯＮＯＳメモリセルにおいて、（４）式の関係が成立することで、（ａ）消去特性を確保することができる。また、（２）式の関係が成立することで、（ｂ）データ保持特性のバラつきを低減することができる。さらに、（３）式の関係が成立することで、（ｃ）繰り返し書き込み／消去によるデータ保持特性の劣化を抑制することができる。
【００７２】
［（ａ）の原理（（１）式および（４）式について）］
次に、図９および図１０を用いて、本実施形態に係るＭＯＮＯＳメモリセルの消去特性を確保するための原理について説明する。
【００７３】
図９は、本実施形態に係る第１構造を有するＭＯＮＯＳメモリセルにおいて注入される正孔電流および電子電流を示す図である。
【００７４】
図９に示すように、第１構造における消去動作の最終段階（消去動作終了時）において、チャネル領域（シリコンピラーＳＰ）からトンネル絶縁層６３に向かって正孔電流が注入され、コントロールゲートＣＧからブロック絶縁層６１に向かって電子電流が注入される。
【００７５】
ＭＯＮＯＳメモリセルでは、チャネル領域からトンネル絶縁層６３を介して電荷蓄積層６２に正孔を注入することにより、消去動作を行う。このため、消去特性を確保するためには、消去動作の最終段階においても、チャネル領域からトンネル絶縁層６３に注入される正孔電流が、コントロールゲートＣＧからブロック絶縁層６１に注入される電子電流よりも大きくなる必要がある。
【００７６】
ここで、円筒状の積層型ＭＯＮＯＳメモリセルにおける消去動作の最終段階では、深い消去状態（正の帯電状態）を使わない場合が多い。なぜなら、円筒状の積層型ＭＯＮＯＳメモリセルでは、積層方向に沿って電荷蓄積層６２が連接して形成されているためである。すなわち、積層方向に沿って隣接するメモリセル間で、電荷蓄積層６２が連接して形成されている。このため、消去動作によって電荷蓄積層６２に蓄積された正孔は、窒化シリコン中でのモビリティが高いため、容易に積層方向に拡散し、隣接するメモリセル間で正孔が移動してしまう。このことを考慮して、ここでは消去動作の最終段階として電荷中性状態を仮定する。
【００７７】
電荷中性状態において、チャネル領域からの正孔注入、およびコントロールゲートＣＧからの電子注入はいずれも（５）式、すなわち、ＦＮ（Fowler-Nordheim）トンネル電流ＪＦＮの形式で表される。
【数８】
2014007392.tif 000010
【００７８】
ここで、ｃは定数を示し、ｍはトンネリング有効質量を示し、φはバリア高さを示し、Ｅは電界を示している（トンネリング有効質量に関しては、文献１「H. Bachhofer, H. Reisinger, E. Bertagnolli, H. von Philipsborn, "Transient conduction in multidielectric silicon-oxide-nitride-oxide semiconductor structures," J. Appl. Phys. 89, 2791 （2001）」参照）。
【００７９】
電荷中性状態の第１構造におけるＭＯＮＯＳメモリセルの場合（コントロールゲートＣＧとブロック絶縁層６１の酸化シリコンとが接する場合）、（５）式を用いて、正孔電流が電子電流よりも大きい条件より（６）式が成立する。
【数９】
2014007392.tif 000011
【００８０】
ここで、ｍ０は、自由電子の質量を示している。また、０．５ｍ０は電子が酸化シリコン（ブロック絶縁層６１）をトンネリングする際の有効質量を示し、３．２ｅＶはシリコン（コントロールゲートＣＧ）と酸化シリコン（ブロック絶縁層６１）との伝導帯バンドオフセット（電子に対するバリア高さ）を示している。また、０．６ｍ０は正孔が酸化シリコン（トンネル絶縁層６３）をトンネリングする際の有効質量を示し、３．８ｅＶはシリコン（シリコンピラーＳＰ）と酸化シリコン（トンネル絶縁層６３）との価電子帯バンドオフセット(正孔に対するバリア高さ)を示している。また、Ｅ１は中心軸から距離Ｒ１の位置におけるトンネル絶縁層６３側の電界を示し、Ｅ３は中心軸から距離Ｒ３の位置におけるブロック絶縁層６１側の電界を示している。
【００８１】
一方、電荷密度保存の条件より（７）式が成立する。
【数１０】
2014007392.tif 000012
【００８２】
上記（６）式および（７）式により、Ｒ１およびＲ２に関して（８）式が求められる。
【数１１】
2014007392.tif 000013
【００８３】
このように、本実施形態に係る第１構造を有するＭＯＮＯＳメモリセルにおいて、（ａ）消去特性を確保するために、Ｒ１およびＲ２は上記（１）式の関係を満たす。
【００８４】
図１０は、本実施形態に係る第２構造を有するＭＯＮＯＳメモリセルにおいて注入される正孔電流および電子電流を示す図である。
【００８５】
図１０に示すように、第２構造における消去動作の最終段階（消去動作終了時）において、チャネル領域（シリコンピラーＳＰ）からトンネル絶縁層６３に向かって正孔電流が注入され、コントロールゲートＣＧからブロック絶縁層６１（キャップ層７１）に向かって電子電流が注入される。
【００８６】
第２構造では第１構造と同様に、消去特性を確保するためには、消去動作の最終段階においても、チャネル領域からトンネル絶縁層６３に注入される正孔電流が、コントロールゲートＣＧからブロック絶縁層６１に注入される電子電流よりも大きくなる必要がある。
【００８７】
電荷中性状態の第２構造におけるＭＯＮＯＳメモリセルの場合（コントロールゲートＣＧとブロック絶縁層６１の窒化シリコン（キャップ層７１）とが接する場合）、（５）式を用いて、正孔電流が電子電流よりも大きい条件より（９）式が成立する。
【数１２】
2014007392.tif 000014
【００８８】
ここで、０．２７ｍ０は電子が窒化シリコン（ブロック絶縁層６１）をトンネリングする際の有効質量を示し、２．２ｅＶはシリコン（コントロールゲートＣＧ）と窒化シリコン（ブロック絶縁層６１）との伝導帯バンドオフセット（電子に対するバリア高さ）を示している。また、０．６ｍ０は正孔が酸化シリコン（トンネル絶縁層６３）をトンネリングする際の有効質量を示し、３．８ｅＶはシリコン（シリコンピラーＳＰ）と酸化シリコン（トンネル絶縁層６３）との価電子帯バンドオフセット(正孔に対するバリア高さ)を示している。
【００８９】
一方、電荷密度保存の条件より（１０）式が成立する。
【数１３】
2014007392.tif 000015
【００９０】
ここで、７．４は窒化シリコンの比誘電率を示し、３．９は酸化シリコンの比誘電率を示している。上記（９）式および（１０）式により、Ｒ１およびＲ２に関して（１１）式が求められる。
【数１４】
2014007392.tif 000016
【００９１】
このように、本実施形態に係る第２構造を有するＭＯＮＯＳメモリセルにおいて、（ａ）消去特性を確保するために、Ｒ１およびＲ２は上記（４）式の関係を満たす。
【００９２】
［（ｂ）の原理（（２）式について）］
次に、図１１を用いて、本実施形態に係るＭＯＮＯＳメモリセルのデータ保持特性のバラつきを低減するための原理について説明する。なお、（ｂ）の原理については、第１構造および第２構造のいずれも同様であるため、特にこれらを区別しない。
【００９３】
図１１は、本実施形態に係るＭＯＮＯＳメモリセルの電荷蓄積層６２とブロック絶縁層６１との界面の展開図である。
【００９４】
ＭＯＮＯＳメモリセルでは、書き込み／消去において電子／正孔は、主に電荷蓄積層６２（窒化シリコン）とブロック絶縁層６１（酸化シリコン）との界面に捕獲される。すなわち、図１１に示すように、１つのＭＯＮＯＳメモリセルにおいて電荷捕獲が可能なこの界面の面積Ｓは、コントロールゲートＣＧの積層方向における膜厚（ゲート長）をＬとすると、（１２）式で表される。
【数１５】
2014007392.tif 000017
【００９５】
そして、この領域に含まれる捕獲電荷数（トラップ数）Ｎは、トラップ密度をＮｔｒａｐとすると、（１３）式で表される。
【数１６】
2014007392.tif 000018
【００９６】
実際のＭＯＮＯＳメモリセルでは、例えばＲ２は１０ｎｍ程度までの薄膜化が想定できる。また、例えばＬは１０ｎｍ程度までの微細化が想定できる。電荷蓄積層６２においてＮｔｒａｐは１×１０１３ｃｍ−２程度であるため、微細化が進むと（１３）式より面積Ｓの中に含まれるトラップ数Ｎは６３個程度まで少なくなることが予想される。
【００９７】
電荷蓄積層６２へのトラップ数Ｎが少なくなると、データ保持の際の閾値電圧の減少量ΔＶｔｈが一定値に達するまでの時間として定義されるリテンション時間のバラつきが大きくなる。この傾向は、とりわけトラップ数Ｎが１００個程度のオーダー以下になると顕著になると報告されている（文献２「Gabriel Molas, Damien Deleruyelle, Barbara De Salvo, Gerard Ghibaudo, Marc Gely, Luca Perniola, Dominique Lafond, and Simon Deleonibus, "Degradation of Floating-Gate Memory Reliability by Few Electron Phenomena", IEEE Trans. Electron Devices 53, 2610 （2006）」参照）。すなわち、トラップ数Ｎが１００個程度のオーダー以下になると、ＭＯＮＯＳメモリセルのデータ保持特性が劣化する。
【００９８】
したがって、データ保持特性のバラつきを低減するため、電荷蓄積層６２のトラップ数Ｎを１００個以上に保てるような面積Ｓが必要である。すなわち、トラップ数Ｎに関して（１４）式が成立する。
【数１７】
2014007392.tif 000019
【００９９】
（１４）式において、Ｎｔｒａｐを１×１０１３ｃｍ−２程度とすると、（２）式が求められる。このように、本実施形態に係るＭＯＮＯＳメモリセルにおいて、（ｂ）データ保持特性のバラつきを低減するために、Ｒ２およびＬは上記（２）式の関係を満たす。
【０１００】
［（ｃ）の原理（（３）式について）］
次に、図１２乃至図１４を用いて、本実施形態に係るＭＯＮＯＳメモリセルの繰り返し書き込み／消去によるデータ保持特性の劣化を抑制するための原理について説明する。なお、（ｃ）の原理については、第１構造および第２構造のいずれも同様であるため、特にこれらを区別しない。
【０１０１】
図１２は、本実施形態に関連する酸化シリコン単層膜における印加電圧Ｖｏｘとトラップ生成量Ｎｔとの関係を示すグラフである。図１３は、本実施形態に関連するＭＯＳトランジスタに電圧を印加した場合のエネルギーバンドを示す図である。図１４は、本実施形態に係るＭＯＮＯＳメモリセルに電圧を印加した場合のエネルギーバンドを示す図である。
【０１０２】
なお、図１３は、ＭＯＳトランジスタのゲート絶縁膜として酸化シリコン単層膜を用いた場合を示している。また、図１４は、ＭＯＮＯＳメモリセルのトンネル絶縁層６３として酸化シリコン、電荷蓄積層６２として窒化シリコン、ブロック絶縁層６１として酸化シリコンを用いた場合を示している。
【０１０３】
まず、ゲート絶縁膜として酸化シリコン単層膜を用いたＭＯＳトランジスタについて考える。ＭＯＳトランジスタにおいて、酸化シリコン単層膜の膜厚を概ね９ｎｍ以下まで薄膜化し、高電界を印加すると、リーク電流が発生する。このリーク電流は、ＳＩＬＣ（stress-induced leakage current）と呼ばれる。ＳＩＬＣは、酸化シリコン単層膜の膜厚に依存する。より具体的には、酸化シリコン単層膜の膜厚が薄くなれば、ＳＩＬＣは急激に増加する。一方、酸化シリコン単層膜への印加電界を９ＭＶ／ｃｍ程度に小さくすると、ＳＩＬＣは減少する（文献３「N. K. Patel and A. Toriumi, "Stress-induced leakage current in ultrathin SiO2 films", Appl. Phys. Lett. 64, 1809 (1994)」参照）。
【０１０４】
これらの傾向を酸化シリコン単層膜におけるトラップ生成の観点から考慮する。図１２に示すように、酸化シリコン単層膜におけるトラップ生成量Ｎｔは、酸化シリコン単層膜への印加電圧Ｖｏｘが６Ｖ以上の場合には印加電界Ｅｏｘのみに依存し（電界律速）、６Ｖ以下の場合に印加電圧Ｖｏｘに依存する（電圧律速）。また、印加電圧Ｖｏｘが６Ｖ以下の場合、印加電圧Ｖｏｘに対してトラップ生成量Ｎｔは指数関数的に減少する。
【０１０５】
これらの結果、ゲート絶縁膜として酸化シリコン単層膜を用いたＭＯＳトランジスタでは、アノード端（ゲート電極）における６ｅＶの電子エネルギーがトラップ発生に寄与する電子−正孔対の生成の閾値エネルギーとなっていることを示している。すなわち、酸化シリコン単層膜への印加電圧Ｖｏｘを６Ｖ以上にすると正孔（anode hole）と共にトラップが発生し、信頼性が劣化する。言い換えると、酸化シリコン単層膜への印加電圧Ｖｏｘを６Ｖ以下にすることで、信頼性を確保することができる。
【０１０６】
以上の内容について、ＭＯＳトランジスタにおける電子のエネルギー損失と外部印加電圧の関係を示す図１３を用いて説明する。ＭＯＳトランジスタにおいて、チャネルとゲート絶縁膜との間の伝導帯バンドオフセットは３．２ｅＶであり、ゲート電極とゲート絶縁膜との間の伝導帯バンドオフセットも同様に３．２ｅＶである。そのため、ゲート絶縁膜を通過する間に電子が得るポテンシャルエネルギーは、ゲート絶縁膜に印加される電圧と等しくなる。このとき、上述したように、電子が６ｅＶのエネルギーを失う（６Ｖのポテンシャルエネルギーを得る）とトラップ（正孔）が発生し、信頼性が劣化する。
【０１０７】
次に、上記ＭＯＳトランジスタの原理に基づいて、ＭＯＮＯＳメモリセルについて考える。ＭＯＳトランジスタでは、ゲート電極において注入電子のエネルギーが失われる。これに対し、図１４に示すように、ＭＯＮＯＳメモリセルでは、電荷捕獲効率が高い場合、トンネル絶縁層６３（酸化シリコン）と電荷蓄積層６２（窒化シリコン）において注入電子のエネルギーが失われる。さらに詳しい解析によると、電荷蓄積層６２の膜厚が５ｎｍ程度まで薄い場合には捕獲電子は電荷蓄積層６２とブロック絶縁層６１の界面に存在する（文献４「Shosuke Fujii, Naoki Yasuda, Jun Fujiki, and Kouichi Muraoka, "A New Method to Extract the Charge Centroid in the Program Operation of Metal-Oxide-Nitride-Oxide-Semiconductor Memories", Japanese Journal of Applied Physics 49, 04DD06 (2010)」参照）。このため、ＭＯＮＯＳメモリセルでは、注入電子のエネルギーは主に電荷蓄積層６２とブロック絶縁層６１との界面で失われるものと考えてよい。
【０１０８】
また、ＭＯＮＯＳメモリセルにおいて、チャネルとトンネル絶縁層６３との間の伝導帯バンドオフセットが３．２ｅＶであるのに対して、トンネル絶縁層６３と電荷蓄積層６２との間の伝導帯バンドオフセットは１ｅＶである。このため、トンネル絶縁層６３を通過した直後に電子が得るポテンシャルエネルギーは、［トンネル絶縁層６３への印加電圧 − ２．２Ｖ］で表される。
【０１０９】
なぜなら、ＭＯＮＯＳメモリセルにおけるトンネル絶縁層６３と電荷蓄積層６２との間の伝導帯バンドオフセットは１ｅＶであり、ＭＯＳトランジスタにおけるゲート絶縁膜とゲート電極との間の伝導帯バンドオフセットの３．２ｅＶよりも２．２ｅＶ小さいためである。すなわち、ＭＯＮＯＳメモリセルにおけるトンネル絶縁層６３と電荷蓄積層６２の界面における伝導帯端（電荷蓄積層６２側）は、ＭＯＳトランジスタにおけるゲート絶縁膜とゲート電極との界面における伝導帯端（ゲート電極側）よりも２．２ｅＶ持ち上がっている。電子の得るエネルギーは伝導帯端から測定するため、ＭＯＮＯＳメモリセルの場合、トンネル絶縁層６３への印加電圧を基準として伝導帯端の持ち上がり分だけ電子エネルギーは小さくなる。
【０１１０】
注入電子のエネルギー損失は電荷蓄積層６２とブロック絶縁膜６１との界面で起こるため、この界面における電子エネルギーを求める必要がある。この界面での電子エネルギーは、上述したトンネル絶縁層６３を通過した直後に電子が得るポテンシャルエネルギーに対して、さらに電荷蓄積層６２への印加電圧を加えることで求められる。すなわち、最終的に電子の得るポテンシャルエネルギーは、［（トンネル絶縁層６３への印加電圧 − ２．２Ｖ） ＋ （電荷蓄積層６２への印加電圧）］で表される。
【０１１１】
そして、信頼性劣化（サイクリングによる電荷保持特性の劣化）の抑制を図るためには、［（トンネル絶縁層６３への印加電圧 − ２．２Ｖ） ＋ （電荷蓄積層６２への印加電圧）］ ＜ ６Ｖが満たされる必要がある。この条件は、トンネル絶縁層６３および電荷蓄積層６２への印加電圧ＶＲ１Ｒ２、Ｒ１およびＲ２を用いて、（１５）式で表される。
【数１８】
2014007392.tif 000020
【０１１２】
ここで、εａｖｅはトンネル絶縁層６３および電荷蓄積層６２の平均誘電率を示す。εａｖｅは電荷蓄積層６２が窒化シリコンであり、トンネル絶縁層６３と電荷蓄積層６２との膜厚が同程度の場合、５程度である。また、εＳｉＯ２は酸化シリコンの比誘電率を示し、３．９程度である。Ｅｔｕｎｎｅｌは、トンネル絶縁層６３への印加電界を示している。Ｅｔｕｎｎｅｌは、典型的なメモリセル動作では１２ＭＶ／ｃｍ以上２２ＭＶ／ｃｍ以下程度である。この下限（１２ＭＶ／ｃｍ）は書き込み／消去動作が可能な条件であり、上限（２２ＭＶ／ｃｍ）はトンネル絶縁層６３の耐圧から決まる条件である。
【０１１３】
Ｅｔｕｎｎｅｌの上限、下限、および（１５）式より、Ｒ１およびＲ２に関して（３）式が求められる。このように、本実施形態に係るＭＯＮＯＳメモリセルにおいて電子エネルギーを制御し、（ｃ）繰り返し書き込み／消去によるデータ保持特性の劣化を抑制するために、Ｒ１およびＲ２は上記（３）式の関係を満たさなければならない。
【０１１４】
なお、以上の説明は、電荷蓄積層６２が窒化シリコンである場合について行ったが、電荷蓄積層６２が窒化シリコン以外の他の材料で構成される場合、上述したサイクリングによる電荷保持特性の劣化を抑制する条件が異なる。電荷蓄積層６２が窒化シリコン以外の他の材料の場合、サイクリングによる電荷保持特性の劣化の抑制を図るため、［（トンネル絶縁層６３への印加電圧 − φｃｈａｒｇｅ） ＋ （電荷蓄積層６２への印加電圧）］ ＜ ６Ｖを満たす。すなわち、電荷蓄積層６２が窒化シリコンである場合の２．２Ｖ（シリコンと窒化シリコンとの間の伝導帯バンドオフセット）を、φｃｈａｒｇｅ（シリコンと電荷蓄積層６２の構成材料との間の伝導帯バンドオフセット）に置き換えている。これにより、電荷蓄積層６２が窒化シリコン以外の他の材料で構成される場合であっても、サイクリングによる電荷保持特性の劣化の抑制を図ることができる。
【０１１５】
［実施例］
次に、図１５乃至図１７を用いて、本実施形態に係るＭＯＮＯＳメモリセルの第１実施例および第２実施例について説明する。
【０１１６】
図１５は、本実施形態に係るＭＯＮＯＳメモリセルのＲ１ｌｎ（Ｒ２／Ｒ１）とＲ２との関係を示すグラフであり、第１実施例を示すものである。図１６は、本実施形態に係るＭＯＮＯＳメモリセルのＲ１ｌｎ（Ｒ２／Ｒ１）とＲ２との関係を示すグラフであり、第２実施例を示すものである。図１７は、本実施形態に係るＭＯＮＯＳメモリセルの第２実施例の拡大した断面図である。
【０１１７】
第１実施例では、第１構造の（１）〜（３）式、第２構造の（２）〜（４）式 を満たす例として、Ｌ ＝ ２０ｎｍ、Ｒ１ ＝ ７ｎｍ、Ｒ２ ＝ １５ｎｍ、Ｒ３ ＝ ２７ｎｍと規定する。これらは以下のように決められる。
【０１１８】
まず、メモリの世代に応じてコントロールゲートＣＧの膜厚Ｌを設定し、ここではＬを例えば２０ｎｍとする。これにより、（２）式よりＲ２ ＞ ８ｎｍとなる。
【０１１９】
次に、動作電界（トンネル絶縁層６３への印加電界）を設定する。上述したように、動作電界は、１２ＭＶ／ｃｍ以上２２ＭＶ／ｃｍ以下で設定される。このとき、図１５に示すように、動作電界を設定することでＲ１ｌｎ（Ｒ２／Ｒ１）が一意に決まる。すなわち、動作電界を設定することで、Ｒ１およびＲ２の関係が決まる。ここでは、例えば動作電界を１８ＭＶ／ｃｍと設定する。これにより、図１５に示すように、Ｒ１ｌｎ（Ｒ２／Ｒ１） ＝ ５．８ｎｍとなる。
【０１２０】
その後、Ｒ２ ＞ ８ｎｍおよびＲ１ｌｎ（Ｒ２／Ｒ１） ＝ ５．８ｎｍを満たすように、例えばＲ１ ＝ ７ｎｍ、Ｒ２ ＝ １６ｎｍが設定される。
【０１２１】
Ｒ３は、第１構造および第２構造において適宜設定される。第１構造の場合、（１）式より、Ｒ３／７ ＞ １．４となる。これを満たすために、例えばブロック絶縁層６１を１２ｎｍとすることで、Ｒ３ ＝ ２７ｎｍが設定される。第２構造の場合、（４）式より、Ｒ３／７ ＞ １．８となる。これを満たすために、例えばブロック絶縁層６１を１２ｎｍ（第１層７２を１０ｎｍ、キャップ層７１を２ｎｍ）とすることで、Ｒ３ ＝ ２７ｎｍが設定される。
【０１２２】
第２実施例では、第１構造の（１）〜（３）式、第２構造の（２）〜（４）式を満たす例として、Ｌ ＝ １０ｎｍ、Ｒ１ ＝ ７ｎｍ、Ｒ２ ＝ １９ｎｍ、Ｒ３ ＝ ３０ｎｍと規定する。これらは以下のように決められる。
【０１２３】
まず、メモリの世代に応じてコントロールゲートＣＧの膜厚Ｌを設定し、ここではＬを第１実施例よりも薄く、例えば１０ｎｍとする。これにより、（２）式よりＲ２ ＞ １６ｎｍとなる。
【０１２４】
次に、動作電界（トンネル絶縁層６３への印加電界）を設定する。上述したように、動作電界は、１２ＭＶ／ｃｍ以上２２ＭＶ／ｃｍ以下で設定される。このとき、図１６に示すように、動作電界を設定することでＲ１ｌｎ（Ｒ２／Ｒ１）が一意に決まる。すなわち、動作電界を設定することで、Ｒ１およびＲ２の関係が決まる。
【０１２５】
ここで、図１７に示すように、第２実施例では、トンネル絶縁層６３にシリコン微結晶８０が導入される。シリコン微結晶８０は、トンネル絶縁層６３内において、等密度に分布することが望ましいが、これに限らない。トンネル絶縁層６３がシリコン微結晶８０を含むことにより、第１実施例に対して動作電界を１５％程度下げることができる。このため、第２実施例では、例えば動作電界を１５ＭＶ／ｃｍと設定する。これにより、図１６に示すように、Ｒ１ｌｎ（Ｒ２／Ｒ１） ＝ ７．０ｎｍとなる。
【０１２６】
その後、Ｒ２ ＞ １６ｎｍおよびＲ１ｌｎ（Ｒ２／Ｒ１） ＝ ７．０ｎｍを満たすように、例えばＲ１ ＝ ７ｎｍ、Ｒ２ ＝ １９ｎｍが設定される。
【０１２７】
Ｒ３は、第１構造および第２構造において適宜設定される。第１構造の場合、（１）式より、Ｒ３／７ ＞ １．４となる。これを満たすために、例えばブロック絶縁層６１を１１ｎｍとすることで、Ｒ３ ＝ ３０ｎｍが設定される。第２構造の場合、（４）式より、Ｒ３／７ ＞ １．８となる。これを満たすために、例えばブロック絶縁層６１を１１ｎｍ（第１層７２を９ｎｍ、キャップ層７１を２ｎｍ）とすることで、Ｒ３ ＝ ３０ｎｍが設定される。
【０１２８】
以上のように、Ｌ、Ｒ１、Ｒ２、およびＲ３の規定として第１実施例および第２実施例を挙げたが、これに限らない。第１構造においては（１）〜（３）式、第２構造においては（２）〜（４）式を満たすように適宜設定することが可能である。
【０１２９】
なお、メモリホールの平面形状が真円でない場合（例えば、楕円の場合）、Ｒ１、Ｒ２、Ｒ３としては１つのメモリホールにおけるそれぞれの径の平均値が用いられる。また、メモリホール毎に径のバラつきがある場合、Ｒ１、Ｒ２、Ｒ３としてはメモリホール全体の平均値が用いられる。このようにして得られたＲ１、Ｒ２、Ｒ３に対して、第１構造においては（１）〜（３）式、第２構造においては（２）〜（４）式を満たすようにする。
【０１３０】
＜効果＞
上記実施形態によれば、円筒状の３次元積層型ＭＯＮＯＳメモリにおいて、第１構造では（１）〜（３）式、第２構造では（２）〜（４）式を満たすように、メモリホールの径および各種膜厚が設定される。これにより、（ａ）消去特性を確保することができ、（ｂ）データ保持特性のバラつきを低減することができ、さらに、（ｃ）繰り返し書き込み／消去によるデータ保持特性の劣化を抑制することができる。
【０１３１】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１３２】
３０…半導体基板、５３…貫通ホール、６１…ブロック絶縁層、６２…電荷蓄積層、６３…トンネル絶縁層、８０…シリコン微結晶、ＳＰ…シリコンピラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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