(57)【要約】【課題】要求される動作速度を減少させるとともに、装置を大型化することなく、１種類の回路により様々な種類、長さのゴレイ符号系列に関する相関を得ることのできるゴレイ符号系列相関器およびそれを用いた等化器を提供する。【解決手段】ゴレイ符号系列を用いて相関を得るゴレイ符号系列相関器。ゴレイ符号系列に含まれる２つのゴレイ符号のそれぞれについて、所定の順番に入れ替える順番入替部と、順番が入れ替えられたゴレイ符号に対して加算または減算を行い、相関を取得する複数段の演算部と、演算部の間に設けられ、相関の取得に用いられる演算部の段数を変更するスイッチと、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
ゴレイ符号系列を用いて相関を得るゴレイ符号系列相関器であって、
前記ゴレイ符号系列に含まれる２つのゴレイ符号のそれぞれについて、所定の順番に入れ替える順番入替部と、
順番が入れ替えられた前記ゴレイ符号に対して加算または減算を行い、相関を取得する複数段の演算部と、
前記演算部の間に設けられ、前記相関の取得に用いられる前記演算部の段数を変更するスイッチと、
を備えることを特徴とするゴレイ符号系列相関器。
【請求項２】
前記演算部は７段設けられていて、前記スイッチにより、前記相関の取得に用いられる前記演算部の段数を７段または６段に切り替え可能であることを特徴とする請求項１記載のゴレイ符号系列相関器。
【請求項３】
周波数等化を行うことで信号歪みを補償する等化器であって、
入力信号を所望の並列数に変換する並列数変換部と、
前記並列数変換部からの出力信号に含まれるゴレイ符号系列に対する相関値を得るゴレイ符号系列相関器と、
前記ゴレイ符号系列相関器からの出力信号に対してフーリエ変換処理を施すことにより、時間領域を周波数領域に変換するＦＦＴ部と、
前記ＦＦＴ部によりフーリエ変換処理して得られる信号を用いて、前記ゴレイ符号系列相関器からの出力信号の周波数応答特性を算出するチャネル推定器と、
前記ＦＦＴ部からの出力信号について、前記チャネル推定器により算出された前記周波数応答特性に基づき、ＭＭＳＥ規範により周波数の歪みを補償するＭＭＳＥ補償器と、
前記ＭＭＳＥ補償器からの出力信号に対して逆フーリエ変換処理を施すことにより、前記周波数領域を再び前記時間領域に変換するＩＦＦＴ部と、
を備え、前記ゴレイ符号系列相関器は、請求項１または２に記載されているゴレイ符号系列相関器であることを特徴とする等化器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチギガビット伝送を可能とする超高速無線通信システム端末において、ゴレイ符号系列の相関に基づきマルチパス信号歪みを補償するゴレイ符号系列相関器およびそれを用いた等化器に関するものである。
【背景技術】
【０００２】
現在、世界各国において、６０ＧＨｚ帯を用いた超広帯域無線通信システムによる、シングルキャリア伝送方式を用いた２Ｇｂｐｓ以上の超高速通信の研究開発が進められている。
【０００３】
こうしたミリ波超高速通信においては、従来通信と同様、マルチパス及び高周波回路の周波数特性に起因した信号歪みが問題となっている。
【０００４】
シングルキャリア伝送方式にマルチパスや高周波信号歪みに対処する技術として、例えば周波数等化が挙げられる。周波数等化は、時間領域の受信信号をＦＦＴにより周波数領域に変換し、最小平均２乗誤差（ＭＭＳＥ）補償器等により周波数領域での等化処理を行った後、ＩＦＦＴにより再び時間領域に戻して出力することで行われる。こうした処理を行う無線送受信機には、周波数等化機能を有する等化器が設けられている。
【０００５】
等化器による等化処理には、信号歪み特性である周波数応答特性が用いられている。周波数応答特性は、時間領域における相互相関関数（以後、単に「相関」という。）をフーリエ変換することで得られる。相関は、関数の周期性を把握し、２つの信号の類似性を判断するために用いられる情報であり、等化器においては同期や自動位相制御計算等に使用されている。
【０００６】
こうした相関を求める方法として、例えばスライディング相関を用いる方法（非特許文献１参照）や、ゴレイ符号系列等の特定系列においてバタフライ相関を用いる方法がある（非特許文献２参照）。図５は、バタフライ相関を示す模式図であり、Ｄは遅延数、Ｗは１もしくは−１の重みを表している。これらの方法では、既知信号系列を伝送するとともに、その受信信号に対する当該既知信号系列の畳み込みが行われている。
【０００７】
そして、畳み込みの結果、ピークとなる場所が２つの系列が重なる場所であり、当該ピーク値以外でも同様のピークが立つ場合には、受信信号にノイズが多く含まれていることが分かる。こうしたピーク値を介して２つの系列の比較を行うことにより、相関を得ることができる。
【０００８】
こうした相関の取得において用いられている既知信号系列として、Ｍ系列、ゴールド符号系列、ゴレイ符号系列等が挙げられる。このうち、超高速通信に対応したＩＥＥＥ（ HYPERLINK "javascript:void(0);" Institute of Electrical and Electronics Engineers）８０２．１５．３ｃやＩＥＥＥ８０２．１１ａｄのような無線通信システムにおいては、一般的にゴレイ符号系列が用いられている。
【０００９】
ゴレイ符号系列は、２種類のコンプリメンタリなゴレイ符号により構成されている。ゴレイ符号系列は、送信側から送信されるパケットの先頭部分であるプリアンブル等に組み込まれていて、受信機側は、このゴレイ符号系列に対する相関を得ることで、パケット同期やチャネル（インパルス）応答推定を行う。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】“ＩＥＥＥ  Ｓｔｄ  ８０２．１１ＴＭ−２０１２，”ＩＥＥＥ  Ｃｏｍｐｕｔｅｒ  Ｓｏｃｉｅｔｙ，  ２９  Ｍａｙ  ２００６
【非特許文献２】ＩＥＥＥ８０２．１５−７００−０４−００３ｃ，  ２９  Ｍａｙ  ２００６
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、ＩＥＥＥ８０２．１１ａｄのような１チャンネル当り２ＧＨｚ超の超広帯域で超高速無線伝送を行うことが可能な無線通信システムにおいてスライディング相関を用いようとすると、要求される信号処理に必要な動作速度が早いため、多ビット入力で高精度に相関を得ることは難しい。
【００１２】
また、超高速無線伝送においてバタフライ相関を用いる場合も、同様に必要な動作速度が早いため、構成を大型化することなくＦＰＧＡ（ HYPERLINK "javascript:void(0);" Field Programmable Gate Array）やＡＳＩＣ（ HYPERLINK "javascript:void(0);" Application Specific Integrated Circuits）等に実装し、超高速無線通信システム端末とすることは現状では難しい。
【００１３】
そこで、本発明は、上述した問題点に鑑みて案出されたものであり、超高速無線伝送に際し、要求される動作速度を減少させるとともに、装置を大型化することなく、１種類の回路により様々な種類、長さのゴレイ符号系列に関する相関を得ることのできるゴレイ符号系列相関器およびそれを用いた等化器を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明者は、上述した課題を解決するために、超高速無線伝送において、動作可能な速度に合わせて回路を構成できると共に、装置の大型化を効果的に抑制し、更に１種類の回路により様々な種類のゴレイ符号系列に関する相関を得ることのできるゴレイ符号系列相関器およびそれを用いた等化器を発明した。
【００１５】
第１発明に係るゴレイ符号系列相関器は、ゴレイ符号系列を用いて相関を得るゴレイ符号系列相関器であって、前記ゴレイ符号系列に含まれるコンプリメンタリな２つのゴレイ符号のそれぞれについて、所定の順番に入れ替える順番入替部と、順番が入れ替えられた前記ゴレイ符号に対して加算または減算を行い、２つのゴレイ符号に対する相関を同時に取得する複数段の演算部と、前記演算部の間に設けられ、前記相関の取得に用いられる前記演算部の段数を変更するスイッチと、を備えることを特徴とする。
【００１６】
第２発明に係るゴレイ符号系列相関器は、第１発明のゴレイ符号系列相関器であって、前記演算部は７段設けられていて、前記スイッチにより、前記相関の取得に用いられる前記演算部の段数を７段または６段に切り替え可能であることを特徴とする。
【００１７】
第３発明に係る等化器は、周波数等化を行うことで信号歪みを補償する等化器であって、入力信号を所望の並列数に変換する並列数変換部と、前記並列数変換部からの出力信号に含まれるゴレイ符号系列に対する相関値を得るゴレイ符号系列相関器と、前記ゴレイ符号系列相関器からの出力信号に対してフーリエ変換処理を施すことにより、時間領域を周波数領域に変換するＦＦＴ部と、前記ＦＦＴ部によりフーリエ変換処理して得られる信号を用いて、前記ゴレイ符号系列相関器からの出力信号の周波数応答特性を算出するチャネル推定器と、前記ＦＦＴ部からの出力信号について、前記チャネル推定器により算出された前記周波数応答特性に基づき、ＭＭＳＥ規範により周波数の歪みを補償するＭＭＳＥ補償器と、前記ＭＭＳＥ補償器からの出力信号に対して逆フーリエ変換処理を施すことにより、前記周波数領域を再び前記時間領域に変換するＩＦＦＴ部と、を備え、前記ゴレイ符号系列相関器は、第１発明または第２発明に係るゴレイ符号系列相関器であることを特徴とする。
【発明の効果】
【００１８】
第１発明に係るゴレイ符号系列相関器によると、超高速無線伝送において、要求される動作速度を減少させつつ、装置の大型化を効果的に抑制するとともに、１種類の回路により様々な種類のゴレイ符号系列に関して、コンプリメンタリな系列の相関を同時に得ることができる。
【００１９】
第２発明に係るゴレイ符号系列相関器によると、１種類の回路により、１２８ビットと６４ビットの２種類のゴレイ符号系列に関する相関を得ることができる。
【００２０】
第３発明に係る等化器によると、超高速無線伝送において、要求される動作速度を減少させつつ、装置の大型化を効果的に防止し、１種類の回路により様々な種類のゴレイ符号系列に関する相関を取得するとともに、当該相関を用いて周波数等化を行うことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係る等化器を示す構成ブロック図である。
【図２】入力信号系列が所望の並列数に変換され、並列に用意されたゴレイ符号系列相関器に入力される様子を示す模式図である。
【図３】図１の等化器において用いられているゴレイ符号系列相関器を示す構成ブロック図である。
【図４】２種類のコンプリメンタリなゴレイ符号について行われる所定の順番への入れ替えの例を示す模式図である。
【図５】バタフライ相関を示す模式図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態として、超高速無線が可能な無線通信システムにおいて用いられる等化器について説明する。
【００２３】
図１は、本実施形態に係る等化器を示す構成ブロック図である。図２は、入力信号系列が所望の並列数に変換され、並列に用意されたゴレイ符号系列相関器に入力される様子を示す模式図である。
【００２４】
図１に示すように、等化器１は、並列数変換部２、ゴレイ符号系列相関器３、高速フーリエ変換（ＦＦＴ）部４、最小平均２乗誤差（ＭＭＳＥ）補償器５、チャネル推定器６および高速逆フーリエ変換（ＩＦＦＴ）部７を備えて構成されている。この等化器１は、ゴレイ符号系列を用いて得た相関に基づき周波数等化を行うことでマルチパス信号歪みを補償する。
【００２５】
並列数変換部２は、図２に示すように、入力信号を所望の並列数に変換した後、並列に用意したゴレイ符号系列相関器３に入力するための構成である。
【００２６】
本実施形態では、まず、Ｎ並列の同相成分（Ｉｃｈ）および直交成分（Ｑｃｈ）の入力信号が並列数変換部２によりそれぞれＭ並列に変換されることで、低い動作周波数の信号に変換されている。
【００２７】
各Ｎ並列入力信号は、現行の無線送受信機における処理に用いることは難しい場合にＭ並列入力信号に変換することで、現行の無線送受信機の構成を生かしつつ、以後の処理を行うことを可能にしている。
【００２８】
更に、並列数変換部２では、同相成分、直交成分のＭ並列信号の各出力は、１２８並列信号に変換される。後述するように、本実施形態においては、ゴレイ符号系列相関器３は各相でＭ個並列に設けられているため、この数に合わせて入力信号の並列数が変換されている。
【００２９】
こうして周波数を変換することで、無線送受信機に要求される動作速度を減少させることができる。
【００３０】
ゴレイ符号系列相関器３は、並列数変換部２から並列もしくは直列に入力される信号系列をゴレイ符号系列長の並列数に変換し、コンプリメンタリな２つのゴレイ符号系列に対する相関（図２においてはＡ系列およびＢ系列の２つの相関値）を同時に取得するための構成である。本実施形態においては、Ｍ個の平列数のゴレイ符号系列相関器３が用意されている。
【００３１】
ＦＦＴ部４は、相関が得られた信号に対してフーリエ変換処理を施すことにより、時間領域を周波数領域に変換する構成である。
【００３２】
ＭＭＳＥ補償器５は、ＦＦＴ部４による処理後の信号について、ＭＭＳＥ規範に基づき周波数の歪みを無くす構成である。
【００３３】
チャネル推定器６は、信号が無線チャネルを経由した際に受けた減衰と位相回転（伝送路歪み）を含むチャネル情報（インパルス応答）の取得を行う構成である。
【００３４】
ＩＦＦＴ部７は、ＭＭＳＥ補償器５による処理後の信号に対して逆フーリエ変換処理を施すことにより、周波数領域を再び時間数領域に変換する構成である。
【００３５】
なお、無線送受信機では、上述した等化機１による処理後の信号は、軟判定ＬＤＰＣ復号器等に送信される。軟判定ＬＤＰＣ復号器の場合、低密度パリティ検査（ＬＤＰＣ）を用いて軟判定が行われ、等化器１による処理後の信号が精度良く復号される。
【００３６】
上述した本実施形態に係る等化器１では、スライディング相関と同等の結果を出すために、同一の回路を有するゴレイ符号系列相関器３がＭ個用意され、多ビット入力で動作している。これにより、要求される動作速度を減少させつつ、高精度に相関を得ることができる。
【００３７】
次に、等化器１に設けられているゴレイ符号系列相関器３ついて、更に詳細な説明を行う。
【００３８】
図３は、本実施形態において用いられるゴレイ符号系列相関器３を示す構成ブロック図である。本実施形態において用いられているゴレイ符号系列相関器３は、ゴレイ符号系列の順番を入れ替える順番入替部３１と、７段の演算部３２と、スイッチ３３とを備えるとともに、これらの構成が接続されて構成されている。
【００３９】
順番入替部３１は、２種類のコンプリメンタリなゴレイ符号について、それぞれ所定の順番への入れ替えを行う。
【００４０】
このゴレイ符号の順番の入れ替えは、例えば図４に示す順番に従い行われる。図４は、２種類のコンプリメンタリなゴレイ符号について行われる所定の順番への入れ替えの例を示してあり、上側の２つが１２８ビットのゴレイ符号の入れ替え順を、下側の２つが６４ビットのゴレイ符号の入れ替え順を示している。
【００４１】
この順番入替部３１は、本実施例においては、１２８ビットのゴレイ符号用に２つ（図３の上側２つ）、６４ビットのゴレイ符号用に２つ（図３の下側２つ）の、合計４つが用意されている。
【００４２】
そして、図３の上側に示す２つの順番入替部３１は、それぞれ図４の１番上および上から２番目に示す順番に従い、１２８ビットのゴレイ符号に対する順番の入れ替えを行う。
【００４３】
また、図３の下側に示す２つの順番入替部３１は、それぞれ図４の上から３番目および１番下に示す２つの順番に従い、６４ビットのゴレイ符号に対する順番の入れ替えを行う。
【００４４】
演算部３２は、所定の順番に入れ替えられたゴレイ符号についてのかけ合わせと加算または減算とを行う構成である。演算部３２は複数段用意されていて、それぞれの段について、セレクタ３２１と加算器（または減算器）３２２とが設けられており、相関を取るゴレイ系列に従って変更される。演算部３２の段数は、以下に説明するように、ゴレイ符号系列のビット数に応じて変更される。
【００４５】
本発明に係るゴレイ系列相関器３において必要となる演算部３２の段数をＮ、ゴレイ符号のビット数をＢとすると、ＮとＢとは以下の関係式を満たすものとなる。
２N＝Ｂ
【００４６】
例えば、ゴレイ符号系列のビット数が１２８である場合には、２N＝１２８となり、Ｎは７となるため、７段の演算部３２が必要となる。また、ゴレイ符号系列のビット数が６４である場合には、２N＝６４となり、Ｎは６となるため、６段の演算部３２が必要となる。
【００４７】
そして、本実施形態に係るゴレイ符号系列相関器３では、１２８ビットおよび６４ビットの２種類のゴレイ符号系列が想定されている。そのため、演算部３２は７段設けられているとともに、必要に応じて後述するスイッチ３３を切り替えることで、６段の演算部３２のみを使用するように回路の切り替えを行うことができる。
【００４８】
なお、本実施形態においては、演算部３２は７段設けられているが、本発明においてはこれに限らず、想定されるゴレイ符号のビット数等に応じて、６段や、８段以上など、任意の段数を設定することができる。
【００４９】
スイッチ３３は、１段目の演算部３２と２段目の演算部３２の間に２つ設けられている。
【００５０】
ゴレイ符号系列が１２８ビットの場合、２つのスイッチ３３は、１段目の演算部３２からの入力を受け付けるように切り替えられ、以後２段目、３段目、４段目、…、７段目、と順に処理が行われていく。
【００５１】
一方、ゴレイ符号系列が６４ビットの場合、スイッチ３３は、１段目の演算部３２からの入力を受け付けず、順番入替部３１からの入力を直接受け入れるように切り替えられ、以後２段目、３段目、４段目、…、７段目、と順に処理が行われていく。
【００５２】
従来のバタフライ相関器では、ゴレイ系列が直列入力されるとともに、回路内で多数の遅延素子を使用することが必要であるとともに、動作速度が満足しない場合には、相関ゴレイ符号系列の系列長と等しい数の相関器を用意する必要があった。例えば、１２８ビットのゴレイ符号系列については、加算器（減算器）は２５４×１４個と、相当数の遅延素子が必要であった。
【００５３】
このように、従来は加算器（減算器）を多数設ける必要があるため、ゴレイ符号系列のビット数の増加とともに、回路規模が大型化する傾向があった。
【００５４】
しかし、本発明の実施形態において用いられているゴレイ符号系列相関器３では、必要となる加算器（減算器）３２２の個数は、段数によって決定される。
【００５５】
例えば、本実施形態に係るゴレイ符号系列相関器３では、演算部３２は７段設けられていて、各段について２＾(８−ｋ(ｋ＝１，２,・・・,７)段)の加算器（減算器）３２２が設けられている。例えば、１つのゴレイ符号系列相関器３内には、１並列につき２５４個の加算器がＭ並列分設けられている、すなわち、２５４×Ｍ個の加算器（減算器）３２２のみが設けられていることになる。
【００５６】
このように、本発明に係るゴレイ符号系列相関器３では、演算部３２の段数を系列長に合わせて１段、２段、…、６段、７段と増加させることで、各演算部３２に設けられる加算器（減算器）３２２の数を、１２８個、６４個、…、４個、２個と、順次半減することができる。
【００５７】
また、本実施形態のゴレイ符号系列相関器３は、スイッチ３３を切り替えることにより、１２８ビット、６４ビット等、異なる種類のゴレイ符号系列についても、別系統の回路を設ける必要が無く、１種類の回路を用いて処理を行うことができる。
【００５８】
さらに、本発明に係るゴレイ符号系列相関器３では、従来必要であった多数の遅延素子を削減することができる。
【００５９】
こうした構成により、回路規模を小さくすることができ、ゴレイ符号系列相関器３およびそれを備える等化器１を小型化することができる。
【００６０】
このように、本発明に係るゴレイ符号系列相関器３およびそれを備える等化器１によると、ＩＥＥＥ８０２．１１ａｄのような、要求動作速度の高いシステムにおいても、要求される動作速度を減少させつつ、装置の大型化を効果的に抑制するとともに、１種類の回路により様々な種類のゴレイ符号系列に関する相関を得ることができる。
【符号の説明】
【００６１】
１  等化器
２  並列数変換部
３  ゴレイ符号系列相関器
４  ＦＦＴ部
５  ＺＦ補償器
６  チャネル推定器
７  ＩＦＦＴ部
３１  順番入替部
３２  演算部
３３  スイッチ
３２１  セレクタ
３２２  加算器（減算器）
【図１】
2014155214.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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