(57)【要約】【課題】高い電流密度でのスクリーニングにおいて、特殊な試験装置を用いなくとも、局所的な電流集中を抑制することのできる半導体装置及びその検査方法を提供する。【解決手段】第１方向において複数のゲート電極（２６）が並設され、隣り合うゲート電極によって規定されるセル（４２）としてトランジスタセル（４４）を複数含む半導体基板（１２）、半導体基板の第１主面（１２ａ）上に形成されるゲート配線（３８）及びゲートパッド（３６）、第１主面上に形成され、複数のトランジスタセルに共通の第１パッド（３２）、第１主面上又は第２主面（１２ｂ）上に形成され、複数のトランジスタセルに共通の第２パッド（４０）を備える。ゲートパッドを複数有し、ゲート電極は、ゲート配線により、複数種類に電気的に区分される。また、規定されるゲート電極の組み合わせにより、複数種類のトランジスタセルを有する。【選択図】図２
2014093486.tif 000002
【特許請求の範囲】
【請求項１】
自身の厚み方向に直交する第１方向において複数のゲート電極（２６）が並設され、隣り合う前記ゲート電極（２６）によって規定されるセル（４２）を複数有し、該セル（４２）としてトランジスタセル（４４）を複数含む半導体基板（１２）と、
前記半導体基板（１２）の第１主面（１２ａ）上に形成され、前記ゲート電極（２６）と電気的に接続されるゲート配線（３８）と、
前記半導体基板（１２）の第１主面（１２ａ）上に形成され、前記ゲート配線（３８）を介して、前記ゲート電極（２６）と電気的に接続されるゲートパッド（３６）と、
前記半導体基板（１２）の第１主面（１２ａ）上に形成され、複数の前記トランジスタセル（４４）に共通の第１パッド（３２）と、
前記半導体基板（１２）の第１主面（１２ａ）上、又は、前記第１主面（１２ａ）とは反対の第２主面（１２ｂ）上に形成され、複数の前記トランジスタセル（４４）に共通の第２パッド（４０）と、を備える半導体装置であって、
前記ゲートパッド（３６）を複数有するとともに、各ゲートパッド（３６）に、互いに電気的に区分された前記ゲート配線（３８）がそれぞれ接続され、
前記ゲート電極（２６）は、前記ゲート配線（３８）により、複数種類に電気的に区分され、
規定される前記ゲート電極（２６）の組み合わせにより、複数種類の前記トランジスタセル（４４）を有することを特徴とする半導体装置。
【請求項２】
複数種類の前記トランジスタセル（４４）は、前記第１方向において周期的に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲートパッド（３６）として、第１ゲートパッド（３６ａ）と第２ゲートパッド（３６ｂ）の２種類を有し、
前記ゲート電極（２６）として、前記第１ゲートパッド（３６ａ）と電気的に接続される第１ゲート電極（２６ａ）と、前記第２ゲートパッド（３６ｂ）と電気的に接続される第２ゲート電極（２６ｂ）の２種類を有し、
前記トランジスタセル（４４）として、一対の前記第１ゲート電極（２６ａ）により規定される第１トランジスタセル（４４ａ）と、一対の前記第２ゲート電極（２６ｂ）により規定される第２トランジスタセル（４４ｂ）を有し、
隣り合う前記第１ゲート電極（２６ａ）と前記第２ゲート電極（２６ｂ）により規定される前記セル（４２）として、トランジスタとして機能しない分離セル（４６）が配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記分離セル（４６）は、前記第１パッド（３２）及び前記第２パッド（４０）と電気的に接続されるダイオードセル（４６ａ）であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記分離セル（４６）は、前記第１パッド（３２）と電気的に接続されないフローティング状態のセル（４６ｂ）であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記ゲートパッド（３６）として、第１ゲートパッド（３６ａ）と、第２ゲートパッド（３６ｂ）と、第３ゲートパッド（３６ｃ）の３種類を有し、
前記ゲート電極（２６）として、前記第１ゲートパッド（３６ａ）と電気的に接続される第１ゲート電極（２６ａ）と、前記第２ゲートパッド（３６ｂ）と電気的に接続される第２ゲート電極（２６ｂ）と、前記第３ゲートパッド（３６ｃ）と電気的に接続される第３ゲート電極（２６ｃ）の３種類を有し、
前記第１方向において、前記第１ゲート電極（２６ａ）の隣に位置する種類の異なる前記ゲート電極（２６）は、前記第２ゲート電極（２６ｂ）とされるとともに、前記第３ゲート電極（２６ｃ）の隣に位置する種類の異なる前記ゲート電極（２６）は、前記第２ゲート電極（２６ｂ）とされ、
前記トランジスタセル（４４）として、隣り合う前記第１ゲート電極（２６ａ）と前記第２ゲート電極（２６ｂ）により規定される第３トランジスタセル（４４ｃ）と、隣り合う前記第２ゲート電極（２６ｂ）と前記第３ゲート電極（２６ｃ）により規定される第４トランジスタセル（４４ｄ）を含むことを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記ゲートパッド（３６）として、第１ゲートパッド（３６ａ）と、第２ゲートパッド（３６ｂ）と、第３ゲートパッド（３６ｃ）の３種類を有し、
前記ゲート電極（２６）として、前記第１ゲートパッド（３６ａ）と電気的に接続される第１ゲート電極（２６ａ）と、前記第２ゲートパッド（３６ｂ）と電気的に接続される第２ゲート電極（２６ｂ）と、前記第３ゲートパッド（３６ｃ）と電気的に接続される第３ゲート電極（２６ｃ）の３種類を有し、
前記トランジスタセル（４４）として、隣り合う前記第１ゲート電極（２６ａ）と前記第２ゲート電極（２６ｂ）により規定される第３トランジスタセル（４４ｃ）と、隣り合う前記第２ゲート電極（２６ｂ）と前記第３ゲート電極（２６ｃ）により規定される第４トランジスタセル（４４ｄ）と、隣り合う前記第３ゲート電極（２６ｃ）と前記第１ゲート電極（２６ａ）により規定される第５トランジスタセル（４４ｅ）を含むことを特徴とする請求項２に記載の半導体装置。
【請求項８】
複数の前記ゲートパッド（３６）は、スクリーニング後に互いに短絡されることを特徴とする請求項１〜７いずれか１項に記載の半導体装置。
【請求項９】
複数の前記ゲートパッド（３６）は、スクリーニング後においても、電気的に分離されることを特徴とする請求項１〜７いずれか１項に記載の半導体装置。
【請求項１０】
請求項１に記載の半導体装置の検査方法であって、
前記第１パッド（３２）と前記第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を前記ゲートパッド（３６）に選択的に入力することで、複数種類の前記トランジスタセル（４４）を、順次検査することを特徴とする半導体装置の検査方法。
【請求項１１】
請求項３に記載の半導体装置の検査方法であって、
前記第１パッド（３２）と前記第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を前記第１ゲートパッド（３６ａ）に選択的に入力し、前記第１トランジスタセル（４４ａ）を検査する第１検査工程と、
前記第１検査工程の終了後、前記第１パッド（３２）と前記第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を前記第２ゲートパッド（３６ｂ）に選択的に入力し、前記第２トランジスタセル（４４ｂ）を検査する第２検査工程と、を備えることを特徴とする半導体装置の検査方法。
【請求項１２】
請求項６に記載の半導体装置の検査方法であって、
前記第１パッド（３２）と前記第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を前記第１ゲートパッド（３６ａ）及び前記第２ゲートパッド（３６ｂ）に選択的に入力し、前記第３トランジスタセル（４４ｃ）を検査する第１検査工程と、
前記第１検査工程の終了後、前記第１パッド（３２）と前記第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を前記第２ゲートパッド（３６ｂ）及び前記第３ゲートパッド（３６ｃ）に選択的に入力し、前記第４トランジスタセル（４４ｄ）を検査する第２検査工程と、を備えることを特徴とする半導体装置の検査方法。
【請求項１３】
請求項７に記載の半導体装置の検査方法であって、
前記第１パッド（３２）と前記第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を前記第１ゲートパッド（３６ａ）及び前記第２ゲートパッド（３６ｂ）に選択的に入力し、前記第３トランジスタセル（４４ｃ）を検査する第１検査工程と、
前記第１検査工程の終了後、前記第１パッド（３２）と前記第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を前記第２ゲートパッド（３６ｂ）及び前記第３ゲートパッド（３６ｃ）に選択的に入力し、前記第４トランジスタセル（４４ｄ）を検査する第２検査工程と、
前記第２検査工程の終了後、前記第１パッド（３２）と前記第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を前記第３ゲートパッド（３６ｃ）及び前記第１ゲートパッド（３６ａ）に選択的に入力し、前記第５トランジスタセル（４４ｅ）を検査する第３検査工程と、を備えることを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のゲート電極が並設され、隣り合うゲート電極によって規定されるセルとして、トランジスタセルを複数含む半導体基板を備えた半導体装置に関する。
【背景技術】
【０００２】
従来、複数のゲート電極が並設され、隣り合うゲート電極によって規定されるセルとして、トランジスタセルを複数含む半導体基板を備えた半導体装置が知られている。この半導体装置は、半導体基板の第１主面上に、ゲート電極と電気的に接続されるゲート配線を有しており、ゲート配線には、外部接続端子としてのゲートパッドが接続されている。また、半導体基板の第１主面上に、複数のトランジスタセルに共通の第１パッドが形成され、半導体基板の第１主面上、又は、第１主面とは反対の第２主面上に、複数のトランジスタセルに共通の第２パッドが形成されている。例えば、トランジスタセルに縦型のＩＧＢＴが形成されている場合、第１パッドはエミッタパッドであり、第２パッドは第２主面上に形成されたコレクタパッドである。
【０００３】
このような半導体装置に対しては、例えば高い電流密度での動作を保証するために、第１パッドと第２パッドの間に所定の電圧を印加し、大電流、例えば数百Ａを流してスクリーニングが実施される。従来の複数のプローブを第１パッドに接触させ通電する方法で、試験電流を大きくするためには、プローブの本数を増やすか、プローブ一本あたりの電流を増やすしかない。しかしながら、プローブ一本あたりの電流を増やすと、試験装置とパッドとの接触ばらつきによる局所的な電流集中が、より生じやすくなる。また、プローブの本数を増やす場合、プローブの高さばらつきにより、電流集中が生じやすくなる。また、プローブの本数を増やすことは第１パッドの大きさに制限されるため限界がある。
【０００４】
これに対し、特許文献１では、第２パッド（コレクタ電極）が接触するように支持台上に半導体素子が配置され、ゲートパッド（ゲート電極）に接触子を接触させるとともに、第１パッド（エミッタ電極）には導電性樹脂を接触させる。そして、導電性樹脂上に導電体及び加重機構を設け、加重機構により、その下方に設けた導電体、導電性樹脂、及び半導体素子に加重を与えることで、接触面積を増大させ電流集中を抑制するようにしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１８３５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１で用いる試験装置は、導電性樹脂を用いるなど、スクリーニングに用いられる一般的な試験装置に対して特殊な装置、方法であり、スループットも悪くなることからコストも高くなる。
【０００７】
本発明は上記問題点に鑑み、高い電流密度でのスクリーニングにおいて、特殊な試験装置を用いなくとも、局所的な電流集中を抑制することのできる半導体装置及びその検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体装置は、自身の厚み方向に直交する第１方向において複数のゲート電極（２６）が並設され、隣り合うゲート電極（２６）によって規定されるセル（４２）を複数有し、該セル（４２）としてトランジスタセル（４４）を複数含む半導体基板（１２）と、半導体基板（１２）の第１主面（１２ａ）上に形成され、ゲート電極（２６）と電気的に接続されるゲート配線（３８）と、半導体基板（１２）の第１主面（１２ａ）上に形成され、ゲート配線（３８）を介して、ゲート電極（２６）と電気的に接続されるゲートパッド（３６）と、半導体基板（１２）の第１主面（１２ａ）上に形成され、複数のトランジスタセル（４４）に共通の第１パッド（３２）と、半導体基板（１２）の第１主面（１２ａ）上、又は、第１主面（１２ａ）とは反対の第２主面（１２ｂ）上に形成され、複数のトランジスタセル（４４）に共通の第２パッド（４０）と、を備える。そして、ゲートパッド（３６）を複数有するとともに、各ゲートパッド（３６）に互いに電気的に区分されたゲート配線（３８）がそれぞれ接続され、ゲート電極（２６）は、ゲート配線（３８）により、複数種類に電気的に区分され、規定されるゲート電極（２６）の組み合わせにより、複数種類のトランジスタセル（４４）を有することを特徴とする。
【０００９】
これによれば、駆動信号が印加されるゲートパッド（３６）に対応して、一部のトランジスタセル（４４）に選択的に通電することができる。一方、第１パッド（３２）及び第２パッド（４０）は複数のトランジスタセル（４４）で共通となっている。したがって、トランジスタセル（４４）の電流密度を高めることができる。換言すれば、第１パッド（３２）と第２パッド（４０）間に通電される電流は、従来より小さくても、トランジスタセル（４４）に対して高い電流密度を確保することができる。また、同等の電流密度とする場合、従来よりも小電流で良いので、局所的な電流集中を抑制することができる。また、ゲートパッド（３６）を選択することで、複数種類のトランジスタセル（４４）を、順次検査することができる。すなわち、全てのトランジスタセル（４４）について、高い電流密度で検査することができる。以上により、高い電流密度でのスクリーニングにおいて、特殊な試験装置を用いなくとも、局所的な電流集中を抑制することができる。
【００１０】
また、本発明のさらなる特徴は、ゲートパッド（３６）として、第１ゲートパッド（３６ａ）と第２ゲートパッド（３６ｂ）の２種類を有し、ゲート電極（２６）として、第１ゲートパッド（３６ａ）と電気的に接続される第１ゲート電極（２６ａ）と、第２ゲートパッド（３６ｂ）と電気的に接続される第２ゲート電極（２６ｂ）の２種類を有し、トランジスタセル（４４）として、一対の第１ゲート電極（２６ａ）により規定される第１トランジスタセル（４４ａ）と、一対の第２ゲート電極（２６ｂ）により規定される第２トランジスタセル（４４ｂ）を有し、隣り合う第１ゲート電極（２６ａ）と第２ゲート電極（２６ｂ）により規定されるセル（４２）として、トランジスタとして機能しない分離セル（４６）が配置されることにある。
【００１１】
これによれば、第１パッド（３２）と第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を第１ゲートパッド（３６ａ）に選択的に入力すると、第１トランジスタセル（４４ａ）を検査することができる。一方、第１パッド（３２）と第２パッド（４０）の間に所定の電圧を印加した状態で、駆動信号を第２ゲートパッド（３６ｂ）に選択的に入力すると、第２トランジスタセル（４４ｂ）を検査することができる。したがって、第１トランジスタセル（４４ａ）、第２トランジスタセル（４４ｂ）のいずれについても、従来よりも小電流で、高い電流密度を確保することができる。
【００１２】
ところで、第１ゲート電極（２６ａ）と第２ゲート電極（２６ｂ）により規定されるトランジスタセル（４４）を有する場合、このトランジスタセル（４４）の第１ゲート電極（２６ａ）側に、第１トランジスタセル（４４ａ）の検査時にチャネルが形成される。一方、第２トランジスタセル（４４ｂ）の検査時に第２ゲート電極（２６ｂ）側にチャネルが形成される。このように、片側ずつチャネルが形成される。これに対し、本発明では、第１ゲート電極（２６ａ）と第２ゲート電極（２６ｂ）により規定されるセル（４２）を、トランジスタとして機能しない分離セル（４６）とする。したがって、全てのトランジスタセル（４４）について、両側同時にチャネルを形成した状態で検査することができる。また、第１トランジスタセル（４４ａ）、第２トランジスタセル（４４ｂ）の全てに同様の電流を通電することができる。
【００１３】
また、本発明のさらなる特徴は、ゲートパッド（３６）として、第１ゲートパッド（３６ａ）と、第２ゲートパッド（３６ｂ）と、第３ゲートパッド（３６ｃ）の３種類を有し、ゲート電極（２６）として、第１ゲートパッド（３６ａ）と電気的に接続される第１ゲート電極（２６ａ）と、第２ゲートパッド（３６ｂ）と電気的に接続される第２ゲート電極（２６ｂ）と、第３ゲートパッド（３６ｃ）と電気的に接続される第３ゲート電極（２６ｃ）の３種類を有し、第１方向において、第１ゲート電極（２６ａ）の隣に位置する種類の異なるゲート電極（２６）は、第２ゲート電極（２６ｂ）とされるとともに、第３ゲート電極（２６ｃ）の隣に位置する種類の異なるゲート電極（２６）は、第２ゲート電極（２６ｂ）とされ、トランジスタセル（４４）として、隣り合う第１ゲート電極（２６ａ）と第２ゲート電極（２６ｂ）により規定される第３トランジスタセル（４４ｃ）と、隣り合う第２ゲート電極（２６ｂ）と第３ゲート電極（２６ｃ）により規定される第４トランジスタセル（４４ｄ）を含むことにある。
【００１４】
第１パッド（３２）と第２パッド（４０）の間に所定電圧を印加した状態で、駆動信号を第１ゲートパッド（３６ａ）及び第２ゲートパッド（３６ｂ）に選択的に入力すると、両側同時にチャネルを形成した状態で、第３トランジスタセル（４４ｃ）を検査することができる。また、同様に所定電圧を印加した状態で、駆動信号を第２ゲートパッド（３６ｂ）及び第３ゲートパッド（３６ｃ）に選択的に入力すると、両側同時にチャネルを形成した状態で、第４トランジスタセル（４４ｄ）を検査することができる。したがって、第３トランジスタセル（４４ｃ）、第４トランジスタセル（４４ｄ）のいずれについても、従来よりも小電流で、高い電流密度を確保することができる。また、３種類のゲートパッド（３６ａ，３６ｂ，３６ｃ）を有しながらも、２回の検査で済むため、検査時間を短縮することもできる。また、第３トランジスタセル（４４ｃ）、第４トランジスタセル（４４ｄ）の全てに同様の電流を通電することができる。
【００１５】
また、本発明のさらなる特徴は、ゲートパッド（３６）として、第１ゲートパッド（３６ａ）と、第２ゲートパッド（３６ｂ）と、第３ゲートパッド（３６ｃ）の３種類を有し、ゲート電極（２６）として、第１ゲートパッド（３６ａ）と電気的に接続される第１ゲート電極（２６ａ）と、第２ゲートパッド（３６ｂ）と電気的に接続される第２ゲート電極（２６ｂ）と、第３ゲートパッド（３６ｃ）と電気的に接続される第３ゲート電極（２６ｃ）の３種類を有し、トランジスタセル（４４）として、隣り合う第１ゲート電極（２６ａ）と第２ゲート電極（２６ｂ）により規定される第３トランジスタセル（４４ｃ）と、隣り合う第２ゲート電極（２６ｂ）と第３ゲート電極（２６ｃ）により規定される第４トランジスタセル（４４ｄ）と、隣り合う第３ゲート電極（２６ｃ）と第１ゲート電極（２６ａ）により規定される第５トランジスタセル（４４ｅ）を含むことにある。
【００１６】
第１パッド（３２）と第２パッド（４０）の間に所定電圧を印加した状態で、駆動信号を第１ゲートパッド（３６ａ）及び第２ゲートパッド（３６ｂ）に選択的に入力すると、両側同時にチャネルを形成した状態で、第３トランジスタセル（４４ｃ）を検査することができる。また、同様に所定電圧を印加した状態で、駆動信号を第２ゲートパッド（３６ｂ）及び第３ゲートパッド（３６ｃ）に選択的に入力すると、両側同時にチャネルを形成した状態で、第４トランジスタセル（４４ｄ）を検査することができる。また、所定電圧を印加した状態で、駆動信号を第３ゲートパッド（３６ｃ）及び第１ゲートパッド（３６ａ）に選択的に入力すると、両側同時にチャネルを形成した状態で、第５トランジスタセル（４４ｅ）を検査することができる。したがって、第３トランジスタセル（４４ｃ）、第４トランジスタセル（４４ｄ）、第５トランジスタセル（４４ｅ）のいずれについても、従来よりも小電流で、高い電流密度を確保することができる。また、第３トランジスタセル（４４ｃ）、第４トランジスタセル（４４ｄ）、第５トランジスタセル（４４ｅ）の全てに同様の電流を通電することができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係る半導体装置の概略構成を示す平面図である。便宜上、ゲート電極や配線も実線で図示している。
【図２】図１のII-II線に沿う断面図である。
【図３】プローブ接触による検査を示す図である。
【図４】第１検査工程を示す図である
【図５】第２検査工程を示す図である。
【図６】第１変形例を示す図である。
【図７】第２実施形態に係る半導体装置の概略構成を示す断面図である。
【図８】第２変形例を示す図である。
【図９】第３実施形態に係る半導体装置の概略構成を示す平面図である。便宜上、ゲート電極や配線も実線で図示している。
【図１０】図９のX-X線に沿う断面図である。
【図１１】第３変形例を示す平面図である。便宜上、ゲート電極や配線も実線で図示している。
【図１２】図１１のXII-XII線に沿う断面図である。
【図１３】第４実施形態に係る半導体装置の概略構成を示す平面図である。便宜上、ゲート電極や配線も実線で図示している。
【図１４】図１３のXIV-XIV線に沿う断面図である。
【図１５】第４変形例を示す図である。
【図１６】第５実施形態に係る半導体装置の概略構成を示す平面図である。便宜上、ゲート電極や配線も実線で図示している。
【図１７】第５変形例を示す図である。便宜上、中継端子やＮ端子を破線で示し、中継端子やＮ端子の下に位置する半導体素子などを透過させて図示している。
【図１８】図１７に構成された回路を示す図である。
【図１９】第６実施形態に係る半導体装置の概略構成を示す平面図である。便宜上、ゲート電極や配線も実線で図示している。
【図２０】従来構成の短絡時におけるターンオフ信号波形を示す図である。
【図２１】第６変形例により構成される半導体ユニットの回路図を示す図である。
【図２２】図２１のXXII領域を拡大した図である。
【図２３】第６変形例において、短絡時におけるターンオフ信号波形を示す図である。
【図２４】第７変形例において、トランジスタセルと電流センスとの関係を示す図である。
【図２５】ターンオン時の信号波形を示す図である。
【図２６】第８変形例において、回路構成を示す図である。
【図２７】従来構成において、半導体素子とゲート端子との接続構造を示す図である。
【図２８】第８変形例において、半導体素子とゲート端子との接続構造を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を、図面を参照して説明する。なお、以下の各図相互において互いに同一もしくは均等である部分に、同一符号を付与する。以下においては、半導体基板の厚み方向を単に厚み方向と示し、厚み方向に垂直な方向のうち、ゲート電極の並設方向を第１方向と示す。また、厚み方向及び第１方向の両方向に直交する方向を第２方向と示す。
【００１９】
（第１実施形態）
先ず、図１及び図２を用いて、半導体素子１０ｄの概略構成について説明する。本実施形態に示される半導体素子１０ｄは、例えばＨＶ（Hybrid Vehicle）用インバータモジュールのパワースイッチング素子として用いられる。この半導体素子１０ｄが、特許請求の範囲に記載の半導体装置に相当する。
【００２０】
図１に示すように、半導体素子１０ｄは、厚み方向において第１主面１２ａ及び該第１主面１２ａと反対の第２主面１２ｂを有する半導体基板１２（半導体チップ）を１つ備えている。半導体基板１２は、素子が形成されるメイン領域１２ｍと、メイン領域１２ｍを取り囲む外周領域１２ｓを有しており、外周領域１２ｓには、耐圧を確保するために例えば図示しないガードリングが形成されている。本実施形態では、素子としてＮチャネル型の絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）が形成されている。
【００２１】
半導体基板１２は、第２主面１２ｂ側の表層に、Ｐ＋型のコレクタ層１４を有しており、コレクタ層１４上に、Ｎ型のバッファ層１６を有している。また、バッファ層１６上に、バッファ層１６よりも不純物濃度の低いＮ−型のドリフト層１８を有している。そして、メイン領域１２ｍにおいて、ドリフト層１８上に、Ｐ型のベース層２０を有している。このベース層２０は、半導体基板１２の第１主面１２ａ側の表層に形成されている。このように、メイン領域１２ｍでは、コレクタ層１４、バッファ層１６、ドリフト層１８、及びベース層２０が、この順で積層されている。
【００２２】
また、半導体基板１２には、第１主面１２ａから、ベース層２０を貫通してドリフト層１８に達するトレンチ２２が形成されている。このトレンチ２２は、上記したように厚み方向に所定の深さを有するとともに、第２方向を長手方向、第１方向を短手方向とする略矩形の環状に設けられている。また、複数のトレンチ２２が、同一ピッチで第１方向に繰り返し形成されている。
【００２３】
トレンチ２２の側壁にはゲート絶縁膜２４が形成されており、トレンチ２２内には、ゲート絶縁膜２４を介して、多結晶シリコン等の導電材料が充填されている。そして、充填された導電材料により、ゲート電極２６が形成されている。このため、ゲート電極２６は、トレンチ２２の形状に倣っており、厚み方向に直交する平面形状が略矩形の環状をなすとともに、複数のゲート電極２６が、第１方向に並設されている。また、本実施形態では、ゲート電極２６として、後述するゲートパッド３６に対応して電気的に区分された第１ゲート電極２６ａと第２ゲート電極２６ｂを有している。
【００２４】
また、ベース層２０における第１主面１２ａ側の表層のうち、トレンチ２２の側部には、ドリフト層１８よりも不純物濃度の高いＮ＋型のエミッタ領域２８が形成されている。また、第１方向において隣り合うトレンチ２２の間であって、トレンチ２２の側部に形成されたエミッタ領域２８の間には、ベース層２０よりも不純物濃度の高いＰ＋型のベースコンタクト領域３０が形成されている。本実施形態では、第１方向に並設される全てのゲート電極２６の両側部にエミッタ領域２８がそれぞれ形成されている。また、ベースコンタクト領域３０は、第２方向において所定ピッチを有して不連続で形成されている。換言すれば、ベースコンタクト領域３０が間欠的に形成されており、ベースコンタクト領域３０のない部分には、エミッタ領域２８が配置されている。このベースコンタクト領域３０は、第１主面１２ａから、エミッタ領域２８よりも深い位置まで形成されている。
【００２５】
半導体基板１２の第１主面１２ａ上には、図示しない層間絶縁膜が形成されており、この層間絶縁膜上には第１パッド３２としてエミッタ電極が形成されている。第１パッド３２は、上記したメイン領域１２ｍに対応して形成されている。第１パッド３２は、層間絶縁膜に形成されたコンタクトホール３４を介して、エミッタ領域２８及びベースコンタクト領域３０と電気的に接続されている。
【００２６】
また、外周領域１２ｓにおける層間接続膜上には、ゲートパッド３６も形成されている。このゲートパッド３６は、層間接続膜上に形成されたゲート配線３８を介して、ゲート電極２６と電気的に接続されている。本実施形態では、ゲートパッド３６として、電気的に区分された第１ゲートパッド３６ａと第２ゲートパッド３６ｂを有している。また、ゲート配線３８として、電気的に区分された第１ゲート配線３８ａと第２ゲート配線３８ｂを有している。そして、第１ゲート電極２６ａは、第１ゲート配線３８ａを介して第１ゲートパッド３６ａと電気的に接続されている。また、第２ゲート電極２６ｂは、第２ゲート配線３８ｂを介して第２ゲートパッド３６ｂと電気的に接続されている。
【００２７】
また、図１及び図２に示すように、第１方向において、第１ゲート電極２６ａと第２ゲート電極２６ｂが交互に設けられている。各ゲート電極２６（２６ａ，２６ｂ）は平面略矩形の環状をなすため、図２に示すように、第１方向に並設されたゲート電極２６としてみると、第１ゲート電極２６ａと第２ゲート電極２６ｂが２本ずつ配置されているとも言える。
【００２８】
一方、半導体基板１２の第２主面１２ｂ上には、第２パッド４０としてコレクタ電極が形成されており、この第２パッド４０は、コレクタ層１４と電気的に接続されている。
【００２９】
また、半導体基板１２のメイン領域１２ｍは、第１方向に並設されるゲート電極２６により、複数のセル４２に区画されている。すなわち、第１方向に隣り合うゲート電極２６により、セル４２が規定されている。本実施形態では、隣り合うゲート電極２６の中心間
が１つのセル４２となっている。また、セル４２として、複数のトランジスタセル４４を含んでいる。本実施形態では、セル４２が全てトランジスタセル４４となっている。また、トランジスタセル４４として、環状の第１ゲート電極２６ａ、すなわち、第１方向に並設された２本の第１ゲート電極２６ａにより規定される第１トランジスタセル４４ａを含んでいる。また、環状の第２ゲート電極２６ｂ、すなわち、第１方向に並設された２本の第２ゲート電極２６ｂにより規定される第２トランジスタセル４４ｂを含んでいる。さらには、隣り合う第１ゲート電極２６ａと第２ゲート電極２６ｂにより規定される第３トランジスタセル４４ｃを含んでいる。そして、第１方向において、第１トランジスタセル４４ａ、第３トランジスタセル４４ｃ、第２トランジスタセル４４ｂ、第３トランジスタセル４４ｃ、第１トランジスタセル４４ａの順に設けられている。
【００３０】
次に、図３を用いて、上記した半導体素子１０ｄの電気的特性の検査方法について説明する。
【００３１】
本実施形態では、高い電流密度での動作を保証するために、第１パッド３２と第２パッド４０の間に所定の電圧を印加し、この印加状態でゲートパッド３６に駆動信号を印加して、半導体素子１０ｄに大電流、例えば数百Ａを流す。これにより、スクリーニングを実施する。
【００３２】
具体的には、例えば通電可能な図示しない支持台に対して第２パッド４０が接触するように、支持台上に半導体素子１０ｄを配置する。そして、テスタのプローブ１００を第１パッド３２に接触させて、第１パッド３２と第２パッド４０の間に所定の電圧を印加する。プローブ１００は、例えば１本で１０Ａ通電することができ、図３では、４０本のプローブ１００により、４００Ａ通電することができる。そして、この印加状態で、ゲートパッド３６に駆動信号を印加する。本実施形態では、先ず第１ゲートパッド３６ａへ駆動信号を印加し、その後、第２ゲートパッド３６ｂへ駆動信号を印加する。
【００３３】
次に、このように構成される半導体素子１０ｄの作用効果について説明する。
【００３４】
本実施形態では、半導体素子１０ｄが第１ゲートパッド３６ａと第２ゲートパッド３６ｂを有している。そして、第１ゲートパッド３６ａには第１ゲート電極２６ａが電気的に接続され、第２ゲートパッド３６ｂには第２ゲート電極２６ｂが電気的に接続されている。一方、第１パッド３２及び第２パッド４０は複数のトランジスタセル４４で共通となっている。
【００３５】
したがって、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第１ゲートパッド３６ａに選択的に入力すると、第１ゲート電極２６ａの付近にチャネルが形成される。具体的には、図４に示すように、第１方向において第１トランジスタセル４４ａの両側と、第３トランジスタセル４４ｃの第１ゲート電極２６ａ側に、チャネルが形成される。したがって、図４に実線矢印で示すように、電流（コレクタ電流）が流れる。この第１検査工程により、第１トランジスタセル４４ａと、言うなれば第３トランジスタセル４４ｃの半分を検査することができる。
【００３６】
一方、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第２ゲートパッド３６ｂに選択的に入力すると、第２ゲート電極２６ｂの付近にチャネルが形成される。具体的には、図５に示すように、第１方向において第２トランジスタセル４４ｂの両側と、第３トランジスタセル４４ｃの第２ゲート電極２６ｂ側に、チャネルが形成される。したがって、図５に破線矢印で示すように、電流（コレクタ電流）が流れる。この第２検査工程により、第２トランジスタセル４４ｂと、言うなれば第３トランジスタセル４４ｃの残り半分を検査することができる。
【００３７】
このように、本実施形態では、１回の検査で複数のトランジスタセル４４の半分について４００Ａを通電することができる。したがって、複数のトランジスタセル４４全体に対して４００Ａ通電する場合に較べて、トランジスタセル４４（４４ａ，４４ｂ，４４ｃ）の電流密度を高めることができる。すなわち、第１パッド３２と第２パッド４０間に通電される電流が従来より小さくても、トランジスタセル４４に対して高い電流密度を確保することができる。また、同等の電流密度とする場合、従来よりも小電流で良いので、局所的な電流集中を抑制することができる。
【００３８】
また、ゲートパッド３６ａ，３６ｂを選択することで、複数種類のトランジスタセル４４ａ，４４ｂ，４４ｃを、順次検査することができる。すなわち、全てのトランジスタセル４４について、高い電流密度で検査することができる。以上により、高い電流密度でのスクリーニングにおいて、特殊な試験装置を用いなくとも、局所的な電流集中を抑制することができる。
【００３９】
また、２種類のゲートパッド３６ａ，３６ｂとゲート配線３８ａ，３８ｂにより、小電流で、高い電流密度を確保することができるので、ゲートパッド３６とゲート配線３８を簡素化することができる。
【００４０】
また、複数種類のトランジスタセル４４ａ，４４ｂ，４４ｃは、第１方向において周期的に配置されている。詳しくは、第１トランジスタセル４４ａと第２トランジスタセル４４ｂが１つずつ交互に設けられるとともに、第１トランジスタセル４４ａと第２トランジスタセル４４ｂの間に、第３トランジスタセル４４ｃが介在されている。これによれば、同一種類のトランジスタセル４４が固まって配置される構成に較べて、プローブ１００に流れる電流の偏りを抑制することができる。
【００４１】
なお、本実施形態では、半導体素子１０ｄが、第１パッド３２を１つのみ有する例を示した。しかしながら、第１パッド３２が複数に分割された構成にも適用することができる。この場合、各第１パッド３２の直下において、トランジスタセル４４のゲート電極２６と電気的に接続されるゲートパッド３６は共通となっている。すなわち、例えば第１パッド３２を２つ有する場合、一方の第１パッド３２直下のトランジスタセル４４がゲートパッド３６ａ，３６ｂに接続される場合、他方の第１パッド３２直下のトランジスタセル４４もゲートパッド３６ａ，３６ｂに接続される。
【００４２】
また、本実施形態では、１つのゲートパッド３６に１つのゲート配線３８が接続される例を示した。しかしながら、共通のゲートパッド３６に複数のゲート配線３８が接続されても良い。例えば、第１ゲートパッド３６ａに第１ゲート配線３８ａが２本接続され、第２ゲートパッド３６ｂに第２ゲート配線３８ｂが２本接続された構成としても良い。この場合、例えば一方の第１ゲート配線３８ａが複数の第１ゲート電極２６ａの一部に接続され、他方の第１ゲート配線３８ａが残りの第１ゲート電極２６ａに接続されることとなる。また、複数のゲートパッド３６が共通のゲート配線３８に接続されても良い。例えば、第１ゲート配線３８ａに２つの第１ゲートパッド３６ａが接続され、第２ゲート配線３８ｂに２つのゲートパッド３６ｂが接続された構成としても良い。すなわち、半導体素子１０ｄは、ゲートパッド３６からゲート配線３８を介してゲート電極２６までの、電気的に独立したゲート系統を、複数有せば良い。
【００４３】
（第１変形例）
第１実施形態では、ゲート電極２６の平面形状が略矩形の環状とされる例を示した。しかしながら、例えば図６に示すように、第２方向に沿って延設された直線形状のゲート電極２６を備える半導体素子１０ｄにも適用することができる。図６に示す複数のゲート電極２６はストライプ状に配置されている。そして、第１方向において、第１ゲート電極２６ａ及び第２ゲート電極２６ｂがそれぞれ２本ずつ交互に設けられている。それ以外の点は、上記実施形態と同じである。
【００４４】
なお、図６では、便宜上、第１検査工程で流れる電流（実線矢印）と、第２検査工程で流れる電流（破線矢印）を併記している。
【００４５】
（第２実施形態）
本実施形態において、上記実施形態と共通する部分についての説明は割愛する。
【００４６】
本実施形態の特徴は、半導体素子１０ｄが、図７に示すように、隣り合う第１ゲート電極２６ａと第２ゲート電極２６ｂにより規定されるセル４２として、トランジスタとして機能しない分離セル４６を有する点にある。
【００４７】
特に図７では、分離セル４６が、第１パッド３２及び第２パッド４０と電気的に接続されるダイオードセル４６ａとなっている。すなわち、半導体基板１２のメイン領域１２ｍにおいて、トランジスタセル４４とともにダイオードセル４６ａが並設されている。また、トランジスタセル４４に着目すると、第１トランジスタセル４４ａと第２トランジスタセル４４ｂが２つずつ交互に設けられている。そして、第１トランジスタセル４４ａと第２トランジスタセル４４ｂの間に、ダイオードセル４６ａが介在された周期構造となっている。
【００４８】
半導体基板１２は、ダイオードセル４６ａにおいて、第２主面１２ｂ側の表層に、コレクタ層１４ではなく、Ｎ＋型のカソード層４８を有している。また、ベース層２０における表層に、部分的にＰ＋型のアノード領域５０を有している。ダイオードセル４６ａにおいては、第１ゲート電極２６ａ及び第２ゲート電極２６ｂの側部にエミッタ領域２８が形成されていない。なお、符号５２は、ゲート電極２６と第１パッド３２とを電気的に分離する絶縁膜である。ダイオードセル４６ａに形成されるダイオードは、トランジスタセル４４に形成されるＩＧＢＴに対して逆並列に接続され、還流用のダイオードとして機能する。このように、本実施形態では、半導体基板１２に所謂ＲＣＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）が形成されている。
【００４９】
このように構成される半導体素子１０ｄでは、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第１ゲートパッド３６ａに選択的に入力すると、第１方向において第１トランジスタセル４４ａの両側に、チャネルが形成される。したがって、図７に実線矢印で示すように、第１トランジスタセル４４ａに電流が流れる。このとき、第１実施形態とは異なり、ダイオードセル４６ａには電流が流れない。この第１検査工程により、第１トランジスタセル４４ａを検査することができる。
【００５０】
一方、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第２ゲートパッド３６ｂに選択的に入力すると、第１方向において第２トランジスタセル４４ｂの両側に、チャネルが形成される。したがって、図７に破線矢印で示すように、第２トランジスタセル４４ｂに電流が流れる。このとき、第１実施形態とは異なり、ダイオードセル４６ａには電流が流れない。この第２検査工程により、第２トランジスタセル４４ｂを検査することができる。なお、図７では、便宜上、第１検査工程で流れる電流（実線矢印）と、第２検査工程で流れる電流（破線矢印）を併記している。
【００５１】
以上により、第１トランジスタセル４４ａ、第２トランジスタセル４４ｂのそれぞれについて、従来より小電流でも、高い電流密度を確保することができる。また、同等の電流密度とする場合、従来よりも小電流で良いので、局所的な電流集中を抑制することができる。
【００５２】
また、本実施形態では、第１ゲート電極２６ａと第２ゲート電極２６ｂにより規定されるセル４２が、分離セル４６としてのダイオードセル４６ａとなっている。したがって、第１検査工程において、第１ゲート電極２６ａに駆動信号を印加しても、第１ゲート電極２６ａ側にチャネルが形成されない。また、第２検査工程において、第２ゲート電極２６ｂに駆動信号を印加しても、第２ゲート電極２６ｂ側にチャネルが形成されない。したがって、第１ゲート電極２６ａと第２ゲート電極２６ｂにより規定されるセル４２において、片側ずつ電流が流れることはない。したがって、全てのトランジスタセル４４について、両側同時にチャネルを形成した状態で検査することができる。また、第１トランジスタセル４４ａ、第２トランジスタセル４４ｂの全てに、同様の電流を通電することができる。
【００５３】
（第２変形例）
第２実施形態では、分離セル４６として、ダイオードセル４６ａの例を示した。しかしながら、分離セル４６としては、トランジスタとして機能しないセル４２、換言すれば、ゲートパッド３６に駆動信号を印加しても、電流が流れないセル４２であれば良い。例えば図８に示すように、第１パッド３２と電気的に接続されず、電気的に浮遊状態とされたフローティングセル４６ｂを採用することもできる。この場合も、上記実施形態と同様の効果を奏することができる。
【００５４】
なお、図８では、便宜上、第１検査工程で流れる電流（実線矢印）と、第２検査工程で流れる電流（破線矢印）を併記している。
【００５５】
（第３実施形態）
本実施形態において、上記実施形態と共通する部分についての説明は割愛する。
【００５６】
本実施形態では、図９及び図１０に示すように、ゲートパッド３６として、第１ゲートパッド３６ａ及び第２ゲートパッド３６ｂに加えて、第３ゲートパッド３６ｃを有している。また、ゲート配線３８として、第１ゲート配線３８ａ及び第２ゲート配線３８ｂに加え、第３ゲートパッド３６ｃに接続される第３ゲート配線３８ｃを有している。そして、ゲート電極２６として、第１ゲート電極２６ａ及び第２ゲート電極２６ｂに加えて、第３ゲートパッド３６ｃと電気的に接続される第３ゲート電極２６ｃを有している。
【００５７】
また、第１方向において、第１ゲート電極２６ａの隣に位置する種類の異なるゲート電極２６は、第２ゲート電極２６ｂとされている。一方、第３ゲート電極２６ｃの隣に位置する種類の異なるゲート電極２６は、第２ゲート電極２６ｂとされている。換言すれば、第１ゲート電極２６ａと第３ゲート電極２６ｃは隣り合わない。
【００５８】
そして、トランジスタセル４４として、隣り合う第１ゲート電極２６ａと第２ゲート電極２６ｂにより規定される第３トランジスタセル４４ｃと、隣り合う第２ゲート電極２６ｂと第３ゲート電極２６ｃにより規定される第４トランジスタセル４４ｄを含むことを特徴としている。それ以外の点は、第１実施形態と同じである。
【００５９】
図９及び図１０に示す例では、トランジスタセル４４として、第３トランジスタセル４４ｃ、第４トランジスタセル４４ｄに加えて、第１トランジスタセル４４ａと、隣り合う一対の第３電極２６ｃにより規定される第６トランジスタセル４４ｆを有している。そして、各トランジスタセル４４ａ，４４ｃ，４４ｄ，４４ｆの個数が等しくなるように、各トランジスタセル４４ａ，４４ｃ，４４ｄ，４４ｆが周期的に配置されている。詳しくは、第１方向において、２つの第１トランジスタセル４４ａ、１つの第３トランジスタセル４４ｃ、１つの第４トランジスタセル４４ｄ、２つの第６トランジスタセル４４ｆ、１つの第４トランジスタセル４４ｄ、１つの第３トランジスタセル４４ｃが順に配置されて１セットとなっている。換言すれば、第１方向において、３本の第１ゲート電極２６ａ、１本の第２ゲート電極２６ｂ、３本の第３ゲート電極２６ｃ、１本の第２ゲート電極２６ｂで１セットとなっている。
【００６０】
第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第１ゲートパッド３６ａ及び第２ゲートパッド３６ｂに選択的に入力すると、第１ゲート電極２６ａ及び第２ゲート電極２６ｂ付近にチャネルが形成される。具体的には、図１０に示すように、第１方向において第１トランジスタセル４４ａの両側、第３トランジスタセル４４ｃの両側、第４トランジスタセル４４ｄの第２ゲート電極２６ｂ側に、チャネルが形成される。したがって、図１０に実線矢印で示すように、電流が流れる。この第１検査工程により、第１トランジスタセル４４ａと、第３トランジスタセル４４ｃと、言うなれば第４トランジスタセル４４ｄの半分を検査することができる。
【００６１】
一方、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第２ゲートパッド３６ｂ及び第３ゲートパッド３６ｃに選択的に入力すると、第２ゲート電極２６ｂ及び第３ゲート電極２６ｃ付近にチャネルが形成される。具体的には、図１０に示すように、第１方向において第４トランジスタセル４４ｄの両側、第６トランジスタセル４４ｆの両側、第３トランジスタセル４４ｃの第２ゲート電極２６ｂ側に、チャネルが形成される。したがって、図１０に破線矢印で示すように、電流が流れる。この第２検査工程により、第４トランジスタセル４４ｄと、第６トランジスタセル４４ｆと、言うなれば第３トランジスタセル４４ｃの半分を検査することができる。なお、図１０でも、便宜上、第１検査工程で流れる電流（実線矢印）と、第２検査工程で流れる電流（破線矢印）を併記している。
【００６２】
このように本実施形態においても、ゲートパッド３６を複数有し、第３トランジスタセル４４ｃ、第４トランジスタセル４４ｄについての両側同時の検査を、それぞれ別工程で行うことができるので、従来より小電流でも、高い電流密度を確保することができる。また、同等の電流密度とする場合、従来よりも小電流で良いので、局所的な電流集中を抑制することができる。
【００６３】
また、３種類のゲートパッド３６ａ，３６ｂ，３６ｃを有しながらも、２回の検査で、全てのトランジスタセル４４（４４ａ，４４ｃ，４４ｄ，４４ｆ）を検査することができるため、検査時間を短縮することもできる。
【００６４】
また、互いに異なるゲート電極２６により規定される第３トランジスタセル４４ｃ、第４トランジスタセル４４ｄの全てについて、両側同時にチャネルを形成した状態で検査することができる。したがって、同じ種類のゲート電極２６により規定される第１トランジスタセル４４ａ、第６トランジスタセル４４ｆも含めて、全てのトランジスタセル４４について、両側同時にチャネルを形成した状態で検査することができる。
【００６５】
さらには、第３トランジスタセル４４ｃ、第４トランジスタセル４４ｄの全てに同様の電流を通電することができる。
【００６６】
なお、本実施形態では、すべての種類のトランジスタセル４４の個数が等しくなるようにする例を示したが個数の組み合わせは上記例に限定されない。また、同じ種類のゲート電極２６により規定されるトランジスタセル４４として、第２トランジスタセル４４ｂを含んでも良い。
【００６７】
（第３変形例）
第３実施形態では、同じ種類のゲート電極２６により規定されるトランジスタセル４４、例えば第１トランジスタセル４４ａや第６トランジスタセル４４ｆも含む例を示した。しかしながら、図１１及び図１２に示すように、トランジスタセル４４として、第３トランジスタセル４４ｃと第４トランジスタセル４４ｄのみを含む構成としても良い。図１１及び図１２に示す例では、各トランジスタセル４４ｃ，４４ｄの個数が等しくなるように、各トランジスタセル４４ｃ，４４ｄが周期的に配置されている。具体的には、第１方向において、１本の第１ゲート電極２６ａ、１本の第２ゲート電極２６ｂ、１本の第３ゲート電極２６ｃ、１本の第２ゲート電極２６ｂで１セットとなっており、これが周期的に繰り返されている。これにより、第１方向において、１つの第３トランジスタセル４４ｃ、１つの第４トランジスタセル４４ｃ、１つの第４トランジスタセル４４ｄ、１つの第３トランジスタセル４４ｃが順に配置されて１セットとなっている。
【００６８】
第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第１ゲートパッド３６ａ及び第２ゲートパッド３６ｂに入力すると、第３トランジスタセル４４ｃの両側、第４トランジスタセル４４ｄの第２ゲート電極２６ｂ側に、チャネルが形成される。したがって、図１２に実線矢印で示すように電流が流れ、この第１検査工程により、第３トランジスタセル４４ｃと、言うなれば第４トランジスタセル４４ｄの半分を検査することができる。
【００６９】
一方、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第２ゲートパッド３６ｂ及び第３ゲートパッド３６ｃに入力すると、第４トランジスタセル４４ｄの両側、第３トランジスタセル４４ｃの第２ゲート電極２６ｂ側に、チャネルが形成される。したがって、図１２に破線矢印で示すように電流が流れ、この第２検査工程により、第４トランジスタセル４４ｄと、言うなれば第３トランジスタセル４４ｃの半分を検査することができる。なお、図１２でも、便宜上、第１検査工程で流れる電流（実線矢印）と、第２検査工程で流れる電流（破線矢印）を併記している。
【００７０】
これによれば、全てのトランジスタセル４４について、同様の電流を通電することができる。
【００７１】
（第４実施形態）
本実施形態において、上記実施形態と共通する部分についての説明は割愛する。
【００７２】
本実施形態においても、第３実施形態同様、３種類のゲートパッド３６ａ，３６ｂ，３６ｃ、３種類のゲート配線３８ａ，３８ｂ，３８ｃ、及び３種類のゲート電極２６ａ，２６ｂ，２６ｃを有している。そして、トランジスタセル４４として、図１３及び図１４に示すように、第３トランジスタセル４４ｃ及び第４トランジスタセル４４ｄに加えて、隣り合う第３ゲート電極２６ｃと第１ゲート電極２６ａにより規定される第５トランジスタセル４４ｅを含むことを特徴としている。換言すれば、トランジスタセル４４として、第３トランジスタセル４４ｃ，第４トランジスタセル４４ｄ、第５トランジスタセル４４ｅのみを有している。それ以外の点は、第１実施形態と同じである。
【００７３】
詳しくは、各トランジスタセル４４ｃ，４４ｄ，４４ｅの個数が等しくなるように、各トランジスタセル４４ｃ，４４ｄ，４４ｅが周期的に配置されている。第１方向において、１本の第１ゲート電極２６ａ、１本の第２ゲート電極２６ｂ、１本の第３ゲート電極２６ｃが順に配置されて１セットとなっており、これが周期的に繰り返されている。これにより、第１方向において、１つの第３トランジスタセル４４ｃ、１つの第４トランジスタセル４４ｃ、１つの第５トランジスタセル４４ｅが順に配置されて１セットとなっている。
【００７４】
第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第１ゲートパッド３６ａ及び第２ゲートパッド３６ｂに入力する。すると、第３トランジスタセル４４ｃの両側、第４トランジスタセル４４ｄの第２ゲート電極２６ｂ側、第５トランジスタセル４４ｅの第１ゲート電極２６ａ側に、チャネルが形成される。したがって、図１４に実線矢印で示すように電流が流れる。この第１検査工程により、第３トランジスタセル４４ｃと、言うなれば第４トランジスタセル４４ｄの半分及び第５トランジスタセル４４ｅの半分を検査することができる。
【００７５】
また、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第２ゲートパッド３６ｂ及び第３ゲートパッド３６ｃに入力する。すると、第４トランジスタセル４４ｄの両側、第３トランジスタセル４４ｃの第２ゲート電極２６ｂ側に、第５トランジスタセル４４ｅの第３ゲート電極２６ｃ側に、チャネルが形成される。したがって、図１４に破線矢印で示すように電流が流れる。この第２検査工程により、第４トランジスタセル４４ｄと、言うなれば第３トランジスタセル４４ｃの半分及び第５トランジスタセル４４ｅの半分を検査することができる。
【００７６】
さらに、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第３ゲートパッド３６ｃ及び第１ゲートパッド３６ａに入力する。すると、第５トランジスタセル４４ｅの両側、第３トランジスタセル４４ｃの第１ゲート電極２６ａ側、第４トランジスタセル４４ｄの第３ゲート電極２６ｃ側に、チャネルが形成される。したがって、図１４に一点鎖線矢印で示すように電流が流れる。この第３検査工程により、第５トランジスタセル４４ｅと、言うなれば第３トランジスタセル４４ｃの半分及び第４トランジスタセル４４ｄの半分を検査することができる。なお、図１４では、便宜上、第１検査工程で流れる電流（実線矢印）と、第２検査工程で流れる電流（破線矢印）と、第３検査工程で流れる電流（一点鎖線矢印）を併記している。
【００７７】
これによれば、第３トランジスタセル、第４トランジスタセル、第５トランジスタセルのいずれについても、従来よりも小電流で、高い電流密度を確保することができる。また、異なるゲート電極により規定される第３トランジスタセル、第４トランジスタセル、第５トランジスタセルの全てについて、両側同時にチャネルを形成した状態で検査することができる。また、第３トランジスタセル、第４トランジスタセル、第５トランジスタセルの全てに同様の電流を通電することができる。
【００７８】
このように本実施形態においても、ゲートパッド３６を複数有し、第３トランジスタセル４４ｃ、第４トランジスタセル４４ｄ、第５トランジスタセル４４ｅについての両側同時の検査を、それぞれ別工程で行うことができる。したがって、従来より小電流でも、高い電流密度を確保することができる。また、同等の電流密度とする場合、従来よりも小電流で良いので、局所的な電流集中を抑制することができる。
【００７９】
また、互いに異なるゲート電極２６により規定される第３トランジスタセル４４ｃ、第４トランジスタセル４４ｄ、第５トランジスタセル４４ｅの全てについて、両側同時にチャネルを形成した状態で検査することができる。したがって、全てのトランジスタセル４４について、両側同時にチャネルを形成した状態で検査することができる。
【００８０】
さらには、第３トランジスタセル４４ｃ、第４トランジスタセル４４ｄ、第５トランジスタセル４４ｅの全てに同様の電流を通電することができる。
【００８１】
（第４変形例）
上記実施形態では、全てのセル４２をトランジスタセル４４とするとともに、３つのゲートパッド３６ａ，３６ｂ，３６ｃにより３回通電を行って、異なるゲート電極２６により規定されるトランジスタセル４４の全てについて両側同時に検査する例を示した。しかしながら、図１５に示すように、トランジスタセル４４と分離セル４６ｃを交互に配置した構成でも、３つのゲートパッド３６ａ，３６ｂ，３６ｃにより３回通電を行って、異なるゲート電極２６により規定されるトランジスタセル４４の全てについて両側同時に検査することができる。図１５では、分離セル４６ｃがフローティングセルとなっている。
【００８２】
図１５では、第１実施形態同様、ゲート電極２６が環状をなしており、第１方向において、第１ゲート電極２６ａ、第２ゲート電極２６ｂ、第３ゲート電極２６ｃの順に周期的に配置されている。また、各ゲート電極２６により規定されるセル４２、換言すれば環状のゲート電極２６内のセル４２、が分離セル４６ｃとなっている。また、トランジスタセル４４として、第３トランジスタセル４４ｃ、第４トランジスタセル４４ｄ、第５トランジスタセル４４ｅを有している。トランジスタセル４４に着目すると、第１方向において、第３トランジスタセル４４ｃ、第４トランジスタセル４４ｄ、第５トランジスタセル４４ｅの順に周期的に配置されている。
【００８３】
そして、第４実施形態同様、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第１ゲートパッド３６ａ及び第２ゲートパッド３６ｂに入力する。すると、図１５に実線矢印で示すように電流が流れ、この第１検査工程により、第３トランジスタセル４４ｃと、言うなれば第４トランジスタセル４４ｄの半分及び第５トランジスタセル４４ｅの半分を検査することができる。
【００８４】
また、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第２ゲートパッド３６ｂ及び第３ゲートパッド３６ｃに入力する。すると、図１５に破線矢印で示すように電流が流れ、この第２検査工程により、第４トランジスタセル４４ｄと、言うなれば第３トランジスタセル４４ｃの半分及び第５トランジスタセル４４ｅの半分を検査することができる。
【００８５】
さらに、第１パッド３２と第２パッド４０の間に所定の電圧を印加した状態で、駆動信号を第３ゲートパッド３６ｃ及び第１ゲートパッド３６ａに入力する。すると、図１５に一点鎖線矢印で示すように電流が流れ、この第３検査工程により、第５トランジスタセル４４ｅと、言うなれば第３トランジスタセル４４ｃの半分及び第４トランジスタセル４４ｄの半分を検査することができる。なお、図１５でも、便宜上、第１検査工程で流れる電流（実線矢印）と、第２検査工程で流れる電流（破線矢印）と、第３検査工程で流れる電流（一点鎖線矢印）を併記している。
【００８６】
（第５実施形態）
本実施形態において、上記実施形態と共通する部分についての説明は割愛する。
【００８７】
本実施形態の特徴は、複数のゲートパッド３６は、スクリーニング後に互いに短絡されることにある。それ以外の点は、第１実施形態と同じである。
【００８８】
図１６に示すように、本実施形態では、第１実施形態に示した半導体素子１０ｄに外部接続用の端子５４（リード）が接続され、半導体パッケージ１０ｐをなしている。この半導体パッケージ１０ｐが、特許請求の範囲に記載の半導体装置に相当する。
【００８９】
端子５４は、ボンディングワイヤ５６を介して対応するパッドに電気的に接続されている。端子５４としては、少なくともゲート端子５４ａを含んでいる。本実施形態では、ゲート端子５４ａにおける半導体基板１２側の端部がＴ字状となっている。そして、Ｔ字の一方にボンディングワイヤ５６を介して第１ゲートパッド３６ａが接続され、他方にボンディングワイヤ５６を介して第２ゲートパッド３６ｂが接続されている。
【００９０】
なお、図１６に示す例では、ゲートパッド３６以外にも、温度センス用パッド５８、電流センス用パッド６０、及びエミッタセンス用パッド６２を有しており、これらパッド５８，６０，６２も、ボンディングワイヤ５６を介して対応する端子５４と接続されている。
【００９１】
このように構成された半導体パッケージ１０ｐにおいて、半導体素子１０ｄは第１実施形態に示した構成を有している。このため、半導体パッケージ１０ｐを形成する前の半導体素子１０ｄに、上記したスクリーニングを実施することができる。また、半導体パッケージ１０ｐの状態で、ゲートパッド３６ａ，３６ｂが共通のゲート端子５４ａに接続されているので、各トランジスタセル４４を共通動作させることができる。
【００９２】
なお、第１実施形態に示した半導体素子１０ｄだけでなく、上記したその他実施形態、変形例に示す半導体素子１０ｄにも同様の構成を採用することができる。また、上記において、半導体パッケージ１０ｐが、半導体素子１０ｄと端子５４を備える例を示したが、さらにモールド樹脂や放熱板などを備えても良い。
【００９３】
（第５変形例）
さらに上記した半導体パッケージ１０ｐを複数備えて半導体ユニット１０ｕが構成されても良い。この場合、半導体ユニット１０ｕが、特許請求の範囲に記載の半導体装置に相当する。
【００９４】
図１７に示す半導体ユニット１０ｕは、６つの半導体パッケージ１０ｐ（６つの半導体装置１０）を有している。また、還流ダイオード（ＦＷＤ）がそれぞれ形成された６つのダイオードチップ６４を有している。そして、図１８に示すように、３相インバータが構成されている。
【００９５】
ハイサイド側の３組の半導体パッケージ１０ｐ及びダイオードチップ６４は、高電位側のＰ端子６６上に配置されている。そして、各半導体素子１０ｄの第２パッド４０及び各ダイオードチップ６４のアノード電極がＰ端子６６と電気的に接続されている。そして、半導体パッケージ１０ｐとダイオードチップ６４の各組に対して、１つの中継部材６８が配置されている。中継部材６８の一端は、半導体素子１０ｄの第１パッド３２とダイオードチップ６４のカソード電極に電気的に接続されている。
【００９６】
一方、ローサイド側の３組の半導体パッケージ１０ｐ及びダイオードチップ６４は、出力端子７０ｕ，７０ｖ，７０ｗ上に配置されている。そして、各半導体素子１０ｄの第２パッド４０及び各ダイオードチップ６４のアノード電極が、対応する出力端子７０ｕ，７０ｖ，７０ｗと電気的に接続されている。また、上記した中継部材６８の他端が、対応する出力端子７０ｕ，７０ｖ，７０ｗにそれぞれ電気的に接続されている。そして、ローサイド側の全ての半導体素子１０ｄの第１パッド３２及びダイオードチップ６４のカソード電極を覆うように、低電位側のＮ端子７２が配置されている。このＮ端子７２は、３組の半導体素子１０ｄの第１パッド３２及びダイオードチップ６４のカソード電極と電気的に接続されている。なお、符号７４は、モールド樹脂である。
【００９７】
このように、Ｐ端子６６とＮ端子７２の間に１組の半導体素子１０ｄ（ＩＧＢＴ）が直列に配置されるとともに、各半導体素子１０ｄにダイオードチップ６４（ＦＷＤ）が逆並列に接続されてなる上下アームを３つ有している。そして、上下アームの中点が対応する出力端子７０ｕ，７０ｖ，７０ｗと接続されている。
【００９８】
このように構成された半導体ユニット１０ｕにおいて、半導体素子１０ｄは例えば第１実施形態に示した構成を有している。このため、半導体パッケージ１０ｐを形成する前の半導体素子１０ｄに、上記したスクリーニングを実施することができる。また、ゲートパッド３６ａ，３６ｂが共通のゲート端子５４ａに接続されているので、各トランジスタセル４４を共通動作させることができる。なお、半導体素子１０ｄがＲＣＩＧＢＴの場合、ダイオードチップ６４は不要である。
【００９９】
（第６実施形態）
本実施形態において、上記実施形態と共通する部分についての説明は割愛する。
【０１００】
図１９に示すように、本実施形態でも、第１実施形態に示した半導体素子１０ｄに端子５４が接続され、半導体パッケージ１０ｐをなしている。この半導体パッケージ１０ｐが、特許請求の範囲に記載の半導体装置に相当する。第５実施形態の半導体パッケージ１０ｐと異なる点は、複数のゲートパッド３６が、スクリーニング後においても、電気的に分離されることにある。すなわち、半導体パッケージ１０ｐにおいて、第１ゲートパッド３６ａと第２ゲートパッド３６ｂは、異なるゲート端子５４ａにそれぞれ接続されている。それ以外の点は、第５実施形態と同じである。
【０１０１】
このように構成された半導体パッケージ１０ｐにおいて、半導体素子１０ｄは第１実施形態に示した構成を有している。このため、半導体パッケージ１０ｐを形成する前の半導体素子１０ｄに、上記したスクリーニングを実施することができる。
【０１０２】
また、半導体パッケージ１０ｐの状態でも、ゲートパッド３６ａ，３６ｂが互いに異なるゲート端子５４ａに接続されている。したがって、半導体パッケージ１０ｐの状態において、従来より小電流でも、高い電流密度の検査を行うことができる。また、同等の電流密度とする場合、従来よりも小電流で良いので、局所的な電流集中を抑制することができる。
【０１０３】
なお、第１実施形態に示した半導体素子１０ｄだけでなく、上記したその他実施形態、変形例に示す半導体素子１０ｄにも同様の構成を採用することができる。また、上記において、半導体パッケージ１０ｐが、半導体素子１０ｄと端子５４を備える例を示したが、さらにモールド樹脂や放熱板などを備えても良い。
【０１０４】
また、本実施形態に示す半導体パッケージ１０ｐを用いて、第５変形例に示したように、半導体ユニット１０ｕを形成することもできる。この場合、半導体ユニット１０の状態でも、ゲートパッド３６ａ，３６ｂが互いに異なるゲート端子５４ａに接続されている。したがって、第１ゲートパッド３６ａ及び第２ゲートパッド３６ｂに対し、異なるゲート端子５４ａを介して同一の駆動信号を入力し、各トランジスタセル４４を共通動作させることもできる。また、任意のタイミングで駆動信号を異なるものとし、例えば第１トランジスタセル４４ａと第２トランジスタセル４４ｂの動作をずらすこともできる。
【０１０５】
（第６変形例）
複数のゲートパッド３６が、互いに異なるゲート端子５４ａにそれぞれ接続される場合の変形例である。
【０１０６】
例えば、従来のようにゲートパッド３６を１つしか有さず、全てのトランジスタセル４４を同時にオンさせる構成では、半導体素子１０ｄが直列接続されてなる上下アームの一方が短絡すると、ターンオフ時において、コレクタ電流Ｉｃとコレクタ−エミッタ間電圧Ｖｃeは、図２０に示すようになる。駆動信号としてオフ信号が入力されると、コレクタ電流Ｉｃが急激に減少するとともに電圧Ｖｃｅが急激に跳ね上がる。すなわち、大きなオフサージ電圧が発生する。なお、図２０では、コレクタ電流Ｉｃを実線、電圧Ｖｃｅを破線で示している。
【０１０７】
ここで、例えば第４変形例（図１５参照）に示す半導体素子１０ｄにより図２１に示す半導体ユニット１０ｕ（インバータ回路）を構成し、Ｕ相の上下アームのうち、上アーム側が短絡した場合を考える。このインバータ回路では、各アームを構成する半導体素子１０ｄが、外周領域１２ｓの一部に設けられたセンス領域に周知の電流センス７６を有している。この電流センス７６は、トランジスタセル４４と同一構造を有しており、センス領域の面積がメイン領域１２ｍの面積の例えば数千分の一となっている。そして、電流センス７６を流れる電流が図示しないセンス抵抗を流れることで発生する電圧を検出し、短絡の有無を検知するようになっている。なお、図２１において、符号１０２はモータジェネレータであり、符号１０４は電源を示している。
【０１０８】
また、図２２に示すように、半導体素子１０ｄは、３種類のトランジスタセル４４ｃ，４４ｄ，４４ｅを有している。第４変形例で示したように、第１ゲートパッド３６ａ及び第２ゲートパッド３６ｂに入力される駆動信号で、主として第３トランジスタセル４４ｃが制御される。また、第２ゲートパッド３６ｂ及び第３ゲートパッド３６ｃに入力される駆動信号で、主として第４トランジスタセル４４ｄが制御される。また、第３ゲートパッド３６ｃ及び第１ゲートパッド３６ａに入力される駆動信号で、主として第５トランジスタセル４４ｅが制御される。さらに、各ゲートパッド３６ａ，３６ｂ、３６ｃが互いに異なるゲート端子５４ａに接続されている。なお、図２２では、第３トランジスタセル４４ｃに対応して電流センス７６が形成されている。
【０１０９】
そして、図示しないゲートドライバは、上記したセンス抵抗の電圧に基づき、短絡を検出した場合にのみ、図２３に示すように、３つのゲートパッド３６ａ，３６ｂ，３６ｃに対して段階的に（時間をずらして）オフ信号を入力する。これにより、電圧Ｖｃｅの跳ね上がりを低減することができ、且つ、短絡エネルギーを抑制することができる。これより、上下アームが両方とも短絡してしまうのを抑制することができる。なお、短絡時以外は、各トランジスタセル４４を共通動作させる。また、図２３では、コレクタ電流Ｉｃを実線、電圧Ｖｃｅを破線で示している。
【０１１０】
上記では、電流センス７６及びセンス抵抗を有する例を示したが、シャント抵抗を用いても良い。また、上記構成は、第４変形例以外の変形例、各実施形態に示す半導体素子１０ｄに対して適用することができる。
【０１１１】
（第７変形例）
複数のゲートパッド３６が、互いに異なるゲート端子５４ａにそれぞれ接続される場合の変形例である。
【０１１２】
第６変形例では、半導体ユニット１０ｕの状態で、複数のゲートパッド３６が電気的に分離された構成において、ターンオフ時のゲート制御について示した。本変形例では、ターンオン時において、ゲートドライバは、複数のゲートパッド３６の一部のみに、駆動信号としてオン信号を入力し、これにより短絡の有無を検出する。そして、短絡していないことを確認した場合のみ、残りのゲートパッド３６にもオン信号を入力する。
【０１１３】
例えば第２変形例（図８参照）に示す半導体素子１０ｄにより半導体ユニット１０ｕ（インバータ回路）を構成した場合を考える。各アームの半導体素子１０ｄは、第１トランジスタセル４４ａ及び第２トランジスタセル４４ｂを有している。また、各半導体素子１０ｄが電流センス７６を有している。図２４に示すように、電流センス７６にはセンス抵抗７８が直列に接続されている。
【０１１４】
ゲートドライバは、ターンオン時において、先ず第１ゲートパッド３６ａのみにオン信号を入力する。これにより、第１トランジスタセル４４ａ及び電流センス７６のＩＧＢＴがオンとなる。このとき、電流Ｉｃ、電圧Ｖｃｅ、ゲート電圧Ｖｇは、図２５に示す波形のように変化する。そして、ゲートドライバは、センス抵抗７８の両端電圧Ｖｓに基づいて、短絡が生じているか否かを判定する。短絡が生じていない場合、ゲートドライバは第２ゲートパッド３６ｂにもオン信号を入力する。これにより、第２トランジスタセル４４ｂ、すなわち全てのトランジスタセル４４がオンとなる。そして、図２５に示す波形のように、電流Ｉｃ、電圧Ｖｃｅ、ゲート電圧Ｖｇが変化する。
【０１１５】
このように、段階的にトランジスタセル４４をオンとするため、全てのトランジスタセル４４を同時にオンさせる場合に較べて、ゲート電極２６を一度にチャージさせる電荷の量を少なくすることができる。これにより、ゲート電極２６ａの電源を小さくすることができる。また、ゲート容量が小さい状態でターンオンできるため、ターンオンにかかる時間を短くし、ひいてはターンオン損失を低減することができる。
【０１１６】
また、センス抵抗７８の両端電圧Ｖｓに基づいて、短絡が生じていると判定した場合には、第２ゲートパッド３６ｂに接続された第２ゲート電極２６を、オフの状態から遮断することができる。したがって、オフサージと印加エネルギーを抑制することができる。
【０１１７】
ところで、図２４に示すように、センス抵抗７８の両端電圧Ｖｓは、電流センス７６への分流電流とセンス抵抗７８により決定され、又、並列接続されたトランジスタセル４４の電圧Ｖｃｅ以上とはならない。したがって、検出したいタイミングで電圧Ｖｃｅが低すぎると、メイン領域１２ｍのトランジスタセル４４に電流が多く流れていても、両端電圧Ｖｓが上がらず、短絡を検出できない虞がある。これに対し、上記によれば、電流センス７６は、先にオン信号が入力される第１ゲートパッド３６ａのみで制御される。このため、図２５に示すように、全てのトランジスタセル４４がオンされている状態よりも電圧Ｖｃｅが高い状態で、両端電圧Ｖｓを検出することができる。したがって、精度よく短絡有無を検出することができる。
【０１１８】
なお、上記構成は、第２変形例以外の変形例、各実施形態に示す半導体素子１０ｄに対しても、適用することができる。
【０１１９】
（第８変形例）
複数のゲートパッド３６が、互いに異なるゲート端子５４ａにそれぞれ接続される場合の変形例である。
【０１２０】
本例では、図２６に示すように、複数の半導体素子１０ｄが並列に接続され、１つのアーム（例えばＵ相を構成するローサイド側のアーム）が構成されている。
【０１２１】
ゲートパッド３６を１つしか有さず、全てのトランジスタセル４４を同時にオンさせる従来の半導体素子１０ｄでは、例えば図２７に示すように、複数の制御ＩＣで１つのアームを構成する複数の半導体素子１０ｄを制御する場合に問題が生じる。図２７では、２つの半導体素子１０ｄを２つの制御ＩＣで制御する例を示す。制御ＩＣの特性差により、並列接続される２つの半導体素子１０ｄ間で、ＩＧＢＴの動作にばらつきが生じる。
【０１２２】
これに対し、本変形例では、図２８に示すように、２つの半導体素子１０ｄにおいて、各ゲートパッド３６ａ，３６ｂが互いに異なるゲート端子５４ａに接続されている。また、２つのゲート端子５４ａの一方に各半導体素子１０ｄの第１ゲートパッド３６ａが接続され、ゲート端子５４ａの他方に各半導体素子１０ｄの第２ゲートパッド３６ｂが接続されている。したがって、２つの制御ＩＣに特性差があっても、その特性差の影響は、並列接続される２つの半導体素子１０ｄでほぼ等しくなる。したがって、ＩＧＢＴの動作にばらつきが生じるのを抑制することができる。
【０１２３】
なお、上記構成は、３つ以上のゲートパッド３６を有する半導体素子１０ｄにも適用することができる。
【０１２４】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態及び変形例になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【０１２５】
半導体基板１２に形成された素子として、ＩＧＢＴの例を示した。しかしながら、ＩＧＢＴ以外のゲート電極２６を有するトランジスタ、例えばＭＯＳＦＥＴを採用することもできる。
【０１２６】
トレンチゲート構造のＩＧＢＴの例を示した。しかしながら、ゲート電極２６の構造は上記例に限定されず、例えばプレーナ構造のＩＧＢＴにも適用することができる。
【０１２７】
Ｎチャネル型のＩＧＢＴの例を示したが、Ｐチャネル型のＩＧＢＴにも適用できることが言うまでもない。
【０１２８】
複数種類のトランジスタセル４４が、第１方向において周期的に配置される例を示した。しかしながら、周期的でない配置としても良い。
【０１２９】
第２パッド４０が半導体基板１２の第２主面１２ｂに形成される例、すなわち縦型のＩＧＢＴの例を示した。しかしながら、第２パッド４０は、第１パッド３２と同じ第１主面１２ａに形成されても良い。すなわち、横型のＩＧＢＴやＭＯＳＦＥＴを採用することもできる。
【符号の説明】
【０１３０】
１０ｄ・・・半導体素子、１０ｐ・・・半導体パッケージ、１０ｕ・・・半導体ユニット、１２・・・半導体基板、１２ａ・・・第１主面、１２ｂ・・・第２主面、１２ｍ・・・メイン領域、１２ｓ・・・外周領域、１４・・・コレクタ層、１６・・・バッファ層、１８・・・ドリフト層、２０・・・ベース層、２２・・・トレンチ、２４・・・ゲート絶縁膜、２６・・・ゲート電極、２６ａ・・・第１ゲート電極、２６ｂ・・・第２ゲート電極、２６ｃ・・・第３ゲート電極、２８・・・エミッタ領域、３０・・・ベースコンタクト領域、３２・・・第１パッド、３４・・・コンタクトホール、３６・・・ゲートパッド、３６ａ・・・第１ゲートパッド、３６ｂ・・・第２ゲートパッド、３６ｃ・・・第３ゲートパッド、３８・・・ゲート配線、３８ａ・・・第１ゲート配線、３８ｂ・・・第２ゲート配線、３８ｃ・・・第３ゲート配線、４０・・・コレクタ電極、４２・・・セル、４４・・・トランジスタセル、４４ａ・・・第１トランジスタセル、４４ｂ・・・第２トランジスタセル、４４ｃ・・・第３トランジスタセル、４４ｄ・・・第４トランジスタセル、４４ｅ・・・第５トランジスタセル、４４ｆ・・・第６トランジスタセル、４６，４６ｃ・・・分離セル、４６ａ・・・ダイオードセル、４６ｂ・・・フローティングセル、４８・・・カソード層、５０・・・アノード領域、５２・・・絶縁膜、５４・・・端子、５４ａ・・・ゲート端子、５６・・・ボンディングワイヤ、５８・・・温度センス用パッド、６０・・・電流センス用パッド、６２・・・エミッタセンス用パッド、６４・・・ダイオードチップ、６６・・・Ｐ端子、６８・・・中継部材、７０ｕ，７０ｖ，７０ｗ・・・出力端子、７２・・・Ｎ端子、７４・・・モールド樹脂、７６・・・電流センス、７８・・・センス抵抗、１００・・・プローブ、１０２・・・モータジェネレータ、１０４・・・電源、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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