(57)【要約】【課題】内部コアの電源遮断時のＩＯ出力値を保持する際に信号遅延とチップ占有面積を低減する。【解決手段】内部コア１０に第１電源電圧ＶＤＤが供給され、ＩＯバッファ２０の第１レベル変換回路２２と第２レベル変換回路２４と出力バッファ回路２５に高電圧の第２電源電圧ＶＣＣが供給される。変換回路２２はコア１０の論理信号を出力回路２５の入力に伝達して、変換回路２４はコア１０の制御信号を出力回路２５の制御端子に伝達する。通常動作モードでは、第１および第２レベル変換回路の第１および第２駆動素子とクロスカップル接続の第１および第２負荷素子はレベル変換機能を実行する。スタンバイモードでは、第１および第２レベル変換回路のクロスカップル接続の第１および第２負荷ＭＯＳ素子とクロスカップル接続の第１および第２ペア素子はラッチ機能を実行する。【選択図】図１
2014093678.tif 000002
【特許請求の範囲】
【請求項１】
内部コアとＩＯバッファとを具備して、
前記内部コアは微細化された複数のＣＭＯＳ論理回路を含み、前記複数のＣＭＯＳ論理回路には第１電源電圧が供給可能とされ、
前記ＩＯバッファは、第１レベル変換回路と第２レベル変換回路と出力バッファ回路とを含み、前記第１レベル変換回路と前記第２レベル変換回路とに前記第１電源電圧よりも高電圧の第２電源電圧が供給可能とされ、前記出力バッファ回路にも前記第２電源電圧が供給可能とされ、
前記第１レベル変換回路は前記内部コアから生成される論理出力信号を前記出力バッファ回路の信号入力端子に伝達可能とされ、前記第２レベル変換回路は前記内部コアから生成される出力制御信号を前記出力バッファ回路の出力制御端子に伝達可能とされ、
前記第１レベル変換回路は、前記内部コアから生成される前記論理出力信号の相補出力信号に応答するＮチャネルの第１駆動ＭＯＳトランジスタと、クロスカップル接続のＰチャネルの第１負荷ＭＯＳトランジスタと、クロスカップル接続のＮチャネルの第１ペアＭＯＳトランジスタとを含み、
前記第２レベル変換回路は、前記内部コアから生成される前記出力制御信号の相補制御信号に応答するＮチャネルの第２駆動ＭＯＳトランジスタと、クロスカップル接続のＰチャネルの第２負荷ＭＯＳトランジスタと、クロスカップル接続のＮチャネルの第２ペアＭＯＳトランジスタとを含み、
前記内部コアの前記複数のＣＭＯＳ論理回路に前記第１電源電圧が供給される通常動作モードでは、前記第１レベル変換回路の前記第１駆動ＭＯＳトランジスタとクロスカップル接続の前記第１負荷ＭＯＳトランジスタはレベル変換機能を実行して、前記第２レベル変換回路の前記第２駆動ＭＯＳトランジスタとクロスカップル接続の前記第２負荷ＭＯＳトランジスタはレベル変換機能を実行して、
スタンバイモードでは、前記内部コアの前記複数のＣＭＯＳ論理回路への前記第１電源電圧の供給が遮断されるものであり、
前記スタンバイモードでは、前記第１レベル変換回路のクロスカップル接続の前記第１負荷ＭＯＳトランジスタとクロスカップル接続の前記第１ペアＭＯＳトランジスタはラッチ機能を実行して、
前記スタンバイモードでは、前記第２レベル変換回路のクロスカップル接続の前記第２負荷ＭＯＳトランジスタとクロスカップル接続の前記第２ペアＭＯＳトランジスタはラッチ機能を実行する
半導体集積回路。
【請求項２】
請求項１において、
前記ＩＯバッファは、第１バッファ回路と第２バッファ回路とを更に含み、
前記第１バッファ回路は、前記内部コアから生成される前記論理出力信号に応答して、前記第１レベル変換回路の前記第１駆動ＭＯＳトランジスタの前記両ゲートに供給される前記相補出力信号を生成して、
前記第２バッファ回路は、前記内部コアから生成される前記出力制御信号に応答して、前記第２レベル変換回路の前記第２駆動ＭＯＳトランジスタの前記両ゲートに供給される前記相補制御信号を生成する
半導体集積回路。
【請求項３】
請求項２において、
前記半導体集積回路は、電源スイッチを更に具備して、
前記通常動作モードでは、前記電源スイッチによって、前記第１バッファ回路と前記第２バッファ回路とに、前記第１電源電圧が供給可能とされ、
前記スタンバイモードでは、前記第１バッファ回路と前記第２バッファ回路への前記電源スイッチによる前記第１電源電圧の供給が遮断され、
前記スタンバイモードでは、前記第１バッファ回路は、前記第１レベル変換回路の前記第１駆動ＭＯＳトランジスタの前記両ゲートへの前記相補出力信号の供給を中止して、
前記スタンバイモードでは、前記第２バッファ回路は、前記第２レベル変換回路の前記第２駆動ＭＯＳトランジスタの前記両ゲートへの前記相補制御信号を中止する
半導体集積回路。
【請求項４】
請求項３において、
前記内部コアは、前記半導体集積回路の半導体チップの中央部分に配置され、
前記ＩＯバッファは、前記内部コアの周辺の前記半導体チップの４辺に沿って形成され、前記４辺の各辺に沿って形成された前記ＩＯバッファの間に前記電源スイッチが形成された
半導体集積回路。
【請求項５】
請求項４において、
前記内部コアの微細化された前記複数のＣＭＯＳ論理回路は、低耐圧素子であり、前記第１レベル変換回路と前記第２レベル変換回路と前記電源スイッチとは前記低耐圧素子よりも耐圧の高い高耐圧素子を含み、
前記電源スイッチは、前記高耐圧素子であるＰチャネルの第１電源スイッチＭＯＳトランジスタと前記高耐圧素子であるＰチャネルの第２電源スイッチＭＯＳトランジスタとを含み、
前記通常動作モードでは、前記第１電源電圧が前記第１電源スイッチＭＯＳトランジスタのソース・ドレイン経路と前記第２電源スイッチＭＯＳトランジスタのソース・ドレイン経路とを介して前記第１バッファ回路と前記第２バッファ回路とにそれぞれ供給可能とされ、
前記スタンバイモードでは、前記第１電源スイッチＭＯＳトランジスタと前記第２電源スイッチＭＯＳトランジスタとはオフ状態に制御され、前記第１バッファ回路と前記第２バッファ回路への前記第１電源電圧の供給が遮断される
半導体集積回路。
【請求項６】
請求項５において、
前記第１レベル変換回路の前記第１負荷ＭＯＳトランジスタと前記第１ペアＭＯＳトランジスタと、前記第２レベル変換回路の前記第２負荷ＭＯＳトランジスタと前記第２ペアＭＯＳトランジスタは、前記高耐圧素子である
半導体集積回路。
【請求項７】
請求項６において、
前記第１レベル変換回路はＮチャネルの第１ペアカスケードＭＯＳトランジスタを更に含み、前記第２レベル変換回路はＮチャネルの第２ペアカスケードＭＯＳトランジスタを更に含み、
前記第１レベル変換回路では、前記第１負荷ＭＯＳトランジスタのドレインと前記第１駆動ＭＯＳトランジスタのドレインとの間に前記第１ペアカスケードＭＯＳトランジスタのドレイン・ソース経路が接続され、
前記第２レベル変換回路では、前記第２負荷ＭＯＳトランジスタのドレインと前記第２駆動ＭＯＳトランジスタのドレインとの間に前記第２ペアカスケードＭＯＳトランジスタのドレイン・ソース経路が接続された
半導体集積回路。
【請求項８】
請求項７において、
前記第１レベル変換回路の前記第１ペアカスケードＭＯＳトランジスタと前記第１レベル変換回路の前記第２ペアカスケードＭＯＳトランジスタとは、前記高耐圧素子である
半導体集積回路。
【請求項９】
請求項６において、
前記出力バッファ回路は、前記高耐圧素子であるＮチャネルの第１出力ＭＯＳトランジスタと前記高耐圧素子であるＰチャネルの第２出力ＭＯＳトランジスタとを含み、
前記第１出力ＭＯＳトランジスタのソースは接地電位に接続されて、前記第１出力ＭＯＳトランジスタのドレインと前記第２出力ＭＯＳトランジスタのドレインとは外部端子に接続され、
前記第１出力ＭＯＳトランジスタのゲートと前記第２出力ＭＯＳトランジスタのゲートとは、前記出力バッファ回路の前記信号入力端子として前記第１レベル変換回路からの出力信号によって駆動され、
前記第２出力ＭＯＳトランジスタのソースは、前記出力バッファ回路の前記出力制御端子として前記第２レベル変換回路からの出力信号によって駆動される
半導体集積回路。
【請求項１０】
請求項６において、
前記半導体集積回路は、シングルチップコンピュータとして構成され、
前記内部コアの微細化された前記複数のＣＭＯＳ論理回路は、少なくとも中央処理ユニットを含む
半導体集積回路。
【請求項１１】
請求項６において、
前記半導体集積回路は、システムＬＳＩとして構成され、
前記内部コアの微細化された前記複数のＣＭＯＳ論理回路は、ロジックマクロブロックを含む
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に内部コアの電源遮断時のＩＯ出力値の保持を可能とする際に信号遅延とチップ占有面積とを低減するのに有効な技術に関するものである。
【背景技術】
【０００２】
下記特許文献１には、ＭＯＳトランジスタの微細化によるサブスレッシュホールド電流の増大による待機時の消費電力の増大を解消するために、複数のＣＭＯＳ回路に接続された電源スイッチを待機時にオフ状態に制御することが記載されている。
【０００３】
下記特許文献２には、スタンバイモード時にコア電源が遮断される電源遮断領域のＩＯ出力値を保持するために、電源遮断領域のＩＯ出力値をコア電源−ＩＯ電源レベルシフタとＩＯ電源−ＩＯ電源レベルシフタとでレベルシフトした後にＩＯバッファのラッチ回路に保持することが記載されている。
【０００４】
下記特許文献３には、内部電源回路から生成される内部電源電圧で動作するメモリ回路から読み出される内部読み出しデータを出力電源電圧のレベルに変換するレベル変換回路と外部電源電圧のレベルに変換するレベル変換回路やインバータを介して出力バッファ回路に供給することが記載されている。更に、下記特許文献３には、外部電源電圧の供給停止時にレベル変換回路やインバータの出力信号が中間電圧レベルに保持され、出力バッファ回路が出力ハイインピーダンス状態に設定されないと言う問題を解消することが記載されている。そのために、インバータ回路の出力端子と入力端子とにＭＯＳトランジスタのゲートとドレインとをそれぞれ接続して、ＭＯＳトランジスタのソースを接地して、ラッチ回路を構成して、このラッチ回路に出力電源電圧を供給して、ラッチ回路の出力によって出力バッファ回路を駆動する。内部電源電圧が遮断されても、出力電源電圧が動作電源電圧として供給されるラッチ回路によってスタンバイ状態の信号電圧が保持され、出力バッファ回路を確実に出力ハイインピーダンス状態に保持することが可能であるとしている。
【０００５】
下記特許文献４には、第１乃至第４のＣＭＯＳインバータと第１と第２のＰチャネルＭＯＳトランジスタとを含むレベルシフタの貫通電流を防止するために、第５と第６のＣＭＯＳインバータによって構成される保持回路を接続することが記載されている。第１と第２のＰチャネルＭＯＳトランジスタの両ソースは電源電圧に接続されて、第１のＰチャネルＭＯＳトランジスタのドレインは第１と第２のＣＭＯＳインバータの２個のＰチャネルＭＯＳトランジスタの両ソースに共通接続され、第２のＰチャネルＭＯＳトランジスタのドレインは第３と第４のＣＭＯＳインバータの２個のＰチャネルＭＯＳトランジスタの両ソースに共通接続される。
【０００６】
非反転入力信号が第１と第２のＣＭＯＳインバータの入力端子に供給され、反転入力信号が第３と第４のＣＭＯＳインバータの入力端子に供給され、第１のＣＭＯＳインバータの出力端子から非反転出力信号が生成され、第３のＣＭＯＳインバータの出力端子から反転出力信号が生成される。第２のＣＭＯＳインバータの出力端子は第２のＰチャネルＭＯＳトランジスタのゲートに接続され、第４のＣＭＯＳインバータの出力端子は第１のＰチャネルＭＯＳトランジスタのゲートに接続される。
【０００７】
第１のＰチャネルＭＯＳトランジスタのドレインは第５のＣＭＯＳインバータのＰチャネルＭＯＳトランジスタのソースに接続され、第２のＰチャネルＭＯＳトランジスタのドレインは第６のＣＭＯＳインバータのＰチャネルＭＯＳトランジスタのソースに接続される。更に第６のＣＭＯＳインバータの入力端子は第２のＣＭＯＳインバータの出力端子に接続され、第５のＣＭＯＳインバータの入力端子は第４のＣＭＯＳインバータの出力端子に接続され、第１乃至第６のＣＭＯＳインバータの全てのＮチャネルＭＯＳトランジスタのソースは接地電位に接続される。非反転入力信号と反転入力信号とがともにローレベルの場合にも、第２のＣＭＯＳインバータの出力端子と第４のＣＭＯＳインバータの出力端子とは保持回路によって直前の電圧レベルにそれぞれ保持され、レベルシフタの貫通電流を防止することができるとしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平５−２１０９７６号  公報
【特許文献２】特開２０１１−１０７７４９号  公報
【特許文献３】特開２００６−３４５５７７号  公報
【特許文献４】特開２００８−２５９０９１号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者等は本発明に先立って、上記特許文献１と上記特許文献２に記載された電源遮断技術を採用することによってスタンバイモード時の消費電流を低減するとともに上記特許文献２に記載された電源遮断時のＩＯ出力値の保持が可能な半導体集積回路の開発に従事した。
【００１０】
図５は、本発明に先立って本発明者等によって検討された電源遮断技術を採用するとともにＩＯ出力値の保持が可能な半導体集積回路の構成を示す図である。
【００１１】
図５に示すように、本発明に先立って本発明者等によって検討された半導体集積回路ＩＣの半導体チップには、内部論理動作のための内部コア領域１０と入出力動作のためのＩＯバッファ２０と内部周辺領域４０とが形成されている。
【００１２】
図６は、図５に示した本発明に先立って本発明者等によって検討された半導体集積回路の半導体チップの内部における内部コア領域１０と内部周辺領域４０とＩＯバッファ２０の平面レイアウトを示す図である。
【００１３】
図６に示したように、半導体集積回路ＩＣの半導体チップの中央部分には内部論理動作のための内部コア領域１０が配置される。内部コア領域１０は、半導体集積回路ＩＣで最も微細化された多数のＣＭＯＳ論理回路を含み、この最も微細化された多数のＣＭＯＳ論理回路には１．２Ｖと比較的低い第１電源電圧ＶＤＤが供給される。しかし、スタンバイモード時の消費電流を低減するために、スタンバイモード時には電源遮断技術によって、多数のＣＭＯＳ論理回路に１．２Ｖの第１電源電圧ＶＤＤを供給する電源スイッチ(図示せず)が遮断状態に制御されるので、内部コア領域１０の多数のＣＭＯＳ論理回路に供給される第１電源電圧ＶＤＤの電圧レベルは略ゼロボルトに低下する。
【００１４】
図６に示したように、内部コア領域１０の周辺には、内部周辺領域４０がリング形状に形成される。内部周辺領域４０も、内部コア領域１０と同様に、半導体集積回路ＩＣで最も微細化された複数のＣＭＯＳ論理回路を含み、この最も微細化された複数のＣＭＯＳ論理回路には１．２Ｖと比較的低い第１電源電圧ＶＤＤが供給される。しかしながら、スタンバイモード時においても、内部周辺領域４０の複数のＣＭＯＳ論理回路への１．２Ｖの第１電源電圧ＶＤＤの供給が継続されて、内部周辺領域４０は電源非遮断状態に制御される。その結果、図５に示すように内部周辺領域４０の内部で最も微細化された複数のＣＭＯＳ論理回路によって構成されたラッチ回路４１、４２は、スタンバイモード時に、内部コア領域１０からのデータ出力値を保持することが可能となる。
【００１５】
図６に示したように、内部周辺領域４０の周辺には、複数のＩＯバッファ２０がリング形状に形成される。すなわち、半導体集積回路ＩＣの半導体チップの４辺の各辺と平行に、複数のＩＯバッファ２０が直線状に形成されている。
【００１６】
図５に示したように、ＩＯバッファ２０は低電圧バッファ回路２１、２３とレベル変換回路２２、２４と出力バッファ回路２５とを含んでいる。低電圧バッファ回路２１、２３は半導体集積回路ＩＣで最も微細化された複数のＣＭＯＳ論理回路によって構成されているので、低電圧バッファ回路２１、２３には１．２Ｖと比較的低い第１電源電圧ＶＤＤが電源非遮断状態で供給される。ＩＯバッファ２０の低電圧バッファ回路２１は直列接続の２個のＣＭＯＳインバータ２１１、２１２によって構成され、内部周辺領域４０のラッチ回路４１の出力信号をレベル変換回路２２の入力端子に伝達する。ＩＯバッファ２０の低電圧バッファ回路２３も直列接続の２個のＣＭＯＳインバータ２３１、２３２によって構成され、内部周辺領域４０のラッチ回路４２の出力信号をレベル変換回路２４の入力端子に伝達する。
【００１７】
外部端子Ｔ１から大電圧振幅のＩＯ出力値を生成するために、レベル変換回路２２、２４と出力バッファ回路２５とには３．３Ｖと比較的高い第２電源電圧ＶＣＣが供給される。レベル変換回路２２は６個のＮチャネルＭＯＳトランジスタ２２１〜２２４、２２７、２２８と２個のＰチャネルＭＯＳトランジスタ２２５、２２６とによって構成されて、レベル変換回路２４も６個のＮチャネルＭＯＳトランジスタ２４１〜２４４、２４７、２４８と２個のＰチャネルＭＯＳトランジスタ２４５、２４６とによって構成されている。レベル変換回路２２の８個のＭＯＳトランジスタ２２１〜２２８で、ゲート電極が四角形のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子であり、ゲート電極が細い直線のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏する低耐圧素子である。レベル変換回路２４の８個のＭＯＳトランジスタ２４１〜２４８でも、ゲート電極が四角形のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子であり、ゲート電極が細い直線のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏する低耐圧素子である。
【００１８】
レベル変換回路２２では、トランジスタ２２１、２２２のソースは接地電位に接続され、トランジスタ２２１のゲートは低電圧バッファ回路２１のＣＭＯＳインバータ２１２の出力端子に接続され、トランジスタ２２２のゲートは低電圧バッファ回路２１のＣＭＯＳインバータ２１１の出力端子に接続される。トランジスタ２２１のドレインはトランジスタ２２３のソースに接続され、トランジスタ２２２のドレインはトランジスタ２２４のソースに接続され、トランジスタ２２３のゲートとトランジスタ２２４のゲートには１．２Ｖの第１電源電圧ＶＤＤが供給される。トランジスタ２２３のドレインはトランジスタ２２５のドレインとトランジスタ２２６のゲートとトランジスタ２２７のドレインとトランジスタ２２８のゲートとに接続され、トランジスタ２２４のドレインはトランジスタ２２６のドレインとトランジスタ２２５のゲートとトランジスタ２２８のドレインとトランジスタ２２７のゲートとに接続される。更に、２個のＰチャネルＭＯＳトランジスタ２２５、２２６の両ソースには、３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給される。
【００１９】
レベル変換回路２４では、トランジスタ２４１、２４２のソースは接地電位に接続され、トランジスタ２４１のゲートは低電圧バッファ回路２３のＣＭＯＳインバータ２３２の出力端子に接続され、トランジスタ２４２のゲートは低電圧バッファ回路２３のＣＭＯＳインバータ２３１の出力端子に接続される。トランジスタ２４１のドレインはトランジスタ２４３のソースに接続され、トランジスタ２４２のドレインはトランジスタ２４４のソースに接続され、トランジスタ２４３のゲートとトランジスタ２４４のゲートには１．２Ｖの第１電源電圧ＶＤＤが供給される。トランジスタ２４３のドレインはトランジスタ２４５のドレインとトランジスタ２４６のゲートとトランジスタ２４７のドレインとトランジスタ２４８のゲートとに接続され、トランジスタ２４４のドレインはトランジスタ２４６のドレインとトランジスタ２４５のゲートとトランジスタ２４８のドレインとトランジスタ２４７のゲートとに接続される。更に、２個のＰチャネルＭＯＳトランジスタ２４５、２４６の両ソースには、３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給される。
【００２０】
出力バッファ回路２５は、ゲート電極が四角形で示され３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子であるＰチャネルＭＯＳトランジスタ２５２とＮチャネルＭＯＳトランジスタ２５１とによって構成された高耐圧ＣＭＯＳインバータである。両トランジスタ２５１、２５２のゲートはレベル変換回路２２の出力信号によって駆動されて、ＰチャネルＭＯＳトランジスタ２５２のソースはレベル変換回路２４の出力信号によって駆動され、ＮチャネルＭＯＳトランジスタ２５１は接地電位に接続される。
【００２１】
ＩＯバッファ２０の低電圧バッファ回路２１のＣＭＯＳインバータ２１１の入力端子が内部周辺領域４０のラッチ回路４１によってローレベルに駆動された場合には、レベル変換回路２２のトランジスタ２２１、２２６はオフ状態となりトランジスタ２２２、２２５はオン状態となり、レベル変換回路２２の出力信号はローレベルとなる。従って、出力バッファ回路２５では、ＰチャネルＭＯＳトランジスタ２５２はオン状態となり、ＮチャネルＭＯＳトランジスタ２５１はオフ状態となる。その結果、出力バッファ回路２５の出力端子Ｔ１には、３．３Ｖの比較的高い第２電源電圧ＶＣＣの電圧レベルのハイレベルの出力信号が生成可能とされる。
【００２２】
ＩＯバッファ２０の低電圧バッファ回路２１のＣＭＯＳインバータ２１１の入力端子が内部周辺領域４０のラッチ回路４１によってハイレベルに駆動された場合には、レベル変換回路２２のトランジスタ２２１、２２６はオン状態となりトランジスタ２２２、２２５はオフ状態となり、レベル変換回路２２の出力信号はハイレベルとなる。従って、出力バッファ回路２５では、ＰチャネルＭＯＳトランジスタ２５２はオフ状態となり、ＮチャネルＭＯＳトランジスタ２５１はオン状態となる。その結果、出力バッファ回路２５の出力端子Ｔ１には、略ゼロボルトの接地電圧レベルのローレベルの出力信号が生成可能とされる。
【００２３】
尚、レベル変換回路２２の２個のＮチャネルＭＯＳトランジスタ２２７、２２８は、低電圧バッファ回路２１に供給される１．２Ｖの第１電源電圧ＶＤＤが電源遮断状態となり、レベル変換回路２２のトランジスタ２２１、２２２の両者がオフ状態となり、レベル変換回路２２の出力信号が不定状態となることを回避するものである。すなわち、レベル変換回路２２の２個のＮチャネルＭＯＳトランジスタ２２７、２２８と２個のＰチャネルＭＯＳトランジスタ２２５、２２６は、直前のレベル変換回路２２の出力信号を保持する機能を有するものである。
【００２４】
ＩＯバッファ２０の低電圧バッファ回路２３のＣＭＯＳインバータ２３１の入力端子が内部周辺領域４０のラッチ回路４２によってローレベルに駆動された場合には、レベル変換回路２４のトランジスタ２４１、２４６はオフ状態となりトランジスタ２４２、２４５はオン状態となり、レベル変換回路２４の出力信号はローレベルとなる。従って、出力バッファ回路２５には、レベル変換回路２４からの３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給されないので、出力バッファ回路２５は出力ディスイネーブル状態とされる。
【００２５】
ＩＯバッファ２０の低電圧バッファ回路２３のＣＭＯＳインバータ２３１の入力端子が内部周辺領域４０のラッチ回路４２によってハイレベルに駆動された場合には、レベル変換回路２４のトランジスタ２４１、２４６はオン状態となりトランジスタ２４２、２４５はオフ状態となり、レベル変換回路２４の出力信号はハイレベルとなる。従って、出力バッファ回路２５には、レベル変換回路２４からの３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給されるので、出力バッファ回路２５は出力イネーブル状態とされる。
【００２６】
尚、レベル変換回路２４の２個のＮチャネルＭＯＳトランジスタ２４７、２４８は、低電圧バッファ回路２３に供給される１．２Ｖの第１電源電圧ＶＤＤが電源遮断状態となり、レベル変換回路２４のトランジスタ２４１、２４２の両者がオフ状態となり、レベル変換回路２４の出力信号が不定状態となることを回避するものである。すなわち、レベル変換回路２４の２個のＮチャネルＭＯＳトランジスタ２４７、２４８と２個のＰチャネルＭＯＳトランジスタ２４５、２４６は、直前のレベル変換回路２４の出力信号を保持する機能を有するものである。
【００２７】
しかし、図５に示した本発明に先立って本発明者等によって検討された半導体集積回路では、電源非遮断状態に制御される内部周辺領域４０とＩＯバッファ２０で１．２Ｖの第１電源電圧ＶＤＤが電源非遮断状態で供給される低電圧バッファ回路２１、２３でのスタンバイモード時のサブスレッシュホールド電流が大きいと言う問題が本発明に先立った本発明者等による検討により明らかとされた。
【００２８】
更に図５に示した本発明に先立って本発明者によって検討された半導体集積回路は、図６に示したように、スタンバイモード時に電源遮断状態に制御される内部コア領域１０の周辺にスタンバイモード時に電源非遮断状態に制御される内部周辺領域４０を形成する必要があるので、チップ占有面積が大きいと言う問題も本発明に先立った本発明者等による検討により明らかとされた。
【００２９】
図７は、図５に示した本発明に先立って本発明者等によって検討された半導体集積回路の欠点を解消するために本発明に先立って本発明者等によって検討された電源遮断技術を採用するとともにＩＯ出力値の保持が可能な半導体集積回路の構成を示す図である。
【００３０】
図７に示すように、本発明に先立って本発明者等によって検討された半導体集積回路ＩＣの半導体チップには、内部論理動作のための内部コア領域１０と入出力動作のためのＩＯバッファ２０と低電位側電源スイッチ領域５０が形成されている。図７に示したように、ＩＯバッファ２０は低電圧バッファ回路２１、２３とレベル変換回路２２、２４と出力ラッチ回路２８Ａ、２８Ｂと出力バッファ回路２５とを含んでいる。
【００３１】
図８は、図７に示した本発明に先立って本発明者等によって検討された半導体集積回路の半導体チップの内部における内部コア領域１０と低電位側電源スイッチ領域５０とＩＯバッファ２０の平面レイアウトを示す図である。
【００３２】
図８に示したように、半導体集積回路ＩＣの半導体チップの中央部分には内部論理動作のための内部コア領域１０が配置される。内部コア領域１０は、半導体集積回路ＩＣで最も微細化された多数のＣＭＯＳ論理回路を含み、この最も微細化された多数のＣＭＯＳ論理回路には１．２Ｖと比較的低い第１電源電圧ＶＤＤが供給される。しかし、スタンバイモード時の消費電流を低減するために、スタンバイモード時には電源遮断技術によって、多数のＣＭＯＳ論理回路に１．２Ｖの第１電源電圧ＶＤＤを供給する電源スイッチ(図示せず)が遮断状態に制御されるので、内部コア領域１０の多数のＣＭＯＳ論理回路に供給される第１電源電圧ＶＤＤの電圧レベルは略ゼロボルトに低下する。
【００３３】
図８に示したように、内部コア領域１０の周辺には、低電位側電源スイッチ領域５０がリング形状に形成される。低電位側電源スイッチ領域５０は、図５に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣの低電圧バッファ回路２１、２３でのサブスレッシュホールド電流が大きいと言う問題を解決するための回路素子として機能する。
【００３４】
すなわち、図７に示すように低電位側電源スイッチ領域５０は低電位側電源スイッチ５１と低電位側電源スイッチ５２とを含み、低電位側電源スイッチ５１、５２はゲート電極が四角形で３．３Ｖの高い第２電源電圧ＶＣＣにより降伏しない高耐圧素子である複数のＮチャネルＭＯＳトランジスタ５１１、５２１を含んでいる。その結果、図８に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣでは、ＩＯバッファ２０の低電圧バッファ回路２１、２２の高電圧側端子には１．２Ｖの第１電源電圧ＶＤＤが供給される。低電圧バッファ回路２１の低電圧側端子は低電位側電源スイッチ５１のＮチャネルＭＯＳトランジスタ５１１のドレイン・ソース経路を介して接地電位に接続され、低電圧バッファ回路２３の低電圧側端子は低電位側電源スイッチ５２のＮチャネルＭＯＳトランジスタ５２１のドレイン・ソース経路を介して接地電位に接続される。
【００３５】
ＩＯバッファ２０の低電圧バッファ回路２１は直列接続された２個のＣＭＯＳインバータ２１１、２１２によって構成されて、内部コア領域１０からの出力信号をレベル変換回路２２の入力端子に伝達するものである。また更に、ＩＯバッファ２０の低電圧バッファ回路２３も直列接続された２個のＣＭＯＳインバータ２３１、２３２によって構成されて、内部コア領域１０からの出力信号をレベル変換回路２４の入力端子に伝達するものである。
【００３６】
外部端子Ｔ１から大電圧振幅のＩＯ出力値を生成するために、レベル変換回路２２、２４と出力ラッチ回路２８Ａ、２８Ｂと出力バッファ回路２５とには、３．３Ｖと比較的高い第２電源電圧ＶＣＣが供給される。レベル変換回路２２は６個のＮチャネルＭＯＳトランジスタ２２１〜２２４、２２７、２２８と２個のＰチャネルＭＯＳトランジスタ２２５、２２６とによって構成されて、レベル変換回路２４も６個のＮチャネルＭＯＳトランジスタ２４１〜２４４、２４７、２４８と２個のＰチャネルＭＯＳトランジスタ２４５、２４６とによって構成されている。レベル変換回路２２の８個のＭＯＳトランジスタ２２１〜２２８で、ゲート電極が四角形のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子であり、ゲート電極が細い直線のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏する低耐圧素子である。レベル変換回路２４の８個のＭＯＳトランジスタ２４１〜２４８でも、ゲート電極が四角形のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子であり、ゲート電極が細い直線のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏する低耐圧素子である。
【００３７】
図７に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣのＩＯバッファ２０のレベル変換回路２２の８個のＭＯＳトランジスタ２２１〜２２８の接続関係は、図５に示したＩＯバッファ２０のレベル変換回路２２と全く同一であるので、その説明は省略する。
【００３８】
同様に図７に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣのＩＯバッファ２０のレベル変換回路２４の８個のＭＯＳトランジスタ２４１〜２４８の接続関係は、図５に示したＩＯバッファ２０のレベル変換回路２４と全く同一であるので、その説明は省略する。
【００３９】
図７に示したように、本発明に先立って本発明者によって検討された半導体集積回路ＩＣのＩＯバッファ２０の出力ラッチ回路２８Ａ、２８Ｂには、３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給される。更に、出力ラッチ回路２８Ａの一方の入力端子と他方の入力端子にはレベル変換回路２２の出力信号とラッチ制御信号がそれぞれ供給されて、出力ラッチ回路２８Ｂの一方の入力端子と他方の入力端子にはレベル変換回路２４の出力信号とラッチ制御信号がそれぞれ供給される。
【００４０】
図７に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣのＩＯバッファ２０の出力バッファ回路２５も、図５と全く同様に、ゲート電極が四角形で示され３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子であるＰチャネルＭＯＳトランジスタ２５２とＮチャネルＭＯＳトランジスタ２５１で構成された高耐圧ＣＭＯＳインバータである。トランジスタ２５１、２５２のゲートは出力ラッチ回路２８Ａを介して供給されるレベル変換回路２２の出力信号により駆動されて、ＰチャネルＭＯＳトランジスタ２５２のソースは出力ラッチ回路２８Ｂを介して供給されるレベル変換回路２４の出力信号によって駆動され、ＮチャネルＭＯＳトランジスタ２５１は接地電位に接続される。
【００４１】
図７に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣの通常動作は、以下のように説明される。
【００４２】
すなわち、この通常動作では、内部コア領域１０に１．２Ｖの比較的低い第１電源電圧ＶＤＤが供給されるので、内部コア領域１０は所定の内部論理動作を実行する。更にこの通常動作では、低電位側電源スイッチ領域５０の低電位側電源スイッチ５１、５２の複数の複数のＮチャネルＭＯＳトランジスタ５１１、５２１は、内部コア領域１０から供給される制御信号によってオン状態に制御されるので、ＩＯバッファ２０の低電圧バッファ回路２１、２３は動作状態に制御される。
【００４３】
ＩＯバッファ２０の低電圧バッファ回路２１のＣＭＯＳインバータ２１１の入力端子が内部コア領域１０からのデータ出力値によってローレベルに駆動された場合には、レベル変換回路２２のトランジスタ２２１、２２６はオフ状態となりトランジスタ２２２、２２５はオン状態となり、レベル変換回路２２の出力信号はローレベルとなる。出力ラッチ回路２８Ａの他方の入力端子に内部コア領域１０から供給されるラッチ制御信号がローレベルからハイレベルに変化することに応答して、レベル変換回路２２から出力ラッチ回路２８Ａの一方の入力端子に供給されるローレベルのデータ出力値が出力ラッチ回路２８Ａの内部に保持される。その結果、出力バッファ回路２５は出力ラッチ回路２８Ａの内部に保持されたローレベルのデータ出力値に応答してＰチャネルＭＯＳトランジスタ２５２はオン状態となり、ＮチャネルＭＯＳトランジスタ２５１はオフ状態となる。従って、出力バッファ回路２５の出力端子Ｔ１からは、３．３Ｖの比較的高い第２電源電圧ＶＣＣの電圧レベルのハイレベルの出力信号が生成可能とされる。
【００４４】
ＩＯバッファ２０の低電圧バッファ回路２１のＣＭＯＳインバータ２１１の入力端子が内部コア領域１０からのデータ出力値によってハイレベルに駆動された場合には、レベル変換回路２２のトランジスタ２２１、２２６はオン状態となりトランジスタ２２２、２２５はオフ状態となり、レベル変換回路２２の出力信号はハイレベルとなる。出力ラッチ回路２８Ａの他方の入力端子に内部コア領域１０から供給されるラッチ制御信号がローレベルからハイレベルに変化することに応答して、レベル変換回路２２から出力ラッチ回路２８Ａの一方の入力端子に供給されるハイレベルのデータ出力値が出力ラッチ回路２８Ａの内部に保持される。その結果、出力バッファ回路２５は出力ラッチ回路２８Ａの内部に保持されたハイレベルのデータ出力値に応答してＰチャネルＭＯＳトランジスタ２５２はオフ状態となり、ＮチャネルＭＯＳトランジスタ２５１はオン状態となる。従って、出力バッファ回路２５の出力端子Ｔ１からは、略ゼロボルトの接地電圧レベルのローレベルの出力信号が生成可能とされる。
【００４５】
尚、レベル変換回路２２の２個のＮチャネルＭＯＳトランジスタ２２７、２２８は、低電圧バッファ回路２１に供給される１．２Ｖの第１電源電圧ＶＤＤが電源遮断状態となり、レベル変換回路２２のトランジスタ２２１、２２２の両者がオフ状態となり、レベル変換回路２２の出力信号が不定状態となることを回避するものである。すなわち、レベル変換回路２２の２個のＮチャネルＭＯＳトランジスタ２２７、２２８と２個のＰチャネルＭＯＳトランジスタ２２５、２２６は、直前のレベル変換回路２２の出力信号を保持する機能を有するものである。
【００４６】
ＩＯバッファ２０の低電圧バッファ回路２３のＣＭＯＳインバータ２３１の入力端子が内部コア領域１０からのデータ出力制御信号によってローレベルに駆動された場合には、レベル変換回路２４のトランジスタ２４１、２４６はオフ状態となりトランジスタ２４２、２４５はオン状態となって、レベル変換回路２４の出力信号はローレベルとなる。出力ラッチ回路２８Ｂの他方の入力端子に内部コア領域１０から供給されるラッチ制御信号のローレベルからハイレベルの変化に応答して、レベル変換回路２４から出力ラッチ回路２８Ｂの一方の入力端子に供給されるローレベルのデータ出力値が出力ラッチ回路２８Ｂ内部に保持される。その結果、出力バッファ回路２５は出力ラッチ回路２８Ｂの内部に保持されたローレベルのデータ出力制御信号に応答して、出力バッファ回路２５は出力ディスイネーブル状態とされる。
【００４７】
ＩＯバッファ２０の低電圧バッファ回路２３のＣＭＯＳインバータ２３１の入力端子が内部コア領域１０からのデータ出力制御信号によってハイレベルに駆動された場合には、レベル変換回路２４のトランジスタ２４１、２４６はオン状態となりトランジスタ２４２、２４５はオフ状態となって、レベル変換回路２４の出力信号はハイレベルとなる。出力ラッチ回路２８Ｂの他方の入力端子に内部コア領域１０から供給されるラッチ制御信号のローレベルからハイレベルの変化に応答して、レベル変換回路２４から出力ラッチ回路２８Ｂの一方の入力端子に供給されるハイレベルのデータ出力値が出力ラッチ回路２８Ｂ内部に保持される。その結果、出力バッファ回路２５は出力ラッチ回路２８Ｂの内部に保持されたハイレベルのデータ出力制御信号に応答して、出力バッファ回路２５は出力イネーブル状態とされる。
【００４８】
尚、レベル変換回路２４の２個のＮチャネルＭＯＳトランジスタ２４７、２４８は、低電圧バッファ回路２３に供給される１．２Ｖの第１電源電圧ＶＤＤが電源遮断状態となり、レベル変換回路２４のトランジスタ２４１、２４２の両者がオフ状態となり、レベル変換回路２４の出力信号が不定状態となることを回避するものである。すなわち、レベル変換回路２４の２個のＮチャネルＭＯＳトランジスタ２４７、２４８と２個のＰチャネルＭＯＳトランジスタ２４５、２４６は、直前のレベル変換回路２４の出力信号を保持する機能を有するものである。
【００４９】
更に図７に示した本発明に先立って本発明者によって検討された半導体集積回路ＩＣでは、ＩＯバッファ２０の低電圧バッファ回路２１、２３のスタンバイモード時には、低電位側電源スイッチ領域５０の低電位側電源スイッチ５１、５２の高耐圧ＮチャネルＭＯＳトランジスタ５１１、５２１を内部コア領域１０からのスイッチ制御信号によってオフ状態に制御するものである。従って、オフ状態の高耐圧ＮチャネルＭＯＳトランジスタ５１１、５２１の無視可能なリーク電流によって低電圧バッファ回路２１、２３のスタンバイモード時のサブスレッシュホールド電流の電流値を設定できるので、図５に示した低電圧バッファ回路２１、２３のスタンバイモード時のサブスレッシュホールド電流が大きいと言う問題を解消することが可能となる。
【００５０】
しかし、図７に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣでは、レベル変換回路２２、２４と出力バッファ回路２５とだけではなく出力ラッチ回路２８Ａ、２８Ｂにも３．３Ｖの比較的高い第２電源電圧ＶＣＣを供給する必要がある。その結果、図７に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣでは、出力ラッチ回路２８Ａ、２８Ｂでも高電圧振幅による大きな信号遅延を発生すると言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００５１】
更に図７に示した本発明に先立って本発明者によって検討された半導体集積回路ＩＣでは、低電位側電源スイッチ５１、５２の高耐圧ＮチャネルＭＯＳトランジスタ５１１、５２１を含んだ低電位側電源スイッチ領域５０を図８に示すように半導体チップの中央部分の内部コア領域１０と周辺の複数のＩＯバッファ２０との間にリング状に形成する必要がある。その結果、図７と図８とに示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣでは、チップ占有面積が大きいと言う問題も本発明に先立った本発明者等による検討により明らかとされた。
【００５２】
更に図７と図８とに示した本発明に先立って本発明者によって検討された半導体集積回路ＩＣでは、ＩＯバッファ２０の出力ラッチ回路２８Ａ、２８Ｂの他方の入力端子に内部コア領域１０からラッチ制御信号を供給する必要がある。従って、図７と図８に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣでは、ＩＯバッファ２０をカスタムセルとしなければならず標準セルライブラリで設計・製造することが不可能であると言う問題が本発明に先立った本発明者等による検討により明らかとされた。
【００５３】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００５４】
本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。
【００５５】
すなわち、代表的な実施の形態による半導体集積回路(ＩＣ)は、内部コア(１０)とＩＯバッファ(２０)とを具備する。
【００５６】
前記内部コア(１０)は微細化された複数のＣＭＯＳ論理回路を含み、低電圧の第１電源電圧(ＶＤＤ)が供給可能とされる。
【００５７】
ＩＯバッファ(２０)は、第１レベル変換回路(２２)と第２レベル変換回路(２４)と出力バッファ回路(２５)とを含み、高電圧の第２電源電圧(ＶＣＣ)が供給可能とされる。
【００５８】
第１レベル変換回路(２２)は内部コア(１０)の論理出力信号を出力バッファ回路(２５)の信号入力端子に伝達して、第２レベル変換回路(２４)は内部コア(１０)の出力制御信号を出力バッファ回路(２５)の出力制御端子に伝達する。
【００５９】
第１レベル変換回路(２２)は、内部コア(１０)の論理出力信号の相補出力信号に応答するＮチャネルの第１駆動ＭＯＳトランジスタ(２２１、２２２)と、クロスカップル接続のＰチャネルの第１負荷ＭＯＳトランジスタ(２２５、２２６)と、クロスカップル接続のＮチャネルの第１ペアＭＯＳトランジスタ(２２７、２２８)とを含む。
【００６０】
第２レベル変換回路(２４)は、内部コア(１０)の出力制御信号の相補制御信号に応答するＮチャネルの第２駆動ＭＯＳトランジスタ(２４１、２４２)と、クロスカップル接続のＰチャネルの第２負荷ＭＯＳトランジスタ(２４５、２４６)と、クロスカップル接続のＮチャネルの第２ペアＭＯＳトランジスタ(２４７、２４８)とを含む。
【００６１】
内部コアの複数のＣＭＯＳ論理回路に第１電源電圧が供給される通常動作モードでは、第１および第２のレベル変換回路の第１および第２の駆動ＭＯＳトランジスタとクロスカップル接続の第１および第２の負荷ＭＯＳトランジスタはレベル変換機能を実行する。
【００６２】
スタンバイモードでは、前記内部コアの前記複数のＣＭＯＳ論理回路への前記第１電源電圧の供給が遮断される。
【００６３】
スタンバイモードでは、第１および第２のレベル変換回路のクロスカップル接続の第１および第２の負荷ＭＯＳトランジスタとクロスカップル接続の第１および第２のペアＭＯＳトランジスタはラッチ機能を実行することを特徴とするものである(図１参照)。
【発明の効果】
【００６４】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００６５】
すなわち、本半導体集積回路(ＩＣ)によれば、内部コアの電源遮断時のＩＯ出力値の保持を可能とする際に信号遅延とチップ占有面積とを低減することができる。
【図面の簡単な説明】
【００６６】
【図１】図１は、実施の形態１による電源遮断技術を採用するとともにＩＯ出力値の保持が可能な半導体集積回路の構成を示す図である。
【図２】図２は、図１に示した実施の形態１による半導体集積回路ＩＣのＩＯバッファ２０が、入力バッファ回路２６Ａ、２６Ｂと入力レベル変換回路２７Ａ、２７Ｂと低電圧バッファ２８Ａ、２８Ｂとを含む様子を示す図である。
【図３】図３は、図１に示した実施の形態１による半導体集積回路ＩＣの半導体チップ内部における内部コア領域１０とＩＯバッファ２０と高電位側電源スイッチ領域３０の平面レイアウトを示す図である。
【図４】図４は、実施の形態２による電源遮断技術を採用するとともにＩＯ出力値の保持が可能な半導体集積回路の他の構成を示す図である。
【図５】図５は、本発明に先立って本発明者等によって検討された電源遮断技術を採用するとともにＩＯ出力値の保持が可能な半導体集積回路の構成を示す図である。
【図６】図６は、図５に示した本発明に先立って本発明者等によって検討された半導体集積回路の半導体チップの内部における内部コア領域１０と内部周辺領域４０とＩＯバッファ２０の平面レイアウトを示す図である。
【図７】図７は、図５に示した本発明に先立って本発明者等によって検討された半導体集積回路の欠点を解消するために本発明に先立って本発明者等によって検討された電源遮断技術を採用するとともにＩＯ出力値の保持が可能な半導体集積回路の構成を示す図である。
【図８】図８は、図７に示した本発明に先立って本発明者等によって検討された半導体集積回路の半導体チップの内部における内部コア領域１０と低電位側電源スイッチ領域５０とＩＯバッファ２０の平面レイアウトを示す図である。
【発明を実施するための形態】
【００６７】
１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００６８】
〔１〕代表的な実施の形態による半導体集積回路(ＩＣ)は、内部コア(１０)とＩＯバッファ(２０)とを具備する。
【００６９】
前記内部コア(１０)は微細化された複数のＣＭＯＳ論理回路を含み、前記複数のＣＭＯＳ論理回路には第１電源電圧(ＶＤＤ)が供給可能とされる。
【００７０】
前記ＩＯバッファ(２０)は、第１レベル変換回路(２２)と第２レベル変換回路(２４)と出力バッファ回路(２５)とを含み、前記第１レベル変換回路(２２)と前記第２レベル変換回路(２４)とに前記第１電源電圧(ＶＤＤ)よりも高電圧の第２電源電圧(ＶＣＣ)が供給可能とされ、前記出力バッファ回路(２５)にも前記第２電源電圧(ＶＣＣ)が供給可能とされる。
【００７１】
前記第１レベル変換回路(２２)は前記内部コア(１０)から生成される論理出力信号を前記出力バッファ回路(２５)の信号入力端子に伝達可能とされ、前記第２レベル変換回路(２４)は前記内部コア(１０)から生成される出力制御信号を前記出力バッファ回路(２５)の出力制御端子に伝達可能とされる。
【００７２】
前記第１レベル変換回路(２２)は、前記内部コア(１０)から生成される前記論理出力信号の相補出力信号に応答するＮチャネルの第１駆動ＭＯＳトランジスタ(２２１、２２２)と、クロスカップル接続のＰチャネルの第１負荷ＭＯＳトランジスタ(２２５、２２６)と、クロスカップル接続のＮチャネルの第１ペアＭＯＳトランジスタ(２２７、２２８)とを含む。
【００７３】
前記第２レベル変換回路(２４)は、前記内部コア(１０)から生成される前記出力制御信号の相補制御信号に応答するＮチャネルの第２駆動ＭＯＳトランジスタ(２４１、２４２)と、クロスカップル接続のＰチャネルの第２負荷ＭＯＳトランジスタ(２４５、２４６)と、クロスカップル接続のＮチャネルの第２ペアＭＯＳトランジスタ(２４７、２４８)とを含む。
【００７４】
前記内部コアの前記複数のＣＭＯＳ論理回路に前記第１電源電圧が供給される通常動作モードでは、前記第１レベル変換回路の前記第１駆動ＭＯＳトランジスタとクロスカップル接続の前記第１負荷ＭＯＳトランジスタはレベル変換機能を実行して、前記第２レベル変換回路の前記第２駆動ＭＯＳトランジスタとクロスカップル接続の前記第２負荷ＭＯＳトランジスタはレベル変換機能を実行する。
【００７５】
スタンバイモードでは、前記内部コアの前記複数のＣＭＯＳ論理回路への前記第１電源電圧の供給が遮断されるものである。
【００７６】
前記スタンバイモードでは、前記第１レベル変換回路のクロスカップル接続の前記第１負荷ＭＯＳトランジスタとクロスカップル接続の前記第１ペアＭＯＳトランジスタはラッチ機能を実行する。
【００７７】
前記スタンバイモードでは、前記第２レベル変換回路のクロスカップル接続の前記第２負荷ＭＯＳトランジスタとクロスカップル接続の前記第２ペアＭＯＳトランジスタはラッチ機能を実行することを特徴とするものである(図１参照)。
【００７８】
前記実施の形態によれば、内部コアの電源遮断時のＩＯ出力値の保持を可能とする際に信号遅延とチップ占有面積とを低減することができる。
【００７９】
好適な実施の形態では、前記ＩＯバッファ(２０)は、第１バッファ回路(２１)と第２バッファ回路(２３)とを更に含む。
【００８０】
前記第１バッファ回路(２１)は、前記内部コア(１０)から生成される前記論理出力信号に応答して、前記第１レベル変換回路(２２)の前記第１駆動ＭＯＳトランジスタ(２２１、２２２)の前記両ゲートに供給される前記相補出力信号を生成する。
【００８１】
前記第２バッファ回路(２３)は、前記内部コア(１０)から生成される前記出力制御信号に応答して、前記第２レベル変換回路(２４)の前記第２駆動ＭＯＳトランジスタ(２４１、２４２)の前記両ゲートに供給される前記相補制御信号を生成することを特徴とするものである(図１参照)。
【００８２】
他の好適な実施の形態では、前記半導体集積回路(ＩＣ)は、電源スイッチ(３０)を更に具備する。
【００８３】
前記通常動作モードでは、前記電源スイッチ(３０)によって、前記第１バッファ回路(２１)と前記第２バッファ回路(２３)とに、前記第１電源電圧(ＶＤＤ)が供給可能とされる。
【００８４】
前記スタンバイモードでは、前記第１バッファ回路(２１)と前記第２バッファ回路(２３)への前記電源スイッチ(３０)による前記第１電源電圧(ＶＤＤ)の供給が遮断される。
【００８５】
前記スタンバイモードでは、前記第１バッファ回路(２１)は、前記第１レベル変換回路(２２)の前記第１駆動ＭＯＳトランジスタ(２２１、２２２)の前記両ゲートへの前記相補出力信号の供給を中止する。
【００８６】
前記スタンバイモードでは、前記第２バッファ回路(２３)は、前記第２レベル変換回路(２４)の前記第２駆動ＭＯＳトランジスタ(２４１、２４２)の前記両ゲートへの前記相補制御信号を中止することを特徴とするものである(図１参照)。
【００８７】
更に他の好適な実施の形態では、前記内部コア(１０)は、前記半導体集積回路(ＩＣ)の半導体チップの中央部分に配置される。
【００８８】
前記ＩＯバッファ(２０)は、前記内部コア(１０)の周辺の前記半導体チップの４辺に沿って形成され、前記４辺の各辺に沿って形成された前記ＩＯバッファ(２０)の間に前記電源スイッチ(３０)が形成されたことを特徴とするものである(図３参照)。
【００８９】
より好適な実施の形態では、前記内部コア(１０)の微細化された前記複数のＣＭＯＳ論理回路は、低耐圧素子であり、前記第１レベル変換回路(２２)と前記第２レベル変換回路(２４)と前記電源スイッチ(３０)とは前記低耐圧素子よりも耐圧の高い高耐圧素子を含む。
【００９０】
前記電源スイッチ(３０)は、前記高耐圧素子であるＰチャネルの第１電源スイッチＭＯＳトランジスタ(３１１)と前記高耐圧素子であるＰチャネルの第２電源スイッチＭＯＳトランジスタ(３２１)とを含む。
【００９１】
前記通常動作モードでは、前記第１電源電圧(ＶＤＤ)が前記第１電源スイッチＭＯＳトランジスタ(３１１)のソース・ドレイン経路と前記第２電源スイッチＭＯＳトランジスタ(３２１)のソース・ドレイン経路とを介して前記第１バッファ回路(２１)と前記第２バッファ回路(２３)とにそれぞれ供給可能とされる。
【００９２】
前記スタンバイモードでは、前記第１電源スイッチＭＯＳトランジスタ(３１１)と前記第２電源スイッチＭＯＳトランジスタ(３２１)とはオフ状態に制御され、前記第１バッファ回路(２１)と前記第２バッファ回路(２３)への前記第１電源電圧(ＶＤＤ)の供給が遮断されることを特徴とする(図１参照)。
【００９３】
他のより好適な実施の形態では、前記第１レベル変換回路(２２)の前記第１負荷ＭＯＳトランジスタ(２２５、２２６)と前記第１ペアＭＯＳトランジスタ(２２７、２２８)と、前記第２レベル変換回路(２４)の前記第２負荷ＭＯＳトランジスタ(２４５、２４６)と前記第２ペアＭＯＳトランジスタ(２４７、２４８)は、前記高耐圧素子であることを特徴とする(図１参照)。
【００９４】
更に他のより好適な実施の形態では、前記第１レベル変換回路(２２)はＮチャネルの第１ペアカスケードＭＯＳトランジスタ(２２３、２２４)を更に含み、前記第２レベル変換回路(２４)はＮチャネルの第２ペアカスケードＭＯＳトランジスタ(２４３、２４４)を更に含む。
【００９５】
前記第１レベル変換回路(２２)では、前記第１負荷ＭＯＳトランジスタ(２２５、２２６)のドレインと前記第１駆動ＭＯＳトランジスタ(２２１、２２２)のドレインとの間に前記第１ペアカスケードＭＯＳトランジスタ(２２３、２２４)のドレイン・ソース経路が接続される。
【００９６】
前記第２レベル変換回路(２４)では、前記第２負荷ＭＯＳトランジスタ(２４５、２４６)のドレインと前記第２駆動ＭＯＳトランジスタ(２４１、２４２)のドレインとの間に前記第２ペアカスケードＭＯＳトランジスタ(２４３、２４４)のドレイン・ソース経路が接続されたことを特徴とするものである(図１参照)。
【００９７】
別のより好適な実施の形態では、前記第１レベル変換回路(２２)の前記第１ペアカスケードＭＯＳトランジスタ(２２３、２２４)と前記第１レベル変換回路(２２)の前記第２ペアカスケードＭＯＳトランジスタ(２４３、２４４)とは、前記高耐圧素子であることを特徴とする(図１参照)。
【００９８】
更に別のより好適な実施の形態では、前記出力バッファ回路(２５)は、前記高耐圧素子であるＮチャネルの第１出力ＭＯＳトランジスタ(２５１)と前記高耐圧素子であるＰチャネルの第２出力ＭＯＳトランジスタ(２５２)とを含む。
【００９９】
前記第１出力ＭＯＳトランジスタ(２５１)のソースは接地電位に接続されて、前記第１出力ＭＯＳトランジスタ(２５１)のドレインと前記第２出力ＭＯＳトランジスタ(２５２)のドレインとは外部端子(Ｔ１)に接続される。
【０１００】
前記第１出力ＭＯＳトランジスタ(２５１)のゲートと前記第２出力ＭＯＳトランジスタ(２５２)のゲートとは、前記出力バッファ回路(２５)の前記信号入力端子として前記第１レベル変換回路(２２)からの出力信号によって駆動される。
【０１０１】
前記第２出力ＭＯＳトランジスタ(２５２)のソースは、前記出力バッファ回路(２５)の前記出力制御端子として前記第２レベル変換回路(２４)からの出力信号によって駆動されることを特徴とする(図１参照)。
【０１０２】
具体的な実施の形態では、前記半導体集積回路(ＩＣ)は、シングルチップコンピュータとして構成される。
【０１０３】
前記内部コア(１０)の微細化された前記複数のＣＭＯＳ論理回路は、少なくとも中央処理ユニット(ＣＰＵ)を含むことを特徴とするものである。
【０１０４】
他の具体的な実施の形態では、前記半導体集積回路(ＩＣ)は、システムＬＳＩとして構成される。
【０１０５】
前記内部コア(１０)の微細化された前記複数のＣＭＯＳ論理回路は、ロジックマクロブロックを含むことを特徴とするものである。
【０１０６】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１０７】
［実施の形態１］
《半導体集積回路の構成》
図１は、実施の形態１による電源遮断技術を採用するとともにＩＯ出力値の保持が可能な半導体集積回路の構成を示す図である。
【０１０８】
図１に示すように、実施の形態１による半導体集積回路ＩＣの半導体チップには、内部論理動作のための内部コア領域１０と入出力動作のためのＩＯバッファ２０と高電位側電源スイッチ領域３０とが形成されている。図１に示すように、ＩＯバッファ２０は低電圧バッファ回路２１、２３とレベル変換回路２２、２４と出力バッファ回路２５とを含んでいる。
【０１０９】
図３は、図１に示した実施の形態１による半導体集積回路ＩＣの半導体チップ内部における内部コア領域１０とＩＯバッファ２０と高電位側電源スイッチ領域３０の平面レイアウトを示す図である。
【０１１０】
図３に示したように、半導体集積回路ＩＣの半導体チップの中央部分には内部論理動作のための内部コア領域１０が配置される。
【０１１１】
《内部コア》
内部コア領域１０は、半導体集積回路ＩＣで最も微細化された多数のＣＭＯＳ論理回路を含み、この最も微細化された多数のＣＭＯＳ論理回路には１．２Ｖと比較的低い第１電源電圧ＶＤＤが供給される。しかし、スタンバイモード時の消費電流を低減するためにスタンバイモード時に電源遮断技術によって多数のＣＭＯＳ論理回路に１．２Ｖの第１電源電圧ＶＤＤを供給する電源スイッチ(図１に示すスイッチ３１、３２)が遮断状態に制御されるので、内部コア領域１０の多数のＣＭＯＳ論理回路に供給される第１電源電圧ＶＤＤの電圧レベルは略ゼロボルトに低下する。
【０１１２】
《高電位側電源スイッチと低電圧バッファ》
図３に示したように、内部コア領域１０の周辺の半導体チップの４辺に沿って、多数のＩＯバッファ２０がリング形状に配置される。４辺の各辺に沿って形成された複数のＩＯバッファ２０の間に、高電位側電源スイッチ領域３０が形成される。図１に示した高電位側電源スイッチ領域３０の高電位側電源スイッチ３１、３２は上述したように内部コア領域１０の多数のＣＭＯＳ論理回路に１．２Ｖの第１電源電圧ＶＤＤを供給する一方、スタンバイモード時に電源遮断する機能を有する。それ以外にも高電位側電源スイッチ領域３０の高電位側電源スイッチ３１、３２は、図５に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣの低電圧バッファ回路２１、２３でのサブスレッシュホールド電流が大きいと言う問題を解決するための回路素子としても機能する。
【０１１３】
すなわち、図１に示すように高電位側電源スイッチ領域３０は高電位側電源スイッチ３１と高電位側電源スイッチ３２とを含み、高電位側電源スイッチ３１、３２はゲート電極が四角形で３．３Ｖの高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子である複数のＰチャネルＭＯＳトランジスタ３１１、３２１を含んでいる。
【０１１４】
従って、図１に示した実施の形態１による半導体集積回路ＩＣでは、ＩＯバッファ２０の低電圧バッファ回路２１の高電圧側端子には高電位側電源スイッチ３１のＰチャネルＭＯＳトランジスタ３１１のソース・ドレイン経路を介して１．２Ｖの第１電源電圧ＶＤＤが供給される。全く同様に、ＩＯバッファ２０の低電圧バッファ回路２３の高電圧側端子には高電位側電源スイッチ３２のＰチャネルＭＯＳトランジスタ３２１のソース・ドレイン経路を介して１．２Ｖの第１電源電圧ＶＤＤが供給される。更にＩＯバッファ２０の低電圧バッファ回路２１、２３の低電圧側端子は、接地電位に直接接続されている。
【０１１５】
ＩＯバッファ２０の低電圧バッファ回路２１は直列接続された２個のＣＭＯＳインバータ２１１、２１２によって構成されて、通常動作モードでは、内部コア領域１０からの出力信号をレベル変換回路２２の入力端子に伝達するものである。また更に、ＩＯバッファ２０の低電圧バッファ回路２３も直列接続された２個のＣＭＯＳインバータ２３１、２３２によって構成されて、通常動作モードでは、内部コア領域１０からの出力信号をレベル変換回路２４の入力端子に伝達するものである。更に、低電圧バッファ回路２１、２３は、半導体集積回路ＩＣの内部で内部コア領域１０と全く同様に最も微細化された複数のＣＭＯＳ論理回路によって構成されている。
【０１１６】
更に図１に示した実施の形態１による半導体集積回路ＩＣでは、スタンバイモード時には、高電位側電源スイッチ領域３０の高電位側電源スイッチ３１、３２の高耐圧ＰチャネルＭＯＳトランジスタ３１１、３２１をスタンバイモード・制御レジスタ(図示せず)からのハイレベルのスイッチ制御信号によってオフ状態に制御する。その結果、オフ状態の高耐圧ＮチャネルＭＯＳトランジスタ５１１、５２１の無視可能なリーク電流によってＩＯバッファ２０の低電圧バッファ回路２１、２３のスタンバイモード時のサブスレッシュホールド電流の電流値を設定できる。従って、図１に示した実施の形態１による半導体集積回路ＩＣによれば、図５に示した低電圧バッファ回路２１、２３のスタンバイモード時のサブスレッシュホールド電流が大きいと言う問題を解消することが可能となる。それと同時に、オフ状態の高耐圧ＮチャネルＭＯＳトランジスタ５１１、５２１の無視可能なリーク電流によって、内部コア領域１０に含まれる多数のＣＭＯＳ論理回路のスタンバイモード時のサブスレッシュホールド電流の電流値を設定することが可能となる。
【０１１７】
《レベル変換回路と出力バッファ回路》
レベル変換回路２２、２４と出力バッファ回路２５とには、外部端子Ｔ１から大電圧振幅のＩＯ出力値を生成するために、３．３Ｖと比較的高い第２電源電圧ＶＣＣが供給される。
【０１１８】
《ラッチ機能付きレベル変換回路》
レベル変換回路２２は６個のＮチャネルＭＯＳトランジスタ２２１〜２２４、２２７、２２８と２個のＰチャネルＭＯＳトランジスタ２２５、２２６とによって構成されて、レベル変換回路２４も６個のＮチャネルＭＯＳトランジスタ２４１〜２４４、２４７、２４８と２個のＰチャネルＭＯＳトランジスタ２４５、２４６とによって構成される。レベル変換回路２２の８個のＭＯＳトランジスタ２２１〜２２８では、ゲート電極が四角形のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣにより降伏しない高耐圧素子であり、ゲート電極が細い直線のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣにより降伏する低耐圧素子である。レベル変換回路２４の８個のＭＯＳトランジスタ２４１〜２４８でも、ゲート電極が四角形のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣにより降伏しない高耐圧素子であり、ゲート電極が細い直線のトランジスタは３．３Ｖの比較的高い第２電源電圧ＶＣＣにより降伏する低耐圧素子である。
【０１１９】
レベル変換回路２２では、トランジスタ２２１、２２２のソースは接地電位に接続され、トランジスタ２２１のゲートは低電圧バッファ回路２１のＣＭＯＳインバータ２１２の出力端子に接続され、トランジスタ２２２のゲートは低電圧バッファ回路２１のＣＭＯＳインバータ２１１の出力端子に接続される。トランジスタ２２１のドレインはトランジスタ２２３のソースに接続され、トランジスタ２２２のドレインはトランジスタ２２４のソースに接続され、トランジスタ２２３のゲートとトランジスタ２２４のゲートには１．２Ｖの第１電源電圧ＶＤＤが供給される。トランジスタ２２３のドレインはトランジスタ２２５のドレインとトランジスタ２２６のゲートとトランジスタ２２７のドレインとトランジスタ２２８のゲートとに接続され、トランジスタ２２４のドレインはトランジスタ２２６のドレインとトランジスタ２２５のゲートとトランジスタ２２８のドレインとトランジスタ２２７のゲートとに接続される。更に、２個のＰチャネルＭＯＳトランジスタ２２５、２２６の両ソースには、３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給される。
【０１２０】
レベル変換回路２４では、トランジスタ２４１、２４２のソースは接地電位に接続され、トランジスタ２４１のゲートは低電圧バッファ回路２３のＣＭＯＳインバータ２３２の出力端子に接続され、トランジスタ２４２のゲートは低電圧バッファ回路２３のＣＭＯＳインバータ２３１の出力端子に接続される。トランジスタ２４１のドレインはトランジスタ２４３のソースに接続され、トランジスタ２４２のドレインはトランジスタ２４４のソースに接続され、トランジスタ２４３のゲートとトランジスタ２４４のゲートには１．２Ｖの第１電源電圧ＶＤＤが供給される。トランジスタ２４３のドレインはトランジスタ２４５のドレインとトランジスタ２４６のゲートとトランジスタ２４７のドレインとトランジスタ２４８のゲートとに接続され、トランジスタ２４４のドレインはトランジスタ２４６のドレインとトランジスタ２４５のゲートとトランジスタ２４８のドレインとトランジスタ２４７のゲートとに接続される。更に、２個のＰチャネルＭＯＳトランジスタ２４５、２４６の両ソースには、３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給される。
【０１２１】
従って、通常動作モードでは、高電位側電源スイッチ領域３０の高電位側電源スイッチ３１、３２がオン状態に制御されて内部コア領域１０とＩＯバッファ２０の低電圧バッファ回路２１、２３に１．２Ｖの第１電源電圧ＶＤＤが供給される場合には、内部コア領域１０の出力信号は低電圧バッファ回路２１、２３を介してレベル変換回路２２、２４の入力端子に伝達される。更にこの場合には、レベル変換回路２２、２４の入力端子から出力端子の間では、１．２Ｖの第１電源電圧ＶＤＤの入力電圧レベルから３．３Ｖの第２電源電圧ＶＣＣの出力電圧レベルへのレベル変換が実行される。
【０１２２】
一方、高電位側電源スイッチ領域３０の高電位側電源スイッチ３１、３２がオフ状態に制御され電源遮断により内部コア領域１０とＩＯバッファ２０の低電圧バッファ回路２１、２３がスタンバイモードとされる場合には、内部コア領域１０の内部論理動作が中止され、低電圧バッファ回路２１、２３を介する内部コア領域１０からレベル変換回路２２、２４の入力端子への信号伝達も中止される。更にこの場合には、レベル変換回路２２の２個のＮチャネルＭＯＳトランジスタ２２７、２２８と２個のＰチャネルＭＯＳトランジスタ２２５、２２６とは、直前のレベル変換回路２２の出力信号を保持するラッチ回路としての機能を有するものである。全く同様に、この場合には、レベル変換回路２４の２個のＮチャネルＭＯＳトランジスタ２４７、２４８と２個のＰチャネルＭＯＳトランジスタ２４５、２４６とは、直前のレベル変換回路２４の出力信号を保持するラッチ回路としての機能を有するものである。
【０１２３】
従って、レベル変換回路２２では、４個のＮチャネルＭＯＳトランジスタ２２１〜２２４と２個のＰチャネルＭＯＳトランジスタ２２５、２２６とは、通常動作モードのレベル変換回路として機能する。その一方、２個のＮチャネルＭＯＳトランジスタ２２７、２２８と２個のＰチャネルＭＯＳトランジスタ２２５、２２６とは、スタンバイモードのラッチ回路として機能する。同様にレベル変換回路２４では、４個のＮチャネルＭＯＳトランジスタ２４１〜２４４と２個のＰチャネルＭＯＳトランジスタ２４５、２４６とは、通常動作モードのレベル変換回路として機能する。その一方、２個のＮチャネルＭＯＳトランジスタ２４７、２４８と２個のＰチャネルＭＯＳトランジスタ２４５、２４６とは、スタンバイモードのラッチ回路として機能する。
【０１２４】
従って、図１に示した実施の形態１による半導体集積回路ＩＣでは、レベル変換回路２２、２４は１．２Ｖの第１電源電圧ＶＤＤから３．３Ｖの第２電源電圧ＶＣＣへのレベル変換の機能と２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタとによるラッチ回路の機能とを有するものである。その結果、図１に示した実施の形態１による半導体集積回路ＩＣのレベル変換回路２２、２４は上記特許文献２に記載された別個の回路であるレベルシフタとラッチ回路とのレベル変換とレベルラッチとの両機能を単一の回路で実現するものであるので、上記特許文献２の記載の技術と比較してチップ占有面積と消費電力とを削減することが可能となる。更に、図１に示した実施の形態１による半導体集積回路ＩＣでは、レベル変換回路２２、２４は上述のようにレベル変換とレベルラッチとの両機能を単一の回路で実現するので、図７に示したように高電圧振幅動作のレベル変換回路２２、２４と出力ラッチ回路２８Ａ、２８Ｂが２個直列接続されるものではないので、信号遅延を低減することが可能となる。
【０１２５】
ＩＯバッファ２０の低電圧バッファ回路２１のＣＭＯＳインバータ２１１の入力端子が内部コア領域１０からの出力信号によりローレベルに駆動された場合には、レベル変換回路２２のトランジスタ２２１、２２６はオフ状態となりトランジスタ２２２、２２５はオン状態となり、レベル変換回路２２の出力信号はローレベルとなる。その結果、出力バッファ回路２５では、ＰチャネルＭＯＳトランジスタ２５２はオン状態となり、ＮチャネルＭＯＳトランジスタ２５１はオフ状態となる。従って、出力バッファ回路２５の出力端子Ｔ１には、３．３Ｖの比較的高い第２電源電圧ＶＣＣの電圧レベルのハイレベルの出力信号が生成可能とされる。
【０１２６】
ＩＯバッファ２０の低電圧バッファ回路２１のＣＭＯＳインバータ２１１の入力端子が内部コア領域１０からの出力信号によりハイレベルに駆動された場合には、レベル変換回路２２のトランジスタ２２１、２２６はオン状態となりトランジスタ２２２、２２５はオフ状態となり、レベル変換回路２２の出力信号はハイレベルとなる。その結果、出力バッファ回路２５では、ＰチャネルＭＯＳトランジスタ２５２はオフ状態となり、ＮチャネルＭＯＳトランジスタ２５１はオン状態となる。従って、出力バッファ回路２５の出力端子Ｔ１には、略ゼロボルトの接地電圧レベルのローレベルの出力信号が生成可能とされる。
【０１２７】
ＩＯバッファ２０の低電圧バッファ回路２３のＣＭＯＳインバータ２３１の入力端子が内部コア領域１０からの出力信号によりローレベルに駆動された場合には、レベル変換回路２４のトランジスタ２４１、２４６はオフ状態となりトランジスタ２４２、２４５はオン状態となり、レベル変換回路２４の出力信号はローレベルとなる。従って、出力バッファ回路２５には、レベル変換回路２４からの３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給されないので、出力バッファ回路２５は出力ディスイネーブル状態とされる。
【０１２８】
ＩＯバッファ２０の低電圧バッファ回路２３のＣＭＯＳインバータ２３１の入力端子が内部コア領域１０からの出力信号によりハイレベルに駆動された場合には、レベル変換回路２４のトランジスタ２４１、２４６はオン状態となりトランジスタ２４２、２４５はオフ状態となり、レベル変換回路２４の出力信号はハイレベルとなる。従って、出力バッファ回路２５には、レベル変換回路２４からの３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給されるので、出力バッファ回路２５は出力イネーブル状態とされる。
【０１２９】
《レベル変換回路のトランジスタの素子サイズ》
レベル変換回路２２では、レベル変換の機能を実現するＮチャネルＭＯＳトランジスタ２２１、２２２、２２３、２２４のオン抵抗がラッチ回路の機能を実現するＮチャネルＭＯＳトランジスタ２２７、２２８のオン抵抗より十分小さくなるように、このＮチャネルＭＯＳトランジスタの素子サイズＷ／Ｌが設定される。素子サイズＷ／Ｌは、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとで決定される。ＭＯＳトランジスタのオン抵抗とＭＯＳトランジスタの素子サイズＷ／Ｌは反比例の関係にあるので、レベル変換の機能を実現するＮチャネルＭＯＳトランジスタ２２１、２２２、２２３、２２４の素子サイズＷ／Ｌは、ラッチ回路の機能を実現するＮチャネルＭＯＳトランジスタ２２７、２２８の素子サイズＷ／Ｌよりも、十分大きく設定される。
【０１３０】
レベル変換回路２４でも、レベル変換の機能を実現するＮチャネルＭＯＳトランジスタ２４１、２４２、２４３、２４４のオン抵抗がラッチ回路の機能を実現するＮチャネルＭＯＳトランジスタ２４７、２４８のオン抵抗より十分小さくなるように、このＮチャネルＭＯＳトランジスタの素子サイズＷ／Ｌが設定される。素子サイズＷ／Ｌは、ＭＯＳトランジスタのゲート幅Ｗとゲート長Ｌとで決定される。ＭＯＳトランジスタのオン抵抗とＭＯＳトランジスタの素子サイズＷ／Ｌは反比例の関係にあるので、レベル変換の機能を実現するＮチャネルＭＯＳトランジスタ２４１、２４２、２４３、２４４の素子サイズＷ／Ｌは、ラッチ回路の機能を実現するＮチャネルＭＯＳトランジスタ２４７、２４８の素子サイズＷ／Ｌよりも、十分大きく設定される。
【０１３１】
《ＩＯバッファの外部信号入力機能》
図２は、図１に示した実施の形態１による半導体集積回路ＩＣのＩＯバッファ２０が、入力バッファ回路２６Ａ、２６Ｂと入力レベル変換回路２７Ａ、２７Ｂと低電圧バッファ２８Ａ、２８Ｂとを含む様子を示す図である。
【０１３２】
図２に示すように、実施の形態１による半導体集積回路ＩＣの外部端子Ｔ２Ａ、Ｔ２Ｂには３．３Ｖの第２電源電圧ＶＣＣの高電圧振幅レベルの入力信号が供給されるので、入力バッファ回路２６Ａ、２６Ｂには３．３Ｖの比較的高い第２電源電圧ＶＣＣが供給される。その結果、入力バッファ回路２６Ａ、２６Ｂの出力信号も３．３Ｖの第２電源電圧ＶＣＣの高電圧振幅レベルとなるので、入力レベル変換回路２７Ａ、２７Ｂは３．３Ｖの第２電源電圧ＶＣＣの高電圧振幅レベルから１．２Ｖの第１電源電圧ＶＤＤの低電圧振幅レベルへのレベル変換を実行する。従って、入力レベル変換回路２７Ａ、２７Ｂには、動作電源電圧として１．２Ｖの第１電源電圧ＶＤＤが供給される。その結果、入力レベル変換回路２７Ａ、２７Ｂの出力信号は、１．２Ｖの第１電源電圧ＶＤＤの低電圧振幅レベルとなる。更に低電圧バッファ２８Ａ、２８Ｂは、入力レベル変換回路２７Ａ、２７Ｂの出力信号に応答した低電圧振幅レベル信号を内部コア領域１０に伝達するための機能を有するものである。従って、低電圧バッファ２８Ａ、２８Ｂに、動作電源電圧として１．２Ｖの第１電源電圧ＶＤＤが供給される。
【０１３３】
ＩＯバッファ２０の入力バッファ回路２６Ａは直列接続の２個のＣＭＯＳインバータ２６Ａ１、２６Ａ２によって構成されて、外部端子Ｔ２Ａに供給される３．３Ｖの第２電源電圧ＶＣＣの高電圧振幅レベルの入力信号を入力レベル変換回路２７Ａの入力端子に伝達する。更に、ＩＯバッファ２０の入力バッファ回路２６Ｂは直列接続の２個のＣＭＯＳインバータ２６Ｂ１、２６Ｂ２によって構成されて、外部端子Ｔ２Ｂに供給される３．３Ｖの第２電源電圧ＶＣＣの高電圧振幅レベルの入力信号を入力レベル変換回路２７Ｂの入力端子に伝達する。
【０１３４】
入力レベル変換回路２７Ａ、２７Ｂは、入力バッファ回路２６Ａ、２６Ｂの相補出力信号に応答する駆動トランジスタとクロスカップル接続の負荷トランジスタとを含んでいる。
【０１３５】
入力レベル変換回路２７Ａは入力バッファ回路２６Ａの相補出力信号としてのＣＭＯＳインバータ２６Ａ１の出力信号とＣＭＯＳインバータ２６Ａ２の出力信号とに応答する駆動トランジスタがＮチャネルＭＯＳトランジスタ２７Ａ１、２７Ａ２であり、クロスカップル接続の負荷トランジスタがＰチャネルＭＯＳトランジスタ２７Ａ３、２７Ａ４である例を示す。外部端子Ｔ２Ａにローレベルの入力信号が供給される場合には、トランジスタ２７Ａ２、２７Ａ３がオフ状態となって、トランジスタ２７Ａ１、２７Ａ４がオン状態となって、入力レベル変換回路２７Ａからローレベルの出力信号が生成され低電圧バッファ２８Ａの入力端子に供給される。一方、外部端子Ｔ２Ａにハイレベルの入力信号が供給される場合には、トランジスタ２７Ａ２、２７Ａ３がオン状態となって、トランジスタ２７Ａ１、２７Ａ４がオフ状態となって、入力レベル変換回路２７Ａからハイレベルの出力信号が生成され低電圧バッファ２８Ａの入力端子に供給される。
【０１３６】
入力レベル変換回路２７Ｂは入力バッファ回路２６Ｂの相補出力信号としてのＣＭＯＳインバータ２６Ｂ１の出力信号とＣＭＯＳインバータ２６Ｂ２の出力信号とに応答する駆動トランジスタがＰチャネルＭＯＳトランジスタ２７Ｂ３、２７Ｂ４であり、クロスカップル接続の負荷トランジスタがＮチャネルＭＯＳトランジスタ２７Ｂ１、２７Ｂ２である例を示す。外部端子Ｔ２Ｂにローレベルの入力信号が供給される場合には、トランジスタ２７Ｂ３、２７Ｂ２がオフ状態となって、トランジスタ２７Ｂ４、２７Ｂ１がオン状態となって、入力レベル変換回路２７Ｂからローレベルの出力信号が生成され低電圧バッファ２８Ｂの入力端子に供給される。一方、外部端子Ｔ２Ｂにハイレベルの入力信号が供給される場合には、トランジスタ２７Ｂ３、２７Ｂ２がオン状態となって、トランジスタ２７Ｂ４、２７Ｂ１がオフ状態となって、入力レベル変換回路２７Ｂからハイレベルの出力信号が生成され低電圧バッファ２８Ｂの入力端子に供給される。
【０１３７】
ＩＯバッファ２０の低電圧バッファ２８Ａは直列接続の２個のＣＭＯＳインバータ２８Ａ１、２８Ａ２によって構成され、入力レベル変換回路２７Ａの出力信号を内部コア領域１０に伝達する。更にＩＯバッファ２０の低電圧バッファ２８Ｂも直列接続の２個のＣＭＯＳインバータ２８Ｂ１、２８Ｂ２によって構成され、入力レベル変換回路２７Ｂの出力信号を内部コア領域１０に伝達する。
【０１３８】
更に図２に示したように高電位側電源スイッチ領域３０は高電位側電源スイッチ３３と高電位側電源スイッチ３４とを含み、高電位側電源スイッチ３３、３４はゲート電極が四角形で３．３Ｖの高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子である複数のＰチャネルＭＯＳトランジスタ３３１、３４１を含んでいる。
【０１３９】
従って、図２に示した実施の形態１による半導体集積回路ＩＣでは、ＩＯバッファ２０の低電圧バッファ回路２８Ａの高電圧側端子に高電位側電源スイッチ３３のＰチャネルＭＯＳトランジスタ３３１のソース・ドレイン経路を介して１．２Ｖの第１電源電圧ＶＤＤが供給される。全く同様に、ＩＯバッファ２０の低電圧バッファ回路２８Ｂの高電圧側端子に高電位側電源スイッチ３４のＰチャネルＭＯＳトランジスタ３４１のソース・ドレイン経路を介して１．２Ｖの第１電源電圧ＶＤＤが供給される。更にＩＯバッファ２０の低電圧バッファ回路２８Ａ、２８Ｂの低電圧側端子は、接地電位に直接接続されている。
【０１４０】
高電位側電源スイッチ領域３０の高電位側電源スイッチ３３、３４がオン状態に制御されて内部コア領域１０とＩＯバッファ２０の低電圧バッファ回路２８Ａ、２８Ｂに１．２Ｖの第１電源電圧ＶＤＤが供給される場合には、内部コア領域１０の入力端子に低電圧バッファ回路２８Ａ、２８Ｂを介してレベル変換回路２７Ａ、２７Ｂの出力信号が伝達される。
【０１４１】
一方、高電位側電源スイッチ領域３０の高電位側電源スイッチ３３、３４がオフ状態に制御され電源遮断によって内部コア領域１０とＩＯバッファ２０の低電圧バッファ回路２８Ａ、２８Ｂがスタンバイモードとされる場合を想定する。この場合には、内部コア領域１０の内部論理動作が中止され、内部コア領域１０の入力端子への低電圧バッファ回路２８Ａ、２８Ｂを介するレベル変換回路２７Ａ、２７Ｂの出力信号の伝達も停止される。
【０１４２】
《半導体集積回路の平面レイアウト》
図３は、図１と図２に示した実施の形態１による半導体集積回路ＩＣの半導体チップの内部における内部コア領域１０とＩＯバッファ２０と高電位側電源スイッチ領域３０の平面レイアウトを示す図である。
【０１４３】
図３に示したように、半導体集積回路ＩＣの半導体チップの中央部分には内部論理動作のための内部コア領域１０が配置される。内部コア領域１０は、半導体集積回路ＩＣで最も微細化された多数のＣＭＯＳ論理回路を含み、この最も微細化された多数のＣＭＯＳ論理回路には１．２Ｖと比較的低い第１電源電圧ＶＤＤが供給される。しかし、スタンバイモード時の消費電流を低減するために、スタンバイモード時には電源遮断技術によって多数のＣＭＯＳ論理回路に１．２Ｖの第１電源電圧ＶＤＤを供給する電源スイッチが遮断状態に制御されるので、内部コア領域１０の多数のＣＭＯＳ論理回路に供給される第１電源電圧ＶＤＤの電圧レベルは略ゼロボルトに低下する。尚、この電源スイッチは、図１と図２に示した高電位側電源スイッチ領域３０の高電位側電源スイッチ３１、３２、３３、３４である。
【０１４４】
図３に示したように、内部コア領域１０の周辺には、多数のＩＯバッファ２０がリング形状に形成される。このＩＯバッファ２０は、図３に示すように、低電圧バッファ回路２１、２３とレベル変換回路２２、２４と出力バッファ回路２５とを含んでいる。更に、図３に示した低電圧バッファ回路２１、２３とレベル変換回路２２、２４と出力バッファ回路２５は、それぞれ図１に示したように構成されている。すなわち、図３に示した低電圧バッファ回路２１は直列接続された２個のＣＭＯＳインバータ２１１、２１２によって構成され、図３に示した低電圧バッファ回路２３は直列接続された２個のＣＭＯＳインバータ２３１、２３２によって構成されている。更に、図３に示したレベル変換回路２２は図１に示したように８個のトランジスタ２２１〜２２８によって構成され、図３に示したレベル変換回路２４は図１に示したように８個のトランジスタ２４１〜２４８によって構成されている。また更に、図３に示した出力バッファ回路２５は、図１に示したようにゲート電極が四角形で示され３．３Ｖの比較的高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子であるＰチャネルＭＯＳトランジスタ２５２とＮチャネルＭＯＳトランジスタ２５１とにより構成された高耐圧ＣＭＯＳインバータである。
【０１４５】
更に図３に示したように、半導体集積回路ＩＣの半導体チップの４辺の各辺と平行に複数のＩＯバッファ２０が直線状に形成されている。また更に、各辺と平行に形成された複数のＩＯバッファ２０の間に高電位側電源スイッチ領域３０が形成され、この高電位側電源スイッチ領域３０はゲート電極が四角形で３．３Ｖの高い第２電源電圧ＶＣＣによって降伏しない高耐圧素子であるＰチャネルＭＯＳトランジスタ３１１を含んでいる。
【０１４６】
ＰチャネルＭＯＳトランジスタ３１１のソースに半導体集積回路ＩＣの外部から１．２Ｖの比較的低い第１電源電圧ＶＤＤが供給され、ＰチャネルＭＯＳトランジスタ３１１のゲートはスタンバイモード・制御レジスタ(図示せず)からのスイッチ制御信号によって制御される。更に、ＰチャネルＭＯＳトランジスタ３１１のソースに半導体集積回路ＩＣの外部から供給される１．２Ｖの比較的低い第１電源電圧ＶＤＤは、高電位側電源スイッチ領域３０の内部配線Ｌ＿ＶＤＤを介して内部コア領域１０に供給されることが可能である。
【０１４７】
また更に、内部配線Ｌ＿ＶＤＤからＰチャネルＭＯＳトランジスタ３１１のソース・ドレイン経路を介して低電圧バッファ回路２１、２２に供給される１．２Ｖの比較的低い第１電源電圧ＶＤＤは、内部コア領域１０に供給される。
【０１４８】
図６と図８に示した本発明に先立って本発明者によって検討された半導体集積回路ＩＣでは内部コア領域１０とＩＯバッファ２０の間に電源非遮断の内部周辺領域４０もしくは低電位側電源スイッチ５０をリング状に形成する必要があったのに対して、図３に示した実施の形態１による半導体集積回路ＩＣによればこの必要性をなくすることが可能となる。すなわち、図３に示した実施の形態１による半導体集積回路ＩＣでは、内部コア領域の周辺に多数のＩＯバッファ２０をリング形状に形成して、多数のＩＯバッファ２０の間に高電位側電源スイッチ３０を形成するので、図６や図８と比較して、チップ占有面積を低減することが可能となる。
【０１４９】
《実施の形態１による効果》
以上、図１と図２と図３とを参照して説明した実施の形態１による半導体集積回路ＩＣによれば、下記の効果を奏することが可能となる。
【０１５０】
図１と図２と図３に示した実施の形態１による半導体集積回路ＩＣのレベル変換回路２２、２４はレベル変換とレベルラッチの両機能を単一の回路で実現するものであるので、上記特許文献２の記載の技術と比較してチップ占有面積と消費電力とを削減することが可能となる。更に図１と図２と図３に示した実施の形態１による半導体集積回路ＩＣでは、レベル変換回路２２、２４は上述のようにレベル変換とレベルラッチとの両機能を単一の回路で実現するので、図７に示したように高電圧振幅動作のレベル変換回路２２、２４と出力ラッチ回路２８Ａ、２８Ｂが２個直列接続されるものではないので、信号遅延を低減することが可能となる。
【０１５１】
更に、図３に示した実施の形態１による半導体集積回路ＩＣでは、内部コア領域の周辺に多数のＩＯバッファ２０をリング形状に形成して多数のＩＯバッファ２０の間に高電位側電源スイッチ３０を形成するので、図６や図８と比較して、チップ占有面積を低減することが可能となる。
【０１５２】
［実施の形態２］
《半導体集積回路の他の構成》
図４は、実施の形態２による電源遮断技術を採用するとともにＩＯ出力値の保持が可能な半導体集積回路の他の構成を示す図である。
【０１５３】
図４に示した実施の形態２による半導体集積回路ＩＣが図１に示した実施の形態１による半導体集積回路ＩＣと相違するのは、以下の点である。
【０１５４】
すなわち、図４に示した実施の形態２による半導体集積回路ＩＣのＩＯバッファ２０の内部のラッチ機能付きレベル変換回路２２では、スタンバイモードのラッチ回路として機能するＮチャネルＭＯＳトランジスタ２２７、２２８のソースと接地電位の間には制御スイッチとして機能するＮチャネルＭＯＳトランジスタ２２９のドレイン・ソース経路が接続されている。更に、図４に示した実施の形態２による半導体集積回路ＩＣのＩＯバッファ２０の内部のラッチ機能付きレベル変換回路２４でも、スタンバイモードのラッチ回路として機能するＮチャネルＭＯＳトランジスタ２４７、２４８のソースと接地電位の間には制御スイッチとして機能するＮチャネルＭＯＳトランジスタ２４９のドレイン・ソース経路が接続されている。
【０１５５】
通常動作モードにおいて高電位側電源スイッチ領域３０の高電位側電源スイッチ３１、３２がオン状態に制御され内部コア領域１０とＩＯバッファ２０の低電圧バッファ回路２１、２３に１．２Ｖの第１電源電圧ＶＤＤが供給される場合を想定する。この場合には、レベル変換回路２２の４個のＮチャネルＭＯＳトランジスタ２２１〜２２４と２個のＰチャネルＭＯＳトランジスタ２２５、２２６とは、通常動作モードのレベル変換回路として機能する。一方、この状態では、制御スイッチとして機能するＮチャネルＭＯＳトランジスタ２２９のゲートにはローレベルの制御信号が供給され、ＮチャネルＭＯＳトランジスタ２２９はオフ状態に制御される。その結果、通常動作モードでは２個のＮチャネルＭＯＳトランジスタ２２７、２２８もオフ状態に制御されて、２個のＮチャネルＭＯＳトランジスタ２２７、２２８のラッチ回路としての機能は停止される。同様にレベル変換回路２４でも、４個のＮチャネルＭＯＳトランジスタ２４１〜２４４と２個のＰチャネルＭＯＳトランジスタ２４５、２４６とは、通常動作モードのレベル変換回路として機能する。一方、この状態では、制御スイッチとして機能するＮチャネルＭＯＳトランジスタ２４９のゲートにはローレベルの制御信号が供給されて、ＮチャネルＭＯＳトランジスタ２４９はオフ状態に制御される。その結果、通常動作モードでは、２個のＮチャネルＭＯＳトランジスタ２４７、２４８もオフ状態に制御されて、２個のＮチャネルＭＯＳトランジスタ２４７、２４８のラッチ回路として機能は停止される。
【０１５６】
スタンバイモードにおいて高電位側電源スイッチ領域３０の高電位側電源スイッチ３１、３２がオフ状態に制御されて、内部コア領域１０とＩＯバッファ２０の低電圧バッファ回路２１、２３とに略ゼロボルトの接地電圧が供給されて電源遮断が行われる場合を想定する。その結果、このスタンバイモードの場合には、レベル変換回路２２の４個のＮチャネルＭＯＳトランジスタ２２１〜２２４のレベル変換回路としての機能は停止される。一方、この状態では、制御スイッチとして機能するＮチャネルＭＯＳトランジスタ２２９のゲートにハイレベルの制御信号が供給され、ＮチャネルＭＯＳトランジスタ２２９はオン状態に制御される。その結果、スタンバイモードでは、２個のＮチャネルＭＯＳトランジスタ２２７、２２８は活性状態に制御され、２個のＮチャネルＭＯＳトランジスタ２２７、２２８と２個のＰチャネルＭＯＳトランジスタ２２５、２２６とはラッチ回路としての機能を開始するようになる。従って、２個のＮチャネルＭＯＳトランジスタ２２７、２２８と２個のＰチャネルＭＯＳトランジスタ２２５、２２６とによって構成されたラッチ回路は、スタンバイモードに遷移する直前のレベル変換回路２２の出力信号を保持するものである。同様に、レベル変換回路２４の４個のＮチャネルＭＯＳトランジスタ２４１〜２４４のレベル変換回路としての機能は停止される。一方、制御スイッチとして機能するＮチャネルＭＯＳトランジスタ２４９のゲートにハイレベルの制御信号が供給されて、ＮチャネルＭＯＳトランジスタ２４９はオン状態に制御される。その結果、スタンバイモードでは２個のＮチャネルＭＯＳトランジスタ２４７、２４８とは活性状態に制御されて、２個のＮチャネルＭＯＳトランジスタ２４７、２４８と２個のＰチャネルＭＯＳトランジスタ２４５、２４６とはラッチ回路としての機能を開始する。従って、２個のＮチャネルＭＯＳトランジスタ２４７、２４８と２個のＰチャネルＭＯＳトランジスタ２４５、２４６とによって構成されたラッチ回路は、スタンバイモードに遷移する直前のレベル変換回路２４の出力信号を保持するものである。
【０１５７】
このように図４に示した実施の形態２による半導体集積回路ＩＣでは、ＩＯバッファ２０の内部のラッチ機能付きレベル変換回路２２では、通常動作モードからスタンバイモードへの遷移によって、４個のＮチャネルＭＯＳトランジスタ２２１〜２２４の活性・非活性と３個のＮチャネルＭＯＳトランジスタ２２７、２２８、２２９の非活性・活性とが明確に切り換えられる。従って、図４に示した実施の形態２による半導体集積回路ＩＣでは、図１に示した実施の形態１による半導体集積回路ＩＣのように、レベル変換回路２２のレベル変換の機能を実現する４個のＮチャネルＭＯＳトランジスタ２２１〜２２４の素子サイズＷ／Ｌは、ラッチ回路の機能を実現するＮチャネルＭＯＳトランジスタ２２７、２２８の素子サイズＷ／Ｌよりも十分大きく設定する必要が無い。同様に、図４に示した実施の形態２による半導体集積回路ＩＣでは、図１に示した実施の形態１による半導体集積回路ＩＣのように、レベル変換回路２４のレベル変換の機能を実現する４個のＮチャネルＭＯＳトランジスタ２４１〜２４４の素子サイズＷ／Ｌは、ラッチ回路の機能を実現するＮチャネルＭＯＳトランジスタ２４７、２４８の素子サイズＷ／Ｌよりも十分大きく設定する必要が無い。
【０１５８】
《実施の形態２による効果》
以上、図４を参照して説明した実施の形態２による半導体集積回路ＩＣによれば、図１と図２と図３とを参照して説明した実施の形態１による半導体集積回路ＩＣの効果と同一の効果を奏することが可能となる。
【０１５９】
更に図４を参照して説明した実施の形態２による半導体集積回路ＩＣによれば、下記の効果を奏することが可能となる。
【０１６０】
すなわち、ＩＯバッファ２０のラッチ機能付きレベル変換回路２２、２４ではレベル変換機能を実現する４個のＮチャネルＭＯＳトランジスタの素子サイズをラッチ機能実現するＮチャネルＭＯＳトランジスタの素子サイズよりも十分大きく設定する必要が無いので、チップ占有面積を低減することが可能となる。
【０１６１】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１６２】
例えば、図１および図４に示したラッチ機能付きレベル変換回路２２において、２個のＮチャネルＭＯＳトランジスタ２２３、２２４を省略して、その代わり２個のＮチャネルＭＯＳトランジスタ２２１、２２２を低耐圧素子から高耐圧素子に置換する。この高耐圧素子の２個のＮチャネルＭＯＳトランジスタ２２１、２２２のドレインを、高耐圧素子の２個のＰチャネルＭＯＳトランジスタ２２５、２２６のドレインにそれぞれ接続する。同様にラッチ機能付きレベル変換回路２４において、２個のＮチャネルＭＯＳトランジスタ２４３、２４４を省略して、その代わり２個のＮチャネルＭＯＳトランジスタ２４１、２４２を低耐圧素子から高耐圧素子に置換する。この高耐圧素子の２個のＮチャネルＭＯＳトランジスタ２４１、２４２のドレインを、高耐圧素子の２個のＰチャネルＭＯＳトランジスタ２４５、２４６のドレインにそれぞれ接続する。
【０１６３】
以上、図１乃至図４を参照して実施の形態２および実施の形態２による半導体集積回路ＩＣは、シングルチップコンピュータとして構成され、内部コア領域１０に最も微細化されたＣＭＯＳ論理回路によって構成された中央処理ユニット(ＣＰＵ)と浮動小数点演算ユニット(ＦＰＵ)とランダムアクセスメモリ(ＲＡＭ)とリードオンリーメモリ(ＲＯＭ)を配置することが可能である。更に、ＩＯバッファ２０には、出力低電圧バッファ２１、２３と出力レベル変換器２２、２４と出力バッファ回路２５以外にＡ／Ｄ変換器やＤ／Ａ変換器やウォッチドックタイマー等の周辺モジュールを配置することも可能である。更に、シングルチップコンピュータ以外にも、図１乃至図４を参照して実施の形態２および実施の形態２による半導体集積回路ＩＣは、システムＬＳＩとして構成される。このシステムＬＳＩの内部コア領域１０に、最も微細化されたＣＭＯＳ論理回路により構成されたＭＰＥＧ等の動画符号化・復号のためのビデオプロセッサユニット(ＶＰＵ)等のロジックマクロブロックを配置することも可能である。
【符号の説明】
【０１６４】
ＩＣ…半導体集積回路
１０…内部コア領域
２０…ＩＯバッファ
３０…高電位側電源スイッチ領域
２１、２３…低電圧バッファ回路
２２、２４…レベル変換回路
２５…出力バッファ回路
２６Ａ、２６Ｂ…入力バッファ回路
２７Ａ、２７Ｂ…入力レベル変換回路
２８Ａ、２８Ｂ…低電圧バッファ
３１、３２…高電位側電源スイッチ
３３、３４…高電位側電源スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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