(57)【要約】【課題】動作速度を向上出来る半導体記憶装置を提供すること。【解決手段】実施形態の半導体記憶装置１は、第１、第２サブアレイ10L,10Rと、第１、第２ビット線BLe_L,BLe_Rと、ビット線接続部16と、第１、第２センスアンプ71L,70L,71R,70Rと、第１、第２ソース線SL_L,SL_Rと、ソース線ドライバ17とを具備する。第１サブアレイ10Lの第１メモリセルへの読み出し及び書き込みアクセス時には、ビット線接続部16により第１、第２ビット線が非接続とされる。第２サブアレイ10Rの第２メモリセルへの読み出し及び書き込みアクセス時には、ビット線接続部16は、第１、第２ビット線を接続することにより、第１ビット線を介して第１センスアンプを第２ビット線に接続する。【選択図】図１２
2014170599.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に積層され、複数の第１メモリセルを備えた第１サブアレイと、
前記半導体基板上に積層され、複数の第２メモリセルを備えた第２サブアレイと、
前記第１メモリセルの第１グループに接続された第１ビット線と、
前記第２メモリセルの第１グループに接続された第２ビット線と、
前記第１ビット線と前記第２ビット線とを接続／非接続とするビット線接続部と、
前記第１ビット線及び前記第２ビット線のいずれからデータを読み出し、前記第１ビット線及び前記第２ビット線のいずれに書き込みデータを転送する第１センスアンプと、
前記第１メモリセルに接続された第１ソース線と、
前記第２メモリセルに接続された第２ソース線と、
前記第１ソース線及び前記第２ソース線に電圧を印加可能なソース線ドライバと
を具備し、前記第１メモリセルへの読み出し及び書き込みアクセス時には、前記ビット線接続部により前記第１ビット線と前記第２ビット線とが非接続とされた状態で、前記第１センスアンプが前記第１ビット線に接続され、
前記第２メモリセルへの読み出し及び書き込みアクセス時には、前記ビット線接続部は、前記第１ビット線と前記第２ビット線とを接続することにより、前記第１ビット線を介して前記第１センスアンプを前記第２ビット線に接続し、
前記第１メモリセル及び前記第２メモリセルへの消去アクセス時には、前記ソース線ドライバは、前記第１ソース線及び前記第２ソース線のうち、消去対象メモリセルに対応する一方に消去電圧を印加し、消去非対象メモリセルに対応する他方には印加しない
ことを特徴とする半導体記憶装置。
【請求項２】
前記ソース線ドライバは、前記第１ソース線及び前記第２ソース線のうち、前記消去非対象メモリセルに対応する前記他方には、前記消去電圧よりも低い電圧を印加する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ソース線ドライバは、前記第１ソース線及び前記第２ソース線のうち、前記消去非対象メモリセルに対応する前記他方を、電気的にフローティングの状態とする
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記第１メモリセルへの消去アクセス時には、前記ビット線接続部により前記第２ビット線が前記第１ビット線と非接続とされた状態で、前記センスアンプが前記第１ビット線に前記消去電圧を印加し、
前記第２メモリセルへの消去アクセス時には、前記ビット線接続部は、前記第１ビット線が前記第２ビット線と非接続とされた状態で、前記第２ビット線に前記消去電圧を印加する
ことを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
前記第１メモリセルの第２グループに接続された第３ビット線と、
前記第２メモリセルの第２グループに接続された第４ビット線と、
前記第３ビット線と前記第４ビット線からデータを読み出し、第３ビット線と前記第４ビット線へ書き込みデータを転送する第２センスアンプと
を更に備え、前記ビット線接続部は更に、前記第３ビット線と前記第４ビット線とを接続／非接続とし、
前記第１メモリセルへの読み出し及び書き込みアクセス時には、前記ビット線接続部は更に、前記第３ビット線と前記第４ビット線とを接続することにより、前記第４ビット線を介して前記第２センスアンプを前記第３ビット線に接続し、
前記第２メモリセルへの読み出し及び書き込みアクセス時には、前記ビット線接続部により更に前記第３ビット線と前記第４ビット線とが非接続とされた状態で、前記第２センスアンプが前記第４ビット線に接続される
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項６】
前記第１メモリセルへのアクセス時には、前記第２ビット線及び前記第４ビット線は電気的にフローティングの状態とされ、
前記第２メモリセルへのアクセス時には、前記第１ビット線及び前記第３ビット線は電気的にフローティングの状態とされる
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記第１センスアンプは前記半導体基板上に形成され、前記第１サブアレイ及び前記第２サブアレイは、前記第１センスアンプよりも上のレイヤに形成される
ことを特徴とする請求項１乃至６いずれか１項記載の半導体記憶装置。
【請求項８】
前記第１ビット線及び前記第２ビット線は、前記第１サブアレイ及び前記第２サブアレイよりも上のレイヤに形成され、
前記第１サブアレイは、前記第１メモリセルが積層された複数のメモリ領域と、隣接するメモリ領域間に設けられたフックアップ領域とを備え、
前記フックアップ領域内に形成されたコンタクトプラグにより、前記第１ビット線は、第１サブアレイ下部に設けられた周辺回路に接続される
ことを特徴とする請求項１乃至７いずれか１項記載の半導体記憶装置。
【請求項９】
前記ビット線接続部は前記半導体基板上に形成され、前記第１サブアレイ及び前記第２サブアレイは、前記ビット線接続部よりも上のレイヤに形成される
ことを特徴とする請求項１乃至８いずれか１項記載の半導体記憶装置。
【請求項１０】
半導体基板上に積層された複数の第１メモリセルを備えた第１サブアレイと、
前記半導体基板上に積層された複数の第２メモリセルを備えた第２サブアレイと、
前記第１メモリセルに接続された第１ビット線と、
前記第２メモリセルに接続された第２ビット線と、
前記第１サブアレイに対応付けて設けられた第１センスアンプと、
前記第２サブアレイに対応付けて設けられた第２センスアンプと、
前記第１ビット線と前記第２ビット線とを接続／非接続とする第１ビット線接続部と、
前記第１ビット線と前記第２ビット線との間で信号を伝達する第１信号伝達部と、
前記第１サブアレイ及び前記第２サブアレイと、外部との間でのデータの入出力を制御するデータ制御部と
を具備し、前記第２サブアレイからデータを読み出す際、前記第２センスアンプは前記第２ビット線の信号をセンスし、前記第１ビット線接続部は、前記第２センスアンプにおけるセンス結果に応じて前記第１ビット線に信号を伝達することにより、読み出しデータを前記データ制御部に転送する
ことを特徴とする半導体記憶装置。
【請求項１１】
前記第１センスアンプ及び前記第２センスアンプ、並びに前記第１ビット線接続部は、前記第１サブアレイ及び前記第２サブアレイより下のレイヤに配置される
ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記第２サブアレイにデータを書き込む際、前記第１ビット線接続部は前記第１ビット線と前記第２ビット線とを接続し、
前記データ制御部は、前記第１ビット線を介して前記第２センスアンプに書き込みデータを転送する
ことを特徴とする請求項１０または１１記載の半導体記憶装置。
【請求項１３】
前記半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数の第３メモリセルを備えた第３サブアレイと、
前記第３メモリセルに接続された第３ビット線と、
前記第３サブアレイに対応付けて設けられた第３センスアンプと、
前記第２ビット線と前記第３ビット線とを接続／非接続とする第２ビット線接続部と、
前記第２ビット線と前記第３ビット線との間で信号を伝達する第２信号伝達部と
を更に備え、前記第１ビット線接続部、前記第２ビット線接続部、前記第１信号伝達部、及び前記第２信号伝達部は、それぞれ独立して制御可能である
ことを特徴とする請求項１０乃至１２いずれか１項記載の半導体記憶装置。
【請求項１４】
前記第１信号伝達部は、前記第２センスアンプでセンスされたデータを保持するラッチ回路と、
前記ラッチ回路の保持する前記データがゲートに入力され、電流経路が前記第１ビット線に接続されたｎチャネルの第１ＭＯＳトランジスタと、
ゲートにイネーブル信号が入力され、電流経路が前記第１ＭＯＳトランジスタに直列接続されたｎチャネルの第２ＭＯＳトランジスタと
を備えることを特徴とする請求項１０乃至１３いずれか１項記載の半導体記憶装置。
【請求項１５】
前記第１メモリセル及び前記第２メモリセルは、電荷蓄積層を含む三次元構造トランジスタである
ことを特徴とする請求項１０乃至１４いずれか１項記載の半導体記憶装置。
【請求項１６】
前記半導体基板上に積層された複数の第４メモリセルを備えた第４サブアレイと、
前記半導体基板上に積層された複数の第５メモリセルを備えた第５サブアレイと、
前記第４メモリセルに接続された第４ビット線と、
前記第５メモリセルに接続された第５ビット線と、
前記第４サブアレイに対応付けて設けられた第４センスアンプと、
前記第５サブアレイに対応付けて設けられた第５センスアンプと、
前記第４ビット線と前記第５ビット線とを接続／非接続とする第３ビット線接続部と、
前記第４ビット線と前記第５ビット線との間で信号を伝達する第３信号伝達部と
を更に備え、前記第５サブアレイからデータを読み出す際、前記第５センスアンプは前記第５ビット線の信号をセンスし、前記第３ビット線接続部は、前記第５センスアンプにおけるセンス結果に応じて前記第４ビット線に信号を伝達することにより、読み出しデータを前記データ制御部に転送し、
前記第４サブアレイ及び前記第５サブアレイは、前記データ制御部を介在して前記第１サブアレイ及び前記第２サブアレイと相対するように配置される
ことを特徴とする請求項１０乃至１５いずれか１項記載の半導体記憶装置。
【請求項１７】
前記第１サブアレイは前記データ制御部に隣接して配置され、前記第２サブアレイは前記第１サブアレイを介在して前記データ制御部に隣接して配置され、
前記第４サブアレイは前記データ制御部に隣接して配置され、前記第５サブアレイは前記第４サブアレイを介在して前記データ制御部に隣接して配置される
ことを特徴とする請求項１６記載の半導体記憶装置。
【請求項１８】
前記データの書き込み時には、前記第２サブアレイが選択された後、前記第１サブアレイが選択され、
前記データの読み出し時には、前記第１サブアレイが選択された後、前記第２サブアレイが選択される
ことを特徴とする請求項１０乃至１７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２３３１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作速度を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、第１サブアレイと、第２サブアレイと、第１ビット線と、第２ビット線と、ビット線接続部と、第１センスアンプと、第１ソース線と、第２ソース線と、ソース線ドライバとを具備する。第１サブアレイは、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数の第１メモリセルを備える。第２サブアレイは、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数の第２メモリセルを備える。第１ビット線は、第１メモリセルの第１グループに接続される。第２ビット線は、第２メモリセルの第１グループに接続される。ビット線接続部は、第１ビット線と第２ビット線とを接続／非接続とする。第１センスアンプは、第１ビット線と第２ビット線からデータを読み出し、第１ビット線と第２ビット線へ書き込みデータを転送する。第１ソース線は、第１メモリセルに接続される。第２ソース線は、第２メモリセルに接続される。ソース線ドライバは、第１ソース線及び第２ソース線に電圧を印加可能である。第１メモリセルへの読み出し及び書き込みアクセス時には、ビット線接続部により第１ビット線と第２ビット線とが非接続とされた状態で、第１センスアンプが第１ビット線に接続される。第２メモリセルへの読み出し及び書き込みアクセス時には、ビット線接続部は、第１ビット線と第２ビット線とを接続することにより、第１ビット線を介して第１センスアンプを第２ビット線に接続する。第１メモリセル及び第２メモリセルへの消去アクセス時には、ソース線ドライバは、第１ソース線及び第２ソース線のうち、消去対象メモリセルに対応する一方に消去電圧を印加し、消去非対象メモリセルに対応する他方には印加しない。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体記憶装置のブロック図。
【図２】第１実施形態に係るメモリセルアレイの回路図。
【図３】第１実施形態に係るメモリセルアレイ及びビット線接続部の平面図。
【図４】第１実施形態に係るメモリセルアレイ及びビット線接続部の断面図。
【図５】第１実施形態に係るセンスアンプの回路図。
【図６】第１実施形態に係るビット線接続部の回路図。
【図７】第１実施形態に係るメモリセルアレイ、センスアンプ、及びビット線接続部の位置関係を示す回路図。
【図８】第１実施形態に係るロウデコーダ及びドライバ回路のブロック図。
【図９】第１実施形態に係るソース線ドライバの回路図。
【図１０】第１実施形態に係るデータ読み出し方法のフローチャート。
【図１１】第１実施形態に係るデータ読み出し時における各種信号のタイミングチャート。
【図１２】第１実施形態に係るメモリセルアレイ、センスアンプ、及びビット線接続部の回路図。
【図１３】第１実施形態に係るメモリセルアレイ、センスアンプ、及びビット線接続部の回路図。
【図１４】第１実施形態に係るデータ書き込み方法のフローチャート。
【図１５】第１実施形態に係るデータ書き込み時における各種信号のタイミングチャート。
【図１６】第１実施形態に係るデータ消去方法のフローチャート。
【図１７】第１実施形態に係るデータ消去時における各種信号のタイミングチャート。
【図１８】第１実施形態に係るメモリセルアレイの断面図。
【図１９】第１実施形態に係るメモリセルアレイ、センスアンプ、及びビット線接続部の回路図。
【図２０】第１実施形態に係るメモリセルアレイ、センスアンプ、及びビット線接続部の回路図。
【図２１】第２実施形態に係るソース線ドライバの回路図。
【図２２】第２実施形態に係るメモリセルアレイ、センスアンプ、及びビット線接続部の回路図。
【図２３】第３実施形態に係るビット線接続部の配置方法を示す概念図。
【図２４】第３実施形態に係るメモリセルアレイ及びビット線接続部の上面図及び断面図。
【図２５】第３実施形態に係るビット線接続部の配置方法を示す概念図。
【図２６】第３実施形態に係るメモリセルアレイ及びビット線接続部の上面図及び断面図。
【図２７】第４実施形態に係る半導体記憶装置の一部領域を示すブロック図。
【図２８】第４実施形態に係るメモリセルアレイ、ビット線接続部、及びサブアレイ制御部の上面図及び断面図。
【図２９】第４実施形態に係るビット線接続部及びサブアレイ制御部の回路図。
【図３０】第４実施形態に係るデータ書き込み方法のフローチャート。
【図３１】第４実施形態に係るデータ書き込み時における各種信号及び処理を示すタイミングチャート。
【図３２】第４実施形態に係るメモリセルアレイ、ビット線接続部、及びサブアレイ制御部の回路図。
【図３３】第４実施形態に係るメモリセルアレイ、ビット線接続部、及びサブアレイ制御部の回路図。
【図３４】第４実施形態に係るメモリセルアレイ、ビット線接続部、及びサブアレイ制御部の回路図。
【図３５】第４実施形態に係るデータ読み出し方法のフローチャート。
【図３６】第４実施形態に係るデータ読み出し時における各種信号及び処理を示すタイミングチャート。
【図３７】第４実施形態に係るメモリセルアレイ、ビット線接続部、及びサブアレイ制御部の回路図。
【図３８】第４実施形態に係るメモリセルアレイ、ビット線接続部、及びサブアレイ制御部の回路図。
【図３９】第４実施形態に係るメモリセルアレイ、ビット線接続部、及びサブアレイ制御部の回路図。
【図４０】第５実施形態に係るデータ読み出し方法のフローチャート。
【図４１】第５実施形態に係るデータ読み出し時における各種信号及び処理を示すタイミングチャート。
【図４２】第５実施形態に係るメモリセルアレイ、ビット線接続部、及びサブアレイ制御部の回路図。
【図４３】第５実施形態に係るメモリセルアレイ、ビット線接続部、及びサブアレイ制御部の回路図。
【図４４】第６実施形態に係るデータ読み出し時における各種信号及び処理を示すタイミングチャート。
【図４５】第１乃至第３実施形態の第１変形例に係るメモリセルアレイ、ビット線制御部、及びサブアレイ制御部の回路図。
【図４６】第１乃至第３実施形態の第２変形例に係るメモリセルアレイ、センスアンプ、及びビット線接続部の位置関係を示す回路図。
【図４７】第１乃至第３実施形態の第２変形例に係るメモリセルアレイ、ビット線制御部、及びサブアレイ制御部の回路図。
【図４８】第１乃至第３実施形態の第２変形例に係るメモリセルアレイ、ビット線制御部、及びサブアレイ制御部の回路図。
【図４９】第１乃至第３実施形態の第２変形例に係るメモリセルアレイ、ビット線制御部、及びサブアレイ制御部の回路図。
【図５０】第１乃至第３実施形態の第２変形例に係るメモリセルアレイ、ビット線制御部、及びサブアレイ制御部の回路図。
【図５１】第１乃至第６実施形態の第１変形例に係るメモリセルアレイの断面図。
【図５２】第１乃至第６実施形態の第２変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係る半導体記憶装置について説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  半導体記憶装置の構成について  
まず、本実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１  半導体記憶装置の全体構成について  
図１は、本実施形態に係る半導体記憶装置のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、Ｎ（Ｎは２以上の自然数）個のロウデコーダ１１（１１−０、１１−１、１１−２、…）、ロウドライバ１２、センスアンプ１３、データ制御部１４、入出力回路１５、ビット線接続部１６、ソース線ドライバ１７、電圧発生回路１８、及び制御回路１９を備えている。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルの集合である複数（本例ではＮ個）のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）を備えている。同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１００の集合である複数（本例ではＭ個、Ｍは２以上の自然数）のメモリグループＧＰ（ＧＰ０、ＧＰ１、ＧＰ２、…）を備えている。もちろん、メモリセルアレイ１０内のブロック数及びブロックＢＬＫ内のメモリグループ数は任意である。
【００１２】
ロウデコーダ１１−０〜１１−（Ｎ−１）は、それぞれブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）に対応付けて設けられる。そして対応するブロックＢＬＫのロウ方向を選択する。
【００１３】
ロウドライバ１２は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１に供給する。この電圧が、ロウデコーダ１１によってメモリセルに印加される。
【００１４】
センスアンプ１３は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。センスアンプ１３は、複数のセンスアンプ回路ＳＡＣを含む。
【００１５】
データ制御部１４は、メモリセルアレイ１０のカラム方向（後述するビット線）を選択する。そしてデータ制御部１４は、データの読み出し時には、センスアンプ１３でセンス・増幅されたデータを一時的に保持し、入出力回路１５を介して外部のコントローラまたはホスト機器に転送する。またデータの書き込み時には、入出力回路１５を介してコントローラまたはホスト機器から書き込みデータを一時的に保持し、これをセンスアンプ１３に転送する。
【００１６】
ビット線接続部１６は、メモリセルアレイ１０に含まれる複数のサブアレイ間でビット線を電気的に接続または非接続とする。サブアレイ及びビット線接続部１６の詳細は後述する。
【００１７】
ソース線ドライバ１７は、後述するソース線に電圧を供給する。
【００１８】
電圧発生回路１８は、データの書き込み、読み出し、及び消去に必要な電圧を発生し、これをロウドライバ１２、センスアンプ１３、及びソース線ドライバ１７等に供給する。
【００１９】
制御回路１９は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。
【００２０】
１．１．２  メモリセルアレイ１０について  
次に、上記メモリセルアレイ１０の構成の詳細について説明する。図２は、ブロックＢＬＫ０の回路図である。その他のブロックＢＬＫも同様の構成を有している。
【００２１】
図示するように、ブロックＢＬＫ０はＭ個のメモリグループＧＰを含む。また各々のメモリグループＧＰは、Ｌ個のＮＡＮＤストリング１００を含む。
【００２２】
ＮＡＮＤストリング１００の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００２３】
メモリグループＧＰ０〜ＧＰ（Ｍ−１）の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１）に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）では、それぞれＢＧ０〜ＢＧ（Ｎ−１））に共通接続される。
【００２４】
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のメモリグループＧＰ間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもメモリグループＧＰ毎に独立している。
【００２５】
また、メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリング１００のうち、同一列にあるＮＡＮＤストリング１００の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬに共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１００を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のメモリグループＧＰ間で、ＮＡＮＤストリング１００を共通に接続する。
【００２６】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００２７】
メモリセルアレイ１０の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置”という２０１１年９月２２日に出願された米国特許出願１３／８１６７９９号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２８】
１．１．３  メモリセルアレイ、センスアンプ、及びビット線接続部について  
次に、上記メモリセルアレイ１０、センスアンプ１３、及びビット線接続部１６の配置について、図３及び図４を用いて説明する。図３は、メモリセルアレイ１０、センスアンプ１３、及びビット線接続部１６の平面配置を示す模式図であり、図４は図３の断面図である。
【００２９】
図示するようにメモリセルアレイ１０は、左側のサブアレイ１０Ｌ及び右側のサブアレイ１０Ｒの２つのサブアレイを含む。なお、「左側」及び「右側」なる呼称は、図３を用いた説明の都合上そのように呼んでいるに過ぎず、右側にあるのか左側にあるのかは見方によって適宜変えることが出来る。
【００３０】
ビット線ＢＬは、２つのサブアレイ１０Ｌ、１０Ｒを接続するようにして設けられており、１本のビット線ＢＬには、サブアレイ１０Ｌのメモリセルとサブアレイ１０Ｒのメモリセルとが共通に接続されている。１本のビット線ＢＬのうち、左側サブアレイ１０Ｌ上に位置し、サブアレイ１０Ｌのメモリセルが接続される部分を左側ビット線ＢＬ＿Ｌ（ＢＬ０＿Ｌ、ＢＬ１＿Ｌ、…）と呼ぶ。他方で、右側サブアレイ１０Ｒ上に位置し、サブアレイ１０Ｒのメモリセルが接続される部分を右側ビット線ＢＬ＿Ｒ（ＢＬ０＿Ｒ、ＢＬ１＿Ｒ、…）と呼ぶ。また以下では、偶数ビット線と奇数ビット線とを区別する場合には、偶数左側ビット線をＢＬｅ＿Ｌと呼び、奇数左側ビット線をＢＬｏ＿Ｌと呼ぶ。同様に、偶数右側ビット線をＢＬｅ＿Ｒと呼び、奇数右側ビット線をＢＬｏ＿Ｒと呼ぶ。また、左側ビット線と右側ビット線を区別しない場合には、それぞれＢＬｅ及びＢＬｏと呼ぶ。
【００３１】
サブアレイ１０Ｌ、１０Ｒの各々は、大まかにはメモリセル領域ＭＣＲとフックアップ領域ＨＵＲとを含む。メモリセル領域ＭＣＲは、図２で説明したＮＡＮＤストリング１００が形成され、データを記憶する領域である。フックアップ領域ＨＵＲは、ビット線方向で隣接するメモリセル領域ＭＣＲ間に設けられ、ビット線ＢＬをセンスアンプ１３に接続するための領域である。
【００３２】
センスアンプ１３は、半導体基板２０上に形成された複数のセンスアンプ回路ＳＡＣを備えている。センスアンプ回路ＳＡＣは、左側ビット線ＢＬ＿Ｌと右側ビット線ＢＬ＿Ｒの組からなるビット線ＢＬにつき１つ設けられる。従ってセンスアンプ回路ＳＡＣは、対応するビット線ＢＬのうちの、ＢＬ＿ＬとＢＬ＿Ｒとのいずれか一方に接続される。フックアップ領域ＨＵＲではコンタクトプラグＣＰ１０Ｌ、ＣＰ１０Ｒが設けられる。コンタクトプラグＣＰ１０Ｌは、左側ビット線ＢＬ＿Ｌを、対応するセンスアンプ回路ＳＡＣに接続する。またコンタクトプラグＣＰ１０Ｒは、右側ビット線ＢＬ＿Ｒを、対応するセンスアンプ回路ＳＡＣに接続する。
【００３３】
図３の例では、偶数ビット線ＢＬｅに接続されるセンスアンプ回路ＳＡＣは、左側サブアレイ１０Ｌ直下の領域に設けられる。他方で、奇数ビット線ＢＬｏに接続されるセンスアンプ回路ＳＡＣは、右側サブアレイ１０Ｌ直下の領域に設けられる。もちろん、この位置関係は一例に過ぎない、例えば、偶数ビット線ＢＬｅに接続されるセンスアンプ回路ＳＡＣが右側サブアレイ１０Ｌ直下の領域に設けられ、奇数ビット線ＢＬｏに接続されるセンスアンプ回路ＳＡＣが右側サブアレイ１０Ｌ直下の領域に設けられても良い。あるいは、センスアンプ回路ＳＡＣの位置は、偶数ビット線ＢＬｅであるか奇数ビット線ＢＬｏであるかに関わらず、あるビット線グループに関してはサブアレイ１０Ｌ直下に配置され、別のビット線グループに関してはサブアレイ１０Ｒ直下に配置されても良い。
【００３４】
ビット線接続部１６は、ビット線ＢＬ毎に設けられたスイッチＳＷを備えている。スイッチＳＷは、対応するビット線ＢＬにおいて、左側ビット線ＢＬ＿Ｌと右側ビット線ＢＬ＿Ｒとを接続する。ビット線接続部１６は半導体基板２０上に設けられ、左側ビット線ＢＬ＿ＬはコンタクトプラグＣＰ１１ＬによりスイッチＳＷに接続され、右側ビット線ＢＬ＿ＲはコンタクトプラグＣＰ１１ＲによりスイッチＳＷに接続される。
【００３５】
１．１．４  センスアンプ１３について  
次にセンスアンプ１３の詳細について説明する。上述のようにセンスアンプ１３は、ビット線毎に設けられたセンスアンプ回路ＳＡＣを備えている。センスアンプ回路ＳＡＣはそれぞれ、読み出し時には、対応付けられたビット線ＢＬから読み出されたデータをセンス・増幅する。書き込み時には、対応付けられたビット線ＢＬに書き込みデータを転送する。更に消去時には、対応付けられたビット線ＢＬに消去電圧を転送する。
【００３６】
図５はセンスアンプ回路ＳＡＣの回路図である。図示するようにセンスアンプ回路ＳＡＣは、大まかにはビット線フックアップ部７０、センスアンプ部７１、及びデータ保持部７２を備えている。
【００３７】
ビット線フックアップ部７０は、高耐圧型のｎチャネルＭＯＳトランジスタ７３及び７４を備えている。トランジスタ７３は、ゲートに信号ＢＬＳが印加され、電流経路の一端が、コンタクトプラグＣＰ１０ＬまたはＣＰ１０Ｒを介して、対応するビット線ＢＬに接続され、他端がノードＢＬＩに接続される。トランジスタ７４は、ゲートに信号ＢＩＡＳが印加され、電流経路の一端が対応するビット線ＢＬに接続され、他端はノードＢＬＢＩＡＳが印加される。
【００３８】
センスアンプ部７１は、低耐圧型のｎチャネルＭＯＳトランジスタ７５〜８２、低耐圧型のｐチャネルＭＯＳトランジスタ８３〜８６、及びキャパシタ素子８７を備えている。
【００３９】
ＭＯＳトランジスタ７５は、電流経路の一端が対応するノードＢＬＩに接続され、他端がノードＣＯＭ２に接続され、ゲートに信号ＢＬＣが印加される。
【００４０】
ＭＯＳトランジスタ８４は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＳＲＣＧＮＤ（例えば０Ｖ）に接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ８０は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＳＲＣ＿ＧＮＤに接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ８３は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＣＯＭ１に接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ７９は、電流経路の一端がノードＣＯＭ２に接続され、他端がノードＣＯＭ１に接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ８１は、電流経路の一端がノードＣＯＭ１に接続され、他端が共通バスＣＢＳＡに接続され、ゲートに信号ＳＥＴが入力される。共通バスＣＢＳＡは、センスアンプ部７１とデータラッチ１４とを接続するバスである。ＭＯＳトランジスタ７６は、電流経路の一端が、電源電圧ＶＤＤが印加されるノードＮ＿ＶＤＤに接続され、他端がノードＣＯＭ１に接続され、ゲートに信号ＢＬＸが入力される。ＭＯＳトランジスタ７８は、電流経路の一端がノードＳＥＮに接続され、他端がノードＣＯＭ１に接続され、ゲートに信号ＸＸＬが入力される。ＭＯＳトランジスタ７７は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がノードＳＥＮに接続され、ゲートに信号ＨＬＬが入力される。
【００４１】
キャパシタ素子８７は、一方の電極がノードＳＥＮに接続され、他方の電極にクロックＣＬＫが入力される。
【００４２】
ＭＯＳトランジスタ８２は、電流経路の一端がノードＩＮＶに接続され、他端が共通バスＣＢＳＡに接続され、ゲートに信号ＲＳＴ＿Ｎが入力される。ＭＯＳトランジスタ８６は、電流経路の一端がノードＩＮＶに接続され、ゲートがノードＳＥＮに接続される。ＭＯＳトランジスタ８５は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がＭＯＳトランジスタ８６の電流経路の他端に接続され、ゲートに信号ＳＴＢｎが入力される。
【００４３】
データ保持部７２は、ＭＯＳトランジスタ８２、８６の接続ノードであるノードＩＮＶにおけるデータをラッチする。すなわちデータ保持部７２は、ｎチャネルＭＯＳトランジスタ８８〜９０及びｐチャネルＭＯＳトランジスタ９１〜９３を備えている。
【００４４】
ＭＯＳトランジスタ８８は、電流経路の一端がノードＩＮＶに接続され、ゲートに信号ＳＴＢｎが入力される。ＭＯＳトランジスタ８９は、電流経路の一端がノードＮ＿ＶＳＳに接続され、他端がＭＯＳトランジスタ８８の電流経路の他端に接続され、ゲートがノードＬＡＴに接続される。ノードＮ＿ＶＳＳには、電圧ＶＳＳ（例えば０Ｖ）が印加される。ＭＯＳトランジスタ９２は、電流経路の一端がノードＩＮＶに接続され、ゲートがノードＬＡＴに接続される。ＭＯＳトランジスタ９１は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がＭＯＳトランジスタ９２の電流経路の他端に接続され、ゲートに信号ＲＳＴ＿Ｐが入力される。ＭＯＳトランジスタ９０は、電流経路の一端がノードＮ＿ＶＳＳに接続され、他端がノードＬＡＴに接続され、ゲートがノードＩＮＶに接続される。ＭＯＳトランジスタ９３は、電流経路の一端がノードＮ＿ＶＤＤに接続され、他端がノードＬＡＴに接続され、ゲートがノードＩＮＶに接続される。
【００４５】
上記の信号ＳＥＴ、ＲＳＴ＿Ｎは、リセット動作時において“Ｈ”とされ、これによりノードＣＯＭ１、ＩＮＶは“Ｌ”レベル（０Ｖ）とされ、ノードＬＡＴは“Ｈ”レベル（ＶＤＤ）とされる。他方、通常動作時には“Ｌ”レベルとされ、トランジスタ８１、８２はオフ状態とされる。更に信号ＲＳＴ＿Ｎは、センスアンプ１３のデータをデータラッチ１４に転送する際に“Ｈ”レベルとされる。また信号ＲＳＴ＿Ｐは、リセット動作時に“Ｈ”とすることが可能とされ、通常動作時には“Ｌ”レベルとされる。
【００４６】
上記の構成において、データの書き込み時には、信号ＢＬＳが“Ｈ”レベルとされて、ビット線ＢＬはそれぞれ対応するセンスアンプ部７１に接続される。また信号ＢＬＣが“Ｈ”レベルとされて、トランジスタ７５がオン状態とされる。信号ＢＩＡＳは“Ｌ”レベルとされ、トランジスタ７４はオフ状態である。更に、書き込みデータがデータラッチ１４からデータ保持部７２に転送される。選択ビット線（電荷を注入して閾値を上昇させるべきメモリセルに対応するビット線）に対応するセンスアンプ１３ではノードＩＮＶ＝“Ｈ”、ＬＡＴ＝“Ｌ”とされる。よって、トランジスタ８３、７９がオフ状態、トランジスタ８４、８０がオン状態とされ、選択ビット線には０Ｖが与えられる。非選択ビット線に対応するセンスアンプ１３ではノードＩＮＶ＝“Ｌ”、ＬＡＴ＝“Ｈ”とされる。よって、トランジスタ８４、８０がオフ状態、トランジスタ８３、７９がオン状態とされる。その結果、トランジスタ７６によって、非選択ビット線はＶＤＤまで充電される。
【００４７】
データの読み出しは、２回にわたって行われる。１回目の読み出し時には、全てのセンスアンプ１３において信号ＢＬＳが“Ｈ”レベルとされて、ビット線ＢＬはそれぞれ対応するセンスアンプ部７１に接続される。また信号ＢＬＣが“Ｈ”レベルとされて、トランジスタ７５がオン状態とされる。そして、まずトランジスタ７６が、トランジスタ８３、７９の電流経路及びノードＣＯＭ１、ＣＯＭ２を介してビット線ＢＬを充電する。ビット線ＢＬの電位は、トランジスタ７５により電位ＶＢＬ（例えば０．５Ｖ）に設定される。また、トランジスタ７７により、キャパシタ素子８７が充電され、ノードＳＥＮの電位が上昇する。
【００４８】
対応するメモリセルがオン状態であれれば、ノードＳＥＮの電位は低下し、トランジスタ８６はオン状態となる。そして信号ＳＴＢｎを“Ｈ”レベルにすることで、ノードＩＮＶは“Ｈ”、ノードＬＡＴは“Ｌ”となる。その結果、トランジスタ８４、８０がオン状態となり、ビット線ＢＬは０Ｖに固定される。他方、対応するメモリセルがオフ状態であれば、ノードＳＥＮの電位は低下せず、トランジスタ８６はオフ状態である。よって、ノードＩＮＶは“Ｌ”、ノードＬＡＴは“Ｈ”を維持する。
【００４９】
２回目の読み出しは、１回目の読み出しにおいて対応するメモリセルがオフ状態であったと判断されたビット線についてのみ行われる。このビット線に対応するセンスアンプ１３の動作は、１回目の読み出し時と同様である。他方、１回目の読み出しにおいて対応するメモリセルがオン状態であったと判断されたビット線については、対応するセンスアンプ１３においてトランジスタ７４がオン状態とされ、ビット線ＢＬはノードＢＬＢＩＡＳに接続されて固定電位とされる。
【００５０】
その後、データ制御部１４によって選択されたセンスアンプ１３では、トランジスタ８２がオン状態とされて、保持回路７２内のデータが共通バスＣＢＳＡを介してデータ制御部１４に転送される。
【００５１】
なお以下の説明において、左側ビット線ＢＬ＿Ｌに接続されたセンスアンプ回路ＳＡＣでは、信号ＢＬＢＩＡＳを信号ＢＬＢＩＡＳ＿Ｌと呼び、右側ビット線ＢＬ＿Ｒに接続されたセンスアンプ回路ＳＡＣでは、信号ＢＬＢＩＡＳを信号ＢＬＢＩＡＳ＿Ｒと呼ぶ。
【００５２】
センスアンプ回路ＳＡＣに入力される各制御信号は、例えば制御回路１９によって与えられる。
【００５３】
１．１．５  ビット線接続部１６について  
次に、ビット線接続部１６の詳細について、図６を用いて説明する。図６はビット線接続部１６の回路図であり、いずれか１本の偶数ビット線ＢＬｅ及びいずれか１本の奇数ビット線ＢＬｏに関連付けられた構成を示している。
【００５４】
図示するようにビット線接続部１６は、偶数ビット線ＢＬｅに関連付けられた高耐圧のｎチャネルＭＯＳトランジスタ２００Ｒ、２１０Ｒと、奇数ビット線ＢＬｏに関連付けられた高耐圧のｎチャネルＭＯＳトランジスタ２００Ｌ、２１０Ｌとを備えている。
【００５５】
トランジスタ２００Ｒは、電流経路の一端がＢＬｅ＿Ｌに接続され、他端がＢＬｅ＿Ｒに接続され、ゲートに信号ＢＬＳＷ＿Ｒが入力される。そしてトランジスタ２００Ｒは、信号ＢＬＳＷ＿Ｒが“Ｈ”レベルとされることで、ＢＬｅ＿ＲをＢＬｅ＿Ｌに接続する。換言すれば、ＢＬｅ＿Ｒを、対応するセンスアンプ回路ＳＡＣに接続する。
【００５６】
トランジスタ２１０Ｒは、電流経路の一端がＢＬｅ＿Ｒに接続され、他端に信号ＢＬＢＩＡＳ＿Ｒが与えられ、ゲートに信号ＢＩＡＳ＿Ｒが入力される。そしてトランジスタ２１０Ｒは、消去時に信号ＢＩＡＳ＿Ｒが“Ｈ”レベルとされることで、ＢＬｅ＿Ｒに信号ＢＬＢＩＡＳ＿Ｒを転送する。この際の信号ＢＬＢＩＡＳ＿Ｒは、消去電圧ＶＥＲＡとされる。
【００５７】
トランジスタ２００Ｌは、電流経路の一端がＢＬｏ＿Ｒに接続され、他端がＢＬｏ＿Ｌに接続され、ゲートに信号ＢＬＳＷ＿Ｌが入力される。そしてトランジスタ２００Ｌは、信号ＢＬＳＷ＿Ｌが“Ｈ”レベルとされることで、ＢＬｏ＿ＬをＢＬｏ＿Ｒに接続する。換言すれば、ＢＬｏ＿Ｌを、対応するセンスアンプ回路ＳＡＣに接続する。
【００５８】
トランジスタ２１０Ｌは、電流経路の一端がＢＬｏ＿Ｌに接続され、他端に信号ＢＬＢＩＡＳ＿Ｌが与えられ、ゲートに信号ＢＩＡＳ＿Ｌが入力される。そしてトランジスタ２１０Ｌは、消去時に信号ＢＩＡＳ＿Ｌが“Ｈ”レベルとされることで、ＢＬｏ＿Ｌに信号ＢＬＢＩＡＳ＿Ｌを転送する。この際の信号ＢＬＢＩＡＳ＿Ｌは、消去電圧ＶＥＲＡとされる。
【００５９】
図７は、上記ビット線接続部１６、メモリセルアレイ１０、及びセンスアンプ１３の回路構成は、ビット線ＢＬ０〜ＢＬ３につき示したものであり、上図は斜視図、下図は断面構成を示す図である。
【００６０】
前述の通り、偶数ビット線ＢＬｅに接続されるセンスアンプ回路ＳＡＣは左側サブアレイ１０Ｌ直下に配置され、奇数ビット線ＢＬｏに接続されるセンスアンプ回路ＳＡＣは右側サブアレイ１０Ｌ直下に配置される。そしてビット線接続部１６は、ビット線方向Ｄ１に沿って隣接する左側サブアレイ１０Ｌと右側サブアレイ１０Ｒとの間に設けられる。
【００６１】
以下では、偶数ビット線ＢＬｅに接続されるセンスアンプ回路ＳＡＣにおけるビット線フックアップ部７０及びセンスアンプ部７１をそれぞれビット線フックアップ部７０Ｌ及びセンスアンプ部７１Ｌと呼び、トランジスタ７３、７４をそれぞれトランジスタ７３Ｌ、７４Ｌと呼ぶ。また、奇数ビット線ＢＬｏに接続されるセンスアンプ回路ＳＡＣにおけるビット線フックアップ部７０及びセンスアンプ部７１をそれぞれビット線フックアップ部７０Ｒ及びセンスアンプ部７１Ｒと呼び、トランジスタ７３、７４をそれぞれトランジスタ７３Ｒ、７４Ｒと呼ぶ。
【００６２】
１．１．６  ロウデコーダ１１について
次に、ロウデコーダ１１の構成について説明する。ロウデコーダ１１−０〜１１−（Ｎ−１）はそれぞれブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）に関連付けて設けられ、関連付けられたブロックＢＬＫを選択または非選択とするために設けられる。図８は、ロウデコーダ１１−０及びロウドライバ１２の構成を示している。なお、ロウデコーダ１１−１〜１１−３の構成もロウデコーダ１１−０と同様である。
【００６３】
図示するようにロウデコーダ１１は、ブロックデコーダ４０及び高耐圧ｎチャネルエンハンスメント型（Ｅ型：閾値が正）ＭＯＳトランジスタ５０〜５４（５０−０〜５０−７、５１−０〜５１−（Ｍ−１）、５２−０〜５２−（Ｍ−１）、５３−０〜５３−（Ｍ−１）、５４−０〜５４−（Ｍ−１））、５５を備えている。トランジスタ５０〜５４はいずれも高耐圧型であり、例えばチャネル領域の不純物濃度は等しく、またその閾値電圧も等しい。
【００６４】
１．１．６．１  ブロックデコーダ４０について
図示するようにブロックデコーダ４０は、ＡＮＤゲート４１、低耐圧ｎチャネルディプレッション型ＭＯＳトランジスタ４２、高耐圧ｎチャネルディプレッション型（Ｄ型：閾値が負）ＭＯＳトランジスタ４３、４４、高耐圧ｐチャネルＥ型ＭＯＳトランジスタ４５、及びインバータ４６を備えている。
【００６５】
ＡＮＤゲート４１は、外部（コントローラ、ホスト機器）より与えられるブロックアドレスＢＡの各ビットのＡＮＤ演算を行う。ブロックアドレスＢＡが当該ロウデコーダ１１−０の対応するブロックＢＬＫ０を示す場合、ＡＮＤゲート４１は“Ｈ”レベルを出力する。
【００６６】
インバータ４６は、ＡＮＤゲート４１の出力を反転させ、信号ＲＤＥＣＡＤｎとして出力する。
【００６７】
トランジスタ４２は、電流経路の一端がＡＮＤゲート４１の出力ノードに接続され、ゲートに信号ＢＳＴＯＮが与えられる。またトランジスタ４３は、電流経路の一端がトランジスタ４２の電流経路の他端に接続され、電流経路の他端が信号線ＴＧに接続され、ゲートに信号ＢＳＴＯＮが与えられる。信号ＢＳＴＯＮは、ブロックデコーダ４０のアドレス情報の取り込みの際にアサート（“Ｈ”レベル）される信号であり、例えば制御回路１９によって与えられる。
【００６８】
トランジスタ４５は、電流経路の一端が信号線ＴＧに接続され、電流経路の他端がバックゲートに接続され、ゲートに信号ＲＤＥＣＡＤｎが入力される。トランジスタ４４は、電流経路の一端に電圧ＶＲＤＥＣが与えられ、他端がトランジスタ４５の電流経路の他端に接続され、ゲートが信号線ＴＧに接続される。
【００６９】
データの書き込み、読み出し、及び消去時において、ブロックアドレスＢＡが当該ブロックＢＬＫ０に一致した際には、トランジスタ４４、４５がオン状態とされ、これにより信号線ＴＧが“Ｈ”レベル（電圧ＶＲＤＥＣ）とされる。他方で、ブロックアドレスＢＡが当該ブロックＢＬＫ０に一致しなかった際には、ＭＯＳトランジスタ４４、４５はオフ状態となり、信号線ＴＧは“Ｌ”レベル（例えば０Ｖまたは負電圧ＶＢＢ）とされる。
【００７０】
１．１．６．２  トランジスタ５０について  
次に、トランジスタ５０について説明する。トランジスタ５０は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ５０−０〜５０−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
【００７１】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５０−０〜５０−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ（Ｎ−１）に対応するロウデコーダ１１−１〜１１−（Ｎ−１）では、トランジスタ５０−０〜５０−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
【００７２】
１．１．６．３  トランジスタ５１、５２について  
次に、トランジスタ５１、５２について説明する。トランジスタ５１、５２は、セレクトゲート線ＳＧＤに電圧を転送するためのものである。トランジスタ５１−０〜５１−（Ｍ−１）はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ（Ｍ−１）に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ（Ｍ−１）に接続され、ゲートが信号線ＴＧに共通に接続される。またトランジスタ５２−０〜５２−（Ｍ−１）はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ（Ｍ−１）に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号ＲＤＥＣＡＤｎが与えられる。ノードＳＧＤ＿ＣＯＭには、０Ｖや負電圧ＶＢＢ等、選択トランジスタＳＴ１をオフ状態にする電圧が与えられる。
【００７３】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５１−０〜５１−（Ｍ−１）はオン状態とされ、トランジスタ５２−０〜５２−（Ｍ−１）はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ（Ｍ−１）に接続される。
【００７４】
他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１−１〜１１−（Ｎ−１）では、トランジスタ５１−０〜５１−（Ｍ−１）はオフ状態とされ、トランジスタ５２−０〜５２−（Ｍ−１）はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ（Ｎ−１）のセレクトゲート線ＳＧＤ０〜ＳＧＤ（Ｍ−１）はノードＳＧＤ＿ＣＯＭに接続される。
【００７５】
１．１．６．４  トランジスタ５３、５４について  
トランジスタ５３、５４は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ５１、５２においてセレクトゲート線ＳＧＤをセレクトゲート線ＳＧＳに置き換え、信号線ＳＧＤＤ０〜ＳＧＤＤ（Ｍ−１）を信号線ＳＧＳＤ０〜ＳＧＳＤ（Ｍ−１）に置き換え、ノードＳＧＤ＿ＣＯＭをノードＳＧＳ＿ＣＯＭに置き換えたものと等価である。ノードＳＧＳ＿ＣＯＭには、選択トランジスタＳＴ２をオフ状態にする電圧が与えられる。
【００７６】
すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５３−０〜５３−（Ｍ−１）はオン状態とされ、トランジスタ５４−０〜５２−（Ｍ−１）はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ（Ｎ−１）に対応するロウデコーダ１１−１〜１１−（Ｎ−１）では、トランジスタ５１−０〜５１−（Ｍ−１）はオフ状態とされ、トランジスタ５２−０〜５２−（Ｍ−１）はオン状態とされる。
【００７７】
１．１．６．５  トランジスタ５５について  
次に、トランジスタ５５について説明する。トランジスタ５５は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ５５は、電流経路の一端が、対応するブロックＢＬＫ０のバックゲート線ＢＧ０に接続され、他端は信号線ＢＧＤに接続され、ゲートが信号線ＴＧに共通に接続される。
【００７８】
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１−０では、トランジスタ５５はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ（Ｎ−１）に対応するロウデコーダ１１−１〜１１−（Ｎ−１）では、トランジスタ５５はオフ状態とされる。
【００７９】
１．１．７  ロウドライバ１２について  
次に、ロウドライバ１２の構成について説明する。ロウドライバ１２は、信号線ＣＧ、ＳＧＤＤ、ＳＧＳＤ、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
【００８０】
図８に示すようにロウドライバ１２は、ＣＧドライバ６０（６０−０〜６０−７）、ＳＧＤドライバ６１（６１−０〜６１−（Ｍ−１））、ＳＧＳドライバ６２（６２−０〜６２−（Ｍ−１））、ＢＧドライバ６４、及び電圧ドライバ６３を備えている。
【００８１】
１．１．７．１  電圧ドライバ６３について  
まず電圧ドライバ６３について説明する。電圧ドライバ６３は、ブロックデコーダ４０及びＣＧドライバ６０で使用する電圧ＶＲＤＥＣ及びＶＣＧＳＥＬを生成する。
【００８２】
電圧ＶＲＤＥＣはブロックデコーダ４０に供給される。そして、選択ブロックに対応するブロックデコーダ４０は、信号ＴＧとして電圧ＶＲＤＥＣを出力する。電圧ＶＣＧＳＥＬはＣＧドライバ６０に供給される。ＶＣＧＳＥＬは、データの書き込み時及び読み出し時において選択ワード線に印加すべき電圧ＶＰＧＭ、ＶＣＧＲＶ等である。
【００８３】
１．１．７．２  ＣＧドライバ６０について  
次に、ＣＧドライバ６０について説明する。ＣＧドライバ６０−０〜６０−７はそれぞれ、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。
【００８４】
選択ワード線ＷＬに対応するＣＧドライバ６０は、プログラム時には電圧ＶＣＧＳＥＬ＝ＶＰＧＭを、対応する信号線ＣＧに転送する。また読み出し時には、電圧ＶＣＧＳＥＬ＝ＶＣＧＲＶを、対応する信号線ＣＧに転送する。そして、これらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、選択ワード線ＷＬに転送される。
【００８５】
また非選択ワード線に対応するＣＧドライバ６０は、プログラム時には電圧ＶＰＡＳＳまたは電圧ＶＩＳＯ（例えば０Ｖ）を、対応する信号線ＣＧに転送する。読み出し時には、電圧ＶＲＥＡＤを、対応する信号線ＣＧに転送する。そしてこれらの電圧が、ロウデコーダ１１内のトランジスタ５０の電流経路を介して、非選択ワード線ＷＬに転送される。
【００８６】
また消去時においては、全ＣＧドライバ６０は、電圧ＶＥＲＡ＿ＷＬ（例えば０．５Ｖ）を、対応する信号線ＣＧに転送する。
【００８７】
なお、電圧ＶＰＡＳＳ及びＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオンさせる電圧であり、電圧ＶＩＳＯは、保持データに関わらずメモリセルトランジスタＭＴをオフさせる電圧である。
【００８８】
また信号線ＴＧが選択される際、信号線ＴＧの電圧は、書き込み時、読み出し時、及び消去時においてそれぞれ電圧ＶＰＧＭＨ、ＶＲＥＡＤＨ、及びＶＥＲＡＨとされる。これらの電圧はそれぞれ電圧ＶＰＧＭ、ＶＲＥＡＤ、及びＶＥＲＡ＿ＷＬよりも大きい電圧であり、トランジスタ５０による電圧ＶＰＧＭ、ＶＲＥＡＤ、及びＶＥＲＡ＿ＷＬの転送を可能とする電圧である。
【００８９】
また信号線ＣＧ０〜ＣＧ７は、各ブロックＢＬＫ間で共通とされても良い。すなわち、Ｎ個のブロックＢＬＫ０〜ＢＬＫ（Ｎ−１）のそれぞれに属するＮ本のワード線ＷＬ０が、対応するロウデコーダ１１−０〜１１−（Ｎ−１）のトランジスタ５０−０を介して、同一のＣＧドライバ６０−０で駆動されても良い。その他の信号線ＣＧ１〜ＣＧ７も同様である。このことは、その他の配線ＳＧＤＤ、ＳＧＳＤ、ＢＧＤ、ＣＧＤＤ、ＣＧＤＳに関しても同様である。以下では、そのような場合を例に説明する。
【００９０】
１．１．７．３  ＳＧＤドライバ６１について  
次に、ＳＧＤドライバ６１について説明する。ＳＧＤドライバ６１−０〜６１−（Ｍ−１）はそれぞれ、信号線ＳＧＤＤ０〜ＳＧＤＤ（Ｍ−１）（セレクトゲート線ＳＧＤ０〜ＳＧＤ（Ｍ−１））に、必要な電圧を転送する。
【００９１】
ＳＧＤドライバ６１が、選択セルを含むＮＡＮＤストリング１００に対応する場合、当該ＳＧＤドライバ６１は、電圧ＶＳＧを出力する。この電圧は、対応するトランジスタ５１の電流経路を介して、対応するセレクトゲート線ＳＧＤに転送される。電圧ＶＳＧは、読み出し時において選択トランジスタＳＴ１をオンさせ、書き込み時には、書き込みデータに応じて選択トランジスタＳＴ１をオンさせる電圧である。
【００９２】
消去時には、ＳＧＤドライバ６１は、ＧＩＤＬ（gate induced drain leakage）を発生させるために必要な、比較的高い電圧ＶＥＲＡ＿ＧＩＤＬを出力する。
【００９３】
１．１．７．４  ＳＧＳドライバ６２について  
次に、ＳＧＳドライバ６２について説明する。ＳＧＳドライバ６２−０〜６２−（Ｍ−１）はそれぞれ、信号線ＳＧＳＤ０〜ＳＧＳＤ（Ｍ−１）（セレクトゲート線ＳＧＳ０〜ＳＧＳ（Ｍ−１））に、必要な電圧を転送する。
【００９４】
ＳＧＳドライバ６２が、選択セルを含むＮＡＮＤストリング１００に対応する場合、データの読み出し時には電圧ＶＳＧを出力する。この電圧は、対応するトランジスタ５３の電流経路を介して、対応するセレクトゲート線ＳＧＳに転送される。電圧ＶＳＧは、読み出し時において選択トランジスタＳＴ２をオンさせる。また書き込み時にはトランジスタ５４がオン状態とされ、負電圧ＶＢＢが、対応するセレクトゲート線ＳＧＳに転送される。
【００９５】
消去時には、ＳＧＳドライバ６２は電圧ＶＥＲＡ＿ＧＩＤＬを出力する。
【００９６】
１．１．７．５  ＢＧドライバ６４について  
次に、ＢＧドライバ６４について説明する。ＢＧドライバ６４は、データの書き込み時には電圧ＶＰＡＳＳを出力し、読み出し時には電圧ＶＲＥＡＤを出力する。これらの電圧は、トランジスタ５５の電流経路を介してバックゲート線ＢＧに転送される。
【００９７】
１．１．８  ソース線ドライバ１７について  
次に、ソース線ドライバ１７について説明する。図９は、ソース線ドライバ１７及びメモリセルアレイ１０の回路図である。
【００９８】
図示するように、ソース線ＳＬはサブアレイ毎に分離されている。以下では、左側サブアレイ１０Ｌのソース線ＳＬをソース線ＳＬ＿Ｌと呼び、右側サブアレイ１０Ｒのソース線ＳＬをソース線ＳＬ＿Ｒと呼ぶ。
【００９９】
ソース線ドライバ１７は、電圧供給部３００及びスイッチ素子３１０〜３８０を備えている。
【０１００】
電圧供給部３００は、データの読み出し時には電圧ＶＳＳ（例えば０Ｖ）を出力し、読み出し時には電圧ＶＤＤ（例えば２．５Ｖ）を出力し、消去時には電圧ＶＥＲＡ及びＶＤＤを出力する。電圧ＶＥＲＡは、例えば電圧発生回路１８によって生成された電圧である。
【０１０１】
スイッチ素子３１０、３２０はそれぞれ制御信号ＲＤによって制御される。そして、読み出し時にオン状態とされて、ソース線ＳＬ＿Ｌ及びＳＬ＿Ｒに電圧ＶＳＳを転送する。
【０１０２】
スイッチ素子３３０、３４０はそれぞれ制御信号ＰＲＯＧによって制御される。そして、書き込み時にオン状態とされて、ソース線ＳＬ＿Ｌ及びＳＬ＿Ｒに電圧ＶＤＤを転送する。
【０１０３】
スイッチ素子３５０、３６０はそれぞれ制御信号ＥＲＡ＿Ｌ及びＥＲＡ＿Ｒによって制御される。信号ＥＲＡ＿Ｌは、サブアレイ１０Ｌ内のブロックを消去する際に“Ｈ”レベルとされ（アサートされ）、信号ＥＲＡ＿Ｒは、サブアレイ１０Ｒ内のブロックを消去する際に“Ｈ”レベルとされる。そしてスイッチ素子３５０は、サブアレイ１０Ｌ内のブロックの消去時にオン状態とされて、ソース線ＳＬ＿Ｌに電圧ＶＥＲＡを転送する。他方、スイッチ素子３６０は、サブアレイ１０Ｒ内のブロックの消去時にオン状態とされて、ソース線ＳＬ＿Ｒに電圧ＶＥＲＡを転送する。
【０１０４】
スイッチ素子３７０、３８０はそれぞれ制御信号／ＥＲＡ＿Ｌ及び／ＥＲＡ＿Ｒによって制御される。そしてスイッチ素子３７０は、サブアレイ１０Ｒ内のブロックの消去時にオン状態とされて、ソース線ＳＬ＿Ｌに電圧ＶＤＤを転送する。他方、スイッチ素子３８０は、サブアレイ１０Ｌ内のブロックの消去時にオン状態とされて、ソース線ＳＬ＿Ｒに電圧ＶＤＤを転送する。
【０１０５】
１．２  半導体記憶装置１の動作について  
次に、上記構成のＮＡＮＤ型フラッシュメモリ１の動作について説明する。
【０１０６】
１．２．１  読み出し動作について  
まず、データの読み出し動作について説明する。
【０１０７】
１．２．１．１  読み出し動作の流れについて  
図１０は、データの読み出し時の動作の流れについて、特にビット線接続部１６及びプリチャージ時のセンスアンプ１３の動作に着目したフローチャートである。
【０１０８】
図示するように、まず制御回路１９は、外部のコントローラまたはホスト機器から読み出し命令を受信する（ステップＳ１０）。すると、制御回路１９の命令に従って、ロウドライバ１２及びロウデコーダ１１が、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに所定の電圧を印加する（この電圧については、１．２．１．２の章で後述する）（ステップＳ１１）。
【０１０９】
前述の通りデータの読み出しはページ単位で行われるが、読み出し対象ページが左側サブアレイ１０Ｌにある場合（ステップＳ１２、ＹＥＳ）、ビット線接続部１６は、偶数ビット線ＢＬｅに関しては、右側ビット線ＢＬ＿Ｒを左側ビット線ＢＬ＿Ｌから切り離す。言い換えれば、右側ビット線ＢＬｅ＿Ｒとセンスアンプ回路１３とを電気的に非接続とする。またビット線接続部１６は、奇数ビット線ＢＬｏに関しては、左側ビット線ＢＬ＿Ｌを右側ビット線ＢＬ＿Ｒに接続する。言い換えれば、左側ビット線ＢＬｏ＿Ｌをセンスアンプ回路ＳＡＣに電気的に接続する（ステップＳ１３）。またビット線接続部１６は、トランジスタ２１０Ｌ、２１０Ｒをオフ状態とさせる。
【０１１０】
引き続きセンスアンプ回路ＳＡＣは、トランジスタ７４Ｌ、７４Ｒをオフ状態とする（ステップＳ１４）。
【０１１１】
更にセンスアンプ部７１Ｌは、トランジスタ７３Ｌを介してビット線ＢＬｅ＿Ｌをプリチャージする。またセンスアンプ部７１Ｒは、トランジスタ７３Ｒ、ビット線ＢＬｏ＿Ｒ、及び接続部１６のトランジスタ２００Ｌを介して、ビット線ＢＬｏ＿Ｌをプリチャージする（ステップＳ１５）。
【０１１２】
そしてセンスアンプ部７１Ｌ、７１Ｒはそれぞれ、ビット線ＢＬｅ、ＢＬｏに流れる電流をセンスして、データを読み出す（ステップＳ１６）。
【０１１３】
ステップＳ１２において、読み出し対象ページが右側サブアレイ１０Ｒにある場合（ステップＳ１２、ＮＯ）、ビット線接続部１６は、偶数ビット線ＢＬｅに関しては、左側ビット線ＢＬ＿Ｌを右側ビット線ＢＬ＿Ｒに接続する。言い換えれば、右側ビット線ＢＬｅ＿Ｒをセンスアンプ回路ＳＡＣに電気的に接続する。またビット線接続部１６は、奇数ビット線ＢＬｏに関しては、左側ビット線ＢＬ＿Ｌを右側ビット線ＢＬ＿Ｒから切り離す。言い換えれば、左側ビット線ＢＬｏ＿Ｌとセンスアンプ回路ＳＡＣとを電気的に非接続とする（ステップＳ１７）。またビット線接続部１６は、トランジスタ２１０Ｌ、２１０Ｒをオフ状態とさせる。
【０１１４】
引き続きセンスアンプ回路ＳＡＣは、トランジスタ７４Ｌ、７４Ｒをオフ状態とする（ステップＳ１８）。
【０１１５】
更にセンスアンプ部７１Ｌは、トランジスタ７３Ｌ、ビット線ＢＬｅ＿Ｌ、及び接続部１６のトランジスタ２００Ｒを介して、ビット線ＢＬｅ＿Ｒをプリチャージする。またセンスアンプ部７１Ｒは、トランジスタ７３Ｒを介してビット線ＢＬｏ＿Ｒをプリチャージする（ステップＳ１９）。
【０１１６】
そしてセンスアンプ部７１Ｌ、７１Ｒはそれぞれ、ビット線ＢＬｅ、ＢＬｏに流れる電流をセンスして、データを読み出す（ステップＳ１６）。
【０１１７】
１．２．１．２  電圧関係について  
次に、データの読み出し時における各信号及び配線の電圧関係について説明する。図１１は、読み出し時における各信号及び配線の電位を示すタイミングチャートである。
【０１１８】
図示するように、例えば制御回路１９により信号ＲＤが“Ｈ”レベルとされ、引き続き信号ＢＬＳＷ＿Ｒ（右側サブアレイ１０Ｒ選択時）またはＢＬＳＷ＿Ｌ（左側サブアレイ１０Ｌ選択時）が“Ｈ”レベルとされる。
【０１１９】
また、ＣＧドライバ６０が電圧ＶＣＧＲＶ及びＶＲＥＡＤを発生する。電圧ＶＣＧＲＶは選択ワード線に印加すべき電圧であり、読み出したいデータ（閾値レベル）に応じた電圧である。電圧ＶＲＥＡＤは、保持するデータに関わらずメモリセルトランジスタをオンさせる電圧である（ＶＲＥＡＤ＞ＶＣＧＲＶ）。
【０１２０】
選択ブロックではトランジスタ５０がオン状態とされるので、これらの電圧ＶＣＧＲＶ及びＶＲＥＡＤがワード線ＷＬに転送される。他方、非選択ブロックでは、トランジスタ５０はオフ状態であるので、ワード線ＷＬは電気的にフローティングとされる。
【０１２１】
次に、セレクトゲート線ＳＧＤ、ＳＧＳに電圧が転送される。選択ブロックの選択メモリグループでは、トランジスタ５１、５３によって、電圧ＶＳＧＤ、ＶＳＧＳ（例えば４Ｖ、図１１では共にＶＳＧと表記）がセレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。選択ブロックの非選択メモリグループでは、トランジスタ５１、５３によって、例えば負電圧ＶＢＢがセレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。更に非選択ブロックでは、トランジスタ５２、５４によって、電圧ＶＢＢがセレクトゲート線ＳＧＤ、ＳＧＳに転送される。これにより選択トランジスタＳＴ１、ＳＴ２がオフ状態とされる。
【０１２２】
またソース線ＳＬは、ソース線ドライバ１７においてトランジスタ３１０、３２０がオン状態とされることで、ＶＳＳとされる。
【０１２３】
更に、信号ＢＬＳが“Ｈ”レベルとされることで、ビット線ＢＬにはセンスアンプ回路ＳＡＣにより例えばＶＢＬ（０．５Ｖ）が印加される。
【０１２４】
以上により、選択メモリセルの制御ゲートには電圧ＶＣＧＲＶが印加され、その電流経路はビット線ＢＬ及びソース線ＳＬに電気的に接続される。もし選択メモリセルがオン状態となれば、電流がビット線ＢＬからソース線ＳＬに流れる。この電流をセンスアンプ１３が検知することで、読み出し動作が行われる。
【０１２５】
１．２．１．３  左側サブアレイ１０Ｌ選択時の具体例  
次に、左側サブアレイ１０Ｌからデータが読み出される際のビット線接続部１６及びセンスアンプ回路ＳＡＣの詳細を、図１２を用いて説明する。図１２は、メモリセルアレイ１０、ビット線接続部１６、及びセンスアンプ回路ＳＡＣの模式図である。図中において、丸印の付記されたトランジスタはオン状態とされ、バツ印の付記されたトランジスタはオフ状態とされる。
【０１２６】
図示するように、偶数ビット線ＢＬｅではトランジスタ２００Ｒがオフ状態とされるため、ビット線ＢＬｅ＿ＬとＢＬｅ＿Ｒは電気的に非接続とされる。従って、センスアンプ部７１ＬはＢＬｅ＿Ｌをプリチャージし、ＢＬｅ＿Ｒをプリチャージしない。その結果、読み出し期間中、ＢＬｅ＿Ｒは電気的にフローティングの状態となる。
【０１２７】
他方で、奇数ビット線ＢＬｏではトランジスタ２００Ｌがオン状態とされるため、ビット線ＢＬｏ＿ＬとＢＬｏ＿Ｒとが電気的に接続される。従ってセンスアンプ部７１Ｒは、ＢＬｏ＿Ｒ及びトランジスタ２００Ｌを介してＢＬｏ＿Ｌをプリチャージすることが出来る。
【０１２８】
１．２．１．４  右側サブアレイ１０Ｒ選択時の具体例  
次に、右側サブアレイ１０Ｒからデータが読み出される際のビット線接続部１６及びセンスアンプ回路ＳＡＣの詳細を、図１３を用いて説明する。図１３は、メモリセルアレイ１０、ビット線接続部１６、及びセンスアンプ回路ＳＡＣの模式図である。図中において、丸印の付記されたトランジスタはオン状態とされ、バツ印の付記されたトランジスタはオフ状態とされる。
【０１２９】
図示するように、本例は図１２の場合と逆の動作となる。
【０１３０】
１．２．２  書き込み動作について  
次に、データの書き込み動作について説明する。
【０１３１】
１．２．２．１  書き込み動作の流れについて  
図１４は、データの書き込み時の動作の流れについて、特にビット線接続部１６及びプリチャージ時のセンスアンプ１３の動作に着目したフローチャートである。
【０１３２】
図示するように、まず制御回路１９は、外部のコントローラまたはホスト機器から書き込み命令及び書き込みデータを受信する（ステップＳ２０）。
【０１３３】
前述の通りデータの書き込みはページ単位で行われる。書き込み対象ページが左側サブアレイ１０Ｌにある場合（ステップＳ２１、ＹＥＳ）、ビット線接続部１６は、偶数ビット線ＢＬｅに関しては、右側ビット線ＢＬｅ＿Ｒを左側ビット線ＢＬｅ＿Ｌから切り離す。言い換えれば、右側ビット線ＢＬｅ＿Ｒとセンスアンプ回路１３とを電気的に非接続とする。またビット線接続部１６は、奇数ビット線ＢＬｏに関しては、左側ビット線ＢＬｏ＿Ｌを右側ビット線ＢＬｏ＿Ｒに接続する。言い換えれば、左側ビット線ＢＬｏ＿Ｌをセンスアンプ回路ＳＡＣに電気的に接続する（ステップＳ２２）。またビット線接続部１６は、トランジスタ２１０Ｌ、２１０Ｒをオフ状態とさせる。
【０１３４】
引き続きセンスアンプ回路ＳＡＣは、トランジスタ７４Ｌ、７４Ｒをオフ状態とする（ステップＳ２３）。
【０１３５】
更にセンスアンプ部７１Ｌは、トランジスタ７３Ｌを介してビット線ＢＬｅ＿Ｌに書き込みデータを転送する。すなわち、ビット線ＢＬｅ＿Ｌに、書き込みデータに応じた電圧を印加する。またセンスアンプ部７１Ｒは、トランジスタ７３Ｒ、ビット線ＢＬｏ＿Ｒ、及び接続部１６のトランジスタ２００Ｌを介して、ビット線ＢＬｏ＿Ｌに書き込みデータを転送する（ステップＳ２４）。
【０１３６】
そして、制御回路１９の命令に従ってロウドライバ１２及びロウデコーダ１１が、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに所定の電圧を印加する（この電圧については、１．２．２．２の章で後述する）（ステップＳ２５）。この結果、左側サブアレイ１０Ｌにデータがプログラムされる（ステップＳ２６）。その後、書き込みデータのベリファイが行われる（ステップＳ２７）。
【０１３７】
ステップＳ２１において、書き込み対象ページが右側サブアレイ１０Ｒにある場合（ステップＳ２１、ＮＯ）、ビット線接続部１６は、偶数ビット線ＢＬｅに関しては、右側ビット線ＢＬｅ＿Ｒを左側ビット線ＢＬｅ＿Ｌに接続する。言い換えれば、右側ビット線ＢＬｅ＿Ｒをセンスアンプ回路ＳＡＣに電気的に接続する。またビット線接続部１６は、奇数ビット線ＢＬｏに関しては、左側ビット線ＢＬｏ＿Ｌを右側ビット線ＢＬｏ＿Ｒから切り離す。言い換えれば、左側ビット線ＢＬｏ＿Ｌとセンスアンプ回路ＳＡＣとを電気的に非接続とする（ステップＳ２８）。またビット線接続部１６は、トランジスタ２１０Ｌ、２１０Ｒをオフ状態とさせる。
【０１３８】
引き続きセンスアンプ回路ＳＡＣは、トランジスタ７４Ｌ、７４Ｒをオフ状態とする（ステップＳ２９）。
【０１３９】
更にセンスアンプ部７１Ｌは、トランジスタ７３Ｌ、ビット線ＢＬｅ＿Ｌ、及び接続部１６のトランジスタ２００Ｒを介して、ビット線ＢＬｅ＿Ｒに書き込みデータを転送する。またセンスアンプ部７１Ｒは、トランジスタ７３Ｒを介してビット線ＢＬｏ＿Ｒに書き込みデータを転送する（ステップＳ３０）。その後はステップＳ２５に進む。
【０１４０】
１．２．２．２  電圧関係について  
次に、データのプログラム時における各信号及び配線の電圧関係について説明する。図１５は、プログラム時における各信号及び配線の電位を示すタイミングチャートである。
【０１４１】
図示するように、例えば制御回路１９により信号ＰＲＯＧが“Ｈ”レベルとされ、引き続き信号ＢＬＳＷ＿ＲまたはＢＬＳＷ＿Ｌが“Ｈ”レベルとされる。
【０１４２】
そして信号ＢＬＳが“Ｈ”レベルとされることにより、センスアンプ１３が各ビット線ＢＬに書き込みデータを転送する。電荷蓄積層に電荷を注入して閾値を上昇させる場合には“Ｌ”レベル（例えばＶＳＳ＝０Ｖ）がビット線ＢＬに印加され、そうでない場合には“Ｈ”レベル（例えばＶＤＤ＝２．５Ｖ）が印加される。またソース線ＳＬには、ソース線ドライバ１７においてトランジスタ３３０、３４０がオン状態とされることで、電圧ＶＤＤが印加される。
【０１４３】
更にロウデコーダ１１では、ブロックデコーダ４０によりブロックアドレスＢＡがデコードされて、選択ブロックではＴＧ＝“Ｈ”レベルとされ、ロウデコーダ１１のトランジスタ５０、５１、５３、５５がオン状態とされる。また、非選択ブロックに対応するロウデコーダ１１においては、ＴＧ＝“Ｌ”レベル（例えばＶＢＢ）とされ、トランジスタ５０、５１、５３、５５がオフ状態、トランジスタ５２、５４がオン状態とされる。
【０１４４】
従って、非選択ブロックでは、トランジスタ５２、５４により、セレクトゲート線ＳＧＤ、ＳＧＳには負電圧ＶＢＢが転送され、選択トランジスタＳＴ１、ＳＴ２は共にカットオフされる。
【０１４５】
他方、選択ブロックでは、ＳＧＤドライバ６１及びＳＧＳドライバ６２により、選択ページを含むメモリグループに対応するセレクトゲート線ＳＧＤには電圧ＶＳＧＤ（例えば４Ｖ）が転送され、セレクトゲート線ＳＧＳには負電圧ＶＢＢが転送される。よって、当該メモリグループでは、選択トランジスタＳＴ１がオン状態、ＳＴ２がオフ状態となる。その他のメモリグループに対応するセレクトゲート線ＳＧＤ及びＳＧＳには、負電圧ＶＢＢが転送される。よって、これらのメモリグループでは、選択トランジスタＳＴ１、ＳＴ２は共にオフ状態となる。
【０１４６】
その後、電圧ＶＳＧＤが４Ｖから２．５Ｖ程度に低下される。この電圧は、ビット線ＢＬに“Ｌ”データが転送されている場合には選択トランジスタＳＴ１をオンさせ、“Ｈ”データが転送されている場合にはカットオフさせる電圧である。
【０１４７】
そして、ＣＧドライバ６０が各信号線ＣＧに電圧を転送する。すなわち、選択ワード線に対応するＣＧドライバ６０はＶＰＧＭを転送し、非選択ワード線に対応するＣＧドライバ６０はＶＰＡＳＳ（またはＶＩＳＯ）を転送する。ＶＰＧＭは、電荷蓄積層に電荷を注入するための高電圧である。またＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタをオンさせる電圧である（但しＶＰＡＳＳ＜ＶＰＧＭ）。ＶＩＳＯは、保持データに関わらずメモリセルトランジスタをオフさせる電圧である（ＶＩＳＯ＜ＶＰＡＳＳ）。すると、選択ブロックではトランジスタ５０がオン状態とされているので、これらの電圧がワード線ＷＬ０〜ＷＬ７に転送される。他方、非選択ブロックではトランジスタ５０がオフ状態とされているので、これらの電圧はワード線ＷＬには転送されない。すなわち、非選択ブロックのワード線ＷＬ０〜ＷＬ７は電気的にフローティングの状態となる。
【０１４８】
以上により選択メモリセルでは、制御ゲートに電圧ＶＰＧＭが印加され、チャネルが０Ｖとされる。これにより、電荷蓄積層に電荷が注入されて、選択メモリセルの閾値レベルが上昇する。非選択メモリセルでは、チャネルが電気的にフローティングとされて、その電位は周囲とのカップリングにより上昇する。これにより選択メモリセルの閾値レベルは変化しない。
【０１４９】
各サブアレイ１０Ｌ、１０Ｒにデータをプログラムする際のビット線接続部１６及びセンスアンプ回路ＳＡＣの動作の詳細は、図１２及び図１３と同様である。
【０１５０】
１．２．３  消去動作について  
次に、データの消去動作について説明する。
【０１５１】
１．２．３．１  消去動作の流れについて  
図１６は、データの消去時の動作の流れについて、特にビット線接続部１６及びプリチャージ時のセンスアンプ１３の動作に着目したフローチャートである。
【０１５２】
図示するように、まず制御回路１９は、外部のコントローラまたはホスト機器から消去命令を受信する（ステップＳ４０）。すると、制御回路１９の命令に従ってビット線制御部１６は、偶数ビット線ＢＬｅであるか奇数ビット線ＢＬｏであるかに関わらず、全ビット線ＢＬにつき、左側ビット線ＢＬ＿Ｌと右側ビット線ＢＬ＿Ｒとを電気的に非接続とする（ステップＳ４１）。
【０１５３】
前述の通りデータの消去はブロック単位で行われるが、消去対象ブロックが左側サブアレイ１０Ｌにある場合（ステップＳ４２、ＹＥＳ）、センスアンプ部７１Ｌが偶数左側ビット線ＢＬｅ＿Ｌに電圧ＶＥＲＡを印加し、接続部１６のトランジスタ２１０Ｌが奇数左側ビット線ＢＬｏ＿Ｌに電圧ＶＥＲＡを印加する（ステップＳ４３）。右側ビット線ＢＬｅ＿Ｒ及びＢＬｏ＿Ｒは電気的にフローティングの状態とされる。
【０１５４】
更に、トランジスタ３５０、３８０がオン状態とされることで、ソース線ドライバ１７が左側ソース線ＳＬ＿Ｌに電圧ＶＥＲＡを印加すし、右側ソース線ＳＬ＿Ｒに電圧ＶＤＤを印加する（ステップＳ４４）。
【０１５５】
そして、ロウドライバ１２及びロウデコーダ１１が、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに所定の電圧を印加する（この電圧については、１．２．３．２の章で後述する）（ステップＳ４５）。この結果、データが消去される（ステップＳ４６）。
【０１５６】
ステップＳ４２において、消去対象ブロックが右側サブアレイ１０Ｒにある場合（ステップＳ４２、ＮＯ）、センスアンプ部７１Ｒが奇数右側ビット線ＢＬｏ＿Ｒに電圧ＶＥＲＡを印加し、接続部１６のトランジスタ２１０Ｒが偶数右側ビット線ＢＬｅ＿Ｒに電圧ＶＥＲＡを印加する（ステップＳ４７）。左側ビット線ＢＬｅ＿Ｌ及びＢＬｏ＿Ｌは電気的にフローティングの状態とされる。
【０１５７】
更に、トランジスタ３６０、３７０がオン状態とされることで、ソース線ドライバ１７が右側ソース線ＳＬ＿Ｒに電圧ＶＥＲＡを印加し、左側ソース線ＳＬ＿Ｌに電圧ＶＤＤを印加する（ステップＳ４８）。その後、ステップＳ４５に進む。
【０１５８】
１．２．３．２  電圧関係について  
次に、データの消去時における各信号及び配線の電圧関係について説明する。図１７は、読み出し時における各信号及び配線の電位を示すタイミングチャートである。
【０１５９】
図示するように、例えば制御回路１９により信号ＥＲＡ＿Ｒ（右側サブアレイ１０Ｒ選択時）またはＥＲＡ＿Ｌ（左側サブアレイ１０Ｌ選択時）が“Ｈ”レベルとされる。更に、信号ＢＩＡＳ＿Ｒ（右側サブアレイ１０Ｒ選択時）またはＢＩＡＳ＿Ｌ（左側サブアレイ１０Ｌ選択時）が“Ｈ”レベルとされる。そして、信号ＢＬＢＩＡＳ＿Ｒ（右側サブアレイ１０Ｒ選択時）またはＢＬＢＩＡＳ＿Ｌ（左側サブアレイ１０Ｌ選択時）が“Ｈ”レベルとされる。“Ｈ”レベルとされた信号ＢＬＢＩＡＳ＿ＲまたはＢＬＢＩＡＳ＿Ｌの電位はＶＥＲＡである。なお、消去動作の間、信号ＢＬＳＷ＿Ｒ及びＢＬＳＥ＿Ｌは共に“Ｌ”レベルである。
【０１６０】
そして選択サブアレイにおいては、センスアンプ１３またはビット線接続部１６のトランジスタ２１０により、ビット線ＢＬに電圧ＶＥＲＡ（例えば２０Ｖ）が印加される。更にソース線ＳＬには、ソース線ドライバ１７により電圧ＶＥＲＡが印加される。また、全ワード線ＷＬには、ＣＧドライバ６０により電圧ＶＥＲＡ＿ＷＬ（例えば０．５Ｖ）が印加され、消去対象ブロックのセレクトゲート線ＳＧＤ、ＳＧＳにはＳＧＤドライバ６１及びＳＧＳドライバ６２により電圧ＶＥＲＡ＿ＧＩＤＬ（例えば１２Ｖ）が印加される。これにより、セレクトゲート線端でＧＩＤＬ（Gate Induced Drain leakage）が発生し、データが消去される。
【０１６１】
非選択ブロックでは、セレクトゲート線ＳＧＤ、ＳＧＳは電気的にフローティングとされる。そのため、ＧＩＤＬが発生せず、データは消去されない。
【０１６２】
図１８はメモリセルアレイ１０の断面図であり、データ消去時における選択ブロックと、非選択サブアレイ内のブロックを示している。図示するように、選択サブアレイのビット線と非選択サブアレイのビット線とは電気的に非接続とされているため、非選択サブアレイのビット線は電気的にフローティングの状態とされる。
【０１６３】
１．２．３．３  左側サブアレイ１０Ｌ選択時の具体例  
次に、左側サブアレイ１０Ｌのブロックのデータを消去する際のビット線接続部１６及びセンスアンプ回路ＳＡＣの詳細を、図１９を用いて説明する。図１９は、メモリセルアレイ１０、ビット線接続部１６、及びセンスアンプ回路ＳＡＣの模式図である。図中において、丸印の付記されたトランジスタはオン状態とされ、バツ印の付記されたトランジスタはオフ状態とされる。
【０１６４】
まず偶数ビット線ＢＬｅについて説明する。図示するように偶数ビット線ＢＬｅに関しては、ビット線接続部１６においてトランジスタ２００Ｒ、２１０Ｒがオフ状態とされる。従って、右側ビット線ＢＬｅ＿Ｒは電気的にフローティングとされる。そして、センスアンプ回路ＳＡＣにおいてトランジスタ７４Ｌがオン状態とされることで、左側ビット線ＢＬｅ＿Ｌが電圧ＶＥＲＡに充電される。
【０１６５】
奇数ビット線ＢＬｏについては、ビット線接続部１６においてトランジスタ２００Ｌがオフ状態とされ、センスアンプ回路ＳＡＣにおいてトランジスタ７３Ｒ、７４Ｒがオフ状態とされるこで、右側ビット線ＢＬｏ＿Ｒが電気的にフローティングとされる。そしてビット線接続部１６においてトランジスタ２１０Ｌがオン状態とされることで、左側ビット線ＢＬｏ＿Ｌが電圧ＶＥＲＡに充電される。
【０１６６】
また、ソース線ドライバ１７は、左側ソース線ＳＬ＿Ｌに消去電圧ＶＥＲＡを印加し、右側ソース線ＳＬ＿Ｒに、消去電圧よりも低い電圧ＶＤＤを印加する。
【０１６７】
１．２．３．４  右側サブアレイ１０Ｒ選択時の具体例  
次に、右側サブアレイ１０Ｒのブロックのデータを消去する際のビット線接続部１６及びセンスアンプ回路ＳＡＣの詳細を、図２０を用いて説明する。図２０は、メモリセルアレイ１０、ビット線接続部１６、及びセンスアンプ回路ＳＡＣの模式図である。図中において、丸印の付記されたトランジスタはオン状態とされ、バツ印の付記されたトランジスタはオフ状態とされる。
【０１６８】
図示するように、右側サブアレイ１０Ｒ選択時の動作は、左側サブアレイ１０Ｌ選択時と逆である。  
１．４  本実施形態に係る効果  
第１実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリ１の動作速度を向上出来る。本効果につき、以下説明する。
【０１６９】
上記実施形態で説明した三次元積層型のＮＡＮＤ型フラッシュメモリでは、メモリセルが高密度化されるが故に、ビット線、ワード線、及びソース線等の寄生容量が、メモリセルが二次元に配列されたＮＡＮＤ型フラッシュメモリ（以下、平面ＮＡＮＤフラッシュメモリと呼ぶ）に比べて大きくなる傾向がある。これは、動作速度の低下や消費電流の増大の原因となり得る。
【０１７０】
寄生容量について見ると、例えばワード線に関しては、横方向のワード線間隣接容量（これは平面ＮＡＮＤフラッシュメモリでも存在する）に加えて、縦方向で隣接するワード線間容量が存在する。またビット線に関しては、上から見たときの二次元平面において、ビット線１本に接続されるストリング数が多くなる。そのため、ビット線及びビット線をストリングに接続するプラグ部分と、ソース線及びセレクトゲート線との間の寄生容量が、平面ＮＡＮＤ型フラッシュメモリに比べて、単位長さあたり２倍近くまで増える場合がある。
【０１７１】
更に、メモリセルアレイ下部にセンスアンプを配置するレイアウトでは、チップサイズが小さくなるため、最終的なコストを削減出来る利点がある。しかしこの場合、メモリセルアレイ下部へ信号や電源を供給するために、メモリセルアレイ上下にこれらの配線を配置する必要がある。そしてこのことも、ソース線やビット線の寄生容量を増大させる原因となり得る。
【０１７２】
この点、本実施形態に係る構成であると、ビット線を、ビット線分割トランジスタ（トランジスタ２００Ｒ、２００Ｌ）で分割して制御することで、メモリセルアレイを、アクセスすべきページが存在する活性領域と、それ以外の非活性領域に分けている。そして、活性領域のみを必要な電圧にバイアスすることで、寄生容量成分を低減し、カラム系に関連したスピードの高速化、及び消費電流の削減を図ることが出来る。
【０１７３】
より具体的には、プログラムやリード時には、非活性領域においてセンスアンプに接続されないビット線を電気的にフローティングにする。よって、ビット線容量は実効的に１／２または３／４となり、アクセススピード及び消費電流を改善出来る。
【０１７４】
ビット線の寄生容量は、その８０％近くが隣接ビット線に対するものである。この点、例えば図１２の例では、センスアンプ回路７１Ｌから見ると、ビット線容量は１／２になったように見える。また、センスアンプ回路７１Ｒから見ると、ビット線容量は３／４になったように見える。よって、これに比例して、ビット線の充放電スピードを高速化し、消費電流を削減出来る。
【０１７５】
また消去時には、消去対象ブロックが存在しない非活性領域のビット線をフローティングとし、またソース線を消去電圧よりも低い電圧にバイアスする。よって、消去電圧を印加すべきビット線及びソース線容量は実効的に１／２となり、消費電流を改善出来る。
【０１７６】
例えば図１９の例であると、ソース線に消去電圧を印加すべき領域は左側サブアレイ１０Ｌだけであり、右側サブアレイ１０Ｒのソース線に印加すべき電圧は、より低い電圧で良い。つまり、消去電圧を印加すべき領域を従来の半分にすることが出来、消費電流も半分とすることが出来る。
【０１７７】
更に、センスアンプ及びビット線分割トランジスタは、メモリセルアレイ下部に配置される。三次元積層ＮＡＮＤ型フラッシュメモリでは、アレイの積層コストが高いため、これらの回路をアレイ下に配置することで、ビット線接続部を設けたことによるエリアペナルティを抑えてチップサイズを小さく出来、全体としてのコストを低減出来る。
【０１７８】
また、ビット線接続部内のトランジスタ２００Ｌ、２００Ｒ、２１０Ｌ、２１０Ｒは、例えばメモリセルトランジスタやセンスアンプ部７１内のトランジスタよりもゲート酸化膜の厚いトランジスタとされる。これにより、消去時の高電圧印加によってこれらのトランジスタが破壊されることや特性が劣化することを抑制出来る。
【０１７９】
２．第２実施形態  
次に、第２実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１実施形態において、消去時における非選択サブブロックのソース線を電気的にフローティングにするものである。以下では、以下では、第１実施形態と異なる点についてのみ説明する。
【０１８０】
２．１  ソース線ドライバの構成について  
図２１は、本実施形態に係るソース線ドライバ１７の回路図である。図示するように、本実施形態に係るソース線ドライバ１７は、第１実施形態で説明した図９の構成において、スイッチ素子３７０、３８０を廃したものである。
【０１８１】
２．２  消去動作について  
次に、本実施形態に係る消去動作について図２２を用いて説明する。図２２は、本実施形態に係るメモリセルアレイ、センスアンプ、及びビット線接続部の回路図であり、第１実施形態で説明した図１９に対応するものである。
【０１８２】
図示するように、左側サブアレイ１０Ｌ内のブロックＢＬＫが消去対象となる場合、左側ソース線ＳＬ＿Ｌには、トランジスタ３５０によって電圧ＶＥＲＡが印加される。しかし、非選択のサブアレイ１０Ｒの右側ソース線ＳＬ＿Ｒには電圧は印加されず、電気的にフローティングの状態となる。
【０１８３】
右側サブアレイ１０Ｒのブロックが消去対象となる場合は逆であり、右側ソース線ＳＬ＿Ｒにはトランジスタ３６０により電圧ＶＥＲＡが印加される。そして左側ソース線ＳＬ＿Ｌは電気的にフローティングとされる。
【０１８４】
２．３  本実施形態に係る効果  
本実施形態に係る構成であると、消去時において、メモリセルアレイの非活性領域のソース線に電圧を供給せず、フローティングの状態とする。従って、第１実施形態よりも更に消費電流を低減出来る。
【０１８５】
３．第３実施形態  
次に、第３実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１、第２実施形態における、ビット線接続部１６のトランジスタ２００Ｒ、２００Ｌのレイアウトに関するものである。以下では、第１、第２実施形態と異なる点についてのみ説明する。また以下の説明では、トランジスタ２００Ｒ、２００Ｌを区別しない場合は共にトランジスタ２００と呼ぶことにする。
【０１８６】
３．１  第１の例  
まず、第１のレイアウト例について図２３を用いて説明する。図２３は、第１のレイアウトの概念を示す模式図である。
【０１８７】
図示するように第１のレイアウト例では、ビット線ＢＬとトランジスタ２００のソースとを接続するコンタクトプラグは、このソース領域を挟んでゲートと相対する領域に設けられ、更にメモリセルアレイ下部の金属配線層によってソース領域に接続される。また、ビット線ＢＬとトランジスタ２００のドレイン領域とを接続するコンタクトプラグは、このドレイン領域を挟んでゲートと相対する領域に設けられ、更にメモリセルアレイ下部の金属配線層によってドレイン領域に接続される。従って、図２３に示すように、トランジスタ２００は、ゲート長方向において、ソース側及びドレイン側の両方からビット線に接続される。
【０１８８】
図２４は、メモリセルアレイ１０及びトランジスタ２００の上面図及び断面図であり、より具体的なレイアウト例を示している。
【０１８９】
図示するように、トランジスタ２００Ｒ、２００Ｌはそれぞれ、半導体基板２０の素子領域ＡＡ上に形成されている。素子領域ＡＡの周囲には図示せぬ素子分離領域が形成され、これにより素子領域間が電気的に分離されている。
【０１９０】
トランジスタ２００Ｒは、ソース及びドレインのいずれか一方として機能する不純物拡散層２３０Ｒと、いずれか他方として機能する不純物拡散層２４０Ｒと、これらの間にゲート絶縁膜を介在して設けられたゲート電極２２０Ｒとを備えている。
【０１９１】
ゲート電極２２０Ｒは、図示せぬ領域において、メモリセルアレイ１０下部の領域における第１層目（Ｍ０配線）の金属配線層４５０に、コンタクトプラグＣＰ２４によって接続されている。この金属配線層４５０は第２方向に沿って設けられ、複数のトランジスタ２００Ｒに信号ＢＬＳＷ＿Ｒを転送する。
【０１９２】
拡散層２３０Ｒ上にはコンタクトプラグＣＰ２１が形成され、コンタクトプラグＣＰ２１は、メモリセルアレイ下部の領域における第２層目（Ｍ１配線）の金属配線層４００に接続されている。金属配線層４００は、拡散層２３０Ｒ直上の領域から、第１方向に沿ってゲート電極がある方向とは逆方向に向かって引き出され、更にコンタクトプラグＣＰ２０に接続される。コンタクトプラグＣＰ２０は、メモリセル領域ＭＣＲ間の領域を貫通して、対応するビット線ＢＬｅ＿Ｌに接続される。
【０１９３】
拡散層２４０Ｒ上にはコンタクトプラグＣＰ２３が形成され、コンタクトプラグＣＰ２３は、第２層目（Ｍ１配線）の金属配線層４１０に接続されている。金属配線層４１０は、拡散層２４０Ｒ直上の領域から、第１方向に沿ってゲート電極がある方向とは逆方向に向かって引き出され、更にコンタクトプラグＣＰ２２に接続される。コンタクトプラグＣＰ２２は、メモリセル領域ＭＣＲ間の領域（これはコンタクトプラグＣＰ２０が形成される領域とは別の領域である）を貫通して、対応するビット線ＢＬｅ＿Ｒに接続される。
【０１９４】
トランジスタ２００Ｌもトランジスタ２００Ｒと同様に、不純物拡散層２３０Ｌ、２４０Ｌ、及びゲート電極２２０Ｌを備えている。
【０１９５】
ゲート電極２２０Ｌは、第１層目（Ｍ０配線）の金属配線層４６０に、コンタクトプラグＣＰ３４によって接続されている。この金属配線層４６０は第２方向に沿って設けられ、複数のトランジスタ２００Ｌに信号ＢＬＳＷ＿Ｌを転送する。
【０１９６】
拡散層２３０Ｌ上にはコンタクトプラグＣＰ３３が形成され、コンタクトプラグＣＰ３３は第２層目（Ｍ１配線）の金属配線層４３０に接続されている。金属配線層４３０は、拡散層２３０Ｌ直上の領域から、第１方向に沿ってゲート電極がある方向とは逆方向に向かって引き出され、更にコンタクトプラグＣＰ３２に接続される。コンタクトプラグＣＰ３２は、メモリセル領域ＭＣＲ間の領域（これはコンタクトプラグＣＰ２０、ＣＰ２２が形成される領域とは別の領域である）を貫通して、対応するビット線ＢＬｏ＿Ｒに接続される。
【０１９７】
拡散層２４０Ｌ上にはコンタクトプラグＣＰ３１が形成され、コンタクトプラグＣＰ３１は第２層目（Ｍ１配線）の金属配線層４２０に接続されている。金属配線層４２０は、拡散層２４０Ｌ直上の領域から、第１方向に沿ってゲート電極がある方向とは逆方向に向かって引き出され（言い換えれば、コンタクトプラグＣＰ２２が形成されている領域に向かって引き出され）、更にコンタクトプラグＣＰ３０に接続される。コンタクトプラグＣＰ３０は、メモリセル領域ＭＣＲ間の領域（この領域は、コンタクトプラグＣＰ２２が形成される領域でもある）を貫通して、対応するビット線ＢＬｏ＿Ｌに接続される。
【０１９８】
本レイアウトによれば、メモリセルアレイ１０内において、ビット線ＢＬとトランジスタ２００とを接続する領域は、領域Ｂ１、Ｂ２、Ｂ３の３箇所となる。領域Ｂ１では、ビット線ＢＬｅ＿Ｌがトランジスタ２００Ｒに接続される。すなわち領域Ｂ１では、トランジスタ２００Ｒとビット線ＢＬｅ＿Ｌとを接続するコンタクトプラグＣＰ２０が、第２方向に沿って一列に配置される。領域Ｂ２では、ビット線ＢＬｅ＿Ｒがトランジスタ２００Ｒに接続され、ビット線ＢＬｏ＿Ｌがトランジスタ２００Ｌに接続される。すなわち領域Ｂ２では、トランジスタ２００Ｒとビット線ＢＬｅ＿Ｒとを接続するコンタクトプラグＣＰ２２、及びトランジスタ２００Ｌとビット線ＢＬｏ＿Ｌとを接続するコンタクトプラグＣＰ３０が、第２方向に沿って一列に配置される。領域Ｂ３では、ビット線ＢＬｏ＿Ｒがトランジスタ２００Ｌに接続される。すなわち領域Ｂ３では、トランジスタ２００Ｌとビット線ＢＬｏ＿Ｒとを接続するコンタクトプラグＣＰ３２が、第２方向に沿って一列に配置される。
【０１９９】
そして、領域Ｂ１とＢ２との間にトランジスタ２００Ｒが形成され、またこの領域内にトランジスタ２００Ｒのゲート配線４５０が第２方向に沿って設けられる。他方で、領域Ｂ２とＢ３との間にトランジスタ２００Ｌが形成され、またこの領域内にトランジスタ２００Ｌのゲート配線４６０が第２方向に沿って設けられる。
【０２００】
３．２  第２の例  
次に、第２のレイアウト例について図２５を用いて説明する。図２５は、第２のレイアウトの概念を示す模式図である。
【０２０１】
図示するように第２のレイアウト例では、トランジスタ２００のソース及びドレインに接続される配線は、共に同じ方向に引き出される。そして、引き出された領域において各配線が、対応するビット線ＢＬ＿ＬまたはＢＬ＿Ｒに接続される。この際、トランジスタ２００とビット線ＢＬとを接続するコンタクトプラグは、図２５に示すように、これらのコンタクトプラグを挟んでトランジスタ２００Ｒと２００Ｌとがゲート長方向で対向するように配置される。
【０２０２】
図２６は、メモリセルアレイ１０及びトランジスタ２００の上面図及び断面図であり、より具体的なレイアウト例を示している。
【０２０３】
図示するように、トランジスタ２００Ｒ、２００Ｌは第１のレイアウト例と同様に素子領域ＡＡ上に形成されている。
【０２０４】
トランジスタ２００Ｒのゲート電極２２０Ｒは第２方向に沿って設けられ、複数のトランジスタ２００Ｒ間で共通に接続されて、信号ＢＬＳＷ＿Ｒを転送する。
【０２０５】
拡散層２３０Ｒ上に形成されたコンタクトプラグＣＰ２１は、メモリセルアレイ下部の領域における第２層目（Ｍ１配線）の金属配線層４００に接続される。金属配線層４００は、拡散層２３０Ｒ直上の領域から、第１方向に沿ってゲート電極２２０Ｒ及び拡散層２４０Ｒ上を通過するように引き出され、更にコンタクトプラグＣＰ２０に接続される。そしてコンタクトプラグＣＰ２０によって、対応するビット線ＢＬｅ＿Ｌに接続される。
【０２０６】
拡散層２４０Ｒ上に形成されたコンタクトプラグＣＰ２３は、メモリセルアレイ下部の領域における第１層目（Ｍ０配線）の金属配線層４１０に接続される。金属配線層４１０は、拡散層２４０Ｒ直上の領域から、第１方向に沿ってゲート電極２２０Ｒがある方向とは逆方向に向かって引き出され、更にコンタクトプラグＣＰ２２に接続される。そしてコンタクトプラグＣＰ２２により、対応するビット線ＢＬｅ＿Ｒに接続される。
【０２０７】
トランジスタ２００Ｌのゲート電極２２０Ｌは、２２０Ｒと同様に第２方向に沿って設けられ、複数のトランジスタ２００Ｌ間で共通に接続されて、信号ＢＬＳＷ＿Ｌを転送する。
【０２０８】
拡散層２４０Ｌ上に形成されたコンタクトプラグＣＰ３１は、第２層目（Ｍ１配線）の金属配線層４２０に接続される。金属配線層４２０は、拡散層２４０Ｌ直上の領域から、第１方向に沿ってゲート電極２２０Ｌ及び拡散層２３０Ｌ上を通過するように引き出され、更にコンタクトプラグＣＰ３０に接続される。そしてコンタクトプラグＣＰ３０により、対応するビット線ＢＬｏ＿Ｌに接続される。
【０２０９】
拡散層２３０Ｌ上に形成されたコンタクトプラグＣＰ３３は、第１層目（Ｍ０配線）の金属配線層４３０に接続される。金属配線層４３０は、拡散層２３０Ｌ直上の領域から、第１方向に沿ってゲート電極２２０Ｌがある方向とは逆方向に向かって引き出され、更にコンタクトプラグＣＰ３２に接続される。そしてコンタクトプラグＣＰ３２により、対応するビット線ＢＬｏ＿Ｒに接続される。
【０２１０】
本レイアウトによれば、メモリセルアレイ１０内において、ビット線ＢＬとトランジスタ２００とを接続する領域は、領域Ｂ１の１箇所となる。すなわち領域Ｂ１では、トランジスタ２００Ｒとビット線ＢＬｅ＿Ｌとを接続するコンタクトプラグＣＰ２０、及びトランジスタ２００Ｌとビット線ＢＬｏ＿Ｌとを接続するコンタクトプラグＣＰ３０が、第２方向に沿って一列に配置される。更に、トランジスタ２００Ｒとビット線ＢＬｅ＿Ｒとを接続するコンタクトプラグＣＰ２２、及びトランジスタ２００Ｌとビット線ＢＬｏ＿Ｌとを接続するコンタクトプラグＣＰ３２が、第２方向に沿って一列に配置される。つまり領域Ｂ１では、第２方向に沿ったコンタクトプラグの配列が２列設けられ、このコンタクトプラグ列間にはメモリセル領域ＭＣＲは設けられない。
【０２１１】
そして、トランジスタ２００Ｒと２００Ｌとが、第１方向に沿って領域Ｂ１を挟むようにして設けられる。
【０２１２】
３．３  本実施形態に係る効果  
以上のように、ビット線接続部１６のトランジスタ２００Ｒ、２００Ｌは、本実施形態で説明したレイアウトで形成することが出来る。
【０２１３】
そして、第１のレイアウト例であると、ビット線ＢＬに接続されるコンタクトプラグ（ＣＰ２０、ＣＰ２２、ＣＰ３０、及びＣＰ３２）を、トランジスタ２００のソース側及びドレイン側に設けている。従って、図２４の上面図に示すように、メモリセルアレイ下部の金属配線層のレイアウトが容易となる。例えば、メモリセルアレイ上部のビット線ＢＬのラインアンドスペース（例えば４８ｎｍ）に比べて、メモリセルアレイ下部のラインアンドスペースを例えば２倍（例えば９６ｎｍ）にすることが出来る。また、２層の金属配線層のうちの１層を、第２方向に沿って配置することが出来る。そしてこの配線を、信号ＢＬＳＷや電源電圧を転送する配線として使用することが出来る。但し、本レイアウト例では、図２４に示すように３箇所のアレイブレイク部（領域Ｂ１〜Ｂ３）が必要となる。
【０２１４】
また第２のレイアウト例であると、ビット線ＢＬに接続されるコンタクトプラグを１箇所に纏めている。従って図２６に示すように、アレイブレイク部は１箇所だけで良い（領域Ｂ１）。但し、本レイアウト例では、メモリセルアレイ下部のラインアンドスペースは、メモリセルアレイ上部のラインアンドスペースと同等となる。
【０２１５】
なお、領域Ｂ１〜Ｂ３の少なくともいずれかは、いずれかのフックアップ領域ＨＵＲとして使用されても良い。
【０２１６】
４．第４実施形態  
次に、この発明の第４実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３実施形態においてメモリセルアレイを２つ以上のサブアレイに分割し、いずれかのサブアレイを、別のサブアレイを介してデータ制御部１４に接続するものである。以下では、上記第１乃至第３実施形態と異なる点についてのみ説明する。
【０２１７】
４．１  ＮＡＮＤ型フラッシュメモリの構成について  
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成について説明する。
【０２１８】
４．１．１  全体構成について  
本実施形態に係るＮＡＮＤ型フラッシュメモリ１は、第１実施形態で説明した図１の構成において、更にサブアレイ制御部ＳＣを備えている。図２７は本実施形態に係るＮＡＮＤ型フラッシュメモリ１の一部領域を示すブロック図であり、メモリセルアレイ１０、ビット線接続部１６、及びサブアレイ制御部ＳＣについて示している。
【０２１９】
図示するように、メモリセルアレイ１０は、例えば８個のサブアレイＳＡ（ＳＡ０〜ＳＡ７）に分割されており、隣接するサブアレイ間で、対応するビット線が接続可能とされている。各サブアレイＳＡの構成は、第１実施形態の例えば図４等で説明したメモリセル領域ＭＣＲと同様である。そして各サブアレイＳＡ間の領域がフックアップ領域ＨＵＲとなる。
【０２２０】
サブアレイ制御部ＳＣ（ＳＣ０〜ＳＣ７）は、各サブアレイＳＡに関連付けて設けられている。そしてサブアレイ制御部ＳＣの各々は、第１実施形態で説明したセンスアンプ回路ＳＡＣを備え、関連付けられたサブアレイＳＡから読み出されたデータをセンス・増幅する。またサブアレイ制御部ＳＣは、データ制御部１４からのデータ、またはデータ制御部１４へのデータを、隣接するサブアレイＳＡに転送する。
【０２２１】
ビット線接続部１６は、隣接するサブアレイＳＡ間で、必要に応じてビット線を接続または非接続とする。
【０２２２】
図２８は、サブアレイＳＡ、サブアレイ制御部ＳＣ、ビット線接続部１６、及びデータ制御部１４の上面及び断面構造の模式図である。
【０２２３】
図示するように、８個のサブアレイＳＡは、データ制御部１４を挟んで第１方向に沿って配置されている。図２８の例では、４個のサブアレイＳＡがデータ制御部１４の両側に設けられている。より具体的には、データ制御部１４の左側には、データ制御部１４から遠い順にサブアレイＳＡ０〜ＳＡ３が設けられ、右側には同様にサブアレイＳＡ４〜ＳＡ７が設けられている。
【０２２４】
サブアレイ制御部ＳＣは、対応するサブアレイＳＡ直下に設けられる。そして、サブアレイＳＡ間のフックアップ領域に設けられたコンタクトプラグにより、対応するサブアレイＳＡのビット線ＢＬに接続される。
【０２２５】
ビット線接続部１６もまた、サブアレイＳＡ直下に設けられる。より具体的には、左側のサブアレイＳＡ０〜ＳＡ３のグループ及び右側のサブアレイＳＡ４〜ＳＡ７の各々において、サブアレイＳＡｉのビット線ＢＬとサブアレイＳＡ（ｉ＋１）のビット線ＢＬとが、ビット線接続部１６−（ｉ＋１）により接続される。但し、データ制御部１４に隣接するサブアレイＳＡ３、ＳＡ７は、ビット線制御部１６を介することなくデータ制御部１４に接続される。
【０２２６】
４．１．２  サブアレイ制御部ＳＣについて  
次に、サブアレイ制御部ＳＣの詳細について説明する。図２９はサブアレイ制御部ＳＣ及びビット線接続部１６の回路図であり、サブアレイＳＡｉのビット線ＢＬとサブアレイＳＡ（ｉ＋１）のビット線ＢＬとの間に設けられたサブアレイ制御部ＳＣｉとビット線接続部１６−（ｉ＋１）を示している。
【０２２７】
図示するようにサブアレイ制御部ＳＣｉは、センスアンプ回路ＳＡＣ、ラッチ回路５１０、及び高耐圧型ｎチャネルＭＯＳトランジスタ５００、５０１を備えている。
【０２２８】
センスアンプ回路ＳＡＣは、第１実施形態で図５を用いて説明した通りである。そしてサブアレイ制御部ＳＣｉのセンスアンプ回路ＳＡＣは、サブアレイＳＡｉから読み出されたデータをセンス・増幅する。また書き込み時には、書き込みデータをサブアレイＳＡｉに転送し、書き込みデータに応じた電圧をサブアレイＳＡｉのビット線ＢＬに印加する。
【０２２９】
ラッチ回路５１０は、データの読み出し時には、対応するセンスアンプ回路ＳＡＣでセンス・増幅したデータを一時的に保持する。またデータの書き込み時には、データ制御部１４から転送された書き込みデータを一時的に保持する。
【０２３０】
トランジスタ５００は、電流経路の一端が、対応するサブアレイＳＡｉのビット線ＢＬに接続され、他端がトランジスタ５０１の電流経路の一端に接続され、ゲートに信号ＸＥＮｉが入力される。
【０２３１】
トランジスタ５０１は、電流経路の他端がラッチ回路５１０に接続され、ゲートに信号ＤＥＮｉが入力される。
【０２３２】
上記構成において、信号ＸＥＮｉ及びＤＥＮｉは例えば制御回路１９によって与えられる。そして、データ制御部１４への読み出しデータの転送時、サブアレイＳＡｉからデータが読み出された場合には、ＸＥＮｉ＝“Ｌ”、ＤＥＮｉ＝“Ｈ”とされ、サブアレイＳＡ（ｉ−ｊ）からデータが読み出された場合には、ＸＥＮｉ＝“Ｈ”、ＤＥＮｉ＝“Ｌ”とされ、サブアレイＳＡ（ｉ＋ｊ）からデータが読み出された場合には、ＸＥＮｉ＝“Ｌ”、ＤＥＮｉ＝“Ｌ”とされる。但し、ｊは１以上の自然数である。
【０２３３】
また、データ制御部１４からの書き込みデータの転送時、サブアレイＳＡｉまたはＳＡ（ｉ−ｊ）にデータが書き込まれる場合には、ＸＥＮｉ＝“Ｈ”、ＤＥＮｉ＝“Ｌ”とされ、サブアレイＳＡ（ｉ＋ｊ）にデータが書き込まれる場合には、選択時：ＸＥＮｉ＝“Ｌ”、ＤＥＮｉ＝“Ｌ”とされる。
【０２３４】
４．１．３  ビット線接続部１６について  
次に、ビット線接続部１６の詳細につき、引き続き図２９を参照して説明する。
【０２３５】
ビット線接続部１６の各々は、高耐圧型ｎチャネルＭＯＳトランジスタ６００〜６０２を備えている。なお。以下ではビット線接続部１６−（ｉ＋１）の場合を例に挙げて説明する。
【０２３６】
トランジスタ６００は、電流経路の一端が、サブアレイＳＡ（ｉ＋１）のビット線ＢＬに接続され、他端が、サブアレイ制御部ＳＣｉのトランジスタ５００、５０１の接続ノードに接続され、ゲートに信号ＸＥＮｉが入力される。
【０２３７】
トランジスタ６０１は、電流経路の一端が、サブアレイＳＡ（ｉ＋１）のビット線ＢＬに接続され、他端がトランジスタ６０２の電流経路の一端に接続され、ゲートが、サブアレイ制御部ＳＣｉのトランジスタ５００、５０１の接続ノードに接続される。
【０２３８】
トランジスタ６０２は、電流経路の他端が接地され、ゲートに信号ＤＥＮｉが入力される。
【０２３９】
４．２  ＮＡＮＤ型フラッシュメモリの動作について  
次に、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の動作につき、サブアレイ制御部ＳＣ及びビット線接続部１６の動作に着目して、以下説明する。
【０２４０】
４．２．１  書き込み動作について  
まず、書き込み動作について説明する。
【０２４１】
４．２．１．１  書き込み動作の流れについて  
図３０は、書き込み動作時における処理の流れを示すフローチャートである。
【０２４２】
図示するように、まず制御回路１９は、コントローラまたはホスト機器から、書き込み命令、書き込みデータ、及びアドレスを受信する（ステップＳ５０）。そして、サブアレイＳＡｉが書き込み対象サブアレイとして選択される（ステップＳ５１）。この段階で選択されるサブアレイＳＡｉは、ステップＳ５０で受信したアドレスに相当するサブアレイＳＡｉ（サブアレイＳＡｉのいずれかのページ）である。
【０２４３】
選択サブアレイＳＡｉが左側サブアレイの場合、すなわちＳＡ０〜ＳＡ３のいずれか（ｉ＝０〜３のいずれか）であった場合（ステップＳ５２、ＹＥＳ）、制御回路１９はステップＳ５３において、信号ＸＥＮ０〜ＸＥＮ（ｉ−１）を“Ｌ”レベルとし、ＸＥＮｉ〜ＸＥＮ３を“Ｈ”レベルとする（但しｉ＝０の場合には、ＸＥＮ０〜ＸＥＮ３の全てを“Ｈ”レベルとする）。また非選択サブアレイに関するＸＥＮ４〜ＸＥＮ７を“Ｌ”レベルとする。更に制御回路１９は、信号ＤＥＮ０〜ＤＥＮ７を“Ｌ”レベルとする。
【０２４４】
これによりデータ制御部１４は、サブアレイＳＡ（ｉ＋１）〜ＳＡ３のビット線ＢＬを介して、サブアレイＳＡｉのセンスアンプ回路ＳＡＣに書き込みデータを転送する（ステップＳ５４）。
【０２４５】
他方で、選択サブアレイＳＡｉが右側サブアレイの場合、すなわちＳＡ４〜ＳＡ７のいずれか（ｉ＝４〜７のいずれか）であった場合（ステップＳ５２、ＮＯ）、制御回路１９はステップＳ５５において、信号ＸＥＮ４〜ＸＥＮ（ｉ−１）を“Ｌ”レベルとし、ＸＥＮｉ〜ＸＥＮ７を“Ｈ”レベルとする（但しｉ＝４の場合には、ＸＥＮ４〜ＸＥＮ７の全てを“Ｈ”レベルとする）。また非選択サブアレイに関するＸＥＮ０〜ＸＥＮ３を“Ｌ”レベルとする。更に制御回路１９は、信号ＤＥＮ０〜ＤＥＮ７を“Ｌ”レベルとする。
【０２４６】
これによりデータ制御部１４は、サブアレイＳＡ（ｉ＋１）〜ＳＡ７のビット線ＢＬを介して、サブアレイＳＡｉのセンスアンプ回路ＳＡＣに書き込みデータを転送する（ステップＳ５６）。
【０２４７】
ステップＳ５４、Ｓ５６の後、サブアレイＳＡｉのセンスアンプ回路ＳＡＣは、転送された書き込みデータをセンス・増幅し、これをラッチ回路５１０の格納する（ステップＳ５７）。引き続きセンスアンプ回路ＳＡＣは、ラッチ回路５１０に格納された書き込みデータを、対応するサブアレイＳＡｉのビット線ＢＬに転送する（ステップＳ５８）。すなわち、書き込みデータに対応する電圧を、各ビット線ＢＬに印加する。
【０２４８】
更に、第１実施形態において図１５で説明したように、ワード線ＷＬやセレクトゲート線ＳＧＤ、ＳＧＳ等の配線に所定の電圧が印加されることで、データがプログラムされる（ステップＳ５９）。
【０２４９】
ステップＳ５９の結果、必要な全ページにデータが書き込まれた場合は（ステップＳ６０、ＮＯ）、書き込み動作は終了する（図３０において、ベリファイ動作の図示は省略している）。
【０２５０】
更に別のページにデータを書き込む必要がある場合（ステップＳ６０、ＹＥＳ）、ｉ＝ｉ＋１とされて、次のサブアレイＳＡが選択される（ステップＳ６１）。すなわち、それまでに選択されていたサブアレイが、サブアレイＳＡ０〜ＳＡ２、ＳＡ４〜ＳＡ６のいずれかであった場合には、これらに隣接し且つこれらよりもデータ制御部１４に近いサブアレイＳＡ１〜ＳＡ３、ＳＡ５〜ＳＡ７がそれぞれ選択される。それまでに選択されていたサブアレイがサブアレイＳＡ３であった場合には、右側サブアレイで最もデータ制御部１４から遠いサブアレイＳＡ４が選択される。それまでに選択されていたサブアレイがサブアレイＳＡ７であった場合には、書き込みを終了するか、あるいは別のメモリセルアレイにおいて、最もデータ制御部１４から遠い空きサブアレイが選択される。そして、ステップＳ５１以降の動作が繰り返される。
【０２５１】
４．２．１．２  書き込み動作の具体例  
上記書き込み動作の具体例について、特にデータ制御部１４からサブアレイＳＡｉへのデータ転送動作及びサブアレイＳＡｉの選択順序に着目し、図３１〜図３４を用いて説明する。図３１〜図３４は、左側サブアレイ選択時の様子を示しており、図３１は各制御信号ＸＥＮ、ＤＥＮの論理レベル、並びにデータ制御部１４及びサブアレイＳＡ０〜ＳＡ３の動作を示すタイミングチャートである。また図３２〜図３４は、サブアレイＳＡ０〜ＳＡ３、サブアレイ制御部ＳＣ０〜ＳＣ３、ビット線接続部１６−１〜１６−３の回路図である。
【０２５２】
まず図３１に示すように、時刻ｔ０において、データ制御部１４にコントローラまたはホスト機器から書き込みデータが入力される（図中の”Data-In”がこれを表す）。
【０２５３】
次に制御回路１９は、時刻ｔ１において信号ＸＥＮ０〜ＸＥＮ３を“Ｈ”レベルとする。信号ＤＥＮ０〜ＤＥＮ３は“Ｌ”レベルである。この結果、図３２に示すように、サブアレイ制御部ＳＣ０〜ＳＣ３においてトランジスタ５００がオン状態となり、ビット線制御部１６−１〜１６−３においてトランジスタ６００がオン状態となる。これにより、データ制御部１４は、サブアレイＳＡ０のビット線ＢＬに電気的に接続される。そしてデータ制御部１４は、サブアレイＳＡ０のビット線ＢＬに書き込みデータを転送し、ビット線ＢＬを駆動する（図中の”DT to SA0”がこれを表す）。
【０２５４】
するとサブアレイ制御部ＳＣ０のセンスアンプ回路ＳＡＣは、ビット線ＢＬに転送されたデータをセンス・増幅し、これをラッチ回路５１０に格納する（図中の”SA ＆ LT“がこれを表す）。ラッチ回路５１０への格納が完了すると、信号ＸＥＮ０は“Ｈ”レベルから“Ｌ”レベルとされる。これにより、サブアレイＳＡ０のビット線ＢＬは、その他のサブアレイのビット線ＢＬ及びデータ制御部１４から電気的に分離される。信号ＸＥＮ１〜ＸＥＮ３は“Ｈ”レベルのままである。
【０２５５】
その後、図３１及び図３３に示すように、時刻ｔ２において、サブアレイＳＡ０では、サブアレイ制御部ＳＣ０に転送されたデータに応じてデータがプログラムされる（時刻ｔ２〜ｔ３）。
【０２５６】
また、サブアレイＳＡ０におけるプログラムと同時に、次に書き込むべきデータがデータ制御部１４に入力される。この時点において、サブアレイ制御部ＳＣ１〜ＳＣ３においてトランジスタ５００はオン状態であり、ビット線制御部１６−２〜１６−３においてトランジスタ６００がオン状態である。これにより、データ制御部１４はサブアレイＳＡ１のビット線ＢＬに電気的に接続される。そしてデータ制御部１４は、サブアレイＳＡ１のビット線ＢＬに書き込みデータを転送し、ビット線ＢＬを駆動する（図中の”DT to SA1”がこれを表す）。なお、サブアレイＳＡ０はサブアレイＳＡ１と電気的に分離されているので、サブアレイＳＡ１へのデータ転送動作は、プログラム実行中のサブアレイＳＡ０に悪影響を与えることは無い。
【０２５７】
そして時刻ｔ３においてサブアレイ制御部ＳＣ１のセンスアンプ回路ＳＡＣは、ビット線ＢＬに転送されたデータをセンス・増幅し、これをラッチ回路５１０に格納する。ラッチ回路５１０への格納が完了すると、信号ＸＥＮ１は“Ｈ”レベルから“Ｌ”レベルとされる。信号ＸＥＮ２〜ＸＥＮ３は“Ｈ”レベルのままである。
【０２５８】
その後、図３１及び図３４に示すように、時刻ｔ４において、サブアレイＳＡ１では、サブアレイ制御部ＳＣ１に転送されたデータに応じてデータがプログラムされる（時刻ｔ４〜ｔ６）。
【０２５９】
また、サブアレイＳＡ１におけるプログラムと同時に、次に書き込むべきデータがデータ制御部１４に入力される。この時点において、サブアレイ制御部ＳＣ２〜ＳＣ３においてトランジスタ５００はオン状態であり、ビット線制御部１６−３においてトランジスタ６００がオン状態である。これにより、データ制御部１４はサブアレイＳＡ２のビット線ＢＬに電気的に接続される。そしてデータ制御部１４は、サブアレイＳＡ２のビット線ＢＬに書き込みデータを転送し、ビット線ＢＬを駆動する（図中の”DT to SA2”がこれを表す）。なお、サブアレイＳＡ０〜ＳＡ１はサブアレイＳＡ２と電気的に分離されているので、サブアレイＳＡ２へのデータ転送動作は、プログラム実行中のサブアレイＳＡ１に悪影響を与えることは無い。
【０２６０】
そして時刻ｔ５においてサブアレイ制御部ＳＣ２のセンスアンプ回路ＳＡＣは、ビット線ＢＬに転送されたデータをセンス・増幅し、これをラッチ回路５１０に格納する。ラッチ回路５１０への格納が完了すると、信号ＸＥＮ２は“Ｈ”レベルから“Ｌ”レベルとされる。信号ＸＥＮ３は“Ｈ”レベルのままである。
【０２６１】
その後は同様にして、時刻ｔ６においてサブアレイＳＡ２ではプログラムが開始され（時刻ｔ６〜ｔ８）、また次の書き込みデータがサブアレイＳＡ３に転送される。その後も必要に応じて、サブアレイＳＡ４〜ＳＡ７にデータが書き込まれる。この場合には、図３１の時刻ｔ８において、信号ＸＥＮ４〜ＸＥＮ７を“Ｈ”レベルにしておけば良い。
【０２６２】
４．２．２  読み出し動作について  
次に、データの読み出し動作について説明する。
【０２６３】
４．２．２．１  読み出し動作の流れについて  
図３５は、読み出し動作時における処理の流れを示すフローチャートである。
【０２６４】
図示するように、まず制御回路１９は、コントローラまたはホスト機器から読み出し命令及びアドレスを受信する（ステップＳ７０）。そして、サブアレイＳＡｉが、読み出し対象サブアレイとして選択される（ステップＳ７１）。この段階で選択されるサブアレイＳＡｉは、受信したアドレスに相当するサブアレイＳＡｉ（サブアレイＳＡｉのいずれかのページ）である。
【０２６５】
引き続き、制御回路１９の命令に従って、サブアレイ制御部ＳＣｉがサブアレイＳＡｉからデータを読み出し、読み出しデータをセンス・増幅して、これをラッチ回路５１０に格納する（ステップＳ７２）。より具体的には、第１実施形態において図１１を用いて説明した通りである。すなわち、サブアレイ制御部ＳＣｉのセンスアンプ回路ＳＡＣは、サブアレイＳＡｉのビット線ＢＬをプリチャージする。そして、ワード線ＷＬやセレクトゲート線ＳＧＤ、ＳＧＳ等に所定の電圧が印加されることで、データがビット線ＢＬに読み出される。なお、この段階においては、信号ＸＥＮ、ＤＥＮは全て“Ｌ”レベルである。
【０２６６】
次に、データが読み出されたサブアレイＳＡｉがデータ制御部１４に隣接している場合、すなわち図２７及び図２８の例ではｉ＝３または７の場合（ステップＳ７３、ＹＥＳ）、制御回路１９は信号ＸＥＮ０〜ＸＥＮ７を“Ｌ”レベルとし、信号ＤＥＮｉを“Ｈ”レベルとし、信号ＤＥＮ０〜ＤＥＮ（ｉ−１）及びＤＥＮ（ｉ＋１）〜ＤＥＮ７を“Ｌ”レベルとする（ステップＳ７４）。
【０２６７】
これにより、サブアレイ制御部ＳＣｉは、読み出しデータをラッチ回路５１０からデータ制御部１４に転送する（ステップＳ７５）。
【０２６８】
サブアレイＳＡｉがデータ制御部１４に隣接しておらず（ステップＳ７３、ＮＯ）、且つ選択サブアレイＳＡｉが左側サブアレイの場合（ステップＳ７６、ＹＥＳ）、すなわちＳＡ０〜ＳＡ２のいずれか（ｉ＝０〜２のいずれか）であった場合、制御回路１９はステップＳ７７において、信号ＸＥＮ０〜ＸＥＮ（ｉ−１）を“Ｌ”レベルとし、ＸＥＮｉ〜ＸＥＮ３を“Ｈ”レベルとする。また非選択サブアレイに関するＸＥＮ４〜ＸＥＮ７を“Ｌ”レベルとする。更に制御回路１９は、信号ＤＥＮｉを“Ｈ”レベルとし、その他のＤＥＮ０〜ＤＥＮ（ｉ−１）及びＤＥＮ（ｉ＋１）〜ＤＥＮ７を“Ｌ”レベルとする。
【０２６９】
信号ＤＥＮｉが“Ｈ”レベルとされることで、ビット線接続部１６−（ｉ＋１）は、サブアレイ制御部ＳＣｉで読み出したデータを増幅する（ステップＳ７８）。すなわちビット線接続部１６−（ｉ＋１）ではトランジスタ６０２がオン状態とされる。従って、読み出しデータとしてラッチ回路５１０に“Ｈ”レベルが保持されていれば、トランジスタ６０１がオン状態となり、サブアレイＳＡ（ｉ＋１）〜ＳＡ３のビット線ＢＬ並びにこれらのトランジスタ６０１及び６０２の電流経路を介して、データ制御部１４から接地電位ノードに電流が流れる。他方、“Ｌ”レベルが保持されていれば、電流は流れない。
【０２７０】
このトランジスタ６０１、６０２によって増幅された読み出しデータが、サブアレイＳＡ（ｉ＋１）〜ＳＡ３のビット線ＢＬを介して、データ制御部１４に転送される（ステップＳ７９）。
【０２７１】
また、サブアレイＳＡｉがデータ制御部１４に隣接しておらず（ステップＳ７３、ＮＯ）、且つ選択サブアレイＳＡｉが右側サブアレイの場合（ステップＳ７６、ＮＯ）、すなわちＳＡ５〜ＳＡ７（ｉ＝５〜７のいずれか）のいずれかであった場合、制御回路１９はステップＳ８０において、信号ＸＥＮ４〜ＸＥＮｉを“Ｌ”レベルとし、ＸＥＮ（ｉ＋１）〜ＸＥＮ７を“Ｈ”レベルとする。また非選択サブアレイに関するＸＥＮ０〜ＸＥＮ３を“Ｌ”レベルとする。更に制御回路１９は、信号ＤＥＮｉを“Ｈ”レベルとし、その他のＤＥＮ０〜ＤＥＮ（ｉ−１）及びＤＥＮ（ｉ＋１）〜ＤＥＮ７を“Ｌ”レベルとする。
【０２７２】
信号ＤＥＮｉが“Ｈ”レベルとされることで、ビット線接続部１６−（ｉ＋１）は、サブアレイ制御部ＳＣｉで読み出したデータを増幅する（ステップＳ８１）。すなわちビット線接続部１６−（ｉ＋１）ではトランジスタ６０２がオン状態とされる。従って、読み出しデータとしてラッチ回路５１０に“Ｈ”レベルが保持されていれば、トランジスタ６０１がオン状態となり、サブアレイＳＡ（ｉ＋１）〜ＳＡ７のビット線ＢＬ並びにこれらのトランジスタ６０１及び６０２の電流経路を介して、データ制御部１４から接地電位ノードに電流が流れる。他方、“Ｌ”レベルが保持されていれば、電流は流れない。
【０２７３】
このトランジスタ６０１、６０２によって増幅された読み出しデータが、サブアレイＳＡ（ｉ＋１）〜ＳＡ７のビット線ＢＬを介して、データ制御部１４に転送される（ステップＳ８２）。
【０２７４】
ステップＳ７５、Ｓ７９、及びＳ８２の後、データ制御部１４は、入出力回路１５を介して、読み出しデータをコントローラまたはホスト機器に出力する（ステップＳ８３）。
【０２７５】
以上のステップの結果、必要な全ページからデータが読み出された場合は（ステップＳ８４、ＮＯ）、読み出し動作は終了する。
【０２７６】
更に別のページからデータを読み出す必要がある場合（ステップＳ８４、ＹＥＳ）、ｉ＝ｉ−１とされて、次のサブアレイＳＡが選択される（ステップＳ８５）。すなわち、それまでに選択されていたサブアレイが、サブアレイＳＡ１〜ＳＡ３、ＳＡ５〜ＳＡ７のいずれかであった場合には、これらに隣接し且つこれらよりもデータ制御部１４に遠いサブアレイＳＡ０〜ＳＡ２、ＳＡ４〜ＳＡ６がそれぞれ選択される。それまでに選択されていたサブアレイがサブアレイＳＡ０であった場合には、右側サブアレイで最もデータ制御部１４に近いサブアレイＳＡ７が選択される。それまでに選択されていたサブアレイがサブアレイＳＡ４であった場合には、読み出しを終了するか、あるいは別のメモリセルアレイにおいて、最もデータ制御部１４に近い空きサブアレイが選択される。そして、ステップＳ７１以降の動作が繰り返される。
【０２７７】
４．２．２．２  読み出し動作の具体例  
上記読み出し動作の具体例について、特にサブアレイＳＡｉからデータ制御部１４へのデータ転送動作及びサブアレイＳＡｉの選択順序に着目し、図３６〜図３９を用いて説明する。図３６〜図３９は左側サブアレイ選択時の様子を示しており、図３６は各制御信号ＸＥＮ、ＤＥＮの論理レベル、並びにデータ制御部１４及びサブアレイＳＡ０〜ＳＡ３の動作を示すタイミングチャートである。また図３７〜図３９は、サブアレイＳＡ０〜ＳＡ３、サブアレイ制御部ＳＣ０〜ＳＣ３、ビット線接続部１６−１〜１６−３の回路図である。
【０２７８】
まず図３６及び図３７に示すように、時刻ｔ０において、データ制御部１４に最も近いサブアレイＳＡ３からデータが読み出される。そしてサブアレイ制御部ＳＣ３において、データがセンス・増幅され、読み出しデータがラッチ回路５１０に格納される（図中の”SA＆LT”がこれを表す）。
【０２７９】
次に時刻ｔ１において、制御回路１９が信号ＤＥＮ３を“Ｈ”レベルとする。この結果、図３７に示すように、サブアレイ制御部ＳＣ３においてトランジスタ５０１がオン状態とされる。これにより、ラッチ回路５１０内のデータがデータ制御部１４に転送される。
【０２８０】
次に時刻ｔ２において、制御回路１９が信号ＤＥＮ３を“Ｌ”レベルとする。引き続き図３８に示すように、サブアレイＳＡ３よりもデータ制御部１４に遠いサブアレイＳＣ２からデータが読み出される。この読み出しデータは、サブアレイＳＣ２のラッチ回路５１０に格納される。
【０２８１】
次に時刻ｔ３において、制御回路１９が信号ＤＥＮ２及びＸＥＮ３を“Ｈ”レベルとする。この結果、図３８に示すように、サブアレイ制御部ＳＣ２においてトランジスタ５０１がオン状態とされる。またビット線制御部１６−３においてトランジスタ６０２がオン状態とされる。すると、読み出しデータに応じてトランジスタ６０１がオン状態となり、ビット線制御部１６のトランジスタ６０１、６０２、及びサブアレイＳＡ３のビット線ＢＬ、及びサブアレイ制御部ＳＣ３のトランジスタ５００を介して、読み出しデータがデータ制御部１４に転送される。
【０２８２】
次に時刻ｔ４において、制御回路１９が信号ＤＥＮ２を“Ｌ”レベルとする。信号ＸＥＮ３は“Ｈ”レベルを維持する。引き続き図３９に示すように、サブアレイ制御部ＳＣ２よりもデータ制御部１４に遠いサブアレイＳＣ１からデータが読み出される。この読み出しデータは、サブアレイＳＣ１のラッチ回路５１０に格納される。
【０２８３】
次に時刻ｔ５において、制御回路１９が信号ＤＥＮ１及びＸＥＮ２を“Ｈ”レベルとする。この結果、図３９に示すように、サブアレイ制御部ＳＣ１においてトランジスタ５０１がオン状態とされる。またビット線制御部１６−２においてトランジスタ６０２がオン状態とされる。サブアレイ制御部ＳＣ２ではトランジスタ５００がオン状態とされ、またビット線制御部１６−３ではトランジスタ６０２がオフ状態とされトランジスタ６００がオン状態とされる。
【０２８４】
すると、読み出しデータに応じてビット線制御部１６−２のトランジスタ６０１がオン状態となり、ビット線制御部１６のトランジスタ６０１、６０２、サブアレイＳＡ２のビット線ＢＬ、サブアレイ制御部ＳＣ２のトランジスタ５００、ビット線制御部１６−３のトランジスタ６００、サブアレイＳＡ３のビット線ＢＬ、及びサブアレイ制御部ＳＣ３のトランジスタ５００を介して、読み出しデータがデータ制御部１４に転送される。
【０２８５】
その後は同様にして、サブアレイＳＡ０からデータが読み出される。このデータはビット線制御部１６−１で増幅され、サブアレイＳＡ１〜ＳＡ３のビット線ＢＬを介してデータ制御部１４に転送される。
【０２８６】
４．３  本実施形態に係る効果  
本実施形態に係る構成であると、ＮＡＮＤ型フラッシュメモリの動作速度を向上し、また消費電力を低減出来る。以下、本効果につき説明する。
【０２８７】
微細化及び大容量化を継続していくための技術として、第１実施形態で詳細に説明したような三次元積層型メモリが検討されている。そして、単純にメモリセルアレイを多層に積み上げるのではなく、多層を一括して加工することが出来れば、ビットコストを低減出来る。
【０２８８】
また三次元積層型メモリの特徴として、メモリセルアレイを半導体基板の回路上に形成することが可能な点が挙げられる。メモリセルアレイ下部に周辺回路を配置することで、セル占有率（チップ面積に占めるメモリセルアレイの割合）を上げることが出来、このことはビットコストを低減するために必須の技術と言える。
【０２８９】
セル占有率の観点からは、メモリセルアレイの数は１つであることが望ましい。しかし、微細化によりメモリセルからの信号も微小になってきており、ＭＬＣ（multi-level cell）の場合には更に小さくなる。大きなメモリセルアレイでは、１本のビット線に繋がるメモリセルの数が多く、ビット線の容量は大きく、また抵抗も高くなる。そのため、ビット線上の微小信号を増幅する読み出し動作に要する時間は長くなる。一方で、メモリが大容量化され、アプリケーションの処理するデータ量も増大しているため、読み出し動作の低下は許容できない。そして読み出しを高速化するためには、メモリセルアレイを複数のサブアレイに分割し、それぞれのサブアレイにセンスアンプやデータ転送部を設ける必要があるが、その分だけセル占有率は低下する。
【０２９０】
また前述の通り、三次元積層型メモリの場合、メモリセルアレイ下部にセンスアンプ等の周辺回路を配置することで、セル占有率の低下を最小限に抑えることが出来る。しかし、コスト及びプロセス的な制限から、アレイ下部は、低抵抗のグローバル配線を使用することが困難であり、データを高速にアレイ外部に転送するのが難しい環境である。三次元積層型メモリでは、同一面積により多くのビットを集積するため、一般的にメモリセルからの信号は小さい。そのため、メモリセルアレイの分割数はより多くする必要がある。その結果、高速動作のためにメモリセルアレイ外部にサブアレイ毎のデータ転送回路を配置すると、それによる面積増加が、メモリセルアレイの積層化によるコスト低減分を容易に相殺してしまう。
【０２９１】
この点、本実施形態に係る構成であると、メモリセルアレイを複数のサブアレイに分割することで、読み出し動作を高速化しつつ、メモリセルアレイ外部に配置するデータ転送回路による面積増加を抑制出来る。
【０２９２】
すなわち、例えば図２７及び図２８に示すように、メモリセルアレイは例えば８個のサブアレイに分割される。従って、データを読み出す際には、読み出し対象となるサブアレイＳＡのビット線ＢＬのみをプリチャージ及びディスチャージすれば良く、その他のサブアレイＳＡのプリチャージ及びディスチャージは不要である。従って、読み出し動作を高速化出来、また消費電力も低減出来る。
【０２９３】
また、サブアレイＳＡ下部にセンスアンプ及びビット線接続部１６を配置することで、メモリセルアレイを分割したことによる面積増加も抑制出来る。更に、メモリセルアレイとコントローラまたはホスト機器との間でデータを転送するデータ制御部１４は、図２８に示すようにビット線方向に配列されたサブアレイ群の中央に配置され、このデータ制御部１４は全サブアレイＳＡで共有される。
【０２９４】
そして、データ制御部１４に隣接しないサブアレイＳＡにアクセスする際には、ビット線制御部１６及びサブアレイ制御部ＳＣにより、アクセス対象となったサブアレイＳＡとデータ制御部１４との間に位置するサブアレイＳＡのビット線ＢＬを電気的に接続する。そして、接続されたこれらのビット線ＢＬを介して、アクセス対象となったサブアレイＳＡとデータ制御部１４との間でデータを転送する。
【０２９５】
これにより、図２８のような配置が可能となり、データ制御部１４による占有面積を最小限に抑えることが出来る。
【０２９６】
更に本実施形態によれば、データ制御部１４に隣接しないサブアレイＳＡから読み出されたデータは、隣接するビット線制御部１６により増幅されて、これがデータ制御部１４に転送される。より具体的には、例えば図３８の場合において、サブアレイＳＡ２から読み出されたデータに応じて、ビット線制御部１６−３のトランジスタ６０１がオン状態となり、データ制御部１４からサブアレイＳＡ３のビット線ＢＬを介して接地電位に電流が流れる。この際、ビット線ＢＬを駆動するトランジスタ６０１は、メモリセルと異なり、半導体基板上に形成された通常のＭＯＳトランジスタ（これは、メモリセルよりもサイズ（例えばゲート幅）が大きく、電流駆動力もメモリセルよりも大きい）である。従って、このビット線ＢＬを駆動する電流は、メモリセルに流れるセル電流よりも桁違いに大きく、動作信頼性の向上に寄与する。
【０２９７】
また、本実施形態に係る方法であると、図３１に示すように、複数のサブアレイＳＡにおけるプログラム動作をオーバーラップさせない。つまり、あるサブアレイに対するプログラムは、他のサブアレイに対するプログラムが終了してからである。このことは読み出し時も同様であり、図３６に示すように、複数のサブアレイＳＡからの読み出し動作をオーバーラップさせない。つまり、あるサブアレイからの読み出しは、他のサブアレイからの読み出しが終了してからである。
【０２９８】
複数のサブアレイを同時に動作させないことにより、ＮＡＮＤ型フラッシュメモリ１内に含まれる各種の内部電源回路に求められるピーク性能を低減出来る。そのため、ＮＡＮＤ型フラッシュメモリ１の回路面積及び消費電流ピークを削減出来る。
【０２９９】
もちろん、回路面積や消費電力の点で特に問題無い場合には、複数のサブアレイを同時に動作させても良い。図３１において２つ以上のサブアレイに対するプログラム動作を同時に実行しても良いし、図３６において２つ以上のサブアレイからデータを同時に読み出しても良い。これによれば、書き込み動作及び読み出し動作を更に高速化することが出来る。
【０３００】
更に本実施形態によれば、読み出し時におけるビット線電圧の振幅が十分に大きければ（例えば０Ｖ〜ＶＤＤ）、各センスアンプ回路ＳＡＣでセンスされたデータを、ラッチ回路５１０からそのままデータ制御部１４に転送出来る。つまり、データ制御部１４内のラッチ回路は、特に信号増幅等を行うこと無く信号をそのまま受信出来る。従って、回路動作をより簡易にすることが出来る。また、消費電力抑制の目的でビット線電圧が小振幅化されている場合や電流センスにより読み出しを行う場合には、データ制御部１４内に信号増幅回路（センスアンプ部７１のような回路）を設けて、ラッチ回路５１０から転送される信号を増幅させた後に、データ制御部１４内のラッチ回路に格納することが望ましい。
【０３０１】
５．第５実施形態  
次に、第５実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４実施形態において、各ラッチ回路５１０から転送されるデータを、データ制御部１４に隣接するサブアレイ制御部ＳＣによりセンス・増幅するものである。以下では、第４実施形態と異なる点についてのみ説明する。
【０３０２】
５．１  読み出し動作について  
本実施形態に係るデータの読み出し動作について、図４０を用いて説明する。図４０は、本実施形態に係るデータ読み出し方法を示すフローチャートである。
【０３０３】
図示するように本方法は、第４実施形態で説明した図３５において、データ制御部に隣接しない左側サブアレイＳＡｉが選択された際には、信号ＤＥＮ３＝“Ｈ”、ＸＥＮ３＝“Ｌ”としたものである（ステップＳ９０）。これにより、ビット線制御部１６−（ｉ＋１）で増幅されたデータ（電流）は、サブアレイＳＡ（ｉ＋１）〜ＳＡ３のビット線ＢＬを介して、サブアレイ制御部ＳＣ３に転送される（ステップＳ９１）。そしてサブアレイＳＣ３のセンスアンプ回路ＳＡＣがこの電流をセンス・増幅して、その結果をデータ制御部１４に転送する（ステップＳ９２）。
【０３０４】
より詳細には、まずＤＥＮｉ及びＸＥＮ（ｉ＋１）〜ＸＥＮ２が“Ｈ”レベルとされる（ｉ＝２の場合はＤＥＮ２のみが“Ｈ”レベルとされる）。これにより、サブアレイＳＡｉから読み出されたデータがサブアレイＳＡ（ｉ＋１）〜ＳＡ２を介してサブアレイＳＡ３まで転送され、更にサブアレイ制御部ＳＣ３によってセンスされ、その結果がラッチ回路５１０に格納される。
【０３０５】
次に信号ＤＥＮｉが“Ｌ”レベルとされ、また信号ＤＥＮ３が“Ｈ”レベルとされる。これにより、サブアレイ制御部ＳＣ３のラッチ回路５１０内のデータがデータ制御部１４に転送される。
【０３０６】
他方で、データ制御部に隣接しない右側サブアレイＳＡｉが選択された際には、信号ＤＥＮ７＝“Ｈ”、ＸＥＮ７＝“Ｌ”とされる（ステップＳ９３）。これにより、ビット線制御部１６−（ｉ＋１）で増幅されたデータ（電流）は、サブアレイＳＡ（ｉ＋１）〜ＳＡ４のビット線ＢＬを介して、サブアレイ制御部ＳＣ７に転送される（ステップＳ９４）。そしてサブアレイＳＣ７のセンスアンプ回路ＳＡＣがこの電流をセンス・増幅して、その結果をデータ制御部１４に転送する（ステップＳ９５）。
【０３０７】
より詳細には、まずＤＥＮｉ及びＸＥＮ（ｉ＋１）〜ＸＥＮ６が“Ｈ”レベルとされる（ｉ＝６の場合はＤＥＮ６のみが“Ｈ”レベルとされる）。これにより、サブアレイＳＡｉから読み出されたデータがサブアレイＳＡ（ｉ＋１）〜ＳＡ６を介してサブアレイＳＡ７まで転送され、更にサブアレイ制御部ＳＣ７によってセンスされ、その結果がラッチ回路５１０に格納される。
【０３０８】
次に信号ＤＥＮｉが“Ｌ”レベルとされ、また信号ＤＥＮ７が“Ｈ”レベルとされる。これにより、サブアレイ制御部ＳＣ７のラッチ回路５１０内のデータがデータ制御部１４に転送される。
【０３０９】
５．２  読み出し動作の具体例について  
次に、本実施形態に係る読み出し動作の具体例を、図４１〜図４３を参照して説明する。図４１〜図４３は左側サブアレイ選択時の様子を示しており、図４１は各制御信号ＸＥＮ、ＤＥＮの論理レベル、並びにデータ制御部１４及びサブアレイＳＡ０〜ＳＡ３の動作を示すタイミングチャートである。また図４２及び図４３は、サブアレイＳＡ０〜ＳＡ３、サブアレイ制御部ＳＣ０〜ＳＣ３、ビット線接続部１６−１〜１６−３の回路図である。
【０３１０】
図４１に示すように、本実施形態が第４実施形態で説明した図３６と異なる点は、データ制御部１４に最も近いサブアレイ制御部ＳＣ３の信号ＸＥＮ３が常に“Ｌ”レベルであること、また各サブアレイＳＡからデータ制御部１４へデータを転送する際には、常に信号ＤＥＮ３が“Ｈ”レベルとされること、である。
【０３１１】
データの読み出しは、第４実施形態で説明したとおり、データ制御部４に最も近いサブアレイ３から開始される。この際の動作は第４実施形態で説明した図３７の通りである。
【０３１２】
次に時刻ｔ２において、サブアレイＳＡ２からデータが読み出される。この様子を図４２に示す。サブアレイＳＡ２から読み出されたデータをデータ制御部１４に転送する際、信号ＸＥＮ３は“Ｌ”レベルとされている。そのため、サブアレイＳＡ３のビット線ＢＬの電流は、直接にはデータ制御部１４には流れない。その代わり、サブアレイ制御部ＳＣ３のセンスアンプ回路ＳＡＣが、ビット線ＢＬに流れる電流をセンス・増幅し、その結果をラッチ回路５１０に転送する。そして、信号ＤＥＮ３が“Ｈ”レベルとされることにより、ラッチ回路５１０内のデータがデータ制御部１４に転送される。
【０３１３】
すなわち、まず時刻ｔ３〜ｔ３−２の期間において、サブアレイＳＡ２から読み出されたデータは、ＤＥＮ２＝“Ｈ”とされることにより増幅されて、サブアレイＳＡ３に転送される。そして、転送されたデータを、サブアレイ制御部ＳＣ３のセンスアンプ回路ＳＡＣが読み出し、対応するラッチ回路５１０に格納する。その後、時刻ｔ３−２でＤＥＮ２が“Ｌ”レベルとされ、ＤＥＮ３が“Ｈ”レベルとされることで、このラッチ回路５１０に格納されたデータがデータ制御部１４に転送される。
【０３１４】
その他のサブアレイＳＡからデータを読み出す際も同様である。図４３は、サブアレイＳＡ１からデータが読み出される様子を示している。この場合も、信号ＸＥＮ３は“Ｌ”レベルとされ、ＤＥＮ３は“Ｈ”レベルとされる。従って、ビット線接続部１６−２のトランジスタ６０１によって駆動された電流が、サブアレイ制御部ＳＣ３のセンスアンプ回路ＳＡＣでセンス・増幅される。そしてその結果がラッチ回路５１０に格納され、その後データ制御部１４に転送される。
【０３１５】
すなわち、まず時刻ｔ５〜ｔ５−２の期間において、サブアレイＳＡ２から読み出されたデータは、ＤＥＮ１＝“Ｈ”とされることにより増幅されて、更ＸＥＮ＝“Ｈ”とされることによりサブアレイＳＡ３に転送される。そして、転送されたデータを、サブアレイ制御部ＳＣ３のセンスアンプ回路ＳＡＣが読み出し、対応するラッチ回路５１０に格納する。その後、時刻ｔ５−２でＤＥＮ１が“Ｌ”レベルとされ、ＤＥＮ３が“Ｈ”レベルとされることで、このラッチ回路５１０に格納されたデータがデータ制御部１４に転送される。
【０３１６】
５．３  本実施形態に係る効果  
上記のように、第４実施形態で説明した読み出し方法は本実施形態のように変形しても良い。
【０３１７】
第４実施形態で説明した通り、トランジスタ６０１によって駆動される電流は、セル電流よりもはるかに大きい。従って、この電流をサブアレイ制御部ＳＣ３のセンスアンプ回路ＳＡＣでセンス・増幅するのに必要な時間は、非常に短くて良い。
【０３１８】
すなわち本実施形態では、データの読み出し対象サブアレイがデータ制御部１４に隣接しない場合、読み出し動作は２段階で行われる。最初のステップは、読み出し対象サブアレイＳＡｉから読み出したデータを、このサブアレイに対応するサブアレイ制御部ＳＣｉのセンスアンプ回路ＳＡＣでセンス・増幅し、ラッチ回路５１０に格納する。次のステップは、最初のステップでラッチ回路５１０に格納されたデータに応じてトランジスタ６０１で駆動される電流を、サブアレイ制御部ＳＣ（ｉ＋ｋ）によってセンス・増幅する。ｋは自然数であり、（ｉ＋ｋ）は例えばデータ制御部１４に隣接するサブアレイ番号であり、本例の場合はｉ＋ｋ＝３または７である。このセンス動作は非常に高速に実行可能である。そして、このセンス結果がデータ制御部１４に転送される。
【０３１９】
また本実施形態によれば、ビット線電圧が小振幅化されている場合や電流センスにより読み出しを行う場合であっても、第４実施形態で説明したようにデータ制御部１４内に信号増幅回路を設ける必要が無い。よって回路構成を簡略化出来る。
【０３２０】
６．第６実施形態  
次に、第６実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第４実施形態において、左右のサブアレイＳＡに同時にアクセスする方法に関するものである。以下では、第４実施形態と異なる点についてのみ説明する。
【０３２１】
６．１  読み出し動作について  
本実施形態に係るデータ読み出し方法を、図４４を用いて説明する。図４４は、信号ＸＥＮ０〜ＸＥＮ７及びＤＥＮ０〜ＤＥＮ７の論理レベル、並びにデータ制御部及びサブアレイＳＡ０〜ＳＡ７の動作内容を示すタイミングチャートである。
【０３２２】
図示するように、時刻ｔ０〜ｔ８までの左側サブアレイＳＡ０〜ＳＡ３の動作は、第４実施形態で説明した図４１の通りである。本例では、これらのサブアレイＳＡ０〜ＳＡ３からのデータの読み出しと同時に、右側サブアレイＳＡ４〜ＳＡ７からもデータが読み出される。
【０３２３】
すなわち、時刻ｔ０〜ｔ１では、サブアレイＳＡ３からの読み出しと同時にサブアレイＳＡ７からもデータが読み出され、これが対応するラッチ回路５１０に格納される。また時刻ｔ２〜ｔ３では、サブアレイＳＡ２からの読み出しと同時にサブアレイＳＡ６からもデータが読み出され、これが対応するラッチ回路５１０に格納される。時刻ｔ４〜ｔ５では、サブアレイＳＡ１からの読み出しと同時にサブアレイＳＡ５からもデータが読み出され、これが対応するラッチ回路５１０に格納される。時刻ｔ６〜ｔ７では、サブアレイＳＡ０からの読み出しと同時にサブアレイＳＡ４からもデータが読み出され、これが対応するラッチ回路５１０に格納される。
【０３２４】
そして、時刻ｔ８〜ｔ９でサブアレイＳＡ０のデータがデータ制御部１４から出力されると、時刻ｔ９〜ｔ１０で、サブアレイＳＡ７に対応するラッチ回路５１０からデータ制御部１４へデータが転送され、その後このデータがコントローラまたはホスト機器へ出力される。その後、サブアレイＳＡ６〜ＳＡ４のデータが、対応するラッチ回路５１０からデータ制御部１４へ順次転送される。
【０３２５】
６．２  本実施形態に係る効果  
上記第４実施形態に係る構成であると、左側サブアレイＳＡに対するアクセスは、右側サブアレイＳＡに対して特段の影響を与えず、逆もまた同様である。従って、本実施形態のように、左側サブアレイＳＡからの読み出しと同時に右側サブアレイＳＡからもデータを読み出してこれをラッチ回路に格納しておくことで、左側サブアレイＳＡのデータをデータ制御部１４に転送した後、速やかに右側サブアレイＳＡのデータをデータ制御部１４に転送できる。
【０３２６】
なお、上記実施形態では左側サブアレイのデータをデータ制御部１４に出力してから右側サブアレイのデータをデータ制御部１４に出力する場合を例に説明したが、この順序は逆であっても良い。
【０３２７】
更に本実施形態は、第５実施形態に係る読み出し方法にも適用可能である。
【０３２８】
また、第４実施形態で説明したように、複数のサブアレイからデータを同時に読み出すと消費電力が増大する。従って、左側サブアレイと右側サブアレイとで、読み出しタイミングをずらしても良い。例えば図４４において、サブアレイＳＡ７からの読み出し動作を時刻ｔ０〜ｔ１ではなく時刻ｔ１〜ｔ２で実行し、サブアレイＳＡ６からの読み出し動作を時刻ｔ２〜ｔ３ではなく時刻ｔ３〜ｔ４で実行する。これによれば、消費電力の増大を抑制出来る。
【０３２９】
７．変形例等  
以上のように、本実施形態に係る半導体記憶装置１は、第１サブアレイ(Sub-array10L in FIG15)と、第２サブアレイ(Sub-array10R in FIG15)と、第１ビット線(BLe_L in FIG15)と、第２ビット線(BLe_R in FIG15)と、ビット線接続部(16 in FIG15)と、第１センスアンプ(71L and 70L in FIG15)と、第１ソース線(SL_L in FIG15)と、第２ソース線(SL_R in FIG15)と、ソース線ドライバ(17 in FIG1)とを具備する。  
第１サブアレイ(Sub-array10L in FIG15)は、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数の第１メモリセルを備える。第２サブアレイ(Sub-array10R in FIG15)は、半導体基板上に積層され、電荷蓄積層と制御ゲートとを含む複数の第２メモリセルを備える。  
第１ビット線(BLe_L in FIG15)は、第１メモリセルの第１グループに接続される。第２ビット線(BLe_R in FIG15)は、第２メモリセルの第１グループに接続される。ビット線接続部(16 in FIG15)は、第１ビット線と第２ビット線とを接続／非接続とする。  
第１センスアンプ(71L and 70L in FIG15)は、第１ビット線と第２ビット線からデータを読み出し、第１ビット線と第２ビット線へ書き込みデータを転送する。  
第１ソース線(SL_L in FIG15)は、第１メモリセルに接続される。第２ソース線(SL_R in FIG15)は、第２メモリセルに接続される。ソース線ドライバ(17 in FIG1)は、第１ソース線及び第２ソース線に電圧を印加可能である。  
第１メモリセルへの読み出し及び書き込みアクセス時には、ビット線接続部により第１ビット線(BLe_L)と第２ビット線(BLe_R)とが非接続とされた状態で、第１センスアンプ(71L, 70L)が第１ビット線(BLe_L)に接続される(FIG15)。  
第２メモリセルへの読み出し及び書き込みアクセス時には、ビット線接続部は、第１ビット線(BLe_L)と第２ビット線(BLe_R)とを接続することにより、第１ビット線(BLe_L)を介して第１センスアンプ(71L, 70L)を第２ビット線(BLe_R)に接続する(FIG16)。  
第１メモリセル及び第２メモリセルへの消去アクセス時には、ソース線ドライバは、第１ソース線及び第２ソース線のうち、消去対象メモリセルに対応する一方に消去電圧(VERA in FIG21)を印加し、消去非対象メモリセルに対応する他方には印加しない(FIG21-23)。
【０３３０】
更に、実施形態に係る半導体記憶装置１は、第１サブアレイ(SA3 in FIG41)と、第２サブアレイ(SA2 in FIG41)と、第１ビット線(BL of SA3 in FIG41)と、第２ビット線(BL of SA2 in FIG41)と、第１センスアンプ(SC3 in FIG41)と、第２センスアンプ(SC2 in FIG41)と、第１ビット線接続部(Tr500, 600 in SC2 and 16-3 in FIG41)と、第１信号伝達部(Tr501,601,602 in SC2 and 16-3 in FIG41)と、データ制御部(14 in FIG41)とを具備する。  
第１サブアレイ(SA3 in FIG41)は、半導体基板上に積層された複数の第１メモリセルを備える。第２サブアレイ(SA2 in FIG41)は、半導体基板上に積層された複数の第２メモリセルを備える。  
第１ビット線(BL of SA3 in FIG41)は、第１メモリセルに接続される。第２ビット線(BL of SA2 in FIG41)は、第２メモリセルに接続される。  
第１センスアンプ(SC3 in FIG41)は、第１サブアレイに対応付けて設けられる。第２センスアンプ(SC2 in FIG41)は、第２サブアレイに対応付けて設けられる。  
第１ビット線接続部(Tr500, 600 in SC2 and 16-3 in FIG41)は、第１ビット線と第２ビット線とを接続／非接続とする。第１信号伝達部(Tr501,601,602 in SC2 and 16-3 in FIG41)は、第１ビット線と前記第２ビット線との間で信号を伝達する。  
データ制御部(14 in FIG41)は、第１サブアレイ及び第２サブアレイと、外部との間でのデータの入出力を制御する。  
第２サブアレイ(SA2 in FIG41)からデータを読み出す際、第２センスアンプ(SC2 in FIG41)は第２ビット線(BL of SA2 in FIG41)の信号をセンスする。そして第１ビット線接続部(Tr500, 600 in SC2 and 16-3 in FIG41)は、第２センスアンプにおけるセンス結果に応じて第１ビット線(BL of SA3 in FIG41)に信号を伝達することにより、読み出しデータを前記データ制御部に転送する(FIG41)。
【０３３１】
本構成によれば、半導体記憶装置の動作速度を向上出来る。
【０３３２】
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
【０３３３】
７．１  第１の変形例  
例えば第１乃至第３実施形態で説明において、サブアレイの数を３個以上にしても良い。図４５はそのような場合のメモリセルアレイ、ビット線接続部１６、及びセンスアンプ回路ＳＡＣを示している。
【０３３４】
図示するようにメモリセルアレイ１０は、左側サブアレイ１０Ｌ及び右側サブアレイ１０Ｒに加えて、これらに挟まれた中央部サブアレイ１０Ｍを備えている。また、ビット線接続部１６は、サブアレイ１０Ｌと１０Ｍとの間、及びサブアレイ１０Ｍと１０Ｒとの間に設けられている。
【０３３５】
本構成において、中央部サブアレイ１０Ｍが読み出し対象とされた場合、偶数中央ビット線ＢＬｅ＿Ｍは、トランジスタ２００Ｍを介してＢＬｅ＿Ｌに接続され、そしてセンスアンプ部７１Ｌによってプリチャージ及びセンスされる。この際、右側ビット線ＢＬｅ＿ＲはＢＬｅ＿Ｍと分離される。また奇数中央ビット線ＢＬｏ＿Ｍは、トランジスタ２００Ｍを介してＢＬｏ＿Ｒに接続され、そしてセンスアンプ部７１Ｒによってプリチャージ及びセンスされる。この際、左側ビット線ＢＬｏ＿ＬはＢＬｏ＿Ｍと分離される。プログラム時も同様である。
【０３３６】
また中央部サブアレイ１０Ｍが消去対象とされた場合、偶数中央ビット線ＢＬｅ＿Ｍは、トランジスタ２００Ｍ及び２００ＲによってＢＬｅ＿Ｌ及びＢＬｅ＿Ｒから分離され、そしてトランジスタ２１０Ｍによって消去電圧ＶＥＲＡが与えられる。奇数中央ビット線ＢＬｏ＿Ｍも同様である。
【０３３７】
７．２  第２の変形例  
また、第１乃至第３実施形態では、例えば図３、図４、及び図７で説明したように、センスアンプ回路ＳＡＣは、ビット線に沿った方向Ｄ１において、ビット線接続部１６を挟んだ両側に配置されている。すなわち、図７に示すように、左側ビット線ＢＬ＿Ｌに接続されるセンスアンプ回路ＳＡＣはビット線接続部１６の左側に配置され、右側ビット線ＢＬ＿Ｒに接続されるセンスアンプ回路ＳＡＣはビット線接続部１６の右側に配置される。しかし、センスアンプ回路ＳＡＣを、ビット線接続部１６の片側にのみ配置しても良い。このような例を図４６に示す。
【０３３８】
図示するように図４６の例では、全てのセンスアンプ回路ＳＡＣはビット線接続部１６の右側に配置されている。すなわち、偶数ビット線ＢＬ＿ｅに接続されるセンスアンプ回路ＳＡＣは、奇数ビット線ＢＬ＿ｏに接続されるセンスアンプ回路ＳＡＣと同様に、右側サブアレイ１０Ｒ直下の領域に配置される。これらのセンスアンプ回路ＳＡＣは、信号ＢＬＳ、ＢＩＡＳ＿Ｒ、ＢＬＢＩＡＳ＿Ｒによって制御される。そして、データの書き込み時及び読み出し時には、ビット線ＢＬの電位はセンスアンプ回路ＳＡＣによって制御される。
【０３３９】
ビット線接続部１６のトランジスタ２００Ｌは、左側サブアレイ１０Ｌが選択される際に、左側ビット線ＢＬ＿Ｌを右側ビット線ＢＬ＿Ｒに接続する。またトランジスタ２１０Ｌは、左側サブアレイ１０Ｌ内のデータを消去する際に、消去電圧ＶＥＲＡを左側ビット線ＢＬ＿Ｌに供給する。
【０３４０】
図４７は、本例の読み出し及び書き込み動作において左側サブアレイ１０Ｌが選択された場合の様子を示している。図示するように、ビット線接続部１６ではトランジスタ２００Ｌがオン状態とされることにより、左側ビット線ＢＬｅ＿Ｌ、ＢＬｏ＿Ｌはそれぞれ右側ビット線ＢＬｅ＿Ｒ、ＢＬｏ＿Ｒに電気的に接続される。またトランジスタ２１０Ｌはオフ状態とされる。更にビット線フックアップ部７０Ｒではトランジスタ７３Ｒがオン状態とされ、トランジスタ７４Ｒがオフ状態とされる。
【０３４１】
以上の結果、左側ビット線ＢＬｅ＿Ｌ、ＢＬｏ＿Ｌには、それぞれ右側ビット線ＢＬｅ＿Ｒ、ＢＬｏ＿Ｒを介してセンスアンプ部７１Ｒによって電圧が印加される。また、左側ソース線ＳＬ＿Ｌが選択状態とされ、読み出し及び書き込みに必要な電圧が印加され、右側ソース線ＳＬ＿Ｒは非選択とされる。
【０３４２】
図４８は、本例の読み出し及び書き込み動作において右側サブアレイ１０Ｒが選択された場合の様子を示している。図示するように、ビット線接続部１６ではトランジスタ２００Ｌがオフ状態とされることにより、左側ビット線ＢＬｅ＿Ｌ、ＢＬｏ＿Ｌはそれぞれ右側ビット線ＢＬｅ＿Ｒ、ＢＬｏ＿Ｒと電気的に非接続とされる。またトランジスタ２１０Ｌはオフ状態とされる。更にビット線フックアップ部７０Ｒではトランジスタ７３Ｒがオン状態とされ、トランジスタ７４Ｒがオフ状態とされる。
【０３４３】
以上の結果、左側ビット線ＢＬｅ＿Ｌ、ＢＬｏ＿Ｌは電気的にフローティングとされ、右側ビット線ＢＬｅ＿Ｒ、ＢＬｏ＿Ｒにはセンスアンプ部７１Ｒによって電圧が印加される。また、右側ソース線ＳＬ＿Ｒが選択状態とされ、読み出し及び書き込みに必要な電圧が印加され、左側ソース線ＳＬ＿Ｌは非選択とされる。
【０３４４】
図４９は、本例の消去動作において左側サブアレイ１０Ｌが選択された場合の様子を示している。図示するように、ビット線接続部１６ではトランジスタ２００Ｌがオフ状態とされることにより、左側ビット線ＢＬｅ＿Ｌ、ＢＬｏ＿Ｌはそれぞれ右側ビット線ＢＬｅ＿Ｒ、ＢＬｏ＿Ｒと電気的に非接続とされる。そしてトランジスタ２１０Ｌがオン状態とされる。これにより、左側ビット線ＢＬｅ＿Ｌ及びＢＬｏ＿Ｌには、トランジスタ２１０Ｌによって消去電圧ＶＥＲＡが印加される。また左側ソース線ＳＬ＿Ｌにも消去電圧ＶＥＲＡが印加される。
【０３４５】
またビット線フックアップ部７０Ｒではトランジスタ７３Ｒがオフ状態とされ、トランジスタ７４Ｒがオン状態とされる。これにより、右側ビット線ＢＬｅ＿Ｒ及びＢＬｏ＿Ｒには、トランジスタ７４Ｒによって電圧ＶＤＤＳＡが印加される。また右側ソース線ＳＬ＿Ｒにも電圧ＶＤＤＳＡが印加される。電圧ＶＤＤＳＡは、電源電圧ＶＤＤよりも高い電圧である。第１乃至第３実施形態においても、消去時において非選択ビット線及び非選択ソース線にＶＤＤの代わりにＶＤＤＳＡを印加しても良い。
【０３４６】
図５０は、本例の消去動作において右側サブアレイ１０Ｒが選択された場合の様子を示している。図示するように、ビット線接続部１６ではトランジスタ２００Ｌがオフ状態とされることにより、左側ビット線ＢＬｅ＿Ｌ、ＢＬｏ＿Ｌはそれぞれ右側ビット線ＢＬｅ＿Ｒ、ＢＬｏ＿Ｒと電気的に非接続とされる。そしてトランジスタ２１０Ｌがオン状態とされる。これにより、左側ビット線ＢＬｅ＿Ｌ及びＢＬｏ＿Ｌには、トランジスタ２１０Ｌによって電圧ＶＤＤＳＡが印加される。また左側ソース線ＳＬ＿Ｌにも電圧ＶＤＤＳＡが印加される。
【０３４７】
またビット線フックアップ部７０Ｒではトランジスタ７３Ｒがオフ状態とされ、トランジスタ７４Ｒがオン状態とされる。これにより、右側ビット線ＢＬｅ＿Ｒ及びＢＬｏ＿Ｒには、トランジスタ７４Ｒによって消去電圧ＶＥＲＡが印加される。また右側ソース線ＳＬ＿Ｒにも電圧ＶＥＲＡが印加される。
【０３４８】
以上のように、センスアンプ回路ＳＡＣは、ビット線接続部１６の片側にのみ配置しても良い。上記の例では、センスアンプ回路ＳＡＣをビット線接続部１６の右側に配置する場合を説明したが、もちろん、ビット線接続部１６の左側に配置しても良い。この場合、左側ビット線ＢＬ＿Ｌは、読み出し、書き込み、及び消去時、センスアンプ回路ＳＡＣによりバイアスされる。他方で右側ビット線ＢＬ＿Ｒは、読み出し及び書き込み時には左側ビット線ＢＬ＿Ｌを介してセンスアンプ回路ＳＡＣによりバイアスされ、消去時にはビット線接続部１６によりバイアスされる。
【０３４９】
７．３  第３の変形例  
また、第１実施形態で説明したＮＡＮＤストリング１００は、ダミーのワード線を備えていても良い。図５１はＮＡＮＤストリング１００の断面図であり、消去時の様子を示している。図示するように、ワード線ＷＬ０とセレクトゲート線ＳＧＳとの間、及びワード線ＷＬ７とセレクトゲート線ＳＧＤとの間に、ダミーワード線が設けられる。ダミーワード線によって形成されるダミーセルは、実質的にデータを保持するものとしては扱われず、例えば常にオン状態とされる。
【０３５０】
そして本例の場合、消去時には、ダミーワード線には、電圧ＶＥＲＡ＿ＧＩＤＬと電圧ＶＥＲＡ＿ＷＬとの中間の電圧が印加される。これにより、ＮＡＮＤストリング１００にかかる電圧ストレスを軽減出来る。
【０３５１】
また、データの消去は必ずしもブロック単位である必要は無い。例えば、消去対象ブロックにおいて、いずれかのセレクトゲート線ＳＧＤ、ＳＧＳの電位を、ＧＩＤＬの生じない程度に低い電圧にすることで、このセレクトゲート線ＳＧＤ、ＳＧＳに対応するメモリグループＧＰを消去対象から除くことが出来る。
【０３５２】
７．４  その他の変形例  
また上記実施形態では、半導体記憶装置として三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のＮＡＮＤ型フラッシュメモリの構成は図４に示したような構成に限られるものでは無い。例えば、ＮＡＮＤストリングの電流経路が形成される半導体層はＵ字型の形状ではなく、１本の柱状であっても良い。この場合トランジスタＢＴは不要である。また実施形態は、三次元積層型に限られず、半導体基板の平面内にメモリセルが二次元的に配列された従来型のＮＡＮＤ型フラッシュメモリ等にも適用出来る。
【０３５３】
また図２に示したメモリセルアレイは、図５２のような構成としても良い。図５２はブロックＢＬＫ０の回路図であり、その他のブロックＢＬＫも同様の構成を有し得る。図示するように、ワード線ＷＬ０〜ＷＬ３、ワード線ＷＬ０に隣接するダミーワード線ＷＬＤＤ、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１０の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、ワード線ＷＬ７に隣接するダミーワード線ＷＬＤＳ、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ１１を２つのロウデコーダに分割し、メモリセルアレイ１０を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、ダミーワード線ＷＬＤＤ、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、ワード線ＷＬ４〜ＷＬ７、及びダミーワード線ＷＬＤＳを選択するようにしても良い。本構成によれば、ロウドライバ１２とメモリセルアレイ１０との間の領域（ロウデコーダ１１を含む）のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
【０３５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０３５５】
１…ＮＡＮＤ型フラッシュメモリ、１０…メモリセルアレイ、１０Ｌ、１０Ｍ、１０Ｒ…サブアレイ、１１…ロウデコーダ、１２…ロウドライバ、１３…センスアンプ、１４…データ制御部、１５…入出力回路、１６…ビット線接続部、１７…ソース線ドライバ、１８…電圧発生回路、１９…制御回路、２０…半導体基板、２１、２３ａ〜２３ｄ、２６、２７ａ、２７ｂ、３０ａ、３０ｂ…半導体層、２５ａ…ブロック層、２５ｂ…電荷蓄積層、２５ｃ、２９ａ、２９ｂ…ゲート絶縁膜、３１〜３３…金属層、４０…ブロックデコーダ、６０…ＣＧドライバ、６１…ＳＧＤドライバ、６２…ＳＧＳドライバ、６３…電圧ドライバ、６４…ＢＧドライバ、１００…ＮＡＮＤストリング
【図１】
2014170599.tif 000003
【図２】
2014170599.tif 000004
【図３】
2014170599.tif 000005
【図４】
2014170599.tif 000006
【図５】
2014170599.tif 000007
【図６】
2014170599.tif 000008
【図７】
2014170599.tif 000009
【図８】
2014170599.tif 000010
【図９】
2014170599.tif 000011
【図１０】
2014170599.tif 000012
【図１１】
2014170599.tif 000013
【図１２】
2014170599.tif 000014
【図１３】
2014170599.tif 000015
【図１４】
2014170599.tif 000016
【図１５】
2014170599.tif 000017
【図１６】
2014170599.tif 000018
【図１７】
2014170599.tif 000019
【図１８】
2014170599.tif 000020
【図１９】
2014170599.tif 000021
【図２０】
2014170599.tif 000022
【図２１】
2014170599.tif 000023
【図２２】
2014170599.tif 000024
【図２３】
2014170599.tif 000025
【図２４】
2014170599.tif 000026
【図２５】
2014170599.tif 000027
【図２６】
2014170599.tif 000028
【図２７】
2014170599.tif 000029
【図２８】
2014170599.tif 000030
【図２９】
2014170599.tif 000031
【図３０】
2014170599.tif 000032
【図３１】
2014170599.tif 000033
【図３２】
2014170599.tif 000034
【図３３】
2014170599.tif 000035
【図３４】
2014170599.tif 000036
【図３５】
2014170599.tif 000037
【図３６】
2014170599.tif 000038
【図３７】
2014170599.tif 000039
【図３８】
2014170599.tif 000040
【図３９】
2014170599.tif 000041
【図４０】
2014170599.tif 000042
【図４１】
2014170599.tif 000043
【図４２】
2014170599.tif 000044
【図４３】
2014170599.tif 000045
【図４４】
2014170599.tif 000046
【図４５】
2014170599.tif 000047
【図４６】
2014170599.tif 000048
【図４７】
2014170599.tif 000049
【図４８】
2014170599.tif 000050
【図４９】
2014170599.tif 000051
【図５０】
2014170599.tif 000052
【図５１】
2014170599.tif 000053
【図５２】
2014170599.tif 000054