(57)【要約】【課題】半導体装置（不揮発性メモリを有する半導体装置）の特性を向上させる。【解決手段】制御ゲート電極ＣＧと、制御ゲート電極ＣＧと隣合うように形成されたメモリゲート電極ＭＧと、制御ゲート電極ＣＧと半導体基板１の間に形成された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１との間に形成され、その内部に電荷蓄積部５Ｎを有する絶縁膜５とを有する半導体装置を次のように構成する。制御ゲート電極ＣＧ下の半導体基板１中に、シリコンよりなる半導体基板１より格子定数の大きい半導体領域であるＳｉＧｅ層ＳＧを設ける。このように、制御ゲート電極ＣＧの下部にＳｉＧｅ層ＳＧを設けることにより、制御トランジスタの駆動電流を向上させることができる。また、メモリゲート電極ＭＧの下方にＳｉＧｅ層ＳＧを設けない構成とすることで、非選択セルへの誤書込（ディスターブ）を防止することができる。【選択図】図１
2014103345.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された第１ゲート電極と、
前記半導体基板の上方に、前記第１ゲート電極と隣合うように形成された第２ゲート電極と、
前記第１ゲート電極と前記半導体基板との間に形成された第１絶縁膜と、
前記第２ゲート電極と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する前記第２絶縁膜と、
前記第１ゲート電極下の前記半導体基板中に形成された前記半導体基板より格子定数の大きい第１半導体領域と、を有し、
前記第２ゲート電極下の前記半導体基板中には、前記第１半導体領域が形成されていない半導体装置。
【請求項２】
前記半導体基板は、シリコンを含有する基板であり、
前記第１半導体領域は、シリコンゲルマニウムを含有する領域である請求項１記載の半導体装置。
【請求項３】
前記第１ゲート電極側の前記半導体基板中に形成された第２半導体領域と、
前記第２ゲート電極側の前記半導体基板中に形成された第３半導体領域と、を有する請求項１記載の半導体装置。
【請求項４】
前記第１半導体領域は、前記第２半導体領域から前記第１ゲート電極下の前記半導体基板中まで延在している請求項３記載の半導体装置。
【請求項５】
前記第２絶縁膜は、前記第１ゲート電極と前記第２ゲート電極との間にも延在し、
前記第１ゲート電極は、前記第２絶縁膜を介して前記第２ゲート電極の側壁部にサイドウォール形状に形成されている請求項４記載の半導体装置。
【請求項６】
前記電荷蓄積部に蓄積された電荷は、トンネル現象により消去される請求項１記載の半導体装置。
【請求項７】
前記電荷蓄積部に蓄積された電子は、トンネル現象により前記第２ゲート電極側から正孔を前記電荷蓄積部に注入することにより消去される請求項６記載の半導体装置。
【請求項８】
前記第２半導体領域および前記第３半導体領域は、ｎ型の半導体領域である請求項３記載の半導体装置。
【請求項９】
前記電荷蓄積部に、ホットエレクトロンを注入することにより、書込を行う請求項１記載の半導体装置。
【請求項１０】
前記第１ゲート電極と前記第２ゲート電極との間には第３絶縁膜が形成され、
前記第１ゲート電極は、前記第３絶縁膜を介して前記第２ゲート電極の側壁部にサイドウォール形状に形成されている請求項１記載の半導体装置。
【請求項１１】
前記第２半導体領域および前記第３半導体領域は、ｎ型の半導体領域であり、
前記第２半導体領域および前記第３半導体領域は、前記半導体基板より格子定数が小さい請求項３記載の半導体装置。
【請求項１２】
前記第２半導体領域および前記第３半導体領域は、ｎ型の半導体領域であり、ＳｉＣよりなる請求項１１記載の半導体装置。
【請求項１３】
前記第２半導体領域および前記第３半導体領域は、ｐ型の半導体領域である請求項３記載の半導体装置。
【請求項１４】
前記第２半導体領域および前記第３半導体領域は、ｐ型の半導体領域であり、
前記第２半導体領域および前記第３半導体領域は、前記半導体基板より格子定数が大きい請求項３記載の半導体装置。
【請求項１５】
前記第２半導体領域および前記第３半導体領域は、ｐ型の半導体領域であり、ＳｉＧｅよりなる請求項１４記載の半導体装置。
【請求項１６】
前記半導体基板上に第４絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板中に形成されたソース・ドレイン領域と、を有するＭＩＳＦＥＴを有する請求項１記載の半導体装置。
【請求項１７】
（ａ）半導体基板上に第１絶縁膜を介して第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板上および前記第１ゲート電極の側面に、内部に電荷蓄積部を有する第２絶縁膜を形成する工程と、
（ｃ）前記第１ゲート電極の側壁部に前記第２絶縁膜を介して第２ゲート電極を形成する工程と、
（ｄ）前記第２ゲート電極をマスク膜で覆う工程と、
（ｅ）前記半導体基板の表面に対し、斜め方向から元素をイオン打ち込みすることにより、前記第１ゲート電極の下部に、前記半導体基板より格子定数の大きい第１半導体領域を形成する工程と、
を有する半導体装置の製造方法。
【請求項１８】
前記（ｃ）工程は、前記第１ゲート電極の表面および側面上に前記第２絶縁膜を介して形成された導電性膜を側壁膜状に残存させることにより前記第２ゲート電極を形成する工程である請求項１７記載の半導体装置の製造方法。
【請求項１９】
（ａ）半導体基板上に、内部に電荷蓄積部を有する第１絶縁膜を介して第１ゲート電極を形成する工程と、
（ｂ）前記半導体基板に元素をイオン打ち込みすることにより、前記第１ゲート電極の両側の前記半導体基板中に、前記半導体基板より格子定数の大きい第１半導体領域を形成する工程と、
（ｃ）前記第１ゲート電極の側壁部に第２ゲート電極を形成する工程と、
を有する半導体装置の製造方法。
【請求項２０】
前記（ａ）工程の後、前記（ｂ）工程の前に、
前記第１ゲート電極の側壁部に絶縁膜よりなる側壁膜を形成する工程を有する請求項１９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、不揮発性メモリを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
電気的に書込・消去が可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）の一種としてフラッシュメモリ（flash memory）が、広く使用されている。このフラッシュメモリは、ＭＩＳＦＥＴのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有する。この浮遊ゲートやトラップ性絶縁膜中の電荷（電子またはホール）の有無によるＭＩＳＦＥＴのしきい値の違いを利用して情報を記憶するものである。
【０００３】
例えば、特開２００４−２３５５１９号公報（特許文献１）には、ゲート絶縁膜（１０２）および選択ゲート電極（１０３）を有する選択ＭＯＳ型トランジスタと、電荷保持膜（１０４ｂ）と、電極（１０５）とを有する不揮発性半導体記憶装置が開示されている。また、当該公報には、不揮発性半導体記憶装置をＳｉＧｅを成長させた歪み基板に適用することが示唆されている（［００８３］段落参照）。
【０００４】
また、特開２００３−１８８２８８号公報（特許文献２）および特開２０１２−４４７３号公報（特許文献３）には、チャネル領域をＳｉＧｅとした半導体装置（ＭＯＮＯＳや縦型ＭＩＳＦＥＴ）が開示されている。なお、（かっこ）内は当該文献に記載の符号等である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２３５５１９号公報
【特許文献２】特開２００３−１８８２８８号公報
【特許文献３】特開２０１２−４４７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、不揮発性メモリを有する半導体装置の研究開発に従事し、不揮発性メモリの特性向上について検討している。
【０００７】
上記不揮発性メモリを有する半導体装置において、メモリの微細化が進むと駆動電流の確保が困難となる。特に、低消費電流化に適した動作方法（例えば、消去方法）を用いた場合には、駆動電流の確保がより困難となる。
【０００８】
そこで、素子の微細化や低消費電流化に対応可能な半導体装置の検討が望まれる。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される代表的な実施の形態に示される構成の概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される代表的な実施の形態に示される半導体装置は、制御ゲート電極と、制御ゲート電極と隣合うように配置されたメモリゲート電極とを有する半導体装置を次のように構成する。制御ゲート電極下の半導体基板に、半導体基板より格子定数の大きい半導体領域を設ける。
【発明の効果】
【００１２】
本願において開示される代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１３】
また、本願において開示される代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】メモリセルの等価回路図である。
【図３】実施の形態１の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図４】（Ａ）および（Ｂ）は、ソースに正電圧を印加した場合のバンド図である。
【図５】実施の形態２の半導体装置を示す要部断面図である。
【図６】実施の形態２の半導体装置を示す要部断面図である。
【図７】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図８】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図９】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程を示す要部断面図である。
【図１０】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程を示す要部断面図である。
【図１１】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程を示す要部断面図である。
【図１２】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程を示す要部断面図である。
【図１４】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程を示す要部断面図である。
【図１５】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程を示す要部断面図である。
【図１６】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程を示す要部断面図である。
【図１７】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程を示す要部断面図である。
【図１８】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１６に続く半導体装置の製造工程を示す要部断面図である。
【図１９】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程を示す要部断面図である。
【図２０】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１８に続く半導体装置の製造工程を示す要部断面図である。
【図２１】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図１９に続く半導体装置の製造工程を示す要部断面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２０に続く半導体装置の製造工程を示す要部断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２１に続く半導体装置の製造工程を示す要部断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２２に続く半導体装置の製造工程を示す要部断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２３に続く半導体装置の製造工程を示す要部断面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２４に続く半導体装置の製造工程を示す要部断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２５に続く半導体装置の製造工程を示す要部断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２６に続く半導体装置の製造工程を示す要部断面図である。
【図２９】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２７に続く半導体装置の製造工程を示す要部断面図である。
【図３０】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２８に続く半導体装置の製造工程を示す要部断面図である。
【図３１】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２９に続く半導体装置の製造工程を示す要部断面図である。
【図３２】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図３０に続く半導体装置の製造工程を示す要部断面図である。
【図３３】実施の形態２の半導体装置の他のメモリセル構成を示す要部断面図である。
【図３４】実施の形態３の半導体装置を示す要部断面図である。
【図３５】実施の形態３の半導体装置を示す要部断面図である。
【図３６】実施の形態３の半導体装置の製造工程を示す要部断面図である。
【図３７】実施の形態３の半導体装置の製造工程を示す要部断面図である。
【図３８】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図３６に続く半導体装置の製造工程を示す要部断面図である。
【図３９】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図３７に続く半導体装置の製造工程を示す要部断面図である。
【図４０】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図３８に続く半導体装置の製造工程を示す要部断面図である。
【図４１】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図３９に続く半導体装置の製造工程を示す要部断面図である。
【図４２】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４０に続く半導体装置の製造工程を示す要部断面図である。
【図４３】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４１に続く半導体装置の製造工程を示す要部断面図である。
【図４４】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４２に続く半導体装置の製造工程を示す要部断面図である。
【図４５】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４３に続く半導体装置の製造工程を示す要部断面図である。
【図４６】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４５に続く半導体装置の製造工程を示す要部断面図である。
【図４７】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４４に続く半導体装置の製造工程を示す要部断面図である。
【図４８】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４６に続く半導体装置の製造工程を示す要部断面図である。
【図４９】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４７に続く半導体装置の製造工程を示す要部断面図である。
【図５０】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４８に続く半導体装置の製造工程を示す要部断面図である。
【図５１】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図４９に続く半導体装置の製造工程を示す要部断面図である。
【図５２】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５０に続く半導体装置の製造工程を示す要部断面図である。
【図５３】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５１に続く半導体装置の製造工程を示す要部断面図である。
【図５４】実施の形態３の半導体装置の製造工程を示す要部断面図であって、図５２に続く半導体装置の製造工程を示す要部断面図である。
【図５５】書込と消去の各方式の組み合わせ例を示す表である。
【図５６】実施の形態５の半導体装置を示す要部断面図である。
【図５７】実施の形態５の半導体装置を示す要部断面図である。
【図５８】実施の形態６の半導体装置を示す要部断面図である。
【図５９】実施の形態６の半導体装置を示す要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。
【００１９】
また、断面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２０】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造について詳細に説明する。
【００２１】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図である。本実施の形態の半導体装置は、不揮発性メモリ（不揮発性半導体記憶装置、ＥＥＰＲＯＭ、フラッシュメモリ、不揮発性記憶素子）を有する。
【００２２】
不揮発性メモリは、電荷蓄積部としてトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。また、メモリセルＭＣは、スプリットゲート型のメモリセルである。即ち、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）と、メモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００２３】
ここで、電荷蓄積部（電荷蓄積層）を含むゲート絶縁膜およびメモリゲート電極ＭＧを備えるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をメモリトランジスタ（記憶用トランジスタ）という。また、ゲート絶縁膜および制御ゲート電極ＣＧを備えるＭＩＳＦＥＴを制御トランジスタ（選択トランジスタ、メモリセル選択用トランジスタ）という。
【００２４】
図１に示すように、メモリセルＭＣは、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置された制御ゲート電極（ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（ゲート電極）ＭＧとを有する。この制御ゲート電極ＣＧの上部には、薄い酸化シリコン膜ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に配置された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。また、メモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ１中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。
【００２５】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に絶縁膜５を介した状態で、半導体基板１の主面上に図１中の左右方向（ゲート長方向）に並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図１の紙面に垂直な方向（ゲート幅方向）である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ドレイン領域ＭＤおよびソース領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３、５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されている。ソース領域ＭＳ側にメモリゲート電極ＭＧが位置し、ドレイン領域ＭＤ側に制御ゲート電極ＣＧが位置している。なお、本明細書では、ソース領域ＭＳおよびドレイン領域ＭＤを読出動作時を基準に定義している。後述する読出動作時に高電圧を印加する半導体領域をドレイン領域ＭＤと、読出動作時に低電圧を印加する半導体領域をソース領域ＭＳと、統一して呼ぶことにする。
【００２６】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に絶縁膜５を介在して互いに隣合っており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側壁部に絶縁膜５を介してサイドウォール状に配置されている。また、絶縁膜５は、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の領域と、メモリゲート電極ＭＧと制御ゲート電極ＣＧの間の領域の、両領域にわたって延在している。この絶縁膜５は、後述するように、複数の絶縁膜の積層膜よりなる。
【００２７】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【００２８】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３として、上述の酸化シリコン膜または酸窒化シリコン膜など以外の、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【００２９】
絶縁膜５は、電荷障壁膜と電荷蓄積膜とを有する多層絶縁膜である。ここでは、ＯＮＯ（oxide-nitride-oxide）膜を用いている。具体的には、第１膜（下層膜）５Ａである酸化シリコン膜と、第２膜（中層膜）５Ｎである窒化シリコン膜と、第３膜（上層膜）５Ｂである酸化シリコン膜よりなる。第２膜５Ｎは、電荷蓄積部である。
【００３０】
第１膜（下層膜）５Ａは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。
【００３１】
また、第２膜（中層膜）５Ｎは、第１膜５Ａ上に配置され、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。
【００３２】
また、第３膜５Ｂは、制御ゲート電極ＣＧの側壁とメモリゲート電極ＭＧの側壁との間に位置する縦部（垂直部）と、半導体基板１（ｐ型ウエルＰＷ１）とメモリゲート電極ＭＧの底部（底面）との間に位置する横部（水平部）とを有する。
【００３３】
このように、窒化シリコン膜（５Ｎ）を酸化シリコン膜（５Ａ）および酸化シリコン膜（５Ｂ）で挟んだ構造とすることで、窒化シリコン膜（５Ｎ）への電荷の蓄積が可能となる。言い換えれば、絶縁膜５のうち、窒化シリコン膜（５Ｎ）は、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜（５Ｎ）は、絶縁膜５中に形成されたトラップ性絶縁膜であり、窒化シリコン膜（５Ｎ）の上下に位置する酸化シリコン膜（５Ａ、５Ｂ）は、電荷ブロック層（電荷ブロック膜、電荷閉じ込め層）として機能する。この酸化シリコン膜（５Ａ）、窒化シリコン膜（５Ｎ）および酸化シリコン膜（５Ｂ）の積層膜は、ＯＮＯ膜と呼ばれることもある。
【００３４】
なお、ここでは、絶縁膜５をＯＮＯ膜として説明したが、第２膜５Ｎを電荷蓄積機能を有する絶縁膜で構成し、第１膜５Ａおよび第３膜５Ｂを、第２膜５Ｎと異なる絶縁膜を用いて構成すれば、他の絶縁膜の組み合わせでもよい。例えば、電荷蓄積機能を有する絶縁膜（電荷蓄積層）としては、例えば、酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。
【００３５】
上記絶縁膜５のうち、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間の絶縁膜５は、電荷（電子）を保持した状態または電荷を保持しない状態で、メモリトランジスタのゲート絶縁膜として機能する。また、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間の絶縁膜５は、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間を絶縁（電気的に分離）するための絶縁膜として機能する。
【００３６】
メモリゲート電極ＭＧ下の絶縁膜５の下にメモリトランジスタのチャネル領域が形成され、制御ゲート電極ＣＧ下の絶縁膜３の下に制御トランジスタのチャネル領域が形成される。制御ゲート電極ＣＧ下の絶縁膜３の下の制御トランジスタのチャネル領域には、制御トランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。メモリゲート電極ＭＧ下の絶縁膜５の下のメモリトランジスタのチャネル領域には、メモリトランジスタのしきい値調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００３７】
後述するように、書込動作時において、ソース領域ＭＳは、高電圧が印加される半導体領域であり、ドレイン領域ＭＤは低電圧が印加される半導体領域である。これらの領域ＭＳ、ＭＤは、ｎ型不純物が導入された半導体領域（ｎ型不純物拡散層）よりなる。
【００３８】
ドレイン領域ＭＤは、ＬＤＤ（lightly doped drain）構造の領域である。すなわち、ドレイン領域ＭＤは、ｎ−型半導体領域（低濃度不純物拡散層）７ｂと、ｎ−型半導体領域７ｂよりも高い不純物濃度を有するｎ＋型半導体領域（高濃度不純物拡散層）８ｂとを有している。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも接合深さが深くかつ不純物濃度が高い。
【００３９】
また、ソース領域ＭＳも、ＬＤＤ構造の領域である。すなわち、ソース領域ＭＳは、ｎ−型半導体領域（低濃度不純物拡散層）７ａと、ｎ−型半導体領域７ａよりも高い不純物濃度を有するｎ＋型半導体領域（高濃度不純物拡散層）８ａとを有している。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも接合深さが深くかつ不純物濃度が高い。
【００４０】
また、図１には図示していないが、メモリトランジスタのチャネル領域や制御トランジスタのチャネル領域の両端部にハロー領域（ＨＬ）を形成してもよい（図５参照）。即ち、ソース領域ＭＳやドレイン領域ＭＤの外側に、ソース領域ＭＳおよびドレイン領域ＭＤを構成する不純物イオンと逆導電型（ここで、ｐ型）の半導体領域を設けてもよい。このようなハロー領域（ＨＬ）は、必ずしも形成する必要はないが、これを形成した場合は、各トランジスタのチャネル領域への空乏層の広がりが抑制され、各トランジスタの短チャネル効果を抑制することができる。
【００４１】
メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。すなわち、絶縁膜５を介して制御ゲート電極ＣＧに隣接する側とは逆側のメモリゲート電極ＭＧの側壁（側面）上と、絶縁膜５を介してメモリゲート電極ＭＧに隣接する側とは逆側の制御ゲート電極ＣＧの側壁（側面）上とに、側壁絶縁膜ＳＷが形成されている。
【００４２】
ソース領域ＭＳのｎ−型半導体領域７ａはメモリゲート電極ＭＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ａはメモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ａはメモリゲート電極ＭＧ側の側壁絶縁膜ＳＷの下に形成されている。また、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａの外側に形成されている。したがって、低濃度のｎ−型半導体領域７ａはメモリトランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ａは低濃度のｎ−型半導体領域７ａに接し、メモリトランジスタのチャネル領域からｎ−型半導体領域７ａの分だけ離間するように形成されている。
【００４３】
ドレイン領域ＭＤのｎ−型半導体領域７ｂは制御ゲート電極ＣＧの側壁に対して自己整合的に形成され、ｎ＋型半導体領域８ｂは制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７ｂは制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷの下に形成されている。また、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂの外側に形成されている。したがって、低濃度のｎ−型半導体領域７ｂは制御トランジスタのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８ｂは低濃度のｎ−型半導体領域７ｂに接し、制御トランジスタのチャネル領域からｎ−型半導体領域７ｂの分だけ離間するように形成されている。
【００４４】
制御ゲート電極ＣＧは導電性膜（導電体膜）からなるが、好ましくは多結晶シリコン膜のようなシリコン膜４からなる。シリコン膜４は、例えば、ｎ型のシリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）であり、ｎ型不純物が導入されて低抵抗率とされている。
【００４５】
メモリゲート電極ＭＧは導電性膜（導電体膜）からなり、例えば、多結晶シリコン膜のようなシリコン膜６により形成されている。
【００４６】
メモリゲート電極ＭＧの上部（上面）とｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上面（表面）には、金属シリサイド層（金属シリサイド膜）１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００４７】
ここで、本実施の形態（図１）においては、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧが設けられている。さらに、このＳｉＧｅ層ＳＧは、メモリゲート電極ＭＧの下方まで延在させていない。言い換えれば、制御ゲート電極ＣＧの下方には、ＳｉＧｅ層ＳＧを設けているが、メモリゲート電極ＭＧの下方にはＳｉＧｅ層ＳＧを設けていない。
【００４８】
但し、このＳｉＧｅ層ＳＧは、メモリゲート電極ＭＧの下方に設けなければよく、例えば、ソース領域ＭＳおよびドレイン領域ＭＤにも形成されていてもよい（図５、図３４参照）。
【００４９】
このように、制御ゲート電極ＣＧの下方に、半導体基板を構成するシリコン（Ｓｉ）より格子定数の大きい半導体領域であるＳｉＧｅ層ＳＧを設けることで、制御トランジスタの駆動能力を向上させることができる。Ｓｉの格子定数は、５．４３オングストロームであり、Ｇｅの格子定数は、５．８２オングストロームであり、ＳｉよりＳｉＧｅの方が格子定数（平均）が大きくなる。
【００５０】
このＳｉＧｅ層ＳＧは、例えば、シリコン（Ｓｉ）よりなる半導体基板１にＧｅを注入することにより形成することができる。
【００５１】
なお、ＳｉＧｅ層ＳＧ中のＧｅは、メモリゲート電極ＭＧの下部へ拡散し得るため、メモリゲート電極ＭＧの下部のＧｅ濃度は必ずしも“０（ゼロ）”ではない。制御ゲート電極ＣＧの下部のＧｅ濃度は、メモリゲート電極ＭＧの下部のＧｅ濃度より高い。メモリゲート電極ＭＧの下部のＧｅ濃度は、例えば、意図的なインプラによる濃度（例えば、１ｅ１９ｉｏｎｓ／ｃｍ３）以下である。なお、１ｅ１９は、１×１０１９を示す。
【００５２】
［動作説明］
図２は、メモリセルＭＣの等価回路図である。図示するように、ドレイン領域（ＭＤ）とソース領域（ＭＳ）との間に、メモリトランジスタと制御トランジスタとが直列に接続され一つのメモリセルを構成する。図３は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、メモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域（ソース領域ＭＳ）に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域（ドレイン領域ＭＤ）に印加する電圧Ｖｄ（例えば、Ｖｄｄ＝１．５Ｖ）、およびｐ型ウエルＰＷ１に印加される電圧Ｖｂが記載されている。なお、図３の表に示したものは電圧の印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタの絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜（５Ｎ）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【００５３】
書込方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるホットエレクトロン書込を用いることができる。例えば図３の「書込」の欄に示されるような電圧を、書込を行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜５中の窒化シリコン膜（５Ｎ）中に電子（エレクトロン）を注入する。ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下の絶縁膜５中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜（５Ｎ）にホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、絶縁膜５中の窒化シリコン膜（５Ｎ）中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。
【００５４】
消去方法は、直接トンネル現象を利用したホール注入による消去方式を用いることができる。すなわち、直接トンネル現象によりホールを電荷蓄積部（絶縁膜５中の窒化シリコン膜（５Ｎ））に注入することにより消去を行う。例えば図３の「消去」の欄に示すように、メモリゲート電極ＭＧ（Ｖｍｇ）に、例えば、１２Ｖの電位を印加し、ｐ型ウエルＰＷ１（Ｖｂ）を、例えば、０Ｖとする。
【００５５】
これによりメモリゲート電極ＭＧ側からホールが、酸化シリコン膜５Ｂを介して直接トンネル現象により電荷蓄積部（絶縁膜５中の窒化シリコン膜（５Ｎ））に注入され、窒化シリコン膜（５Ｎ）中の電子を相殺することにより消去が行われる。もしくは注入されたホールが窒化シリコン膜（５Ｎ）中のトラップ準位に捕獲されることにより消去が行われる。これによりメモリトランジスタのしきい値電圧が低下する（消去状態となる）。
【００５６】
直接トンネル現象を利用するためには、トンネル酸化膜（トンネル絶縁膜）となる膜（この場合、酸化シリコン膜５Ｂ）の膜厚を２ｎｍ以下とし、ＶｍｇとＶｂとの電位差を８〜１４Ｖとすることが好ましい。このような直接トンネル消去方法（ＦＮ消去）を用いた場合には、いわゆるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）消去を用いた場合と比較し、消費電流を低減することができる。
【００５７】
なお、メモリゲート電極ＭＧ（Ｖｍｇ）に、例えば、負電位（例えば、−１１Ｖ）を印加し、半導体基板１側からホールを、酸化シリコン膜５Ａを介して直接トンネル現象により電荷蓄積部（絶縁膜５中の窒化シリコン膜（５Ｎ））に注入することにより消去してもよい。この場合、酸化シリコン膜５Ａがトンネル酸化膜となる。
【００５８】
読出し時には、例えば図３の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にすることで、メモリセルに電流が流れるか否かで、書込状態と消去状態とを判別することができる。
【００５９】
＜１＞このように、本実施の形態においては、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧを設けたので、制御トランジスタの駆動電流を向上させることができる。このように、制御トランジスタの駆動能力を向上させることができる。
【００６０】
特に、制御トランジスタのしきい値電位（ＶｔｈＣ）は、メモリトランジスタのしきい値電位（ＶｔｈＭ）より高く設定されることが多い。このため、制御トランジスタの駆動能力を向上させることで、メモリセルの特性の向上を図ることができる。
【００６１】
特に、直接トンネル消去方法（ＦＮ消去）を用いた場合には、ＢＴＢＴ消去方法を用いた場合と比較し、駆動電流が小さくなるため、消費電流を低減することができる。また、駆動電流が大きくなるＢＴＢＴ消去を利用する場合には、メモリセルの小型化に対応し難く、また、メモリセルを駆動するための論理回路（周辺回路）も大型化する傾向にある。これに対し、直接トンネル消去方法（ＦＮ消去）を用いた場合には、駆動電流が小さくなるため、メモリセルの小型化に対応し易く、メモリセルを駆動するための論理回路（周辺回路）も小型化（小面積化）することができる。
【００６２】
このように、直接トンネル消去方法（ＦＮ消去）を用いた場合には、上記メリットがあるものの、駆動電流が小さすぎると、窒化シリコン膜（５Ｎ）へのホールの注入により、メモリトランジスタのしきい値電圧を所望の値まで低下させる（消去する）のに、時間を要する場合がある。これに対し、本実施の形態においては、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧを設けたので、制御トランジスタの駆動電流を向上させることができる。よって、メモリセルの消去の際に、しきい値電圧を所望の値まで充分に低下させることができ、また、消去速度の高速化を図るなど、メモリセルの消去特性（動作特性）を向上させることができる。このように、本実施の形態によれば、直接トンネル消去方法（ＦＮ消去）を用いた場合においても、メモリセルの消去特性（動作特性）を向上させることができる。
【００６３】
＜２＞また、本実施の形態においては、制御ゲート電極ＣＧの下方のＳｉＧｅ層ＳＧを、メモリゲート電極ＭＧの下方まで延在させていない。言い換えれば、制御ゲート電極ＣＧの下方には、ＳｉＧｅ層ＳＧを設けているが、メモリゲート電極ＭＧの下方にはＳｉＧｅ層ＳＧを設けていない。このように、メモリゲート電極ＭＧの下方にＳｉＧｅ層ＳＧを設けない構成とすることで、非選択セルへの誤書込（ディスターブ）を防止することができる。
【００６４】
選択セルへの書込の際には、図３に示したように、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１０Ｖ、ソース領域（ソース領域ＭＳ）に印加する電圧Ｖｓを４Ｖ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇを１Ｖ、ドレイン領域（ドレイン領域ＭＤ）に印加する電圧Ｖｄを０．５Ｖ、およびｐ型ウエルＰＷ１に印加される電圧Ｖｂを０Ｖとする。この際、非選択セルにおいて、メモリゲート電極ＭＧ（電圧Ｖｍｇ）に１０Ｖ、ソース領域（電圧Ｖｓ）に４Ｖ、制御ゲート電極ＣＧ（電圧Ｖｃｇ）に１Ｖ、およびｐ型ウエルＰＷ１（電圧Ｖｂ）に０Ｖが印加されるセルが生じる。このようなセル（非選択セル）に対しては、ドレイン領域ＭＤに、選択セルの制御ゲート電極ＣＧに印加する電圧Ｖｃｇ（１Ｖ）よりも大きい電圧（例えば、１．５Ｖ）を印加することにより、当該セル（非選択セル）をオフ状態とすることで書込を禁止している。
【００６５】
図４は、ソースに正電圧を印加した場合のバンド図である。（Ａ）は、基板がシリコン（Ｓｉ）の場合、（Ｂ）は、基板がＳｉＧｅの場合を示す。
【００６６】
Ｓｉのバンドギャップは、１．１２ｅＶ、ＳｉＧｅのバンドギャップは、０．６ｅＶ〜１．１２ｅＶであるため、Ｓｉの場合の（Ａ）のバンド図と比較し、ＳｉＧｅの場合の（Ｂ）のバンド図においては、基板とソースとの間において電荷（ホールｈや電子ｅ）がトンネルし易い状態となる。
【００６７】
このため、メモリゲート電極ＭＧの下方にＳｉＧｅ層ＳＧを形成した場合には、非選択セルにおいて、メモリゲート電極ＭＧの下部の半導体基板１の表面（ＳｉＧｅ層ＳＧ）でＢＴＢＴにより発生したホットキャリア（電子）が窒化シリコン膜（５Ｎ）中に注入され易くなる。よって、非選択セルへの誤書込（ディスターブ）が生じ易くなる。
【００６８】
これに対し、本実施の形態においては、制御ゲート電極ＣＧの下方には、ＳｉＧｅ層ＳＧを設けているが、メモリゲート電極ＭＧの下方にはＳｉＧｅ層ＳＧを設けていないため、非選択セルへの誤書込（ディスターブ）を防止することができる。
【００６９】
（実施の形態２）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造と製造方法について詳細に説明する。本実施の形態においては、制御ゲート電極ＣＧの下方に、Ｇｅ（ゲルマニウム）を斜めインプラすることにより形成したＳｉＧｅ層ＳＧを有する半導体装置について説明する。
【００７０】
［構造説明］
図５および図６は、本実施の形態の半導体装置を示す要部断面図である。
【００７１】
まず、本実施の形態で説明する半導体装置は、不揮発性メモリおよび周辺回路を有する。
【００７２】
不揮発性メモリは、実施の形態１と同様に、電荷蓄積部としてトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。また、メモリセルＭＣは、スプリットゲート型のメモリセルである。即ち、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）と、メモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【００７３】
周辺回路とは、不揮発性メモリを駆動するための回路であり、例えば、種々の論理回路などにより構成される。種々の論理回路は、例えば、後述するｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴなどにより構成される。
【００７４】
図５および図６に示すように、本実施の形態の半導体装置は、半導体基板１のメモリセル領域１Ａに配置された不揮発性メモリのメモリセルＭＣと、周辺回路領域２Ａに配置されたｎチャネル型ＭＩＳＦＥＴＱｎとを有している。
【００７５】
図５に、ドレイン領域（ＭＤ）を共有する２つのメモリセルＭＣの要部断面図を、図６に、ｎチャネル型ＭＩＳＦＥＴＱｎの要部断面図を示す。
【００７６】
図５に示すように、２つのメモリセルは、ドレイン領域（ＭＤ（８ｂ））を挟んでほぼ対称に配置される。なお、メモリセル領域１Ａには、さらに、複数のメモリセルＭＣが配置される。例えば、図５に示すメモリセル領域１Ａの左側のメモリセルＭＣのさらに左にはソース領域（ＭＳ）を共有するように他のメモリセルが配置される。このようにメモリセルＭＣが、図５中の左右方向（ゲート長方向）に配置され、メモリセル列を構成している。また、図５の紙面に垂直な方向（ゲート幅方向）にも、メモリセル列が複数配置されている。このように、複数のメモリセルＭＣがアレイ状に形成されている。
【００７７】
図６に示すように、半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域２が形成されており、この素子分離領域２で区画（分離）された活性領域から、ｐ型ウエルＰＷ１、ＰＷ２が露出している（図５、図６）。
【００７８】
なお、メモリセル領域１Ａに示される断面部（図５）においては、素子分離領域２は現れないが、メモリセルＭＣがアレイ状に形成されるメモリセル領域全体は、素子分離領域２で区画されている。さらに、例えば、メモリセル列間（但し、ソース領域（ＭＳ）を除く）には、素子分離領域２が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域２が配置される。
【００７９】
まず、メモリセル領域１ＡのメモリセルＭＣの構成について説明する（図５参照）。
【００８０】
メモリセルＭＣは、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置された制御ゲート電極（ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（ゲート電極）ＭＧとを有する。この制御ゲート電極ＣＧの上部には、薄い酸化シリコン膜ＣＰ１および窒化シリコン膜（キャップ絶縁膜）ＣＰ２が配置されている。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に配置された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に配置され、メモリゲート電極ＭＧと制御ゲート電極ＣＧとの間に配置された絶縁膜５とを有する。また、メモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ１中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。また、メモリゲート電極ＭＧおよび制御ゲート電極ＣＧの合成パターンの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【００８１】
制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、絶縁膜３、絶縁膜５、ソース領域ＭＳおよびドレイン領域ＭＤの構成は、実施の形態１と同様である。また、側壁絶縁膜ＳＷの構成も、実施の形態１と同様である。また、メモリゲート電極ＭＧの上部（上面）とｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上面（表面）には、実施の形態１と同様に、金属シリサイド層（金属シリサイド膜）１１が形成されている。
【００８２】
ソース領域ＭＳおよびドレイン領域ＭＤは、実施の形態１と同様にＬＤＤ（lightly doped drain）構造の領域である。
【００８３】
また、ドレイン領域ＭＤの外周には、ハロー領域ＨＬが形成されている（図５参照）。即ち、ドレイン領域ＭＤを囲うようにｐ型の半導体領域であるハロー領域ＨＬが設けられている。
【００８４】
ここで、本実施の形態（図５）においては、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧが設けられている。さらに、このＳｉＧｅ層ＳＧは、メモリゲート電極ＭＧの下方まで延在させていない。言い換えれば、制御ゲート電極ＣＧの下方には、ＳｉＧｅ層ＳＧを設けているが、メモリゲート電極ＭＧの下方にはＳｉＧｅ層ＳＧを設けていない。ここでは、ＳｉＧｅ層ＳＧは、ドレイン領域ＭＤにも形成されている。即ち、ＳｉＧｅ層ＳＧは、ドレイン領域ＭＤから制御ゲート電極ＣＧ下の半導体基板１中まで延在している。
【００８５】
次いで、周辺回路領域２Ａのｎチャネル型ＭＩＳＦＥＴＱｎについて説明する。
【００８６】
図６に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎは、周辺回路領域２Ａに配置される。このｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１（ｐ型ウエルＰＷ２）の上方に配置されたゲート電極ＧＥと、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３と、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に形成されたソース、ドレイン領域（７、８）を有する。
【００８７】
ゲート電極ＧＥの延在方向は、図６の紙面に垂直な方向（ゲート幅方向）である。ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。ゲート電極ＧＥ下の絶縁膜３の下にｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成される。
【００８８】
ソース、ドレイン領域（７、８）は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ＋型半導体領域８は、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
【００８９】
ゲート電極ＧＥの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【００９０】
ｎ−型半導体領域７はゲート電極ＧＥの側壁に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７はゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷの下に形成される。したがって、低濃度のｎ−型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成されている。また、ｎ＋型半導体領域８は側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このように、低濃度のｎ−型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８は低濃度のｎ−型半導体領域７に接し、ＭＩＳＦＥＴのチャネル領域からｎ−型半導体領域７の分だけ離間するように形成されている。
【００９１】
ゲート電極ＧＥは導電性膜（導電体膜）からなるが、例えば、上記制御ゲート電極ＣＧと同様に、ｎ型多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜４で構成することが好ましい。
【００９２】
ゲート電極ＧＥの上部（上面）とｎ＋型半導体領域８の上面（表面）には、金属シリサイド層１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【００９３】
［動作説明］
本実施の形態の半導体装置（メモリセル）の「書込」、「消去」および「読出」の動作は、実施の形態１と同様であるため、その説明を省略する。
【００９４】
このように、本実施の形態においても、実施の形態１の＜１＞の欄で説明したように、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧを設けたので、制御トランジスタの駆動電流を向上させることができる。また、実施の形態１の＜２＞の欄で説明したように、メモリゲート電極ＭＧの下方にＳｉＧｅ層ＳＧを設けない構成とすることで、非選択セルへの誤書込（ディスターブ）を防止することができる。
【００９５】
［製法説明］
次いで、図７〜図３２を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図７〜図３２は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、前述したように、１Ａは、メモリセル領域を、２Ａは、周辺回路領域を示す。
【００９６】
まず、図７および図８に示すように、半導体基板（半導体ウエハ）１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板１を用いてもよい。
【００９７】
次いで、半導体基板１の主面に素子分離領域２を形成する。例えば、半導体基板１中に素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する（図８）。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。なお、メモリセル領域１Ａに示される断面部（図７）においては、素子分離領域２は現れないが、前述したように素子分離領域２が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域２が配置される。
【００９８】
次いで、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、半導体基板１の周辺回路領域２Ａにｐ型ウエルＰＷ２を、それぞれ形成する。ｐ型ウエルＰＷ１、ＰＷ２は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。
【００９９】
次いで、希釈フッ酸洗浄などによって半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）の表面を清浄化した後、図９および図１０に示すように、半導体基板１の主面（ｐ型ウエルＰＷ１、ＰＷ２の表面）に、絶縁膜（ゲート絶縁膜）３として、例えば、酸化シリコン膜を熱酸化法により、２〜３ｎｍ程度の膜厚で形成する。絶縁膜３としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法を用いて形成してもよい。また、メモリセル領域１Ａ上の絶縁膜（ゲート絶縁膜）３と周辺回路領域２Ａ上の絶縁膜（ゲート絶縁膜）３を異なる膜厚とし、また、異なる膜種で構成してもよい。
【０１００】
次に、半導体基板１の全面上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、１００〜２００ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜４は、メモリセル領域１Ａにおいて制御ゲート電極ＣＧとなり、周辺回路領域２Ａにおいてｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥとなる。
【０１０１】
次いで、メモリセル領域１Ａのシリコン膜４中に、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）など）を注入する。
【０１０２】
次いで、シリコン膜４の表面を例えば３〜１０ｎｍ程度、熱酸化することにより、薄い酸化シリコン膜ＣＰ１を形成する。なお、この酸化シリコン膜ＣＰ１をＣＶＤ法を用いて形成してもよい。次いで、酸化シリコン膜ＣＰ１の上部に、ＣＶＤ法などを用いて、５０〜１５０ｎｍ程度の窒化シリコン膜（キャップ絶縁膜）ＣＰ２を形成する。
【０１０３】
次いで、制御ゲート電極ＣＧの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、窒化シリコン膜ＣＰ２、酸化シリコン膜ＣＰ１およびシリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、制御ゲート電極ＣＧ（例えば、ゲート長が８０ｎｍ程度）を形成する（図９参照）。このような、フォトリソグラフィからフォトレジスト膜の除去までの一連の工程をパターニングという。なお、ここでは、制御ゲート電極ＣＧの上部に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を形成したが、これらの膜を省略することも可能である（図３３参照）。
【０１０４】
ここで、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧの下に残存する絶縁膜３が、制御トランジスタのゲート絶縁膜となる。なお、制御ゲート電極ＣＧで覆われた部分以外の絶縁膜３は、以降のパターニング工程などにより除去され得る。
【０１０５】
次いで、図１１および図１２に示すように、制御ゲート電極ＣＧ（４）の表面（上面および側面）上を含む半導体基板１上に、絶縁膜５（５Ａ、５Ｎ、５Ｂ）を形成する。
【０１０６】
まず、半導体基板１の主面を清浄化処理した後、図１１に示すように、制御ゲート電極ＣＧの上面および側面上を含む半導体基板１（ｐ型ウエルＰＷ１）上に酸化シリコン膜５Ａを形成する。この酸化シリコン膜５Ａは、例えば、熱酸化法（好ましくはＩＳＳＧ（In Situ Steam Generation）酸化）により例えば５ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜５ＡをＣＶＤ法を用いて形成してもよい。図においては、ＣＶＤ法で形成した場合の酸化シリコン膜５Ａの形状を示してある。次いで、酸化シリコン膜５Ａ上に、窒化シリコン膜５ＮをＣＶＤ法で例えば１０ｎｍ程度の膜厚で堆積する。この窒化シリコン膜５Ｎは、酸化シリコン膜５Ａを介して、制御ゲート電極ＣＧの上面および側面の上部および半導体基板１（ｐ型ウエルＰＷ１）の上部に位置する。前述したように、この窒化シリコン膜５Ｎが、メモリセルの電荷蓄積部となり、絶縁膜（ＯＮＯ膜）５を構成する第２膜（中層膜）となる。
【０１０７】
次いで、窒化シリコン膜５Ｎ上に、酸化シリコン膜５ＢをＣＶＤ法により例えば１．６ｎｍ程度の膜厚で堆積する。前述したように、第３膜（上層膜）を介して電荷を直接トンネル現象により窒化シリコン膜５Ｎに注入するためには、絶縁膜（ＯＮＯ膜）５を構成する第３膜（上層膜）である酸化シリコン膜５Ｂの膜厚を２ｎｍ以下とすることが好ましい。
【０１０８】
メモリゲート電極ＭＧに正電圧を印加し、ゲート側からホールを注入する場合には、酸化シリコン膜５Ａよりも酸化シリコン膜５Ｂを薄くすることにより消去の効率を上げることができる。一方、メモリゲート電極ＭＧに負電圧を印加し、基板側からホールを注入する場合には、酸化シリコン膜５Ｂよりも酸化シリコン膜５Ａを薄くすることにより消去の効率を上げることができる。
【０１０９】
以上の工程により、酸化シリコン膜５Ａ、窒化シリコン膜５Ｎおよび酸化シリコン膜５Ｂからなる絶縁膜（ＯＮＯ膜）５を形成することができる。なお、図１２に示す周辺回路領域２Ａの窒化シリコン膜（キャップ絶縁膜）ＣＰ２上に絶縁膜（ＯＮＯ膜）５が残存してもよい。ここでは、窒化シリコン膜（キャップ絶縁膜）ＣＰ２上の絶縁膜（ＯＮＯ膜）５がエッチングされた状態を図示してある。
【０１１０】
また、本実施の形態においては、絶縁膜５の内部の電荷蓄積部（電荷蓄積層、トラップ準位を有する絶縁膜）として、窒化シリコン膜５Ｎを形成しているが、例えば酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜などの他の絶縁膜を用いてもよい。これらの膜は、窒化シリコン膜よりも高い誘電率を有する高誘電率膜である。また、シリコンナノドットを有する絶縁膜を用いて電荷蓄積層を形成してもよい。
【０１１１】
また、メモリセル領域１Ａに形成された絶縁膜５は、メモリゲート電極ＭＧのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有する。したがって、少なくとも３層の積層構造を有し、外側の層（酸化シリコン膜５Ａ、５Ｂ）のポテンシャル障壁高さに比べ、内側の層（窒化シリコン膜５Ｎ）のポテンシャル障壁高さが低くなるよう構成する。
【０１１２】
次いで、図１３および図１４に示すように、導電性膜（導電体膜）としてシリコン膜６を形成する。絶縁膜５の上部に、シリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。なお、このシリコン膜６に必要に応じて不純物を導入してもよい。また、このシリコン膜６は、後述するように、メモリセル領域１Ａにおいてメモリゲート電極ＭＧ（例えば、ゲート長が５０ｎｍ程度）となる。
【０１１３】
次いで、図１５および図１６に示すように、メモリセル領域１Ａのシリコン膜６をエッチバックする（選択的に除去する）。このエッチバック工程では、シリコン膜６をその表面から所定の膜厚分だけ異方性のドライエッチングにより除去する。この工程により、制御ゲート電極ＣＧの両側の側壁部に、絶縁膜５を介して、シリコン膜６を、サイドウォール状（側壁膜状）に残存させることができる。この際、周辺回路領域２Ａにおいては、シリコン膜６がエッチングされ、シリコン膜４の上部の窒化シリコン膜ＣＰ２が露出する（図１６）。なお、周辺回路領域２Ａにおいて、シリコン膜６と窒化シリコン膜ＣＰ２との間に、絶縁膜（ＯＮＯ膜）５が残存していてもよい。
【０１１４】
上記制御ゲート電極ＣＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６により、メモリゲート電極ＭＧが形成される。また、他方の側壁部に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される（図１５）。メモリゲート電極ＭＧとシリコンスペーサＳＰ１とは、制御ゲート電極ＣＧの互いに反対側となる側壁部に形成されており、制御ゲート電極ＣＧを挟んでほぼ対称な構造となる。
【０１１５】
上記メモリゲート電極ＭＧの下の絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。シリコン膜６の堆積膜厚に対応してメモリゲート長（メモリゲート電極ＭＧのゲート長）が決まる。
【０１１６】
次いで、図１７および図１８に示すように、制御ゲート電極ＣＧの上部の絶縁膜５をエッチングによって除去する。これにより、制御ゲート電極ＣＧの上部の窒化シリコン膜ＣＰ２が露出し、ｐ型ウエルＰＷ１が露出する。この際、周辺回路領域２Ａにおいて、絶縁膜５がエッチングされ、シリコン膜４が露出する。
【０１１７】
次いで、周辺回路領域２Ａにおいて、シリコン膜４の上部の絶縁膜（ＣＰ１、ＣＰ２）を除去し、シリコン膜４に不純物を導入する。例えば、ｎチャネル型ＭＩＳＦＥＴＱｎの形成予定領域のシリコン膜４には、リンなどのｎ型不純物を注入する。
【０１１８】
次いで、シリコン膜４のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。また、このフォトレジスト膜（図示せず）により、メモリゲート電極ＭＧ上を覆い、シリコンスペーサＳＰ１を露出させておくことにより、シリコンスペーサＳＰ１を除去することができる。この後、フォトレジスト膜をアッシングなどにより除去する。ゲート電極ＧＥの下に残存する絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜となる。なお、ゲート電極ＧＥで覆われた部分以外の絶縁膜３は、上記ゲート電極ＧＥの形成時に除去してもよいし、また、以降のパターニング工程などにより除去してもよい。
【０１１９】
次いで、図１９および図２０に示すように、制御ゲート電極ＣＧ間に開口を有するフォトレジスト膜ＰＲを形成する。このフォトレジスト膜（マスク膜）ＰＲにより、メモリゲート電極ＭＧおよびソース領域（ＭＳ）の形成予定領域が覆われ、また、周辺回路領域２Ａも覆われる。
【０１２０】
このフォトレジスト膜ＰＲをマスクとして、Ｇｅイオン（元素、半導体基板と異なる半導体）を斜めに注入する（斜めインプラする）。例えば、５０ｅＶで、２ｅ１５ｉｏｎｓ／ｃｍ２のＧｅイオンを、半導体基板１の表面に対して４５°および１３５°の角度でイオン打ち込みする。
【０１２１】
このように半導体基板１の主面に対して斜め方向からＧｅイオンをイオン注入することによって、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧを形成する。ここでは、制御ゲート電極ＣＧの下部のみならず、制御ゲート電極ＣＧ間（ドレイン領域（ＭＤ）の形成予定領域）にもＳｉＧｅ層ＳＧが形成される（図１９）。
【０１２２】
ここで、フォトレジスト膜ＰＲにより、メモリゲート電極ＭＧおよびソース領域（ＭＳ）の形成予定領域が覆われているため、メモリゲート電極ＭＧの下部には、ＳｉＧｅ層ＳＧは形成されない。また、このフォトレジスト膜ＰＲにより、周辺回路領域２Ａが覆われているため、ゲート電極ＧＥの下部には、ＳｉＧｅ層ＳＧは形成されない（図２０）。
【０１２３】
次いで、図２１および図２２に示すように、制御ゲート電極ＣＧ間に開口を有するフォトレジスト膜ＰＲをマスクに、ｐ型不純物を斜めに注入する（斜めインプラする）。これにより、制御ゲート電極ＣＧの下部および制御ゲート電極ＣＧ間の半導体基板１にｐ型のハロー領域（ｐ型不純物領域）ＨＬを形成する。このｐ型のハロー領域ＨＬは、必ずしも形成する必要はないが、これを形成した場合は、ドレイン領域ＭＤからメモリトランジスタのチャネル領域への空乏層の広がりが抑制され、メモリトランジスタの短チャネル効果が抑制される。よって、メモリトランジスタのしきい値電圧の低下を抑制することができる。この後、上記フォトレジスト膜ＰＲを除去する。
【０１２４】
ここで、ＳｉＧｅ層ＳＧの端部は、制御ゲート電極ＣＧとメモリゲート電極ＭＧの境界部（絶縁膜（ＯＮＯ膜）５）の位置もしくは当該位置より制御ゲート電極ＣＧ側に位置するようにインプラ条件を調整することが好ましい。また、ハロー領域ＨＬの端部は、制御ゲート電極ＣＧとメモリゲート電極ＭＧの境界部（絶縁膜（ＯＮＯ膜）５）の位置もしくは当該位置より制御ゲート電極ＣＧ側に位置するようにインプラ条件を調整することが好ましい。
【０１２５】
また、図２１においては、ハロー領域ＨＬが、ＳｉＧｅ層ＳＧより広く、深く拡散している。言い換えれば、ハロー領域ＨＬの平面視における形成領域は、ＳｉＧｅ層ＳＧの平面視における形成領域より大きく、ハロー領域ＨＬの平面視における形成領域の内側に、ＳｉＧｅ層ＳＧの平面視における形成領域が位置する。また、ＳｉＧｅ層ＳＧの底部は、ハロー領域ＨＬの底部より浅い位置に配置されている。しかしながら、これらの関係は図示するものに限られるものではない。例えば、ＳｉＧｅ層ＳＧを、ハロー領域ＨＬより深く形成してもよい。また、ＳｉＧｅ層ＳＧの平面視における形成領域の内側に、ハロー領域ＨＬの平面視における形成領域を設けてもよい。
【０１２６】
但し、書込禁止セルのディスターブ状態では、ハロー領域ＨＬとｐ型ウエルＰＷ１の境界部では電界が強くなり他の領域よりもリークが発生しやすい。そこでハロー領域ＨＬの内側に、ＳｉＧｅ層ＳＧを設けることで、上記リークの抑制を図ることができる。
【０１２７】
また、ＳｉＧｅ層ＳＧおよびハロー領域ＨＬの形成順序に制限はなく、どちらを先に形成してもよい。但し、比較的重い元素であるＧｅを先にインプラすることにより、インプラ領域の格子状態が変化し、ｐ型不純物の拡散しすぎを抑制することができる。例えば、制御ゲート電極ＣＧとメモリゲート電極ＭＧの境界部を越えて、メモリゲート電極ＭＧの下部までハロー領域ＨＬが拡散することを抑制することができる。
【０１２８】
一方、半導体基板１中に注入された不純物のピークの位置に関しては、ｎ−型半導体領域７ｂよりもＳｉＧｅ層ＳＧの方が深い位置にある方が好ましい。ｎ−型半導体領域７ｂが形成されている位置にＧｅがあると、ＢＴＢＴと同じ原理によりリーク電流が発生し易くなる。したがって、リーク電流の抑制のためには、比較的浅い位置に形成されるｎ−型半導体領域７ｂとＧｅのピークの位置を離すことが好ましい。よって、ＳｉＧｅ層ＳＧを深い位置に形成することが好ましい。
【０１２９】
次いで、図２３および図２４に示すように、メモリセル領域１Ａにおいて、半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ａ及びｎ−型半導体領域７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（絶縁膜５を介して制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（絶縁膜５を介してメモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７を形成する。この際、ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に自己整合して形成される。
【０１３０】
ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとｎ−型半導体領域７とは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂ及びｎ−型半導体領域７をそれぞれ所望の不純物濃度及び所望の接合の深さで形成することが可能となる。
【０１３１】
次いで、図２５および図２６に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが絶縁膜５を介して隣り合ったパターン（合成パターン）の側壁部に、例えば酸化シリコンなどの絶縁膜からなる側壁絶縁膜ＳＷを形成する。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜の他、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などを用いて形成してもよい。
【０１３２】
次いで、図２７および図２８に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷをマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、半導体基板１（ｐ型ウエルＰＷ１）に注入することで、高不純物濃度のｎ＋型半導体領域８ａ及びｎ＋型半導体領域８ｂを形成する。この際、ｎ＋型半導体領域８ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷに自己整合して形成される。また、ｎ＋型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域８を形成する。この際、ｎ＋型半導体領域８は、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。これにより、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側にＬＤＤ構造のソース、ドレイン領域（７、８）が形成される。
【０１３３】
上記工程により、ｎ−型半導体領域７ｂとそれよりも高不純物濃度のｎ＋型半導体領域８ｂとにより、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域７ａとそれよりも高不純物濃度のｎ＋型半導体領域８ａとにより、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。
【０１３４】
ここで、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）と、ＳｉＧｅ層ＳＧおよびハロー領域ＨＬの深さについて、図２７においては、ｎ−型半導体領域７ｂ、ＳｉＧｅ層ＳＧ、ｎ＋型半導体領域８ｂの順に深く表示し、また、ｎ＋型半導体領域８ｂとハロー領域ＨＬとを同程度の深さに表示してあるが、図示する関係に限定されるものではない。例えば、ハロー領域ＨＬをｎ＋型半導体領域８ｂより浅く形成してもよい。
【０１３５】
次に、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化するための熱処理を行う。
【０１３６】
以上の工程により、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが、周辺回路領域２Ａにｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【０１３７】
次いで、必要に応じて、例えば希フッ酸などを用いたウェットエッチングを行って、半導体基板１の主表面を清浄化する。これにより、ｎ＋型半導体領域８ａの上面とｎ＋型半導体領域８ｂの上面とメモリゲート電極ＭＧの上面とが清浄化され、自然酸化膜などの不要物が除去される。また、ｎ＋型半導体領域８の上面とゲート電極ＧＥの上面とが清浄化され、自然酸化膜などの不要物が除去される。
【０１３８】
次いで、図２９および図３０に示すように、サリサイド技術を用いて、メモリゲート電極ＭＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）１１を形成する。また、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層１１を形成する。
【０１３９】
この金属シリサイド層１１により、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層１１は、次のようにして形成することができる。
【０１４０】
例えば、半導体基板１の主面全面上に、金属膜（図示せず）を形成し、半導体基板１に対して熱処理を施すことによって、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂの上層部分と上記金属膜とを反応させる。これにより、メモリゲート電極ＭＧ、ゲート電極ＧＥ、ｎ＋型半導体領域８、８ａ、８ｂの上部に、それぞれ金属シリサイド層１１が形成される。上記金属膜は、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などからなり、スパッタリング法などを用いて形成することができる。
【０１４１】
次いで、未反応の金属膜を除去した後、半導体基板１の主面全面上に、絶縁膜（層間絶縁膜）１２として、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜を、例えばＣＶＤ法などを用いて形成する。この絶縁膜１２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing）法などを用いて絶縁膜１２の上面を平坦化する。
【０１４２】
次いで、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（開口部、貫通孔）を形成する。次いで、コンタクトホール内に、バリア導体膜１３ａおよび主導体膜１３ｂの積層膜を形成する。次いで、絶縁膜１２上の不要な主導体膜１３ｂおよびバリア導体膜１３ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成する。このプラグＰＧは、例えば、ｎ＋型半導体領域８、８ａ、８ｂの上部に形成される。また、図２９および図３０に示す断面には現れないが、プラグＰＧは、例えば制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥの上部などにも形成される。なお、バリア導体膜１３ａとしては、例えば、チタン膜、窒化チタン膜、あるいはこれらの積層膜を用いることができる。また、主導体膜１３ｂとしては、タングステン膜などを用いることができる。
【０１４３】
次いで、図３１および図３２に示すように、プラグＰＧが埋め込まれた絶縁膜１２上に第１層配線Ｍ１を形成する。第１層配線Ｍ１は、例えば、ダマシン技術（ここではシングルダマシン技術）を用いて形成する。まず、プラグＰＧが埋め込まれた絶縁膜上に溝用絶縁膜１４を形成し、この溝用絶縁膜１４に、フォトリソグラフィ技術およびドライエッチング技術を用いて配線溝を形成する。次いで、配線溝の内部を含む半導体基板１の主面上にバリア導体膜（図示せず）を形成し、続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層（図示せず）を形成する。次いで、電解めっき法などを用いてシード層上に銅めっき膜を形成し、銅めっき膜により配線溝の内部を埋め込む。その後、配線溝内以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層配線を形成する。なお、バリア導体膜としては、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。
【０１４４】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここではその説明を省略する。なお、各配線は、上記ダマシン技術の他、配線用の導電性膜をパターニングすることにより形成することもできる。この場合、導電性膜としては、例えばタングステンまたはアルミニウムなどを用いることができる。
【０１４５】
（変形例の説明）
前述したように、制御ゲート電極ＣＧ上に、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を有する図５の構成に対し、図３３に示すように、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１を省略した構成としてもよい。図３３は、本実施の形態の半導体装置の他のメモリセル構成を示す要部断面図である。
【０１４６】
この場合、制御ゲート電極ＣＧの高さは適宜調整可能であり、制御ゲート電極ＣＧの高さを窒化シリコン膜ＣＰ２を設けた場合の窒化シリコン膜ＣＰ２の高さと同程度としてもよい。また、この場合、制御ゲート電極ＣＧの上部にも、金属シリサイド層（金属シリサイド膜）１１が形成される。
【０１４７】
図３３に示す形態のメモリセルの「書込」、「消去」および「読出」動作は、実施の形態１の「動作説明」の欄で説明したとおりである。即ち、書込は、いわゆるＳＳＩ方式と呼ばれるホットエレクトロン書込を用い、消去は、直接トンネル現象を利用したホール注入による消去方式を用いる。
【０１４８】
図３３に示す形態においても、実施の形態１の＜１＞の欄で説明したように、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧを設けたので、制御トランジスタの駆動電流を向上させることができる。また、実施の形態１の＜２＞の欄で説明したように、メモリゲート電極ＭＧの下方にＳｉＧｅ層ＳＧを設けない構成とすることで、非選択セルへの誤書込（ディスターブ）を防止することができる。
【０１４９】
図３３に示す形態のメモリセルは、実施の形態１において説明した工程のうち、窒化シリコン膜ＣＰ２および酸化シリコン膜ＣＰ１の形成工程を省略した工程により形成することができる。
【０１５０】
（実施の形態３）
以下、図面を参照しながら本実施の形態の半導体装置（半導体記憶装置）の構造と製造方法について詳細に説明する。本実施の形態においては、制御ゲート電極ＣＧの形成予定領域の半導体基板中に、予めＧｅ（ゲルマニウム）をインプラすることにより形成したＳｉＧｅ層ＳＧを有する半導体装置について説明する。
【０１５１】
［構造説明］
図３４および図３５は、本実施の形態の半導体装置を示す要部断面図である。
【０１５２】
まず、本実施の形態で説明する半導体装置は、不揮発性メモリおよび周辺回路を有する。
【０１５３】
不揮発性メモリは、実施の形態１と同様に、電荷蓄積部としてトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。また、メモリセルＭＣは、スプリットゲート型のメモリセルである。即ち、制御ゲート電極（選択ゲート電極）ＣＧを有する制御トランジスタ（選択トランジスタ）と、メモリゲート電極（メモリ用ゲート電極）ＭＧを有するメモリトランジスタとの２つのＭＩＳＦＥＴを接続したものである。
【０１５４】
周辺回路とは、不揮発性メモリを駆動するための回路であり、例えば、種々の論理回路などにより構成される。種々の論理回路は、例えば、後述するｎチャネル型ＭＩＳＦＥＴＱｎやｐチャネル型ＭＩＳＦＥＴなどにより構成される。
【０１５５】
図３４および図３５に示すように、本実施の形態の半導体装置は、半導体基板１のメモリセル領域１Ａに配置された不揮発性メモリのメモリセルＭＣと、周辺回路領域２Ａに配置されたｎチャネル型ＭＩＳＦＥＴＱｎとを有している。
【０１５６】
図３４に、ドレイン領域（ＭＤ）を共有する２つのメモリセルＭＣの要部断面図を、図３５に、ｎチャネル型ＭＩＳＦＥＴＱｎの要部断面図を示す。
【０１５７】
図３４に示すように、２つのメモリセルは、ソース領域（ＭＳ（８ａ））を挟んでほぼ対称に配置される。なお、メモリセル領域１Ａには、さらに、複数のメモリセルＭＣが配置される。例えば、図３４に示すメモリセル領域１Ａの左側のメモリセルＭＣのさらに左にはドレイン領域（ＭＤ）を共有するように他のメモリセルが配置される。このようにメモリセルＭＣが、図３４中の左右方向（ゲート長方向）に配置され、メモリセル列を構成している。また、図３４の紙面に垂直な方向（ゲート幅方向）にも、メモリセル列が複数配置されている。このように、複数のメモリセルＭＣがアレイ状に形成されている。
【０１５８】
図３６に示すように、半導体基板（半導体ウエハ）１には、素子を分離するための素子分離領域２が形成されており、この素子分離領域２で区画（分離）された活性領域から、ｐ型ウエルＰＷ１、ＰＷ２が露出している。
【０１５９】
なお、メモリセル領域１Ａに示される断面部（図３４）においては、素子分離領域２は現れないが、メモリセルＭＣがアレイ状に形成されるメモリセル領域全体は、素子分離領域２で区画されている。さらに、例えば、メモリセル列間（但し、ソース領域（ＭＳ）を除く）には、素子分離領域２が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域２が配置される。
【０１６０】
まず、メモリセル領域１ＡのメモリセルＭＣの構成について説明する（図３４参照）。
【０１６１】
図３４に示すように、メモリセルＭＣは、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置された制御ゲート電極（ゲート電極）ＣＧと、半導体基板１（ｐ型ウエルＰＷ１）の上方に配置され、制御ゲート電極ＣＧと隣合うメモリゲート電極（ゲート電極）ＭＧとを有する。メモリセルＭＣは、さらに、制御ゲート電極ＣＧおよび半導体基板１（ｐ型ウエルＰＷ１）間に配置された絶縁膜３と、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）との間に配置された絶縁膜５とを有する。また、メモリセルＭＣは、さらに、半導体基板１のｐ型ウエルＰＷ１中に形成されたソース領域ＭＳおよびドレイン領域ＭＤを有する。
【０１６２】
また、メモリゲート電極ＭＧの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（側壁膜、サイドウォール、サイドウォールスペーサ）ＳＷＭが形成されている。
【０１６３】
また、メモリゲート電極ＭＧ、側壁絶縁膜ＳＷＭおよび制御ゲート電極ＣＧの合成パターンの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【０１６４】
制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、それらの対向側面（側壁）の間に側壁絶縁膜ＳＷＭを介した状態で、半導体基板１の主面上に図３４中の左右方向（ゲート長方向）に並んで配置されている。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの延在方向は、図３４の紙面に垂直な方向（ゲート幅方向）である。制御ゲート電極ＣＧおよびメモリゲート電極ＭＧは、ドレイン領域ＭＤおよびソース領域ＭＳ間の半導体基板１（ｐ型ウエルＰＷ１）の上部に絶縁膜３、５を介して（但し、制御ゲート電極ＣＧは絶縁膜３を介し、メモリゲート電極ＭＧは絶縁膜５を介して）形成されている。ソース領域ＭＳ側にメモリゲート電極ＭＧが位置し、ドレイン領域ＭＤ側に制御ゲート電極ＣＧが位置している。
【０１６５】
制御ゲート電極ＣＧとメモリゲート電極ＭＧとは、間に側壁絶縁膜ＳＷＭを介在して互いに隣合っており、制御ゲート電極ＣＧは、メモリゲート電極ＭＧの側壁部に側壁絶縁膜ＳＷＭを介してサイドウォール状に配置されている。即ち、本実施の形態においては、実施の形態２（図５）の場合と異なり、制御ゲート電極ＣＧがサイドウォール状に配置されている。
【０１６６】
制御ゲート電極ＣＧと半導体基板１（ｐ型ウエルＰＷ１）の間に形成された絶縁膜３（すなわち制御ゲート電極ＣＧの下の絶縁膜３）が、制御トランジスタのゲート絶縁膜として機能する、また、メモリゲート電極ＭＧと半導体基板１（ｐ型ウエルＰＷ１）の間の絶縁膜５（すなわちメモリゲート電極ＭＧの下の絶縁膜５）が、メモリトランジスタのゲート絶縁膜（内部に電荷蓄積部を有するゲート絶縁膜）として機能する。
【０１６７】
絶縁膜３は、例えば酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。また、絶縁膜３として、上述の酸化シリコン膜または酸窒化シリコン膜など以外の、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜を使用してもよい。
【０１６８】
絶縁膜５は、電荷障壁膜と電荷蓄積膜とを有する多層絶縁膜である。ここでは、ＯＮＯ膜を用いている。具体的には、第１膜（下層膜）５Ａである酸化シリコン膜と、第２膜（中層膜）５Ｎである窒化シリコン膜と、第３膜（上層膜）５Ｂである酸化シリコン膜よりなる。絶縁膜５は、第１膜、第２膜および第３膜の３つの膜が半導体基板１側から順次積層された構造である。第２膜５Ｎは、電荷蓄積部である。
【０１６９】
また、メモリゲート電極ＭＧの上部（上面）、制御ゲート電極ＣＧの上部（上面）、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上面（表面）には、金属シリサイド層（金属シリサイド膜）１１が形成されている。
【０１７０】
ソース領域ＭＳおよびドレイン領域ＭＤは、実施の形態１と同様にＬＤＤ構造の領域である。なお、ソース領域ＭＳまたはドレイン領域ＭＤの外周に、ハロー領域（ＨＬ）を設けてもよい。
【０１７１】
ここで、本実施の形態（図３４）においては、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧが設けられている。さらに、このＳｉＧｅ層ＳＧは、メモリゲート電極ＭＧの下方まで延在させていない。言い換えれば、制御ゲート電極ＣＧの下方には、ＳｉＧｅ層ＳＧを設けているが、メモリゲート電極ＭＧの下方にはＳｉＧｅ層ＳＧを設けていない。ここでは、ＳｉＧｅ層ＳＧは、ドレイン領域ＭＤおよびソース領域ＭＳにも形成されている。即ち、ＳｉＧｅ層ＳＧは、メモリゲート電極ＭＧおよびその両側の側壁絶縁膜ＳＷＭの下方以外の領域に形成されている。また、ＳｉＧｅ層ＳＧは、ドレイン領域ＭＤから制御ゲート電極ＣＧ下の半導体基板１中まで延在し、さらに、ソース領域ＭＳにも形成されている。
【０１７２】
次いで、周辺回路領域２Ａのｎチャネル型ＭＩＳＦＥＴＱｎについて説明する。
【０１７３】
図３５に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎは、周辺回路領域２Ａに配置される。このｎチャネル型ＭＩＳＦＥＴＱｎは、半導体基板１（ｐ型ウエルＰＷ２）の上方に配置されたゲート電極ＧＥと、ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３と、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に形成されたソース、ドレイン領域（７、８）を有する。
【０１７４】
ゲート電極ＧＥの延在方向は、図３５の紙面に垂直な方向（ゲート幅方向）である。ゲート電極ＧＥと半導体基板１（ｐ型ウエルＰＷ２）間に配置された絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート絶縁膜として機能する。ゲート電極ＧＥ下の絶縁膜３の下にｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域が形成される。
【０１７５】
ソース、ドレイン領域（７、８）は、ＬＤＤ構造を有し、ｎ＋型半導体領域８とｎ−型半導体領域７よりなる。ｎ＋型半導体領域８は、ｎ−型半導体領域７よりも接合深さが深くかつ不純物濃度が高い。
【０１７６】
ゲート電極ＧＥの側壁部には、酸化シリコンなどの絶縁体（酸化シリコン膜、絶縁膜）からなる側壁絶縁膜（サイドウォール、サイドウォールスペーサ）ＳＷが形成されている。
【０１７７】
ｎ−型半導体領域７はゲート電極ＧＥの側壁に対して自己整合的に形成されている。このため、低濃度のｎ−型半導体領域７はゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷの下に形成される。したがって、低濃度のｎ−型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成されている。また、ｎ＋型半導体領域８は側壁絶縁膜ＳＷの側面に対して自己整合的に形成されている。このように、低濃度のｎ−型半導体領域７はＭＩＳＦＥＴのチャネル領域に隣接するように形成され、高濃度のｎ＋型半導体領域８は低濃度のｎ−型半導体領域７に接し、ＭＩＳＦＥＴのチャネル領域からｎ−型半導体領域７の分だけ離間するように形成されている。
【０１７８】
ゲート電極ＧＥは導電性膜（導電体膜）からなるが、例えば、上記制御ゲート電極ＣＧと同様に、ｎ型多結晶シリコン膜（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）のようなシリコン膜６で構成することが好ましい。
【０１７９】
ゲート電極ＧＥの上部（上面）とｎ＋型半導体領域８の上面（表面）には、金属シリサイド層１１が形成されている。金属シリサイド層１１は、例えばコバルトシリサイド層またはニッケルシリサイド層などからなる。金属シリサイド層１１により、拡散抵抗やコンタクト抵抗を低抵抗化することができる。
【０１８０】
また、本実施の形態においては、周辺回路領域２Ａにおいても、ＳｉＧｅ層ＳＧが形成されている。即ち、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域およびソース、ドレイン領域（７、８）に、ＳｉＧｅ層ＳＧが形成されている。このように、ｎチャネル型ＭＩＳＦＥＴＱｎのチャネル領域にＳｉＧｅ層ＳＧを設けることにより、ｎチャネル型ＭＩＳＦＥＴＱｎの駆動能力を向上させることができる。
【０１８１】
［動作説明］
本実施の形態の半導体装置（メモリセル）の「書込」、「消去」および「読出」の動作は、実施の形態１と同様であるため、その説明を省略する。
【０１８２】
このように、本実施の形態においても、実施の形態１の＜１＞の欄で説明したように、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧを設けたので、制御トランジスタの駆動電流を向上させることができる。また、実施の形態１の＜２＞の欄で説明したように、メモリゲート電極ＭＧの下方にＳｉＧｅ層ＳＧを設けない構成とすることで、非選択セルへの誤書込（ディスターブ）を防止することができる。
【０１８３】
［製法説明］
次いで、図３６〜図５４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３６〜図５４は、本実施の形態の半導体装置の製造工程を示す要部断面図である。なお、前述したように、１Ａは、メモリセル領域を、２Ａは、周辺回路領域を示す。
【０１８４】
まず、図３６および図３７に示すように、半導体基板（半導体ウエハ）１として、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板を準備する。なお、シリコン基板以外の半導体基板１を用いてもよい。
【０１８５】
次いで、半導体基板１の主面に素子分離領域２を形成する。例えば、半導体基板１中に素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する（図３７）。このような素子分離法は、ＳＴＩ法と呼ばれる。この他、ＬＯＣＯＳ法などを用いて素子分離領域２を形成してもよい。なお、メモリセル領域１Ａに示される断面部（図３６）においては、素子分離領域２は現れないが、前述したように素子分離領域２が配置される等、電気的な分離が必要な箇所には適宜、素子分離領域２が配置される。
【０１８６】
次いで、半導体基板１のメモリセル領域１Ａにｐ型ウエルＰＷ１を、半導体基板１の周辺回路領域２Ａにｐ型ウエルＰＷ２を、それぞれ形成する。ｐ型ウエルＰＷ１、ＰＷ２は、ｐ型不純物（例えばホウ素（Ｂ）など）をイオン注入することによって形成する。
【０１８７】
次いで、半導体基板１の主面を清浄化処理した後、半導体基板１（ｐ型ウエルＰＷ１）上に酸化シリコン膜５Ａを形成する。この酸化シリコン膜５Ａは、例えば、熱酸化法（好ましくはＩＳＳＧ酸化）により例えば５ｎｍ程度の膜厚で形成する。なお、酸化シリコン膜５ＡをＣＶＤ法を用いて形成してもよい。次いで、酸化シリコン膜５Ａ上に、窒化シリコン膜５ＮをＣＶＤ法で例えば１０ｎｍ程度の膜厚で堆積する。次いで、窒化シリコン膜５Ｎ上に、酸化シリコン膜５ＢをＣＶＤ法により例えば１．６ｎｍ程度の膜厚で堆積する。前述したように、第３膜（上層膜）を介して電荷を直接トンネル現象により窒化シリコン膜５Ｎに注入するためには、絶縁膜（ＯＮＯ膜）５を構成する第３膜（上層膜）である酸化シリコン膜５Ｂの膜厚を２ｎｍ以下とすることが好ましい。
【０１８８】
以上の工程により、酸化シリコン膜５Ａ、窒化シリコン膜５Ｎおよび酸化シリコン膜５Ｂからなる絶縁膜（ＯＮＯ膜）５を形成することができる。
【０１８９】
次いで、絶縁膜（ＯＮＯ膜）５上に、導電性膜（導電体膜）としてシリコン膜４を形成する。このシリコン膜４として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、１００〜２００ｎｍ程度の膜厚で形成する。シリコン膜４として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜４は、メモリセル領域１Ａにおいてメモリゲート電極ＭＧとなる。
【０１９０】
次いで、メモリゲート電極ＭＧの形成予定領域に、フォトリソグラフィ法を用いてフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクとして用いて、シリコン膜４をエッチングする。この後、フォトレジスト膜をアッシングなどにより除去することにより、メモリゲート電極ＭＧ（例えば、ゲート長が８０ｎｍ程度）を形成する。
【０１９１】
ここで、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの下に残存する絶縁膜５が、メモリトランジスタのゲート絶縁膜となる。なお、メモリゲート電極ＭＧで覆われた部分以外の絶縁膜５は、上記エッチング工程において除去する。また、周辺回路領域２Ａにおいては、絶縁膜５およびシリコン膜４を除去する（図３７）。
【０１９２】
次いで、図３８および図３９に示すように、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの側壁部に、例えば酸化シリコンなどの絶縁膜からなる側壁絶縁膜ＳＷＭを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を例えば２０ｎｍ程度の膜厚で堆積し、この絶縁膜をエッチバックすることによって、メモリゲート電極ＭＧの側壁部に側壁絶縁膜ＳＷＭを形成する。側壁絶縁膜ＳＷＭとしては、酸化シリコン膜の他、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などを用いて形成してもよい。なお、周辺回路領域２Ａにおいては、上記エッチバックにより上記絶縁膜が除去される（図３９）。
【０１９３】
次いで、図４０および図４１に示すように、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷＭをマスクに、Ｇｅイオン（元素、半導体基板と異なる半導体）を注入する（インプラする）ことにより、ＳｉＧｅ層（ＳｉＧｅ領域）ＳＧを形成する。この際、周辺回路領域２Ａにも、Ｇｅイオン（元素、半導体基板と異なる半導体）を注入する。例えば、２５ｅＶで、１ｅ１５ｉｏｎｓ／ｃｍ２のＧｅイオンを、半導体基板１の表面に対して垂直にイオン打ち込みする。
【０１９４】
このようにメモリゲート電極ＭＧを形成し、その隣の制御ゲート電極ＣＧの形成予定領域にＧｅイオンをインプラすることにより、制御性よく、ＳｉＧｅ層ＳＧを形成することができる。
【０１９５】
本実施の形態（図４０、４１）においては、実施の形態２（図５、図６）と異なり、制御ゲート電極ＣＧおよびドレイン領域（ＭＤ）の形成予定領域のみならず、ソース領域（ＭＳ）の形成予定領域にもＳｉＧｅ層ＳＧを形成している。さらに、周辺回路領域２ＡにもＳｉＧｅ層ＳＧを形成している。このように、少なくともメモリゲート電極ＭＧの下部にＳｉＧｅ層ＳＧが形成されなければよい。また、メモリゲート電極ＭＧの側壁部には側壁絶縁膜ＳＷＭが形成されているため、メモリゲート電極ＭＧの端部から側壁絶縁膜ＳＷＭの膜厚に対応する距離だけ離間してＳｉＧｅ層ＳＧを形成することができる。
【０１９６】
次いで、図４２および図４３に示すように、半導体基板１（ｐ型ウエルＰＷ１、ＰＷ２）の表面を清浄化した後、半導体基板１の主面（ＳｉＧｅ層ＳＧの表面）に、絶縁膜（ゲート絶縁膜）３として、例えば、酸化シリコン膜を熱酸化法により、２〜３ｎｍ程度の膜厚で形成する。絶縁膜３としては、酸化シリコン膜の他、酸窒化シリコン膜などの他の絶縁膜を用いてもよい。また、この他、酸化ハフニウム膜、酸化アルミニウム膜（アルミナ）または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する金属酸化膜、および酸化膜等と金属酸化膜との積層膜を形成してもよい。また、熱酸化法の他、ＣＶＤ法を用いて形成してもよい。また、メモリセル領域１Ａ上の絶縁膜（ゲート絶縁膜）３と周辺回路領域２Ａ上の絶縁膜（ゲート絶縁膜）３を異なる膜厚とし、また、異なる膜種で構成してもよい。
【０１９７】
次いで、導電性膜（導電体膜）としてシリコン膜６を形成する。半導体基板１の上部に、シリコン膜６として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて、５０〜２００ｎｍ程度の膜厚で形成する。シリコン膜６として、非晶質シリコン膜を堆積し、熱処理を施すことにより結晶化させてもよい。このシリコン膜６は、後述するように、メモリセル領域１Ａにおいて制御ゲート電極ＣＧ（例えば、ゲート長が５０ｎｍ程度）となる。
【０１９８】
次いで、図４４および図４５に示すように、メモリセル領域１Ａのシリコン膜６をエッチバックする（選択的に除去する）。このエッチバック工程では、シリコン膜６をその表面から所定の膜厚分だけ異方性のドライエッチングにより除去する。この工程により、メモリゲート電極ＭＧの両側の側壁部に、側壁絶縁膜ＳＷＭを介して、シリコン膜６を、サイドウォール状（側壁膜状）に残存させることができる。この際、周辺回路領域２Ａにおいては、ゲート電極ＧＥの形成予定領域にフォトレジスト膜ＰＲ１を形成しておくことで、ゲート電極ＧＥを形成することができる（図４５）。上記メモリゲート電極ＭＧの両方の側壁部のうち、一方の側壁部に残存したシリコン膜６により、制御ゲート電極ＣＧが形成される。また、他方の側壁部に残存したシリコン膜６により、シリコンスペーサＳＰ１が形成される（図４４）。制御ゲート電極ＣＧとシリコンスペーサＳＰ１とは、メモリゲート電極ＭＧの互いに反対側となる側壁部に形成されており、メモリゲート電極ＭＧを挟んでほぼ対称な構造となる。次いで、フォトレジスト膜ＰＲ１を除去する。
【０１９９】
次いで、シリコンスペーサＳＰ１上に開口を有するフォトレジスト膜ＰＲ２を形成し（図４４）、シリコンスペーサＳＰ１を除去する。この際、周辺回路領域２Ａはフォトレジスト膜ＰＲ２で覆っておく（図４６）。次いで、フォトレジスト膜ＰＲ２を除去する。
【０２００】
次いで、図４７および図４８に示すように、メモリセル領域１Ａにおいて、半導体基板１（ｐ型ウエルＰＷ１）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７ａ及びｎ−型半導体領域７ｂを形成する。この際、ｎ−型半導体領域７ａは、メモリゲート電極ＭＧの側壁（制御ゲート電極ＣＧと隣合う側とは反対側の側壁）に側壁絶縁膜ＳＷＭを介して自己整合して形成される。また、ｎ−型半導体領域７ｂは、制御ゲート電極ＣＧの側壁（メモリゲート電極ＭＧと隣合う側とは反対側の側壁）に自己整合して形成される。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ−型半導体領域７を形成する。この際、ｎ−型半導体領域７は、ゲート電極ＧＥの側壁に自己整合して形成される。
【０２０１】
ｎ−型半導体領域７ａとｎ−型半導体領域７ｂとｎ−型半導体領域７とは、同じイオン注入工程で形成してもよいが、ここでは、異なるイオン注入工程で形成している。このように、異なるイオン注入工程で形成することにより、ｎ−型半導体領域７ａ、ｎ−型半導体領域７ｂ及びｎ−型半導体領域７をそれぞれ所望の不純物濃度及び所望の接合の深さで形成することが可能となる。
【０２０２】
次いで、図４９および図５０に示すように、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧが隣り合ったパターン（合成パターン）の側壁部に、例えば酸化シリコンなどの絶縁膜からなる側壁絶縁膜ＳＷを形成する。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部に、側壁絶縁膜ＳＷを形成する。例えば、半導体基板１の主面全面上に酸化シリコン膜などの絶縁膜を堆積し、この絶縁膜をエッチバックすることによって、上記合成パターン（ＣＧ、ＭＧ）の側壁部およびゲート電極ＧＥの側壁部に側壁絶縁膜ＳＷを形成する。側壁絶縁膜ＳＷとしては、酸化シリコン膜の他、窒化シリコン膜または酸化シリコン膜と窒化シリコン膜との積層膜などを用いて形成してもよい。
【０２０３】
次いで、図５１および図５２に示すように、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよび側壁絶縁膜ＳＷＭ、ＳＷをマスクとして、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を、半導体基板１（ｐ型ウエルＰＷ１）に注入することで、高不純物濃度のｎ＋型半導体領域８ａ及びｎ＋型半導体領域８ｂを形成する。この際、ｎ＋型半導体領域８ａは、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧ側の側壁絶縁膜ＳＷに自己整合して形成される。また、ｎ＋型半導体領域８ｂは、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ側の側壁絶縁膜ＳＷに自己整合して形成される。ｎ＋型半導体領域８ａは、ｎ−型半導体領域７ａよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。ｎ＋型半導体領域８ｂは、ｎ−型半導体領域７ｂよりも不純物濃度が高く、接合の深さが深い半導体領域として形成される。また、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側の半導体基板１（ｐ型ウエルＰＷ２）中に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物を注入することで、ｎ＋型半導体領域８を形成する。この際、ｎ＋型半導体領域８は、周辺回路領域２Ａにおいて、ゲート電極ＧＥの側壁部の側壁絶縁膜ＳＷに自己整合して形成される。これにより、周辺回路領域２Ａにおいて、ゲート電極ＧＥの両側にＬＤＤ構造のソース、ドレイン領域（７、８）が形成される。
【０２０４】
上記工程により、ｎ−型半導体領域７ｂとそれよりも高不純物濃度のｎ＋型半導体領域８ｂとにより、メモリトランジスタのドレイン領域として機能するｎ型のドレイン領域ＭＤが構成され、ｎ−型半導体領域７ａとそれよりも高不純物濃度のｎ＋型半導体領域８ａとにより、メモリトランジスタのソース領域として機能するｎ型のソース領域ＭＳが構成される。
【０２０５】
ここで、メモリセル領域１Ａにおいて、ソース領域ＭＳ、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）と、ＳｉＧｅ層ＳＧの深さについて、図５１に図示する関係に限定されるものではない。また、周辺回路領域２Ａにおいて、ＬＤＤ構造のソース、ドレイン領域（７、８）とＳｉＧｅ層ＳＧの深さについて、図５２に図示する関係に限定されるものではない。
【０２０６】
また、本実施の形態においては、ハロー領域ＨＬを設けていないが、実施の形態２のように、ハロー領域ＨＬを形成してもよい。
【０２０７】
次いで、ソース領域ＭＳ（ｎ−型半導体領域７ａおよびｎ＋型半導体領域８ａ）、ドレイン領域ＭＤ（ｎ−型半導体領域７ｂおよびｎ＋型半導体領域８ｂ）およびソース、ドレイン領域（７、８）に導入された不純物を活性化するための熱処理を行う。
【０２０８】
以上の工程により、メモリセル領域１Ａに不揮発性メモリのメモリセルＭＣが、周辺回路領域２Ａにｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【０２０９】
次いで、必要に応じて、例えば希フッ酸などを用いたウェットエッチングを行って、半導体基板１の主表面を清浄化する。これにより、ｎ＋型半導体領域８ａの上面とｎ＋型半導体領域８ｂの上面と制御ゲート電極ＣＧの上面とメモリゲート電極ＭＧの上面とが清浄化され、自然酸化膜などの不要物が除去される。また、ｎ＋型半導体領域８の上面とゲート電極ＧＥの上面とが清浄化され、自然酸化膜などの不要物が除去される。
【０２１０】
次いで、図５３および図５４に示すように、サリサイド技術を用いて、メモリゲート電極ＭＧ、制御ゲート電極ＣＧ、ｎ＋型半導体領域８ａおよびｎ＋型半導体領域８ｂの上部に、それぞれ金属シリサイド層（金属シリサイド膜）１１を形成する。また、ゲート電極ＧＥおよびｎ＋型半導体領域８の上部に、それぞれ金属シリサイド層１１を形成する。
【０２１１】
この金属シリサイド層１１により、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。この金属シリサイド層１１は、実施の形態２と同様にして形成することができる。
【０２１２】
次いで、半導体基板１の上部に、実施の形態２と同様に、絶縁膜（層間絶縁膜）１２、プラグＰＧおよび第１層配線Ｍ１を形成する。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここではその説明を省略する。
【０２１３】
（実施の形態４）
上記実施の形態１〜３においては、書込方式として、ＳＳＩ書込方式を、消去方式として、ＦＮ消去方式を用いた場合について説明したが、他の方式の組み合わせにおいても実施の形態１等で詳細に説明した効果（＜１＞、＜２＞）を奏する。
【０２１４】
図５５は、書込と消去の各方式の組み合わせ例を示す表である。図５５に示すように、前述したＳＳＩ書込とＦＮ消去の組み合わせ（Ｎｏ．１）の他、ＳＳＩ書込とＢＴＢＴ消去を組み合わせ（Ｎｏ．２）でもよい。また、ＦＮ書込とＢＴＢＴ消去の組み合わせ（Ｎｏ．３）、また、ＦＮ書込とＦＮ消去の組み合わせ（Ｎｏ．４）でもよい。ＦＮ書込とは、直接トンネル現象により電子を電荷蓄積部（絶縁膜５中の窒化シリコン膜（５Ｎ））に注入する書込方法である。また、ＢＴＢＴ消去とは、ＢＴＢＴにより発生したホットキャリア、この場合はホールを注入する消去方法である。
【０２１５】
上記Ｎｏ．１〜Ｎｏ．４に示す組み合わせであっても、実施の形態１〜３で説明した、制御ゲート電極ＣＧ下の絶縁膜３の下にＳｉＧｅ層（ＳｉＧｅ領域）ＳＧを設けることにより、制御トランジスタの駆動電流を向上させることができる（効果＜１＞）。また、メモリゲート電極ＭＧの下方にＳｉＧｅ層ＳＧを設けない構成とすることで、非選択セルへの誤書込（ディスターブ）を防止することができる（効果＜２＞）。
【０２１６】
（実施の形態５）
実施の形態１〜３で説明したメモリセルＭＣのソース領域（ＭＳ）およびドレイン領域（ＭＤ）に歪み印加技術を適用し、制御トランジスタの駆動能力をさらに向上させることができる。図５６および図５７は、本実施の形態の半導体装置を示す要部断面図である。
【０２１７】
図５６は、実施の形態２（図５）のメモリセルにおいて、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）に歪み印加技術を適用したものである。図５７は、実施の形態３（図３４）のメモリセルにおいて、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）に歪み印加技術を適用したものである。
【０２１８】
図５６において、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）以外の構成は、実施の形態２（図５）と同様である。また、図５７において、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）以外の構成は、実施の形態３（図３４）と同様である。
【０２１９】
本実施の形態においては、図５６および図５７に示すように、ソース領域ＭＳを構成するｎ−型半導体領域（低濃度不純物拡散層）７ａとｎ＋型半導体領域（高濃度不純物拡散層）８ｃのうち、ｎ＋型半導体領域（高濃度不純物拡散層）８ｃが、ＳｉＣよりなる。また、ドレイン領域ＭＤを構成するｎ−型半導体領域（低濃度不純物拡散層）７ｂとｎ＋型半導体領域（高濃度不純物拡散層）８ｃのうち、ｎ＋型半導体領域（高濃度不純物拡散層）８ｃが、ＳｉＣよりなる。
【０２２０】
このため、制御ゲート電極ＣＧの下部のＳｉＧｅ層ＳＧやシリコンよりなる半導体基板１（ｐ型ウエルＰＷ１）と比較し、ＳｉＣよりなるｎ＋型半導体領域８ｃの格子間隔が小さくなる。よって、ソース領域ＭＳやドレイン領域ＭＤから制御トランジスタのチャネル領域に引っ張り応力が加わり、ｎ型のメモリセルの場合のキャリアである電子の移動度を向上させることができる。よって、制御トランジスタの駆動能力を向上させることができる。また、メモリトランジスタにおいても駆動能力を向上させることができる。
【０２２１】
ＳｉＣよりなるｎ＋型半導体領域８ｃは、例えば、半導体基板１にｎ型不純物を注入する際、炭素（Ｃ）を同時に注入することで形成することができる。ｎ型不純物の注入工程と炭素（Ｃ）の注入工程を別工程としてもよい。
【０２２２】
また、ＳｉＣよりなるｎ＋型半導体領域８ｃは、ソース領域ＭＳおよびドレイン領域ＭＤの形成領域に溝を形成し、溝の内部にＳｉＣをエピタキシャル成長させた後、ｎ型不純物を注入することで形成することもできる。なお、エピタキシャル成長中にｎ型不純物をドープさせてもよい。
【０２２３】
（実施の形態６）
実施の形態１〜５においては、ｎ型のメモリセルを例に説明したが、ＳｉＧｅ層（ＳｉＧｅ領域）ＳＧの適用による制御トランジスタの駆動能力の向上はｐ型のメモリセルにも適用可能である。
【０２２４】
この場合、半導体基板１のメモリセル領域１Ａに形成するウエルをｎ型ウエルＮＷ１とし、ソース領域ＭＳおよびドレイン領域ＭＤの形成に際し、ｐ型の不純物をイオン打ち込みすればよい。
【０２２５】
また、ｐ型のメモリセルのソース領域（ＭＳ）およびドレイン領域（ＭＤ）に歪み印加技術を適用し、制御トランジスタの駆動能力をさらに向上させることができる。図５８および図５９は、本実施の形態の半導体装置を示す要部断面図である。
【０２２６】
図５８は、実施の形態２（図５）のｎ型のメモリセルをｐ型とし、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）に歪み印加技術を適用したものである。図５９は、実施の形態３（図３４）のｎ型のメモリセルをｐ型とし、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）に歪み印加技術を適用したものである。
【０２２７】
図５８において、ｎ型ウエル（ＮＷ１）、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）以外の構成は、実施の形態２（図５）と同様である。また、図５９において、ｎ型ウエル（ＮＷ１）、ソース領域（ＭＳ）およびドレイン領域（ＭＤ）以外の構成は、実施の形態３（図３４）と同様である。
【０２２８】
本実施の形態においては、図５８および図５９に示すように、ソース領域ＭＳを構成するｐ−型半導体領域（低濃度不純物拡散層）Ｐ７ａとｐ＋型半導体領域（高濃度不純物拡散層）Ｐ８ｇのうち、ｐ＋型半導体領域（高濃度不純物拡散層）Ｐ８ｇが、ＳｉＧｅよりなる。また、ドレイン領域ＭＤを構成するｐ−型半導体領域（低濃度不純物拡散層）Ｐ７ｂとｐ＋型半導体領域（高濃度不純物拡散層）Ｐ８ｇのうち、ｐ＋型半導体領域（高濃度不純物拡散層）Ｐ８ｇが、ＳｉＧｅよりなる。
【０２２９】
このため、制御ゲート電極ＣＧの下部のシリコンよりなる半導体基板１（ｎ型ウエルＮＷ１）と比較し、ＳｉＧｅよりなるｐ＋型半導体領域Ｐ８ｇの格子間隔が大きくなる。よって、ソース領域ＭＳやドレイン領域ＭＤから制御トランジスタのチャネル領域に圧縮応力が加わり、ｐ型のメモリセルの場合のキャリアであるホールの移動度を向上させることができる。よって、制御トランジスタの駆動能力を向上させることができる。また、メモリトランジスタにおいても駆動能力を向上させることができる。
【０２３０】
ＳｉＧｅよりなるｐ＋型半導体領域Ｐ８ｇは、例えば、半導体基板１にｐ型不純物を注入する際、Ｇｅを同時に注入することで形成することができる。ｐ型不純物の注入工程とＧｅの注入工程を別工程としてもよい。
【０２３１】
また、ＳｉＧｅよりなるｐ＋型半導体領域Ｐ８ｇは、ソース領域ＭＳおよびドレイン領域ＭＤの形成領域に溝を形成し、溝の内部にＳｉＧｅをエピタキシャル成長させた後、ｐ型不純物を注入することで形成することもできる。なお、エピタキシャル成長中にｐ型不純物をドープさせてもよい。
【０２３２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２３３】
１  半導体基板
１Ａ  メモリセル領域
２  素子分離領域
２Ａ  周辺回路領域
３  絶縁膜
４  シリコン膜
５  絶縁膜
５Ａ  酸化シリコン膜（第１膜）
５Ｂ  酸化シリコン膜（第３膜）
５Ｎ  窒化シリコン膜（第２膜）
６  シリコン膜
７  ｎ−型半導体領域
７ａ  ｎ−型半導体領域（低濃度不純物拡散層）
７ｂ  ｎ−型半導体領域（低濃度不純物拡散層）
８  ｎ＋型半導体領域
８ａ  ｎ＋型半導体領域（高濃度不純物拡散層）
８ｂ  ｎ＋型半導体領域（高濃度不純物拡散層）
８ｃ  ｎ＋型半導体領域（高濃度不純物拡散層）
１１  金属シリサイド層（金属シリサイド膜）
１２  絶縁膜（層間絶縁膜）
１３ａ  バリア導体膜
１３ｂ  主導体膜
１４  溝用絶縁膜
ＣＧ  制御ゲート電極
ＣＰ１  酸化シリコン膜
ＣＰ２  窒化シリコン膜
ｅ  電子
ＧＥ  ゲート電極
ｈ  ホール
ＨＬ  ハロー領域
Ｍ１  第１層配線
ＭＣ  メモリセル
ＭＤ  ドレイン領域
ＭＧ  メモリゲート電極
ＭＳ  ソース領域
ＮＷ１  ｎ型ウエル
Ｐ７ａ  ｐ−型半導体領域（低濃度不純物拡散層）
Ｐ７ｂ  ｐ−型半導体領域（低濃度不純物拡散層）
Ｐ８ｇ  ｐ＋型半導体領域（高濃度不純物拡散層）
ＰＧ  プラグ
ＰＲ  フォトレジスト膜
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＷ１  ｐ型ウエル
ＰＷ２  ｐ型ウエル
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
ＳＧ  ＳｉＧｅ層
ＳＰ１  シリコンスペーサ
ＳＷ  側壁絶縁膜
ＳＷＭ  側壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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