(57)【要約】      （修正有）【課題】ＧａＮ系ＨＦＥＴ装置構造およびそれを作製する方法を提供する。【解決手段】ヘテロ構造半導体装置１００は、第１の活性層１０２と、第１の活性層１０２上に配設される第２の活性層１０６とを含む。第１の活性層１０２と第２の活性層１０６との間に２次元電子ガス層１０４が形成される。ＡｌＳｉＮパシベーション層１０８が第２の活性層１０６の上に配設される。第１および第２のオーミックコンタクト１１４、１１６は第２の活性層１０６に電気的に接続する。第１および第２のオーミックコンタクト１１４、１１６は横方向に離間され、第１のオーミックコンタクト１１４と第２のオーミックコンタクト１１６との間にゲート１１２が配設される。【選択図】図１
2014170934.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロ構造パワートランジスタであって、
第１の活性層と、
前記第１の活性層上に配設される第２の活性層とを備え、２次元電子ガス層が前記第１の活性層と前記第２の活性層との間に形成し、さらに
前記第２の活性層の上に配設される窒化アルミニウムシリコン（ＡｌＳｉＮ）を備えるパシベーション層と、
ゲートと、
前記第２の活性層に電気的に接続する第１および第２のオーミックコンタクトとを備え、前記第１および第２のオーミックコンタクトは横方向に離間され、前記ゲートは前記第１のオーミックコンタクトと前記第２のオーミックコンタクトとの間に配設される、ヘテロ構造パワートランジスタ。
【請求項２】
前記パシベーション層上に配設される第２のゲート誘電層をさらに備え、前記ゲートは前記第２のゲート誘電層の上方に配設される、請求項１に記載のヘテロ構造パワートランジスタ。
【請求項３】
前記第２のゲート誘電層は酸化アルミニウム（Ａｌ2Ｏ3）を備える、請求項２に記載のヘテロ構造パワートランジスタ。
【請求項４】
前記第２のゲート誘電層の上に配設される上側パシベーション層をさらに備え、前記ゲートは、前記上側パシベーション層を通って鉛直方向に延在して前記第２のゲート誘電層に接する、請求項２に記載のヘテロ構造パワートランジスタ。
【請求項５】
前記パシベーション層は第１の厚みを有し、前記第２のゲート誘電層は第２の厚みを有し、前記第２の厚みは前記第１の厚みよりも大きい、請求項２に記載のヘテロ構造パワートランジスタ。
【請求項６】
前記第１および第２のオーミックコンタクトは、前記第２のゲート誘電層および前記パシベーション層を通って鉛直方向に延在する、請求項２に記載のヘテロ構造パワートランジスタ。
【請求項７】
前記第１および第２のオーミックコンタクトは、前記上側パシベーション層、前記第２のゲート誘電層、および前記パシベーション層を通って鉛直方向に延在する、請求項４に記載のヘテロ構造パワートランジスタ。
【請求項８】
前記パシベーション層は約１−５ナノメータ厚の範囲の第１の厚みを有する、請求項１に記載のヘテロ構造パワートランジスタ。
【請求項９】
前記第２のゲート誘電体は約１０−２０ナノメータ厚の範囲の第２の厚みを有する、請求項２に記載のヘテロ構造パワートランジスタ。
【請求項１０】
前記第１および第２のオーミックコンタクトはそれぞれソースおよびドレインオーミックコンタクトを備える、請求項１に記載のヘテロ構造パワートランジスタ。
【請求項１１】
前記上側パシベーション層はＳｉＮを備える、請求項４に記載のヘテロ構造パワートランジスタ。
【請求項１２】
前記第１の活性層は窒化ガリウム（ＧａＮ）を備える、請求項１に記載のヘテロ構造パワートランジスタ。
【請求項１３】
前記第２の活性層は窒化アルミニウムガリウム（ＡｌＧａＮ）を備える、請求項１に記載のヘテロ構造パワートランジスタ。
【請求項１４】
前記第１および第２の活性層は分離されたメサとして規定される、請求項１に記載のヘテロ構造パワートランジスタ。
【請求項１５】
前記ゲートはニッケル金（ＮｉＡｕ）合金を備える、請求項１に記載のヘテロ構造パワートランジスタ。
【請求項１６】
前記ゲートは、前記ドレインオーミックコンタクトに向けて延在するゲート電界プレートを含む、請求項１０に記載のヘテロ構造パワートランジスタ。
【請求項１７】
前記ゲートは、チタン金（ＴｉＡｕ）合金またはモリブデン金ＭｏＡｕ合金を備える、請求項１に記載のヘテロ構造パワートランジスタ。
【請求項１８】
ヘテロ構造半導体装置を作製する方法であって、
基板上に第１の活性層を形成することと、
前記第１の活性層の上に第２の活性層を形成することとを備え、前記第１の活性層および前記第２の活性層は、２次元電子ガス層がその間に形成されるように異なるバンドギャップを有し、さらに
前記第２の活性層の上に窒化アルミニウムシリコン（ＡｌＳｉＮ）を備えるパシベーション層を形成することを備え、前記パシベーション層は第１の厚みを有し、さらに
前記パシベーション層を通って各々が鉛直方向に延在する第１および第２のオーミックコンタクトを形成することを備え、前記第１および第２のオーミックコンタクトは横方向に離間されかつ前記第２の活性層に電気的に接続され、さらに
前記第１のオーミックコンタクトと前記第２のオーミックコンタクトとの間の横方向位置にゲートを形成することを備える、方法。
【請求項１９】
前記パシベーション層の上に第２のゲート誘電層を堆積することをさらに備え、前記第２のゲート誘電層は前記第１の厚みよりも大きい第２の厚みを有する、請求項１８に記載の方法。
【請求項２０】
前記第２のゲート誘電層の上に上側パシベーション層を堆積することをさらに備える、請求項１９に記載の方法。
【請求項２１】
前記第２のゲート誘電層をアニールすることをさらに備える、請求項１９に記載の方法。
【請求項２２】
前記第２のゲート誘電層は酸化アルミニウムを備える、請求項１９に記載の方法。
【請求項２３】
前記第１の活性層は窒化ガリウムを備える、請求項１８に記載の方法。
【請求項２４】
前記第２の活性層は窒化アルミニウムガリウムを備える、請求項１８に記載の方法。
【請求項２５】
前記パシベーション層は、前記第１および第２の活性層とともにインサイチューで形成される、請求項１８に記載の方法。
【請求項２６】
前記パシベーション層の上に、前記パシベーション層とともにインサイチューでＡｌＮ層を成長することをさらに備える、請求項１８に記載の方法。
【請求項２７】
前記第１の厚みは約１−５ナノメータ厚の範囲にある、請求項１８に記載の方法。
【請求項２８】
前記第２の厚みは約１０−２０ナノメータ厚の範囲にある、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して高電圧電界効果トランジスタ（ＦＥＴ）に関し、より特定的には、高電子移動度トランジスタ（ＨＥＭＴ）およびヘテロ構造電界効果トランジスタ（ＨＦＥＴ）ならびにそのようなパワートランジスタ装置を作製する方法に関する。
【背景技術】
【０００２】
背景
高電圧ＦＥＴの１つの種類は、ヘテロ接合または高電子移動度トランジスタ（ＨＥＭＴ）とも称されるヘテロ構造ＦＥＴ（ＨＦＥＴ）である。窒化ガリウム（ＧａＮ）系の、および炭化ケイ素（ＳｉＣ）などの他のワイドバンドギャップＩＩＩ−ＩＶ直接遷移型半導体材料系のＨＦＥＴは、シリコン系の装置に勝るそれらの優れた物性により、ある電子装置で有利に利用される。たとえば、ＧａＮおよびＡｌＧａＮ／ＧａＮトランジスタは、ＧａＮ系の材料および装置構造によって与えられる高い電子移動度、高い降伏電圧、および高い飽和電子速度特性により、高速スイッチングおよび高電力適用例（たとえば、パワースイッチおよびパワーコンバータ）で一般的に用いられている。ＨＦＥＴの物性により、ＨＦＥＴは同じ電圧で同じ電流を導通する他の半導体スイッチよりも実質的に速く状態を変化させ得、ワイドバンドギャップは上昇した温度でＨＦＥＴの性能を向上させ得る。
【０００３】
ＧａＮ系のＨＦＥＴ装置は典型的に、薄い円板またはウェハに形成される、シリコン、サファイア、および炭化ケイ素などの基板半導体材料上へのエピタキシャル成長によって作製される。半導体材料の中に直接に電子装置（たとえばトランジスタ）を形成するための作製ステップは、しばしばフロントエンド（ＦＥＯＬ）処理と称される。ＨＦＥＴのＦＥＯＬ処理の際、装置構造のさまざまな材料層を構築するために、ウェハはさまざまな機械から移動され得る。しかし、ＧａＮは圧電材料であるので、ＧａＮ系のＨＦＥＴ装置にはＦＥＯＬ処理の間に（正または負の）電荷が蓄積されやすい。たとえば、電荷蓄積は、半導体の表面上への誘電層の堆積または成長に係るパシベーションプロセスの結果として生じ得る。パシベーションは、ウェハの表面を環境中の電気的および化学的条件から分離することによって電気的安定性を与えるのに利用され得る。たとえば、ＨＦＥＴの作製の間に空気に晒されると酸化などの表面反応が生じる可能性があり、これはＨＦＥＴ装置の全体的な性能に影響を及ぼすことがある。
【発明の概要】
【課題を解決するための手段】
【０００４】
詳細な説明
図面のいくつかの図全体にわたって、対応する参照符号は対応する構成要素を示す。当業者であれば、図中の要素が簡略化および明確化のために図示され、必ずしも同じ縮尺で描かれているとは限らないことを認めるであろう。たとえば、図中のいくつかの要素の寸法は、本発明のさまざまな実施形態をよりよく理解する助けとなるように、他の要素に対して誇張されていることがある。また、本発明のこれらのさまざまな実施形態をより見やすくするために、商業的に実現可能な実施形態において有用または必要な、一般的であるがよく理解された要素は描かれていない場合が多い。
【０００５】
以下の説明では、本発明についての完全な理解を提供するために多数の具体的な詳細について述べる。しかし、当業者にとっては、本発明を実行するのに具体的な詳細を採用する必要はないことが明白であろう。他の例では、本発明を不明瞭にしないようにするため、周知の材料または方法については詳細に説明していない。
【０００６】
本明細書全体にわたる「一実施形態」、「実施形態」、「一例」、または「例」の参照は、実施形態または例に関して説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたるさまざまな箇所における「一実施形態」、「実施形態」、「一例」、または「例」という文言の出現は、必ずしもすべて同じ実施形態または例を指すとは限らない。さらに、特定の特徴、構造、または特性は、１つ以上の実施形態または例におけるいずれかの好適な組合せおよび／または副次的組合せで組合せられ得る。特定の特徴、構造、または特性は、説明される機能性をもたらす集積回路、電子回路、組合せ論理回路、または他の好適な構成要素に含まれ得る。また、ここに示される図は当業者への説明のためのものであり、図面は必ずしも縮尺通りに描かれていないことが認められる。
【０００７】
以下の説明では、説明の目的で例示的なＨＦＥＴを用いる。しかし、本発明の実施形態を、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）または金属絶縁体半導体ＦＥＴ（ＭＩＳＦＥＴ）装置などの他の種類のＦＥＴとともに利用してもよいことを認めるべきである。
【０００８】
以上言及したように、作製処理の間にＨＦＥＴ装置のウェハ上にシート電荷が蓄積することがある。蓄積される表面電荷の影響に対抗し、かつ他の環境的条件からＨＦＥＴ装置を保護するために、誘電材料の１つ以上の層をＨＦＥＴの表面を保護するパシベーション層として用いてもよい。
【０００９】
本発明の実施形態に従うと、ＨＦＥＴ装置のＧａＮ表面を不動態化するのに窒化アルミニウムシリコン（ＡｌＳｉＮ）系の新しい材料組合せを利用するＧａＮ系のＨＦＥＴ装置構造およびこれを作製する方法が開示される。一実施形態では、ＡｌＳｉＮ層は、ＨＦＥＴ装置のパシベーション層およびゲート誘電体の両者として機能する。伝統的なパシベーション材料と比較して、本明細書中に記載のＨＦＥＴ構造で用いる場合のＡｌＳｉＮのより広いバンドギャップは、スイッチングの際の電流崩壊を最小限にし、ゲート漏れを低減し、かつ向上したゲート信頼性および安定性を提供し得る。
【００１０】
一実施形態では、ＨＦＥＴ装置は第１および第２の活性層を有し、その間に２次元電子ガス層が形成される。ＡｌＳｉＮ（たとえば、ＡｌＳｉ3Ｎ4）のパシベーション層が第２の活性層の上に配設される。ＡｌＳｉＮパシベーション層は第１のゲート誘電層としても働き得る。（本開示では、この２機能層はパシベーション／第１のゲート誘電層とも称される。）さらなる実施形態では、第１のゲート誘電層の上に第２のゲート誘電層が配設される。一例では、第２のゲート誘電層に酸化アルミニウム（Ａｌ2Ｏ3）が利用される。他の実施形態では、第２のゲート誘電層の上に１つ以上の付加的な層が形成される。ＡｌＳｉＮパシベーション層の上方にゲート部材が配設される。装置のオーミックコンタクト（ソースおよびドレイン）は、第２の活性層まで延在する。
【００１１】
限定的でなく網羅的でない本発明の実施形態を以下の図を参照して説明する。特に明記しない限り、同じ参照番号はさまざまな図にわたって同じ部分を指す。
【図面の簡単な説明】
【００１２】
【図１】パシベーション構造を有する例示的な半導体装置の側面断面図である。
【図２】別のパシベーション構造を有する例示的な半導体装置の側面断面図である。
【図３】さらなるパシベーション構造を有する例示的な半導体装置の側面断面図である。
【図４】半導体装置構造を作製するための例示的なプロセスフローを図示する流れ図である。
【図５】半導体装置構造を作製するための別の例示的なプロセスフローを図示する流れ図である。
【発明を実施するための形態】
【００１３】
図１は、例示的な半導体装置１００、すなわちＨＦＥＴ装置、の側面断面図を図示し、これは、チャネル層とも称される第１の活性層１０２と、バリアまたはドナー層とも呼ばれる第２の活性層１０６と、パシベーション層１０８と、ゲート１１２と、それぞれのソースおよびドレインオーミックコンタクト１１４および１１６とを含む。それぞれのソースおよびドレインオーミックコンタクト１１４および１１６は、鉛直下方向にパシベーション層１０８を通って延在して第２の活性層１０６に電気的に接続するように示される。示されるように、ソースおよびドレインオーミックコンタクト１１４および１１６は横方向に離間され、ゲート１１２がソースオーミックコンタクト１１４とドレインオーミックコンタクト１１６との間に配設される。
【００１４】
図１にはさらに、第１の活性層１０２と第２の活性層１０６との間に形成される電荷層１０４を示す。電荷層１０４は２次元電子ガス（２ＤＥＧ）層１０４と称されることがある。２ＤＥＧ層１０４はＨＦＥＴ装置のための横方向導電チャネルを規定する。２ＤＥＧ層１０４は、２つの活性層の間のバンドギャップの差によって形成する。特に、２ＤＥＧ層１０４は、２つの活性層の間の自発分極および圧電分極の変化によって形成する。第１の活性層１０２と第２の活性層１０６との間のバンドギャップの差から生じる量子井戸の中に捕えられる電子はこのように２（水平方向）次元で横方向に自由に移動するが、３（鉛直方向）次元にはしっかりと閉じ込められる。
【００１５】
本開示の文脈で、「インサイチュー」という用語は、ウェハを工具またはチャンバの外側の環境に露出することなく単一の工具または反応チャンバ内で行なわれるプロセスを指す。さらに、「エクスサイチュー」という用語は、単一の工具の中では行なわれないプロセスを指すことがある。別の実施形態では、パシベーション層１０８の形成は、第１および第２の活性層１０２および１０６のそれぞれの形成の後に有機金属化学気相成長（ＭＯＣＶＤ）を用いて行なわれてもよい。換言すると、パシベーション層１０８は、それぞれ第１および第２の活性層１０２および１０６とともにインサイチューで堆積され得る。
【００１６】
第１の活性層１０２は、典型的に、サファイア（Ａｌ2Ｏ3）、シリコン（Ｓｉ）、ＧａＮ、または炭化ケイ素（ＳｉＣ）などの多数の異なる材料のうち任意の１つから形成される基板（図示せず）の上に配設される。一実施形態では、第１の活性層１０２はエピタキシャルＧａＮ層を備える。格子不整合および／または熱膨張係数の差に伴う可能な問題を回避するため、１つ以上の付加的な層を第１の活性層１０２と下地基板との間に配設してもよい。たとえば、基板と第１の活性層１０２との間にオプションの薄い核形成層を形成してもよい。他の例では、第１の活性層１０２は、他のＩＩＩ族元素のさまざまな窒化物化合物を含有する異なる半導体材料を備えてもよい。さらに、第２の活性層１０６の形成の前に、ＡｌＮの薄い（〜１ｎｍ）層を第１の活性層１０２の上に形成してもよい。第１の活性層１０２は基板の上に成長または堆積されてもよい。
【００１７】
第２の活性層１０６は第１の活性層１０２の上に配設される。図１の例では、第２の活性層１０６は、窒化アルミニウムガリウム（ＡｌＧａＮ）を備える。他の例では、窒化アルミニウムインジウム（ＡｌＩｎＮ）および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などの異なるＩＩＩ族窒化物半導体材料を第２の活性層１０６に用いてもよい。他の実施形態では、第２の活性層１０６の材料は非化学量論的化合物であってもよい。そのような材料では、元素の比率は容易に通常の自然数で表わされない。たとえば、第２の活性層１０６は、ＡｌXＧａ1−XＮ（式中０＜Ｘ＜１）などのＩＩＩ族窒化物半導体材料の非化学量論的化合物であってもよい。一実現例では、第２の活性層１０６は、厚みが約２０ナノメータ（ｎｍ）であるＡｌＧａＮ（Ａｌ２５％）を備える。オプションで、パシベーション層１０８の形成の前にＧａＮの薄い（〜１ｎｍ）終端層が第２の活性層１０６の上に形成されてもよい。第２の活性層１０６は第１の活性層１０２の上に成長または堆積されてもよい。
【００１８】
図１に示されるように、パシベーション層１０８は第２の活性層１０６の上に配設される。以上論じたように、一実施形態では、パシベーション層１０８は窒化アルミニウムシリコン（ＡｌＳｉＮ）を備える。一例では、パシベーション１０８の厚みは、ほぼ１−１０ナノメータ（ｎｍ）厚の範囲に入り得る。さらに、一実現例では、パシベーション層１０８は、窒化ケイ素（ＳｉＮ）に対してアルミニウムが実質的に５−１０％であり、１−１０ｎｍの間の厚みに形成される。以前に論じたように、パシベーション層１０８は、それぞれ第１および第２の活性層１０２および１０６とともにインサイチューで堆積され、ＧａＮ系の活性層を不動態化するのに利用され得る。一例では、パシベーション層１０８は、ＭＯＣＶＤを用いてインサイチューで成長される層と同様の純度、密度、および強度特性を有する。たとえば、インサイチューで成長される層は一般的に、エクスサイチューで成長される層と比較して、より高純度、より高強度、およびより高密度である。さらに、パシベーション層１０８はゲート誘電層としても利用され得る。
【００１９】
パシベーション層１０８は第２の活性層１０６からゲート１１２を分離する。示されるように、ゲート１１２はパシベーション層１０８の上に配設される。一実施形態では、ゲート１１２は金ニッケル（ＮｉＡｕ）合金を備える。別の実施形態では、ゲート１１２はチタン金（ＴｉＡｕ）合金またはモリブデン金ＭｏＡｕ合金を備える。他の例では、ゲート１１２はゲート電極およびゲート電界プレートを備え得る。動作の際、ゲート１１２は、ソースオーミックコンタクト１１４およびドレイン１１６オーミックコンタクトそれぞれとの間の順方向導通経路を制御する。図１の例では、パシベーション層１０８の上方にあり、オーミックドレインコンタクト１１６に向けて横方向に延在するゲート１１２の部分はゲート電界プレートとして働き、これは、（オーミックドレインコンタクト１１６に最も近い）端縁で電界強度を軽減するように機能する。
【００２０】
オーミックコンタクト１１４および１１６はパシベーション誘電層１０８を通って配設されて第２の活性層１０６に接する。オーミックコンタクト１１４はソースコンタクトの一例である一方で、オーミックコンタクト１１６はドレインコンタクトの一例である。一実施形態では、オーミックコンタクト１１４および１１６は、パシベーション層１０８の中に開口をエッチングして、その後に金属堆積およびアニールステップを行なうことによって形成され得る。
【００２１】
示されるように、図１は、ゲート１１２とそれぞれがＧａＮ  ＨＦＥＴ装置１００のソースおよびドレイン電極を備えるオーミック金属コンタクト１１４および１１６との形成のすぐ後の作製プロセス中のある時点での装置構造を図示する。図１は、パシベーション層１０８のすぐ上に形成されるオーミック金属コンタクト１１４および１１６を示す。他の実施形態では、オーミック金属コンタクト１１４および１１６は、第２の活性層１０６の中に鉛直方向下向きに延在する凹部の中に形成され得る。また他の実施形態では、オーミック金属コンタクト１１４および１１６は、第２の活性層１０６を通って鉛直方向下向きに延在する凹部の中に形成されて第１の活性層１０２に接してもよい。
【００２２】
半導体装置１００がパワースイッチとして用いられるように構成される場合、ゲート１１２ならびにオーミックコンタクト１１４および１１６は典型的に端子を通って結合されて外部回路への電気的接続を形成する。動作の際、２ＤＥＧ層１０４中の電荷はオーミックコンタクト１１４と１１６との間を横方向に流れて外部回路中の電流となる。電荷の流れおよびしたがって電流は、ゲート１１２とオーミックコンタクト１１４との間に電気的に接続される外部回路からの電圧によって制御され得る。
【００２３】
この開示で用いるように、電気的接続はオーミック接続である。オーミック接続は、電圧と電流との間の関係が実質的に線形であり、電流の両方向について対称であるものである。たとえば、金属のみを通して互いに接する２つの金属パターンが電気的に接続される。これに対し、オーミックコンタクト１１４および１１６は半導体装置１００において互いに電気的に接続されない。なぜなら、これらの２つのコンタクトの間のいずれの接続も、導通経路がゲート１１２によって制御される半導体材料中のチャネルを通るものであるからである。同様に、ゲート１１２は第２の活性層１０６に電気的に接続されない。というのも、パシベーション層１０８がゲート１１２を下地活性層から絶縁するからである。
【００２４】
以上論じたように、パシベーション層１０８としてＡｌＳｉＮを利用することは、装置１００の作製および／または取り扱いの際の蓄積表面電荷の悪影響を軽減するのを助ける。さらに、本明細書中に記載のＨＦＥＴ構造でパシベーション層１０８としてＡｌＳｉＮを利用することにより、スイッチングの際の電流崩壊を最小限にし、ゲート漏れを低減し、かつゲート信頼性および安定性を向上させ得る。さらに、パシベーション層１０８はゲート誘電層としても利用され得る。
【００２５】
図２は、例示的な半導体装置（ＨＦＥＴ装置）２００の側面断面図を図示し、これは、第１の活性層２０２と、第２の活性層２０６と、その間に形成される２ＤＥＧ層２０４とを含む。パシベーション／第１のゲート誘電層２０８と、第２のゲート誘電体２１０と、ゲート２１２と、それぞれのソースおよびドレインオーミックコンタクト２１４および２１６と、も示される。図２に示される半導体装置２００は、ＨＦＥＴ装置２００がパシベーション層２０８の上に第２のゲート誘電層２１０を含むことを除いて図１の半導体装置１００と同様である。第２のゲート誘電層２１０はパシベーション／第１のゲート誘電層２０８の上に配設され、それぞれのソースおよびドレインオーミックコンタクト２１４および２１６ならびにゲート２１２を横方向に取囲む。さらに、パシベーション／第１のゲート誘電層２０８はパシベーション層１０８と同様であるが、パシベーション層２０８が複数のゲート誘電層のうちの一層としても利用され得ることを強調するために「パシベーション／第１のゲート誘電層」と称される。
【００２６】
示されるように、第２のゲート誘電層２１０はパシベーション／第１のゲート誘電層２０８上に配設される。一例では、第２のゲート誘電層２１０は酸化アルミニウム（Ａｌ2Ｏ3）を備える。またさらなる例では、ＺｒＯ、ＨｆＯ、ＳｉＯ2、およびＧｄＯなどの他の酸化物材料を第２のゲート誘電層２１０に利用してもよい。一実施形態では、第２のゲート誘電層２１０は約１０−２０ｎｍ厚の範囲の厚みを有する。一実施形態では、第２のゲート誘電層２１０はパシベーション／第１のゲート誘電層２０８よりも厚い。たとえば、パシベーション／第１のゲート誘電層２０８の厚みは約１−１０ｎｍの範囲にあり得る。１つの例示的な作製プロセスでは、第２のゲート誘電層２１０は、原子層堆積（ＡＬＤ）を利用するそれぞれの第１および第２の活性層２０２および２０６からエクスサイチューで堆積され得る。
【００２７】
示されるように、パシベーション／第１のゲート誘電層２０８および第２のゲート誘電層２１０は、ゲート２１２を第２の活性層２０６から鉛直方向に分離する。ある実施形態では、ゲート２１２はゲート電極およびゲート電界プレート部材を備えてもよい。図２の例では、第２のパシベーション層２１８の上方にあり、かつドレインオーミックコンタクト２１６に向けて横方向に延在するゲート２１２の部分はゲート電界プレート部材として働き、これは（ドレインオーミックコンタクト２１６に最も近い）端縁で電界強度を軽減するように機能する。
【００２８】
示されるように、ソースおよびドレインオーミックコンタクト２１４および２１６はそれぞれ、ゲート２１２の対向する横方向側の上に配設される。オーミックコンタクト２１４および２１６は第２のゲート誘電層２１０およびパシベーション／第１のゲート誘電層２０８を鉛直方向に延在して第２の活性層２０６に接する。一実施形態では、オーミックコンタクト２１４および２１６は、第２のゲート誘電層２１０およびパシベーション／第１のゲート誘電層２０８の中に開口をエッチングして、その後に金属堆積およびアニールステップを行なうことによって形成され得る。別の例示的な作製プロセスでは、オーミックコンタクト２１４および２１６を、第２のゲート誘電層２１０の堆積の前に形成してもよい。
【００２９】
さらに、パシベーション／第１のゲート誘電層２０８を、第２のゲート誘電層２１０とともに１つのゲート誘電層として利用してもよい。当業者は、本明細書中に記載する態様で複数のゲート誘電層を利用することが、結果的に得られるＨＦＥＴ装置のより高い臨界電圧動作を有利に生じ得ることを認めるであろう。臨界電圧ＶCRITは、ゲート漏れ電流が比較的急激に上昇するゲート−ソース電圧ＶGSとして規定される。さらに、複数のゲート誘電層を用いることにより、単一のゲート誘電層のみを利用する装置と比較して、半導体装置２００の熱安定性が向上し得る。熱安定性は、装置のゲート漏れ電流が温度とともにどのくらい上昇するかに関する。
【００３０】
図３は、例示的な半導体装置（ＨＦＥＴ装置）３００の側面断面図を図示し、これは、第１の活性層３０２と、第２の活性層３０６と、その間に形成される２ＤＥＧ層３０４とを含む。パシベーション／第１のゲート誘電層３０８と、第２のゲート誘電体３１０と、上側パシベーション層３１８と、ゲート３１２と、それぞれのソースおよびドレインオーミックコンタクト３１４および３１６と、も示される。図３に示される半導体装置３００は、ＨＦＥＴ装置３００が上側パシベーション層３１８を含むことを除いて図１の半導体装置１００および図２の２００と同様である。上側パシベーション層３１８は第２のゲート誘電体３１０の上に配設され、それぞれのソースおよびドレインオーミックコンタクト３１４および３１６ならびにゲート３１２を横方向に取囲む。さらに、パシベーション／第１のゲート誘電層３０８はパシベーション層１０８と同様であるが、パシベーション層／第１のゲート誘電層３０８が複数のゲート誘電層のうちの一層としても利用され得ることを強調するために、「パシベーション／第１のゲート誘電層」と称される。
【００３１】
一実施形態では、上側パシベーション層３１８は、窒化ケイ素（ＳｉＮ）などの誘電材料を備えてもよい。他の実施形態では、上側パシベーション層３１８は材料の複数の層を備えてもよい。装置の表面を周囲環境の電気的および化学的汚染物質から分離することによって上側パシベーション層３１８がＨＦＥＴ装置３００の電気的特性の安定性を提供することが認められる。上側パシベーション層３１８は、低圧化学気相成長（ＬＰＣＶＤ）またはプラズマ援用化学気相成長（ＰＥＣＶＤ）などの化学気相成長を通して堆積されてもよい。
【００３２】
示されるように、上側パシベーション層３１８、パシベーション／第１のゲート誘電層３０８、および第２のゲート誘電層３１０は、ゲート３１２を第２の活性層３０６から鉛直方向に分離する。ある実施形態では、ゲート３１２は、ゲート電極およびゲート電界プレート部材を備えてもよい。示されるように、ゲート３１２は、上側パシベーション層３１８に形成される開口を通して鉛直方向に延在して第２のゲート誘電層３１０に接する。例示的な作製プロセスでは、ゲート３１２は、上側パシベーション３１８の中に開口をエッチングしてその後にゲート金属堆積を行なうことによって形成されてもよい。図３の例では、上側パシベーション層３１８の上方にあり、かつドレインオーミックコンタクト３１６に向けて横方向に延在するゲート３１２の部分はゲート電界プレート部材として働き、これは（ドレインオーミックコンタクト３１６に最も近い）端縁で電界強度を軽減するように機能する。
【００３３】
示されるように、ソースおよびドレインオーミックコンタクト３１４および３１６はそれぞれ、ゲート３１２の対向する横方向側の上に配設される。オーミックコンタクト３１４および３１６は、上側パシベーション層３１８、第２のゲート誘電層３１０、およびパシベーション／第１のゲート誘電層３０８を通って鉛直方向に延在して、第２の活性層３０６に接する。一実施形態では、オーミックコンタクト３１４および３１６は、上側パシベーション層３１８、第２のゲート誘電層３１０、およびパシベーション／第１のゲート誘電層３０８の中に開口をエッチングしてその後に金属堆積およびアニールステップを行なうことによって形成され得る。別の例示的な作製プロセスでは、オーミックコンタクト３１４および３１６を、第２のゲート誘電層３１０および上側パシベーション層３１８の堆積の前に形成してもよい。
【００３４】
図４は、それぞれ図１、図２、および図３に示されるＨＦＥＴ装置１００、２００、または３００などの半導体装置を構築するための例示的なプロセスフロー４００を図示する。示される例では、プロセスは、基板上の第１および第２の活性層のエピタキシャル成長または堆積の完了の後に始まる。ＡｌＳｉＮを備える（上記パシベーション／第１のゲート誘電層とも称される）層の形成は、ＧａＮ／ＡｌＧａＮ活性層の成長の後にインサイチューで行なわれる（ブロック４０２）。一実施形態では、パシベーション層は、約１００Ｔｏｒｒの反応器圧力で８００−９００℃の間の温度範囲で行なわれるＭＯＣＶＤ技術を用いて堆積される。一実施形態では、ＡｌＳｉＮを備えるパシベーション層は、ＡｌＳｉＮの前駆物質としてシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、およびトリメチルアルミニウム（ＴＭＡＩ）を用いるＭＯＣＶＤ技術によって成長される。水素（Ｈ2）および窒素（Ｎ2）をキャリアガスとして用いてもよい。合計の流れは約５０ｌ／分であり、そのうちＮＨ3の流れは約１−１０ｌ／分の範囲であり、ＳｉＨ4は約１ｌ／分であり、ＴＭＡＩの流れは約５−２０ｓｃｃｍの範囲である。ＮＨ3の流れは、統合されたＮの組成が、ＡｌＳｉＮ膜の全体的な屈折率および密度によってモニタされるようなＳｉ3Ｎ4とＡｌＮとの間の化学量論に維持されるように維持される。
【００３５】
パシベーション層は、約１−１０ｎｍの範囲の厚みに形成され、ウェハの表面にわたって連続している。一実施形態では、パシベーション層の厚みは約５ｎｍである。また別の実施形態では、パシベーション層は第１および第２の活性層とともにインサイチューで成長される。たとえば、第１および第２の活性層を形成するのに用いられる同じＭＯＣＶＤ機械を用いてパシベーション／第１のゲート誘電層を形成してもよい。一例では、パシベーション層／第１のゲート誘電層は、ＭＯＣＶＤを用いてインサイチューで成長される層に特徴的な純度、密度、および強度を有する。たとえば、インサイチューで成長される層は一般的に、エクスサイチューで成長される層に対してより高い純度、より高い強度、およびより高い密度を有する。
【００３６】
パシベーション層の成長の後に、パシベーション層の表面は、オーミックコンタクトの活性領域を規定するメサ分離エッチングを経る（ブロック４０４）。メサ分離は反応性イオンエッチング（ＲＩＥ）システムを利用して行なわれてもよい。他の作製方法では、メサ分離は、誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いて行なわれてもよい。プロセスフローのこの時点で、オプションで、オーミックビア開口がパシベーション層を通って形成され、その後にオーミック金属化およびアニールが行なわれてもよい（ブロック４０６）。例示的なオーミックコンタクト金属はＴｉＡｌＭｏＡｕである。金属オーミックコンタクトは、約６００−９００℃の温度範囲でＲＴＡ工具を利用して約１分間アニールされ得る。
【００３７】
次に、オプションで、Ａｌ2Ｏ3を備え得る第２のゲート誘電層をパシベーション層の上に堆積してもよい（ブロック４０８）。ソースおよびドレインオーミックコンタクトの上に第２のゲート誘電層が堆積されてもよい。一実施形態では、第２のゲート誘電層は３００℃でＡＬＤを用いてウェハ表面上に堆積される。第２のゲート誘電層は約１０−２０ｎｍの範囲の厚みに成長されてもよい。
【００３８】
一実施形態では、第２のゲート誘電層の形成の堆積は、第１および第２の活性層ならびにパシベーション／第１のゲート誘電層からエクスサイチューで行なわれてもよい。たとえば、パシベーション／第１および第２のゲート誘電層の両者が、同じＡＬＤチャンバまたは他の機械もしくはシステムを用いてウェハ表面上に堆積されてもよい。
【００３９】
第２のゲート誘電層が堆積された後に高温アニールを行なって（ブロック４１０）、第２のゲート誘電層の膜および界面品質を向上させてもよい。一例として、アニールステップを４５０−７５０℃の温度範囲で約５−１０分間炉の中で行なってもよい。アニールは、急速熱アニール（ＲＴＡ）工具などの多数の異なる工具を用いて行なわれてもよい。ブロック４０８およびブロック４１０は、第２のゲート誘電層を図示する図２および図３に示されるＨＦＥＴ装置に適用されるので、オプションと考えられることを認めるべきである。
【００４０】
アニールの後、オプションで、上側パシベーション層を第２のゲート誘電層の上に堆積してもよい（ブロック４１２）。一実施形態では、上側パシベーション層はＰＥＣＶＤを用いて堆積されてもよい。上側パシベーション層はＬＰＣＶＤを用いて堆積されてもよい。上側パシベーション層は典型的に、約１００−１５０ｎｍの範囲の厚みに形成される。以上で論じたように、上側パシベーション層は窒化ケイ素（ＳｉＮ）または同様の性質を有する他の材料を備えてもよい。
【００４１】
ゲートビア形成をブロック４１４に示す。このステップは、上側パシベーション層が複数のゲート誘電層の積層体の上に形成されると、オプションで行なわれる。ゲートビア形成は、上側パシベーション層を通って開口を形成し、これにより下地の第２のゲート誘電層を露出するように、上側パシベーション層をマスクしてエッチングすることを備える。一実施形態では、ＣＦ4またはＳＦ6などの気体を用いたドライエッチングを利用して、上側パシベーション層を貫通するようにエッチングしてもよい。エッチングプロセスで第２のゲート誘電層を露出した後、ゲート金属または金属合金堆積（ブロック４１６）を行なって、エッチングされた開口を充填する。一例では、ＮｉＡｕをゲート金属として用いる。図１、図２、および図３に示すように、いちばん遠くの（ドレイン）オーミックコンタクトに向けて上側パシベーション層の上にわたって頂部が横方向に延在するようにゲート金属をマスクするまたはエッチングすることによって、ゲートの電界プレート部分を形成してもよい。ブロック４１２および４１４は、上側パシベーション層を図示する図３に示されるＨＦＥＴ装置３００に適用されるので、オプションと考えられることを認めるべきである。
【００４２】
半導体技術の当業者は、ウェハの表面上に金属（たとえば、パターニングされた配線またはトレース）を形成すること、（裏面ラッピングまたはウェハ薄型化とも呼ばれる）裏面研削、ダイ分離、およびパッケージングを含む他の標準的な作製後またはバックエンド処理ステップを行なってもよいことを理解するであろう。
【００４３】
図５は、図２および図３に示される半導体装置２００または３００などのＨＦＥＴ装置を構築するための別の例示的なプロセスフロー５００を図示する図である。図５に示されるプロセスは図４に関連して論じたのと同じであり、同じ番号を付与したステップは、プロセスフロー５００がブロック５０２とブロック５０４との間に介在される付加的なブロック５０３を含むことを除いて上述のものと同じである。ＡｌＳｉＮパシベーション／第１のゲート誘電層のインサイチュー成長の後、窒化アルミニウム（ＡｌＮ）がＡｌＳｉＮ層の上に成長される（ブロック５０３）。一実施形態では、ＡｌＮ層はＡｌＳｉＮパシベーション／第１のゲート誘電層ならびに第１および第２の活性層とともにインサイチューで成長される。ＡｌＮ層の厚みは約１ｎｍ厚であり得る。ブロック５０４および５０６でのメサ分離エッチングならびにオーミック金属化およびアニールの後に、ＡｌＮ層は種層として効果的に利用されてＡｌ2Ｏ3第２のゲート誘電層を形成する（ブロック５０８）。
【００４４】
要約書に記載されていることを含む図示した例の実施形態の上記説明は、網羅的であること、または開示した厳密な形態に限定することを意図するものではない。本明細書中に記載の特定的な実施形態および例は例示を目的とするが、本発明のより広範な思想および範囲から逸脱することなく、さまざまな均等の変更が可能である。実際、特定の例示的な厚み、材料の種類、温度、電圧、時間などは説明のために提供されており、他の実施形態および例では本発明の教示内容に従って他の値も採用可能であることが認められる。
【符号の説明】
【００４５】
１００、２００、３００  半導体装置、１０２、２０２、３０２  第１の活性層、１０４、２０４、３０４  ２次元電子ガス（２ＤＥＧ）層、１０６、２０６、３０６  第２の活性層、１０８  パシベーション層、１１２、２１２、３１２  ゲート、１１４、２１４、３１４  ソースオーミックコンタクト、１１６、２１６、３１６  ドレインオーミックコンタクト、２０８、３０８  パシベーション／第１のゲート誘電層、２１０、３１０  第２のゲート誘電層、３１８  上側パシベーション層、４００、５００  プロセスフロー。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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