(57)【要約】【課題】部品破壊、回路の高コスト化や大型化、ユーザの負担増を避けつつ、過電圧が印加された場合の安全性を確保する。【解決手段】オン状態とオフ状態とを切替えるスイッチ回路と、上記スイッチ回路の切替えを制御するスイッチ制御回路と、上記スイッチ回路の切替えに応じて入力電圧に基づく交流を発生させるトランスと、上記入力電圧に応じた検出電圧を検出する入力検出回路と、上記検出電圧が第一のしきい値以上である場合に、上記スイッチ回路をオフ状態とし、上記検出電圧が上記第一のしきい値より低く０ボルトより高い第二のしきい値を下回るまで、上記スイッチ回路のオフ状態を維持させる過電圧保護回路と、を備える電源回路。【選択図】図１
2014155235.tif 000002
【特許請求の範囲】
【請求項１】
オン状態とオフ状態とを切替えるスイッチ回路と、
上記スイッチ回路の切替えを制御するスイッチ制御回路と、
上記スイッチ回路の切替えに応じて入力電圧に基づく交流を発生させるトランスと、
上記入力電圧に応じた検出電圧を検出する入力検出回路と、
上記検出電圧が第一のしきい値以上である場合に、上記スイッチ回路をオフ状態とし、上記検出電圧が上記第一のしきい値より低く０ボルトより高い第二のしきい値を下回るまで、上記スイッチ回路のオフ状態を維持させる過電圧保護回路と、
を備えることを特徴とする電源回路。
【請求項２】
上記スイッチ回路はＦＥＴを有し、
上記ＦＥＴのゲートの電位は、上記検出電圧が上記第一のしきい値以上となった後は、上記検出電圧が上記第二のしきい値を下回るまで、上記ＦＥＴをオフ状態とさせる所定値に略維持される、ことを特徴とする請求項１に記載の電源回路。
【請求項３】
上記過電圧保護回路は、
ツェナー電圧が上記第一のしきい値に設定された第一のツェナーダイオードと、上記検出電圧の入力を受けて第一のツェナーダイオードが導通した場合に上記スイッチ回路をオフ状態に切替えさせる第一のスイッチとを含む保護回路と、
ツェナー電圧が上記第二のしきい値に設定された第二のツェナーダイオードと、上記スイッチ回路をオフ状態に切替えさせた上記第一のスイッチの状態を、上記検出電圧の入力を受けて上記第二のツェナーダイオードが導通している場合に維持する第二のスイッチとを含むラッチ回路と、
を備えることを特徴とする請求項１または請求項２に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路に関する。
【背景技術】
【０００２】
電源回路においては、一時的に過大な電圧（過電圧）が印加された場合に回路を保護するための対策が行われていた。当該対策の典型例として、回路中に過電圧に基づく大電流が流れたときに切断されるヒューズを設けたものが知られている。あるいは、過電圧が印加された場合に回路が破壊されないように、回路を構成する各部品に耐性の高い物を用いたり各部品を大型化する等の対策が採られていた。
【０００３】
また、関連技術として、基準電圧を過電圧検出用のツェナーダイオードで検出し、ツェナーダイオードが導通したときにトランジスタがオンすることからラッチ回路が動作し、スイッチングパワーＭＯＳ‐ＦＥＴのゲート電圧を引き下げ、トランスの発振動作を停止させる過電圧保護回路が知られている（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９‐２８５１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の対策においては、ヒューズ等の部品が破壊された場合には、部品交換を行う必要がありユーザにとって大きな手間であった。また、上述したような破壊され難い部品を用いて回路を構築することは、回路の高コスト化や大型化につながっていた。そのため、部品の破壊や、回路の高コスト化、大型化を極力避けつつ、過電圧が印加された場合に安全に停止する電源回路が望まれていた。また、上記文献１のように、過電圧が印加された場合に停止したとしても、その後、安全な状況になっても電源回路が容易に稼働状態に復帰できない（入力をオフにしない限りラッチが解除されない）ようではユーザにとって使い勝手の悪いものとなる。
【０００６】
本発明は上記課題の少なくとも一つを解決するためになされたものであり、部品の破壊や、回路の高コスト化、大型化を極力避けつつ、過電圧が印加された場合の安全性を確保し、さらに従来と比較してユーザの負担を低減することが可能な電源回路を提供する。
【課題を解決するための手段】
【０００７】
本発明の態様の一つは、電源回路は、オン状態とオフ状態とを切替えるスイッチ回路と、上記スイッチ回路の切替えを制御するスイッチ制御回路と、上記スイッチ回路の切替えに応じて入力電圧に基づく交流を発生させるトランスと、上記入力電圧に応じた検出電圧を検出する入力検出回路と、上記検出電圧が第一のしきい値以上である場合に、上記スイッチ回路をオフ状態とし、上記検出電圧が上記第一のしきい値より低く０ボルトより高い第二のしきい値を下回るまで、上記スイッチ回路のオフ状態を維持させる過電圧保護回路と、を備える。
【０００８】
当該構成によれば、過電圧保護回路は、上記検出電圧が第一のしきい値以上である場合にスイッチ回路をオフ状態とする。つまり、入力電圧が過電圧に相当するような高い値である場合には、確実にスイッチ回路がオフ状態となり電源回路（スイッチング電源）の発振が停止するため、安全性が確保される。また、過電圧保護回路は、上記検出電圧が、第二のしきい値（ただし、０Ｖ＜第二のしきい値＜第一のしきい値。）を下回るまで、スイッチ回路のオフ状態を維持させる（ラッチする）。つまり、上記検出電圧がある程度高い値を示している間は上記発振停止が維持されて安全が確保されるとともに、上記検出電圧が十分低い値となり安全な状況となった場合はラッチが解除される。そのため、ユーザは、従来のようにラッチを解除するために電源の入力をオフにする操作を行う必要が無い。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の電源回路の構成を簡易的に示すブロック図である。
【図２】本実施形態の電源回路の一部構成の一例を示す回路図である。
【図３】本実施形態の電源回路の一部構成の一例を示す回路図である。
【図４】波形計測のための実施例にかかる回路図である。
【図５】実施例において計測された波形を示す図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態として、上記スイッチ回路はＦＥＴを有し、上記ＦＥＴのゲートの電位は、上記検出電圧が上記第一のしきい値以上となった後は、上記検出電圧が上記第二のしきい値を下回るまで、上記ＦＥＴをオフ状態とさせる所定値に略維持されるとしてもよい。
【００１１】
また、本発明の実施形態として、上記過電圧保護回路は、ツェナー電圧が上記第一のしきい値に設定された第一のツェナーダイオードと、上記検出電圧の入力を受けて第一のツェナーダイオードが導通した場合に上記スイッチ回路をオフ状態に切替えさせる第一のスイッチとを含む保護回路と、ツェナー電圧が上記第二のしきい値に設定された第二のツェナーダイオードと、上記スイッチ回路をオフ状態に切替えさせた上記第一のスイッチの状態を、上記検出電圧の入力を受けて上記第二のツェナーダイオードが導通している場合に維持する第二のスイッチとを含むラッチ回路と、を備えるとしてもよい。
【００１２】
本発明にかかる電源回路の実設計においては、アナログ回路、デジタル回路、またはＩＣ化などいずれ（またはそれらの組合せ）を用いても良く、本発明による作用効果を発揮する電源回路は全て本発明に含まれる。また、本発明の技術的思想は、電源回路という物としてだけでなく、例えば、電源回路によって実現される工程に相当する方法（電源回路保護方法）の発明としても把握可能である。また、電源回路が備える構成の一部（少なくとも過電圧保護回路を含む構成）を抽出して、一つの発明として捉えることも可能である。
【００１３】
以下、図面を参照しながら本発明の実施形態を更に説明する。
図１は、本実施形態の電源回路１０の構成を簡易的に示すブロック図である。電源回路１０は、いわゆるスイッチング電源であり、整流回路２０、平滑回路３０、トランス４０、入力検出回路５０、スイッチ回路６０、スイッチ制御回路７０、過電圧保護回路８０を含む。整流回路２０は、交流（ＡＣ）を入力して整流した上で、平滑回路３０へ出力する。平滑回路３０は、整流回路２０から入力した信号を平滑化して出力する。平滑回路３０から出力される信号あるいは平滑回路３０よりも前段階における信号を、入力電圧と呼ぶ。
【００１４】
入力検出回路５０は、入力電圧に応じた検出電圧を検出する。スイッチ回路６０は、オン状態とオフ状態とを切替え可能である。スイッチ制御回路７０は、スイッチ回路６０の切替えを制御する。トランス４０は、スイッチ回路６０のオン・オフの切替えに応じて、一次側から入力した入力電圧に基づいて交流を発生させ、二次側に出力する。二次側では、図示しないダイオードを介する等して所定レベルの直流を得ることができる。過電圧保護回路８０は、入力検出回路５０からの検出電圧が第一のしきい値以上である場合に、スイッチ回路６０をオフ状態とし、検出電圧が第一のしきい値より低く０Ｖより高い第二のしきい値を下回るまで、スイッチ回路６０のオフ状態を維持させる。
【００１５】
図２は、図１に示した電源回路１０の一部構成の一例を示す回路図である。図２では、電源回路１０は、ＲＣＣ（Ringing Choke Converter）方式のコンバータを含んだ構成としており、過電圧保護回路８０以外の構成について示している。整流回路２０は、複数のダイオードからなる整流ブリッジ２１を有し、入力した交流の極性を一方向に揃えて出力する。平滑回路３０は、電解コンデンサＣ１を有し、整流回路２０から出力されたパルス状の信号を平滑化し、直流を出力する。入力検出回路５０は、平滑回路３０から出力された直流（入力電圧）を入力する。入力検出回路５０は、直列接続された抵抗Ｒ１，Ｒ２を有する抵抗分圧回路であり、分圧点において、入力電圧と抵抗比（Ｒ１：Ｒ２）とに応じた検出電圧を検出する。また、抵抗Ｒ１，Ｒ２を通過した信号は、スイッチ回路６０に供給される。
【００１６】
スイッチ回路６０は、スイッチ素子Ｍの一例としてＮＰＮ構造のＦＥＴ（電界効果トランジスタ）を採用している。ＦＥＴのゲートとスイッチ制御回路７０とを接続する信号線に、抵抗分圧回路の抵抗Ｒ２が接続されている。また、ＦＥＴは、ドレインをトランス４０の一次側巻線Ｐに接続させ、ソースを、抵抗Ｒ３を介在させてグラウンドに接続している。スイッチ制御回路７０は、上記信号線上に、抵抗Ｒ５およびコンデンサＣ２を直列接続させ、その先に、トランス４０の帰還巻線Ｔを接続している。また、スイッチ制御回路７０は、上記信号線における抵抗Ｒ５とコンデンサＣ２とを挟む位置に対して、直列接続したトランジスタＱ１および抵抗Ｒ４を、並列接続させている。トランジスタＱ１は、コレクタを上記信号線に接続させ、ベースを抵抗Ｒ４に接続させ、エミッタをグラウンドに接続させている。
【００１７】
このような構成においては、入力電圧が入力検出回路５０に印加されると、入力検出回路５０の抵抗Ｒ１，Ｒ２を通過した電流がＦＥＴのゲートに流れ、ＦＥＴのドレイン‐ソース間が導通しオン状態となる。これにより、トランス４０の一次側巻線Ｐおよび帰還巻線Ｔに電圧が発生する。以降、スイッチ制御回路７０によってスイッチ素子Ｍのオン・オフの切替えが制御され（帰還巻線ＴによりＦＥＴが自励発振し）、トランス４０に蓄積されたエネルギーが、スイッチ素子Ｍがオフ状態のときに二次側巻線Ｓへ放出されるようになる。なお図２では、スイッチ制御回路７０は、スイッチ素子Ｍを自励発振させるものとしたが、他励方式によりスイッチ素子Ｍのスイッチングを制御するものであってもよい。また、図２に示した点Ｇ１，Ｇ２は、過電圧保護回路８０側に接続している（図３参照）。
【００１８】
図３は、図１に示した電源回路１０の一部構成の一例を示す回路図であり、過電圧保護回路８０について示している。過電圧保護回路８０は、概略、保護回路８１とラッチ回路８２とを備える。保護回路８１に対しては、図２に示した点Ｇ１，Ｇ２が接続している。具体的には、保護回路８１において、点Ｇ１とグラウンドとの間には、ツェナーダイオードＺ１、抵抗Ｒ１１および電解コンデンサＣ１１が直列接続されている。ツェナーダイオードＺ１は、カソードが点Ｇ１側に、アノードが抵抗Ｒ１１側に接続されている。ツェナーダイオードＺ１は、第一のツェナーダイオードに該当する。また、保護回路８１は、点Ｇ２にコレクタを接続させ、エミッタをグラウンドに接続させたトランジスタＱ１１を有する。トランジスタＱ１１は、第一のスイッチに該当する。トランジスタＱ１１のベースは、抵抗Ｒ１１と電解コンデンサＣ１１とを結ぶ信号線に接続している。また、トランジスタＱ１１のベース‐エミッタに対しては、抵抗Ｒ１２が並列接続されている。
【００１９】
ラッチ回路８２は、ツェナーダイオードＺ２を有する。ツェナーダイオードＺ２は、保護回路８１の点Ｇ１とツェナーダイオードＺ１とを結ぶ信号線に対して、カソードを接続させている。ツェナーダイオードＺ２は、第二のツェナーダイオードに該当する。また、ラッチ回路８２は、トランジスタＱ１２，Ｑ１３を有する。トランジスタＱ１２，Ｑ１３の少なくとも一方あるいは両方は、第二のスイッチに該当する。ツェナーダイオードＺ２のアノード側は、二股に分かれた一方がトランジスタＱ１３のエミッタに接続している。トランジスタＱ１３のベースはトランジスタＱ１２のコレクタに接続し、トランジスタＱ１３のコレクタはトランジスタＱ１２のベースに接続している。また、ツェナーダイオードＺ２のアノード側の二股に分かれた他方は、トランジスタＱ１３のベースとトランジスタＱ１２のコレクタとを結ぶ信号線に対して、抵抗Ｒ１３を介して接続している。トランジスタＱ１２のエミッタはグラウンドに接続し、トランジスタＱ１２のベースおよびトランジスタＱ１３のコレクタは、保護回路８１の抵抗Ｒ１１と電解コンデンサＣ１１とを結ぶ信号線に対して接続している。
【００２０】
このような構成においては、入力検出回路５０の分圧点の電圧（検出電圧）が、保護回路８１のツェナーダイオードＺ１に印加される。何らかの理由によりＡＣ入力の値が上昇し、これに応じて検出電圧がツェナーダイオードＺ１のツェナー電圧（第一のしきい値）以上となると、ツェナーダイオードＺ１が導通し、トランジスタＱ１１のベース電位が上昇する。本実施形態では、検出電圧が上昇してツェナーダイオードＺ１のツェナー電圧以上となることは、電源回路１０に対して危険な過電圧が印加されたことを意味する。これによりトランジスタＱ１１のコレクタ‐エミッタ間が導通し、トランジスタＱ１１がオン状態となる。すると、点Ｇ２の電位（つまりＦＥＴのゲート電位）がグラウンドに引き下げられ、スイッチ回路６０のスイッチ素子Ｍ（ＦＥＴ）がオフ状態となる。これにより上記発振が停止する。
【００２１】
また、トランジスタＱ１１のベース電位の上昇とともに、ラッチ回路８２のトランジスタＱ１２のベース電位も上昇し、トランジスタＱ１２がオン状態となる。すると、トランジスタＱ１３のベース電位が低下し、これによりトランジスタＱ１３もオン状態となる。なお、ツェナーダイオードＺ２のツェナー電圧（第二のしきい値）は、ツェナーダイオードＺ１のツェナー電圧よりも低く設定されているため、ツェナーダイオードＺ１が導通している時点で、ツェナーダイオードＺ２も導通している。そのため、オン状態のトランジスタＱ１３を介してトランジスタＱ１１およびトランジスタＱ１２のベースに電圧供給がなされ、これによりトランジスタＱ１１のオン状態が維持される。すなわち、スイッチ回路６０のスイッチ素子Ｍ（ＦＥＴ）をオフ状態に切替えさせたトランジスタＱ１１のオン状態が維持され、結果、スイッチ回路６０のオフ状態が維持される。
【００２２】
このような状態は、検出電圧がツェナーダイオードＺ１のツェナー電圧を下回った後も、検出電圧がツェナーダイオードＺ２のツェナー電圧を下回らない間は（ツェナーダイオードＺ２が導通している間は）維持される。よって、ＡＣ入力の値が低下し、これに応じて検出電圧がツェナーダイオードＺ２のツェナー電圧を下回ると、スイッチ回路６０のスイッチ素子Ｍ（ＦＥＴ）のオフ状態が解かれ（ラッチ回路８２によるラッチが解除され）、上記発振が再開する。
【００２３】
図４は、発明の効果を検証するために実行した実施例にかかる回路図である。図４に示した回路は、図３に示した過電圧保護回路８０に相当し、点Ｇ１に対しては電源Ｖ２２により電圧を印加し、点Ｇ２に対しては抵抗Ｒ２１を介して電源Ｖ２１を接続している。電源Ｖ２２は、印加する電圧を一定範囲で可変であり、電源Ｖ２１は一定電圧（例えば、５．０Ｖ）を印加する。かかる回路において、電源Ｖ２２が印加する電圧値を変化させながら、点Ｇ１，Ｇ２それぞれで波形を計測した。
【００２４】
図５は、当該実施例において計測された波形を示す図である。図５では、点Ｇ１において計測される波形を実線で示し、点Ｇ２において計測される波形を二点鎖線で示している。これら波形から判るように、上記検出電圧に相当する点Ｇ１の電位が上昇する過程において、ツェナーダイオードＺ１のツェナー電圧（第一のしきい値ＴＨ１）以上になると、上記ＦＥＴのゲート電位に相当する点Ｇ２の電位が０Ｖ（ＦＥＴをオフ状態とさせる所定値）へ降下する。その後、点Ｇ１の電位が低下に転じてツェナーダイオードＺ２のツェナー電圧（第二のしきい値ＴＨ２）を下回るまでは、点Ｇ２の電位は０Ｖを略維持する。ここでいう略維持とは、完全に０Ｖを維持する場合だけでなく、所定の誤差範囲内（１〜２Ｖ程度）で０Ｖに近い値で推移していく場合も含む。このように当該実施例によれば、上記検出電圧がツェナーダイオードＺ１のツェナー電圧以上になった後は、ツェナーダイオードＺ２のツェナー電圧を下回るまでは、上記ＦＥＴのゲート電位が０Ｖに略維持され、確実に電源回路の発振が停止することが理解できる。
【００２５】
このように本実施形態によれば、過電圧保護回路８０は、上記検出電圧が第一のしきい値以上である場合にスイッチ回路６０をオフ状態とするため、入力電圧が過電圧に相当するような高い値である場合には、確実に電源回路１０の発振が停止し、安全性が確保される。また、従来のように、過電圧から電源回路を保護するために、部品を破壊させたり、あるいは部品破壊を防ぐための対策を施して回路が高コスト化、大型化する、といったことが不要となる。また、過電圧保護回路８０は、上記検出電圧が、第二のしきい値（０Ｖ＜第二のしきい値＜第一のしきい値。）を下回るまで、スイッチ回路６０のオフ状態を維持させるため、上記検出電圧が十分低い値となり安全な状況となった場合にラッチが解除される。そのため、ユーザは、従来のようにラッチを解除するために電源の入力をオフにする操作を行う必要が無い。
【符号の説明】
【００２６】
１０…電源回路、２０…整流回路、３０…平滑回路、４０…トランス、５０…入力検出回路、６０…スイッチ回路、７０…スイッチ制御回路、８０…過電圧保護回路、８１…保護回路、８２…ラッチ回路
【図１】
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【図２】
2014155235.tif 000004
【図３】
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【図４】
2014155235.tif 000006
【図５】
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