(57)【要約】【課題】画素電極を覆う誘電体層の膜厚を小さくし、画素電極と対向電極との間で液晶層に印加される実効電圧の低下を抑制する。【解決手段】層間絶縁膜４４の一部及びコンタクトホール８６の側壁と底面を覆いコンタクトホール８６に対応する位置に第１の凹部９０を有する画素電極９を形成する工程と、画素電極９を覆い第１の凹部９０に対応する位置に密閉された第１の空洞９４を有する第１の誘電体膜４６ａを形成する工程と、第１の誘電体膜４６ａを薄膜化する平坦化処理を施し密閉された第１の空洞９４を露出させ第２の凹部９１を形成する工程と、平坦化処理が施された第１の誘電体膜４６ａを覆い第２の凹部９１に対応する位置に密閉された第２の空洞９５を有する第２の誘電体膜４６ｂを形成する工程と、を備えていることを特徴とする。【選択図】図７
2014102310.tif 000002
【特許請求の範囲】
【請求項１】
画素スイッチング素子と、前記画素スイッチング素子の上方に形成された導電膜と、コンタクトホールを有し前記導電膜の上方に形成された絶縁膜と、前記絶縁膜の上方に形成された画素電極と、前記画素電極の上方に形成された第１の誘電体膜と、前記第１の誘電体膜の上方に形成された第２の誘電体膜と、を有し、前記コンタクトホールを介して前記画素スイッチング素子と前記画素電極とが電気的に接続された電気光学装置の製造方法であって、
前記絶縁膜の上面の一部と、前記絶縁膜の前記コンタクトホールが形成された側壁と、前記コンタクトホールから露出した前記導電膜と、を覆うように、前記コンタクトホールに対応する位置に第１の凹部を有する画素電極を形成する工程と、
前記画素電極を覆い、前記第１の凹部に対応する位置に密閉された第１の空洞を有する第１の誘電体膜を形成する工程と、
前記第１の誘電体膜を薄膜化する平坦化処理を施し、前記第１の空洞を露出させ、第２の凹部を形成する工程と、
薄膜化された前記第１の誘電体膜を覆い、前記第２の凹部に対応する位置に密閉された第２の空洞を有する第２の誘電体膜を形成する工程と、
を備えていることを特徴とする電気光学装置の製造方法。
【請求項２】
前記第１の誘電体膜を形成する工程及び前記第２の誘電体膜を形成する工程は、有機オキシシランを含む材料ガスを用いたプラズマＣＶＤによってシリコン酸化膜を形成する工程であることを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記第１の誘電体膜に平坦化処理を施す工程は、化学的機械的研磨または異方性ドライエッチングのいずれかの工程を備えていることを特徴とする請求項１または２に記載の電気光学装置の製造方法。
【請求項４】
前記第２の誘電体膜には、前記第２の空洞が露出しない範囲で、前記第２の誘電体膜を薄膜化する第２の平坦化処理が施され、
前記第２の平坦化処理は、研磨工程と、前記研磨工程の後で研磨面をエッチングする工程とを備えていることを特徴とする請求項１乃至３のいずれか１項に記載の電気光学装置の製造方法。
【請求項５】
画素スイッチング素子と、前記画素スイッチング素子の上方に形成された導電膜と、コンタクトホールを有し前記導電膜の上方に形成された絶縁膜と、前記絶縁膜の上方に形成された画素電極と、前記画素電極の上方に形成された第１の誘電体膜と、前記第１の誘電体膜の上方に形成された第２の誘電体膜と、を有し、前記コンタクトホールを介して前記画素スイッチング素子と前記画素電極とが電気的に接続された電気光学装置の製造方法であって、
前記絶縁膜の上面の一部と、前記絶縁膜の前記コンタクトホールが形成された側壁と、前記コンタクトホールから露出した前記導電膜と、を覆うように、前記コンタクトホールに対応する位置に第１の凹部を有する画素電極を形成する工程と、
水素化ケイ素を含む材料ガスを用いたプラズマＣＶＤによって、前記画素電極を覆い、前記第１の凹部に対応する位置に第２の凹部を有する前記第１のシリコン酸化膜を形成する工程と、
有機オキシシランを含む材料ガスを用いたプラズマＣＶＤによって、前記第１のシリコン酸化膜を覆い、前記第２の凹部に対応する位置に密閉された空洞を有する前記第２のシリコン酸化膜を形成する工程と、
前記密閉された空洞が露出しない範囲で、前記第２のシリコン酸化膜を薄膜化する平坦化処理を施す工程と、
を備えていることを特徴とする電気光学装置の製造方法。
【請求項６】
前記平坦化処理を施す工程は、研磨工程と、前記研磨工程の後で研磨面をエッチングする工程とを含むことを特徴とする請求項５に記載の電気光学装置の製造方法。
【請求項７】
画素スイッチング素子と、前記画素スイッチング素子の上方に形成された導電膜と、
コンタクトホールを有し前記導電膜の上方に形成された絶縁膜と
前記絶縁膜の上面の一部と、前記絶縁膜の前記コンタクトホールが形成された側壁と、前記コンタクトホールから露出した前記導電膜と、を覆い、前記コンタクトホールを介して前記画素スイッチング素子に電気的に接続された画素電極と、
水素化ケイ素を含む材料ガスを用いたプラズマＣＶＤによって形成され、前記画素電極を覆い、前記第１の凹部に対応する位置に第２の凹部が形成された第１のシリコン酸化膜と、
有機オキシシランを含む材料ガスを用いたプラズマＣＶＤによって形成され、前記第１のシリコン酸化膜を覆い、前記第２の凹部に対応する位置に密閉された空洞が形成された第２のシリコン酸化膜と、
を備えていることを特徴とする電気光学装置。
【請求項８】
請求項７に記載の電気光学装置を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、当該電気光学装置の製造方法、及び当該電気光学装置を搭載した電子機器に関する。
【背景技術】
【０００２】
電気光学装置の一例としての液晶装置は、一対の基板に液晶が挟持された構造を有し、一対の基板のうちの一方の基板は、薄膜トランジスター（Thin  Film  Transistor；以下ＴＦＴと略す）や画素電極などを備えた素子基板であり、他方の基板は、透光性を有する共通電極などを備えた対向基板である。
【０００３】
例えば、特許文献１に記載の液晶装置の素子基板では、ＴＦＴ、層間絶縁膜、画素電極、絶縁膜、及び配向膜が、この順に積層されている。ＴＦＴと画素電極とは、層間絶縁膜に形成されたコンタクトホールを介して接続されている。コンタクトホールに起因して画素電極に生じた凹部は絶縁膜で覆われている。絶縁膜は、凹部に対応する位置に密閉された空洞を有するように形成されている。そして、絶縁膜に研磨処理（平坦化処理）を施すことで、配向膜と接する面が平坦になり、絶縁膜表面の凹凸に起因する配向ムラが抑制されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１６４２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の液晶装置では、画素電極と配向膜との間に配置された絶縁膜は、画素電極と共通電極との間で液晶に印加される実効電圧を低下させるので、研磨後の絶縁膜の膜厚をより小さくする必要があるが、研磨処理で薄膜化できる膜厚に限界があった。詳しくは、絶縁膜を研磨処理で薄くしすぎると、上記空洞が露出し、空洞が露出した領域で液晶の配向状態が乱れるので、研磨処理で薄膜化できる膜厚に限界があった。すなわち、絶縁膜をより薄膜化するためには、凹部に対応する位置に形成される絶縁膜の空洞を、より小さくする必要があった。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００７】
［適用例１］本適用例に係る電気光学装置の製造方法は、画素スイッチング素子と、前記画素スイッチング素子の上方に形成された導電膜と、コンタクトホールを有し前記導電膜の上方に形成された絶縁膜と、前記絶縁膜の上方に形成された画素電極と、前記画素電極の上方に形成された第１の誘電体膜と、前記第１の誘電体膜の上方に形成された第２の誘電体膜と、を有し、前記コンタクトホールを介して前記画素スイッチング素子と前記画素電極とが電気的に接続された電気光学装置の製造方法であって、前記絶縁膜の上面の一部と前記絶縁膜の前記コンタクトホールが形成された側壁と前記コンタクトホールから露出した前記導電膜とを覆うように、前記コンタクトホールに対応する位置に第１の凹部を有する画素電極を形成する工程と、前記画素電極を覆い前記第１の凹部に対応する位置に密閉された第１の空洞を有する第１の誘電体膜を形成する工程と、前記第１の誘電体膜を薄膜化する平坦化処理を施し前記第１の空洞を露出させ第２の凹部を形成する工程と、薄膜化された前記第１の誘電体膜を覆い前記第２の凹部に対応する位置に密閉された第２の空洞を有する第２の誘電体膜を形成する工程と、を備えていることを特徴とする。
【０００８】
本発明によれば、絶縁膜のコンタクトホールが形成された側壁とコンタクトホールから露出した導電膜（コンタクトホールの側壁と底面）とを覆って画素電極を形成すると、画素電極のコンタクトホールに対応する位置に第１の凹部が形成される。そして、画素電極を第１の誘電体膜で覆うと、第１の凹部に対応する位置に密閉された第１の空洞が形成される。さらに、密閉された第１の空洞が露出するように第１の誘電体膜を薄膜化すると、第１の誘電体膜のコンタクトホールに対応する位置に第２の凹部が形成される。第２の凹部は第１の凹部の内側に配置されるので、第２の凹部の頂部の開口寸法は、第１の凹部の頂部の開口寸法よりも小さくなる。さらに、第１の誘電体膜を第２の誘電体膜で覆うと、第２の凹部に対応する位置に第２の空洞が形成される。第２の凹部の頂部の開口寸法は小さくなっているので、第２の凹部に対応する位置に形成される第２の空洞が第１の空洞に比べて小さくなり、第２の空洞の頂点（上端）の位置が第１の空洞の頂点（上端）の位置に比べて低くなる。
このように、凹部に対応する位置に空洞を有する誘電体膜は、誘電体膜を１層とした場合の空洞（第１の空洞）よりも、誘電体膜を２層とした場合の空洞（第２の空洞）のほうが、空洞の頂点（上端）の位置を低くすることができる。よって、誘電体膜を１層とした構成（特許文献１に記載の構成）よりも、誘電体膜を２層とした構成（本発明の構成）のほうが、誘電体膜の膜厚を小さくすることができる。すなわち、特許文献１に記載されている方法と比べて、画素電極上に積層される誘電体膜（第１の誘電体膜、第２の誘電体膜）を薄くできるので、画素電極から供給される表示信号の劣化（実効電圧の低下）を抑制することができる。
【０００９】
［適用例２］上記適用例に記載の電気光学装置の製造方法において、前記第１の誘電体膜を形成する工程及び前記第２の誘電体膜を形成する工程は、有機オキシシランを含む材料ガスを用いたプラズマＣＶＤによってシリコン酸化膜を形成する工程であることが好ましい。
【００１０】
有機オキシシランを含む材料ガスを用いたプラズマＣＶＤは、段差被覆性に優れた成膜方法であり、凹部の内側（側壁、底面）を、所定の膜厚で均一に覆うことができる。シリコン酸化膜（第１の誘電体膜）が、第１の凹部の内側を所定の膜厚で均一に覆うことによって、第１の凹部に対応する位置に、第１の空洞を容易に形成することができる。シリコン酸化膜（第２の誘電体膜）が、第１の空洞を開口することで形成された第２の凹部の内側を所定の膜厚で均一に覆うことによって、第２の凹部に対応する位置に、第２の空洞を容易に形成することができる。
【００１１】
［適用例３］上記適用例に記載の電気光学装置の製造方法において、前記第１の誘電体膜に平坦化処理を施す工程は、化学的機械的研磨または異方性ドライエッチングのいずれかの工程を備えていることが好ましい。
【００１２】
第１の誘電体膜を平坦化処理で薄膜化（減膜）し、密閉された第１の空洞を露出（開口）させ、第２の凹部を形成する。第１の誘電体膜が、第１の誘電体膜の表面（第１の誘電体膜が形成された基板の表面）に直交する方向に加えて、第１の誘電体膜の表面に平行な方向も減膜されると、当該平行な方向の減膜によっても、第２の凹部の開口寸法（当該平行な方向の寸法）が大きくなる。よって、第２の凹部の開口寸法を小さくするためには、第１の誘電体膜に施す平坦化処理は、第１の誘電体膜の表面に平行な方向の減膜を抑制することが好ましい。化学的機械的研磨または異方性ドライエッチングでは、第１の誘電体膜の表面に直交する方向に減膜が進行し、第１の誘電体膜の表面に平行な方向の減膜が抑制される。従って、第１の誘電体膜に施す平坦化処理は、化学的機械的研磨または異方性ドライエッチングのいずれかの方法が好ましい。
【００１３】
［適用例４］上記適用例に記載の電気光学装置の製造方法において、前記第２の誘電体膜には、前記第２の空洞が露出しない範囲で前記第２の誘電体膜を薄膜化する第２の平坦化処理が施され、前記第２の平坦化処理は、研磨工程と前記研磨工程の後で研磨面をエッチングする工程とを備えていることが好ましい。
【００１４】
上記適用例に記載の電気光学装置の製造方法は、研磨工程と研磨面をエッチングする工程とを含んでいるので、研磨工程で生じた研磨面の微小なスクラッチ傷を、エッチングで低減することができる。すなわち、第２の誘電体膜の研磨面をより平滑な面に仕上げることができる。
【００１５】
［適用例５］本適用例に係る電気光学装置の製造方法は、画素スイッチング素子と、前記画素スイッチング素子の上方に形成された導電膜と、コンタクトホールを有し前記導電膜の上方に形成された絶縁膜と、前記絶縁膜の上方に形成された画素電極と、前記画素電極の上方に形成された第１の誘電体膜と、前記第１の誘電体膜の上方に形成された第２の誘電体膜と、を有し、前記コンタクトホールを介して前記画素スイッチング素子と前記画素電極とが電気的に接続された電気光学装置の製造方法であって、前記絶縁膜の上面の一部と前記絶縁膜の前記コンタクトホールが形成された側壁と前記コンタクトホールから露出した前記導電膜とを覆うように、前記コンタクトホールに対応する位置に第１の凹部を有する画素電極を形成する工程と、水素化ケイ素を含む材料ガスを用いたプラズマＣＶＤによって前記画素電極を覆い前記第１の凹部に対応する位置に第２の凹部を有する前記第１のシリコン酸化膜を形成する工程と、有機オキシシランを含む材料ガスを用いたプラズマＣＶＤによって前記第１のシリコン酸化膜を覆い前記第２の凹部に対応する位置に密閉された空洞を有する前記第２のシリコン酸化膜を形成する工程と、前記密閉された空洞が露出しない範囲で前記第２のシリコン酸化膜を薄膜化する平坦化処理を施す工程と、を備えていることを特徴とする。
【００１６】
本適用例によれば、絶縁膜のコンタクトホールが形成された側壁とコンタクトホールから露出した導電膜（コンタクトホールの側壁と底面）とを覆って画素電極を形成し、画素電極のコンタクトホールに対応する位置に第１の凹部を形成する。画素電極を、水素化ケイ素を含む材料ガスを用いたプラズマＣＶＤによって形成された第１のシリコン酸化膜で覆うと、第１の凹部に対応する位置に第２の凹部が形成される。水素化ケイ素を含む材料ガスを用いたプラズマＣＶＤは、段差被覆性に劣る成膜方法であり、第１の凹部の頂上付近で膜厚が厚くなったオーバーハングが形成される。このオーバーハングによって、より小さな開口寸法の第２の凹部が形成される。さらに、第１のシリコン酸化膜を、有機オキシシランを含む材料ガスを用いたプラズマＣＶＤによって形成された第２のシリコン酸化膜で覆うと、第２の凹部に対応する位置に密閉された空洞が形成される。有機オキシシランを含む材料ガスを用いたプラズマＣＶＤは、水素化ケイ素を材料とガスとする場合と比べて段差被覆性に優れ、第２の凹部の内側（側壁、底面）を、所定の膜厚で均一に覆うことができる。すなわち、第２のシリコン酸化膜が第２の凹部の内側を所定の膜厚で均一に覆うことによって、第２の凹部に対応する位置に形成される空洞を小さくし、空洞の頂点の位置を低くすることができる。空洞の頂点の位置が低くなっているので、空洞を露出させない程度に第２のシリコン酸化膜に平坦化処理を施せば、第２のシリコン酸化膜の膜厚を小さくできる。画素電極の上に形成される第２のシリコン酸化膜を薄くできるので、画素電極から印加される表示信号の劣化（実効電圧の低下）が小さくなり、高品位な表示を提供することができる。
【００１７】
［適用例６］上記適用例に記載の電気光学装置の製造方法において、前記平坦化処理を施す工程は、研磨工程と、前記研磨工程の後で研磨面をエッチングする工程とを含むことが好ましい。
【００１８】
上記適用例に記載の電気光学装置の製造方法は、研磨工程と研磨面をエッチングする工程とを含んでいるので、研磨工程で生じた研磨面の微小なスクラッチ傷を、エッチングで低減することができる。すなわち、第２のシリコン酸化膜の研磨面をより平滑な面に仕上げることができる。
【００１９】
［適用例７］本適用例に係る電気光学装置は、画素スイッチング素子と、前記画素スイッチング素子の上方に形成された導電膜と、コンタクトホールを有し前記導電膜の上方に形成された絶縁膜と、前記絶縁膜の上面の一部と前記絶縁膜の前記コンタクトホールが形成された側壁と、前記コンタクトホールから露出した前記導電膜とを覆い、前記コンタクトホールを介して前記画素スイッチング素子に電気的に接続された画素電極と、水素化ケイ素を含む材料ガスを用いたプラズマＣＶＤによって形成され前記画素電極を覆い前記第１の凹部に対応する位置に第２の凹部が形成された第１のシリコン酸化膜と、有機オキシシランを含む材料ガスを用いたプラズマＣＶＤによって形成され前記第１のシリコン酸化膜を覆い前記第２の凹部に対応する位置に密閉された空洞が形成された第２のシリコン酸化膜と、を備えていることを特徴とする。
【００２０】
本適用例に係る電気光学装置によれば、絶縁膜のコンタクトホールが形成された側壁とコンタクトホールから露出した導電膜（コンタクトホールの側壁と底面）とを画素電極で覆い、コンタクトホールに対応する位置に第１の凹部が形成され、第１の凹部の頂部の開口寸法は、コンタクトホールの頂部の開口寸法よりも小さい。水素化ケイ素を含む材料ガスを用いたプラズマＣＶＤによって形成された第１のシリコン酸化膜で、画素電極を覆い、第１の凹部に対応する位置に第２の凹部を形成する。水素化ケイ素を含む材料ガスを用いたプラズマＣＶＤは、段差被覆性に劣る成膜方法であり、第１の凹部の頂部で厚くなったオーバーハングが形成される。このオーバーハングによって、より小さな開口寸法の第２の凹部を形成することができる。有機オキシシランを含む材料ガスを用いたプラズマＣＶＤによって形成された第２のシリコン酸化膜で、第１のシリコン酸化膜を覆い、第２の凹部に対応する位置に密閉された空洞を形成する。有機オキシシランを含む材料ガスを用いたプラズマＣＶＤは、段差被覆性に優れた成膜方法であり、第２の凹部の内側（側壁、底面）を、所定の膜厚で均一に覆うことができる。すなわち、第２のシリコン酸化膜が第２の凹部の内側を所定の膜厚で均一に覆うことによって、第２の凹部に対応する位置に形成される空洞が小さくなり、空洞の頂点の位置も低くなる。すなわち、空洞を形成する第２のシリコン酸化膜を薄くすることができる。従って、画素電極上の第２のシリコン酸化膜を薄くすることができ、画素電極から供給される表示信号の劣化（実効電圧の低下）を抑制することができる。
【００２１】
［適用例８］本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えていることを特徴とする。
【００２２】
本適用例に係る電子機器は、上記適用例に記載の電気光学装置を備えているので、高品位な表示機能を有する電子機器、例えば、プロジェクター、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、電子手帳、電卓、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラなどの各種電子機器を実現することができる。
【図面の簡単な説明】
【００２３】
【図１】（ａ）は液晶装置の構成を示す概略平面図、（ｂ）は（ａ）のＨ−Ｈ’線に沿った液晶装置の概略断面図。
【図２】実施形態１に係る液晶装置の電気的な構成を示す等価回路図。
【図３】実施形態１における相隣接する複数の画素の概略平面図。
【図４】図３のＡ−Ａ’線に沿った概略断面図。
【図５】図４の破線で囲まれた領域Ｃ（画素コンタクト領域）の模式断面図。
【図６】実施形態１における画素コンタクト領域を形成するための工程を示すフローチャート。
【図７】図６の各工程を経た後の画素コンタクト領域の状態を示す模式断面図。
【図８】実施形態２に係る液晶装置における画素コンタクト領域の状態を示す模式断面図。
【図９】実施形態２における画素コンタクト領域を形成するための工程を示すフローチャート。
【図１０】図９の各工程を経た後の画素コンタクト領域の状態を示す模式断面図。
【図１１】凹部が形成された基板に概略１０００ｎｍのシリコン酸化膜を堆積した後の断面図。
【図１２】電子機器としての３板式プロジェクターの光学系の構成を示す平面図。
【発明を実施するための形態】
【００２４】
以下、図面を参照して、本発明の実施形態について説明する。かかる実施形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の技術的思想の範囲内で任意に変更可能である。また、以下の各図においては、各層や各部位を図面上で認識可能な程度の大きさとするため、各層や各部位の縮尺を実際とは異ならせしめてある。
【００２５】
（実施形態１）
「電気光学装置の概要」
本実施形態に係る電気光学装置の一例である液晶装置１００は、画素スイッチング素子の一例である薄膜トランジスター（以降、ＴＦＴと称す）３０を備えた反射型液晶装置である。この液晶装置１００は、例えば後述する液晶プロジェクターの反射型光変調素子として好適に用いることができるものである。
【００２６】
まず、本実施形態に係る液晶装置１００の全体構成について、図１及び図２を参照して説明する。
図１（ａ）は液晶装置の構成を示す概略平面図であり、図１（ｂ）は、図１（ａ）のＨ−Ｈ’線に沿った液晶装置の概略断面図であり、図２は液晶装置の電気的な構成を示す等価回路図である。
【００２７】
図１（ａ）及び図１（ｂ）に示すように、本実施形態の液晶装置１００は、対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された液晶層５０などを有している。
【００２８】
素子基板１０は、例えば透明な石英基板やガラス基板あるいは不透明なシリコン基板などで構成され、対向基板２０よりも大きい。また、素子基板１０は、対向基板２０の外周に沿って切れ目なく配置されたシール材５２を介して対向基板２０と接着されている。シール材５２によって囲まれた領域に負の誘電異方性を有する液晶が封入され、液晶層５０を構成している。
【００２９】
本実施形態における一対の基板間への液晶の封入（充填）では、一対の基板のうちの一方の基板の外周に沿ってシール材５２を配置し、シール材５２の内側に所定量の液晶を滴下し、液晶が滴下された一方の基板と他方の基板とを減圧下で貼り合わせるＯＤＦ（One  Drop  Fill）方式が採用されている。
シール材５２としては、例えば熱硬化性または紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材５２には、一対の基板の間隔を一定に保持するためのスペーサー（図示省略）が混入されている。
【００３０】
シール材５２の内側には、画素領域Ｅを取り囲むように配置された見切り部５３が設けられている。
画素領域Ｅには、マトリックス状に画素Ｐが複数配置されている。画素領域Ｅは、表示に寄与する有効な複数の画素Ｐを囲むように配置された複数のダミー画素を含んでいてもよい。
【００３１】
素子基板１０の１辺部に沿ったシール材５２と該１辺部との間にデータ線駆動回路１０１が設けられている。また、該１辺部に対向する他の１辺部に沿ったシール材５２と画素領域Ｅとの間に検査回路１０３が設けられている。さらに、該１辺部と直交し互いに対向する他の２辺部に沿ったシール材５２と画素領域Ｅとの間に走査線駆動回路１０４が設けられている。該１辺部と対向する他の１辺部に沿ったシール材５２と画素領域Ｅとの間には、２つの走査線駆動回路１０４を繋ぐ複数の配線１０５が設けられている。これらデータ線駆動回路１０１、走査線駆動回路１０４に繋がる配線は、該１辺部に沿って配列した複数の外部接続用端子１０２に接続されている。
【００３２】
以降、該１辺部に沿った方向をＸ方向とし、該１辺部と直交し互いに対向する他の２辺部に沿った方向をＹ方向、当該Ｘ方向と当該Ｙ方向とに直交し素子基板１０から対向基板２０に向かう方向をＺ方向として説明する。
【００３３】
図１（ｂ）に示すように、素子基板１０の液晶層５０側の表面には、画素Ｐごとに設けられた反射性を有する画素電極９、ＴＦＴ３０、及び複数の画素電極９を覆う配向膜１８などが形成されている。なお、ＴＦＴ３０は、本発明における「画素スイッチング素子」の一例である。画素Ｐの詳細は、後述する。
【００３４】
対向基板２０は、例えば石英基板やガラス基板などの透明材料で構成され、液晶層５０側の表面には、見切り部５３、見切り部５３を覆う平坦化層２２、画素領域Ｅに亘って設けられた対向電極２１、対向電極２１を覆う誘電体層１９、及び配向膜２５などが形成されている。
【００３５】
見切り部５３は、例えば遮光性の金属あるいは金属酸化物などからなり、図１（ａ）に示すように平面的に走査線駆動回路１０４、検査回路１０３と重なる位置に設けられている。これにより対向基板２０側から入射する光を遮蔽して、これらの駆動回路の誤動作を防止する役割を果たしている。また、不必要な迷光が画素領域Ｅに入射しないように遮蔽して、画素領域Ｅの表示における高いコントラストを確保している。
【００３６】
平坦化層２２は、例えば、透光性の無機絶縁材料であるシリコン酸化膜を常圧または減圧ＣＶＤ法などを用いて形成することができる。対向基板２０上に見切り部５３が形成されることで生ずる表面の凹凸を緩和可能な程度の膜厚を有している。
【００３７】
対向電極２１は、ＩＴＯ（Indium Tin Oxide）などの透明導電材料で構成されている。対向電極２１は、対向基板２０の四隅に設けられた上下導通部１０６により素子基板１０側の引き回し配線に電気的に接続している。
誘電体層１９は、例えばシリコン酸化膜などからなり、画素電極９側の仕事関数と、対向電極２１側の仕事関数とを、一致あるいは同程度にさせる役割を有している。また、誘電体層１９は、複数の誘電体膜で構成しても良い。
【００３８】
素子基板１０側の配向膜１８及び対向基板２０側の配向膜２５は、液晶装置１００の光学設計に基づいて設定されており、本実施形態では、シリコン酸化膜などの無機材料の斜め蒸着膜（無機配向膜）で構成されている。負の誘電異方性を有する液晶分子は、配向膜面に対して所定の方向にプレチルトを有して略垂直に配向している。また、配向膜１８，２５は、ポリイミドなどの有機配向膜を使用しても良い。
【００３９】
対向基板２０は、シール材５２と平面的に重なる部分に形成された凹部２０ａを有している。凹部２０ａは対向基板２０の見切り部５３の外側から基板外周に至って形成されている。平坦化層２２、対向電極２１、誘電体層１９、及び配向膜２５は、それぞれ凹部２０ａにも形成されている。素子基板１０と対向基板２０とを液晶層５０を挟んで対向配置したときの液晶層５０の厚みをｄとすると、シール材５２には、凹部２０ａの深さを考慮して、液晶層５０の厚みｄよりも大きな径を有するスペーサー（図示省略）が含まれている。このような対向基板２０の断面構造によれば、液晶層５０の厚みｄよりも大きな径を有するスペーサーが含まれたシール材５２を用いて素子基板１０と対向基板２０とを対向配置して接着することができるので、液晶層５０の厚みばらつきを抑えることができる。
【００４０】
図２に示すように、液晶装置１００は、少なくとも画素領域Ｅにおいて互いに絶縁されて直交する信号線としての複数の走査線１１及び複数のデータ線６ａと、走査線１１に対して平行する容量線６０とを有する。なお、容量線６０の配置はこれに限定されず、データ線６ａに対して平行するように配置してもよい。
【００４１】
走査線１１とデータ線６ａとにより区分された領域に、画素電極９と、ＴＦＴ３０と、蓄積容量７０とが設けられ、これらが画素Ｐの画素回路を構成している。
【００４２】
走査線１１はＴＦＴ３０のゲートに電気的に接続され、データ線６ａはＴＦＴ３０のソースに電気的に接続されている。画素電極９はＴＦＴ３０のドレインに電気的に接続されている。
【００４３】
データ線６ａはデータ線駆動回路１０１（図１参照）に接続されており、データ線駆動回路１０１から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線１１は走査線駆動回路１０４（図１参照）に接続されており、走査線駆動回路１０４から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。データ線駆動回路１０１からデータ線６ａに供給される画像信号Ｄ１〜Ｄｎは、この順に線順次で供給してもよく、互いに隣り合う複数のデータ線６ａ同士に対してグループごとに供給してもよい。走査線駆動回路１０４は、走査線１１に対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングで供給する。
【００４４】
液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極９に書き込まれる構成となっている。そして、画素電極９を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極９と液晶層５０を介して対向配置された共通電極として機能する対向電極２１との間で一定期間保持される。
【００４５】
保持された画像信号Ｄ１〜Ｄｎがリーク（劣化）するのを防止するため、画素電極９と対向電極２１との間に形成される液晶容量と並列に蓄積容量７０が接続されている。蓄積容量７０は、ＴＦＴ３０のドレインと容量線６０との間に設けられている。
【００４６】
なお、図１（ａ）に示した検査回路１０３には、データ線６ａが接続されており、液晶装置１００の製造過程において、上記画像信号を検出することで液晶装置１００の動作欠陥などを確認できる構成となっているが、図２の等価回路では省略している。
【００４７】
このような液晶装置１００は反射型であって、画素Ｐが電圧無印加状態で反射率が最小になるノーマリーブラックモードや電圧無印加状態で反射率が最大になるノーマリーホワイトモードの光学設計が採用される。光学設計に応じて、光の入射側（射出側）に偏光素子が配置されて用いられる。
【００４８】
「画素の構成」
次に、上述の動作を実現する画素Ｐの具体的な構成について、図３及び図４を参照して説明する。
【００４９】
図３は、相隣接する複数の画素の概略平面図であり、図４は、図３のＡ−Ａ’線に沿った概略断面図である。図３では、説明の便宜上、画素電極９より上側に位置する部分の図示を省略している。
【００５０】
図３において、画素電極９は、素子基板１０上に、マトリックス状に複数設けられている。画素電極９の縦横の境界にそれぞれ沿って、データ線６ａ及び走査線１１が設けられている。即ち、走査線１１は、Ｘ方向に沿って延びており、データ線６ａは、走査線１１と交差するように、Ｙ方向に沿って延びている。なお、走査線１１は、下側遮光膜を兼ねる第１の走査線１１ａと、ゲート電極３ａ（ゲート）と一体的に形成された第２の走査線１１ｂとを含み、Ｘ方向に沿って二重配線されている。走査線１１及びデータ線６ａが互いに交差する個所の各々には画素スイッチング用のＴＦＴ３０が設けられている。このように、第１の走査線１１ａ及び第２の走査線１１ｂが二重配線されているため、走査線１１の電気的な抵抗を全体的に低くすることが可能となる。また、第１の走査線１１ａ及び第２の走査線１１ｂの一方に断線などの不具合が生じても、他方を冗長的に機能させることができるため、液晶装置１００の信頼性を向上させることができる。
【００５１】
以下、素子基板１０の基材に設けられた画素Ｐの積層構造について第１層から順に、説明する。
第１層には、導電性ポリシリコン、高融点金属、高融点金属シリサイドなどにより、例えば２００ｎｍの膜厚で第１の走査線１１ａが設けられている。第１の走査線１１ａは、図３に示すようにＸ方向に沿って延びる部分と共に、該部分からＴＦＴ３０のチャネル領域１ａ’と重なるようにＹ方向に沿って延在する部分を有している。
【００５２】
第１の走査線１１ａは、図３に示すように、ＴＦＴ３０のチャネル領域１ａ’、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃ、並びにデータ線側ソースドレイン領域１ｄ（ソース）及び画素電極側ソースドレイン領域１ｅ（ドレイン）に対向する領域を含むように形成される。第１の走査線１１ａは、ＴＦＴ３０のチャネル領域１ａ’を遮光しており、ＴＦＴ３０の下側に配置された遮光膜である。
【００５３】
図４において、第１層に配置されている第１の走査線１１ａと第２層のＴＦＴ３０とは、下地絶縁膜１２によって絶縁されている。下地絶縁膜１２は、第１の走査線１１ａからＴＦＴ３０を絶縁する機能の他、素子基板１０の全面に形成されることにより、素子基板１０の表面の研磨時における荒れや、洗浄後に残る汚れなどによる画素スイッチング用のＴＦＴ３０の特性の劣化を防止する機能を有する。なお、下地絶縁膜１２は、例えばＴＥＯＳ（珪酸エチル）膜を膜厚３００ｎｍ及びＨＴＯ（High Temperature Oxide）膜を膜厚５０ｎｍで積層してなる２層構造を有する。
【００５４】
第２層には、ＴＦＴ３０の半導体膜１ａが設けられ、半導体膜１ａの上方にゲート絶縁膜２を介してゲート電極３ａが設けられている。
【００５５】
図３及び図４に示すように、半導体膜１ａは、例えばポリシリコンからなり、膜厚が５５ｎｍとして形成され、Ｙ方向に沿ったチャネル長を有するチャネル領域１ａ’、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃ、並びにデータ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅからなる。すなわち、ＴＦＴ３０はＬＤＤ構造を有している。
【００５６】
データ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅは、チャネル領域１ａ’を基準として、Ｙ方向に沿ってほぼミラー対称に形成されている。データ線側ＬＤＤ領域１ｂは、チャネル領域１ａ’及びデータ線側ソースドレイン領域１ｄ間に形成されている。画素電極側ＬＤＤ領域１ｃは、チャネル領域１ａ’及び画素電極側ソースドレイン領域１ｅ間に形成されている。データ線側ＬＤＤ領域１ｂ、画素電極側ＬＤＤ領域１ｃ、データ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅは、例えばイオンインプランテーション法などによって半導体膜１ａに不純物を打ち込んでなる不純物領域である。尚、ＴＦＴ３０は、ＬＤＤ構造を有することが好ましいが、データ線側ＬＤＤ領域１ｂ、画素電極側ＬＤＤ領域１ｃに不純物打ち込みを行わないオフセット構造であってもよい。
【００５７】
図３及び図４において、ゲート電極３ａと一体的に第２の走査線１１ｂが、例えば導電性ポリシリコンとタングステンシリサイド（ＷＳｉ）とをそれぞれ膜厚が６０ｎｍとして積層することにより形成される。第２の走査線１１ｂは、図３に示すように、平面的に見てチャネル領域１ａ’に重なってＹ方向に沿って延在する部分がゲート電極３ａとして機能すると共に、Ｙ方向に沿って延在する部分から第１の走査線１１ａに並走してＸ方向に延在する部分を有している。
【００５８】
第２の走査線１１ｂにおいて、第２の走査線１１ｂと一体的に形成されたゲート電極３ａは、ゲート絶縁膜２によって半導体膜１ａと絶縁されている。本実施形態では、図３及び図４に示すように、下地絶縁膜１２において、半導体膜１ａの脇にはコンタクトホール８１０が開口される。ゲート電極３ａは、コンタクトホール８１０内にまで連続的に形成されて第１の走査線１１ａと電気的に接続される。
【００５９】
図４において、ＴＦＴ３０より上層側には、第２層と第３層との間を層間絶縁する、層間絶縁膜４１が設けられる。層間絶縁膜４１は、例えば膜厚３００ｎｍのＴＥＯＳ膜により形成される。層間絶縁膜４１には、画素電極側ソースドレイン領域１ｅと蓄積容量７０の下部容量電極７１とを電気的に接続するためのコンタクトホール８３が開口される。また、データ線側ソースドレイン領域１ｄとデータ線６ａとを電気的に接続するためのコンタクトホール８１も、開口される。
【００６０】
層間絶縁膜４１より上層側の第３層には、下部容量電極７１、及び誘電体膜７５を介して下部容量電極７１と対向する上部容量電極６０ａを有する蓄積容量７０が形成される。蓄積容量７０は、下部容量電極７１、誘電体膜７５、上部容量電極６０ａが重なる領域の面積を大きくし、容量値を大きくするために、平面視で走査線１１やデータ線６ａが形成された領域から画素電極９の中央付近に張り出して配置されている。
【００６１】
上部容量電極６０ａは、容量線６０と一体的に形成される。容量線６０は、例えば、膜厚が５０ｎｍ及び１００ｎｍの各々の窒化チタン（ＴｉＮ）膜に、膜厚が１５０ｎｍのアルミニウム（Ａｌ）膜を挟持してなる３層構造を有する。容量線６０は、その詳細な構成については図示を省略してあるが、画素電極９が配置された表示領域Ｅからその周囲に延設され、定電位源と電気的に接続され、固定電位に維持される。容量線６０は、図３に示すように、半導体膜１ａ上において、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃと、画素電極側ソースドレイン領域１ｅとに重なるように、Ｙ方向に沿って延在する部分と、該部分からＸ方向に沿って延在する部分とを有し、下部容量電極７１と重なる領域が、上部容量電極６０ａとなる。よって、上部容量電極６０ａは固定電位に維持される、固定電位側容量電極として機能する。
【００６２】
下部容量電極７１は、例えば膜厚が１００ｎｍとして導電性ポリシリコンより形成される。下部容量電極７１は、図３において、Ｙ方向及びＸ方向の各々に、上部容量電極６０ａと重なるように延在する部分を有する。そして、Ｙ方向に延在する部分において、画素電極側ソースドレイン領域１ｅと重なると共に、コンタクトホール８３を介して電気的に接続される。また、下部容量電極７１は、Ｘ方向に延在する部分において、コンタクトホール８４を介して第４層の中継層９３と電気的に接続される。中継層９３はコンタクトホール８５を介して第５層の中継層６７と電気的に接続される。さらに、中継層６７は、コンタクトホール８６を介して画素電極９と電気的に接続される。従って、下部容量電極７１は、画素電位に維持される、画素電位側容量電極として機能する。
【００６３】
誘電体膜７５は、例えば膜厚が４ｎｍのＨＴＯ膜及び膜厚が１５ｎｍ窒化シリコン（ＳｉＮ）膜を積層してなる２層構造を有している。
【００６４】
図４において、蓄積容量７０より上層側には、第３層と第４層との間を層間絶縁する層間絶縁膜４２が、例えば膜厚が４００ｎｍのＴＥＯＳ膜により形成される。コンタクトホール８４は、層間絶縁膜４２を貫通して、下部容量電極７１の表面に達するように開口される。コンタクトホール８１は、層間絶縁膜４２及び４１、さらにはゲート絶縁膜２を貫通して開口され、半導体膜１ａの表面に達する。
【００６５】
図３及び図４において、第４層には、データ線６ａ及び中継層９３が設けられる。図４において、データ線６ａは、コンタクトホール８１を介して、半導体膜１ａのデータ線側ソースドレイン領域１ｄと電気的に接続される。また、中継層９３は、コンタクトホール８４を介して下部容量電極７１と電気的に接続される。データ線６ａ及び中継層９３は、例えば膜厚が２０ｎｍのチタン（Ｔｉ）膜、膜厚が５０ｎｍのＴｉＮ膜、膜厚が３５０ｎｍのＡｌ膜、膜厚が１５０ｎｍのＴｉＮ膜がこの順に積層された４層構造を有する。
なお、コンタクトホール８４に対応する領域では、上部容量電極６０ａと誘電体膜７５とがエッチング除去（開口）され、中継層９３と上部容量電極６０ａとがショートしないようになっている。
【００６６】
図４において、データ線６ａ及び中継層９３より上層側には、第４層と第５層との間を層間絶縁する層間絶縁膜４３が、例えば膜厚が６００ｎｍのＴＥＯＳ膜により形成される。コンタクトホール８５は、層間絶縁膜４３を貫通して開口され、中継層９３の表面に達する。なお、好ましくは、層間絶縁膜４３の表面に対して、例えばＣＭＰ（化学的機械研磨）法などによる平坦化処理が行われる。
【００６７】
第５層には、シールド層６５及び中継層６７が設けられる。図３において、シールド層６５は、データ線６ａと同方向即ちＹ方向に沿って延設される。半導体膜１ａにおいてチャネル領域１ａ’、データ線側ＬＤＤ領域１ｂ及び画素電極側ＬＤＤ領域１ｃ、並びにデータ線側ソースドレイン領域１ｄ及び画素電極側ソースドレイン領域１ｅに対向する領域に、データ線６ａ及びシールド層６５が配線されている。よって、半導体膜１ａに対して上層側から進行する光を、データ線６ａ及びシールド層６５によって遮光することが可能となる。
【００６８】
また、図４において、中継層６７は、好ましくはシールド層６５と同一層に形成され、画素電極９と電気的に接続され、画素電極９と中継層９３との間の電気的接続を中継する。シールド層６５及び中継層６７は、例えば膜厚が３５０ｎｍのＡｌ膜及び膜厚が１５０ｎｍのＴｉＮ膜を積層してなる２層構造を有する。
なお、中継層６７は、本発明における「導電膜」の一例である。
【００６９】
図４において、シールド層６５及び中継層６７より上層側には、第５層と第６層との間を層間絶縁する層間絶縁膜４４が、例えば膜厚が６００ｎｍのＴＥＯＳ膜及び膜厚が７５ｎｍのＢＳＧ（ボロンシリケートガラス）膜よりなる２層構造により、形成される。コンタクトホール８６は、層間絶縁膜４４を貫通して開口され、中継層６７の表面に達する。層間絶縁膜４４は、平坦な表面を有するように平坦化処理が施されている。上述したように、コンタクトホール８６を介して、中継層６７と画素電極９とが電気的に接続されている。
なお、層間絶縁膜４４は、本発明における「絶縁膜」の一例であり、コンタクトホール８６は、本発明における「コンタクトホール」の一例である。
【００７０】
図３及び図４において、第６層には、画素電極９が形成される。図４に示すように、画素電極９は、中継層６７及び中継層９３と、下部容量電極７１とによって、コンタクトホール８３，８４，８５，８６を介して中継されつつ、半導体膜１ａの画素電極側ソースドレイン領域１ｅに電気的に接続されている。
【００７１】
コンタクトホール８６を形成するプロセスで、蓄積容量７０がダメージを受ける危険を抑制するために、コンタクトホール８６は、蓄積容量７０と平面的に重ならない位置、すなわち画素Ｐ（画素電極９）の略中央に配置されている。なお、コンタクトホール８６は、画素電極９に平面的に重なるように配置されていれば良く、例えば画素電極９の周縁部に配置されていても良い。
なお、誘電体層４６の上層に屈折率が高い誘電体膜（例えば窒化シリコン）を積層させて誘電体多層膜とし、画素電極９の反射光の輝度を向上させる増反射膜としてもよい。さらに、屈折率が高い誘電体膜の上に、絶縁膜として酸化シリコンを形成してもよい。
【００７２】
図４において、画素電極９は、コンタクトホール８６の側壁及び底面を覆って形成され、コンタクトホール８６に対応する位置に凹部９０が形成されている。画素電極９は、誘電体層４６によって覆われ、凹部９０に対応する位置に密閉された空洞９５が形成されている。
【００７３】
誘電体層４６は、配向膜１８によって覆われている。上述したように、配向膜１８はシリコン酸化膜などの無機材料の斜め蒸着膜（無機配向膜）である。なお、誘電体層４６は、配向膜１８に対する下地膜であり、画素電極９側の仕事関数と対向電極２１側の仕事関数とを、一致あるいは同程度にさせる役割を有している。
以降、空洞９５を有するコンタクトホール８６が形成された領域を、画素コンタクト領域と称す。
【００７４】
「画素コンタクト領域の概要」
図５は、図４の破線で囲まれた領域Ｃに対応する模式断面図、すなわち画素コンタクト領域の状態を示す模式断面図である。なお、図５は、コンタクトホール８６のＹ方向に沿った断面図である。以下、図５を参照して、画素コンタクト領域の概要を説明する。
【００７５】
図５において、ＴＦＴ３０の上方に配置された層間絶縁膜４４には、コンタクトホール８６が形成されている。画素電極９は、層間絶縁膜４４の上面の一部、及びコンタクトホール８６の底面（中継層６７の表面、中継層６７の層間絶縁膜４４からの露出部分）と側壁（層間絶縁膜４４の側壁）を覆い、コンタクトホール８６に対応する位置に凹部９０が形成されている。画素電極９は、反射性を有する導電材料で構成されている。
【００７６】
誘電体層４６は、画素電極９に接して形成された第１誘電体膜４６ａと配向膜１８に接して形成された第２誘電体膜４６ｂとで、構成されている。第１誘電体膜４６ａは、凹部９０の側壁と底面と（コンタクトホール８６内に形成された画素電極９の表面）を覆っている。凹部９０に対応する位置の第１誘電体膜４６ａ上面によって凹部９１が形成されている。第２誘電体膜４６ｂは、層間絶縁膜４４の上方に形成された第１誘電体膜４６ａの上面、及び凹部９１の側壁と底面と（凹部９０内に形成された第１誘電体膜４６ａの表面）を覆って形成されている。凹部９１の開口部は第２誘電体膜４６ｂで塞がれ、凹部９１に対応する位置に密閉された空洞９５が形成されている。
【００７７】
なお、第１誘電体膜４６ａは本発明における「第１の誘電体膜」の一例であり、第２誘電体膜４６ｂは本発明における「第２の誘電体膜」の一例である。また、凹部９０は本発明における「第１の凹部」の一例であり、凹部９１は本発明における「第２の凹部」の一例であり、空洞９５は本発明における「第２の空洞」の一例である。
【００７８】
「液晶装置の製造方法」
次に、本発明の特徴部分である画素コンタクト領域（図４の領域Ｃ）に関する液晶装置１００の製造方法を説明する。また、画素コンタクト領域以外の液晶装置１００の製造方法は公知技術を使用しており、説明を省略する。
【００７９】
図６は、画素コンタクト領域を形成するための工程を示すフローチャートである。図７は、図６に示された各工程を経た後の画素コンタクト領域の状態を示す模式断面図である。
図７において、Ｌ１はコンタクトホール８６の頂部の開口寸法（Ｙ方向の長さ）を示し、Ｌ２は凹部９０の頂部の開口寸法を示し、Ｌ３は凹部９１の頂部の開口寸法を示している。さらに、Ｈ１は空洞９４の頂点（上端）の高さ（画素電極９の表面からのＺ方向の距離）を示し、Ｈ２は空洞９５の頂点（上端）の高さを示している。
以下、図６と図７とを参照して、画素コンタクト領域における液晶装置の製造方法の概要を説明する。
【００８０】
図６のステップＳ１では、層間絶縁膜４４を公知技術、例えばドライエッチングでエッチングし、層間絶縁膜４４を貫くコンタクトホール８６を形成する。なお、層間絶縁膜４４の膜厚は、概略７００ｎｍである。
【００８１】
図７（ａ）には、ステップＳ１後の状態が図示されている。コンタクトホール８６の頂部の開口寸法Ｌ１は、概略１０００ｎｍである。
【００８２】
図６のステップＳ２では、層間絶縁膜４４及びコンタクトホール８６を覆って、導電材料を成膜し、公知技術を用いてパターニングし、反射性を有する画素電極９を形成する。画素電極９は、層間絶縁膜４４の一部、及びコンタクトホール８６の側壁と底面（中継層６７の表面）を覆って形成される。なお、画素電極９は、中継層６７と接する概略５０ｎｍの厚さのチタニウムと、第１誘電体膜４６ａと接する概略１５０ｎｍの厚さのアルミニウムとで構成されている。
【００８３】
図７（ｂ）には、ステップＳ２後の状態が図示されている。コンタクトホール８６を覆う画素電極９の膜厚は、コンタクトホール８６の寸法と比べて十分小さいので、画素電極９は、コンタクトホール８６の側壁と底面とを覆って形成され、コンタクトホール８６に対応する位置に凹部９０が形成される。凹部９０の頂部の開口寸法Ｌ２は、コンタクトホール８６の頂部の開口寸法Ｌ１よりも小さくなり、概略７００ｎｍ〜８００ｎｍである。
【００８４】
図６のステップＳ３では、画素電極９の表面及び凹部９０の底面と側壁を覆って、第１誘電体膜４６ａを形成する。第１誘電体膜４６ａは、材料ガスを気相中で化学反応させ、反応生成物を基板に堆積させる化学気相成長法（Chemical Vapor Deposition）によって形成される。具体的には、第１誘電体膜４６ａは、ＴＥＯＳ（テトラエトキシシラン（Ｓｉ（ＯＣ2Ｈ5）4））を含む材料ガスを用いたプラズマＣＶＤで形成されたシリコン酸化膜である。第１誘電体膜４６ａの膜厚は、概略１０００ｎｍである。
【００８５】
図７（ｃ）には、ステップＳ３後の状態が図示されている。凹部９０が第１誘電体膜４６ａで充填されるよりも早く、凹部９０の頂部の開口部が第１誘電体膜４６ａで塞がれ、凹部９０に対応する位置に密閉された空洞９４が形成される。このとき、空洞９４の頂点（上端）は、凹部９０から外側（Ｚ方向）に突き出て形成される（画素電極９の最上面より上方に形成される）。凹部９０の外側において、空洞９４の巾（Ｙ方向の長さ、径）はＺ方向に向かって徐々に小さくなり、Ｚ方向に尖った頂点を形成する。そして、空洞９４の頂点は、画素電極９の表面からＺ方向に突き出た位置に形成される。空洞９４の頂点の高さＨ１は、画素電極９の表面から概略４００ｎｍ〜５００ｎｍである。
【００８６】
ＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤは、段差被覆性に優れた成膜方法であり、凹部９０の内側（側壁、底面）を、比較的均一な膜厚の第１誘電体膜４６ａで覆うことができる。その結果、段差被覆性に劣る成膜方法と比べて、空洞９４を小さくすることができる。空洞９４は、次工程（ステップＳ４）で露出（開口）され凹部９１となるが、空洞９４が小さくなっているので、凹部９１は小さな開口寸法Ｌ３を有することになる。従って、第１誘電体膜４６ａは、段差覆性に優れた成膜方法、すなわちＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤで形成することが好ましい。第１誘電体膜４６ａを形成する材料ガスとしては、有機オキシシランが好ましく、上述したＴＥＯＳの他に、ＴＲＩＥＳ（トリエトキシシラン（ＳｉＨ（ＯＣ2Ｈ5）3））、ＴＭＳ（テトラメトキシシラン（Ｓｉ（ＯＣＨ3）4））、Ｃ2Ｈ5Ｓｉ（ＯＣ2Ｈ5）3、Ｓｉ（ＯＣ3Ｈ7）4などを使用することができる。
なお、空洞９４は、本発明における「第１の空洞」の一例である。
【００８７】
図６のステップＳ４では、画素電極９の上方に形成された部分の第１誘電体膜４６ａを薄膜化する平坦化処理を施し、第１誘電体膜４６ａ内に密閉された空洞９４を露出させる。第１誘電体膜４６ａは、ＣＭＰ（Chemical Mechanical Polishing）によって、画素電極９上において概略１００ｎｍ〜２００ｎｍの膜厚に薄膜化（減膜）される。ＣＭＰでは、研磨液に含まれる化学成分の化学的作用と、研磨剤と研磨面との相対移動による機械的作用との兼ね合いによって、高速で平坦な研磨面を得ることができる。具体的には、ＣＭＰでは、不織布、発泡ポリウレタン、多孔質フッ素樹脂等からなる研磨布（パッド）を貼り付けた定盤と、素子基板１０を保持するホルダーとを相対回転させながら、研磨を行なう。
【００８８】
図７（ｄ）には、ステップＳ４後の状態が図示されている。第１誘電体膜４６ａをＣＭＰで薄膜化し、密閉された空洞９４を露出（開口）させ、凹部９０に対応する位置に凹部９１が形成される。凹部９１の頂部の開口寸法Ｌ３は、概略２００ｎｍ〜３００ｎｍと小さくなる。
【００８９】
ステップＳ４は、小さな開口寸法の凹部を形成することが目的であるので、第１誘電体膜４６ａを薄膜化する平坦化処理では、第１誘電体膜４６ａの表面に直交する方向（Ｚ方向）に薄膜化することが望ましい。例えば、ウェットエッチングなどの等方性エッチングで平坦化処理（薄膜化処理）を施すと、第１誘電体膜４６ａの表面に沿った方向（Ｘ方向、Ｙ方向）にも減膜され、凹部９１の頂部の開口寸法Ｌ３が大きくなるので、好ましくない。このため、ステップＳ４における平坦化処理としては、ＣＭＰまたは異方性ドライエッチングなどの、第１誘電体膜４６ａの表面に直交する方向（Ｚ方向）に減膜する方法が好ましい。また、異方性ドライエッチングとしては、例えばＲＩＥ（リアクティブイオンエッチング）を使用することができる。
【００９０】
図６のステップＳ５では、平坦化処理が施された第１誘電体膜４６ａの上に、第２誘電体膜４６ｂを形成する。第２誘電体膜４６ｂは、ＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤによって、第１誘電体膜４６ａを覆って形成される。第２誘電体膜４６ｂの膜厚は、概略５００ｎｍである。
【００９１】
図７（ｅ）には、ステップＳ５後の状態が図示されている。凹部９１の内側が第２誘電体膜４６ｂで充填されるよりも早く、凹部９１の頂部の開口部が第２誘電体膜４６ｂで塞がれ、凹部９１に対応する位置に密閉された空洞９５が形成される。上述した、ＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤは、段差被覆性に優れ、凹部９１の内側（側壁、底面）を、比較的均一な膜厚の第２誘電体膜４６ｂで覆うことができる。その結果、段差被覆性に劣る成膜方法と比べて、凹部９１に対応する位置に形成される空洞９５の容積が小さくなり、空洞９５の頂点も低くなる。
【００９２】
凹部９１に対応して形成される空洞９５の容積及び頂点の高さＨ２は、凹部９１の頂部の開口寸法Ｌ３、及び第２誘電体膜４６ｂの成膜方法に依存して変化する。すなわち、凹部９１の頂部の開口寸法Ｌ３が小さくなると、また段差被覆性に優れた成膜方法で第２誘電体膜４６ｂを形成すると、空洞９５の容積及び頂点の高さＨ２が小さくなる。本実施形態では、空洞９５の頂点の高さＨ２は、概略１５０ｎｍ〜２５０ｎｍである。
【００９３】
このように、第２誘電体膜４６ｂは、段差被覆性に優れた成膜方法に優れた成膜方法、すなわちＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤで形成することが好ましい。第２誘電体膜４６ｂを形成する材料ガスとしては、有機オキシシランが好ましく、上述したＴＥＯＳの他に、ＴＲＩＥＳ（トリエトキシシラン（ＳｉＨ（ＯＣ2Ｈ5）3））、ＴＭＳ（テトラメトキシシラン（Ｓｉ（ＯＣＨ3）4））、Ｃ2Ｈ5Ｓｉ（ＯＣ2Ｈ5）3、Ｓｉ（ＯＣ3Ｈ7）4などを使用することができる。
【００９４】
図７（ｃ）に示す空洞９４は、公知技術の方法で形成された「凹部に対応する位置に密閉された空洞」に相当する。上述したように、公知技術の方法で形成された空洞９４の頂点の高さＨ１は、概略４００ｎｍ〜５００ｎｍである。本発明では、公知技術と比べて凹部の頂部の開口寸法を小さくすることで、凹部に対応する位置に密閉された空洞の頂点の高さを低くすることが可能になった。本発明の方法で形成された空洞９５の頂点の高さＨ２は、概略１５０ｎｍ〜２５０ｎｍであり、公知技術の方法で形成された空洞９４の高さＨ１の約１／２以下に低減されている。
【００９５】
図６のステップＳ６では、第２誘電体膜４６ｂ内に密閉された空洞９５を露出させない範囲で、第２誘電体膜４６ｂを薄膜化する平坦化処理を施す。第２誘電体膜４６ｂを薄膜化する平坦化処理は、研磨工程と、研磨面をエッチングで減膜するエッチング工程とで構成されている。具体的には、研磨工程は、ＣＭＰ（Chemical Mechanical Polishing）によって第２誘電体膜４６ｂを平坦化（減膜）する。ＣＭＰは機械的に研磨加工する手法であるために、どうしても研磨量に機械的な変動や、研磨面にスクラッチ傷などが発生する。このため、ＣＭＰで研磨処理を施した後に、研磨面を平滑にするエッチング処理を施している。エッチング処理は、化学的に第２誘電体膜４６ｂの研磨面を減膜する処理であり、研磨処理で発生した微小なスクラッチ傷などを低減すると共に、機械的に減膜するＣＭＰと比べて減膜量を精度よく制御することができる。本実施形態では、研磨面をドライエッチングによるエッチング処理を施している。このエッチング処理は、ドライエッチングの他にウェットエッチング実施しても良い。
なお、第２誘電体膜４６ｂを薄膜化する平坦化処理は、本発明における「第２の平坦化処理」の一例である。
【００９６】
図７（ｆ）には、ステップＳ６後の状態が図示されている。空洞９５が露出すると、配向ムラなどの表示不良となるので、空洞９５が露出しない範囲で、第２誘電体膜４６ｂを薄膜化（減膜）する必要がある。また、第１誘電体膜４６ａと第２誘電体膜４６ｂとからなる誘電体層４６の膜厚が大きくなると、画素電極９と対向電極２１との間で液晶層５０に印加される実効電圧が低下するので、誘電体層４６の膜厚は小さい方が好ましい。本実施形態では、誘電体層４６の膜厚は、概略２５０ｎｍ〜３００ｎｍとなっている。
【００９７】
上述したように、公知技術の方法で形成された空洞（空洞９４）の頂点から画素電極９の上面までの高さＨ１と比べて、本実施形態に係る空洞９５の頂点から画素電極９上面までの高さＨ２が小さくなっているので、空洞（空洞９４）の頂点より空洞９５の頂点の高さが低く、空洞９５が露出しない範囲で薄膜化された第２誘電体膜４６ｂの膜厚を小さくすることができる。
【００９８】
以上述べたように、本実施形態に係る液晶装置１００によれば、以下の効果を得ることができる。
（１）画素電極９を第１誘電体膜４６ａで覆い、画素電極９の凹部９０に対応する位置に空洞９４を形成した後に、第１誘電体膜４６ａを薄膜化する平坦化処理を施し、空洞９４を露出させ、凹部９０に対応する位置により小さな開口寸法の凹部９１を形成する。次に、第１誘電体膜４６ａを第２誘電体膜４６ｂで覆い、凹部９１に対応する位置に空洞９５を形成する。凹部９１の頂部の開口寸法Ｌ２は小さくなっており、さらに第２誘電体膜４６ｂは、段差被覆性に優れた成膜方法で形成されているので、凹部９１に対応する位置に形成される空洞９５を小さくし、空洞９５の頂点の高さＨ２を低くすることができる。そして、空洞９５を露出させない範囲で薄膜化された第２誘電体膜４６ｂの膜厚を小さくすることができる。従って、画素電極９と対向電極２１との間で液晶層５０に印加される実効電圧の低下が抑制され、より高品位な表示を提供することができる。
【００９９】
（２）第１誘電体膜４６ａは、ＣＭＰによってＺ方向に選択的に減膜され、Ｙ方向及びＸ方向の減膜が抑制されている。その結果、空洞９５を露出させ凹部９１を形成する第１誘電体膜４６ａの平坦化処理によって、空洞９５（凹部９１）がＸ方向及びＹ方向に広がることが抑制されるので、より小さな開口寸法の凹部９１を形成することができる。
【０１００】
（３）第２誘電体膜４６ｂに施す平坦化処理は、機械的に減膜する研磨工程と化学的に減膜するエッチング工程とで構成されている。機械的に減膜する研磨工程では、どうしても研磨面に微小なスクラッチ傷が発生するので、研磨面をエッチングすることでスクラッチ傷を軽減し、より平滑な面に仕上げることができる。
【０１０１】
（実施形態２）
図８は、実施形態２に係る液晶装置における画素コンタクト領域の状態を示す模式断面図であり、図５に対応している。図９は、画素コンタクト領域に関する液晶装置の製造方法を示す工程フローであり、図６に対応している。図１０は、図９に示された各工程を経た後の画素コンタクト領域の状態を示す模式断面図であり、図７に対応している。
以下、図８〜図１０を参照して、本実施形態に係る液晶装置１１０を、実施形態１との相違点を中心に説明する。また、実施形態１と同一の構成部位については、同一の符号を附し、重複する説明を省略する。
【０１０２】
本実施形態に係る液晶装置１１０は、画素コンタクト領域の製造方法が実施形態１と異なっており、他の構成は実施形態１と同じである。
【０１０３】
「画素コンタクト領域の概要」
誘電体層４６は、画素電極９に接して形成された第１誘電体膜４６ａと、配向膜１８に接して形成された第２誘電体膜４６ｂとで構成されている。第１誘電体膜４６ａは、凹部９０の側壁と底面とを覆い、凹部９０に対応する位置に凹部９２が形成されている。第２誘電体膜４６ｂは、第１誘電体膜４６ａの表面、及び凹部９２の側壁と底面を覆って形成されている。凹部９２の開口部は第２誘電体膜４６ｂで塞がれ、凹部９２に対応する位置に密閉された空洞９６が形成されている。
なお、凹部９２は、本発明における「第２の凹部」の一例であり、空洞９６は本発明における「空洞」の一例である。
【０１０４】
「液晶装置の製造方法」
次に、本発明の特徴部分である画素コンタクト領域に関する液晶装置１１０の製造方法を説明する。また、画素コンタクト領域以外の液晶装置１１０の製造方法は公知技術を使用しており、説明を省略する。
本実施形態では、第１誘電体膜４６ａの形成工程（ステップＳ１３、図９参照）が、実施形態１における第１誘電体膜４６ａの形成工程（ステップＳ３、図６参照）と異なる。さらに、本実施形態では、実施形態１における第１誘電体膜４６ａの平坦化処理工程（ステップＳ４、図６参照）が省略されている点も異なる。これら相違点以外は、実施形態１と同じである。
【０１０５】
図９のステップＳ１３では、画素電極９の表面及び凹部９０の底面と側壁を覆って、第１誘電体膜４６ａを形成する。第１誘電体膜４６ａの膜厚は、１００ｎｍ〜２００ｎｍである。詳細を後述するが、第１誘電体膜４６ａは、段差被覆性に劣る成膜方法、すなわち水素化ケイ素を含む材料ガスを用いたプラズマＣＶＤで形成されている。具体的には、第１誘電体膜４６ａは、シラン（ＳｉＨ4）を含む材料ガスを用いたプラズマＣＶＤによって形成されたシリコン酸化膜である。第１誘電体膜４６ａを形成する材料ガスとしては、上述したシランの他に、ジシラン（Ｓｉ2Ｈ6）などを使用することができる。なお、本発明における水素化ケイ素とは、Ｓｉ原子を複数有するジシラン（Ｓｉ2Ｈ6）などのポリシランも含む。
【０１０６】
図１０（ｃ）には、ステップＳ１３後の状態が図示されている。凹部９０を覆う第１誘電体膜４６ａの膜厚は、凹部９０の寸法と比べて十分小さいので、第１誘電体膜４６ａは、凹部コンタクトホールの側壁と底面とを覆って形成され、凹部９０に対応する位置に凹部９２が形成される。凹部９２の頂部の開口寸法Ｌ４は、概略２００ｎｍ〜３００ｎｍである。
【０１０７】
図９のステップＳ５では、第１誘電体膜４６ａを覆って、第２誘電体膜４６ｂを形成する。第２誘電体膜４６ｂの膜厚は、概略８００ｎｍ〜９００ｎｍである。詳細を後述するが、第２誘電体膜４６ｂは、段差被覆性に優れた成膜方法、すなわち有機オキシシランを含む材料ガスを用いたプラズマＣＶＤで形成されている。具体的には、第２誘電体膜４６ｂは、ＴＥＯＳ（テトラエトキシシラン（Ｓｉ（ＯＣ2Ｈ5）4））を含む材料ガスを用いたプラズマＣＶＤによって形成されたシリコン酸化膜である。第２誘電体膜４６ｂを形成する材料ガスとしては、有機オキシシランが好ましく、上述したＴＥＯＳの他に、ＴＲＩＥＳ（トリエトキシシラン（ＳｉＨ（ＯＣ2Ｈ5）3））、ＴＭＳ（テトラメトキシシラン（Ｓｉ（ＯＣＨ3）4））、Ｃ2Ｈ5Ｓｉ（ＯＣ2Ｈ5）3、Ｓｉ（ＯＣ3Ｈ7）4などを使用することができる。
【０１０８】
図１０（ｄ）には、ステップＳ５後の状態が図示されている。第２誘電体膜４６ｂには、第１誘電体膜４６ａを覆い、凹部９２に対応する位置に密閉された空洞９６が形成される。実施形態１と同様に、空洞９６の頂点は、凹部９２から外側（Ｚ方向）に突き出て形成される。すなわち、凹部９２の外側において、空洞９６の巾（Ｙ方向の長さ）はＺ方向に向かって徐々に小さくなり、Ｚ方向に尖った頂点を形成する。そして、空洞９６の頂点は、画素電極９の表面からＺ方向に突き出た位置に形成される。本実施形態では、空洞９６の頂点の高さＨ３は、概略１５０ｎｍ〜２５０ｎｍである。
【０１０９】
図９のステップＳ６では、第２誘電体膜４６ｂ内に密閉された空洞９６を露出させない範囲で、第２誘電体膜４６ｂを薄膜化する平坦化処理を施す。第２誘電体膜４６ｂを薄膜化する平坦化処理は、研磨工程と、研磨面をエッチングで減膜するエッチング工程とで構成されている。
【０１１０】
図１０（ｅ）には、ステップＳ６後の状態が図示されている。空洞９６が露出すると、配向ムラなどの表示不良となるので、空洞９６が露出しない範囲で、第２誘電体膜４６ｂを薄膜化（減膜）する。本実施形態では、誘電体層４６の膜厚は、概略２５０ｎｍ〜３００ｎｍである。
【０１１１】
「第１誘電体膜及び第２誘電体膜の形成方法」
図１１は、凹部９０が形成された基板（図１０（ｂ）参照）に、概略１０００ｎｍのシリコン酸化膜を堆積した後の断面図である。図１１（ａ）には、第１誘電体膜４６ａと同じ成膜条件、すなわち段差被覆性に劣る成膜方法で形成されたシリコン酸化膜（以降、シリコン酸化膜Ａと称す）が堆積され、図１１（ｂ）には、第２誘電体膜４６ｂと同じ成膜条件、すなわち段差被覆性に優れた成膜方法で形成されたシリコン酸化膜（以降、シリコン酸化膜Ｂと称す）が堆積されている。
以下に、図１１を参照して、第１誘電体膜４６ａ及び第２誘電体膜４６ｂに好適な成膜方法を説明する。
【０１１２】
図１１（ａ）において、凹部９０が形成された基板に、第１誘電体膜４６ａと同じ成膜条件、すなわちシランを含む材料ガスを用いたプラズマＣＶＤによって概略１０００ｎｍのシリコン酸化膜Ａを堆積すると、凹部９０に対応する位置に密閉された空洞９７が形成される。図中で、空洞９７の頂点の高さ（画素電極９の表面からのＺ方向の距離）が符号Ｈ４で示されている。
【０１１３】
図１１（ｂ）において、凹部９０が形成された基板に、第２誘電体膜４６ｂと同じ成膜条件、すなわちＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤによって概略１０００ｎｍのシリコン酸化膜Ｂを堆積すると、凹部９０に対応する位置に密閉された空洞９８が形成される。図中で、空洞９８の頂点の高さが符号Ｈ５で示されている。
プラズマＣＶＤは、シランやＴＥＯＳなどの材料ガスと、亜酸化窒素（Ｎ2Ｏ）や酸素などの酸化ガス（酸素供給源としての材料ガス）とをプラズマ中で分解し、材料ガスから生成する反応生成物の前駆体ラジカル（以降、前駆体と称す）と、酸化ガスから生成する酸素ラジカルとを反応させ、シリコン酸化膜を形成する成膜方法である。また、当該プラズマＣＶＤは、気相反応過程、表面反応過程、及び堆積膜反応過程という過程を経て、シリコン酸化膜が堆積される。
【０１１４】
図１１（ａ）に示すシランを含む材料ガスを用いたプラズマＣＶＤでは、シランの反応性が高いために、気相反応過程（気相中での化学反応）が支配的となる。すなわち、前駆体と酸素ラジカルとが主に気相中で反応し、気相中で生成したシリコン酸化膜Ａが基板に堆積する。気相中で生成したシリコン酸化膜Ａは、凹部９０の内側（側壁、底面）に堆積しにくいため、シリコン酸化膜Ａの堆積速度は、凹部９０の内側で小さく、凹部９０の外側で大きくなる。また、凹部９０の内側において、凹部９０の奥まった場所ほど（底面に近づくほど）、気相中で生成したシリコン酸化膜Ａは堆積しにくく、シリコン酸化膜Ａの堆積速度が小さくなる。その結果、凹部９０の側壁に形成されるシリコン酸化膜Ａの膜厚は、凹部９０の底面に近づくほど薄くなる。また、凹部９０の頂部付近では、シリコン酸化膜Ａの堆積を阻害する障害はなく、凹部９０の外側と同等の堆積速度となっている。このため、凹部９０の頂部付近では、シリコン酸化膜Ａは厚くなり、Ｙ方向に張り出すようにシリコン酸化膜Ａが形成される。このように、段差領域（凹部９０）を覆うシリコン酸化膜Ａの膜厚が変動するので、シラン（水素化ケイ素）を含む材料ガスを用いたプラズマＣＶＤは、段差被覆性に劣る成膜方法となる。
【０１１５】
凹部９０の内側がシリコン酸化膜Ａで充填されるよりも早く、凹部９０の頂部の開口部がシリコン酸化膜Ａで塞がれ、凹部９０に対応する位置に密閉された空洞９７が形成される。空洞９７は、凹部９０の外側において、Ｚ方向に向かって急激に細くなる。その結果、空洞９７に、Ｚ方向に突き出た頂点が形成される。空洞９７の頂点の高さＨ４は、概略６００ｎｍである。
このように、段差被覆性に劣る成膜方法で形成したシリコン酸化膜Ａ内の空洞９７は、凹部９０の外側の領域で、Ｚ方向に向かって急激に細くなるという特徴を有している。
【０１１６】
図１０（ｃ）に示す第１誘電体膜４６ａで形成された凹部９２では、凹部９２の頂部の開口寸法Ｌ４が小さいほど好ましい。第１誘電体膜４６ａを、段差被覆性に劣る成膜方法で形成すると、凹部９２の頂部付近で第１誘電体膜４６ａが厚くなり、第１誘電体膜４６ａのオーバーハングが形成される。このオーバーハングによって、凹部９２の頂部の開口寸法Ｌ４を、さらに短くすることができる。従って、第１誘電体膜４６ａを形成する方法は、段差被覆性に劣る成膜方法、すなわちシランを含む材料ガスを用いたプラズマＣＶＤが好ましい。
【０１１７】
図１１（ｂ）に示すＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤでは、表面反応過程（画素電極９の表面での化学反応）が支配的となって、シリコン酸化膜Ｂが形成される。具体的には、プラズマ中で形成された前駆体が画素電極９の表面に吸着し、酸素ラジカルと反応してシリコン酸化膜Ｂが形成される。その結果、シリコン酸化膜Ｂは、凹部９０の側壁や底面を比較的均一な膜厚で覆って形成されるので、ＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤは、段差被覆性に優れた成膜方法となる。また、凹部９０の側壁を覆うシリコン酸化膜Ｂの膜厚は、凹部９０の側壁を覆うシリコン酸化膜Ａの膜厚よりも大きく、凹部９０の内側において空洞９８の巾（Ｙ方向の長さ）は、空洞９７の巾よりも小さくなる。凹部９０の外側では、空洞９８の巾（Ｙ方向の長さ）はＺ方向に向かって徐々に小さくなり、Ｚ方向に突き出た頂点が形成される。空洞９８の頂点の高さＨ５は、概略４００ｎｍである。
【０１１８】
このように、段差被覆性に優れた成膜方法で形成したシリコン酸化膜Ｂは、凹部９０の側壁や底面を比較的均一な膜厚で覆い、段差被覆性に劣る成膜方法で形成したシリコン酸化膜Ａと比べて、凹部９０の内側（側壁、底面）に厚く形成される。その結果、段差被覆性に優れた成膜方法で形成された空洞９８の容積は、段差被覆性に劣る成膜方法で形成された空洞９７の容積よりも小さい。さらに、段差被覆性に優れた成膜方法で形成された空洞９８の頂点の高さＨ５は、段差被覆性に劣る成膜方法で形成された空洞９７の頂点の高さＨ４よりも低くなる。
【０１１９】
図１０（ｄ）に示す、凹部９２に対応する位置に第２誘電体膜４６ｂで形成された空洞９６の容積は小さく、空洞９６の頂点の高さＨ３は低い方が好ましい。このため、第２誘電体膜４６ｂは、段差被覆性に優れた成膜方法、すなわちＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤで形成することが好ましい。
【０１２０】
ＴＥＯＳは炭素原子（エトキシ基）を有し、ＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤで形成したシリコン酸化膜Ａは、不純物として炭素を含有する。一方、シランは炭素原子を有していないので、シランを含む材料ガスを用いたプラズマＣＶＤで形成したシリコン酸化膜Ｂは、ＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤで形成したシリコン酸化膜Ａと比べて、不純物としての炭素含有量が少なくなる。従って、本実施形態における誘電体層４６は、画素電極９に接して形成された炭素含有量の少ないシリコン酸化膜（シリコン酸化膜Ａ）と、配向膜１８に接して形成された炭素含有量が多いシリコン酸化膜（シリコン酸化膜Ｂ）とで構成される。
【０１２１】
以上述べたように、本実施形態に係る液晶装置１１０によれば、上述した実施形態１における効果（３）に加えて、以下の効果を得ることができる。
【０１２２】
（１）画素電極９の凹部９０を、シランを含む材料ガスを用いたプラズマＣＶＤで形成したシリコン酸化膜からなる第１誘電体膜４６ａで覆う。そうすると、第１誘電体膜４６ａを薄膜化する平坦化処理を施さなくても、凹部９０に対応する位置に小さな開口寸法Ｌ４の凹部９２を形成することができる。さらに、第１誘電体膜４６ａの凹部９２を、ＴＥＯＳを含む材料ガスを用いたプラズマＣＶＤで形成したシリコン酸化膜からなる第２誘電体膜４６ｂで覆う。これによって、画素電極９からの頂点の高さＨ３が低い空洞９６を形成することができる。
空洞９６の頂点の高さＨ３が低くなっているので、空洞９６を露出させない範囲で、第２誘電体膜４６ｂをより小さな膜厚に薄膜化することができる。その結果、第１誘電体膜４６ａと第２誘電体膜４６ｂとからなる誘電体層４６の膜厚をおよそ２５０ｎｍ〜３００ｎｍとすることができ、画素電極９と対向電極２１との間で液晶層５０に印加される実効電圧の低下が小さくなり、より高品位な表示を提供することができる。
【０１２３】
（２）第１誘電体膜４６ａの平坦化処理工程（ステップＳ４、図６参照）が省略されているので、実施形態１と比べてより安価な液晶装置１１０を提供することができる。
【０１２４】
（実施形態３）
＜電子機器＞
次に図１２を参照して、上述した実施形態に係る液晶装置を搭載した電子機器の例について説明する。図１２は、電子機器としての３板式プロジェクター（液晶プロジェクター）の光学系の構成を示す平面図である。
【０１２５】
本実施形態のプロジェクター１０００は、赤色（Ｒ）光、緑色（Ｇ）光、青色（Ｂ）光のそれぞれに対応した３つの反射型光変調素子３１０Ｒ，３１０Ｇ，３１０Ｂを備えており、光源６１１から射出された光束を各反射型光変調素子３１０Ｒ，３１０Ｇ，３１０Ｂで画像信号に応じて変調して画像光を形成し、その画像光をスクリーン等に拡大投写する。反射型光変調素子３１０Ｒ，３１０Ｇ，３１０Ｂには、上述した実施形態に係る液晶装置１００または液晶装置１１０が搭載されている。
【０１２６】
プロジェクター１０００は、照明光学系６００と、色分離光学系２００と、平行化レンズ２５０Ｒ，２５０Ｇ，２５０Ｂと、位相差板２６０Ｒ，２６０Ｇ，２６０Ｂと、偏光ビームスプリッター３２０Ｒ，３２０Ｇ，３２０Ｂと、反射型光変調素子３１０Ｒ，３１０Ｇ，３１０Ｂと、光合成部であるクロスダイクロイックプリズム４００と、投写光学部５００とを備えている。
【０１２７】
照明光学系６００は、超高圧水銀ランプで構成される光源６１１、放物面鏡で構成されるリフレクター６１２、レンズアレイ６２０、偏光変換素子６４０などを備えている。光源６１１から射出された放射状の光束は、リフレクター６１２とレンズアレイ６２０とで複数の部分光束となり、偏光変換素子６４０によりＳ偏光光として、色分離光学系２００に射出される。
【０１２８】
色分離光学系２００は、照明光学系６００から射出された光束を、Ｒ光、Ｇ光、Ｂ光の３つの色光に分離する機能を有している。そして、色分離光学系２００は、Ｂ光反射ダイクロイックミラー２１０、ＲＧ光反射ダイクロイックミラー２２０、Ｇ光反射ダイクロイックミラー２３０、及び反射ミラー２４０，２４５を備えている。
【０１２９】
照明光学系６００から射出された光束のうち、Ｂ光成分は、Ｂ光反射ダイクロイックミラー２１０によって反射され、さらに反射ミラー２４０によって反射されて平行化レンズ２５０Ｂに至る。一方、照明光学系６００から射出された光束のうち、Ｒ光、Ｇ光成分は、ＲＧ光反射ダイクロイックミラー２２０によって反射され、さらに反射ミラー２４５によって反射されてＧ光反射ダイクロイックミラー２３０に至る。その中のＧ光成分は、Ｇ光反射ダイクロイックミラー２３０で反射されて平行化レンズ２５０Ｇに至り、Ｒ光成分は、Ｇ光反射ダイクロイックミラー２３０を透過して、平行化レンズ２５０Ｒに至る。
【０１３０】
平行化レンズ２５０Ｒ，２５０Ｇ，２５０Ｂは、照明光学系６００から射出された複数の部分光束を略平行な光束に変換し、対応する反射型光変調素子３１０Ｒ，３１０Ｇ，３１０Ｂを照明する。位相差板２６０Ｒ，２６０Ｇ，２６０Ｂによって、平行化レンズ２５０Ｒ，２５０Ｇ，２５０Ｂを透過したそれぞれの色光（Ｓ偏光光）が、Ｐ偏光光に変換される。
【０１３１】
偏光ビームスプリッター３２０Ｇは、位相差板２６０Ｇから射出されたＧ光（Ｐ偏光光）を透過して反射型光変調素子３１０Ｇに射出する。そして、偏光ビームスプリッター３２０Ｇは、反射型光変調素子３１０Ｇで反射されＳ偏光光に変調されたＧ光を、反射してクロスダイクロイックプリズム４００に射出する。
【０１３２】
偏光ビームスプリッター３２０Ｒ，３２０Ｂも偏光ビームスプリッター３２０Ｇと同様の機能を有している。そして、偏光ビームスプリッター３２０Ｒ，３２０Ｂは、位相差板２６０Ｒ，２６０Ｂから射出されたＲ光（Ｐ偏光光）、Ｂ光（Ｐ偏光光）を透過して反射型光変調素子３１０Ｒ，３１０Ｂにそれぞれ射出し、反射型光変調素子３１０Ｒ，３１０Ｂで反射されたＲ光、Ｂ光のうち、Ｓ偏光光を反射してクロスダイクロイックプリズム４００にそれぞれ射出する。
【０１３３】
クロスダイクロイックプリズム４００は、三角柱状の４つのプリズムを貼り合わせることにより、略正方形断面の角柱状に形成されており、Ｘ字状の貼り合わせ面に沿って誘電体多層膜４１０，４２０が設けられている。誘電体多層膜４１０は、Ｇ光を透過してＲ光を反射し、誘電体多層膜４２０は、Ｇ光を透過してＢ光を反射する。そして、クロスダイクロイックプリズム４００は、偏光ビームスプリッター３２０Ｒ，３２０Ｇ，３２０Ｂから射出された各色光の変調光をそれぞれ入射面４００Ｒ，４００Ｇ，４００Ｂから入射して合成し、カラー画像を表す画像光を形成し、投写光学部５００に射出する。画像光は、投写光学部５００によって、拡大投写される。
【０１３４】
本実施形態のプロジェクター１０００は、本発明に係る液晶装置１００または液晶装置１１０が適用されているので、高品位な表示を提供することができる。
【０１３５】
また、電子機器としては、プロジェクターの他に、直視型テレビ、携帯電話、携帯用オーディオ機器、パーソナルコンピューター、ビデオカメラのモニター、カーナビゲーション装置、電子手帳、電卓、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラなどの各種電子機器に、本発明に係る液晶装置１００または液晶装置１１０を適用させることができる。
【０１３６】
本発明は、上記した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及び該電気光学の製造方法ならびに該電気光学を適用する電子機器もまた本発明の技術的範囲に含まれるものである。上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。
【０１３７】
（変形例１）
実施形態１において、図６に示すステップＳ６（第２誘電体膜４６ｂの平坦化処理）を、省略することができる。詳しくは、第１誘電体膜４６ａには、図６に示すステップＳ４で平坦化処理が施され、第２誘電体膜４６ｂと接する第１誘電体膜４６ａの表面が平坦になっている。第２誘電体膜４６ｂは、第１誘電体膜４６ａの表面に接して形成されているので、平坦な面（表面）を有することになる。従って、第１誘電体膜４６ａの凹部９１を塞ぎ、空洞９５を形成するなるべく小さな膜厚で、第２誘電体膜４６ｂを形成することによって、図６に示すステップＳ６（第２誘電体膜４６ｂの平坦化処理）を省略することができる。これによれば、実施形態１と比べてより安価な液晶装置を提供することができる。
【０１３８】
（変形例２）
本発明の実施の形態は、反射型の液晶装置に限定されない。例えば、透過型の液晶装置にも適用できる。
さらに、液晶装置１００または液晶装置１１０に適用することに限定されず、例えば、有機エレクトロルミネッセンス素子を有する発光装置にも適用することができる。これによれば、コンタクトホール８６に起因する凹部によって輝度むらが生ずることを低減できる。
【符号の説明】
【０１３９】
１ａ…半導体膜、１ａ’…チャネル領域、１ｂ…データ線側ＬＤＤ領域、１ｃ…画素電極側ＬＤＤ領域、１ｄ…データ線側ソースドレイン領域、１ｅ…画素電極側ソースドレイン領域、２…ゲート絶縁膜、３ａ…ゲート電極、６ａ…データ線、９…画素電極、９ａ…第１導電膜、９ｂ…第２導電膜、１０…素子基板、１１…走査線、１２…下地絶縁膜、１８，２５…配向膜、１９…誘電体層、２０…対向基板、２０ａ…凹部、２１…対向電極、２２…平坦化層、３０…ＴＦＴ、４１，４２，４３，４４…層間絶縁膜、４６…誘電体層、４６ａ…第１誘電体膜、４６ｂ…第２誘電体膜、５０…液晶層、５２…シール材、５３…見切り部、６０…容量線、６０ａ…上部容量電極、６５…シールド層、６７，９３…中継層、７０…蓄積容量、７１…下部容量電極、７５…誘電体膜、８１，８４，８５，８６，８１０…コンタクトホール、９０，９１，９２…凹部、９４，９５，９６…空洞、１００，１１０…液晶装置、１０１…データ線駆動回路、１０２…複数の外部接続用端子、１０３…検査回路、１０４…走査線駆動回路、１０５…配線、１０６…上下導通部、２００…色分離光学系、２１０…Ｂ光反射ダイクロイックミラー、２２０…ＲＧ光反射ダイクロイックミラー、２３０…Ｇ光反射ダイクロイックミラー、２４０，２４５…反射ミラー、２５０Ｂ，２５０Ｇ，２５０Ｒ…平行化レンズ、２６０Ｇ，２６０Ｒ…位相差板、３１０Ｇ，３１０Ｒ…反射型光変調素子、３２０Ｇ，３２０Ｒ…偏光ビームスプリッター、４００…クロスダイクロイックプリズム、４００Ｒ…入射面、４１０，４２０…誘電体多層膜、５００…投写光学部、６００…照明光学系、６１１…光源、６１２…リフレクター、６２０…レンズアレイ、６４０…偏光変換素子、１０００…プロジェクター。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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