(57)【要約】【課題】オープンループゲインの非線形性によって生じる出力信号の歪みを少なくするオペアンプを提供する。【解決手段】複数のゲイン段１０，２０の入力端子Ｉｎ１０，Ｉｎ２０と出力端子Ｏｕｔ１０，Ｏｕｔ２０から構成され、最終のゲイン段２０の出力信号Ｖｏを入力端子Ｉｎ１０，Ｉｎ２０に帰還させるオペアンプ１０４において、複数のゲイン段１０，２０の入力端子Ｉｎ１０，Ｉｎ２０又は出力端子Ｏｕｔ１０，Ｏｕｔ２０のいずれかに接続される負性容量生成回路４０を備えた。【選択図】図４
2014155169.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲイン段の入力端子と出力端子から構成され、最終のゲイン段の出力信号を入力端子に帰還させるオペアンプにおいて、
前記複数のゲイン段の前記入力端子又は前記出力端子のいずれかに接続される負性容量生成回路を備えたことを特徴とするオペアンプ。
【請求項２】
前記複数のゲイン段は、１段目のゲイン段と２段目のゲイン段とにより２段に構成されていることを特徴とする請求項１に記載のオペアンプ。
【請求項３】
前記負性容量生成回路は、前記１段目のゲイン段の出力端子に接続されていることを特徴とする請求項１又は２に記載のオペアンプ。
【請求項４】
前記１段目のゲイン段の出力端子と前記２段目のゲイン段の出力端子との間に位相補償回路を備え、該位相補償回路は、第３の抵抗及び第３のキャパシタが直列に接続されて構成され、前記第３のキャパシタは所定の位相補償容量値を有することを特徴とする請求項１、２又は３に記載のオペアンプ。
【請求項５】
前記負性容量生成回路で生成される負性容量の絶対値は、前記１段目のゲイン段の出力端子に存在する寄生容量値と前記第３のキャパシタの前記位相補償容量値との少なくとも一方に等しいことを特徴とする請求項４に記載のオペアンプ。
【請求項６】
前記負性容量生成回路で生成される負性容量の絶対値は、前記１段目のゲイン段の出力端子に存在する寄生容量値と前記第３のキャパシタの前記位相補償容量値との和に等しいことを特徴とする請求項４に記載のオペアンプ。
【請求項７】
前記負性容量生成回路は、電圧依存電流源と、該電圧依存電流源の出力端子とグランドとの間に接続された第４の抵抗と、前記電圧依存電流源の入力端子と出力端子との間に接続された第４のキャパシタとにより構成されることを特徴とする請求項１乃至６のいずれかに記載のオペアンプ。
【請求項８】
前記負性容量生成回路は、前記電圧依存電流源のトランスコンダクタンスと、前記第４の抵抗の抵抗値との積が２であり、前記第４のキャパシタの容量値は、前記寄生容量値と、前記第３のキャパシタの前記位相補償容量値との和に等しいことを特徴とする請求項７に記載のオペアンプ。
【請求項９】
前記負性容量生成回路は、ＧＢ積の下記の関係式ＧＢｗにおいて、動作点が変化し、
【数１】
2014155169.tif 000018
（なお、ｇｍ１は１段目のゲイン段を構成する電圧依存電流源のトランスコンダクタンス、ｇｍ２は２段目のゲイン段を構成する電圧依存電流源のトランスコンダクタンス、ｇｍ３は負性容量生成回路を構成する電圧依存電流源のトランスコンダクタンス、Ｒ１は１段目のゲイン段の出力端子とグランドとの間に存在する第１の抵抗、Ｒ２は２段目のゲイン段の出力端子とグランドとの間に存在する第２の抵抗、Ｒ３は位相補償回路を構成する第３の抵抗、Ｒ４は負性容量生成回路の出力端子とグランドとの間に存在する第４の抵抗、Ｃ１は１段目のゲイン段の出力端子とグランドとの間に存在する第１のキャパシタ、Ｃ２は２段目のゲイン段の出力端子とグランドとの間に存在する第２のキャパシタ、Ｃ３は位相補償回路を構成する第３のキャパシタ、Ｃ４は１段目のゲイン段の出力端子と負性容量生成回路の出力端子との間に挿入する第４のキャパシタを示す。）
前記２段目のゲイン段を構成する電圧依存電流源のトランスコンダクタンスと、前記２段目のゲイン段の出力端子とグランドとの間に存在する第２の抵抗の抵抗値が変動した場合にも、前記ＧＢ積を一定にする条件を満足するように、前記第４のキャパシタの容量値と、前記負性容量生成回路を構成する電圧依存電流源のトランスコンダクタンスと、前記第４の抵抗の抵抗値とを数値設定したことを特徴とする請求項７又は８に記載のオペアンプ。
【請求項１０】
複数のゲイン段の入力端子と出力端子から構成され、最終のゲイン段の出力信号を入力端子に帰還させるオペアンプにおいて、
前記１段目のゲイン段の出力端子に接続される負性容量生成回路と、
前記１段目のゲイン段の出力端子と前記２段目のゲイン段の出力端子との間に位相補償回路とを備え、
該位相補償回路は、第３の抵抗及び第３のキャパシタが直列に接続されて構成されて所定の位相補償容量値を有し、
前記負性容量生成回路で生成される負性容量の絶対値は、前記１段目のゲイン段の出力端子に存在する寄生容量値と前記第３のキャパシタの前記位相補償容量値との少なくとも一方に等しいことを特徴とするオペアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプに関し、より詳細には、負帰還をかけて出力信号の歪みを少なくするようにして増幅するオペアンプに関する。
【背景技術】
【０００２】
従来から、オペアンプ回路に負帰還をかけることで線形性を向上させ、正弦波等の入力信号の安定した増幅が可能となる技術が知られている。例えば、非特許文献１には、オペアンプ回路の基本型として、反転増幅器、非反転増幅器、差動増幅器及びコンパレータなどが記載されている。また、例えば、特許文献１に記載のものは、２段のゲイン段を備えたオペアンプ回路である。
【０００３】
また、例えば、特許文献２に記載のものは、増幅回路と負荷との間に介挿されたコンデンサと、増幅回路の帰還回路とを備え、コンデンサからの出力を帰還回路により増幅回路の入力側へ帰還するようにした電力増幅装置である。
【０００４】
以下に、オペアンプ回路の負帰還接続について説明する。
図１は、オペアンプの負帰還接続を説明するためのブロック図である。図１に示すように、オペアンプ回路１０１の出力信号Ｖｏを、帰還回路（以下、負帰還回路ともいう）２を通し、負側入力端子ＮＩに帰還させる。等価的な表現として、あたかも減算器３により入力信号Ｖｉから減算してからオペアンプ１で増幅するようなことを行っている。この場合、入力信号Ｖｉと、出力信号Ｖｏとした入出力特性が式（１）に示すとおりになる。すなわち、オペアンプ回路のオープンループゲインＡが１に比べて十分大きい場合は、オープンループゲインＡの大きさに関わらず帰還量βにのみ依存する特性となる。一般に、オープンループゲインＡは、温度・電源電圧・製造ばらつきによって大きくばらつくパラメータであり、非線形性が大きいが、上記のように負帰還をかけることで入出力特性の線形性が向上し、式（１）のように、歪みの少ない出力信号が得られる。
【０００５】
【数１】
2014155169.tif 000003
【０００６】
なお、通常のオペアンプ回路では、ＧＢ積と呼ばれるパラメータにより、増幅器の特性を表す。このＧＢ積（Ｇａｉｎ Ｂａｎｄ ｗｉｄｔｈ ｐｒｏｄｕｃｔ：利得帯域幅積）とは、増幅器の特性をあらわす指標のひとつである。すなわち、ＧＢ積は、増幅器の開ループ利得Ａと、利得が半減（３ｄＢ減衰）する周波数ｆの積であり、単位にはヘルツ（Ｈｚ）を用いる。
【０００７】
図２は、オペアンプを用いた反転増幅回路の回路図である。図２に示すように、オペアンプ回路１０２は、オペアンプ４と、入力抵抗ＲＡ（以下、単に符号のみでも示す）と、フィードバック抵抗ＲＢ（以下、単に符号のみでも示す）と、出力負荷抵抗Ｒｏ（以下、単に符号のみでも示す）と、出力負荷キャパシタＣｏ（以下、単に符号のみでも示す）とにより構成されている。また、オペアンプ４の負側入力端子ＮＩには、入力抵抗ＲＡを介して入力電圧Ｖｉが入力されている。オペアンプ４の正側入力端子ＰＩには、参照電圧Ｖｒが入力されている。オペアンプ４の負側入力端子ＮＩと出力端子Ｏｕｔ４との間には、フィードバック抵抗ＲＢが接続されている。出力端子Ｏｕｔ４と、グランドＧＮＤとの間には、出力負荷抵抗Ｒｏ及び出力負荷キャパシタＣｏが接続されている。なお、出力負荷抵抗Ｒｏと、出力負荷キャパシタＣｏとは並列接続である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６２−５８７１２号公報
【特許文献２】特開平２−２１７００８号公報
【非特許文献】
【０００９】
【非特許文献１】１９９０年９月３０日発行  岡村廸夫著  ＣＱ出版社「ＯＰアンプ回路の設計」２４〜３６頁
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、通常のオペアンプ回路１０１では、パラメータの１つであるＧＢ積が、入力信号の動作点に依存してわずかに変動する。この結果、上述した式（１）におけるオープンループゲインが、動作点に依存して変動することにより、負帰還回路２の入出力特性が入力信号の動作点に依存することになる。これが原因となり、負帰還をかけたオペアンプ回路１０１の出力信号に歪みを生じてしまうという問題があった。そこで、オペアンプ回路１０１の帯域を広げてＧＢ積を大きくすることで、歪みを軽減することが可能である。その場合、電流が大幅に増大してしまうとともに、オペアンプ回路１０１の安定性が劣化するという、別の問題が発生する。
【００１１】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電流の大幅な増加や安定性を劣化させることなく、オープンループゲインの非線形性によって生じる出力信号の歪みを少なくするように、ＧＢ積が補正されたオペアンプを提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のゲイン段（１０，２０）の入力端子（Ｉｎ１０，Ｉｎ２０）と出力端子（Ｏｕｔ１０，Ｏｕｔ２０）から構成され、最終のゲイン段（２０）の出力信号（Ｖｏ）を入力端子（Ｉｎ１０，Ｉｎ２０）に帰還させるオペアンプ（１０４）において、前記複数のゲイン段（１０，２０）の前記入力端子（Ｉｎ１０，Ｉｎ２０）又は前記出力端子（Ｏｕｔ１０，Ｏｕｔ２０）のいずれかに接続される負性容量生成回路（４０）を備えたことを特徴とする。（図４）
【００１３】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数のゲイン段（１０，２０）は、１段目のゲイン段（１０）と２段目のゲイン段（２０）とにより２段に構成されていることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記負性容量生成回路（４０）は、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に接続されていることを特徴とする。
【００１４】
また、請求項４に記載の発明は、請求項１、２又は３に記載の発明において、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）と前記２段目のゲイン段（２０）の出力端子（Ｏｕｔ２０）との間に位相補償回路（３０）を備え、該位相補償回路（３０）は、第３の抵抗（Ｒ３）及び第３のキャパシタ（Ｃ３）が直列に接続されて構成され、前記第３のキャパシタ（Ｃ３）は所定の位相補償容量値を有することを特徴とする。
【００１５】
また、請求項５に記載の発明は、請求項４に記載の発明において、前記負性容量生成回路（４０）で生成される負性容量の絶対値は、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に存在する寄生容量値と前記第３のキャパシタ（Ｃ３）の前記位相補償容量値との少なくとも一方に等しいことを特徴とする。
また、請求項６に記載の発明は、請求項４に記載の発明において、前記負性容量生成回路（４０）で生成される負性容量の絶対値は、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に存在する寄生容量値と前記第３のキャパシタ（Ｃ３）の前記位相補償容量値との和に等しいことを特徴とする。
【００１６】
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記負性容量生成回路（４０）は、電圧依存電流源（Ｄ４０）と、該電圧依存電流源（Ｄ４０）の出力端子（Ｏｕｔ４０）とグランド（ＧＮＤ）との間に接続された第４の抵抗（Ｒ４）と、前記電圧依存電流源（Ｄ４０）の入力端子（Ｉｎ４０）と出力端子（Ｏｕｔ４０）との間に接続された第４のキャパシタ（Ｃ４）とにより構成されることを特徴とする。
【００１７】
また、請求項８に記載の発明は、請求項７に記載の発明において、前記負性容量生成回路（４０）は、前記電圧依存電流源（Ｄ４０）のトランスコンダクタンス（ｇｍ３）と、前記第４の抵抗（Ｒ４）の抵抗値との積が２であり、前記第４のキャパシタ（Ｃ４）の容量値は、前記寄生容量値と、前記第３のキャパシタ（Ｃ３）の前記位相補償容量値との和に等しいことを特徴とする。
また、請求項９に記載の発明は、請求項７又は８に記載の発明において、前記負性容量生成回路（４０）は、ＧＢ積の下記の関係式ＧＢｗにおいて、動作点が変化し、
【００１８】
【数２】
2014155169.tif 000004
【００１９】
（なお、ｇｍ１は１段目のゲイン段（１０）を構成する電圧依存電流源（Ｄ１０）のトランスコンダクタンス、ｇｍ２は２段目のゲイン段（２０）を構成する電圧依存電流源（Ｄ２０）のトランスコンダクタンス、ｇｍ３は負性容量生成回路（４０）を構成する電圧依存電流源（Ｄ４０）のトランスコンダクタンス、Ｒ１は１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）とグランド（ＧＮＤ）との間に存在する第１の抵抗、Ｒ２は２段目のゲイン段（２０）の出力端子（Ｏｕｔ２０）とグランド（ＧＮＤ）との間に存在する第２の抵抗、Ｒ３は位相補償回路（３０）を構成する第３の抵抗、Ｒ４は負性容量生成回路（４０）の出力端子（Ｏｕｔ４０）とグランド（ＧＮＤ）との間に存在する第４の抵抗、Ｃ１は１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）とグランド（ＧＮＤ）との間に存在する第１のキャパシタ、Ｃ２は２段目のゲイン段（２０）の出力端子（Ｏｕｔ２０）とグランド（ＧＮＤ）との間に存在する第２のキャパシタ、Ｃ３は位相補償回路（３０）を構成する第３のキャパシタ、Ｃ４は１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）と負性容量生成回路（４０）の出力端子（Ｏｕｔ４０）との間に挿入する第４のキャパシタを示す。）
前記２段目のゲイン段（２０）を構成する電圧依存電流源（Ｄ２０）のトランスコンダクタンス（ｇｍ２）と、前記２段目のゲイン段（２０）の出力端子（Ｏｕｔ２０）とグランドＧＮＤとの間に存在する第２の抵抗（Ｒ２）の抵抗値が変動した場合にも、前記ＧＢ積を一定にする条件を満足するように、前記第４のキャパシタ（Ｃ４）の容量値と、前記負性容量生成回路（４０）を構成する電圧依存電流源（Ｄ４０）のトランスコンダクタンス（ｇｍ３）と、前記第４の抵抗（Ｒ４）の抵抗値とを数値設定したことを特徴とする。（図４）
【００２０】
また、請求項１０に記載の発明は、複数のゲイン段（１０，２０）の入力端子（Ｉｎ１０，Ｉｎ２０）と出力端子（Ｏｕｔ１０，Ｏｕｔ２０）から構成され、最終のゲイン段（２０）の出力信号（Ｖｏ）を入力端子（Ｉｎ１０，Ｉｎ２０）に帰還させるオペアンプ（１０４）において、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に接続される負性容量生成回路（４０）と、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）と前記２段目のゲイン段（２０）の出力端子（Ｏｕｔ１０）との間に位相補償回路（３０）とを備え、該位相補償回路（３０）は、第３の抵抗（Ｒ３）及び第３のキャパシタ（Ｃ３）が直列に接続されて構成されて所定の位相補償容量値を有し、前記負性容量生成回路（４０）で生成される負性容量の絶対値は、前記１段目のゲイン段（１０）の出力端子（Ｏｕｔ１０）に存在する寄生容量値と前記第３のキャパシタ（Ｃ３）の前記位相補償容量値との少なくとも一方に等しいことを特徴とするオペアンプ。（図４）
【発明の効果】
【００２１】
発明によれば、電流の大幅な増加や安定性を劣化させることなく、オープンループゲインの非線形性によって生じる出力信号の歪みを少なくするようにし、ＧＢ積が補正されたオペアンプが実現できる。
【図面の簡単な説明】
【００２２】
【図１】オペアンプの負帰還接続を説明するためのブロック図である。
【図２】オペアンプを用いた反転増幅回路の回路図である。
【図３】２段のゲイン段からなる従来のオペアンプの等価回路である。
【図４】本発明に係る２段のゲイン段からなるオペアンプの等価回路である。
【図５】図３及び図４のオペアンプのオープンループ特性を説明するためのボード線図である。
【図６】図３及び図４のオペアンプの出力段の一例を説明するための回路図である。
【図７】図３のオペアンプにおけるケース１のオープンループ特性を説明するためのボード線図である。
【図８】図３のオペアンプにおけるケース２のオープンループ特性を説明するためのボード線図である。
【図９】図４のオペアンプおける負性容量生成回路の一例を説明するための回路図である。
【図１０】図９の負性容量生成回路の変形例を説明するための回路図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の実施形態について説明する。なお、本実施形態では、負帰還をかけたオペアンプ回路において、正弦波を入力信号として入力した時の出力信号の歪みについて説明する。まず、本発明のオペアンプ回路の前提となるオペアンプ回路について説明する。
【００２４】
図３は、２段のゲイン段からなる従来のオペアンプの等価回路である。図３に示すように、オペアンプ１０３は、２段のゲイン段、すなわち、１段目のゲイン段１０と、２段目のゲイン段２０と、位相補償回路３０とにより構成されている。１段目のゲイン段１０は、電圧依存電流源Ｄ１０と、第１の抵抗（以下、単に符号のみでも示す）Ｒ１と、第１のキャパシタ（以下、単に符号のみでも示す）Ｃ１とにより構成されている。Ｒ１及びＣ１は、１段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に接続されている。２段目のゲイン段２０は、電圧依存電流源Ｄ２０と、その電圧依存電流源Ｄ２０の出力負荷抵抗Ｒｘと、２段目のゲイン段２０の出力負荷容量Ｃｘとより構成されている。Ｒｘ及びＣｘは、２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に接続されている。位相補償回路３０は、１段目のゲイン段１０の出力端子Ｏｕｔ１０と、２段目のゲイン段２０の出力端子Ｏｕｔ２０との間に、位相補償用の第３の抵抗（以下、位相補償用抵抗、単に抵抗、あるいは符号のみでも示す）Ｒ３と、位相補償用の第３のキャパシタ（以下、位相補償キャパシタ、単にキャパシタ、容量、あるいは符号のみでも示す）Ｃ３とを直列に接続して構成されている。その位相補償回路３０は、所定の位相補償容量Ｃ３の値を有する。
【００２５】
なお、図３の電圧依存電流源Ｄ１０，Ｄ２０に、「−」と表示するように、電圧依存電流源Ｄ１０，Ｄ２０は負極性である。
また、オペアンプ１０３において、入力電圧の微小変化量ｖｓと、１段目のゲイン段１０を通過した後の電圧の微小変化量ｖ１と、２段目のゲイン段２０を通過した後の最終的な出力電圧の微小変化量ｖｏとを示している。なお、参照電圧Ｖｒは、以降の説明を容易にするため図示していない。
【００２６】
図４は、本発明に係るオペアンプの実施形態を説明するための等価回路である。図４に示すように、オペアンプ１０４は、１段目のゲイン段１０と、１段目のゲイン段１０に従属接続された２段目のゲイン段２０と、１段目のゲイン段１０の出力端子Ｏｕｔ１０に接続された負性容量生成回路４０と、位相補償回路３０とにより構成されている。  
【００２７】
１段目のゲイン段１０、２段目のゲイン段２０及び位相補償回路３０については、図３に示したオペアンプ１０３において説明したものと同じである。また、負性容量生成回路４０は、電圧依存電流源Ｄ４０と、第４の抵抗（以下、単に符号のみでも示す）Ｒ４と、第４のキャパシタ（以下、単に符号のみでも示す）Ｃ４とにより構成されている。Ｒ４は、負性容量生成回路４０の出力端子Ｏｕｔ４０とグランドＧＮＤとの間に接続されている。Ｃ４は、負性容量生成回路４０の入力端子Ｉｎ４０と出力端子Ｏｕｔ４０との間に接続されている。なお、図４の電圧依存電流源Ｄ１０，Ｄ２０，Ｄ４０に、それぞれ「−」と「＋」と表示するように、電圧依存電流源Ｄ１０，Ｄ２０は負極性、電圧依存電流源Ｄ４０は正極性である。
【００２８】
また、オペアンプ１０４において、１段目のゲイン段１０の入力端子ＩＮ１０には、微小変化量ｖｓの入力電圧が入力されている。そして、出力端子Ｏｕｔ１０において、１段目のゲイン段１０を通過した後の電圧の微小変化量ｖ１が出力される。また、出力端子Ｏｕｔ２０には、２段目のゲイン段２０を通過した後の最終的な出力電圧の微小変化量ｖｏが出力される。さらに、負性容量生成回路４０の出力端子Ｏｕｔ４０には、電圧依存電流源Ｄ４０を通過した後の出力電圧の微小変化量Ｖｎが出力される。なお、参照電圧Ｖｒは、以降の説明を容易にするため図示していない。
【００２９】
このように、オペアンプ１０４は、複数のゲイン段１０，２０と、各ゲイン段１０，２０の入力端子Ｉｎ１０，Ｉｎ２０又は出力端子Ｏｕｔ１０，Ｏｕｔ２０のいずれかに接続される負性容量生成回路４０を備えている回路構成である。ただし、図４に示すオペアンプ１０４は、一例として、負性容量生成回路４０が、１段目のゲイン段１０の出力端子Ｏｕｔ１０に接続されている。なお、１段目のゲイン段１０の出力端子Ｏｕｔ１０と、２段目のゲイン段２０の入力端子Ｉｎ２０とは接続されているので、同一箇所を意味している。
【００３０】
この負性容量生成回路４０には、以下の特徴がある。すなわち、負性容量生成回路４０で生成する負性容量の絶対値は、１段目のゲイン段１０の出力端子Ｏｕｔ１０に存在する寄生容量値と、位相補償容量Ｃ３の値との和に等しい。そして、負性容量生成回路４０で生成する負性容量の絶対値は、１段目のゲイン段１０の出力端子Ｏｕｔ１０に存在する寄生容量値及び位相補償容量Ｃ３の値の少なくとも一方に等しい。また、負性容量生成回路４０は、電圧依存電流源Ｄ４０のトランスコンダクタンスｇｍ３と、抵抗Ｒ４の抵抗値との積が２であり、キャパシタＣ４の容量値は、寄生容量値と、位相補償容量Ｃ３の値との和に等しい。
【００３１】
なお、図２に示したように、オペアンプ１０３及び１０４は、出力負荷抵抗Ｒｏと、出力負荷キャパシタＣｏとを接続した状態で動作する。
ここで、オペアンプ１０３及び１０４について、さらに詳しく説明する。オペアンプ１０３及び１０４のＤＣゲインをＡｏとすると、このオペアンプ１０３及び１０４のオープンループゲインＡは、式（３）に示すとおりである。ここで、ｓ＝ｊω＝２πｊｆであり、ｊは虚数、ωは角周波数、ｆは周波数である。
【００３２】
図５は、オペアンプのオープンループ特性を説明するためのボード線図である。図５において、縦軸は、オペアンプのオープンループゲインＡを示し、横軸は、周波数ｆを示している。なお、これら縦軸及び横軸は、両方ともに対数表示である。
式（３）の絶対値を周波数ｆに対してプロットすると、図５のようなボード線図が描ける。つまり、オペアンプの周波数特性は、ある程度フラットなＤＣゲインＡｏを維持し、ある周波数以上において、周波数が高くなるほどゲインが低下するような周波数特性である。
【００３３】
【数３】
2014155169.tif 000005
【００３４】
ここで、ａ１〜ａ５、ｂ１〜ｂ２は、下記パラメータから成る定数であるが、オペアンプ１０３とオペアンプ１０４では式が異なる。
ｇｍ１  :  電圧依存電流源Ｄ１０のトランスコンダクタンス
ｇｍ２  :  電圧依存電流源Ｄ２０のトランスコンダクタンス
ｇｍ３  :  電圧依存電流源Ｄ４０のトランスコンダクタンス
Ｒ１ ：  １段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する第１の抵抗
Ｒ２  :  ２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２の抵抗（並列接続されたＲｘとＲｏの合成抵抗値（式（４））の抵抗）
Ｒ３  ：  １段目のゲイン段１０の出力端子Ｏｕｔ１０と２段目のゲイン段２０の出力端子Ｏｕｔ２０との間に接続される位相補償回路３０を構成する第３の抵抗
Ｒ４  ：  負性容量生成回路の出力端子Ｏｕｔ４０とグランドＧＮＤとの間に存在する第４の抵抗
Ｃ１  :  １段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する第１のキャパシタの容量
Ｃ２  :  ２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２のキャパシタの容量（並列接続されたＣｘとＣｏの合成容量値（式（５）の容量）
Ｃ３  :   １段目のゲイン段１０の出力端子Ｏｕｔ１０と２段目のゲイン段２０の出力端子Ｏｕｔ２０との間に接続される位相補償回路３０を構成する第３のキャパシタの容量
Ｃ４  :   １段目のゲイン段１０の出力端子Ｏｕｔ１０と負性容量生成回路４０の出力端子Ｏｕｔ４０との間に存在する第４のキャパシタの容量
【００３５】
なお、ｇｍはトランスコンダクタンスであり、単位はＡ／Ｖである。このトランスコンダクタンス（Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ）とは、トランジスタにおいてＤＣ釣り合い状態のゲート−ソース電圧の微小変位によって発生する微小電流を流す電流源であり、電圧依存電流源ともいう。ゲートに小信号電圧を加えた場合のドレインＤ電流の変位でトランスコンダクタンスｇｍを求める。
電圧依存電流源の極性は、図４に示す通りである。Ｒ２とＣ２は式（４）、式（５）で表せる。
【００３６】
【数４】
2014155169.tif 000006
【００３７】
【数５】
2014155169.tif 000007
【００３８】
上記パラメータは、トランスコンダクタンスｇｍ１〜ｇｍ３は、半導体基板上に形成されたトランジスタの形状によって決まる。また、１段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する抵抗Ｒ１、すなわち出力負荷抵抗Ｒ１は、１段目のゲイン段１０のトランジスタの形状その他諸条件によって決まる。同様に、２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する抵抗Ｒ２は、電圧依存電流源Ｄ２０の出力負荷抵抗Ｒｘと、オペアンプ回路の出力負荷抵抗Ｒｏによって決まる。つまり、ゲイン段２０のトランジスタの形状その他諸条件によって決まる。同様に、Ｒ３は、ポリ抵抗又はトランジスタの形状によって決まる。同様に、Ｒ４は、負性容量生成回路４０のトランジスタの形状によって決まる。同様に、１段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在するキャパシタの容量値Ｃ１は、１段目のゲイン段１０の出力負荷容量と、２段目のゲイン段２０の入力容量及び負性容量生成回路４０の入力容量によって決まる。同様に、２段目のゲイン段２０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在するキャパシタの容量値Ｃ２は、２段目のゲイン段２０の出力負荷容量Ｃｘと、オペアンプ回路が駆動する出力負荷容量Ｃｏとによって決まる。同様に、Ｃ３とＣ４はポリ−ポリ容量又はトランジスタのゲート容量によって決まる。
ここで、オペアンプ１０３及び１０４におけるＤＣゲインＡｏ及びＧＢ積について説明する。
ＤＣゲインＡｏは、オペアンプ１０３及び１０４ともに式（６）に示すとおりになる。
【００３９】
【数６】
2014155169.tif 000008
ＧＢ積は、オペアンプ１０３を式（７）に示し、オペアンプ１０４を式（８）に示すとおりである。
【００４０】
【数７】
2014155169.tif 000009
【００４１】
【数８】
2014155169.tif 000010
【００４２】
負性容量生成回路４０は、ＧＢ積の上記式（８）のＧＢｗにおいて、ＧＢ積を一定にする条件を満足するように、第４のキャパシタＣ４の容量値と、負性容量生成回路４０を構成する電圧依存電流源Ｄ４０のトランスコンダクタンスｇｍ３と、第４の抵抗Ｒ４の抵抗値とを数値設定した。この数値設定は、動作点が変化して、２段目のゲイン段２０を構成する電圧依存電流源Ｄ２０のトランスコンダクタンスｇｍ２と、２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２の抵抗Ｒ２の抵抗値が変動した場合にも、ＧＢ積を一定にする条件を満足させる。
【００４３】
なお、パラメータは以下のとおりである。
ｇｍ１  :  １段目のゲイン段１０を構成する電圧依存電流源Ｄ１０のトランスコンダクタンス
ｇｍ２  :  ２段目のゲイン段２０を構成する電圧依存電流源Ｄ２０のトランスコンダクタンス
ｇｍ３  :  負性容量生成回路４０を構成する電圧依存電流源Ｄ４０のトランスコンダクタンス
Ｒ１  :  １段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する第１の抵抗の抵抗
Ｒ２  :  ２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２の抵抗（並列接続されたＲｘとＲｏの合成抵抗値（式（４）の抵抗）
Ｒ３  :  位相補償回路３０を構成する第３の抵抗の抵抗
Ｒ４  :  負性容量生成回路４０の出力端子Ｏｕｔ４０とグランドＧＮＤとの間に存在する第４の抵抗の抵抗
Ｒｏ  :  オペアンプ回路１０３及び１０４の出力負荷抵抗
Ｒｘ  :  電圧依存電流源Ｄ２０の出力負荷抵抗
Ｃ１  :  １段目のゲイン段１０の出力端子Ｏｕｔ１０とグランドＧＮＤとの間に存在する第１のキャパシタの容量
Ｃ２  :  ２段目のゲイン段２０の出力端子Ｏｕｔ２０とグランドＧＮＤとの間に存在する第２のキャパシタ（並列接続されたＣｘとＣｏの合成容量（式（５）の容量）
Ｃ３  :  位相補償回路３０を構成する第３のキャパシタの容量
Ｃ４  :  １段目のゲイン段１０の出力端子Ｏｕｔ１０と負性容量生成回路４０の出力端子Ｏｕｔ４０との間に挿入する第４のキャパシタの容量
Ｃｏ  :  オペアンプ１０３，１０４の出力負荷キャパシタの容量
Ｃｘ  :  ２段目のゲイン段２０の出力負荷容量
【００４４】
次に、図２のオペアンプ回路を例にして、図３及び図４に示したオペアンプ１０３及びオペアンプ１０４を対比して、ＧＢ積が動作点によってどのように変化するかを説明する。図２に示すオペアンプ回路１０２では、入力電圧Ｖｉが変化すると、位相が反転して出力電圧Ｖｏが出力される。この時、オペアンプの入力電圧Ｖｓは、ほぼ不変とみなすことができ、参照電圧Ｖｒに極めて近い電圧となる。さらに、図３と図４に示すオペアンプ１０３とオペアンプ１０４において、１段目のゲイン段１０を通過後の電圧Ｖ１は、出力電圧Ｖｏと２段目のゲイン段２０のゲインに依存する電圧であり、出力電圧Ｖｏの変動が大きいほど大きく変動し、２段目のゲイン段２０のゲインが小さいほど大きく変動する電圧である。  
【００４５】
そして、一般的なオペアンプでは、２段目のゲイン段のゲインは、２０ｄＢ〜４０ｄＢ程度であるため、Ｖ１の変動は出力電圧Ｖｏの１／１０〜１／１００程度に減衰する。以上より、入力信号が入力され入力電圧Ｖｉと出力電圧Ｖｏが変動した時、オペアンプの入力電圧Ｖｓと１段目のゲイン段通過後の電圧Ｖ１は大きく変動しないことが確認できる。また、位相補償回路を構成する抵抗と容量については、それぞれ、ポリ抵抗とポリ−ポリ容量から作られるため、１段目のゲイン段１０を通過した後の電圧Ｖ１や出力電圧Ｖｏが変動しても、抵抗値や容量値の変化は極めて小さい。
【００４６】
このことから、パラメータのうち、トランスコンダクタンスｇｍ１、抵抗Ｒ１，Ｒ３、容量Ｃ１，Ｃ３は、オペアンプ１０３及び１０４の１段目のゲイン段１０と、位相補償とに関係するものであり、入力信号が変動しても大きく変動しない。一方、パラメータのうち、トランスコンダクタンスｇｍ２、抵抗Ｒ２、容量Ｃ２は、オペアンプ１０３及び１０４の２段目のゲイン段２０に関係するものであり、出力電圧Ｖｏに依存して変動する可能性があることが確認できる。
さらに、容量Ｃ２は、配線やトランジスタ等による寄生容量であるため出力電圧Ｖｏに大きく依存しない。一方、ｇｍ２とＲ２はトランジスタ自体の有するパラメータであり、出力電圧Ｖｏに依存して変動する。
【００４７】
次に、図６を用いて、オペアンプ回路の構成及び動作を、より詳細に説明する。
図６は、オペアンプの出力段の一例を説明するための回路図である。
オペアンプ１０３及び１０４の２段目のゲイン段２０は、ＭＯＳトランジスタを用いて、図６のように回路構成されることが一般的である。ここでは、正の電源電圧をＶＤＤ、負の電源電圧をＧＮＤとしている。ＰＭＯＳトランジスタＱ５のトランスコンダクタンスをｇｍｐ、ソースＳ−ドレインＤ間の小信号等価抵抗をＲｐとし、ＮＭＯＳトランジスタＱ６のトランスコンダクタンスをｇｍｎ、ドレインＤ−ソースＳ間の小信号等価抵抗をＲｎとした場合、このゲイン段２０におけるトランスコンダクタンスｇｍ２と、グランドＧＮＤとの間に存在する小信号等価抵抗Ｒｘは、それぞれ、式（９）、式（１０）に示すとおりになる。
【００４８】
【数９】
2014155169.tif 000011
【００４９】
【数１０】
2014155169.tif 000012
さらに、出力には抵抗Ｒｏが存在するため、出力とグランドＧＮＤとの間に存在する小信号等価抵抗の合計抵抗Ｒ２は、式（１１）に示すとおりになる。
【００５０】
【数１１】
2014155169.tif 000013
【００５１】
また、ＰＭＯＳトランジスタＱ５に流れる電流が増加した時、トランスコンダクタンスｇｍｐが大きくなり、ＮＭＯＳトランジスタＱ６に流れる電流が増加した時、トランスコンダクタンスｇｍｎが大きくなることから、負荷抵抗Ｒｏが小さく、出力電圧Ｖｏが最大又は最小付近まで振れて電流が増加した時にトランスコンダクタンスｇｍ２は大きくなる。さらに、出力電圧Ｖｏが最大付近になった場合、小信号等価抵抗Ｒｐが小さくなり、出力電圧Ｖｏが最小付近になった場合、小信号等価抵抗Ｒｎが小さくなることから、出力電圧Ｖｏが最大又は最小付近まで振れた時に出力負荷抵抗Ｒｘは小さくなる。
【００５２】
以下、２つのケースに場合分けして説明する。
［ケース１：出力負荷抵抗Ｒｘ＞負荷抵抗Ｒｏの時］
この時、負荷抵抗Ｒｏが小さいため、出力電圧Ｖｏが最大又は最小付近まで振れた時に２段目のゲイン段２０に流れる電流が増加し、トランスコンダクタンスｇｍ２は大きくなる。つまり、出力電圧Ｖｏが中心付近の電圧の時は、トランスコンダクタンスｇｍ２が小さく、出力電圧Ｖｏがピーク付近の電圧の時はｇｍ２が大きくなる。また、出力電圧Ｖｏが最大又は最小付近まで振れた時にＲｘが小さくなるが、負荷抵抗Ｒｏの方が小さいため、２段目のゲイン段の出力に存在する合計抵抗Ｒ２は、出力電圧Ｖｏに依存せずほぼ負荷抵抗Ｒｏで一定となる。つまり、Ｒ２＝Ｒｏとして近似できる。
【００５３】
ここで、従来のオペアンプ１０３のＧＢ積である式（７）に着目する。式（７）において、出力電圧Ｖｏが中心付近の電圧の時はｇｍ２が小さくなり、出力電圧Ｖｏがピーク付近の電圧の時はトランスコンダクタンスｇｍ２が大きくなり、他のパラメータはほぼ一定であることを考慮する。その結果、出力電圧Ｖｏが中心付近の電圧の時はＧＢ積が小さくなるとともにＤＣゲインＡｏも小さくなる。一方、出力電圧Ｖｏがピーク付近の電圧の時は、ＧＢ積が大きくなるとともにＤＣゲインＡｏも大きくなることが確認できる。この様子をボード線図に表すと図７に示すとおりになる。
【００５４】
図７は、図３のオペアンプ１０３おけるケース１のオープンループ特性を説明するためのボード線図である。図７から読み取れるように、ケース１におけるオペアンプ１０３では、ＤＣゲインが大きく変動するのに対してＧＢ積の変動は小さいが、動作点に依存してＧＢ積が変動する。つまり、式（７）において、分子はトランスコンダクタンスｇｍ２に比例して変動するのに対し、分母は、６つの項のうち、トランスコンダクタンスｇｍ２に比例して変動する項と、トランスコンダクタンスｇｍ２に依存せずに一定である項が存在する。これが、従来のオペアンプ１０３において、動作点によってＧＢ積が変動する原因である。
【００５５】
次に、本実施形態に係るオペアンプ１０４のＧＢ積である式（８）に着目すると、分母の最後に負の項が存在することが確認できる。これは、追加した負性容量生成回路４０に起因する項である。この負の項を利用し、上記のトランスコンダクタンスｇｍ２に依存せずに一定である項をキャンセルするように、トランスコンダクタンスｇｍ３、抵抗Ｒ４、容量Ｃ４を選ぶことで、動作点によってＧＢ積が変動することを防ぐことができる。つまり、式（８）の分母を、トランスコンダクタンスｇｍ２に依存せずに一定である項の影響を小さくし、トータルとしてトランスコンダクタンスｇｍ２に比例させれば良いことになる。
【００５６】
半導体基板上に構成されるオペアンプ１０４のＧＢ積である式（８）において、分母のトランスコンダクタンスｇｍ２に依存しない項について大きい成分を検討する。すなわち、トランスコンダクタンスｇｍ２を含まずに一定である項のうち、大きい成分としては、Ｒ１×Ｃ１とＲ１×Ｃ３が挙げられる。それとは別に、新たに発生するＲ４×Ｃ４の項の影響を小さくするためにＲ４を小さくし、ｇｍ３×Ｒ４＝２となるようにパラメータを調整すれば、式（１２）に示すとおりになる。ここで、無視できる項は除去した。
【００５７】
【数１２】
2014155169.tif 000014
【００５８】
式（１２）より、Ｃ４＝Ｃ１＋Ｃ３とすることで式（１３）に示すとおりになる。すなわち、動作点に依存しないパラメータのみで表され、動作点によらずにＧＢ積を一定にすることができる。ここで、小さい項を無視しｇｍ３×Ｒ４＝２に設定した。ただし、この設定は、一例であり、オペアンプ１０４の各パラメータの大きさに基づいて、負性容量生成回路４０を構成する各パラメータを、より最適にするように、自由に設定しても構わない。つまり、出力信号の歪を少なくするという本発明の目的を達成するための目標は、トランスコンダクタンスｇｍ２に依存せずにＧＢ積を一定にすることである。したがって、ＧＢ積を一定にするという目標を満足するように、トランスコンダクタンスｇｍ３，Ｒ４，Ｃ４のパラメータを適切に選べば良い。
【００５９】
【数１３】
2014155169.tif 000015
【００６０】
［ケース２：抵抗Ｒ２≦負荷抵抗Ｒｏの時］
この時、負荷抵抗Ｒｏが大きいため、出力電圧Ｖｏが、最大又は最小付近まで振れても、２段目のゲイン段に流れる電流はほとんど変わらず、トランスコンダクタンスｇｍ２もほとんど変わらない。つまり、トランスコンダクタンスｇｍ２は動作点によらず一定として近似できる。また、出力電圧Ｖｏが、最大又は最小付近まで振れた時、Ｒｘは小さくなる。しかし、負荷抵抗Ｒｏの方が大きいため、２段目のゲイン段２０の出力端子Ｏｕｔ２０に存在する合計抵抗Ｒ２は、出力電圧Ｖｏに依存して変動し、ほぼ出力負荷抵抗Ｒｘで決まる。つまり、Ｒ２＝Ｒｘとして近似でき、出力電圧Ｖｏが中心付近の電圧の時は抵抗Ｒ２が大きく、出力電圧Ｖｏがピーク付近の電圧の時は抵抗Ｒ２が小さくなる。
【００６１】
ここで、従来のオペアンプ１０３のＧＢ積である式（７）に着目する。式（７）において、出力電圧Ｖｏが中心付近の電圧の時はＲ２が大きくなり、出力電圧Ｖｏがピーク付近の電圧の時はＲ２が小さくなり、他のパラメータは、ほぼ一定であることを考慮する。その結果、出力電圧Ｖｏが中心付近の電圧の時は、ＧＢ積が大きくなるとともにＤＣゲインＡｏも大きくなる。一方、出力電圧Ｖｏがピーク付近の電圧の時は、ＧＢ積が小さくなるとともにＤＣゲインＡｏも小さくなることが確認できる。この様子をボード線図に表すと図８に示すとおりになる。
【００６２】
図８は、図３のオペアンプ１０３おけるケース２のオープンループ特性を説明するためのボード線図である。図８において、縦軸は、オペアンプ１０３のオープンループゲインＡを示し、横軸は、周波数を示している。なお、これら縦軸及び横軸は、両方ともに対数表示である。
つまり、式（７）において、分子はＲ２に比例して変動するのに対し、分母は、６つの項のうち、Ｒ２に比例して変動する項と、Ｒ２に依存せずに一定である項が存在する。これが、従来のオペアンプ１０３において、動作点によってＧＢ積が変動することの原因である。
【００６３】
次に、本実施形態に係るオペアンプ１０４のＧＢ積である式（８）に着目する。式（８）において、ケース１の時と同様に、分母の最後に存在する負の項を利用することを考える。上述した、抵抗Ｒ２に依存せずに一定である項を、キャンセルするように、トランスコンダクタンスｇｍ３，抵抗Ｒ４，容量Ｃ４を選ぶことで、動作点によってＧＢ積が変動することを防ぐことができる。つまり、式（８）の分母を、抵抗Ｒ２に依存せずに一定である項の影響を小さくし、トータルとしてＲ２に比例させれば良いことになる。
【００６４】
一般的に、半導体基板上に製造されるオペアンプの場合、Ｒ１＞＞Ｒ２となることが多い。そのため、式（８）の分母において、抵抗Ｒ２に依存せずに一定である項のうち大きい成分としては、Ｒ１×Ｃ１とＲ１×Ｃ３が挙げられる。ケース１の時と同様に、新たに発生するＲ４Ｃ４の項の影響を小さくするためにＲ４を小さくし、ｇｍ３×Ｒ４＝２となるようにパラメータを調整すれば、式（１４）に示すとおりになる。ここで、無視できる項は除去した。
【００６５】
【数１４】
2014155169.tif 000016
【００６６】
式（１４）より、Ｃ４＝Ｃ１＋Ｃ３とすることで式（１５）に示すとおりになる。すなわち、動作点に依存しないパラメータのみで表され、動作点によらずにＧＢ積を一定とすることができる。ここで、小さい項を無視しｇｍ３×Ｒ４＝２と決めたが、これは説明をする上での一例であり、オペアンプ回路の各パラメータの大きさにより、負性容量生成回路４０を構成する各パラメータは自由に決めて良い。本発明の目的は、出力信号の歪を低減することであり、そのため、Ｒ２に依存せずにＧＢ積を一定にすることを目標としている。その目標を満足するように、トランスコンダクタンスｇｍ３、抵抗Ｒ４、容量Ｃ４のパラメータを適切に選べば良い。
【００６７】
【数１５】
2014155169.tif 000017
【００６８】
以上、２ケースに分けて説明したが、両ケース共に目標は同じである。すなわち、ＧＢ積が動作点に依存せず一定となるように負性容量生成回路４０のパラメータｇｍ３，Ｒ４，Ｃ４を選ぶことにより、出力信号の歪みを低減することが可能となる。
【００６９】
次に、負性容量生成回路４０の例を図９と図１０に示す。
図９は、図４のオペアンプおける負性容量生成回路の一例を説明するための回路図である。図９に示すように、負性容量生成回路４０は、ＰＭＯＳトランジスタＱ１，Ｑ２と、ＮＭＯＳトランジスタＱ３，Ｑ４と、キャパシタＣとによって、入力端子Ｉｎ４０から入力した入力信号Ｖｃを増幅し、出力端子Ｏｕｔ４０から出力信号Ｖｄを出力する増幅器を構成している。電源電圧ＶＤＤとグランドＧＮＤとの間に、ＰＭＯＳトランジスタＱ１のソースＳからドレインＤと、ＮＭＯＳトランジスタＱ３のドレインＤからソースＳとの順に直列接続された電流経路５が介挿されている。同様に、電源電圧ＶＤＤとグランドＧＮＤとの間に、ＰＭＯＳトランジスタＱ２のソースＳからドレインＤと、ＮＭＯＳトランジスタＱ４のドレインＤからソースＳとの順に直列接続された電流経路６が介挿されている。
【００７０】
ＰＭＯＳトランジスタＱ１，Ｑ２は、両方のゲートＧが、ＰＭＯＳトランジスタＱ１のドレインＤに接続されるとともに、それぞれのソースＳを電源電圧ＶＤＤに共通接続している。またＮＭＯＳトランジスタＱ３，Ｑ４それぞれのドレインＤは、ＰＭＯＳトランジスタＱ１，Ｑ２それぞれのドレインＤに接続されるとともに、それぞれのソースＳをグランドＧＮＤに共通接続している。そして、ＮＭＯＳトランジスタＱ３のゲートＧが、入力信号Ｖｃを入力する入力端子Ｉｎ４０を構成している。また、ＮＭＯＳトランジスタＱ４は、そのゲートＧとドレインＤとが接続され、その接続点が出力信号Ｖｄを出力する出力端子Ｏｕｔ４０を構成している。これら、入力端子Ｉｎ４０と出力端子Ｏｕｔ４０との間に、キャパシタＣが介挿されている。
【００７１】
負性容量生成回路４０は、２つのＰＭＯＳトランジスタＱ１，Ｑ２と、２つのＮＭＯＳトランジスタＱ３，Ｑ４とを適切に組み合わせて用いることにより、正極性のゲインを得ることができる。つまり、４つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のサイズが適切に設定されていることによって、入力信号Ｖｃに対して同じ極性となるように、出力信号Ｖｄを増幅することができる。この正極性のゲインが１よりも大きい場合、入力信号Ｖｃと出力信号Ｖｄの間にキャパシタＣを挿入することで、入力側から見ると等価的に負性容量として見ることができ、負性容量生成回路となる。なお、図９ではＮＭＯＳトランジスタＱ４は抵抗Ｒとみなすことができる。
【００７２】
図１０は、図９の負性容量生成回路の変形例を説明するための回路図である。図１０に示すように、図９で示した負性容量生成回路４０におけるＮＭＯＳトランジスタＱ４を抵抗Ｒに置き換えた負性容量生成回路４１であり、図９の負性容量生成回路４０とほぼ同様の機能を有する。すなわち、負性容量生成回路４１は、ＰＭＯＳトランジスタＱ１，Ｑ２と、ＮＭＯＳトランジスタＱ３と、キャパシタＣと、抵抗Ｒとによって、入力端子Ｉｎ４１から入力した入力信号Ｖｃを増幅し、出力端子Ｏｕｔ４１から出力信号Ｖｄを出力する増幅器を構成している。このように、図９に示した負性容量生成回路４０を構成する４つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４のうち、抵抗とみなすことができる一つを、図１０に示す負性容量生成回路４１のように、トランジスタから抵抗に置き換えても構わない。
【００７３】
以上のように、本発明によれば、負帰還をかけたオペアンプ回路において、電流の大幅な増加や安定性を劣化させることなく、オープンループゲインＡの非線形性によって生じる出力信号の歪みを少なくし、ＧＢ積が補正されたオペアンプ回路を実現できる。
また、オペアンプ回路において、動作点によって変動するＧＢ積を補正することが可能である。また、この補正に必要な負性容量生成回路を、電圧依存電流源と抵抗及びキャパシタにより構成することができる。
【００７４】
なお、上記実施形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載が無い限り、これらの形態に限られるものではない。例えば、オペアンプを構成するトランジスタは、ＭＯＳトランジスタとバイポーラトランジスタのどちらかに限ったものではなく、図４に示したオペアンプの小信号等価回路に近似できる回路であれば良い。その増幅回路は反転増幅回路に限ったものではなく、同様の歪み軽減効果のある構成であれば、非反転増幅回路や他の接続方式でも良い。また、オペアンプは、シングルエンドと全差動のどちらかに限ったものではなく、図４に示したオペアンプの小信号等価回路に近似できるオペアンプであれば良い。回路構成は、２段のゲイン段からなるオペアンプに限ったものではなく、負性容量生成回路を用い、同様の考え方でＧＢ積を一定に保ち、出力信号の歪みを少なくするオペアンプであれば、オペアンプのゲイン段はいくつあっても良い。
【符号の説明】
【００７５】
１，４，１０３，１０４  オペアンプ
２  帰還回路
３  減算器
５，６  電流経路
４０，４１  負性容量生成回路
１０１，１０２  オペアンプ回路
【図１】
2014155169.tif 000019
【図２】
2014155169.tif 000020
【図３】
2014155169.tif 000021
【図４】
2014155169.tif 000022
【図５】
2014155169.tif 000023
【図６】
2014155169.tif 000024
【図７】
2014155169.tif 000025
【図８】
2014155169.tif 000026
【図９】
2014155169.tif 000027
【図１０】
2014155169.tif 000028