(57)【要約】【課題】所定の信号と当該信号を所定の時間だけ遅延された信号との残差時間を電圧に変換する残差時間電圧変換回路において、アナログ電圧を保持している容量に接続された信号線と、カウンタを制御する信号の信号線とのカップリングの問題点を解決する。【解決手段】クロックに同期して入力信号を所定の遅延時間だけ遅延させて遅延信号を出力する遅延回路５１と、上記入力信号と上記遅延信号との差分である残差信号を発生する減算器５２と、上記残差信号の期間である残差時間を電圧に変換する時間電圧変換回路５３とを備え、上記遅延信号を次段のカウンタの制御信号として用いる。【選択図】図２
2014155152.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して入力信号を所定の遅延時間だけ遅延させて遅延信号を出力する遅延回路と、
上記入力信号と上記遅延信号との差分である残差信号を発生する減算手段と、
上記残差信号の期間である残差時間を電圧に変換する時間電圧変換回路とを備え
上記遅延信号を次段のカウンタの制御信号として用いることを特徴とする残差時間電圧変換回路。
【請求項２】
上記遅延回路は、縦続接続され、クロックに同期して入力信号を遅延させる複数個の一時記憶回路を備えたことを特徴とする請求項１記載の残差時間電圧変換回路。
【請求項３】
上記複数個の一時記憶回路のうち所定の中間段又は最終段の第Ｎの一時記憶回路から出力される第１の遅延信号を上記次段のカウンタの制御信号として用い、上記第Ｎの一時記憶回路よりも前段の一時記憶回路から出力される第２の遅延信号を遅延信号として上記減算手段に出力することを特徴とする請求項２記載の残差時間電圧変換回路。
【請求項４】
上記各一時記憶回路は、Ｄラッチ回路又はＤフリップフロップであることを特徴とする請求項２又は３記載の残差時間電圧変換回路。
【請求項５】
上記時間電圧変換回路は、
所定の電流を流す定電流源と、
上記電流を充電する第１の容量と、
上記入力信号に基づいて上記第１の容量の充電を開始した後、上記残差信号に基づいて上記第１の容量の充電を終了させ、上記第１の容量の電圧を時間電圧変換後の電圧として出力するように制御する制御手段とを備えたことを特徴とする請求項３又は４記載の残差時間電圧変換回路。
【請求項６】
上記第１の遅延信号は、上記第１の容量の充電期間よりも後のタイミングでかつ上記クロックに同期することを特徴とする請求項５記載の残差時間電圧変換回路。
【請求項７】
上記時間電圧変換回路はさらに、上記第１の容量に充電しない期間において上記電流を逃がすダミーパス回路を備えたことを特徴とする請求項５又は６記載の残差時間電圧変換回路。
【請求項８】
上記時間電圧変換された電圧と所定の参照電圧との差電圧に基づいて、時間電圧変換後の電圧が所定の目標値となるように帰還制御することにより、上記定電流源の電流を補正する補正回路をさらに備えたことを特徴とする請求項５乃至７のうちのいずれか１つに記載の残差時間電圧変換回路。
【請求項９】
上記補正回路は、
上記定電流源の第１のＭＯＳトランジスタとカレントミラー構成を有する第２のＭＯＳトランジスタと、
上記第２のＭＯＳトランジスタに直列に接続された第３のＭＯＳトランジスタと、
上記第３のＭＯＳトランジスタのゲートに接続された補正用の第２の容量とを備え、
上記補正回路は、上記差電圧を用いて上記第２の容量を充電することにより、上記定電流源の電流と上記第１の容量との比が所定値となるように上記定電流源の電流を補正することを特徴とする請求項８記載の残差時間電圧変換回路。
【請求項１０】
上記減算手段は、ナンドゲートであることを特徴とする請求項１乃至９のうちのいずれか１つに記載の残差時間電圧変換回路。
【請求項１１】
入力される信号を所定のランプ信号と比較して比較結果信号を出力する比較器と、上記比較器からの比較結果信号を計数するカウンタとを含み、上記入力される信号をＡ／Ｄ変換する積分型の第１のＡ／Ｄ変換器と、
上記比較結果信号を上記入力信号とする、請求項１乃至１０のうちのいずれか１つに記載の残差時間電圧変換回路と、
上記残差時間電圧変換回路の時間電圧変換回路からの電圧をＡ／Ｄ変換する第２のＡ／Ｄ変換器と、
上記第１のＡ／Ｄ変換器からのＡ／Ｄ変換値と、上記第２のＡ／Ｄ変換器からのＡ／Ｄ変換値を合成して出力する合成器とを備えたことを特徴とするＡ／Ｄ変換装置。
【請求項１２】
上記入力される信号は画素信号であり、
それぞれ請求項１１記載のＡ／Ｄ変換装置を含み、互いに並列に設けられた複数のカラム回路を備えたことを特徴とするイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の信号と当該信号を所定の時間だけ遅延された信号との残差時間を電圧に変換する残差時間電圧変換回路と、それを用いて構成された、例えばイメージセンサのためのＡ／Ｄ変換装置と、当該Ａ／Ｄ変換装置を用いたイメージセンサに関する。
【背景技術】
【０００２】
微細画素を有するＣＭＯＳイメージセンサのための、カラム並列方式Ａ／Ｄ変換器の高速化と高分解能（多階調）化が強く求められている。このような技術を確立することによって、例えば内視鏡などの小型イメージセンサが、高精細で高フレームレートな映像を記録できるようになる。
【０００３】
カラム並列方式Ａ／Ｄ変換器は、画素幅と同程度のカラム幅に集積しなければならないため、先端の微細画素向けで許されるカラム幅は１〜３μｍ程度である。このように微細なカラムにＡ／Ｄ変換器を集積するためには、簡素な構成で実現できるシングルスロープ積分方式Ａ／Ｄ変換器が最も有力な方法であるが、本方式は高速変換と高分解能の両立が困難であった。一般的なＣＭＯＳイメージセンサについて、この問題を解決するために、シングルスロープ積分方式を２段構成にする方法が考えられてきたが（例えば特許文献１〜４及び非特許文献１〜２参照）、これらは変換速度の向上と高分解能化を実現できるものの、同時に回路規模の増大を招き、微細カラムへ集積ができないという欠点があり、微細画素向けＣＭＯＳイメージセンサでは実用化できていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３８１０３１８号公報
【特許文献２】特開２０１１−０６６７７３号公報
【特許文献３】特開２００９−２１８９６４号公報
【特許文献４】特開２００８−０５４２５６号公報
【非特許文献】
【０００５】
【非特許文献１】Seunghyun Lim et al., "A High-Speed CMOS Image Sensor With Column-Parallel Two-Step Single-Slope ADC", IEEE Transaction on Electron Devices, Vol. 56, No. 3, March 2009.
【非特許文献２】Martijn F. Snoeij et al., "Multiple-Ramp Column-Parallel ADC Architecture for CMOS Image Sensors", IEEE Journal of Solid-State Circuits, Vol. 42, No. 12, December 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＣＭＯＳイメージセンサのカラム並列方式積分型Ａ／Ｄ変換器の高分解能化について競合する技術を紹介し、そこで解決できなかった課題を述べる。
【０００７】
本発明に係るＡ／Ｄ変換装置と共通する粗いＡ／Ｄ変換（上位ビット）と精細なＡ／Ｄ変換（下位ビット）の２段階で行う方式は公知例がいくつかある。非特許文献１は、粗いＡ／Ｄ変換で狭めた信号範囲内で精細なＡ／Ｄ変換を行わなければならないため、良好なＳ／Ｎ比を維持することができない。そのため、実施例は１０ビットに留まっている。特許文献２〜４及び非特許文献２は、粗いＡ／Ｄ変換のステップ数に相当する数のランプ信号生成器が必要となるため、回路規模が大幅に増大してしまうという問題点があった。
【０００８】
上記問題点を解決するために最も有力な方法は特許文献１に開示された方法であるが、この技術はそもそもＣＭＯＳイメージセンサのカラム並列方式Ａ／Ｄ変換器へ用いることを想定していないため、アナログ電圧を保持している容量に接続された信号線と、カウンタを制御する信号の信号線とのカップリングが微細幅に集積する際には回避できない。具体的には、カウンタ回路へ送られる信号ＤＤ２が充電期間中の容量Ｃ２とカップリングを起こす。特許文献１の図３では、クロックＣＫ１がロー状態に比較器ＣＯＭＰｏｕｔが反転する例を示しているが、クロックＣＫ１がハイ状態に比較器ＣＯＭＰｏｕｔが反転する場合では、信号ＤＤ２の立ち下がりが容量Ｃ２への充電期間に重なり、非線形なカップリング誤差となる。そのため、カラム並列方式Ａ／Ｄ変換器に利用した場合、２段目以降の精細なＡ／Ｄ変換結果に極めて大きな誤差が生じ、微細カラムでは実用化できないという問題点があった。
【０００９】
加えて、定電流と容量の比で信号増幅を行う機構は、製造ばらつきの影響を大きく受けるため、微細カラムに集積する上で大きな問題となる。
【００１０】
本発明の目的は、所定の信号と当該信号を所定の時間だけ遅延された信号との残差時間を電圧に変換する残差時間電圧変換回路において、上記カップリングの問題点を解決することができる残差時間電圧変換回路を提供することにある。
【００１１】
また、本発明の別の目的は、上記残差時間電圧変換回路を用いたＡ／Ｄ変換装置を提供することにある。
【００１２】
さらに、本発明のさらなる目的は、上記Ａ／Ｄ変換装置を備えたイメージセンサを提供することにある。
【課題を解決するための手段】
【００１３】
第１の発明に係る残差時間電圧変換回路は、
クロックに同期して入力信号を所定の遅延時間だけ遅延させて遅延信号を出力する遅延回路と、
上記入力信号と上記遅延信号との差分である残差信号を発生する減算手段と、
上記残差信号の期間である残差時間を電圧に変換する時間電圧変換回路とを備え
上記遅延信号を次段のカウンタの制御信号として用いることを特徴とする。
【００１４】
上記残差時間電圧変換回路において、上記遅延回路は、縦続接続され、クロックに同期して入力信号を遅延させる複数個の一時記憶回路を備えたことを特徴とする。
【００１５】
また、上記残差時間電圧変換回路において、上記複数個の一時記憶回路のうち所定の中間段又は最終段の第Ｎの一時記憶回路から出力される第１の遅延信号を上記次段のカウンタの制御信号として用い、上記第Ｎの一時記憶回路よりも前段の一時記憶回路から出力される第２の遅延信号を遅延信号として上記減算手段に出力することを特徴とする。
【００１６】
さらに、上記残差時間電圧変換回路において、上記各一時記憶回路は、Ｄラッチ回路又はＤフリップフロップであることを特徴とする。
【００１７】
またさらに、上記残差時間電圧変換回路において、上記時間電圧変換回路は、
所定の電流を流す定電流源と、
上記電流を充電する第１の容量と、
上記入力信号に基づいて上記第１の容量の充電を開始した後、上記残差信号に基づいて上記第１の容量の充電を終了させ、上記第１の容量の電圧を時間電圧変換後の電圧として出力するように制御する制御手段とを備えたことを特徴とする。
【００１８】
ここで、上記第１の遅延信号は、上記第１の容量の充電期間よりも後のタイミングでかつ上記クロックに同期することを特徴とする。
【００１９】
また、上記残差時間電圧変換回路において、上記時間電圧変換回路はさらに、上記第１の容量に充電しない期間において上記電流を逃がすダミーパス回路を備えたことを特徴とする。
【００２０】
さらに、上記残差時間電圧変換回路において、上記時間電圧変換された電圧と所定の参照電圧との差電圧に基づいて、時間電圧変換後の電圧が所定の目標値となるように帰還制御することにより、上記定電流源の電流を補正する補正回路をさらに備えたことを特徴とする。
【００２１】
またさらに、上記残差時間電圧変換回路において、上記補正回路は、
上記定電流源の第１のＭＯＳトランジスタとカレントミラー構成を有する第２のＭＯＳトランジスタと、
上記第２のＭＯＳトランジスタに直列に接続された第３のＭＯＳトランジスタと、
上記第３のＭＯＳトランジスタのゲートに接続された補正用の第２の容量とを備え、
上記補正回路は、上記差電圧を用いて上記第２の容量を充電することにより、上記定電流源の電流と上記第１の容量との比が所定値となるように上記定電流源の電流を補正することを特徴とする。
【００２２】
またさらに、上記残差時間電圧変換回路において、上記減算手段は、ナンドゲートであることを特徴とする。
【００２３】
第２の発明に係るＡ／Ｄ変換装置は、
入力される信号を所定のランプ信号と比較して比較結果信号を出力する比較器と、上記比較器からの比較結果信号を計数するカウンタとを含み、上記入力される信号をＡ／Ｄ変換する積分型の第１のＡ／Ｄ変換器と、
上記比較結果信号を上記入力信号とする、上記残差時間電圧変換回路と、
上記残差時間電圧変換回路の時間電圧変換回路からの電圧をＡ／Ｄ変換する第２のＡ／Ｄ変換器と、
上記第１のＡ／Ｄ変換器からのＡ／Ｄ変換値と、上記第２のＡ／Ｄ変換器からのＡ／Ｄ変換値を合成して出力する合成器とを備えたことを特徴とする。
【００２４】
第３の発明に係るイメージセンサは、上記入力される信号は画素信号であり、それぞれ請求項１１記載のＡ／Ｄ変換装置を含み、互いに並列に設けられた複数のカラム回路を備えたことを特徴とする。
【発明の効果】
【００２５】
従って、本発明によれば、所定の信号と当該信号を所定の時間だけ遅延された信号との残差時間を電圧に変換する残差時間電圧変換回路において、上記カップリングの問題点を解決することができる残差時間電圧変換回路及び、それを用いたＡ／Ｄ変換装置と、当該Ａ／Ｄ変換装置を用いたＣＭＯＳイメージセンサを提供することができる。
【００２６】
また、本発明によれば、Ａ／Ｄ変換装置の変換速度と分解能を同時に向上させることができる。具体的には１４ビット分解能を、１０マイクロ秒程度で実現できる。
【００２７】
さらに、本発明によれば、上記残差時間電圧変換回路を用いた時間電圧変換は、その電圧時間比を一定にすることが良好な線形性を得るために重要であるが、製造ばらつきを受けても、残差時間電圧変換回路を備えたカラム回路でこれを補正する回路を導入することにより、消費電流の低減と容量の低減による面積低減が同時に達成することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係るＣＭＯＳイメージセンサ回路の構成を示すブロック図である。
【図２】図１のカラム回路３０の詳細構成を示すブロック図である。
【図３】図２のパルス幅時間電圧振幅変換回路（以下、ＴＡＣ回路という。）５３の入出力特性及び２段目ランプ信号ＲＰ２を示すグラフである。
【図４】図２のカラム回路３０の構成例を示す回路図である。
【図５】図４のカラム回路３０の動作を示すタイミングチャートである。
【図６】図４のカラム回路３０についてのＳＰＩＣＥシミュレーション結果であって、各Ａ／Ｄ変換器４０，６０の入出力特性を示すグラフである。
【図７】図４のカラム回路３０についてのＳＰＩＣＥシミュレーション結果であって、合成後の出力データを示すグラフである。
【図８】（ａ）は図４のＴＡＣ回路５３において補正機能を追加した、第２の実施形態に係るＴＡＣ回路５３Ａとその周辺回路を示す回路図であり、（ｂ）は当該回路で用いるランプ信号ＲＰ２を示す信号波形図である。
【図９】図８のＴＡＣ回路５３Ａのためのデジタル回路を示す回路図である。
【図１０】図８及び図９の回路の動作を示すタイミングチャートである。
【図１１】図８及び図９の回路のＳＰＩＣＥシミュレーション結果であって、容量ばらつきを想定した８回の補正動作によるＴＡＣ回路５３Ａの出力電圧ＶＴＡＣの変化を示すグラフである。
【図１２】図８及び図９の回路のＳＰＩＣＥシミュレーション結果であって、容量ばらつきを想定した補正動作における電圧ＶＢＮの変化を示すグラフである。
【発明を実施するための形態】
【００２９】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００３０】
第１の実施形態．
図１は本発明の第１の実施形態に係るＣＭＯＳイメージセンサ回路の構成を示すブロック図である。また、図２は図１のカラム回路３０の詳細構成を示すブロック図である。
【００３１】
本発明の第１の実施形態に係るＣＭＯＳイメージセンサ回路は、シングルスロープ積分型Ａ／Ｄ変換器（以下、積分型Ａ／Ｄ変換器という。）を２段構成にすることで、変換時間を犠牲にせず高分解能化することを特徴としている。具体的には、１段目の粗いＡ／Ｄ変換を行う電圧比較器の出力信号の遷移とカウンタ回路を動作させるクロック信号の遷移との残差時間が高い分解能の信号情報を有していることに注目し、その残差時間を任意の時間電圧比で電圧に変換し、その電圧を２段目のＡ／Ｄ変換器で変換することで、変換時間を犠牲にせず高分解能化を実現する。
【００３２】
図１において、ＣＭＯＳイメージセンサ回路は、複数の画素素子が格子形状の各位置に設けられた画素アレイ１０と、画素アレイ１０に対して制御信号を出力するロウデコーダ１２と、クロックを発生するクロック発生器２０と、クロックに基づいて第１段目ランプ信号ＲＰ１を発生するランプ信号発生器２１と、クロックに基づいて第２段目ランプ信号ＲＰ２を発生するランプ信号発生器２２と、クロック及びランプ信号ＲＰ１，ＲＰ２に基づいて画素アレイ１０からの画素素子１１からの画素信号ＰＳをＡ／Ｄ変換などの処理を行ってＡ／Ｄ変換後のデータＤを出力する複数個のカラム回路３０と、データＤに基づいて所定の画像信号処理を行う画像信号処理回路３１とを備えて構成される。
【００３３】
図２において、カラム回路３０は、１段目積分型Ａ／Ｄ変換器４０と、残差時間電圧変換回路５０と、２段目積分型Ａ／Ｄ変換器６０と、データ合成器７０とを備えて構成される。ここで、Ａ／Ｄ変換器４０は、比較器４１と、カウンタ４２とを備えて構成される。また、残差時間電圧変換回路５０は、遅延回路５１と、減算器５２と、ＴＡＣ回路５３とを備えて構成される。さらに、Ａ／Ｄ変換器６０は、比較器６１と、カウンタ６２とを備えて構成される。なお、Ａ／Ｄ変換器４０，６０は公知の積分型Ａ／Ｄ変換器であり、２段目Ａ／Ｄ変換器６０は積分型に限らず、逐次比較型Ａ／Ｄ変換器、サイクリック型Ａ／Ｄ変換器、フラッシュ型Ａ／Ｄ変換器などを用いてもよい。
【００３４】
図２において、Ａ／Ｄ変換器４０の比較器４１は入力される画素信号ＰＳを１段目ランプ信号ＲＰ１と比較して、画素信号ＰＳがランプ信号ＲＰ１の信号レベル以上であるときにＨレベル信号をカウンタ４２に出力する一方、ランプ信号ＲＰ１の信号レベル未満であるときにＬレベル信号をカウンタ４２に出力する。カウンタ４２は入力される信号をクロックＣＬＫを用いて計数し、計数値をデータ出力ＤＨとしてデータ合成器７０に出力する。１段目Ａ／Ｄ変換器４０の比較器４１の出力信号は残差時間電圧変換回路５０の遅延回路５１及び減算器５２に入力される。遅延回路５１は、遅延回路５１への入力信号を遅延させることにより、当該入力信号とクロックＣＬＫとの位相関係に応じて遅延時間が０．５クロックから１．５クロックまでの所定の遅延時間（例えば、約０．７クロックの遅延時間であって、遅延時間の最大値と最小値の差が少なくとも１クロック必要である。）を有する遅延信号を発生して減算器５２に出力し、減算器５２は遅延回路５１からの遅延信号から比較器４１からの信号を減算して減算結果の残差信号をＴＡＣ回路５３に出力する。ＴＡＣ回路５３は、入力される残差信号のパルス幅を電圧に変換して２段目Ａ／Ｄ変換器６０に出力する。Ａ／Ｄ変換器６０の比較器６１は入力信号を２段目ランプ信号ＲＰ２と比較して、当該入力信号がランプ信号ＲＰ２の信号レベル以上であるときにＨレベル信号をカウンタ６２に出力する一方、ランプ信号ＲＰ２の信号レベル未満であるときにＬレベル信号をカウンタ６２に出力する。カウンタ６２は入力される信号をクロックＣＬＫを用いて計数し、計数値を出力データＤＬとしてデータ合成器７０に出力する。
【００３５】
データ合成器７０は、ｎ１ビットの分解能を有する１段目Ａ／Ｄ変換器４０の出力データＤＨと、ｎ２ビットの分解能を有する２段目Ａ／Ｄ変換器６０の出力データＤＬとを合成して、次式で表される合成後の出力データＤを出力することで全体の分解能ｎをｎ１＋ｎ２とすることが可能となる。
【００３６】
Ｄ＝２ｎ２×ＤＨ＋ＤＬ      （１）
【００３７】
図３は図２のＴＡＣ回路５３の入出力特性及び２段目ランプ信号ＲＰ２を示すグラフである。ここで、図３は、残差時間が０．５クロックから１．５クロックのパルス幅信号として出力される構成の入出力特性である。定電流源Ｉｓ１とＴＡＣ容量ＣＴＡＣを用いたＴＡＣ回路５３（例えば、図４参照）では、定電流値と容量値の比が、クロック周期ＴＣＬＫとＴＡＣ回路５３の出力電圧ＶＴＡＣのフルスケールＶＦＳの比、また、実際に出力されるＴＡＣ回路５３の出力電圧ＶＴＡＣとパルス幅ＴＰＷの比となる。
【００３８】
【数１】
2014155152.tif 000003
【００３９】
そして、２段目Ａ／Ｄ変換器６０では、ＴＡＣ回路５３の最大値を基準電圧（ＶＲＥＦ）とした下向きの２段目ランプ信号ＲＰ２と比較を行い、Ａ／Ｄ変換する。ここで、ＴＡＣ回路５３の定電流値及び容量値はカウンタクロック周期とフルスケール電圧ＶＦＳには依存するが、１段目の分解能ｎ１には依存しない点に注意する。これによって、１段目の分解能ｎ１が７〜８ビットと大きくなっても、カウンタクロック周期が変化しなければＴＡＣ回路５３の精度は変化しない。
【００４０】
一般的に、集積回路内の定電流源や容量は製造ばらつきの影響を受ける。その点を考慮して、２段目Ａ／Ｄ変換器６０は変換レンジの上側と下側マージンを持たせる必要があり、これを考慮した合成式は次式で表される。
【００４１】
Ｄ＝（２ｎ２＋ａ）×ＤＨ＋ＤＬ−ｂ      （３）
【００４２】
ここで、ａ及びｂは補正係数であり、補正係数ａは正又は負の傾斜補正係数であり、補正係数ｂはオフセット分を差し引くための正の係数である。ただし、この変換マージンは後述の補正回路によって十分に小さくすることができる。
【００４３】
Ａ／Ｄ変換時間は、従来方式で２ｎ×ＴＣＬＫだけ必要だったのに対し、本実施形態では、（２ｎ１＋２ｎ２）×ＴＣＬＫとなる。ここで、ＴＣＬＫはカウンタ４２，６２のクロック周期である。例えば１４ビット分解能を実現させるために、ｎ１とｎ２をそれぞれ７ビットとすると、（２７＋２７）×ＴＣＬＫ＝２８×ＴＣＬＫとなり、従来の２１４×ＴＣＬＫと比べて６４倍高速化できる。
【００４４】
図４は図２のカラム回路３０の構成例を示す回路図である。図４において、遅延回路５１は縦続接続された４つのＤラッチ回路ＤＬ１〜ＤＬ４を備えて構成される。減算器５２はナンドゲート５２Ｎにより構成される。また、ＴＡＣ回路５３は、定電流源ＩＳ１と、ＭＯＳトランジスタＱ１〜Ｑ４と、ＴＡＣ容量ＣＴＡＣと、２個のインバータＩＮＶ１とを備えて構成される。
【００４５】
１段目Ａ／Ｄ変換器４０の比較器４１の出力信号Ｄ１が、クロックＣＬＫとの位相関係に応じて０．５クロックから１．５クロックのパルス幅信号に変換されＴＡＣ回路５３に入力される。クロック同期式遅延回路５１は基本的には３個のＤラッチ回路ＤＬ１〜ＤＬ３で構成される。ここで、各Ｄラッチ回路ＤＬ１〜ＤＬ３のクロックＣＬＫは交互に位相が異なることに注意する。また、差分機能はナンドゲート５２Ｎ、ＴＡＣ回路は定電流源ＩＳ１、ＴＡＣ容量ＣＴＡＣ、インバータＩＮＶ１と、ＭＯＳスイッチであるＭＯＳトランジスタＱ２で構成される。さらに、比較器４１の出力信号Ｄ１はさらにインバータＩＮＶ２を介してＴＡＣ回路４３のＭＯＳトランジスタＱ２のゲートに印加される。また、ＴＡＣ回路５３には、定電流源ＩＳ１の特性を時間的に変化させないために、ＴＡＣ容量ＣＴＡＣに充電しない期間に電流を逃がすダミーパス回路（Ｑ３，Ｑ４）を設けることが望ましい。
【００４６】
さらに、４つ目のＤラッチ回路ＤＬ４をクロック同期遅延回路５１に加え、当該遅延回路５１の最終段のＤラッチＤＬ４（当該ＤラッチＤＬ４の後段にＤラッチ回路があれば、所定の中間段であってもよい。）からの出力信号Ｑ２０で１段目カウンタ４２の計数を停止することでカウンタ回路４２のセットアップ状態を回避し、データ値の安定した状態で計数停止することができる。２つ目のＤラッチ回路ＤＬ２の出力信号でも同様の効果が期待できるが、カラム幅の狭いＣＭＯＳイメージセンサのカラムＡ／Ｄ変換器設計では、レイアウト上、ラッチ信号Ｑ２０の配線がＴＡＣ容量ＣＴＡＣの電圧出力線とのカップリングが避けられない（図４の１００参照）。そのため、カップリング誤差が非線形になるＴＡＣ充電期間を避けるために、４つ目のＤラッチ回路ＤＬ４の出力信号で計数を停止する。
【００４７】
図５は図４のカラム回路３０の動作を示すタイミングチャートである。図４及び図５を参照して図４のカラム回路３０の動作について以下に説明する。
【００４８】
画素素子１１からのアナログ電圧信号は、上位ビット用ランプ信号ＲＰ１と比較器４１で比較される。２つの信号が一致した時刻で、比較器４１の出力信号が反転する。この比較器４１の反転時刻はクロックＣＬＫの遷移時刻と必ずしも一致しない。そこで、クロック同期式遅延回路５１で０．５クロック以上遅れたクロック信号の立ち上がり時刻までクロック信号を遅延させ、元のクロック信号とクロック同期式遅延回路５１の出力信号の差分を取る。このように生成したパルス時間幅分、定電流源ＩＳ１からＴＡＣ容量ＣＴＡＣに電荷を蓄積すると、図３に示した特性に従った電圧ＶＴＡＣを得ることができる。また、クロック同期式遅延回路５１によって、ＴＡＣ回路５３の充電期間より後のタイミングであって、カウンタ回路４２のクロックＣＬＫの立下がりに同期した遅延信号Ｑ２０を生成し、Ａ／Ｄ変換器４０からの上位コードデータＤＨがホールドされているタイミングで確実に計数を停止することができる（図５の１０１参照）。そして、１段目Ａ／Ｄ変換器４０のＡ／Ｄ変換後、ＴＡＣ回路５３の出力電圧ＶＴＡＣは２段目Ａ／Ｄ変換器６０で変換される。そして、それぞれの変換結果コードデータＤＨ、ＤＬはデータ合成器７０により合成計算されて出力データＤが読み出される。
【００４９】
図６は図４のカラム回路３０についてのＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）シミュレーション結果であって、各Ａ／Ｄ変換器４０，６０の入出力特性を示すグラフである。また、図７は図４のカラム回路３０についてのＳＰＩＣＥシミュレーション結果であって、合成後の出力データを示すグラフである。図６及び図７から明らかなように、それぞれ約７ビット精度の変換にも関わらず１４ビット以上の分解能が得られることを確認した。
【００５０】
第２の実施形態．
図８（ａ）は図４のＴＡＣ回路５３において補正機能を追加した、第２の実施形態に係るＴＡＣ回路５３Ａとその周辺回路を示す回路図であり、図８（ｂ）は当該回路で用いるランプ信号ＲＰ２を示す信号波形図である。図３を参照して述べた２段目Ａ／Ｄ変換器６０の変換マージンを小さくする方法を以下に説明する。
【００５１】
時間電圧比は前述のようにＴＡＣ回路５３のＴＡＣ容量値ＣＴＡＣと定電流値で決まる。製造ばらつきの影響を小さくするには、ＴＡＣ容量ＣＴＡＣと定電流源トランジスタのサイズを大きくする方法が考えられるが、このような方法では、面積の増大と、消費電流の増大が避けられない。本実施形態では、定電流値を変更することで、時間電圧比を目標となる値に補正し（一旦製造した集積回路で容量を変更するのは困難であるから）、面積や消費電流を極めて小さくできる。
【００５２】
第２の実施形態では、図８（ａ）に示すように、第１の実施形態に係る図４の回路に比較して以下の点が異なる。
（１）２段目Ａ／Ｄ変換器６０の比較器６１は、差動増幅器６１ａと、電圧レベル変換回路６１ｂとを備え、当該差動増幅器６１ａの出力端子には、直列接続された２個のスイッチＳＷ１，ＳＷ２を介してバイアス電圧ＶＢＮＥの電圧源が接続されること。
（２）定電流源ＩＳ１を構成するＭＯＳトランジスタＱ５とカレントミラー構成を有するＭＯＳトランジスタＱ６と、それと直列に接続されるＭＯＳトランジスタＱ７と、当該ＭＯＳトランジスタＱ７のゲートに接続される補正用容量ＣＣとを備えた帰還制御回路をさらに備えたこと。
【００５３】
図８（ａ）において、２段目比較器６１の入力段差動増幅器６１ａで、一定のパルス幅で変換されたＴＡＣ回路５３Ａの出力電圧ＶＴＡＣを、ランプ信号ＲＰ２の一部期間の電圧である参照電圧ＶＲＥＦと一定期間、差動増幅器６１ａにより差動増幅する。そして、差動増幅された差電圧は差動増幅器６１ａにより電流に変換された後、スイッチＳＷ１を介して補正用容量ＣＣを充電する。補正用容量ＣＣの電圧ＶＢＮによりＭＯＳトランジスタＱ７，Ｑ６に流れる電流を制御し、さらには、ＭＯＳトランジスタＱ６とカレントミラー構成を有する定電流源のＭＯＳトランジスタＱ５の電流を制御できる。
【００５４】
ここで、上記参照電圧ＶＲＥＦは２段目Ａ／Ｄ変換器６０の基準電圧である。もし、出力電圧ＶＴＡＣが目標値ＶＯＢＪよりも高い場合は、差分増幅器６１ａの負荷となっている補正用容量ＣＣから電荷が引き抜かれ、定電流源ＩＳ１のバイアス電圧ＶＢＮが減少し、ＭＯＳトランジスタＱ６とカレントミラー構成を有するＭＯＳトランジスタＱ５による定電流源ＩＳ１の電流値が減少する。バイアス電圧ＶＢＮは定電流源ＩＳ１の電流値の制御電圧なので、次回に生成される出力電圧ＶＴＡＣの値は前回よりも減少する。もし、出力電圧ＶＴＡＣが目標値ＶＯＢＪよりも低い場合は、補正用容量ＣＣに電荷が供給され、次回に生成される出力電圧ＶＴＡＣの値は前回よりも増加する。この離散時間フィードバック動作を繰り返すことで、一定のパルス幅で変換された出力電圧ＶＴＡＣを参照電圧ＶＲＥＦで制御することができる。なお、初期状態を安定にするために、初回は外部からバイアス電圧ＶＢＮＥを与えることが望ましい。
【００５５】
図９は図８のＴＡＣ回路５３Ａのためのデジタル回路を示す回路図である。また、図１０は図８及び図９の回路の動作を示すタイミングチャートである。
【００５６】
図９の回路は、図４の回路に比較して以下の点が異なる。
（１）前段に、１段目比較器４１の出力データと、補正タイミング信号ＤＣＡＬとを切り替えるマルチプレクサＭＵＸ１を備えたこと。
（２）ナンドゲート５２Ｎに対応するナンドゲートＮ１及びインバータＩＮＶ２に対応するナンドゲートＮ５に加えて、ナンドゲートＮ２，Ｎ３，Ｎ４，Ｎ６を備えたこと。
【００５７】
補正のための制御信号として、補正動作への移行を示す補正イネーブル信号ＣＡＬ、外部回路から基準となるタイミングを与える補正タイミング信号ＤＣＡＬを発生するために、クロック同期する４個のＤラッチ回路ＤＬ１〜ＤＬ４からの出力信号を処理する論理回路を用いる。
【００５８】
図９において、まず、補正タイミング信号ＤＣＡＬは４個のＤラッチ回路ＤＬ１〜ＤＬ４で遅延され、それぞれ信号Ｑ０５〜Ｑ２０となる。信号Ｑ０５と信号ＱＮ２０と論理積演算を行うことで、１．５クロック幅の一定期間信号ＰＷ１５（ＰＷＮ１５の反転信号）が生成される。また、信号ＱＮ０５を用いることでＴＡＣ容量ＣＴＡＣをリセットするリセット信号ＲＴを生成できる。また、出力電圧ＶＴＡＣと参照電圧ＶＲＥＦを図８の差動増幅器６１ａにより差動増幅して充電する期間を示す充電期間信号ＣＨＡＲＧＥは信号Ｑ０５と信号Ｑ２０の論理積演算で生成される。
【００５９】
補正タイミング信号ＤＣＡＬは補正信号を生成するためのトリガー信号であって、クロックＣＬＫがローレベルのときに入力されることが唯一の制約である。また、実際の信号を処理するＤラッチ回路ＤＬ１〜ＤＬ４及びナンドゲートＮ１〜Ｎ６で補正信号を生成するため、カラム回路３０間のスキューばらつきにほとんど影響されずに、補正用容量ＣＣを充電するための補正信号を生成できる。
【００６０】
図１１は図８及び図９の回路のＳＰＩＣＥシミュレーション結果であって、最終値が１．８Ｖとなるよう動作する場合における、容量ばらつきを想定した８回の補正動作によるＴＡＣ回路５３Ａの出力電圧ＶＴＡＣの変化を示すグラフである。また、図１２は図８及び図９の回路のＳＰＩＣＥシミュレーション結果であって、容量値に応じて電流を調整する場合における、容量ばらつきを想定した補正動作における電圧ＶＢＮの変化を示すグラフである。なお、図１１及び図１２は、２５ｆＦがばらつきを含まない理想値として設計されたＴＡＣ回路５３Ａにおいて容量ばらつきを想定した補正動作のシミュレーション結果である。
【００６１】
図１１及び図１２のシミュレーションにおいて、１．５クロックの一定期間信号ＰＷ１５に対して、ＴＡＣ容量ＣＴＡＣ＝２５ｆＦで１．８Ｖが出力されるように回路は設計されている。ここで、製造ばらつきの影響を受けＴＡＣ容量ＣＴＡＣが変化したことを想定し、回路の設計パラメータをそのままにＴＡＣ容量ＣＴＡＣを１０ｆＦから５０ｆＦの間で変化させた。これは−６０％から＋１００％という極めて大きなばらつきを想定しているものの、図１１から明らかなように、８回の補正動作によっていずれの容量についても目標値ＶＯＢＪへと収束していくことが確認された。
【００６２】
ＣＭＯＳイメージセンサ回路のカラム回路３０のＡ／Ｄ変換器では、例えば、このような補正動作を１行分の画素信号をＡ／Ｄ変換したのち、Ａ／Ｄ変換器が動作しないデータ読み出し動作時に行う。こうすることで、補正用ＣＣで記憶したバイアス電圧のリーク電流などによる時間変化を十分小さくすることができる。また、一旦ＶＢＮが収束すれば２順目以降はリーク電流などで変化した分を補正するだけなので、補正動作の繰り返し回数は少なくすることができる。
【００６３】
なお、上記補正動作は、例えば、１回のＡ／Ｄ変換動作毎に実行してもよいし、Ａ／Ｄ変換前の初期段階で、もしくは、複数回のＡ／Ｄ変換動作毎に実行してもよい。
【００６４】
以上説明したように、第１及び第２の実施形態によれば、以下の特有の作用効果を有する。
【００６５】
本発明に係る実施形態によれば、ＣＭＯＳイメージセンサ回路のカラム回路３０の並列Ａ／Ｄ変換器の変換速度と分解能を同時に向上させることができる。具体的には１４ビット分解能を、１０マイクロ秒程度で実現できる。
【００６６】
また、本発明に係る実施形態によれば、特許文献１に開示された装置をカラム回路の並列Ａ／Ｄ変換器に用いる際に生じる問題、すなわち微細幅に集積するために容量に保持されるアナログ電圧信号が、カウンタを制御するデジタル信号とカップリングするという問題を、残差時間取得部を複数のＤラッチ回路ＤＬ１〜ＤＬ４で実現することで、好適に解決したものである。
【００６７】
さらに、本発明に係る実施形態によれば、特許文献１に開示された装置に比べて、１段目の分解能を大きくすることができる。ＣＭＯＳイメージセンサ回路のカラム回路の並列方式Ａ／Ｄ変換器では、３段以上の構成がアナログ回路領域とデジタル回路領域のレイアウト上での分離の点から困難であるため、１段目の高分解能化は重要となる。具体的には、特許文献１の方法では前段の分解能に応じて数倍した電圧を時間電圧変換の過程で差し引きするため、仮に１段目を７ビットにする場合、ランプ信号発生器の電流源に対し剰余電圧検出回路の電流源は１２８倍なくてはならず、消費電力やマッチングの点で問題が生じる。
【００６８】
さらに、ＴＡＣ回路５３を用いた時間電圧変換は、その電圧時間比を一定にすることが良好な線形性を得るために重要であるが、製造ばらつきを受けてもカラム回路３０でこれを補正する図８及び図９の回路を導入することにより、消費電流の低減と容量の低減による面積低減が同時に達成することができる。
【００６９】
以上の実施形態においては、Ｄラッチ回路ＤＬ１〜ＤＬ４を用いているが、本発明はこれに限らず、Ｄフリップフロップなどの遅延型一時記憶回路を用いてもよい。
【００７０】
以上の実施形態においては、図４の遅延回路５１の最終段のＤラッチ回路ＤＬ４からの遅延信号をカウンタ４２のリセット信号（図５の１段目カウンタ値確定信号Ｑ２０）として用いるとともに、比較器４１の出力信号Ｄ１をＴＡＣ回路５３の充電開始を示す信号として用い、最終段のＤラッチ回路ＤＬ４よりも１つ前段のＤラッチ回路ＤＬ３からの遅延信号をＴＡＣ回路５３の充電終了を示す信号として用いている。本発明はこれに限らず、回路構成によっては、図５の確定信号Ｑ２０を出力する最終段のＤラッチ回路ＤＬ４よりも複数段だけ前段のＤラッチ回路からの遅延信号（図５のＱＮ１５の出力信号）をＴＡＣ回路５３の充電終了を示す信号として用いてもよい。
【００７１】
図８の実施形態において、出力電圧ＶＴＡＣと参照電圧ＶＲＥＦとの差電圧を２段目比較器６１の差動増幅器６１ａにより発生しているが、本発明はこれに限らず、当該差動増幅器をＴＡＣ回路５３Ａ内に別の差動増幅器を設けて差電圧を発生してもよい。
【産業上の利用可能性】
【００７２】
本発明に係る残差時間電圧変換回路及びＡ／Ｄ変換装置は、例えばＣＭＯＳイメージセンサなどに適用することができる。また、残差時間電圧変換回路５０は、ＣＭＯＳイメージセンサのみならず、例えば、測距センサにも適用することができる。
【符号の説明】
【００７３】
１０…画素アレイ、
１１…画素素子、
１２…ロウデコーダ、
２０…クロック発生器、
２１，２２…ランプ信号発生器、
３０…カラム回路、
３１…画像信号処理回路、
４０…Ａ／Ｄ変換器
４１…比較器、
４２…カウンタ、
５０…残差時間電圧変換回路、
５１…遅延回路、
５２…減算器、
５２Ｎ…ナンドゲート、
５３…パルス幅時間電圧振幅変換回路（ＴＡＣ回路）、
６０…Ａ／Ｄ変換器、
６１…比較器、
６１ａ…差動増幅器、
６１ｂ…電圧レベル変換回路、
６２…カウンタ、
７０…データ合成器、
ＣＴＡＣ…ＴＡＣ容量、
ＣＣ…補正用容量、
ＤＬ１〜ＤＬ５…Ｄラッチ回路、
ＩＮＶ１，ＩＮＶ２…インバータ、
ＩＳ１…定電流源、
ＭＵＸ１…マルチプレクサ、
Ｎ１〜Ｎ６…ナンドゲート、
Ｑ１〜Ｑ７…ＭＯＳトランジスタ、
ＳＷ１，ＳＷ２…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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