(57)【要約】      （修正有）【課題】簡易な構造で電子装置におけるＥＳＤの対策と共に不要輻射ノイズを低減する。【解決手段】メイン基板１２とサブ基板１３と前記基板間を電気的に接続するハーネス１４を具備した電子装置１において、電子装置１の筺体１６と、メイン基板１２及びサブ基板１３の第１のＧＮＤライン２４、及び第２のＧＮＤライン３６は筺体１６に対して高抵抗１８、及び高抵抗１９をそれぞれ介して接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
導電性を有する筺体と、
電源を供給する電源ラインおよび第１のＧＮＤラインを有する電源部と、
前記電源ラインが電気的に接続される第１の基板と、
第２の基板と、
前記第１の基板と前記第２の基板とを電気的に接続するハーネスと、
第１の抵抗体と、を備え、
前記ハーネスは、前記第１の基板、前記第２の基板間の信号を伝達する信号ラインと、
前記第１のＧＮＤラインに電気的に接続する第２のＧＮＤラインを有し、
前記第１のＧＮＤラインが、前記第１の抵抗体を介して前記筐体と電気的に接続することを特徴とする電子装置。
【請求項２】
前記第１の基板は、前記第１のＧＮＤラインが接続する第１のＧＮＤ電極を有し、
前記第２のＧＮＤラインは、前記第１のＧＮＤ電極に接続することを特徴とする電子装置。
【請求項３】
前記電子装置は他の電子装置と電気的に接続するインターフェイス端子を有し、前記インターフェイス端子は、前記他の電子装置と電気的に接続する接続部においてシールド電極部を有しており、前記シールド電極部は第１のインピーダンス素子を介して前記電子装置の筺体と電気的に接続することを特徴とする請求項１または２記載の電子装置。
【請求項４】
前記第１のインピーダンス素子は第２の抵抗体である請求項３記載の電子装置。
【請求項５】
前記電子装置の電源端子は接地端子を有し該接地端子は前記電子装置の筺体と電気的に接続することを特徴とする請求項１、乃至４記載の電子装置。
【請求項６】
前記電子装置の電源端子は接地端子を有し前記接地は前記電子装置の筺体と第２のインピーダンス素子を介して電気的に接続することを特徴とする請求項１、乃至４記載の電子装置。
【請求項７】
前記第２のインピーダンス素子は第３の抵抗体である請求項６記載の電子装置。
【請求項８】
前記第１の基板の部品搭載面を覆う導電性の第１のシールドシャーシを備えることを特徴とする請求項１、乃至7記載の電子装置。
【請求項９】
前記第１のシールドシャーシは前記電子装置の筺体と電気的接続していることを特徴とする請求項１乃至８記載の電子装置。
【請求項１０】
前記第２の基板の部品搭載面を覆う導電性の第２のシールドシャーシを備えることを特徴とする請求項１乃至９記載の電子装置。
【請求項１１】
前記第２の基板は、該第２の基板の電源ライン、及び信号ラインと対をなす第２のＧＮＤ電極を有し、
前記第２のＧＮＤ電極が、第４の抵抗体を介して前記第２のシールドシャーシと電気的に接続することを特徴とする請求項１乃至１０記載の電子装置。
【請求項１２】
前記第２のシールドシャーシは前記電子装置の筺体と電気的に接続していることを特徴とする請求項１０または１１記載の電子装置。
【請求項１３】
前記第１の抵抗体の抵抗値を５００KΩから１０MΩとしたことを特徴とする請求項１乃至１２記載の電子装置。
【請求項１４】
前記第２の抵抗体の抵抗値を５００KΩから１０MΩとしたことを特徴とする請求項４記載の電子装置。
【請求項１５】
前記第３の抵抗体の抵抗値を５００KΩから１０MΩとしたことを特徴とする請求項７記載の電子装置。
【請求項１６】
前記第４の抵抗体の抵抗値を５００KΩから１０MΩとしたことを特徴とする請求項１１記載の電子装置。
【請求項１７】
前記第１の基板、及び前記第２の基板の前記部品搭載面上の縁部を少なくとも部分的に周回する形状で、前記電子装置の筺体、又は前記第１のシールドシャーシ、及び前記第２のシールドシャーシにそれぞれ接続する第１の周回状電極、及び第２の周回状電極が形成され、
前記第１の周回状電極、及び前記第２の周回状電極により囲まれた領域にそれぞれの部品搭載領域が形成され、
該部品搭載領域における前記電源ライン及び前記信号ラインと対をなすそれぞれの前記第１のＧＮＤ電極、及び前記第２のＧＮＤ電極と、それぞれの前記第１の周回状電極、及び前記第２の周回状電極との間を、それぞれ複数個からなる前記第１の抵抗体、及び前記第４の抵抗体を介して電気的に並列接続すると共に、
複数個の前記第１の抵抗体の合成抵抗値が５００ＫΩから１０ＭΩ、及び複数個の前記第４の抵抗体の合成抵抗値が５００ＫΩから１０ＭΩとしたことを特徴とする請求項１乃至１５記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板間を接続するハーネスを具備した電子装置に関する。
【背景技術】
【０００２】
従来における電子装置のＥＭＣ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）の課題である不要輻射の対策に関する電子装置の構造として、例えば下記特許文献１に開示されているように、電子装置を構成する回路基板の電源と、そのＧＮＤおよび該電子装置の板金からなる筺体ＧＮＤとの間を極力低いインピーダンスで接続することにより、筺体ＧＮＤへの不要輻射ノイズとなる高周波電流の流れ込みを抑制して前記電子装置からの不要輻射ノイズを低減する方法があった。
【０００３】
一方、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）の影響による電子装置の性能劣化や誤動作の回避と共に、前記電子装置の回路を構成する電子部品を保護するために、例えば下記特許文献２では回路における信号線と筺体ＧＮＤ間にコンデンサーを挿入すると共に、該回路を構成するＧＮＤ電極と筺体のＧＮＤとを高抵抗、又はバリスタ、ツェナーダイオードを介して接続する構成が開示されている。
この構成はＥＳＤが該電子回路を回避して筺体ＧＮＤに流れる通路を確保することにより、ＥＳＤによる問題を解決するものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−６０４３５号公報
【特許文献２】特開２００３−１５１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら特許文献１、２に示された方法ではＥＳＤ又は不要輻射に関してそれぞれが言及していない点で課題のある構造となっていた。
【０００６】
即ち、特許文献１ではＥＳＤの課題である。例えば国際規格ＩＥＣ６１０００−４−２で規定された静電気放電に対する電子装置のイミュニティー（immunity）の試験では、電子装置の筺体となるＧＮＤにＥＳＤガン（試験機）によりＥＳＤを印加する。その際印加されたＥＳＤの電荷は電子装置の回路のＧＮＤ電極に流れ込み、またバイパスコンデンサー（所謂パスコン）などを介して電源ラインにも侵入する。更に前記ＧＮＤ電極は電子装置の所定の処理を行う回路の信号ラインとも対をなしているので、該ＥＳＤの電圧、及び電流による電界、及び磁界の結合により該信号ラインにも侵入する。それ故、十分なＥＳＤ対策がなされていないと、本来あるべき電子装置の信号品質を劣化させ、電子回路の機能低下や誤動作を生じさせる。
【０００７】
一方、特許文献２においては信号ラインと筺体ＧＮＤの間にコンデンサーを挿入し、且つ回路のＧＮＤと筺体のＧＮＤの間にインピーダンス素子を挿入したことにより、信号ラインと筺体ＧＮＤの間に定常状態で一定の容量を持つことになる。従って、この信号ラインで扱える信号は直流、又は極めて低い周波数、又は低速の信号を通過させる信号ラインに限定された対策となる。
通常印加するＥＳＤの波形は直流成分からＭＨｚ帯に至る周波数成分を主として含む。よって設定される該コンデンサーの容量値もμＦクラス以上の容量が必要となる。そのためＫＨｚ帯乃至ＭＨｚ帯といった信号には極めて低いインピーダンスの伝送ラインとなるため十分な品質で信号を通過させることは困難となる。
更に、該コンデンサーによる信号ラインと筺体のＧＮＤとの間のインピーダンスの低下により、例えば信号ラインを通過する高周波帯のノイズがある場合、該ノイズの電流が筺体のＧＮＤに流れ出しやすくなるため、電子装置の筺体の形状等によって流れ出た電流が外界に放射され、不要輻射ノイズの原因となる可能性がある。
【０００８】
本発明は、このような課題を鑑みてなされたものであって、その目的とするところは、簡易な構成により、ハーネス等を有する電子装置において、ＥＳＤ印加による電子装置の性能の劣化及び誤動作を回避すると共に、更に該電子装置からの不要輻射ノイズを低減させることが可能な電子装置を提供することである。
【課題を解決するための手段】
【０００９】
［適用例１］導電性を有する筺体と、電源を供給する電源ラインおよび第１のＧＮＤラインを有する電源部と、前記電源ラインが電気的に接続される第１の基板と、第２の基板と、前記第１の基板と前記第２の基板とを電気的に接続するハーネスと、第１の抵抗体と、を備え、前記ハーネスは、前記第１の基板、前記第２の基板間の信号を伝達する信号ラインと、前記第１のＧＮＤラインに電気的に接続する第２のＧＮＤラインを有し、前記第１のＧＮＤラインが、前記第１の抵抗体を介して前記筐体と電気的に接続することを特徴とする電子装置。
【００１０】
この構成により、電子装置の筺体にＥＳＤを印加した際に、筺体より第１の基板の回路にＥＳＤの電流が流れ込むことを抑止することができ、これにより該電子装置の機能の劣化及び誤動作を回避することができると共に、第１の基板の回路から生じるコモンモードの高周波ノイズの電流の筺体への流れ込みを抑制できるため、該高周波ノイズの電流によるハーネスからの不要輻射も低減できる。
【００１１】
［適用例２］上記電子装置において、前記第１の基板は、前記第１のＧＮＤラインが接続する第１のＧＮＤ電極を有し、前記第２のＧＮＤラインは、前記第１のＧＮＤ電極に接続することを特徴とする。
【００１２】
この構成により、電子装置の筺体にＥＳＤを印加した際に、筺体より第１の基板の回路のＧＮＤ電極内にＥＳＤの電流が流れ込むことを抑止することができる。
【００１３】
［適用例３］上記電子装置において、前記電子装置は他の電子装置と電気的に接続するインターフェイス端子を有し、前記インターフェイス端子は接続部においてシールド電極部を有しており、前記シールド電極部は第１のインピーダンス素子を介して前記電子装置の筺体と電気的に接続したことを特徴とする。
【００１４】
この構成により、電子装置の筺体にＥＳＤが印加され、帯電した電荷をインターフェイス端子を介して電子装置の外部に除電することができ、電子装置の機能の劣化、及び誤動作を回避することができる。更に電子装置と接続した他の電子装置からのコモンモードの高周波ノイズの電流の流れ込みを阻止することができ、該高周波ノイズによる不要輻射も低減できる。
【００１５】
［適用例４］上記電子装置において、前記第１のインピーダンス素子は第２の抵抗体であることを特徴とする。
【００１６】
この構成により、安価にインピーダンス素子を構成できると共に、高い値のインピーダンス値の設定が容易にできる。
【００１７】
［適用例５］上記電子装置において、電源端子は接地端子を有し該接地端子は前記電子装置の筺体と電気的に接続したことを特徴とする。
【００１８】
この構成により、電子装置の筺体にＥＳＤが印加され、帯電した電荷を、前記設置端子を介して電子装置の外部に除電することができ、電子装置の機能の劣化、及び誤動作を回避することができる。
【００１９】
［適用例６］上記電子装置において、電源端子は接地端子を有し前記接地は前記電子装置の筺体と第３のインピーダンス素子を介して電気的に接続したことを特徴とする。
【００２０】
この構成により、電子装置の電源回路部から生じる伝導ノイズの内、接地端子を伝導するノイズの該電子装置の筐体への伝導を抑制することができ、該ノイズによる不要輻射を低減できる。
【００２１】
［適用例７］上記電子装置において、前記第３のインピーダンス素子は第３の抵抗体としたことを特徴とする。
【００２２】
この構成により、安価にインピーダンス素子を構成できると共に、高い値のインピーダンス値の設定が容易にできる。
【００２３】
［適用例８］上記電子装置において、前記第１の基板の部品搭載面を覆う導電性の第１のシールドシャーシを備えることを特徴とする。
【００２４】
これらの構造により、メンテナンス等の目的で電子装置の内部にヒトの手が入る際、ヒトの手が第１の基板上の搭載部品に直接触れることが回避することができ、第１の基板上の搭載部品へのヒトの手からの静電気の影響を回避することができると共に、第１の基板に搭載された部品からの電界及び磁界の外界への放射が抑制される。
【００２５】
［適用例９］上記電子装置において、前記第１のシールドシャーシは前記電子装置の筺体と電気的接続していることを特徴とする。
【００２６】
この構成により、第１のシールドシャーシにヒトの手の接近、又は接触により静電気が生じた際に該静電気の電荷を前記電子装置の筺体を介して電子装置の外部に除電することができ、電子装置の機能の劣化及び誤動作を回避することができる。
【００２７】
［適用例１０］上記電子装置において、前記第２の基板の部品搭載面を覆う導電性の第２のシールドシャーシを備えることを特徴とする。
【００２８】
この構成により、メンテナンス等の目的で電子装置の内部にヒトの手が入る際、ヒトの手が第２の基板上の搭載部品に直接触れることが回避することができ、第２の基板上の搭載部品へのヒトの手からの静電気の影響を回避することができると共に、第２の基板に搭載された部品からの電界及び磁界の外界への放射が抑制される。
【００２９】
［適用例１１］上記電子装置において、前記第２の基板は、該第２の基板の電源ライン及び信号ラインと対をなす第２のＧＮＤ電極を有し、前記第２のＧＮＤ電極が、第２の抵抗体を介して前記第２のシールドシャーシと電気的に接続することを特徴とする。
【００３０】
この構成により、前記第２のシールドシャーシにＥＳＤが印加された際、該シールドシャーシよりハーネスを構成する電源ライン及び、信号ライン、ＧＮＤのラインへのＥＳＤの電荷の流れ込みを抑止することができ、これにより電子装置の機能の劣化及び誤動作を回避することができる。
【００３１】
［適用例１２］上記電子装置において、前記第２のシールドシャーシは前記電子装置の筺体と電気的に接続していることを特徴とする。
【００３２】
この構成により、第２のシールドシャーシにＥＳＤが印加された際、ＥＳＤの電荷を良好に電子装置の筺体を介して電子装置の外部に除電することができ、電子装置の機能の劣化及び誤動作を回避することができる。
【００３３】
［適用例１３］上記電子装置において、前記第１の抵抗体の抵抗値を５００KΩから１０MΩとしたことを特徴とする。
【００３４】
［適用例１４］上記電子装置において、前記第２の抵抗体の抵抗値を５００KΩから１０MΩとしたことを特徴とする。
【００３５】
［適用例１５］上記電子装置において、前記第３の抵抗体の抵抗値を５００KΩから１０MΩとしたことを特徴とする。
【００３６】
［適用例１６］上記電子装置において、前記第４の抵抗体の抵抗値を５００KΩから１０MΩとしたことを特徴とする。
【００３７】
前記第１及び第２、第３、第４の抵抗体の抵抗値をこのように設定することにより、前記第１及び第２の基板のそれぞれのＧＮＤ電極へのＥＳＤの電荷の流れ込みを抵抗値の下限値以上により抑止されると共に、抵抗値の上限値以下により前記第１及び第２の基板のそれぞれの回路内におけるＥＳＤに関係して帯電する電荷を好ましい時間内に前記電子装置の筺体を介して前記電子装置の外部に除電することができ、前記電子装置の機能の劣化及び誤動作を回避することができる。
【００３８】
更に、前記第１及び第２の基板の回路から生じるコモンモードの高周波ノイズの電流に対しても前記第１及び第２の抵抗体の抵抗値の範囲において前記電子装置の筺体への流れ込みを抑制できるため、該高周波ノイズの電流による前記電子装置からの不要輻射も低減できる。
【００３９】
［適用例１７］上記電子装置において、前記第１の基板、及び前記第２の基板の前記部品搭載面上の縁部を少なくとも部分的に周回する形状で、前記電子装置の筺体、又は前記第１のシールドシャーシ、及び前記第２のシールドシャーシにそれぞれ接続する第１の周回状電極、及び第２の周回状電極が形成され、前記第１の周回状電極、及び前記第２の周回状電極により囲まれた領域にそれぞれの部品搭載領域が形成され、該部品搭載領域における前記電源ライン及び前記信号ラインと対をなすそれぞれの前記第１のＧＮＤ電極、及び前記第２のＧＮＤ電極と、それぞれの前記第１の周回状電極、及び前記第２の周回状電極との間を、それぞれ複数個からなる前記第１の抵抗体、及び第２の抵抗体を介して電気的に並列接続すると共に、複数個の前記第１の抵抗体の合成抵抗値が５００ＫΩから１０ＭΩ、及び複数個の前記第２の抵抗体の合成抵抗値が５００ＫΩから１０ＭΩとしたことを特徴とする。
【００４０】
この構成により、第１及び第２の各基板上の部品搭載領域内におけるＥＳＤの影響による帯電に対し、複数の除電路となる抵抗体を配置することができることにより、電子装置の機能の劣化及び誤動作を回避することができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態１のプリンターの構造を説明した図。
【図２】従来のプリンターのＥＳＤによる影響をシミュレーションするためのモデルの概要を示した図。
【図３】従来のプリンターのＥＳＤによる影響を回路シミュレーターで解析するための回路を示した図。
【図４】シミュレーター上でＥＳＤ試験するためのＥＳＤガンの等価回路を示した図。
【図５】国際規格ＩＥＣ６１０００−４−２で規定されたＥＳＤの放電電流の波形を示した図。
【図６】従来のプリンターにおけるハーネス内の信号ラインとＧＮＤライン間に生じた電圧波形を示した図。
【図７】本発明の実施形態２のプリンターの構造を説明した図。
【図８】実施形態２のプリンターのＥＳＤによる影響を回路シミュレーターで解析するための回路を示した図。
【図９】実施形態２のプリンターにおけるハーネス内の信号ラインとＧＮＤライン間に生じた電圧波形を示した図。
【図１０】実施形態１及び２のプリンターのメイン基板又はサブ基板における高抵抗１８、１９の実装の状態の例を説明した図。
【図１１】従来のプリンターにおける不要輻射の原理を説明した図。
【図１２】本発明の実施形態１及び２の不要輻射が抑制される状況を説明した図。
【発明を実施するための形態】
【００４２】
以下、本発明の電子装置について図面を参照して説明する。
【００４３】
（第１の実施の形態）
図１に本発明に係る電子装置としてプリンターを例にその構成を示す。
本発明に係る電子装置の第１の実施の形態であるプリンター１は、電源部１１、第１の基板となるメイン基板１２、第２の基板となるサブ基板１３を含み、電源部１１、又はメイン基板１２、又はサブ基板１３を金属からなる筺体（又はフレーム）１６に保持された構造を有し、それらはプリンター１の外装２の内部に配置されている。筺体１６は電気的接続２１によりアース端子電極２０に接続して、アース接地を行なってもよいが、後述するように、該電気的接続においてはインピーダンス素子６２を介して接続する構造であることがより好ましい。またインピーダンス素子６２は高周波帯でインピーダンスが変化するコイル素子等でもよいが、高いインピーダンス値を設定できる抵抗素子(第３の抵抗体)が好ましい。
【００４４】
電源部１１は、１次側（外部電源との接続）と、２次側（プリンター１内部の電源）と、のＧＮＤが絶縁されている形式（絶縁型）であることが好ましく、２次側からは単一、乃至は複数の電圧を供給するラインとして電源ライン３１、３２、３３が用意され、それらの対向極としてのＧＮＤが共通、又は複数の電圧に対応するラインとしてＧＮＤライン（第１のＧＮＤライン）２４が用意されている。また電源部１１の外部電源に接続される電源ケーブル１７はアース端子電極２０を有していることが好ましく、電源部１１の１次側のＧＮＤはアース端子電極２０に接続してアース接地を行う構造であることが好ましい。
【００４５】
メイン基板１２は、電源部１１から電源ライン３１、３２、３３、と、ＧＮＤライン２４による電圧の供給を受け、例えばＣＰＵ（Central Processing Unit）、メモリーといったＩＣ（Integrated Circuit）部品を動作させている。このメイン基板１２は、配線パターンやＧＮＤライン等のＧＮＤ電極を有しており、ＧＮＤ電極には電源部１１のＧＮＤライン２４が接続されている。またメイン基板１２は、例えばパーソナルコンピューター等の他の電子装置とのデータのやり取りができるＵＳＢ（Universal Serial Bus）等のインターフェイス１５を持つ場合もある。
インターフェイス１５は周囲の部分に筒状で金属性のシャーシ（シールド電極部）４３を有して、挿抜される相手コネクターを接続部１５Ａにより保持する機構となっている。インターフェイス１５のシャーシは電気的接続２３（配線など、又はリード線）によりインピーダンス素子６１を介して筺体１６に接続している。これは特に、プリンター１の製品コストの廉価を目的に、電源ケーブル１７のアースするための線を省略する（アース端子電極２０を含まない）形式にした場合であっても、インターフェイス１５のシャーシを介して接続する相手側の機器のアース接地を利用することができるからである。
【００４６】
またプリンター１は、一部の機能がサブ基板１３に搭載されており、メイン基板１２とのデータ、及び電源のやり取りをハーネス１４に設けたライン３４、３５とそれらの対向極となるＧＮＤライン（第２のＧＮＤライン）３６により行なわれている。尚、ハーネス１４は電源、及び信号を離れた基板間でやり取りする多芯線のまとまったケーブルであり、その形状によっては、リボンケーブル、フラットケーブル、もしくはＦＦＣ（Flexible Flat Cable）等と呼ばれる。
【００４７】
更に、メイン基板１２及びサブ基板１３は、それぞれシールドシャーシ（キャップ）４１、４２をそれぞれ有し、それらによりメイン基板１２及びサブ基板１３の基板上に搭載した電子部品を覆っている。シールドシャーシ４１、４２は金属板からなり各基板上の電子部品からの不要輻射を遮蔽する機能を有すると共に、メンテナンス等の目的（例えばプリンターのインクカートリッジの交換等）のためにプリンター１の内部にヒトの手が入る際に、意図せずに指先などが各基板上の電子部品に接近又は接触することを回避する機能も持つ。また、シールドシャーシ４１、４２はそれぞれ配線、又はリード線などによる電気的接続２３、２２により筺体１６に接続して、アース接地する構成にする。
【００４８】
以上の構成において、本発明に係る電子装置のプリンター１は、電源部１１の２次側電源となるＧＮＤライン２４、メイン基板１２、サブ基板１３の電源、信号の対向極となるＧＮＤ電極、及びハーネス１４のＧＮＤライン３６、更にインターフェイス１５のシャーシ４３に対し、プリンター１の筺体１６、及びシールドシャーシ４１、４２と高抵抗（第１の抵抗体）１８、高抵抗（第４の抵抗体）１９、インピーダンス素子６１を介して電気的に接続していることを特徴としている。
前記インピーダンス素子６１は高周波に対してインピーダンスが変化するコイル素子等でもよいが、高いインピーダンス値を設定できる抵抗素子(第２の抵抗体)が好ましい。
【００４９】
先ず、プリンター１において、静電気放電（ＥＳＤ）が生じるのは一般的にはヒトの行動によってもたらされ、ヒトが接触可能なプリンター１の筺体１６、及びシールドシャーシ４１、４２、更にインターフェイス１５のシャーシより流入する。よって、国際規格ＩＥＣ６１０００−４−２で規定された静電気放電に対する電子装置のイミュニティーの試験では、電子装置のヒトが接触可能な金属露出部に対してＥＳＤガン（試験機）を当ててＥＳＤを印加する。
【００５０】
しかし、本発明に係る構成の電子装置であるプリンター１の筺体１６に印加されたＥＳＤはＧＮＤライン２４、メイン基板１２、サブ基板１３の電源、信号の対向極となるＧＮＤ電極、及びハーネス１４のＧＮＤライン３６へは高抵抗１８、１９を介する形でＥＳＤの電流が流入する形になるので、十分にＥＳＤの電流を抑止することができる。
【００５１】
但し、ＥＳＤによる誘起電界、乃至放電において、電子装置の性能劣化や誤動作が該電子装置の仕様内、又は規定内の動作であれば、問題なしと評価される。国際規格ＩＥＣ６１０００−４−２によれば、電子装置に対してはヒトのアクセス可能な箇所に対して接触、又は気中での放電試験を行なうことを規定している。そのため、一般的には電子装置の設計においては筺体のＧＮＤ等へＥＳＤの電流が良好に流れるようにし、筺体のＧＮＤに接続したアース線を通して電子装置外部に流し出す構造がとられている。
【００５２】
本願の発明に係る電子装置のプリンター１の構造に対し、従来においては、特に不要輻射の対策の観点から、特許文献１のように電子装置の筺体ＧＮＤと信号・電源のＧＮＤとをできるだけ低インピーダンスで接続することが好ましいという考え方が一般的にあり、それらを直流的に接続する方法が広く行なわれていた。また、ＥＳＤの観点からも、電子装置の回路内に帯電した電荷を素早くそれぞれのＧＮＤ電極を介して電子装置の外部に出せる構造が好ましいと考えられていた。
しかしながら、実際にＥＳＤを従来の構成の電子装置に印加した際は多くの不具合が生じており、どのようなメカニズムで電子装置の搭載部品であるＩＣ部品などのロジック機能に関わる性能劣化や誤作動が起きているのかについては十分な検討がなされていなかった。そこで従来の電子装置の構造に対して、ＥＳＤに対する解析を下記のような方法で行った。
【００５３】
図２は従来の電子装置であるプリンター１１０のＥＳＤによる影響をシミュレーションするためのモデルの概要を示した図である。プリンター１１０は外装部１０２をもち、その内部に金属製の筺体１１６があり、その筺体１１６にはメイン基板１１２を配置している。なお、内部の配置が分かりやすいように図２においては外装部１０２が透過した状態で示している。
プリンター１１０の筺体１１６の大きさは４００（幅）×１５０（高さ）×１５０（奥行き）ｍｍの大きさであって、この筺体１１６の内側にプリンターヘッドや、該ヘッドの移動、また紙送り等を行う各モーターが収納されている。
メイン基板１１２は１５０（幅）×１００（高さ）ｍｍの大きさであり、プリンター１１０を制御する各電子部品（ＩＣ等）が搭載されている。しかし、本検討のシミュレーションモデルとして簡略化のために、ＧＮＤ電極単体の基板として、筺体１１６と４箇所（接続箇所１５１）で直流的に接続している。
【００５４】
ハーネス１１４はメイン基板１１２とサブ基板１１３（図示せず）とを接続するが、サブ基板１１３については、シミュレーションモデルの簡略化のために省略している。しかし、後で示す回路シミュレーションにおいてハーネス１１４の両端部に適当な容量負荷を擬似負荷として接続することにより実際の状況に近づけて計算を行うことができる。
【００５５】
この筺体１１６とメイン基板１１２の組み合わせた一体をモデル１５０として、ＥＳＤ試験に使用するＥＳＤガンの当接箇所（ポート５０１：筺体１１６上）、筺体１１６の外部アース接続箇所（ポート５０２：筺体１１６上）、ハーネス１１４のＧＮＤラインを接続する箇所（ポート５０３：メイン基板１１２上）を設定して電磁界シミュレーションを行ない、３ポートからなるＳパラメーターによるモデル１５０を得た。
【００５６】
また、ハーネス１１４については、長さを３００ｍｍとして、テープ状の誘電体（幅３ｍｍ、厚み０．２ｍｍ、比誘電率３．５）上に２本の導体をそれぞれ厚み０．０３５ｍｍ、幅０．７ｍｍ、導体間スペース０．３ｍｍの構成とし、この２本の導体のそれぞれ両端にポート（４０１、４０２、４０３、４０４）を設けて電磁界シミュレーションを行ない、４ポートからなるＳパラメーターによるモデル１４０を得た。
【００５７】
ハーネス１１４は前述のメイン基板１１２とポート５０３（モデル１５０）と、ハーネス１１４（モデル１４０）のポート４０３とで接続しており、ハーネス１１４においてはポート４０３、４０４とするラインがＧＮＤラインとなり、ポート４０１、４０２とするラインが信号ラインとなる。
【００５８】
図３は、図２の構成を回路シミュレーションに適用するため構成した回路図である。ここで使用する回路シミュレーションはＳＰＩＣＥシミュレーションであり、モデル１４０、１５０はそれぞれＳＰＩＣＥモデルに変換して適用した。ハーネス１１４の両端には容量負荷（コンデンサーＣ１１１、Ｃ１１２）として１０ｐＦを設定して、メイン基板１１２、及びサブ基板１１３のそれぞれの電子部品に接続している状態とした。また、ハーネス１１４のＧＮＤラインのサブ基板１１３側はサブ基板１１３のＧＮＤ電極が筺体１１６と直接接続していない状態で構成されているので、コンデンサーＣ１１３を０．１ｐＦとして、アース接地に対して略開放状態とした。尚、プリンター１１０の設計においてはコストダウンや、製品形状などの設計仕様によって十分に大きな金属筺体１１６を設けずにメイン基板１１２とサブ基板１１３を離して配置する構造となっており、ごく一般的に行なわれているプリターの構成の例である。
【００５９】
筺体１１６とメイン基板１１２のモデル１５０のポート５０２にはプリンター１１０のアース端子となるが、外部のアースに接続するためには、通常電源ケーブルを介して接続することになるため、図２に示すようなインピーダンス１５２が生じる。そのため、図３の回路では適当なインダクタンスＬ１１１を設けている。
【００６０】
そして、シミュレーター上でＥＳＤの試験を行なうために、筺体１１６とメイン基板１１２のモデル１５０のポート５０１にＥＳＤガンの等価回路３００の先端３０１を接続する。ここでＥＳＤガンの等価回路３００を図４に示す。ＥＳＤガンの等価回路３００は電源３０２で、例えば２ＫＶの電圧を規定の時間で上昇するように印加することによりＥＳＤガンの先端３０１に国際規格ＩＥＣ６１０００−４−２で規定されるＥＳＤの電流波形（図５に示す）を生成することができる。その際、ＥＳＤガンの先端３０１に２Ωの負荷抵抗をダミーとして接続して図５に示す電流値に近づくようにＥＳＤガンの等価回路３００を構成する各回路素子を最適化する。例としては、電源３０２の電圧の上昇時間を０．７ｎｓとして、出力電流のピーク値は１８Ａ±１０％となるように設定する。
【００６１】
図６は図３のプリンター１１０の回路に図４のＥＳＤガンの電流、及び電圧を加えたときのハーネス１１４におけるポート４０１とポート４０３の間の電圧であり、即ちメイン基板１１２とハーネス１１４の接続端における信号ラインとＧＮＤラインとの電位差である。グラフより絶対値で約１００Ｖの電圧がＥＳＤの印加により１００ｎｓ程度生じていることが分かる。ポート４０１とポート４０３の間の電圧はメイン基板１１２上に搭載されているＩＣ部品の信号端子に印加される電圧となるので、例えば１０ＭＨｚ程度のパルスによるデータの通信を行なっている場合は、そのパルスシーケンスにダメージを与える可能性があり、更に早いパルス信号（１０ＭＨｚ以上の速さ）に対しては更に深刻なダメージを与える可能性がある。
【００６２】
一般的にはポート４０１とポート４０３（或いはポート４０２とポート４０４）のそれぞれにＥＳＤが同時（同位相）に印加されている形であれば、ポート４０１とポート４０３を通過する信号にダメージを与えることはない。しかし、上記結果はＥＳＤ試験によりポート４０１とポート４０３の間に新たな電圧が生じていることを示している。解析的には、ハーネス１１４のＧＮＤラインにＥＳＤの電流が流れ込むことにより、その電流による磁界が生じ、並走している信号ラインに結合が起き、信号ラインからはＧＮＤラインで生じた磁界をキャンセルする方向に電流が流れることで信号ラインとＧＮＤライン間に電圧を生じていると考えられる。
【００６３】
尚、通常ＣＭＯＳ等のＩＣ部品の各入出力端子にはＥＳＤ対策の保護回路が設けられており、静電気等の瞬時の電圧変動に対する耐性を有しているが、その際に送受信されるパルスシーケンス自体を保護することはできない。また、前記保護回路の耐性を上回る電圧、又は電流がかかる場合では、当然のことながらＩＣ部品は故障に至る。
【００６４】
以上の検討結果より、従来のプリンター１１０はハーネス１１４を有することにより信号ラインにＥＳＤ印加による誘導電圧が生じ、ＩＣに性能劣化や誤動作を生じることになることが明らかになった。これにより、ハーネス１１４へのＥＳＤによる電流の流入を抑止することを目的として、図１に示す構造を発明するに至った。
尚、筐体１６又はシールドシャーシ４１、４２にＥＳＤが印加された際、アース端子２０、又はインターフェイス１５のシャーシより除電されるが、図１の構成ではインピーダンス素子６１、６２が除電を阻止する構成のように見えるが、実際は筐体１６又はシールドシャーシ４１、４２にたまった電荷はアース端子２０、又はインターフェイス１５のシャーシより除電される。このため、インピーダンス素子６１、６２を有しない場合と比べて、除電に要する時間がより長くなるが確実に除電することができる。またその除電にかかる時間はインピーダンス素子６１、６２のインピーダンス値により設定できる。一般的に電子機器の筐体のアース接地はケーブルを介して行われており、該ケーブル自体がＥＳＤの周波数成分の帯域で比較的大きなインピーダンス値を有しているので、インピーダンス素子６１、６２を設定することはＥＳＤ対策上の大きな問題とはならない。
【００６５】
また、図１ではサブ基板１３に付加されるシールドシャーシ４２が筺体１６との間に電気的接続２２が示されているが、これはより好ましい構造を示したものである。即ち、シールドシャーシ４２が直接筺体１６に搭載する構造が可能であればより好ましく、その構成ができない場合は、シールドシャーシ４２と筺体１６間を太いリード線等で接続した方がよいことを示している。
【００６６】
（第２の実施の形態）
しかしながら、製品形状による制限、又は製品コストの圧縮のためにシールドシャーシ４２と筺体１６を直接接続できない構造をとらなければならない場合があり、その場合の構造については本発明に係る構成を適用した実施の形態を図７に示す。図７に示す構成は本発明に係る第２の実施の形態であって、従来のプリンター１１０の構成に対応したプリンター１の構造である。即ち、プリンター１はシールドシャーシ４２とサブ基板１３のＧＮＤ電極、及びハーネス１４のＧＮＤライン３６とを高抵抗１９で接続した構成である。
【００６７】
この構成によりシールドシャーシ４２にＥＳＤが印加された場合でも、サブ基板１３のＧＮＤ電極に、ＥＳＤの電流の流れ込みを高抵抗１９で抑止できる。一方、シールドシャーシ４２に帯電した電荷はシールドシャーシ４２自身の静電容量と高抵抗１９の抵抗値の積による時定数でシールドシャーシ４２からサブ基板１３のＧＮＤ電極への除電が行なわれ、この除電された電荷はハーネス１４のＧＮＤライン３６を通してメイン基板１２のＧＮＤ電極に進み、高抵抗１８を介して筺体１６に出て、最終的にアース端子電極２０を経てプリンター１の外部に流し出すことができる。
【００６８】
次に、高抵抗１８、１９の抵抗値について検討する。検討モデルとして図８に示すように、図３における筺体１１６となるＳパラメーターモデル１５０のポート５０３と、ハーネス１１４のＳパラメーターモデル１４０のポート４０３との間に、高抵抗１８を挿入する回路構成とし、図４のＥＳＤガンの等価回路３００の先端３０１を筺体１６となるポート５０１に接続して回路シミュレーションを行なった。その際、高抵抗１８の抵抗値に関して５０ＫΩ、１００ＫΩ、５００ＫΩ、１ＭΩ、５ＭΩと変化させた。この時のハーネス１４におけるポート４０１とポート４０３の間の電圧を図９に示す。
【００６９】
図９に示す高抵抗１８の挿入により、ＥＳＤ印加によるハーネス１４の端部に誘起される電圧の絶対値が５Ｖ以下に低減されている状況が確認された。また、抵抗値についても５００ＫΩ以上になると誘起される電圧の絶対値は０．４Ｖ以下程度となっており、ハーネス１４等で伝送される一般的な信号の電圧振幅が３．３〜５Ｖであることを考慮すると、１Ｖ程度の振幅変動は許容できるレベルであるので、高抵抗１８の抵抗値が５００ＫΩ以上であればＥＳＤによる回路の機能低下及び誤動作の回避が可能となる。これは高抵抗１９の抵抗値についても同様であって、シールドシャーシ４２にＥＳＤを印加する場合の、ハーネス１４におけるサブ基板１３側の端部に誘起される電圧は上記した誘導電圧と略同等となるからである。
【００７０】
また、ＥＳＤを筺体１６のポート５０１に印加した際のハーネス１４におけるサブ基板１３側の端部に誘起される電圧に関しては、ハーネス１４におけるメイン基板１２側の端部の誘起電圧に比べて低いことが回路シミュレーションの結果から得られており、よって高抵抗１８の挿入により、ハーネス１４のメイン基板１２側の端部で誘起された電圧が激減した効果は反対側となるサブ基板１３側の端部でも同様に生じていることが分かっている。
【００７１】
これに対し、高抵抗１８、１９の抵抗値は大きければよいと言うものではなく、ＥＳＤ印加に伴い、メイン基板１２、サブ基板１３内に誘起される電荷が帯電する場合があり、プリンター１の外部にできるだけ早く除電する必要もある。上述したシールドシャーシ４１、４２、筺体１６がＥＳＤを印加される対象となるが、それらがどの程度の静電容量をもつかについては、それらの寸法・形状にも依存するため、正確に見積もることは難しい。
しかしながら、空気中にあること、また対向極となるアースに対して積極的なコンデンサーのような構造をとっていないことで、仮に過剰と思われる容量値として見積もって１００ｐＦ程度とした場合でも、高抵抗１８の抵抗値を１０ＭΩとすると、除電の時定数は１ｍｓとなり、この時間で約６３％、１０ｍｓで略１００％の除電となる。
一方、ＥＳＤの予備試験としては１秒間に２０回程度の放電試験を行うことから５０ｍｓで完全に帯電した静電気を除電する必要がある。そのため、例えば、シールドシャーシ４２にＥＳＤを印加する場合を考えると、除電経路に高抵抗１９、１８の双方が入り、さらにインピーダンス素子６１又は６２が加えられた抵抗値となること、また、筺体１６に至る除電経路が長くなる点、更に先に見積もったシールドシャーシ４２の静電容量値と実際の値との差異、などを加味すると、高抵抗１８、１９、更にはインピーダンス素子６１及び６２の抵抗体としての設定値は１０ＭΩ以下程度に設定することが好ましいと考えられる。
【００７２】
更に、国際規格ＩＥＣ６１０００−４−２では、結合板による放電試験（結合板となる金属板を電子装置から規定の距離に置き、この金属板にＥＳＤガンを印加させる試験（詳細は規格書）等もあり、静電気による電子装置への瞬時の高電界が印加された際の機能低下、及び誤動作を確認する試験もある。その際、仮にメイン基板１２及び、サブ基板１３内のそれぞれの電極、更にはハーネス１４内のラインにおいて誘起電圧、又は電流が生じる可能性があるが、本発明の構成では高抵抗１８、１９、及びインピーダンス素子６１又は６２により、発生した電荷をプリンター１の外部に流しだすことができる。
【００７３】
また、高抵抗１８、１９及びインピーダンス素子６１又は６２は単体の抵抗体であってもよく、また、複数の抵抗体による合成抵抗であってもよい。図１０は高抵抗１８、１９の抵抗体の実装の一例である。実装基板６００はメイン基板１２、又はサブ基板１３となる基板であり、筺体１６に直流的に接続するＧＮＤパターン６０１が実装基板６００の縁部を周回する形状でパターニングされていることが好ましい。このＧＮＤパターン６０１に囲まれた領域に実装基板６００に搭載される電子部品のためのＧＮＤ電極６０２がパターニングされており、斜線で示す電子部品搭載領域６０３は電子部品の搭載、及び配線の領域である。
【００７４】
この実装基板６００において、本実施の形態の高抵抗１８、又は高抵抗１９となるチップ抵抗６０５を図のように分散させて配置させることが好ましい。これらチップ抵抗体６０５によるＧＮＤパターン６０１、６０２の間の全合成抵抗値は５００ＫΩ〜１０ＭΩとなるように設定することが好ましい。尚、チップ抵抗体６０５は全て等しい抵抗値とする必要はないが、部品手配の観点からは同一抵抗値であることが好ましい。ＧＮＤパターン６０１にはシールドシャーシ４１、又はシールドシャーシ４２とも接続されることになり、例えばシールドシャーシ４１、又はシールドシャーシ４２の縁部がＧＮＤパターン６０１に重ねられ、金属ネジ等により筺体１６に締め付けることによりそれらが電気的に接続される。
【００７５】
一方、プリンター１における電磁波の不要輻射の課題に対し、本発明の構成は下記のように機能する。
【００７６】
一般的に、従来のプリンター１１０の構成ではハーネス１１４が原因となり、即ちアンテナのような放射器となって、不要輻射をおこし、その放射電界強度により不要輻射の規定を満足できない場合が生じていた。
【００７７】
先ずこの不要輻射の原因について説明する。図１１は従来のプリンター１１０におけるハーネス１１４に関わる不要輻射の原理を説明した図である。
まず、図１１に示すハーネス１１４において、例えば、ライン１３５が電源ラインで、ライン１３６がＧＮＤラインであった場合を想定する。この場合、通常は電源ライン１３５に高周波ノイズの電流が重畳しないようにメイン基板１１２上では電源ライン１３５とＧＮＤライン１３６の間にバイパスコンデンサー（パスコンともいう）７０２を接続させて高周波帯のインピーダンスを低下させることにより電源ライン１３５とＧＮＤライン１３６の間での高周波ノイズの電流の伝送の抑制が図られる。即ちこれは、メイン基板１１２の電源ラインに重畳する高周波ノイズの電流がメイン基板１１２のＧＮＤライン１３６を流れる高周波ノイズ電流が反平行（電流位相が逆相：ノーマルモード）となる高周波ノイズの伝送を抑制することを目的としている。
しかし、図１１に示すノイズ源７０１が意図せず生じた場合に、高周波ノイズの電流はメイン基板１１２の電源ライン１３５とＧＮＤライン１３６においてパスコン７０２介して平行（電流位相が同相：コモンモード）の関係となるため、ハーネス１１４の電源ライン１３５とＧＮＤライン１３６に同一方向の高周波ノイズの電流（電流７５１、７５２）が流れ出してしまう。但し、この時の逆相となる高周波ノイズの電流の成分が図１１に示すように、筺体１１６に流れる（電流７５３）条件が成立している。このような条件（ハーネス１１４と筺体１１６との物理的な寸法が関係する）が成立すると、該コモンモードの高周波ノイズの電流は共振を生じやすくなり、即ち、ハーネス１１４の電源ライン１３５及びＧＮＤライン１３６への高周波ノイズの電流の流れ込みはより増大し、ハーネス１１４のからの空間結合により高周波ノイズの電磁波となって空間へ放射される。これが不要輻射の原因である。
【００７８】
これに対し、本実施の形態のプリンター１の構成においては、図１２に示すようにメイン基板１２のＧＮＤ電極と筺体１６とを高抵抗１８で接続する構造としているため、コモンモードのノイズ源７０１が生じても、高抵抗１８により筺体１６への高周波ノイズ電流の流れ込みは強く抑止される。この作用により、共振現象も回避されるため、高周波ノイズ電流は、ハーネス１４の電源ライン３５、及びＧＮＤライン３６への流れ出しも強く抑制される。これにより、ハーネス１４からの不要輻射も抑制される。よって、本実施の形態のプリンター１の構成により不要輻射の課題も解決することができる。
【００７９】
更にまた、電子装置のイミュニティーとして例えば国際規格ＩＥＣ６１０００−４−３に規定された放射電磁界に対するイミュニティーがある。これは規定の放射電磁界の中での電子装置の機能の劣化や誤動作の有無を確認する試験であるが、この試験においては、対象となる電子装置の筺体、又は筺体とハーネスの組み合わせが、意図せず受信アンテナの構造となり、試験する放射電磁界を受電し、該電子装置の回路内に侵入して機能の低下や誤動作を起こす場合がある。
【００８０】
しかしながら、本発明に係る電子装置の実施の形態であるプリンター１の構成であれば、例えば筺体１６が意図せずアンテナとなって放射電界を受電してしまう場合であっても、高抵抗１８、及び高抵抗１９により受電された高周波電流がメイン基板１２、及びサブ基板１３に搭載したＩＣ部品等に流れ込むことは阻止されるので、受電した高周波電流の影響を受けることは無い。また、筺体１６とハーネス１４の組み合わせについても、同様に高抵抗１８、及び高抵抗１９により受電する電流を分断する形になるので、意図しないアンテナとしての高周波電流の共振を抑制することになり、試験される放射電磁界に対する受電を回避することができ、結果として、放射電磁界に対するプリンター１のイミュニティーを高めることができる。
【００８１】
また、インピーダンス素子６２は電源部１１より発生したノイズのうちアース接続端子２０より筐体１６へ流れ込もうとするノイズ電流の流入を阻止するように機能する。これにより、いわゆる電源ノイズの筐体への流れ込みによる放射ノイズを抑制できる。
【００８２】
更にまた、本発明に係る電子装置のプリンター１のインターフェイス１５にパーソナルコンピューターのような他の電子機器が接続された際、従来の他の電子機器はインターフェイスのシャーシとその該筐体は直接電気的に接続されていると共に、他の電子機器の電気信号及び電源のＧＮＤ電極とも接続されているため、本発明に係る電子装置のプリンター１のメイン基板１２内のＧＮＤライン２４と筐体１６とがインターフェイス１５に接続するケーブルによってその信号線と外装のシールド線を通して接続先の他の電子機器上のＧＮＤ電極で接続する形態となるため、放射ノイズとなる高周波電流がプリンター１よりインターフェイス１５に接続するケーブルの信号線に流れ出した時に、外装のシールド線によりまた筐体１６に戻ってくる形（リターン）となり、該高周波電流の周波数と接続されたケーブルの長さ及び筐体１６の形状により放射ノイズを発生する場合がある。
これに対し、インピーダンス素子６１は筐体１６とインターフェイス１５のシャーシ４３の間に電気的に挿入されているので、インピーダンス素子６１のインピーダンスにより上記リターンを抑制できる。すなわち、筐体１６へのノイズ電流の流入が阻止されるので該ノイズ電流による放射ノイズを抑制できる。
【符号の説明】
【００８３】
１…プリンター、２…外装、１１０…従来のプリンター、１１…電源部、１２…メイン基板、１３…サブ基板、１４…ハーネス、１５…インターフェイス、１５Ａ…接続部、１６…筺体、１７…電源ケーブル、１８，１９…高抵抗、２０…アース端子電極、２１，２２，２３…電気的接続、２４，３６…ＧＮＤライン、３１，３２，３３…電源ライン、３４，３５…ハーネス内を通るライン、４１，４２…シールドシャーシ、４３…シャーシ、５０，４０…Ｓパラメーターモデル、１５１…接続箇所、１５２…インピーダンス、３００…ＥＳＤガンの等価回路、３０１…ＥＳＤガンの先端、３０２…電源、４０１，４０２，４０３，４０４…ポート（ハーネス）、５０１…ポート（ＥＳＤガン当接箇所）、５０２…ポート（外部アース接続箇所）、５０３…ポート（ハーネス接続箇所）、６００…実装基板、６０１，６０２…ＧＮＤパターン、６０３…電子部品搭載領域、６０５…チップ抵抗対、７０２…バイパスコンデンサー、７５１，７５２，７５３…電流、Ｃ１１，Ｃ１２，Ｃ１３…コンデンサー、Ｌ１１…インダクタンス、６１，６２…インピーダンス素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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