(57)【要約】【課題】容量素子を有する半導体装置の信頼性を向上させる。【解決手段】半導体基板上にメモリ素子と容量素子が形成され、メモリ素子は、内部に電荷蓄積部を有するゲート絶縁膜を介して半導体基板上に形成されたゲート電極を有し、容量素子は、下部電極ＬＥと、下部電極ＬＥ上に容量絶縁膜ＤＥを介して形成された上部電極ＵＥとを有している。容量絶縁膜ＤＥとメモリ素子のゲート絶縁膜とは、同層の絶縁膜により形成され、上部電極ＵＥの平面形状は、矩形の角を落とした形状、または、矩形の角に丸みを付けた形状を有している。上部電極ＵＥの平面形状の角部または丸み部における上部電極ＵＥの側壁からの容量絶縁膜ＤＥの端部の後退量ＢＫは、ゲート電極の平面形状の角部におけるゲート電極の側壁からのゲート絶縁膜の端部の後退量よりも小さい。【選択図】図４８
2014170771.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリ素子と容量素子とを有する半導体装置であって、
前記メモリ素子は、内部に電荷蓄積部を有するゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極を有し、
前記容量素子は、第１電極と、前記第１電極上に容量絶縁膜を介して形成された第２電極とを有し、
前記容量絶縁膜と前記ゲート絶縁膜とは、同層の絶縁膜により形成され、
前記第２電極と前記ゲート電極とは、同層の導電膜により形成され、
前記第２電極と前記ゲート電極の側壁上に、側壁絶縁膜が形成されており、
前記第２電極の平面形状は、矩形の角を落とした形状、または、矩形の角に丸みを付けた形状を有し、
前記第２電極の平面形状の角部または丸み部における前記第２電極の側壁からの前記容量絶縁膜の端部の後退量である第１後退量は、前記ゲート電極の平面形状の角部における前記ゲート電極の側壁からの前記ゲート絶縁膜の端部の後退量である第２後退量よりも小さく、
前記第１後退量は、前記第２電極の平面形状の辺における前記第２電極の側壁からの前記容量絶縁膜の端部の後退量である第３後退量よりも大きい、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記導電膜は、シリコン膜である、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の第２酸化シリコン膜とを有する積層膜である、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１酸化シリコン膜と前記第２酸化シリコン膜の少なくとも一方は、熱酸化膜である、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記側壁絶縁膜は、ＣＶＤ酸化膜を含む、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記側壁絶縁膜は、オゾンＴＥＯＳ酸化膜を含む、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第２電極は、平面視で前記第１電極に内包されている、半導体装置。
【請求項８】
半導体基板上に形成されたメモリ素子と容量素子とを有する半導体装置であって、
前記メモリ素子は、内部に電荷蓄積部を有するゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極を有し、
前記容量素子は、第１電極と、前記第１電極上に容量絶縁膜を介して形成された第２電極とを有し、
前記容量絶縁膜と前記ゲート絶縁膜とは、同層の絶縁膜により形成され、
前記第２電極と前記ゲート電極とは、同層の導電膜により形成され、
前記第２電極と前記ゲート電極の側壁上に、側壁絶縁膜が形成されており、
前記第１電極は、前記第２電極で覆われる領域と覆われない領域とを有し、
前記第２電極は、平面視で前記第１電極と重なる領域と重ならない領域とを有し、
前記第２電極のうちの前記第１電極と重なる領域では、前記第２電極の平面形状は、１８０°未満の角部を有さず、
前記第２電極のうちの前記第１電極と重なる領域における前記第２電極の側壁からの前記容量絶縁膜の端部の後退量である第１後退量は、前記ゲート電極の平面形状の角における前記ゲート電極の側壁からの前記ゲート絶縁膜の端部の後退量である第２後退量よりも小さい、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記導電膜は、シリコン膜である、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の第２酸化シリコン膜とを有する積層膜である、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１酸化シリコン膜と前記第２酸化シリコン膜の少なくとも一方は、熱酸化膜である、半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記側壁絶縁膜は、ＣＶＤ酸化膜を含む、半導体装置。
【請求項１３】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第１シリコン膜を形成する工程、
（ｃ）前記第１シリコン膜をパターニングして、容量素子の第１電極を形成する工程、
（ｄ）前記第１電極の表面に、前記容量素子の容量絶縁膜用の第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜上に第２シリコン膜を形成する工程、
（ｆ）前記第２シリコン膜をパターニングして、前記容量素子の第２電極を形成する工程、
（ｇ）前記第２電極で覆われない部分の前記第１絶縁膜を除去する工程、
（ｈ）前記第１電極および前記第２電極の側壁上に側壁絶縁膜を形成する工程、
を有し、
前記（ｇ）工程は、ウェットエッチング工程を含み、
前記（ｇ）工程では、前記第２電極と前記第１電極との間に残存する前記第１絶縁膜の端部が前記第２電極の側壁から後退し、
前記第２電極と前記第１電極との間に残存する前記第１絶縁膜により、前記容量素子の容量絶縁膜が形成され、
前記第２電極の平面形状は、矩形の角を落とした形状、または、矩形の角に丸みを付けた形状を有する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｄ）工程で形成する前記第１絶縁膜は、前記容量素子の容量絶縁膜用で、かつ、メモリ素子のゲート絶縁膜用であり、
前記（ｄ）工程では、前記第１電極の表面を含む前記半導体基板上に前記第１絶縁膜が形成され、
前記（ｅ）工程で形成される前記第２シリコン膜は、前記容量素子の第２電極用で、かつ、前記メモリ素子のゲート電極用であり、
前記（ｆ）工程では、前記第２シリコン膜をパターニングして、前記容量素子の前記第２電極と前記メモリ素子のゲート電極とを形成し、
前記（ｇ）工程では、前記第２電極および前記ゲート電極で覆われない部分の前記第１絶縁膜を除去し、
前記ゲート電極の下に残存する前記第１絶縁膜により、内部に電荷蓄積部を有する前記ゲート絶縁膜が形成され、
前記（ｈ）工程では、前記ゲート電極の側壁上にも前記側壁絶縁膜が形成される、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第１絶縁膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上の窒化シリコン膜と、前記窒化シリコン膜上の第２酸化シリコン膜とを有する積層膜である、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記第１酸化シリコン膜と前記第２酸化シリコン膜の少なくとも一方は、熱酸化膜である、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｈ）工程は、
（ｈ１）前記半導体基板上に、前記ゲート電極、前記第１電極および前記第２電極を覆うように、側壁絶縁膜用の第２絶縁膜を形成する工程、
（ｈ２）前記第２絶縁膜をエッチバックすることにより、前記ゲート電極、前記第１電極および前記第２電極の側壁上に前記側壁絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＣＶＤ酸化膜の単体膜、または、最下層にＣＶＤ酸化膜を有する積層膜である、半導体装置の製造方法。
【請求項１９】
請求項１４記載の半導体装置の製造方法において、
前記（ｇ）工程では、
前記第２電極の平面形状の角部または丸み部における前記第２電極の側壁からの前記第１絶縁膜の端部の後退量である第１後退量は、前記ゲート電極の平面形状の角部における前記ゲート電極の側壁からの前記第１絶縁膜の端部の後退量である第２後退量よりも小さく、
前記第１後退量は、前記第２電極の平面形状の辺における前記第２電極の側壁からの前記第１絶縁膜の端部の後退量である第３後退量よりも大きい、半導体装置の製造方法。
【請求項２０】
請求項１３記載の半導体装置の製造方法において、
前記第２電極は、平面視で前記第１電極に内包されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、容量素子を有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板の主面に容量素子が形成された半導体装置がある。容量素子が形成された半導体基板と同一の半導体基板にメモリ素子やＭＩＳＦＥＴ素子なども形成され、そのような半導体装置は、自動車分野、電化製品分野などの様々な分野で使用されている。
【０００３】
半導体基板の主面に形成される容量素子には、例えばＰＩＰ（Polysilicon Insulator Polysilicon）型容量素子がある。ＰＩＰ型容量素子は、その電極を、ＭＩＳＦＥＴ素子またはメモリ素子のゲート電極を形成するための多結晶シリコン膜を用いて形成すれば、工程数を抑えて形成することができる。
【０００４】
特開平６−６９４１８号公報（特許文献１）および特開２００６−２５３４９３号公報（特許文献２）、には、容量素子に関する技術が記載されている。特開２００６−２２８８０３号公報（特許文献３）には、ＭＩＭ型容量素子に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−６９４１８号公報
【特許文献２】特開２００６−２５３４９３号公報
【特許文献３】特開２００６−２２８８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
容量素子を有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体基板上に形成されたメモリ素子と容量素子とを有する半導体装置であって、メモリ素子は、内部に電荷蓄積部を有するゲート絶縁膜を介して半導体基板上に形成されたゲート電極を有し、容量素子は、第１電極と、第１電極上に容量絶縁膜を介して形成された第２電極とを有している。容量絶縁膜とメモリ素子のゲート絶縁膜とは、同層の絶縁膜により形成され、第２電極の平面形状は、矩形の角を落とした形状、または、矩形の角に丸みを付けた形状を有している。そして、第２電極の平面形状の角部または丸み部における第２電極の側壁からの容量絶縁膜の端部の後退量は、メモリ素子のゲート電極の平面形状の角部におけるゲート電極の側壁からのゲート絶縁膜の端部の後退量よりも小さい。
【０００９】
また、一実施の形態によれば、半導体基板上に形成されたメモリ素子と容量素子とを有する半導体装置であって、メモリ素子は、内部に電荷蓄積部を有するゲート絶縁膜を介して半導体基板上に形成されたゲート電極を有し、容量素子は、第１電極と、第１電極上に容量絶縁膜を介して形成された第２電極とを有している。容量絶縁膜とメモリ素子のゲート絶縁膜とは、同層の絶縁膜により形成され、第２電極は、平面視で第１電極と重なる領域と重ならない領域とを有している。そして、第２電極のうちの第１電極と重なる領域では、第２電極の平面形状は１８０°未満の角部を有しておらず、第２電極のうちの第１電極と重なる領域における第２電極の側壁からの容量絶縁膜の端部の後退量は、メモリ素子のゲート電極の平面形状の角におけるゲート電極の側壁からのゲート絶縁膜の端部の後退量よりも小さい。
【００１０】
また、一実施の形態によれば、半導体基板上に形成されたメモリ素子と容量素子とを有する半導体装置であって、メモリ素子は、内部に電荷蓄積部を有するゲート絶縁膜を介して半導体基板上に形成されたゲート電極を有し、容量素子は、第１電極と、第１電極上に容量絶縁膜を介して形成された第２電極とを有している。容量絶縁膜とメモリ素子のゲート絶縁膜とは、同層の絶縁膜により形成され、第２電極の平面形状は円形状である。そして、第２電極の側壁からの容量絶縁膜の端部の後退量は、メモリ素子のゲート電極の平面形状の角におけるゲート電極の側壁からのゲート絶縁膜の端部の後退量よりも小さい。
【００１１】
また、一実施の形態によれば、半導体基板上に形成された容量素子を有する半導体装置の製造方法であり、半導体基板上に第１シリコン膜を形成する工程と、この第１シリコン膜をパターニングして容量素子の第１電極を形成する工程と、第１電極の表面に容量絶縁膜用の第１絶縁膜を形成する工程と、この第１絶縁膜上に第２シリコン膜を形成する工程とを有している。更に、この第２シリコン膜をパターニングして容量素子の第２電極を形成する工程と、第２電極で覆われない部分の第１絶縁膜を除去する工程とを有している。第２電極の平面形状は、矩形の角を落とした形状、または、矩形の角に丸みを付けた形状を有しており、第１絶縁膜を除去する工程は、ウェットエッチング工程を含んでいる。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】一実施の形態の半導体装置の要部断面図である。
【図２】一実施の形態の半導体装置の要部断面図である。
【図３】一実施の形態の半導体装置の要部断面図である。
【図４】一実施の形態の半導体装置の要部断面図である。
【図５】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図６】一実施の形態である半導体装置の製造工程の一部を示すプロセスフロー図である。
【図７】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図８】図７と同じ半導体装置の製造工程中の要部断面図である。
【図９】図７に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９と同じ半導体装置の製造工程中の要部断面図である。
【図１１】図９に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１と同じ半導体装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３と同じ半導体装置の製造工程中の要部断面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５と同じ半導体装置の製造工程中の要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７と同じ半導体装置の製造工程中の要部断面図である。
【図１９】図１７に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９と同じ半導体装置の製造工程中の要部断面図である。
【図２１】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１と同じ半導体装置の製造工程中の要部断面図である。
【図２３】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３と同じ半導体装置の製造工程中の要部断面図である。
【図２５】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５と同じ半導体装置の製造工程中の要部断面図である。
【図２７】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７と同じ半導体装置の製造工程中の要部断面図である。
【図２９】図２７に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９と同じ半導体装置の製造工程中の要部断面図である。
【図３１】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１と同じ半導体装置の製造工程中の要部断面図である。
【図３３】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３と同じ半導体装置の製造工程中の要部断面図である。
【図３５】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５と同じ半導体装置の製造工程中の要部断面図である。
【図３７】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７と同じ半導体装置の製造工程中の要部断面図である。
【図３９】図３７に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９と同じ半導体装置の製造工程中の要部断面図である。
【図４１】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１と同じ半導体装置の製造工程中の要部断面図である。
【図４３】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３と同じ半導体装置の製造工程中の要部断面図である。
【図４５】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５と同じ半導体装置の製造工程中の要部断面図である。
【図４７】一実施の形態の半導体装置の要部平面図である。
【図４８】一実施の形態の半導体装置の要部平面図である。
【図４９】一実施の形態の半導体装置の要部平面図である。
【図５０】一実施の形態の半導体装置の部分拡大平面図である。
【図５１】一実施の形態の半導体装置の部分拡大断面図である。
【図５２】一実施の形態の半導体装置の部分拡大断面図である。
【図５３】一実施の形態の半導体装置の要部平面図である。
【図５４】一実施の形態の半導体装置の部分拡大平面図である。
【図５５】一実施の形態の半導体装置の部分拡大断面図である。
【図５６】一実施の形態の半導体装置の部分拡大断面図である。
【図５７】検討例の半導体装置の要部平面図である。
【図５８】検討例の半導体装置の部分拡大平面図である。
【図５９】検討例の半導体装置の部分拡大断面図である。
【図６０】検討例の半導体装置の部分拡大断面図である。
【図６１】信頼性試験の結果を示すグラフである。
【図６２】第１変形例の半導体装置の要部平面図である。
【図６３】第１変形例の半導体装置の要部平面図である。
【図６４】第１変形例の半導体装置の部分拡大平面図である。
【図６５】第１変形例の半導体装置の部分拡大断面図である。
【図６６】第１変形例の半導体装置の部分拡大断面図である。
【図６７】第２変形例の半導体装置の要部平面図である。
【図６８】第２変形例の半導体装置の要部平面図である。
【図６９】第２変形例の半導体装置の部分拡大平面図である。
【図７０】第２変形例の半導体装置の部分拡大断面図である。
【図７１】第２変形例の半導体装置の部分拡大断面図である。
【図７２】第３変形例の半導体装置の要部平面図である。
【図７３】第３変形例の半導体装置の要部平面図である。
【図７４】第３変形例の半導体装置の要部平面図である。
【図７５】他の実施の形態の半導体装置の要部平面図である。
【図７６】他の実施の形態の半導体装置の要部平面図である。
【図７７】他の実施の形態の半導体装置の要部平面図である。
【図７８】他の実施の形態の半導体装置の要部断面図である。
【図７９】他の実施の形態の半導体装置の部分拡大平面図である。
【図８０】他の実施の形態の半導体装置の部分拡大断面図である。
【図８１】他の実施の形態の半導体装置の部分拡大断面図である。
【図８２】他の実施の形態の半導体装置の変形例の要部平面図である。
【図８３】他の実施の形態の半導体装置の変形例の要部平面図である。
【図８４】他の実施の形態の半導体装置の変形例の要部平面図である。
【図８５】他の実施の形態の半導体装置の変形例の要部断面図である。
【図８６】他の実施の形態の半導体装置の変形例の部分拡大断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１７】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を図面を参照して説明する。図１〜図３は、本実施の形態の半導体装置の要部断面図である。
【００１８】
本実施の形態の半導体装置は、容量素子と、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ）と、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とを備えた半導体装置である。図１には、メモリ形成領域１Ａの要部断面図が示され、図２には、キャパシタ形成領域１Ｂの要部断面図が示され、図３には、トランジスタ形成領域１Ｃの要部断面図が示されている。
【００１９】
メモリ形成領域１Ａは、不揮発性メモリを構成するメモリ素子（記憶素子）ＭＣが形成された領域である。キャパシタ形成領域１Ｂは、ＰＩＰ型の容量素子ＣＰが形成された領域である。トランジスタ形成領域１Ｃは、トランジスタＱ１が形成された領域である。メモリ形成領域１Ａとキャパシタ形成領域１Ｂとトランジスタ形成領域１Ｃとは、同一の半導体基板ＳＢの主面における互いに異なる領域に対応する。
【００２０】
すなわち、半導体基板ＳＢの主面には、メモリ素子ＭＣ、容量素子ＣＰおよびトランジスタＱ１が形成されており、メモリ形成領域１Ａにメモリ素子ＭＣが形成され、キャパシタ形成領域１Ｂに容量素子ＣＰが形成され、トランジスタ形成領域１ＣにトランジスタＱ１が形成されている。
【００２１】
また、図１は、メモリ素子ＭＣを構成するゲート電極ＭＧの延在方向（図１の紙面に垂直な方向）に垂直な断面が示されている。また、図３は、トランジスタＱ１を構成するゲート電極ＧＥの延在方向（図３の紙面に垂直な方向）に垂直な断面が示されている。
【００２２】
また、図１〜図３では、メモリ形成領域１Ａとキャパシタ形成領域１Ｂとトランジスタ形成領域１Ｃとを互いに異なる断面図で示しているが、これらは同一の半導体基板ＳＢに形成されている。従って、メモリ素子ＭＣと容量素子ＣＰとトランジスタＱ１は、同一の半導体基板ＳＢに形成されている。キャパシタ形成領域１Ｂに形成された容量素子ＣＰやトランジスタ形成領域１Ｃに形成されたトランジスタＱ１は、周辺回路などで用いられる。ここで、周辺回路とは、不揮発性メモリ以外の回路であり、例えば、ＣＰＵなどのプロセッサ、制御回路、センスアンプ、カラムデコーダ、ロウデコーダ、入出力回路などである。
【００２３】
メモリ素子ＭＣは、電荷蓄積部にトラップ性絶縁膜（電荷を蓄積可能な絶縁膜）を用いたものである。また、メモリ素子ＭＣは、ｎチャネル型のトランジスタ（すなわちｎチャネル型のＭＩＳＦＥＴ）であるとして説明するが、導電型を反対にして、ｐチャネル型のトランジスタ（すなわちｐチャネル型のＭＩＳＦＥＴ）とすることもできる。また、トランジスタＱ１は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）である。ここでは、トランジスタＱ１は、ｎチャネル型のＭＩＳＦＥＴであるとして説明するが、導電型を反対にして、トランジスタＱ１をｐチャネル型のＭＩＳＦＥＴとすることもでき、また、トランジスタ形成領域１ＣにトランジスタＱ１として、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
【００２４】
図１〜図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢには、素子を分離するための素子分離領域ＳＴが形成されており、この素子分離領域ＳＴで分離（規定）された活性領域に、ＰＷ１，ＰＷ２，ＰＷ３が形成されている。ＰＷ１，ＰＷ２，ＰＷ３は、ｐ型不純物が導入されたｐ型の半導体領域である。素子分離領域ＳＴは、半導体基板ＳＢに形成された素子分離用の溝に酸化シリコン膜などの絶縁膜を埋め込んだものである。ｐ型ウエルＰＷ１は、主としてメモリ形成領域１Ａの半導体基板ＳＢに形成され、ｐ型ウエルＰＷ２は、主としてキャパシタ形成領域１Ｂの半導体基板ＳＢに形成され、ｐ型ウエルＰＷ３は、主としてトランジスタ形成領域１Ｃの半導体基板ＳＢに形成されている。
【００２５】
まず、メモリ形成領域１Ａに形成されたメモリ素子ＭＣの構成を具体的に説明する。
【００２６】
図１に示されるように、メモリ素子ＭＣは、半導体基板ＳＢ上、すなわちｐ型ウエルＰＷ１上に形成された絶縁膜ＭＺと、絶縁膜ＭＺ上に形成されたゲート電極ＭＧと、ゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ１中に形成されたソースまたはドレイン用のｎ型の半導体領域（ＥＸ１，ＳＤ１）とを有している。
【００２７】
絶縁膜ＭＺは、半導体基板ＳＢ（ｐ型ウエルＰＷ１）とゲート電極ＭＧとの間に介在しており、ゲート絶縁膜として機能する膜であるが、内部に電荷蓄積部を有する絶縁膜である。
【００２８】
この絶縁膜ＭＺは、積層絶縁膜である絶縁膜ＭＤからなり、この絶縁膜ＭＤは、酸化シリコン膜（酸化膜）ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜（窒化膜）ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜（酸化膜）ＯＸ２との積層膜である。従って、絶縁膜ＭＺは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２との積層膜からなる。酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。酸化シリコン膜ＯＸ１は、ボトム酸化膜とみなすことができ、酸化シリコン膜ＯＸ２は、トップ酸化膜とみなすことができ、絶縁膜ＭＤは、ボトム酸化膜である酸化シリコン膜ＯＸ１とトップ酸化膜である酸化シリコン膜ＯＸ２との間に、窒化シリコン膜ＮＴが介在した構造を有している。
【００２９】
なお、図面を見やすくするために、図１では、酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２からなる絶縁膜ＭＺを、単に絶縁膜ＭＺとして図示している。実際には、図１において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２との積層膜からなる。
【００３０】
絶縁膜ＭＺのうち、窒化シリコン膜ＮＴは、電荷を蓄積するための絶縁膜であり、電荷蓄積層（電荷蓄積部）として機能する。すなわち、窒化シリコン膜ＮＴは、絶縁膜ＭＺ中に形成されたトラップ性絶縁膜である。このため、絶縁膜ＭＺは、その内部に電荷蓄積部（ここでは窒化シリコン膜ＮＴ）を有する絶縁膜とみなすことができる。
【００３１】
絶縁膜ＭＺのうち、窒化シリコン膜ＮＴの上下に位置する酸化シリコン膜ＯＸ２および酸化シリコン膜ＯＸ１は、電荷ブロック層または電荷閉じ込め層として機能することができる。ゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間の絶縁膜ＭＺにおいて、窒化シリコン膜ＮＴを酸化シリコン膜ＯＸ２および酸化シリコン膜ＯＸ１で挟んだ構造とすることで、窒化シリコン膜ＮＴへの電荷の蓄積が可能となる。
【００３２】
すなわち、絶縁膜ＭＺは、メモリトランジスタの電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＯＸ１，ＯＸ２）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＮＴ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＺを、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２とを有する積層膜とすることで達成できる。
【００３３】
ゲート電極ＭＧは、シリコン膜ＰＳ２により形成されている。シリコン膜ＰＳ２は、好ましくはポリシリコン（多結晶シリコン）膜である。ゲート電極ＭＧを構成するシリコン膜ＰＳ２は、好ましくは、ｎ型不純物が導入されたドープトポリシリコン膜とすることができる。
【００３４】
ゲート電極ＭＧの側壁上には、側壁絶縁膜としてサイドウォールスペーサ（側壁絶縁膜、サイドウォール）ＳＷが形成されている。サイドウォールスペーサＳＷは、絶縁膜により形成されており、具体的には、酸化シリコン膜の単体膜、あるいは酸化シリコン膜を含む積層膜により形成されている。
【００３５】
メモリ形成領域１Ａのｐ型ウエルＰＷ１には、メモリ素子ＭＣ用のＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ１とが形成されている。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深い。
【００３６】
ｎ−型半導体領域ＥＸ１はゲート電極ＭＧに自己整合的に形成され、ｎ＋型半導体領域ＳＤ１はゲート電極ＭＧの側壁上に設けられたサイドウォールスペーサＳＷに自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ１はゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ１は低濃度のｎ−型半導体領域ＥＸ１の外側に形成されている。すなわち、ｎ−型半導体領域ＥＸ１は、ゲート電極ＭＧの側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、チャネル形成領域とｎ＋型半導体領域ＳＤ１との間に介在している。
【００３７】
半導体基板ＳＢ（ｐ型ウエルＰＷ１）における、ゲート電極ＭＧの下の領域が、チャネルが形成される領域、すなわちチャネル形成領域となる。ゲート電極ＭＧ下の絶縁膜ＭＺの下のチャネル形成領域には、しきい値電圧調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００３８】
メモリ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、チャネル形成領域を挟んで互いに離間する領域に、ｎ−型半導体領域ＥＸ１が形成され、ｎ−型半導体領域ＥＸ１の外側（チャネル形成領域から離れる側）に、ｎ＋型半導体領域ＳＤ１が形成されている。つまり、ｎ−型半導体領域ＥＸ１は、チャネル形成領域に隣接しており、ｎ＋型半導体領域ＳＤ１は、チャネル形成領域からｎ−型半導体領域ＥＸ１の分だけ離間し（チャネル長方向に離間し）、かつｎ−型半導体領域ＥＸ１に接する位置に形成されている。
【００３９】
ｎ＋型半導体領域ＳＤ１およびゲート電極ＭＧの表面（上面）上には、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、金属シリサイド層ＳＬが形成されている。金属シリサイド層ＳＬは、コバルトシリサイド層、ニッケルシリサイド層または白金添加ニッケルシリサイド層などとすることができる。
【００４０】
メモリ素子ＭＣは、内部に電荷蓄積部を有するゲート絶縁膜（ここでは絶縁膜ＭＺ）を備えた電界効果トランジスタであり、いわゆるＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型のメモリ素子である。メモリ素子ＭＣは、絶縁膜ＭＺ中の電荷蓄積層（電荷蓄積部）である窒化シリコン膜ＮＴに電荷を蓄積（保持）することにより、情報の記憶が可能である。
【００４１】
例えば、メモリ素子ＭＣの書き込み動作時には、絶縁膜ＭＺ中の窒化シリコン膜ＮＴに電子を注入することによりメモリ素子ＭＣを書き込み状態とし、メモリ素子ＭＣの消去動作時には、絶縁膜ＭＺ中の窒化シリコン膜ＮＴから電子を引き抜くか、あるいは絶縁膜ＭＺ中の窒化シリコン膜ＮＴにホール（正孔）を注入することにより、メモリ素子ＭＣを消去状態とする。メモリ素子ＭＣの読み出し動作時には、メモリ素子ＭＣのしきい値電圧が書き込み状態と消去状態とで異なることを利用して、メモリ素子ＭＣが書き込み状態と消去状態のいずれの状態であるかを判別することができる。
【００４２】
次に、キャパシタ形成領域１Ｂに形成された容量素子ＣＰの構成について、具体的に説明する。
【００４３】
メモリ素子ＭＣが形成されている半導体基板ＳＢと同一の半導体基板ＳＢ上に、容量素子（キャパシタ）ＣＰが形成されている。図２に示されるように、容量素子ＣＰは、キャパシタ形成領域１Ｂの半導体基板ＳＢ上に絶縁膜ＧＩ１を介して形成された下部電極ＬＥと、下部電極ＬＥ上に容量絶縁膜ＤＥを介して形成された上部電極ＵＥとを有している。上部電極ＵＥと下部電極ＬＥとは、容量絶縁膜ＤＥを介して互いに対向する電極であり、上部電極ＵＥと下部電極ＬＥとのうちの一方を第１電極、他方を第２電極とみなすこともできる。
【００４４】
キャパシタ形成領域１Ｂの下部電極ＬＥは、トランジスタ形成領域１Ｃのゲート電極ＧＥと同層の導電膜（ここではシリコン膜ＰＳ１）によって形成されている。すなわち、キャパシタ形成領域１Ｂの下部電極ＬＥは、トランジスタ形成領域１Ｃのゲート電極ＧＥを構成するシリコン膜ＰＳ１と同層のシリコン膜ＰＳ１により形成されている。つまり、ゲート電極ＧＥと下部電極ＬＥとは、いずれもシリコン膜ＰＳ１によって形成されている。詳細は後述するが、ゲート電極ＧＥおよび下部電極ＬＥは、トランジスタ形成領域１Ｃおよびキャパシタ形成領域１Ｂを含む半導体基板ＳＢの主面上にシリコン膜ＰＳ１を形成してから、このシリコン膜ＰＳ１をパターニングすることによって、形成されている。但し、ゲート電極ＧＥと下部電極ＬＥとは、互いに分離されている。下部電極ＬＥを構成するシリコン膜ＰＳ１は、ｎ型の不純物が導入されて低抵抗率とされている。
【００４５】
キャパシタ形成領域１Ｂの上部電極ＵＥは、メモリ形成領域１Ａのゲート電極ＭＧと同層の導電膜（ここではシリコン膜ＰＳ２）によって形成されている。すなわち、キャパシタ形成領域１Ｂの上部電極ＵＥは、ゲート電極ＭＧを構成するシリコン膜ＰＳ２と同層のシリコン膜ＰＳ２により形成されている。つまり、ゲート電極ＭＧと上部電極ＵＥとは、いずれもシリコン膜ＰＳ２によって形成されている。詳細は後述するが、ゲート電極ＭＧおよび上部電極ＵＥは、メモリ形成領域１Ａおよびキャパシタ形成領域１Ｂを含む半導体基板ＳＢの主面上にシリコン膜ＰＳ２を形成してから、このシリコン膜ＰＳ２をパターニングすることによって、形成されている。但し、ゲート電極ＭＧと上部電極ＵＥとは、互いに分離されている。上部電極ＵＥを構成するシリコン膜ＰＳ２は、ｎ型の不純物が導入されて低抵抗率とされている。
【００４６】
下部電極ＬＥと上部電極ＵＥとの間には、容量絶縁膜ＤＥが介在している。この容量絶縁膜ＤＥは、メモリ形成領域１Ａの絶縁膜ＭＺと同層の絶縁膜（ここでは絶縁膜ＭＤ）によって形成されている。すなわち、容量素子ＣＰの容量絶縁膜ＤＥは、メモリ素子ＭＣの電荷蓄積部を有するゲート絶縁膜（ここでは絶縁膜ＭＺ）と同層の絶縁膜（ここでは絶縁膜ＭＤ）によって形成されている。換言すれば、容量素子ＣＰの容量絶縁膜ＤＥは、メモリ素子ＭＣの電荷蓄積部を有するゲート絶縁膜（ここでは絶縁膜ＭＺ）を構成する絶縁膜ＭＤと同層の絶縁膜ＭＤにより形成されている。つまり、容量素子ＣＰの容量絶縁膜ＤＥと、メモリ素子ＭＣのゲート絶縁膜（ここでは絶縁膜ＭＺ）とは、いずれも絶縁膜ＭＤによって形成されている。
【００４７】
このため、メモリ素子ＭＣのゲート絶縁膜である絶縁膜ＭＺと同様に、容量素子ＣＰの容量絶縁膜ＤＥも、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２とを有する積層膜（すなわち絶縁膜ＭＤ）からなる。
【００４８】
なお、図面を見やすくするために、図２では、酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２からなる容量絶縁膜ＤＥを、単に容量絶縁膜ＤＥとして図示している。実際には、図２において点線の円で囲まれた領域の拡大図に示されるように、容量絶縁膜ＤＥは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２との積層膜からなる。
【００４９】
容量絶縁膜ＤＥおよび上部電極ＵＥは、積層パターンとしてパターン化されており、下部電極ＬＥの少なくとも一部を覆うように形成されている。
【００５０】
下部電極ＬＥと容量絶縁膜ＤＥと上部電極ＵＥとにより、容量素子ＣＰが形成される。下部電極ＬＥが容量素子ＣＰの一方の電極として機能し、上部電極ＵＥが容量素子ＣＰの他方の電極として機能し、容量絶縁膜ＤＥが容量素子ＣＰの誘電体膜として機能する。側壁絶縁膜であるサイドウォールスペーサＳＷは、上部電極ＵＥの側壁（側面）上にも形成されており、また、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域における下部電極ＬＥの側壁（側面）上にも、形成されている。
【００５１】
また、金属シリサイド層ＳＬは、サイドウォールスペーサＳＷで覆われていない領域の上部電極ＵＥの上部（上面）と、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域の下部電極ＬＥの上部（上面）とにも形成されている。
【００５２】
また、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンは、下部電極ＬＥの全面を覆っているのではなく、下部電極ＬＥの一部は、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない状態となっている。これにより、容量絶縁膜ＤＥおよび上部電極ＵＥの積層パターンで覆われていない領域の下部電極ＬＥにプラグＰＧを接続することができる。
【００５３】
容量素子ＣＰは、いわゆるＰＩＰ（Polysilicon Insulator Polysilicon）型容量素子である。ここで、ＰＩＰ型容量素子とは、２層のポリシリコン層（ここでは下部電極ＬＥおよび上部電極ＵＥ）と、それらの間に挟まれた絶縁膜（ここでは容量絶縁膜ＤＥ）とからなる容量素子（ポリシリコン容量素子）である。
【００５４】
なお、本実施の形態では、下部電極ＬＥの下に素子分離領域ＳＴを形成せず、半導体基板ＳＢ上に絶縁膜ＧＩ１を介して下部電極ＬＥを形成している。この場合、下部電極ＬＥと半導体基板ＳＢ（ｐ型ウエルＰＷ２）とは、絶縁膜ＧＩ１によって絶縁することができる。他の形態として、図４に示されるように、キャパシタ形成領域１Ｂ全体において半導体基板ＳＢに素子分離領域ＳＴを形成しておき、この素子分離領域ＳＴ上に下部電極ＬＥを形成することも可能である。ここで、図４は、他の形態の半導体装置の要部断面図であり、キャパシタ形成領域１Ｂの要部断面図が示されている。
【００５５】
図４のように素子分離領域ＳＴ上に下部電極ＬＥを形成した場合、下部電極ＬＥと半導体基板ＳＢとは、素子分離領域ＳＴによって絶縁することができる。図４のように素子分離領域ＳＴ上に下部電極ＬＥを形成した場合、素子分離領域ＳＴと下部電極ＬＥとの間に上記絶縁膜ＧＩ１は介在しなくてよい。また、図４のように素子分離領域ＳＴ上に下部電極ＬＥを形成した場合、キャパシタ形成領域１Ｂにｐ型ウエルＰＷ２は形成しないでよい。
【００５６】
次に、トランジスタ形成領域１Ｃに形成されたトランジスタＱ１の構成について、具体的に説明する。
【００５７】
トランジスタＱ１は、ＭＩＳＦＥＴである。具体的には、図３に示されるように、トランジスタＱ１は、半導体基板ＳＢ上、すなわちｐ型ウエルＰＷ３上に形成された絶縁膜ＧＩ２と、絶縁膜ＧＩ２上に形成されたゲート電極ＧＥと、ゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷと、半導体基板ＳＢのｐ型ウエルＰＷ３中に形成されたソースまたはドレイン用のｎ型の半導体領域（ＥＸ２，ＳＤ２）とを有している。
【００５８】
絶縁膜ＧＩ２は、半導体基板ＳＢ（ｐ型ウエルＰＷ３）とゲート電極ＧＥとの間に介在しており、ゲート絶縁膜として機能する膜である。絶縁膜ＧＩ２は、例えば酸化シリコン膜からなる。絶縁膜ＧＩ２として、酸窒化シリコン膜などを用いることもできる。
【００５９】
メモリ素子ＭＣの場合は、半導体基板ＳＢ（ｐ型ウエルＰＷ１）とゲート電極ＭＧとの間に介在する絶縁膜ＭＺは、内部に電荷蓄積部を有する絶縁膜であるが、トランジスタＱ１の場合は、半導体基板ＳＢ（ｐ型ウエルＰＷ３）とゲート電極ＧＥとの間に介在する絶縁膜ＧＩ２は、内部に電荷蓄積部を有する絶縁膜ではない。
【００６０】
ゲート電極ＧＥは、シリコン膜ＰＳ１により形成されている。シリコン膜ＰＳ１は、好ましくはポリシリコン（多結晶シリコン）膜である。ゲート電極ＧＥを構成するシリコン膜ＰＳ１は、好ましくは、ｎ型不純物が導入されたドープトポリシリコン膜とすることができる。
【００６１】
ゲート電極ＧＥの側壁上にも、側壁絶縁膜であるサイドウォールスペーサＳＷが形成されている。
【００６２】
トランジスタ形成領域１Ｃのｐ型ウエルＰＷ３には、トランジスタＱ１用のＬＤＤ構造のソース・ドレイン領域（ソースまたはドレイン用の半導体領域）として、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）ＳＤ２とが形成されている。ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。
【００６３】
ｎ−型半導体領域ＥＸ２はゲート電極ＧＥに自己整合的に形成され、ｎ＋型半導体領域ＳＤ２はゲート電極ＧＥの側壁上に設けられたサイドウォールスペーサＳＷに自己整合的に形成されている。このため、低濃度のｎ−型半導体領域ＥＸ２はゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷの下に形成され、高濃度のｎ＋型半導体領域ＳＤ２は低濃度のｎ−型半導体領域ＥＸ２の外側に形成されている。すなわち、ｎ−型半導体領域ＥＸ２は、ゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷの下に位置して、チャネル形成領域とｎ＋型半導体領域ＳＤ２との間に介在している。
【００６４】
半導体基板ＳＢ（ｐ型ウエルＰＷ３）における、ゲート電極ＧＥの下の領域が、チャネルが形成される領域、すなわちチャネル形成領域となる。ゲート電極ＧＥ下の絶縁膜ＧＩ２の下のチャネル形成領域には、しきい値電圧調整用の半導体領域（ｐ型半導体領域またはｎ型半導体領域）が必要に応じて形成されている。
【００６５】
トランジスタ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）において、チャネル形成領域を挟んで互いに離間する領域に、ｎ−型半導体領域ＥＸ２が形成され、ｎ−型半導体領域ＥＸ２の外側（チャネル形成領域から離れる側）に、ｎ＋型半導体領域ＳＤ２が形成されている。つまり、ｎ−型半導体領域ＥＸ２は、チャネル形成領域に隣接しており、ｎ＋型半導体領域ＳＤ２は、チャネル形成領域からｎ−型半導体領域ＥＸ２の分だけ離間し（チャネル長方向に離間し）、かつｎ−型半導体領域ＥＸ２に接する位置に形成されている。
【００６６】
また、金属シリサイド層ＳＬは、ｎ＋型半導体領域ＳＤ２およびゲート電極ＧＥの表面（上面）上にも形成されている。
【００６７】
次に、メモリ素子ＭＣ、容量素子ＣＰおよびトランジスタＱ１よりも上層の構造について説明する。
【００６８】
すなわち、図１〜図３に示されるように、半導体基板ＳＢの主面上には、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥ、上部電極ＵＥおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜ＩＬ２が形成されている。絶縁膜ＩＬ２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなる。絶縁膜ＩＬ２の上面は平坦化されている。
【００６９】
絶縁膜ＩＬ２にはコンタクトホール（開口部、貫通孔）ＣＴが形成されており、コンタクトホールＣＴ内に、接続用の導電体部として導電性のプラグＰＧが埋め込まれている。
【００７０】
プラグＰＧは、コンタクトホールＣＴの底部および側壁（側面）上に形成された薄いバリア導体膜と、このバリア導体膜上にコンタクトホールＣＴを埋め込むように形成された主導体膜とで形成されているが、図面の簡略化のために、図１〜図３では、プラグＰＧを構成するバリア導体膜および主導体膜を一体化して示してある。なお、プラグＰＧを構成するバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜とすることができ、プラグＰＧを構成する主導体膜は、例えばタングステン膜とすることができる。
【００７１】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１、ゲート電極ＭＧ、下部電極ＬＥ、上部電極ＵＥ、ｎ＋型半導体領域ＳＤ２およびゲート電極ＧＥの上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部、例えばｎ＋型半導体領域ＳＤ１，ＳＤ２（の表面上の金属シリサイド層ＳＬ）の一部、ゲート電極ＭＧ，ＧＥ（の表面上の金属シリサイド層ＳＬ）の一部、下部電極ＬＥ（の表面上の金属シリサイド層ＳＬ）の一部、および上部電極ＵＥ（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。そして、その露出部（コンタクトホールＣＴの底部の露出部）にプラグＰＧが接続される。
【００７２】
なお、図１においては、ｎ＋型半導体領域ＳＤ１（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図２においては、上部電極ＵＥ（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続され、また、下部電極ＬＥ（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図３においては、ｎ＋型半導体領域ＳＤ２（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【００７３】
プラグＰＧが埋め込まれた絶縁膜ＩＬ２上には配線（配線層）Ｍ１が形成されている。配線Ｍ１は、例えばダマシン配線（埋込配線）であり、絶縁膜ＩＬ２上に形成された絶縁膜ＩＬ３に設けられた配線溝に埋め込まれている。
【００７４】
配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤ１、ｎ＋型半導体領域ＳＤ２、ゲート電極ＭＧ、ゲート電極ＧＥ、上部電極ＵＥあるいは下部電極ＬＥなどと電気的に接続される。なお、図１においては、配線Ｍ１の例として、ｎ＋型半導体領域ＳＤ１にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。また、図２においては、配線Ｍ１の例として、上部電極ＵＥにプラグＰＧを介して電気的に接続された配線Ｍ１と、下部電極ＬＥにプラグＰＧを介して電気的に接続された配線Ｍ１とが示されている。また、図３においては、配線Ｍ１の例として、ｎ＋型半導体領域ＳＤ２にプラグＰＧを介して電気的に接続された配線Ｍ１が示されている。
【００７５】
更に上層の配線および絶縁膜も形成されているが、ここではその図示および説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線（埋込配線）に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【００７６】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造方法について説明する。
【００７７】
図５および図６は、本実施の形態の半導体装置の製造工程の一部を示すプロセスフロー図である。図７〜図４６は、本実施の形態の半導体装置の製造工程中の要部断面図である。図７〜図４６のうち、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３および図４５には、メモリ形成領域１Ａの要部断面図とトランジスタ形成領域１Ｃの要部断面図とが示されている。また、図７〜図４６のうち、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４および図４６には、キャパシタ形成領域１Ｂの要部断面図が示されている。
【００７８】
メモリ形成領域１Ａは、メモリ素子ＭＣが形成される領域であり、キャパシタ形成領域１Ｂは、容量素子ＣＰが形成される領域であり、トランジスタ形成領域１Ｃは、トランジスタＱ１が形成される領域である。メモリ形成領域１Ａとキャパシタ形成領域１Ｂとトランジスタ形成領域１Ｃとは、同一の半導体基板ＳＢの主面における互いに異なる領域に対応する。従って、図７〜図４６には、同一の半導体基板ＳＢにおいて、メモリ形成領域１Ａの半導体基板ＳＢにメモリ素子ＭＣが、キャパシタ形成領域１Ｂの半導体基板ＳＢに容量素子ＣＰが、トランジスタ形成領域１Ｃの半導体基板にトランジスタＱ１が、それぞれ形成される様子が示されている。
【００７９】
半導体装置を製造するには、図７および図８に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを用意（準備）する（図５のステップＳ１）。それから、半導体基板ＳＢの主面に、活性領域を規定（画定）する素子分離領域（素子間分離絶縁領域）ＳＴを形成する（図５のステップＳ２）。
【００８０】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成することができる。例えば、半導体基板ＳＢの主面に素子分離用の溝を形成した後、この素子分離用の溝内に、例えば酸化シリコンなどからなる絶縁膜を埋め込むことで、素子分離領域ＳＴを形成することができる。より具体的には、半導体基板ＳＢの主面に素子分離用の溝を形成した後、半導体基板ＳＢ上に、この素子分離用の溝を埋めるように、素子分離領域形成用の絶縁膜（例えば酸化シリコン膜）を形成する。それから、素子分離用の溝の外部の絶縁膜（素子分離領域形成用の絶縁膜）を除去することで、素子分離用の溝に埋め込まれた絶縁膜からなる素子分離領域ＳＴを形成することができる。
【００８１】
次に、図９および図１０に示されるように、メモリ形成領域１Ａの半導体基板ＳＢにｐ型ウエルＰＷ１を、キャパシタ形成領域１Ｂの半導体基板ＳＢにｐ型ウエルＰＷ２を、トランジスタ形成領域１Ｃの半導体基板ＳＢにｐ型ウエルＰＷ３を、それぞれ形成する（図５のステップＳ３）。
【００８２】
ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３は、半導体基板ＳＢの主面から所定の深さにわたって形成される。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とｐ型ウエルＰＷ３とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは異なるイオン注入工程で形成してもよい。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とｐ型ウエルＰＷ３とは、互いに異なるイオン注入で形成した場合は、互いに異なる不純物濃度とすることができる。
【００８３】
次に、希釈フッ酸洗浄などによって半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３）の表面を清浄化した後、半導体基板ＳＢの主面（ｐ型ウエルＰＷ１，ＰＷ２，ＰＷ３の表面）に、絶縁膜ＧＩを形成する（図５のステップＳ４）。
【００８４】
絶縁膜ＧＩは、トランジスタ形成領域１Ｃに後で形成するトランジスタＱ１のゲート絶縁膜を形成するための絶縁膜である。絶縁膜ＧＩは、例えば薄い酸化シリコン膜または酸窒化シリコン膜などにより形成することができる。絶縁膜ＧＩが酸化シリコン膜の場合は、例えば熱酸化法により絶縁膜ＧＩを形成することができる。また、絶縁膜ＧＩを酸窒化シリコン膜とする場合は、例えば、Ｎ２ＯとＯ２とＨ２とを用いた高温短時間酸化法、あるいは、熱酸化法により酸化シリコン膜を形成した後にプラズマ中で窒化処理（プラズマ窒化）を行う手法などにより、形成することができる。絶縁膜ＧＩの形成膜厚は、例えば２〜３ｎｍ程度とすることができる。
【００８５】
なお、図面の簡略化のために、図９では素子分離領域ＳＴ上にも絶縁膜ＧＩが形成されている場合を示しているが、絶縁膜ＧＩを熱酸化法により形成した場合には、実際には、素子分離領域ＳＴ上には絶縁膜ＧＩは形成されない。
【００８６】
次に、図１１および図１２に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち、メモリ形成領域１Ａ、キャパシタ形成領域１Ｂおよびトランジスタ形成領域１Ｃの絶縁膜ＧＩ上に、ゲート電極ＧＥ形成用と下部電極ＬＥ形成用とを兼ねる導電膜としてシリコン膜ＰＳ１を形成（堆積）する（図５のステップＳ５）。
【００８７】
シリコン膜ＰＳ１は、トランジスタＱ１のゲート電極ＧＥを形成するための導電膜であり、かつ、容量素子ＣＰの下部電極ＬＥを形成するための導電膜でもある。すなわち、シリコン膜ＰＳ１は、トランジスタＱ１のゲート電極ＧＥを形成するための導電膜と、容量素子ＣＰの下部電極ＬＥを形成するための導電膜とを兼ねている。
【００８８】
シリコン膜ＰＳ１は、多結晶シリコン膜（ポリシリコン膜）からなり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜ＰＳ１の堆積膜厚は、例えば１４０〜１７０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【００８９】
また、シリコン膜ＰＳ１は、成膜時に不純物を導入することもできるが、成膜時は不純物を導入せずにノンドープ（アンドープ）のシリコン膜として形成し、成膜後にイオン注入でシリコン膜ＰＳ１に不純物を導入することが好ましい。これにより、キャパシタ形成領域１Ｂのシリコン膜ＰＳ１は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜（ドープトポリシリコン膜）となる。また、この成膜後に行うイオン注入の際は、キャパシタ形成領域１Ｂのシリコン膜ＰＳ１にイオン注入でｎ型不純物を導入するが、メモリ形成領域１Ａおよびトランジスタ形成領域１Ｃのシリコン膜ＰＳ１に対しては、イオン注入されない（すなわちｎ型不純物が導入されない）ようにすることが好ましい。これは、メモリ形成領域１Ａのシリコン膜ＰＳ１とトランジスタ形成領域１Ｃのシリコン膜ＰＳ１とをフォトレジストパターンで覆った状態で、イオン注入を行うことで実現できる。
【００９０】
次に、図１３および図１４に示されるように、シリコン膜ＰＳ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、下部電極ＬＥを形成する（図５のステップＳ６）。このステップＳ６のパターニング工程は、例えば次のようにして行うことができる。
【００９１】
すなわち、まず、シリコン膜ＰＳ１上にフォトレジストパターン（図示せず）をフォトリソグラフィ法を用いて形成する。このフォトレジストパターンは、キャパシタ形成領域１Ｂにおける下部電極ＬＥ形成予定領域と、トランジスタ形成領域１Ｃ全体とに形成され、メモリ形成領域１Ａには形成されない。それから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去し、図１３および図１４には、この状態が示されている。
【００９２】
このようにして、ステップＳ６でシリコン膜ＰＳ１がパターニングされ、図１４に示されるように、キャパシタ形成領域１Ｂに、パターニングされたシリコン膜ＰＳ１からなる下部電極ＬＥが形成される。キャパシタ形成領域１Ｂでは、下部電極ＬＥとなる部分以外のシリコン膜ＰＳ１はエッチングされて除去され、下部電極ＬＥが形成されるのである。
【００９３】
また、メモリ形成領域１Ａのシリコン膜ＰＳ１をフォトレジストパターンで覆わずに露出させた状態でステップＳ６のエッチングを行うため、このステップＳ６のエッチングでメモリ形成領域１Ａのシリコン膜ＰＳ１が除去される。また、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１をフォトレジストパターンで覆った状態でステップＳ６のエッチングを行うため、このステップＳ６のエッチングでトランジスタ形成領域１Ｃのシリコン膜ＰＳ１は除去されずに残存する。
【００９４】
従って、ステップＳ６のエッチングを行うと、図１３および図１４に示されるように、メモリ形成領域１Ａからはシリコン膜ＰＳ１が除去され、キャパシタ形成領域１Ｂには下部電極ＬＥが形成され、トランジスタ形成領域１Ｃ全体にシリコン膜ＰＳ１が残存した構造が得られる。
【００９５】
また、上述のように、キャパシタ形成領域１Ｂのシリコン膜ＰＳ１にｎ型不純物が導入されていたため、ステップＳ６のパターニング工程によって形成された下部電極ＬＥは、ｎ型不純物が導入されたｎ型のシリコン膜ＰＳ１（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）からなる。
【００９６】
メモリ形成領域１Ａの絶縁膜ＧＩと、キャパシタ形成領域１Ｂにおいて下部電極ＬＥで覆われない部分の絶縁膜ＧＩとは、ステップＳ６のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。キャパシタ形成領域１Ｂにおいて、下部電極ＬＥの下には絶縁膜ＧＩが残存し、トランジスタ形成領域１Ｃにおいて、シリコン膜ＰＳ１の下には絶縁膜ＧＩが残存する。キャパシタ形成領域１Ｂにおいて、下部電極ＬＥの下に残存する絶縁膜ＧＩが、上記絶縁膜ＧＩ１となる。半導体基板ＳＢと下部電極ＬＥとの間には、絶縁膜ＧＩ１が介在し、この絶縁膜ＧＩ１は、下部電極ＬＥの下に残存する絶縁膜ＧＩからなる。
【００９７】
また、上記図４のように、ステップＳ２でキャパシタ形成領域１Ｂの半導体基板ＳＢに素子分離領域ＳＴを形成しておき、この素子分離領域ＳＴ上にステップＳ６で下部電極ＬＥを形成することもできる。
【００９８】
次に、メモリ形成領域１Ａに後で形成されるメモリ素子ＭＣのしきい値電圧を調整するために、必要に応じて、メモリ形成領域１Ａのｐ型ウエルＰＷ１の表面部（表層部）に対してチャネルドープイオン注入を行う。
【００９９】
次に、洗浄処理を行って、半導体基板ＳＢの主面を清浄化処理する。それから、図１５および図１６に示されるように、半導体基板ＳＢの主面全面に、すなわち、半導体基板ＳＢの主面（表面）と下部電極ＬＥの表面（上面および側面）とシリコン膜ＰＳ１の表面（上面および側面）上とに、メモリ素子ＭＣのゲート絶縁膜用と容量素子ＣＰの容量絶縁膜用とを兼ねる絶縁膜ＭＤを形成する（図５のステップＳ７）。
【０１００】
ステップＳ７において、メモリ形成領域１Ａでは、半導体基板ＳＢの表面、すなわちｐ型ウエルＰＷ１の表面上に絶縁膜ＭＤが形成される。また、キャパシタ形成領域１Ｂでは、下部電極ＬＥの表面（上面および側面）上と、下部電極ＬＥで覆われない部分の半導体基板ＳＢ（ｐ型ウエルＰＷ２）の表面上とに、絶縁膜ＭＤが形成される。また、トランジスタ形成領域１Ｃでは、シリコン膜ＰＳ１の表面（上面および側面）上に絶縁膜ＭＤが形成される。
【０１０１】
従って、下部電極ＬＥとシリコン膜ＰＳ１とは、絶縁膜ＭＤで覆われた状態になる。下部電極ＬＥの下とシリコン膜ＰＳ１の下には、絶縁膜ＭＤは形成されない。また、成膜工程上、素子分離領域ＳＴ上にも絶縁膜ＭＤが形成されることが一般的であるが、素子分離領域ＳＴ上には絶縁膜ＭＤが形成されなくともよい。
【０１０２】
絶縁膜ＭＤは、メモリ素子ＭＣのゲート絶縁膜用の絶縁膜であり、内部に電荷蓄積部を有する絶縁膜である。また、絶縁膜ＭＤは、容量素子ＣＰの容量絶縁膜用の絶縁膜でもある。すなわち、絶縁膜ＭＤは、メモリ素子ＭＣのゲート絶縁膜用の絶縁膜と、容量素子ＣＰの容量絶縁膜用の絶縁膜とを兼ねている。
【０１０３】
絶縁膜ＭＤは、酸化シリコン膜（酸化膜）ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜（窒化膜）ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜（酸化膜）ＯＸ２との積層膜からなる。酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２の積層膜は、ＯＮＯ（oxide-nitride-oxide）膜とみなすこともできる。
【０１０４】
なお、図面を見やすくするために、図１５および図１６では、酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２からなる絶縁膜ＭＤを、単に絶縁膜ＭＤとして図示している。実際には、図１５および図１６において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＤは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２との積層膜からなる。
【０１０５】
絶縁膜ＭＤのうち、酸化シリコン膜ＯＸ１，ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In Situ Steam Generation）酸化を用いることも可能である。絶縁膜ＭＤのうち、窒化シリコン膜ＮＴは、例えばＣＶＤ法により形成することができる。
【０１０６】
また、本実施の形態においては、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＮＴを形成している。信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されるものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を電荷蓄積層または電荷蓄積部として使用することもできる。また、シリコンナノドットで電荷蓄積層または電荷蓄積部を形成することもできる。
【０１０７】
絶縁膜ＭＤを形成するには、例えば、まず酸化シリコン膜ＯＸ１を熱酸化法（好ましくはＩＳＳＧ酸化）により形成してから、酸化シリコン膜ＯＸ１上に窒化シリコン膜ＮＴをＣＶＤ法で堆積し、更に窒化シリコン膜ＮＴ上に酸化シリコン膜ＯＸ２をＣＶＤ法または熱酸化あるいはその両方で形成する。これにより、酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２の積層膜からなる絶縁膜ＭＤを形成することができる。
【０１０８】
酸化シリコン膜ＯＸ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＮＴの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚みは、例えば２〜１０ｎｍ程度とすることができる。最後の酸化膜（絶縁膜ＭＤのうちの最上層の酸化シリコン膜ＯＸ２）は、例えば窒化膜（絶縁膜ＭＤのうちの中間層の窒化シリコン膜ＮＴ）の上層部分を酸化して形成することで、高耐圧膜を形成することもできる。
【０１０９】
酸化シリコン膜ＯＸ１，ＯＸ２のうちの一方または両方は、熱酸化法で形成した熱酸化膜であることが好ましい。これにより、メモリ素子ＭＣのゲート絶縁膜（上記絶縁膜ＭＺ）における電荷ブロック層として機能できる酸化シリコン膜ＯＸ１，ＯＸ２を的確に形成することができるとともに、熱酸化膜は耐圧が高いことから、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させることができる。
【０１１０】
メモリ形成領域１Ａに形成された絶縁膜ＭＤは、後で形成されるメモリ素子ＭＣのゲート絶縁膜として機能し、電荷保持（電荷蓄積）機能を有し、また、キャパシタ形成領域１Ｂに形成された絶縁膜ＭＤは、容量素子ＣＰの容量絶縁膜（誘電体膜）として機能する。従って、絶縁膜ＭＤは、メモリ素子の電荷保持機能を有するゲート絶縁膜として機能できるように、少なくとも３層の積層構造を有し、電荷ブロック層として機能する外側の層（ここでは酸化シリコン膜ＯＸ１，ＯＸ２）のポテンシャル障壁高さに比べ、電荷蓄積部として機能する内側の層（ここでは窒化シリコン膜ＮＴ）のポテンシャル障壁高さが低くなる。これは、本実施の形態のように、絶縁膜ＭＤを、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２とを有する積層膜とすることで達成できる。
【０１１１】
次に、図１７および図１８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＭＤ上に、キャパシタ形成領域１Ｂにおいては下部電極ＬＥを覆うように、トランジスタ形成領域１Ｃにおいてはシリコン膜ＰＳ１を覆うように、ゲート電極ＭＧ形成用と上部電極ＵＥ形成用とを兼ねる導電膜としてシリコン膜ＰＳ２を形成（堆積）する（図５のステップＳ８）。
【０１１２】
シリコン膜ＰＳ１は、メモリ素子ＭＣのゲート電極ＭＧを形成するための導電膜であり、かつ、容量素子ＣＰの上部電極ＵＥを形成するための導電膜でもある。すなわち、シリコン膜ＰＳ２は、メモリ素子ＭＣのゲート電極ＭＧを形成するための導電膜と、容量素子ＣＰの上部電極ＵＥを形成するための導電膜とを兼ねている。
【０１１３】
シリコン膜ＰＳ２は、キャパシタ形成領域１Ｂにおいては下部電極ＬＥを覆うように、トランジスタ形成領域１Ｃにおいてはシリコン膜ＰＳ１を覆うように形成されるが、シリコン膜ＰＳ２と下部電極ＬＥとの間には絶縁膜ＭＤが介在し、シリコン膜ＰＳ２とシリコン膜ＰＳ１との間にも絶縁膜ＭＤが介在している。
【０１１４】
シリコン膜ＰＳ２は、多結晶シリコン膜からなり、ＣＶＤ法などを用いて形成することができる。シリコン膜ＰＳ２の膜厚（堆積膜厚）は、例えば１６０〜１９０ｎｍ程度とすることができる。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理でアモルファスシリコン膜を多結晶シリコン膜とすることもできる。
【０１１５】
また、シリコン膜ＰＳ２は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、不純物が導入されて低抵抗の半導体膜（ドープトポリシリコン膜）とされている。シリコン膜ＰＳ２は、好ましくは、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型のシリコン膜である。シリコン膜ＰＳ２の成膜時にｎ型不純物を導入する場合には、シリコン膜ＰＳ２の成膜用のガスにドーピングガス（ｎ型不純物添加用のガス）を含ませることで、ｎ型不純物が導入されたシリコン膜ＰＳ２を成膜することができる。また、シリコン膜ＰＳ２の成膜後にシリコン膜ＰＳ２にイオン注入で不純物を導入する場合は、メモリ形成領域１Ａのシリコン膜ＰＳ２とキャパシタ形成領域１Ｂのシリコン膜ＰＳ２とに別々のイオン注入工程で不純物を導入することも可能であり、その場合は、メモリ形成領域１Ａとキャパシタ形成領域１Ｂとでシリコン膜ＰＳ２の不純物濃度を異ならせることができる。トランジスタ形成領域１Ｃのシリコン膜ＰＳ２は、後で除去されるため、不純物が導入されていても、導入されていなくてもよい。
【０１１６】
次に、図１９および図２０に示されるように、シリコン膜ＰＳ２をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＭＧおよび上部電極ＵＥを形成する（図５のステップＳ９）。このステップＳ９のパターニング工程は、例えば次のようにして行うことができる。
【０１１７】
すなわち、まず、シリコン膜ＰＳ２上にフォトレジストパターン（図示せず）をフォトリソグラフィ法を用いて形成する。このフォトレジストパターンは、メモリ形成領域１Ａにおけるゲート電極ＭＧ形成予定領域と、キャパシタ形成領域１Ｂにおける上部電極ＵＥ形成予定領域とに形成され、トランジスタ形成領域１Ｃには形成されない。それから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳ２をエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去し、図１９および図２０には、この状態が示されている。
【０１１８】
このようにして、ステップＳ９でシリコン膜ＰＳ２がパターニングされ、図１９に示されるように、メモリ形成領域１Ａに、パターニングされたシリコン膜ＰＳ２からなるゲート電極ＭＧが形成され、図２０に示されるように、キャパシタ形成領域１Ｂに、パターニングされたシリコン膜ＰＳ２からなる上部電極ＵＥが形成される。つまり、メモリ形成領域１Ａでは、ゲート電極ＭＧとなる部分以外のシリコン膜ＰＳ２がエッチングされて除去されることで、ゲート電極ＭＧが形成され、キャパシタ形成領域１Ｂでは、上部電極ＵＥとなる部分以外のシリコン膜ＰＳ２がエッチングされて除去されることで、上部電極ＵＥが形成される。
【０１１９】
また、トランジスタ形成領域１Ｃのシリコン膜ＰＳ２をフォトレジストパターンで覆わずに露出させた状態でステップＳ９のエッチングを行うため、このステップＳ９のエッチングでトランジスタ形成領域１Ｃのシリコン膜ＰＳ２は除去される。
【０１２０】
従って、ステップＳ９のエッチングを行うと、図１９および図２０に示されるように、メモリ形成領域１Ａにはゲート電極ＭＧが形成され、キャパシタ形成領域１Ｂには上部電極ＵＥおよび下部電極ＬＥが形成され、トランジスタ形成領域１Ｃ全体にシリコン膜ＰＳ１が残存した構造が得られる。
【０１２１】
また、上述のように、メモリ形成領域１Ａおよびキャパシタ形成領域１Ｂのシリコン膜ＰＳ２にｎ型不純物が導入されていたため、ステップＳ９のパターニング工程によって形成された上部電極ＵＥおよびゲート電極ＭＧは、ｎ型不純物が導入されたｎ型のシリコン膜ＰＳ２（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）からなる。
【０１２２】
次に、図２１および図２２に示されるように、絶縁膜ＭＤのうち、ゲート電極ＭＧおよび上部電極ＵＥで覆われずに露出する部分をエッチングによって除去する（図５のステップＳ１０）。
【０１２３】
ステップＳ１０では、好ましくはウェットエッチングを用い、エッチング液としては、例えば熱リン酸などを好適に用いることができる。
【０１２４】
ステップＳ１０では、メモリ形成領域１Ａにおいて、ゲート電極ＭＧの下に位置する絶縁膜ＭＤは、除去されずに残存し、キャパシタ形成領域１Ｂにおいて、上部電極ＵＥの下に位置する絶縁膜ＭＤは、除去されずに残存し、他の領域の絶縁膜ＭＤは除去される。メモリ形成領域１Ａにおいて、ゲート電極ＭＧの下に残存した絶縁膜ＭＤが、メモリ素子ＭＣのゲート絶縁膜（電荷蓄積部を有するゲート絶縁膜）である絶縁膜ＭＺとなり、キャパシタ形成領域１Ｂにおいて、上部電極ＵＥの下に残存した絶縁膜ＭＤが、容量素子ＣＰの容量絶縁膜ＤＥとなる。すなわち、ステップＳ１０で、ゲート電極ＭＧの下に残存してゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に介在する絶縁膜ＭＤが、絶縁膜ＭＺであり、上部電極ＵＥの下に残存して上部電極ＵＥと下部電極ＬＥとの間に介在する絶縁膜ＭＤが、容量絶縁膜ＤＥである。
【０１２５】
なお、図面を見やすくするために、上記図１５〜図２０と同様に、図２１および図２２でも、酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２からなる絶縁膜ＭＤを、単に絶縁膜ＭＤとして図示している。実際には、図２１および図２２において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＤは、すなわち絶縁膜ＭＺおよび容量絶縁膜ＤＥは、酸化シリコン膜ＯＸ１と酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２との積層膜からなる。
【０１２６】
また、ステップＳ９でシリコン膜ＰＳ２をエッチング（パターニング）したときに、露出された絶縁膜ＭＤのうち、酸化シリコン膜ＯＸ２の一部（表層部）または全部がエッチングされる場合もあり得る。
【０１２７】
また、ステップＳ９のエッチングによりゲート電極ＭＧおよび上部電極ＵＥを形成した後、ステップＳ１０で絶縁膜ＭＤのウェットエッチングを行う前に、犠牲酸化工程を行うこともできる。この犠牲酸化工程では、半導体基板ＳＢを熱処理することにより（すなわち熱酸化法により）、露出している絶縁膜ＭＤ、ゲート電極ＭＧおよび上部電極ＵＥのそれぞれの表面に、犠牲酸化膜として薄い酸化シリコン膜を形成する。この犠牲酸化工程では、絶縁膜ＭＤの露出表面よりも、シリコンからなるゲート電極ＭＧおよび上部電極ＵＥの露出表面（側壁および上面）の方が酸化されやすい。このため、ゲート電極ＭＧおよび上部電極ＵＥの露出表面（側壁および上面）に形成された犠牲酸化膜（すなわち酸化シリコン膜）の厚みは、絶縁膜ＭＤの露出された表面に形成された犠牲酸化膜（すなわち酸化シリコン膜）の厚みよりも厚くなる。犠牲酸化工程の後、犠牲酸化工程で形成した犠牲酸化膜をエッチングする工程を行う。このエッチングは、例えばウェットエッチングにより行うことができる。このときのエッチング量を、絶縁膜ＭＤの露出表面の犠牲酸化膜は除去できるが、ゲート電極ＭＧおよび上部電極ＵＥの露出表面（側壁および上面）には、犠牲酸化膜が層状に残存できる程度のエッチング量に設定することで、ゲート電極ＭＧおよび上部電極ＵＥの表面（側壁および上面）に酸化シリコン膜（図示せず）が形成された状態を得ることができる。ゲート電極ＭＧおよび上部電極ＵＥの表面（側壁および上面）に酸化シリコン膜を形成しておくことで、ゲート電極ＭＧおよび上部電極ＵＥを保護しやすくなる。
【０１２８】
ステップＳ１０では、ゲート電極ＭＧおよび上部電極ＵＥで覆われずに露出する絶縁膜ＭＤをエッチングによって除去するが、この際のエッチングにウェットエッチングを用いるため、絶縁膜ＭＤのエッチングには、サイドエッチングも発生する。このため、絶縁膜ＭＤは、絶縁膜ＭＤの厚み方向にエッチングされるだけでなく、横方向にもエッチングされることになる。ここで、絶縁膜ＭＤの厚み方向とは、絶縁膜ＭＤの上面に略垂直な方向に対応し、また、横方向とは、絶縁膜ＭＤの上面に略平行な方向に対応している。
【０１２９】
このため、図２１および図２２において点線の円で囲まれた領域の拡大図に示されるように、容量絶縁膜ＤＥの端部ＤＥＧは、上部電極ＵＥの側壁ＵＥＧから後退した状態になり、また、絶縁膜ＭＺの端部ＭＺＧは、ゲート電極ＭＧの側壁ＭＧＧから後退した状態になる。容量絶縁膜ＤＥの端部ＤＥＧは、特に、容量絶縁膜ＤＥを構成する窒化シリコン膜ＮＴの端部に対応し、絶縁膜ＭＺの端部ＭＺＧは、特に、絶縁膜ＭＺを構成する窒化シリコン膜ＮＴの端部に対応している。
【０１３０】
容量絶縁膜ＤＥの端部ＤＥＧが上部電極ＵＥの側壁ＵＥＧから後退していることは、上部電極ＵＥの側壁ＵＥＧを基準にして、容量絶縁膜ＤＥの端部ＤＥＧが内側に位置することを意味している。ここで言う内側とは、容量絶縁膜ＤＥの平面寸法が小さくなる側に対応している。また、絶縁膜ＭＺの端部ＭＺＧがゲート電極ＭＧの側壁ＭＧＧから後退していることは、ゲート電極ＭＧの側壁ＭＧＧを基準にして、絶縁膜ＭＺの端部ＭＺＧが内側に位置することを意味している。ここで言う内側とは、絶縁膜ＭＺの平面寸法が小さくなる側に対応している。
【０１３１】
ステップＳ１０で、露出する絶縁膜ＭＤを除去した後、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１に、イオン注入によりｎ型不純物を導入する。これにより、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１を、ｎ型のシリコン膜（ドープトポリシリコン膜）とする。このイオン注入の際には、メモリ形成領域１Ａおよびキャパシタ形成領域１Ｂの半導体基板ＳＢ上にフォトレジストパターン（図示せず）をフォトリソグラフィ法を用いて形成しておき、その状態で、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１に対してイオン注入を行う。このため、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１にはイオン注入されるが、ゲート電極ＭＧ、下部電極ＬＥおよび上部電極ＵＥは、フォトレジストパターン（図示せず）で覆われているため、イオン注入されない。
【０１３２】
また、トランジスタ形成領域１Ｃにｎチャネル型のＭＩＳＦＥＴを形成するために、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１にｎ型不純物をイオン注入しているが、トランジスタ形成領域１Ｃにｐチャネル型のＭＩＳＦＥＴを形成する場合は、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１にｐ型不純物をイオン注入する。また、トランジスタ形成領域１Ｃにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成する場合は、ｎチャネル型のＭＩＳＦＥＴを形成する予定領域のシリコン膜ＰＳ１にはｎ型不純物をイオン注入し、ｐチャネル型のＭＩＳＦＥＴを形成する予定領域のシリコン膜ＰＳ１にはｐ型不純物をイオン注入する。
【０１３３】
次に、図２３および図２４に示されるように、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ゲート電極ＧＥを形成する（図６のステップＳ１１）。このステップＳ１１のパターニング工程は、例えば次のようにして行うことができる。
【０１３４】
すなわち、まず、半導体基板ＳＢの主面上にフォトレジストパターン（図示せず）をフォトリソグラフィ法を用いて形成する。このフォトレジストパターンは、トランジスタ形成領域１Ｃにおけるゲート電極ＧＥ形成予定領域と、キャパシタ形成領域１Ｂ全体と、メモリ形成領域１Ａ全体とに形成される。それから、このフォトレジストパターンをエッチングマスクとして用いて、シリコン膜ＰＳ１をエッチング（好ましくはドライエッチング）してパターニングする。その後、このフォトレジストパターンを除去し、図２３および図２４には、この状態が示されている。
【０１３５】
このようにして、ステップＳ１１でトランジスタ形成領域１Ｃのシリコン膜ＰＳ１がパターニングされ、図２４に示されるように、トランジスタ形成領域１Ｃに、パターニングされたシリコン膜ＰＳ１からなるゲート電極ＧＥが形成される。
【０１３６】
また、メモリ形成領域１Ａのゲート電極ＭＧをフォトレジストパターンで覆った状態でステップＳ１１のエッチングを行うため、このステップＳ１１のエッチングでメモリ形成領域１Ａのゲート電極ＭＧは除去されずに残存する。また、キャパシタ形成領域１Ｂの下部電極ＬＥおよび上部電極ＵＥをフォトレジストパターンで覆った状態でステップＳ１１のエッチングを行うため、このステップＳ１１のエッチングでキャパシタ形成領域１Ｂの下部電極ＬＥおよび上部電極ＵＥは除去されずに残存する。また、上述のように、キャパシタ形成領域１Ｂにおいて、下部電極ＬＥの下には絶縁膜ＧＩ１が残存し、上部電極ＵＥの下には容量絶縁膜ＤＥが残存し、従って下部電極ＬＥと上部電極ＵＥとの間には容量絶縁膜ＤＥが介在し、メモリ形成領域１Ａにおいて、ゲート電極ＭＧの下には絶縁膜ＭＺが残存している。
【０１３７】
従って、ステップＳ１１のエッチングを行うと、図２３および図２４に示されるように、メモリ形成領域１Ａにはゲート電極ＭＧが形成され、キャパシタ形成領域１Ｂには上部電極ＵＥおよび下部電極ＬＥが形成され、トランジスタ形成領域１Ｃにはゲート電極ＧＥが形成された構造が得られる。
【０１３８】
また、上述のように、トランジスタ形成領域１Ｃのシリコン膜ＰＳ１にｎ型不純物が導入されていたため、ステップＳ１１のパターニング工程によって形成されたゲート電極ＧＥは、ｎ型不純物が導入されたｎ型のシリコン膜ＰＳ１（ｎ型不純物を導入した多結晶シリコン膜、ドープトポリシリコン膜）からなる。
【０１３９】
トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥの下には絶縁膜ＧＩが残存する。トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥの下に残存した絶縁膜ＧＩが、トランジスタＱ１のゲート絶縁膜である絶縁膜ＧＩ２となる。すなわち、ゲート電極ＧＥの下に残存してゲート電極ＧＥと半導体基板ＳＢ（ｐ型ウエルＰＷ３）との間に介在する絶縁膜ＧＩが、絶縁膜ＧＩ２である。トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥで覆われない部分の絶縁膜ＧＩは、ステップＳ１１のパターニング工程で行うドライエッチングや、あるいはそのドライエッチング後にウェットエッチングを行うことによって除去され得る。
【０１４０】
次に、図２５および図２６に示されるように、イオン注入法などにより、メモリ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ−型半導体領域（不純物拡散層）ＥＸ１を形成し、トランジスタ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）にｎ−型半導体領域（不純物拡散層）ＥＸ２を形成する（図６のステップＳ１２）。ステップＳ１２は、具体的には次のようにして行うことができる。
【０１４１】
すなわち、半導体基板ＳＢの主面上に、キャパシタ形成領域１Ｂ全体とトランジスタ形成領域１Ｃ全体とを覆い、かつメモリ形成領域１Ａを露出するようなフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをイオン注入阻止マスクとして用いて、メモリ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物をイオン注入することで、ｎ−型半導体領域ＥＸ１を形成する。この際、トランジスタ形成領域１Ｃの半導体基板ＳＢおよびゲート電極ＧＥと、キャパシタ形成領域１Ｂの半導体基板ＳＢ、下部電極ＬＥおよび上部電極ＵＥとは、フォトレジストパターンで覆われているため、イオン注入は阻止される。その後、フォトレジストパターンは除去する。このｎ−型半導体領域ＥＸ１を形成するためのイオン注入の際には、ゲート電極ＭＧもマスク（イオン注入阻止マスク）として機能することができるため、ｎ−型半導体領域ＥＸ１は、メモリ形成領域１Ａにおいて、ゲート電極ＭＧの側壁に自己整合して形成される。従って、メモリ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極ＭＧの両側（ゲート長方向での両側）にｎ−型半導体領域ＥＸ１が形成されることになる。
【０１４２】
それから、半導体基板ＳＢの主面上に、キャパシタ形成領域１Ｂ全体とメモリ形成領域１Ａ全体とを覆い、かつトランジスタ形成領域１Ｃを露出するようなフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをイオン注入阻止マスクとして用いて、トランジスタ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）にヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物をイオン注入することで、ｎ−型半導体領域ＥＸ２を形成する。この際、メモリ形成領域１Ａの半導体基板ＳＢおよびゲート電極ＭＧと、キャパシタ形成領域１Ｂの半導体基板ＳＢ、下部電極ＬＥおよび上部電極ＵＥとは、フォトレジストパターンで覆われているため、イオン注入は阻止される。その後、フォトレジストパターンは除去する。このｎ−型半導体領域ＥＸ２を形成するためのイオン注入の際には、ゲート電極ＧＥもマスク（イオン注入阻止マスク）として機能することができるため、ｎ−型半導体領域ＥＸ２は、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥの側壁に自己整合して形成される。従って、トランジスタ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）において、ゲート電極ＧＥの両側（ゲート長方向での両側）にｎ−型半導体領域ＥＸ２が形成されることになる。
【０１４３】
また、ｎ−型半導体領域ＥＸ２を形成するイオン注入を先に行ってから、ｎ−型半導体領域ＥＸ１を形成するイオン注入を行うこともできる。また、ｎ−型半導体領域ＥＸ１とｎ−型半導体領域ＥＸ２とが、同じ導電型でかつ同じ不純物濃度でも良い場合は、メモリ形成領域１Ａのｎ−型半導体領域ＥＸ１とトランジスタ形成領域１Ｃのｎ−型半導体領域ＥＸ２とを、共通のイオン注入により形成することもできる。
【０１４４】
次に、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥおよび上部電極ＵＥのそれぞれの側壁上に、側壁絶縁膜として、絶縁膜からなるサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図６のステップＳ１３）。
【０１４５】
ステップＳ１３のサイドウォールスペーサＳＷ形成工程は、例えば次のようにして行うことができる。
【０１４６】
まず、図２７および図２８に示されるように、半導体基板ＳＢの主面全面上に絶縁膜ＩＬ１を形成する。すなわち、半導体基板ＳＢ上に、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥおよび上部電極ＵＥを覆うように、サイドウォールスペーサＳＷ形成用の絶縁膜として絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、好ましくは、酸化シリコン膜の単体膜、あるいは最下層に酸化シリコン膜を含む積層膜からなる。絶縁膜ＩＬ１は、好ましくはＣＶＤ法を用いて形成することができる。絶縁膜ＩＬ１を形成すると、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥおよび上部電極ＵＥは、絶縁膜ＩＬ１で覆われた状態になる。なお、図２７および図２８には、絶縁膜ＩＬ１を、単層の絶縁膜（好ましくは酸化シリコン膜）で形成した場合が示されている。
【０１４７】
それから、異方性エッチング技術により、絶縁膜ＩＬ１をエッチバック（エッチング、ドライエッチング、異方性エッチング）する。これにより、図２９および図３０に示されるように、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥおよび上部電極ＵＥのそれぞれの側壁上に選択的に絶縁膜ＩＬ１が残存して、サイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、ゲート電極ＭＧの側壁上と、ゲート電極ＧＥの側壁上と、上部電極ＵＥの側壁上と、下部電極ＬＥの側壁うちの上部電極ＵＥで覆われていない部分上とに、形成される。
【０１４８】
絶縁膜ＩＬ１を複数の絶縁膜の積層膜とすることもでき、図３１および図３２には、絶縁膜ＩＬ１を、絶縁膜ＩＬ１ａと絶縁膜ＩＬ１ａ上の絶縁膜ＩＬ１ｂとの積層膜とした場合の、絶縁膜ＩＬ１形成直後の状態が示されている。絶縁膜ＩＬ１を複数の絶縁膜の積層膜とする場合、最下層の絶縁膜（ここでは絶縁膜ＩＬ１ａ）は好ましくは酸化シリコン膜であり、絶縁膜ＩＬ１ｂは、好ましくは窒化シリコン膜である。それから、異方性エッチング技術により、絶縁膜ＩＬ１をエッチバックすることにより、図３３および図３４に示されるように、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥおよび上部電極ＵＥのそれぞれの側壁上に、絶縁膜ＩＬ１ａと絶縁膜ＩＬ１ｂとの積層膜からなるサイドウォールスペーサＳＷが形成される。
【０１４９】
上記図２１および図２２を参照して説明したように、容量絶縁膜ＤＥの端部ＤＥＧは、上部電極ＵＥの側壁ＵＥＧから後退した状態になっており、また、絶縁膜ＭＺの端部ＭＺＧは、ゲート電極ＭＧの側壁ＭＧＧから後退した状態になっていた。この状態で、ゲート電極ＭＧおよび上部電極ＵＥを覆うように絶縁膜ＩＬ１を形成してから、この絶縁膜ＩＬ１をエッチバックすることで、ゲート電極ＭＧおよび上部電極ＵＥの側壁上にサイドウォールスペーサＳＷを形成することになる。このため、図３０において点線の円で囲まれた領域の拡大図に示されるように、容量絶縁膜ＤＥの端部ＤＥＧが上部電極ＵＥの側壁ＵＥＧから後退している分だけ、サイドウォールスペーサＳＷ（絶縁膜ＩＬ１）の一部が上部電極ＵＥと下部電極ＬＥとの間に侵入して、容量絶縁膜ＤＥの端部ＤＥＧに隣接することになる。また、図２９において点線の円で囲まれた領域の拡大図に示されるように、絶縁膜ＭＺの端部ＭＺＧがゲート電極ＭＧの側壁ＭＧＧから後退している分だけ、サイドウォールスペーサＳＷ（絶縁膜ＩＬ１）の一部がゲート電極ＭＧと半導体基板ＳＢ（ｐ型ウエルＰＷ１）との間に侵入して、絶縁膜ＭＺの端部ＭＺＧに隣接することになる。
【０１５０】
なお、詳細は後述するが、本実施の形態１および後述の実施の形態２，３は、サイドウォールスペーサＳＷがＣＶＤ酸化膜を含む場合に適用すれば、効果が大きい。また、本実施の形態１および後述の実施の形態２，３は、サイドウォールスペーサＳＷがオゾンＴＥＯＳ酸化膜を含む場合に適用すれば、特に効果が大きい。
【０１５１】
次に、図３５および図３６に示されるように、イオン注入法などにより、メモリ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にｎ＋型半導体領域（不純物拡散層）ＳＤ１を形成し、トランジスタ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）にｎ＋型半導体領域（不純物拡散層）ＳＤ２を形成する（図６のステップＳ１４）。ステップＳ１４は、具体的には次のようにして行うことができる。
【０１５２】
すなわち、半導体基板ＳＢの主面上に、キャパシタ形成領域１Ｂ全体とトランジスタ形成領域１Ｃ全体とを覆い、かつメモリ形成領域１Ａを露出するようなフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをイオン注入阻止マスクとして用いて、メモリ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）にヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物をイオン注入することで、ｎ＋型半導体領域ＳＤ１を形成する。この際、トランジスタ形成領域１Ｃの半導体基板ＳＢおよびゲート電極ＧＥと、キャパシタ形成領域１Ｂの半導体基板ＳＢ、下部電極ＬＥおよび上部電極ＵＥとは、フォトレジストパターンで覆われているため、イオン注入は阻止される。その後、フォトレジストパターンは除去する。このｎ＋型半導体領域ＳＤ１を形成するためのイオン注入の際には、ゲート電極ＭＧとその側壁上のサイドウォールスペーサＳＷもマスク（イオン注入阻止マスク）として機能することができる。このため、ｎ＋型半導体領域ＳＤ１は、メモリ形成領域１Ａにおいて、ゲート電極ＭＧの側壁上のサイドウォールスペーサＳＷ（の側面）に自己整合して形成される。従って、メモリ形成領域１Ａの半導体基板ＳＢ（ｐ型ウエルＰＷ１）において、ゲート電極ＭＧとその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側（ゲート長方向での両側）にｎ＋型半導体領域ＳＤ１が形成されることになる。
【０１５３】
それから、半導体基板ＳＢの主面上に、キャパシタ形成領域１Ｂ全体とメモリ形成領域１Ａ全体とを覆い、かつトランジスタ形成領域１Ｃを露出するようなフォトレジストパターン（図示せず）を形成する。それから、このフォトレジストパターンをイオン注入阻止マスクとして用いて、トランジスタ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）にヒ素（Ａｓ）またはリン（Ｐ）などのｎ型不純物をイオン注入することで、ｎ＋型半導体領域ＳＤ２を形成する。この際、メモリ形成領域１Ａの半導体基板ＳＢおよびゲート電極ＭＧと、キャパシタ形成領域１Ｂの半導体基板ＳＢ、下部電極ＬＥおよび上部電極ＵＥとは、フォトレジストパターンで覆われているため、イオン注入は阻止される。その後、フォトレジストパターンは除去する。このｎ＋型半導体領域ＳＤ２を形成するためのイオン注入の際には、ゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷもマスク（イオン注入阻止マスク）として機能することができる。このため、ｎ＋型半導体領域ＳＤ２は、トランジスタ形成領域１Ｃにおいて、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ（の側面）に自己整合して形成される。従って、トランジスタ形成領域１Ｃの半導体基板ＳＢ（ｐ型ウエルＰＷ３）において、ゲート電極ＧＥとその側壁上のサイドウォールスペーサＳＷとからなる構造体の両側（ゲート長方向での両側）にｎ＋型半導体領域ＳＤ２が形成されることになる。
【０１５４】
また、ｎ＋型半導体領域ＳＤ２を形成するイオン注入を先に行ってから、ｎ＋型半導体領域ＳＤ１を形成するイオン注入を行うこともできる。また、ｎ＋型半導体領域ＳＤ１とｎ＋型半導体領域ＳＤ２とが、同じ導電型でかつ同じ不純物濃度でも良い場合は、メモリ形成領域１Ａのｎ＋型半導体領域ＳＤ１とトランジスタ形成領域１Ｃのｎ＋型半導体領域ＳＤ２とを、共通のイオン注入により形成することもできる。
【０１５５】
このようにして、ｎ−型半導体領域ＥＸ１とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ１とにより、メモリ形成領域１Ａのメモリ素子ＭＣのソースまたはドレイン用の半導体領域（ソース・ドレイン領域）として機能するｎ型の半導体領域が形成される。また、ｎ−型半導体領域ＥＸ２とそれよりも高不純物濃度のｎ＋型半導体領域ＳＤ２とにより、トランジスタ形成領域１ＣのトランジスタＱ１のソースまたはドレイン用の半導体領域（ソース・ドレイン領域）として機能するｎ型の半導体領域が形成される。ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く、ｎ＋型半導体領域ＳＤ２は、ｎ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深い。
【０１５６】
次に、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸ１，ＥＸ２およびｎ＋型半導体領域ＳＤ１，ＳＤ２）などに導入された不純物を活性化するための熱処理である活性化アニールを行う（図６のステップＳ１５）。
【０１５７】
このようにして、メモリ形成領域１Ａにメモリ素子ＭＣが形成され、トランジスタ形成領域１ＣにトランジスタＱ１が形成される。
【０１５８】
次に、金属シリサイド層ＳＬを形成する（図６のステップＳ１６）。金属シリサイド層ＳＬは、次のようにして形成することができる。
【０１５９】
まず、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行う。これにより、ｎ＋型半導体領域ＳＤ１，ＳＤ２の上面（表面）とゲート電極ＭＧの上面とゲート電極ＧＥの上面と上部電極ＵＥの上面と下部電極ＬＥの上面（上部電極ＵＥおよびその側壁上のサイドウォールスペーサＳＷで覆われていない部分）とを清浄化（露出）させる。このときのエッチングは、自然酸化膜を除去する程度の軽いエッチングとすることができる。
【０１６０】
それから、図３７および図３８に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥおよび上部電極ＵＥの各上面（表面）上を含む半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥ、上部電極ＵＥおよびサイドウォールスペーサＳＷを覆うように、金属膜ＭＥを形成（堆積）する。金属膜ＭＥは、単体の金属膜（純金属膜）または合金膜とすることができ、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、または、ニッケル白金合金膜などからなる。金属膜ＭＥは、スパッタリング法などを用いて形成することができる。
【０１６１】
次に、半導体基板ＳＢに対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥおよび上部電極ＵＥの各上層部分（表層部分）を金属膜ＭＥと反応させる。これにより、図３９および図４０に示されるように、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥおよび上部電極ＵＥの各上部（上面、表面、上層部）に、シリコンと金属の反応層である金属シリサイド層ＳＬがそれぞれ形成される。金属シリサイド層ＳＬは、例えばコバルトシリサイド層（金属膜ＭＥがコバルト膜の場合）、ニッケルシリサイド層（金属膜ＭＥがニッケル膜の場合）、または、白金添加ニッケルシリサイド層（金属膜ＭＥがニッケル白金合金膜の場合）とすることができる。ここで、白金添加ニッケルシリサイドとは、白金を含有するニッケルシリサイド、すなわちニッケル白金シリサイドに対応している。その後、未反応の金属膜ＭＥを除去する。図３９および図４０にはこの段階の断面図が示されている。未反応の金属膜ＭＥを除去した後に、更に熱処理を行うこともできる。
【０１６２】
このように、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、金属シリサイド層ＳＬを形成することができる。ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＭＧ，ＧＥ、下部電極ＬＥおよび上部電極ＵＥの上部に金属シリサイド層ＳＬを形成することによって、ソース、ドレインや各電極の抵抗（拡散抵抗やコンタクト抵抗など）を低抵抗化することができる。
【０１６３】
なお、下部電極ＬＥの上面のうち、上部電極ＵＥとその側壁上のサイドウォールスペーサＳＷとで覆われた部分には、金属シリサイド層ＳＬは形成されない。下部電極ＬＥの上面のうち、上部電極ＵＥとその側壁上のサイドウォールスペーサＳＷとで覆われていなかった部分上に、金属シリサイド層ＳＬが形成される。
【０１６４】
次に、図４１および図４２に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥ、上部電極ＵＥおよびサイドウォールスペーサＳＷを覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ２を形成（堆積）する（図６のステップＳ１７）。
【０１６５】
絶縁膜ＩＬ２は、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜と該窒化シリコン膜上に該窒化シリコン膜よりも厚く形成された酸化シリコン膜との積層膜などからなり、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ２の形成後、必要に応じてＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて絶縁膜ＩＬ２の上面を平坦化する。
【０１６６】
次に、フォトリソグラフィ法を用いて絶縁膜ＩＬ２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＩＬ２をドライエッチングすることにより、図４３および図４４に示されるように、絶縁膜ＩＬ２にコンタクトホール（開口部、貫通孔）ＣＴを形成する（図６のステップＳ１８）。コンタクトホールＣＴは、絶縁膜ＩＬ２を貫通するように形成される。
【０１６７】
次に、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図６のステップＳ１９）。
【０１６８】
プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ２上に、バリア導体膜を形成する。このバリア導体膜は、例えば、チタン膜、窒化チタン膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜上にタングステン膜などからなる主導体膜をコンタクトホールＣＴを埋めるように形成してから、絶縁膜ＩＬ２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。なお、図面の簡略化のために、図４３および図４４では、プラグＰＧを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示してある。
【０１６９】
コンタクトホールＣＴおよびそれに埋め込まれたプラグＰＧは、ｎ＋型半導体領域ＳＤ１，ＳＤ２、ゲート電極ＭＧ、ゲート電極ＧＥ、下部電極ＬＥおよび上部電極ＵＥの上部などに形成される。コンタクトホールＣＴの底部では、半導体基板ＳＢの主面の一部が露出される。例えば、ｎ＋型半導体領域ＳＤ１，ＳＤ２（の表面上の金属シリサイド層ＳＬ）の一部、ゲート電極ＭＧ（の表面上の金属シリサイド層ＳＬ）の一部、ゲート電極ＧＥ（の表面上の金属シリサイド層ＳＬ）の一部、下部電極ＬＥ（の表面上の金属シリサイド層ＳＬ）の一部、上部電極ＵＥ（の表面上の金属シリサイド層ＳＬ）の一部などが露出される。
【０１７０】
なお、図４３においては、ｎ＋型半導体領域ＳＤ１（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図４３においては、ｎ＋型半導体領域ＳＤ２（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出して、そのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。また、図４４においては、下部電極ＬＥ（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出してそのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続され、また、上部電極ＵＥ（の表面上の金属シリサイド層ＳＬ）の一部が、コンタクトホールＣＴの底部で露出してそのコンタクトホールＣＴを埋めるプラグＰＧと電気的に接続された断面が示されている。
【０１７１】
次に、プラグＰＧが埋め込まれた絶縁膜ＩＬ２上に第１層目の配線である配線（配線層）Ｍ１を形成する（図６のステップＳ２０）。この配線Ｍ１を、ダマシン技術（ここではシングルダマシン技術）を用いて形成する場合について説明する。
【０１７２】
まず、図４５および図４６に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ２上に、絶縁膜ＩＬ３を形成する。絶縁膜ＩＬ３は、複数の絶縁膜の積層膜で形成することもできる。それから、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングによって絶縁膜ＩＬ３の所定の領域に配線溝（配線用の溝）を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ３上にバリア導体膜を形成する。このバリア導体膜は、例えば、窒化チタン膜、タンタル膜または窒化タンタル膜などからなる。それから、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれた銅を主導電材料とする第１層目の配線Ｍ１を形成する。図４５および図４６では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１７３】
配線Ｍ１は、プラグＰＧを介して、メモリ素子ＭＣのソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）、メモリ素子ＭＣのゲート電極ＭＧ、トランジスタＱ１のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ２）、トランジスタＱ１のゲート電極ＧＥ、容量素子ＣＰの下部電極ＬＥ、容量素子ＣＰの上部電極ＵＥなどと電気的に接続される。
【０１７４】
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１７５】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１７６】
＜容量素子とゲート電極ＭＧの平面レイアウトについて＞
次に、キャパシタ形成領域１Ｂの半導体基板ＳＢ上に形成された容量素子ＣＰの平面レイアウト（平面形状）について説明する。
【０１７７】
図４７〜図４９は、本実施の形態の半導体装置の要部平面図であり、キャパシタ形成領域１Ｂに形成された容量素子ＣＰの平面図が示されている。図４７のＡ１−Ａ１線の断面図が、上記図２にほぼ対応している。図４７〜図４９は、互いに同じ平面領域（キャパシタ形成領域１Ｂ）が示されている。但し、図４７には、下部電極ＬＥ、上部電極ＵＥ、サイドウォールスペーサＳＷおよびコンタクトホールＣＴのレイアウトが示され、図４８には、下部電極ＬＥおよび上部電極ＵＥのレイアウトが示され、図４９には、下部電極ＬＥのレイアウトが示されている。図５０は、本実施の形態の半導体装置の部分拡大平面図であり、図４８において一点鎖線で囲まれた領域ＲＧ１の拡大図に対応している。図５１および図５２は、本実施の形態の半導体装置の部分拡大断面図であり、図５１は、図５０のＡ２−Ａ２線の断面図に対応し、図５２は、図５０のＡ３−Ａ３線の断面図に対応している。なお、図５１および図５２には、上記図３１〜図３４のようにサイドウォールスペーサＳＷを絶縁膜ＩＬ１ａと絶縁膜ＩＬ１ｂとの積層膜により形成した場合が示されているが、図５１および図５２において、サイドウォールスペーサＳＷを上記図２９および図３０のように単層の絶縁膜とすることもできる。また、容量絶縁膜ＤＥは上部電極ＵＥで覆われているが、図４８および図５０において、容量絶縁膜ＤＥの外周（端部ＤＥＧ）の位置を点線で示してある。
【０１７８】
上記図２および図４７〜図５２に示されるように、キャパシタ形成領域１Ｂにおいて、半導体基板ＳＢの主面に形成された絶縁膜ＧＩ１上に下部電極ＬＥ上が形成され、この下部電極ＬＥ上に、容量絶縁膜ＤＥを介して上部電極ＵＥが形成されている。なお、上記図４のように、半導体基板ＳＢに形成した素子分離領域ＳＴ上に下部電極ＬＥを形成することもできる。
【０１７９】
図４７および図４８にも示されるように、平面視において、上部電極ＵＥは下部電極ＬＥに内包されている。なお、平面視とは、半導体基板ＳＢの主面に平行な平面でみた場合を言うものとする。
【０１８０】
図４７〜図５０にも示されるように、下部電極ＬＥの平面形状は、例えば矩形状（長方形状）の平面形状となっている。一方、上部電極ＵＥの平面形状は、矩形の平面形状をベース（基準、基本）にし、かつ、その矩形の角を落とした形状となっている。すなわち、上部電極ＵＥの平面形状は、矩形の角を落とした（切断した）形状を有している。上部電極ＵＥの平面形状は、矩形の角を落とした形状であるため、平面視における角部の角度α１は、略１３５°となっている。つまり、上部電極ＵＥの平面形状は、概略的には矩形であるが、矩形の角を落とした形状であるため、厳密には八角形となっており、各角部の角度は概ね１３５°である。
【０１８１】
この八角形は、具体的には、八角形の外周に沿って、概ね長さＬ１を有する辺と概ね長さＬ２を有する辺とが交互に配置されることで構成され、長さＬ１の辺と長さＬ２の辺とのなす角度が概ね１３５°となっている。長さＬ１の辺は、矩形の角を落とした部分に相当する辺であるが、この長さＬ１は長さＬ２よりも小さい方が好ましく（Ｌ１＜Ｌ２）、これにより、上部電極ＵＥの面積を増大して、容量素子ＣＰの容量値を大きくすることができる。
【０１８２】
図４８、図５０〜図５２からも分かるように、容量絶縁膜ＤＥの外周（すなわち端部ＤＥＧ）は、上部電極ＵＥの側壁ＵＥＧから後退している。特に、容量絶縁膜ＤＥを構成する窒化シリコン膜ＮＴの外周（すなわち端部ＤＥＧ）は、上部電極ＵＥの側壁ＵＥＧから後退している。すなわち、容量絶縁膜ＤＥの外周（すなわち端部ＤＥＧ）は、上部電極ＵＥの側壁ＵＥＧよりも内側に位置している。ここで言う内側とは、容量絶縁膜ＤＥの平面寸法が小さくなる側に対応している。こうなっているのは、上記ステップＳ１０で、ゲート電極ＭＧおよび上部電極ＵＥで覆われずに露出する絶縁膜ＭＤをエッチングによって除去する際に、ウェットエッチングを用いることでサイドエッチングが発生したためである。
【０１８３】
上部電極ＵＥの側壁ＵＥＧからの容量絶縁膜ＤＥの端部ＤＥＧの後退量を、符号ＢＫを付して後退量ＢＫと称することとする。ここで、後退量ＢＫは、容量絶縁膜ＤＥの端部ＤＥＧから、上部電極ＵＥの側壁ＵＥＧまでの距離（平面視での距離）に対応している。このため、後退量ＢＫは、上部電極ＵＥの側壁ＵＥＧに対して、容量絶縁膜ＤＥの端部ＤＥＧがどの程度内側（平面寸法が小さくなる側を内側とする）に引っ込んでいるか、その引っ込んでいる距離に対応したものとなる。別の見方をすると、後退量ＢＫは、上部電極ＵＥの外周に対して、容量絶縁膜ＤＥの外周がどの程度内側に引っ込んでいるか、その引っ込んでいる距離とみなすこともできる。
【０１８４】
また、上部電極ＵＥの平面形状の角部（ここでは概ね１３５°の角部）における後退量ＢＫを、符号ＢＫ２を付して後退量ＢＫ２と称することとする。また、上部電極ＵＥの平面形状の辺（上部電極ＵＥの平面形状のベースになった矩形の辺）における後退量ＢＫを、符号ＢＫ１を付して後退量ＢＫ１と称することとする。後退量ＢＫ１，ＢＫ２は、図４８、図５０〜図５２に示されている。上部電極ＵＥの平面形状の角部は、図４８および図５０で符号ＣＮを付して示してあり、後退量ＢＫ２とは、この角部ＣＮにおける上記後退量ＢＫを指している。
【０１８５】
次に、メモリ素子ＭＣのゲート電極ＭＧについて、図５３〜図５６を参照して説明する。
【０１８６】
図５３は、本実施の形態の半導体装置の要部平面図であり、メモリ形成領域１Ａに形成したゲート電極ＭＧと活性領域ＡＣの平面レイアウトが示されている。活性領域ＡＣは、上記素子分離領域ＳＴで囲まれた基板領域である。図５３のＡ４−Ａ４線の断面図が、上記図１にほぼ対応している。また、絶縁膜ＭＺはゲート電極ＭＧで覆われているが、図５３において、絶縁膜ＭＺの外周（端部ＭＺＧ）の位置を点線で示してある。図５４は、本実施の形態の半導体装置の部分拡大平面図であり、図５３において二点鎖線で囲まれた領域ＲＧ２の拡大図に対応している。図５５および図５６は、本実施の形態の半導体装置の部分拡大断面図であり、図５５は、図５４のＡ５−Ａ５線の断面図に対応し、図５６は、図５４のＡ６−Ａ６線の断面図に対応している。なお、上記図５１および図５２と同様に、図５５および図５６においても、サイドウォールスペーサＳＷを絶縁膜ＩＬ１ａと絶縁膜ＩＬ１ｂとの積層膜により形成した場合が示されているが、図５１、図５２、図５５および図５６において、サイドウォールスペーサＳＷを上記図２９および図３０のように単層の絶縁膜とすることもできる。また、図５５においては、ｎ−型半導体領域ＥＸ１とｐ型ウエルＰＷ１とを、まとめて半導体基板ＳＢとして示してある。
【０１８７】
上記図１および図５３〜図５６に示されるように、メモリ形成領域１Ａにおいて、半導体基板ＳＢ上に、絶縁膜ＭＺを介してゲート電極ＭＧが形成されている。
【０１８８】
図５３〜図５６にも示されるように、ゲート電極ＭＧの平面形状は、例えば、一方向（ゲート幅方向）に延在した長方形状の平面形状となっている。そして、図５３〜図５６からも分かるように、絶縁膜ＭＺの外周（すなわち端部ＭＺＧ）は、ゲート電極ＭＧの側壁ＭＧＧから後退している。特に、絶縁膜ＭＺを構成する窒化シリコン膜ＮＴの外周（すなわち端部ＭＺＧ）は、ゲート電極ＭＧの側壁ＭＧＧから後退している。すなわち、絶縁膜ＭＺの外周（すなわち端部ＭＺＧ）は、ゲート電極ＭＧの側壁ＭＧＧよりも内側に位置している。ここで言う内側とは、絶縁膜ＭＺの平面寸法が小さくなる側に対応している。こうなっているのは、上記ステップＳ１０で、ゲート電極ＭＧおよび上部電極ＵＥで覆われずに露出する絶縁膜ＭＤをエッチングによって除去する際に、ウェットエッチングを用いることでサイドエッチングが発生したためである。すなわち、絶縁膜ＭＺの外周（すなわち端部ＭＺＧ）がゲート電極ＭＧの側壁ＭＧＧから後退している理由は、容量絶縁膜ＤＥの外周（すなわち端部ＤＥＧ）が上部電極ＵＥの側壁ＵＥＧから後退している理由と、同様である。同じ理由になるのは、容量素子ＣＰの容量絶縁膜ＤＥと、メモリ素子ＭＣの電荷蓄積用の絶縁膜ＭＺとを、同層の絶縁膜（ここでは絶縁膜ＭＤ）により形成したためである。
【０１８９】
ゲート電極ＭＧの側壁ＭＧＧからの絶縁膜ＭＺの端部ＭＺＧの後退量を、符号ＢＫ１０を付して後退量ＢＫ１０と称することとする。ここで、後退量ＢＫ１０は、絶縁膜ＭＺの端部ＭＺＧから、ゲート電極ＭＧの側壁ＭＧＧまでの距離（平面視での距離）に対応している。このため、後退量ＢＫ１０は、ゲート電極ＭＧの側壁ＭＧＧに対して、絶縁膜ＭＺの端部ＭＺＧがどの程度内側（平面寸法が小さくなる側を内側とする）に引っ込んでいるか、その引っ込んでいる距離に対応したものとなる。別の見方をすると、後退量ＢＫ１０は、ゲート電極ＭＧの外周に対して、絶縁膜ＭＺの外周がどの程度内側に引っ込んでいるか、その引っ込んでいる距離とみなすこともできる。
【０１９０】
また、ゲート電極ＭＧの平面形状の角部における後退量ＢＫ１０を、符号ＢＫ１２を付して後退量ＢＫ１２と称することとする。この角部は、ゲート電極ＭＧのゲート幅方向の端部における角部であり、概ね９０°の角部となっている。ゲート電極ＭＧのゲート幅方向の端部（両端部）は、素子分離領域ＳＴ上に位置しているため、この角部も素子分離領域ＳＴ上に位置している。また、ゲート電極ＭＧの平面形状の辺（ゲート幅方向に沿った方向の辺）における後退量ＢＫ１０を、符号ＢＫ１１を付して後退量ＢＫ１１と称することとする。後退量ＢＫ１１，ＢＫ１２は、図５３〜図５６に示されている。
【０１９１】
＜検討例について＞
本発明者が種々の実験や検討を行った結果、上部電極ＵＥの側壁ＵＥＧからの容量絶縁膜ＤＥの端部ＤＥＧの後退量ＢＫが、容量素子ＣＰの信頼性に影響を与え、ひいては、容量素子ＣＰを有する半導体装置の信頼性に影響を与えることを見出した。これについて、図５７〜図６０の検討例の半導体装置を参照して説明する。
【０１９２】
図５７は、検討例の半導体装置の要部平面図である。この図５７は、上記図４８に相当する図であり、下部電極ＬＥ１０１および上部電極ＵＥ１０１のレイアウトが示されている。図５８は、検討例の半導体装置の部分拡大平面図である。この図５８は、上記図５０に相当する図であり、図５７において一点鎖線で囲まれた領域ＲＧ１０１の拡大図が示されている。図５９および図６０は、検討例の半導体装置の部分拡大断面図である。このうち、図５９は、図５８のＢ２−Ｂ２線の断面図に対応し、図６０は、図５８のＢ３−Ｂ３線の断面図に対応している。また、容量絶縁膜ＤＥ１０１は上部電極ＵＥ１０１で覆われているが、図５７および図５８において、容量絶縁膜ＤＥ１０１の外周（端部ＤＥＧ１０１）の位置を点線で示してある。
【０１９３】
図５７〜図６０には、下部電極ＬＥ１０１と上部電極ＵＥ１０１と、下部電極ＬＥ１０１と上部電極ＵＥ１０１との間の容量絶縁膜ＤＥ１０１とで形成された容量素子が示されている。下部電極ＬＥ１０１は、本実施の形態の下部電極ＬＥに相当するものであり、上部電極ＵＥ１０１は、本実施の形態の上部電極ＵＥに相当するものであり、容量絶縁膜ＤＥ１０１は、本実施の形態の容量絶縁膜ＤＥに相当するものである。容量絶縁膜ＤＥと同様に、容量絶縁膜ＤＥ１０１は、上記絶縁膜ＭＤにより形成されている。
【０１９４】
下部電極ＬＥと同様に、下部電極ＬＥ１０１は、矩形状の平面形状を有しており、また、上部電極ＵＥが平面視において下部電極ＬＥに内包されているのと同様に、上部電極ＵＥ１０１は平面視において下部電極ＬＥ１０１に内包されている。
【０１９５】
しかしながら、上部電極ＵＥ１０１の平面形状は、本実施の形態の上部電極ＵＥとは相違している。すなわち、上部電極ＵＥ１０１の平面形状は、矩形となっている。このため、上部電極ＵＥ１０１の平面形状の角部の角度α１０１は、９０°となっている。すなわち、本実施の形態の半導体装置に対して、容量素子の上部電極の平面形状を、９０°の角部を有する矩形に変えたものが、図５７〜図６０の検討例の半導体装置に対応している。
【０１９６】
上部電極ＵＥ１０１の側壁ＵＥＧ１０１からの容量絶縁膜ＤＥ１０１の端部ＤＥＧ１０１の後退量を、符号ＢＫ１００を付して後退量ＢＫ１００と称することとする。ここで、後退量ＢＫ１００は、容量絶縁膜ＤＥ１０１の端部ＤＥＧ１０１から、上部電極ＵＥ１０１の側壁ＵＥＧ１０１までの距離（平面視での距離）に対応している。図５８〜図６０に示される後退量ＢＫ１０１，ＢＫ１０２は、この後退量ＢＫ１００に対応するものである。
【０１９７】
容量絶縁膜ＤＥ１０１の外周（すなわち端部ＤＥＧ１０１）が上部電極ＵＥ１０１の側壁ＵＥＧ１０１から後退しているのは、上記ステップＳ１０に相当する工程で上記絶縁膜ＭＤをエッチングする際に、ウェットエッチングを用いることでサイドエッチングが発生したためである。このため、サイドエッチング量が多い箇所では、後退量ＢＫ１００が大きくなり、サイドエッチング量が少ない箇所では、後退量ＢＫ１００が小さくなる。
【０１９８】
上部電極ＵＥ１０１は、矩形の平面形状を有しており、その矩形の９０°の角部では、ウェットエッチングで使用するエッチング液が回り込みやすいため、絶縁膜ＭＤのサイドエッチング量が大きくなり、上部電極ＵＥ１０１の側壁ＵＥＧ１０１からの容量絶縁膜ＤＥ１０１の端部ＤＥＧ１０１の後退量ＢＫ１００が局所的に大きくなってしまう。一方、上部電極ＵＥ１０１の平面形状を構成する矩形の辺の位置では、矩形の角部に比べてエッチング液の回り込みが少ないため、絶縁膜ＭＤのサイドエッチング量が小さくなり、上部電極ＵＥ１０１の側壁ＵＥＧ１０１からの容量絶縁膜ＤＥ１０１の端部ＤＥＧ１０１の後退量ＢＫ１００が小さくなる。このため、上部電極ＵＥ１０１の平面形状の矩形の角部における後退量ＢＫ１００を後退量ＢＫ１０２とし、上部電極ＵＥ１０１の平面形状の矩形の辺における後退量ＢＫ１００を後退量ＢＫ１０１とすると、後退量ＢＫ１０２は後退量ＢＫ１０１よりも大きくなってしまう（すなわちＢＫ１０２＞ＢＫ１０１）。一例をあげれば、後退量ＢＫ１０２は、後退量ＢＫ１０１よりも数ｎｍ〜１０ｎｍ程度大きくなってしまう。
【０１９９】
後退量ＢＫ１００が発生している箇所は、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間に容量絶縁膜ＤＥ１０１が介在していない領域が発生している箇所であり、後退量ＢＫ１００が大きくなると、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間に容量絶縁膜ＤＥ１０１が介在していない領域の面積が増大する。すなわち、容量絶縁膜ＤＥ１０１の外周（すなわち端部ＤＥＧ１０１）が上部電極ＵＥ１０１の側壁ＵＥＧ１０１から後退した領域では、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間に、容量絶縁膜ＤＥ１０１ではなくサイドウォールスペーサＳＷの一部が介在することになる。しかしながら、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の耐圧を確保する観点では、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間に介在する絶縁膜は、サイドウォールスペーサＳＷの一部よりも、容量絶縁膜ＤＥ１０１の方が有利である。特に、サイドウォールスペーサＳＷ用の絶縁膜（上記絶縁膜ＩＬ１に相当）をＣＶＤ法で形成した場合には、ＣＶＤ膜は耐圧が低くなりやすいため、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間にサイドウォールスペーサＳＷを構成する絶縁膜が介在した部分で、耐圧が低くなりやすい。一方、容量絶縁膜ＤＥ１０１は、熱酸化膜を含んでおり、熱酸化膜は耐圧が高くなりやすいため、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間に容量絶縁膜ＤＥ１０１が介在した部分では、耐圧が高くなりやすい。
【０２００】
このため、容量素子の上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の耐圧が低い箇所は、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間に容量絶縁膜ＤＥ１０１が介在していない箇所であり、後退量ＢＫ１００が大きい箇所で、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の耐圧が低くなってしまう。従って、上部電極ＵＥ１０１の平面形状の矩形の角部では、上部電極ＵＥ１０１の側壁ＵＥＧ１０１からの容量絶縁膜ＤＥ１０１の端部ＤＥＧ１０１の後退量ＢＫ１００（すなわち後退量ＢＫ１０２）が大きいため、この箇所で、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の耐圧が低くなる。このため、信頼性試験を行うと、上部電極ＵＥ１０１の平面形状の矩形の角部において、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の絶縁破壊が発生しやすくなる。これは、容量素子を有する半導体装置の信頼性の低下につながってしまう。容量素子を有する半導体装置の信頼性を向上させるためには、上記後退量ＢＫ１００が大きくなる箇所が発生するのを抑制して、容量素子の上部電極と下部電極との間の耐圧が低くなる箇所ができるだけ生じないようにすることが望まれる。
【０２０１】
＜本実施形態の主要な特徴と効果について＞
上記検討例を参照して説明したように、上部電極ＵＥの側壁ＵＥＧからの容量絶縁膜ＤＥの端部ＤＥＧの後退量ＢＫが大きい箇所があると、上部電極ＵＥと下部電極ＬＥとの間の耐圧が低くなり、信頼性試験で上部電極ＵＥと下部電極ＬＥとの間の絶縁破壊が発生しやすくなる。このため、上部電極ＵＥの側壁ＵＥＧからの容量絶縁膜ＤＥの端部ＤＥＧの後退量ＢＫは、できるだけ小さくすることが望ましい。しかしながら、後退量ＢＫを上部電極ＵＥの外周の全領域で小さくすることは、種々の不具合を招く虞があるため容易ではない。例えば、後退量ＢＫを上部電極ＵＥの外周の全領域で小さくするために、上記ステップＳ１０で絶縁膜ＭＤをエッチングする際のエッチング量（エッチング厚み）を小さくしてしまうと、絶縁膜ＭＤのエッチング残りが生じやすくなる。また、後退量ＢＫを上部電極ＵＥの外周の全領域で小さくするために、上記ステップＳ１０で絶縁膜ＭＤをエッチングするのに異方性のドライエッチングを採用したとすると、半導体基板ＳＢなどへのダメージが懸念され、また、半導体基板ＳＢのオーバーエッチングも懸念される。このため、上記ステップＳ１０で絶縁膜ＭＤをエッチングするには、ウェットエッチングを用いることが好ましく、その結果、等方性のエッチングとなるため、ある程度のサイドエッチングは避け難い。
【０２０２】
従って、上記ステップＳ１０で絶縁膜ＭＤを的確にエッチングするために、ある程度のサイドエッチングが生じることを許容した上で、上部電極ＵＥの外周において、後退量ＢＫが相対的に大きくなる箇所ができるだけ生じないようにすることが、上部電極ＵＥと下部電極ＬＥとの間の耐圧を確保し、容量素子の信頼性を向上させる上で有効である。
【０２０３】
そこで、本実施の形態では、上部電極ＵＥの平面形状を工夫することで、上部電極ＵＥの外周において、後退量ＢＫが相対的に大きくなる箇所が生じにくくしている。
【０２０４】
具体的には、本実施の形態では、上部電極ＵＥの平面形状は、矩形の角を落とした形状としている。すなわち、上部電極ＵＥの平面形状は、矩形の平面形状をベースにし、かつ、その矩形の角を落とした（切断した）形状としている。このため、上部電極ＵＥの平面形状は、矩形の角を落としているので、平面視における角部の角度α１は、略１３５°となっている。つまり、上部電極ＵＥの平面形状は、概略的には矩形であるが、矩形の角を落としているため、厳密には八角形となっており、各角部の角度は概ね１３５°である。
【０２０５】
上記検討例を参照して説明したように、矩形の平面形状を有する上記上部電極ＵＥ１０１における平面矩形の角部（９０°の角部）では、ウェットエッチングで使用するエッチング液が回り込みやすいため、絶縁膜ＭＤのサイドエッチング量が大きくなり、上部電極ＵＥ１０１の側壁ＵＥＧ１０１からの容量絶縁膜ＤＥ１０１の端部ＤＥＧ１０１の後退量ＢＫ１０２がかなり大きくなってしまう。
【０２０６】
それに対して、本実施の形態では、上部電極ＵＥの平面形状における角部は、９０°よりも大きい角度（より特定的には概ね１３５°の角度）を有しているため、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）に比べて、ウェットエッチングで使用するエッチング液の回り込みが抑えられるため、絶縁膜ＭＤのサイドエッチング量を抑制することができる。このため、本実施の形態では、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）での後退量ＢＫ１０２に比べて、上部電極ＵＥの平面形状における角部での後退量ＢＫ２を小さくすることができる（ＢＫ２＜ＢＫ１０２）。
【０２０７】
すなわち、上部電極の平面形状の辺に比べて、上部電極の平面形状の角部では、ウェットエッチングで使用するエッチング液の回り込みが多いために絶縁膜ＭＤのサイドエッチング量が大きくなって、後退量ＢＫ，ＢＫ１００に相当する値が大きくなる。そして、上部電極の平面形状の角部では、その角部の角度が小さいほど、エッチング液の回り込みが多くなって絶縁膜ＭＤのサイドエッチング量が大きくなり、後退量ＢＫ，ＢＫ１００に相当する値が大きくなる傾向にある。逆に言えば、上部電極の平面形状の角部では、その角部の角度が大きいほど、エッチング液の回り込みが少なくなって絶縁膜ＭＤのサイドエッチング量が小さくなり、後退量ＢＫ，ＢＫ１００に相当する値が小さくなる傾向にある。つまり、上部電極の平面形状の角部での後退量ＢＫ，ＢＫ１００を小さくするには、その角部の角度を大きくすることが有効である。
【０２０８】
このため、本実施の形態のように、上部電極ＵＥの平面形状を、矩形の角を落とした形状とすることで、上部電極ＵＥの平面形状における角部は、９０°よりも大きい角度（鈍角）となることにより、上部電極の平面形状の角部における後退量ＢＫ２を小さくすることができる。このため、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）における後退量ＢＫ１０２と上記上部電極ＵＥ１０１の平面矩形の辺における後退量ＢＫ１０１との差に比べて、上部電極ＵＥの平面形状の角部における後退量ＢＫ２と上部電極ＵＥの平面形状の辺における後退量ＢＫ１との差を、小さくすることができる（すなわちＢＫ２−ＢＫ１＜ＢＫ１０２−ＢＫ１０１）。
【０２０９】
従って、本実施の形態では、上部電極ＵＥの平面形状の角部近傍において、上部電極ＵＥと下部電極ＬＥとの間の耐圧が低くなるのを抑制または防止することができる。すなわち、上記検討例では、上記上部電極ＵＥ１０１の平面矩形の角部近傍において、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の耐圧が低くなるが、それに比べて、本実施の形態では、上部電極ＵＥの平面形状の角部近傍において、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させることができる。つまり、上記検討例では、上記上部電極ＵＥ１０１の平面矩形の角部近傍が、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の耐圧が低く絶縁破壊が生じやすい箇所となっていたが、本実施の形態では、上部電極ＵＥの平面形状の角部近傍が、上部電極ＵＥと下部電極ＬＥとの間の耐圧が低く絶縁破壊が生じやすい箇所となるのを抑制または防止でき、容量素子の信頼性を向上させることができる。従って、容量素子を有する半導体装置の信頼性を向上させることができる。
【０２１０】
一方、ゲート電極ＭＧの平面形状は、ほぼ直角（９０°）の角部を有している。このため、ゲート電極ＭＧの平面形状の角部（ほぼ９０°の角部）におけるゲート電極ＭＧの側壁ＭＧＧからの絶縁膜ＭＺの端部ＭＺＧの後退量ＢＫ１２は、上記後退量ＢＫ１０２と同程度となる。従って、容量素子ＣＰとメモリ素子ＭＣとを同一の半導体基板ＳＢに形成した場合、ゲート電極ＭＧの平面形状の角部（ほぼ９０°の角部）における後退量ＢＫ１２は、ゲート電極ＭＧの平面形状の辺における後退量ＢＫ１１よりも大きく（ＢＫ１２＞ＢＫ１１）なるとともに、上部電極ＵＥの平面形状の角部における後退量ＢＫ２よりも大きく（ＢＫ１２＞ＢＫ２）なる。
【０２１１】
しかしながら、ゲート電極ＭＧのゲート幅方向の端部（両端部）は、素子分離領域ＳＴ上に位置しているため、図５６からも分かるように、ゲート電極ＭＧの平面形状の角部（ほぼ９０°の角部）は、素子分離領域ＳＴ上に位置することになる。このため、ゲート電極ＭＧの平面形状の角部（ほぼ９０°の角部）は、素子分離領域ＳＴ上に位置することで、半導体基板ＳＢとゲート電極ＭＧとの間の耐圧を考慮しなくともよい。すなわち、ゲート電極ＭＧの平面形状の角部（ほぼ９０°の角部）でたとえ後退量ＢＫ１２が大きかったとしても、半導体基板ＳＢとゲート電極ＭＧとの間の耐圧は低下しない。このため、ゲート電極ＭＧの平面形状については、耐圧を考慮して矩形の角を落とした形状にする必要はない。逆に、ゲート電極ＭＧの平面形状については、矩形の角を落とした形状にはしない方が好ましい。これにより、素子分離領域ＳＴ上ではなく活性領域上に位置する部分のゲート電極ＭＧの面積を確保しやすくなるため、半導体装置の小面積化に有利になる。
【０２１２】
なお、本実施の形態の半導体装置は、上部電極ＵＥの平面形状の角部の角度を、上部電極ＵＥ１０１の平面形状の角部の角度よりも大きくしたことで、上部電極ＵＥの平面形状の角部での後退量ＢＫ２を上部電極ＵＥ１０１の平面形状の角部での後退量ＢＫ１０２よりも小さくし（ＢＫ２＜ＢＫ１０２）、それによって、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させている。しかしながら、上部電極ＵＥを用いた容量素子ＣＰを形成した半導体基板ＳＢ上に上部電極ＵＥ１０１を用いた容量素子を形成しない場合は、一つの半導体装置において、上部電極ＵＥと上部電極ＵＥ１０１とを比較することができない。しかしながら、メモリ素子ＭＣにおいて、絶縁膜ＭＺの外周（すなわち端部ＭＺＧ）がゲート電極ＭＧの側壁ＭＧＧから後退する理由と、容量素子ＣＰにおいて、容量絶縁膜ＤＥの外周（すなわち端部ＤＥＧ）が上部電極ＵＥの側壁ＵＥＧから後退している理由とは、同じである。このため、上部電極ＵＥとゲート電極ＭＧとで、同様の形状を有した位置同士で比べると、後退量ＢＫと後退量ＢＫ１０とは、ほぼ同様の大きさとなる。そして、上部電極ＵＥの平面形状の角部の角度α１は、ゲート電極ＭＧのゲート幅方向の端部における角部の角度α２よりも大きくなる（α１＞α２）。このため、容量素子ＣＰとメモリ素子ＭＣとを同一の半導体基板ＳＢ上に形成することで製造された半導体装置においては、必然的に、上部電極ＵＥの平面形状の角部における後退量ＢＫ２は、ゲート電極ＭＧのゲート幅方向の端部における角部での後退量ＢＫ１２よりも小さくなる（ＢＫ１２＞ＢＫ２）。すなわち、上部電極ＵＥの平面形状の角部における後退量ＢＫ２は、ゲート電極ＭＧの平面形状における角部での後退量ＢＫ１２よりも小さくなる（ＢＫ１２＞ＢＫ２）。
【０２１３】
このような本実施の形態の半導体装置の構成の特徴をまとめると、次のようになる。
【０２１４】
本実施の形態の半導体装置は、半導体基板ＳＢ上に形成されたメモリ素子ＭＣと容量素子ＣＰとを有する半導体装置である。このメモリ素子ＭＣは、内部に電荷蓄積部を有するゲート絶縁膜である絶縁膜ＭＺを介して半導体基板ＳＢ上に形成されたゲート電極ＭＧを有し、容量素子ＣＰは、下部電極ＬＥと、下部電極ＬＥ上に容量絶縁膜ＤＥを介して形成された上部電極ＵＥとを有している。下部電極ＬＥを第１電極とみなし、上部電極ＵＥを第２電極とみなすこともできる。容量絶縁膜ＤＥと絶縁膜ＭＺとは、同層の絶縁膜により形成され、上部電極ＵＥとゲート電極ＭＧとは、同層の導電膜により形成され、上部電極ＵＥとゲート電極ＭＧの側壁上には、側壁絶縁膜であるサイドウォールスペーサＳＷが形成されている。そして、上部電極ＵＥの平面形状は、矩形の角を落とした形状を有している。このような上部電極ＵＥの平面形状を採用したことにより、上部電極ＵＥの平面形状の角部における後退量ＢＫ２を抑制することができる。このため、上部電極ＵＥに対する容量絶縁膜ＤＥの後退量ＢＫとゲート電極ＭＧに対する絶縁膜ＭＺの後退量ＢＫ１０とに着目すると、次のようになっている。すなわち、上部電極ＵＥの平面形状の角部における後退量ＢＫ２は、上部電極ＵＥの平面形状の辺（上部電極ＵＥの平面形状のベースとなる矩形の辺）における後退量ＢＫ１よりも大きく（ＢＫ２＞ＢＫ１）なるが、ゲート電極ＭＧの平面形状の角部における後退量ＢＫ１２よりも小さく（ＢＫ１２＞ＢＫ２）なっている。
【０２１５】
このように、本実施の形態では、上部電極ＵＥの平面形状を工夫したことにより、上部電極ＵＥの平面形状の角部における後退量ＢＫ２を、上部電極の平面形状が９０°の角部を有した場合のその角部における容量絶縁膜の後退量（上記後退量ＢＫ１０２に相当）よりも小さくすることができるため、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上することができる。このため、容量素子の信頼性を向上させることができる。従って、容量素子を有する半導体装置の信頼性を向上させることができる。
【０２１６】
また、上部電極ＵＥの平面形状の角部における後退量ＢＫ２を抑制した結果として、上部電極ＵＥの平面形状の角部における容量絶縁膜ＤＥの後退量ＢＫ２は、上部電極ＵＥの平面形状の辺における容量絶縁膜ＤＥの後退量ＢＫ１よりも大きいが、ゲート電極ＭＧの平面形状の角部における絶縁膜ＭＺの後退量ＢＫ１２よりも小さくなっている。もしも上部電極の平面形状が上記図５７〜図６０の検討例のように９０°の角部を有していれば、その角部における容量絶縁膜の後退量（上記後退量ＢＫ１０２に相当）が大きくなって、上部電極と下部電極との間の耐圧が低下することになる。このため、本実施の形態のように、上部電極ＵＥの平面形状を工夫したことにより、上部電極ＵＥの平面形状の角部における後退量ＢＫ２を抑制でき、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上できたと言うことができる。
【０２１７】
また、本実施の形態および後述の実施の形態２（第１〜第３変形例）では、上部電極ＵＥの平面形状が９０°以下の角部を有していないことで、上記図５７〜図６０の検討例のように上部電極の平面形状が９０°の角部を有している場合に比べて、後退量ＢＫの最大値（後退量ＢＫが最も大きくなっている箇所でのその後退量ＢＫの値）を小さくすることができる。これにより、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させることができ、従って、容量素子を有する半導体装置の信頼性を向上させることができる。
【０２１８】
また、本実施の形態では、容量絶縁膜ＤＥと絶縁膜ＭＺとは、同層の絶縁膜（ここでは絶縁膜ＭＤ）により形成され、上部電極ＵＥとゲート電極ＭＧとは、同層の導電膜（ここではシリコン膜ＰＳ２）により形成されている。これにより、同一の半導体基板ＳＢ上に容量素子ＣＰとメモリ素子ＭＣとを形成した半導体装置の製造工程数を低減することができる。また、半導体装置の製造コストも低減することができる。
【０２１９】
また、上部電極ＵＥとゲート電極ＭＧとは、同層のシリコン膜（ここではシリコン膜ＰＳ２）により形成することが好ましい。これにより、メモリ素子ＭＣのゲート電極ＭＧをポリシリコンゲート電極とすることができるため、メモリ素子の信頼性を向上することができる。また、容量素子ＣＰをＰＩＰ型の容量素子とすることができる。また、容量素子ＣＰとメモリ素子ＭＣとを形成しやすくすることができる。
【０２２０】
また、容量絶縁膜ＤＥと絶縁膜ＭＺとは、同層の絶縁膜（ここでは絶縁膜ＭＤ）により形成するが、これを、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上の窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上の酸化シリコン膜ＯＸ２とを有する積層膜とすれば、より好ましい。これにより、メモリ素子ＭＣの絶縁膜ＭＺに電荷を的確に蓄積できるようになるとともに、電荷蓄積部を有する絶縁膜としての絶縁膜ＭＺの信頼性を高めることができる。このため、メモリ素子ＭＣの信頼性を向上させることができる。
【０２２１】
また、酸化シリコン膜ＯＸ１と酸化シリコン膜ＯＸ２の少なくとも一方は、熱酸化膜であることが好ましい。これにより、絶縁膜ＭＺにおける電荷ブロック層（または電荷閉じ込め層）として機能できる酸化シリコン膜ＯＸ１，ＯＸ２を的確に形成することができる。このため、メモリ素子ＭＣの電荷蓄積部を有するゲート絶縁膜として機能する絶縁膜ＭＺの信頼性を、向上させることができる。また、熱酸化膜は耐圧が高いことから、上部電極ＵＥと下部電極ＬＥとの間に介在する酸化シリコン膜ＯＸ１，ＯＸ２の少なくとも一方が熱酸化膜で形成されていることで、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させることができる。
【０２２２】
また、ＣＶＤ法で形成した酸化シリコン膜であるＣＶＤ酸化膜は、サイドウォールスペーサＳＷ形成用の絶縁膜としては好適であるが、熱酸化膜に比べて耐圧が低い。このため、上記後退量ＢＫが大きい箇所で上部電極と下部電極との間にサイドウォールスペーサＳＷを構成するＣＶＤ酸化膜の一部が介在すると、そこで上部電極と下部電極との間の耐圧が低下しやすくなる。それに対して、本実施の形態では、上部電極ＵＥの平面形状を工夫することで、上部電極ＵＥの外周において容量絶縁膜ＤＥの後退量ＢＫが相対的に大きくなる箇所が生じるのを抑制または防止しているため、上部電極ＵＥと下部電極ＬＥとの間にサイドウォールスペーサＳＷの一部が介在している領域を減らすことができる。このため、たとえサイドウォールスペーサＳＷが、熱酸化膜に比べて耐圧が低くなりやすいＣＶＤ酸化膜を含んでいても、上部電極ＵＥと下部電極ＬＥとの間の耐圧が低下するのを抑制または防止することができる。従って、本実施の形態は、サイドウォールスペーサＳＷがＣＶＤ酸化膜を含んでいる場合に適用すれば、その効果は極めて大きい。また、同様の観点で、本実施の形態は、サイドウォールスペーサＳＷ形成用の絶縁膜（ＩＬ１）が、ＣＶＤ酸化膜の単体膜（単層膜）である場合、または、最下層にＣＶＤ酸化膜を有する積層膜（積層絶縁膜）である場合に適用すれば、特に効果が大きく、前者は、上記絶縁膜ＩＬ１全体がＣＶＤ酸化膜である場合に対応し、後者は、上記絶縁膜ＩＬ１ａがＣＶＤ酸化膜である場合に対応している。これは、後述の実施の形態２，３も同様である。
【０２２３】
また、オゾンＴＥＯＳ酸化膜は、サイドウォールスペーサＳＷ形成用の絶縁膜としては特に好適であるが、熱酸化膜に比べて耐圧が低い。このため、上記後退量ＢＫが大きい箇所で上部電極と下部電極との間にサイドウォールスペーサＳＷを構成するオゾンＴＥＯＳ酸化膜の一部が介在すると、そこで上部電極と下部電極との間の耐圧が低下しやすくなる。それに対して、本実施の形態では、上部電極ＵＥの平面形状を工夫することで、上部電極ＵＥの外周において容量絶縁膜ＤＥの後退量ＢＫが相対的に大きくなる箇所が生じるのを抑制または防止しているため、上部電極ＵＥと下部電極ＬＥとの間にサイドウォールスペーサＳＷの一部が介在している領域を減らすことができる。このため、たとえサイドウォールスペーサＳＷが、熱酸化膜に比べて耐圧が低くなりやすいオゾンＴＥＯＳ酸化膜を含んでいても、上部電極ＵＥと下部電極ＬＥとの間の耐圧が低下するのを抑制または防止することができる。従って、本実施の形態は、サイドウォールスペーサＳＷがオゾンＴＥＯＳ酸化膜を含んでいる場合に適用すれば、その効果は極めて大きい。また、同様の観点で、本実施の形態は、サイドウォールスペーサＳＷ形成用の絶縁膜（ＩＬ１）が、オゾンＴＥＯＳ酸化膜の単体膜（単層膜）である場合、または、最下層にオゾンＴＥＯＳ酸化膜を有する積層膜（積層絶縁膜）である場合に適用すれば、特に効果が大きい。これは、後述の実施の形態２，３も同様である。
【０２２４】
なお、オゾンＴＥＯＳ酸化膜とは、オゾン（Ｏ３）とＴＥＯＳ（Tetraethoxysilane）とを用いてＣＶＤ法で形成した酸化シリコン膜のことである。ＴＥＯＳは、テトラエトキシシラン（Tetraethoxysilane）のことであるが、テトラエチルオルソシリケイト（Tetraethylorthosilicate）と表記することもできる。
【０２２５】
また、本実施の形態では、上部電極ＵＥは、平面視で下部電極ＬＥに内包されていることが好ましい。これにより、上部電極ＵＥは、下部電極ＬＥに平面視で重ならない領域を有さなくなり、容量素子ＣＰの専有面積は、下部電極ＬＥの専有面積と同じになる。このため、容量素子の占有面積の低減を図ることができる。従って、半導体装置の小型化（小面積化）を図ることができる。
【０２２６】
また、上部電極ＵＥが平面視で下部電極ＬＥに内包されている場合、上部電極ＵＥが下部電極ＬＥの外周を越えないため、下部電極ＬＥの外周の上端角部が上部電極ＵＥに対向した箇所が生じない。このため、下部電極ＬＥの外周の上端角部は、電界が集中しやすいが、そこは上部電極ＵＥに対向しなくなる。この観点で、下部電極ＬＥと上部電極ＵＥとの間の耐圧を更に向上させる効果もある。
【０２２７】
また、本実施の形態および後述の第１変形例では、上部電極ＵＥの平面形状は、矩形をベースにした形状（本実施の形態は矩形の角を落とした形状、後述の第１変形例では矩形の角に丸みを付けた形状）であるため、上部電極ＵＥを下部電極ＬＥに内包させながら、下部電極ＬＥの平面形状を矩形状とすれば、容量素子ＣＰの容量値を確保しながら、容量素子ＣＰの専有面積を低減しやすくなる。従って、半導体装置の小型化（小面積化）に更に有利となる。このとき、上部電極ＵＥのベースとなる矩形は、下部電極ＬＥの各辺に平行な辺を有する矩形であることが好ましく、この場合、図４８の長さＬ２の辺が下部電極ＬＥの辺と平行になる。
【０２２８】
図６１は、上記検討例の構成に対応する容量素子を形成した場合と本実施の形態の構成に対応する容量素子を形成した場合の、信頼性試験の結果を示すグラフである。図６１のグラフの横軸は、上部電極と下部電極との間の電位差Ｄに対応し、任意単位（arbitrary unit）で示されている。図６１のグラフの縦軸は、累積欠陥密度に対応しており、これも任意単位であるが、対数軸表示で示されている。
【０２２９】
図６１のグラフからも分かるように、上記検討例の構成に対応する容量素子を形成した場合（図６１中に「検討例」として示されている）には、上部電極と下部電極との間の電位差が比較的小さい段階から不良が発生した。また、不良の発生個所を観察したところ、上部電極の平面形状の角部（９０°の角部）近傍で、上部電極と下部電極との間の絶縁不良が発生しやすいことが分かった。
【０２３０】
一方、本実施の形態の構成に対応する容量素子を形成した場合（図６１中に「実施の形態１」として示されている）には、上部電極と下部電極との間の電位差がかなり大きくならないと、不良が発生しなかった。また、不良の発生個所を観察したところ、上部電極と下部電極との間の絶縁不良は、上部電極の平面形状の角部（１３５°の角部）近傍と平面形状の辺の部分とで、発生頻度はほぼ変わらなかった。これは、上部電極の平面形状の角部近傍での上部電極と下部電極との間の耐圧が向上したためと考えられる。
【０２３１】
このように、本実施の形態を適用することで、上部電極と下部電極との間の耐圧を向上でき、容量素子の信頼性、ひいては、容量素子を有する半導体装置の信頼性を向上することができる。
【０２３２】
（実施の形態２）
本実施の形態２では、上記本実施の形態１の半導体装置の種々の変形例（第１〜第３変形例）について説明する。
【０２３３】
＜第１変形例について＞
まず、第１変形例について、図６２〜図６６を参照して説明する。
【０２３４】
図６２および図６３は、第１変形例の半導体装置の要部平面図であり、キャパシタ形成領域１Ｂに形成した容量素子ＣＰの平面図が示されている。図６２のＡ１ａ−Ａ１ａ線の断面図は、上記図２にほぼ対応したものとなる。図６２および図６３は、互いに同じ平面領域（キャパシタ形成領域１Ｂ）が示されているが、図６２は上記図４７に相当する図であり、下部電極ＬＥ、上部電極ＵＥ、サイドウォールスペーサＳＷおよびコンタクトホールＣＴのレイアウトが示され、図６３は上記図４８に相当する図であり、下部電極ＬＥおよび上部電極ＵＥのレイアウトが示されている。図６４は、第１変形例の半導体装置の部分拡大平面図であり、図６３において一点鎖線で囲まれた領域ＲＧ１ａの拡大図に対応している。図６５および図６６は、第１変形例の半導体装置の部分拡大断面図であり、図６５は、図６４のＡ２ａ−Ａ２ａ線の断面図に対応し、図６６は、図６４のＡ３ａ−Ａ３ａ線の断面図に対応している。なお、図６５および図６６には、上記図３１〜図３４のようにサイドウォールスペーサＳＷを絶縁膜ＩＬ１ａと絶縁膜ＩＬ１ｂとの積層膜により形成した場合が示されているが、図６５および図６６において、サイドウォールスペーサＳＷを上記図２９および図３０のように単層の絶縁膜とすることもできる。また、容量絶縁膜ＤＥは上部電極ＵＥで覆われているが、図６３および図６４において、容量絶縁膜ＤＥの外周（端部ＤＥＧ）の位置を点線で示してある。
【０２３５】
第１変形例の半導体装置は、容量素子ＣＰ以外は、上記実施の形態１の半導体装置と同様であるので、ここでは容量素子ＣＰについてのみ説明する。
【０２３６】
また、容量素子ＣＰについても、第１変形例では、上部電極ＵＥの平面形状が相違していること以外は、上記実施の形態１の容量素子ＣＰと基本的には同様の構成を有しているので、ここでは、上部電極ＵＥを中心にして説明する。
【０２３７】
下部電極ＬＥの平面形状については、第１変形例においても、上記実施の形態１と同様であり、矩形である。また、上記実施の形態１と同様に、第１変形例においても、図６２および図６３にも示されるように、平面視において、上部電極ＵＥは下部電極ＬＥに内包されている。しかしながら、上部電極ＵＥの平面形状は、上記実施の形態１と第１変形例とで相違している。
【０２３８】
すなわち、図６２〜図６４にも示されるように、第１変形例では、上部電極ＵＥの平面形状は、矩形の平面形状をベースにし、かつ、その矩形の角に丸みを付けた（丸みを持たせた）形状となっている。すなわち、上部電極ＵＥの平面形状は、矩形の角に丸みを付けた形状を有している。上部電極ＵＥの平面形状は、矩形の角に丸みをつけているため、上部電極ＵＥの平面形状の外周は、辺（上部電極ＵＥの平面形状のベースになった矩形の辺）と丸みがついた角部とで構成されている。
【０２３９】
上記実施の形態１と同様に、第１変形例においても、図６３〜図６６からも分かるように、容量絶縁膜ＤＥの外周（すなわち端部ＤＥＧ）は、上部電極ＵＥの側壁ＵＥＧから後退しており、その理由も、上記実施の形態１と同様である。
【０２４０】
ここで、第１変形例の場合において、上部電極ＵＥの平面形状の辺（上部電極ＵＥのベースになった矩形の辺）における上記後退量ＢＫを、符号ＢＫ１ａを付して後退量ＢＫ１ａと称することとする。また、上部電極ＵＥの平面形状の丸み部における上記後退量ＢＫを、符号ＢＫ２ａを付して後退量ＢＫ２ａと称することとする。後退量ＢＫ１ａ，ＢＫ２ａは、図６３〜図６６に示されている。また、上部電極ＵＥの平面形状の丸み部とは、上部電極ＵＥの平面形状のベースになった矩形において、その矩形の角に丸みを付けた部分のことを指し、図６３および図６４で符号ＲＤを付して示してある。後退量ＢＫ２ａとは、この丸み部ＲＤにおける上記後退量ＢＫを指している。
【０２４１】
上記実施の形態１も第１変形例も、ともに、上部電極ＵＥの平面形状を工夫することで、上部電極ＵＥの外周において、上記後退量ＢＫが相対的に大きくなる箇所が生じにくくし、それによって、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させている。
【０２４２】
すなわち、上記実施の形態１では、上部電極ＵＥの平面形状を、矩形の角を落とした形状としていたが、第１変形例では、上部電極ＵＥの平面形状を、矩形の角に丸みを付けた形状としている。
【０２４３】
上記実施の形態１で上記検討例を参照して説明したように、矩形の平面形状を有する上記上部電極ＵＥ１０１における平面矩形の角部（９０°の角部）では、ウェットエッチングで使用するエッチング液が回り込みやすいため、絶縁膜ＭＤのサイドエッチング量が大きくなり、上記後退量ＢＫ１０２がかなり大きくなってしまう。
【０２４４】
それに対して、第１変形例では、上部電極ＵＥの平面形状は、矩形の角に丸みを付けた形状を有しており、角部には丸みがつけられている。この丸みがつけられた丸み部（ラウンド部）ＲＤでは、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）に比べて、ウェットエッチングで使用するエッチング液の回り込みが抑えられるため、絶縁膜ＭＤのサイドエッチング量を抑制することができ、後退量ＢＫ２ａを小さくすることができる。すなわち、上部電極の平面形状の辺に比べて、上部電極の平面形状の角部では、ウェットエッチングで使用するエッチング液の回り込みが多いために絶縁膜ＭＤのサイドエッチング量が大きくなって、後退量ＢＫ，ＢＫ１００に相当する値が大きくなるが、その角部に丸みをつければ、エッチング液の回り込みを少なくして、後退量ＢＫ，ＢＫ１００に相当する値を抑えることができる。このため、第１変形例では、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）での後退量ＢＫ１０２に比べて、上部電極ＵＥの平面形状の丸み部ＲＤでの後退量ＢＫ２ａを小さく（ＢＫ２ａ＜ＢＫ１０２）することができる。
【０２４５】
このため、第１変形例では、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）における後退量ＢＫ１０２と上記上部電極ＵＥ１０１の平面矩形の辺における後退量ＢＫ１０１との差に比べて、上部電極ＵＥの平面形状の丸み部ＲＤにおける後退量ＢＫ２ａと上部電極ＵＥの平面形状の辺における後退量ＢＫ１ａとの差を、小さくすることができる。すなわち、Ｋ２ａ−ＢＫ１ａ＜ＢＫ１０２−ＢＫ１０１とすることができる。
【０２４６】
また、第１変形例を適用した場合、容量素子ＣＰとメモリ素子ＭＣとを同一の半導体基板ＳＢ上に形成することで製造された半導体装置においては、必然的に、上部電極ＵＥの平面形状の丸み部ＲＤにおける後退量ＢＫ２ａは、ゲート電極ＭＧのゲート幅方向の端部における角部での後退量ＢＫ１２よりも小さくなる（ＢＫ１２＞ＢＫ２ａ）。すなわち、上部電極ＵＥの平面形状の丸み部ＲＤにおける後退量ＢＫ２ａは、ゲート電極ＭＧの平面形状における角部での後退量ＢＫ１２よりも小さくなる（ＢＫ１２＞ＢＫ２ａ）。
【０２４７】
このため、第１変形例では、上部電極ＵＥの平面形状の丸み部ＲＤ近傍において、上部電極ＵＥと下部電極ＬＥとの間の耐圧が低くなるのを抑制または防止することができる。すなわち、上記検討例では、上記上部電極ＵＥ１０１の平面矩形の角部近傍において、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の耐圧が低くなるが、それに比べて、第１変形例では、上部電極ＵＥの平面形状の丸み部ＲＤ近傍において、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させることができる。
【０２４８】
このように、第１変形例では、上部電極ＵＥの平面形状は、矩形の角に丸みをつけた形状を有している。このような上部電極ＵＥの平面形状を採用したことにより、上部電極ＵＥの平面形状の丸み部ＲＤにおける後退量ＢＫ２ａを抑制することができる。このため、上部電極ＵＥに対する容量絶縁膜ＤＥの後退量ＢＫとゲート電極ＭＧに対する絶縁膜ＭＺの後退量ＢＫ１０とに着目すると、次のようになっている。すなわち、上部電極ＵＥの平面形状の丸み部ＲＤにおける後退量ＢＫ２ａは、上部電極ＵＥの平面形状の辺（上部電極ＵＥの平面形状のベースとなる矩形の辺）における後退量ＢＫ１ａよりも大きく（ＢＫ２ａ＞ＢＫ１ａ）なるが、ゲート電極ＭＧの平面形状の角部における後退量ＢＫ１２よりも小さく（ＢＫ１２＞ＢＫ２ａ）なっている。
【０２４９】
このように、上記本実施の形態１と同様に、第１変形例においても、上部電極ＵＥの平面形状を工夫したことにより、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上することができる。このため、容量素子の信頼性を向上させることができる。従って、容量素子を有する半導体装置の信頼性を向上させることができる。
【０２５０】
＜第２変形例について＞
次に、第２変形例について、図６７〜図７１を参照して説明する。
【０２５１】
図６７および図６８は、第２変形例の半導体装置の要部平面図であり、キャパシタ形成領域１Ｂに形成した容量素子ＣＰの平面図が示されている。図６７のＡ１ｂ−Ａ１ｂ線の断面図は、上記図２にほぼ対応したものとなる。図６７および図６８は、互いに同じ平面領域（キャパシタ形成領域１Ｂ）が示されているが、図６７は上記図４７や上記図６２に相当する図であり、下部電極ＬＥ、上部電極ＵＥ、サイドウォールスペーサＳＷおよびコンタクトホールＣＴのレイアウトが示され、図６８は上記図４８や上記図６３に相当する図であり、下部電極ＬＥおよび上部電極ＵＥのレイアウトが示されている。図６９は、第２変形例の半導体装置の部分拡大平面図であり、図６８において一点鎖線で囲まれた領域ＲＧ１ｂの拡大図に対応している。図７０および図７１は、第２変形例の半導体装置の部分拡大断面図であり、図７０は、図６９のＡ２ｂ−Ａ２ｂ線の断面図に対応し、図７１は、図６９のＡ３ｂ−Ａ３ｂ線の断面図に対応している。なお、図７０および図７１には、上記図３１〜図３４のようにサイドウォールスペーサＳＷを絶縁膜ＩＬ１ａと絶縁膜ＩＬ１ｂとの積層膜により形成した場合が示されているが、図７０および図７１において、サイドウォールスペーサＳＷを上記図２９および図３０のように単層の絶縁膜とすることもできる。また、容量絶縁膜ＤＥは上部電極ＵＥで覆われているが、図６８および図６９において、容量絶縁膜ＤＥの外周（端部ＤＥＧ）の位置を点線で示してある。
【０２５２】
第２変形例の半導体装置は、容量素子ＣＰ以外は、上記実施の形態１の半導体装置と同様であるので、ここでは容量素子ＣＰについてのみ説明する。
【０２５３】
また、容量素子ＣＰについても、第２変形例では、上部電極ＵＥの平面形状が相違していること以外は、上記実施の形態１の容量素子ＣＰと基本的には同様の構成を有しているので、ここでは、上部電極ＵＥを中心にして説明する。
【０２５４】
下部電極ＬＥの平面形状については、第２変形例においても、上記実施の形態１と同様であり、矩形である。また、上記実施の形態１と同様に、第２変形例においても、図６７および図６８にも示されるように、平面視において、上部電極ＵＥは下部電極ＬＥに内包されている。しかしながら、上部電極ＵＥの平面形状は、上記実施の形態１と第２変形例とで相違している。
【０２５５】
すなわち、図６７〜図６９にも示されるように、第２変形例では、上部電極ＵＥの平面形状は、円形状である。すなわち、上部電極の平面形状は、円形の平面形状を有している。上部電極ＵＥの平面形状は、円形であるため、上部電極ＵＥの平面形状の外周は、角部を有していない。
【０２５６】
上記実施の形態１と同様に、第２変形例においても、図６８〜図７１からも分かるように、容量絶縁膜ＤＥの外周（すなわち端部ＤＥＧ）は、上部電極ＵＥの側壁ＵＥＧから後退しており、その理由も、上記実施の形態１と同様である。
【０２５７】
ここで、第２変形例の場合において、上部電極ＵＥの平面形状の円形の外周における上記後退量ＢＫを、符号ＢＫ３を付して後退量ＢＫ３と称することとする。後退量ＢＫ３は、図６８〜図７１に示されている。
【０２５８】
上記実施の形態１も上記第１変形例も第２変形例も、ともに、上部電極ＵＥの平面形状を工夫することで、上部電極ＵＥの外周において、上記後退量ＢＫが相対的に大きくなる箇所が生じにくくし、それによって、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させている。
【０２５９】
すなわち、上記実施の形態１では、上部電極ＵＥの平面形状を、矩形の角を落とした形状とし、上記第１変形例では、上部電極ＵＥの平面形状を、矩形の角に丸みを付けた形状としていたが、第２変形例では、上部電極ＵＥの平面形状を、円形状としている。
【０２６０】
上記実施の形態１で上記検討例を参照して説明したように、矩形の平面形状を有する上記上部電極ＵＥ１０１における平面矩形の角部（９０°の角部）では、ウェットエッチングで使用するエッチング液が回り込みやすいため、絶縁膜ＭＤのサイドエッチング量が大きくなり、上記後退量ＢＫ１０２がかなり大きくなってしまう。
【０２６１】
それに対して、第２変形例では、上部電極ＵＥの平面形状は、円形である。このため、上部電極ＵＥの平面形状の円形の外周では、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）に比べて、ウェットエッチングで使用するエッチング液の回り込みが抑えられるため、絶縁膜ＭＤのサイドエッチング量を抑制することができ、後退量ＢＫ３を小さくすることができる。このため、第２変形例では、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）での後退量ＢＫ１０２に比べて、上部電極ＵＥの平面形状の円形の外周における後退量ＢＫ３を小さく（ＢＫ３＜ＢＫ１０２）することができる。また、上部電極ＵＥの平面形状は円形であるため、上部電極ＵＥの平面形状の円形の外周のいずれの位置においても、容量絶縁膜ＤＥの後退量ＢＫ３はほぼ同じ値になる。
【０２６２】
また、第２変形例を適用した場合、容量素子ＣＰとメモリ素子ＭＣとを同一の半導体基板ＳＢ上に形成することで製造された半導体装置においては、必然的に、上部電極ＵＥの平面形状の円形の外周における後退量ＢＫ３は、ゲート電極ＭＧのゲート幅方向の端部における角部での後退量ＢＫ１２よりも小さくなる（ＢＫ１２＞ＢＫ３）。すなわち、上部電極ＵＥの平面形状の円形の外周における上記後退量ＢＫ３は、ゲート電極ＭＧの平面形状における角部での後退量ＢＫ１２よりも小さくなる（ＢＫ１２＞ＢＫ３）。
【０２６３】
このため、第２変形例では、上部電極ＵＥの平面形状の外周の近傍において、上部電極ＵＥと下部電極ＬＥとの間の耐圧が低くなるのを抑制または防止することができる。すなわち、上記検討例では、上記上部電極ＵＥ１０１の平面矩形の角部近傍において、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の耐圧が低くなるが、それに比べて、第２変形例では、上部電極ＵＥの平面形状の外周近傍において、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させることができる。
【０２６４】
このように、第２変形例では、上部電極ＵＥの平面形状を、円形状としている。このような上部電極ＵＥの平面形状を採用したことにより、上部電極ＵＥの平面形状の外周における後退量ＢＫ３を抑制することができる。このため、上部電極ＵＥに対する容量絶縁膜ＤＥの後退量ＢＫとゲート電極ＭＧに対する絶縁膜ＭＺの後退量ＢＫ１０とに着目すると、次のようになっている。すなわち、上部電極ＵＥの平面形状の外周における後退量ＢＫ３は、上部電極ＵＥの平面形状の円形の外周のいずれの位置においても概ね同じであるが、ゲート電極ＭＧの平面形状の角部における後退量ＢＫ１２よりも小さく（ＢＫ１２＞ＢＫ３）なっている。
【０２６５】
このように、上記本実施の形態１と同様に、第２変形例においても、上部電極ＵＥの平面形状を工夫したことにより、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上することができる。このため、容量素子の信頼性を向上させることができる。従って、容量素子を有する半導体装置の信頼性を向上させることができる。
【０２６６】
＜第３変形例について＞
次に、第３変形例について、図７２〜図７４を参照して説明する。
【０２６７】
図７２〜図７４は、第３変形例の半導体装置の要部平面図であり、キャパシタ形成領域１Ｂに形成した容量素子ＣＰの平面図が示されている。図７２のＡ１ｃ−Ａ１ｃ線の断面図は、上記図２にほぼ対応したものとなる。図７２〜図７４は、互いに同じ平面領域（キャパシタ形成領域１Ｂ）が示されているが、図７２は上記図４７、図６２および図６７に相当する図であり、下部電極ＬＥ、上部電極ＵＥ、サイドウォールスペーサＳＷおよびコンタクトホールＣＴのレイアウトが示されている。図７３は、上記図４８、上記図６３および図６８に相当する図であり、下部電極ＬＥおよび上部電極ＵＥのレイアウトが示されている。図７４は、上記図４９に相当する図であり、下部電極ＬＥのレイアウトが示されている。また、容量絶縁膜ＤＥは上部電極ＵＥで覆われているが、図７３において、容量絶縁膜ＤＥの外周（端部ＤＥＧ）の位置を点線で示してある。
【０２６８】
第３変形例の半導体装置は、容量素子ＣＰ以外は、上記実施の形態１の半導体装置と同様であるので、ここでは容量素子ＣＰについてのみ説明する。
【０２６９】
また、容量素子ＣＰについても、第３変形例では、下部電極ＬＥの平面形状が相違していること以外は、上記第２変形例の容量素子ＣＰと基本的には同様の構成を有しているので、ここでは、下部電極ＬＥを中心にして説明する。
【０２７０】
上部電極ＵＥの平面形状については、第３変形例においても、上記第２変形例と同様であり、円形の平面形状を有している。また、上記第２変形例と同様に、第３変形例においても、図７２および図７３にも示されるように、平面視において、上部電極ＵＥは下部電極ＬＥに内包されている。しかしながら、下部電極ＬＥの平面形状は、上記第２変形例と第３変形例とで相違している。
【０２７１】
すなわち、図７２〜図７４にも示されるように、第３変形例では、下部電極ＬＥの平面形状は、円形状である。すなわち、下部電極の平面形状は、円形の平面形状を有している。下部電極ＬＥの平面形状は、円形であるため、下部電極ＬＥの平面形状の外周は、角部を有していない。
【０２７２】
上記第２変形例と同様に、第３変形例においても、容量絶縁膜ＤＥの外周（すなわち端部ＤＥＧ）は、上部電極ＵＥの側壁ＵＥＧから後退している。上部電極ＵＥの平面形状は上記第２変形例と第３変形例とで同じであるため、容量絶縁膜ＤＥの後退量ＢＫ（ＢＫ３）については、第３変形例も上記第２変形例と同様である。このため、ここでは、後退量ＢＫ３についての繰り返しの説明は省略する。
【０２７３】
第３変形例では、上記第２変形例で得られる効果に加えて、次のような効果も得ることができる。
【０２７４】
すなわち、第３変形例では、上部電極ＵＥの平面形状を円形にしたことで、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させることができるのに加えて、下部電極ＬＥの平面形状も円形にすることで、容量素子の専有面積を低減することができる。すなわち、上部電極ＵＥは、平面視において下部電極ＬＥに内包されているため、容量素子の占有面積を決めるのは、下部電極ＬＥの平面形状である。このため、上部電極ＵＥの平面形状を円形にしたことに合わせて、下部電極ＬＥの平面形状も円形にすることで、容量素子の専有面積を低減することができる。このため、半導体装置の小型化（小面積化）に有利となる。
【０２７５】
ここで、上記実施の形態１と上記第１変形例と上記第２変形例と上記第３変形例とを比べてみると、次のような有利性がある。
【０２７６】
容量素子の容量値の増大と容量素子の占有面積の低減とを両立させる観点では、上記実施の形態１と上記第１変形例と上記第３変形例とが優れている。また、半導体基板の主面において、容量素子をレイアウトしやすくするためには、容量素子全体の外形が略矩形であることが好ましいため、この観点では、上記実施の形態１と上記第１変形例と上記第２変形例とが優れている。また、後退量ＢＫの最大値をできるだけ小さくして上部電極ＵＥと下部電極ＬＥとの耐圧をできるだけ向上させる観点では、上記第２変形例と上記第３変形例とが優れている。
【０２７７】
（実施の形態３）
図７５〜図７７は、本実施の形態３の半導体装置の要部平面図であり、キャパシタ形成領域１Ｂに形成した容量素子ＣＰの平面図が示されている。図７５〜図７７は、互いに同じ平面領域（キャパシタ形成領域１Ｂ）が示されているが、図７５は、下部電極ＬＥ、上部電極ＵＥおよびコンタクトホールＣＴのレイアウトが示されている。図７６は、上記図４８に相当する図であり、下部電極ＬＥおよび上部電極ＵＥのレイアウトが示されている。図７７は、上記図４９に相当する図であり、下部電極ＬＥのレイアウトが示されているが、理解を簡単にするために、上部電極ＵＥの外周位置を二点鎖線で示してある。図７８は、本実施の形態３の半導体装置の要部断面図であり、図７５のＡ１ｅ−Ａ１ｅ線の断面図にほぼ対応している。また、図７５のＡ１ｄ−Ａ１ｄ線の断面図は、上記図２にほぼ対応したものとなる。図７９は、本実施の形態３の半導体装置の部分拡大平面図であり、図７６において一点鎖線で囲まれた領域ＲＧ３の拡大図に対応している。図８０および図８１は、本実施の形態３の半導体装置の部分拡大断面図であり、図８０は、図７９のＡ７−Ａ７線の断面図に対応し、図８１は、図７９のＡ８−Ａ８線の断面図に対応している。なお、図８０および図８１には、上記図３１〜図３４のようにサイドウォールスペーサＳＷを絶縁膜ＩＬ１ａと絶縁膜ＩＬ１ｂとの積層膜により形成した場合が示されているが、図８０および図８１において、サイドウォールスペーサＳＷを上記図２９および図３０のように単層の絶縁膜とすることもできる。また、容量絶縁膜ＤＥは上部電極ＵＥで覆われているが、図７６および図７９において、容量絶縁膜ＤＥの外周（端部ＤＥＧ）の位置を点線で示してある。
【０２７８】
本実施の形態３の半導体装置は、容量素子ＣＰ以外は、上記実施の形態１の半導体装置と同様であるので、ここでは容量素子ＣＰについてのみ説明する。また、本実施の形態３の容量素子ＣＰについて、ここでは、上記実施の形態１の容量素子ＣＰとの相違点を中心に説明し、上記実施の形態１の容量素子ＣＰと同様の構成については、その繰り返しの説明は省略する。
【０２７９】
本実施の形態３においても、下部電極ＬＥの平面形状については、上記実施の形態１と同様であり、矩形状の平面形状を有している。しかしながら、上部電極ＵＥの平面形状については、本実施の形態３は上記実施の形態１とは相違している。上記実施の形態１では、平面視において上部電極ＵＥは下部電極ＬＥに内包されていたが、本実施の形態３では、平面視において上部電極ＵＥは下部電極ＬＥに内包されておらず、上部電極ＵＥは、平面視で下部電極ＬＥと重なる領域と重ならない領域とを有している。
【０２８０】
下部電極ＬＥが、上部電極ＵＥで覆われる領域と覆われない領域とを有している点は、上記実施の形態１と上記実施の形態２と本実施の形態３とで共通である。下部電極ＬＥと上部電極ＵＥとそれらの間の容量絶縁膜ＤＥとで容量素子ＣＰを形成するには、下部電極ＬＥは、上部電極ＵＥで覆われる領域を有している必要がある。すなわち、上部電極ＵＥは、平面視で下部電極ＬＥと重なる領域を有している必要がある。そして、下部電極ＬＥは、上記プラグＰＧを接続できるように、上部電極ＵＥで覆われない領域を有している必要がある。下部電極ＬＥのうち、上部電極ＵＥで覆われていない部分上に上記コンタクトホールＣＴを形成し、そこに上記プラグＰＧを埋め込むことで、下部電極ＬＥに上記プラグＰＧを接続することができる。このため、下部電極ＬＥが上部電極ＵＥで覆われる領域と覆われない領域とを有し、かつ、上部電極ＵＥが平面視で下部電極ＬＥと重なる領域を有している点は、上記実施の形態１と上記実施の形態２と本実施の形態３とで共通となる。
【０２８１】
しかしながら、本実施の形態３では、上部電極ＵＥは、平面視で下部電極ＬＥと重なる領域と重ならない領域とを有しているが、このような形状にするのは、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状が１８０°未満の角部を有さないようにするためである。すなわち、本実施の形態３は、上部電極ＵＥが、平面視で下部電極ＬＥに重なる領域と重ならない領域とを有し、かつ、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状は１８０°未満の角部を有さないことを、主要な特徴のうちの一つとしている。
【０２８２】
上部電極ＵＥが平面視で下部電極ＬＥに内包されている場合、上部電極ＵＥの平面形状には、１８０°未満の角部を設けるか、あるいは弧（円弧）の部分を設けるかする必要がある。それに対して、本実施の形態３では、上部電極ＵＥが、下部電極ＬＥと重なる領域と重ならない領域とを有するようにするとともに、上部電極ＵＥの平面形状について、１８０°未満の角部あるいは弧（円弧）の部分を設ける箇所を、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域に限定する。このため、本実施の形態３では、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状は１８０°未満の角部を有さないようにすることができ、そのようにしても、上部電極ＵＥの平面形状を閉領域とすることができる。
【０２８３】
また、容量絶縁膜ＤＥは、上部電極ＵＥの下に形成されており、ほぼ上部電極ＵＥと同様のパターン（平面形状）を有しているが、上記実施の形態１と同様に、本実施の形態３においても、図７６、図７９〜図８１からも分かるように、容量絶縁膜ＤＥの外周（すなわち端部ＤＥＧ）は、上部電極ＵＥの側壁ＵＥＧから後退しており、その理由も、上記実施の形態１と同様である。
【０２８４】
ここで、本実施の形態３において、上部電極ＵＥのうちの下部電極ＬＥと重なる領域における上記後退量ＢＫを、符号ＢＫ４を付して後退量ＢＫ４と称することとする。後退量ＢＫ４は、図７６および図７９〜図８１に示されている。
【０２８５】
上部電極ＵＥが平面視で下部電極ＬＥに内包されている場合は、容量絶縁膜ＤＥは上部電極ＵＥと下部電極ＬＥとの間にだけ延在していたが、本実施の形態３では、上部電極ＵＥは、平面視で下部電極ＬＥと重なる領域と重ならない領域とを有している。このため、本実施の形態３では、上部電極ＵＥのうちの下部電極ＬＥと重なる領域においては、上部電極ＵＥと下部電極ＬＥとの間に容量絶縁膜ＤＥが介在しているが、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域においては、上部電極ＵＥの下に容量絶縁膜ＤＥが存在し、その容量絶縁膜ＤＥの下には下部電極ＬＥではなく半導体基板ＳＢの基板領域が存在している。この場合、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域において、半導体基板ＳＢと上部電極ＵＥとは容量絶縁膜ＤＥによって絶縁されることになる。また、上記図４のようにキャパシタ形成領域１Ｂ全体に素子分離領域ＳＴを形成することを本実施の形態３に適用することもでき、その場合は、下部電極ＬＥの下には素子分離領域ＳＴが存在するとともに、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域においては、上部電極ＵＥの下に容量絶縁膜ＤＥが存在し、その容量絶縁膜ＤＥの下には素子分離領域ＳＴが存在することになる。
【０２８６】
上部電極ＵＥの側壁上と下部電極ＬＥの側壁上には、側壁絶縁膜であるサイドウォールスペーサＳＷが形成されている点は、上記実施の形態１と上記実施の形態２と本実施の形態３とで共通である。
【０２８７】
しかしながら、上部電極ＵＥが平面視で下部電極ＬＥに内包されている場合は、下部電極ＬＥの平面形状の外周を構成する側壁は、上部電極ＵＥでは覆われないため、下部電極ＬＥの平面形状の外周を構成する側壁全体にサイドウォールスペーサＳＷが形成される。また、上部電極ＵＥが平面視で下部電極ＬＥに内包されている場合は、上部電極ＵＥの側壁上に形成されたサイドウォールスペーサＳＷは、概ね下部電極ＬＥ上に位置している。
【０２８８】
一方、上部電極ＵＥが平面視で下部電極ＬＥと重なる領域と重ならない領域とを有している場合は、下部電極ＬＥの平面形状の外周を構成する側壁の少なくとも一部は上部電極ＵＥで覆われるため、下部電極ＬＥの平面形状の外周を構成する側壁のうち、上部電極ＵＥで覆われない部分上にサイドウォールスペーサＳＷが形成される。また、上部電極ＵＥが平面視で下部電極ＬＥと重なる領域と重ならない領域とを有している場合は、上部電極ＵＥのうちの下部電極ＬＥと重なる領域における上部電極ＵＥの側壁上に形成されたサイドウォールスペーサＳＷは、概ね下部電極ＬＥ上に位置している。しかしながら、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域における上部電極ＵＥの側壁上に形成されたサイドウォールスペーサＳＷは、半導体基板ＳＢの基板領域上または素子分離領域ＳＴ上に位置している。また、上部電極ＵＥが平面視で下部電極ＬＥと重なる領域と重ならない領域とを有している場合は、上部電極ＵＥの一部が下部電極ＬＥの外周を越えて延在するので、下部電極ＬＥの側壁に対応する段差部が上部電極ＵＥの表面に形成されることになり、この上部電極ＵＥの段差部に隣接する位置にもサイドウォールスペーサＳＷが形成され得る。
【０２８９】
上記実施の形態１も上記実施の形態２も本実施の形態３も、上部電極ＵＥの平面形状を工夫することで、上部電極ＵＥにおいて、上記後退量ＢＫが相対的に大きくなる箇所を生じにくくし、それによって、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させている。上部電極ＵＥの平面形状の工夫の仕方が、本実施の形態３は、上記実施の形態１，２と相違している。
【０２９０】
すなわち、本実施の形態３では、上部電極ＵＥが、平面視で下部電極ＬＥと重なる領域と重ならない領域とを有するようにし、かつ、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状が１８０°未満の角部を有さないようにしている。
【０２９１】
上記実施の形態１で上記検討例を参照して説明したように、矩形の平面形状を有する上記上部電極ＵＥ１０１における平面矩形の角部（９０°の角部）では、ウェットエッチングで使用するエッチング液が回り込みやすいため、絶縁膜ＭＤのサイドエッチング量が大きくなり、上記後退量ＢＫ１０２がかなり大きくなってしまう。
【０２９２】
それに対して、本実施の形態３では、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状は１８０°未満の角部を有していない。このため、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、いずれの位置においても、上部電極ＵＥの側壁ＵＥＧからの容量絶縁膜ＤＥの端部ＤＥＧの後退量ＢＫ４は、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）に比べて小さく（ＢＫ４＜ＢＫ１０２）することができる。
【０２９３】
また、本実施の形態３を適用した場合、容量素子ＣＰとメモリ素子ＭＣとを同一の半導体基板ＳＢ上に形成することで製造された半導体装置においては、必然的に、上部電極ＵＥのうちの下部電極ＬＥと重なる領域における上記後退量ＢＫ４は、ゲート電極ＭＧのゲート幅方向の端部における角部での後退量ＢＫ１２よりも小さくなる（ＢＫ１２＞ＢＫ４）。すなわち、上部電極ＵＥのうちの下部電極ＬＥと重なる領域における上記後退量ＢＫ４は、ゲート電極ＭＧの平面形状における角部での後退量ＢＫ１２よりも小さくなる（ＢＫ１２＞ＢＫ４）。
【０２９４】
このため、本実施の形態３では、上部電極ＵＥのうちの下部電極ＬＥと重なる領域において、後退量ＢＫ４が大きくなる箇所が生じて上部電極ＵＥと下部電極ＬＥとの間の耐圧が低くなるのを抑制または防止することができる。すなわち、上記検討例では、上記上部電極ＵＥ１０１の平面矩形の角部近傍において、上部電極ＵＥ１０１と下部電極ＬＥ１０１との間の耐圧が低くなるが、それに比べて、本実施の形態３では、上部電極ＵＥのうちの下部電極ＬＥと重なる領域において、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上させることができる。
【０２９５】
また、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域では、上部電極ＵＥは下部電極ＬＥと対向していない。このため、たとえ上部電極ＵＥのうちの下部電極ＬＥと重ならない領域で上記後退量ＢＫが大きくなる箇所が生じたとしても、上部電極ＵＥと下部電極ＬＥとの間の耐圧が低下することはない。このため、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域において、上部電極ＵＥの平面形状が１８０°未満の角部を有していても、例えば９０°の角部を有していても、その角部で後退量ＢＫが大きくなっても、上部電極ＵＥと下部電極ＬＥとの間の耐圧には影響せず、耐圧を低下させることはない。
【０２９６】
このように、本実施の形態３では、上部電極ＵＥが、平面視で下部電極ＬＥと重なる領域と重ならない領域とを有するようにし、かつ、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状が１８０°未満の角部を有さないようにしている。このような上部電極ＵＥの平面形状を採用したことにより、上部電極ＵＥのうちの下部電極ＬＥと重なる領域において、後退量ＢＫ４を抑制することができる。このため、上部電極ＵＥに対する容量絶縁膜ＤＥの後退量ＢＫとゲート電極ＭＧに対する絶縁膜ＭＺの後退量ＢＫ１０とに着目すると、次のようになっている。すなわち、上部電極ＵＥのうちの下部電極ＬＥと重なる領域における後退量ＢＫ４は、ゲート電極ＭＧの平面形状における角部における後退量ＢＫ１２よりも小さく（ＢＫ１２＞ＢＫ４）なっている。
【０２９７】
このように、上記本実施の形態１と同様に、本実施の形態３においても、上部電極ＵＥの平面形状を工夫したことにより、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上することができる。このため、容量素子の信頼性を向上させることができる。従って、容量素子を有する半導体装置の信頼性を向上させることができる。
【０２９８】
また、本実施の形態３では、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状は、９０°以下の角度の角部はもちろん、９０°よりも大きくかつ１８０°未満の角度の角部も有さないようにしている。その代り、本実施の形態３では、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状は、１８０°よりも大きな角度の角部を有することができる。上部電極ＵＥのうちの下部電極ＬＥと重なる領域において、９０°よりも大きくかつ１８０°よりも小さな角部がある場合に比べると、本実施の形態３のように１８０°未満の角部が無い場合の方が、上記後退量ＢＫを更に小さくすることができる。このため、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域において、上記後退量ＢＫをできるだけ小さくして上部電極ＵＥと下部電極ＬＥとの間の耐圧をできるだけ向上するという観点では、本実施の形態３は優れている。
【０２９９】
しかしながら、本実施の形態３では、上部電極ＵＥが平面視で下部電極ＬＥと重ならない領域を有しており、この下部電極ＬＥと重ならない領域では、上部電極ＵＥと下部電極ＬＥとは対向していないため、容量素子の容量値を増加させるのには寄与しない。このため、所定の容量値を有する容量素子の面積をできるだけ縮小して半導体装置の小型化（小面積化）を図るという観点では、上部電極ＵＥが平面視で下部電極ＬＥに内包される場合が優れており、この点で、上記実施の形態１，２は、上部電極ＵＥを平面視で下部電極ＬＥに内包させることができるため、好適である。
【０３００】
また、本実施の形態３は、上部電極ＵＥが、平面視で下部電極ＬＥと重なる領域と重ならない領域とを有するようにし、かつ、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状が１８０°未満の角部を有さないようにしている。これを実現する平面形状の一例が、上記図７５〜図７８のパターンであり、他の一例が、図８２〜図８６のパターンである。
【０３０１】
図８２〜図８４は、本実施の形態３の半導体装置の変形例の要部平面図であり、キャパシタ形成領域１Ｂに形成した容量素子ＣＰの平面図が示されている。図８２〜図８４は、互いに同じ平面領域（キャパシタ形成領域１Ｂ）が示されている。このうち、図８２は、下部電極ＬＥ、上部電極ＵＥおよびコンタクトホールＣＴのレイアウトが示されているが、理解を簡単にするために、下部電極ＬＥの外周位置を二点鎖線で示してある。図８３は、上記図７６に相当する図であり、下部電極ＬＥおよび上部電極ＵＥのレイアウトが示されている。容量絶縁膜ＤＥは上部電極ＵＥで覆われているが、図８３において、容量絶縁膜ＤＥの外周（端部ＤＥＧ）の位置を点線で示してある。図８４は、上記図７７に相当する図であり、下部電極ＬＥのレイアウトが示されているが、理解を簡単にするために、上部電極ＵＥの外周位置を二点鎖線で示してある。また、図８５は、本実施の形態３の半導体装置の変形例の要部断面図であり、図８２のＡ１ｆ−Ａ１ｆ線の断面図にほぼ対応している。また、図８６は、本実施の形態３の半導体装置の変形例の部分拡大断面図であり、図８５において点線で囲まれた領域ＲＧ４の拡大図に対応している。
【０３０２】
上記図７５〜図７８の場合と図８２〜図８６の場合のいずれの場合も、上部電極ＵＥが、平面視で下部電極ＬＥと重なる領域と重ならない領域とを有しており、かつ、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状が１８０°未満の角部を有していない。このため、上記図７５〜図７８の場合と図８２〜図８５の場合のいずれの場合も、上部電極ＵＥのうちの下部電極ＬＥと重なる領域において、上記後退量ＢＫ４を抑制することができるため、上部電極ＵＥと下部電極ＬＥとの間の耐圧を向上することができる。
【０３０３】
上記図７５〜図７８の場合は、上部電極ＵＥは、具体的には次のような平面形状となっている。
【０３０４】
すなわち、図７５〜図７８の場合は、上部電極ＵＥの平面形状は、下部電極ＬＥに内包されるような矩形（下部電極ＬＥの各辺に平行な辺を有する矩形）のパターンをベースにし、そのベースの矩形の４つの角部にそれぞれ他の矩形のパターンを連結した平面形状となっている。ベースの矩形の角部に連結された矩形のパターンの９０°の角部（例えば図７５で符号ＣＮ３を付した角部）は、下部電極ＬＥには重ならない位置に配置された平面形状となっている。これにより、ベースの矩形と前記他の矩形のパターンとの接続部には、約２７０°の角部（例えば図７５で符号ＣＮ２を付した角部）が形成されるが、この角部（ＣＮ２）は上部電極ＵＥのうちの下部電極ＬＥと重なる領域に位置することになる。このため、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状に１８０°よりも大きな角部、ここでは約２７０°の角部ＣＮ２、は存在するが、１８０°未満の角部は存在しなくなる。
【０３０５】
図８２〜図８６の場合は、上部電極ＵＥは、具体的には次のような平面形状となっている。
【０３０６】
すなわち、図８２〜図８６の場合は、下部電極ＬＥの平面形状は、矩形状であり、一方、上部電極ＵＥの平面形状は、下部電極ＬＥよりも大きな外形を有する矩形（下部電極ＬＥの各辺に平行な辺を有する矩形）の平面形状をベースとし、この矩形の中央付近に、下部電極ＬＥよりも小さな開口部ＯＰを設けた平面形状を有している。すなわち、上部電極ＵＥの平面形状は、平面視で下部電極ＬＥを内包するような矩形をベースとし、この矩形の中央に開口部ＯＰを設けた平面形状を有している。開口部ＯＰは、平面視で下部電極ＬＥに内包されており、例えば矩形状の平面形状を有している。このため、平面視において、上部電極ＵＥの外周は下部電極ＬＥの外周よりも大きく、上部電極ＵＥの外周は、下部電極ＬＥの外周よりも外側にあり、開口部ＯＰは、下部電極ＬＥの外周よりも小さく、開口部ＯＰは下部電極ＬＥの外周よりも内側にある。上部電極ＵＥと下部電極ＬＥとの間には容量絶縁膜ＤＥが介在している。
【０３０７】
図８２〜図８６の場合、開口部ＯＰ以外では、下部電極ＬＥは上部電極ＵＥで覆われているが、開口部ＯＰは上部電極ＵＥが形成されていない領域であるため、開口部ＯＰの直下の下部電極ＬＥは、上部電極ＵＥでは覆われていない。上部電極ＵＥに開口部ＯＰを設けたのは、下部電極ＬＥは、上記プラグＰＧを接続できるように、上部電極ＵＥで覆われない領域を有する必要があるためである。下部電極ＬＥのうち、上部電極ＵＥで覆われていない部分（ここでは開口部ＯＰの直下の部分）上に上記コンタクトホールＣＴを形成し、そこに上記プラグＰＧを埋め込むことで、下部電極ＬＥに上記プラグＰＧを接続することができる。
【０３０８】
そして、図８２〜図８６の場合、平面視において、上部電極ＵＥの外周は下部電極ＬＥの外周よりも大きく、上部電極ＵＥの外周は、下部電極ＬＥの外周よりも外側にあるため、上部電極ＵＥの外周は、平面視で下部電極ＬＥと重ならない位置に存在している。このため、平面視において、上部電極ＵＥの外周が有する角部は、下部電極ＬＥと重ならない領域に存在することになる。従って、上部電極ＵＥの外周は、約９０°の角部ＣＮ５を有しているが、この約９０°の角部ＣＮ５は、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域に存在する。すなわち、上部電極ＵＥのうちの下部電極ＬＥと重ならない領域では、上部電極ＵＥの平面形状は１８０°未満の角部（ここでは約９０°の角部ＣＮ５）を有している。しかしながら、開口部ＯＰの平面形状は矩形状であるため、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状は１８０°未満の角部を有さないものとなっている。具体的には、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状は、２７０°の角部ＣＮ４を有しているが、１８０°未満の角部は有していない。この角部ＣＮ４は、開口部ＯＰを構成する平面矩形の角に対応している。
【０３０９】
つまり、上記図７５〜図７８の場合と同様に、図８２〜図８６の場合も、上部電極ＵＥは、下部電極ＬＥと重なる領域と重ならない領域とを有し、かつ、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状は１８０°未満の角部を有さないものとなっている。
【０３１０】
上記図７５〜図７８の場合と同様に、図８２〜図８６の場合も、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、上部電極ＵＥの平面形状は１８０°未満の角部を有していない。このため、上部電極ＵＥのうちの下部電極ＬＥと重なる領域では、いずれの位置においても、上部電極ＵＥの側壁ＵＥＧからの容量絶縁膜ＤＥの端部ＤＥＧの後退量ＢＫ４は、上記上部電極ＵＥ１０１の平面矩形の角部（９０°の角部）に比べて小さく（ＢＫ４＜ＢＫ１０２）することができる。なお、図８２〜図８６の場合は、上部電極ＵＥのうちの下部電極ＬＥと重なる領域における上部電極ＵＥの側壁ＵＥＧは、開口部ＯＰの内壁に対応している。
【０３１１】
このため、上記図７５〜図７８の場合と同様に、図８２〜図８６の場合も、上部電極ＵＥのうちの下部電極ＬＥと重なる領域において、後退量ＢＫ４が大きくなる箇所が生じて上部電極ＵＥと下部電極ＬＥとの間の耐圧が低くなるのを抑制または防止することができる。従って、容量素子の信頼性を向上させることができ、また、容量素子を有する半導体装置の信頼性を向上させることができる。
【０３１２】
また、上記図７５〜図７８の場合と同様に、図８２〜図８６の場合も、容量素子ＣＰとメモリ素子ＭＣとを同一の半導体基板ＳＢ上に形成することで製造された半導体装置においては、必然的に、上部電極ＵＥのうちの下部電極ＬＥと重なる領域における上記後退量ＢＫ４は、ゲート電極ＭＧの平面形状における角部での後退量ＢＫ１２よりも小さくなる（ＢＫ１２＞ＢＫ４）。
【０３１３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０３１４】
その他、上記実施の形態に記載された内容の一部を以下に記載する。
【０３１５】
［付記１］
半導体基板上に形成されたメモリ素子と容量素子とを有する半導体装置であって、
前記メモリ素子は、内部に電荷蓄積部を有するゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極を有し、
前記容量素子は、第１電極と、前記第１電極上に容量絶縁膜を介して形成された第２電極とを有し、
前記容量絶縁膜と前記ゲート絶縁膜とは、同層の絶縁膜により形成され、
前記第２電極と前記ゲート電極とは、同層の導電膜により形成され、
前記第２電極と前記ゲート電極の側壁上に、側壁絶縁膜が形成されており、
前記第２電極の平面形状は、円形状であり、
前記第２電極の側壁からの前記容量絶縁膜の端部の後退量である第１後退量は、前記ゲート電極の平面形状の角における前記ゲート電極の側壁からの前記ゲート絶縁膜の端部の後退量である第２後退量よりも小さい、半導体装置。
【符号の説明】
【０３１６】
１Ａ  メモリ形成領域
１Ｂ  キャパシタ形成領域
１Ｃ  トランジスタ形成領域
ＡＣ  活性領域
ＢＫ，ＢＫ１，ＢＫ２，ＢＫ１ａ，ＢＫ２ａ，ＢＫ３，ＢＫ４  後退量
ＢＫ１０，ＢＫ１１，ＢＫ１２，ＢＫ１００，ＢＫ１０１，ＢＫ１０２  後退量
ＣＮ，ＣＮ２，ＣＮ３，ＣＮ４，ＣＮ５  角部
ＣＰ  容量素子
ＣＴ  コンタクトホール
ＤＥ，ＤＥ１０１  容量絶縁膜
ＤＥＧ，ＤＥＧ１０１  端部
ＥＸ１，ＥＸ２  ｎ−型半導体領域
ＧＥ  ゲート電極
ＧＩ，ＧＩ１，ＧＩ２  絶縁膜
ＩＬ１，ＩＬ１ａ，ＩＬ１ｂ，ＩＬ２，ＩＬ３  絶縁膜
ＬＥ，ＬＥ１０１  下部電極
Ｍ１  配線
ＭＣ  メモリ素子
ＭＤ  絶縁膜
ＭＥ  金属膜
ＭＧ  ゲート電極
ＭＧＧ  側壁
ＭＺ  絶縁膜
ＭＺＧ  端部
ＮＴ  窒化シリコン膜
ＯＰ  開口部
ＯＸ１，ＯＸ２  酸化シリコン膜
ＰＧ  プラグ
ＰＳ１，ＰＳ２  シリコン膜
ＰＷ１，ＰＷ２，ＰＷ３  ｐ型ウエル
Ｑ１  トランジスタ
ＲＤ  丸み部
ＲＧ１，ＲＧ１ａ，ＲＧ１ｂ，ＲＧ２，ＲＧ３，ＲＧ４，ＲＧ１０１  領域
ＳＢ  半導体基板
ＳＤ１，ＳＤ２  ｎ＋型半導体領域
ＳＬ  金属シリサイド層
ＳＴ  素子分離領域
ＳＷ  サイドウォールスペーサ
ＵＥ，ＵＥ１０１  上部電極
ＵＥＧ，ＵＥＧ１０１  側壁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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