(57)【要約】【課題】側壁加工プロセスの工程数を削減しつつ、配線パターンを細線化する。【解決手段】導電体からなる側壁パターン６Ａを芯材パターン３Ａの側壁に形成し、シード層２上に側壁パターン６Ａを残したまま芯材パターン３Ａを除去し、側壁パターン６Ａを介してシード層２をエッチングすることにより、側壁パターン６Ａおよびシード層２からなる配線を下地層１上に形成する。【選択図】図２
2014170789.tif 000002
【特許請求の範囲】
【請求項１】
ジボラン還元タングステンからなる芯材パターンを下地層上に形成する工程と、
前記芯材パターンの側壁にシラン還元タングステンからなる側壁パターンを形成する工程と、
前記芯材パターンを選択的に除去し、前記側壁パターンからなる配線を前記下地層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
下地層上に芯材パターンを形成する工程と、
前記芯材パターンの側壁に導電体からなる側壁パターンを形成する工程と、
前記芯材パターンを除去し、前記側壁パターンからなる配線を前記下地層上に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
下地層上に導電体からなる芯材パターンを形成する工程と、
前記芯材パターンの側壁に絶縁体からなる側壁パターンを形成する工程と、
前記側壁パターン間に導電体からなる埋め込みパターンを形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
第１の配線と、
前記第１の配線と同一レイヤ上に並列に形成され、前記第１の配線と幅が等しくかつ前記第１の配線より高さが低い第２の配線とを備えることを特徴とする半導体装置。
【請求項５】
前記第１の配線と同一レイヤ上に形成され、前記第１の配線と高さが等しくかつ前記第１の配線より幅が広い第３の配線とを備えることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
配線パターンを細線化する方法として側壁加工プロセスがある。この側壁加工プロセスを２回繰り返すことで、線幅が十ナノオーダーの配線を形成することも可能である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２０４４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、側壁加工プロセスの工程数を削減しつつ、配線パターンを細線化することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、下地層上に芯材パターンを形成する工程と、前記芯材パターンの側壁に導電体からなる側壁パターンを形成する工程と、前記芯材パターンを除去し、前記側壁パターンからなる配線を前記下地層上に形成する工程とを備える。
【図面の簡単な説明】
【０００６】
【図１】図１（ａ）〜図１（ｃ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】図２（ａ）〜図２（ｄ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３（ａ）〜図３（ｄ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）〜図４（ｄ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）〜図５（ｅ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）は、第３実施形態に係る半導体装置の製造方法を示す断面図、図６（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す平面図である。
【図７】図７（ａ）は、第３実施形態に係る半導体装置の製造方法を示す断面図、図７（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す平面図である。
【図８】図８（ａ）は、第３実施形態に係る半導体装置の製造方法を示す断面図、図８（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す平面図である。
【図９】図９は、第４実施形態に係る半導体装置の概略構成を示す断面図である。
【図１０】図１０は、第５実施形態に係る半導体装置の概略構成を示す斜視図である。
【図１１】図１１は、図１０のＥ部分を拡大して示す断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１（ａ）〜図１（ｃ）および図２（ａ）〜図２（ｄ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、下地層１上にはシード層２、芯材層３およびキャップ層４が順次形成されている。なお、下地層１は半導体基板であってもよいし、半導体基板上に形成された絶縁層であってもよいし、絶縁層上に形成された導体層であってもよく、特に限定されない。下地層１には、アクティブ領域または回路素子などが形成されていてもよい。シード層２は、例えば、ＴｉＮを用いることができる。芯材層３は、例えば、ジボラン（Ｂ２Ｈ６）還元タングステンを用いることができる。キャップ層４は、例えば、シリコン窒化膜を用いることができる。なお、シード層２は、ジボラン還元タングステン膜を成長させるために用いることができる。
【０００９】
そして、ＣＶＤなどの方法にてマスク材をキャップ層４上に成膜した後、フォトリソグラフィ技術およびドライエッチング技術にてマスク材をパターニングすることにより、キャップ層４上にマスクパターン５を形成する。なお、マスクパターン５は、例えば、ＴＥＯＳ（テトラエトキシシラン）を原料としたシリコン酸化膜を用いることができる。
【００１０】
次に、図１（ｂ）に示すように、等方性エッチングなどの方法によりマスクパターン５をスリミングし、マスクパターン５を細線化する。
【００１１】
次に、図１（ｃ）に示すように、マスクパターン５を介してキャップ層４および芯材層３を順次エッチングすることにより、マスクパターン５が転写された芯材パターン３Ａをシード層２上に形成する。
【００１２】
次に、図２（ａ）に示すように、ＣＶＤまたはスパッタなどの方法にて芯材パターン３Ａの側壁に導電体からなる側壁材６を成膜する。なお、側壁材６は、芯材パターン３Ａに対してエッチング選択比が低い材料を選択することができる。例えば、芯材パターン３Ａの材料がジボラン還元タングステンの場合、側壁材６の材料はシラン還元タングステンであることが好ましい。ここで、芯材パターン３Ａの材料としてジボラン還元タングステンを用いることにより、芯材パターン３Ａの側壁にシラン還元タングステンを安定して成膜することができる。
【００１３】
次に、図２（ｂ）に示すように、ＲＩＥなどの異方性エッチングにて芯材パターン３Ａ間の底の側壁材６を除去することにより、導電体からなる側壁パターン６Ａを芯材パターン３Ａの側壁に形成する。
【００１４】
次に、図２（ｃ）に示すように、ウェットエッチングなどの方法にてシード層２上に側壁パターン６Ａを残したまま芯材パターン３Ａを除去する。なお、芯材パターン３Ａの材料がジボラン還元タングステン、側壁パターン６Ａの材料がシラン還元タングステンの場合、ＮＨ４ＯＨなどの調整剤を用いたＰＨ．１０前後の溶液にてウェットエッチングを行うことにより、側壁パターン６Ａに対する芯材パターン３Ａのエッチング選択比を確保することができる。
【００１５】
次に、図２（ｄ）に示すように、側壁パターン６Ａを介してシード層２をエッチングすることにより、側壁パターン６Ａおよびシード層２からなる配線を下地層１上に形成する。
【００１６】
ここで、芯材パターン３Ａの側壁に形成された側壁パターン６Ａを配線として用いることにより、側壁パターン６Ａをエッチングマスクとして使用することなく、配線を形成することが可能となる。このため、側壁加工プロセスを繰り返す方法に比べて工程数を削減しつつ、配線を細線化することができる。
【００１７】
なお、芯材パターン３Ａの材料がジボラン還元タングステン、側壁パターン６Ａの材料がシラン還元タングステンという組み合わせの他、芯材パターン３Ａは、シリコン酸化膜などの絶縁体であってもよいし、側壁パターン６Ａは、Ａｌ、Ｃｕなどの金属であってもよいし、多結晶シリコンなどの半導体であってもよい。
【００１８】
（第２実施形態）
図３（ａ）〜図３（ｄ）、図４（ａ）〜図４（ｄ）および図５（ａ）〜図５（ｅ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、下地層１１上には隔壁層１２およびマスク層１３が順次形成されている。なお、隔壁層１２は、例えば、ＴＥＯＳ（テトラエトキシシラン）を原料としたシリコン酸化膜を用いることができる。マスク層１３は、例えば、アモルファスシリコンを用いることができる。
【００１９】
そして、ＣＶＤなどの方法にて芯材をマスク層１３上に成膜した後、フォトリソグラフィ技術およびドライエッチング技術にて芯材をパターニングすることにより、マスク層１３上に芯材パターン１４を形成する。なお、芯材パターン１４は、例えば、ＴＥＯＳ（テトラエトキシシラン）を原料としたシリコン酸化膜を用いることができる。この時、例えば、芯材パターン１４の幅および間隔は６０ｎｍとすることができる。
【００２０】
次に、図３（ｂ）に示すように、等方性エッチングなどの方法により芯材パターン１４をスリミングし、芯材パターン１４を細線化する。この時、例えば、芯材パターン１４の幅は３０ｎｍ、間隔は９０ｎｍとすることができる。
【００２１】
次に、図３（ｃ）に示すように、ＣＶＤなどの方法にて芯材パターン１４が覆われるようにマスク層１３上に側壁材を成膜する。そして、ＲＩＥなどの異方性エッチングにて芯材パターン１４間の底の側壁材を除去することにより、側壁パターン１５を芯材パターン１４の側壁に形成する。なお、側壁パターン１５は、芯材パターン１４に対してエッチング選択比が低い材料を選択することができる。例えば、芯材パターン１４の材料がシリコン酸化膜の場合、側壁パターン１５の材料はシリコン窒化膜を用いることができる。
【００２２】
次に、図３（ｄ）に示すように、ウェットエッチングなどの方法にてマスク層１３上に側壁パターン１５を残したまま芯材パターン１４を除去する。この時、例えば、側壁パターン１５の幅および間隔は３０ｎｍとすることができる。
【００２３】
次に、図４（ａ）に示すように、側壁パターン１５を介してマスク層１３をエッチングすることにより、側壁パターン１５が転写されたマスクパターン１３Ａを隔壁層１２上に形成する。
【００２４】
次に、図４（ｂ）に示すように、マスクパターン１３Ａを介して隔壁層１２をエッチングすることにより、マスクパターン１３Ａが転写された隔壁パターン１２Ａを下地層１１上に形成する。
【００２５】
次に、図４（ｃ）に示すように、スパッタなどの方法にてバリアメタル層１６を隔壁パターン１２Ａの側壁に成膜する。そして、メッキなどの方法にて隔壁パターン１２Ａ間に埋め込まれるようにしてバリアメタル層１６上に導電層１７を形成する。なお、導電層１７の材料は、例えば、Ｃｕを用いることができる。バリアメタル層１６の材料は、例えば、Ｔｉを用いることができる。
【００２６】
次に、図４（ｄ）に示すように、ＣＭＰまたはエッチバックなどの方法にて隔壁パターン１２Ａが露出するように導電層１７およびバリアメタル層１６を薄膜化することにより、導電体からなる芯材パターン１７Ａを隔壁パターン１２Ａ間に形成する。この時、例えば、芯材パターン１７Ａの幅および間隔は３０ｎｍとすることができる。
【００２７】
次に、図５（ａ）に示すように、ウェットエッチングまたはドライエッチングなどの方法にて下地層１１上に芯材パターン１７Ａを残したまま隔壁パターン１２Ａを除去する。
【００２８】
次に、図５（ｂ）に示すように、ウェットエッチングなどの方法により芯材パターン１７Ａの側壁のバリアメタル層１６を除去した後、芯材パターン１７Ａをスリミングし、芯材パターン１７Ａを細線化する。なお、この時のエッチング液は、例えば、希塩酸を用いることができる。また、例えば、この時の芯材パターン１７Ａの幅は１５ｎｍ、間隔は４５ｎｍとすることができる。
【００２９】
次に、図５（ｃ）に示すように、ＣＶＤなどの方法にて芯材パターン１７Ａが覆われるように下地層１１上に絶縁体からなる側壁材を成膜する。そして、ＲＩＥなどの異方性エッチングにて芯材パターン１７Ａ間の底の側壁材を除去することにより、絶縁体からなる側壁パターン１８を芯材パターン１７Ａの側壁に形成する。なお、側壁パターン１８の材料はシリコン窒化膜を用いることができる。この時、例えば、側壁パターン１８の幅および間隔は１５ｎｍとすることができる。
【００３０】
次に、図５（ｄ）に示すように、スパッタなどの方法にてバリアメタル層１９を側壁パターン１８の側壁に成膜する。そして、スパッタなどの方法にて側壁パターン１８間に埋め込まれるようにしてバリアメタル層１９上に導電体からなる埋め込みパターン２０を形成する。なお、埋め込みパターン２０の材料は、例えば、Ｃｕを用いることができる。バリアメタル層１９の材料は、例えば、Ｔｉを用いることができる。ここで、埋め込みパターン２０の材料がＣｕの場合、熱処理しながらＣｕを成膜することにより、側壁パターン１８間にＣｕを効果的に埋め込むことができる。あるいは、側壁パターン１８間にＣｕを埋め込む場合、Ｃｕを成膜した後、Ｃｕを熱処理してもよい。
【００３１】
次に、図５（ｅ）に示すように、ウェットエッチングなどの方法にて側壁パターン１８の表面が露出するように埋め込みパターン２０およびバリアメタル層１９を薄膜化することにより、芯材パターン１７Ａおよび埋め込みパターン２０を電気的に分離する。
【００３２】
ここで、芯材パターン１７Ａおよび埋め込みパターン２０を配線として用いることにより、芯材パターン１７Ａを除去したり、側壁パターン１８をエッチングマスクとして使用したりすることなく、配線を形成することが可能となる。このため、側壁加工プロセスを繰り返す方法に比べて工程数を削減しつつ、配線を細線化することができる。
【００３３】
なお、芯材パターン１７Ａおよび埋め込みパターン２０の材料がＣｕの他、芯材パターン１７Ａおよび埋め込みパターン２０は、Ａｌ、Ｗなどの金属であってもよいし、多結晶シリコンなどの半導体であってもよい。また、側壁パターン１８の材料はシリコン酸化膜を用いるようにしてもよい。
【００３４】
（第３実施形態）
図６（ａ）〜図８（ａ）は、第３実施形態に係る半導体装置の製造方法を示す断面図、図６（ｂ）〜図８（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す平面図である。
図６（ａ）および図６（ｂ）において、下地層１１にはセル領域ＲＡおよび周辺領域ＲＢが設けられている。そして、図３（ａ）〜図３（ｄ）、図４（ａ）〜図４（ｄ）および図５（ａ）〜図５（ｃ）の工程を経ることにより、セル領域ＲＡに絶縁体からなる側壁パターン１８を芯材パターン１７Ａの側壁に形成する。この時、周辺領域ＲＢでは、バリアメタル層２１を介して導電体からなる芯材パターン２２を下地層１１上に形成する。そして、絶縁体からなる側壁パターン２３を芯材パターン２２の側壁に形成する。
【００３５】
次に、図７（ａ）および図７（ｂ）に示すように、セル領域ＲＡおよび周辺領域ＲＢにおいて、スパッタなどの方法にてバリアメタル層１９、２４を側壁パターン１８、２３の側壁にそれぞれ成膜する。そして、スパッタなどの方法にて側壁パターン１８間に埋め込まれるようにしてバリアメタル層１９上に導電体からなる埋め込みパターン２０を形成する。この時、埋め込みパターン２０がバリアメタル層２４上および側壁パターン１８、２３間にも形成される。なお、芯材パターン２２の材料は、例えば、Ｃｕを用いることができる。バリアメタル層２１、２４の材料は、例えば、Ｔｉを用いることができる。側壁パターン２３の材料はシリコン窒化膜を用いることができる。
【００３６】
次に、図８（ａ）および図８（ｂ）に示すように、ウェットエッチングなどの方法にて側壁パターン１８、２３間の下地層１１が露出するように埋め込みパターン２０およびバリアメタル層１９、２４を薄膜化することにより、側壁パターン１８、２３間の埋め込みパターン２０を除去する。
【００３７】
この時、芯材パターン１７Ａおよび埋め込みパターン２０の幅は互いに等しくすることができる。また、芯材パターン１７Ａの高さは埋め込みパターン２０の高さより高くすることができる。芯材パターン１７Ａ、２２の高さは互いに等しくすることができる。芯材パターン２２の幅は芯材パターン１７Ａの幅より広くすることができる。
【００３８】
ここで、芯材パターン１７Ａ、２２および埋め込みパターン２０を配線として用いることにより、芯材パターン１７Ａ、２２を除去したり、側壁パターン１８、２３をエッチングマスクとして使用したりすることなく、幅が互いに異なる配線をセル領域ＲＡおよび周辺領域ＲＢに一括して形成することが可能となり、工程数を削減することができる。
【００３９】
（第４実施形態）
図９は、第４実施形態に係る半導体装置の概略構成を示す断面図である。
図９において、ウェル３１上に層間絶縁膜を介して電荷蓄積層３５およびセレクトゲート電極３９、４０が配置され、電荷蓄積層３５上には層間絶縁膜を介して制御ゲート３６が配置されている。２次元ＮＡＮＤフラッシュメモリでは、電荷蓄積層３５としてフローティングゲートを用いることができる。
【００４０】
そして、ウェル３１には、電荷蓄積層３５間または電荷蓄積層３５とセレクトゲート電極３９、４０との間に配置された不純物拡散層３２、３３、３４が形成されている。なお、例えば、ウェル３１はＰ型、不純物拡散層３２、３３、３４はＮ型に形成することができる。
【００４１】
そして、不純物拡散層３３は接続導体３８を介してビット線ＢＬに接続され、不純物拡散層３４は接続導体３７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート３６はワード線ＷＬ１〜ＷＬｈに接続されている。
【００４２】
ここで、ウェル３１、電荷蓄積層３５、制御ゲート３６、セレクトゲート電極３９、４０、接続導体３７、３８およびソース線ＳＣＥは下地層３０を構成することができる。そして、図２（ｄ）の側壁パターン６Ａをビット線ＢＬとして用いることができる。あるいは、図５（ｅ）の芯材パターン１７Ａおよび埋め込みパターン２０をビット線ＢＬとして用いるようにしてもよい。
【００４３】
（第５実施形態）
図１０は、第５実施形態に係る半導体装置の概略構成を示す斜視図である。なお、図１０の例では、４層分だけ積層されたメモリセルＭＣを下端で折り返し、８個のメモリセルＭＣを直列接続することでＮＡＮＤストリングＮＳを形成する方法を示した。
図１０において、半導体基板ＳＢ上には回路層ＣＵが形成されている。なお、回路層ＣＵには、ＮＡＮＤフラッシュメモリに用いられるロウデコーダやセンスアンプ回路などを形成することができる。回路層ＣＵ上にはバックゲート層ＢＧが形成され、バックゲート層ＢＧには接続層ＣＰが形成されている。接続層ＣＰ上には、柱状体ＭＰ１、ＭＰ２が隣接して配置され、柱状体ＭＰ１、ＭＰ２の下端は接続層ＣＰを介して互いに接続されている。また、接続層ＣＰ上には、４層分のワード線ＷＬ３〜ＷＬ０が順次積層されるとともに、ワード線ＷＬ３〜ＷＬ０にそれぞれ隣接するように４層分のワード線ＷＬ４〜ＷＬ７が順次積層されている。そして、ワード線ＷＬ４〜ＷＬ７が柱状体ＭＰ１にて貫かれるとともに、ワード線ＷＬ０〜ＷＬ３が柱状体ＭＰ２にて貫かれることで、ＮＡＮＤストリングＮＳが構成されている。
【００４４】
また、柱状体ＭＰ１、ＭＰ２上には柱状体ＳＰ１、ＳＰ２がそれぞれ形成されている。
最上層のワード線ＷＬ７上には、柱状体ＳＰ１にて貫かれたセレクトゲート電極ＳＧ１が形成され、最上層のワード線ＷＬ０上には、柱状体ＳＰ２にて貫かれたセレクトゲート電極ＳＧ２が形成されている。
【００４５】
また、セレクトゲート電極ＳＧ２上には、柱状体ＳＰ２に接続されたソース線ＳＬが設けられるとともに、セレクトゲート電極ＳＧ１上には、プラグＰＧを介して柱状体ＳＰ１に接続されたビット線ＢＬ１〜ＢＬ６がカラムごとに形成されている。なお、柱状体ＭＰ１、ＭＰ２は、ビット線ＢＬ１〜ＢＬ６とワード線ＷＬ０〜ＷＬ７との交点に配置することができる。
【００４６】
図１１は、図１０のＥ部分を拡大して示す断面図である。
図１１において、ワード線ＷＬ０〜ＷＬ３とワード線ＷＬ４〜ＷＬ７との間には絶縁体ＩＬが埋め込まれている。ワード線ＷＬ０〜ＷＬ３間およびワード線ＷＬ４〜ＷＬ７間には層間絶縁膜４５が形成されている。
また、ワード線ＷＬ０〜ＷＬ３および層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ２が形成され、ワード線ＷＬ４〜ＷＬ７および層間絶縁膜４５には、それらを積層方向に貫通する貫通孔ＫＡ１が形成されている。貫通孔ＫＡ１内には柱状体ＭＰ１が形成されるとともに、貫通孔ＫＡ２内には柱状体ＭＰ２が形成されている。
【００４７】
柱状体ＭＰ１、ＭＰ２の中心には柱状半導体４１が形成されている。貫通孔ＫＡ１、ＫＡ２の内面と柱状半導体４１との間にはトンネル絶縁膜４２が形成され、貫通孔ＫＡ１、ＫＡ２の内面とトンネル絶縁膜４２との間にはチャージトラップ層４３が形成され、貫通孔ＫＡ１、ＫＡ２の内面とチャージトラップ層４３との間にはブロック絶縁膜４４が形成されている。柱状半導体４１は、例えば、Ｓｉなどの半導体を用いることができる。トンネル絶縁膜４２およびブロック絶縁膜４４は、例えば、シリコン酸化膜を用いることができる。チャージトラップ層４３は、例えば、シリコン窒化膜またはＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造）を用いることができる。
【００４８】
ここで、半導体基板ＳＢ、回路層ＣＵ、バックゲート層ＢＧ、ワード線ＷＬ０〜ＷＬ７、柱状体ＭＰ１、ＭＰ２、セレクトゲート電極ＳＧ１、ＳＧ２、ソース線ＳＬおよびプラグＰＧは下地層５０を構成することができる。そして、図２（ｄ）の側壁パターン６Ａをビット線ＢＬ１〜ＢＬ６として用いることができる。あるいは、図５（ｅ）の芯材パターン１７Ａおよび埋め込みパターン２０をビット線ＢＬ１〜ＢＬ６として用いるようにしてもよい。
【００４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５０】
１、１１  下地層、２  シード層、３  芯材層、３Ａ、１４、１７Ａ、２２  芯材パターン、４  キャップ層、５、１２Ａ、１３Ａ  マスクパターン、６  側壁材、６Ａ、１５、１８、２３  側壁パターン、１２  隔壁層、１３  マスク層、１６、１９、２１、２４  バリアメタル層、１７  導電層、２０  埋め込みパターン
【図１】
2014170789.tif 000003
【図２】
2014170789.tif 000004
【図３】
2014170789.tif 000005
【図４】
2014170789.tif 000006
【図５】
2014170789.tif 000007
【図６】
2014170789.tif 000008
【図７】
2014170789.tif 000009
【図８】
2014170789.tif 000010
【図９】
2014170789.tif 000011
【図１０】
2014170789.tif 000012
【図１１】
2014170789.tif 000013