(57)【要約】【課題】素子分離領域の形成に伴うアニール処理時のシリコン消失、脱離欠陥を低減する。【解決手段】半導体基板上に、素子分離領域で囲まれる活性領域を有する半導体装置の製造方法であり、半導体基板表面に前記活性領域に対応するマスク窒化膜のパターンを形成する工程と、前記マスク窒化膜をマスクとして、前記半導体基板をエッチングし、前記素子分離領域に対応する素子分離トレンチを形成する工程と、前記素子分離トレンチを埋設すると共に前記マスク窒化膜上面よりも上方に表面が位置するように、流動性シリコン酸化膜を形成する工程と、前記流動性シリコン酸化膜を前記素子分離トレンチの上端から所定の深さまでエッチングする工程と、エッチングされた前記素子分離トレンチを埋設するように、ＨＤＰシリコン酸化膜を形成する工程と、前記マスク窒化膜をストップ膜として前記ＨＤＰシリコン酸化膜を平坦化する工程と、を含む。【選択図】図８
2014170881.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、素子分離領域で囲まれる活性領域を有する半導体装置の製造方法において、
前記半導体基板表面に前記活性領域に対応するマスク窒化膜のパターンを形成する工程と、
前記マスク窒化膜をマスクとして、前記半導体基板をエッチングし、前記素子分離領域に対応する素子分離トレンチを形成する工程と、
前記素子分離トレンチを埋設すると共に前記マスク窒化膜上面よりも上方に表面が位置するように、流動性シリコン酸化膜を形成する工程と、
前記流動性シリコン酸化膜を前記素子分離トレンチの上端から所定の深さまでエッチングする工程と、
エッチングされた前記素子分離トレンチを埋設するように、ＨＤＰシリコン酸化膜を形成する工程と、
前記マスク窒化膜をストップ膜として前記ＨＤＰシリコン酸化膜を平坦化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定の深さは、前記素子分離トレンチの上端からトレンチ全体の深さの３０〜４０％の深さである、ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスク窒化膜のパターンを形成する工程が、前記半導体基板表面にマット酸化膜を形成すると共に、窒化シリコン膜を前記マスク窒化膜として形成する工程と、前記マット酸化膜及びマスク窒化膜をエッチングする工程を含む、ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記流動性シリコン酸化膜を形成する工程と、前記流動性シリコン酸化膜を前記素子分離トレンチの上端から所定の深さまでエッチングする工程との間に、前記流動性シリコン酸化膜をアニールにより改質する工程を含む、ことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ＨＤＰシリコン酸化膜が、前記マスク窒化膜上面よりも上方に表面が位置するように形成される、ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ＨＤＰシリコン酸化膜を平坦化する工程の後に、酸化膜ウエットエッチングで前記ＨＤＰシリコン酸化膜を前記マット酸化膜の上面と面一になるまでエッチングした後、窒化膜ウエットエッチングで前記マスク窒化膜を除去する工程、を含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記素子分離トレンチを形成する工程と、前記流動性シリコン酸化膜を形成する工程との間に、前記素子分離トレンチの少なくとも内面に熱酸化膜を形成する工程を含む、ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記アニールにより改質する工程を酸化性雰囲気で行う、ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項９】
半導体基板上に、メモリセル領域内の第一の素子分離領域で囲まれる第一の活性領域と周辺回路領域内の第二の素子分離領域で囲まれる第二の活性領域を有する半導体装置の製造方法において、
前記半導体基板表面に前記第一の活性領域、前記第二の活性領域に対応するマスク窒化膜のパターンを形成する工程と、
前記マスク窒化膜をマスクとして、前記半導体基板をエッチングし、前記第一の素子分離領域に対応する第一の素子分離トレンチ、前記第二の素子分離領域に対応し前記第一の素子分離トレンチより広い溝幅を持つ第二の素子分離トレンチ、前記メモリセル領域と前記周辺回路領域の間に対応し前記第二の素子分離トレンチより広い溝幅を持つ領域分離トレンチをそれぞれ形成する工程と、
前記領域分離トレンチを完全に埋設することなく、前記第一の素子分離トレンチ及び前記第二の素子分離トレンチを埋設すると共に、前記第一の素子分離トレンチ及び前記第二の素子分離トレンチにおいては前記マスク窒化膜上面よりも上方に表面が位置するように、流動性シリコン酸化膜を形成する工程と、
前記領域分離トレンチにおいて前記流動性シリコン酸化膜で埋設されずに残る溝を埋め込むように第一ＨＤＰシリコン酸化膜を形成する工程と、
前記マスク窒化膜をストップ膜として前記第一ＨＤＰシリコン酸化膜を平坦化する工程と、
前記第一の素子分離トレンチについてはその上端から所定の深さ、前記第二の素子分離トレンチについては前記半導体基板表面と面一、前記領域分離トレンチについては前記マスク窒化膜の上面からその膜厚の所定の割合の深さ位置までエッチングする工程と、
エッチングされた前記第一の素子分離トレンチ、前記第二の素子分離トレンチ及び前記領域分離トレンチを埋設すると共に前記マスク窒化膜上面よりも上方に表面が位置するように、第二ＨＤＰシリコン酸化膜を形成する工程と、
前記マスク窒化膜をストップ膜として前記第二ＨＤＰシリコン酸化膜を平坦化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記所定の深さは前記第一の素子分離トレンチの上端からトレンチ全体の深さの３０〜４０％の深さであり、前記所定の割合は５０〜７０％である、ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第二の素子分離トレンチの溝幅が８０nm以下である、ことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記マスク窒化膜のパターンを形成する工程が、前記半導体基板表面にマット酸化膜を形成すると共に、窒化シリコン膜を前記マスク窒化膜として形成する工程と、前記マット酸化膜及びマスク窒化膜をエッチングする工程を含む、ことを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記流動性シリコン酸化膜を形成する工程と、第一ＨＤＰシリコン酸化膜を形成する工程との間に、前記流動性シリコン酸化膜をアニールにより改質する工程を含む、ことを特徴とする請求項９〜１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記第二ＨＤＰシリコン酸化膜を平坦化する工程の後に、酸化膜ウエットエッチングで前記第二ＨＤＰシリコン酸化膜、前記第一ＨＤＰシリコン酸化膜、前記流動性シリコン酸化膜を前記マット酸化膜の上面と面一になるまでエッチングした後、窒化膜ウエットエッチングで前記マスク窒化膜を除去する工程、を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記第一、第二の素子分離トレンチ及び前記領域分離トレンチを形成する工程と、前記流動性シリコン酸化膜を形成する工程との間に、それぞれのトレンチの少なくとも内面に熱酸化膜を形成する工程を含む、ことを特徴とする請求項９〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記アニールにより改質する工程を酸化性雰囲気で行う、ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴って、トランジスタの寸法も縮小される傾向にある。半導体記憶装置について言えば、この寸法縮小によりメモリセル領域内の素子分離領域幅と周辺回路領域内の素子分離領域幅の差が大きくなっている。また、メモリセル領域内の素子分離領域幅が狭くなり、絶縁膜で埋設しにくくなってきたため、Ｆ−ＣＶＤ（Flowable-Chemical Vapor Deposition）法によるシリコン酸化膜（以下、流動性シリコン酸化膜と呼ぶ)のような流動性を持った絶縁膜で埋設する方法が導入されている。すなわち、メモリセル領域内の素子分離領域と周辺回路領域内の素子分離領域のうち幅が80nm以下のものは流動性シリコン酸化膜で埋設され、幅80nmを超える周辺回路領域内の素子分離領域は、流動性シリコン酸化膜とＨＤＰ（High Density Plasma）−ＣＶＤシリコン酸化膜（以下、ＨＤＰシリコン酸化膜と略称する）の複合構造で埋設される。特許文献１には、流動性シリコン酸化膜を用いて溝を埋設する半導体装置の製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２３１００７
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、素子分離領域を流動性シリコン酸化膜で埋設する場合、流動性シリコン酸化膜の成膜には、酸素及び窒素雰囲気でのアニール（高温による改質処理）が必要となる。
【０００５】
詳しくは、素子分離領域内の流動性シリコン酸化膜のウエットエッチレートを改善するために、高酸素濃度で高温の熱処理で素子分離領域内の流動性シリコン酸化膜を改質（Ｃｕｒｅ）する必要がある。この改質に際し、図１７に示すように、半導体基板１００に形成したメモリセルシャロウトレンチ（Shallow Trench）２０１と幅80nm以下の周辺シャロウトレンチ２０２と幅80nm超の大領域分離トレンチ２０３のそれぞれの内壁を熱酸化して熱酸化膜２０４を形成後、メモリセルシャロウトレンチ２０１と周辺シャロウトレンチ２０２と大領域分離トレンチ２０３を流動性シリコン酸化膜２０５で埋設し高酸素濃度で高温アニール処理を行うと、シリコンロスＤ１が発生し、記憶保持能力を低下させる。また、応力により流動性シリコン酸化膜２０５の上部が脱離し、脱離欠陥Ｄ２を生じる。
【課題を解決するための手段】
【０００６】
本発明の態様に係る半導体装置の製造方法は、素子形成層を分断するように複数の素子分離用の溝部を形成し、これらの溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程を含み、その工程においてマスク窒化膜を除去せずに素子分離絶縁膜を成膜してアニールにより改質後、一番細い素子分離用の溝部の上から30〜40％までエッチバックし、改質の必要の無い素子分離絶縁膜で埋め戻すことを特徴とする。
【０００７】
本発明の第１の態様によれば、半導体基板上に、素子分離領域で囲まれる活性領域を有する半導体装置の製造方法において、前記半導体基板表面に前記活性領域に対応するマスク窒化膜のパターンを形成する工程と、前記マスク窒化膜をマスクとして、前記半導体基板をエッチングし、前記素子分離領域に対応する素子分離トレンチを形成する工程と、前記素子分離トレンチを埋設すると共に前記マスク窒化膜上面よりも上方に表面が位置するように、流動性シリコン酸化膜を形成する工程と、前記流動性シリコン酸化膜を前記素子分離トレンチの上端から所定の深さまでエッチングする工程と、エッチングされた前記素子分離トレンチを埋設するように、ＨＤＰシリコン酸化膜を形成する工程と、前記マスク窒化膜をストップ膜として前記ＨＤＰシリコン酸化膜を平坦化する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【０００８】
本発明の第２の態様によれば、半導体基板上に、メモリセル領域内の第一の素子分離領域で囲まれる第一の活性領域と周辺回路領域内の第二の素子分離領域で囲まれる第二の活性領域を有する半導体装置の製造方法において、前記半導体基板表面に前記第一の活性領域、前記第二の活性領域に対応するマスク窒化膜のパターンを形成する工程と、前記マスク窒化膜をマスクとして、前記半導体基板をエッチングし、前記第一の素子分離領域に対応する第一の素子分離トレンチ、前記第二の素子分離領域に対応し前記第一の素子分離トレンチより広い溝幅を持つ第二の素子分離トレンチ、前記メモリセル領域と前記周辺回路領域の間に対応し前記第二の素子分離トレンチより広い溝幅を持つ領域分離トレンチをそれぞれ形成する工程と、前記領域分離トレンチを完全に埋設することなく、前記第一の素子分離トレンチ及び前記第二の素子分離トレンチを埋設すると共に、前記第一の素子分離トレンチ及び前記第二の素子分離トレンチにおいては前記マスク窒化膜上面よりも上方に表面が位置するように、流動性シリコン酸化膜を形成する工程と、前記領域分離トレンチにおいて前記流動性シリコン酸化膜で埋設されずに残る溝を埋め込むように第一ＨＤＰシリコン酸化膜を形成する工程と、前記マスク窒化膜をストップ膜として前記第一ＨＤＰシリコン酸化膜を平坦化する工程と、前記第一の素子分離トレンチについてはその上端から所定の深さ、前記第二の素子分離トレンチについては前記半導体基板表面と面一、前記領域分離トレンチについては前記マスク窒化膜の上面からその膜厚の所定の割合の深さ位置までエッチングする工程と、エッチングされた前記第一の素子分離トレンチ、前記第二の素子分離トレンチ及び前記領域分離トレンチを埋設すると共に前記マスク窒化膜上面よりも上方に表面が位置するように、第二ＨＤＰシリコン酸化膜を形成する工程と、前記マスク窒化膜をストップ膜として前記第二ＨＤＰシリコン酸化膜を平坦化する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明に係る半導体装置の製造方法によれば、アニール時にマスク窒化膜が残っており高酸素濃度の雰囲気から半導体基板表面が遠くなるのでシリコンロスが発生しにくくなり、一番細い素子分離用の溝部の上から30〜40％までエッチバックすることで、応力により脱離しやすくなっている素子分離絶縁膜の上部並びに離脱した素子分離絶縁膜を除去するので、脱離欠陥を生じにくくなる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態による半導体装置の主要部を概略的に示した平面図である。
【図２】図１の線Ａ−Ａによる断面図である。
【図３】本発明の第１の実施形態による半導体装置の製造方法を、工程順に説明するための平面図である。
【図４】図３の線Ｂ−Ｂによる断面図である。
【図５】図４に続く製造工程を説明するための断面図である。
【図６】図５に続く製造工程を説明するための断面図である。
【図７】図６に続く製造工程を説明するための断面図である。
【図８】図７に続く製造工程を説明するための断面図である。
【図９】図８に続く製造工程を説明するための断面図である。
【図１０】図９に続く製造工程を説明するための断面図である。
【図１１】本発明の第２の実施形態による半導体装置の製造方法を、図２に示された部分と同じ部分について工程順に説明するための断面図である。
【図１２】図１１に続く製造工程を説明するための断面図である。
【図１３】図１２に続く製造工程を説明するための断面図である。
【図１４】図１３に続く製造工程を説明するための断面図である。
【図１５】図１４に続く製造工程を説明するための断面図である。
【図１６】図１５に続く製造工程を説明するための断面図である。
【図１７】本発明の関連技術の問題点を説明するために、図３の線Ｂ−Ｂによる断面部分と同じ部分を示した断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明を適用した半導体装置の製造方法及び半導体装置の実施形態について、図面を参照して詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
［第１の実施形態］
（半導体装置）
本発明の第１の実施形態として、図１、図２を用いて、本発明を適用した半導体装置１の主要部分の配置構成について説明する。なお、図１は、半導体装置１のビット線までの主要部分の配置構成を示す平面図である。また、図２は、図１のＡ−Ａ断面に相当する図である。図１にはＸ方向と、Ｘ方向に直角なＹ方向、及びＸ−Ｙ面上でＸ方向にある角度をなすＸ’方向を示し、図２には、Ｘ方向とＸ−Ｙ面に直角なＺ方向を示している。
【００１３】
半導体装置１は、最終的にＤＲＡＭ（Dynamic Random Access Memory）として機能させるものであり、半導体基板１００の面内に、メモリセル領域２と、このメモリセル領域２の周辺に位置する周辺回路領域３（図１では、メモリセル領域の右側のみ図示）とを備えている。このうち、メモリセル領域２は、複数のメモリセルがマトリックス状に並んで配置される領域である。一方、周辺回路領域３は、各メモリセルの動作を制御するための回路が形成される領域である。
【００１４】
半導体基板１００の表面を分断するように複数のメモリセルシャロウトレンチ（第一の素子分離トレンチ）２０１と周辺シャロウトレンチ（第二の素子分離トレンチ）２０２と大領域分離（領域分離トレンチ）トレンチ２０３を形成している。これら複数の溝部に素子分離絶縁膜を埋め込むことによって、メモリセル領域２では、複数のメモリセル活性領域１０１がＸ方向、Ｙ方向に整列して設けられ，周辺回路領域３では周辺回路活性領域１０２がＸ方向、Ｙ方向に整列して設けられている。ここで素子分離絶縁膜は、後述する流動性シリコン酸化膜２０５と第一ＨＤＰシリコン酸化膜２０６からなる。
【００１５】
また、メモリセル領域２の半導体基板１００表面には、第一層間絶縁膜４００が設けられ、メモリセル活性領域１０１と交差するＹ方向に延在する複数のワード線３００が、ストライプ状に並んで設けられている。これらワード線３００の上部をキャップ絶縁膜３１４で封じている。
【００１６】
また、各メモリセル活性領域１０１のワード線３００に挟まれた中央部に接続するようにビット線コンタクトプラグ５１１が設けられている。ビット線コンタクトプラグ５１１の上面に接続するように、Ｘ方向に延在するビット線５０１が設けられている。ビット線５０１の上面にはカバー絶縁膜５０４が設けられる。
【００１７】
また、複数の周辺回路活性領域１０２の中央部の上に周辺ゲート絶縁膜５０３を介して周辺ゲート５０２が設けられる。周辺ゲート５０２の上面にはカバー絶縁膜５０４が設けられる。
【００１８】
また、ビット線５０１と周辺ゲート５０２を覆うように第二層間絶縁膜６００が設けられる。第二層間絶縁膜６００を貫通して各メモリセル活性領域１０１のワード線３００を挟んだ両端部に接続するように容量コンタクトプラグ７００が設けられ、第二層間絶縁膜６００を貫通して各周辺回路活性領域１０２の周辺ゲート５０２を挟んだ両端部に接続するように周辺コンタクトプラグ７５０が設けられ、周辺コンタクトプラグ７５０の上面に接続するように周辺配線７７０が設けられる。
【００１９】
また、容量コンタクトプラグ７００の上面および周辺配線７７０を含む半導体基板１００全面を覆うようにストッパー膜７８０と第三層間絶縁膜７９０が設けられる。第三層間絶縁膜７９０とストッパー膜７８０を貫通してシリンダーホール８１０が設けられシリンダーホール８１０の内側の面を使って、下部電極８１１と容量絶縁膜８１２と上部電極８１３からなるキャパシタ８００が設けられる。なお、キャパシタ８００をシリンダー型としているがクラウン型等の他の型でもかまわない。キャパシタ８００の上面を覆うように第四層間絶縁膜９１０が設けられる。第四層間絶縁膜９１０と第三層間絶縁膜７９０とストッパー膜７８０を貫通して周辺配線７７０に接続する配線コンタクトプラグ９００が設けられ、配線コンタクトプラグ９００の上面に接続するように配線９２０が設けられる。配線９２０を覆うように保護絶縁膜９３０が設けられる。
【００２０】
（第１の実施形態の半導体装置の製造方法）
次に、第１の実施形態の半導体装置１の製造方法を、図３〜図１０を用いて説明する。
【００２１】
図３は、図１に対応する部分を示す平面図である。図４〜図１０は、図２に対応する部分を示す断面図である。
【００２２】
先ず、図３、図４を参照する。半導体基板１００の表面にマット酸化膜２０８とマスク窒化膜２０９を成膜し、全面にレジスト９１を塗布してリソグラフィとドライエッチングで半導体基板１００の表面を分断するように複数のメモリセルシャロウトレンチ２０１と周辺シャロウトレンチ２０２と大領域分離トレンチ２０３を形成する。これにより複数のメモリセル活性領域１０１と複数の周辺回路活性領域１０２が形成される。
【００２３】
次に、図５を参照する。レジスト９１を除去して、熱拡散によりメモリセルシャロウトレンチ２０１と周辺シャロウトレンチ２０２と大領域分離トレンチ２０３の内面に薄く（例えば5nm）熱酸化膜２０４を形成する。
【００２４】
次に、図６を参照する。メモリセルシャロウトレンチ２０１と幅80nm以下の周辺シャロウトレンチ２０２を埋め込み、大領域分離トレンチ２０３の内面を覆うように流動性シリコン酸化膜２０５を成膜し、酸化性雰囲気、例えば高酸素濃度の雰囲気でアニールして流動性シリコン酸化膜２０５を改質（Ｃｕｒｅ）する。このとき、マスク窒化膜２０９が残っているため、高酸素濃度の雰囲気と半導体基板１００表面との距離が遠くなり、図１７で説明したようなシリコンロスが起こりにくくなる。また、メモリセルシャロウトレンチ２０１上部の流動性シリコン酸化膜２０５に応力が発生するが、流動性シリコン酸化膜２０５の最上部がつながっているため脱離しない。
【００２５】
次に、図７を参照する。酸化膜プラズマドライエッチングまたは酸化膜ウエットエッチング（ＨＦ）で流動性シリコン酸化膜２０５をＨ１だけエッチバックする。Ｈ１は、メモリセルシャロウトレンチ２０１の上端からトレンチ全体の30〜40%の深さとする。このとき、大領域分離トレンチ２０３では、流動性シリコン酸化膜２０５がへこんでいるため、そのへこみを押し広げるように大領域残トレンチ２１０が形成される。ここで、メモリセルシャロウトレンチ２０１上部の応力を持った流動性シリコン酸化膜２０５がエッチングされてなくなり、脱離してもエッチングにより除去されるので、脱離欠陥が起こりにくくなる。
【００２６】
次に、図８を参照する。メモリセルシャロウトレンチ２０１と幅80nm以下の周辺シャロウトレンチ２０２のエッチバック分と大領域残トレンチ２１０を埋設するように第一ＨＤＰシリコン酸化膜２０６を厚く成膜する。
【００２７】
次に、図９を参照する。ＣＭＰ（Chemical Mechanical Polishing）によりマスク窒化膜２０９をストップ膜として、第一ＨＤＰシリコン酸化膜２０６を平坦化する。
【００２８】
次に、図１０を参照する。酸化膜ウエットエッチングで第一ＨＤＰシリコン酸化膜２０６をマット酸化膜２０８の上面と面一になるまでエッチングし、窒化膜ウエットエッチングでマスク窒化膜２０９を除去する。
【００２９】
次に、公知の方法で、図２で説明した周辺ゲート絶縁膜５０３，第一層間絶縁膜４００，ワード線３００，ビット線５０１，周辺ゲート５０２，第二層間絶縁膜６００，容量コンタクトプラグ７００，周辺コンタクトプラグ７５０，周辺配線７７０，ストッパー膜７８０，第三層間絶縁膜７９０，キャパシタ８００，第四層間絶縁膜９１０，配線コンタクトプラグ９００，配線９２０，保護絶縁膜９３０を形成して図１、図２の半導体装置１が完成する。
【００３０】
［第２の実施形態］
（半導体装置）
第１の実施形態において、第一ＨＤＰシリコン酸化膜２０６の成膜時にメモリセルシャロウトレンチ２０１と周辺シャロウトレンチ２０２と大領域分離トレンチ２０３の上部の内面が露出している。ＨＤＰ−ＣＶＤは、デポジションと同時にスパッタリングを行うことでカバレッジを向上させている。メモリセルシャロウトレンチ２０１と周辺シャロウトレンチ２０２は幅が狭いので問題ないが、大領域分離トレンチ２０３は幅が広いので、第一ＨＤＰシリコン酸化膜２０６の成膜時にスパッタリングによるシリコンロスの懸念がある。これを解決するために第２の実施形態の半導体装置の製造方法を考案した。
【００３１】
（第２の実施形態の半導体装置の製造方法）
第２の実施形態の半導体装置１の製造方法を、図１１〜図１６を用いて説明する。図１１〜図１６は、図２に対応する部分の断面図である。また、以下の説明では、上記第１の実施形態の半導体装置の製造方法と同じ部分については、説明を省略すると共に、図面において同じ符号を付すものとする。
【００３２】
先ず、メモリセルシャロウトレンチ２０１と幅80nm以下の周辺シャロウトレンチ２０２を埋め込み大領域分離トレンチ２０３の内面を覆うように流動性シリコン酸化膜２０５を成膜し、高酸素濃度の雰囲気でアニールして流動性シリコン酸化膜２０５を改質するまでは第１の実施形態の半導体装置の製造方法と同じ工程を経る（図６に相当）。このとき、マスク窒化膜２０９が残っているため、高酸素濃度の雰囲気と半導体基板１００表面との距離が遠くなり、シリコンロスが起こりにくくなる。また、メモリセルシャロウトレンチ２０１上部の流動性シリコン酸化膜２０５に応力が発生するが、流動性シリコン酸化膜２０５の最上部がつながっているため脱離しない。
【００３３】
次に、図１１を参照する。大領域分離トレンチ２０３の内面を覆うように流動性シリコン酸化膜２０５を成膜した後に残る大領域残トレンチ２１０を完全に埋め込むように半導体基板１００全面に第一ＨＤＰシリコン酸化膜２０６を成膜する。
【００３４】
次に、図１２を参照する。ＣＭＰによりマスク窒化膜２０９をストップ膜として、第一ＨＤＰシリコン酸化膜２０６を平坦化する。
【００３５】
次に、図１３を参照する。酸化膜プラズマドライエッチングで第一ＨＤＰシリコン酸化膜２０６と流動性シリコン酸化膜２０５をメモリセルシャロウトレンチ２０１でＨ１、幅80nm以下の周辺シャロウトレンチ２０２でＨ２、大領域分離トレンチ２０３でＨ３だけマスク窒化膜２０９から下がるようにエッチバックする。Ｈ１はメモリセルシャロウトレンチ２０１の上端からトレンチ全体の30〜40%の深さ、Ｈ２は半導体基板１００表面と面一になる深さ、Ｈ３はマスク窒化膜２０９の上面からマスク窒化膜２０９の膜厚の50〜70%の深さとなるようにプロセス条件を調整する。このようなエッチングは逆ローディング効果が発生するプロセス条件を用いることで実現できる。ここで、逆ローディング効果とは、Ｄｅｐｏ（エッチング生成物）が多いプロセス条件でエッチングした場合に、Ｄｅｐｏの影響で、狭いパターン内のエッチングレートが広いパターン内のエッチングレートより大きくなる現象をいう。このエッチングより、メモリセルシャロウトレンチ２０１上部の応力を持った流動性シリコン酸化膜２０５がエッチングされてなくなり、また、脱離してもエッチングにより除去されるので脱離欠陥が起こりにくくなる。
【００３６】
次に、図１４を参照する。上記工程でエッチバックした分を埋め戻すように半導体基板１００全面に第二ＨＤＰシリコン酸化膜２０７を成膜する。第二ＨＤＰシリコン酸化膜２０７の成膜時に大領域分離トレンチ２０３の側面が露出しないのでスパッタリングによるシリコンロスを防ぐことができる。
【００３７】
次に、図１５を参照する。ＣＭＰによりマスク窒化膜２０９をストップ膜として、第二ＨＤＰシリコン酸化膜２０７を平坦化する。
【００３８】
次に、図１６を参照する。酸化膜ウエットエッチングで第二ＨＤＰシリコン酸化膜２０７と第一ＨＤＰシリコン酸化膜２０６と流動性シリコン酸化膜２０５をマット酸化膜２０８の上面と面一になるまでエッチングし、窒化膜ウエットエッチングでマスク窒化膜２０９を除去する。
【００３９】
以降、第１の実施形態の半導体装置の製造方法と同じ工程を経る。
【００４０】
以上の製造方法により、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。
【００４１】
以上、本発明を、複数の実施形態を参照して説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００４２】
１    半導体装置
２    メモリセル領域
３    周辺回路領域
９１    レジスト
１００    半導体基板
１０１    メモリセル活性領域
１０２    周辺回路活性領域
２０１    メモリセルシャロウトレンチ
２０２    周辺シャロウトレンチ
２０３    大領域分離トレンチ
２０４    熱酸化膜
２０５    流動性シリコン酸化膜
２０６    第一ＨＤＰシリコン酸化膜
２０７    第二ＨＤＰシリコン酸化膜
２０８    マット酸化膜
２０９    マスク窒化膜
２１０    大領域残トレンチ
３００    ワード線
４００    第一層間絶縁膜
３１４    キャップ絶縁膜
５０１    ビット線
５０２    周辺ゲート
５０３    周辺ゲート絶縁膜
５０４    カバー絶縁膜
５１１    ビット線コンタクトプラグ
６００    第二層間絶縁膜
７００    容量コンタクトプラグ
７５０    周辺コンタクトプラグ
７７０    周辺配線
７８０    ストッパー膜
７９０    第三層間絶縁膜
８００    キャパシタ
８１０    シリンダーホール
８１１    下部電極
８１２    容量絶縁膜
８１３    上部電極
９００    第四層間絶縁膜
９１０    配線コンタクトプラグ
９２０    配線
９３０    保護絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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