(57)【要約】【課題】製造ばらつきの影響が低減され、相対精度の高い容量素子を有する半導体装置を提供する。【解決手段】半導体装置は、半導体基板上に設けられた層間絶縁層と、層間絶縁層内に複数のキャパシタ１１がアレイ状に配置されたキャパシタ群１とを具備している。キャパシタ群１は、複数のサブキャパシタ群１０を備えている。複数のサブキャパシタ群１０の各々は、複数のキャパシタ１１のうちの少なくとも一つを含み、キャパシタ群１内に二次元的に分散配置されている。複数のサブキャパシタ群１０は、単独または複数で一つの容量素子として機能する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた層間絶縁層と、
前記層間絶縁層内に複数のキャパシタがアレイ状に配置されたキャパシタ群と
を具備し、
前記キャパシタ群は、複数のサブキャパシタ群を備え、
前記複数のサブキャパシタ群の各々は、
前記複数のキャパシタのうちの少なくとも一つを含み、
前記キャパシタ群内に二次元的に分散配置されている
前記複数のサブキャパシタ群は、単独または複数で一つの容量素子として機能する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のサブキャパシタ群の各々は、２つ以上のキャパシタを含み、
前記２つ以上のキャパシタは、前記キャパシタ群内に二次元的に分散配置されている
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記２つ以上のキャパシタは、前記キャパシタ群の中心に対して線対称または点対称な位置に配置されている
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記複数のサブキャパシタ群は、第１サブキャパシタ群と第２サブキャパシタ群とを有する容量素子のペアを含み、
前記第１サブキャパシタ群と第２サブキャパシタ群とは同一容量である
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１サブキャパシタ群と前記第２サブキャパシタ群とは、前記キャパシタ群の中心に対して線対称または点対称な位置に配置されている
半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１サブキャパシタ群および前記第２サブキャパシタ群の各々は、２つ以上のキャパシタを含み、
前記２つ以上のキャパシタは、前記キャパシタ群の中心に対して線対称または点対称な位置に配置されている
半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記複数のサブキャパシタ群は、第１サブキャパシタ群乃至第Ｎサブキャパシタ群の容量がそれぞれ単位容量×２０乃至前記単位容量×２Ｎ−１である容量素子の組を含む
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１サブキャパシタ群乃至前記第Ｎサブキャパシタ群の各々は、２つ以上のキャパシタを含み、
前記２つ以上のキャパシタは、前記キャパシタ群の中心に対して線対称または点対称な位置に配置されている
半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記複数のサブキャパシタ群の各々は、前記アレイ中に隣接する２つ以上のキャパシタを有する列を含む
半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記少なくとも一つのキャパシタは、ＭＩＭ（金属−絶縁膜−金属）構造を有する
半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記少なくとも一つのキャパシタは、シリンダ構造を有する
半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記少なくとも一つのキャパシタは、容量が１０ｎＦ以上である
半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記少なくとも一つのキャパシタは、容量密度が５０ｆＦ／μｍ２以上である
半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記キャパシタ群は、ロジック回路およびセンサ回路の少なくとも一方とともに同一の前記半導体基板上に形成されている
半導体装置。
【請求項１５】
請求項４に記載の半導体装置において、
前記第１サブキャパシタ群および前記第２サブキャパシタ群は、パイプライン型Ａ／Ｄコンバータの演算増幅部のスイッチトキャパシタである
半導体装置。
【請求項１６】
請求項７に記載の半導体装置において、
前記第１サブキャパシタ群乃至前記第Ｎサブキャパシタ群は、逐次比較型Ａ／Ｄコンバータのデジタルアナログ変換回路の容量素子である
半導体装置。
【請求項１７】
請求項４に記載の半導体装置において、
前記第１サブキャパシタ群および前記第２サブキャパシタ群は、チャージポンプ型昇圧回路の昇圧用の容量素子である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に容量素子を内蔵した半導体装置に好適に利用できる。
【背景技術】
【０００２】
半導体集積回路の微細化が進むなか、アナログ回路においても面積低減の要求が高まっている。アナログ回路の面積は、容量素子などの受動素子により決定される。したがって、半導体集積回路の微細化に伴い、容量素子などの受動素子の面積を低減することが必要である。その一方で、アナログ回路としての精度を確保するためには、製造上の素子の特性ばらつきによる制約から、容量素子などの受動素子に関して、一定の面積を確保する必要がある。
【０００３】
容量素子などの受動素子を有する回路として、例えば、パイプライン型Ａ／Ｄコンバータが知られている。パイプライン型Ａ／Ｄコンバータは、複数のブロックを有している。各ブロックは、入力されたアナログ値をデジタル値に変換した結果として、１ビット分ずつ最上位ビットから最下位ビットまで順にデジタル信号を出力する。Ｎビットの変換に（Ｎ−１）段のブロックを経由する。ここで、各ブロックを構成する演算増幅器の入力側にペアのスイッチトキャパシタを用いる場合、前段のブロックでのスイッチトキャパシタ間の容量の相対精度が悪いと、後段のブロックでのＡ／Ｄ変換の精度が悪化する。容量の相対精度は容量素子のサイズに依存している。そのため、容量の相対精度を向上させるためには、容量素子の面積を大きくする必要がある。
【０００４】
また、容量素子などの受動素子を有する回路として、例えば、逐次変換型Ａ／Ｄコンバータが知られている。逐次変換型Ａ／Ｄコンバータでは、基本的に二分探索法によりＡ／Ｄ変換を行う。比較器へ比較信号を出力する容量性Ｄ／Ａ変換回路では、単位構成容量Ｃの２０倍、２１倍、２２倍、…、２Ｎ−１倍の容量素子が設けられている。本回路を構成するには、容量Ｃを有する単位構成容量素子を２Ｎ個、アレイ状に並べる容量アレイを用いるのが一般的である。この場合、１６ビットの容量性Ａ／Ｄ変換回路を実現するためには２１６＝６５５３６個の容量素子が必要である。データビットに関連する容量素子の各々の容量は、次に小さい容量素子の容量の正確に２倍であることが必要である。そのため、容量の精度を向上させるためには、容量素子の面積を大きくする必要がある。
【０００５】
また、容量素子などの受動素子を有する回路として、その他にも、チャージポンプ型昇圧回などに例示されるように様々な回路が知られている。
【０００６】
この容量素子の容量精度を向上させる技術として、特開２００６−１２０８８３（特許文献１：対応米国出願公開ＵＳ２００６０８７００４（Ａ１））に、半導体装置が開示されている。この半導体装置は、半導体基板と、半導体基板の主面上に形成された、少なくとも、第１、第２、第３、第４、第５、第６の６本の短冊状の金属膜とを有している。６本の金属膜は、主面に実質的に平行な面内に、第１、第２、第３、第４、第５、第６の順に互いに実質的に平行となるように並べて配置されている。第１、第２、第５及び第６の金属膜により第１キャパシタが形成されている。第３及び第４の金属膜により第２キャパシタが形成されている。
【０００７】
また、特表２００２−５１７０９５（特許文献２：対応米国特許ＵＳ６０１６０１９（Ａ））にキャパシタアレイマッチングを向上させるためのキャパシタアレイ構成が開示されている。このキャパシタアレイマッチングを向上させるためのキャパシタアレイレイアウト技術は、以下のステップを含む。そのステップは、キャパシタアレイを提供する。別のステップは、該キャパシタアレイを幾何学的配置に置くステップであって、該幾何学的配置は中心点を有する。別のステップは、該幾何学的配置を複数の第１のセクションに分割するステップであって、該複数の第１のセクションの各々が、該第１のセクションから対角線上にあって、該中心点から該第１のセクションとほぼ等距離に配置される対応する第２のセクションを有する。別のステップは、該第２のセクションの各々において、所定値のキャパシタの組を格納するステップであって、該複数の第１のセクションの各々は、該対応する第２のセクションと等しい値のキャパシタの組を格納する。
【０００８】
また、特開２００４−２０８０１１号公報（特許文献３：対応米国出願公開ＵＳ２００４１２５００５（Ａ１））にＤ／Ａ変換器およびＡ／Ｄ変換器が開示されている。このＤ／Ａ変換器は、変換コードに応じて電荷を分配し合う複数の単位キャパシタからなるキャパシタアレイを備えている。このＤ／Ａ変換器では、各単位キャパシタは、互いに等しいレイアウト形状を有し且つ並列接続された２のべき乗個の分割キャパシタから構成されている。これら分割キャパシタが直線状に配置されているとともに、単位キャパシタごとに当該単位キャパシタを構成する各分割キャパシタがキャパシタアレイの中央位置に対してミラー反転配置とされている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−１２０８８３号公報
【特許文献２】特表２００２−５１７０９５号公報
【特許文献３】特開２００４−２０８０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述のように、パイプライン型Ａ／Ｄコンバータでは、ペアのスイッチトキャパシタ間の相対精度が極めて重要な要素となる。パイプライン型Ａ／Ｄ変換コンバータでは、入力レベルについて、各ブロックでその桁の値を判定する。その値が「１」の場合、入力レベルからその値の分だけ差し引き、その結果を増幅（１ビットの場合は２倍）し、次段のブロックへ出力する。次段のブロックでは、次の桁の値を判定する。このように、パイプライン型Ａ／Ｄ変換コンバータでは常に演算増幅が必要であり、その演算増幅にはスイッチと容量素子とを用いている。この演算増幅の精度が悪いと、後段のブロックでのＡ／Ｄ変換の精度が悪化する。例えば、初段のブロックは、サンプル・ホールド回路とＤ／Ａ変換器で構成されるが、１０ビット分解能であれば出力電圧の誤差の許容値は１／２１０以下という非常に厳しい値が求められる。相対精度は、容量素子の面積に依存しており、精度を向上させるためには、容量素子の面積を大きくする必要がある。その一方で、より大きな面積を有する容量素子を二つ並べると、製造上のばらつきに起因した素子特性のばらつきが生じやすい。したがって、精度を稼ぐために容量素子を大きくしても、製造ばらつきの影響を増やしてしまい、相対精度の高い容量素子を得ることが困難である。
【００１１】
また、上述のように、逐次比較型Ａ／Ｄコンバータ中の容量性Ｄ／Ａ変換回路では、単位構成容量Ｃを有する容量素子を単位として、前段の容量を２の倍数で増加させた後段の容量が、正確に前段の容量の２倍であることが必要である。そして、高分解能Ａ／Ｄコンバータとして例えば１６ビットのＡ／Ｄコンバータを考える場合、２１６＝６５５３６個の容量素子を並べる必要がある。その数は、容量の精度を向上させるために容量素子の面積をより大きくするには、コスト的にも面積的にも実現困難な値である。一部の高分解能な逐次比較型Ａ／Ｄコンバータでは、実際に、誤差を減少するためにトリミングなどが行われているが、それでは１６ビット性能の補償は不可能である。また、実際の製品では各容量素子にキャリブレーションＤ／Ａ変換回路を含めるなどして、補償を行っている。
【００１２】
特許文献１では、配線状（直線状）のＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタを用いてばらつき精度を改善しようとして試みている。しかし、この方式では直線方向の相対精度は高くできるが、配線に直交する方向については、システマティックばらつきを低減することが難しい。そのため、配線に直交する方向のばらつきの分だけ相対精度が低下する。一方、特許文献２、３では、回転対称または直線対称な配置を取ることにより相対精度を向上させている。しかし、ばらつきが回転対称または直線対称でない場合、回転対称または直線対称でないばらつきの分だけ相対精度が低下する。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態によれば、半導体装置は、キャパシタがアレイ状に配置されたキャパシタ群を備え、そのキャパシタ群は複数のサブキャパシタ群を含み、その複数のサブキャパシタ群は、アレイ中に２次元的に分散配置されている。
【発明の効果】
【００１５】
前記一実施の形態によれば、製造ばらつきの影響が低減され、相対精度の高い容量素子を得ることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】図１は、第１の実施の形態に係る半導体装置の構成の一例を模式的に示す平面図である。
【図２】図２は、第１の実施の形態に係る半導体装置の構成の一例を模式的に示す断面図である。
【図３Ａ】図３Ａは、第１の実施の形態に係るキャパシタの接続方法を模式的に示す断面図である。
【図３Ｂ】図３Ｂは、第１の実施の形態に係るキャパシタの接続方法を模式的に示す断面図である。
【図４Ａ】図４Ａは、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４Ｂ】図４Ｂは、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４Ｃ】図４Ｃは、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４Ｄ】図４Ｄは、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４Ｅ】図４Ｅは、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図４Ｆ】図４Ｆは、第１の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【図５Ａ】図５Ａは、第２の形態に係るパイプライン型Ａ／Ｄコンバータの構成を示す機能ブロック図である。
【図５Ｂ】図５Ｂは、図５Ａにおける一段分のブロックの構成を示す機能ブロック図である。
【図５Ｃ】図５Ｃは、図５Ｂにおける演算増幅部の構成を示す機能ブロック図である。
【図６】図６は、図５Ｃにおけるスイッチトキャパシタのキャパシタ群のレイアウトの一例を模式的に示す平面図である。
【図７】図７は、実施の形態に係るＡ／Ｄコンバータを適用した半導体装置の構成を示す機能ブロック図である。
【図８Ａ】図８Ａは、第３の実施の形態に係る逐次比較型Ａ／Ｄコンバータの構成を示す機能ブロック図である。
【図８Ｂ】図８Ｂは、図８Ａにおけるデジタルアナログ変換回路の構成を示す機能ブロック図である。
【図９】図９は、図８Ｂのキャパシタ群のレイアウトの一例を模式的に示す平面図である。
【図１０】図１０は、図８Ｂのキャパシタ群のレイアウトの変形例１を模式的に示す平面図である。
【図１１】図１１は、図８Ｂのキャパシタ群のレイアウトの変形例２を模式的に示す平面図である。
【図１２】図１２は、図８Ｂのキャパシタ群のレイアウトの変形例３を模式的に示す平面図である。
【図１３】図１３は、第４の実施の形態に係るチャージポンプ型昇圧回路の構成を示す機能ブロック図である。
【発明を実施するための形態】
【００１７】
以下、実施の形態に係る半導体装置について、添付図面を参照して説明する。
【００１８】
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の構成の一例を模式的に示す平面図である。また、図２は、第１の実施の形態に係る半導体装置の構成の一例を模式的に示す断面図である。本実施の形態に係る半導体装置２は、層間絶縁層４１〜５０と、キャパシタ群１とを具備している。層間絶縁層４１〜５０は、半導体基板３０上に設けられている。キャパシタ群１は、層間絶縁層４１〜５０内に複数のキャパシタ１１がアレイ状に配置されている。キャパシタ群１は、複数のサブキャパシタ群１０を備えている。複数のサブキャパシタ群１０の各々は、複数のキャパシタ１１のうちの少なくとも一つのキャパシタ１１を含んでいる。複数のサブキャパシタ群１０の各々は、キャパシタ群１内に二次元的に分散配置されている。サブキャパシタ群１０は、単独で、または、複数が集まることで、一つの容量素子として機能することができる。このような半導体装置２では、図１に示すように、複数のサブキャパシタ群１０が、アレイ状のキャパシタ群１中に分散配置されていることにより、製造過程で生じるシステマティックばらつきを低減させることができる。それにより、容量素子間の相対精度を向上させることが可能となる。
【００１９】
以下、本実施の形態の半導体装置についてさらに説明する。
【００２０】
図１に示すように、キャパシタ群１は、アレイ状（格子状又は行列状でも可）に配置された複数のキャパシタ１１（１１−１〜１１−４を含む）を備えている。キャパシタ１１は、一つ分のキャパシタであり、キャパシタ群１の最小の構成単位ということができる。キャパシタ群１は、キャパシタ群１を分割してできる複数のサブキャパシタ群１０（１０−１〜１０−２を含む）を含んでいる。サブキャパシタ群１０は、少なくとも一つのキャパシタ１１を含んでいる。すなわち、キャパシタ１１は、サブキャパシタ群１０の最小の構成単位ということもできる。言い換えると、複数のキャパシタ１１の各々は、複数のサブキャパシタ群１０のいずれかに含まれている。
【００２１】
複数のサブキャパシタ群１０は、キャパシタ群１内に二次元的に分散配置されている。ここで、二次元的に分散配置するとは、例えば、含まれるキャパシタ１１の数や配置が同じである同種の複数のサブキャパシタ群１０が、キャパシタ群１内に、密集して配置されているのではなく、分散されて配置されていることをいう。図１の例では、例えば、二つのキャパシタ１１を含むサブキャパシタ群１０として、キャパシタ群１の左上側のサブキャパシタ群１０−１と右下側のサブキャパシタ群１０−２とが、キャパシタ群１内に、分散されて配置されている。
【００２２】
このとき、同種の機能を奏するために設けられる複数のサブキャパシタ群１０は、キャパシタ群１内において、その中心点を基準に点対称または線対称となるように配置されることが好ましい。図１の例では、サブキャパシタ群１０−１とサブキャパシタ群１０−２とが同種の機能を奏するために用いられる場合、キャパシタ群１内において、その中心点を基準に点対称または線対称となるように配置されることが好ましい。その場合、キャパシタ群１において、それら複数のサブキャパシタ群１０のシステマティックばらつきが同程度となる。したがって、分散配置を行わないときと比較して、製造過程で生じるシステマティックばらつきを相対的に低減することができる。言い換えると、システマティックばらつきがあったとしても複数のサブキャパシタ群１０同士で同程度にすることができる。言い換えると、複数のサブキャパシタ群１０同士のシステマティックばらつきを相殺することができる。その結果、容量素子間の相対精度を向上させることが可能となる。
【００２３】
また、二次元的に分散配置するとは、例えば、一つのサブキャパシタ群１０に含まれる複数のキャパシタ１１が、キャパシタ群１内に、密集して配置されているのではなく、分散されて配置されていることをいっても良い。図１の例では、例えば、四つのキャパシタ１１を含むサブキャパシタ群１０として、左上側のサブキャパシタ群１０−１と右下側のサブキャパシタ群１０−２とを配線などで並列接続して改めて一つのサブキャパシタ群１０とすることが考えることができる。その配線は、上部の電極プレートや他の配線層の配線などに例示される。その場合、その一つのサブキャパシタ群１０に含まれる複数のキャパシタ１１−１〜１１−２、１１−３〜１１−４が、キャパシタ群１内に分散されて配置されている。
【００２４】
一機能を奏する一つのサブキャパシタ群１０の複数のキャパシタ１１は、キャパシタ群１内において、その中心点を基準に点対称または線対称となるように配置されることが好ましい。さらに、サブキャパシタ群１０内において、その中心点を基準に点対称または線対称となるように配置されることが好ましい。例えば、キャパシタ１１−１〜１１−４が一つのサブキャパシタ群１０に含まれる場合、キャパシタ１１−１〜１１−２とキャパシタ１１−３〜１１−４は、キャパシタ群１およびサブキャパシタ群１０内において、その中心点を基準に点対称または線対称となるように配置されている。その場合、分散配置されているキャパシタ１１同士（例示：キャパシタ１１−１〜１１−２とキャパシタ１１−３〜１１−４との間）ではシステマティックばらつきが同程度となり得る。したがって、そのサブキャパシタ群１０内でのシステマティックばらつきを均一化できる。同様にすれば、他のサブキャパシタ群１０内でのシステマティックばらつきも均一化できる。したがって、分散配置を行わない場合と比較して、製造過程で生じるシステマティックばらつきが均一化され、その影響を低減させることができる。その結果、容量素子間の相対精度を向上させることが可能となる。
【００２５】
ここで、分散の方法については、製造過程で生じるシステマティックばらつきの影響を低減させることが可能であれば、特に制限はないが、例えば以下のような方法が考えられる。まず、キャパシタ群１の複数のキャパシタ１１を適用する機能を決定する。機能としては、例えば、パイプライン型Ａ／Ｄコンバータの演算増幅器の入力側に設けるスイッチトキャパシタとしての機能や、逐次変換型Ａ／Ｄコンバータの容量性Ｄ／Ａ変換回路に設ける単位構成容量Ｃの２ｎ倍の容量素子としての機能などである。次に、その機能に用いるサブキャパシタ群１０を、例えばキャパシタ群１の中心点を基準に、点対称または線対称に配置する。例えば、上記のスイッチトキャパシタの機能としてサブキャパシタ群１０を配置する場合、各スイッチトキャパシタとしての複数のキャパシタ１１を、中心点を基準に点対称または線対称となるように配置する。例えば、１０−１を一方のスイッチトキャパシタとし、１０−２を他方のスイッチトキャパシタとする。また、上記の２ｎ倍の容量素子の機能としてサブキャパシタ群１０を配置する場合、各２ｎ倍の容量素子としての複数のキャパシタ１１を、中心点を基準に点対称または線対称となるように配置する。例えば、１０−１と１０−２とを併せて２０倍の容量素子とする。このような配置方法により、システマティックばらつきの影響を低減させ、容量素子の相対精度を向上させることが可能となる。
【００２６】
同じサブキャパシタ群１０に含まれるキャパシタ１１が２個以上の場合、それら２個以上のキャパシタ１１同士は電気的に並列接続していれば、隣接していても良いし、離れていても良い。図１の例では、所定の方向（図面の上下方向）に隣接した複数のキャパシタ１１が、一つのサブキャパシタ群１０を構成している。すなわち、サブキャパシタ群１０は、縦長の形状を有している。ただし、サブキャパシタ群１０はこの例に限定されるものではなく、複数のサブキャパシタ群１０がキャパシタ群１内に二次元的に分散配置される条件を満たせれば、他の形状であっても良い。例えば、横長の形状、三角の形状（例示：三角形の頂点にキャパシタ１１を配置）、四角の形状、それらを組み合わせた形状などである。さらに、上述したように、それら（縦長、横長、三角、四角、及びそれらの組み合わせ）のサブキャパシタ群１０同士を配線で接続して改めて一つのサブキャパシタ群１０としても良い。
【００２７】
ただし、上記の説明において、キャパシタ１１やサブキャパシタ群１０が厳密に点対称または線対称である必要はなく、対象となる複数のキャパシタ１１のうちの多くの部分が（例示：６０％以上）が点対称または線対称になっていればよい。したがって、本明細書で点対称や線対称という場合、そのような意味を含んでいる。
【００２８】
このように、本実施の形態の半導体装置では、キャパシタ群１において、その中の複数のサブキャパシタ群１０またはサブキャパシタ群１０の中の複数のキャパシタ１１がアレイ中に二次元的に分散配置されている。それにより、製造過程で生じるシステマティックばらつきを低減させることが可能となり、結果として容量素子の精度を向上させることが可能となる。
【００２９】
図２に示すように、半導体基板３０上には、コンタクト層３１（層間絶縁層４１、４２）、配線層３２（層間絶縁層４３、４４）〜配線層３５（層間絶縁層４９、５０）が設けられている。キャパシタ群１は、層間絶縁層４１〜５０内にアレイ状に配置された複数のキャパシタ１１を有している。キャパシタ１１は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型のキャパシタであることが好ましい。キャパシタ１１がＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ではなくＭＩＭ型であるため、寄生抵抗が小さく高速動作が可能である。この効果により、例えば、これをＡ／Ｄ変換用の回路に適用する場合、Ａ／Ｄ変換回路において高速動作を実現することができる。
【００３０】
キャパシタ１１は、最上層の一つ下の配線層３４〜三つ下の配線層３２に埋め込まれた構造を有している。言い換えると、層間絶縁層４３〜４７に埋め込まれた構造を有している。そのキャパシタ１１としては、シリンダ形状を有するＭＩＭ型のキャパシタ１１に例示される。そのキャパシタ１１は、上部の電極プレート９４に接続された上部電極９３と、誘電体９２と、下部のコンタクト（プラグ）８１、８２に接続された下部電極９１とがこの順に積層された構成を有している。コンタクト８１、８２は、コンタクト層３１を貫通して、半導体基板３０の表面領域に設けられた拡散層８０に接続されている。拡散層８０は接地あるいは能動素子（例示：ＭＯＳトランジスタ）に接続されている。電極プレート９４は、配線層３５を貫通する配線（ビアを含む）８３、７５と接続されている。キャパシタ１１がシリンダ形状を有している場合、例えば、５０ｆＦ／μｍ２以上の容量効率を得ることができる。それにより、同一容量であれば、配線間に設けられた平行平板型のＭＩＭ型容量素子の１／１００の面積しか占有しない。したがって、面積効率を高めることができる。その場合、例えば、一つのキャパシタ１１として、１０ｎＦ以上の容量素子を製造することができる。
【００３１】
この半導体基板３０は、さらに、電子回路部１５と、キャパシタ１１とその電子回路部１５とを接続するスイッチ部１４とを備えていてもよい。スイッチ部１４は、スイッチＭＯＳトランジスタＴｒを含んでいる。スイッチＭＯＳトランジスタＴｒは、ソース／ドレインの一方をコンタクト層３１および配線層３３〜３５のコンタクト７１および配線７２〜７５を介してキャパシタ１１に接続されている。スイッチ部１４を有することで、キャパシタ１１の接続／非接続を容易に制御でき好ましい。また、スイッチＭＯＳトランジスタＴｒは、ソース／ドレインの他方をコンタクト層３１および配線層３３〜３５のコンタクト６１および配線６２〜６５を介して電子回路部１５の他の電子素子（図示されず）に接続されている。同一の半導体基板３０上で電子回路部１５と接続していることで、信号の送受信が高速かつ容易にできて好ましい。電子回路部１５は、例えば、パイプライン型Ａ／Ｄコンバータや逐次変換型Ａ／Ｄコンバータにおける容量素子でないロジック回路の部分や、パイプライン型Ａ／Ｄコンバータや逐次変換型Ａ／Ｄコンバータを制御する制御回路に例示される。
【００３２】
ｅＤＲＡＭと異なり、キャパシタ（容量素子）１１を直接にコンタクト８１、８２と接続させている。それにより、キャパシタ（容量素子）を設けているにも関わらす、他の回路部分（例示：電子回路部１５）での断面構造（例示：コンタクト層３１、配線層３２〜３５）を変化させる必要が無い。したがって、通常の設計パラメータを変更なくそのまま用いることが可能となり、専用設計などの必要が無く、パラメータ変更に伴う設計コスト上昇はない。
【００３３】
図３Ａおよび図３Ｂは、本実施の形態に係るキャパシタの接続方法を模式的に示す断面図である。図３Ａに示すように、キャパシタ１１は、原則的には、シリンダ容量素子としてキャパシタ１１ごとに下部電極９１を分離している。すなわち、箇所Ｄにおいて、下部電極９１が分離されている。一方、図３Ｂに示すように、サブキャパシタ群１０として構成されるキャパシタ１１間では、下部電極９１が連結されていても良い。すなわち、箇所Ｄにおいて、下部電極９１が連結されていて、分割されていない。下部電極９１が連結されている場合、シリンダ容量素子（キャパシタ１１）間のマージンが緩和される（狭められる）。そのため、面積あたりの容量密度はＤＲＡＭ素子よりも大きくなり、容量密度は、例えば４０ｎｍあるいは２８ｎｍ世代の技術を用いた場合には、約２００ｆＦ／μｍ２程度となる。また、下部電極９１を分割するためのエッチバック工程が不要となる。そのため、シリンダ容量素子としての製造は簡略化され、容易となる。また、下部電極９１と半導体基板３０の拡散層８０とのコンタクトはサブキャパシタ群１０あたり１つ以上あればよい。図の例では、コンタクト８２を省略し、コンタクト８１の１つにしている。また、コンタクトが複数ある場合、それらは裏打ち配線となるので、抵抗低減の効果が得られる。
【００３４】
次に、本実施の形態に係る半導体装置の製造方法について説明する。図４Ａ〜４Ｆは、本発明の実施の形態に係る半導体装置の製造方法の一例を示す断面図である。
【００３５】
図４Ａに示すように、電子回路部１５の他の電子素子（図示されず）や、スイッチ部１４のスイッチＭＯＳトランジスタＴｒなどが形成され、絶縁膜４１で覆われた半導体基板３０を覆うように、層間絶縁層４２を形成する。次に、絶縁膜４１および層間絶縁層４２において、キャパシタ群１、スイッチ部１４および電子回路部１５の所定の箇所にコンタクト８１、８２、コンタクト７１およびコンタクト６１をそれぞれ形成する。続いて、層間絶縁層４２上に層間絶縁層４３を形成する。その後、層間絶縁層４３において、コンタクト７１、６１と接続するように、配線７２、６２を形成する（ダマシン）。次に、層間絶縁層４３上に層間絶縁層４４、４５をそれぞれ形成する。続いて、層間絶縁層４４、４５において、配線７２、６２と接続するように、配線７３、６３を形成する（デュアルダマシン）。次に、層間絶縁層４５上に層間絶縁層４６、４７を形成する。その後、層間絶縁層４６、４７において、配線７３、６３と接続するように、配線７４、６４を形成する（デュアルダマシン）。その後、層間絶縁層４７上に層間絶縁層４８ａを形成する。
【００３６】
次に、図４Ｂに示すように、キャパシタ群１の複数のキャパシタ１１を形成する領域のパターンにより、層間絶縁層４８ａおよび層間絶縁層４７の途中までエッチングする。その結果、層間絶縁層４７において、複数のキャパシタ１１を形成する領域に、広く浅く平坦な窪みが形成される。続いて、複数のキャパシタ１１用の複数のシリンダのパターンにより、層間絶縁層４７、４６、４５、４４、４３をエッチングする。その結果、複数のキャパシタ１１用の複数のシリンダ９０が形成される。
【００３７】
続いて、図４Ｃに示すように、全面に、下部電極９１用の金属膜を形成する。そして、シリンダ９０の外側のその金属膜をエッチバックする。その結果、金属膜がシリンダ９０の側壁及び底面だけに残り、シリンダ９０内に下部電極９１が形成される。次に、図４Ｄに示すように、全面に、誘電体９２用の誘電体膜、上部電極９３用の金属膜、および上部の電極プレート９４用の金属膜を所定の膜厚で形成する。
【００３８】
続いて、図４Ｅに示すように、キャパシタ群１の複数のキャパシタ１１のパターンにより、電極プレート９４用の金属膜、上部電極９３用の金属膜および誘電体９２用の誘電体膜をエッチングする。その結果、電極プレート９４、上部電極９３および誘電体９２が形成される。すなわち、ＭＩＭ型のシリンダ形状のキャパシタ１１（上部電極９３、誘電体９２、下部電極９１）が形成される。
【００３９】
その後、図４Ｆに示すように、層間絶縁層４７のエッチングされた部分を埋め、全面を覆うように層間絶縁層４８、４９を形成する。続いて、層間絶縁層４８、４９において、キャパシタ１１と接続するように８３を形成し、キャパシタ１１と配線７４と接続するように配線７５を形成し、配線６４と接続するように配線６５を形成する（デュアルダマシン）。その後、層間絶縁層４９を覆うように層間絶縁層５０を形成する。
【００４０】
以上の工程により、本実施の形態に係る半導体装置が製造される。
【００４１】
本実施の形態では、複数のキャパシタをアレイ状に配置したキャパシタ群において、その中の複数個（少なくとも２個以上）のサブキャパシタ群を、アレイの中に格子状に分散配置する。格子状の分散配置によって、システマティックばらつきを低減することができ、容量素子の相対精度向上が可能となる。また、本実施の形態では、キャパシタの精度を確保しながら面積を縮小するために、ＭＩＭ型のシリンダ形状を有する複数のキャパシタをアレイ状に備えるＭＩＭキャパシタシリンダキャパシタセルアレイ構造を用いても良い。ＭＩＭ型のシリンダ形状のキャパシタは、配線間ＭＩＭ容量素子（０．５〜１ｆＦ／μｍ２）や並行平板ＭＩＭ容量素子（１０ｆＦ／μｍ２）などと比較して、高い容量密度（５０ｆＦ／μｍ２以上）を有している。したがって、ＭＩＭシリンダキャパシタセルアレイ構造を用いると、精度を向上させながら、さらに占有面積の低減も可能となる。その場合、例えば、１０ｎＦ以上の容量素子を製造できる。また、ＭＩＭ型の構造を有することで、ＭＯＳキャパシタなどと比較して、リーク電流や動作速度の面で有利である。
【００４２】
（第２の実施の形態）
本実施の形態では、上記第１の実施の形態に係る半導体装置２の一例としてパイプライン型Ａ／Ｄコンバータ２ａについて説明する。図５Ａは、本実施の形態に係るパイプライン型Ａ／Ｄコンバータの構成を示す機能ブロック図である。パイプライン型Ａ／Ｄコンバータ２ａは、第１段ブロック１０２−１〜第（Ｎ−１）段ブロック１０２−（ｎ−１）とコード変換回路１０４とを備えている。
【００４３】
パイプライン型Ａ／Ｄコンバータ２ａへ入力されたアナログ信号ＩＮＡは、第１段ブロック１０２−１から第（Ｎ−１）段ブロック１０２−（ｎ−１）までの各段のブロックにおいて、最上位ビットから１ビット分ずつ順番にデジタル信号（１または０）に変換される。それらの変換結果はいずれもコード変換回路１０４に出力される。それらの変換結果は、コード変換回路１０４からデジタル信号ＯＵＴＤとして出力される。Ｎビットの変換に、（Ｎ−１）段のブロック１０２を経由する。各段のブロックでは、一つの信号の処理を終えると、次の周期では次の信号の処理を行うことが可能である。そのため、各段のブロックでは、全ビットの出力を待たずして、次の信号処理を開始することができる。
【００４４】
図５Ｂは、図５Ａにおける一段分のブロックの構成を示す機能ブロック図である。一段分のブロック１０２は、サンプル・ホールド回路１１０、１ビットＡ／Ｄコンバータ（ＡＤＣ）１１２、１ビットＤ／Ａコンバータ（ＤＡＣ）１１４および演算増幅部１１６を備えている。サンプル・ホールド回路１１０は、前段のブロック１０２からのアナログ信号を保持する。１ビットＡ／Ｄコンバータ１１２は、そのアナログ信号の当該ビットでの１／０を判定して１／０のデジタル信号としてコード変換回路１０４および１ビットＤ／Ａコンバータ１１４へ出力する。１ビットＤ／Ａコンバータ１１４はそのデジタル信号をアナログ信号に変換して演算増幅部１１６へ出力する。演算増幅部１１６は、サンプル・ホールド回路１１０のアナログ信号と１ビットＤ／Ａコンバータ１１４のアナログ信号との差を例えば２倍に増幅して後段のブロック１０２へ出力する。
【００４５】
図５Ｃは、図５Ｂにおける演算増幅部の構成を示す機能ブロック図である。スイッチトキャパシタ回路を構成するスイッチトキャパシタＣ１、Ｃ２（キャパシタ群１２２）およびスイッチ１２０と、演算増幅器１２６と、リセットスイッチ１２４とを備えている。
【００４６】
スイッチ１２０により、１ビットＤ／Ａコンバータ１１４のアナログ信号がスイッチトキャパシタＣ１に入力され、サンプル・ホールド回路１１０のアナログ信号がスイッチトキャパシタＣ２に入力される。演算増幅器１２６により、両アナログ信号の差分が例えば２倍に増幅されて、後段のブロック１０２へ出力される。この場合、スイッチトキャパシタＣ１、Ｃ２は同一容量である必要がある。したがって、スイッチトキャパシタＣ１とスイッチトキャパシタＣ２との間の相対精度（容量素子の特性の相対的精度）が極めて重要な要素となる。ある段のブロック１０２の誤差は、その次の段以降の後段のブロック１０２へ拡大して伝搬するためである。
【００４７】
本実施の形態では、この相対精度の重要なスイッチトキャパシタＣ１、Ｃ２用のキャパシタ群１２２として、第１の実施の形態で説明されたキャパシタ群１を適用する。図６は、図５Ｃにおけるスイッチトキャパシタのキャパシタ群のレイアウトの一例を模式的に示す平面図である。キャパシタ群１２２は、アレイ状に配置された複数のキャパシタ１１を備えている。キャパシタ群１２２は、サブキャパシタ群としてのスイッチトキャパシタＣ１とスイッチトキャパシタＣ２とを備えている。それらスイッチトキャパシタＣ１およびスイッチトキャパシタＣ２の各々は、複数のキャパシタ１１を含んでいる。キャパシタ１１は、例えば、ＭＩＭ型のシリンダ形状のキャパシタである。キャパシタ群１２２は、キャパシタ１１がＭＩＭ型のシリンダ形状のキャパシタの場合、ＭＩＭシリンダキャパシタアレイということができる。
【００４８】
図５の例では、スイッチトキャパシタＣ１を構成するサブキャパシタ群は、アレイにおける飛び飛びの列で構成されている。各列には隣接する６個のキャパシタ１１が含まれている。スイッチトキャパシタＣ１は合計１８個のキャパシタ１１を有している。それら複数のキャパシタ１１は、上部電極プレート（配線）を介して互いに並列に接続されている。同様に、スイッチトキャパシタＣ２を構成するサブキャパシタ群は、アレイにおける飛び飛びの列で構成されている。各列には隣接する６個のキャパシタ１１が含まれている。スイッチトキャパシタＣ２も合計１８個のキャパシタ１１を有している。それら複数のキャパシタ１１は、上部電極プレート（配線）を介して互いに並列に接続されている。スイッチトキャパシタＣ１のアレイにおける飛び飛びの列と、スイッチトキャパシタＣ２のアレイにおける飛び飛びの列とは、交互に配置されている。スイッチトキャパシタＣ１と、スイッチトキャパシタＣ２とはキャパシタ群１２２の中心に対して線対称または点対象の位置に配置されている。したがって、それらに含まれる複数のキャパシタ１１もキャパシタ群１２２の中心に対して線対称または点対象の位置に配置されている
【００４９】
このように本実施の形態では、スイッチトキャパシタＣ１とスイッチトキャパシタＣ２では、複数のキャパシタ１１の列が非常に近接して交互にアレイの中に配置されている。すなわち、各スイッチトキャパシタの複数のキャパシタ１１を分散して配置して、隣接する複数のアレイ列を比較容量（Ｃ１とＣ２））として用いることができる。それにより、スイッチトキャパシタのレイアウトに起因するプロセスばらつき、つまりシステマティックばらつきを極小化できる。したがってスイッチトキャパシタＣ１とスイッチトキャパシタＣ２間の容量の相対精度を非常に高くすることができる。また、容量素子の数として、ＤＲＡＭでいうところのメガビット級の素子数を用いて構成することで、ランダムばらつきも低減することが可能である。その結果、演算増幅部１１６の精度を高めることができる。それにより、各段のブロック１０２の精度が向上し、結果として、パイプライン型Ａ／Ｄコンバータ２ａの精度を向上させることができる。
【００５０】
また、大面積の平行平板キャパシタや配線間ＭＩＭキャパシタでは、相対精度が容量素子の面積に依存する。そのため、相対精度を確保するために構造的にある程度の面積をもったパターンを隣接して作成する必要がある。その結果、製造上のばらつきに起因した素子特性のばらつきが生じやすかった。しかし、本実施の形態によれば、サブキャパシタ群を二次元的に分散配置することにより、その問題をほぼ解消することができる。また、本実施の形態によれば、ＭＩＭ型のシリンダ形状のキャパシタを用いることより、平行平板キャパシタや配線間ＭＩＭキャパシタに比べて高い容量密度を得ることができる。それにより、精度向上に伴う、レイアウト面積の増大、ひいてはコストの増大を低減することができる。
【００５１】
図７は、実施の形態のＡ／Ｄコンバータを適用した半導体装置の構成を示す機能ブロック図である。その半導体装置９は、センサ７と、Ａ／Ｄコンバータとしての半導体装置２と、ロジック回路８とを備えている。センサ７は、計測対象の状態を示す量（圧力、速度、加速度、流速、回転数、光、時間、温度、熱、歪み（応力）、磁気など）を計測する機器である。センサ７は、計測結果をアナログ信号ＩＮＡとして、Ａ／Ｄコンバータとしての半導体装置２へ出力する。半導体装置２（Ａ／Ｄコンバータ）としては、本実施の形態のパイプライン型Ａ／Ｄコンバータ２ａや後述される第３の実施の形態の逐次比較型Ａ／Ｄコンバータ２ｂに例示される。半導体装置２は、アナログ信号ＩＮＡをデジタル信号ＯＵＴＤに変換してロジック回路８へ出力する。ロジック回路８は、デジタル信号ＯＵＴＤに基づいて、論理演算を行い、演算結果を出力する。その論理演算は、内部の記憶部に格納されたプログラムに基づく演算であっても良い。ロジック回路８は、ＭＣＵ（ｍｉｃｒｏ−ｃｏｎｔｒｏｌｌｅｒ  ｕｎｉｔ）やＭＰＵ（ｍｉｃｒｏ−ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）やＣＰＵ（ｃｅｎｔｏｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）に例示される。パイプライン型Ａ／Ｄコンバータ２ａや逐次比較型Ａ／Ｄコンバータ２ｂとロジック回路８とが、一つの半導体チップ（複数の半導体基板を積層したものを含む）上に形成されていても良い。また、センサ７と、パイプライン型Ａ／Ｄコンバータ２ａや逐次比較型Ａ／Ｄコンバータ２ｂと、ロジック回路８とが一つの半導体チップ（複数の半導体基板を積層したものを含む）上に形成されていても良い。
【００５２】
このような半導体装置９は、本実施の形態のパイプライン型Ａ／Ｄコンバータ２ａや第３の実施の形態の逐次比較型Ａ／Ｄコンバータ２ｂ（後述）を用いているので、Ａ／Ｄ変換の精度を向上させることができる。それにより、センサ７の計測結果を示すアナログ信号を高精度でデジタル信号に変換することができる。結果として、センサ７の計測精度を高めることができる。加えて、センサの計測結果に基づく制御をより精密に行うことができる。
【００５３】
（第３の実施の形態）
本実施の形態では、上記第１の実施の形態に係る半導体装置２の一例として逐次比較型Ａ／Ｄコンバータ２ｂについて説明する。図８Ａは、本実施の形態に係る逐次比較型Ａ／Ｄコンバータの構成を示す機能ブロック図である。逐次比較型Ａ／Ｄコンバータ２ｂは、基本的に２分探索法によりＡ／Ｄ変換を行う。逐次比較型Ａ／Ｄコンバータ２ｂは、サンプル・ホールドアンプ１３２と、デジタルアナログ変換回路１３４と、比較器（コンパレータ）１３３と、制御回路（タイミングコントローラ１３５、コントロールロジック回路１３６（逐次比較レジスタ））とを備えている。
【００５４】
コントロールロジック回路１３６は、タイミングコントローラ１３５からの制御信号に応答して、比較対象のデジタル信号を出力する。デジタルアナログ変換回路１３４は、そのデジタル信号をアナログ信号に変換して出力する。サンプル・ホールドアンプ１３２は、タイミングコントローラ１３５からの制御信号により、アナログ信号ＩＮＡを出力する。比較器（コンパレータ）１３３は、デジタルアナログ変換回路１３４からのアナログ信号とサンプル・ホールドアンプ１３２からのアナログ信号とを比較して、比較結果をコントロールロジック回路１３６へ出力する。コントロールロジック回路１３６は、比較結果を格納すると共に、タイミングコントローラ１３５からの次の制御信号に応答して、その比較結果に基づいて、次の比較対象のデジタル信号を出力する（以下同様）。
【００５５】
図８Ｂは、図８Ａにおけるデジタルアナログ変換回路の構成を示す機能ブロック図である。この図８Ｂでは、一例として１６ビットのデジタルアナログ変換回路を示している。デジタルアナログ変換回路１３４は、容量性Ｄ／Ａコンバータ（デジタルアナログ変換回路）である。デジタルアナログ変換回路１３４は、容量素子１４４およびダミー容量素子１４３のアレイ（キャパシタ群１４２）とスイッチ１４７、１４６、１４５とにより構成されている。容量素子１４４は、重み付け値を持つＮ個の容量素子１４４−０〜１４４−１５（Ｃ〜３２７６８Ｃ＝２０Ｃ〜２１５Ｃ）である。ダミー容量素子１４３は、１個である（Ｃ）。スイッチ１４７は、容量素子１４４−０〜１４４−１５に対応するスイッチ１４７−０〜１４７−１５である。容量素子１４４−０〜１４４−１５、１４３の一端は、比較器１４０の反転入力端子に接続されている。容量素子１４４−０〜１４４−１５、１４３の他端は、それぞれスイッチ１４７−０〜１４７−１５、１４６を介してアナログ入力信号（ＡＮＡＬＯＧ  ＩＮ）、参照電圧（ＶＲＥＦ）および接地電圧（ＧＲＯＵＮＤ）のいずれかに接続される。接地電圧は比較器１４０の非反転入力端子に接続されている。リセットスイッチ１４５は比較器１４０の入力をリセットする。
【００５６】
このようにデジタルアナログ変換回路１３４は容量素子とスイッチだけで構成可能で、省電力化に優れている。この容量性Ｄ／Ａコンバータを用いてアナログ値をデジタル値へ変換するためには、容量Ｃを有する容量素子を単位として、２０＝１倍、２１＝２倍、２２＝４倍、２３＝８倍、…と、２の倍数で増加させた各容量素子が必要となる。Ｎビットのデジタル値に変換する場合、最大で２Ｎ−１Ｃの容量が必要となり、合計として２ＮＣの容量が必要となる。この容量性Ｄ／Ａコンバータを構成するに当たっては、Ｃの容量を有する単位容量素子を２Ｎのアレイ状に並べるアレイを用いる。例えば、１０ビットのＤ／Ａコンバータを実現するためには２１０＝１０２４個、１６ビットのＤ／Ａコンバータを実現するためには２１６＝６５５３６個の容量素子を並べる必要がある。理想的には、データビットに関連する複数の容量素子の各々の容量が、次に小さい容量素子の容量の正確に２倍であることが必要である。すなわち、容量素子間の相対精度が重要である。
【００５７】
本実施の形態では、この相対精度の重要な容量素子１４４−０〜１４４−１５用のキャパシタ群１４２として、第１の実施の形態で説明されたキャパシタ群１を適用する。図９は、図８Ｂのキャパシタ群のレイアウトの一例を模式的に示す平面図である。この図９では、容量素子１４４−０〜１４４−２のみを代表的に示しているが、他の容量素子１４４−３〜１４４−１５に付いても同様に適用可能である。キャパシタ群１４２は、アレイ状に配置された複数のキャパシタ１１を備えている。キャパシタ群１４２は、サブキャパシタ群としての容量素子１４４−０〜１４４−２を備えている。それら容量素子１４４−０〜１４４−２の各々は、複数のキャパシタ１１を含んでいる。キャパシタ１１は、例えば、ＭＩＭ型のシリンダ形状のキャパシタである。キャパシタ群１４２は、キャパシタ１１がＭＩＭ型のシリンダ形状のキャパシタの場合、ＭＩＭシリンダキャパシタアレイということができる。
【００５８】
図９の例では、容量素子１４４−０を構成するサブキャパシタ群は、アレイにおける一列で構成されている。その列には隣接する６個のキャパシタ１１が含まれている。したがって、容量素子１４４−０は、容量Ｃ（２０Ｃ）として６個のキャパシタ１１を有している。それら６個のキャパシタ１１は、上部電極プレート（配線）を介して互いに並列に接続されている。また、容量素子１４４−１を構成するサブキャパシタ群は、アレイにおける飛び飛びの二列で構成されている。各列には隣接する６個のキャパシタ１１が含まれている。したがって、容量素子１４４−１は、容量２Ｃ（２１Ｃ）として１２個のキャパシタ１１を有している。それら１２個のキャパシタ１１は、上部電極プレート（配線）を介して互いに並列に接続されている。また、容量素子１４４−２を構成するサブキャパシタ群は、アレイにおける飛び飛びの四列で構成されている。各列には隣接する６個のキャパシタ１１が含まれている。したがって、容量素子１４４−２は、容量４Ｃ（２２Ｃ）として２４個のキャパシタ１１を有している。それら２４個のキャパシタ１１は、上部電極プレート（配線）を介して互いに並列に接続されている。容量素子１４４−０の一列はアレイの中心に配置され、容量素子１４４−１の二列はアレイの中心に対して線（点）対称な位置に配置され、容量素子１４４−２の四列はアレイの中心に対して線（点）対称な位置に配置されている。容量素子１４４−０の一列および容量素子１４４−１の飛び飛びの二列と、容量素子１４４−２の飛び飛びの四列とは、交互に配置されている。したがって、それに含まれる複数のキャパシタ１１もアレイの中心に対して線（点）対称な位置に配置されている。
【００５９】
このように本実施の形態では、容量素子１４４−０、１４４−１、１４４−２（Ｃ（２０Ｃ）、２Ｃ（２１Ｃ）、４Ｃ（２２Ｃ））では、各容量素子の複数のキャパシタが分散して配置され、複数のキャパシタ１１の列が非常に近接して交互にアレイの中に配置されている。それにより、レイアウトに起因するプロセスばらつき、つまりシステマティックばらつきを極小化できる。したがって各サブキャパシタ群（容量素子１４４−０、１４４−１、１４４−２）の容量は非常に正確に２倍ずつにすることができる。また、容量素子の数として、ＤＲＡＭでいうところのメガビット級の素子数を用いて構成することで、ランダムばらつきも低減することが可能である。その結果、演算増幅部１１６の精度を高めることができる。それにより、デジタルアナログ変換回路１３４の精度が向上し、結果として、逐次比較型Ａ／Ｄコンバータ２ｂの精度を向上させることができる。
【００６０】
また、大面積の平行平板キャパシタや配線間ＭＩＭキャパシタでは、相対精度が容量素子の面積に依存する。そのため、相対精度を確保するために構造的にある程度の面積をもったパターンを隣接して作成する必要がある。その結果、製造上のばらつきに起因した素子特性のばらつきが生じやすかった。しかし、本実施の形態によれば、サブキャパシタ群を二次元的に分散配置することにより、その問題はほぼ解消することできる。また、本実施の形態によれば、ＭＩＭ型のシリンダ形状のキャパシタを用いることより、平行平板キャパシタや配線間ＭＩＭキャパシタに比べて高い容量密度を得ることができる。それにより、精度向上に伴う、レイアウト面積の増大、ひいてはコストの増大を低減することができる。
【００６１】
（変形例１）
次に、本実施の形態の変形例１について説明する。図１０は、図８Ｂのキャパシタ群のレイアウトの変形例１を模式的に示す平面図である。上述の図９では複数のキャパシタ１１が矩形格子状（行列配置）にレイアウトされているが、本実施の形態はその例に限定されるものではない。例えば、この図１０に示されるように、複数のキャパシタ１１が、斜め格子状（千鳥配置）にレイアウトされていてもよい。この場合にも、図９の場合と同様の効果を得ることができる。
【００６２】
（変形例２）
次に、本実施の形態の変形例２について説明する。図１１は、図８Ｂのキャパシタ群のレイアウトの変形例２を模式的に示す平面図である。上述の図１０では複数のキャパシタ１１が縦方向の短冊形状の上部電極プレートで並列接続されたレイアウトになっているが、本実施の形態はその例に限定されるものではない。例えば、この図１１に示されるように、複数のキャパシタ１１が、斜め方向の短冊形状の上部電極プレートおよび上層のビアと配線（図中、簡略化のために実線で表示）で並列接続されたレイアウトになってもよい。
【００６３】
図１１の例では、容量素子１４４−０を構成するサブキャパシタ群は、アレイにおける斜め方向の一列に属する１個のサブキャパシタ群で構成されている。そのキャパシタ群は、隣接する６個のキャパシタ１１を上部電極プレートで並列接続した構成を有している。したがって、容量素子１４４−０は、容量Ｃ（２０Ｃ）として６個のキャパシタ１１を有している。また、容量素子１４４−１を構成するサブキャパシタ群は、アレイにおける斜め方向の異なる二列に属する２個のサブキャパシタ群をビアと配線を用いて並列接続して一つのサブキャパシタ群とした構成を有している。一列分のサブキャパシタ群は、隣接する６個のキャパシタ１１を上部電極プレートで並列接続した構成を有している。したがって、容量素子１４４−１は、容量２Ｃ（２１Ｃ）として１２個のキャパシタ１１を有している。また、容量素子１４４−２を構成するサブキャパシタ群は、アレイにおける斜め方向の異なる六列に属する六個のサブキャパシタ群をビアと配線を用いて並列接続して一つのサブキャパシタ群とした構成を有している。一列分のサブキャパシタ群は、隣接する２個（サブキャパシタ群２個）、隣接する４個（サブキャパシタ群２個）または隣接する６個（サブキャパシタ群２個）のキャパシタ１１を上部電極プレートで並列接続した構成を有している。したがって、容量素子１４４−２は、容量４Ｃ（２２Ｃ）として２４個のキャパシタ１１を有している。容量素子１４４−０の一列はアレイの中心に配置され、容量素子１４４−１の二列はアレイの中心に対して概ね線（点）対称な位置に配置され、容量素子１４４−２の六列はアレイの中心に対して概ね線（点）対称な位置に配置されている。
【００６４】
この場合にも、図１１の場合と同様の効果を得ることができる。
【００６５】
（変形例３）
次に、本実施の形態の変形例３について説明する。図１２は、図８Ｂのキャパシタ群のレイアウトの変形例３を模式的に示す平面図である。上述の図１１では各容量素子１４４が複数のサブキャパシタ群に分割されていたが、本実施の形態はその例に限定されるものではない。例えば、この図１２に示されるように、各容量素子１４４が、さらに多くのサブキャパシタ群に分割され、分散されて配置されていても良い。
【００６６】
図１２の例では、容量素子１４４−０を構成するサブキャパシタ群は、アレイにおける異なる三列に属する３個のサブキャパシタ群をビアと配線を用いて並列接続して一つのサブキャパシタ群とした構成を有している。一列分のサブキャパシタ群は、隣接する２個のキャパシタ１１を上部電極プレートで並列接続した構成を有している。したがって、容量素子１４４−０は、容量Ｃ（２０Ｃ）として６個のキャパシタ１１を有している。また、容量素子１４４−１を構成するサブキャパシタ群は、アレイにおける異なる六列に属する６個のサブキャパシタ群をビアと配線を用いて並列接続して一つのサブキャパシタ群とした構成を有している。一列分のサブキャパシタ群は、隣接する２個のキャパシタ１１を上部電極プレートで並列接続した構成を有している。したがって、容量素子１４４−１は、容量２Ｃ（２１Ｃ）として１２個のキャパシタ１１を有している。また、容量素子１４４−２を構成するサブキャパシタ群は、アレイにおける異なる九列に属する１１個のサブキャパシタ群をビアと配線を用いて並列接続して一つのサブキャパシタ群とした構成を有している。一列分のサブキャパシタ群は、隣接する２個（サブキャパシタ群１０個）または隣接する４個（サブキャパシタ群１個）のキャパシタ１１を上部電極プレートで並列接続した構成を有している。したがって、容量素子１４４−２は、容量４Ｃ（２２Ｃ）として２４個のキャパシタ１１を有している。容量素子１４４−０の三列はアレイの中心に概ね点対称に配置され、容量素子１４４−１の六列はアレイの中心に対して概ね点対称な位置に配置され、容量素子１４４−２の十列はアレイの中心に対して概ね点対称な位置に配置されている。
【００６７】
この場合にも、図１１の場合と同様の効果を得ることができる。
加えて、図１２に示すように、サブキャパシタ群の分散配置をするとき、その分散の度合いをさらに大きくすることで、レイアウトおよびサイズに起因するばらつきをほぼなくすことが可能となる。
【００６８】
本実施の形態およびその変形例では、レイアウトの一例として、Ｃ（２０Ｃ）、２Ｃ（２１Ｃ）、４Ｃ（２２Ｃ）を構成するキャパシタ群を示したが、さらに大きな容量をもつキャパシタ群についても、同様の考え方でレイアウトが可能である。その場合にも、上記実施の形態やその変形例と同様の効果を得ることができる。
【００６９】
（第４の実施の形態）
本実施の形態では、上記第１の実施の形態に係る半導体装置２の一例としてチャージポンプ型昇圧回路２ｃについて説明する。図１３は、本実施の形態に係るチャージポンプ型昇圧回路の構成を示す機能ブロック図である。このチャージポンプ型昇圧回路２ｃは、容量素子とスイッチ（実際には、例えばＭＯＳトランジスタを用いる）とを組み合わせることによって電圧を上昇させる。
【００７０】
チャージポンプ型昇圧回路２ｃは、スイッチ１５１−１〜１５１−４、１５２−１〜１５２−４、１５３−１と、容量素子Ｃｃ１、Ｃｃ２、Ｃｏｕｔとを備えている。容量素子Ｃｃ１、Ｃｃ２、Ｃｏｕｔは互いに並列に接続されている。スイッチ１５１−１の一端は入力に他端は容量素子Ｃｃ１の一端およびスイッチ１５１−２の一端にそれぞれ接続されている。スイッチ１５１−２の他端はスイッチ１５１−３の一端およびスイッチ１５３−１の一端にそれぞれ接続されている。スイッチ１５１−３の他端は容量素子Ｃｃ２の一端およびスイッチ１５１−４の一端にそれぞれ接続されている。スイッチ１５１−４の他端は出力および容量素子Ｃｏｕｔの一端にそれぞれ列属されている。スイッチ１５２−１の一端は入力に他端は容量素子Ｃｃ１の他端およびスイッチ１５２−２の一端にそれぞれ接続されている。スイッチ１５２−２の他端はスイッチ１５２−３の一端およびスイッチ１５３−１の他端にそれぞれ接続されている。スイッチ１５２−３の他端は容量素子Ｃｃ２の他端およびスイッチ１５２−４の一端にそれぞれ接続されている。スイッチ１５２−４の他端は出力および容量素子Ｃｏｕｔの他端にそれぞれ列属されている。
【００７１】
この図の例では、スイッチ１５１−１〜１５１−３、１５２−２〜１５２−４、をオンにして充電用容量素子Ｃｃ１、Ｃｃ２を並列接続にし、入力電圧Ｖｉｎで充電用容量素子Ｃｃ１、Ｃｃ２を充電する。その後、スイッチ１５２−１、１５１−２、１５３−１、１５２−３、１５１−４をオンにして充電用容量素子Ｃｃ１、Ｃｃ２を直列接続に切り替え、入力電圧Ｖｉｎの３倍（Ｖｉｎ＋ＶＣＣ１＋ＶＣＣ２）の電圧を得ることができる。さらに、接続する容量素子Ｃｃの数を変更することで入力電圧Ｖｉｎの任意倍率の電圧を得ることでできる。
【００７２】
チャージポンプ型昇圧回路は、理想的には、充電に用いられる容量素子は大容量で等価直列抵抗が小さいことが好ましい。さらに３倍以上のチャージポンプ型昇圧回路の場合、充電に用いる複数の容量素子の容量が正確に等しいことが望ましい。容量の精度が不十分な場合、昇圧時に直列に接続したときに電荷の移動が生じ、電圧の変動が生じるからである。図１３の例では、容量素子Ｃｃ１と容量素子Ｃｃ２との間に電荷の移動が生じる可能性がある。また、ここでの大容量とは０．１μＦ以上であり、通常ではオフチップ（外付け）の容量素子を用いることが通常である。従来の配線間ＭＩＭ容量では０．１ｆＦ／μｍ２程度の容量密度しか得られないことから、オンチップで実現することは非現実的（１０９μｍ２＝１０３ｍｍ２以上の面積が必要）である。
【００７３】
本実施の形態では、容量素子として、例えば第２の実施の形態に係るキャパシタ群を用いることで、充電に用いる複数の容量素子間の容量の相対精度を高めることができ、正確に等しくすることができる。それにより、容量素子間の電界の移動を極めて小さく抑えることができ、高精度で高効率なオンチップチャージポンプ型昇圧回路を得ることができる。
【００７４】
上記各実施の形態や各変形例の技術は、技術的矛盾の発生しない限り、互いに他の実施の形態や他の変形例に適用することが可能である。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７６】
１  ：キャパシタ群
２  ：半導体装置
２ａ：パイプライン型Ａ／Ｄコンバータ
２ｂ：逐次比較型Ａ／Ｄコンバータ
２ｃ：チャージポンプ型昇圧回路
７  ：センサ
８  ：ロジック回路
９  ：半導体装置
１０：サブキャパシタ群
１０−１：サブキャパシタ群
１０−２：サブキャパシタ群
１１：キャパシタ
１１−１〜１１−２、１１−３〜１１−４：キャパシタ
１４：スイッチ部
１５：電子回路部
３０：半導体基板
３１：コンタクト層
３２〜３５：配線層
４１：絶縁膜
４２〜５０、４８ａ：層間絶縁層
６１：コンタクト
６２〜６５：配線
７１：コンタクト
７２〜７５：配線
８０：拡散層
８１、８２：コンタクト（プラグ）
９０：シリンダ
９１：下部電極
９２：誘電体
９３：上部電極
９４：電極プレート
１０２：ブロック
１０４：コード変換回路
１１０：サンプル・ホールド回路
１１２：１ビットＡ／Ｄコンバータ
１１４：ビットＤＡコンバータ
１１６：演算増幅部
１２０：スイッチ
１２２：キャパシタ群
１２４：リセットスイッチ
１２６：演算増幅器
１３２：サンプル・ホールドアンプ
１３３：比較器（コンパレータ）
１３４：デジタルアナログ変換回路
１３５：タイミングコントローラ
１３６：コントロールロジック回路
１４０：比較器
１４２：キャパシタ群
１４３：ダミー容量素子
１４４：容量素子
１４４−０〜１４４−１５：容量素子
１４５：リセットスイッチ
１４７−０〜１４７−１５：スイッチ
１５１−１〜１５１−４：スイッチ
１５２−１〜１５２−４：スイッチ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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