(57)【要約】【課題】放熱性を高めつつＥＳＤ耐量を十分に向上することができる半導体装置を提供すること。【解決手段】本発明による半導体装置１は、第一半導体素子２と、第一半導体素子２よりも主電極間のブレークダウン耐圧の低い第二半導体素子３とをそれぞれ複数並列接続して構成される半導体装置１であって、第一半導体素子２を複数並列する領域の外側に第二半導体素子３を複数配置することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一半導体素子と、当該第一半導体素子よりも主電極間のブレークダウン耐圧の低い第二半導体素子とをそれぞれ複数並列接続して構成される半導体装置であって、前記第一半導体素子を複数並列する領域の外側に前記第二半導体素子を複数配置することを特徴とする半導体装置。
【請求項２】
前記第一半導体素子の制御電極と前記第二半導体素子の制御電極は相互に接続されていないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二半導体素子の制御電極と接地側の主電極とが短絡されていることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば乗用車、トラック、バス等の車両や家庭用機器又は産業用機器に適用されて好適な半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴやＩＧＢＴ（Insulated Gate Bipolar Transistor）等の半導体素子が実装される半導体装置でＬＤ（Laterally Diffused）と呼ばれる主電極を同一面に配置してドレイン近傍の不純物を横方向に拡散する構造の半導体装置では、放熱性を高めることと外部からの高いサージ耐性（ＥＳＤ耐量：Electro Static Discharge）が求められる。特にモータ等の負荷への出力を制御する出力素子の用途に使用される素子は出力特性の改善の観点から低損失が求められるため低抵抗となり、ＥＳＤ耐量とはトレードオフの関係にある。
【０００３】
放熱性を高める観点では以下の特許文献１に記載されるように、最外側のトランジスタのコレクタコンタクトへの接触面積を内側の接触面積よりも小さくすることが提案されており、ＥＳＤ耐量を高める観点では、以下の特許文献２に記載されるように、別途不純物拡散埋込層を追加してソース領域近傍にブレーク電流が流れにくくすることが提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３５３８４３号公報
【特許文献２】特開２００２−３５３４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが特許文献１では、内側の接触面積が大きくなる分チップ全体の面積が増大することを招き、特許文献２では、放熱性が悪い中央部と外周部でトランジスタの動作が同一で中央部の発熱が最大となって、ＥＳＤ耐量の向上が困難となる。つまり、従来技術においては、放熱性を高めつつＥＳＤ耐量を十分に向上できないという問題がある。
【０００６】
本発明は、上記問題に鑑み、放熱性を高めつつＥＳＤ耐量を十分に向上することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明による半導体装置は、第一半導体素子と、当該第一半導体素子よりも主電極間のブレークダウン耐圧の低い第二半導体素子とをそれぞれ複数並列接続して構成される半導体装置であって、前記第一半導体素子を複数並列する領域の外側に前記第二半導体素子を複数配置することを特徴とする。ここで、前記第一半導体素子の制御電極と前記第二半導体素子の制御電極は相互に接続されていないこととし、前記第二半導体素子の制御電極と接地側の主電極とが短絡されていることとしてもよい。なお、第二半導体素子はダイオードであってもよく、前記第一半導体素子と同一の構造を有して酸化膜長さと拡散層の不純物濃度を異ならせたスイッチング素子であるものとしてもよい。
【発明の効果】
【０００８】
本発明によれば、ＥＳＤにより第一半導体素子と第二半導体素子に高電圧が印加される場合、外側の第二半導体素子のブレークダウン耐圧（電圧）が低いことから先にブレークダウンして放熱するため、第一半導体素子が分布する放熱性が悪い中央部の発熱を抑制することができ、かつ、第一半導体素子は保護される。また本発明では、ブレークダウン耐圧は素子の大きさに影響を与えず内部の構成要素の長さや不純物濃度により調節できるため、半導体装置の面積を増大させることも抑制できる。つまり本発明では放熱性を高めてＥＳＤ耐量を高めることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る実施例の半導体装置１の一実施形態についての外観を正面側から視て示す模式図である。
【図２】実施例の半導体装置１の積層構造と半導体素子２、３のブレークダウン電圧の調整態様について示す模式図である。
【図３】従来の半導体装置５１の発熱態様を示す模式図である。
【図４】実施例の半導体装置１の放熱態様を示す模式図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態について、添付図面を参照しながら説明する。
【実施例】
【００１１】
図１に示すように、本実施例の半導体装置１は、支持基盤１００上に後述する図２に示す構造の横型ＭＯＳＦＥＴである第一半導体素子２を例えば四行四列のマトリクス状に配列して、その外周側の図１に示す網掛けの外周領域に同じく図２に示す構造である第二半導体素子３を例えば二十個を一周だけ配列して、全体として半導体素子２、３を六行六列のマトリクス状に配列する。
【００１２】
さらに、本実施例の半導体装置１では、通常のパターニング等の配線処理を施して、それぞれの半導体素子２、３の主極のドレイン側及びソース側を並列接続して、ドレイン端子Ｄ及びソース端子Ｓに接続されるものとしている。
【００１３】
本実施例において第二半導体素子３は第一半導体素子２に比べて主極間のブレークダウン電圧（耐圧）が低く設定される。以下ブレークダウン電圧についての設定態様について図２を用いて述べる。図２に示すように第一半導体素子２、第二半導体素子３の基本構成や積層構造は同一であり、詳細な構造及び製造方法、動作等については、例えば特開２００９−１３００２１号公報に示されるように公知であるため、本発明に関連する部分について主に説明する。
【００１４】
本実施例の半導体素子２、３は、図２に示すように、支持基板１００、活性層Ｎ−１０１、ゲート酸化膜１０２、ゲートポリサイド電極１０３、ボディＰ層１０４、ＬＯＣＯＳ酸化膜１０５（LOCOS: Local Oxidation of Silicon）、ドリフトＮ−拡散層１０６、ｎ＋ドレイン領域１０７、ｎ＋ソース領域１０８、ｐ＋基板電極１０９を含んで構成される。
【００１５】
支持基板１００及び活性層Ｎ−１０１は、シリコンウェハで構成される。このうち、活性層Ｎ−１０１は、シリコンウェハに不純物（典型的にはホスフィン（Ｐ））を注入することにより、導電型がｎ−型にされるシリコン半導体層である。なお、ドリフトＮ−拡散層１０６は、ＬＯＣＯＳ酸化膜１０５の下で、活性層Ｎ−１０１内に形成される。このドリフトＮ−層１０６のドーズ量により、第一半導体素子２、第二半導体素子３のオン抵抗が調整される。
【００１６】
ＬＯＣＯＳ酸化膜１０５は、ゲート酸化膜１０２が形成される前に、例えばシリコン窒化膜（ＳｉＮ）をマスクとして熱酸化処理によって形成されるシリコン酸化膜である。
【００１７】
ボディＰ層１０４は、ゲート酸化膜１０２及びゲートポリサイド電極１０３が形成される前に、活性層Ｎ＋１０１の表面から不純物（典型的には、ボロン（Ｂ））を注入することにより、導電型がｐ−型にされている拡散層である。このｐ−型は、ｐ＋型よりも不純物濃度が低い領域である。不純物濃度は、所望の耐圧強度を実現できる程度の不純物濃度に設定される。
【００１８】
ゲート酸化膜１０２は、ボディＰ層１０４を形成した後に、熱酸化処理によって形成される酸化層である。このゲート酸化膜１０２の下に位置するボディＰ層１０４には、第一半導体素子２、第二半導体素子３のＭＯＳＦＥＴとしてのチャネル領域が形成される。
【００１９】
ゲートポリサイド電極１０３は、シリサイドとポリシリコンを積層構造にしたゲート電極である。シリサイドは、高融点金属あるいは遷移金属とシリコンを熱処理で合金化したものであり、例えば、ＷＳｉ２又はＭｏＳｉ２シリサイドを用いることができる。
【００２０】
ｎ＋ドレイン領域１０７は、ＬＯＣＯＳ酸化膜１０５の図２中右端に隣接する領域でｎ−活性層１０１の表面から不純物（典型的にはホスフィン（Ｐ））を注入することにより、ｎ−活性層１０１内に形成されるドレイン領域である。このｎ＋ドレイン領域１０７は、ｎ＋ソース領域１０８と同様に、ｎ−型よりも不純物濃度が高いｎ＋型に設定される領域である。
【００２１】
ｎ＋ソース領域１０８は、ボディＰ層１０４の一部の領域（図２中ゲートポリサイド電極１０３の左端近傍の領域）に不純物（典型的にはホスフィン（Ｐ））を注入することにより、導電型がｎ＋型にされている。なお、ｎ＋型は、ｎ−型よりも不純物濃度が高い領域である。
【００２２】
ｐ＋基板電極１０９は、ボディＰ層１０４の表面から不純物（典型的には、ボロン（Ｂ））を注入することにより、導電型がｐ型にされている領域であり、ボディＰ層１０４を接地電位に保持するためのｐ＋型の拡散層である。このｐ＋基板電極１０９は接地されており、ボディＰ層１０４は、ｐ＋基板電極１０９を介して接地されるとともにソース端子Ｓに上述した配線により並列接続され、ゲートポリサイド電極１０３からはゲート端子（制御電極）が引き出され、ｎ＋ドレイン領域１０７はドレイン端子Ｄに上述した配線により並列接続される。
【００２３】
図２中において、ボディＰ層１０４の右端又はドリフトＮ−拡散層１０６の左端からＬＯＣＯＳ酸化膜１０５の右端までの長さがドリフト長Ｌ１であり、ゲートポリサイド電極１０３の右端までの長さがフィールとプレート長Ｌ２である。半導体素子２よりも半導体素子３のブレークダウン電圧を低くするにあたっては、ドリフト長Ｌ１とドリフトＮ−拡散層１０６の不純物濃度を最適値となるように調節する。例えば、半導体素子２よりも半導体素子３においてドリフト長Ｌ１を長くし、ドリフトＮ−拡散層１０６の不純物濃度を高くする。
【００２４】
また、本実施例においては、第一半導体素子２のゲート端子（制御電極）と第二半導体素子３のゲート端子（制御電極）は相互に接続しないものとし、第二半導体素子３のゲート端子は、設置されているものとしている。
【００２５】
上述した本実施例の半導体装置１によれば以下のような作用効果を得ることができる。つまり、主に半導体装置１の設置時の作業中に作業員により発生するＥＳＤにより通常の図３に示すような半導体装置５１においては、半導体素子５２に高電圧が印加される場合において、並列接続される半導体素子５２が全て同じブレークダウン電圧であることから、中央部Ｃの放熱性の悪い領域において発熱が最大となる不都合が生じるが、本実施例では、外周側に位置する外側の第二半導体素子３のブレークダウン耐圧（電圧）が低いことから第一半導体素子２よりも先にブレークダウンして放熱するものとすることができる。
【００２６】
このため、図４に示すように、第一半導体素子３が分布する放熱性が悪い中央部Ｃの発熱を抑制することができ、かつ、第一半導体素子２にはＥＳＤ起因の電流は流れずに保護され、特にゲート酸化膜１０２の破壊を防止することができる。さらに、外周側の第二半導体素子３の発熱を外周側の四方向により効率的に発散させ放熱効果も高めることができる。また本実施例では、ブレークダウン耐圧は半導体素子の大きさに影響を与えず内部の構成要素の長さや不純物濃度により調節できるため、半導体装置１の面積を増大させることも抑制できる。
【００２７】
また、ＥＳＤが印加される状況では第一半導体素子２、第二半導体素子３ともにゲート端子には制御電圧がかからない半導体装置１の設置や交換の作業中にほぼ限られる。ここでゲート端子は、このような作業中においてフローティング状態となり、電位が安定していない状態になることが多い。そこで本実施例ではゲート端子とソース端子を短絡し接地しているので、ブレークダウン電圧はドレインとソースの間の電圧でのみ定まるため、第二半導体素子３を第一半導体素子２よりもブレークダウン電圧が低く設定するにあたっての設計をより容易なものとすることができる。
【００２８】
また第二半導体素子３を例えばダイオード等の逆方向性素子により構成することも本発明には含まれるが、第二半導体素子３を実施例のように第一半導体素子２と同様の構造とし、ドリフト長Ｌ１とドリフトＮ−拡散層１０６の不純物濃度によりブレークダウン電圧を相違させることにより、第二半導体素子３を第一半導体素子２よりもブレークダウン電圧が低く設定するにあたっての設計をより容易なものとすることができる。
【００２９】
つまり、上述した二つのパラメータであるドリフト長Ｌ１とドリフトＮ−拡散層１０６の不純物濃度以外の他パラメータは同じとすることができるので、他パラメータの製造上のバラツキに起因する設計上の誤差を極力なくし、第二半導体素子３のブレークダウン電圧を確実に第一半導体素子２より低くして、ＥＳＤによる電流をより確実に外側の第二半導体素子３に流すことができる。
【００３０】
なお、本実施例の半導体装置１において四行四列のマトリクス状にアレイ状に配列された半導体素子２は例えばモータ等の負荷を駆動制御するインバータ等に用いることができる。外側の半導体素子３についてはダミー素子として用いることもでき、その他のスイッチングを行う素子として用いることができる。
【００３１】
以上本発明の好ましい実施例について詳細に説明したが、本発明は上述した実施例に制限されることなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形および置換を加えることができる。
【００３２】
例えばマトリクス配列される第一半導体素子２の数や、第一半導体素子２の外周に第二半導体素子３を何周配列するかについては、半導体装置１に要求される耐圧と放熱性能に基づいて適宜設定される値であり、上述した数値に限定されるものではない。
【００３３】
また本発明の半導体装置１は半導体素子がＭＯＳＦＥＴに限られるものではなく、ＩＧＢＴ等の他種の半導体素子を用いる場合においても同様に適用することができ、他種の半導体素子を混合して用いる形態にも適用することができ、接地態様についても上述した態様に限られるものではない。
【産業上の利用可能性】
【００３４】
本発明は、アレイ状に半導体素子が配置される半導体装置において、半導体素子のブレークダウン耐圧を高め出力特性も劣化させることもなくかつ放熱性を高めることができるため、種々の半導体関連装置に適用して有益なものである。もちろん、乗用車、トラック、バス等の様々な車両のインバータ等に適用される半導体モジュールに適用しても有益なものである。
【符号の説明】
【００３５】
１      半導体装置
２      第一半導体素子
３      第二半導体素子
１００  支持基板
１０１  活性層Ｎ−
１０２  ゲート酸化膜
１０３  ゲートポリサイド電極
１０４  ボディＰ層
１０５  ＬＯＣＯＳ酸化膜
１０６  ドリフトＮ−拡散層
１０７  ｎ＋ドレイン領域
１０８  ｎ＋ソース領域
１０９  ｐ＋基板電極
Ｌ１    ドリフト長
Ｌ２    フィールドプレート長
【図１】
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【図２】
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【図３】
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【図４】
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