(57)【要約】【課題】微細化が進んでもアライメントマークの面積を維持する。【解決手段】基板ＳＵＢは、半導体チップとなるべきチップ領域ＣＡを複数有しており、また、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬの表面には電極パッドＰＤが形成されている。電極パッドＰＤは、複数のチップ領域ＣＡそれぞれに配置されている。層間絶縁膜ＩＬの上には、ポリイミド膜ＰＲＩ（保護絶縁膜）が形成されている。ポリイミド膜ＰＲＩは、電極パッドＰＤの上に第１開口ＯＰ１を有している。また、ポリイミド膜ＰＲＩは、少なくとも一つのチップ領域ＣＡに第２開口ＯＰ２を有している。第２開口ＯＰ２は、第１開口ＯＰ１よりも大きい。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体チップとなるべきチップ領域を複数有している基板と、
前記基板に形成された層間絶縁膜と、
前記層間絶縁膜の表面に形成され、前記複数のチップ領域それぞれに配置された複数の電極パッドと、
前記層間絶縁膜上に形成され、前記複数の電極パッドそれぞれの上に第１開口を有する保護絶縁膜と、
前記保護絶縁膜に形成され、少なくとも一つの前記チップ領域に位置しており、前記第１開口よりも大きい第２開口と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２開口は、互いに隣り合う少なくとも２つの前記チップ領域に跨って形成されている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２開口は、互いに離れた少なくとも２つの前記チップ領域それぞれに設けられている半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
少なくとも一つの前記第２開口は、最外周以外の場所に位置する前記チップ領域の上に位置している半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第２開口の平面形状は、３ｍｍ×３ｍｍ以上である半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記保護絶縁膜は、ポリイミド膜である半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記保護絶縁膜は、窒化シリコン膜及び酸化シリコン膜の少なくとも一方を含む半導体装置。
【請求項８】
半導体チップとなるべきチップ領域を複数有している基板に層間絶縁膜を形成する工程と、
前記層間絶縁膜の表面に、前記複数のチップ領域それぞれに配置された複数の電極パッドを形成する工程と、
前記層間絶縁膜上に保護絶縁膜を形成する工程と、
前記保護絶縁膜に、前記複数の電極パッドそれぞれの上に第１開口を形成し、かつ少なくとも一つの前記チップ領域に位置していて前記第１開口よりも大きい第２開口を形成する工程と、
を備える半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第１開口及び前記第２開口を形成する工程は、
第１のレチクルを用いることにより、前記第１開口を形成する工程と、
第２のレチクルを用いることにより、前記第２開口を形成する工程と、
を備える半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記保護絶縁膜は、ポリイミド膜である半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
前記保護絶縁膜は、窒化シリコン膜及び酸化シリコン膜の少なくとも一方を含む半導体装置の製造方法。
【請求項１２】
それぞれが半導体チップとなるべき複数のチップ領域、及びアライメントマークを有している基板を準備する工程と、
前記アライメントマークの位置を検出し、当該位置を基準にして前記複数のチップ領域のうち有効となるチップ領域を認識する工程と、
を備え、
前記基板は、
層間絶縁膜と、
前記層間絶縁膜の表面に形成され、前記複数のチップ領域それぞれに配置された複数の電極パッドと、
前記層間絶縁膜上に形成され、前記複数の電極パッドそれぞれの上に第１開口を有する保護絶縁膜と、
前記保護絶縁膜に形成され、少なくとも一つの前記チップ領域に位置しており、前記第１開口よりも大きい第２開口と、
を備え、
前記アライメントマークは、前記第２開口である半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記基板を準備する工程は、
前記層間絶縁膜、前記複数の電極パッドを有していて前記保護絶縁膜を有していない前記基板を準備する工程と、
前記保護絶縁膜を形成する工程と、
前記保護絶縁膜に前記第１開口及び前記第２開口を形成する工程と、
を有する半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法において、
前記保護絶縁膜は、ポリイミド膜である半導体装置の製造方法。
【請求項１５】
請求項１２に記載の半導体装置の製造方法において、
前記保護絶縁膜は、窒化シリコン膜及び酸化シリコン膜の少なくとも一方を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特にアライメントマークを有する半導体装置及び半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
半導体チップの製造プロセスは、ウェハを用いて行われる。そしてウェハをダイシングして複数の半導体チップに個片化する前に、半導体チップの検査が行われる。これによって、不良品となる半導体チップの位置が認識される。そして、ダイシング後の半導体チップをピックアップするとき、半導体チップは、良品と不良品に分別される。このとき、ウェハ内における不良品の位置は、ウェハに形成されたアライメントマークを基準に判断される。
【０００３】
ウェハは円形であるため、ウェハの周辺部分からは半導体チップを切り出すことはできない。このため、上記したアライメントマークは、ウェハの周辺部分に配置されることが多い。
【０００４】
なお、特許文献１には、半導体チップを切り出すことができる有効領域と、有効領域に隣接する領域とで異なるパターンを形成することにより、有効領域を認識しやすくなる、と記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１０８６７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年は半導体チップの微細化が進んでいるため、ウェハのうち半導体チップを切り出すことができない領域は、狭くなっている。このため、アライメントマークは小さくなり、認識されにくくなってしまう。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、基板は、半導体チップとなるべきチップ領域を複数有しており、また、層間絶縁膜が形成されている。層間絶縁膜の表面には電極パッドが形成されている。電極パッドは、複数のチップ領域それぞれに配置されている。層間絶縁膜の上には、保護絶縁膜が形成されている。保護絶縁膜は、電極パッドの上に第１開口を有している。また、保護絶縁膜は、少なくとも一つの前記チップ領域に第２開口を有している。第２開口は、第１開口よりも大きい。
【発明の効果】
【０００８】
前記一実施の形態によれば、第２開口をアライメントマークとして使用することができる。第２開口は、チップ領域に形成されているため、大面積にすることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】（ａ）は、第１単位領域の構成を示す平面図である。（ｂ）は、ウェハの周辺に位置する第１単位領域の平面図である。
【図３】第２単位領域の構成を示す平面図である。
【図４】図３の変形例を示す平面図である。
【図５】図３のＡ−Ａ´断面図である。
【図６】図１〜４に示した半導体装置の製造方法を示すフローチャートである。
【図７】図６に示した半導体装置の製造方法を説明するための断面図である。
【図８】図６に示した半導体装置の製造方法を説明するための断面図である。
【図９】図６に示した半導体装置の製造方法を説明するための断面図である。
【図１０】半導体装置をダイシングして半導体チップにする工程を説明するためのフローチャートである。
【図１１】図１の変形例を示す図である。
【図１２】図１の変形例を示す図である。
【図１３】図１の変形例を示す図である。
【図１４】第２の実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図１５】第２の実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図１６】第３の実施形態に係る第２単位領域の構成を示す平面図である。
【図１７】第４の実施形態に係る半導体装置の構成を示す平面図である。
【図１８】図１７に示した半導体装置の製造方法を示す断面図である。
【図１９】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図２０】図１９に示した半導体装置の製造方法を示す断面図である。
【図２１】図１９に示した半導体装置の製造方法を示す断面図である。
【図２２】第６の実施形態に係る半導体装置の構成を示す断面図である。
【図２３】図２２に示した半導体装置の製造方法を示す断面図である。
【図２４】図２２に示した半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、個片化される前の状態、すなわちウェハの状態にあり、複数のチップ領域ＣＡ（図２，３に図示）を有している。チップ領域ＣＡは、半導体チップとして切り出されるべき領域であり、いずれも矩形である。半導体装置ＳＤは、複数の単位領域に分けられる。各単位領域は、いずれも複数のチップ領域ＣＡを有している。同一の単位領域に含まれているチップ領域ＣＡは、後述するポリイミド膜ＰＲＩの露光工程において、同一のタイミングで露光されている。単位領域の一部は第２単位領域ＳＡ２であり、残りの単位領域は第１単位領域ＳＡ１である。第２単位領域ＳＡ２に含まれるチップ領域ＣＡの少なくとも一つには、アライメントマークＡＭ（後述）が形成されている。
【００１２】
本図に示す例において、ウェハの外周に接していない単位領域は、矩形である。第２単位領域ＳＡ２は、４つ設けられている。そして４つの第２単位領域ＳＡ２は、いずれも、矩形の単位領域のうち最外周に位置している。このため、本図に示す例では、アライメントマークＡＭは、ウェハの周辺部またはその近傍に設けられている。アライメントマークＡＭは、ウェハを半導体チップにダイシングした後、半導体チップをピックアップするときに使用される。
【００１３】
なお、上記した単位領域は仮想的なものであるため、単位領域の境界は、半導体装置ＳＤには現れない。このため、半導体装置ＳＤ（ウェハ）を平面視した場合、互いに離れた少なくとも２つ（本図に示す例では４つ）のチップ領域ＣＡのそれぞれに、アライメントマークＡＭが設けられていることになる。そして少なくとも一つのアライメントマークＡＭは、最外周以外の場所に位置するチップ領域ＣＡに配置されている。
【００１４】
図２（ａ）は、第１単位領域ＳＡ１の構成を示す平面図である。第１単位領域ＳＡ１は、複数のチップ領域ＣＡを有している。複数のチップ領域ＣＡは、いずれも半導体チップとして切り出される領域であり、矩形を有している。チップ領域ＣＡは、第２開口ＯＰ２（後述）が形成されず、かつプローブ検査で合格すれば、出荷対象の半導体チップとなる。チップ領域ＣＡは、周辺部を除いて例えば絶縁膜であるポリイミド膜ＰＲＩによって覆われている。ポリイミド膜ＰＲＩには、電極パッドＰＤ（後述）を露出するための第１開口ＯＰ１（後述）が設けられている。また、ポリイミド膜ＰＲＩは、ダイシングラインには設けられていない。
【００１５】
図２（ｂ）は、ウェハの周辺に位置する第１単位領域ＳＡ１の平面図である。第１単位領域ＳＡ１がウェハの周辺に位置する場合、ウェハの縁を含む領域は、チップ領域ＣＡよりも小さい周辺領域ＥＤＧとなる。一方、アライメントマークＡＭの面積（平面形状）は、例えば３ｍｍ×３ｍｍ以上である。このため、チップ領域ＣＡが小さくなる（例えば面積が３ｍｍ×３ｍｍ以下になると、周辺領域ＥＤＧには十分な大きさのアライメントマークＡＭを配置することができない。
【００１６】
図３は、第２単位領域ＳＡ２の構成を示す平面図である。第２単位領域ＳＡ２も、複数のチップ領域ＣＡを有している。ただし、一部のチップ領域ＣＡの上に位置するポリイミド膜ＰＲＩには、第２開口ＯＰ２が形成されている。第２開口ＯＰ２は、後述するように、第１開口ＯＰ１よりも大きい。第２開口ＯＰ２は、第１開口ＯＰ１の例えば２００倍以上の面積である。第２開口ＯＰ２は、アライメントマークＡＭとして機能し、その面積は３ｍｍ×３ｍｍ以上である。本図に示す例において、第２開口ＯＰ２は、あるチップ領域ＣＡの全面に設けられている。すなわち、アライメントマークＡＭが形成されるチップ領域ＣＡの上には、ポリイミド膜ＰＲＩが設けられていない。このようにすると、第２開口ＯＰ２を大きくすることができる。このため、第２開口ＯＰ２をアライメントマークＡＭとして使用した場合、アライメントマークＡＭは認識されやすくなる。
【００１７】
なお、図４に示すように、第２開口ＯＰ２は、チップ領域ＣＡの一部にのみ形成されていても良い。
【００１８】
図５は、図３のＡ−Ａ´断面図である。半導体装置ＳＤのチップ領域ＣＡは、いずれも図５に示した構成を有している。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢには、複数のトランジスタが形成されている。これらのトランジスタは、回路を形成している。この回路は、ロジック回路でも良いし、メモリセルの制御回路でもよいし、メモリセルの読み出し／書き込み用の回路であっても良い。
【００１９】
基板ＳＵＢ上には、多層配線層ＭＴＩが形成されている。多層配線層ＭＴＩは、ダマシン構造の配線を少なくとも一層含んでいてもよい。そして、最上層の層間絶縁膜ＩＬの上には、電極パッドＰＤ及び配線ＩＮＣが形成されている。本図に示す例において、電極パッドＰＤ及び配線ＩＮＣは、Ａｌ又はＡｌ合金を用いたて形成されている。電極パッドＰＤ及び配線ＩＮＣは、下面がバリアメタル膜によって覆われており、上面が反射防止膜によって覆われている。バリアメタル膜は、例えばＴｉ及びＴｉＮの積層膜であり、反射防止膜は、例えばＴｉ及びＴｉＮの積層膜である。このように、電極パッドＰＤ及び配線ＩＮＣは、金属膜で構成されている。
【００２０】
層間絶縁膜ＩＬ、電極パッドＰＤ、及び配線ＩＮＣは、パッシベーション膜ＰＳＦによって覆われている。パッシベーション膜ＰＳＦは、窒化シリコン膜及び酸化シリコン膜の少なくとも一方を含んでおり、多層配線層ＭＴＩ（配線ＩＮＣ及び電極パッドＰＤを含む）を保護するために設けられている。パッシベーション膜ＰＳＦは、例えば酸化シリコン膜、窒化シリコン膜、又は酸化シリコン膜と窒化シリコン膜をこの順に積層した積層膜で構成された絶縁膜である。パッシベーション膜ＰＳＦは、電極パッドＰＤ上に、第３開口ＯＰ３を有している。
【００２１】
パッシベーション膜ＰＳＦ上には、ポリイミド膜ＰＲＩ（保護絶縁膜）が形成されている。ポリイミド膜ＰＲＩは、第１開口ＯＰ１を有している。第１開口ＯＰ１は、電極パッドＰＤ及びその周囲に位置するパッシベーション膜ＰＳＦを内側に含んでいる。
【００２２】
なお、隣り合うチップ領域ＣＡの間には、スクライブラインＳＣＬが設けられている。ポリイミド膜ＰＲＩは、スクライブラインＳＣＬ上には形成されていない。
【００２３】
また、ポリイミド膜ＰＲＩには、上記した第２開口ＯＰ２が形成されている。本図に示す例において、第２開口ＯＰ２は、スクライブラインＳＣＬ上の領域に繋がっている。
【００２４】
図６は、図１〜図４に示した半導体装置ＳＤの製造方法を示すフローチャートである。図７〜図９は、図６に示した半導体装置ＳＤの製造方法を説明するための断面図であり、図５に対応している。
【００２５】
まず、基板ＳＵＢに素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する基板ＳＵＢに、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
【００２６】
次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインとなる不純物領域を形成する。このようにして、基板ＳＵＢ上にＭＯＳトランジスタが形成される。
【００２７】
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層ＭＴＩを形成する（図６のステップＳ１０及び図７）。最上層の層間絶縁膜ＩＬの上には、電極パッドＰＤ及び配線ＩＮＣが形成される。
【００２８】
次いで、層間絶縁膜ＩＬの上、電極パッドＰＤの上、及び配線ＩＮＣの上に、パッシベーション膜ＰＳＦを形成する。次いで、パッシベーション膜ＰＳＦ上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてパッシベーション膜ＰＳＦをエッチングする。これにより、パッシベーション膜ＰＳＦには第３開口ＯＰ３が形成される（図６のステップＳ２０及び図７）。
【００２９】
次いで、パッシベーション膜ＰＳＦの上に、ポリイミド膜ＰＲＩを形成する（図６のステップＳ３０）。
【００３０】
次いで、ポリイミド膜ＰＲＩを、第１のレチクルＲＥＴ１を用いて露光する（図６のステップＳ４０及び図８）。第１のレチクルＲＥＴ１は、第１開口ＯＰ１に対応した開口パターンを有している。これにより、ポリイミド膜ＰＲＩのうち第１開口ＯＰ１が形成されるべき領域は、露光され、露光領域ＡＲ１となる。
【００３１】
次いで、ポリイミド膜ＰＲＩを、第２のレチクルＲＥＴ２を用いて露光する（図６のステップＳ４０及び図９）。第２のレチクルＲＥＴ２は、第２開口ＯＰ２に対応した開口パターンを有している。これにより、ポリイミド膜ＰＲＩのうち第１開口ＯＰ１が形成されるべき領域は、露光され、露光領域ＡＲ２となる。
【００３２】
その後、ポリイミド膜ＰＲＩを現像する。これにより、第１開口ＯＰ１及び第２開口ＯＰ２が形成される（図６のステップＳ４０）。このようにして、図１〜図５に示した半導体装置ＳＤが形成される。
【００３３】
図１０は、図１〜図５に示した半導体装置ＳＤをダイシングして半導体チップにする工程を説明するためのフローチャートである。本図に示す処理が行われる前に、半導体装置ＳＤはプローブ検査されている。そして、プローブ検査の結果、チップ領域ＣＡのうち良品の半導体チップとなる部分（以下、有効チップと記載）と不良品となる部分の位置情報が生成されている。
【００３４】
まず、ダイシング装置は、半導体装置ＳＤのアライメントマークＡＭ（第２開口ＯＰ２）の位置を認識する（ステップＳ１１０）。次いで、アライメントマークＡＭの位置を基準に、プローブ検査の結果を用いて、有効チップの位置情報、及び不良品となる部分の位置情報の少なくとも一方を認識する（ステップＳ１２０）。そして、ダイシング装置は、半導体装置ＳＤをスクライブラインＳＣＬに沿ってダイシングし、複数の半導体チップに個片化する（ステップＳ１３０）。その後、半導体チップのうち有効チップをピックアップする（ステップＳ１４０）。
【００３５】
なお、ステップＳ１２０とステップＳ１３０の順番は逆であっても良い。また、図６に示した処理と、図１０に示した処理は、異なる事業所又は事業者で行われる場合が多いが、同じ事業所又は事業者で行われても良い。
【００３６】
また、図１に示す例では、第２単位領域ＳＡ２は、４箇所設けられていた。ただし、第２単位領域ＳＡ２の配置は、図１に示す例に限定されない。例えば図１１に示すように、第２単位領域ＳＡ２は、一つの半導体装置ＳＤ（ウェハ）について一箇所にのみ設けられてもよい。また図１２に示すように、３箇所に設けられても良いし、図１３に示すように、５箇所以上に設けられても良い。図１３に示す例では、アライメントマークＡＭは、ウェハの中心側にも形成されている。
【００３７】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、アライメントマークＡＭは、第２開口ＯＰ２として形成されている。第２開口ＯＰ２は、いずれかのチップ領域ＣＡに形成されている。このため、チップ領域ＣＡが小さくなって周辺領域ＥＤＧが狭くなっても、第２開口ＯＰ２の面積を確保すること（３ｍｍ×３ｍｍ以上にすること）ができる。従って、チップ領域ＣＡが小さくなっても、アライメントマークＡＭの視認性を維持することができる。
【００３８】
また、アライメントマークＡＭを、任意の場所（例えばウェハの中心側）に形成することができる。さらに、複数のアライメントマークＡＭを、互いに離れた場所に形成することができる。従って、チップ領域ＣＡの位置の認識が行いやすくなる。
【００３９】
また本実施形態によれば、第１開口ＯＰ１は、第１のレチクルＲＥＴ１によって形成されている。そして、第２開口ＯＰ２は、第１のレチクルＲＥＴ１とは別の第２のレチクルＲＥＴ２を用いて形成されている。このため、第２のレチクルＲＥＴ２を変えるのみで、第２開口ＯＰ２の位置を変更することができる。
【００４０】
（第２の実施形態）
図１４及び図１５は、第２の実施形態に係る半導体装置ＳＤの製造方法を示すフローチャートである。本図に示す処理は、ポリイミド膜ＰＲＩ、第１開口ＯＰ１、及び第２開口ＯＰ２を形成する処理（ステップＳ３０，Ｓ４０）が、チップ領域ＣＡの個片化処理（ステップＳ１１０〜Ｓ１４０）と同じ事業者（または事業所）によって行われる点を除いて、第１の実施形態に係る半導体装置ＳＤの製造方法と同様である。
【００４１】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４２】
（第３の実施形態）
図１６は、第３の実施形態に係る第２単位領域ＳＡ２の構成を示す平面図である。本実施形態に係る半導体装置ＳＤの製造方法は、第２単位領域ＳＡ２の構成を除いて、第１又は第２の実施形態に係る半導体装置ＳＤの構成と同様である。
【００４３】
本図に示す例において、第２単位領域ＳＡ２は、アライメントマークＡＭ（第２開口ＯＰ２）が隣り合う少なくとも２つのチップ領域ＣＡに跨って形成されている点を除いて、第１の実施形態に係る第２単位領域ＳＡ２と同様である。本図に示す例では、第２開口ＯＰ２は、隣り合う２つのチップ領域ＣＡに跨って形成されている。詳細には、第２開口ＯＰ２は、隣り合う２つのチップ領域ＣＡの全面を、内側に含んでいる。
【００４４】
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。また、第２開口ＯＰ２は、隣り合う少なくとも２つのチップ領域ＣＡに跨って形成されている。このため、第１又は第２の実施形態と比較して、第２開口ＯＰ２（アライメントマークＡＭ）を大きくすることができる。
【００４５】
（第４の実施形態）
図１７は、第４の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本図は、第１の実施形態における図１に対応している。本実施形態における半導体装置ＳＤは、ウェハの全面が第２単位領域ＳＡ２になっている点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。
【００４６】
図１８は、図１７に示した半導体装置ＳＤの製造方法を示す断面図である。本実施形態に係る半導体装置ＳＤの製造方法は、露光領域ＡＲ１と露光領域ＡＲ２が、同一のレチクルＲＥＴ３を用いて形成される点を除いて、第１〜第３の実施形態に係る半導体装置ＳＤの製造方法と同様である。
【００４７】
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。また、露光回数が１回でよいため、半導体装置ＳＤの製造工程数を少なくすることができる。
【００４８】
（第５の実施形態）
図１９は、第５の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図５に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１〜第４の実施形態のいずれかと同様の構成である。
【００４９】
まず、半導体装置ＳＤは、ポリイミド膜ＰＲＩを有していない。そして、アライメントマークＡＭは、パッシベーション膜ＰＳＦ（保護絶縁膜）に形成された開口ＯＰ４（第２開口）である。開口ＯＰ４の平面形状及びレイアウトは、第１〜第４の実施形態に示した第２開口ＯＰ２の平面形状及びレイアウトと同様である。
【００５０】
図２０及び図２１は、図１９に示した半導体装置ＳＤの製造方法を示す断面図である。図２０に示すように、パッシベーション膜ＰＳＦを形成するまでの工程は、第１〜第４の実施形態に係る半導体装置ＳＤの製造方法と同様である。
【００５１】
次いで図２１に示すように、パッシベーション膜ＰＳＦ上にレジスト膜ＰＲを形成する。次いで、レジスト膜ＰＲを露光及び現像する。これにより、レジスト膜ＰＲには、第３開口ＯＰ３に対応する開口と、開口ＯＰ４に対応する開口が形成される。なお、レジスト膜ＰＲの露光工程は、第１〜第３の実施形態に示したように第１のレチクルＲＥＴ１及び第２のレチクルＲＥＴ２を用いて行われても良いし、第４の実施形態に示したようにレチクルＲＥＴ３を用いて行われても良い。
【００５２】
その後、レジスト膜ＰＲをマスクとして、パッシベーション膜ＰＳＦをエッチングする。これにより、パッシベーション膜ＰＳＦには、第３開口ＯＰ３及び開口ＯＰ４が形成される。
【００５３】
本実施形態によれば、ポリイミド膜ＰＲＩが形成されない半導体装置ＳＤにおいても、第１〜第４の実施形態と同様の効果を得ることができる。
【００５４】
（第６の実施形態）
図２２は、第６の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、再配線ＲＩＣを備える点を除いて、第１〜第４の実施形態のいずれかと同様の構成である。
【００５５】
詳細には、パッシベーション膜ＰＳＦ上には、第１ポリイミド膜ＰＲＩ１が形成されている。第１ポリイミド膜ＰＲＩ１は、電極パッドＰＤ上に開口ＯＰ５を有している。再配線ＲＩＣは、第１ポリイミド膜ＰＲＩ１上に形成されており、開口ＯＰ５において電極パッドＰＤに接続している。そして、第１ポリイミド膜ＰＲＩ１上及び再配線ＲＩＣ上には、第２ポリイミド膜ＰＲＩ２が形成されている。第２ポリイミド膜ＰＲＩ２は、パッシベーション膜ＰＳＦの第３開口ＯＰ３とは異なる位置に、開口ＯＰ６を有している。第１開口ＯＰ１は、再配線ＲＩＣに形成された電極パッド上に位置している。
【００５６】
また、第１ポリイミド膜ＰＲＩ１及び第２ポリイミド膜ＰＲＩ２は、いずれもアライメントマークＡＭとなるべき部分には形成されていない。すなわち第１ポリイミド膜ＰＲＩ１及び第２ポリイミド膜ＰＲＩ２は、いずれも第２開口ＯＰ２を有している。第２開口ＯＰ２の平面形状及びレイアウトは、第１〜第４の実施形態のいずれかと同様である。
【００５７】
図２３及び図２４は、図２２に示した半導体装置ＳＤの製造方法を示す断面図である。図２３に示すように、パッシベーション膜ＰＳＦ及び第３開口ＯＰ３を形成するまでの工程は、第１〜第４の実施形態に係る半導体装置ＳＤの製造方法と同様である。次いで、パッシベーション膜ＰＳＦ上及び第３開口ＯＰ３内に、第１ポリイミド膜ＰＲＩ１を形成する。次いで、第１ポリイミド膜ＰＲＩ１を露光及び現像する。これにより、開口ＯＰ５、及び第１ポリイミド膜ＰＲＩ１の第２開口ＯＰ２が形成される。なお、開口ＯＰ５を形成するための露光工程及び第２開口ＯＰ２を形成するための露光工程は、別々のレチクルを用いて行われても良いし、一枚のレチクルで同時に行われても良い。
【００５８】
次いで、図２４に示すように、再配線ＲＩＣを、例えばめっき法により形成する。
【００５９】
その後、第１ポリイミド膜ＰＲＩ１上及び再配線ＲＩＣ上に、第２ポリイミド膜ＰＲＩ２を形成する。次いで、第２ポリイミド膜ＰＲＩ２を露光及び現像する。これにより、開口ＯＰ６、及び第２ポリイミド膜ＰＲＩ２の第２開口ＯＰ２が形成される。なお、開口ＯＰ６を形成するための露光工程及び第２開口ＯＰ２を形成するための露光工程は、別々のレチクルを用いて行われても良いし、一枚のレチクルで同時に行われても良い。このようにして、図２２に示した半導体装置ＳＤが形成される。
【００６０】
本実施形態によれば、再配線ＲＩＣが形成される半導体装置ＳＤにおいても、第１〜第４の実施形態と同様の効果を得ることができる。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６２】
ＡＭ アライメントマーク
ＡＲ１ 露光領域
ＡＲ２ 露光領域
ＣＡ チップ領域
ＥＤＧ 周辺領域
ＩＬ 層間絶縁膜
ＩＮＣ 配線
ＭＴＩ 多層配線層
ＯＰ１ 第１開口
ＯＰ２ 第２開口
ＯＰ３ 第３開口
ＯＰ４ 開口
ＯＰ５ 開口
ＯＰ６ 開口
ＰＤ 電極パッド
ＰＲ レジスト膜
ＰＲＩ ポリイミド膜
ＰＲＩ１ 第１ポリイミド膜
ＰＲＩ２ 第２ポリイミド膜
ＰＳＦ パッシベーション膜
ＲＥＴ１ 第1のレチクル
ＲＥＴ２ 第２のレチクル
ＲＥＴ３ レチクル
ＲＩＣ 再配線
ＳＡ１ 第１単位領域
ＳＡ２ 第２単位領域
ＳＣＬ スクライブライン
ＳＤ 半導体装置
ＳＵＢ 基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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