(57)【要約】      （修正有）【課題】集積回路製造ステップを大幅に変更せずに電力および性能のバランスを取るための方法および構造を提供する。【解決手段】第１の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第１のドーパントの注入を含ませ、更に、第２の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第２のドーパントの注入を含ませる。次いで、コンピュータ化デバイスから変更済み集積回路設計を出力するか、または変更済み集積回路設計に従ってデバイスを製造するか、あるいはその両方を実行する。【選択図】図２
2014241421.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内のチャネル領域と、
前記基板内のソースおよびドレイン領域であって、前記ソースおよびドレイン領域間に前記チャネル領域が位置している、前記ソースおよびドレイン領域と、
前記チャネル領域が配置された位置における前記基板の表面上に位置し接続された高誘電率ゲート絶縁体と、
前記高誘電率ゲート絶縁体が前記基板と接触する位置における前記基板内に存在して電力漏れを低減させるドーパントと、
前記高誘電率ゲート絶縁体の上で前記高誘電率ゲート絶縁体に接続されたゲート導体と、
を含む、トランジスタ・デバイス。
【請求項２】
前記高誘電率ゲート絶縁体が３．９を超える誘電率を有する、請求項１に記載のトランジスタ・デバイス。
【請求項３】
前記高誘電率ゲート絶縁体が、窒化シリコン、酸窒化シリコン、ＳｉＯ2およびＳｉ3Ｎ4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウムの１つを含む、請求項１に記載のトランジスタ・デバイス。
【請求項４】
前記ドーパントがフッ素を含む、請求項１に記載のトランジスタ・デバイス。
【請求項５】
前記高誘電率ゲート絶縁体が、前記ソースに隣接した厚さに比べて前記ドレインに隣接した厚さの方が大きい、請求項１に記載のトランジスタ・デバイス。
【請求項６】
前記トランジスタ・デバイスが、ネガティブ形（Ｎ型）及びポジティブ形（Ｐ型）トランジスタの１つを含む、請求項１に記載のトランジスタ・デバイス。
【請求項７】
集積回路デバイスであって、
基板と、
前記基板上の複数の組の集積回路トランジスタ構造であって、
前記基板の上に位置し接触するゲート絶縁体を含む、前記集積回路トランジスタ構造と、
前記集積回路デバイス内の第１の組の前記集積回路トランジスタ構造であって、前記第１の組の前記集積回路トランジスタ構造の対応するゲート絶縁体が前記基板と接触する位置において前記基板内に第１のドーパントを含む、前記第１の組と、
前記第１の組の前記集積回路トランジスタ構造の電力漏れを、前記集積回路デバイス内の他の集積回路トランジスタ構造の電力漏れに比べて低減させる前記第１のドーパントと、
前記集積回路デバイス内の第２の組の前記集積回路トランジスタ構造であって、前記第２の組の前記集積回路トランジスタ構造の対応するゲート絶縁体が前記基板と接触する位置において前記基板内に第２のドーパントを含む、前記第２の組と、
前記第２の組の前記集積回路トランジスタ構造の性能を、前記集積回路デバイス内の他の集積回路トランジスタ構造の性能に比べて向上させる前記第２のドーパントと、
を含む、集積回路デバイス。
【請求項８】
前記第１のドーパントがフッ素を含み、前記第２のドーパントが窒素を含む、請求項７に記載の集積回路デバイス。
【請求項９】
前記第１の組の集積回路トランジスタ構造が、前記第２の組の集積回路トランジスタ構造とは異なるタイプの集積回路トランジスタ構造を含む、請求項７に記載の集積回路デバイス。
【請求項１０】
前記第１の組の集積回路トランジスタ構造の前記対応するゲート絶縁体が、前記第２の組の集積回路トランジスタ構造の前記対応するゲート絶縁体とは異なる絶縁体厚さを有する、請求項７に記載の集積回路デバイス。
【請求項１１】
前記第１の組の集積回路トランジスタ構造の前記対応するゲート絶縁体および前記第２の組の集積回路トランジスタ構造の前記対応するゲート絶縁体が、３．９を超える誘電率を有する高誘電率絶縁体を含む、請求項７に記載の集積回路デバイス。
【請求項１２】
前記ゲート絶縁体が、窒化シリコン、酸窒化シリコン、ＳｉＯ2およびＳｉ3Ｎ4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウムの１つを含む、請求項７に記載の集積回路デバイス。
【請求項１３】
集積回路を設計する方法であって、
コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価することと、
前記コンピュータ化デバイスを用いた前記集積回路の前記評価に基づいて、前記電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする前記集積回路設計内の第１の組の集積回路トランジスタ構造、および、性能の向上を必要とする第２の組の集積回路トランジスタ構造を識別することと、
前記コンピュータ化デバイスを用いて、前記第１の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記集積回路設計を変更して基板内への第１のドーパントの注入を含ませて、変更済み集積回路設計を生成することと、
前記コンピュータ化デバイスを用いて、前記第２の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記変更済み集積回路設計を変更して基板内への第２のドーパントの注入を含ませて、更に別の変更済み集積回路設計を生成することと、
前記コンピュータ化デバイスから前記更に別の変更済み集積回路設計を出力することと、
を含む、方法。
【請求項１４】
前記第１のドーパントがフッ素を含み、前記第２のドーパントが窒素を含む、請求項１３に記載の方法。
【請求項１５】
前記第１の組の集積回路トランジスタ構造が、前記第２の組の集積回路トランジスタ構造とは異なるタイプの集積回路トランジスタ構造を含む、請求項１３に記載の方法。
【請求項１６】
前記第１の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、前記第２の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成とは異なる絶縁体厚さを形成する、請求項１３に記載の方法。
【請求項１７】
前記第１の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第２の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、３．９を超える誘電率を有する高誘電率絶縁体を形成する、請求項１３に記載の方法。
【請求項１８】
前記第１の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第２の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、窒化シリコン、酸窒化シリコン、ＳｉＯ2およびＳｉ3Ｎ4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウムの１つを含む高誘電率絶縁体を形成する、請求項１３に記載の方法。
【請求項１９】
集積回路を製造する方法であって、
コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価することと、
前記コンピュータ化デバイスを用いた前記集積回路の前記評価に基づいて、前記電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする前記集積回路設計内の第１の組の集積回路トランジスタ構造、および、性能の向上を必要とする第２の組の集積回路トランジスタ構造を識別することと、
前記コンピュータ化デバイスを用いて、前記第１の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記集積回路設計を変更して基板内への第１のドーパントの注入を含ませて、変更済み集積回路設計を生成することと、
前記コンピュータ化デバイスを用いて、前記第２の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記変更済み集積回路設計を変更して基板内への第２のドーパントの注入を含ませて、更に別の変更済み集積回路設計を生成することと、
製造機器を用いて原材料を処理することによって、前記更に別の変更済み集積回路設計に従って集積回路デバイスを製造することと、
を含む、方法。
【請求項２０】
前記第１のドーパントがフッ素を含み、前記第２のドーパントが窒素を含む、請求項１９に記載の方法。
【請求項２１】
前記第１の組の集積回路トランジスタ構造が、前記第２の組の集積回路トランジスタ構造とは異なるタイプの集積回路トランジスタ構造を含む、請求項１９に記載の方法。
【請求項２２】
前記第１の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、前記第２の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成とは異なる絶縁体厚さを形成する、請求項１９に記載の方法。
【請求項２３】
前記第１の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第２の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、３．９を超える誘電率を有する高誘電率絶縁体を形成する、請求項１９に記載の方法。
【請求項２４】
前記第１の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第２の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、窒化シリコン、酸窒化シリコン、ＳｉＯ2およびＳｉ3Ｎ4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウムの１つを含む高誘電率絶縁体を形成する、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路デバイスに関し、更に具体的には、回路設計内で電力および性能のバランスを取るためのフッ素および窒素をドーピングした基板の使用に関する。
【背景技術】
【０００２】
集積回路デバイスのサイズが縮小し続けるにつれて、所与のチップ内に含まれるデバイスの数はますます多くなっている。しかしながら、各チップ上に含まれる回路が多くなると、チップ内で性能および電力消費のバランスを取る必要性の優先度が高くなる。この必要性を満たすことは、場合によっては難しい。なぜなら、同時処理を用いてできるだけ多くの異なるデバイスを製造することによって効率が得られるからである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従って、集積回路製造ステップに対する大幅な変更を必要としないプロセスにおいて性能および電力のバランスを取ることが最も望ましい。
【課題を解決するための手段】
【０００４】
前述のことに鑑み、本明細書における１つの例示的な実施形態は、基板内のチャネル領域ならびに基板内のソースおよびドレイン領域を含むトランジスタ・デバイスである。チャネル領域はソースおよびドレイン領域間に位置している。チャネル領域が配置された位置において、基板の表面上に、高誘電率（高ｋ）ゲート絶縁体（３．９を超える誘電率を有する）が位置し接続されている。更に、ゲート絶縁体が基板と接触する位置において、基板内に電力漏れを低減させるドーパントが存在する。ゲート絶縁体の上にゲート導体が位置し接続されている。
【０００５】
本明細書における別の例示的な集積回路デバイスの実施形態は、基板上に複数の組の集積回路トランジスタ構造を含む。集積回路構造は、基板の上に位置し接触するゲート絶縁体を含む。集積回路デバイス内の第１の組の集積回路トランジスタ構造は、この第１の組の集積回路トランジスタ構造の対応するゲート絶縁体が基板と接触する位置において基板内に第１のドーパントを有する。この第１のドーパントは、第１の組の集積回路トランジスタ構造の電力漏れを、集積回路デバイス内の他の集積回路トランジスタ構造の電力漏れに比べて低減させる。集積回路デバイス内の第２の組の集積回路トランジスタ構造は、この第２の組の集積回路トランジスタ構造の対応するゲート絶縁体が基板と接触する位置において基板内に第２のドーパントを有する。この第２のドーパントは、第２の組の集積回路トランジスタ構造の性能を、集積回路デバイス内の他の集積回路トランジスタ構造の性能に比べて向上させる。
【０００６】
本明細書における集積回路を設計する１つの例示的な方法では、コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価する。集積回路を評価するこのプロセスに基づいて、この方法は、所望の電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする集積回路設計内の第１の組の集積回路トランジスタ構造、および、性能の向上を必要とする第２の組の集積回路トランジスタ構造を識別することができる。これによって、この方法は、第１の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第１のドーパントの注入を含ませ、更に、第２の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第２のドーパントの注入を含ませる。この方法は次いで、コンピュータ化デバイスから変更済み集積回路設計を出力する。
【０００７】
本明細書における別の例示的な実施形態は、集積回路を製造する方法である。この方法は、コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価する。集積回路を評価するこのプロセスに基づいて、この方法は、所望の電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする集積回路設計内の第１の組の集積回路トランジスタ構造、および、性能の向上を必要とする第２の組の集積回路トランジスタ構造を識別することができる。これによって、この方法は、第１の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第１のドーパントの注入を含ませ、更に、第２の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内への第２のドーパントの注入を含ませる。この方法は次いで、製造機器を用いて原材料を処理することによって、変更済み集積回路設計に従って集積回路デバイスを製造する。
【図面の簡単な説明】
【０００８】
【図１】本明細書における実施形態に従った集積回路構造の概略断面図である。
【図２】本明細書における実施形態に従った集積回路構造の概略断面図である。
【図３】本明細書における方法の実施形態内の処理ステップを示すフローチャートである。
【図４】本明細書における実施形態に従った集積回路構造の概略断面図である。
【図５】本明細書における実施形態に従ったハードウェア構成の概略図である。
【発明を実施するための形態】
【０００９】
上述のように、集積回路製造プロセスに対する大幅な変更を必要としないプロセスにおいて性能および電力のバランスを取ることが望ましい。従来のシステムでは、困難かつ高価な誘電体堆積プロセスを用いて形成された多厚ゲート誘電体のような構造を設けることによって、漏れおよび性能のバランスを取ろうと試みる。
【００１０】
更に、集積回路製造における目標の１つは、極めて小さい電流の漏れを有するが高性能で動作するトランジスタを提供することである。高性能で小さい漏れ（室温携帯待機能力）を提供することに伴う１つの問題は、高誘電率ゲート誘電体材料が出現してもゲート誘電体を介して生じる電流漏れである。
【００１１】
かかる問題に鑑み、本明細書における実施形態はフッ素注入を利用する。これは、フッ素注入を含まないトランジスタと比べた場合に５倍もゲート漏れを低減可能である。このフッ素注入の利用により、集積回路チップ内の様々なデバイスで多厚ゲート誘電体を有する必要性を軽減または排除することによって、重要な設計空間が得られる。更に具体的には、デバイスのうち選択したものにフッ素注入を含ませることによって、ほとんどまたは全てのゲート絶縁体を同一の厚さとしたままでゲート漏れを制御する（バランスを取る）ことができる。
【００１２】
従って、以下に記載するように、本明細書における実施形態は、デバイスのサブセットの誘電特性を変更することによって、多数のデバイス・タイプ間で電力および性能のバランスを取るための低コストの方法および構造を提供する。更に具体的には、本明細書における実施形態は、ゲート導体スタックの容量性電気的等価厚およびゲート漏れ特性を変更するために、高誘電率ゲート絶縁体を形成する前に基板内への注入を実行する。
【００１３】
以下の実施形態は、集積回路デバイスの各々（またはグループ）の電力消費および性能を制御するために、トランジスタ・デバイス内にゲート酸化物を形成する前にフッ素または窒素のいずれかを基板にドーピングを行うことによって、これらの目的を達成する。
【００１４】
本明細書における実施形態は、従来の集積回路製造ステップを実質的に変更せず、追加の注入プロセスを必要とするだけである。従って、以下に示すように、本明細書における実施形態は、単一の集積回路チップ内の回路の各々（またはグループ）の電力消費および性能特性を実質的に微調整することを可能とするので、他の点では標準的な集積回路製造プロセス内に単一の注入ステップを追加することによって、チップ全体を通して精密に性能および電力消費のバランスを取ることができる。
【００１５】
更に具体的には、図１に一部完成した集積回路構造が示されている。この構造は基板１００を含み、この基板１００は、ウェハ、セラミック材料、絶縁体、シリコン材料等のいずれかの適切な絶縁材料を含むことができる。所望の場合、下にあるウェハ基板１００と上にあるシリコン基板層１０４との間のトランジスタ構造内に、埋め込み酸化物（ＢＯＸ）絶縁層１０２を含ませることができる。本明細書において言及する誘電体（絶縁体）は、例えば、乾燥酸素雰囲気または蒸気のいずれかから成長させ、次いでパターニングすることができる。あるいは、本明細書における誘電体は、限定ではないが、窒化シリコン、酸窒化シリコン、ＳｉＯ2およびＳｉ3Ｎ4のゲート誘電体スタック、酸化タンタルのような金属酸化物、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウム等を含む、多くの候補となる高誘電率（高ｋ）材料のいずれかから形成することができる。本明細書における誘電体の厚さは、必要なデバイス性能に応じて様々にすることができる。
【００１６】
シリコン基板１０４は、トランジスタのチャネル領域１１４となる半導体を含み、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＴｎＰ、他のＩＩＩ−ＶまたはＩＩ−ＶＩ化合物半導体、または有機半導体構造等を含むことができる。所望の場合、基板１０４は２つ以上のドーピングしたウェル領域を含むことができる。シリコン基板１０４およびいずれかのウェル領域は、トランジスタがポジティブ型またはネガティブ型のどちらのトランジスタであるかに応じて、異なるようにドーピングすることができる。本明細書において用いる不純物は、いずれかのネガティブ型の不純物（例えばリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のようなｎ型不純物）、またはいずれかのポジティブ型の不純物（例えばホウ素、インジウム等のようなｐ型不純物）、ならびに、現在既知であるかまたは今後開発される他のいずれかのタイプの不純物を含むことができる。浅いトレンチ分離（ＳＴＩ）構造１０６は当業者には周知であり、一般に、開口をパターニングしてその開口に高絶縁性材料を成長または充填することによって形成される。
【００１７】
図１におけるアイテム１０８はマスキング材料（マスク）を含む。マスクの形成は当業者には周知である。かかるマスクは一般的に、有機フォトレジスト等の容易にパターニングされる材料で形成される。有機フォトレジストは、光波に対する露光に応じて溶解性が変化する。フォトレジストの露光された（または露光されない）部分は水洗プロセスにおいて除去され、このプロセスによって、下にある材料の上でフォトレジストがパターニングされる。あるいは、マスクは、窒化物等のもっと硬い材料で形成することができる。
【００１８】
マスク１０８は任意であるが、これを用いて、この後で何らかの処理を施す基板１０４の領域を限定することができる。あるいは、マスク１０８を用いることで、集積回路チップ内のいくつかの回路が１つ以上のドーピング・ステップを施される間に、他の回路を保護することができる。
【００１９】
本明細書における実施形態では、集積回路製造プロセス内のこの時点でドーピング・ステップ（矢印１１０によって示す）を行う。このプロセスによってドーピング領域１１２を生成する。ドーピング領域１１２内に注入するために選択されるドーピング種により、集積回路の性能を高める（従って電力消費を大きくする）か、または、集積回路の性能を低くする（したがって電力消費を小さくする）ことができる。性能を高める（従って電力消費を大きくする）ドーピング種は窒素を含む。電流漏れを小さくする種はフッ素を含む。
【００２０】
図２に示すように、シリコン基板１０４のドーピング領域１１２の上にゲート酸化物絶縁体１２０を形成する。ゲート絶縁体１２０を成長させる領域は、マスク１０８（または同様のマスク）によって制御される（画定される）。また、ゲート絶縁体１２０の上にゲート導体１２２を形成する（ここでもマスク１０８または同様のマスクを用いる）。
【００２１】
本明細書において言及する導体（ゲート導体１２２等）は、適切なドーパントの存在によって導電性にした多結晶シリコン（ポリシリコン）、アモルファス・シリコン、アモルファス・シリコンおよびポリシリコンの組み合わせ、ならびにポリシリコン・ゲルマニウム等のいずれかの導電性材料で形成することができる。あるいは、本明細書における導体は、タングステン、ハフニウム、タンタル、モリブデン、チタン、またはニッケル、または金属シリサイド等の１つ以上の金属とすることができ、物理気相堆積、化学気相堆積、または当技術分野において既知の他のいずれかの技法を用いて堆積することができる。
【００２２】
また、図２に示すように、マスク１０８を除去した後、本明細書における実施形態では、ゲート導体１２２の側壁上に側壁スペーサ１２４を形成する。側壁スペーサ１２４は当業者には周知の構造であり、一般的に、コンフォーマルな絶縁層（上述の絶縁体のいずれか等）を堆積または成長させ、次いで方向性エッチング・プロセス（異方性）を実行して、垂直表面から材料を除去するよりも高いレートで水平表面から材料をエッチングすることでこの構造の垂直側壁に沿って絶縁材料を残すことによって形成される。垂直側壁上に残ったこの材料を側壁スペーサ１２４と称する。更に、様々な角度注入および他のプロセスを利用して、チャネル領域１１４の周囲にハロ注入を生成するか、またはソースおよびドレイン拡張部を生成することができる（これらはいずれも図面内を乱雑にしないために図示していない）。
【００２３】
更に、ソースおよびドレイン領域１２６を形成して基本的なトランジスタ構造を完成させる。ソースおよびドレイン領域１２６は、領域１２６の導電性を高めるドーピング種（上述のドーピング種のいずれか等）の注入を含む。更に、所望の場合、シリコン構造の上に金属を堆積した後に熱アニーリング・プロセスを実行するプロセスにおいて、ソースおよびドレイン領域１２６ならびにゲート導体１２２の上にシリサイド（図示せず）を形成することができる。更に、トランジスタの異なる箇所に様々な追加の絶縁層およびかかる絶縁層を介したコンタクトを形成して、トランジスタを集積回路チップ内の他のデバイスに接続することができる。
【００２４】
従って、本明細書における一実施形態は、基板１０４内のチャネル領域１１４ならびに基板１０４内のソース及びドレイン領域１２６を含むトランジスタ・デバイスを含む。チャネル領域１１４は、ソースおよびドレイン領域１２６間に位置している。チャネル領域１１４が配置された位置において、基板１０４の表面上に、高誘電率（高ｋ）ゲート絶縁体１２０（３．９を超える誘電率を有する）が位置し接続されている。また、ゲート絶縁体１２０の上にゲート導体１２２が位置し接続されている。
【００２５】
更に、ゲート絶縁体１２０が基板１０４と接触する位置において、基板１０４内に所定の濃度のフッ素１１２が存在する。この所定の濃度のフッ素は、フッ素注入１１２を含まないトランジスタと比較した場合にトランジスタ・デバイスの電力消費を相対的に小さくする量を含む。
【００２６】
トランジスタ・デバイスは、ネガティブ型（Ｎ形）のトランジスタ、ポジティブ型（Ｐ形）のトランジスタ等を含むいずれかの形態のトランジスタ、ならびに非対称ゲート誘電体（ソース領域に比べてドレイン領域の方がゲート絶縁体が厚い）を有するデバイスを含むことができる。本明細書における実施形態は、超高閾値電圧（Ｖｔ）論理デバイス（フッ素注入によってゲート漏れが小さくなる）と共に、および、低電力スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）（フッ素注入によってゲート漏れが小さくなる）のために、利用することができる。このため、本明細書における実施形態は、デバイスのサブセットにおいて低コストかつ微調整でゲート漏れを小さくする能力、ならびに、デバイスのサブセットにおいて低コストかつ微調整で性能を高める能力を提供する。
【００２７】
更に、上述のように、本明細書における実施形態は、所与の集積回路チップ内で性能および電力消費のバランスを取る能力を提供する。図３に、本明細書における実施形態を示す１つの例示的なプロセスをフローチャートの形態で示す。更に具体的には、図３のアイテム２００において、本明細書における実施形態は、コンピュータ化デバイスを用いて、電力消費のバランスおよび性能のバランスについて集積回路設計を評価する。例えば、アイテム２００において、本明細書における実施形態は、集積回路設計内の各デバイス（またはデバイスの各グループ）の性能、電力消費、および電流漏れを予測するいずれかの従来利用可能なモデリング・プログラムを用いることができる。
【００２８】
集積回路を評価するこのプロセス２００に基づいて、この方法は、アイテム２０２において所望の電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする集積回路設計内の第１の組の集積回路トランジスタ構造、および、性能の向上を必要とする第２の組の集積回路トランジスタ構造を識別することができる。
【００２９】
これによって、アイテム２０４において、この方法は、第１の組の集積回路トランジスタ構造についてのみ、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内に第１のドーパントの注入を含ませる（例えば上述のマスクを用いて）。アイテム２０６において、この方法は、第２の組の集積回路トランジスタ構造についてのみ、ゲート絶縁体を形成する前に、集積回路設計を変更して基板内に第２のドーパントの注入を含ませる（例えば上述のマスクを用いて）。
【００３０】
また、第１のドーパントはフッ素を含むことができ、第２のドーパントは窒素を含むことができる。更に、第１の組の集積回路トランジスタ構造は、第２の組の集積回路トランジスタ構造とは異なるタイプの集積回路トランジスタ構造とすることができる。第１の組の集積回路トランジスタ構造のためのゲート絶縁体形成は、任意に、第２の組の集積回路トランジスタ構造のためのゲート絶縁体形成とは異なる絶縁体厚さを形成することができる。あるいは、チップ上のいくつかまたは全てのデバイスのゲート絶縁体は、同一の厚さを有するように形成することも可能である。
【００３１】
第１の組の集積回路トランジスタ構造のためのゲート絶縁体形成および第２の組の集積回路トランジスタ構造のためのゲート絶縁体形成の双方において、３．９を超える誘電率を有する高誘電率絶縁体が形成される。同様に、第１の組の集積回路トランジスタ構造のためのゲート絶縁体形成および第２の組の集積回路トランジスタ構造のためのゲート絶縁体形成では、窒化シリコン、酸窒化シリコン、ＳｉＯ2およびＳｉ3Ｎ4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、または二酸化ジルコニウム等を含む高誘電率絶縁体が形成される。
【００３２】
次いでアイテム２０８において、この方法は、コンピュータ化デバイスから変更した集積回路設計を出力する。アイテム２１０において、この方法は、変更した集積回路設計に従って集積回路デバイスを製造する（製造機器を用いて原材料を処理することで原材料を異なるアイテム（チップ）へと変換することによって）。
【００３３】
図４に、本明細書における実施形態によって生成することができる集積回路チップの１つの簡略化した例を示す。更に具体的には、図４は集積回路チップ３１０を示す（これは複数のチップのもっと大きなウェハの一部とすることができる）。チップ３１０は、集積回路の多くのグループ３１２〜３１８を含む。それらのグループの各々は、極めて多数のトランジスタ、配線構造、記憶構造等を含むことができる。
【００３４】
本明細書における実施形態を用いて、第１の組の集積回路３１２は、任意に、フッ素をドーピングしたゲート絶縁体よりも下の基板領域を有してゲート導体漏れを低減することができる。更に、第２の組の集積回路３１８は、任意に、窒素をドーピングしたゲート絶縁体よりも下の基板領域を有して性能を向上させることができる。他の組の集積回路３１６、３１８は、いずれのドーピングも行わない場合がある。このように、本明細書における実施形態では、いずれかの所望のバランス点を達成するようにチップ３１０全体の性能、電力消費、および電流漏れを微調整しそれらのバランスを取るために、いずれのトランジスタにおいてもゲート絶縁体の厚さを変更することなく、いくつかのトランジスタ（またはトランジスタのグループ）の性能を高めると共に他のトランジスタ（またはトランジスタのグループ）の電流漏れを小さくすることができる。
【００３５】
当業者には認められようが、本発明の態様は、システム、方法、またはコンピュータ・プログラムとして具現化することができる。従って、本発明の態様は、全体的にハードウェアの実施形態、全体的にソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコード等を含む）、または、ソフトウェアおよびハードウェアの態様を組み合わせた実施形態という形態を取ることができ、それらは全て、「回路」、「モジュール」、または「システム」と一般的に称することができる。更に、本発明の態様は、具現化されたコンピュータ読み取り可能プログラム・コードを有する１つ以上のコンピュータ読み取り可能媒体（複数の媒体）において具現化されるコンピュータ・プログラムの形態を取ることも可能である。
【００３６】
１つ以上のコンピュータ読み取り可能媒体（複数の媒体）のあらゆる組み合わせを利用することができる。コンピュータ読み取り可能媒体は、コンピュータ読み取り可能信号媒体またはコンピュータ読み取り可能記憶媒体とすることができる。コンピュータ読み取り可能記憶媒体は、例えば、限定ではないが、電子、磁気、光、電磁、赤外線、または半導体のシステム、装置、またはデバイス、または前述のもののいずれかの適切な組み合わせとすることができる。コンピュータ読み取り可能記憶媒体の更に具体的な例（非網羅的な列挙）は、以下を含む。すなわち、１本以上のワイヤを含む電気的接続、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、電気的プログラマブル読み取り専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、光ファイバ、携帯型コンパクト・ディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、光記憶デバイス、磁気記憶デバイス、または前述のもののいずれかの適切な組み合わせである。この文書の文脈において、コンピュータ読み取り可能記憶媒体は、命令実行システム、装置、またはデバイスによってまたはそれと接続して用いるためにプログラムを含有または記憶することが可能ないずれかのタンジブルな媒体とすることができる。
【００３７】
コンピュータ読み取り可能信号媒体は、例えばベースバンドにおいてまたは搬送波の一部として、具現化されたコンピュータ読み取り可能プログラム・コードを有する伝播データ信号を含むことができる。かかる伝播信号は、限定ではないが、電磁、光、またはそれらのいずれかの適切な組み合わせを含む様々な形態のいずれかを取ることができる。コンピュータ読み取り可能信号媒体は、コンピュータ読み取り可能記憶媒体でないいずれかのコンピュータ読み取り可能媒体とすることができ、命令実行システム、装置、またはデバイスによってまたはそれと接続して用いるためにプログラムを伝達、伝播、または転送することができる。
【００３８】
コンピュータ読み取り可能媒体上で具現化されるプログラム・コードは、限定ではないが、無線、有線、光ファイバ・ケーブル、ＲＦ等、または前述のもののいずれかの適切な組み合わせを含むいずれかの適切な媒体を用いて、伝送することができる。
【００３９】
本発明の態様の動作を実行するためのコンピュータ・プログラム・コードは、Java、Smalltalk、Ｃ＋＋等のオブジェクト指向プログラミング言語、および、「Ｃ」プログラミング言語または同様のプログラミング言語を含む従来の手順プログラミング言語を含む１つ以上のプログラミング言語のいずれかの組み合わせにおいて記述することができる。プログラム・コードは、全体的にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、スタンドアロンのソフトウェア・パッケージとして、部分的にユーザのコンピュータ上でおよび部分的に遠隔コンピュータ上で、または全体的に遠隔コンピュータもしくはサーバ上で、実行することができる。後者の場合、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含むいずれかのタイプのネットワークを介してユーザのコンピュータに接続することができ、または、接続は外部コンピュータに対して行うことができる（例えばインターネット・サービス・プロバイダを用いてインターネットを介して）。
【００４０】
本発明の実施形態に従った方法、装置（システム）、およびコンピュータ・プログラムのフローチャート図またはブロック図あるいはその両方を参照して、本発明の態様について記載している。フローチャート図またはＤ２ブロック図あるいはその両方の各ブロックならびにフローチャート図またはブロック図あるいはその両方におけるブロックの組み合わせは、コンピュータ・プログラム命令によって実施可能であることは理解されよう。これらのコンピュータ・プログラム命令は、汎用コンピュータ、特殊目的コンピュータ、または他のプログラマブル・データ処理装置のプロセッサに提供されて機械を生成することができ、これによって、コンピュータまたは他のプログラマブル・データ処理装置のプロセッサによって実行される命令が、フローチャートまたはブロック図あるいはその両方のブロックまたは複数のブロックに指定された機能／行為を実施するための手段を生成するようになっている。
【００４１】
また、これらのコンピュータ・プログラム命令はコンピュータ読み取り可能媒体に記憶することができ、これによって、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイスに特定の方法で機能するように指示することができ、これによって、コンピュータ読み取り可能媒体に記憶された命令が、フローチャートまたはブロック図あるいはその両方のブロックまたは複数のブロックに指定された機能／行為を実施する命令を含む製造物を生成するようになっている。
【００４２】
また、コンピュータ・プログラム命令を、コンピュータ、他のプログラマブル・データ処理装置、または他のデバイスにロードして、そのコンピュータ、他のプログラマブル装置、または他のデバイス上で一連の動作ステップを実行させてコンピュータ実施プロセスを生成することができ、これによって、コンピュータまたは他のプログラマブル装置上で実行する命令が、フローチャートまたはブロック図あるいはその両方のブロックまたは複数のブロックに指定された機能／行為を実施するためのプロセスを提供するようになっている。
【００４３】
図５に、本発明の実施形態を実施するための代表的なハードウェア環境を示す。この概略図は、本発明の実施形態に従った情報処理／コンピュータ・システムのハードウェア構成を示す。このシステムは、少なくとも１つのプロセッサまたは中央演算処理装置（ＣＰＵ）１０を含む。ＣＰＵ１０は、システム・バス１２を介して、ランダム・アクセス・メモリ（ＲＡＭ）１４、読み取り専用メモリ（ＲＯＭ）１６、および入出力（Ｉ／Ｏ）アダプタ１８等の様々なデバイスに相互接続されている。Ｉ／Ｏアダプタ１８は、ディスク・ユニット１１およびテープ・ドライブ１３等の周辺装置、またはこのシステムによって読み取り可能なプログラム記憶デバイスに接続することができる。このシステムは、プログラム記憶デバイス上の本発明の命令を読み取り、これらの命令に従って本発明の実施形態の方法を実行することができる。このシステムは更にユーザ・インタフェース・アダプタ１９を含み、これは、キーボード１５、マウス１７、スピーカ２４、マイクロフォン２２、またはタッチ・スクリーン・デバイス（図示せず）等の他のユーザ・インタフェース・デバイスあるいはそれら全てをバス１２に接続してユーザ入力を集める。更に、通信アダプタ２０はバス１２をデータ処理ネットワーク２５に接続し、ディスプレイ・アダプタ２１はバス１２をディスプレイ・デバイス２３に接続する。ディスプレイ・デバイス２３は、例えばモニタ、プリンタ、または送信器等の出力デバイスとして具現化することができる。
【００４４】
図面におけるフローチャートおよびブロック図は、本発明の様々な実施形態に従ったシステム、方法、およびコンピュータ・プログラムの可能な実施のアーキテクチャ、機能性、および動作を示す。この点で、フローチャートまたはブロック図における各ブロックは、指定された論理機能（複数の機能）を実施するための１つ以上の実行可能命令を含むコードのモジュール、セグメント、または一部を表すことができる。また、いくつかの代替的な実施において、ブロックに明記した機能は、図面に明記した順序どおりでなく発生する場合があることに留意すべきである。例えば、関与する機能性に応じて、連続して示した２つのブロックは実際には実質的に同時に実行されることがあり、またはそれらのブロックは時に逆の順序で実行される場合がある。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方におけるブロックの組み合わせは、指定された機能もしくは行為を実行する特殊目的ハードウェア・ベースのシステム、または特殊目的ハードウェアおよびコンピュータ命令の組み合わせによって実施可能であることに留意すべきである。
【００４５】
上述したような方法は、集積回路チップの製造において用いられる。結果として得られる集積回路チップは、未加工のウェハ形態で（すなわち多数の未パッケージ・チップを有する単一のウェハとして）、ベア・ダイとして、またはパッケージされた形態で、製造業者によって配布することができる。後者の場合、チップは、単一チップ・パッケージ（マザーボードに取り付けられたリードを有するプラスチック・キャリアまたは他の高レベル・キャリア等）に、または多チップ・パッケージ（表面相互接続または埋め込み相互接続のいずれかまたは双方を有するセラミック・キャリア等）に、搭載される。いずれの場合であっても、次いでチップを、（ａ）マザーボード等の中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、離散回路要素、または他の信号処理デバイスあるいはそれら全てと集積することができる。最終製品は、おもちゃおよび他のローエンド用途から、ディスプレイ、キーボード、または他の入力デバイス、および中央プロセッサを有する最先端のコンピュータ製品までの範囲に及ぶ集積回路チップを含むいずれかの製品とすることができる。
【００４６】
本明細書において用いた用語は、特定の実施形態を記載する目的のためだけのものであり、本発明を限定することは意図していない。本明細書において用いたように、単数形は、文脈によって明らかに他の場合が示されない限り、複数形を含むことが意図されている。また、「含む」または「含んでいる」という言葉あるいはその両方は、本明細書において用いられた場合、述べた特徴、整数、ステップ、動作、要素、または構成要素あるいはそれら全ての存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループあるいはそれら全ての存在または追加を除外するものではないことは、理解されよう。
【００４７】
以下の特許請求の範囲における全てのミーンズまたはステップ・プラス・ファンクション要素の対応する構造、材料、行為、および均等物は、具体的に特許請求したような他の特許請求した要素と組み合わせて機能を実行するためのいずれかの構造、材料、または行為を含むことが意図されている。本発明の記載は、例示および記述の目的のために提示したが、網羅的であることや、開示した形態に本発明を限定することは、意図していない。本発明の範囲および思想から逸脱することなく、当業者には多くの変更および変形が明らかであろう。実施形態は、本発明の原理および実際的な用途を最良に説明するため、更に、想定される特定の用途に適した様々な変更と共に様々な実施形態に関して当業者が本発明を理解することを可能とするために、選択し記載したものである。
【符号の説明】
【００４８】
１０  ＣＰＵ
１２  システム・バス
１４  ＲＡＭ
１６  ＲＯＭ
１８  Ｉ／Ｏアダプタ
２５  データ処理ネットワーク
１００  基板
１０２  ＢＯＸ絶縁層
１０４  シリコン基板
１０８  マスク
１１２  ドーピング領域
１１４  チャネル領域
１２０  ゲート絶縁体
１２２  ゲート導体
１２４  スペーサ
１２６  ソースおよびドレイン領域
３１０  集積回路チップ
３１２  第１の組の集積回路
３１８  第２の組の集積回路
【図１】
2014241421.tif 000003
【図２】
2014241421.tif 000004
【図３】
2014241421.tif 000005
【図４】
2014241421.tif 000006
【図５】
2014241421.tif 000007
【手続補正書】
【提出日】平成26年7月18日(2014.7.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
集積回路を設計する方法であって、
コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価するステップと、
前記コンピュータ化デバイスを用いた前記集積回路の前記評価に基づいて、前記電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする前記集積回路設計内の第１の組の集積回路トランジスタ構造、および、性能の向上を必要とする第２の組の集積回路トランジスタ構造を識別するステップと、
前記コンピュータ化デバイスを用いて、前記第１の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記集積回路設計を変更して基板内への第１のドーパントの注入を含ませて、変更済み集積回路設計を生成するステップと、
前記コンピュータ化デバイスを用いて、前記第２の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記変更済み集積回路設計を変更して基板内への第２のドーパントの注入を含ませて、更に別の変更済み集積回路設計を生成するステップと、
前記コンピュータ化デバイスから前記更に別の変更済み集積回路設計を出力するステップと
を含み、
前記第１のドーパントがフッ素を含み、前記第２のドーパントが窒素を含む、前記方法。
【請求項２】
集積回路を製造する方法であって、
コンピュータ化デバイスを用いて電力消費バランスおよび性能バランスについて集積回路設計を評価するステップと、
前記コンピュータ化デバイスを用いた前記集積回路の前記評価に基づいて、前記電力消費バランスおよび性能バランスを達成するために、電力漏れの低減を必要とする前記集積回路設計内の第１の組の集積回路トランジスタ構造、および、性能の向上を必要とする第２の組の集積回路トランジスタ構造を識別するステップと、
前記コンピュータ化デバイスを用いて、前記第１の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記集積回路設計を変更して基板内への第１のドーパントの注入を含ませて、変更済み集積回路設計を生成するステップと、
前記コンピュータ化デバイスを用いて、前記第２の組の集積回路トランジスタ構造について、ゲート絶縁体を形成する前に、前記変更済み集積回路設計を変更して基板内への第２のドーパントの注入を含ませて、更に別の変更済み集積回路設計を生成するステップと、
製造機器を用いて原材料を処理することによって、前記更に別の変更済み集積回路設計に従って集積回路デバイスを製造するステップと
を含み、
前記第１のドーパントがフッ素を含み、前記第２のドーパントが窒素を含む、前記方法。
【請求項３】
前記第１の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、前記第２の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成とは異なる絶縁体厚さを形成する、請求項１又は２に記載の方法。
【請求項４】
前記第１の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第２の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、３．９を超える誘電率を有する高誘電率絶縁体を形成する、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記第１の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成および前記第２の組の集積回路トランジスタ構造の前記ゲート絶縁体の形成が、窒化シリコン、酸窒化シリコン、ＳｉＯ2およびＳｉ3Ｎ4のゲート誘電体スタック、金属酸化物、酸化タンタル、ケイ酸ハフニウム、ケイ酸ジルコニウム、二酸化ハフニウム、および二酸化ジルコニウムの１つを含む高誘電率絶縁体を形成する、請求項１〜４のいずれか一項に記載の方法。
【請求項６】
前記性能が電流漏れである、請求項１〜５のいずれか一項に記載の方法。