(57)【要約】【課題】窒化物半導体を用いた電界効果トランジスタで、高い正のしきい値が制御性よく実現できるようにする。【解決手段】  主表面を（０００１）面とした第１窒化物半導体からなる第１チャネル層１０１と、第１チャネル層１０１の上に、Ｉｎを含む第２窒化物半導体からなる第２チャネル層１０２を形成し、ゲート形成領域１２１以外のソース形成領域１２２およびドレイン形成領域１２３の第２チャネル層１０２の上に、第１障壁層１０４および第２障壁層１０５を備え、第１窒化物半導体は、第２窒化物半導体よりＩｎの組成比が小さく、第２窒化物半導体は、第１窒化物半導体よりバンドギャップエネルギーが小さい状態とする。【選択図】  図１
2014203940.tif 000002
【特許請求の範囲】
【請求項１】
主表面を（０００１）面とした第１窒化物半導体からなる第１チャネル層と、
Ｉｎを含む第２窒化物半導体からなり、前記第１チャネル層の上に形成された第２チャネル層と、
前記第２チャネル層の上のゲート形成領域に形成されたゲート電極と、
前記ゲート形成領域を挟んだソース形成領域およびドレイン形成領域の前記第２チャネル層の上に前記ゲート電極と接触することなく形成され、前記第１窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなる第１障壁層および第２障壁層と、
前記第１障壁層および前記第２障壁層の上に形成されたソース電極およびドレイン電極と
を備え、
前記第１窒化物半導体は、前記第２窒化物半導体よりＩｎの組成比が小さく、
前記第２窒化物半導体は、前記第１窒化物半導体よりバンドギャップエネルギーが小さい
ことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１記載の電界効果トランジスタにおいて、
前記第１障壁層および前記第２障壁層は、層厚が５ｎｍ以上５０ｎｍ以下とされ、
前記第２チャネル層は、層厚が１ｎｍ以上５ｎｍ以下とされている
ことを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２記載の電界効果トランジスタにおいて、
前記ゲート電極は、ゲート絶縁層を介して形成されていることを特徴とする電界効果トランジスタ。
【請求項４】
請求項３記載の電界効果トランジスタにおいて、
前記ゲート絶縁層は、層厚が２ｎｍ以上１００ｎｍ以下とされている
ことを特徴とする電界効果トランジスタ。
【請求項５】
請求項１〜４のいずれか１項に記載の電界効果トランジスタにおいて、
前記第３窒化物半導体／前記第２窒化物半導体／前記第１窒化物半導体の組み合わせは、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＧａＮ(０＜Ｘ１≦１、０＜Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＩｎX3Ｇａ1-X3Ｎ（０＜Ｘ１≦１、０≦Ｘ３＜Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X２Ｎ（０＜Ｘ２＜Ｘ１≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＡｌX3Ｇａ1-X3Ｎ（０＜Ｘ３＜Ｘ１≦１、０＜Ｘ２≦１）、ＧａＮ／ＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＩｎX3Ｇａ1-X3Ｎ（０≦Ｘ１＜Ｘ３＜Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＧａＮ（０≦Ｘ１＜０．５、０＜Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＡｌX3Ｇａ1-X3Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２≦１、０＜Ｘ３＜１、Ｘ１＋Ｘ３＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ／ＡｌX3Ｇａ1-X3Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜Ｘ３＜１、０＜Ｘ３＜１、Ｘ１＋Ｘ３＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＩｎX3Ｇａ1-X3Ｎ（０≦Ｘ１＜０．５、０≦Ｘ３＜Ｘ２≦１）の中より選択した組み合わせである
ことを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いた電界効果トランジスタに関するものである。
【背景技術】
【０００２】
ＧａＮなどの窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）として、例えば、ヘテロ構造電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field Effect Transistor）がある。この窒化物半導体ＦＥＴは、次世代の高温・高出力・高耐圧の高周波トランジスタとして非常に有望であり、実用化に向けて現在盛んに研究が行われている。
【０００３】
ＧａＮを用いたＧａＮ系のＨＦＥＴなどの窒化物半導体ＦＥＴは、通常、極性面方向である＋ｃ面（（０００１）面）方向に形成され、ヘテロ界面に大きな分極電荷が存在するために、一般に、キャリア供給のためのドーピング処理が施されていなくても、伝導に寄与するキャリアが、チャネル電子（２次元電子）としてチャネルに誘起される。
【０００４】
このような特徴を有する窒化物半導体ＦＥＴの特徴は、大電流が得られ易いという有利な面がある一方、一般に、デバイス動作としては、しきい値が負の、いわゆるデプレション型（あるいは、ノーマリーオン型）のデバイス動作に向いている。つまり、ゲート電極に電圧を印加しない状態（すなわちゲート電圧がゼロの時）であっても、ドレイン電圧の印加によってドレイン電流が流れ、ゲート電極に負の電圧を印加することによって、ドレイン電流がゼロになる（すなわちピンチオフする）というトランジスタ動作に向いている。
【０００５】
このため、これと相反するデバイス動作であるしきい値が正のいわゆるエンハンスメント型（ノーマリーオフ型）のデバイス動作は、ＧａＮ系のヘテロ構造電界効果トランジスタ（ＨＦＥＴ）においては実現可能ではあるが（非特許文献１参照）、一般的な窒化物半導体ＦＥＴとしては、実現することが容易ではない。ゲート電極に電圧を印加しない状態（ゲート電圧がゼロの時）においては、ドレイン電圧の印加によっても、ドレイン電流が流れず、ゲート電極に正の電圧を印加することによってドレイン電流が流れるというトランジスタ動作のデバイス動作は、一般的な窒化物半導体ＦＥＴにとっては不利である。
【０００６】
しかし、特に、電力応用においては、デプレション型のデバイス動作と同時に、エンハンスメント型のデバイス動作を実現することが必須である。このため、通常の極性面上（すなわちｃ軸方向）にエンハンスメント型の窒化物半導体ＦＥＴを形成した代表的な構造として、ゲート領域を掘り下げてヘテロ構造における障壁層の層厚を小さくし、ゲート領域の２次元電子を選択的に空乏させるリセスゲート構造が検討されている（非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】M. Asif Khan et al., "Enhancement and depletion mode GaN/AlGaN heterostructure field effect transistors", Appl. Phys. Lett., vol.68, no.4, pp.514-516, 1996.
【非特許文献２】C. Wang et al., "Electron Transport Propertys in Lightly Si-doped InGaN Filmes Grown by Metalorganic Vapor Phase Epitaxy", Japanese Journal of Applied Physics, vol.43, no.6A, pp.3356-3359, 2004.
【非特許文献３】C. X. Wang et al., "Electron transport propertys in AlGaN/InGaN/GaN double heterostructures grown by metalorganic vapor phase epitaxy", Applied Physics Letters, vol.84, no.13, pp.2313-2315,2004.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
リセスゲート構造においては、一般に、リセス部に残留する障壁層の層厚が小さい方が、高い正のしきい値を得るために有利である。しかしながら、しきい値は、リセスゲート構造における残留している障壁層の層厚に大きく依存するため、設計どおりのしきい値を制御性よく実現することは困難なのが現状である。
【０００９】
また、リセス部に残留する障壁層の層厚の極限的な状況として、障壁層の層厚をゼロとした構造が高いしきい値を実現する上で原理的に有利である。しかしながらこの場合は、デバイス作製プロセスにおいて、チャネル層をエッチングすることなく障壁層がない構造を作製することになるが、この製造が困難なのが現状である。このような状況のもと、高い正のしきい値が制御性よく実現可能な、窒化物半導体を用いたＦＥＴを開発することが強く望まれている。
【００１０】
本発明は、以上のような問題点を解消するためになされたものであり、窒化物半導体を用いた電界効果トランジスタで、高い正のしきい値が制御性よく実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る電界効果トランジスタは、主表面を（０００１）面とした第１窒化物半導体からなる第１チャネル層と、Ｉｎを含む第２窒化物半導体からなり、第１チャネル層の上に形成された第２チャネル層と、第２チャネル層の上のゲート形成領域に形成されたゲート電極と、ゲート形成領域を挟んだソース形成領域およびドレイン形成領域の第２チャネル層の上にゲート電極と接触することなく形成され、第１窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなる第１障壁層および第２障壁層と、第１障壁層および第２障壁層の上に形成されたソース電極およびドレイン電極とを備え、第１窒化物半導体は、第２窒化物半導体よりＩｎの組成比が小さく、第２窒化物半導体は、第１窒化物半導体よりバンドギャップエネルギーが小さい。
【００１２】
上記電界効果トランジスタにおいて、第１障壁層および第２障壁層は、層厚が５ｎｍ以上５０ｎｍ以下とされ、第２チャネル層は、層厚が１ｎｍ以上５ｎｍ以下とされていればよい。また、ゲート電極は、ゲート絶縁層を介して形成されていてもよい。この場合、ゲート絶縁層は、層厚が２ｎｍ以上１００ｎｍ以下とされているとよい。
【００１３】
上記電界効果トランジスタにおいて、第３窒化物半導体／第２窒化物半導体／第１窒化物半導体の組み合わせは、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＧａＮ(０＜Ｘ１≦１、０＜Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＩｎX3Ｇａ1-X3Ｎ（０＜Ｘ１≦１、０≦Ｘ３＜Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X２Ｎ（０＜Ｘ２＜Ｘ１≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＡｌX3Ｇａ1-X3Ｎ（０＜Ｘ３＜Ｘ１≦１、０＜Ｘ２≦１）、ＧａＮ／ＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＩｎX3Ｇａ1-X3Ｎ（０≦Ｘ１＜Ｘ３＜Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＧａＮ（０≦Ｘ１＜０．５、０＜Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＡｌX3Ｇａ1-X3Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２≦１、０＜Ｘ３＜１、Ｘ１＋Ｘ３＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ／ＡｌX3Ｇａ1-X3Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜Ｘ３＜１、０＜Ｘ３＜１、Ｘ１＋Ｘ３＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＩｎX3Ｇａ1-X3Ｎ（０≦Ｘ１＜０．５、０≦Ｘ３＜Ｘ２≦１）の中より選択した組み合わせであればよい。
【発明の効果】
【００１４】
以上説明したことにより、本発明によれば、窒化物半導体を用いた電界効果トランジスタで、高い正のしきい値が制御性よく実現できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本発明の実施の形態における電界効果トランジスタの構成を示す断面図である。
【図２】図２は、一般的なリセスゲート構造のエンハンストメント型の電界効果トランジスタの構成を示す断面図である。
【図３】図３は、一般的なリセスゲート構造の他のエンハンストメント型の電界効果トランジスタの構成を示す断面図である。
【図４】図４は、一般的なリセスゲート構造の他のエンハンストメント型の電界効果トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図１を参照して説明する。図１は、本発明の実施の形態における電界効果トランジスタの構成を示す断面図である。この電界効果トランジスタは、主表面を（０００１）面とした第１窒化物半導体からなる第１チャネル層１０１と、Ｉｎを含む第２窒化物半導体からなり、第１チャネル層１０１の上に形成された第２チャネル層１０２と、第２チャネル層１０２の上のゲート形成領域１２１に形成されたゲート電極１０３とを備える。
【００１７】
ここで、第１窒化物半導体は、第２窒化物半導体よりＩｎの組成比が小さく、第２窒化物半導体は、第１窒化物半導体よりバンドギャップエネルギーが小さいことが重要である。また、第２チャネル層１０２は、インジウム原子の偏析が起きない範囲の層厚とすることが重要である。
【００１８】
また、この電界効果トランジスタは、ゲート形成領域１２１を挟んだソース形成領域１２２およびドレイン形成領域１２３の第２チャネル層１０２の上に、第１窒化物半導体より大きなバンドギャップエネルギーの第３窒化物半導体からなる第１障壁層１０４および第２障壁層１０５を備える。
【００１９】
ここで、ゲート形成領域１２１以外の領域である、ソース形成領域１２２およびドレイン形成領域１２３の第２チャネル層１０２の上に、第１障壁層１０４および第２障壁層１０５を備える状態とすることが重要である。言い換えると、ゲート形成領域１２１においては、第２チャネル層１０２の上に、障壁層となる材料（第３窒化物半導体）による層が何ら形成されていないことが重要である。この状態とすることで、後述するように、より高いしきい値のエンハンスメント動作が実現できるようになる。
【００２０】
また、第１障壁層１０４には、ソース電極１０６が接続し、第２障壁層１０５には、ドレイン電極１０７が接続している。第１障壁層１０４および第２障壁層１０５により、いわゆるリセスゲート構造が形成されている。第１障壁層１０４および第２障壁層１０５は、ゲート電極１０３と接触することなく形成されている。
【００２１】
なお、実施の形態では、ゲート電極１０３が、ゲート絶縁層１１１を介して形成されている。実施の形態では、ゲート形成領域１２１において、第２チャネル層１０２に接してゲート絶縁層１１１が形成されている。ただし、ゲート絶縁層１１１を備えずに構成し、ゲート電極１０３は、第２チャネル層１０２にショットキー接続して形成されていてもよい。
【００２２】
以下、上述した実施の形態の電界効果トランジスタにより得られる作用効果について、詳細に説明する。
【００２３】
まず、ＧａＮ系の窒化物半導体を用いた、一般的なリセスゲート構造のエンハンストメント型の電界効果トランジスタについて、図２を用いて説明する。この電界効果トランジスタは、主表面を（０００１）面としたチャネル層２０１と、チャネル層２０１の上のゲート形成領域２２１に形成されたゲート電極２０３とを備える。
【００２４】
また、ゲート形成領域２２１を挟んだソース形成領域２２２およびドレイン形成領域２２３の第１チャネル層２０１の上に形成された第１障壁層２０４および第２障壁層２０５と、ゲート形成領域２２１の第１チャネル層２０１の上に形成されて第１障壁層２０４および第２障壁層２０５より薄く、これらに連続して形成された第３障壁層２１０とを備える。
【００２５】
また、第１障壁層２０４には、ソース電極２０６が接続し、第２障壁層２０５には、ドレイン電極２０７が接続している。ゲート電極２０３は、ゲート絶縁層２１１を介して形成されている。
【００２６】
ここで、ゲート形成領域２２１の下方に存在する第３障壁層２１０は、第１障壁層２０４および第２障壁層２０５より薄くされているため（リセスゲート構造）、ゲート形成領域２２１においては電子が空乏する。一方、ゲート形成領域２２１以外のソース形成領域２２２およびドレイン形成領域２２３では、２次元電子３０１が存在する。この状態が、リセスゲート構造のエンハンスメント型ＧａＮ系の電界効果トランジスタの特徴である。
【００２７】
また、図２を用いて説明した電界効果トランジスタにおいては、高いゲート耐圧を得るために、ゲート電極２０３と第１障壁層２０４，第２障壁層２０５，および第３障壁層２１０の間に、ゲート絶縁層２１１が挿入された、いわゆる絶縁ゲート構造としている。この構造は、ＭＩＳ構造（ＭＩＳ：Metal-Insulator-Semiconductor）と呼ばれている。
【００２８】
図２を用いて説明した電界効果トランジスタにおいて、高い正のしきい値を得るためには、リセスゲート領域となるゲート形成領域２２１における第３障壁層２１０の層厚が小さく、電子がより強く空乏化していることが有利である。ここで、正のしきい値が実現される第３障壁層２１０の層厚は一般に５ｎｍ程度以下であり、また、しきい値は、第３障壁層２１０の層厚に大きく依存する。従って、高い正のしきい値を制御性よく実現するためには、第３障壁層２１０の層厚を、高精度に制御することが必要となる。
【００２９】
次に、ＧａＮ系の窒化物半導体を用いた、他のリセスゲート構造のエンハンストメント型の電界効果トランジスタについて、図３を用いて説明する。この電界効果トランジスタは、主表面を（０００１）面としたチャネル層２０１と、チャネル層２０１の上のゲート形成領域２２１に形成されたゲート電極２０３とを備える。
【００３０】
また、ゲート形成領域２２１を挟んだソース形成領域２２２およびドレイン形成領域２２３の第１チャネル層２０１の上に形成された第１障壁層２０４および第２障壁層２０５を備え、第１障壁層２０４には、ソース電極２０６が接続し、第２障壁層２０５には、ドレイン電極２０７が接続している。ゲート電極２０３は、ゲート絶縁層２１１を介して形成されている。この電界効果トランジスタでは、ゲート形成領域２２１に障壁層を備えない。言い換えると、図２を用いて説明した電界効果トランジスタの第３障壁層２１０の層厚を０とした構成である。
【００３１】
この構成とすることで、しきい値よりも高い正のゲート電圧印加時には、リセスゲート領域となるゲート形成領域２２１において、ゲート絶縁層２１１下のチャネル層２０１にチャネル電子が誘起され、ゲート形成領域２２１以外のソース形成領域２２２およびドレイン形成領域２２３に存在する２次元電子３０１と電気的に接続されるようになり、図２の構造に比べて高いしきい値のエンハンスメント動作が実現される。
【００３２】
しかしながら、この構成は、チャネル層２０１の上に形成した障壁層となる窒化物半導体層のゲート形成領域２２１を選択的に除去することで形成することになり、ゲート形成領域２２１において、制御性よく窒化物半導体層を０にすることは、現状のエッチング技術では実現困難である。例えば、現状のエッチングプロセスでは、チャネル層２０１の上に、障壁層となる窒化物半導体層が残留する場合が発生する。このような状態では、図２を用いて説明した電界効果トランジスタと同様になり、残留する障壁層の層厚に強く依存し、図２の電界効果トランジスタの場合よりも小さいしきい値となる。
【００３３】
次に、ＧａＮ系の窒化物半導体を用いた、更に他のリセスゲート構造のエンハンストメント型の電界効果トランジスタについて、図４を用いて説明する。この電界効果トランジスタは、主表面を（０００１）面としたチャネル層２０１と、チャネル層２０１の上のゲート形成領域２２１に形成されたゲート電極２０３とを備える。
【００３４】
また、ゲート形成領域２２１を挟んだソース形成領域２２２およびドレイン形成領域２２３の第１チャネル層２０１の上に形成された第１障壁層２０４および第２障壁層２０５を備え、第１障壁層２０４には、ソース電極２０６が接続し、第２障壁層２０５には、ドレイン電極２０７が接続している。ゲート電極２０３は、ゲート絶縁層２１１を介して形成されている。
【００３５】
加えて、この電界効果トランジスタでは、ゲート形成領域２２１のチャネル層２０１が、ソース形成領域２２２およびドレイン形成領域２２３より薄くされている。前述したように、ゲート形成領域２２１における障壁層を完全にない状態とするために、障壁層となる窒化物半導体層のゲート形成領域２２１を選択的に除去しようとした結果、ゲート形成領域２２１におけるチャネル層２０１も、厚さ方向に部分的にエッチングした状態である。
【００３６】
このように構成することで、図３を用いて説明した電界効果トランジスタとほぼ同じ高いしきい値が得られるようになる。しかしながら、エンハンスメント動作の動作状態においては、ゲート形成領域２２１において、ゲート絶縁層２１１下のチャネル層２０１に誘起されるチャネル電子と、ソース形成領域２２２およびドレイン形成領域２２３に存在する２次元電子３０１とは、層厚方向に段差が生じる状態となる。この結果、ゲート電極２０３の直下に誘起されるチャネル電子と、２次元電子３０１との間の電気的な接触抵抗が、図２，図３を用いて説明した場合に比較して高くなり、デバイス動作時のドレイン電流が低くなるという、望ましくない結果に至ることになる。
【００３７】
従って、高い正のしきい値を制御性よく実現するためには、チャネル層２０１に層厚の異なる状態を形成することなく、図３に示すように、ゲート形成領域２２１には、障壁層がない状態を実現することが重要となる。
【００３８】
リセスゲート構造を作製する素子プロセスとしては、塩素系ガスを主体としたガスを用いたドライエッチングによる障壁層半導体のエッチングが一般的である。また、図３に示す状況を制御性よく実現するためには、障壁層半導体のエッチング速度に比べて、チャネル層半導体のエッチング速度が有意に小さいことが有利である。
【００３９】
これを実現するために、障壁層の窒化物半導体よりもインジウム組成の高い窒化物半導体からチャネル層を構成することが考えられる。塩素系ガスを主体とした窒化物半導体のドライエッチングにおいては、窒化物半導体のガリウム組成およびアルミニウム組成へのエッチング速度の依存性は大きくないが、窒化物半導体のインジウム組成が高くなると有意にエッチング速度が小さくなる。この特性を利用し、障壁層よりもインジウム組成の高い窒化物半導体をチャネル層半導体層として用いることで、リセスゲート構造のリセスゲート領域における全ての障壁層半導体を制御性よく除去することが可能となり、図３に示す構成が実現できるようになる。
【００４０】
ところが、Ｉｎ組成が高い窒化物半導体の層厚を、１０ｎｍを超えて厚くすると、現状の結晶成長技術においては、インジウム組成を高くしない窒化物半導体に比べて電子移動度が大幅に低下し、トランジスタ特性の低下を引き起こすという問題が発生する。これは、厚く形成したＩｎ組成が高い窒化物半導体では、インジウム原子の偏析が起こるためである。
【００４１】
このため、実施の形態では、チャネル層を第１チャネル層１０１と第２チャネル層１０２とから構成し、障壁層の側に配置される第２チャネル層１０２をＩｎ組成の高い状態とした。
【００４２】
この構成とすることで、第２チャネル層１０２はエッチングされない状態で、ゲート形成領域１２１における全ての障壁層半導体を選択的にエッチング除去することが可能となる。この構成では、第２チャネル層１０２が、ゲート形成領域１２１における障壁層半導体のエッチング除去におけるストッパー層として作用する。
【００４３】
また、２つの層にしたので、第２チャネル層１０２は、インジウム原子の偏析が起きない範囲の薄い層とすることが可能となる。このように薄く形成してインジウム原子の偏析が起きない状態とすることで、高いＩｎ組成の窒化物半導体による一体としたチャネル層の場合に比較して、ヘテロ構造の電子移動度の低下を非常に小さくすることができる（非特許文献２，非特許文献３参照）。
【００４４】
ここで、実施の形態における電界効果トランジスタにおける２次元電子の位置は、チャネル層構造に依存するが、一般に、第２チャネル層１０２から第１チャネル層１０１にかけてのある位置に存在する状態となり、ゲート形成領域１２１とソース形成領域１２２およびドレイン形成領域１２３とで、電子分布に層厚方向のずれが生じることがない。このため、図４を用いて説明した場合のように、ドレイン電流が減少するような望ましくない状況も生じることはない。
【００４５】
このように、実施の形態における電界効果トランジスタによれば、図１に示したように、リセスゲート領域における障壁層半導体の残留層厚を制御性よくゼロとなることが可能となると同時に、ヘテロ構造の電子移動度の低下も小さくすることが可能となる。この結果、実施の形態によれば、通常の極性面上（すなわちｃ軸方向）に形成する窒化物半導体からなるエンハンスメント型の電界効果トランジスタにおいて、高い正のしきい値が制御性よく実現可能となる。
【００４６】
次に、実施の形態１における電界効果トランジスタの構成について、より詳細に説明する。まず、例えば、第１障壁層１０４および第２障壁層１０５の層厚は、２次元電子が形成されるために層厚５ｎｍ以上である必要がある。また、第１障壁層１０４および第２障壁層１０５の層厚は、５０ｎｍを超えてもより高濃度の２次元電子が生成されるようにはならない。従って、第１障壁層１０４および第２障壁層１０５の層厚は、５０ｎｍ以下で十分である。
【００４７】
また、第２チャネル層１０２の層厚は、ドライエッチングのストッパー層としての機能のために１ｎｍ以上である必要がある。一方、結晶成長においてインジウム原子の偏析が起こることなく、かつ、平滑な成長表面を得ることのできるように、第２チャネル層１０２は、層厚５ｎｍ以下とすることが重要である。なお、第１チャネル層１０１の層厚は、任意でよい。
【００４８】
また、ゲート電極１０３下のゲート絶縁層１１１の層厚は、ゲート耐圧の増大およびゲートリーク電流の低減の効果を得るために、層厚２ｎｍ以上であることが必要である。この効果は、層厚が増大するほど大きくなるが、一方、同時に利得は低減する。従って、実用的な利得を得るための条件から、ゲート絶縁層１１１の層厚は１００ｎｍ以下とすればよい。
【００４９】
例えば、ｃ面サファイア基板あるいはＳｉＣ基板あるいはＳｉ基板上に、ＧａＮ（第１窒化物半導体）からなる第１チャネル層１０１を層厚２μｍ程度成長し、引き続いて、Ｉｎ0.2Ｇａ0.8Ｎ（第２窒化物半導体）からなる第２チャネル層１０２を層厚４ｎｍ程度成長し、引き続いて、Ａｌ0.3Ｇａ0.7Ｎ（第３窒化物半導体）を層厚２５ｎｍ程度成長する。これらは、有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）等の結晶成長法により行えばよい。
【００５０】
次に、塩素系ガスによるドライエッチング法によって、ゲート形成領域１２１（リセス部）におけるＡｌ0.3Ｇａ0.7Ｎ（第３窒化物半導体）を完全に除去し、第１障壁層１０４および第２障壁層１０５を形成することで、実施の形態１における障壁層完全除去型のリセスゲート構造が作製できる。ここで、使用した塩素系ガスによるドライエッチング法においては、Ｉｎ0.2Ｇａ0.8Ｎ（第２窒化物半導体）のエッチング速度は、Ａｌ0.3Ｇａ0.7Ｎのエッチング速度の約１／５と、選択エッチングに十分なエッチング速度比が得られた。また、この結果、ゲート形成領域１２１において、Ａｌ0.3Ｇａ0.7Ｎ（第３窒化物半導体）のみを制御性よく残留層厚ゼロとし、かつ、Ｉｎ0.2Ｇａ0.8Ｎからなる第２チャネル層１０２に対しては０．５ｎｍ未満のほぼゼロに近いエッチング量に制御することが可能であった。
【００５１】
上述したように、第１障壁層１０４および第２障壁層１０５を形成した後、第１障壁層１０４および第２障壁層１０５の上に、電極金属を蒸着させることによりソース電極１０６およびドレイン電極１０７を形成した後、層厚２５ｎｍのＡｌ2Ｏ3からなるゲート絶縁層１１１を形成した。ゲート絶縁層１１１は、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）等の堆積方法によってＡｌ2Ｏ3を素子領域上に堆積することで形成すればよい。この後、ゲート絶縁層１１１の上に、ゲート電極１０３となる金属材料を蒸着させることによりゲート電極１０３を形成し、実施の形態におけるゲート長２μｍの電界効果トランジスタを作製した。
【００５２】
上述したことにより実際に作製した実施の形態における電界効果トランジスタの静特性評価を行ったところ、＋５Ｖなる高いしきい値を有するエンハンスメント型のデバイス動作が確認され、また、０．６Ａ／ｍｍなる実用上十分に高いドレイン電流密度を得ることができた。
【００５３】
以上に説明したように、本発明によれば、Ｉｎを含む第２窒化物半導体からなる第２チャネル層を第１チャネル層の上に形成したので、窒化物半導体を用いた電界効果トランジスタで、高い正のしきい値が制御性よく実現できるようになる。
【００５４】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述では、第３窒化物半導体／第２窒化物半導体／第１窒化物半導体の組み合わせとして、Ａｌ0.3Ｇａ0.7Ｎ／Ｉｎ0.2Ｇａ0.8Ｎ／ＧａＮについて説明したが、これに限るものではない。
【００５５】
第３窒化物半導体／第２窒化物半導体／第１窒化物半導体の組み合わせとしては、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＧａＮ（０＜Ｘ１≦１、０＜Ｘ２≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＩｎX3Ｇａ1-X3Ｎ（０＜X1≦１、０≦Ｘ３＜X2≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＧａＮ／ＡｌX2Ｇａ1-X2Ｎ（０＜Ｘ２＜X1≦１）、ＡｌX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＡｌX3Ｇａ1-X3Ｎ（０＜Ｘ３＜X1≦１、０＜Ｘ２≦１）、ＧａＮ／ＩｎXＧａ1-XＮ（０＜Ｘ≦１）、ＩｎX1Ｇａ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＩｎX3Ｇａ1-X3Ｎ（０≦Ｘ１＜X3＜X2≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＧａＮ（０≦Ｘ１＜０．５、０＜Ｘ２≦１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＡｌX3Ｇａ1-X3Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２≦１、０＜Ｘ３＜１、X1＋X3＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＡｌX2Ｇａ1-X2Ｎ／ＡｌX3Ｇａ1-X3Ｎ（０≦Ｘ１＜０．５、０≦Ｘ２＜X3＜１、０＜Ｘ３＜１、X1＋X3＜１）、ＩｎX1Ａｌ1-X1Ｎ／ＩｎX2Ｇａ1-X2Ｎ／ＩｎX3Ｇａ1-X3Ｎ（０≦Ｘ１＜０．５、０≦Ｘ３＜X2≦１）が適用できる。
【００５６】
本発明は、キャリアが走行するチャネル層の上部に、バンドギャップがチャネル層よりも大きい障壁層が存在し、チャネル層の最上部がインジウムを含む薄層の窒化物半導体層から構成され、当該の窒化物半導体層の下部に、インジウムを含まない窒化物半導体、もしくは、インジウム組成がより低い窒化物半導体が存在する構造においては、本発明による効果を得ることができるので、全て本発明の範囲内である。
【００５７】
また、上述では、ゲート絶縁層をＡｌ2Ｏ3から構成する場合について説明したが、これに限るものではなく、ゲート絶縁層は、ＳｉＮ、ＳｉＯ2、ＡｌＮ、ＺｒＯ2、ＨｆＯ2などの他のいかなる絶縁材料から構成してもよい。
【符号の説明】
【００５８】
１０１…第１チャネル層、１０２…第２チャネル層、１０３…ゲート電極、１０４…第１障壁層、１０５…第２障壁層、１０６…ソース電極、１０７…ドレイン電極、１１１…ゲート絶縁層、１２１…ゲート形成領域、１２２…ソース形成領域、１２３…ドレイン形成領域。
【図１】
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【図２】
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【図３】
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【図４】
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