(57)【要約】【課題】スプリットゲートメモリ構造を有する不揮発性メモリセルを提供する。【解決手段】スプリット・ゲート・メモリ構造は、活性領域のピラーを含む。ピラーの第１の終端部には第１のソース／ドレイン領域が配置され、第１の終端部と反対の第２の終端部には第２のソース／ドレイン領域が配置される。第１、第２のソース／ドレイン領域の間にはチャネル領域がある。ピラーは第１の終端部と第２の終端部との間に延在する主面を有し、当該主面は第１、第２のソース／ドレイン領域を露出させる。選択ゲートが第１のソース／ドレイン領域とチャネル領域の第１の部分とに隣接し、主面ピラーを取り囲んでいる。電荷蓄積層が第２のソース／ドレイン領域とチャネル領域の第２の部分とに隣接し、主面ピラーを取り囲んでいる。制御ゲートが電荷蓄積層に隣接し、ピラーを取り囲んでいる。【選択図】図８
2014170936.tif 000002
【特許請求の範囲】
【請求項１】
スプリット・ゲート・メモリ構造であって、
活性領域のピラーであって、該ピラーの第１の終端部に配置されている第１のソース／ドレイン領域と、前記第１の終端部と反対の、該ピラーの第２の終端部に配置されている第２のソース／ドレイン領域と、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間のチャネル領域とを有し、該ピラーは第１の終端部と第２の終端部との間に延在する主面を有し、該主面は前記第１のソース／ドレイン領域、前記チャネル領域、および前記第２のソース／ドレイン領域を露出させる、ピラーと、
前記第１のソース／ドレイン領域と前記チャネル領域の第１の部分とに隣接している選択ゲートであって、前記主面前記ピラーを取り囲んでいる、選択ゲートと、
前記第２のソース／ドレイン領域と前記チャネル領域の第２の部分とに隣接している電荷蓄積層であって、前記主面前記ピラーを取り囲んでいる、電荷蓄積層と、
前記電荷蓄積層に隣接している制御ゲートであって、該制御ゲートは前記ピラーを取り囲んでおり、前記電荷蓄積層は該制御ゲートと前記ピラーとの間にある、制御ゲートとを備える、スプリット・ゲート・メモリ構造。
【請求項２】
半導体層をさらに備え、前記活性領域のピラーは前記半導体層からほぼ垂直に伸びている、請求項１に記載のスプリット・ゲート・メモリ構造。
【請求項３】
前記第１のソース／ドレイン領域は前記半導体層と物理的に接触している、請求項２に記載のスプリット・ゲート・メモリ構造。
【請求項４】
前記制御ゲートは前記選択ゲートの一部分に重なっており、それによって、該選択ゲートの該重なっている部分は前記制御ゲートと前記ピラーとの間にある、請求項１に記載のスプリット・ゲート・メモリ構造。
【請求項５】
前記電荷蓄積層は前記制御ゲートと前記選択ゲートの前記重なっている部分との間にある、請求項４に記載のスプリット・ゲート・メモリ構造。
【請求項６】
前記第１のソース／ドレイン領域と前記チャネル領域の前記第１の部分とを取り囲む、前記選択ゲートと前記ピラーとの間のゲート誘電体層をさらに備える、請求項１に記載のスプリット・ゲート・メモリ構造。
【請求項７】
前記ピラーの平均直径は１００ナノメートル以下である、請求項１に記載のスプリット・ゲート・メモリ構造。
【請求項８】
スプリット・ゲート・メモリ構造であって、
半導体層と、
前記半導体層上にあって該半導体層にほぼ垂直であるピラーであって、該ピラーは前記半導体層上で該ピラーの第１の終端部に配置されている第１のソース／ドレイン領域と、前記第１の終端部と反対の、該ピラーの第２の終端部に配置されている第２のソース／ドレイン領域と、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間のチャネル領域とを有する、ピラーと、
前記半導体層の上にあって前記第１のソース／ドレイン領域と前記チャネル領域の第１の部分とに隣接している選択ゲートと、
前記第２のソース／ドレイン領域と、前記チャネル領域の前記第１の部分の上にある前記チャネル領域の第２の部分とに隣接しており、前記選択ゲートの上にある電荷蓄積層と、
前記電荷蓄積層と、前記第２のソース／ドレイン領域と、前記チャネル領域の前記第２の部分とに隣接しており、前記選択ゲートの上にある制御ゲートとを備える、スプリット・ゲート・メモリ構造。
【請求項９】
前記電荷蓄積層は前記制御ゲートと前記選択ゲートとの間にある、請求項８に記載のスプリット・ゲート・メモリ構造。
【請求項１０】
前記選択ゲートは前記チャネル領域の前記第２の部分および前記第２のソース／ドレイン領域に隣接していない、請求項８に記載のスプリット・ゲート・メモリ構造。
【請求項１１】
前記電荷蓄積層はナノ結晶を備える、請求項８に記載のスプリット・ゲート・メモリ構造。
【請求項１２】
前記選択ゲートと前記ピラーとの間のゲート誘電体層をさらに備える、請求項８に記載のスプリット・ゲート・メモリ構造。
【請求項１３】
前記選択ゲートは前記第１のソース／ドレイン領域と前記チャネル領域の前記第１の部分とをほぼ取り囲む、請求項８に記載のスプリット・ゲート・メモリ構造。
【請求項１４】
前記電荷蓄積層は前記第２のソース／ドレイン領域、前記チャネル領域の前記第２の部分、および前記選択ゲートをほぼ取り囲み、
制御ゲートは前記第２のソース／ドレイン領域、前記チャネル領域の前記第２の部分、および前記選択ゲートをほぼ取り囲み、前記電荷蓄積層は前記制御ゲートと前記ピラーとの間、かつ前記制御ゲートと前記選択ゲートとの間にある、請求項１３に記載のスプリット・ゲート・メモリ構造。
【請求項１５】
前記ピラーの第２の終端部上の接点をさらに備え、前記制御ゲートは前記接点をほぼ取り囲む、請求項１４に記載のスプリット・ゲート・メモリ構造。
【請求項１６】
前記半導体層上にあって該半導体層にほぼ垂直な第２のピラーであって、該第２のピラーは前記ピラーから側方において離間され、該第２のピラーは前記半導体層上で該第２のピラーの第１の終端部に配置されている第１のソース／ドレイン領域と、該第２のピラーの前記第１の終端部と反対の、該第２のピラーの第２の終端部に配置されている第２のソース／ドレイン領域と、該第２のピラーの前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間のチャネル領域とを有する、第２のピラーと、
前記半導体層の上にあって前記第２のピラーの前記第１のソース／ドレインと前記第２のピラーの前記チャネル領域の第１の部分とに隣接している第２の選択ゲートと、
前記第２のピラーの前記第２のソース／ドレイン領域と、前記第２のピラーの前記チャネル領域の前記第１の部分との上の、前記第２のピラーの前記チャネル領域の第２の部分に隣接し、前記第２の選択ゲートの上にある第２の電荷蓄積層と、
前記第２の電荷蓄積層と、前記第２のピラーの前記第２のソース／ドレイン領域と、前記第２のピラーの前記チャネル領域の前記第２の部分とに隣接し、前記第２の選択ゲートの上にある第２の制御ゲートとをさらに備える、請求項８に記載のスプリット・ゲート・メモリ構造。
【請求項１７】
前記選択ゲートは前記第２の選択ゲートと物理的に直接接触している、請求項１６に記載のスプリット・ゲート・メモリ構造。
【請求項１８】
スプリットゲート半導体構造を形成するための方法であって、
半導体層上に、該半導体層からほぼ垂直に伸びるピラーを形成するステップであって、該ピラーは、前記半導体層上の第１のソース／ドレイン領域と、前記第１のソース／ドレイン領域上のチャネル領域と、前記チャネル領域上の第２のソース／ドレイン領域とを備える、形成するステップと、
前記ピラーの前記第１のソース／ドレイン領域と前記ピラーの前記チャネル領域の第１の部分とを取り囲む、前記半導体層の上の選択ゲートを形成するステップと、
前記選択ゲートの上にあって、前記ピラーの前記第２のソース／ドレイン領域、および、前記ピラーの前記チャネル領域の前記第１の部分の上の、前記ピラーの前記チャネル領域の第２の部分を取り囲む電荷蓄積層を形成するステップと、
前記選択ゲートの上にあって、前記ピラーの前記第２のソース／ドレイン領域と前記チャネル領域の前記第２の部分とを取り囲む制御ゲートを形成するステップであって、前記電荷蓄積層は前記制御ゲートと前記ピラーとの間にある、形成するステップとを備える、方法。
【請求項１９】
前記制御ゲートを形成するステップは、前記制御ゲートが前記選択ゲートの一部分に重なって該選択ゲートの重なっている部分を形成し、前記電荷蓄積層は前記制御ゲートと前記選択ゲートの前記重なっている部分との間にあるように実行される、請求項１８に記載の方法。
【請求項２０】
前記選択ゲートを形成する前に、前記ピラーに隣接するゲート誘電体層を形成するステップをさらに備える、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して不揮発性メモリ（ＮＶＭ）に関し、より具体的には、スプリットゲートＮＶＭセルに関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）は、より小さくなる必要に継続的に迫られている。ＮＶＭのコンテキストにおけるこのプロセスに関連付けられる問題の２つの例は、ゲート長が低減することに起因する漏れ（リーク）、および、寸法が低減することに起因してセル間の分離が弱くなっていることである。したがって、寸法が低減するにつれそれらの問題は悪化する。単に製造工程の改善に起因して得られる低減に応じたＮＶＭセルの寸法の低減よりも多くのことが関与している。
特許文献１には、高密度スプリットゲートメモリセルについて記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５４１４２８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従って、スプリットゲートＮＶＭセルを含むＮＶＭセルのコンテキストにおいて上記で提示した問題のうちの１つ以上を改善することが必要とされている。
【課題を解決するための手段】
【０００５】
一態様において、スプリットゲート不揮発性メモリ（ＮＶＭ）セルは、半導体基板の上に直角に延在する垂直半導体ピラーを使用する。ピラーはソース領域とドレイン領域との間にチャネル領域を有する。選択ゲートが、チャネル領域の一部分に至るまでピラーをほぼ取り囲むように形成される。結果としてチャネルのその部分にごく近接するナノ結晶の一部分が選択ゲートによって覆われていないように、ナノ結晶電荷蓄積層が形成される。その後、制御ゲートがナノ結晶電荷蓄積層の上に形成され、これは、チャネル領域にごく近接しているナノ結晶にごく近接することを含む。これは、図面および以下の記載を参照することによってより良好に理解される。
【図面の簡単な説明】
【０００６】
【図１】スプリットゲートＮＶＭセルのアレイの一部分の処理の一段階における上面図。
【図２】処理の先行の段階における図１のアレイの断面図。
【図３】図２に示すものの後の処理の一段階における図１のアレイの断面図。
【図４】図３に示すものの後の処理の一段階における図１のアレイの断面図。
【図５】図１に示す処理の段階にある、図４に示すものの後の図１のアレイの断面図。
【図６】図５に示すものの後の処理の一段階における図１のアレイの断面図。
【図７】図６に示すものの後の処理の一段階における図１のアレイの断面図。
【図８】図７に示すものの後の処理の一段階における図１のアレイの断面図。
【発明を実施するための形態】
【０００７】
本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
【０００８】
本明細書において記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、および上記の組み合わせなど、任意の半導体材料または材料の組み合わせであることができるが、最上層はシリコンが好ましい。
【０００９】
図１には、処理の一段階におけるスプリットゲート不揮発性メモリ（ＮＶＭ）アレイの一部分を示す半導体デバイス１０の上面図が示されている。半導体デバイス１０は、シリコンであってもよい基板１２と、ピラー１４と、ピラー１６と、ピラー１８と、ピラー２０と、ピラー１４上のゲート誘電体２２と、ピラー１６上のゲート誘電体２４と、ピラー１８上のゲート誘電体２６と、ピラー２０上のゲート誘電体２８と、ピラー１４および１６を取り囲む導電線３０と、ピラー１８および２０を取り囲む導電線３２とを含む。導電線３０および３２は、アレイのワード線として、かつ選択ゲートとして機能する。導電線３０は、ピラー１４および１６を使用して形成されることになるＮＶＭセルの選択ゲートとして機能し、導電線３２は、ピラー１８および２０を使用して形成されることになるＮＶＭセルの選択ゲートとして機能する。各ピラー１４、１６、１８および２０は実効的に、半導体デバイス１０のアレイのメモリセルの場所にあたり、導電線３０および３２が一方向に伸びており、図示されていないビット線が導電線３０および３２に直交して伸びている。制御ゲートはまだ形成されておらず、従って図示されていない。図１には断面線３４および３６が図示されている。図２〜図８は、断面線３４および３６によって示されているロケーションにおける、ＮＶＭセルの形成の進行していく段階を示す。図２〜図４は図１のものの前の段階を示す。図５は、図１と同じ段階を示す。図６〜図８は、図１および図５のものの後の段階を示す。ピラー１４、１６、１８、および２０は各々約５０ナノメートル（約５００オングストローム）の直径を有してもよい。ゲート誘電体２２、２４、２６、および２８は約２ナノメートル（約２０オングストローム）の厚さを有してもよい。たとえば、ピラー１４と１８との間の行方向において、ピラーは約２００ナノメートル（約２０００オングストローム）離れていてもよい。たとえば、ピラー１４と１６との間の列方向において、ピラーは約１００ナノメートル（約１０００オングストローム）離れていてもよい。これらの寸法のすべては、より小さく、およびより大きくの両方に変化することができる。ピラーの直径の場合、これは１００ナノメートル（１０００オングストローム）以下であることが好ましい。
【００１０】
図２には半導体デバイス１０が示されており、基板１２内のドープ領域４４および５２、ドープ領域４４の上のピラー１４、ドープ領域５２の上のピラー１６、ならびにドープ領域４４の上のピラー１８が形成された後の断面３４および３６を示している。ピラー２０はドープ領域５２の上に形成されているが、ピラー２０は断面３４および３６のいずれにもなく、従って図２および後続の図面のいずれにも図示されていない。基板１２はＰ型であり、ドープ領域４２および５２は基板１２内にあってＮ型である。ピラー１４は、Ｎ型であるドープ領域４２と、Ｐ型であるドープ領域４０と、Ｎ型であるドープ領域３８とを有する。ピラー１６は、Ｎ型であるドープ領域５０と、Ｐ型であるドープ領域４８と、Ｎ型であるドープ領域４６とを有する。ピラー１８は、Ｎ型であるドープ領域５８と、Ｐ型であるドープ領域５６と、Ｎ型であるドープ領域５４とを有する。ドープ領域４２、５０、および５８はドレインとして使用される。ドープ領域４０、４８、および５６はチャネル領域として使用される。ドープ領域３８、４６、および５４はソースとして使用される。ピラー１４、１６、および１８の上にはそれぞれ、窒化物であってもよいハードマスク層６０、６２、および６４がある。ドープ領域４４および５２はビット線として機能する。ピラー１４、１６、１８、および２０は、シリコンである基板１２からのエピタキシャル成長シリコン層から成るものであってもよく、ｉｎ  ｓｉｔｕドープされドープ層を形成する。エピタキシャル成長後、エピタキシャル層を選択的にエッチングすることによってピラー１４、１６、および１８が形成されることができる。
【００１１】
図３には、ピラー１４上のゲート誘電体層２２、ピラー１６上のゲート誘電体層２４、およびピラー１８上のゲート誘電体層２６であるゲート誘電体層が形成された後の半導体デバイス１０が示されている。これは、摂氏１０００度等、比較的高い温度において成長された酸化物層であってもよい。
【００１２】
図４には、共形導電層６６が共形（ｃｏｎｆｏｒｍａｌ）堆積された後の半導体デバイス１０が示されている。導電層６６の厚さは、例えば、約７５ナノメートル（約７５０オングストローム）厚であってよい。導電層６６は、ドープされたポリシリコンであってもよい。導電層６６は、ピラー１４と１６との間の領域を完全に充填し、一方で導電層６６は、ピラー１４と１８との間の領域の一部分においては基板１２の上に約７５ナノメートル（約７５０オングストローム）しかない。
【００１３】
図５には、ピラー１４と１６との間では保持されているがピラー１４と１８との間の中間部分においては層６６を除去する異方性エッチングを使用してエッチバックされた半導体デバイス１０が示されている。その結果は図１にも示されている。導電層のエッチングの結果は、ピラー１４および１６を取り囲む導電層３０、および、図５に示すようにピラー１８を取り囲み、また図１に示すようにピラー２０も取り囲む導電層３２を残すことである。導電層３０および３２は、共形堆積およびその後の異方性エッチングから形成されているものとしての側壁スペーサとみなされてもよい。導電性材料から成るこれらの側壁スペーサの高さは、チャネル領域４０、４８、および５６の約３分の１を覆うように選択される。従って、チャネルのこの約３分の１は選択ゲートのためのものであり、約３分の２は制御ゲートのために残されている。堆積された誘電体層２２、２４、２６、および２８の露出部分は、導電層３０および３２が形成された後に除去される。
【００１４】
図６には、半導体デバイス１０の上に電荷蓄積層６８が形成された後の半導体デバイス１０が示されている。電荷蓄積層６８は、ナノ結晶から成ってもよい。電荷蓄積層６８は、図６に示すチャネル領域４０、４８、および５６等、チャネル領域の各々の約３分の２にごく近接している。
【００１５】
図７には、電荷蓄積層６８の上に導電層７０が形成された後の半導体デバイス１０が示されている。従って、電荷蓄積層６８上に電荷蓄積層があり、電荷蓄積層６８はチャネル領域にごく近接している。従って、導電層７０は半導体デバイス１０のメモリセルの制御ゲートとして使用される。導電層７０は約６０ナノメートル（約６００オングストローム）の厚さのポリシリコンであってもよく、これは後にシリサイド化されてもよい。厚さはシリサイド化とともに増大する。各寸法について、この厚さは変化することができる。制御ゲートは、図１に示すアレイ等、所与のアレイのメモリセルのすべてに対して共通であってもよい。
【００１６】
図８には、ピラー１４、１６、および１８の上面が開けられ、ハードマスク６０、６２、および６４が除去された後の半導体デバイスが示されている。ドープ領域３８、４６、および５４であるソースに対するこの開口を通じてプログラミングが達成される。選択ゲートに対する接点は、ワード線の終端部にあることができる。これがあまりに距離がありすぎる場合、ダミーピラーを追加することができ、ダミーピラーに沿って選択ゲートへのアクセスを行うことができる。これは、完成したスプリットゲートＮＶＭセルを示している。ピラー１４を一例として使用して、選択ゲートとして機能する導電線３０がピラー１４を取り囲み、チャネルの約３分の１を制御し、一方で制御ゲートとして機能する導電層７０がチャネルの約３分の２を制御する。ソースはピラー１４の上部においてアクセス可能である。ビット線はドープ領域４４と４２との間の接続を通じて接触される。
【００１７】
以上、活性領域のピラーと、選択ゲートと、電荷蓄積層と、制御ゲートとを含むスプリット・ゲート・メモリ構造が提供されることを諒解されたい。活性領域のピラーは、ピラーの第１の終端部に配置されている第１のソース／ドレイン領域と、第１の終端部と反対の、ピラーの第２の終端部に配置されている第２のソース／ドレイン領域と、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間のチャネル領域とを有し、ピラーは第１の終端部と第２の終端部との間に延在する主面を有し、主面は第１のソース／ドレイン領域、チャネル領域、および第２のソース／ドレイン領域を露出させる。選択ゲートは第１のソース／ドレイン領域およびチャネル領域の第１の部分に隣接し、選択ゲートは主面ピラーを取り囲んでいる。電荷蓄積層は第２のソース／ドレイン領域およびチャネル領域の第２の部分に隣接し、電荷蓄積層は主面ピラーを取り囲んでいる。制御ゲートは電荷蓄積層に隣接し、制御ゲートはピラーを取り囲んでおり、電荷蓄積層は制御ゲートとピラーとの間にある。スプリット・ゲート・メモリ構造は、半導体層をさらに含んでもよく、活性領域のピラーは半導体層からほぼ垂直に伸びている。スプリット・ゲート・メモリ構造は、第１のソース／ドレイン領域が半導体層と物理的に接触していることをさらに特徴としてもよい。スプリット・ゲート・メモリ構造は、制御ゲートが選択ゲートの一部分に重なっており、それによって、選択ゲートの重なっている部分は制御ゲートとピラーとの間にあることをさらに特徴としてもよい。スプリット・ゲート・メモリ構造は、電荷蓄積層が制御ゲートと選択ゲートの重なっている部分との間にあることをさらに特徴としてもよい。スプリット・ゲート・メモリ構造は、第１のソース／ドレイン領域およびチャネル領域の第１の部分を取り囲む、選択ゲートとピラーとの間のゲート誘電体層をさらに含んでもよい。スプリット・ゲート・メモリ構造は、ピラーの平均直径が１００ナノメートル（１０００オングストローム）以下であることをさらに特徴としてもよい。
【００１８】
半導体層と、ピラーと、選択ゲートと、電荷蓄積層と、制御ゲートとを含むスプリット・ゲート・メモリ構造も開示される。ピラーは半導体層上にあって半導体層にほぼ垂直であり、ピラーは半導体層上でピラーの第１の終端部に配置されている第１のソース／ドレイン領域と、第１の終端部と反対の、ピラーの第２の終端部に配置されている第２のソース／ドレイン領域と、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間のチャネル領域とを有する。選択ゲートは半導体層の上にあって第１のソース／ドレイン領域およびチャネル領域の第１の部分に隣接している。電荷蓄積層は第２のソース／ドレイン領域、および、チャネル領域の第１の部分の上にあるチャネル領域の第２の部分に隣接しており、選択ゲートの上にある。制御ゲートは、電荷蓄積層、第２のソース／ドレイン領域、および、チャネル領域の第２の部分に隣接しており、選択ゲートの上にある。スプリット・ゲート・メモリ構造は、電荷蓄積層が制御ゲートと選択ゲートとの間にあることをさらに特徴としてもよい。スプリット・ゲート・メモリ構造は、選択ゲートがチャネル領域の第２の部分および第２のソース／ドレイン領域に隣接していないことをさらに特徴としてもよい。スプリット・ゲート・メモリ構造は、電荷蓄積層がナノ結晶を備えることをさらに特徴としてもよい。スプリット・ゲート・メモリ構造は、選択ゲートとピラーとの間のゲート誘電体層をさらに含んでもよい。スプリット・ゲート・メモリ構造は、選択ゲートが第１のソース／ドレイン領域およびチャネル領域の第１の部分をほぼ取り囲むことをさらに特徴としてもよい。スプリット・ゲート・メモリ構造は、電荷蓄積層が第２のソース／ドレイン領域、チャネル領域の第２の部分、および選択ゲートをほぼ取り囲み、制御ゲートが第２のソース／ドレイン領域、チャネル領域の第２の部分、および選択ゲートをほぼ取り囲み、電荷蓄積層が制御ゲートとピラーとの間、かつ制御ゲートと選択ゲートとの間にあることをさらに特徴としてもよい。スプリット・ゲート・メモリ構造は、ピラーの第２の終端部上の接点をさらに含んでもよく、制御ゲートは接点をほぼ取り囲む。スプリット・ゲート・メモリは、半導体層上にあって半導体層にほぼ垂直な第２のピラーであって、第２のピラーは上記ピラーから側方において離間され、第２のピラーは半導体層上で第２のピラーの第１の終端部に配置されている第１のソース／ドレイン領域と、第２のピラーの第１の終端部と反対の、第２のピラーの第２の終端部に配置されている第２のソース／ドレイン領域と、第２のピラーの第１のソース／ドレイン領域と第２のソース／ドレイン領域との間のチャネル領域とを有する、第２のピラーと、半導体層の上にあって第２のピラーの第１のソース／ドレイン領域および第２のピラーのチャネル領域の第１の部分に隣接している第２の選択ゲートと、第２のピラーの第２のソース／ドレイン領域、および、第２のピラーのチャネル領域の第１の部分の上の、第２のピラーのチャネル領域の第２の部分に隣接し、第２の選択ゲートの上にある第２の電荷蓄積層と、第２の電荷蓄積層、第２のピラーの第２のソース／ドレイン領域、および第２のピラーのチャネル領域の第２の部分に隣接し、第２の選択ゲートの上にある第２の制御ゲートとをさらに含んでもよい。スプリット・ゲート・メモリ構造は、選択ゲートが第２の選択ゲートと物理的に直接接触していることをさらに特徴としてもよい。
【００１９】
スプリットゲート半導体構造を形成するための方法も開示される。方法は、半導体層上に、半導体層からほぼ垂直に伸びるピラーを形成するステップを含み、ピラーは、半導体層上の第１のソース／ドレイン領域と、第１のソース／ドレイン領域上のチャネル領域と、チャネル領域上の第２のソース／ドレイン領域とを備える。方法は、ピラーの第１のソース／ドレイン領域およびピラーのチャネル領域の第１の部分を取り囲む、半導体層の上の選択ゲートを形成するステップを含む。方法は、選択ゲートの上にあって、ピラーの第２のソース／ドレイン領域、および、ピラーのチャネル領域の第１の部分の上の、ピラーのチャネル領域の第２の部分を取り囲む電荷蓄積層を形成するステップを含む。方法は、選択ゲートの上にあって、ピラーの第２のソース／ドレイン領域およびチャネル領域の第２の部分を取り囲む制御ゲートを形成するステップを含み、電荷蓄積層は制御ゲートとピラーとの間にある。方法は、制御ゲートを形成するステップが、制御ゲートが選択ゲートの一部分に重なって選択ゲートの重なっている部分を形成し、電荷蓄積層が制御ゲートと選択ゲートの重なっている部分との間にあるように実行されることをさらに特徴としてもよい。方法は、選択ゲートを形成する前に、ピラーに隣接するゲート誘電体層を形成するステップをさらに含んでもよい。
【００２０】
その上、本明細書および特許請求の範囲における「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。
【００２１】
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、この例についてはＮチャネル型メモリセルのドーピング型が与えられているが、Ｐチャネル型メモリセルを実装することが実現可能であり得、その場合、ドーピング型は必要に応じて逆になる。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
【００２２】
本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
【００２３】
さらに、本明細書において使用される場合、「１つ（“ａ”ｏｒ“ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つ以上」のような前置きの語句の使用は、不定冠詞「１つの（“ａ”ｏｒ“ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上」または「少なくとも１つの」および「１つの（“ａ”ｏｒ“ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
【００２４】
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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