(57)【要約】【課題】  遷移領域の全てにカオス的挙動があり、かつ回路パラメータを切り替えるだけで多様な論理関数の再構成を実現する、状態遷移にカオスを伴い動的に再構成可能な論理素子を実現することができる、状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法を提供する。【解決手段】  状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、カオスニューロン（１）１個と区分線形関数（２，２，２）３個によって状態遷移にカオスを伴い動的に再構成可能な論理素子を実現する。【選択図】  図１
2014170779.tif 000002
【特許請求の範囲】
【請求項１】
状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、遷移領域の全てにカオス的挙動があり、かつ回路パラメータを切り替えるだけで多様な論理関数の再構成を実現することを特徴とする状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法。
【請求項２】
請求項１記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、動作の途中で論理関数を再構成する論理関数回路システムの基本構成要素に用いることを特徴とする状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法。
【請求項３】
請求項１記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、遷移領域のカオス的な挙動を用いたアナログダイナミクスによる実数演算も同時に実装可能であることを特徴とする状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法。
【請求項４】
請求項３記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、ハイブリッドダイナミカルシステムによる演算やアナログ／ディジタルハイブリッド計算の実装に有効であることを特徴とする状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法。
【請求項５】
請求項１又は２記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、カオスニューロン１個と区分線形関数３個によって状態遷移にカオスを伴い動的に再構成可能な論理素子を実現することを特徴とする状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法。
【請求項６】
請求項５記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、２入力のＯＲ論理，ＡＮＤ論理，ＮＯＲ論理，ＮＡＮＤ論理，ＥＸ−ＯＲ論理，ＥＸ−ＮＯＲ論理を実現することを特徴とする状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法に関するものである。
【背景技術】
【０００２】
近年、複雑系、特に、カオス力学系を用いた情報処理システムの研究が盛んである（下記非特許文献１〜３参照）。これらの研究においては、連続系としてのアナログダイナミクスを積極的に用いて複雑系による実数計算の実現を目指している。一方、ディジタル計算機の分野においても、ＦＰＧＡなどのように再構成可能なハードウェアの研究が盛んであり、特に、論理関数回路の動的再構成が注目されている。
【０００３】
このような状況下で、素子の非線形性を利用し、動的に論理関数が変更できる動的理論素子が提案された（下記非特許文献４参照）。さらに、カオスニューロンモデル（下記非特許文献５参照）を用い、論理値間のアナログ的な状態遷移にカオスを伴い、かつ、論理関数を閾値や結合係数を変えることで動的に切り替え可能な動的論理素子も同時に提案された（下記非特許文献４参照）。また、この動的理論素子は、スイッチト・キャパシタ回路技術を用いて回路実装され、その基本動作が確認されている（下記非特許文献６参照）。
【０００４】
しかし、下記非特許文献４、６で提案されている動的理論素子で、ＯＲ、ＡＮＤ、ＮＯＲ、ＮＡＮＤとＥＸ−ＯＲを実現する際、それぞれの論理関数に必要なニューロンの数が異なるため、論理関数を動的に切り替える際にニューロンの追加や削除を行う必要があった。さらに、入力の値によってはカオス的振舞いを伴わない状態遷移が存在した。
これに対し、必要なニューロンの数を変えることなく、さらに、全ての状態遷移領域にカオスを伴う動的論理素子の構成法が提案された（下記非特許文献７参照）。さらに、カオスニューロンの代わりに簡単な区分線形素子を用いた構成法も提案されている（下記非特許文献８，９参照）。
【０００５】
図２０は状態遷移領域にカオスを伴い動的に再構成可能な論理回路の従来の構成方法を示す図である。この図において、ＣＮはカオスニューロン１０１、ＰＷＬは区分線形回路１０２を示し、○に＋は加算器１０４を、三角に２は２倍の係数器１０３をそれぞれ示している。この構成法では、図２０に示すように、１つのカオスニューロンと５つの区分線形関数を組み合わせることにより、２入力のＯＲ、ＡＮＤ、ＮＯＲ、ＮＡＮＤ、ＥＸ−ＯＲ、ＥＸ−ＮＯＲ論理を実現でき、全ての状態遷移領域にカオス的振る舞いを伴う。すなわち、アナログ入力に対してはカオス素子として動作し、ディジタル（論理）入力に対しては、動的に再構成可能な論理素子として動作する。しかし、実際の回路実装を考慮すると、素子数が多いために回路規模が大きくなってしまい実用的ではない。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Ｋ．Ａｉｈａｒａ，“Ｃｈａｏｓ  ｅｎｇｉｎｅｅｒｉｎｇ  ａｎｄ  ｉｔｓ  ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  ｐａｒａｌｌｅｌ  ｄｉｓｔｒｉｂｕｔｅｄ  ｐｒｏｃｅｓｓｉｎｇ  ｗｉｔｈ  ｃｈａｏｔｉｃ  ｎｅｕｒａｌ  ｎｅｔｗｏｒｋｓ，”Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ＩＥＥＥ，ｖｏｌ．９０，ｎｏ．５，ｐｐ．９１９−９３０，２００２．
【非特許文献２】Ｙ．Ｈｏｒｉｏ，ａｎｄ  Ｋ．Ａｉｈａｒａ，“Ａｎａｌｏｇ  ｃｏｍｐｕｔａｔｉｏｎ  ｔｈｒｏｕｇｈ  ｈｉｇｈ−ｄｉｍｅｎｓｉｏｎａｌ  ｐｈｙｓｉｃａｌ  ｃｈａｏｔｉｃ  ｎｅｕｒｏ−ｄｙｎａｍｉｃｓ，”Ｐｈｙｓｉｃａ−Ｄ，ｖｏｌ．２３７，ｎｏ．９，ｐｐ．１２１５−１２２５，２００８．
【非特許文献３】堀尾喜彦，安東弘泰，合原一幸，“複雑計算システムの基盤技術，”ＩＥＩＣＥ  Ｆｕｎｄａｍｅｎｔａｌｓ  Ｒｅｖｉｅｗ，ｖｏｌ．３，ｎｏ．２，ｐｐ．３４−４４，２００９．
【非特許文献４】Ｔ．Ｍｕｎａｋａｔａ，Ｊ．Ｔａｋａｈａｓｈｉ，Ｍ．Ｓｅｋｉｋａｗａ，ａｎｄ  Ｋ．Ａｉｈａｒａ，“Ｃｈａｏｓ  ｃｏｍｐｕｔｉｎｇ：  Ａ  ｕｎｉｆｉｅｄ−ｖｉｅｗ，”Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｊｏｕｒｎａｌ  ｏｆ  Ｐａｒａｌｌｅｌ，Ｅｍｅｒｇｅｎｔ  ａｎｄ  Ｄｉｓｔｒｉｂｕｔｅｄ  Ｓｙｓｔｅｍｓ，ｖｏｌ．２５，ｉｓｓｕｅ  １，ｐｐ．３−１６，２０１０．
【非特許文献５】Ｋ．Ａｉｈａｒａ．Ｔ．Ｔａｋａｂｅ，ａｎｄ  Ｍ．Ｔｏｙｏｄａ，“Ｃｈａｏｔｉｃ  ｎｅｕｒａｌ  ｎｅｔｗｏｒｋｓ，”Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ  Ａ，ｖｏｌ．１４４，ｐｐ．３３３−３４０，１９９０．
【非特許文献６】石村憲意，高橋純，堀尾喜彦，合原一幸，“カオス状態を伴う動的論理回路のスイッチト・キャパシタカオスニューロン回路による実装，”電子情報通信学会技術報告，ｖｏｌ．１１０，ｎｏ．３８７，ｐｐ．１３−１８（ＮＬＰ２０１０−１２７），Ｊａｎ．２４，２０１１．
【非特許文献７】池田昌功，堀尾喜彦，合原一幸，“遷移領域にカオスを伴う動的論理素子の改良，”電子情報通信学会技術報告，ｖｏｌ．１１１，ｎｏ．３３９，ｐｐ．３５−４０（ＮＬＰ２０１１−１２３），Ｄｅｃ．１５，２０１１．
【非特許文献８】Ｍ．Ｉｋｅｄａ，Ｙ．Ｈｏｒｉｏ，ａｎｄ  Ｋ．Ａｉｈａｒａ，“Ｉｍｐｒｏｖｅｄ  ｄｙｎａｍｉｃａｌ  ｌｏｇｉｃ  ｅｌｅｍｅｎｔ  ｗｉｔｈ  ｃｈａｏｔｉｃ  ｓｔａｔｅ  ｔｒａｎｓｉｔｉｏｎｓ  ｕｓｉｎｇ  ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ  ｃｈａｏｔｉｃ  ｎｅｕｒｏｎ  ｃｉｒｃｕｉｔ，”ＲＩＳＰ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｎｏｎｌｉｎｅａｒ  Ｃｉｒｃｕｉｔｓ，Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  ａｎｄ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，ＣＤ−ＲＯＭ，Ｈｏｎｏｌｕｌｕ，Ｈａｗａｉｉ，ＵＳＡ，Ｍａｒｃｈ  ４−６，２０１２．
【非特許文献９】Ｍ．Ｉｋｅｄａ，Ｙ．Ｈｏｒｉｏ，ａｎｄ  Ｋ．Ａｉｈａｒａ，“Ｉｍｐｒｏｖｅｄ  ｄｙｎａｍｉｃａｌ  ｌｏｇｉｃ  ｅｌｅｍｅｎｔ  ｗｉｔｈ  ｃｈａｏｔｉｃ  ｓｔａｔｅ  ｔｒａｎｓｉｔｉｏｎｓ  ｕｓｉｎｇ  ｓｗｉｔｃｈｅｄ−ｃａｐａｃｉｔｏｒ  ｃｈａｏｔｉｃ  ｎｅｕｒｏｎ  ｃｉｒｃｕｉｔ，”Ｊｏｕｒｎａｌ  ｏｆ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，ｖｏｌ．１６，ｎｏ．４，ｐｐ．２９１−２９４，２０１２．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記状況に鑑みて、遷移領域の全てにカオス的挙動があり、かつ回路パラメータを切り替えるだけで多様な論理関数の再構成を実現することができる状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成するために、
〔１〕状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、遷移領域の全てにカオス的挙動があり、かつ回路パラメータを切り替えるだけで多様な論理関数を再構成することを特徴とする。
〔２〕上記〔１〕記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、動作の途中で論理関数を再構成する論理関数回路システムの基本構成要素に用いることを特徴とする。
【０００９】
〔３〕上記〔１〕記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、遷移領域のカオス的な挙動を用いたアナログダイナミクスによる実数演算も同時に実装可能であることを特徴とする。
〔４〕上記〔３〕記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、ハイブリッドダイナミカルシステムによる演算やアナログ／ディジタルハイブリッド計算の実装に有効であることを特徴とする。
【００１０】
〔５〕上記〔１〕又は〔２〕記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、カオスニューロン１個と区分線形関数３個によって状態遷移にカオスを伴い動的に再構成可能な論理素子を実現することを特徴とする。
〔６〕上記〔５〕記載の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法において、２入力のＯＲ論理，ＡＮＤ論理，ＮＯＲ論理，ＮＡＮＤ論理，ＥＸ−ＯＲ論理，ＥＸ−ＮＯＲ論理を実現することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、以下のような効果を奏することができる。
（１）回路パラメータを切り替えるだけで多様な論理関数を再構成することができ、さらにパラメータも実現が容易な値に設定できるため、動作の途中で論理関数を切り替える必要がある動的論理回路システム、特に、環境変数の値によって動的に論理関数を再構成する論理関数回路システムの基本構成要素として非常に有用である。
【００１２】
（２）さらに、遷移領域のカオス的な挙動を用いたアナログダイナミクスによる実数演算も同時に実装可能であり、複雑系情報処理、特にハイブリッドダイナミカルシステムによる演算やアナログ／ディジタルハイブリッド計算の実装に有用である。
（３）本発明では、カオスニューロン１個と区分線形関数３個で、小型化でき、状態遷移にカオスを伴い動的に再構成可能な論理素子が実現できる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施例を示す状態遷移領域にカオスを伴い動的に再構成可能な論理回路の構成方法を示す図である。
【図２】ＣＮＴ＝１の場合の区分線形関数ｇ（・）の入出力特性図である。
【図３】表１のＯＲのパラメータセットによる図１の入出力特性図である。
【図４】表１のＡＮＤのパラメータセットによる図１の入出力特性図である。
【図５】表１のＮＯＲのパラメータセットによる図１の入出力特性図である。
【図６】表１のＮＡＮＤのパラメータセットによる図１の入出力特性図である。
【図７】表１のＥＸ−ＯＲのパラメータセットによる図１の入出力特性図である。
【図８】表１のＥＸ−ＮＯＲのパラメータセットによる図１の入出力特性図である。
【図９】本発明の第１実施例の構成方法を電子回路で実装した例を示す図である。
【図１０】表４の回路パラメータセットの時、図９の回路からＳＰＩＣＥシミュレーションにより得られた入出力特性図である。
【図１１】本発明の第２実施例を示す状態遷移領域にカオスを伴い動的に再構成可能な論理回路の構成方法を示す図である。
【図１２】表５のＯＲのパラメータセットによる図１０の入出力特性図である。
【図１３】表５のＡＮＤのパラメータセットによる図１０の入出力特性図である。
【図１４】表５のＮＯＲのパラメータセットによる図１０の入出力特性図である。
【図１５】表５のＮＡＮＤのパラメータセットによる図１０の入出力特性図である。
【図１６】表５のＥＸ−ＯＲのパラメータセットによる図１０の入出力特性図である。
【図１７】表５のＥＸ−ＮＯＲのパラメータセットによる図１０の入出力特性図である。
【図１８】本発明の第２実施例の構成方法を電子回路で実装した例を示す図である。
【図１９】表７の回路パラメータセットの時、図１８の回路からＳＰＩＣＥシミュレーションにより得られた入出力特性図である。
【図２０】状態遷移領域にカオスを伴い動的に再構成可能な論理回路の従来の構成方法を示す図である。
【発明を実施するための形態】
【００１４】
状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法は、遷移領域の全てにカオス的挙動があり、かつ回路パラメータを切り替えるだけで多様な論理関数の再構成を実現する。
【実施例】
【００１５】
以下、本発明の実施の形態について詳細に説明する。
図１は本発明の第１実施例を示す状態遷移領域にカオスを伴い動的に再構成可能な論理回路の構成方法を示す図である。
この図において、ＣＮはカオスニューロン１、ＰＷＬは区分線形回路２を示し、○に＋は加算器４を、三角に２は２倍の係数器３をそれぞれ示している。つまり、この図では、２入力１出力の場合を示している。すなわち、Ｐ（ｔ）およびＱ（ｔ）が入力、Ｒ（ｔ＋１）が出力である。ここでは、ｔはカオスニューロンの状態更新に関する離散時間である。
【００１６】
ＣＮはカオスニューロン１（上記非特許文献５参照）を表し、その動作は以下の式で記述される。
2014170779.tif 000003
Ｒ（ｔ＋１）＝ｆ〔ｘ（ｔ＋１）〕                            …（２）
ここで、ｋ（０＜ｋ≦１）は内部状態の減衰定数、α（０＜α≦１）は不応性のスケーリングパラメータ、θは閾値、ｖj はｊ番目の外部入力ａj （ｔ）との結合係数、Ｎは外部入力の総数である。また、ｘ（ｔ），Ｒ（ｔ）はそれぞれ、離散時間ｔにおけるカオスニューロンの内部状態および出力である。出力関数ｆ〔・〕は単調な非線形関数であるが、回路化の観点から、以下では次式で与えられるバイポーラ型の出力関数を用いる。
【００１７】
ｆ（ｘ）＝｛〔２／〔１＋ｅｘｐ（−ｘ／ε）〕｝−１           …（３）
ここで、εはゲインパラメータである。
また、図１のＰＷＬは、次式で与えられる区分線形関数ｇ（・）である。
2014170779.tif 000004
ここで、ｘは区分線形関数の入力、ＣＮＴは区分線形関数の中間の線形部分の中央値を与え、また、中間部分の傾きは１である。このような、中間部分のゲインが１で、飽和値が−１と１である区分線形関数は、電子回路の実装が非常に容易である。例として、ＣＮＴ＝１の時のｇ（・）の入出力特性を図２に示す。この場合、ｘ＜０でｇ（ｘ）＝−１，ｘ＞２でｇ（ｘ）＝１、０≦ｘ≦２ではｇ（ｘ）＝ｘ−１となる。
【００１８】
図１の構成により２入力のＯＲ、ＡＮＤ、ＮＯＲ、ＮＡＮＤ、ＥＸ−ＯＲ、ＥＸ−ＮＯＲ論理を実現するときのパラメータセットを表１に示す。
【００１９】
【表１】
2014170779.tif 000005
表１のパラメータセットを用いた時の、図１の入出力特性を図３から図８に示す。なお、カオスニューロンとの結合での増幅を避けるために、表２のように｜ｖi ｜≦１としてパラメータを設定することも可能である。
【００２０】
【表２】
2014170779.tif 000006
次に、論理関数としての特性について説明する。
−１を論理偽（ｆａｌｅｓ）、１を論理真（ｔｒｕｅ）とし、図３から図８において、Ｐ（ｔ）、Ｑ（ｔ）およびＲ（ｔ＋１）がこれらの論理値だけを取る場合を考える。すなわち、図１をディジタル論理回路として用いる場合に限定して考察する。従って、この場合、｛Ｐ（ｔ）、Ｑ（ｔ）｝は、｛−１，−１｝、｛−１，１｝、｛１，−１｝、｛１，１｝の４通りの離散値を取る。図３から図８において、これらの４通りのＰ（ｔ）、Ｑ（ｔ）についてのＲ（ｔ＋１）の真理値表を作成すると表３を得ることができる。
【００２１】
【表３】
2014170779.tif 000007
表３より、図３の特性がＯＲ論理を、図４の特性がＡＮＤ論理を、図５の特性がＮＯＲ論理を、図６の特性がＮＡＮＤ論理を、図７の特性がＥＸ−ＯＲ論理を、図８の特性がＥＸ−ＮＯＲ論理を、それぞれ実現していることが確認できる。すなわち、図１をディジタル論理回路として用いる場合には、回路パラメータを表１のように設定することで、１つの回路構成により、動的に論理関数が再構成できることが確認できる。この時変更する回路バラメータはθとｖi であり、表に示すようにこれらは整数値に設定できるため、容易に回路化できる。
【００２２】
ここで、図３〜図８について詳述する。
図３においては、図３（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図３（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図３（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００２３】
図４においては、図４（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図４（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図４（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００２４】
図５においては、図５（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図５（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図５（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００２５】
図６においては、図６（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図６（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図６（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００２６】
図７においては、図７（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図７（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）１⇔−１と変化させた場合、図７（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００２７】
図８においては、図８（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図８（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図８（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００２８】
次に、アナログ入力に対する応答について説明する。
図１において、入力Ｐ（ｔ）およびＱ（ｔ）が連続値〔−１，１〕を取る場合を考える。この場合、図３から図８より，出力Ｒ（ｔ＋１）も連続値を取り、Ｐ（ｔ）あるいはＱ（ｔ）が−１から１に変化するに従い、周期解やカオス解を含む複雑な分岐特性を示すことが確認できる。すなわち、図１は、アナログ入力に対してカオスを含む複雑な挙動を示す。これは、カオスを用いた情報処理では有用かつ必須な特性である（上記非特許文献１〜３参照）。
【００２９】
一方、論理関数としての特性と上記のアナログ入力に対する応答を総合すると、図１の回路は、ディジタル入力に対しては動的に再構成可能な論理関数回路として動作し、ディジタル入力が別の入力値に遷移する時の状態遷移領域においてはカオスを伴うアナログ演算素子として動作することがわかる。すなわち、図１の回路は、アナログ／ディジタルハイブリッド情報処理装置の基本構成要素として有用である。
【００３０】
図９は本発明の図１の構成方法を電子回路で実装した例を示す図であり、表４に電子回路部品の例を示している。
【００３１】
【表４】
2014170779.tif 000008
図１０は表４の回路パラメータセットの時、図９の回路からＳＰＩＣＥシミュレーションにより得られた入出力特性図である。
図１０においては、図１０（ａ）：Ｐ（ｔ）を−１Ｖ⇔１Ｖ，Ｑ（ｔ）を−１Ｖ⇔１Ｖと変化させた場合と、Ｐ（ｔ）を−１Ｖ⇔１Ｖ，Ｑ（ｔ）を１Ｖ⇔−１Ｖと変化させた場合、図１０（ｂ）：Ｑ（ｔ）＝−１Ｖ固定で、Ｐ（ｔ）を−１Ｖ⇔１Ｖと変化させた場合と、Ｐ（ｔ）＝１Ｖ固定で、Ｑ（ｔ）を１Ｖ⇔−１Ｖと変化させた場合、図１０（ｃ）：Ｐ（ｔ）＝−１Ｖ固定で、Ｑ（ｔ）を−１Ｖ⇔１Ｖと変化させた場合と、Ｑ（ｔ）＝１Ｖ固定で、Ｐ（ｔ）を−１Ｖ⇔１Ｖと変化させた場合を示している。
【００３２】
図１１は本発明の第２実施例を示す状態遷移領域にカオスを伴い動的に再構成可能な論理回路の構成方法を示す図である。つまり、係数器を使用する第１実施例に比してよりコンパクトな構成方法を示している。
図１１において、ＣＮはカオスニューロン１１、ＰＷＬは区分線形回路１２を示し、○に＋は加算器１３をそれぞれ示している。
【００３３】
この構成で、ＯＲ、ＡＮＤ、ＮＯＲ、ＮＡＮＤ、ＥＸ−ＯＲ、ＥＸ−ＮＯＲ論理を実現するためのパラメータセットを表５に示す。
【００３４】
【表５】
2014170779.tif 000009
表５中、｜ｖi ｜＝０．５の場合があるが、これは１／２であるため、実際の回路ではキャバシタの容量比や抵抗の抵抗比によって容易に実現できる。（これは、表２についても同様である。）
表５のパラメータセットを用いた時の、図１１の入出力特性を図１２から図１７に示す。
【００３５】
論理関数としての特性について説明する。−１を論理偽、１を論理真とし、図１２から図１７において、Ｐ（ｔ）、Ｑ（ｔ）およびＲ（ｔ＋１）がこれらの論理値だけを取る場合の真理値表を表６に示す。
【００３６】
【表６】
2014170779.tif 000010
表６より、図１２の特性がＯＲ論理を、図１３の特性がＡＮＤ論理を、図１４の特性がＮＯＲ論理を、図１５の特性がＮＡＮＤ論理を、図１６の特性がＥＸ−ＯＲ論理を、図１７の特性がＥＸ−ＮＯＲ論理を、それぞれ実現していることが確認できる。すなわち、図１１をディジタル論理回路として用いる場合には、回路パラメータを表５のように設定することで、１つの回路構成により、動的に論理関数が再構成できることが確認できる。
【００３７】
ここで、図１２〜図１７について詳述する。
図１２においては、図１２（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図１２（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図１２（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００３８】
図１３においては、図１３（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１、Ｑ（ｔ）を１⇔−１と変化させた場合、図１３（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図１３（ｃ）：Ｐ（ｔ）を−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）１＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００３９】
図１４においては、図１４（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と、変化させた場合、図１４（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図１４（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００４０】
図１５においては、図１５（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図１５（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図１５（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００４１】
図１６においては、図１６（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図１６（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図１６（ｃ）：Ｐ（ｔ）＝−１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００４２】
図１７においては、図１７（ａ）：Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）を−１⇔１，Ｑ（ｔ）を１⇔−１と変化させた場合、図１７（ｂ）：Ｑ（ｔ）＝−１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合と、Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を１⇔−１と変化させた場合、図１７（ｃ）：Ｐ（ｔ）＝１固定で、Ｑ（ｔ）を−１⇔１と変化させた場合と、Ｑ（ｔ）＝１固定で、Ｐ（ｔ）を−１⇔１と変化させた場合を示している。
【００４３】
次に、アナログ入力に対する応答について説明する。
図１１において、入力Ｐ（ｔ）およびＱ（ｔ）が連続値〔−１，１〕を取る場合、図１２から図１７より、Ｐ（ｔ）およびＱ（ｔ）が−１から１に変化するに従い、出力Ｒ（ｔ＋１）は周期解やカオス解を含む複雑な分岐特性を示すことが分かる。すなわち、図１１は、アナログ入力に対してはカオスを用いた情報処理で有用かつ必須な特性である（上記非特許文献１〜３参照）、カオスを含む複雑な挙動を示す。
【００４４】
さらに、論理関数としての特性と上記のアナログ入力に対する応答を総合すると、図１１の回路は、ディジタル入力に対しては動的に再構成可能な論理関数回路として動作し、入力が別の値に遷移する時の状態遷移領域においては、カオスを伴うアナログ演算素子として動作することがわかる。すなわち、図１１の回路は、アナログ／ディジタルハイブリッド情報処理装置の基本構成要素として有用である。
【００４５】
図１８は本発明の図１１の構成方法を電子回路で実装した例を示す図であり、表７に電子回路部品の例を示している。
【００４６】
【表７】
2014170779.tif 000011
図１９は表７の回路パラメータセットの時、図１８の回路からＳＰＩＣＥシミュレーションにより得られた入出力特性図である。
図１９においては、図１９（ａ）：Ｐ（ｔ）を−１Ｖ⇔１Ｖ，Ｑ（ｔ）を−１Ｖ⇔１Ｖと変化させた場合と、Ｐ（ｔ）を−１Ｖ⇔１Ｖ，Ｑ（ｔ）を１Ｖ⇔−１Ｖと変化させた場合、図１９（ｂ）：Ｑ（ｔ）＝−１Ｖ固定で、Ｐ（ｔ）を−１Ｖ⇔１Ｖと変化させた場合と、Ｐ（ｔ）＝１Ｖ固定で、Ｑ（ｔ）を１Ｖ⇔−１Ｖと変化させた場合、図１９（ｃ）：Ｐ（ｔ）＝−１Ｖ固定で、Ｑ（ｔ）を−１Ｖ⇔１Ｖと変化させた場合と、Ｑ（ｔ）＝１Ｖ固定で、Ｐ（ｔ）を−１Ｖ⇔１Ｖと変化させた場合を示している。
【００４７】
本発明によれば、回路パラメータを切り替えるだけで多様な論理関数の再構成が実現でき、さらにバラメータも実現が容易な値に設定できるため、動作の途中で論理関数を再構成する論理関数回路システムの基本構成要素として非常に有用である。さらに、論理演算だけでなく、遷移領域のカオス的な挙動を用いたアナログダイナミクスによる実数演算も同時に実装可能であり、複雑系情報処理、特にハイブリッドダイナミカルシステムによる演算やアナログ／ディジタルハイブリッド計算の実装に有用である。このようなハイブリッドシステムによれば、動的なメモリ、最適化問題の解法、デッドロック状態からの自律的脱出、環境変数や状態に依存して機能が自律的に変化する動的情報処理システムなどに応用可能である。特に、デッドロック状態からの自律的脱出は、無線通信ネットワークやコンピュータネットワーク、交通流ネットワーク、電力ネットワークなど、さまざまなネットワークの最適運用や機能停止回避などに広く応用である。
【００４８】
提案する論理素子を構成する要素はカオスニューロンと区分線形関数である。カオスニューロンについては既に本願発明者らにより集積回路化されており、十分小型で低消費電力、高速に動作可能であることが示されている。
また、本発明で用いる区分線形関数は、集積回路等で実装するのは非常に容易であり、小型化が可能である。
【００４９】
従って、本発明はすぐにでも集積回路などで実用回路化可能である。
本発明の構成方法では、回路パラメータを切り替えるだけで多様な論理関数の再構成が実現できるため、ハイブリッドダイナミカルシステムによる演算やアナログ／ディジタルハイブリッド計算の実装に利用でき、論理演算だけでは容易に解決できない問題など、様々な問題に応用可能である。
【００５０】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【００５１】
本発明の状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法は、遷移領域の全てにカオス的挙動があり、かつ回路パラメータを切り替えるだけで多様な論理関数の再構成を実現する、状態遷移領域にカオスを伴う動的再構成可能な論理素子の構成方法として利用可能である。
【符号の説明】
【００５２】
１，１１    カオスニューロン（ＣＮ）
２，１２    区分線形回路（ＰＷＬ）
３    係数器
４，１３    加算器
Ｐ（ｔ），Ｑ（ｔ）    入力
Ｒ（ｔ＋１）    出力
ｔ    カオスニューロンの状態更新に関する離散時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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