(57)【要約】【課題】メモリチップとロジックチップとが同一パッケージ内に実装されるSiP（System in Package）製品において、メモリチップの欠陥救済技術を利用することなく、SiP製品の実装を行う製造者が、その実装段階若しくはその後に発生したメモリチップの欠陥を救済することができる技術を提供する。【解決手段】メモリチップの欠陥メモリセルのアドレスを予め検出しておき、ロジックチップにおいて、その欠陥メモリセルのアドレスと、ロジックチップがメモリチップをアクセスするために生成したアドレスとを比較する比較回路と、記憶回路と、選択回路を備える。アクセスするアドレスが欠陥メモリセルのアドレスと一致する場合には、選択回路によって、アクセス対象のメモリチップに代えて、ロジックチップ内に備える記憶回路がアクセスされるように変更する。【選択図】図１
2014032726.tif 000002
【特許請求の範囲】
【請求項１】
メモリチップとロジックチップとが同一パッケージ内に実装される半導体装置において、
前記ロジックチップは、前記メモリチップの欠陥メモリセルの救済アドレスと前記メモリチップをアクセスするためのアクセスアドレスとを比較して一致または不一致の比較結果を出力する比較回路と、記憶回路と、前記比較結果が一致の場合に前記アクセスの対象を前記記憶回路に切替えるデータ選択回路とを備える、半導体装置。
【請求項２】
請求項１において、前記メモリチップはバーストアクセス可能なメモリであり、
前記ロジックチップは、バスを介して互いに接続されたメモリインターフェース回路とプロセッサとを備え、
前記プロセッサは、前記バスを介して前記メモリインターフェース回路に対してバーストリードコマンドを発行可能であり、前記メモリインターフェース回路は前記バーストリードコマンドに基づいて前記メモリチップからバーストモードで複数のデータを読み込んで一時記憶することが可能であり、前記プロセッサは、前記複数のデータのうち一部または全部のデータの前記メモリチップにおけるアドレスを前記バスに出力することを伴うリードコマンドを、前記バーストリードコマンド発行後に前記バスに出力することが可能であり、前記メモリインターフェース回路は、前記複数のデータのうち前記リードコマンドで指定されるアドレスに対応するデータを、前記データ選択回路に出力することが可能であり、
前記比較回路は、前記リードコマンドにおける前記アドレスを、前記救済アドレスと比較することができるように構成されている、半導体装置。
【請求項３】
請求項１において、
前記ロジックチップは、第１データ幅のバスを介して互いに接続されたメモリインターフェース回路とプロセッサとを備え、
前記メモリチップは、前記メモリインターフェース回路に前記第１データ幅よりも広い第２データ幅の外部データバスを介して接続されており、
前記プロセッサは、前記バスを介して前記メモリインターフェース回路に対してワイドＩＯリードコマンドを発行可能であり、前記メモリインターフェース回路は前記ワイドＩＯリードコマンドに基づいて前記メモリチップから前記第２データ幅のデータを読み込んで一時記憶することが可能であり、前記プロセッサは、前記第２データ幅のデータの一部または全部に対応する前記第１データ幅のデータをリードするためのアドレスを前記バスに出力することを伴うリードコマンドを、前記ワイドＩＯリードコマンド発行後に前記バスに出力することが可能であり、前記メモリインターフェース回路は、前記第２データ幅のデータのうち前記リードコマンドで指定されるアドレスに対応するデータを、前記データ選択回路に出力することが可能であり、
前記比較回路は、前記リードコマンドにおける前記アドレスを、前記救済アドレスと比較することができるように構成されている、半導体装置。
【請求項４】
請求項１において、前記ロジックチップは、前記救済アドレスを保持し、前記比較回路に保持する値を出力する、救済アドレスレジスタをさらに備える、半導体装置。
【請求項５】
請求項４において、前記ロジックチップは、前記救済アドレスを格納することができる不揮発メモリをさらに備え、前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する回路を有する、半導体装置。
【請求項６】
請求項４において、前記同一パッケージ内に実装される不揮発メモリをさらに備え、前記ロジックチップは、前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する回路を有する、半導体装置。
【請求項７】
請求項４において、前記ロジックチップは、電源投入時に前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する転送回路をさらに備える、半導体装置。
【請求項８】
請求項１において、前記ロジックチップは、前記比較回路に代え、前記アクセスアドレスが入力され、前記比較結果を出力し、前記比較結果が一致の場合に前記アクセスアドレスを前記記憶回路のアドレスに変換して出力する、アドレス変換回路を備える、半導体装置。
【請求項９】
請求項８において、前記アドレス変換回路はＲＯＭにより構成される、半導体装置。
【請求項１０】
メモリチップにアクセスする端子を備える半導体集積回路装置であって、前記メモリチップの欠陥メモリセルの救済アドレスと前記メモリチップをアクセスするためのアクセスアドレスとを比較して一致または不一致の比較結果を出力する比較回路と、記憶回路と、前記比較結果が一致の場合に前記アクセスの対象を前記記憶回路に切替えるデータ選択回路とを備える、半導体集積回路装置。
【請求項１１】
請求項１０において、前記メモリチップはバーストアクセス可能なメモリであり、
前記半導体集積回路装置は、バスを介して互いに接続されたメモリインターフェース回路とプロセッサとを備え、
前記プロセッサは、前記バスを介して前記メモリインターフェース回路に対してバーストリードコマンドを発行可能であり、前記メモリインターフェース回路は前記バーストリードコマンドに基づいて前記メモリチップからバーストモードで複数のデータを読み込んで一時記憶することが可能であり、前記プロセッサは、前記複数のデータのうち一部または全部のデータの前記メモリチップにおけるアドレスを前記バスに出力することを伴うリードコマンドを、前記バーストリードコマンド発行後に前記バスに出力することが可能であり、前記メモリインターフェース回路は、前記複数のデータのうち前記リードコマンドで指定されるアドレスに対応するデータを、前記データ選択回路に出力することが可能であり、
前記比較回路は、前記リードコマンドにおける前記アドレスを、前記救済アドレスと比較することができるように構成されている、半導体集積回路装置。
【請求項１２】
請求項１０において、
前記半導体集積回路装置は、第１データ幅のバスを介して互いに接続されたメモリインターフェース回路とプロセッサとを備え、
前記メモリチップは、前記メモリインターフェース回路に前記第１データ幅よりも広い第２データ幅の外部データバスを介して接続することができ、
前記プロセッサは、前記バスを介して前記メモリインターフェース回路に対してワイドＩＯリードコマンドを発行可能であり、前記メモリインターフェース回路は前記ワイドＩＯリードコマンドに基づいて前記メモリチップから前記第２データ幅のデータを読み込んで一時記憶することが可能であり、前記プロセッサは、前記第２データ幅のデータの一部または全部に対応する前記第１データ幅のデータをリードするためのアドレスを前記バスに出力することを伴うリードコマンドを、前記ワイドＩＯリードコマンド発行後に前記バスに出力することが可能であり、前記メモリインターフェース回路は、前記第２データ幅のデータのうち前記リードコマンドで指定されるアドレスに対応するデータを、前記データ選択回路に出力することが可能であり、
前記比較回路は、前記リードコマンドにおける前記アドレスを、前記救済アドレスと比較することができるように構成されている、半導体集積回路装置。
【請求項１３】
請求項１０において、前記救済アドレスを保持し、前記比較回路に保持する値を出力する、救済アドレスレジスタをさらに備える、半導体集積回路装置。
【請求項１４】
請求項１３において、前記救済アドレスを格納することができる不揮発メモリをさらに備え、前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する回路を有する、半導体集積回路装置。
【請求項１５】
請求項１３において、不揮発メモリを接続する端子をさらに備え、前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する回路を有する、半導体集積回路装置。
【請求項１６】
請求項１３において、電源投入時に前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する転送回路をさらに備える、半導体集積回路装置。
【請求項１７】
請求項１３において、前記比較回路に代え、前記アクセスアドレスが入力され、前記比較結果を出力し、前記比較結果が一致の場合に前記アクセスアドレスを前記記憶回路のアドレスに変換して出力する、アドレス変換回路を備える、半導体集積回路装置。
【請求項１８】
請求項１７において、前記アドレス変換回路はＲＯＭにより構成される、半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリチップにアクセスする半導体集積回路、及びそれとメモリチップとを同一パッケージに実装した半導体装置に関し、特に、実装工程中またはその後にメモリチップに発生した欠陥を救済する回路に好適に利用できるものである。
【背景技術】
【０００２】
小型携帯機器の普及などに伴って、大容量メモリとSoC（System on Chip）チップを同一パッケージに搭載したSiP（System in Package）製品の重要性が高まってきている。SiP製品を製造するために、大容量メモリとSoCチップを同一パッケージに実装すると、その過程でメモリ内のメモリセルに欠陥を発生させてしまう場合がある。
【０００３】
大容量メモリには、例えば特許文献１に開示されているように、予備のメモリセルを予め備えていて、製造工程で発生した欠陥メモリセルを予備のメモリセルに置換することによって、欠陥を救済する技術が広く採用されている。このような欠陥救済技術は、メモリの製造段階で発生した欠陥を、そのメモリの出荷前に救済する技術であって、救済方法はメモリのメーカー自身が開発して実施しており、一般的には他者が知って実施し得るものではない。したがって、大容量メモリを購入してSiP製品を製造するメーカーは、通常は、そのメモリの欠陥救済方法を利用することができない。
【０００４】
特許文献２には、ヒューズ部と救済制御回路をメモリコアチップとは別のヒューズチップに形成し、これらを積層した積層メモリチップが、開示されている。救済に関わる煩雑な制御をヒューズチップで行い、これを別チップにして積層したために、実装面積を抑えることができ、積層処理の後に発生した不良メモリセルも、積層処理後にヒューズチップに対してトリミングを行うことによって、救済することができる。
【０００５】
特許文献３には、メモリICチップとロジックICチップとを備えるSiP製品において、メモリICチップとロジックICチップとを接合した後に発生する不良セルを対象とした救済技術が開示されている。不良セルをメモリICチップ内の予備メモリセルに切り替える切替用素子を、ロジックICチップ上の、メモリICチップを接合した領域以外の領域に、別途実装することによって不良セルを救済する。
【０００６】
特許文献４には、不揮発性メモリの記憶情報を当該不揮発性メモリとは別の揮発性メモリの欠陥救済等に利用した半導体記憶装置が記載されている。揮発性メモリの欠陥を救済するために、不揮発性メモリの記憶情報を利用して、揮発性メモリ内の回路の接続を変更する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−２２５７９６号公報
【特許文献２】特開２００９−２０６２１８号公報
【特許文献３】特開２００７−５３１２６号公報
【特許文献４】特開２０００−１４９５８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献４には、SiP製品へ適用する方法は開示も示唆もされていないが、特許文献２および３に記載される救済技術を用いれば、SiP製品を製造する過程で発生したメモリの欠陥も救済することができる。しかし、特許文献２、３および４のいずれも、救済のための予備のメモリセルは、メモリ内に予め準備されていることを前提としており、救済のためには、メモリの製造過程で発生した欠陥の救済と同じ救済方法を、適用するものである。したがって、メモリを購入して実装することによってSiP製品を製造するメーカーには、当該救済方法がメモリのメーカーから開示されない限り、その救済方法を利用することができない。また、例え開示されたとしても、特許文献２に記載される技術には、レーザートリミング装置、特許文献３に記載される技術を利用するには、別途切替用素子を備える必要がある。以上のように、メモリを購入してSiP製品を製造するメーカーには、従来技術による欠陥救済は実施することは、事実上困難である。
【０００９】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、下記の通りである。
【００１１】
すなわち、メモリチップとロジックチップとが同一パッケージ内に実装される半導体装置において、ロジックチップは、メモリチップの欠陥メモリセルのアドレスとメモリチップをアクセスするアドレスとを比較する比較回路と記憶回路とを備え、一致する場合にアクセス対象をメモリチップから記憶回路に切り替えるデータ選択回路を備える。
【発明の効果】
【００１２】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、SiP製品に搭載するメモリチップの欠陥救済方法を利用することなく、当該SiP製品の製造段階もしくは、その後に発生したメモリチップの不良に対しても、欠陥救済を行うことができる。
【図面の簡単な説明】
【００１４】
【図１】図１は、実施形態１に係るSiP製品のブロック図である。
【図２】図２は、実施形態２に係るSiP製品のブロック図である。
【図３】図３は、実施形態２に係る救済ブロックの詳細なブロック図である。
【図４】図４は、実施形態３に係るSiP製品のブロック図である。
【図５】図５は、実施形態４に係るSiP製品のブロック図である。
【図６】図６は、バーストリードにおける欠陥救済のタイミングチャートである。
【図７】図７は、ワイドI/O DRAMが接続された場合の欠陥救済のタイミングチャートである。
【発明を実施するための形態】
【００１５】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１６】
〔１〕＜SoCチップ内の記憶回路で代替するメモリの欠陥救済（SiP製品）＞
メモリチップ（２）とロジックチップ（３）とが同一パッケージ内に実装される半導体装置（１）において、以下のように構成される。前記ロジックチップは、前記メモリチップの欠陥メモリセルの救済アドレス（２４）と前記メモリチップをアクセスするためのアクセスアドレス（２２）とを比較して一致または不一致の比較結果を出力する比較回路（１３）と、記憶回路（１４）と、前記比較結果が一致の場合に前記アクセスの対象を前記記憶回路に切替えるデータ選択回路（１５）とを備える。
【００１７】
これにより、SiP製品に搭載するメモリチップの欠陥救済方法を利用することなく、当該SiP製品の製造段階もしくは、その後に発生したメモリチップの不良に対しても、欠陥救済を行うことができる。
【００１８】
〔２〕＜バーストリード＞
項１において、前記メモリチップはバーストアクセス可能なメモリ（２）であり、前記ロジックチップは、バス（８）を介して互いに接続されたメモリインターフェース回路（１６、１７）とプロセッサ（４）とを備え、以下のように構成される。
【００１９】
前記プロセッサは、前記バスを介して前記メモリインターフェース回路に対してバーストリードコマンドを発行可能である。前記メモリインターフェース回路は前記バーストリードコマンドに基づいて前記メモリチップからバーストモードで複数のデータを読み込んで一時記憶することが可能である。前記プロセッサは、前記複数のデータのうち一部または全部のデータの前記メモリチップにおけるアドレスを前記バスに出力することを伴うリードコマンドを、前記バーストリードコマンド発行後に前記バスに出力することが可能である。前記メモリインターフェース回路は、前記複数のデータのうち前記リードコマンドで指定されるアドレスに対応するデータを、前記データ選択回路に出力することが可能である。
【００２０】
前記比較回路は、前記リードコマンドにおける前記アドレスを、前記救済アドレスと比較することができるように構成されている。
【００２１】
これにより、バーストアクセス可能なメモリ（例えばＤＲＡＭ）が接続された場合に、バーストアクセスされる複数のデータの一部または全部に欠陥があるときに、欠陥を含むデータを記憶回路１４に記憶された欠陥のないデータに置き換えることにより、欠陥救済を行うことができる。
【００２２】
〔３〕＜ワイドＩＯ−ＤＲＡＭ＞
項１において、前記ロジックチップは、第１データ幅のバス（７）を介して互いに接続されたメモリインターフェース回路（１６、１７）とプロセッサ（４）とを備え、以下のように構成される。
【００２３】
前記メモリチップは、前記メモリインターフェース回路に前記第１データ幅よりも広い第２データ幅の外部データバス（３１）を介して接続されている。
【００２４】
前記プロセッサは、前記バスを介して前記メモリインターフェース回路に対してワイドＩＯリードコマンドを発行可能である。前記メモリインターフェース回路は前記ワイドＩＯリードコマンドに基づいて前記メモリチップから前記第２データ幅のデータを読み込んで一時記憶することが可能である。前記プロセッサは、前記第２データ幅のデータの一部または全部に対応する前記第１データ幅のデータをリードするためのアドレスを前記バスに出力することを伴うリードコマンドを、前記ワイドＩＯリードコマンド発行後に前記バスに出力することが可能である。前記メモリインターフェース回路は、前記第２データ幅のデータのうち前記リードコマンドで指定されるアドレスに対応するデータを、前記データ選択回路に出力することが可能である。
【００２５】
前記比較回路は、前記リードコマンドにおける前記アドレスを、前記救済アドレスと比較することができるように構成されている。
【００２６】
これにより、内部バスのデータ幅（第１データ幅）よりも大きいデータ幅（第２データ幅）を持つワイドＩＯ−ＤＲＡＭが接続された場合に、第２データ幅のデータの一部または全部に欠陥があるときに、欠陥を含むデータを、プロセッサのアクセス単位である第１データ幅の単位で、記憶回路１４に記憶された欠陥のないデータに置き換えることにより、欠陥救済を行うことができる。
【００２７】
〔４〕＜救済アドレスレジスタ＞
項１、項２または項３において、前記ロジックチップは、前記救済アドレスを保持し、前記比較回路に保持する値を出力する、救済アドレスレジスタ（１２）をさらに備える。
【００２８】
これにより、救済アドレスを読み出す速度を高速化することができる。
【００２９】
〔５〕＜SoCにオンチップされた不揮発メモリ＞
項４において、前記ロジックチップは、不揮発メモリ（５）をさらに備え、前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する回路を有する。
【００３０】
これにより、SiP製品に集積する部品の点数を削減し、実装面積を削減することができる。
【００３１】
〔６〕＜メモリ＋SoC＋不揮発メモリのSiP製品＞
項４において、前記同一パッケージ内に実装される不揮発メモリ（９）をさらに備え、前記ロジックチップは、前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する回路を有する。
【００３２】
これにより、項３におけるSoCチップよりも、SoCチップの製造コストを低減することができる。
【００３３】
〔７〕＜電源投入時に救済アドレスを転送＞
項４、項５、または項６において、前記ロジックチップは、電源投入時に前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する転送回路（１０）をさらに備える。
【００３４】
これにより、SiP製品は自律的にメモリの欠陥救済動作を開始することができる。
【００３５】
〔８〕＜救済アドレス変換回路＞
項１、項２または項３において、前記ロジックチップは、前記比較回路に代え、前記アクセスアドレスが入力され、前記比較結果を出力し、前記比較結果が一致の場合に前記アクセスアドレスを前記記憶回路のアドレスに変換して出力する、アドレス変換回路（１９）を備える。
【００３６】
これにより、不揮発メモリ５または９をSoC内部または外部に接続して持つ必要がなくなり、救済アドレスを転送して設定するなどの動作なしに、欠陥救済動作を行うことができる。
【００３７】
〔９〕＜ＲＯＭテーブル＞
項８において、前記アドレス変換回路はＲＯＭ（１９）により構成される。
【００３８】
これにより、不揮発メモリ５または９をSoC内部または外部に接続して持つ必要がなくなり、製造プロセスを簡略化することができる。
【００３９】
〔１０〕＜チップ内の記憶回路で代替してメモリの欠陥救済を行うSoC＞
メモリチップ（２）にアクセスする端子を備える半導体集積回路装置（３）であって、以下のように構成される。前記メモリチップの欠陥メモリセルの救済アドレス（２４）と前記メモリチップをアクセスするためのアクセスアドレス（２２）とを比較して一致または不一致の比較結果を出力する比較回路（１３）と、記憶回路（１４）と、前記比較結果が一致の場合に前記アクセスの対象を前記記憶回路に切替えるデータ選択回路（１５）とを備える。
【００４０】
これにより、SiP製品に搭載するメモリチップの欠陥救済方法を利用することなく、当該SiP製品の製造段階もしくは、その後に発生したメモリチップの不良に対しても、欠陥救済を行うことができるSoCチップを提供することができる。
【００４１】
〔１１〕＜バーストリード＞
項１０において、前記メモリチップはバーストアクセス可能なメモリ（２）であり、前記半導体集積回路装置は、バス（８）を介して互いに接続されたメモリインターフェース回路（１６、１７）とプロセッサ（４）とを備え、以下のように構成される。
【００４２】
前記プロセッサは、前記バスを介して前記メモリインターフェース回路に対してバーストリードコマンドを発行可能である。前記メモリインターフェース回路は前記バーストリードコマンドに基づいて前記メモリからバーストモードで複数のデータを読み込んで一時記憶することが可能である。前記プロセッサは、前記複数のデータのうち一部のデータの前記メモリチップにおけるアドレスを前記バスに出力することを伴うリードコマンドを、前記バーストリードコマンド発行後に前記バスに出力することが可能である。前記メモリインターフェース回路は、前記複数のデータのうち前記リードコマンドで指定されるアドレスに対応するデータを、前記データ選択回路に出力することが可能である。
【００４３】
前記比較回路は、前記リードコマンドにおける前記アドレスを、前記救済アドレスと比較することができるように構成されている。
【００４４】
これにより、バーストアクセス可能なメモリ（例えばＤＲＡＭ）が接続された場合に、バーストアクセスされる複数のデータの一部または全部に欠陥があるときに、欠陥を含むデータを記憶回路１４に記憶された欠陥のないデータに置き換えることにより、欠陥救済を行うことができる。
【００４５】
〔１２〕＜ワイドＩＯ−ＤＲＡＭ＞
項１０において、前記半導体集積回路装置は、第１データ幅のバス（７）を介して互いに接続されたメモリインターフェース回路（１６、１７）とプロセッサ（４）とを備え、以下のように構成される。
【００４６】
前記メモリチップは、前記メモリインターフェース回路に前記第１データ幅よりも広い第２データ幅の外部データバス（３１）を介して接続することができる。
【００４７】
前記プロセッサは、前記バスを介して前記メモリインターフェース回路に対してワイドＩＯリードコマンドを発行可能である。前記メモリインターフェース回路は前記ワイドＩＯリードコマンドに基づいて前記メモリチップから前記第２データ幅のデータを読み込んで一時記憶することが可能である。前記プロセッサは、前記第２データ幅のデータの一部または全部に対応する前記第１データ幅のデータをリードするためのアドレスを前記バスに出力することを伴うリードコマンドを、前記ワイドＩＯリードコマンド発行後に前記バスに出力することが可能である。前記メモリインターフェース回路は、前記第２データ幅のデータのうち前記リードコマンドで指定されるアドレスに対応するデータを、前記データ選択回路に出力することが可能である。
【００４８】
前記比較回路は、前記リードコマンドにおける前記アドレスを、前記救済アドレスと比較することができるように構成されている。
【００４９】
これにより、内部バスのデータ幅（第１データ幅）よりも大きいデータ幅（第２データ幅）を持つワイドＩＯ−ＤＲＡＭが接続された場合に、第２データ幅のデータの一部または全部に欠陥があるときに、欠陥を含むデータを、プロセッサのアクセス単位である第１データ幅の単位で、記憶回路１４に記憶された欠陥のないデータに置き換えることにより、欠陥救済を行うことができる。
【００５０】
〔１３〕＜救済アドレスレジスタ＞
項１０、項１１、または項１２において、前記救済アドレスを保持し、前記比較回路に保持する値を出力する、救済アドレスレジスタ（１２）をさらに備える。
【００５１】
これにより、救済アドレスを読み出す速度を高速化することができる。
【００５２】
〔１４〕＜オンチップフラッシュ＞
項１３において、前記救済アドレスを格納することができる不揮発メモリ（５）をさらに備え、前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する回路を有する。
【００５３】
これにより、SoCの集積度を向上し、周辺部品点数と実装面積を低減することができる。
【００５４】
〔１５〕＜不揮発メモリ外付けのSoC＞
項１３において、不揮発メモリ（９）を接続する端子をさらに備え、前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する回路を有する。
【００５５】
これにより、項１０におけるSoCチップよりも、製造コストを低減することができる。
【００５６】
〔１６〕＜電源投入時に救済アドレスを転送（DMAC）＞
項１３、１４、または１５において、電源投入時に前記救済アドレスを前記不揮発メモリから前記救済アドレスレジスタに転送する転送回路（１０）をさらに備える。
【００５７】
これにより、SoCは自律的にメモリの欠陥救済動作を開始することができる。
【００５８】
〔１７〕＜救済アドレス変換回路＞
項１０、項１１、または項１２において、前記比較回路に代え、前記アクセスアドレスが入力され、前記比較結果を出力し、前記比較結果が一致の場合に前記アクセスアドレスを前記記憶回路のアドレスに変換して出力する、アドレス変換回路（１９）を備える。
【００５９】
これにより、不揮発メモリ５または９をSoC内部または外部に接続して持つ必要がなくなり、救済アドレスを転送して設定するなどの動作なしに、欠陥救済動作を行うことができる。
【００６０】
〔１８〕＜ＲＯＭテーブル＞
項１７において、前記アドレス変換回路はＲＯＭ（１９）により構成される。
【００６１】
これにより、不揮発メモリ５または９をSoC内部または外部に接続して持つ必要がなくなり、製造プロセスを簡略化することができる。
【００６２】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００６３】
〔実施形態１〕＜SiP = Mem + SoC with メモリ欠陥救済機能＞
図１は代表的な実施形態に係るSiP製品のブロック図である。
【００６４】
SiP製品１には、CPU４を搭載したSoC３とDRAM２が集積されている。CPU４は同じSoC３に搭載されているDRAMコントローラ１６とDRAMインターフェース１７を介してDRAM２に接続されている。DRAMコントローラ１６は、CPU４からバス８を介してアドレス２２が入力されており、DRAM２へのアクセスが書き込みであるときには、バス８からデータ２３を取り込んで、DRAMインターフェース１７を介してDRAM２に出力する。DRAM２へのアクセスが読み出しであるときには、DRAMインターフェース１７を介してDRAM２からデータ３１を取り込む。
【００６５】
本実施形態では、バス８とDRAMコントローラ１６との間に救済ブロック１１を設けて、DRAM２に発生した欠陥を救済する。CPU４はマイクロコントローラなどの各種プロセッサであってよく、アドレス３０を指定して外付けのDRAM２にアクセスし、データ３１を書き込みまたは読み出すことができる。DRAM２は他のメモリ、例えば、SRAM、あるいは、フラッシュメモリ、強誘電体メモリ、相変化メモリなどの電気的に書き換え可能な不揮発メモリであっても、さらにはマスクROMなどの書き込みのできない不揮発メモリであってもよい。
【００６６】
救済ブロック１１の構成を説明する。救済アドレス格納レジスタ１２と救済データ格納レジスタ１４を備え、さらにアドレス比較変換回路１３とデータ選択回路１５を備える。救済アドレス格納レジスタ１２には、DRAM２の救済アドレス、すなわち救済の対象となる不良メモリセルのアドレスを格納しておく。アドレス比較変換回路１３は、CPU４がアクセスしようとしているアドレス値２２と救済アドレス格納レジスタ１２に格納されている救済アドレス２４を比較し、一致した場合には、救済データ格納レジスタ１４のアドレス２５に変換して出力し、合わせて、一致したことを示す一致フラグ２６を立てる。変換されたアドレス２５に基づいてCPU４がアクセスしようとしているデータ値２３を救済データ格納レジスタ１４に書き込み、または、救済データ格納レジスタ１４に格納されているデータ値２７をデータ選択回路１５に出力する。データ選択回路１５は、一致フラグ２６に基づいて、救済データ格納レジスタ１４から出力されたデータ値２７とDRAM２から読み込んだデータ値２８のいずれかから選択して、選択されたデータ２９をバス８へ出力する。
【００６７】
動作フローについて説明する。DRAM２とSoC３とを実装したSiP製品１を完成させた後、DRAM２のテストを行ない、救済アドレス（不良メモリセルのアドレス）を検出する。救済ブロック１１を動作させずに、CPU４からDRAM２をアクセスすることによってテストすると良い。専用のテスト回路をSoC３に内蔵し、または外付けしてテストしても良い。検出した救済アドレス（不良メモリセルのアドレス）は、救済アドレス格納レジスタ１２に格納する。
【００６８】
DRAM２へのデータのライト動作について説明する。CPU４は、バス８に対してアドレス２０とデータ２１と、データのライト動作であることを表す、図示されないバスコマンドを出力して、DRAM２へのデータライトを要求する。救済ブロック１１においては、バス８からこのときのアドレス２２を取り込んで、アドレス比較変換回路１３を使って、CPU４がデータを書き込もうとしているアドレスが、救済アドレスレジスタ１２に格納されている救済アドレスと一致するかどうかを比較する。一致した場合は、その救済アドレスに対応する、救済データ格納レジスタ１４におけるアドレス２５に変換し、DRAM２へ書き込むべきデータを、救済データ格納レジスタ１４に書き込む。不良アドレスへのデータの書き込みが、DRAM２の信頼性を維持する上で特に問題がなければ、DRAM２へのライト動作をそのまま実行しても良い。一方、DRAM２へのライト動作を省略してもよい。
【００６９】
DRAM２からのデータのリード動作について説明する。CPU４は、バス８に対してアドレス２０とデータのリード動作であることを表す、図示されないバスコマンドを出力して、DRAM２へのデータリードを要求する。救済ブロック１１においては、バス８からこのときのアドレス２２を取り込んで、アドレス比較変換回路１３を使って、CPU４がデータを読み出そうとしているアドレスが、救済アドレスレジスタ１２に格納されている救済アドレスと一致するかどうかを比較する。一致しない場合は、データ選択回路１５により、DRAM２から読み出した値を、バス８を介してCPU４へ出力する。一方、一致した場合は、その救済アドレスに対応する、救済データ格納レジスタ１４におけるアドレス２５を変換して出力し、合せて一致フラグ２６を立てて出力する。救済データ格納レジスタ１４から、変換されたアドレス２５に格納されているデータ２７を読み出し、一致フラグ２６に基づいてデータ選択回路１５により、DRAM２から読み出すべきデータ２８に代えて、バス８を介してCPU４へ出力する。
【００７０】
これにより、SiP製品に搭載するメモリチップの欠陥救済方法を用いることなく、当該SiP製品の製造段階もしくは、その後に発生したメモリチップの不良に対しても、欠陥救済を行うことができる。さらに、出荷後であっても、随時DRAM２のテストを行って不良メモリセルのアドレスを検出し、新たな不良メモリセルを検出したときはそのアドレスを救済アドレス格納レジスタ１２に追加して登録しておくことにより、出荷後に発生したメモリチップの不良に対しても、欠陥救済を行うことができる。
【００７１】
DRAM２がバーストリードされる場合の動作について、詳細に説明する。図６は、バーストリードにおける欠陥救済のタイミングチャートである。時刻t1においてCPU４がバス８を介してDRAMコントローラ１６に、DRAM２に対するバーストリード命令を発行する。DRAMコントローラ１６は、DRAMインターフェース１７を介して、時刻t2からDRAM２に対してアドレスを発行し、バーストリード命令で指定されたアドレスに格納されているデータD0、D1、X、D3を順次読み出す。ここで、アドレスは、ローアドレスとカラムアドレスから構成されてもよい。データXは、仮に欠陥がなければデータD2が読み出され、欠陥があれば欠陥により誤った値Xが読み出されるものとし、データD2を格納すべきアドレスA2は、救済格納アドレスレジスタ１２に予め格納されており、データD2は救済データ格納レジスタ１４に予め格納されているものとして説明する。時刻t4からt8までにDRAM２から読み出されたデータD0、D1、X、D3は、DRAMコントローラ１６に一時的に保持される。
【００７２】
CPU４は、DRAM２をバーストリードするためのサイクル数に相当する期間を経て、バーストリードされるデータD0、D1、D2、D3の格納されているアドレスA0、A1、A2、A3に対する通常のリード命令を順次発行する。
【００７３】
時刻t9においてアドレスA0を指定するリード命令を発行する。アドレスA0は救済アドレスではないので、一致フラグ２６は立たず、データ選択回路１５はDRAMコントローラ１６に保持されているデータD0をバス８のデータバス７に出力することにより、CPU４はアドレスA0のデータD0をリードする。救済ブロック１１は、バスコマンドを解析して通常リードコマンドが発行されたことを検知し、そのときのアドレスバス６の値を救済アドレス格納レジスタ１２に格納されている救済アドレス２４と比較する。次に、CPU４は時刻t10において、アドレスA1を指定するリード命令により、データD1をリードする。アドレスA1も救済アドレスではないので、DRAMコントローラ１６に保持されているデータD1がリードされる。時刻t11には、CPU４はアドレスA2を指定するリード命令を発行する。アドレスA2は、救済アドレスレジスタ１２に格納されている値なので、一致フラグ２６が立つ。図６は一致フラグを負論理で設計したときの波形であり、時刻t11でローに遷移している。アドレス比較変換回路１３は、一致フラグ２６を出力するとともに、救済データ格納レジスタ１４における、アドレスA2に対応するデータD2が格納されているアドレス２５を出力する。救済データ格納レジスタ１４は、救済リードデータ２７にデータD2を読み出す。データ選択回路１５は、一致フラグ２６にもとづいて、救済リードデータ２７側のデータを選択して、バス８のデータバス７に出力する。これにより、DRAM２から読み出された欠陥データXは、正常なデータD2に置換されてCPU４がリードすることができ、欠陥が救済される。次の時刻t12には、正常なアドレスA3を指定したリードコマンドが発行されるので、一致フラグ２６はハイに戻り、データ選択回路１５はDRAM２から読み出されDRAMコントローラ１６に保持されているデータD3をバス８のデータバス７に出力する。
【００７４】
これにより、バーストリードされた複数のデータの一部に欠陥データが含まれる場合であっても、その一部の欠陥データを救済することができる。ここでは、バーストモードを持つDRAMを例に採って説明したが、同様のバーストモードを持つ他のメモリが接続された場合であっても同じ効果を奏する。
【００７５】
DRAM２が内部バスよりも広いデータ幅を持ついわゆるワイドI/O DRAMである場合の動作について、詳細に説明する。ワイドI/O DRAMは、CPUとDRAMとの間のボトルネックを解消するために有効であり、通常、CPUバスの整数倍のデータ幅を備える。図７は、DRAM２がワイドI/O DRAMである場合の欠陥救済のタイミングチャートである。以下の例（仮定）に基づくタイミングチャートであり、それに沿って説明するが、数値等は例示に過ぎず、これに制限されるものではない。DRAM２のデータ３１のデータ幅は512ビットであり、CPUバス８のデータ幅64ビットの8倍であるとし、アドレスA00〜A07に対応する8個のデータD00〜D07を一括して、データW0として書き込み、また読み出すことができるものとする。アドレスA21に対応するデータD21を格納すべきDRAM２のメモリセルが不良で、512ビットのデータW2がデータD21を格納すべき位置に不良を含むものとする。データW2は512ビットであり、その先頭から順に64ビットごとに、アドレスA20、A21、A22、からA27までに対応付けられている。A21に対応するデータD21を格納すべきDRAM２のメモリセルが不良であると仮定しているので、先頭から65ビット目から128ビット目までの間に不良ビットを含むことになる。
【００７６】
アドレスA21に対応するデータD21を格納すべきDRAM２のメモリセルが不良であるので、予めアドレスA21が救済アドレス格納レジスタ１２に格納されており、図７に示すリード動作より以前のライト動作により、アドレスA21に対応するデータD21は救済データ格納レジスタ１４に格納されている。時刻t1において、CPU４がワイドI/O DRAM２に対するリード命令を発行する。これを受けてDRAMコントローラ１６は、DRAMインターフェース１７を介してDRAM２に対してアドレス３０を出力し、それぞれ512ビットのデータW0、W1、W2を順次、DRAMインターフェース１７を介してDRAMコントローラ１６に取り込む。このとき、512ビットのデータW0、W1、W2のそれぞれは、CPUバス８のデータ幅である64ビットごとに、DRAMコントローラ１６に一時記憶される。512ビットのデータW0は8個の64ビットデータD00〜D07、データW1はデータD10〜D17、データW2はデータD20, X, D22〜D27に分けて記憶されるが、データW2は上述の仮定の通り、先頭から65ビット目から128ビット目までの間に不良ビットを含むので、データD20の次の64ビットが不良ビットを含み、データXとして記憶される。
【００７７】
CPU４は、DRAM２をリードするためのサイクル数に相当する期間を経て、時刻t4からアドレスA00〜A07、A10〜A17、A20〜A27を指定するリード命令を順次発行する。DRAMコントローラは、これに応じて、データ選択回路１５に対してDRAMリードデータ２８にデータD00〜D07、D10〜D17、D20、X、D22〜D27を順次出力する。ここで、Xは欠陥のための不良データである。CPU４が発行したアドレスA00〜A07、A10〜A17、A20〜A27は、アドレス比較変換回路１３によって、順次救済アドレス格納レジスタ１２の内容と比較され、一致したときに一致フラグ２６を立てる（負論理なのでローに遷移させる）。アドレスA21が救済アドレス格納レジスタ１２に格納されているので、アドレスバス６から入力されたアドレス２２がA21になる時刻t21において、一致フラグ２６がローになる。このとき、救済データ格納レジスタ１４における、アドレスA21に対応するデータD21が格納されているアドレス２５を出力する。救済データ格納レジスタ１４は、救済リードデータ２７にデータD21を読み出す。データ選択回路１５は、一致フラグ２６にもとづいて、救済リードデータ２７側のデータを選択して、バス８のデータバス７に出力する。これにより、DRAM２から読み出された欠陥データXは、正常なデータD21に置換されてCPU４がリードすることができ、欠陥が救済される。次の時刻t22には、正常なアドレスA22を指定したリードコマンドが発行されるので、一致フラグ２６はハイに戻り、データ選択回路１５はDRAM２から読み出されDRAMコントローラ１６に保持されているデータD22をバス８のデータバス７に出力する。
【００７８】
これによりワイドI/O DRAMで一括して読み出される多ビット幅のデータの一部に欠陥データが含まれる場合であっても、その一部の欠陥データを救済することができる。ここでは、ワイドI/Oを持つDRAMを例に採って説明したが、同様のワイドI/Oを持つ他のメモリが接続された場合であっても同じ効果を奏する。
【００７９】
〔実施形態２〕＜SiP = Mem + SoC with flash＞
図２は実施形態２に係るSiP製品のブロック図であり、図３は、実施形態２に係るアドレス比較変換回路の詳細なブロック図である。
【００８０】
実施形態１に係るSiP製品１（図１）と比べ、SoCチップ３において、バス８がCPUバス８＿１と内部バス８＿２に階層化され、不揮発メモリ５とダイレクトメモリアクセスコントローラ（DMAC; Direct Memory Access Controller）１０がCPUバス８＿１に接続され、CPU４と同一チップに集積されている点で異なる。CPUバス８＿１は内部バス８＿２と比較して高速なバスで、高速に実行すべき処理に関連するプログラムやデータの転送を行う。不揮発メモリ５には、CPU４のプログラムとデータが格納されている。DMAC１０は、予めCPU４によって設定されたパラメータに基づいて、メモリ間のデータ転送を行う機能ブロックである。DMAC１０を搭載することによって、CPU４の処理がバス８を使用しない期間（バスサイクル）にDMAC１０がバス権を取ってバスマスタとなり、自律的にデータ転送を行うことができる。これにより、CPU４の処理に負担をかけないで、いわゆるバックグラウンドでデータを転送することができる。DMAC１０を搭載せずに、CPU４自身が直接、転送元のメモリからデータを読み出し、転送先のメモリに書き込むこともできる。
【００８１】
不揮発メモリ５には、CPU４のプログラムとデータに加えて、救済アドレスを格納しておくことができる。電源投入直後のパワーオンリセットを始めとするリセットシーケンスにおいて、CPU４は、各種の機能ブロックに対して初期パラメータを設定する初期化ルーチンを実行する。このとき、救済アドレスも、不揮発メモリ５から読み出して救済アドレス格納レジスタ１２に転送する。これにより、アドレス比較器１３に入力する救済アドレスを、DRAM２へのアクセスがある度に不揮発メモリ５から直接読み出すよりも、読み出す速度を高速化することができる。救済アドレスの不揮発メモリ５から救済アドレス格納レジスタ１２への転送は、DMAC１０を使って実行してもよい。
【００８２】
救済アドレスを格納する不揮発メモリ５をCPU４や救済ブロック１１と同一のSoCチップ３に集積することにより、SiP製品に集積する部品の点数を削減し、実装面積を削減することができる。またさらに、初期化ルーチンにおいて、救済アドレスを不揮発メモリ５から救済アドレス格納レジスタ１２に転送することにより、本実施形態に係るSiP製品は自律的にメモリの欠陥救済動作を開始することができる。
【００８３】
救済アドレスを格納するために、CPU４のプログラムとデータを格納する不揮発メモリ５を利用することにより、救済アドレスの転送をSoCチップ全体の初期化ルーチンの一部として位置づけることができるので、既存のファームウェアとの整合がよい。一方、初期化パラメータをまとめて格納する別の不揮発メモリがあって救済アドレスのような初期化パラメータを格納するだけであれば、初期化ルーチンでアクセスされるだけなので、CPUバス８＿１ではなく内部バス８＿２に接続してもよい。
【００８４】
図３は、実施形態２に係る救済ブロック１１の詳細なブロック図である。実施形態１、３または４など他の実施形態における救済ブロックにも適用することができる。
【００８５】
救済アドレス格納レジスタ１２は複数の救済アドレスを格納することができる記憶素子を備えており、救済アドレスは、CPUバス８＿１からアドレス３２とデータ３３を指定して、順次、救済アドレス格納レジスタ１２に転送され格納される。複数の救済アドレス２４は、並列に読み出され複数の比較器５１に入力されて、CPU４がアクセスしようとしているアドレス２２と比較される。比較結果５４は、いずれか１つに一致を示す結果が出力されていれば、NORゲート５２により負論理の一致フラグ２６を生成して出力し、また、アドレス変換回路５３によって、対応する救済データ格納レジスタ１４のアドレス２５に変換して出力される。救済データ格納レジスタ１４は、例えば図２に示すように２ポートメモリによって構成することができる。アドレス２５に基づいて、ライト動作の場合にはデータ値２３を取り込んで救済データ格納レジスタ１４に格納する。リード動作の場合に、CPU４がアクセスしているアドレス２２が救済アドレス格納レジスタ１２に格納されている救済アドレスの１つと一致すると一致フラグ２６が立つので、データ選択回路１５は、DRAM２から読み出されたDRAMリードデータ２８ではなく、救済データ格納レジスタ１４から読み出した救済リードデータ２７を選択してデータ２９とし、内部バス８＿２に出力する。図３には、一致フラグ２６を出力する回路の一例として、負論理の（比較結果が「一致」のときローを出力する）回路を示したが、正論理であってもよい。
【００８６】
書き込み動作では、アドレス２２が救済アドレスの１つと一致するか否かに関わらず、データ２３をDRAM２に書き込む動作を行ってもよい。同一のローのうち一部のカラムのみのメモリセルに欠陥がある場合には、欠陥のあるメモリセルに対しても、他のカラムの正常なメモリセルへのアクセスと同じバーストライトシーケンスの中で、一斉に書き込む。バーストアクセスのシーケンスを崩す必要がないので、CPU４からDRAM２へのアクセスサイクル数は維持される。一方、欠陥のある一部のメモリセル以外の正常なカラムへの書き込みをバイト毎の書き込みに分解するなどして、不良メモリセルへの書き込みが発生しないようにすることもできる。不良メモリセルへのライト動作によってDRAM２に貫通電流が流れる恐れを引き起こすような場合に、禁止すべきであるような場合に有効である。
【００８７】
読み出し動作では、一致フラグ２６が立っているときに、DRAM２に代わって救済データ格納レジスタ１４に格納されているデータを読み出す。
【００８８】
本実施形態では、想定される救済アドレスの数の救済アドレス格納レジスタ１２の格納領域とアドレス比較器５１の数を備え、並列にアドレス比較動作を実行することができるように構成した。しかし、一般に外部のDRAM２へのアクセスには複数のサイクルを要する場合が少なくないので、これと同じサイクル数で実現できる範囲内で、シーケンシャルなアドレス比較を採用することもできる。これにより、比較回路の回路規模を抑えることができる。
【００８９】
〔実施形態３〕＜SiP = Mem + SoC + flash＞
図４は、実施形態３に係るSiP製品のブロック図である。
【００９０】
本実施形態２に係るSiP製品と、図２に示した実施形態１との違いは、救済アドレスを格納する不揮発メモリとして、SoCチップとは別のフラッシュメモリなどの不揮発メモリチップ９を、同一パッケージ内に集積した点である。外部メモリインターフェース１８を介して接続する。別チップで外付けとしても、オンチップの場合と同様に、フラッシュメモリ９に格納されている救済アドレスを、初期化ルーチンで読み出して救済アドレス格納レジスタ１２に転送すればよい。
【００９１】
フラッシュメモリ９が、CPU４のプログラムやデータも含めて格納している場合には、図４のようにCPUバス８＿１に接続するのが好適である。一方、CPU４のプログラムやデータが格納されていないか、あるいは格納されていてもCPU４がキャッシュメモリを備えているなど、高速に読み出す必要がない場合には、DRAM２と同様に内部バス８＿２に接続してもよい。またさらに、DRAM２とフラッシュメモリ９のインターフェース回路１６、１７及び１８を共通化し、端子も共用してもよい。これにより、SoCチップ３の端子数は、フラッシュメモリをオンチップに形成した実施形態２のSoCチップ３とほぼ同数に抑えることができる。
【００９２】
本実施形態２に係るSiP製品１のようにSoC３にフラッシュメモリ５などの不揮発メモリをオンチップで形成すると、SiP製品１として必要な部品点数は少なくなる。一方、フラッシュメモリなどの不揮発メモリ９をSoC３とは別のチップとすることにより、SoCチップ３は例えば純粋なCMOS論理回路のみの製造プロセスで、また、フラッシュメモリ９はそれ専用の製造プロセスで、それぞれ製造することができる。それぞれの半導体製造プロセスが単純になりまた歩留まりも向上するので、それぞれの製造コストを低く抑えることができる。
【００９３】
〔実施形態４〕＜SiP = Mem + SoC with fuse＞
図５は、実施形態４に係るSiP製品のブロック図である。
【００９４】
実施形態１（図１）に記載の救済ブロック１１における救済アドレス格納レジスタ１２およびアドレス比較変換回路１３に代えて、アドレス変換を行うヒューズ１９を備えたものである。アドレス２２が入力され、これに基づいて変換されたアドレス２５と一致フラグ２６を出力すればよい。予めアドレス２５と対応付けられたアドレス２２と前記ヒューズ情報とを比較することによって実現することができる。例えばワンタイムROMや電気ヒューズなどの１回のみ書き換えが可能な素子とすることにより、安価で高集積とすることができる。ROMによるルックアップテーブルとして構成しても良い。さらに、例えばバス８からのアクセスにより電気的に書き換え可能なROMとすることにより、製品出荷後に検出した不良メモリセルも、そのアドレスをこのROMに追記することによって、救済することができる。
【００９５】
これにより、不揮発メモリ５または９をSoC内部または外部に接続して持つ必要がなくなり、製造プロセスの簡略化ができ、また、救済アドレスを転送して設定するなどの動作なしに、欠陥救済動作を行うことができる。
【００９６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９７】
例えば、CPU４からDRAM２へのアクセスのうち、DRAM２の不良メモリセルへのアクセスを救済する技術について説明したが、如何なるメモリでも、またメモリにアクセスする主体はCPU以外の回路、例えばDMACでもよい。CPUに限らず主体的にアドレスを指定してメモリにアクセスする、いわゆるバスマスタであれば良い。さらに、SoCが上記に開示した共通バスを備えないものであっても、アドレスを指定してメモリにアクセスする機能を備えていれば、そのアドレスを監視して不良メモリセルへのアクセスを検出し、SoC内のメモリ領域にアクセスするように代替させてもよい。
【００９８】
また、メモリの欠陥は、SiPに実装する以前、例えばそのメモリの製造段階で発生した欠陥を、メモリチップにおける欠陥救済を行わずに、本実施形態によって救済することもできる。
【符号の説明】
【００９９】
１  SiP製品
２  メモリチップ（DRAM）
３  SoCチップ
４  CPU
５  不揮発メモリ
６  アドレスバス
７  データバス
８  バス
８＿１  CPUバス
８＿２  内部バス
９  不揮発メモリチップ
１０  データ転送回路（DMAC）
１１  救済ブロック
１２  救済アドレス格納レジスタ
１３  アドレス比較変換回路
１４  救済データ格納レジスタ
１５  データ選択回路
１６  DRAMコントローラ
１７  DRAMインターフェース
１８  外部メモリインターフェース
１９  ROM（アドレス変換）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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