(57)【要約】【課題】ルータやスイッチなどの通信装置へ搭載する場合、実際の回路設計時に発生する作業負担を軽減する。【解決手段】受信ユニット１ｉにおいて、インターフェース規格＃ｊごとに入力側エラスティックバッファ５ｊを設け、パラレル信号Ｒｊおよびシリアルクロック信号Ｆｊを入力し、当該Ｆｊに基づいて当該Ｒｊを内部バッファに書き込むとともに、当該Ｆｊに基づいて当該Ｒｊを内部バッファから読み出して、ＭＡＣコントロール論理コア２ｊに出力する。また、ＭＡＣコントロール論理コア２ｊが、ＳｅｒＤｅｓ１０から出力されたＦｊを内部クロック信号として分配し、当該内部クロック信号に基づいて、ＳｅｒＤｅｓ１０から出力された当該Ｒｊを復号化することにより当該インターフェース規格＃ｊのパケットデータを生成して出力する。【選択図】  図１
2014138362.tif 000002
【特許請求の範囲】
【請求項１】
並列的に入力されるシリアル形式の入力信号ごとに設けられて、当該入力信号から異なるインターフェース規格のパケットデータをそれぞれ復号化してレジスタファイルに書き込み、読出制御回路からのシステムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたインターフェース規格のパケットデータを、前記レジスタから読み出して出力する受信ユニットと、
前記読出制御回路からの選択信号に基づいて、前記受信ユニットからの出力のうちのいずれか１つの出力をパケット出力として選択出力する出力セレクタとを備え、
前記受信ユニットは、各インターフェース規格に共通して設けられた１つのＳｅｒＤｅｓと、インターフェース規格ごとに個別に設けられた、入力側エラスティックバッファ、ＭＡＣコントロール論理コア、バス幅変換回路、およびレジスタファイルとを有し、
前記ＳｅｒＤｅｓは、当該受信ユニットに対応する前記入力信号をパラレル信号に変換するとともに、前記入力信号に同期したシリアルクロック信号を抽出して、当該パラレル信号のインターフェース規格ごとにこれらパラレル信号およびシリアルクロック信号を分離出力し、
前記入力側エラスティックバッファは、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のパラレル信号およびシリアルクロック信号を入力し、当該シリアルクロック信号からなる書込用クロック信号に基づいて当該パラレル信号を内部バッファに書き込むとともに、当該シリアルクロック信号からなる読出用クロック信号に基づいて当該パラレル信号を当該内部バッファから読み出して出力し、
前記ＭＡＣコントロール論理コアは、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のシリアルクロック信号からなる入力クロック信号を内部クロック信号として分配し、当該内部クロック信号に基づいて、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のパラレル信号を復号化することによりパケットデータを生成して出力し、
前記バス幅変換回路は、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号に基づいて、当該ＭＡＣコントロール論理コアから出力されたパケットデータのバス幅を変更して出力し、
前記レジスタファイルは、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号に基づいて、当該インターフェース規格のバス幅変換回路から出力されたパケットデータを内部レジスタに書き込み、前記読出制御回路からのシステムクロック信号および読出要求信号に基づき当該内部レジスタから前記パケットデータを読み出して出力する
ことを特徴とする信号受信回路。
【請求項２】
請求項１に記載の信号受信回路において、
インターフェース規格ごとに個別に設けられて、当該インターフェース規格に適合したクロック信号周波数および位相を有する入力側ＰＬＬクロック信号を生成する入力側ＰＬＬ回路をさらに備え、
前記ＭＡＣコントロール論理コアは、前記内部クロック信号を分配する際、前記入力側ＰＬＬ回路から出力された当該インターフェース規格の入力側ＰＬＬクロック信号からなる入力クロック信号を前記内部クロック信号として分配する
ことを特徴とする信号受信回路。
【請求項３】
請求項１または請求項２に記載の信号受信回路において、
前記入力側エラスティックバッファは、前記パラレル信号を前記内部バッファから読み出す際、当該インターフェース規格のＭＡＣコントロール論理コアに入力される入力クロック信号からなる読出用クロック信号、または、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号からなる読出用クロック信号に基づいて、当該パラレル信号を前記内部バッファから読み出すことを特徴とする信号受信回路。
【請求項４】
請求項１〜請求項３のいずれか１つに記載の信号受信回路において、
前記入力側エラスティックバッファは、前記パラレル信号を前記内部バッファから読み出す際、前記読出用クロック信号として当該入力側エラスティックバッファに入力されるクロック信号を遅延回路により一定時間遅延させたクロック信号に基づいて当該パラレル信号を前記内部バッファから読み出すことを特徴とする信号受信回路。
【請求項５】
請求項１〜請求項４のいずれか１つに記載の信号受信回路において、
前記受信ユニットは、インターフェース規格ごとに個別に設けられて、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該インターフェース規格のＭＡＣコントロール論理コアから出力されたパケットデータを内部バッファに書き込むとともに、読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力する出力側エラスティックバッファと、
前記出力側エラスティックバッファのいずれかから出力されたパケットデータを選択して出力するデータセレクタと、
前記各レジスタファイルに代えて、各インターフェース規格に共通して設けられた共通の１つの共通レジスタファイルをさらに備え、
前記共通レジスタファイルは、書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込み、当該システムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたパケットデータを当該内部レジスタから読み出して出力する
ことを特徴とする信号受信回路。
【請求項６】
請求項５に記載の信号受信回路において、
前記各受信ユニットの共通レジスタファイルで共通して用いる出力側ＰＬＬクロック信号を生成する出力側ＰＬＬ回路をさらに備え、
前記出力側エラスティックバッファは、前記パケットデータを前記内部バッファから読み出す際、前記出力側ＰＬＬ回路から出力された出力側ＰＬＬクロック信号からなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、
前記共通レジスタファイルは、前記パケットデータを内部レジスタに書き込む際、前記出力側ＰＬＬ回路から出力された出力側ＰＬＬクロック信号からなる書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込む
ことを特徴とする信号受信回路。
【請求項７】
並列的に入力されるシリアル形式の入力信号ごとに設けられて、当該入力信号から異なるインターフェース規格のパケットデータをそれぞれ復号化してレジスタファイルに書き込み、読出制御回路からのシステムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたパケットデータを前記レジスタから読み出して出力する受信ユニットと、
前記読出制御回路からの選択信号に基づいて、前記受信ユニットからの出力のうちのいずれか１つの出力をパケット出力として選択出力する出力セレクタとを備え、
前記受信ユニットは、各インターフェース規格に共通して設けられた１つのＳｅｒＤｅｓ、１つのデータセレクタ、および１つの共通レジスタファイルと、インターフェース規格ごとに個別に設けられた、ＭＡＣコントロール論理コア、および出力側エラスティックバッファとを有し、
前記ＳｅｒＤｅｓは、当該受信ユニットに対応する前記入力信号をパラレル信号に変換するとともに、前記入力信号に同期したシリアルクロック信号を抽出して、当該パラレル信号のインターフェース規格ごとにこれらパラレル信号およびシリアルクロック信号を分離出力し、
前記ＭＡＣコントロール論理コアは、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のシリアルクロック信号からなる入力クロック信号を内部クロック信号として分配し、当該内部クロック信号に基づいて、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のパラレル信号を復号化することによりパケットデータを生成して出力し、
前記出力側エラスティックバッファは、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該インターフェース規格のＭＡＣコントロール論理コアから出力されたパケットデータを内部バッファに書き込むとともに、読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、
前記データセレクタは、前記各出力側エラスティックバッファから出力されたパケットデータを選択して出力し、
前記共通レジスタファイルは、書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込み、当該システムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたパケットデータを当該内部レジスタから読み出して出力する
ことを特徴とする信号受信回路。
【請求項８】
請求項７に記載の信号受信回路において、
前記各受信ユニットの共通レジスタファイルで共通して用いる出力側ＰＬＬクロック信号を生成する出力側ＰＬＬ回路をさらに備え、
前記出力側エラスティックバッファは、前記パケットデータを前記内部バッファから読み出す際、前記出力側ＰＬＬ回路から出力された出力側ＰＬＬクロック信号からなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、
前記共通レジスタファイルは、前記パケットデータを内部レジスタに書き込む際、前記出力側ＰＬＬ回路から出力された出力側ＰＬＬクロック信号からなる書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込む
ことを特徴とする信号受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ通信技術に関し、特に入力信号から異なるインターフェース規格のパケットをそれぞれ復号化して出力するための信号受信技術に関する。
【背景技術】
【０００２】
パケット通信に用いられるルータやスイッチなどの通信装置で用いられる信号受信回路は、各データ入力から並列的に入力されるシリアル形式の入力信号から、異なるインターフェース規格（例えば、ＸＦＩ、ＳＧＭＩＩ、ＱＳＧＭＩＩ等）のパケットをそれぞれ復号化して出力する機能を有している（例えば、特許文献１−３、非特許文献１の図３−３，図３−４など参照）。
【０００３】
この信号受信回路には、各データ入力に対して、インターフェース規格ごとに異なる位相および信号形式を持つシリアル形式の入力信号が、逐次、時分割で切替入力される。このため、信号受信回路では、これら入力信号をシリアル−パラレル変換した後、そのインターフェース規格に適合した復号化を行い、後段の処理部に適した周波数、位相、およびバス幅に変換した後、出力タイミングを調整して１つのデータ出力から出力するものとなっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００１−５１３２９６号公報
【特許文献２】特開２００２−０９４５５０号公報
【特許文献３】特開２０００−２７００１７号公報
【特許文献４】特許第４４１７８０７号公報
【非特許文献】
【０００５】
【非特許文献１】「インプレス標準教科書シリーズ  10ギガビットEthernet教科書」、瀬戸康一郎・石田修  監修、出版社：インプレスネットビジネスカンパニー、発行年：2005年、第３章
【非特許文献２】“IEEE Standard for Information technology - Telecommunications and information exchange between systems - Local and metropolitan area networks - Specific requirements  Part 3: Carrier sense multiple access with collision detection (CSMA/CD) access method and physical layer specifications”(IEEE Std 802.3-2005)、第６章
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このような信号受信回路に関連する一構成例として、図１９のような回路構成が考えられる。図１９は、信号受信回路の構成例を示すブロック図である。
この信号受信回路９は、入力信号＃１〜＃ｍ（ｍは２以上の整数）ごとに個別に設けられたｍ個のデータ入力と１個のデータ出力（パケット出力）とを備え、データ入力ごとに個別に設けられたｍ個の受信ユニット９１１〜９１ｍが設けられている。各データ入力は、それぞれｎ（ｎは２以上の整数）個のインターフェース規格（例えば、ＸＦＩ、ＳＧＭＩＩ、ＱＳＧＭＩＩ等）に対応しており、データ出力は、後段処理部の規格に適合している。
【０００７】
受信ユニット９１ｉ（ｉ＝１〜ｍの整数）は、信号受信回路９で生成したローカルクロック信号ＦＬに基づいて、対応する入力信号＃ｉのシリアル−パラレル変換、復号化、バス幅変換を行い、後段処理部の規格に適合した全受信ユニット９１１〜９１ｍに共通のシステムクロック信号ＦＳに基づいて、得られたパケットデータの周波数変換と位相調整を行い、読出制御回路９３０からの個別の読出要求信号ＲＱｉｊにより、信号出力タイミングを制御して、インターフェース規格ごとに個別の出力信号＃ｉ１〜＃ｉｎを出力する。
各受信ユニットの出力信号＃ｉ１〜＃ｉｎは、読出制御回路９３０からの選択信号ＳＥＬに基づいて、出力セレクタ９２０で切替選択されて、パケット出力として信号受信回路９から後段処理部へ出力される。
【０００８】
図２０は、受信ユニットの構成例を示すブロック図である。各受信ユニット９１ｉは、１個のＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）９１０と、インターフェース規格ごとに個別に設けられた、ｎ個のＭＡＣ（Media Access Control）コントロール論理コア９２ｊ（ｊ＝１〜ｎの整数）、ｎ個のバス幅変換回路９３ｊ、およびｎ個のレジスタファイル９４ｊとを有している。なお、データ通信プロトコルスタックにおけるＭＡＣコントロール論理コアの位置づけについては、例えば、非特許文献２（第６章）などに記載されている。
【０００９】
信号受信回路９の各データ入力は、当該データ入力に対応する１個の受信ユニット９１ｉのデータ入力と、それぞれ接続されている。各受信ユニット９１ｉのデータ出力は、出力セレクタ９２０のデータ入力と接続されている。ローカルクロック信号ＦＬは、各受信ユニット９１ｉにそれぞれ分配されている。読出制御回路９３０からの読出要求信号ＲＱｉｊ（ｊ＝１〜ｎの整数）は、対応する受信ユニット９１ｉにそれぞれ分配されている。読出制御回路９３０からのシステムクロック信号ＦＳは、各受信ユニット９１ｉにそれぞれ分配されている。また、読出制御回路９３０からの選択信号ＳＥＬが出力セレクタ９２０と接続されている。
【００１０】
各受信ユニット９１ｉにおいて、受信ユニット９１ｉのデータ入力は、ＳｅｒＤｅｓ９１０のデータ入力と接続されている。受信ユニット９１ｉのローカルクロック信号入力は、ＳｅｒＤｅｓ９１０のクロック信号入力と接続されている。ＳｅｒＤｅｓ９１０のデータ出力およびクロック信号出力は、各ＭＡＣコントロール論理コア９２ｊのデータ入力およびクロック信号入力と接続されている。各ＭＡＣコントロール論理コア９２ｊのデータ出力およびクロック信号出力は、当該インターフェース規格＃ｊのバス幅変換回路９３ｊを介して、当該インターフェース規格＃ｊのレジスタファイル９４ｊの書き込みデータ入力および書き込みクロック信号入力と接続されている。受信ユニット９１ｉの読出要求信号入力およびシステムクロック信号入力は、各レジスタファイル９４ｊの読出要求信号入力および読み出しクロック信号入力と個別に接続されている。各レジスタファイル９４ｊのデータ出力は、当該受信ユニット９１ｉのデータ出力と接続されている。
【００１１】
次に、信号受信回路９の動作について説明する。
入力信号＃１〜＃ｍは、ｍ個のデータ入力のいずれかから、信号受信回路９に入力される。ＳｅｒＤｅｓ９１０は、ローカルクロック信号ＦＬに基づいて、シリアル形式の入力信号＃ｉをパラレル形式に変換する。ＳｅｒＤｅｓ９１０は、ローカルクロック信号ＦＬに基づいて、入力信号＃ｉからシリアルクロック信号Ｆｊを再生する。この際、シリアルクロック信号Ｆｊの周波数は、当該タイミングに入力信号＃ｉで入力されたシリアルデータ信号のインターフェース規格＃ｊにより異なる。
【００１２】
ＳｅｒＤｅｓ９１０からのパラレル信号Ｒｊとシリアルクロック信号Ｆｊは、当該入力信号＃ｉのインターフェース規格に対応するＭＡＣコントロール論理コア９２ｊに転送される。ＭＡＣコントロール論理コア９２ｊは、シリアルクロック信号Ｆｊを分配して得られた内部クロック信号に基づき、当該インターフェース規格に応じてパラレル信号Ｒｊを復号化する。復号化により得られたパケットデータは、バス幅変換回路９３ｊでバス幅が変換された後、ＭＡＣコントロール論理コア９２ｊの内部クロック信号に基づいて、当該インターフェース規格＃ｊのレジスタファイル９４ｊに書き込まれる。
【００１３】
読出制御回路９３０は、ｍ個の受信ユニット９１ｉのそれぞれのｎ個のＭＡＣコントロール論理コア９２ｊに対応する、合計（ｍ×ｎ）個のレジスタファイル９４ｉのうち、いずれか１個に対して、読出要求信号ＲＱｉｊを出力する。読出要求信号ＲＱｉｊを受信した受信ユニット９１ｉ内のレジスタファイ９４ｊは、システムクロック信号ＦＳに基づいてパケットデータを出力する。
出力セレクタ９２０は、（ｍ×ｎ）：１セレクタであり、選択信号ＳＥＬによりレジスタファイル９４ｊの出力信号を選択して、パケット出力として出力する。
なお、レジスタファイル９４ｊからデータを読み出す手段としては、上記のように読出要求信号ＲＱｉｊの値によって読み出す方法と、読出要求信号ＲＱｉｊを使用せずに読み出しクロック信号入力の有無によって読み出す方法がある。
【００１４】
しかしながら、このような信号受信回路によれば、ルータやスイッチなどの通信装置へ搭載する場合、前述した回路構成に起因して、実際の回路設計時に大きな作業負担が発生するという問題点があった。
【００１５】
例えば、前述した信号受信回路の回路構成によれば、ＳｅｒＤｅｓが出力するパラレル信号のレイテンシは、使用するデバイスプロセスやＳｅｒＤｅｓマクロの種類によって異なる。一方、ＭＡＣコントロール論理コアで用いる内部クロック信号は、ＭＡＣコントロール論理コア内でのクロック信号分配によるレイテンシを含む。このため、デバイスプロセスのばらつきなどに起因して、パラレル信号と内部クロック信号とに無視できない位相差が生じ、データレートが低下するため、十分な実用性が得られないという問題点があった。したがって、パラレル信号と内部クロック信号とのタイミングマージンを確保するには、デバイスプロセスやＳｅｒＤｅｓマクロが変更になる度にレイテンシ合わせのためのクロック信号設計をやり直す必要があり、回路設計作業負担が増大するという問題点があった。
【００１６】
また、前述した信号受信回路の回路構成によれば、信号受信回路のデータ入力ごとだけでなく、サポートするインターフェース規格ごとにレジスタファイルが必要となる。したがって、多数（ｍ×ｎ個）のレジスタファイルが必要となるとともに、出力セレクタのデータ入力の個数も多数（ｍ×ｎ個、総配線数はビット幅×ｍ×ｎ）必要となるため、回路規模が増大するという問題点があった。例えば、信号受信回路のデータ入力の個数Ｍ＝４２、サポートするインターフェース規格の個数Ｎ＝３、各レジスタファイルの出力信号のビット幅が６４Ｂｙｔｅ（５１２ｂｉｔ）の場合、ビット幅５１２ｂｉｔで入力数が１２６（４２×３）の出力セレクタが必要となる。
【００１７】
したがって、レジスタファイルと出力セレクタの間のパラレル・データの配線が１個のセレクタに集中するので、レイアウト効率が悪く、回路設計作業負担が増大するという問題点があった。例えば、信号受信回路のデータ入力の個数Ｍ＝４２、サポートするインターフェース規格の個数Ｎ＝３、各レジスタファイルの出力信号のビット幅が６４Ｂｙｔｅ（５１２ｂｉｔ）の場合、ビット幅５１２ｂｉｔ×１２６＝６４５１２本の配線が１個のセレクタに集中することになる。
【００１８】
本発明はこのような課題を解決するためのものであり、ルータやスイッチなどの通信装置へ搭載する場合、実際の回路設計時に発生する作業負担を軽減できる信号受信回路を提供することを目的としている。
【課題を解決するための手段】
【００１９】
このような目的を達成するために、本発明にかかる信号受信回路は、並列的に入力されるシリアル形式の入力信号ごとに設けられて、当該入力信号から異なるインターフェース規格のパケットデータをそれぞれ復号化してレジスタファイルに書き込み、読出制御回路からのシステムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたインターフェース規格のパケットデータを、前記レジスタから読み出して出力する受信ユニットと、前記読出制御回路からの選択信号に基づいて、前記受信ユニットからの出力のうちのいずれか１つの出力をパケット出力として選択出力する出力セレクタとを備え、前記受信ユニットは、各インターフェース規格に共通して設けられた１つのＳｅｒＤｅｓと、インターフェース規格ごとに個別に設けられた、入力側エラスティックバッファ、ＭＡＣコントロール論理コア、バス幅変換回路、およびレジスタファイルとを有し、前記ＳｅｒＤｅｓは、当該受信ユニットに対応する前記入力信号をパラレル信号に変換するとともに、前記入力信号に同期したシリアルクロック信号を抽出して、当該パラレル信号のインターフェース規格ごとにこれらパラレル信号およびシリアルクロック信号を分離出力し、前記入力側エラスティックバッファは、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のパラレル信号およびシリアルクロック信号を入力し、当該シリアルクロック信号からなる書込用クロック信号に基づいて当該パラレル信号を内部バッファに書き込むとともに、当該シリアルクロック信号からなる読出用クロック信号に基づいて当該パラレル信号を当該内部バッファから読み出して出力し、前記ＭＡＣコントロール論理コアは、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のシリアルクロック信号からなる入力クロック信号を内部クロック信号として分配し、当該内部クロック信号に基づいて、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のパラレル信号を復号化することによりパケットデータを生成して出力し、前記バス幅変換回路は、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号に基づいて、当該ＭＡＣコントロール論理コアから出力されたパケットデータのバス幅を変更して出力し、前記レジスタファイルは、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号に基づいて、当該インターフェース規格のバス幅変換回路から出力されたパケットデータを内部レジスタに書き込み、前記読出制御回路からのシステムクロック信号および読出要求信号に基づき当該内部レジスタから前記パケットデータを読み出して出力するようにしたものである。
【００２０】
また、上記信号受信回路の一構成例は、インターフェース規格ごとに個別に設けられて、当該インターフェース規格に適合したクロック信号周波数および位相を有する入力側ＰＬＬクロック信号を生成する入力側ＰＬＬ回路をさらに備え、前記ＭＡＣコントロール論理コアは、前記内部クロック信号を分配する際、前記入力側ＰＬＬ回路から出力された当該インターフェース規格の入力側ＰＬＬクロック信号からなる入力クロック信号を前記内部クロック信号として分配するようにしたものである。
【００２１】
また、上記信号受信回路の一構成例は、前記入力側エラスティックバッファが、前記パラレル信号を前記内部バッファから読み出す際、当該インターフェース規格のＭＡＣコントロール論理コアに入力される入力クロック信号からなる読出用クロック信号、または、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号からなる読出用クロック信号に基づいて、当該パラレル信号を前記内部バッファから読み出すようにしたものである。
【００２２】
また、上記信号受信回路の一構成例は、前記入力側エラスティックバッファが、前記パラレル信号を前記内部バッファから読み出す際、前記読出用クロック信号として当該入力側エラスティックバッファに入力されるクロック信号を遅延回路により一定時間遅延させたクロック信号に基づいて当該パラレル信号を前記内部バッファから読み出すようにしたものである。
【００２３】
また、上記信号受信回路の一構成例は、前記受信ユニットが、インターフェース規格ごとに個別に設けられて、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該インターフェース規格のＭＡＣコントロール論理コアから出力されたパケットデータを内部バッファに書き込むとともに、読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力する出力側エラスティックバッファと、前記出力側エラスティックバッファのいずれかから出力されたパケットデータを選択して出力するデータセレクタと、前記各レジスタファイルに代えて、各インターフェース規格に共通して設けられた共通の１つの共通レジスタファイルをさらに備え、前記共通レジスタファイルは、前記データセレクタから出力されたパケットデータを書込用クロック信号に基づいて内部レジスタに書き込み、当該システムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたパケットデータを当該内部レジスタから読み出して出力するようにしたものである。
【００２４】
また、上記信号受信回路の一構成例は、前記各受信ユニットの共通レジスタファイルで共通して用いる出力側ＰＬＬクロック信号を生成する出力側ＰＬＬ回路をさらに備え、
前記出力側エラスティックバッファは、前記パケットデータを前記内部バッファから読み出す際、前記出力側ＰＬＬ回路から出力された出力側ＰＬＬクロック信号からなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、前記共通レジスタファイルは、前記パケットデータを内部レジスタに書き込む際、前記出力側ＰＬＬ回路から出力された出力側ＰＬＬクロック信号からなる書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込むようにしたものである。
【００２５】
また、本発明にかかる他の信号受信回路は、並列的に入力されるシリアル形式の入力信号ごとに設けられて、当該入力信号から異なるインターフェース規格のパケットデータをそれぞれ復号化してレジスタファイルに書き込み、読出制御回路からのシステムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたパケットデータを、前記レジスタから読み出して出力する受信ユニットと、前記読出制御回路からの選択信号に基づいて、前記受信ユニットからの出力のうちのいずれか１つの出力をパケット出力として選択出力する出力セレクタとを備え、前記受信ユニットは、各インターフェース規格に共通して設けられた１つのＳｅｒＤｅｓ、１つのデータセレクタ、および１つの共通レジスタファイルと、インターフェース規格ごとに個別に設けられた、ＭＡＣコントロール論理コア、および出力側エラスティックバッファとを有し、前記ＳｅｒＤｅｓは、当該受信ユニットに対応する前記入力信号をパラレル信号に変換するとともに、前記入力信号に同期したシリアルクロック信号を抽出して、当該パラレル信号のインターフェース規格ごとにこれらパラレル信号およびシリアルクロック信号を分離出力し、前記ＭＡＣコントロール論理コアは、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のシリアルクロック信号からなる入力クロック信号を内部クロック信号として分配し、当該内部クロック信号に基づいて、前記ＳｅｒＤｅｓから出力された当該インターフェース規格のパラレル信号を復号化することによりパケットデータを生成して出力し、前記出力側エラスティックバッファは、当該インターフェース規格のＭＡＣコントロール論理コアから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該インターフェース規格のＭＡＣコントロール論理コアから出力されたパケットデータを内部バッファに書き込むとともに、読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、前記データセレクタは、前記各出力側エラスティックバッファから出力されたパケットデータを選択して出力し、前記共通レジスタファイルは、前記データセレクタから出力されたパケットデータを書込用クロック信号に基づいて内部レジスタに書き込み、当該システムクロック信号に基づいて、当該読出制御回路からの読出要求信号で指定されたパケットデータを当該内部レジスタから読み出して出力するようにしたものである。
【００２６】
また、上記信号受信回路の一構成例は、前記各受信ユニットの共通レジスタファイルで共通して用いる出力側ＰＬＬクロック信号を生成する出力側ＰＬＬ回路をさらに備え、
前記出力側エラスティックバッファは、前記パケットデータを前記内部バッファから読み出す際、前記出力側ＰＬＬ回路から出力された出力側ＰＬＬクロック信号からなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力し、前記共通レジスタファイルは、前記パケットデータを内部レジスタに書き込む際、前記出力側ＰＬＬ回路から出力された出力側ＰＬＬクロック信号からなる書込用クロック信号に基づいて前記データセレクタから出力されたパケットデータを内部レジスタに書き込むようにしたものである。
【発明の効果】
【００２７】
本発明によれば、各受信ユニットにおいて、ＳｅｒＤｅｓからＭＡＣコントロール論理コアへ入力されるパラレル信号の位相が、入力側エラスティックバッファにより、ＭＡＣコントロール論理コアの内部クロック信号の位相と一致するよう位相調整されることになる。したがって、ＳｅｒＤｅｓが出力するパラレル信号のシリアルクロック信号に対するレイテンシが、使用するデバイスプロセスやＳｅｒＤｅｓマクロの種類によって異なり、あるいは、ＭＡＣコントロール論理コアで用いる内部クロック信号に、ＭＡＣコントロール論理コアのクロック信号分配によるレイテンシを含んでいても、ＭＡＣコントロール論理コアにおいて、入力されるパラレル信号と内部クロック信号との位相差が無視できる程度にまで抑制されるため、この位相差に起因するデータレートの低下を回避でき、十分な実用性を得ることができる。
このため、パラレル信号と内部クロック信号とのタイミングマージンを確保するために、デバイスプロセスやＳｅｒＤｅｓマクロが変更になる度にレイテンシ合わせのためのクロック信号設計をやり直す必要がなくなり、設計作業負担や設計コストを大幅に削減でき、十分な実用性を得ることができる。
【００２８】
また、本発明によれば、各受信ユニットにおいて、各インターフェース規格のパケットデータが１つの共通レジスタファイルで保持されることになる。このため、インターフェース規格ごとに、レジスタファイルを設けた場合と比較して、各受信ユニットの回路規模を大幅に削減することができる。したがって、実際の回路設計時に発生する作業負担を軽減できる。
また、インターフェース規格ごとに、レジスタファイルを設けた場合と比較して、各受信ユニットからの出力信号が削減されるため、出力セレクタに入力される出力信号も削減することができる。このため、出力セレクタ周辺における配線集中を緩和することができ、配線面積を大幅に削減してレイアウト効率を改善することができるだけでなく、配線の長さを最小限かつ均等にできるため、選択後の出力信号の高スループット化を実現することが可能となる。したがって、実際の回路設計時に発生する作業負担を軽減できる。
【図面の簡単な説明】
【００２９】
【図１】第１の実施の形態にかかる信号受信回路の構成を示すブロック図である。
【図２】第１の実施の形態にかかる受信ユニットの構成を示すフロック図である。
【図３】入力側エラスティックバッファの構成例である。
【図４】第１の実施の形態にかかる受信ユニットの他の構成を示すフロック図である。
【図５】第１の実施の形態にかかる受信ユニットの他の構成を示すフロック図である。
【図６】第２の実施の形態にかかる信号受信回路の構成を示すブロック図である。
【図７】第２の実施の形態にかかる受信ユニットの構成を示すブロック図である。
【図８】第３の実施の形態にかかる信号受信回路の構成を示すブロック図である。
【図９】第３の実施の形態にかかる受信ユニットの構成を示すブロック図である。
【図１０】出力側エラスティックバッファの構成例である。
【図１１】出力セレクタの構成例である。
【図１２】２：１セレクタの構成例である。
【図１３】図１１の出力セレクタの動作を示す論理表である。
【図１４】図１１の出力セレクタの適用例である。
【図１５】第４の実施の形態にかかる信号受信回路の構成を示すブロック図である。
【図１６】第４の実施の形態にかかる受信ユニットの構成を示すブロック図である。
【図１７】第５の実施の形態にかかる信号受信回路の構成を示すブロック図である。
【図１８】第５の実施の形態にかかる受信ユニットの構成を示すブロック図である。
【図１９】信号受信回路の構成例を示すブロック図である。
【図２０】受信ユニットの構成例を示すブロック図である。
【発明を実施するための形態】
【００３０】
次に、本発明の実施の形態について図面を参照して説明する。
［第１の実施の形態］
まず、図１を参照して、本発明の第１の実施の形態にかかる信号受信回路１について説明する。図１は、第１の実施の形態にかかる信号受信回路の構成を示すブロック図である。
【００３１】
この信号受信回路１は、パケット通信に用いられるルータやスイッチなどの通信装置で用いられて、各データ入力から並列的に入力されるシリアル形式の入力信号から、異なるインターフェース規格（例えば、ＸＦＩ、ＳＧＭＩＩ、ＱＳＧＭＩＩ等）のパケットをそれぞれ復号化して出力する機能を有している。
【００３２】
信号受信回路１には、各データ入力に対して、インターフェース規格ごとに異なる位相および信号形式を持つシリアル形式の入力信号が、逐次、時分割で切替入力される。このため、信号受信回路では、これら入力信号をシリアル−パラレル変換した後、そのインターフェース規格に適合した復号化を行い、後段の処理部に適した周波数、位相、およびバス幅に変換した後、出力タイミングを調整して１つのデータ出力から出力するものとなっている。
【００３３】
図１に示すように、信号受信回路１は、入力信号＃１〜＃ｍ（ｍは２以上の整数）ごとに個別に設けられたｍ個のデータ入力と、１個のデータ出力（パケット出力）と、データ入力ごとに個別に設けられたｍ個の受信ユニット（＃１〜＃ｍ）１１〜１ｍと、これら受信ユニット１１〜１ｍに共通して設けられた１つの出力セレクタ２０と、これら受信ユニット１１〜１ｍおよび出力セレクタ２０を制御する１つの読出制御回路３０とを備えている。
【００３４】
各データ入力は、それぞれｎ（ｎは２以上の整数）個のインターフェース規格（例えば、ＸＦＩ、ＳＧＭＩＩ、ＱＳＧＭＩＩ等）に対応しており、データ出力は、後段処理部の規格に適合している。
受信ユニット１ｉ（ｉ＝１〜ｍの整数）は、信号受信回路１で生成したローカルクロック信号ＦＬに基づいて、対応する入力信号＃ｉのシリアル−パラレル変換、復号化、バス幅変換を行い、後段処理部の規格に適合した全受信ユニット１１〜１ｍに共通のシステムクロック信号ＦＳに基づいて、得られたパケットデータの周波数変換と位相調整を行い、読出制御回路３０からの個別の読出要求信号ＲＱにより、信号出力タイミングを制御して、インターフェース規格ごとに個別の出力信号＃ｉ１〜＃ｉｎを出力する。
【００３５】
出力セレクタ２０は、これら受信ユニット１１〜１ｍから、インターフェース規格ごとに個別に出力された出力信号＃１１…＃１ｍ，〜，＃ｍ１…＃ｍｎのうちから、読出制御回路３０からの選択信号ＳＥＬに基づいて、いずれか１つの出力信号をパケット出力として選択出力する機能を有している。なお、出力セレクタ２０として、一般的な公知の回路構成を適用してもよいが、後述する図１１の出力セレクタの構成例を適用してもよく、レイアウト効率を改善できるだけでなく、配線の長さを最小限かつ均等にできるため、選択後の出力信号の高スループット化を実現することが可能となる。
【００３６】
読出制御回路３０は、システムクロック信号ＦＳおよび読出要求信号ＲＱを生成して、受信ユニット１１〜１ｍに分配する機能と、後段の処理部に適した出力タイミングで選択信号ＳＥＬを出力セレクタ２０へ出力する機能とを有している。
【００３７】
本実施の形態において、信号受信回路１の各回路部は、次のように配線接続されている。
信号受信回路１の各データ入力は、当該データ入力に対応する１個の受信ユニット１ｉのデータ入力と、それぞれ接続されている。各受信ユニット１ｉのデータ出力は、出力セレクタ２０のデータ入力と接続されている。ローカルクロック信号ＦＬは、各受信ユニット１ｉにそれぞれ分配されている。読出制御回路３０からの読出要求信号ＲＱｉｊ（ｊ＝１〜ｎの整数）は、対応する受信ユニット１ｉにそれぞれ分配されている。読出制御回路３０からのシステムクロック信号ＦＳは、各受信ユニット１ｉにそれぞれ分配されている。また、読出制御回路３０からの選択信号ＳＥＬが出力セレクタ２０と接続されている。
【００３８】
［受信ユニット］
次に、図２を参照して、本実施の形態にかかる信号受信回路１で用いられる受信ユニット１ｉについて説明する。図２は、第１の実施の形態にかかる受信ユニットの構成を示すフロック図である。
【００３９】
受信ユニット１ｉ（ｉ＝１〜ｍの整数）には、主な回路部として、ｎ種類のインターフェース規格に共通して設けられた１つのＳｅｒＤｅｓ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ）１０と、これらインターフェース規格ごとに個別に設けられた、ｎ個の入力側エラスティックバッファ（ＥＢ：Elastic Buffer）５１〜５ｎ、ｎ個のＭＡＣ（Media Access Control）コントロール論理コア２１〜２ｎ、ｎ個のバス幅変換回路３１〜３ｎ、およびｎ個のレジスタファイル４１〜４ｎを有している。なお、データ通信プロトコルスタックにおけるＭＡＣコントロール論理コアの位置づけについては、例えば、非特許文献２（第６章）などに記載されている。
【００４０】
ＳｅｒＤｅｓ１０は、当該受信ユニット＃１ｉに入力されたシリアル形式の入力信号＃ｉをパラレル形式のパラレル信号に変換するＳ／Ｐ変換器１Ａと、このパラレル信号を当該インターフェース規格＃ｊ（ｊ＝ｉ〜ｎの整数）のパラレル信号Ｒｊとしてそれぞれ分離出力するセレクタ１Ｃと、当該入力信号＃ｉに同期したシリアルクロック信号を抽出するＣＤＲ回路１Ｂと、このシリアルクロック信号を当該インターフェース規格＃ｊのシリアルクロック信号Ｆｊとしてそれぞれ分離出力するセレクタ１Ｄとを備えている。
【００４１】
入力側エラスティックバッファ５ｊは、ＳｅｒＤｅｓ１０から出力されたインターフェース規格＃ｊのパラレル信号Ｒｊおよびシリアルクロック信号Ｆｊを入力し、当該シリアルクロック信号Ｆｊからなる書込用クロック信号に基づいて当該パラレル信号Ｒｊを内部バッファ（図示せず）に書き込む機能と、当該シリアルクロック信号Ｆｊからなる読出用クロック信号に基づいて当該パラレル信号Ｒｊを当該内部バッファから読み出して出力する機能とを有している。入力側エラスティックバッファ５ｊの構成については、例えば図３で後述する本発明の回路構成を用いてもよく、特許文献４（図２３）に示されている一般的な公知の回路構成を用いてもよい。
【００４２】
ＭＡＣコントロール論理コア２ｊは、ＳｅｒＤｅｓ１０から出力されたインターフェース規格＃ｊのシリアルクロック信号Ｆｊを内部クロック信号として分配するクロック信号分配回路２Ａと、クロック信号分配回路２Ａからの内部クロック信号に基づいて、インターフェース規格＃ｊの入力側エラスティックバッファ５ｊから出力された、インターフェース規格＃ｊのパラレル信号Ｒｊをラッチ出力するフリップフロップ（ＦＦ）回路２Ｂと、クロック信号分配回路２Ａからの内部クロック信号に基づいて、フリップフロップ回路２Ｂからのパラレル信号Ｒｊに対して、ＰＨＹ層から受け取ったデータストリームを復号化してＭＡＣ層のパケットデータを生成するＭＡＣ処理回路２Ｃとを有している。
【００４３】
バス幅変換回路３ｊは、インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊ内のクロック信号分配回路２Ａから出力された内部クロック信号に基づいて、当該ＭＡＣコントロール論理コア２ｊから出力されたパケットデータのバス幅を、レジスタファイル４ｊのバス幅と適合するよう変更して出力する機能を有している。
【００４４】
レジスタファイル４ｊは、インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊ内のクロック信号分配回路２Ａから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該インターフェース規格のバス幅変換回路３ｊから出力されたパケットデータを内部レジスタ（図示せず）に書き込む機能と、読出制御回路３０から出力されたシステムクロック信号ＦＳからなる読出用クロック信号に基づいて、読出制御回路３０から出力された読出要求信号ＲＱｉｊに応じて当該内部レジスタからパケットデータを読み出して出力する機能とを有している。この際、読出用クロック信号として、書込用クロック信号とは異なる後段処理部の規格に適合したクロック信号周波数を用いることにより、パケットデータのデータレートが変換される。
【００４５】
本実施の形態において、受信ユニット１ｉの各回路部は、次のように配線接続されている。
受信ユニット１ｉにおいて、受信ユニット１ｉのデータ入力は、ＳｅｒＤｅｓ１０のデータ入力と接続されている。受信ユニット１ｉのローカルクロック信号入力は、ＳｅｒＤｅｓ１０のクロック信号入力と接続されている。
ＳｅｒＤｅｓ１０のデータ出力およびクロック信号出力は、各入力側エラスティックバッファ５ｊのデータ入力および書込用クロック信号入力と接続されている。また、ＳｅｒＤｅｓ１０のクロック信号出力は、各入力側エラスティックバッファ５ｊの読出用クロック信号入力およびＭＡＣコントロール論理コア２ｊのクロック信号入力と接続されている。入力側エラスティックバッファ５ｊのデータ出力は、ＭＡＣコントロール論理コア２ｊのデータ入力と接続されている。
【００４６】
ＭＡＣコントロール論理コア２ｊのクロック信号出力は、バス幅変換回路３ｊのクロック信号入力およびレジスタファイル４ｊの書込用クロック信号入力と接続されている。ＭＡＣコントロール論理コア２ｊのデータ出力は、バス幅変換回路３ｊのデータ入力と接続されている。バス幅変換回路３ｊのデータ出力は、レジスタファイル４ｊのデータ入力と接続されている。
受信ユニット１ｉの読出要求信号入力およびシステムクロック信号入力は、各レジスタファイル４ｊの読出要求信号入力および読出クロック信号入力と接続されている。レジスタファイル４ｊのデータ出力は、受信ユニットのデータ出力と接続されている。
【００４７】
［入力側エラスティックバッファ］
次に、図３を参照して、本実施の形態の受信ユニット１ｉで用いる入力側エラスティックバッファ５ｊについて説明する。図３は、入力側エラスティックバッファの構成例である。なお、入力側エラスティックバッファ５ｊの回路構成については、図３に限定されるものではなく、後述する図１０の出力側エラスティックバッファの構成例、さらには一般的な公知の回路構成を適用してもよい。
【００４８】
図３において、内部バッファ５Ａは、入力データＤＩＮ（パラレル信号）に対して並列的に配置されたｋ個（ここではｋ＝８）のＤフリップフロップ回路から構成されている。ｋについては、書込速度、読出速度、および読み書き頻度に応じて決定すればよい。
選択番号カウンタ５Ｅは、書込速度や読出速度に応じた所定周波数の入力クロック信号を計数し、その計数結果を選択番号として出力するカウンタ回路である。
入力選択回路５Ｂは、選択番号カウンタ５Ｅからの選択番号に基づいて、入力されたイネーブル信号ＥＮ（Enable/Disable）を、内部バッファ５Ａのうち選択番号と対応するＤフリップフロップ回路にのみ出力するデマルチプレクサ回路である。
【００４９】
出力選択回路５Ｃは、選択番号カウンタ５Ｅからの選択番号に基づいて、内部バッファ５Ａのうち、選択番号と対応するＤフリップフロップ回路でラッチされているデータを選択出力するマルチプレクサ回路である。
出力ラッチ回路５Ｄは、イネーブル信号ＥＮが有効（Enable）を示す場合、読出用クロック信号ＣＫ２に基づいて、出力選択回路５Ｃから選択出力されたデータをラッチし、出力データＤＯＵＴとして出力するＤフリップフロップ回路である。
【００５０】
これにより、入力データＤＩＮは、書込用クロック信号ＣＫ１に基づいて、内部バッファ５Ａ内の各Ｄフリップフロップ回路で順次ラッチされる。また、Ｄフリップフロップ回路でラッチされたデータは、読出用クロック信号ＣＫ２に基づいて、後追いで順次読み出され、出力データＤＯＵＴとして出力される。このため、入力データＤＩＮの位相が調整されて、ＣＫ２と同期した位相を有する出力データＤＯＵＴとして出力される。
したがって、入力データＤＩＮと出力データＤＯＵＴのデータレートに差がない場合や、データ長が小さい場合には、図３のような規模の小さい回路で実現することができる。
【００５１】
一方、このような回路構成のエラスティックバッファでは、同一インターフェース規格のデータ入力頻度が低ければ、入力データＤＩＮと出力データＤＯＵＴのデータレートにある程度の差があっても正常に動作する。しかし、同一インターフェース規格のデータ入力頻度が高くなった場合には、不具合が発生する。
例えば、入力データＤＩＮのデータレートが出力データＤＯＵＴのデータレートより大幅に速い場合、書込位置が読出位置に追いつき、未読データの破壊、すなわちオーバーラン（またはオーバーフロー）が発生する。
【００５２】
このような場合、書込側のデータレートおよびバス幅をそれぞれｆ１［ｂｉｔ／ｓ］およびｂ１［ｂｉｔ］とし、読出側のデータレートおよびバス幅をそれぞれｆ２［ｂｉｔ／ｓ］およびｂ２［ｂｉｔ］として、ｆ１×ｂ１≦ｆ２×ｂ２とすれば、同一インターフェース規格のデータ入力頻度が高くなっても、未読データの破壊を回避できる。
なお、入力データＤＩＮのデータレートが出力データＤＯＵＴのデータレートより大幅に遅い場合、読出位置が書込位置に追いつき、既読位置または未書込位置からの無効データの読み出し、すなわちアンダーラン（またはアンダーフロー）が発生する。これについては、一般的な読み出し待ちなどの動作を実行すればよい。
【００５３】
［第１の実施の形態の動作］
次に、図１および図２を参照して、本実施の形態にかかる信号受信回路１の動作について説明する。
ローカルクロック信号ＦＬは、ローカルクロック信号発生器から各受信ユニット１ｉのＳｅｒＤｅｓ１０に供給されている。また、システムクロック信号ＦＳは、読出制御回路３０から各受信ユニット１ｉのレジスタファイル４ｊにクロック信号ツリーで分配されている。
【００５４】
入力信号＃ｉは、信号受信回路１の外部から入力され、対応する受信ユニット＃ｉへ入力される。受信ユニット＃ｉにおいて、ＳｅｒＤｅｓ１０は、Ｓ／Ｐ変換器１Ａで、ローカルクロック信号ＦＬに基づいて、シリアル形式の入力信号＃ｉをパラレル形式のパラレル信号Ｒｊに変換し、セレクタ１Ｃからインターフェース規格＃ｊの入力側エラスティックバッファ５ｊへ分離出力する。また、ＳｅｒＤｅｓ１０は、ＣＤＲ回路１Ｂで、ローカルクロック信号ＦＬに基づいて、入力信号＃ｉからシリアルクロック信号Ｆｊを再生し、セレクタ１Ｄからインターフェース規格＃ｊの入力側エラスティックバッファ５ｊへ分離出力する。この際、シリアルクロック信号Ｆｊの周波数は、それぞれのタイミングに入力信号＃ｉで入力されたシリアルデータのインターフェース規格＃ｊにより異なり、このインターフェース規格＃ｊに基づき、パラレル信号Ｒｊおよびシリアルクロック信号Ｆｊが分離出力れさる。
【００５５】
入力側エラスティックバッファ５ｊは、ＳｅｒＤｅｓ１０からのシリアルクロック信号Ｆｊを書込用クロック信号および読出用クロック信号として、ＳｅｒＤｅｓ１０からのパラレル信号Ｒｊの位相調整を行う。ここで、シリアルクロック信号Ｆｊは、当該インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊにも供給されて、内部クロック信号として使用されている。このため、入力側エラスティックバッファ５ｊから出力されるパラレル信号は、周波数およびバス幅がインターフェース規格＃ｊに依存してＳｅｒＤｅｓ１０からのパラレル信号Ｒｊと等しく、その位相が当該インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊに入力されるクロック信号と同期していることになる。
【００５６】
ＭＡＣコントロール論理コア２ｊは、クロック信号分配回路２ＡでＳｅｒＤｅｓ１０からのシリアルクロック信号Ｆｊをクロック信号ツリーで内部クロック信号を生成し、フリップフロップ回路２ＢおよびＭＡＣ処理回路２Ｃ、さらにはバス幅変換回路３ｊおよびレジスタファイル４ｊへ分配する。
また、ＭＡＣコントロール論理コア２ｊは、フリップフロップ回路２Ｂで、内部クロック信号に基づいてインターフェース規格＃ｊの入力側エラスティックバッファ５ｊからのパラレル信号をラッチし、ＭＡＣ処理回路２Ｃで、フリップフロップ回路２Ｂからラッチ出力されたパラレル信号を復号化し、インターフェース規格＃ｊのパケットデータを生成する。
【００５７】
バス幅変換回路３ｊは、インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊから出力された内部クロック信号に基づいて、当該ＭＡＣコントロール論理コア２ｊから出力されたパケットデータのバス幅を、レジスタファイル４ｊのバス幅と適合するよう変更して出力する。
【００５８】
レジスタファイル４ｊは、インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊから出力された内部クロック信号からなる書込用クロック信号に基づいて、インターフェース規格＃ｊのバス幅変換回路３ｊから出力されたパケットデータを内部レジスタのいずれか１つに書き込む。
【００５９】
読出制御回路３０は、後段処理部の規格に適合したタイミングで、全受信ユニット＃ｉ内の合計ｍ個のレジスタファイル４ｊの中のいずれか１個に対して、読出要求信号ＲＱｉｊを出力する。
レジスタファイル４ｊは、読出制御回路３０から出力されたシステムクロック信号ＦＳからなる読出用クロック信号に基づいて、読出制御回路３０から出力された読出要求信号ＲＱｉｊに応じて、内部レジスタからパケットデータを読み出し、出力信号＃ｉｊとして出力する。
【００６０】
このようにして、入力信号＃ｉに含まれるインターフェース規格＃ｊのシリアルデータが、受信ユニット１ｉのうち、インターフェース規格＃ｊと対応するＭＡＣコントロール論理コア２ｊでパケットデータに復号化され、出力信号＃ｉｊとして出力される。
読出制御回路３０は、後段処理部の規格に適合したタイミングで、全受信ユニット＃ｉからの合計ｍ×ｎ個の出力信号＃ｉｊの中のいずれか１個を選択する選択信号ＳＥＬを出力する。
出力セレクタ２０は、読出制御回路３０から出力された選択信号ＳＥＬに基づいて、受信ユニット１ｉの出力信号＃ｉｊを切替選択することにより、入力信号＃ｉに含まれていたインターフェース規格＃ｊのパケットデータを、パケット出力として出力する。
【００６１】
［第１の実施の形態の効果］
このように、本実施の形態は、各受信ユニット１ｉにおいて、インターフェース規格＃ｊごとに個別に入力側エラスティックバッファ５ｊを設け、ＳｅｒＤｅｓ１０から出力されたインターフェース規格＃ｊのパラレル信号Ｒｊおよびシリアルクロック信号Ｆｊを入力し、当該シリアルクロック信号Ｆｊからなる書込用クロック信号に基づいて当該パラレル信号Ｒｊを内部バッファに書き込むとともに、当該シリアルクロック信号Ｆｊからなる読出用クロック信号に基づいて当該パラレル信号Ｒｊを当該内部バッファから読み出して、インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊに出力するようにしたものである。
【００６２】
また、これに加えて、インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊが、ＳｅｒＤｅｓ１０から出力されたインターフェース規格＃ｊのシリアルクロック信号Ｆｊからなる入力クロック信号を内部クロック信号として分配し、当該内部クロック信号に基づいて、ＳｅｒＤｅｓ１０から出力された当該インターフェース規格＃ｊのパラレル信号Ｒｊを復号化することにより当該インターフェース規格＃ｊのパケットデータを生成して出力するようにしたものである。
【００６３】
これにより、各受信ユニット１ｉにおいて、ＳｅｒＤｅｓ１０からＭＡＣコントロール論理コア２ｊへ入力されるパラレル信号の位相が、入力側エラスティックバッファ５ｊにより、ＭＡＣコントロール論理コア２ｊに入力されるクロック信号の位相と一致するよう位相調整されることになる。
【００６４】
したがって、ＳｅｒＤｅｓ１０が出力するパラレル信号Ｒｊのシリアルクロック信号Ｆｊに対するレイテンシが、使用するデバイスプロセスやＳｅｒＤｅｓマクロの種類によって異なり、あるいは、ＭＡＣコントロール論理コア２ｊで用いる内部クロック信号に、ＭＡＣコントロール論理コア２ｊ内でのクロック信号分配によるレイテンシが無視できる程度であれば、ＭＡＣコントロール論理コア２ｊにおいて、入力されるパラレル信号と内部クロック信号との位相差が無視できる程度にまで抑制されるため、この位相差に起因するデータレートの低下を回避でき、十分な実用性を得ることができる。
【００６５】
このため、パラレル信号と内部クロック信号とのタイミングマージンを確保するために、デバイスプロセスやＳｅｒＤｅｓマクロが変更になる度にレイテンシ合わせのためのクロック信号設計をやり直す必要がなくなり、設計作業負担や設計コストを大幅に削減でき、十分な実用性を得ることができる。
【００６６】
また、本実施の形態では、ＳｅｒＤｅｓ１０から出力されて、インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊに入力されるシリアルクロック信号Ｆｊを、入力側エラスティックバッファ５ｊの読出用クロック信号として用いる場合を例として説明したが、これに限定されるものではない。
【００６７】
図４は、第１の実施の形態にかかる受信ユニットの他の構成を示すフロック図である。ここでは、シリアルクロック信号Ｆｊに代えて、ＭＡＣコントロール論理コア２ｊから出力された内部クロック信号が、入力側エラスティックバッファ５ｊの読出用クロック信号として用いられている。これにより、ＭＡＣコントロール論理コア２ｊで用いる内部クロック信号に、ＭＡＣコントロール論理コア２ｊ内でのクロック信号分配によるレイテンシが含まれていても、図２と同様の作用効果が得られる。
なお、図４の構成例では、ＭＡＣコントロール論理コア２ｊにおいて、入力側エラスティックバッファ５ｊから出力されたパラレル信号が、ＭＡＣ処理回路２Ｃに直接入力されているが、パラレル信号と内部クロック信号との位相がほぼ一致する場合、フリップフロップ回路２Ｂを削除することも可能であり、例えば図２などの他の実施例に適用してもよい。
【００６８】
また、図５は、第１の実施の形態にかかる受信ユニットの他の構成を示すフロック図である。ここでは、入力側エラスティックバッファ５ｊの読出用クロック信号入力に遅延回路６ｊを設け、読出用クロック信号として入力側エラスティックバッファ５ｊに入力されるクロック信号を、遅延回路６ｊで一定時間遅延させたクロック信号が、入力側エラスティックバッファ５ｊの読出用クロック信号として用いられている。この際、遅延回路６ｊでの遅延時間としては、ＭＡＣコントロール論理コア２ｊ内でのクロック信号分配によるレイテンシに相当する時間を設定しておけばよい。これにより、図２と同様の作用効果が得られる。
【００６９】
［第２の実施の形態］
次に、図６および図７を参照して、本発明の第２の実施にかかる信号受信回路１について説明する。図６は、第２の実施の形態にかかる信号受信回路の構成を示すブロック図である。図７は、第２の実施の形態にかかる受信ユニットの構成を示すブロック図である。
【００７０】
第１の実施の形態と比較して、ＭＡＣコントロール論理コア２ｊの入力クロック信号として、ＳｅｒＤｅｓ１０からのシリアルクロック信号Ｆｊに代えて、入力側ＰＬＬ回路４０Ａからの入力側ＰＬＬクロック信号ＦＩｊを用い、入力側エラスティックバッファ５ｊの読出用クロック信号として、ＭＡＣコントロール論理コア２ｊから出力された内部クロック信号を用いている点が異なる。
【００７１】
すなわち、本実施の形態において、入力側ＰＬＬ回路４０Ａは、ローカルクロック信号ＦＬに基づいて、インターフェース規格＃ｊごとに、当該インターフェース規格＃ｊに適合したクロック信号周波数および位相を有する入力側ＰＬＬクロック信号ＦＩｊを生成して出力する機能を有している。
また、ＭＡＣコントロール論理コア２ｊは、クロック信号分配回路２Ａにより、内部クロック信号を分配する際、入力側ＰＬＬ回路４０Ａから出力された当該インターフェース規格＃ｊの入力側ＰＬＬクロック信号ＦＩｊからなる入力クロック信号を内部クロック信号として分配する機能を有している。
【００７２】
これにより、ＭＡＣコントロール論理コア２ｊにおいて、ＳｅｒＤｅｓ１０からのパラレル信号Ｒｊは、信号受信回路１の入力側ＰＬＬ回路４０Ａで生成した入力側ＰＬＬクロック信号ＦＩｊに基づいて、復号化されることになる。
【００７３】
［第２の実施の形態の効果］
したがって、本実施の形態によれば、ＳｅｒＤｅｓ１０からのシリアルクロック信号Ｆｊに含まれる、入力信号＃ｉの変動による影響を受けることなく、パラレル信号Ｒｊを復号化することができる。これにより、データレートの低下を回避でき、十分な実用性を得ることができる。このため、実際の回路設計時に発生する作業負担を軽減できる。
【００７４】
また、本実施の形態において、上記構成に加えて、入力側エラスティックバッファ５ｊで、パラレル信号Ｒｊをバッファから読み出す際、当該インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊから出力された内部クロック信号からなる読出用クロック信号、あるいは、当該ＭＡＣコントロール論理コア２ｊに入力される入力側ＰＬＬクロック信号ＦＩｊからなる読出用クロック信号に基づいて、パケットデータを内部バッファから読み出して出力するようにしてもよい。
【００７５】
これにより、ＳｅｒＤｅｓ１０からのシリアルクロック信号Ｆｊに含まれる、入力信号＃ｉの変動による影響を受けることなく、パラレル信号Ｒｊを内部バッファから読み出すことができる。したがって、データレートの低下を回避でき、十分な実用性を得ることができる。このため、実際の回路設計時に発生する作業負担を軽減できる。
【００７６】
［第３の実施の形態］
次に、図８を参照して、本発明の第３の実施の形態にかかる信号受信回路１について説明する。図８は、第３の実施の形態にかかる信号受信回路の構成を示すブロック図である。
【００７７】
図２０の回路構成と比較して、各受信ユニット１ｉから、インターフェース規格＃ｊごとに出力される出力信号＃ｉｊを、受信ユニットごとに１つの出力信号＃ｉに統合して、出力セレクタ２０へ出力する点が異なる。
【００７８】
この信号受信回路１は、パケット通信に用いられるルータやスイッチなどの通信装置で用いられて、各データ入力から並列的に入力されるシリアル形式の入力信号から、異なるインターフェース規格（例えば、ＸＦＩ、ＳＧＭＩＩ、ＱＳＧＭＩＩ等）のパケットをそれぞれ復号化して出力する機能を有している。
【００７９】
信号受信回路１には、各データ入力に対して、インターフェース規格ごとに異なる位相および信号形式を持つシリアル形式の入力信号が、逐次、時分割で切替入力される。このため、信号受信回路では、これら入力信号をシリアル−パラレル変換した後、そのインターフェース規格に適合した復号化を行い、後段の処理部に適した周波数、位相、およびバス幅に変換した後、出力タイミングを調整して１つのデータ出力から出力するものとなっている。
【００８０】
図８に示すように、信号受信回路１は、入力信号＃１〜＃ｍ（ｍは２以上の整数）ごとに個別に設けられたｍ個のデータ入力と、１個のデータ出力（パケット出力）と、データ入力ごとに個別に設けられたｍ個の受信ユニット（＃１〜＃ｍ）１１〜１ｍと、これら受信ユニット１１〜１ｍに共通して設けられた１つの出力セレクタ２０と、これら受信ユニット１１〜１ｍおよび出力セレクタ２０を制御する１つの読出制御回路３０とを備えている。
【００８１】
各データ入力は、それぞれｎ（ｎは２以上の整数）個のインターフェース規格（例えば、ＸＦＩ、ＳＧＭＩＩ、ＱＳＧＭＩＩ等）に対応しており、データ出力は、後段処理部の規格に適合している。
受信ユニット１ｉ（ｉ＝１〜ｍの整数）は、信号受信回路１で生成したローカルクロック信号ＦＬに基づいて、対応する入力信号＃ｉのシリアル−パラレル変換、復号化、バス幅変換を行い、後段処理部の規格に適合した全受信ユニット１１〜１ｍに共通のシステムクロック信号ＦＳに基づいて、得られたパケットデータの周波数変換と位相調整を行い、読出制御回路３０からの個別の読出要求信号ＲＱにより、信号出力タイミングを制御して、各インターフェース規格で共用する出力信号＃ｉとして出力する。
【００８２】
出力セレクタ２０は、受信ユニット１１〜１ｍから、受信ユニット１ｉごとに個別に出力された出力信号＃１〜＃１ｍのうちから、読出制御回路３０からの選択信号ＳＥＬに基づいて、いずれか１つの出力信号をパケット出力として選択出力する機能を有している。なお、出力セレクタ２０として、一般的な公知の回路構成を適用してもよいが、後述する図１１の出力セレクタの構成例を適用してもよく、レイアウト効率を改善できるだけでなく、配線の長さを最小限かつ均等にできるため、選択後の出力信号の高スループット化を実現することが可能となる。
【００８３】
読出制御回路３０は、システムクロック信号ＦＳおよび読出要求信号ＲＱを生成して、受信ユニット１１〜１ｍに分配する機能と、後段の処理部に適した出力タイミングで選択信号ＳＥＬを出力セレクタ２０へ出力する機能とを有している。
【００８４】
本実施の形態において、信号受信回路１の各回路部は、次のように配線接続されている。
信号受信回路１の各データ入力は、当該データ入力に対応する１個の受信ユニット１ｉのデータ入力と、それぞれ接続されている。各受信ユニット１ｉのデータ出力は、出力セレクタ２０のデータ入力と接続されている。ローカルクロック信号ＦＬは、各受信ユニット１ｉにそれぞれ分配されている。読出制御回路３０からの読出要求信号ＲＱｉは、対応する受信ユニット１ｉにそれぞれ分配されている。読出制御回路３０からのシステムクロック信号ＦＳは、各受信ユニット１ｉにそれぞれ分配されている。また、読出制御回路３０からの選択信号ＳＥＬが出力セレクタ２０と接続されている。
【００８５】
［受信ユニット］
次に、図９を参照して、本実施の形態にかかる信号受信回路１で用いられる受信ユニット１ｉについて説明する。図９は、第３の実施の形態にかかる受信ユニットの構成を示すブロック図である。
【００８６】
受信ユニット１ｉ（ｉ＝１〜ｍの整数）には、主な回路部として、ｎ種類のインターフェース規格に共通して設けられた、１つのＳｅｒＤｅｓ１０、１つのデータセレクタ８０、および１つの共通レジスタファイル４Ｘと、これらインターフェース規格ごとに個別に設けられた、ｎ個のＭＡＣコントロール論理コア２１〜２ｎ、およびｎ個の出力側エラスティックバッファ７１〜７ｎを有している。
【００８７】
ＳｅｒＤｅｓ１０は、当該受信ユニット＃１ｉに入力されたシリアル形式の入力信号＃ｉをパラレル形式のパラレル信号に変換するＳ／Ｐ変換器１Ａと、このパラレル信号を当該インターフェース規格＃ｊ（ｊ＝ｉ〜ｎの整数）のパラレル信号Ｒｊとしてそれぞれ分離出力するセレクタ１Ｃと、当該入力信号＃ｉに同期したシリアルクロック信号を抽出するＣＤＲ回路１Ｂと、このシリアルクロック信号を当該インターフェース規格＃ｊのシリアルクロック信号Ｆｊとしてそれぞれ分離出力するセレクタ１Ｄとを備えている。
【００８８】
ＭＡＣコントロール論理コア２ｊは、ＳｅｒＤｅｓ１０から出力されたインターフェース規格＃ｊのシリアルクロック信号Ｆｊを内部クロック信号として分配するクロック信号分配回路２Ａと、クロック信号分配回路２Ａからの内部クロック信号に基づいて、ＳｅｒＤｅｓ１０から出力されたインターフェース規格＃ｊのパラレル信号Ｒｊをラッチ出力するフリップフロップ（ＦＦ）回路２Ｂと、クロック信号分配回路２Ａからの内部クロック信号に基づいて、フリップフロップ回路２Ｂからのパラレル信号Ｒｊに対して、ＰＨＹ層から受け取ったデータストリームの復号化してＭＡＣ層のパケットデータを生成するＭＡＣ処理回路２Ｃとを有している。
【００８９】
出力側エラスティックバッファ７ｊは、当該インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該ＭＡＣコントロール論理コア２ｊから出力されたパケットデータを内部バッファ（図示せず）に書き込む機能と、読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力する機能とを有している。
【００９０】
データセレクタ８０は、各出力側エラスティックバッファ７ｊのいずれかから出力されたパケットデータを選択して出力する機能を有している。この際、複数の出力側エラスティックバッファ７ｊから同時にパケットデータが出力されることはない。
共通レジスタファイル４Ｘは、データセレクタ８０から出力されたパケットデータを書込用クロック信号に基づいて内部レジスタ（図示せず）に書き込む機能と、読出制御回路３０からのシステムクロック信号ＦＳに基づいて、読出制御回路３０からの読出要求信号ＲＱｉで指定された入力信号＃ｉに含まれていたパケットデータを当該内部レジスタから読み出し、出力信号＃ｉとして出力する機能を有している。
【００９１】
本実施の形態において、受信ユニット１ｉの各回路部は、次のように配線接続されている。
受信ユニット１ｉにおいて、受信ユニット１ｉのデータ入力は、ＳｅｒＤｅｓ１０のデータ入力と接続されている。受信ユニット１ｉのローカルクロック信号入力は、ＳｅｒＤｅｓ１０のクロック信号入力と接続されている。
ＳｅｒＤｅｓ１０のデータ出力およびクロック信号出力は、各ＭＡＣコントロール論理コア２ｊのデータ入力およびクロック信号入力と接続されている。
【００９２】
ＭＡＣコントロール論理コア２ｊのクロック信号出力は、出力側エラスティックバッファ７ｊの書込用クロック信号入力と接続されている。ＭＡＣコントロール論理コア２ｊのデータ出力は、出力側エラスティックバッファ７ｊのデータ入力と接続されている。出力側エラスティックバッファ７ｊのデータ出力は、データセレクタ８０のデータ入力と接続されている。データセレクタ８０のデータ出力は、共通レジスタファイル４Ｘのデータ入力と接続されている。
受信ユニット１ｉの読出要求信号入力およびシステムクロック信号入力は、共通レジスタファイル４Ｘの読出要求信号入力および読出クロック信号入力と接続されている。共通レジスタファイル４Ｘのデータ出力は、受信ユニット＃ｉのデータ出力と接続されている。
【００９３】
［出力側エラスティックバッファ］
次に、図１０を参照して、本実施の形態の受信ユニット１ｉで用いる出力側エラスティックバッファ７ｊについて説明する。図１０は、出力側エラスティックバッファの構成例である。なお、出力側エラスティックバッファ７ｊの回路構成については、図１０に限定されるものではなく、前述した図３の入力側エラスティックバッファの構成例、さらには一般的な公知の回路構成を適用してもよい。
【００９４】
図１０において、記憶回路７Ａは、ＦＩＦＯ方式の半導体メモリ回路から構成されている。
書込アドレスカウンタ７Ｂは、書込クロック信号ＣＫ１を計数し、その計数結果を書込アドレスＡＤＷとして出力するカウンタ回路である。
読出アドレスカウンタ７Ｃは、読出クロック信号ＣＫ２を計数し、その計数結果を読出アドレスＡＤＲとして出力するカウンタ回路である。
比較回路７Ｄは、書込アドレスＡＤＷと読出アドレスＡＤＲを比較し、その比較結果に基づいてオーバーフロー信号ＯＦやアンダーフロー信号ＵＦを出力する比較回路である。
【００９５】
これにより、入力データＤＩＮは、書込用クロック信号ＣＫ１に同期して、記憶回路７Ａのうち、書込アドレスカウンタ７Ｂからの書込アドレスＡＤＷに対応する記憶領域に、順次書き込まれる。また、記憶回路７Ａに書き込まれたデータは、読出用クロック信号ＣＫ２に同期して、読出アドレスＡＤＲからの読出アドレスＡＤＲに対応する記憶領域から、後追いで順次読み出され、出力データＤＯＵＴとして出力される。
【００９６】
したがって、入力データＤＩＮと出力データＤＯＵＴのデータレートや位相が異なっていても、データの授受を容易に行うことができる。このため、入力データＤＩＮの位相が調整されて、ＣＫ２と同期した位相を有する出力データＤＯＵＴとして出力される。
なお、記憶回路７Ａとして、２ポートＲＡＭによる非同期ＦＩＦＯを用いることも考えられるが、２ポートＲＡＭは、書込用／読出用の回路規模が大きいので、記憶領域が小さい場合にはオーバーヘッドが大きいため適さない。
【００９７】
［出力セレクタ］
次に、図１１を参照して、本実施の形態の信号受信回路１で用いる出力セレクタ２０について説明する。図１１は、出力セレクタの構成例である。なお、ここで説明する出力セレクタ２０の構成例は、他の実施の形態にかかる信号受信回路１の出力セレクタ２０にも適用可能である。
【００９８】
出力セレクタ２０は、選択信号ＳＥＬに基づいて、ｍ個の入力データ（出力信号）＃１〜＃ｍのうちからいずれか１つを選択出力するデマルチプレクサ回路である。図１１の例では、ｍ−１個の２：１セレクタ２０ｉ（ｉ＝１〜ｍ−１の整数）をカスケード接続することにより、出力セレクタ２０を構成している。すなわち、２：１セレクタ２０ｉのデータ入力１に出力セレクタ２０のデータ入力＃ｉが接続され、２：１セレクタ２０ｉのデータ入力０にセレクタ２０ｉ＋１のデータ出力が接続されている。なお、２：１セレクタ２０（ｍ−１）のデータ入力０には出力セレクタ２０のデータ入力＃ｍが接続されている。
【００９９】
また、選択回路２０Ｓは、選択信号＃１〜＃ｍ−１（ＳＥＬ１〜ＳＥＬｍ−１）を出力する制御回路である。選択回路２０Ｓの各選択出力＃ｉが２：１セレクタ２０ｉの選択入力と接続されている。
【０１００】
図１２は、２：１セレクタの構成例である。ここでは、２：１セレクタ２０ｉのデータ入力（ＤＩＮｉ１）がＡＮＤゲート２０Ａの一方のデータ入力に接続され、２：１セレクタ２０ｉのデータ入力（ＤＩＮｉ０）がＡＮＤゲート２０Ｂの一方のデータ入力に接続されている。また、２：１セレクタ２０ｉの選択入力（ＳＥＬｉ）がインバータ２０Ｉのデータ入力とＡＮＤゲート２０Ａの他方のデータ入力とに接続され、インバータ２０Ｉのデータ出力がＡＮＤゲート２０Ｂの他方のデータ入力に接続されている。また、ＡＮＤゲート２０Ａのデータ出力がＯＲゲート２０Ｃの一方のデータ入力に接続され、ＡＮＤゲート２０Ｂのデータ出力がＯＲゲート２０Ｃの他方のデータ入力に接続され、ＯＲゲート２０Ｃのデータ出力が２：１セレクタ２０ｉのデータ出力（ＤＯＵＴｉ）に接続されている。
【０１０１】
図１３は、図１１の出力セレクタの動作を示す論理表である。例えば、入力データ＃１（ＤＩＮ１）を出力データＯＵＴとして選択する場合には、選択信号＃１（ＳＥＬ１）を論理値１とし、選択信号＃１より下位（出力側と反対方向）の選択信号＃２〜＃ｍ−１（ＳＥＬ２〜ＳＥＬｍ−１）は論理値０／１のいずれでもよい。また、入力データ＃ｍ−２（ＤＩＮｍ−２）を出力データＯＵＴとして選択する場合には、選択信号＃（ｍ−２）（ＳＥＬｍ−２）を論理値１とし、選択信号＃（ｍ−２）より上位（出力側）の選択信号＃１〜＃ｍ−３を論理値０とし、選択信号＃（ｍ−２）より下位の選択信号＃ｍ−１は論理０／１のいずれでもよい。
【０１０２】
図１４は、図１１の出力セレクタの適用例であり、前述した２：１セレクタ２０ｉを信号受信回路１に適用した例が示されている。２：１セレクタ２０ｉ（ｉ＝１〜ｍ−１の整数）のデータ入力１に、受信ユニット１ｉの共通レジスタファイル４Ｘからの出力信号＃ｉが接続され、２：１セレクタ２０ｉのデータ入力０に２：１セレクタ２０（ｉ＋１）のデータ出力が接続されている。なお、２：１セレクタ２０（ｍ−１）のデータ入力０には、受信ユニット１ｍの共通レジスタファイル４Ｘからの出力信号＃ｍが接続されている。
【０１０３】
これにより、各受信ユニット＃ｉの共通レジスタファイル４Ｘごとに、出力セレクタ２０の２：１セレクタ２０ｉを分離して配置できるため、出力セレクタ２０への配線集中を回避することができる。したがって、レイアウト効率を改善できるだけでなく、配線の長さを最小限かつ均等にできるため、選択後の出力信号の高スループット化を実現することが可能となる。このため、実際の回路設計時に発生する作業負担を軽減できる。
なお、図１４において、読出要求信号ＲＱｉを選択信号ＳＥＬｉとして共用してもよく、配線効率を改善することができる。
【０１０４】
［第３の実施の形態の動作］
次に、図８および図９を参照して、本実施の形態にかかる信号受信回路１の動作について説明する。
ローカルクロック信号ＦＬは、ローカルクロック信号発生器から各受信ユニット１ｉのＳｅｒＤｅｓ１０に供給されている。また、システムクロック信号ＦＳは、読出制御回路３０から各受信ユニット１ｉの共通レジスタファイル４Ｘにクロック信号ツリーで分配されている。
【０１０５】
入力信号＃ｉは、信号受信回路１の外部から入力され、対応する受信ユニット＃ｉへ入力される。受信ユニット＃ｉにおいて、ＳｅｒＤｅｓ１０は、Ｓ／Ｐ変換器１Ａで、ローカルクロック信号ＦＬに基づいて、シリアル形式の入力信号＃ｉをパラレル形式のパラレル信号Ｒｊに変換し、セレクタ１Ｃからインターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊへ分離出力する。また、ＳｅｒＤｅｓ１０は、ＣＤＲ回路１Ｂで、ローカルクロック信号ＦＬに基づいて、入力信号＃ｉからシリアルクロック信号Ｆｊを再生し、セレクタ１Ｄからインターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊへ分離出力する。この際、シリアルクロック信号Ｆｊの周波数は、それぞれのタイミングに入力信号＃ｉで入力されたシリアルデータのインターフェース規格＃ｊにより異なり、このインターフェース規格＃ｊに基づき、パラレル信号Ｒｊおよびシリアルクロック信号Ｆｊが分離出力れさる。
【０１０６】
ＭＡＣコントロール論理コア２ｊは、クロック信号分配回路２ＡでＳｅｒＤｅｓ１０からのシリアルクロック信号Ｆｊをクロック信号ツリーで内部クロック信号を生成し、フリップフロップ回路２ＢおよびＭＡＣ処理回路２Ｃ、さらには出力側エラスティックバッファ７ｊへ分配する。
また、ＭＡＣコントロール論理コア２ｊは、フリップフロップ回路２Ｂで、内部クロック信号に基づいてＳｅｒＤｅｓ１０からのパラレル信号Ｒｊをラッチし、ＭＡＣ処理回路２Ｃで、フリップフロップ回路２Ｂからラッチ出力されたパラレル信号を復号化し、インターフェース規格＃ｊのパケットデータを生成する。
【０１０７】
出力側エラスティックバッファ７ｊは、当該インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該ＭＡＣコントロール論理コア２ｊから出力されたパケットデータを内部バッファに書き込む。
また、出力側エラスティックバッファ７ｊは、読出用クロック信号に基づいて当該パケットデータを共通レジスタファイル４Ｘのビット幅に合わせて当該内部バッファから読み出して出力する。
【０１０８】
データセレクタ８０は、各出力側エラスティックバッファ７ｊから出力されたパケットデータを選択して出力する。この際、複数の出力側エラスティックバッファ７ｊから同時にパケットデータが出力されることはない。
共通レジスタファイル４Ｘは、データセレクタ８０から出力されたパケットデータを書込用クロック信号に基づいて内部レジスタ（図示せず）に書き込む。
【０１０９】
一方、読出制御回路３０は、後段処理部の規格に適合したタイミングで、全受信ユニット＃ｉ内の合計ｍ個の共通レジスタファイル４Ｘの中のいずれか１個に対して、読出要求信号ＲＱｉを出力する。
共通レジスタファイル４Ｘは、読出制御回路３０からのシステムクロック信号ＦＳに基づいて、読出制御回路３０からの読出要求信号ＲＱｉで指定された入力信号＃ｉに含まれていたパケットデータを当該内部レジスタから読み出し、出力信号＃ｉとして出力する。
【０１１０】
このようにして、入力信号＃ｉに含まれるインターフェース規格＃ｊのシリアルデータが、受信ユニット１ｉのうち、インターフェース規格＃ｊと対応するＭＡＣコントロール論理コア２ｊでパケットデータに復号化され、出力信号＃ｉとして出力される。
読出制御回路３０は、後段処理部の規格に適合したタイミングで、全受信ユニット＃ｉからの合計ｍ個の出力信号＃ｉの中のいずれか１個を選択する選択信号ＳＥＬを出力する。
出力セレクタ２０は、読出制御回路３０から出力された選択信号ＳＥＬに基づいて、受信ユニット１ｉの出力信号＃ｉを切替選択することにより、入力信号＃ｉに含まれていたパケットデータを、パケット出力として出力する。
【０１１１】
［第３の実施の形態の効果］
このように、本実施の形態は、各受信ユニット１ｉにおいて、インターフェース規格＃ｊごとに個別に出力側エラスティックバッファ７ｊを設け、当該インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊから出力された内部クロック信号からなる書込用クロック信号に基づいて、当該ＭＡＣコントロール論理コア２ｊから出力されたパケットデータを内部バッファに書き込むとともに、読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力するようにしたものである。
【０１１２】
また、これに加えて、データセレクタ８０で、出力側エラスティックバッファ７ｊのいずれかから出力されたパケットデータを選択して出力し、共通レジスタファイル４Ｘで、データセレクタ８０から出力されたパケットデータを書込用クロック信号に基づいて内部レジスタに書き込み、読出制御回路３０からのシステムクロック信号ＦＳに基づいて、当該読出制御回路３０からの読出要求信号ＲＱｉで指定された入力信号＃ｉに含まれていたパケットデータを当該内部レジスタから読み出して出力するようにしたものである。
【０１１３】
これにより、各受信ユニット１ｉにおいて、各インターフェース規格＃ｊのパケットデータが１つの共通レジスタファイル４Ｘで保持されることになる。このため、インターフェース規格＃ｊごとに、レジスタファイルを設けた場合と比較して、各受信ユニット１ｉの回路規模を大幅に削減することができる。したがって、実際の回路設計時に発生する作業負担を軽減できる。
【０１１４】
また、インターフェース規格＃ｊごとに、レジスタファイルを設けた場合と比較して、各受信ユニット１ｉからのパラレル形式の出力信号が、出力信号＃ｉｊ（ｉ＝１〜ｍの整数，ｊ＝１〜ｎの整数）から出力信号＃ｉへと１／ｎに削減されるため、出力セレクタ２０に入力される出力信号も１／ｎに削減することができる。このため、出力セレクタ２０周辺における配線集中を緩和することができ、配線面積を大幅に削減してレイアウト効率を改善することができるだけでなく、配線の長さを最小限かつ均等にできるため、選択後の出力信号の高スループット化を実現することが可能となる。したがって、実際の回路設計時に発生する作業負担を軽減できる。
【０１１５】
［第４の実施の形態］
次に、図１５および図１６を参照して、本発明の第４の実施の形態にかかる信号受信回路１について説明する。図１５は、第４の実施の形態にかかる信号受信回路の構成を示すブロック図である。図１６は、第４の実施の形態にかかる受信ユニットの構成を示すブロック図である。
【０１１６】
第３の実施の形態と比較して、出力側エラスティックバッファ７ｊの読出用ロック信号として、出力側ＰＬＬ回路４０Ｂからの出力側ＰＬＬクロック信号ＦＯを用い、共通レジスタファイル４Ｘの書込用クロック信号として、当該出力側ＰＬＬクロック信号ＦＯを用いている点が異なる。
【０１１７】
すなわち、本実施の形態において、出力側ＰＬＬ回路４０Ｂは、ローカルクロック信号ＦＬに基づいて、各受信ユニット１ｉのインターフェース規格＃ｊで共通のクロック信号周波数および位相を有する出力側ＰＬＬクロック信号ＦＯを生成して出力する機能を有している。
出力側エラスティックバッファ７ｊは、パケットデータを内部バッファから読み出す際、出力側ＰＬＬ回路４０Ｂから出力された出力側ＰＬＬクロック信号ＦＯからなる読出用クロック信号に基づいて当該パケットデータを当該内部バッファから読み出して出力する機能を有している。
【０１１８】
また、共通レジスタファイル４Ｘは、パケットデータを内部バッファに書き込む際、出力側ＰＬＬ回路４０Ｂから出力された出力側ＰＬＬクロック信号ＦＯからなる書込用クロック信号に基づいて当該パケットデータを当該内部バッファに書き込む機能を有している。
これにより、共通レジスタファイル４Ｘの書込用クロック信号が、出力側エラスティックバッファ７ｊの読出用クロック信号として用いられる。
【０１１９】
［第４の実施の形態の効果］
したがって、本実施の形態によれば、共通レジスタファイル４Ｘに入力されるパケットデータと書込用クロック信号との位相を合わせることができる。これにより、データレートの低下を回避でき、十分な実用性を得ることができる。このため、実際の回路設計時に発生する作業負担を軽減できる。
【０１２０】
［第５の実施の形態］
次に、図１７および図１８を参照して、本発明の第５の実施の形態にかかる信号受信回路１について説明する。図１７は、第５の実施の形態にかかる信号受信回路の構成を示すブロック図である。図１８は、第５の実施の形態にかかる受信ユニットの構成を示すブロック図である。
【０１２１】
本実施の形態は、第２の実施の形態に対して第４の実施の形態を適用したものである。
すなわち、ＭＡＣコントロール論理コア２ｊの入力クロック信号として、入力側ＰＬＬ回路４０Ａからの入力側ＰＬＬクロック信号ＦＩｊを用い、入力側エラスティックバッファ５ｊの読出用クロック信号として、ＭＡＣコントロール論理コア２ｊから出力された内部クロック信号を用いる。
【０１２２】
また、出力側エラスティックバッファ７ｊの読出用ロック信号として、出力側ＰＬＬ回路４０Ｂからの出力側ＰＬＬクロック信号ＦＯｊを用い、共通レジスタファイル４Ｘの書込用クロック信号として、当該出力側ＰＬＬクロック信号ＦＯｊを用いる。
なお、本実施の形態では、入力側ＰＬＬ回路４０Ａと出力側ＰＬＬ回路４０Ｂを別個に設けた場合を例として説明したが、これらを１つのＰＬＬ回路で構成してもよい。
【０１２３】
［第５の実施の形態の効果］
したがって、本実施の形態によれば、ＳｅｒＤｅｓ１０からのシリアルクロック信号Ｆｊに含まれる、入力信号＃ｉの変動による影響を受けることなく、パラレル信号を復号化することができる。これにより、データレートの低下を回避でき、十分な実用性を得ることができる。このため、実際の回路設計時に発生する作業負担を軽減できる。
【０１２４】
また、共通レジスタファイル４Ｘに入力されるパケットデータと書込用クロック信号との位相を合わせることができる。これにより、データレートの低下を回避でき、十分な実用性を得ることができる。このため、実際の回路設計時に発生する作業負担を軽減できる。
【０１２５】
また、本実施の形態において、上記構成に加えて、入力側エラスティックバッファ５ｊで、パラレル信号をバッファから読み出す際、当該インターフェース規格＃ｊのＭＡＣコントロール論理コア２ｊから出力された内部クロック信号からなる読出用クロック信号、あるいは、当該ＭＡＣコントロール論理コア２ｊに入力される入力側ＰＬＬクロック信号ＦＩｊからなる読出用クロック信号に基づいて、パケットデータを内部バッファから読み出して出力するようにしてもよい。
【０１２６】
これにより、ＭＡＣコントロール論理コア２ｊに入力されるパラレル信号と内部クロック信号との位相を合わせることができる。したがって、データレートの低下を回避でき、十分な実用性を得ることができる。このため、実際の回路設計時に発生する作業負担を軽減できる。
【０１２７】
また、本実施の形態によれば、各受信ユニット１ｉにおいて、各インターフェース規格＃ｊのパケットデータが１つの共通レジスタファイル４Ｘで保持されることになる。このため、インターフェース規格＃ｊごとに、レジスタファイルを設けた場合と比較して、各受信ユニット１ｉの回路規模を大幅に削減することができる。したがって、実際の回路設計時に発生する作業負担を軽減できる。
【０１２８】
また、インターフェース規格＃ｊごとに、レジスタファイルを設けた場合と比較して、各受信ユニット１ｉからのパラレル形式の出力信号が出力信号＃ｉｊ（ｉ＝１〜ｍの整数、ｊ＝１〜ｎの整数）から出力信号＃ｉへと１／ｎに削減されるため、出力セレクタ２０に入力される出力信号も１／ｎに削減することができる。このため、出力セレクタ２０周辺における配線集中を緩和することができ、配線面積を大幅に削減してレイアウト効率を改善することができるだけでなく、配線の長さを最小限かつ均等にできるため、選択後の出力信号の高スループット化を実現することが可能となる。したがって、実際の回路設計時に発生する作業負担を軽減できる。
【０１２９】
［実施の形態の拡張］
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施形態については、矛盾しない範囲で任意に組み合わせて実施することができる。
【符号の説明】
【０１３０】
１…信号受信回路、１１，〜，１ｍ，１ｉ…受信ユニット、２０…出力セレクタ、２０Ａ，２０Ｂ…ＡＮＤゲート、２０Ｃ…ＯＲゲート、２０Ｉ…インバータ、２０１，〜，２０ｍ，２０ｉ…２：１セレクタ、３０…読出制御回路、４０Ａ…入力側ＰＬＬ回路、４０Ｂ…出力側ＰＬＬ回路、１０…ＳｅｒＤｅｓ、１Ａ…Ｓ／Ｐ変換器、１Ｂ…ＣＤＲ回路、１Ｃ，１Ｄ…セレクタ、２１，〜，２ｎ，２ｊ…ＭＡＣコントロール論理コア、２Ａ…クロック信号分配回路、２Ｂ…フリップフロップ回路、２Ｃ…ＭＡＣ処理回路、３１，〜，３ｎ，３ｊ…バス幅変換回路、４１，〜，４ｎ，４ｊ…レジスタファイル、４Ｘ…共通レジスタファイル、５１，〜，５ｎ，５ｊ…入力側エラスティックバッファ、５Ａ…内部バッファ、５Ｂ…入力選択回路、５Ｃ…出力選択回路、５Ｄ…出力ラッチ回路、５Ｅ…選択番号カウンタ、６１，〜，６ｎ，６ｊ…遅延回路、７１，〜，７ｎ，７ｊ…出力側エラスティックバッファ、７Ａ…記憶回路、７Ｂ…書込アドレスカウンタ、７Ｃ…読出アドレスカウンタ、７Ｄ…比較回路、８０…データセレクタ、ＦＬ…ローカルクロック信号、ＦＳ…システムクロック信号、ＲＱ…読出要求信号、ＳＥＬ…選択信号、Ｆ１，〜，Ｆｎ，Ｆｊ…シリアルクロック信号、Ｒ１，〜，Ｒｎ，Ｒｊ…パラレル信号。
【図１】
2014138362.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014138362.tif 000009
【図８】
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【図９】
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【図１０】
2014138362.tif 000012
【図１１】
2014138362.tif 000013
【図１２】
2014138362.tif 000014
【図１３】
2014138362.tif 000015
【図１４】
2014138362.tif 000016
【図１５】
2014138362.tif 000017
【図１６】
2014138362.tif 000018
【図１７】
2014138362.tif 000019
【図１８】
2014138362.tif 000020
【図１９】
2014138362.tif 000021
【図２０】
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