(57)【要約】      （修正有）【課題】送受信装置間信号伝送において、受信側で、クロック同期用タンク回路を用いずに信号を送るビット同期回路を提供する。【解決手段】装置内Ｅ／Ｏ変換回路用外部変調用元クロックを遅延させた多相クロックを発生させる多相クロック発生回路と、受信Ｏ／Ｅ変換ＮＲＺデータ信号をラッチするデータラッチ回路と、ラッチされたＮ相のラッチデータ信号とラッチに用いた多相クロックにより、ラッチデータ信号のフレーム同期またはセル同期を取フレーム同期回路またはセル同期回路とを備えたビット同期回路。【選択図】図１
2014103609.tif 000002
【特許請求の範囲】
【請求項１】
フレーム同期を用いて信号伝送する信号伝送またはフルＡＴＭ信号伝送の受信側ビット同期回路において、
装置内Ｅ／Ｏ変換回路用外部変調用元クロックを遅延させたクロック位相番号が大きくなる程クロック位相が遅れる多相クロックを発生させる多相クロック発生回路と、
前記多相クロック発生回路で発生した多相クロックで、受信Ｏ／Ｅ変換ＮＲＺデータ信号をラッチするデータラッチ回路と、
ラッチされたＮ相のラッチデータ信号とラッチに用いた前記多相クロックにより、前記ラッチデータ信号のフレーム同期またはセル同期を取り、フレーム同期またはセル同期が確立した場合には、クロック位相番号順に並べたクロック位相番号対応の記憶回路の中のクロック位相番号対応の記憶回路に、フレーム同期確立信号またはセル同期確立信号を書き込み、一方、フレーム同期またはセル同期が外れた場合は、クロック位相番号対応の前記記憶回路の書き込んだフレーム同期確立信号またはセル同期確立信号を消し、クロック位相番号１に対応する記憶回路とクロック位相番号Ｎに対応する記憶回路を接続して記憶回路の、前記記憶回路にフレーム同期確立信号またはセル同期確立信号が記憶されているクロック位相番号の中の中央のクロック位相番号に対応するラッチデータ信号とクロックとそのクロック位相番号に対応するフレーム位相信号またはセル位相信号に、装置内に取り込むラッチデータ信号とクロックとフレーム位相信号またはセル位相信号を変更するフレーム同期回路またはセル同期回路と、
を備えたことを特徴とするビット同期回路。
【請求項２】
請求項１に記載のビット同期回路において、
前記記憶回路は、クロック位相番号対応の１ビットメモリをＮ個リング状に位相番号順に並べたリングメモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応のリングメモリの１ビットメモリ領域に１を書き込み、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の前記リングメモリの１ビットメモリ領域に０を書き込む構成であり、
前記リングメモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリの選択は、前記リングメモリの１が記録されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリの数を０が記録されている１ビットメモリの直前までカウンタでカウントし、そのカウンタの最下位ビットを除くカウンタのビット値を別のダウンカウンタにセットし、そのダウンカウンタについて、前記リングメモリに１が設定されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリ毎に、そのダウンカウンタのカウンタ値を１カウントダウンし、カウンタ値が０となった１ビットメモリを選択すること、
を特徴とするビット同期回路
【請求項３】
請求項１に記載のビット同期回路において、
前記記憶回路は、クロック位相番号対応の１ビットメモリをＮ個リング状に位相番号順に並べたリングメモリであり、フレーム同期またはセル同期が確立した前記フレーム同期回路または前記セル同期回路は、前記フレーム同期回路または前記セル同期回路対応のクロック位相番号対応のリングメモリの１ビットメモリ領域に１を書き込み、一方、フレーム同期またはセル同期が外れた前記フレーム同期回路または前記セル同期回路は、前記フレーム同期回路または前記セル同期回路対応のクロック位相番号対応の前記リングメモリの１ビットメモリ領域に０を書き込む構成であり、
前記リングメモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリの選択は、前記リングメモリの１が記録されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリの数を０が記録されている１ビットメモリの直前までカウンタでカウントし、そのカウンタの最下位ビットを除くカウンタのビット値を別のメモリにセットし、新たなカウンタについて、前記リングメモリに１が設定されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリ毎に、そのカウンタのカウンタ値を１カウントアップし、カウンタ値が別のメモリにセットした値と同じとなった１ビットメモリを選択すること、
を特徴とするビット同期回路
【請求項４】
請求項１に記載のビット同期回路において、
前記記憶回路は、クロック位相番号対応の１ビットメモリを位相番号順にＮ個１列に並べた同じ内容のメモリ列を、左列の第Ｎ多相クロック位相番号対応の１ビットメモリと右列の第１多相クロック位相番号対応のメモリが接続されるように、左右の列に繋げて並べた列メモリであり、フレーム同期またはセル同期が確立した前記フレーム同期回路または前記セル同期回路は、前記フレーム同期回路または前記セル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に１を書き込み、フレーム同期またはセル同期が外れた前記フレーム同期回路または前記セル同期回路は、前記フレーム同期回路または前記セル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に０を書き込構成であり、
前記列メモリの中で１が連続して記録されている前期列メモリ領域の中央の１ビットメモリの選択は、前期列メモリの１が設定されている境界の前期列メモリが、左側の列で、右側方向の前期列メモリに１が記録されているならば右側方向に、一方、右側の列で、左側方向のメモリに１が記録されているならば左側方向に、１が設定されているメモリの数を０が記録されているメモリの直前までカウンタでカウントして進み、そのカウンタの最下位ビットを除くカウント値である半分の値を別のダウンカウンタにセットし、そのダウンカウンタについて、前記列メモリに１が設定されている境界メモリから１が設定されているメモリ方向に進み、１が設定されているメモリ毎に、そのダウンカウンタのカウンタ値を１カウントダウンし、カウンタ値が０となった場合の１ビットメモリを選択すること、
を特徴とするビット同期回路。
【請求項５】
請求項１に記載のビット同期回路において、
前記記憶回路は、クロック位相番号対応の１ビットメモリを位相番号順にＮ個１列に並べた同じ内容のメモリ列を、左列の第Ｎ多相クロック位相番号対応の１ビットメモリと右列の第１多相クロック位相番号対応のメモリが接続されるように、左右の列に繋げて並べた列メモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に１を書き込み、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に０を書き込む構成であり、
前記列メモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリの選択は、前記列メモリの１が設定されている境界のメモリが、左側の列で、右側方向のメモリに１が記録されているならば右側方向に、一方、右側の列で、左側方向のメモリに１が記録されているならば左側方向に、１が設定されているメモリの数を０が記録されているメモリの直前までカウンタでカウントして進み、そのカウンタの最下位ビットを除くカウント値を別のメモリにセットし、新たなカウンタについて、メモリに１が設定されている境界メモリから１が設定されているメモリ方向に進み、１が設定されているメモリ毎に、そのカウンタのカウンタ値を１カウントアップし、カウンタ値が別のメモリにセットされている計数した値の半分の値と同じ値となった場合の１ビットメモリを選択すること、
を特徴とするビット同期回路
【請求項６】
請求項１に記載のビット同期回路において、
前記記憶回路は、一つのメモリであり、フレーム同期またはセル同期が確立した前記フレーム同期回路または前記セル同期回路は、その一つのメモリの前記フレーム同期回路または前記セル同期回路対応のクロック位相番号の示すアドレス位置とそのアドレス位置にＮを加えたアドレス位置の両方のメモリアドレス位置に１を書き込み、フレーム同期またはセル同期が外れた前記フレーム同期回路または前記セル同期回路は、一つのメモリの前記フレーム同期回路または前記セル同期回路対応のクロック位相番号の示すアドレス位置とそのアドレス位置にＮを加えたアドレス位置の両方のメモリアドレス位置に０を書き込む構成であり、
一つのメモリの連続して１が記録されているアドレス群の中央アドレスの選択は、アドレス１からアドレスを１ずつ増加し、０を読みだした後、初めて１が記録されているアドレスからアドレス毎１が記録されている場合には、カウンタを１カウントアップする動作を０が記録されているアドレスの直前まで行い、そのカウンタの最下位ビットを除く上位ビット値を別のダウンカウンタまたはカウンタにセットし、アドレス１からアドレスを１ずつ増加し、０を読みだした後、初めて１が記録されているアドレスからアドレス毎１が記録されている場合には、計数した値の半分の値がセットされているダウンカウンタのカウンタ値を１カウントダウンする動作を続け、カウンタ値が０となった場合のアドレスを選択するか、または、アドレス１からアドレスが増す毎に前記計数した値の半分の値がセットされているカウンタに１カウントアップする動作を続け、一つのメモリの０を読み出した後、初めて１を読み出した時のカウンタのカウント値をアドレスとするアドレスを選択すること、
を特徴とするビット同期回路。
【請求項７】
請求項１から４に記載のビット同期回路において、
出力するデータ信号用のＥ／Ｏ変換器の外部変調用クロックは、前記ビット同期回路が搭載されている装置内に取り込んだクロックであること、
を特徴とするビット同期回路。
【請求項８】
請求項５に記載のビット同期回路において、
装置から出力するデータ信号用のＥ／Ｏ変換器の外部変調用クロックは、前記ビット同期回路が搭載されている装置に入力するフレーム同期を用いて信号伝送する信号伝送のデータが選択した、装置内Ｅ／Ｏ変換器用元クロックで作成した多相クロックの中の位相クロック、又は、前記ビット同期回路が搭載されている装置に入力するフルＡＴＭ信号伝送のデータが選択した、装置内Ｅ／Ｏ変換器用元クロックで作成した多相クロックの中の位相クロックであること、
を特徴とするビット同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
送受信装置間信号伝送において、受信側で、クロック同期用タンク回路を用いずに、フレーム同期を用いて信号を送る伝送方法またはフルＡＴＭ信号を送る伝送方法に用いるビット同期回路に関する。
【背景技術】
【０００２】
受信側で、クロック同期用タンク回路を用いずに、装置クロックを用いたビット同期方法の従来技術としては、特開平９−３６８４９「ビット同期回路及びビット同期方式」および特開２００９−１５９１１４「ビット同期回路」がある。前者は、受信ＮＲＺ光信号のＯ／Ｅ変換ＮＲＺデータ信号をＥ／Ｏ変換回路用外部変調用元クロックを遅延させて作ったＮ相の装置クロックでラッチしたＮ個のデータ信号の中で変化点が装置のＥ／Ｏ変換回路用外部変調用元クロックの立ち上がり点間の中心に来るデータ信号を選択する方法である。
【０００３】
後者は、図３に示すように、受信ＲＺデータ信号（ｃ）を装置内のＮ相の正多相クロック（ａ）でサンプリングしたデータ信号（ｄ）の１／２分周した信号（ｅ）を、元の装置クロックの１／２分周したクロック（ｋ）でラッチした信号（ｆ）と、受信ＲＺデータ信号（ｃ）を装置内のＮ相の負多相クロック（ｂ）でサンプリングしたデータ信号（ｇ）の１／２分周した信号（ｈ）を、元の装置クロックの１／２分周したクロック（ｋ）でラッチした信号（ｉ）との関係が１と０の逆の符号となる場合が一定数以上続いた時、その位相の正および負の多相クロックで受信ＲＺデータをサンプリングした信号のＯＲ信号を装置内に取り込む選択データ信号とする方法である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−３６８４９号公報
【特許文献２】特開２００９−１５９１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ビット同期技術としての特開平９−３６８４９は、選択すべき中心位相位置を知る手段が難しい問題がある。また、特開２００９−１５９１１４は、ＲＺデータ信号のジッタに弱い問題がある。また、これらの従来技術は、正確なクロック位相を選択する厳密な手段が無いという問題がある。
【課題を解決するための手段】
【０００６】
本発明は、フレーム同期を用いて信号伝送する信号伝送またはフルＡＴＭ信号伝送の受信側ビット同期回路に関し、受信側でクロック用のタンク回路を用いずに、装置内Ｅ／Ｏ変換回路用外部変調用元クロックを遅延させたクロック位相番号が大きくなる程クロック位相が遅れる多相クロックを発生させる多相クロック発生回路と、多相クロック発生回路で発生した多相クロックで、受信Ｏ／Ｅ変換ＮＲＺデータ信号をラッチするデータラッチ回路と、ラッチされたＮ相のラッチデータ信号とラッチに用いた多相クロックにより、ラッチデータ信号のフレーム同期またはセル同期を取り、フレーム同期またはセル同期が確立した場合には、クロック位相番号順に並べたクロック位相番号対応の記憶回路の中のクロック位相番号対応の記憶回路に、フレーム同期確立信号またはセル同期確立信号を書き込み、一方、フレーム同期またはセル同期が外れた場合は、クロック位相番号対応の前記記憶回路の書き込んだフレーム同期確立信号またはセル同期確立信号を消し、クロック位相番号１に対応する記憶回路とクロック位相番号Ｎに対応する記憶回路を接続して記憶回路の、前記記憶回路にフレーム同期確立信号またはセル同期確立信号が記憶されているクロック位相番号の中の中央のクロック位相番号に対応するラッチデータ信号とクロックとそのクロック位相番号に対応するフレーム位相信号またはセル位相信号に、装置内に取り込むラッチデータ信号とクロックとフレーム位相信号またはセル位相信号を変更するフレーム同期回路またはセル同期回路とを備えたビット同期回路である。
【０００７】
上記記憶回路は、クロック位相番号対応の１ビットメモリをＮ個リング状に位相番号順に並べたリングメモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応のリングメモリの１ビットメモリ領域に１を書き込み、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の前記リングメモリの１ビットメモリ領域に０を書き込む構成である。
【０００８】
そのリングメモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリを選択する方法は、そのリングメモリの１が記録されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリの数を０が記録されている１ビットメモリの直前までカウンタでカウントし、そのカウンタの最下位ビットを除くカウンタのビット値を別のダウンカウンタにセットし、そのダウンカウンタについて、前記リングメモリに１が設定されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリ毎に、そのダウンカウンタのカウンタ値を１カウントダウンし、カウンタ値が０となった１ビットメモリを選択する方法である。
【０００９】
また、上記記憶回路は、クロック位相番号対応の１ビットメモリをＮ個リング状に位相番号順に並べたリングメモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応のリングメモリの１ビットメモリ領域に１を書き込み、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の前記リングメモリの１ビットメモリ領域に０を書き込む構成である。
【００１０】
そのリングメモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリを選択する方法は、そのリングメモリの１が記録されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリの数を０が記録されている１ビットメモリの直前までカウンタでカウントし、そのカウンタの最下位ビットを除くカウンタのビット値を別のメモリにセットし、新たなカウンタについて、前記リングメモリに１が設定されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリ毎に、そのカウンタのカウンタ値を１カウントアップし、カウンタ値が前記別のメモリにセットした値と同じとなった１ビットメモリを選択する方法である。
【００１１】
また、上記記憶回路は、クロック位相番号対応の１ビットメモリを位相番号順にＮ個１列に並べた同じ内容のメモリ列を、左列の第Ｎ多相クロック位相番号対応の１ビット
メモリと右列の第１多相クロック位相番号対応のメモリが接続されるように、左右の列に繋げて並べた列メモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に１を書き込むか、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に０を書き込構成である。
【００１２】
その列メモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリを選択する方法は、そのメモリの１が設定されている境界のメモリが、左側の列で、右側方向のメモリに１が記録されているならば右側方向に、一方、右側の列で、左側方向のメモリに１が記録されているならば左側方向に、１が設定されているメモリの数を０が記録されているメモリの直前までカウンタでカウントして進み、そのカウンタの最下位ビットを除くカウント値を別のダウンカウンタにセットし、そのダウンカウンタについて、前記メモリに１が設定されている境界メモリから１が設定されているメモリ方向に進み、１が設定されているメモリ毎に、そのダウンカウンタのカウンタ値を１カウントダウンし、カウンタ値が０となった場合の１ビットメモリを選択する方法である。
【００１３】
また、記憶回路は、クロック位相番号対応の１ビットメモリを位相番号順にＮ個１列に並べた同じ内容のメモリ列を、左列の第Ｎ多相クロック位相番号対応の１ビット
メモリと右列の第１多相クロック位相番号対応のメモリが接続されるように、左右の列に繋げて並べた列メモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に１を書き込むか、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に０を書き込構成である。
【００１４】
その列メモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリを選択する方法は、そのメモリの１が設定されている境界のメモリが、左側の列で、右側方向のメモリに１が記録されているならば右側方向に、一方、右側の列で、左側方向のメモリに１が記録されているならば左側方向に、１が設定されているメモリの数を０が記録されているメモリの直前までカウンタでカウントして進み、そのカウンタの最下位ビットを除くカウント値を別のメモリにセットし、新たなカウンタについて、前記メモリに１が設定されている境界メモリから１が設定されているメモリ方向に進み、１が設定されているメモリ毎に、そのカウンタのカウンタ値を１カウントアップし、カウンタ値が前記別のメモリにセットされている前記計数した値の半分の値と同じ値となった場合の１ビットメモリを選択する方法である。
【００１５】
また、上記記憶回路は、一つのメモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、その一つのメモリのそのフレーム同期回路またはセル同期回路対応のクロック位相番号の示すアドレス位置とそのアドレス位置にＮを加えたアドレス位置の両方のメモリアドレス位置に１を書き込み、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、その一つのメモリのそのフレーム同期回路またはセル同期回路対応のクロック位相番号の示すアドレス位置とそのアドレス位置にＮを加えたアドレス位置の両方のメモリアドレス位置に０を書き込む構成である。
【００１６】
一つのメモリの連続して１が記録されているアドレス群の中央アドレスを選択する方法は、アドレス１からアドレスを１ずつ増加し、０を読みだした後、初めて１が記録されているアドレスからアドレス毎１が記録されている場合には、カウンタを１カウントアップする動作を０が記録されているアドレスの直前まで行い、そのカウンタの最下位ビットを除く上位ビット値を別のダウンカウンタまたはカウンタにセットし、アドレス１からアドレスを１ずつ増加し、０を読みだした後、初めて１が記録されているアドレスからアドレス毎１が記録されている場合には、その前記計数した値の半分の値がセットされているダウンカウンタのカウンタ値を１カウントダウンする動作を続け、カウンタ値が０となった場合のアドレスを選択する方法か、または、アドレス１からアドレスが増す毎に前記計数した値の半分の値がセットされているカウンタに１カウントアップする動作を続け、一つのメモリの０を読み出した後、初めて１を読み出した時のカウンタのカウント値をアドレスとするアドレス選択方法である。
【００１７】
さらに、その装置内に取り込んだクロックを装置から出力するデータ信号用のＥ／Ｏ変換器の外部変調用クロックとする。さらに、その装置から出力するデータ信号用のＥ／Ｏ変換器の外部変調用クロックは、装置に入力するフレーム同期を用いて信号伝送する信号伝送のデータが選択した、装置内Ｅ／Ｏ変換器用元クロックで作成した多相クロックの中の位相クロックでも、または装置に入力するフルＡＴＭ信号伝送のデータが選択した、装置内Ｅ／Ｏ変換器用元クロックで作成した多相クロックの中の位相クロックでもよく、両者が使用可能であるように装置構成する。
【発明の効果】
【００１８】
本発明は、正確なクロック位相を選択するため、従来技術では用いなかったビット同期回路より、回路構成の上で上位回路のフレーム同期確立信号またはセル同期確立信号を用い、フレーム同期確立またはセル同期確立の取れた境界のクロック位相から正確なクロック位相を求めるようにしたので、正確なクロック位相を早い段階から選択できる利点がある。
【００１９】
また、本発明のビット同期回路は、受信装置で、クロック用のタンク回路を用いずに、装置内多相クロックを用いて、送信側で、受信側に送るデータ用のＥ／Ｏ変換器の外部変調用の中心クロック周波数が、受信装置の独立Ｅ／Ｏ変換回路用外部変調用元クロックの中心周波数とどちらにずれていても、ビット同期を取ることができるので、装置コストが下がる利点がある。
【００２０】
また、フレーム同期を用いた信号伝送網においても、クロック同期網が不要か、または厳密なクロック同期網を作る必要がないので、網コストおよび装置コストが下がる利点がある。また、フレーム同期を用いた信号伝送方法では、従来のＳＤＨと同様に、フレーム内に、パケットを入れて送信でき、しかも、パケットの先頭をポインタで指定すれば、単独のパケット伝送のように、そのパケット同期が取れなければ、そのパケットの信号が失われることのようなことがない利点がある。また、本発明は、フルＡＴＭ網とフレーム同期を用いた信号伝送方法網の混在網を可能にする利点がある。
【図面の簡単な説明】
【００２１】
【図１】実施例１の動作を説明するための図である。
【図２】実施例２の動作を説明するための図である。
【図３】従来例の動作を説明するための図である。
【発明を実施するための形態】
【００２２】
本発明の第１実施例を図１に示す。この実施例は、フレーム同期を用いて信号伝送する信号伝送網における受信装置で、クロック同期用のタンク回路を用いずに、装置内のＥ／Ｏ変換回路用外部変調用元クロックのＮ相クロック３１を用いて受信データ信号のビット同期を取るビット同期回路である。
【００２３】
図１において、フレーム同期を用いて信号伝送する信号伝送網における受信装置は、光伝送路７、Ｏ／Ｅ変換回路８、Ｅ／Ｏ変換回路用外部変調用元クロックのＮ相クロック発生回路３０、Ｎ相クロックにより受信データをラッチする回路３２、第１位相の多相クロックとデータ信号用のフレーム同期回路（１）３６、第Ｎ−１位相の多相クロックとデータ信号用のフレーム同期回路（Ｎ−１）３７、第Ｎ位相の多相クロックとデータ信号用のフレーム同期回路（Ｎ）３８、最適クロック位相選択回路４３、装置内に取り込むクロック位相番号対応のフレーム位相信号およびクロックおよびデータ信号のセレク４７から構成されている。
【００２４】
信号は、Ｎ相クロック３１、第１位相の多相クロックとデータ信号３３、第Ｎ−１位相の多相クロックとデータ信号３４、第Ｎ位相の多相クロックとデータ信号３５、フレーム同期確立信号４２、セレクタ４７の制御信号４８、装置内に取り込まれる同期したクロック位相番号対応のフレーム位相信号およびクロック４９がある。
【００２５】
１からＮの多相クロックとデータ信号は、番号が大きくなる程、位相が遅れている信号である。以下にこの図の動作を説明する。
【００２６】
この実施例は、受信側でクロック用のタンク回路を用いずに、装置内Ｅ／Ｏ変換回路用外部変調用元クロックを遅延させたクロック位相番号が大きくなる程クロック位相が遅れるＮ多相クロックで、受信Ｏ／Ｅ変換ＮＲＺデータ信号をラッチし、そのＮ相のラッチデータ信号と、そのラッチに用いた多相クロックにより、そのデータ信号のフレーム同期を取り、フレーム同期が確立した場合には、フレーム同期が確立したフレーム同期回路は、クロック位相番号順に並べたクロック位相番号対応の記憶回路（リング状に並べた記憶回路カットする）の中の、そのフレーム同期が確立したフレーム同期回路対応のクロック位相番号対応の記憶回路にフレーム同期確立信号を書き込む。
【００２７】
一方、フレーム同期が外れたフレーム同期回路は、そのフレーム同期回路対応のクロック位相番号対応の前記記憶回路の前記書き込んだフレーム同期確立信号を消す構成であり、クロック位相番号１に対応する記憶回路とクロック位相番号Ｎに対応する記憶回路を接続して記憶回路をリング状に並べたと考えた場合の、前記記憶回路にフレーム同期確立信号が記憶されているクロック位相番号の中の中央のクロック位相番号に対応するラッチデータ信号とクロックとそのクロック位相番号に対応するフレーム同期回路のフレーム位相信号に、装置内に取り込むラッチデータ信号とクロックとフレーム位相信号またはセル位相信号を、セレクタ４７に最適クロック位相選択回路４３が判断し、変更する。
【００２８】
また、上記記憶回路は、クロック位相番号対応の１ビットメモリをＮ個リング状に位相番号順に並べたリングメモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応のリングメモリの１ビットメモリ領域に１を書き込み、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の前記リングメモリの１ビットメモリ領域に０を書き込む構成である。
【００２９】
そのリングメモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリを選択する方法は、そのリングメモリの１が記録されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリの数を０が記録されている１ビットメモリの直前までカウンタでカウントし、そのカウンタの最下位ビットを除くカウンタのビット値を別のダウンカウンタにセットし、そのダウンカウンタについて、前記リングメモリに１が設定されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリ毎に、そのダウンカウンタのカウンタ値を１カウントダウンし、カウンタ値が０となった１ビットメモリを選択する方法である。
【００３０】
また、上記記憶回路は、クロック位相番号対応の１ビットメモリをＮ個リング状に位相番号順に並べたリングメモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応のリングメモリの１ビットメモリ領域に１を書き込み、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の前記リングメモリの１ビットメモリ領域に０を書き込む構成である。
【００３１】
そのリングメモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリを選択する方法は、そのリングメモリの１が記録されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリの数を０が記録されている１ビットメモリの直前までカウンタでカウントし、そのカウンタの最下位ビットを除くカウンタのビット値を別のメモリにセットし、新たなカウンタについて、前記リングメモリに１が設定されている境界の１ビットメモリから１が設定されている１ビットメモリ方向にリングメモリを回り、１が設定されている１ビットメモリ毎に、そのカウンタのカウンタ値を１カウントアップし、カウンタ値が前記別のメモリにセットした値と同じとなった１ビットメモリを選択する方法である。
【００３２】
また、上記記憶回路は、クロック位相番号対応の１ビットメモリを位相番号順にＮ個１列に並べた同じ内容のメモリ列を、左列の第Ｎ多相クロック位相番号対応の１ビット
メモリと右列の第１多相クロック位相番号対応のメモリが接続されるように、左右の列に繋げて並べた列メモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に１を書き込むか、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に０を書き込構成である。
【００３３】
その列メモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリを選択する方法は、そのメモリの１が設定されている境界のメモリが、左側の列で、右側方向のメモリに１が記録されているならば右側方向に、一方、右側の列で、左側方向のメモリに１が記録されているならば左側方向に、１が設定されているメモリの数を０が記録されているメモリの直前までカウンタでカウントして進み、そのカウンタの最下位ビットを除くカウント値を別のダウンカウンタにセットし、そのダウンカウンタについて、前記メモリに１が設定されている境界メモリから１が設定されているメモリ方向に進み、１が設定されているメモリ毎に、そのダウンカウンタのカウンタ値を１カウントダウンし、カウンタ値が０となった場合の１ビットメモリを選択する方法である。
【００３４】
また、記憶回路は、クロック位相番号対応の１ビットメモリを位相番号順にＮ個１列に並べた同じ内容のメモリ列を、左列の第Ｎ多相クロック位相番号対応の１ビット
メモリと右列の第１多相クロック位相番号対応のメモリが接続されるように、左右の列に繋げて並べた列メモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に１を書き込むか、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、そのフレーム同期回路またはセル同期回路対応のクロック位相番号対応の列メモリの１ビットメモリ領域に０を書き込構成である。
【００３５】
その列メモリの中で１が連続して記録されているメモリ領域の中央の１ビットメモリを選択する方法は、そのメモリの１が設定されている境界のメモリが、左側の列で、右側方向のメモリに１が記録されているならば右側方向に、一方、右側の列で、左側方向のメモリに１が記録されているならば左側方向に、１が設定されているメモリの数を０が記録されているメモリの直前までカウンタでカウントして進み、そのカウンタの最下位ビットを除くカウント値を別のメモリにセットし、新たなカウンタについて、前記メモリに１が設定されている境界メモリから１が設定されているメモリ方向に進み、１が設定されているメモリ毎に、そのカウンタのカウンタ値を１カウントアップし、カウンタ値が前記別のメモリにセットされている前記計数した値の半分の値と同じ値となった場合の１ビットメモリを選択する方法である。
【００３６】
また、上記記憶回路は、一つのメモリであり、フレーム同期またはセル同期が確立したフレーム同期回路またはセル同期回路は、その一つのメモリのそのフレーム同期回路またはセル同期回路対応のクロック位相番号の示すアドレス位置とそのアドレス位置にＮを加えたアドレス位置の両方のメモリアドレス位置に１を書き込み、一方、フレーム同期またはセル同期が外れたフレーム同期回路またはセル同期回路は、その一つのメモリのそのフレーム同期回路またはセル同期回路対応のクロック位相番号の示すアドレス位置とそのアドレス位置にＮを加えたアドレス位置の両方のメモリアドレス位置に０を書き込む構成である。
【００３７】
一つのメモリの連続して１が記録されているアドレス群の中央アドレスを選択する方法は、アドレス１からアドレスを１ずつ増加し、０を読みだした後、初めて１が記録されているアドレスからアドレス毎１が記録されている場合には、カウンタを１カウントアップする動作を０が記録されているアドレスの直前まで行い、そのカウンタの最下位ビットを除く上位ビット値を別のダウンカウンタまたはカウンタにセットし、アドレス１からアドレスを１ずつ増加し、０を読みだした後、初めて１が記録されているアドレスからアドレス毎１が記録されている場合には、その前記計数した値の半分の値がセットされているダウンカウンタのカウンタ値を１カウントダウンする動作を続け、カウンタ値が０となった場合のアドレスを選択する方法、または、アドレス１からアドレスが増す毎に前記計数した値の半分の値がセットされているカウンタに１カウントアップする動作を続け、一つのメモリの０を読み出した後、初めて１を読み出した時のカウンタのカウント値をアドレスとするアドレス選択方法である。
【００３８】
このセレクタ４７における装置内へのデータ信号とクロックの切り替えは、装置内Ｅ／Ｏ変換回路用外部変調用元クロックの中心周波数が、送信側で、受信側に送るデータ用のＥ／Ｏ変換器の外部変調用の中心クロック周波数より小さい場合には、装置内へ取り込むデータ信号対応の多相クロック位相は、順次クロック位相が遅れる方向への切り替えである。
【００３９】
一方、装置内Ｅ／Ｏ変換回路用外部変調用元クロックの中心周波数が、送信側で、受信側に送るデータ用のＥ／Ｏ変換器の外部変調用の中心クロック周波数より大きい場合には、装置内へ取り込むデータ信号対応の多相クロック位相は、順次クロック位相が進む方向への切り替えである。
【００４０】
次に、本発明の第２実施例を図２に示す。この実施例は、ＡＴＭ網における受信装置で、クロック同期用のタンク回路を用いずに、装置内のＥ／Ｏ変換回路用外部変調用元クロックの多相クロックを用いて受信データ信号のビット同期を取るビット同期回路である。
【００４１】
図２において、ビット同期回路は、光伝送路７、Ｏ／Ｅ変換回路８、Ｅ／Ｏ変換回路用外部変調用元クロックのＮ相クロック発生回路８０、Ｎ相クロックにより受信データをラッチする回路８２、第１位相の多相クロックとデータ信号用のセル同期回路（１）８６、第Ｎ−１位相の多相クロックとデータ信号用のセル同期回路（Ｎ−１）８７、第Ｎ位相の多相クロックとデータ信号用のセル同期回路（Ｎ）８８、最適クロック位相選択回路９３、装置内に取り込むクロック位相番号対応の同期したフルＡＴＭ信号およびクロックのセレクタ９７から構成されている。
【００４２】
また、信号は、第１位相の多相クロックとデータ信号８３、第Ｎ−１位相の多相クロックとデータ信号８４、第Ｎ位相の多相クロックとデータ信号８５、セル同期確立信号９２、セレクタ９７の制御信号９８、装置内に取り込まれるクロック位相番号対応の同期したフルＡＴＭ信号およびクロック９９がある。
【００４３】
１からＮの多相クロックとデータ信号は、番号が大きくなる程、位相が遅れている信号である。以下にこの図の動作を説明する。
【００４４】
この実施例２は、フルＡＴＭ信号伝送の受信側ビット同期回路において、受信側でクロック用のタンク回路を用いずに、装置内Ｅ／Ｏ変換回路用外部変調用元クロックを遅延させたクロック位相番号が大きくなる程クロック位相が遅れるＮ多相クロックで、受信Ｏ／Ｅ変換ＮＲＺデータ信号をラッチし、そのＮ相のラッチデータ信号と、そのラッチに用いた多相クロックにより、そのデータ信号のセル同期を取る。
【００４５】
セル同期が確立した場合には、セル同期が確立したセル同期回路は、クロック位相番号順に並べたクロック位相番号対応の記憶回路（リング状に並べた記憶回路カットする）の中の、そのセル同期が確立したセル同期回路対応のクロック位相番号対応の記憶回路にセル同期確立信号を書き込み、一方、セル同期が外れたセル同期回路は、そのセル同期回路対応のクロック位相番号対応の前記記憶回路の前記書き込んだセル同期確立信号を消す構成である。
【００４６】
クロック位相番号１に対応する記憶回路とクロック位相番号Ｎに対応する記憶回路を接続して記憶回路をリング状に並べたと考えた場合の、前記記憶回路にセル同期確立信号が記憶されているクロック位相番号の中の中央のクロック位相番号に対応するラッチデータ信号とクロックとそのクロック位相番号に対応するセル同期回路のセル位相信号に、最適クロック位相選択回路９３が判断し、セレクタ９７において、装置内に取り込むラッチデータ信号とクロックとセル位相信号を変更する。
【００４７】
上記、記憶回路の構成は、実施例１と同じである。
【００４８】
このセレクタ９７における装置内へのデータ信号とクロックの切り替えは、装置内Ｅ／Ｏ変換回路用外部変調用元クロックの中心周波数が、送信側で、受信側に送るデータ用のＥ／Ｏ変換器の外部変調用の中心クロック周波数より小さい場合には、装置内へ取り込むデータ信号対応の多相クロック位相は、順次クロック位相が遅れる方向への切り替えである。
【００４９】
一方、装置内Ｅ／Ｏ変換回路用外部変調用元クロックの中心周波数が、送信側で、受信側に送るデータ用のＥ／Ｏ変換器の外部変調用の中心クロック周波数より大きい場合には、装置内へ取り込むデータ信号対応の多相クロック位相は、順次クロック位相が進む方向への切り替えである。
【００５０】
さらに、その装置内に取り込んだクロックを装置から出力するデータ信号用のE/O変換器の外部変調用クロックとすることを提案する。さらに、その装置から出力するデータ信号用のE/O変換器の外部変調用クロックは、装置に入力するフレーム同期を用いて信号伝送する信号伝送のデータが選択した、装置内E/O変換器用元クロックで作成した多相クロックの中の位相クロックでも、または装置に入力するフルＡＴＭ信号伝送のデータが選択した、装置内E/O変換器用元クロックで作成した多相クロックの中の位相クロックでも、使用可能であるように装置構成することもできる。
【００５１】
この方法は、正確なクロック位相を選択するため、従来技術では用いなかったビット同期より、回路構成の上で上位回路のフレーム同期確立信号またはセル同期確立信号を用いたところに特徴がある。これにより、正確なクロック位相を早い段階から選択できる特徴がある。なお、この方法は上り方向と下り方法の装置内クロックが違うか、装置内ではバッファ（ＦＩＦＯ）を介して、外部インタフェースクロックとは、位相が違う装置内クロックで動作させる必要がある。
【００５２】
この方法は、正確なクロック位相を選択するため、従来技術では用いなかったビット同期より、回路構成の上で上位回路のフレーム同期確立信号またはセル同期確立信号を用いたところに特徴がある。これにより、正確なクロック位相を早い段階から選択できる特徴がある。
【００５３】
なお、この方法は上り方向と下り方法の装置内クロックが違うか、装置内ではバッファ（ＦＩＦＯ）を介して、外部インタフェースクロックとは、位相が違う装置内クロックで動作させる必要がある。
【００５４】
以上、本発明について説明したが、本発明はその目的と利点を損なうことのない適宜の変形を含み、更に、上記の実施形態よる限定は受けない。
【符号の説明】
【００５５】
７  光伝送路
８  Ｏ／Ｅ変換回路
３０  Ｅ／Ｏ変換回路用外部変調用元クロックのＮ相クロック発生回路
３１  Ｎ相クロック、
３２  Ｎ相クロックにより受信データをラッチする回路
３３  第１位相の多相クロックとデータ信号
３４  第Ｎ−１位相の多相クロックとデータ信号
３５  第Ｎ位相の多相クロックとデータ信号
３６  第１位相の多相クロックとデータ信号用のフレーム同期回路（１）
３７  第Ｎ−１位相の多相クロックとデータ信号用のフレーム同期回路（Ｎ−１）
３８  第Ｎ位相の多相クロックとデータ信号用のフレーム同期回路（Ｎ）
４２  フレーム同期確立信号
４３  最適クロック位相選択回路
４７  装置内に取り込むクロック位相番号対応のフレーム位相信号およびクロックのセレクタ
４８  セレクタ４７の制御信号
４９  装置内に取り込まれるクロック位相番号対応のフレーム位相信号およびクロック  
８０  Ｅ／Ｏ変換回路用外部変調用元クロックのＮ相クロック発生回路
８１  Ｎ相クロック
８２  Ｎ相クロックにより受信データをラッチする回路
８３  第１位相の多相クロックとデータ信号
８４  第Ｎ−１位相の多相クロックとデータ信号
８５  第Ｎ位相の多相クロックとデータ信号
８６  第１位相の多相クロックとデータ信号用のセル同期回路１
８７  第Ｎ−１位相の多相クロックとデータ信号用のセル同期回路Ｎ−１
８８  第Ｎ位相の多相クロックとデータ信号用のセル同期回路Ｎ
９２  セル同期確立信号、
９３  最適クロック位相選択回路
９７  装置内に取り込むクロック位相番号対応の同期フルＡＴＭ信号およびクロックのセレクタ
９８  セレクタ９７の制御信号
９９  装置内に取り込まれるクロック位相番号対応の同期フルＡＴＭ信号およびクロック
【図１】
2014103609.tif 000003
【図２】
2014103609.tif 000004
【図３】
2014103609.tif 000005