(57)【要約】【課題】低ジッタであって、高周波の出力クロック信号の生成を、１つの位相同期回路で実現する。【解決手段】位相同期回路は、薄膜バルク弾性波共振子を有し、制御電圧に応じた周波数の出力クロック信号を生成する発振器と、入力クロック信号と、前記発振器の前記出力クロック信号を検出する位相比較部と、前記位相比較部が出力する前記出力クロック信号に応じて、前記発振器を制御する前記制御電圧を生成する電圧生成部と、を備え、前記位相比較部を含む位相同期ループの帯域が３００Ｈｚ以下に設定されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
薄膜バルク弾性波共振子を有し、制御電圧に応じた周波数の出力クロック信号を生成する発振器と、
入力クロック信号と、前記発振器の前記出力クロック信号とを比較して位相差を検出する位相比較部と、
前記位相比較部が出力する前記位相差に応じて、前記発振器を制御する前記制御電圧を生成する電圧生成部と
を備え、
前記位相比較部を含む位相同期ループの帯域が３００Ｈｚ以下に設定されている位相同期回路。
【請求項２】
前記位相比較部は、データ信号のエッジとして重畳されたクロックを前記入力クロック信号として抽出して、前記入力クロック信号と前記出力クロック信号との位相差を検出する
請求項１に記載の位相同期回路。
【請求項３】
前記位相比較部の入力端子に接続される第１の分周器を有し、
前記第１の分周器は、データ信号を分周して前記位相比較部に出力する請求項１または２に記載の位相同期回路。
【請求項４】
前記位相比較部を含む位相同期ループに含まれる第２の分周器を有し、
前記第２の分周器は、前記発振器の前記出力クロック信号を分周して前記位相比較部に出力する請求項１から３のいずれか１項に記載の位相同期回路。
【請求項５】
前記発振器は、
発振用増幅器と、
前記発振用増幅器と同一基板上に生成された周波数可変部と、
前記発振用増幅器と同一基板上に生成された前記薄膜バルク弾性波共振子と
を有する請求項１から４のいずれか１項に記載の位相同期回路。
【請求項６】
位相同期ループに含まれる前記位相比較部の入力端子に接続される第１の分周器と、
前記発振器の出力クロック信号を分周して前記位相比較部に出力すると共に、前記位相同期ループに含まれる第２の分周器と
を有し、
前記位相比較部は、前記第１の分周器から入力された分周されたデータ信号と、前記第２の分周器から入力された出力クロック信号との間の位相差を出力する
請求項１または２に記載の位相同期回路。
【請求項７】
前記電圧生成部は、
前記位相比較部から出力された位相差に応じた電流、または、電圧を出力する位相差信号生成部と、
前記位相差信号生成部の出力を平滑化した前記制御電圧に変換するローパスフィルタと
を有する請求項６に記載の位相同期回路。
【請求項８】
前記発振器の出力を分周して予め定められた出力周波数の出力クロック信号を生成する第３の分周器を有する請求項１から７のいずれか１項に記載の位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばデータから再生されたジッタを有する入力クロック信号のジッタを低減し、一例としてＧＨｚ体等の該入力クロック信号に同期した、高い周波数の安定したクロック信号を生成する位相同期回路に関する。
【背景技術】
【０００２】
近年、イーサネット（登録商標）、携帯電話などネットワーク、および、通信システムなどの発達は目覚ましく、今後更なる通信需要の増大に伴い、伝送信号の周波数が高くなることが予想される。これにより、通信システムにおける信号処理の基準となるクロック信号はＧＨｚ範囲に及ぶ高周波化と、低ジッタ化が求められることになる。伝送信号は通常、基準となるクロック信号のエッジでサンプリングされ、信号処理が行われる。つまり伝送信号の高速化に伴って、その信号処理の基準となるクロック信号の高周波化が必要となる。伝送信号が高周波になり信号周期が短くなると、伝送周期全体のクロック信号によるサンプリングの誤差に与える影響は大きくなるので、クロック信号の低ジッタ化が必要となる。ジッタとは基準となるクロック信号のエッジの揺らぎを意味し、このエッジ揺らぎにより信号処理の精度が劣化する。例えば、デジタル通信処理においてはビットエラーレートの劣化が起こり、また、例えばアナログデジタル変換処理においては信号対ノイズパワー比率が劣化することとなる。
【０００３】
信号処理を行うための高周波のクロック信号は、一般に、基準となる入力クロック信号を、位相同期回路で高周波化することによって生成される。位相同期回路においては、位相同期回路を構成する回路ブロックのノイズにより、出力クロック信号にジッタが現れる。このジッタの要因として、一般に電圧制御型の可変周波数の発振器のノイズが大きく寄与している。発振器のノイズが出力クロック信号に伝搬する特性は、高域通過フィルタ特性となり、遮断周波数は位相同期回路のループ帯域と同等である。そのため、入力クロック信号が、ジッタの小さな安定したクロック信号の場合、出力クロック信号のジッタを低減するために位相同期回路のループ帯域は高く設定される。
【０００４】
一方、一般に位相同期回路における入力クロック信号のジッタ伝達特性は位相同期回路のループ帯域と同等の遮断周波数となる低域通過フィルタ特性を有する。つまり、位相同期回路の入力クロック信号のジッタが、出力クロック信号のジッタ特性の主要な原因になる場合は、位相同期回路のループ帯域を低く設定する必要がある。
【０００５】
現在、様々な同期通信システムにおける中継装置などでは、高速シリアル伝送方式が用いられており、その信号処理の基準となるクロック信号は、受信したデータに埋め込まれており、クロックデータリカバリー（ＣＤＲ）方式により送信元に同期したクロック信号として復元される。クロックデータリカバリー方式により生成されたクロック信号は、一般にジッタが非常に大きいので、ジッタを除去したうえで、さらに信号処理に必要な周波数に変換される必要がある。このようなクロックデータリカバリーシステムにおいて、特許文献１では２つの位相同期回路を縦続接続し、位相同期回路のループ利得を制御する手段などを設けることで、入力クロック信号のジッタ除去と、高周波クロック信号の生成を行う方式を提案している。
【０００６】
ジッタの大きな入力クロック信号から、マルチＧＨｚの低ジッタのクロック信号を生成する従来の方式の一形態例を図１に示す。本機能は、図１に示すように、２つの位相同期回路を縦続接続することで実現される。
【０００７】
第１ステージ位相同期回路１００は、２つの信号を位相比較する位相比較器１０１と位相比較器１０１から出力される誤差信号に応じて出力側へと電流を注入し、または、出力側から吸引するチャージポンプ１０２と、チャージポンプ１０２の出力を平滑化するローパスフィルタ１０３と、ローパスフィルタ１０３の出力で駆動される電圧制御型の可変周波数の発振器１０４と、発振器１０４の出力を分周し、位相比較器１０１に入力するクロック信号を生成する分周器１０５とを備える。第２ステージ位相同期回路１０６も同様に、２つの信号を位相比較する位相比較器１０７と、位相比較器１０７から出力される誤差信号に応じて電流を注入、吸引するチャージポンプ１０８と、チャージポンプ１０８の出力を平滑化するローパスフィルタ１０９と、ローパスフィルタ１０９の出力で駆動される電圧制御型の可変周波数の発振器１１０と、発振器１１０の出力を分周し、位相比較器１０７に入力するクロック信号を生成する分周器１１１とを備える。
【０００８】
第１ステージ位相同期回路１００では、入力クロック信号のジッタ成分を除去することを目的として、Ｑ値の高い、即ち、振動の安定性が高い発振器１０４を用いる。これにより、発振器１０４のノイズに起因するジッタの影響が小さくなるので、第１ステージ位相同期回路１００におけるループ帯域を低く設定し、入力クロック信号のジッタ成分を除去することが可能となる。このように、第１ステージ位相同期回路１００が入力クロック信号のジッタ成分を除去する役割を有しており、縦続接続される第２ステージ位相同期回路１０６によって高周波数化を図るので、第１ステージ位相同期回路１００においては、出力クロック信号が生成クロック周波数よりも低くてもよい。つまり、発振器１０４は必ずしもマルチＧＨｚのクロック信号生成ができなくても良い。
【０００９】
一方第２ステージ位相同期回路１０６では、高速クロック信号を生成するためにマルチＧＨｚのクロック周波数の発振が可能な発振器１１０が用いられる。後段の位相同期回路に入力される第１ステージの位相同期回路の出力クロック信号は、第１ステージ位相同期回路１００の入力クロック信号のジッタ成分が除去されているので、発振器１１０自身のノイズを抑圧するために、高いループ帯域に設定することが可能となり、位相同期回路のノイズに起因するジッタの低減を図ることができる。これにより、入力クロック信号のジッタが除去された、信号処理に必要な安定したマルチＧＨｚのクロック信号が生成される。
特許文献１  特表２０１０−５０９８１８号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の方式においては、入力クロック信号のジッタ除去と、マルチＧＨｚの高周波クロック信号生成のために、少なくとも２つの位相同期回路が必要であり、消費電力の削減、部品コストの削減が大きな課題となる。
【００１１】
また、ＳＯＮＥＴ／ＳＤＨなどの高速通信方式を実現するシステムでは、１２ｋＨｚを超えるような比較的高い周波数のノイズ成分に起因する出力クロック信号のジッタ性能が重要であり、今後の通信信号の高速化において必要となるジッタ性能向上のためには、ジッタの主要な原因である、マルチＧＨｚ発振を行う電圧制御型の可変周波数の発振器に起因するノイズの抑圧が課題となる。発振器のノイズの抑圧するためには、ループ帯域の高帯域化が一つの手段であることは前述したが、位相同期回路を構成する位相比較器の高周波動作の限界、また、帰還ループの安定性確保の問題などが生じるので容易ではない。
【００１２】
また、発振器のＱ値の向上によるノイズ抑圧は有効な手段であるが、マルチＧＨｚの高周波発振を実現する手段として一般に用いられる、オンチップインダクタとキャパシタンスによるＬＣ発振器は、コイルを構成する配線の寄生抵抗成分あるいは、寄生容量成分などの物理的要因によりＱ値が制限され、大きな特性改善は難しい。Ｑ値の改善のために、インダクタをボンディングワイヤ、メッキ配線層を用いるなど改善が図られているが、配線抵抗成分による損失により、一般的に数十程度のＱ値となっている。
【００１３】
一方、ＶＣＸＯ（Voltage Controlled Xtal Oscillator）など水晶振動子を用いた発振器はＩＣ内蔵インダクタンスとキャパシタンスによるＬＣ発振回器に比べ、一般的にＱ値は数百倍以上高いが、水晶振動子の構造上ＧＨｚを超える発振が困難な素子であり、マルチＧＨｚの高周波のクロック信号生成が難しい。
【００１４】
そのため、ＣＤＲなどジッタの大きな入力クロック信号から低ジッタのマルチＧＨｚ帯のクロック信号を生成する方式においては、入力クロック信号のジッタを減衰させるため、数１０ＭＨｚ〜数１００ＭＨｚの発振を実現するＶＣＸＯを用い、ループ帯域を低く設定したＭＨｚ帯のクロック信号を生成する位相同期回路と、オンチップインダクタとキャパシタを用いたマルチＧＨｚ帯のクロック信号を生成する発振器を搭載し、ループ帯域を高く設定した位相同期回路を従属接続することで、入力クロック信号のジッタ減衰と、高速信号処理に必要なＧＨｚ帯のクロック信号生成とを実現している。このような構成においては、通信システムにおいて重要となる高い周波数のノイズ成分に起因する生成クロック信号のジッタ特性は、一般に、オンチップインダクタとキャパシタを用いたＧＨｚ発振を行う発振器のＱ値に支配されている。そのため、さらなるジッタ性能の改善が非常に難しい。
【００１５】
さらには、第１ステージの発振器以外の位相同期回路を構成する回路ブロックと第２ステージの位相同期回路を構成するＬＳＩ部品と第１ステージの発振器として用いられるＶＣＸＯ部品が必要となり、コストが大きいことも課題である。
【００１６】
本発明の目的は、上述の課題を鑑み、ジッタの大きな入力クロック信号のジッタ除去と、入力クロック信号に同期した、低ジッタの高周波クロック信号生成を１つの位相同期回路で実現することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の第１の態様においては、薄膜バルク弾性波共振子を有し、制御電圧に応じた周波数の出力クロック信号を生成する発振器と、入力クロック信号と、前記発振器の前記出力クロック信号を検出する位相比較部と、前記位相比較部が出力する前記出力クロック信号に応じて、前記発振器を制御する前記制御電圧を生成する電圧生成部とを備え、前記位相比較部を含む位相同期ループの帯域が３００Ｈｚ以下に設定されている位相同期回路を提供する。
【００１８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１９】
【図１】従来の方式の一形態例である。
【図２】実施形態の基本構成を示す図である。
【図３】電圧制御型の可変周波数の発振器の一実施形態を示す図である。
【発明を実施するための形態】
【００２０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２２】
図２は、実施形態の基本構成を示す図である。図２に示すように、位相同期回路は、第１の分周器２００と、第２の分周器２０２と、位相比較器２０１と、位相差信号生成部の一例であるチャージポンプ２０３と、ローパスフィルタ２０４と、電圧制御型の可変周波数の発振器２０５と、第３の分周器２０６とを備える。
【００２３】
第１の分周器２００は、入力クロック信号を予め定められた位相比較周波数になるように予め定められた分周比で分周する。入力クロック信号は、例えば、データ信号より再生されたクロック信号である。第１の分周器２００は整数分周器であっても、小数分周器であっても良い。第２の分周器２０２は、予め定められた位相比較周期となるように、予め定められた位相比較周波数を得るために、発振器２０５の出力した出力クロック信号を予め定められた分周比で分周して位相比較器２０１に出力する。第２の分周器２０２は整数分周器でも小数分周器でも良い。
【００２４】
位相比較器２０１は、位相同期ループに含まれ、２つのクロック信号を比較して位相差を出力する。具体的には、位相比較器２０１の一方の入力端子は、第１の分周器２００の出力と接続されている。位相比較器２０１には、第１の分周器２００によって分周された入力クロック信号が入力される。位相比較器２０１の他方の入力端子は、位相同期ループに含まれる第２の分周器２０２の出力と接続されている。位相比較器２０１には、第２の分周器２０２によって分周された出力クロック信号が入力される。位相比較器２０１は、第１の分周器２００によって分周された入力クロック信号と、第２の分周器２０２の出力する出力クロック信号とを比較して、両クロック信号の位相差を検出してチャージポンプ２０３に出力する。チャージポンプ２０３は、位相比較器２０１と接続されている。チャージポンプ２０３は、位相比較器２０１から出力される位相差に応じて電流を注入、または吸引し、位相差に応じた電流または電圧を生成し出力する。チャージポンプ２０３の出力はローパスフィルタ２０４に接続されている。ローパスフィルタ２０４は、位相比較器２０１が出力した位相差に応じてチャージポンプ２０３が出力した電流を電圧変換し平滑化した制御電圧を出力する。ローパスフィルタ２０４は、電圧制御型の可変周波数の発振器２０５に接続され、平滑化した制御電圧によって発振器２０５の発振周波数を制御する。
【００２５】
発振器２０５の出力は、第２の分周器２０２と第３の分周器２０６とに接続される。発振器２０５は、制御電圧に応じた周波数の出力クロック信号を生成して、第２の分周器２０２と第３の分周器２０６とに出力する。本実施形態においては、発振器２０５は、薄膜バルク弾性波共振子３００を有する。ここで、発振器２０５は少なくとも、入力クロック信号の同期に必要な発振周波数可変幅に加え、薄膜バルク弾性波共振子３００の温度変動による共振周波数変化、製造誤差による共振周波数の変動を調整するために必要な発振周波数可変幅を確保する大きさに設定し、前述したように、第１の分周器２００と第２の分周器２０２の分周比率を大きくすること、あるいはチャージポンプ２０３の注入、吸引する電流量を減少することで入力クロック信号のジッタを除去するために必要な低いループ帯域に設定することを推奨する。薄膜バルク弾性波共振子３００は、一般にマイナス数１０ｐｐｍ／℃の周波数に対する温度の変動特性を有する素子であるが、上述のように発振周波数可変幅を確保することで、環境変化に対応した安定した出力クロック信号の生成を実現できる。また、薄膜バルク弾性波共振子３００の製造ばらつきによる共振周波数の誤差を吸収する発振周波数の可変幅を確保することで、部品収率の向上によるコストメリットを実現できる。ただし、発振周波数の可変幅を過剰にとることは、ノイズ感度を高めることとなり、ジッタ性能の劣化に繋がるため、上記可変幅を実現する最低限の可変幅とすることが望ましい。
【００２６】
また、発振器２０５を構成する薄膜バルク弾性波共振子３００は、位相同期回路を構成するトランジスタと、異なる基板上にあっても良いが、シリコン基板上に生成される薄膜バルク弾性波共振子３００を用いることで、トランジスタとの同一基板または同一ＬＳＩでの集積も可能であり、高集積化が実現される。
【００２７】
第３の分周器２０６は、発振器２０５の出力する出力クロック信号を予め定められた分周比で分周して、予め定められた出力周波数の出力クロック信号を生成する。第３の分周器２０６が生成する出力クロック信号の周波数Ｆｏｕｔ［Ｈｚ］は、第１の分周器２００の分周比をＭ、第２の分周器２０２の分周比をＮ、第３の分周器２０６の分周比をＰ、入力クロック信号の周波数をＦｒｅｆ［Ｈｚ］とすると、式（１）で表される。
Ｆｏｕｔ  ＝  Ｎ／Ｍ／Ｐ×Ｆｒｅｆ                  （１）
【００２８】
図３は、電圧制御型の可変周波数の発振器の一実施の形態を示す図である。
【００２９】
発振器２０５は、薄膜バルク弾性波共振子３００と、トランジスタを含む発振用増幅器３０１と、周波数可変部の一例であって制御電圧によって発振周波数を変化させるための電圧可変容量素子３０２、３０３とを有する。薄膜バルク弾性波共振子３００、トランジスタを含む発振用増幅器３０１、電圧可変容量素子３０２、３０３は、同一基板上に形成することが好ましいが、異なる基板上であってもよい。薄膜バルク弾性波共振子３００は、例えば圧電薄膜共振子（ＦＢＡＲ）を用いることができる。あるいは、圧電性薄膜の下に音響インピーダンスの異なる層を設けて反射層を構成したＳＭＲ共振子などの薄膜バルク弾性波共振子３００でも良い。薄膜バルク弾性波共振子３００は、例えば、シリコン等の基板上に形成されている。薄膜バルク弾性波共振子３００は、ALN(アルミナイトライド）などを材料とした圧電性薄膜を電極で挟み込み、電極の下に空隙を設けた共振素子である。薄膜バルク弾性波共振子３００は、基板上に形成される他の素子、例えば、発振増幅用のトランジスタ等と音響的に分離されている。薄膜バルク弾性波共振子３００は、出力側から特定の周波数成分を抽出して、入力側へとフィードバックする。
【００３０】
本実施形態では、入力クロック信号は、データ信号より再生されたクロック信号など、ジッタの大きなクロック信号を想定しており、入力クロック信号のジッタ成分を除去するために、位相同期回路のループ帯域は低く設定することができる。ループ帯域を300Hz以下に設定することで移動体通信システムなどの基地局装置における、無線制御部と無線部との間のインターフェース規格であるCPRI(Common Public Radio Interface)(登録商標)の同期レンジ確保に関する要求（要求番号R-17）を満たすことが可能となる。ループ帯域の設定は第１の分周器２００と第２の分周器２０２の分周比率を大きくすること、あるいはチャージポンプ２０３の注入、吸引する電流量を減少すること、あるいは、発振器２０５の電圧に対する周波数の変化量（ＶＣＯゲイン）を小さくすることなどで実現できる。
【００３１】
このようなバルク弾性波を利用した共振子は、一般にＩＣ内蔵のＬＣ共振器と比較して損失が少なく、Ｑ値は数十から数百倍程度高い。これにより、薄膜バルク弾性波共振子３００を用いた発振器２０５のノイズはＩＣ内蔵のＬＣ発振器よりも大幅に小さくなる。つまり、薄膜バルク弾性波共振子３００を用いることで、位相同期回路のループ帯域を低く設定することができる。
【００３２】
また、表面弾性波を利用したＳＡＷ共振子は高周波の発振が可能でＱ値も高い素子であるが、高周波の共振を実現するために櫛形電極を細く形成する必要があるので、電極の抵抗成分による損失が大きくなり、一般に２ＧＨｚを超える発振は難しい。一方で、薄膜バルク弾性波共振子３００は、共振周波数が圧電体の膜厚で決定されるので、ＧＨｚを超える高周波においても損失が少なく、マルチＧＨｚ高周波の発振に適している。
【００３３】
発振用増幅器３０１は、発振回路の損失を打ち消し、発振を持続するための負性抵抗を実現する機能を有し、例えばインバーター回路などで構成が可能である。また、電圧可変容量素子３０２、３０３は、ＭＯＳバラクタ、ダイオードバラクタにより実現できる。
【００３４】
以上述べたように、本実施形態の位相同期回路では、高いＱ値を有し、高周波の発振が可能な薄膜バルク弾性波共振子３００を有する発振器２０５を用いることで、高周波の発振を安定化させることができ、位相同期回路のループ帯域を低くすることが可能となる。これにより、本実施形態では、入力クロック信号のジッタの除去と、安定したマルチＧＨｚの出力クロック信号を一つの位相同期回路で実現することが可能となる。
【００３５】
以上の説明で明らかなように、本実施形態によれば、位相同期回路は、薄膜バルク弾性波共振子３００を含み、制御電圧に応じた周波数を生成する発振器２０５を有する。これにより、位相同期回路は、位相同期ループの帯域幅を、入力クロック信号のエッジの揺らぎを除去するのに必要な低い帯域に設定することができ、入力クロック信号が大きなジッタを有する場合においても、入力クロック信号に同期したジッタの少ない高周波の出力クロック信号を、１つの位相同期回路で生成することができる。
【００３６】
上述の実施形態では、位相比較器２０１が出力クロック信号と比較する入力クロック信号が、データ信号より再生されたクロック信号である例を説明したが、位相比較器２０１は、データ信号のエッジとして重畳された入力クロック信号と、出力クロック信号とを比較するようにしてもよい。
【００３７】
上述の実施形態では、第１、第２、第３の分周器を備える例を示したが、分周器は適宜省略してもよい。
【００３８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００３９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００４０】
１００          第１ステージ位相同期回路
１０１          位相比較器
１０２          チャージポンプ
１０３          ローパスフィルタ
１０４          発振器
１０５          分周器
１０６          第２ステージ位相同期回路
１０７          位相比較器
１０８          チャージポンプ
１０９          ローパスフィルタ
１１０          発振器
１１１          分周器
２００          分周器
２０１          位相比較器
２０２          分周器
２０３          チャージポンプ
２０４          ローパスフィルタ
２０５          発振器
２０６          分周器
３００          薄膜バルク弾性波共振子
３０１          発振用増幅器
３０２          可変容量素子
３０３          可変容量素子
【図１】
2014207497.tif 000003
【図２】
2014207497.tif 000004
【図３】
2014207497.tif 000005