(57)【要約】【課題】画像データの書込不足を簡便に低減させる表示装置を提供する。【解決手段】本出願は、フレーム画像を表示する表示装置を開示する。表示装置は、複数の画素行を含む表示面を有する液晶パネルと、複数の画素行を駆動する駆動部と、複数の画素行に対応する複数の列データ部を記憶し、画像データを格納する記憶部と、複数の列データ部の書込期間の長さを定め、駆動部を制御する制御部と、を備える。制御部は、複数の列データ部を記憶部に書き込む書込部と、複数の列データ部から選択された第１乃至第３列データ部を読み出す読出部と、を含む。読出部は、第１乃至第３列データ部の読み出しが開始される第１乃至第３読出タイミングを定め、第１読出タイミングと第２読出タイミングとの間の第１時間間隔よりも第２読出タイミングと第３読出タイミングとの間の第２時間間隔を長くする。【選択図】図１
2014102428.tif 000002
【特許請求の範囲】
【請求項１】
映像信号によって規定された画像データにしたがってフレーム画像を表示する表示装置であって、
前記画像データが書き込まれる書込方向に延びる複数の画素行を含む表示面を有する液晶パネルと、
前記複数の画素行を順次駆動する駆動部と、
前記複数の画素行にそれぞれ対応する複数の列データ部を記憶し、前記画像データを格納する記憶部と、
前記複数の列データ部それぞれの書込期間の長さを定め、前記駆動部を制御する制御部と、を備え、
前記制御部は、前記映像信号が規定する書込タイミングで前記複数の列データ部それぞれを前記記憶部に書き込む書込部と、前記複数の列データ部から選択された第１列データ部、第２列データ部及び第３列データ部を読み出す読出部と、を含み、
該読出部は、前記書込タイミングに基づいて、前記第１列データ部の読み出しが開始される第１読出タイミングと、前記第２列データ部の読み出しが開始される第２読出タイミングと、前記第３列データ部の読み出しが開始される第３読出タイミングと、を定め、前記第１読出タイミングと前記第２読出タイミングとの間の第１時間間隔よりも前記第２読出タイミングと前記第３読出タイミングとの間の第２時間間隔を長くすることを特徴とする表示装置。
【請求項２】
前記複数の画素行は、前記第１列データ部に対応する第１画素行と、前記第２列データ部に対応する第２画素行と、前記第３列データ部に対応する第３画素行と、を含み、
前記駆動部は、前記第１読出タイミングに応じて、前記第１列データ部を、前記第１画素行に書き込み、前記第２読出タイミングに応じて、前記第２列データ部を前記第２画素行に書き込み、前記第３読出タイミングに応じて、前記第３列データ部を前記第３画素行に書き込むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記液晶パネルは、前記第１画素行に沿って延びる第１ゲート線と、前記第２画素行に沿って延びる第２ゲート線と、前記第３画素行に沿って延びる第３ゲート線と、を含み、
前記駆動部は、前記第１読出タイミングに応じて、前記第１画素行を駆動するための第１駆動信号を前記第１ゲート線に出力し、前記第２読出タイミングに応じて、前記第２画素行を駆動するための第２駆動信号を前記第２ゲート線に出力し、前記第３読出タイミングに応じて、前記第３画素行を駆動するための第３駆動信号を前記第３ゲート線に出力するゲート駆動部を含むことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記液晶パネルは、前記第１ゲート線、前記第２ゲート線及び前記第３ゲート線にそれぞれ交差する複数のソース線を含み、
前記駆動部は、前記読出部から前記第１列データ部、前記第２列データ部及び前記第３列データ部が入力されるソース駆動部を含み、
該ソース駆動部は、前記第１列データ部、前記第２列データ部及び前記第３列データ部の入力に応じて、前記複数のソース線にソース信号を出力し、前記ゲート駆動部と協働して、前記第１画素行、前記第２画素行及び前記第３画素行を駆動することを特徴とする請求項３に記載の表示装置。
【請求項５】
前記読出部は、前記第１列データ部の出力に同期して前記第１読出タイミングを通知する第１タイミング信号を前記ゲート駆動部に出力し、前記第２列データ部の出力に同期して前記第２読出タイミングを通知する第２タイミング信号を前記ゲート駆動部に出力し、前記第３列データ部の出力に同期して前記第３読出タイミングを通知する第３タイミング信号を前記ゲート駆動部に出力し、
前記ゲート駆動部は、前記第１タイミング信号に同期して、前記第１駆動信号の出力を開始し、前記第２タイミング信号に同期して、前記第２駆動信号の出力を開始し、前記第３タイミング信号に同期して、前記第３駆動信号の出力を開始することを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第２ゲート線は、前記第１ゲート線よりも前記ソース駆動部から離間し、
前記第３ゲート線は、前記第２ゲート線よりも前記ソース駆動部から離間していることを特徴とする請求項４又は５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶を用いて映像を表示する表示装置に関する。
【背景技術】
【０００２】
液晶を用いて光を変調し、映像光を生成する技術は、様々な表示装置に用いられている（特許文献１参照）。大きな表示面を有する表示装置に対する高いニーズに応じて、表示面の面積を増加させる技術の開発が進められている。
【０００３】
液晶を利用した表示装置は、画像データの書込不足という課題を有する。画像データの書込不足の課題は、大型の表示面を有する表示装置に特に顕著に表れる。特許文献１は、画像データの書込不足に取り組む様々な技術を開示する。特許文献１の開示技術は、画像データの書込に用いられる走査信号のパルス幅を制御し、走査信号の波形の劣化を抑制する。この結果、画像は、大型の表示面を有する表示装置上に適切に描かれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５６０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の開示技術は、パルス幅を適切に制御するために複雑な信号処理や、信号処理のために用いられる多数の電子部品を必要とする。また、信号処理に用いられるプログラムや電子部品の設計は、表示面の面積の変更に応じて、大幅に変更される必要がある。
【０００６】
本発明は、画像データの書込不足を簡便に低減させる技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一の局面に係る表示装置は、映像信号によって規定された画像データにしたがってフレーム画像を表示する。表示装置は、前記画像データが書き込まれる書込方向に延びる複数の画素行を含む表示面を有する液晶パネルと、前記複数の画素行を順次駆動する駆動部と、前記複数の画素行にそれぞれ対応する複数の列データ部を記憶し、前記画像データを格納する記憶部と、前記複数の列データ部それぞれの書込期間の長さを定め、前記駆動部を制御する制御部と、を備える。前記制御部は、前記映像信号が規定する書込タイミングで前記複数の列データ部それぞれを前記記憶部に書き込む書込部と、前記複数の列データ部から選択された第１列データ部、第２列データ部及び第３列データ部を読み出す読出部と、を含む。該読出部は、前記書込タイミングに基づいて、前記第１列データ部の読み出しが開始される第１読出タイミングと、前記第２列データ部の読み出しが開始される第２読出タイミングと、前記第３列データ部の読み出しが開始される第３読出タイミングと、を定め、前記第１読出タイミングと前記第２読出タイミングとの間の第１時間間隔よりも前記第２読出タイミングと前記第３読出タイミングとの間の第２時間間隔を長くする。
【０００８】
上記構成によれば、駆動部は、複数の画素行を順次駆動し、表示面にフレーム画像を表示する。映像信号によって規定された画像データは、複数の画素行にそれぞれ対応する複数の列データ部として、書込部によって記憶部に書き込まれる。読出部は、書込タイミングに基づいて、第１列データ部の読み出しが開始される第１読出タイミングと、第２列データ部の読み出しが開始される第２読出タイミングと、第３列データ部の読み出しが開始される第３読出タイミングと、を定め、第１読出タイミングと第２読出タイミングとの間の第１時間間隔よりも前記第２読出タイミングと第３読出タイミングとの間の第２時間間隔を長くする。この結果、第２列データ部の書き込みのための第２時間間隔は、第１列データ部の書き込みのための第１時間間隔よりも長くなるので、第２列データ部を書き込むのに十分に長い時間が確保される。したがって、画像データの書込不足は簡便に低減される。
【０００９】
上記構成において、前記複数の画素行は、前記第１列データ部に対応する第１画素行と、前記第２列データ部に対応する第２画素行と、前記第３列データ部に対応する第３画素行と、を含んでもよい。前記駆動部は、前記第１読出タイミングに応じて、前記第１列データ部を、前記第１画素行に書き込み、前記第２読出タイミングに応じて、前記第２列データ部を前記第２画素行に書き込み、前記第３読出タイミングに応じて、前記第３列データ部を前記第３画素行に書き込んでもよい。
【００１０】
上記構成によれば、駆動部は、第１読出タイミングに応じて、第１列データ部に対応する第１列データ部を、第１画素行に書き込む。駆動部は、第２読出タイミングに応じて、第２列データ部に対応する第２列データ部を前記第２画素行に書き込む。駆動部は、第３読出タイミングに応じて、第３列データ部に対応する第３列データ部を第３画素行に書き込む。第２列データ部の書き込みのための第２時間間隔は、第１列データ部の書き込みのための第１時間間隔よりも長くなるので、第２画素行へ第２列データ部を書き込むのに十分に長い時間が確保される。したがって、画像データの書込不足は簡便に低減される。
【００１１】
上記構成において、前記液晶パネルは、前記第１画素行に沿って延びる第１ゲート線と、前記第２画素行に沿って延びる第２ゲート線と、前記第３画素行に沿って延びる第３ゲート線と、を含んでもよい。前記駆動部は、前記第１読出タイミングに応じて、前記第１画素行を駆動するための第１駆動信号を前記第１ゲート線に出力し、前記第２読出タイミングに応じて、前記第２画素行を駆動するための第２駆動信号を前記第２ゲート線に出力し、前記第３読出タイミングに応じて、前記第３画素行を駆動するための第３駆動信号を前記第３ゲート線に出力するゲート駆動部を含んでもよい。
【００１２】
上記構成によれば、ゲート駆動部は、第１読出タイミングに応じて、第１画素行を駆動するための第１駆動信号を第１ゲート線に出力する。ゲート駆動部は、第２読出タイミングに応じて、第２画素行を駆動するための第２駆動信号を第２ゲート線に出力する。ゲート駆動部は、第３読出タイミングに応じて、第３画素行を駆動するための第３駆動信号を第３ゲート線に出力する。第２ゲート線に出力された第２駆動信号を用いて第２列データ部を書き込むための第２時間間隔は、第１ゲート線に出力された第１駆動信号を用いて第１列データ部を書き込むための第１時間間隔よりも長くなるので、第２画素行へ第２列データ部を書き込むのに十分に長い時間が確保される。したがって、画像データの書込不足は簡便に低減される。
【００１３】
上記構成において、前記液晶パネルは、前記第１ゲート線、前記第２ゲート線及び前記第３ゲート線にそれぞれ交差する複数のソース線を含んでもよい。前記駆動部は、前記読出部から前記第１列データ部、前記第２列データ部及び前記第３列データ部が入力されるソース駆動部を含んでもよい。該ソース駆動部は、前記第１列データ部、前記第２列データ部及び前記第３列データ部の入力に応じて、前記複数のソース線にソース信号を出力し、前記ゲート駆動部と協働して、前記第１画素行、前記第２画素行及び前記第３画素行を駆動してもよい。
【００１４】
上記構成によれば、ソース駆動部は、第１列データ部、第２列データ部及び第３列データ部の入力に応じて、第１ゲート線、第２ゲート線及び第３ゲート線にそれぞれ交差する複数のソース線にソース信号を出力するので、第１画素行、第２画素行及び第３画素行は適切に駆動される。したがって、表示装置は、映像信号に応じた映像を適切に表示することができる。
【００１５】
上記構成において、前記読出部は、前記第１列データ部の出力に同期して前記第１読出タイミングを通知する第１タイミング信号を前記ゲート駆動部に出力し、前記第２列データ部の出力に同期して前記第２読出タイミングを通知する第２タイミング信号を前記ゲート駆動部に出力し、前記第３列データ部の出力に同期して前記第３読出タイミングを通知する第３タイミング信号を前記ゲート駆動部に出力してもよい。前記ゲート駆動部は、前記第１タイミング信号に同期して、前記第１駆動信号の出力を開始し、前記第２タイミング信号に同期して、前記第２駆動信号の出力を開始し、前記第３タイミング信号に同期して、前記第３駆動信号の出力を開始してもよい。
【００１６】
上記構成によれば、読出部は、第１列データ部の出力に同期して第１読出タイミングを通知する第１タイミング信号をゲート駆動部に出力するので、ゲート駆動部は、第１タイミング信号に同期して、第１駆動信号の出力を開始することができる。読出部は、第２列データ部の出力に同期して第２読出タイミングを通知する第２タイミング信号をゲート駆動部に出力するので、ゲート駆動部は、第２タイミング信号に同期して、第２駆動信号の出力を開始することができる。読出部は、第３列データ部の出力に同期して第３読出タイミングを通知する第３タイミング信号をゲート駆動部に出力するので、ゲート駆動部は、第３タイミング信号に同期して、第３駆動信号の出力を開始することができる。
【００１７】
上記構成において、前記第２ゲート線は、前記第１ゲート線よりも前記ソース駆動部から離間してもよい。前記第３ゲート線は、前記第２ゲート線よりも前記ソース駆動部から離間してもよい。
【００１８】
上記構成によれば、ソース駆動部から離れた画素行に対して、十分に長い書込時間が割り当てられる。
【発明の効果】
【００１９】
本発明に係る表示装置は、画像データの書込不足を簡便に低減させることができる。
【図面の簡単な説明】
【００２０】
【図１】第１実施形態の表示装置の概略的なブロック図である。
【図２】図１に示される表示装置へ入力される映像信号の概念図である。
【図３】図２に示される映像信号の概念図である。
【図４】図１に示される表示装置の書込回路による映像信号に対する処理の概念図である。
【図５】図４に示される書込回路による画像データの書込処理の概念図である。
【図６】図１に示される表示装置の液晶パネルの概略図である。
【図７】画像データと画素行との関係を表す概念図である。
【図８】図１に示される表示装置の読出回路が行う信号処理を概念的に表すタイミングチャートである。
【図９】図６に示される液晶パネルへの信号出力の概念図である。
【図１０】第２実施形態の表示装置の概略的なブロック図である。
【図１１】図１０に示される表示装置の液晶パネルの概略図である。
【図１２】図１０に示される表示装置の読出回路による信号処理を表す概略的なフローチャートである。
【図１３】図１１に示される液晶パネルの画素行に対する書込処理を概念的に表すタイミングチャートである。
【発明を実施するための形態】
【００２１】
以下、例示的な表示装置が図面を参照して説明される。尚、以下に説明される実施形態において、同様の構成要素に対して同様の符号が付されている。また、説明の明瞭化のため、必要に応じて、重複する説明は省略される。図面に示される構成、配置或いは形状並びに図面に関連する記載は、単に本実施形態の原理を容易に理解させることを目的とする。したがって、本実施形態の原理は、これらに何ら限定されない。
【００２２】
＜第１実施形態＞
図１は、第１実施形態の表示装置１００の概略的なブロック図である。図１を参照して、表示装置１００が説明される。
【００２３】
表示装置１００は、制御回路１１０と、ラインメモリ装置１２０と、液晶パネル１３０と、ゲートドライバ１４０と、ソースドライバ１５０と、バックライト装置１６０と、を備える。映像信号は、制御回路１１０に入力される。制御回路１１０及びラインメモリ装置１２０は、協働して、映像信号から画像データを生成する。ゲートドライバ１４０及びソースドライバ１５０は、映像信号によって規定された画像データに応じて、液晶パネル１３０を協働して駆動する。バックライト装置１６０は、液晶パネル１３０に向けて光を照射する。ゲートドライバ１４０とソースドライバ１５０とによって駆動された液晶パネル１３０は、バックライト装置１６０からの光を変調し、映像光を作り出す。この結果、表示装置１００は、映像を表示することができる。
【００２４】
図２は、映像信号の概念図である。図１及び図２を参照して、表示装置１００が更に説明される。
【００２５】
図１に示される如く、制御回路１１０は、書込回路１１１と、クロック１１２と、読出回路１１３と、を含む。映像信号は、書込回路１１１に入力される。
【００２６】
図２に示される如く、映像信号は、書込回路１１１に略一定間隔で入力される垂直同期信号ＶＳと、画像データを規定するデータ信号ＤＳと、多数の水平同期信号ＨＳと、を含む。一対の垂直同期信号ＶＳの間において、水平同期信号ＨＳも、書込回路１１１に略一定間隔で入力される。液晶パネル１３０は、一対の垂直同期信号ＶＳの間に含まれるデータ信号ＤＳに基づいて生成された画像データを用いて、フレーム画像を表示することができる。
【００２７】
図１に示される如く、クロック１１２は、書込回路１１１にクロック信号を出力する。書込回路１１１は、クロック信号を参照し、垂直同期信号ＶＳの受信時刻及び水平同期信号ＨＳの受信時刻に関する時刻データを生成する。時刻データは、書込回路１１１から読出回路１１３へ出力される。クロック１１２は、クロック信号を読出回路１１３にも出力する。読出回路１１３は、時刻データ及びクロック信号を参照し、ゲートドライバ１４０及びソースドライバ１５０の駆動タイミングを調整する。
【００２８】
図３は、映像信号の概念図である。図１及び図３を参照して、書込回路１１１による映像信号に対する処理が説明される。
【００２９】
図３には、書込回路１１１に先に入力される垂直同期信号ＶＳ（Ｐ）並びに垂直同期信号ＶＳ（Ｐ）の次に書込回路１１１に入力される垂直同期信号ＶＳ（Ｓ）が示されている。垂直同期信号ＶＳ（Ｐ）、ＶＳ（Ｓ）の間には、４つの水平同期信号ＨＳ（３ｎ−２）、ＨＳ（３ｎ−１）、ＨＳ（３ｎ）、ＨＳ（３ｎ＋１）が示されている（ｎは、自然数）。水平同期信号ＨＳ（３ｎ−２）は、垂直同期信号ＶＳ（Ｐ）の受信から「３ｎ−２」番目に書込回路１１１に入力される水平同期信号である。水平同期信号ＨＳ（３ｎ−１）は、垂直同期信号ＶＳ（Ｐ）の受信から「３ｎ−１」番目に書込回路１１１に入力される水平同期信号である。水平同期信号ＨＳ（３ｎ）は、垂直同期信号ＶＳ（Ｐ）の受信から「３ｎ」番目に書込回路１１１に入力される水平同期信号である。水平同期信号ＨＳ（３ｎ＋１）は、垂直同期信号ＶＳ（Ｐ）の受信から「３ｎ＋１」番目に書込回路１１１に入力される水平同期信号である。
【００３０】
上述の如く、書込回路１１１は、クロック１１２からのクロック信号を参照し、垂直同期信号ＶＳ（Ｐ）の受信時刻ＲＴ（Ｐ）と、水平同期信号ＨＳ（３ｎ−２）の受信時刻ＲＴ（３ｎ−２）と、水平同期信号ＨＳ（３ｎ−１）の受信時刻ＲＴ（３ｎ−１）と、水平同期信号ＨＳ（３ｎ）の受信時刻ＲＴ（３ｎ）と、水平同期信号ＨＳ（３ｎ＋１）の受信時刻ＲＴ（３ｎ＋１）と、垂直同期信号ＶＳ（Ｓ）の受信時刻ＲＴ（Ｓ）と、を見出す。
【００３１】
図４は、書込回路１１１による映像信号に対する処理の概念図である。図１及び図４を参照して、書込回路１１１における信号処理が説明される。
【００３２】
図４には、水平同期信号ＨＳ（３ｎ−２）乃至ＨＳ（３ｎ＋１）が示されている。書込回路１１１は、受信時刻ＲＴ（３ｎ−２）から受信時刻ＲＴ（３ｎ−１）までの間に受信されたデータ信号ＤＳを１つのグループとして取り扱い、画像データＩＤ（３ｎ−２）を生成する。書込回路１１１は、受信時刻ＲＴ（３ｎ−１）から受信時刻ＲＴ（３ｎ）までの間に受信されたデータ信号ＤＳを１つのグループとして取り扱い、画像データＩＤ（３ｎ−１）を生成する。書込回路１１１は、受信時刻ＲＴ（３ｎ）から受信時刻ＲＴ（３ｎ＋１）までの間に受信されたデータ信号ＤＳを１つのグループとして取り扱い、画像データＩＤ（３ｎ）を生成する。図１に示される如く、書込回路１１１は、画像データＩＤ（３ｎ−２）、ＩＤ（３ｎ−１）、ＩＤ（３ｎ）をラインメモリ装置１２０へ出力する。
【００３３】
図５は、書込回路１１１からラインメモリ装置１２０への画像データの書込処理の概念図である。図５を参照して、画像データの書込処理が説明される。
【００３４】
書込回路１１１は、画像データＩＤ（３ｎ−２）、ＩＤ（３ｎ−１）、ＩＤ（３ｎ）をラインメモリ装置１２０へ順次出力する。ラインメモリ装置１２０は、画像データＩＤ（３ｎ−２）、ＩＤ（３ｎ−１）、ＩＤ（３ｎ）を順次格納する。本実施形態において、ラインメモリ装置１２０は、記憶部として例示される。
【００３５】
ラインメモリ装置１２０は、第１ラインメモリ１２１と、第２ラインメモリ１２２と、第３ラインメモリ１２３と、を含む。書込回路１１１は、画像データＩＤ（３ｎ−２）を第１ラインメモリ１２１に書き込む。書込回路１１１は、画像データＩＤ（３ｎ−１）を第２ラインメモリ１２２に書き込む。書込回路１１１は、画像データＩＤ（３ｎ）を第３ラインメモリ１２３に書き込む。本実施形態において、画像データＩＤ（３ｎ−２）、ＩＤ（３ｎ−１）、ＩＤ（３ｎ）は、複数の列データ部として例示される。
【００３６】
図６は、液晶パネル１３０の概略図である。図１及び図６を参照して、液晶パネル１３０が説明される。
【００３７】
液晶パネル１３０は、水平方向に延びる多数のゲート線と、垂直方向に延びる多数のソース線と、ゲート線とソース線との交点に形成された多数の画素Ｐと、を含む。ゲート線は、所定間隔で、垂直方向に整列される。ソース線は、所定間隔で、水平方向に整列される。したがって、画素Ｐは、行列状に配列され、略矩形の表示面を形成する。映像は、表示面上に映し出される。以下の説明において、水平方向に整列した画素のグループは、「画素行」と称される。
【００３８】
図６には、表示面の最も上方に形成される画素行ＧＬ（１）並びに表示面の最も下方に形成される画素行ＧＬ（Ｎ）が示されている（Ｎは、２以上の自然数）。画素行ＧＬ（１）は、ソースドライバ１５０に対して、最も短い配線距離を有する。画素行ＧＬ（Ｎ）は、ソースドライバ１５０に対して、最も長い配線距離を有する。最も左側のソース線に接続された画素Ｐは、ゲートドライバ１４０に対して、最も短い配線距離を有する。最も右側のソース線に接続された画素Ｐは、ゲートドライバ１４０に対して、最も長い配線距離を有する。したがって、制御回路１１０とラインメモリ装置１２０とによって生成された画像データは、左から右へ書き込まれる。画素行ＧＬ（１）乃至ＧＬ（Ｎ）は、画像データが書き込まれる書込方向に延びる。ゲートドライバ１４０及びソースドライバ１５０は、画素行ＧＬ（１）乃至ＧＬ（Ｎ）を順次駆動する。画素行ＧＬ（１）には、フレーム画像の表示のために、画像データが最も早く書き込まれる。画素行ＧＬ（Ｎ）には、フレーム画像の表示のために、画像データが最も遅く書き込まれる。本実施形態において、ゲートドライバ１４０及びソースドライバ１５０は、駆動部として例示される。
【００３９】
図７は、画像データと画素行との関係を表す概念図である。図１、図６及び図７を参照して、画像データと画素行との関係が説明される。
【００４０】
図７には、上述の画像データＩＤ（３ｎ−２）乃至ＩＤ（３ｎ）が示されている。図７は、３つの画素行ＧＬ（３ｎ−２）乃至ＧＬ（３ｎ）を更に示す（図６に示される「Ｎ」は、「３ｎ」以下の自然数である）。画素行ＧＬ（３ｎ−１）は、画素行ＧＬ（３ｎ−２）及びＧＬ（３ｎ）に隣接する。画素行ＧＬ（３ｎ−１）の上の画素行ＧＬ（３ｎ−２）は、図７に示される画素行ＧＬ（３ｎ−２）乃至ＧＬ（３ｎ）のうちソースドライバ１５０の最も近くに存する（即ち、ソースドライバ１５０からの配線距離が最も短い）。画素行ＧＬ（３ｎ−１）の下の画素行ＧＬ（３ｎ）は、図７に示される画素行ＧＬ（３ｎ−２）乃至ＧＬ（３ｎ）のうちソースドライバ１５０から最も遠くに存する（即ち、ソースドライバ１５０からの配線距離が最も長い）。
【００４１】
画像データＩＤ（３ｎ−２）は、画素行ＧＬ（３ｎ−２）に書き込まれる。画像データＩＤ（３ｎ−１）は、画素行ＧＬ（３ｎ−１）に書き込まれる。画像データＩＤ（３ｎ）は、画素行ＧＬ（３ｎ）に書き込まれる。このように、１フレーム画像を表示するために書込回路１１１が生成する画像データは、液晶パネル１３０の表示面を形成する画素行にそれぞれ対応する。
【００４２】
図８は、読出回路１１３が行う信号処理を概念的に表すタイミングチャートである。図１、図７及び図８を参照して、読出回路１１３の信号処理が説明される。
【００４３】
図８に示される如く、書込回路１１１は、受信時刻ＲＴ（３ｎ−２）から、ラインメモリ装置１２０への画像データＩＤ（３ｎ−２）の書込処理を開始する。その後、書込回路１１１は、受信時刻ＲＴ（３ｎ−１）から、ラインメモリ装置１２０への画像データＩＤ（３ｎ−１）の書込処理を開始する。更にその後、書込回路１１１は、受信時刻ＲＴ（３ｎ）から、ラインメモリ装置１２０への画像データＩＤ（３ｎ）の書込処理を開始する。本実施形態において、書込回路１１１は、書込部として例示される。
【００４４】
図１に示される如く、書込回路１１１は、時刻データを読出回路１１３へ出力する。したがって、読出回路１１３は、受信時刻ＲＴ（３ｎ−２）乃至ＲＴ（３ｎ）に関する時刻データを取得することができる。クロック１１２は、読出回路１１３へクロック信号を出力する。読出回路１１３は、クロック信号を用いて、受信時刻ＲＴ（３ｎ−２）乃至ＲＴ（３ｎ）からの遅延期間ＤＰ（３ｎ−２）乃至ＤＰ（３ｎ）をそれぞれ定める。
【００４５】
読出回路１１３は、受信時刻ＲＴ（３ｎ−２）からの遅延期間ＤＰ（３ｎ−２）よりも長い遅延期間ＤＰ（３ｎ−１）を決定する。また、読出回路１１３は、受信時刻ＲＴ（３ｎ−１）からの遅延期間ＤＰ（３ｎ−１）よりも長い遅延期間ＤＰ（３ｎ）を決定する。尚、読出回路１１３は、遅延期間ＤＰ（３ｎ）と遅延期間ＤＰ（３ｎ−１）との差分期間長が、遅延期間ＤＰ（３ｎ−１）と遅延期間ＤＰ（３ｎ−２）との差分期間長より長くなるように遅延期間ＤＰ（３ｎ−２）、ＤＰ（３ｎ−１）、ＤＰ（３ｎ）を設定する。
【００４６】
図８には、受信時刻ＲＴ（３ｎ−２）から遅延期間ＤＰ（３ｎ−２）だけ遅れた時刻ＤＴ（３ｎ−２）、受信時刻ＲＴ（３ｎ−１）から遅延期間ＤＰ（３ｎ−１）だけ遅れた時刻ＤＴ（３ｎ−１）並びに受信時刻ＲＴ（３ｎ）から遅延期間ＤＰ（３ｎ）だけ遅れた時刻ＤＴ（３ｎ）が示されている。時刻ＤＴ（３ｎ−２）から時刻ＤＴ（３ｎ−１）までの期間は、画像データＩＤ（３ｎ−２）の読み出し及び書き込みのために割り当てられる。時刻ＤＴ（３ｎ−１）から時刻ＤＴ（３ｎ）までの期間は、画像データＩＤ（３ｎ−１）の読み出し及び書き込みのために割り当てられる。したがって、読出回路１１３は、画像データＩＤ（３ｎ−１）に対して、画像データＩＤ（３ｎ−２）よりも長い処理期間を定めることができる。本実施形態において、時刻ＤＴ（３ｎ−２）から時刻ＤＴ（３ｎ−１）までの期間は、第１時間間隔として例示される。時刻ＤＴ（３ｎ−１）から時刻ＤＴ（３ｎ）までの期間は、第２時間間隔として例示される。
【００４７】
読出回路１１３は、時刻ＤＴ（３ｎ−２）において、ラインメモリ装置１２０に格納された画像データから、画像データＩＤ（３ｎ−２）を選択的に読み出す。読出回路１１３は、時刻ＤＴ（３ｎ−１）において、ラインメモリ装置１２０に格納された画像データから、画像データＩＤ（３ｎ−１）を選択的に読み出す。読出回路１１３は、時刻ＤＴ（３ｎ）において、ラインメモリ装置１２０に格納された画像データから、画像データＩＤ（３ｎ）を選択的に読み出す。本実施形態において、読出回路１１３は、読出部として例示される。画像データＩＤ（３ｎ−２）は、第１列データ部として例示される。画像データＩＤ（３ｎ−１）は、第２列データ部として例示される。画像データＩＤ（３ｎ）は、第３列データ部として例示される。時刻ＤＴ（３ｎ−２）は、第１読出タイミングとして例示される。時刻ＤＴ（３ｎ−１）は、第２読出タイミングとして例示される。時刻ＤＴ（３ｎ）は、第３読出タイミングとして例示される。
【００４８】
図１に示される如く、読出回路１１３は、ゲートドライバ１４０にタイミング信号を出力する。ゲートドライバ１４０による各画素行への書込動作の開始は、タイミング信号に基づき制御される。例えば、読出回路１１３は、時刻ＤＴ（３ｎ−２）において、画素行ＧＬ（３ｎ−２）へ画像データＩＤ（３ｎ−２）の書込処理を開始することをゲートドライバ１４０に通知するタイミング信号を出力する。読出回路１１３は、時刻ＤＴ（３ｎ−１）において、画素行ＧＬ（３ｎ−１）へ画像データＩＤ（３ｎ−１）の書込処理を開始することをゲートドライバ１４０に通知するタイミング信号を出力する。読出回路１１３は、時刻ＤＴ（３ｎ）において、画素行ＧＬ（３ｎ）へ画像データＩＤ（３ｎ）の書込処理を開始することをゲートドライバ１４０に通知するタイミング信号を出力する。
【００４９】
図１に示される如く、読出回路１１３は、ソースドライバ１５０に画像データを出力する。ソースドライバ１５０は、画像データに基づき制御される。例えば、読出回路１１３は、時刻ＤＴ（３ｎ−２）から時刻ＤＴ（３ｎ−１）の期間に、ラインメモリ装置１２０から読み出された画像データＩＤ（３ｎ−２）をソースドライバ１５０に出力する。読出回路１１３は、時刻ＤＴ（３ｎ−１）から時刻ＤＴ（３ｎ）の期間に、ラインメモリ装置１２０から読み出された画像データＩＤ（３ｎ−１）をソースドライバ１５０に出力する。本実施形態において、制御回路１１０は、制御部として例示される。
【００５０】
図９は、液晶パネル１３０への信号出力の概念図である。図１、図７乃至図９を参照して、液晶パネル１３０への信号出力が説明される。
【００５１】
図９には、複数のゲート線として、ゲート線ＧＷ（３ｎ−２）、ゲート線ＧＷ（３ｎ−１）並びにゲート線ＧＷ（３ｎ）が示される。ゲート線ＧＷ（３ｎ−２）は、図７を参照して説明された画素行ＧＬ（３ｎ−２）に沿って延びる。ゲート線ＧＷ（３ｎ−１）は、図７を参照して説明された画素行ＧＬ（３ｎ−１）に沿って延びる。ゲート線ＧＷ（３ｎ）は、図７を参照して説明された画素行ＧＬ（３ｎ）に沿って延びる。本実施形態において、ゲート線ＧＷ（３ｎ−２）は、第１ゲート線として例示される。ゲート線ＧＷ（３ｎ−１）は、第２ゲート線として例示される。ゲート線ＧＷ（３ｎ）は、第３ゲート線として例示される。
【００５２】
複数のソース線は、ゲート線ＧＷ（３ｎ−２）、ＧＷ（３ｎ−１）、ＧＷ（３ｎ）にそれぞれ略直交する。ゲート線ＧＷ（３ｎ−２）は、ゲート線ＧＷ（３ｎ−１）よりもソースドライバ１５０から離間している。ゲート線ＧＷ（３ｎ）は、ゲート線ＧＷ（３ｎ−１）よりもソースドライバ１５０から離間している。
【００５３】
ゲートドライバ１４０は、複数のゲート線を通じて、液晶パネル１３０に電気的に接続される。ソースドライバ１５０は、複数のソース線を通じて、液晶パネル１３０に電気的に接続される。
【００５４】
上述の如く、読出回路１１３は、時刻ＤＴ（３ｎ−２）において、ゲートドライバ１４０にタイミング信号を出力し、画素行ＧＬ（３ｎ−２）へ画像データＩＤ（３ｎ−２）の書込処理を開始することを通知する。ゲートドライバ１４０は、時刻ＤＴ（３ｎ−２）において入力されたタイミング信号に応じて、ゲート線ＧＷ（３ｎ−２）にゲート信号を出力する。読出回路１１３は、時刻ＤＴ（３ｎ−２）から時刻ＤＴ（３ｎ−１）の期間に、ラインメモリ装置１２０から読み出された画像データＩＤ（３ｎ−２）をソースドライバ１５０に出力する。ソースドライバ１５０は、時刻ＤＴ（３ｎ−２）から時刻ＤＴ（３ｎ−１）の期間に入力された画像データＩＤ（３ｎ−２）に応じて、ソース信号を最も左方のソース線から最も右のソース線へ順次出力する。この結果、時刻ＤＴ（３ｎ−２）から、画素行ＧＬ（３ｎ−２）が駆動され、画素行ＧＬ（３ｎ−２）への画像データＩＤ（３ｎ−２）の書込が開始される。本実施形態において、時刻ＤＴ（３ｎ−２）において読出回路１１３からゲートドライバ１４０に出力されるタイミング信号は第１タイミング信号として例示される。時刻ＤＴ（３ｎ−２）においてゲートドライバ１４０から出力されたゲート信号は、第１駆動信号として例示される。
【００５５】
上述の如く、読出回路１１３は、時刻ＤＴ（３ｎ−１）において、ゲートドライバ１４０にタイミング信号を出力し、画素行ＧＬ（３ｎ−１）へ画像データＩＤ（３ｎ−１）の書込処理を開始することを通知する。ゲートドライバ１４０は、時刻ＤＴ（３ｎ−１）において入力されたタイミング信号に応じて、ゲート線ＧＷ（３ｎ−１）にゲート信号を出力する。読出回路１１３は、時刻ＤＴ（３ｎ−１）から時刻ＤＴ（３ｎ）の期間に、ラインメモリ装置１２０から読み出された画像データＩＤ（３ｎ−１）をソースドライバ１５０に出力する。ソースドライバ１５０は、時刻ＤＴ（３ｎ−１）から時刻ＤＴ（３ｎ）の期間に入力された画像データＩＤ（３ｎ−１）に応じて、ソース信号を最も左方のソース線から最も右のソース線へ順次出力する。この結果、時刻ＤＴ（３ｎ−１）から、画素行ＧＬ（３ｎ−１）が駆動され、画素行ＧＬ（３ｎ−１）への画像データＩＤ（３ｎ−１）の書込が開始される。本実施形態において、時刻ＤＴ（３ｎ−１）において読出回路１１３からゲートドライバ１４０に出力されるタイミング信号は第２タイミング信号として例示される。時刻ＤＴ（３ｎ−１）においてゲートドライバ１４０から出力されたゲート信号は、第２駆動信号として例示される。
【００５６】
上述の如く、読出回路１１３は、時刻ＤＴ（３ｎ）において、ゲートドライバ１４０にタイミング信号を出力し、画素行ＧＬ（３ｎ）へ画像データＩＤ（３ｎ）の書込処理を開始することを通知する。ゲートドライバ１４０は、時刻ＤＴ（３ｎ）において入力されたタイミング信号に応じて、ゲート線ＧＷ（３ｎ）にゲート信号を出力する。読出回路１１３は、時刻ＤＴ（３ｎ）以降に、ラインメモリ装置１２０から読み出された画像データＩＤ（３ｎ）をソースドライバ１５０に出力する。ソースドライバ１５０は、時刻ＤＴ（３ｎ）以降に入力された画像データＩＤ（３ｎ）に応じて、ソース信号を最も左方のソース線から最も右のソース線へ順次出力する。この結果、時刻ＤＴ（３ｎ）から、画素行ＧＬ（３ｎ）が駆動され、画素行ＧＬ（３ｎ）への画像データＩＤ（３ｎ）の書込が開始される。本実施形態において、時刻ＤＴ（３ｎ）において読出回路１１３からゲートドライバ１４０に出力されるタイミング信号は第３タイミング信号として例示される。時刻ＤＴ（３ｎ）においてゲートドライバ１４０から出力されたゲート信号は、第３駆動信号として例示される。
【００５７】
本実施形態の原理によれば、画像データが遅いタイミングで書き込まれる画素行に対して、長い書込期間が割り当てられる。したがって、画像データの書込不足は、生じにくくなる。
【００５８】
本実施形態において、画素行に対応したラインメモリが用意される。ラインメモリ装置が複数のラインメモリを備えるので、ラインメモリに記憶された画像データの読出タイミングは好適に遅延される。ラインメモリ装置が有するラインメモリの数の増大は、設定可能な遅延量の延長に帰結する。したがって、本実施形態の原理によれば、ラインメモリの数の増大に応じて、所望の長さの書込期間が画素行それぞれに割り当てられることとなる。
【００５９】
本実施形態の書込期間を延長するための原理は、映像が表示される全ての画素行に対して適用されてもよい。
【００６０】
＜第２実施形態＞
図１０は、第２実施形態の表示装置１００Ａの概略的なブロック図である。図１０を参照して、表示装置１００Ａが説明される。尚、第１実施形態と共通する要素に対して、第１実施形態の要素と同一の符号が付されている。共通の要素に対して、第１実施形態の説明が援用される。
【００６１】
表示装置１００Ａは、第１実施形態に関連して説明されたラインメモリ装置１２０、液晶パネル１３０、ゲートドライバ１４０、ソースドライバ１５０及びバックライト装置１６０に加えて、制御回路１１０Ａを備える。制御回路１１０Ａは、第１実施形態に関連して説明された書込回路１１１及びクロック１１２に加えて、読出回路１１３Ａを含む。
【００６２】
図１１は、液晶パネル１３０の概略図である。図１１を参照して、液晶パネル１３０が説明される。
【００６３】
図１１には、液晶パネル１３０の表示面上で概念的に定められた境界線ＢＬが示されている。境界線ＢＬは、画素行ＧＬ（１）、ＧＬ（Ｎ）の間に設定される。図１１は、第１実施形態に関連して説明された画素行ＧＬ（１）、ＧＬ（Ｎ）に加えて、画素行ＧＬ（３ｐ−２）、ＧＬ（３ｐ−１）、ＧＬ（３ｐ）を示す。境界線ＢＬは、画素行ＧＬ（３ｐ−２）、ＧＬ（３ｐ−１）の間を水平に横切る。画素行ＧＬ（３ｐ−２）は、境界線ＢＬの上に存する。画素行ＧＬ（３ｐ−１）は、境界線ＢＬの下に存する。画素行ＧＬ（３ｐ）は、画素行ＧＬ（３ｐ−１）の下に存する。画素行ＧＬ（３ｐ−１）は、画素行ＧＬ（３ｐ−２）、ＧＬ（３ｐ）に隣接する。尚、「ｐ」は、境界線ＢＬの位置に応じて定められる自然数である。
【００６４】
図１２は、読出回路１１３Ａによる信号処理を表す概略的なフローチャートである。図１０乃至図１２を参照して、読出回路１１３Ａの信号処理が説明される。
【００６５】
（ステップＳ１０５）
読出回路１１３Ａは、ステップＳ１０５から信号処理を開始する。読出回路１１３Ａは、画素行ＧＬ（１）に対する書込処理を開始する。その後、読出回路１１３Ａは、以下に説明される様々な処理を通じて、下方の画素行への書込処理を実行する。
【００６６】
読出回路１１３Ａは、処理された画素行の数をカウントするカウント機能を有する。ステップＳ１０５において、読出回路１１３Ａは、カウント値「ｎ」を「１」に設定する。その後、ステップＳ１１０が実行される。
【００６７】
（ステップＳ１１０）
ステップＳ１１０において、遅延量を「ＤＰ（３ｐ−２）」に設定する。尚、「ＤＰ（３ｐ−２）」の値は、「０」であってもよく、或いは、「０」より大きな値であってもよい。遅延量の設定の後、ステップＳ１１５が実行される。
【００６８】
（ステップＳ１１５）
ステップＳ１１５において、読出回路１１３Ａは、カウント値「ｎ」が、「３ｐ−２」より小さいか否かを判定する。カウント値「ｎ」が、「３ｐ−２」より小さいならば、ステップＳ１２０が実行される。他の場合には、ステップＳ１３５が実行される。
【００６９】
（ステップＳ１２０）
ステップＳ１２０において、読出回路１１３Ａは、ターゲットの画素行（画像データの書込処理が施与されている画素行）に対応する画像データをラインメモリ装置１２０から読み出す。尚、ラインメモリ装置１２０からの画像データの読出タイミングは、ステップＳ１１０によって定められた遅延量「ＤＰ（３ｐ−２）」に依存する。その後、ステップＳ１２５が実行される。
【００７０】
（ステップＳ１２５）
ステップＳ１２５において、読出回路１１３Ａは、画像データをソースドライバ１５０に出力する。また、読出回路１１３Ａは、タイミング信号をゲートドライバ１４０に出力する。その後、ステップＳ１３０が実行される。
【００７１】
（ステップＳ１３０）
ステップＳ１３０において、読出回路１１３Ａは、カウント値「ｎ」を「１」だけ増加させる。その後、ステップＳ１１５が実行される。ステップＳ１１５、Ｓ１２０、Ｓ１２５、Ｓ１３０からなる処理ループの繰り返しにより、画素行ＧＬ（１）から画素行ＧＬ（３ｐ−２）までの画像データの書込が完了する。
【００７２】
（ステップＳ１３５）
ステップＳ１３５において、読出回路１１３Ａは、カウント値「ｎ」が、「３ｐ−１」に等しいか否かを判定する。カウント値「ｎ」が、「３ｐ−１」に等しいならば、ステップＳ１４０が実行される。他の場合には、ステップＳ１５０が実行される。
【００７３】
（ステップＳ１４０）
ステップＳ１４０において、遅延量を「ＤＰ（３ｐ−１）」に設定する。尚、「ＤＰ（３ｐ−１）」の値は、ステップＳ１１０において設定された「ＤＰ（３ｐ−２）」よりも大きな値である。遅延量の設定の後、ステップＳ１４５が実行される。
【００７４】
（ステップＳ１４５）
ステップＳ１４５において、読出回路１１３Ａは、ターゲットの画素行（即ち、画素行ＧＬ（３ｐ−１））に対応する画像データをラインメモリ装置１２０から読み出す。尚、ラインメモリ装置１２０からの画像データの読出タイミングは、ステップＳ１４０によって定められた遅延量「ＤＰ（３ｐ−１）」に依存する。その後、ステップＳ１２５が実行される。ステップＳ１１５、Ｓ１３５、Ｓ１４０、Ｓ１４５、Ｓ１２５からなる処理ループの実行によって、画素行ＧＬ（３ｐ−１）への画像データの書込が完了する。
【００７５】
（ステップＳ１５０）
ステップＳ１５０において、遅延量を「ＤＰ（３ｐ）」に設定する。尚、「ＤＰ（３ｐ）」の値は、ステップＳ１３５において設定された「ＤＰ（３ｐ−１）」よりも大きな値である。尚、読出回路１１３Ａは、遅延量「ＤＰ（３ｐ）」と遅延量「ＤＰ（３ｐ−１）」との差分値が、遅延量「ＤＰ（３ｐ−１）」と遅延量「ＤＰ（３ｐ−２）」との差分値より大きくなるように遅延量「ＤＰ（３ｐ−２）」、「ＤＰ（３ｐ−１）」、「ＤＰ（３ｐ）」を設定する。遅延量の設定の後、ステップＳ１５５が実行される。
【００７６】
（ステップＳ１５５）
ステップＳ１５５において、読出回路１１３Ａは、ターゲットの画素行に対応する画像データをラインメモリ装置１２０から読み出す。尚、ラインメモリ装置１２０からの画像データの読出タイミングは、ステップＳ１５０によって定められた遅延量「ＤＰ（３ｐ）」に依存する。その後、ステップＳ１６０が実行される。
【００７７】
（ステップＳ１６０）
ステップＳ１６０において、読出回路１１３Ａは、画像データをソースドライバ１５０に出力する。また、読出回路１１３Ａは、タイミング信号をゲートドライバ１４０に出力する。その後、ステップＳ１６５が実行される。
【００７８】
（ステップＳ１６５）
ステップＳ１６５において、読出回路１１３Ａは、カウント値「ｎ」が、「Ｎ」に等しいか否かを判定する。カウント値「ｎ」が、「Ｎ」に等しくないならば、ステップＳ１３０が実行される。他の場合には、読出回路１１３Ａの処理が完了する。ステップＳ１１５、Ｓ１３５、Ｓ１５０、Ｓ１５５、Ｓ１６０、Ｓ１６５、Ｓ１３０からなる処理ループの繰り返しにより、画素行ＧＬ（３ｐ）から画素行ＧＬ（Ｎ）までの画像データの書込が完了する。本実施形態において、読出回路１１３Ａは、読出部として例示される。
【００７９】
図１２に示される信号処理によって、境界線ＢＬよりも上の画素行に対するよりも長い書込期間が、境界線ＢＬよりも下の画素行に対して割り当てられる。
【００８０】
図１３は、境界線ＢＬの周囲の画素行に対する書込処理を概念的に表すタイミングチャートである。図１０乃至図１３を参照して、境界線ＢＬの周囲の画素行に対する書込処理が説明される。
【００８１】
書込回路１１１は、受信時刻ＲＴ（３ｐ−２）に、画素行ＧＬ（３ｐ−２）に対応する水平同期信号を受信する。書込回路１１１は、受信時刻ＲＴ（３ｐ−２）から、ラインメモリ装置１２０への画像データＩＤ（３ｐ−２）の書込処理を開始する。その後、書込回路１１１は、受信時刻ＲＴ（３ｐ−１）に、画素行ＧＬ（３ｐ−１）に対応する水平同期信号を受信する。書込回路１１１は、受信時刻ＲＴ（３ｐ−１）から、ラインメモリ装置１２０への画像データＩＤ（３ｐ−１）の書込処理を開始する。更にその後、書込回路１１１は、受信時刻ＲＴ（３ｐ）に、画素行ＧＬ（３ｐ）に対応する水平同期信号を受信する。書込回路１１１は、受信時刻ＲＴ（３ｐ）から、ラインメモリ装置１２０への画像データＩＤ（３ｐ）の書込処理を開始する。
【００８２】
図１０に示される如く、書込回路１１１は、時刻データを読出回路１１３Ａへ出力する。したがって、読出回路１１３Ａは、受信時刻ＲＴ（３ｐ−２）乃至ＲＴ（３ｐ）に関する時刻データを取得することができる。クロック１１２は、読出回路１１３Ａへクロック信号を出力する。読出回路１１３Ａは、クロック信号を用いて、受信時刻ＲＴ（３ｐ−２）乃至ＲＴ（３ｐ）からの遅延量ＤＰ（３ｐ−２）乃至ＤＰ（３ｐ）をそれぞれ定める。
【００８３】
読出回路１１３Ａは、図１２に関連して説明された処理に従って、受信時刻ＲＴ（３ｐ−２）からの遅延量ＤＰ（３ｐ−２）よりも長い遅延量ＤＰ（３ｐ−１）を決定する。また、読出回路１１３Ａは、受信時刻ＲＴ（３ｐ−１）からの遅延量ＤＰ（３ｐ−１）よりも長い遅延量ＤＰ（３ｐ）を決定する。尚、読出回路１１３Ａは、遅延量ＤＰ（３ｐ）と遅延量ＤＰ（３ｐ−１）との差分値が、遅延量ＤＰ（３ｐ−１）と遅延量ＤＰ（３ｐ−２）との差分値より大きくなるように遅延量ＤＰ（３ｐ−２）、ＤＰ（３ｐ−１）、ＤＰ（３ｐ）を設定する。
【００８４】
図１３には、受信時刻ＲＴ（３ｐ−２）から遅延量ＤＰ（３ｐ−２）だけ遅れた時刻ＤＴ（３ｐ−２）、受信時刻ＲＴ（３ｐ−１）から遅延量ＤＰ（３ｐ−１）だけ遅れた時刻ＤＴ（３ｐ−１）並びに受信時刻ＲＴ（３ｐ）から遅延量ＤＰ（３ｐ）だけ遅れた時刻ＤＴ（３ｐ）が示されている。時刻ＤＴ（３ｐ−２）から時刻ＤＴ（３ｐ−１）までの期間は、画素行ＧＬ（３ｐ−２）に対応する画像データの読み出し及び書き込みのために割り当てられる。時刻ＤＴ（３ｐ−１）から時刻ＤＴ（３ｐ）までの期間は、画素行ＧＬ（３ｐ−１）に対応する画像データの読み出し及び書き込みのために割り当てられる。したがって、読出回路１１３Ａは、画素行ＧＬ（３ｐ−１）に対して、画素行ＧＬ（３ｐ−２）よりも長い処理期間を定めることができる。本実施形態において、時刻ＤＴ（３ｐ−２）から時刻ＤＴ（３ｐ−１）までの期間は、第１時間間隔として例示される。時刻ＤＴ（３ｐ−１）から時刻ＤＴ（３ｐ）までの期間は、第２時間間隔として例示される。
【００８５】
読出回路１１３Ａは、時刻ＤＴ（３ｐ−２）において、ラインメモリ装置１２０に格納された画像データから、画素行ＧＬ（３ｐ−２）に対応する画像データを選択的に読み出す。読出回路１１３Ａは、時刻ＤＴ（３ｐ−１）において、ラインメモリ装置１２０に格納された画像データから、画素行ＧＬ（３ｐ−１）に対応する画像データを選択的に読み出す。読出回路１１３Ａは、時刻ＤＴ（３ｐ）において、ラインメモリ装置１２０に格納された画像データから、画素行ＧＬ（３ｐ）に対応する画像データを選択的に読み出す。時刻ＤＴ（３ｐ−２）は、第１読出タイミングとして例示される。時刻ＤＴ（３ｐ−１）は、第２読出タイミングとして例示される。時刻ＤＴ（３ｐ）は、第３読出タイミングとして例示される。
【００８６】
図１０に示される如く、読出回路１１３Ａは、ゲートドライバ１４０にタイミング信号を出力する。ゲートドライバ１４０による各画素行への書込動作の開始は、タイミング信号に基づき制御される。例えば、読出回路１１３Ａは、時刻ＤＴ（３ｐ−２）において、画素行ＧＬ（３ｐ−２）へ画像データの書込処理を開始することをゲートドライバ１４０に通知するタイミング信号を出力する。読出回路１１３Ａは、時刻ＤＴ（３ｐ−１）において、画素行ＧＬ（３ｐ−１）へ画像データの書込処理を開始することをゲートドライバ１４０に通知するタイミング信号を出力する。読出回路１１３Ａは、時刻ＤＴ（３ｐ）において、画素行ＧＬ（３ｐ）へ画像データの書込処理を開始することをゲートドライバ１４０に通知するタイミング信号を出力する。
【００８７】
図１０に示される如く、読出回路１１３Ａは、ソースドライバ１５０に画像データを出力する。ソースドライバ１５０は、画像データに基づき制御される。例えば、読出回路１１３Ａは、時刻ＤＴ（３ｐ−２）から時刻ＤＴ（３ｐ−１）の期間に、画素行ＧＬ（３ｐ−２）に対応する画像データをソースドライバ１５０に出力する。読出回路１１３Ａは、時刻ＤＴ（３ｎ−１）から時刻ＤＴ（３ｎ）の期間に、画素行ＧＬ（３ｐ−１）に対応する画像データをソースドライバ１５０に出力する。本実施形態において、制御回路１１０Ａは、制御部として例示される。
【００８８】
本実施形態において、映像が表示される表示面は、２つの領域に概念的に分割される。代替的に、表示面は、３以上の領域に概念的に分割されてもよい。分割領域間の境界において、上述の書込処理期間の変更処理が実行されてもよい。
【産業上の利用可能性】
【００８９】
本実施形態の原理は、液晶を用いて映像を表示する表示装置に好適に利用可能である。
【００９０】
１００，１００Ａ・・・・・表示装置
１１０，１１０Ａ・・・・・制御回路
１１１・・・・・・・・・・書込回路
１１３，１１３Ａ・・・・・読出回路
１２０・・・・・・・・・・ラインメモリ装置
１３０・・・・・・・・・・液晶パネル
１４０・・・・・・・・・・ゲートドライバ
１５０・・・・・・・・・・ソースドライバ
ＧＬ（１）・・・・・・・・画素行
ＧＬ（３ｎ−２）・・・・・画素行
ＧＬ（３ｎ−１）・・・・・画素行
ＧＬ（３ｎ）・・・・・・・画素行
ＧＬ（３ｐ−２）・・・・・画素行
ＧＬ（３ｐ−１）・・・・・画素行
ＧＬ（３ｐ）・・・・・・・画素行
ＧＬ（Ｎ）・・・・・・・・画素行
ＧＷ（３ｎ−２）・・・・・ゲート線
ＧＷ（３ｎ−１）・・・・・ゲート線
ＧＷ（３ｎ）・・・・・・・ゲート線
ＩＤ（３ｎ−２）・・・・・画像データ
ＩＤ（３ｎ−１）・・・・・画像データ
ＩＤ（３ｎ）・・・・・・・画像データ
ＩＤ（３ｐ−２）・・・・・画像データ
ＩＤ（３ｐ−１）・・・・・画像データ
ＩＤ（３ｐ）・・・・・・・画像データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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