(57)【要約】【課題】炭化ケイ素を含む半導体基板上にパワーデバイスを有する半導体装置において、ガードリングのエッジ部分において衝突イオン化によって高エネルギーのキャリアが発生した場合でも、高信頼なターミネーション構造を実現する。【解決手段】ＳｉＣパワーデバイスのターミネーション構造を形成するｐ型ガードリング３上で、ｐ型ガードリング及びｐ型のＪＴＥ領域との間に第１ｎ領域１０を形成することでポテンシャル障壁を形成し、高エネルギーのキャリアがパッシべーション膜６に注入されることを防ぐ。【選択図】図１
2014170867.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
前記ドリフト層上に形成された前記第１導電型と異なる第２導電型を有するガードリング領域と、
前記ドリフト層上であって、前記ガードリング領域の外側に形成された第２導電型のＪＴＥ（ジャンクションターミネーションエクステンション）領域と、
前記ドリフト層上に形成された第１導電型の第１ｎ領域と、
前記第１ｎ領域上に形成されたパッシベーション膜と、
前記ドリフト層上に形成された表面電極と、
前記基板の裏面に接して形成された裏面電極と、
を備え、
前記第１ｎ領域は、前記ガードリング領域上であって、前記ガードリング領域と前記ＪＴＥ領域の間に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１ｎ領域は、前記ＪＴＥ領域上にも配置されていることを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１ｎ領域の外側端部は、前記ガードリング領域の外側端部に対してガードリング領域内に拡がる空乏層幅の距離だけ内側の位置より外側、且つ、前記ガードリング領域外側端部の外側０．８μｍより内側に位置していることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第１ｎ領域の外側端部は、前記ガードリング領域の外側端部のさらに外側０．３μｍより内側に配置されていることを特徴とする半導体装置。
【請求項５】
請求項１において、
前記第１ｎ領域のピーク濃度は、５×１０17ｃｍ-3以上であることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１ｎ領域のピーク濃度は、３×１０18ｃｍ-3以下であることを特徴とする半導体装置。
【請求項７】
ｎ型ドリフト層上に、ｐ型ガードリング領域、ｐ型ＪＴＥ領域、これらの間に配置された第１ｎ領域を備えた半導体装置の製造方法において、
前記ガードリング領域にハードマスクを用いてｐ型イオンを注入する第1工程と、
前記第1工程の後に、前記ハードマスクを残したまま、レジスト膜を塗布、加工してイオン注入マスクを形成する第２工程と、
前記第2工程の後に、前記イオン注入マスクを用いてｎ型イオン注入する工程と、
を備える半導体装置の製造方法。
【請求項８】
ｎ型ドリフト層上に、ｐ型ガードリング領域、ｐ型ＪＴＥ領域、これらの間に配置された第１ｎ領域を備えた半導体装置の製造方法において、
ハードマスクを加工してイオン注入マスクを形成し、前記ガードリング領域の一部と前記第１ｎ領域を同一マスクによって形成することによって、
前記第１ｎ領域の外側端部と、前記ガードリング領域の外側端部を揃えて形成し、且つ、前記第１ｎ領域と前記チャネルストップ領域を同時に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
パワーデバイスではブロッキング状態においてデバイス端部への電界集中を緩和するために、ジャンクションターミネーションエクステンション（Junction Termination Extension：ＪＴＥ）またはフィールドリミティングリング（Field Limiting Ring：ＦＬＲ）などのターミネーション領域の構造（ターミネーション構造）を形成することが知られている。なお、ここでいうブロッキング状態とは、パワーデバイスの電極間に高い電位差が生じており、かつ前記電極間に電流が流れていない状態を指す。ＪＴＥ構造の一例は特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平08-316480
【特許文献２】WO2007/029375
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図２１に示すターミネーション構造を例としてＪＴＥの動作原理を説明する。図２１は従来のＪＴＥターミネーション構造の断面図であり、ｎ+型基板１上のｎ-型ドリフト層２と、ｎ-型ドリフト層２上面に形成されたｐ+型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ+型チャネルストップ領域５、パッシべーション膜６、裏面電極７、表面電極８、チャネルストップ領域５に接続する電極９のみを示しており、それより上部に形成されたパッシべーション膜および樹脂膜などは図示を省略している。また、図２１では半導体チップの中央部にあるアクティブ領域の図示は省略している。
【０００５】
図２１に示す裏面電極７と表面電極８との間に電圧が印加されたブロッキング状態における半導体内部の等電位線を図２２に示す。ｐ+型ガードリング領域のエッジ部分には電界が集中しやすいが、ｐ型ＪＴＥ領域４が存在することによって電界集中を緩和できる。これによりパワーデバイスの高耐圧化が可能となる。ここで、ブロッキング状態において空乏層が表面電極までつながってしまうパンチスルー現象を防ぐためにガードリング領域は高濃度に形成される。図２３、２４は図２２におけるＡ−Ａ’、Ｂ−Ｂ’に沿った電位を示す。ガードリング領域は高濃度であるため空乏層が拡がらず、電位はほぼ一定になる。
【０００６】
ＳｉＣパワーデバイスのように半導体内部が高電界になる場合、以下に説明する技術課題が存在する。裏面電極と表面電極との間に十分大きな電圧が印加されると、衝突イオン化によって多数のキャリアが発生する。発生したキャリアは高電界で加速されるので大きなエネルギーを持つ。これらのキャリアは電極から引き抜かれなければならないが、ガードリング領域のエッジ部分で衝突イオン化が起こった場合、ガードリング領域にはほとんど電位勾配がないため、半導体表面方向に加速されたキャリアはそのままパッシべーション膜に注入されてしまい、信頼性の観点から問題となる。通常は、ガードリング領域のエッジ部分が最大電界にならないように設計されるが、パッシべーション膜内の電荷が経時的に変動するなどの原因によってガードリング領域のエッジ部分が最大電界になってしまうと半導体が破壊する。
【０００７】
本発明の目的は、高い信頼性を有する高耐圧半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
第１導電型のドリフト層と、前記ドリフト層上に形成された前記第１導電型と異なる第２導電型を有するガードリング領域と、前記ドリフト層上であって、前記ガードリング領域の外側に形成された第２導電型のＪＴＥ（ジャンクションターミネーションエクステンション）領域と、前記ドリフト層上に形成された第１導電型の第１ｎ領域と、前記第１ｎ領域上に形成されたパッシベーション膜と、前記ドリフト層上に形成された表面電極と、前記基板の裏面に接して形成された裏面電極と、を備え、前記第１ｎ領域は、前記ガードリング領域上であって、前記ガードリング領域と前記ＪＴＥ領域の間に配置されていることを特徴とする半導体装置。
【００１０】
なお、特許文献１には、パッシベーション膜ではなく、表面電極の下にｎ領域を形成することで、順バイアス時の電子を排出するものであり、本発明のように、逆バイアス時のホール注入を止めるものではない。また、特許文献２にはガードリング領域の上にｎ領域を設けることが記載されているが、ガードリング領域とＪＴＥ領域の間に配置するものではなく、チャネルが形成されてしまう問題がある。
【発明の効果】
【００１１】
本発明によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施例１の半導体装置のターミネーション領域を示す断面図である。
【図２】ブロッキング状態において図１のＣ−Ｃ’に沿った電位を示すグラフである。
【図３】ブロッキング状態において図１のＤ−Ｄ’に沿った電位を示すグラフである。
【図４】ブロッキング状態において第１ｎ領域のピーク濃度と図２に示したポテンシャル障壁高さとの関係を示すグラフである。
【図５】ブロッキング状態において最大電界となる位置に対する第１ｎ領域下部のガードリング領域のピーク濃度と第１ｎ領域のピーク濃度との関係を示すグラフである。
【図６】ブロッキング状態において第１ｎ領域のピーク濃度と第１ｎ領域に拡がる空乏層幅との関係を示すグラフである。
【図７】ブロッキング状態において第１ｎ領域下部のガードリング領域のピーク濃度とポテンシャル障壁高さとの関係を示すグラフである。
【図８】ブロッキング状態において第１ｎ領域下部のガードリング領域が空乏化したときの等電位線である。
【図９】実施例１の半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】実施例１の半導体装置の変形例を示す断面図である。
【図１６】実施例１の半導体装置の変形例の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】パワーデバイスの例として示す半導体装置のターミネーション領域の断面図である。
【図２２】ブロッキング状態におけるターミネーション領域の等電位線である。
【図２３】図２２のＡ−Ａ’に沿った電位を示すグラフである。
【図２４】図２２のＢ−Ｂ’に沿った電位を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例を図面に基づいて詳細に説明する。なお、実施例を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施例では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【実施例１】
【００１４】
図１に、実施例１の半導体装置のターミネーション領域の断面図を示す。本実施例の半導体装置は、炭化ケイ素（ＳｉＣ）からなる半導体基板に形成された高耐圧トランジスタなどのパワーデバイス（図示しない）を有しており、図１には当該半導体基板をダイシングして個片化することで形成する半導体チップの端部となる領域（ターミネーション領域）の断面を示している。なお、図１に示す構造体では、図の左側に半導体チップの中心部が位置し、図の右側に半導体チップの端部が位置する。
【００１５】
図１に示すように、ｎ+型基板１上にｎ-型ドリフト層２の上面には、ｐ+型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ+型チャネルストップ領域５が形成されている。ｐ+型ガードリング領域３、ｐ型ＪＴＥ領域４およびｎ+型チャネルストップ領域５は、半導体チップの中央部のアクティブ領域を囲むように、前記中央部（図１の左側）から半導体チップの端部（図１の右側）に向かって順に配置されている。つまり、当該半導体チップを上方から見ると、ｎ-型ドリフト層２の上面のアクティブ領域を囲むようにｐ+型ガードリング領域３が形成され、ｐ+型ガードリング領域３を囲むようにｐ型ＪＴＥ領域４が形成され、ｐ型ＪＴＥ領域４を囲むようにｎ+型チャネルストップ領域５がそれぞれ環状に形成されている。図において、ｐ+型ガードリング領域３およびｐ型ＪＴＥ領域４は接しているが、ｐ型ＪＴＥ領域４およびｎ+型チャネルストップ領域５は接しておらず、間に不純物が導入されていないｎ-型ドリフト層２が存在する。ｐ型ＪＴＥ領域４は単一領域ではなく、複数の領域で形成されていてもよい。ｐ+型ガードリング領域３およびｐ型ＪＴＥ領域４は、ＳｉＣのｎ+型基板１上にｎ-型のＳｉＣエピタキシャル層を設け、その上面にｐ型の不純物（例えばＡｌ（アルミニウム））を導入することで形成され、残ったＳｉＣエピタキシャル層がｎ-型ドリフト層２となるｎ+型チャネルストップ領域５は、デバイスにかかる電界が半導体チップの端部に及ぶことを防ぐための半導体領域である。
【００１６】
ｎ+型基板１の裏面には裏面電極７が形成され、ｎ-型ドリフト層２上にはｎ-型ドリフト層２の上面に接して表面電極８、パッシべーション膜６およびフローティング電極９が形成されている。裏面電極７、表面電極８およびフローティング電極９は例えばＡｌ（アルミニウム）などからなる。
【００１７】
ｎ+型チャネルストップ領域５の上面にはフローティング電極９が電気的に接続されており、表面電極８はアクティブ領域のｎ-型ドリフト層２の上面に形成された高耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のソース電極（図示しない）などに電気的に接続されている。表面電極８およびフローティング電極９のそれぞれの一部はパッシべーション膜６の端部の上に乗り上げるように形成されている。フローティング電極９は、ｎ+型チャネルストップ領域５の電位を固定するための電極である。
【００１８】
パッシべーション膜６は、ｐ+型ガードリング領域３の端部の上面、ｐ型ＪＴＥ領域４の上面、およびｎ+型チャネルストップ領域５の端部の上面を覆うように配置されている。つまり、パッシべーション膜６は、ｐ+型ガードリング領域３の一部の直上からｎ+型チャネルストップ領域５の一部の直上にかけて形成され、ｐ型ＪＴＥ領域４の上面を全て覆っている。本願では、図１に示すような半導体チップの端部（エッジ部）の近傍の領域に形成された電界緩和を目的とするｐ+型ガードリング領域３またはｐ型ＪＴＥ領域４半導体領域などを含む構造をターミネーション構造と呼ぶ。パッシべーション膜６の上部には、パッシべーション膜６、表面電極８、フローティング電極９を覆うような絶縁膜をさらに備えていてもよい。前記絶縁膜の材料としては、酸化シリコン膜などの絶縁膜またはポリイミドなどの樹脂を用いることが考えられる。
【００１９】
ｎ-型ドリフト層２の上面には、ｎ型の第１ｎ領域１０が、半導体チップ上方から見ると環状に形成されている。第１ｎ領域１０は、半導体チップ上方から見るとｐ+型ガードリング領域３およびｐ型ＪＴＥ領域４の上であって、表面電極８と接触しない位置に形成されている。第１ｎ領域１０の外側端部は、ｐ+型ガードリング領域３の外側端部から内側に向かって拡がるｐ+型ガードリング領域内の空乏層端部より外側に位置し、且つ、ｐ+型ガードリング領域３の外側端部の外側０．８μｍより内側に位置している。第１ｎ領域１０のピーク濃度は、５×１０17ｃｍ-3以上である。
【００２０】
このターミネーション構造を有する半導体装置の動作時であって、裏面電極７と表面電極８との間に電圧が印加されたブロッキング状態において、ｐ+型ガードリング領域３のエッジ部分で衝突イオン化が起こると、発生したキャリアは半導体表面側に向かって加速される。第１ｎ領域１０は、半導体表面に向かって加速されるキャリアに対してポテンシャル障壁となるため、高エネルギーのキャリアがパッシベーション膜６に注入されるのを防ぐことができる。このため、高信頼なターミネーション構造を提供することが可能である。
【００２１】
以下に、グラフを用いて本実施例の半導体装置の効果を説明する。
【００２２】
図２に、ブロッキング状態において図１のＣ−Ｃ’に沿った電位を示す。第１ｎ領域１０は、半導体表面に向かって加速されるキャリアに対してポテンシャル障壁となる。ポテンシャル障壁高さが高いほど、キャリアがパッシベーション膜６に注入されるのを防ぐ効果が高い。また、ポテンシャル障壁が厚い、すなわち第１ｎ領域１０が深く形成されるほど、キャリアがパッシベーション膜６に注入されるのを防ぐ効果が高い。
【００２３】
一方、図３に、ブロッキング状態において図１のＤ−Ｄ’に沿った電位を示す。ブロッキング状態においてｐ型ＪＴＥ領域４のエッジ部分で衝突イオン化が起きてキャリアが発生した場合は、表面電極８よりキャリアを引き抜く必要があるが、第１ｎ領域１０を適切に配置すれば、図３に示すように内側に向かうキャリアに対しては、第１ｎ領域１０はポテンシャル障壁とならない。
【００２４】
図４に、ブロッキング状態における、第１ｎ領域１０のピーク濃度とポテンシャル障壁高さとの関係を示す。第１ｎ領域１０のピーク濃度が高いほどポテンシャル障壁が高くなり、第１ｎ領域１０のピーク濃度を５×１０17ｃｍ-3以上としたときに効果がある。
【００２５】
図５に、ブロッキング状態において最大電界となる位置に対する第１ｎ領域１０下部のｐ+型ガードリング領域３のピーク濃度と第１ｎ領域１０のピーク濃度との関係を示す。第１ｎ領域１０のピーク濃度が高くなると半導体表面が最大電界となることがわかる。半導体表面で衝突イオン化が起こるとパッシベーション膜６に容易にキャリアが注入されて信頼性を損なう。そのため、第１ｎ領域１０のピーク濃度を３×１０18ｃｍ-3以下とすると、半導体内部が最大電界となるようにできる。
【００２６】
図６に、ブロッキング状態における第１ｎ領域１０のピーク濃度と第１ｎ領域１０に拡がる空乏層幅との関係を示す。第１ｎ領域１０がｐ+型ガードリング領域３の外側端部よりも外側にはみ出す場合、そのはみ出した領域が空乏化していれば、図３に示したように水平方向にはポテンシャル障壁を生じない。しかし、ｐ+型ガードリング領域３よりも外側で第１ｎ領域１０が空乏化していない部分があれば、その部分が水平方向のポテンシャル障壁となってしまう。第１ｎ領域１０のピーク濃度は５×１０17ｃｍ-3以上３×１０18ｃｍ-3以下なので、第１ｎ領域１０がｐ+型ガードリング領域３の外側端部よりも外側にはみ出す場合、そのはみ出し幅を０．８μｍ以下にする必要がある。さらに、０．３μｍ以下にすると、なお好ましい。
【００２７】
また、第１ｎ領域１０がｐ+型ガードリング領域３内に含まれる場合、第１ｎ領域１０の外側端部とｐ+型ガードリング領域３の外側端部との間隔は、第１ｎ領域１０によってｐ+型ガードリング領域３内に拡がる空乏層幅より短くしなければならない。ｐ+型ガードリング領域３のエッジ部分で発生したキャリアは、ｐ+型ガードリング領域３の外側端部に沿って加速されるので、第１ｎ領域１０によるポテンシャル障壁がｐ+型ガードリング領域３の外側端部に形成されなければ効果がないためである。
【００２８】
一方、第１ｎ領域１０の内側端部は、表面電極８よりも外側に位置する。第１ｎ領域１０と表面電極８が接触した場合、表面電極８と裏面電極７の間にｎｐｎトランジスタが形成されるため、誤動作の恐れがある。さらに、パッシベーション膜６の電荷変動などの原因により、ｐ型ＪＴＥ領域４の表面が反転した場合、ｐ型ＪＴＥ領域４の表面がチャネルとなって過大なリーク電流が流れてしまう。
【００２９】
図７に、ブロッキング状態における第１ｎ領域１０下部のｐ+型ガードリング領域３のピーク濃度とポテンシャル障壁高さとの関係を示す。第１ｎ領域１０下部のｐ+型ガードリング領域３のピーク濃度は低いほど効果がある。ただし、低すぎると以下に示すような問題を生じる。第１ｎ領域１０下部のｐ+型ガードリング領域３のピーク濃度が低い場合、ブロッキング状態において第１ｎ領域１０下部のｐ+型ガードリング領域３が完全空乏化しうる。完全空乏化した場合、半導体内部の等電位線は、図８のようになり、第１ｎ領域１０の電位が裏面電極７の電位と同じ程度に上昇してしまう。このとき、第１ｎ領域１０とｐ+型ガードリング領域３の境界で高電界になってしまい、耐圧が低下してしまう。そのため、ブロッキング状態において第１ｎ領域１０下部のｐ+型ガードリング領域３が完全空乏化しないように、ｐ+型ガードリング領域３のピーク濃度と深さを適切に選ぶ必要がある。
【００３０】
以下に、本実施例の半導体装置の製造方法を図面を用いて説明する。図９〜図１４は、製造工程中の半導体装置の断面図を示すものである。なお、ここではアクティブ領域は図示せず、アクティブ領域に形成される高耐圧素子の製造工程の説明は省略するが、ターミネーション構造の形成と同時に、アクティブ領域についてもデバイス構造に従って半導体素子が形成されることは言うまでもない。
【００３１】
まず、ＳｉＣ基板であるｎ+型基板１上に、ｎ-型ドリフト層２が積層された基体を準備する。ｎ-型ドリフト層２はエピタキシャル成長法によりｎ+型基板１上に形成されたｎ型のＳｉＣ膜である。
【００３２】
次に、図９に示すように、ｎ-型ドリフト層２の上面に酸化シリコン膜などからなる膜を形成した後、当該膜をパターニングすることでイオン注入用のマスク１１を形成し、続いてｐ型の不純物（例えばＡｌ（アルミニウム））をｎ-型ドリフト層２の上面にイオン注入してｐ+型ガードリング領域３を形成する。このときｐ+型ガードリング領域３は、ブロッキング時にパンチスルーが起きないようにドーピング濃度を１×１０18ｃｍ-3〜２×１０20ｃｍ-3とし、厚さ（接合深さ）を０．３〜１．０μｍとして形成する。
【００３３】
次に、図１０に示すように、マスク１１を残したまま、ｐ+型ガードリング領域３上およびマスク１１上にレジスト膜などからなるパターニングされたイオン注入用のマスク１２を形成する。続いて、露出しているｐ+型ガードリング領域３の上面にｎ型の不純物（例えばＮ（窒素））をイオン注入して第１ｎ領域１０を形成する。このようにして、第１ｎ領域１０の外側端部とｐ+型ガードリング領域３の外側端部を揃えて形成することが可能である。このとき第１ｎ領域１０は、最終的なドーピング濃度が５×１０17ｃｍ-3〜３×１０18ｃｍ-3となるように、厚さ０．１〜０．３μｍで形成する。
【００３４】
次に、図１１に示すように、マスク１１およびマスク１２を除去した後、ｎ-型ドリフト層２上およびｐ+型ガードリング領域３上に酸化シリコン膜などからなるパターニングされたイオン注入用のマスク１３を形成する。続いて、マスク１３から露出している領域にｐ型の不純物（例えばＡｌ（アルミニウム））をイオン注入してｐ型ＪＴＥ領域４を形成する。このときｐ型ＪＴＥ領域４は、ドーピング濃度が５×１０17ｃｍ-3〜５×１０18ｃｍ-3となるように、厚さ０．３〜１．５μｍで形成する。ここでｐ型の不純物は、ｐ+型ガードリング領域３および第１ｎ領域１０上にも注入されるが、前述のとおり、これを考慮して第１ｎ領域１０は形成されている。また、図１１では、ｐ+型ガードリング領域３とｐ型ＪＴＥ領域４の深さを同一に記載しているが、異なってもよい。さらに、ｐ型ＪＴＥ領域４は単一の領域である必要はなく、複数の領域で形成されていてもよい。つまり、ｐ型ＪＴＥ領域４を比較的不純物濃度が高い半導体領域と、それよりも不純物濃度が低い半導体領域とで形成し、ｐ型ＪＴＥ領域４に濃度勾配を持たせてもよい。
【００３５】
次に、図１２に示すように、マスク１３を除去した後、ｎ-型ドリフト層２上、ｐ+型ガードリング領域３上、ｐ型ＪＴＥ領域４上および第１ｎ領域１０上に酸化シリコン膜などからなるパターニングされたイオン注入用のマスク１４を形成する。続いて、マスク１４から露出している領域にｎ型の不純物（例えばＮ（窒素））をイオン注入してｎ+型チャネルストップ領域５を形成する。ｐ+型ガードリング領域３、第１ｎ領域１０、ｐ型ＪＴＥ領域４およびｎ+型チャネルストップ領域５は、ｎ-型ドリフト層２上面のアクティブ領域（図示しない）を囲むようにアクティブ領域の外側に向かって順に形成する。
【００３６】
続いて、マスク１４を除去した後、注入されたＡｌ（アルミニウム）およびＮ（窒素）を活性化するためにｎ+型基板１を含む製造工程中の半導体装置を例えば１７００℃で熱処理する。
【００３７】
次に、図１３に示すように、熱酸化またはＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、もしくはその両者の組合せによりｎ-型ドリフト層２上に酸化シリコン膜からなるパッシべーション膜６を形成し、続いて、パッシべーション膜６をドライエッチまたはウェットエッチにより加工することで、ｐ+型ガードリング領域３およびｎ+型チャネルストップ領域５を露出させる。
【００３８】
次に、図１４に示すように、表面電極８およびフローティング電極９がそれぞれ形成される。最後に、ｎ+型基板１の裏面に裏面電極７が形成される。
【００３９】
以上のようにして、図１に示すターミネーション構造が完成する。なお、ｐ+型ガードリング領域３、第１ｎ領域１０、ｐ型ＪＴＥ領域４、およびｎ+型チャネルストップ領域５の形成順序は上記の通りである必要はない。
【００４０】
この後は、ｎ+型基板１をダイシングをすることで個片化して複数の半導体チップを形成することで本実施例の半導体装置が完成する。ダイシングを行う前にｎ+型基板１上の全面を覆う絶縁膜を形成しても構わない。また、半導体チップをポリイミドなどからなる樹脂膜により覆ってもよい。なお、ｎ+型チャネルストップ領域５はダイシングにより形成された半導体チップの端部に近い領域に位置し、ｐ+型ガードリング領域３はｎ+型チャネルストップ領域５よりも半導体チップの中心部に近い領域位置することになる。
【００４１】
上記の製造工程により形成された本実施例の半導体装置では、ガードリング領域の外側エッジ部分の上方にポテンシャル障壁を設けることにより、上述したようにＳｉＣパワーデバイスを有する装置のターミネーション領域において、ガードリング領域のエッジ部分が最大電界となっても、キャリアがパッシべーション膜に注入されることを防ぐことができる。したがって、半導体装置の信頼性を向上することができる。
【００４２】
以下に、本実施例によるＳｉＣを含む半導体装置のターミネーション領域の変形例（図１５）の製造方法を図面を用いて説明する。図１６〜図２０は、製造工程中の半導体装置の断面図を示すものである。なお、ここではアクティブ領域は図示せず、アクティブ領域に形成される高耐圧素子の製造工程の説明は省略するが、ターミネーション構造の形成と同時に、アクティブ領域についてもデバイス構造に従って半導体素子が形成されることは言うまでもない。
【００４３】
まず、ＳｉＣ基板であるｎ+型基板１上に、ｎ-型ドリフト層２が積層された基体を準備する。ｎ-型ドリフト層２はエピタキシャル成長法によりｎ+型基板１上に形成されたｎ型のＳｉＣ膜である。
【００４４】
次に、図１６に示すように、ｎ-型ドリフト層２の上面に酸化シリコン膜などからなる膜を形成した後、当該膜をパターニングすることでイオン注入用のマスク１５を形成し、続いてｐ型の不純物（例えばＡｌ（アルミニウム））およびｎ型の不純物（例えばＮ（窒素））をｎ-型ドリフト層２の上面にイオン注入してｐ+型ガードリング領域の一部となるｐ+型領域３０および第１ｎ領域３１を形成する。このようにして、第１ｎ領域３１の外側端部とｐ+型ガードリング領域の一部となるｐ+型領域３０の外側端部を揃えて形成することが可能である。このときｐ+型領域３１は、ブロッキング時にパンチスルーが起きないようにドーピング濃度を１×１０18ｃｍ-3〜２×１０20ｃｍ-3とし、厚さ（接合深さ）を０．３〜１．０μｍとして形成する。第１ｎ領域３１は、最終的なドーピング濃度が５×１０17ｃｍ-3〜３×１０18ｃｍ-3となるように、厚さ０．１〜０．３μｍで形成する。このとき、ｎ型チャネルストップ領域３３も同時に形成される。
【００４５】
次に、図１７に示すように、マスク１５を除去した後、酸化シリコン膜などからなるパターニングされたイオン注入用のマスク１６を形成する。続いて、露出している領域の上面にｐ型の不純物（例えばＡｌ（アルミニウム））をイオン注入してｐ+型ガードリング領域の一部となるｐ+型領域３４を形成する。このときｐ+型領域３４は、ブロッキング時にパンチスルーが起きないようにドーピング濃度を１×１０18ｃｍ-3〜２×１０20ｃｍ-3とし、厚さ（接合深さ）を０．３〜１．０μｍとして形成する。このとき第１ｎ領域３１の一部がｐ型に打ち返される。
【００４６】
次に、図１８に示すように、マスク１６を除去した後、酸化シリコン膜などからなるパターニングされたイオン注入用のマスク１７を形成する。続いて、マスク１７から露出している領域にｐ型の不純物（例えばＡｌ（アルミニウム））をイオン注入してｐ型ＪＴＥ領域４を形成する。このときｐ型ＪＴＥ領域４は、ドーピング濃度が５×１０17ｃｍ-3〜５×１０18ｃｍ-3となるように、厚さ０．３〜１．５μｍで形成する。ここでｐ型の不純物は、ｐ+型ガードリング領域３４および第１ｎ領域３１上にも注入されるが、前述のとおり、これを考慮して第１ｎ領域３１は形成されている。また、図１８では、ｐ+型ガードリング領域３４、ｐ+型領域３０とｐ型ＪＴＥ領域４の深さを同一に記載しているが、異なってもよい。さらに、ｐ型ＪＴＥ領域４は単一の領域である必要はなく、複数の領域で形成されていてもよい。つまり、ｐ型ＪＴＥ領域４を比較的不純物濃度が高い半導体領域と、それよりも不純物濃度が低い半導体領域とで形成し、ｐ型ＪＴＥ領域４に濃度勾配を持たせてもよい。ｐ+型ガードリング領域３４、３０、第１ｎ領域３１、ｐ型ＪＴＥ領域４およびｎ型チャネルストップ領域３３は、ｎ-型ドリフト層２上面のアクティブ領域（図示しない）を囲むようにアクティブ領域の外側に向かって順に形成する。
【００４７】
続いて、マスク１７を除去した後、注入されたＡｌ（アルミニウム）およびＮ（窒素）を活性化するためにｎ+型基板１を含む製造工程中の半導体装置を例えば１７００℃で熱処理する。
【００４８】
次に、図１９に示すように、熱酸化またはＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、もしくはその両者の組合せによりｎ-型ドリフト層２上に酸化シリコン膜からなるパッシべーション膜６を形成し、続いて、パッシべーション膜６をドライエッチまたはウェットエッチにより加工することで、ｐ+型ガードリング領域３４およびｎ型チャネルストップ領域３３を露出させる。
【００４９】
次に、図２０に示すように、表面電極８およびフローティング電極９がそれぞれ形成される。最後に、ｎ+型基板１の裏面に裏面電極７が形成される。
【００５０】
以上のようにして、図１５に示すターミネーション構造が完成する。なお、ｐ+型ガードリング領域３０、３４、第１ｎ領域３１、ｐ型ＪＴＥ領域４、およびｎ型チャネルストップ領域３３の形成順序は上記の通りである必要はない。
【００５１】
この後は、ｎ+型基板１をダイシングをすることで個片化して複数の半導体チップを形成することで本実施例の半導体装置が完成する。ダイシングを行う前にｎ+型基板１上の全面を覆う絶縁膜を形成しても構わない。また、半導体チップをポリイミドなどからなる樹脂膜により覆ってもよい。なお、ｎ型チャネルストップ領域３３はダイシングにより形成された半導体チップの端部に近い領域に位置し、ｐ+型ガードリング領域３４はｎ型チャネルストップ領域３３よりも半導体チップの中心部に近い領域位置することになる。
【００５２】
上記の製造工程により形成された本実施例の半導体装置では、ガードリング領域の外側エッジ部分の上方にポテンシャル障壁を設けることにより、上述したようにＳｉＣパワーデバイスを有する装置のターミネーション領域において、ガードリング領域のエッジ部分が最大電界となっても、キャリアがパッシべーション膜に注入されることを防ぐことができる。したがって、半導体装置の信頼性を向上することができる。さらに、第１ｎ領域３１およびｎ型チャネルストップ領域３３を同時に形成するため、製造工程が簡略化されている。
【００５３】
以上、本発明者らによってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５４】
１      ｎ+型基板
２      ｎ-型ドリフト層
３、３０、３４      ｐ型ガードリング領域
４      ｐ型ＪＴＥ領域
５、３３      ｎ型チャネルストップ領域
６      パッシベーション膜
７      裏面電極
８      表面電極
９      フローティング電極
１０、３１    第１ｎ領域
１１〜１７    マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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