(57)【要約】【課題】レイアウト面積の増大を抑制しつつ、配線幅を拡大する。【解決手段】アクティブ領域Ａ２上には、カラム方向ＤＣに延びる配線Ｈ１が形成され、配線Ｈ１上にはカラム方向ＤＣに延びる配線Ｈ２が形成され、配線Ｈ１、Ｈ２は互いに幅が等しくなるように構成し、アクティブ領域Ａ３上には、カラム方向ＤＣに延びる配線Ｈ３が形成され、配線Ｈ３上にはカラム方向ＤＣに延びる配線Ｈ４が形成され、配線Ｈ３、Ｈ４は互いに幅が等しくなるように構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の配線と、
前記第１の配線上に前記第１の配線と同一方向に設けられ、前記第１の配線と幅が等しい第２の配線と、
前記第１の配線に接続された第１のアクティブ領域と、
前記第１のアクティブ領域に並列に設けられ、前記第２の配線に接続された第２のアクティブ領域と、
前記第１の配線の下側に設けられ、前記第１の配線と前記第１のアクティブ領域とを接続する第１のプラグと、
前記第２の配線の上側に設けられ、前記第２の配線と前記第２のアクティブ領域とを接続する第２のプラグとを備えることを特徴とする半導体装置。
【請求項２】
第１の配線と、
前記第１の配線上に前記第１の配線と同一方向に設けられ、前記第１の配線と幅が等しい第２の配線と、
前記第１の配線と前記第２の配線とを高さ方向に絶縁する空隙と、
前記第１の配線の下方に設けられた第１のアクティブ領域と、
前記第１のアクティブ領域に並列に設けられ、前記第２の下方に設けられた第２のアクティブ領域とを備えることを特徴とする半導体装置。
【請求項３】
第１の配線と、
前記第１の配線上に前記第１の配線と同一方向に設けられ、前記第１の配線と幅が等しく、前記第１の配線に対して先端が突出した第２の配線と、
前記第１の配線に接続された第１のアクティブ領域と、
前記第１のアクティブ領域に並列に設けられ、前記第２の配線に接続された第２のアクティブ領域と、
前記第１の配線の下側に設けられ、前記第１の配線と前記第１のアクティブ領域とを接続する第１のプラグと、
前記第２の配線の先端の下側に設けられ、前記第２の配線と前記第２のアクティブ領域とを接続する第２のプラグとを備えることを特徴とする半導体装置。
【請求項４】
第１絶縁膜上に前記第１絶縁膜よりエッチングレートの高い第２絶縁膜を形成する工程と、
前記第２絶縁膜上に前記第２絶縁膜よりエッチングレートの低い第３絶縁膜を形成する工程と、
前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜に溝を形成する工程と、
前記溝を介して前記第２絶縁膜をエッチングすることにより、前記第１絶縁膜および前記第３絶縁膜に対する段差を前記第２絶縁膜に形成する工程と、
前記溝にて露出された前記第２絶縁膜の側壁に付かないようにして、前記溝にて露出された第１絶縁膜および前記第３絶縁膜の側壁にバリアメタル膜を形成する工程と、
前記バリアメタル膜を介して前記第１絶縁膜の前記溝に埋め込まれた第１配線を形成するとともに、前記バリアメタル膜を介して前記第３絶縁膜の前記溝に埋め込まれた第２配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置では、配線の微細化に伴って配線高さも低減されるが、配線が高抵抗化することがあった。配線を低抵抗化するために、配線幅を拡大すると、レイアウト面積が増大する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−２５５７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、レイアウト面積の増大を抑制しつつ、配線幅を拡大することが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、第１の配線と第２の配線と空隙と第１のアクティブ領域と、第２のアクティブ領域とが設けられている。第２の配線は、第１の配線上に第１の配線と同一方向に設けられ、第１の配線と幅が等しい。空隙は前記第１の配線と前記第２の配線とを高さ方向に絶縁する。第１のアクティブ領域は前記第１の配線の下方に設けられている。第２のアクティブ領域は前記第１のアクティブ領域に並列に設けられ、前記第２の配線の下方に設けられている。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る半導体装置の概略構成を示す斜視図である。
【図２】図２は、第１実施形態に係る半導体装置の概略構成を示す断面図である。
【図３】図３（ａ）は、第２実施形態に係る半導体装置のセル部の製造方法を示す断面図、図３（ｂ）は、第２実施形態に係る半導体装置の周辺回路の製造方法を示す断面図である。
【図４】図４（ａ）は、第２実施形態に係る半導体装置のセル部の製造方法を示す断面図、図４（ｂ）は、第２実施形態に係る半導体装置の周辺回路の製造方法を示す断面図である。
【図５】図５（ａ）は、第２実施形態に係る半導体装置のセル部の製造方法を示す断面図、図５（ｂ）は、第２実施形態に係る半導体装置の周辺回路の製造方法を示す断面図である。
【図６】図６（ａ）は、第２実施形態に係る半導体装置のセル部の製造方法を示す断面図、図６（ｂ）は、第２実施形態に係る半導体装置の周辺回路の製造方法を示す断面図である。
【図７】図７（ａ）は、第２実施形態に係る半導体装置のセル部の製造方法を示す断面図、図７（ｂ）は、第２実施形態に係る半導体装置の周辺回路の製造方法を示す断面図である。
【図８】図８（ａ）は、第２実施形態に係る半導体装置のセル部の製造方法を示す断面図、図８（ｂ）は、第２実施形態に係る半導体装置の周辺回路の製造方法を示す断面図である。
【図９】図９（ａ）は、第２実施形態に係る半導体装置のセル部の製造方法を示す断面図、図９（ｂ）は、第２実施形態に係る半導体装置の周辺回路の製造方法を示す断面図である。
【図１０】図１０（ａ）は、第２実施形態に係る半導体装置のセル部の製造方法を示す断面図、図１０（ｂ）は、第２実施形態に係る半導体装置の周辺回路の製造方法を示す断面図である。
【図１１】図１１は、第３実施形態に係る半導体装置の概略構成を示す斜視図である。
【図１２】図１２は、第３実施形態に係る半導体装置の概略構成を示す断面図である。
【図１３】図１３（ａ）および図１３（ｂ）は、第４実施形態に係る半導体装置のセル部の製造方法を示す断面図である。
【図１４】図１４（ａ）および図１４（ｂ）は、第４実施形態に係る半導体装置のセル部の製造方法を示す断面図である。
【図１５】図１５（ａ）および図１５（ｂ）は、第４実施形態に係る半導体装置のセル部の製造方法を示す断面図である。
【図１６】図１６（ａ）および図１６（ｂ）は、第４実施形態に係る半導体装置のセル部の製造方法を示す断面図である。
【図１７】図１７（ａ）および図１７（ｂ）は、第４実施形態に係る半導体装置のセル部の製造方法を示す断面図である。
【図１８】図１８（ａ）および図１８（ｂ）は、第４実施形態に係る半導体装置のセル部の製造方法を示す断面図である。
【図１９】図１９（ａ）および図１９（ｂ）は、第４実施形態に係る半導体装置のセル部の製造方法を示す断面図である。
【図２０】図２０（ａ）および図２０（ｂ）は、第４実施形態に係る半導体装置のセル部の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す斜視図である。
図１において、カラム方向ＤＣに延びるアクティブ領域Ａ１〜Ａ４がロウ方向ＤＲに並列に配置されている。なお、アクティブ領域Ａ１〜Ａ４には、チャネル領域およびソース／ドレイン領域を形成することができる。例えば、ＮＡＮＤフラッシュメモリでは、アクティブ領域Ａ１〜Ａ４にはメモリセルを形成することができる。
【０００９】
アクティブ領域Ａ２上には、カラム方向ＤＣに延びる配線Ｈ１が形成され、配線Ｈ１上にはカラム方向ＤＣに延びる配線Ｈ２が形成されている。なお、配線Ｈ１、Ｈ２は互いに幅が等しくなるように構成することができる。また、配線Ｈ１、Ｈ２は空隙ＡＧ１を介して高さ方向に絶縁することができる。
【００１０】
アクティブ領域Ａ３上には、カラム方向ＤＣに延びる配線Ｈ３が形成され、配線Ｈ３上にはカラム方向ＤＣに延びる配線Ｈ４が形成されている。なお、配線Ｈ３、Ｈ４は互いに幅が等しくなるように構成することができる。また、配線Ｈ３、Ｈ４は空隙ＡＧ２を介して高さ方向に絶縁することができる。また、配線Ｈ１〜Ｈ４の材料はＣｕなどの金属を用いることができる。また、例えば、ＮＡＮＤフラッシュメモリでは、配線Ｈ１〜Ｈ４はビット線に用いることができる。
【００１１】
アクティブ領域Ａ１〜Ａ４上にはプラグＰＡ１〜ＰＡ４がそれぞれ形成されている。なお、プラグＰＡ１〜ＰＡ４の高さは互いに等しくなるように構成することができる。配線Ｈ１、Ｈ３の下側にはプラグＰＢ２、ＰＢ３がそれぞれ設けられ、配線Ｈ２、Ｈ４の上側にはプラグＰＣ２、ＰＣ３がそれぞれ設けられている。そして、配線Ｈ１は、プラグＰＢ２、ＰＡ２を順次介してアクティブ領域Ａ２に接続され、配線Ｈ３は、プラグＰＢ３、ＰＡ３を順次介してアクティブ領域Ａ３に接続されている。
【００１２】
また、プラグＰＡ１上には、プラグＰＣ２と高さが揃うようにプラグＰＢ１が形成されている。そして、プラグＰＢ１とプラグＰＣ２が配線Ｈ５を介して接続されることで配線Ｈ２がアクティブ領域Ａ１に接続されている。プラグＰＡ４上には、プラグＰＣ３と高さが揃うようにプラグＰＢ４が形成されている。そして、プラグＰＢ４とプラグＰＣ３が配線Ｈ６を介して接続されることで配線Ｈ４がアクティブ領域Ａ４に接続されている。なお、配線Ｈ５、Ｈ６の材料はＡｌまたはＷなどの金属を用いることができる。プラグＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４、ＰＣ２、ＰＣ３の材料はＷなどの金属を用いることができる。プラグＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４、ＰＣ２、ＰＣ３には、ＴｉＮまたはＷＮなどのバリアメタル膜を設けるようにしてもよい。
【００１３】
図２は、第１実施形態に係る半導体装置の概略構成を示す断面図である。なお、図２の例では、図１の配線Ｈ１、Ｈ２の部分を抜き出し、配線Ｈ１、Ｈ２をカラム方向ＤＣに切断した場合を示した。
図２において、配線Ｈ１下にはバリアメタル膜ＢＭ１が形成され、バリアメタル膜ＢＭ１下には絶縁層Ｚ１が形成されている。絶縁層Ｚ１にはプラグＰＢ２が埋め込まれている。配線Ｈ２上には絶縁層Ｚ２、Ｚ３が順次形成されている。絶縁層Ｚ２、Ｚ３にはプラグＰＣ２が埋め込まれている。なお、バリアメタル膜ＢＭ１の材料はＴｉまたはＴａなどの金属、あるいはそれらの窒化物を用いることができる。絶縁層Ｚ１、Ｚ３の材料はシリコン酸化膜、絶縁層Ｚ２の材料はシリコン窒化膜を用いることができる。
【００１４】
ここで、配線Ｈ１、Ｈ３上に配線Ｈ２、Ｈ４を配置することにより、配線Ｈ１〜Ｈ４のレイアウト面積を減らすことができる。配線Ｈ１〜Ｈ４のレイアウト面積の減少分は、周辺回路の配線スペースに割り当てることができ、レイアウト面積の増大を抑制しつつ、周辺回路の配線幅を拡大することができる。このため、配線Ｈ１〜Ｈ４の微細化に伴って配線高さも低減される場合においても、周辺回路の配線の高抵抗化を防止することができる。
【００１５】
（第２実施形態）
図３（ａ）〜図１０（ａ）は、第２実施形態に係る半導体装置のセル部の製造方法を示す断面図、図３（ｂ）〜図１０（ｂ）は、第２実施形態に係る半導体装置の周辺回路の製造方法を示す断面図である。
図３（ａ）および図３（ｂ）において、セル部および周辺回路では下地層１上には絶縁膜２が形成されている。そして、セル部では、絶縁膜２にはプラグ３が埋め込まれている。
【００１６】
また、セル部では絶縁膜２およびプラグ３上に絶縁膜４〜６が順次形成され、周辺回路では絶縁膜２上に絶縁膜４〜６が順次形成されている。なお、絶縁膜４、６はＴＥＯＳ（オルトケイ酸テトラエチル）膜、絶縁膜５はシリコン窒化膜を用いることができる。
【００１７】
次に、図４（ａ）および図４（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、セル部のプラグ３を露出させる溝７Ａを絶縁膜４〜６に形成する。
【００１８】
次に、図５（ａ）および図５（ｂ）に示すように、ホット燐酸を薬液として用いることによりセル部の絶縁膜５を選択的にウェットエッチングし、セル部の絶縁膜５に段差８を形成する。
【００１９】
次に、図６（ａ）および図６（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、周辺回路の絶縁膜２を露出させる溝７Ｂを絶縁膜４〜６に形成する。なお、溝７Ｂは溝７Ａに比べて幅を広くすることができる。
【００２０】
次に、図７（ａ）および図７（ｂ）に示すように、スパッタなどの方法を用いることにより、セル部の絶縁膜４、６および周辺回路の絶縁膜４〜６の側壁にバリアメタル膜９を形成する。なお、バリアメタル膜９の材料はＴｉまたはＴａなどの金属、あるいはそれらの窒化物を用いることができる。この時、セル部の絶縁膜５は絶縁膜４、６に対して段差８が形成され、絶縁膜５に対して絶縁膜４、６が張り出している。このため、バリアメタル膜９の成膜時に絶縁膜４、６にてバリアメタル材が遮蔽され、絶縁膜５の側壁にバリアメタル膜９が着かないようにすることができる。
【００２１】
次に、図８（ａ）および図８（ｂ）に示すように、スパッタまたはＣＶＤなどの方法を用いることにより、バリアメタル膜９を介して溝７Ａ、７Ｂに導電材を成膜し、セル部の絶縁膜４の溝７Ａに配線１０Ａを形成し、セル部の絶縁膜６の溝７Ａに配線１０Ｂを形成し、周辺回路の絶縁膜４〜６の溝７Ｂに配線１０Ｃを形成する。なお、配線１０Ａ〜１０Ｃの材料はＣｕなどの金属を用いることができる。また、導電材の成膜中または成膜後に高温アニールを行うことができる。
また、導電材の成膜では、周辺回路の絶縁膜４〜６の溝７Ｂが導電材で完全に埋まらない場合には、導電材の成膜後、導電材のメッキを行うことにより、周辺回路の絶縁膜４〜６の溝７Ｂが導電材で完全に埋まるようにしてもよい。導電材のメッキ後に高温アニールを行うようにしてもよい。
ここで、絶縁膜５の側壁にはバリアメタル膜９が着いていないので、セル部の絶縁膜５の溝７Ａに導電材が埋め込まれないようにすることができる。このため、配線１０Ａ、１０Ｂ間に空隙ＡＧ１を形成することができ、空隙ＡＧ１を介して配線１０Ａ、１０Ｂを高さ方向に絶縁することができる。
【００２２】
次に、図９（ａ）および図９（ｂ）に示すように、ＣＭＰなどの方法にて絶縁膜６の表面が露出するまでバリアメタル膜９および配線１０Ｂを薄膜化することにより、配線１０Ｂを溝７Ａごとに分離する。
【００２３】
次に、図１０（ａ）および図１０（ｂ）に示すように、ＣＶＤなどの方法を用いることにより、絶縁膜６および配線１０Ｂ上に絶縁層１１、１２を順次形成する。なお、絶縁膜１１はシリコン窒化膜、絶縁膜１２はＴＥＯＳ膜を用いることができる。そして、配線１０Ｂに接続されたプラグ１３を絶縁層１１、１２に埋め込む。
【００２４】
ここで、配線１０Ａ、１０Ｂの高さをａ、配線１０Ｃの高さをｂとすると、ｂ＞２ａとすることができる。このため、周辺回路の配線１０Ｃの高さをセル部の配線１０Ａ、１０Ｂの高さよりも高くすることができ、配線１０Ａ、１０Ｂの微細化に伴って配線１０Ａ、１０Ｂの高さも低減される場合においても、周辺回路の配線１０Ｃの高抵抗化を防止することができる。
【００２５】
（第３実施形態）
図１１は、第３実施形態に係る半導体装置の概略構成を示す斜視図である。
図１１において、カラム方向ＤＣに延びるアクティブ領域Ａ１１〜Ａ１３がロウ方向ＤＲに並列に配置されている。なお、アクティブ領域Ａ１１〜Ａ１３には、チャネル領域およびソース／ドレイン領域を形成することができる。例えば、ＮＡＮＤフラッシュメモリでは、アクティブ領域Ａ１１〜Ａ１３にはメモリセルを形成することができる。
【００２６】
アクティブ領域Ａ１３上には、カラム方向ＤＣに延びる配線Ｈ１１が形成され、配線Ｈ１１上にはカラム方向ＤＣに延びる配線Ｈ１２が形成され、配線Ｈ１２上にはカラム方向ＤＣに延びる配線Ｈ１３が形成されている。配線Ｈ１２は、配線Ｈ１１に対して端部がカラム方向ＤＣに突出し、配線Ｈ１３は、配線Ｈ１２に対して端部がカラム方向ＤＣに突出している。なお、配線Ｈ１１〜Ｈ１３は互いに幅が等しくなるように構成することができる。また、配線Ｈ１１、Ｈ１２は空隙ＡＧ１１を介して高さ方向に絶縁し、配線Ｈ１２、Ｈ１３は空隙ＡＧ１２を介して高さ方向に絶縁することができる。また、配線Ｈ１１〜Ｈ１３の材料はＣｕなどの金属を用いることができる。また、例えば、ＮＡＮＤフラッシュメモリでは、配線Ｈ１１〜Ｈ１３はビット線に用いることができる。
【００２７】
アクティブ領域Ａ１１〜Ａ１３上にはプラグＰＡ１１〜ＰＡ１３がそれぞれ形成されている。配線Ｈ１１〜Ｈ１３の下側にはプラグＰＢ１１〜ＰＢ１３がそれぞれ設けられている。プラグＰＢ１１下にはアクティブ領域Ａ１１上に延びる配線Ｈ１４が設けられ、プラグＰＢ１２下にはアクティブ領域Ａ１２上に延びる配線Ｈ１５が設けられている。そして、配線Ｈ１１は、プラグＰＢ１３、ＰＡ１３を順次介してアクティブ領域Ａ１３に接続され、配線Ｈ１２は、プラグＰＢ１２、配線Ｈ１５およびＰＡ１２を順次介してアクティブ領域Ａ１２に接続され、配線Ｈ１３は、プラグＰＢ１１、配線Ｈ１４およびプラグＰＡ１１を順次介してアクティブ領域Ａ１１に接続されている。
【００２８】
なお、配線Ｈ１４、Ｈ１５の材料はＡｌまたはＷなどの金属を用いることができる。プラグＰＡ１１〜ＰＡ１３、ＰＢ１１〜ＰＢ１３の材料はＷなどの金属を用いることができる。プラグＰＡ１１〜ＰＡ１３、ＰＢ１１〜ＰＢ１３には、ＴｉＮまたはＷＮなどのバリアメタル膜を設けるようにしてもよい。
【００２９】
図１２は、第３実施形態に係る半導体装置の概略構成を示す断面図である。なお、図１２の例では、配線Ｈ１１〜Ｈ１３をカラム方向ＤＣに切断した場合を示した。
図１２において、配線Ｈ１１〜Ｈ１３下および配線Ｈ１１〜Ｈ１３の側壁にはバリアメタル膜ＢＭ１１が形成されている。そして、配線Ｈ１１下のバリアメタル膜ＢＭ１１下には絶縁層Ｚ１１が形成され、配線Ｈ１２下のバリアメタル膜ＢＭ１１下には絶縁層Ｚ１２、Ｚ１１が形成され、配線Ｈ１３下のバリアメタル膜ＢＭ１１下には絶縁層Ｚ１４〜Ｚ１１が形成されている。絶縁層Ｚ１１にはプラグＰＢ１３が埋め込まれ、絶縁層Ｚ１２、Ｚ１１にはプラグＰＢ１２が埋め込まれ、絶縁層Ｚ１４〜Ｚ１１にはプラグＰＢ１１が埋め込まれている。なお、バリアメタル膜ＢＭ１１の材料はＴｉまたはＴａなどの金属、あるいはそれらの窒化物を用いることができる。絶縁層Ｚ１１、Ｚ１３の材料はシリコン酸化膜、絶縁層Ｚ１２、Ｚ１４の材料はシリコン窒化膜を用いることができる。
【００３０】
ここで、配線Ｈ１１上に配線Ｈ１２を配置し、配線Ｈ１２上に配線Ｈ１３を配置することにより、配線Ｈ１１〜Ｈ１３のレイアウト面積を減らすことができる。配線Ｈ１１〜Ｈ１３のレイアウト面積の減少分は、周辺回路の配線スペースに割り当てることができ、レイアウト面積の増大を抑制しつつ、周辺回路の配線幅を拡大することができる。このため、配線Ｈ１１〜Ｈ１３の微細化に伴って配線高さも低減される場合においても、周辺回路の配線の高抵抗化を防止することができる。
【００３１】
また、配線Ｈ１１に対して配線Ｈ１２の先端を突出させ、配線Ｈ１２に対して配線Ｈ１３の先端を突出させることにより、配線Ｈ１１〜Ｈ１３が互いに重なっている場合においても、配線Ｈ１１〜Ｈ１３の下部からプラグＰＢ１３〜ＰＢ１１をそれぞれ引き出すことができ、配線Ｈ１１〜Ｈ１３をアクティブ領域Ａ１３〜Ａ１１にそれぞれ接続することができる。
【００３２】
（第４実施形態）
図１３（ａ）〜図２０（ａ）および図１３（ｂ）〜図２０（ｂ）は、第４実施形態に係る半導体装置のセル部の製造方法を示す断面図である。なお、図１３（ｂ）〜図２０（ｂ）は、図１３（ａ）のＡ−Ａ線で切断した時の図１３（ａ）〜図２０（ａ）の工程にそれぞれ対応する断面図である。
図１３（ａ）および図１３（ｂ）において、ＣＶＤなどの方法を用いることにより、配線Ｈ１４、Ｈ１５およびプラグＰＡ１３上に絶縁層Ｚ１１〜Ｚ１４を順次形成する。そして、配線Ｈ１４、Ｈ１５およびプラグＰＡ１３にそれぞれ接続されたプラグＰＢ１１〜ＰＢ１３を絶縁層Ｚ１１〜Ｚ１４に埋め込む。その後、ＣＶＤなどの方法を用いることにより、プラグＰＢ１１〜ＰＢ１３および絶縁層Ｚ１４上に絶縁層Ｚ１５を形成する。
【００３３】
次に、図１４（ａ）および図１４（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、配線Ｈ１３に対応した溝Ｋ１が設けられたレジストパターンＲ１を絶縁膜Ｚ１５上に形成する。
【００３４】
次に、図１５（ａ）および図１５（ｂ）に示すように、レジストパターンＲ１をマスクとして絶縁膜Ｚ１５をエッチングすることにより、配線Ｈ１３が埋め込まれる溝Ｍ１を絶縁膜Ｚ１５に形成する。
【００３５】
次に、図１６（ａ）および図１６（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、配線Ｈ１２に対応した溝Ｋ２が設けられたレジストパターンＲ２を絶縁膜Ｚ１４、Ｚ１５およびプラグＰＢ１１上に形成する。
【００３６】
次に、図１７（ａ）および図１７（ｂ）に示すように、レジストパターンＲ２をマスクとして絶縁膜Ｚ１３、Ｚ１４をエッチングすることにより、配線Ｈ１２が埋め込まれる溝Ｍ２を絶縁膜Ｚ１３、Ｚ１４に形成する。さらに、レジストパターンＲ２をマスクとしてプラグＰＢ１２、ＰＢ１３をエッチングし、絶縁膜Ｚ１２の表面に先端が一致するようにプラグＰＢ１２、ＰＢ１３の高さを減少させる。
【００３７】
次に、図１８（ａ）および図１８（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いることにより、配線Ｈ１１が埋め込まれる溝Ｍ３を絶縁膜Ｚ１１、Ｚ１２に形成する。なお、絶縁膜Ｚ１１は深さ方向に途中までエッチングすることができる。さらに、プラグＰＢ１３をエッチングし、溝Ｍ３が形成された絶縁膜Ｚ１１の表面に先端が一致するようにプラグＰＢ１３の高さを減少させる。
【００３８】
次に、図１９（ａ）および図１９（ｂ）に示すように、ホット燐酸を薬液として用いることにより絶縁膜Ｚ１２、Ｚ１４を選択的にウェットエッチングし、絶縁膜Ｚ１２、Ｚ１４に段差Ｄ２、Ｄ１をそれぞれ形成する。
【００３９】
次に、図２０（ａ）および図２０（ｂ）に示すように、スパッタなどの方法を用いることにより、絶縁膜Ｚ１１、Ｚ１３、Ｚ１５の側壁にバリアメタル膜ＢＭ１１を形成する。さらに、スパッタまたはＣＶＤなどの方法を用いることにより、バリアメタル膜ＢＭ１１を介し、絶縁膜Ｚ１１の溝Ｍ３に配線Ｈ１１を形成し、絶縁膜Ｚ１３の溝Ｍ２に配線Ｈ１２を形成し、絶縁膜Ｚ１５の溝Ｍ１に配線Ｈ１３を形成する。この時、配線Ｈ１１、Ｈ１２間に空隙ＡＧ１１が形成され、配線Ｈ１２、Ｈ１３間に空隙ＡＧ１２が形成される。このため、空隙ＡＧ１１を介して配線Ｈ１１、Ｈ１２が高さ方向に絶縁され、空隙ＡＧ１２を介して配線Ｈ１２、Ｈ１３が高さ方向に絶縁される。
【００４０】
なお、上述した第３実施形態および第４実施形態では、配線を３層構造にした場合を例にとったが、配線を４層以上の積層構造にしてもよい。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
Ａ１〜Ａ４  アクティブ領域、Ｈ１〜Ｈ６  配線、ＰＡ１〜ＰＡ４、ＰＢ１〜ＰＢ４、ＰＣ２、ＰＣ３  プラグ、ＢＭ１  バリアメタル膜、Ｚ１〜Ｚ３  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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