(57)【要約】【課題】メモリセルから読み出したデータと、読み出したデータの期待値データと、を比較する入出力テストの実施を容易にする半導体装置を提供する。【解決手段】半導体装置は、データ入出力端子から入力された直列な複数ビットであるシリアルライトデータを並列な複数ビットであるパラレルライトデータに変換するシリアルパラレル変換回路と、メモリセルから読み出した並列な複数ビットであるパラレルリードデータとパラレルライトデータのそれぞれのビットについて比較することで、パラレルリードデータに対する検証結果信号を生成するリードデータ比較回路と、を備える。【選択図】図１
2014006949.tif 000002
【特許請求の範囲】
【請求項１】
データ入出力端子から入力された直列な複数ビットであるシリアルライトデータを並列な複数ビットであるパラレルライトデータに変換するシリアルパラレル変換回路と、
メモリセルから読み出した並列な複数ビットであるパラレルリードデータと前記パラレルライトデータのそれぞれのビットについて比較することで、前記パラレルリードデータに対する検証結果信号を生成するリードデータ比較回路と、
を備えることを特徴とする半導体装置。
【請求項２】
メモリセルから読み出したリードデータを検証するリードデータ検証テストに遷移させるテストコマンドを受け付ける制御回路を備え、
前記制御回路は、前記テストコマンドを受け付けた場合に、第１の制御信号を活性化し、
前記リードデータ比較回路は、前記第１の制御信号が活性化している場合に、前記パラレルリードデータと前記パラレルライトデータの比較を行う請求項１の半導体装置。
【請求項３】
前記パラレルリードデータを直列な複数ビットであるシリアルリードデータに変換するパラレルシリアル変換回路を備え、
前記パラレルシリアル変換回路は、前記第１の制御信号が活性化レベルの場合には、前記シリアルリードデータへの変換を行わない請求項２の半導体装置。
【請求項４】
前記制御回路は、前記第１の制御信号が活性化レベルの際、外部からリードコマンドを受け付けた場合において、前記リードコマンドの受け付けから所定の期間経過後、第２の制御信号を活性化し、
前記リードデータ比較回路は、前記第２の制御信号の活性化に応じて、前記検証結果信号をラッチすることで検証結果出力信号として出力する請求項２又は３の半導体装置。
【請求項５】
前記制御回路は、前記第１の制御信号が非活性化レベルの際に、外部から前記検証結果信号を出力するコマンドを受け付けた場合に、第３の制御信号を活性化し、
前記パラレルシリアル変換回路は、前記第３の制御信号が活性化レベルの場合に、前記検証結果出力信号を、前記データ入出力端子を介して外部に出力する請求項４の半導体装置。
【請求項６】
前記パラレルライトデータを、第４の制御信号に従ってラッチし、ラッチした前記パラレルライトデータを前記リードデータ比較回路に出力するライトデータラッチ回路と、
前記パラレルリードデータを、第５の制御信号に従ってラッチし、ラッチした前記パラレルリードデータを前記リードデータ比較回路に出力するリードデータラッチ回路と、
を備える請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記パラレルシリアル変換回路は、前記第３の制御信号が非活性化レベルの場合に、前記リードデータラッチ回路がラッチした前記パラレルリードデータを、前記データ入出力端子を介して外部に出力する請求項６の半導体装置。
【請求項８】
前記リードデータ比較回路は、
前記パラレルリードデータ及び前記パラレルライトデータのそれぞれのビットについての比較結果に対し論理積演算を実行した結果を前記検証結果信号として生成する請求項１乃至７のいずれか一に記載の半導体装置。
【請求項９】
リードデータの検証を希望するメモリセルのアドレス信号を伴ったリードコマンドを発行する第１の工程と、
前記リードコマンドの発行から所定の時間経過後に、前記メモリセルから出力されるリードデータに対する期待値データであって、直列な複数ビットであるシリアルライトデータを入力する第２の工程と、
前記シリアルライトデータを並列な複数ビットであるパラレルライトデータに変換する第３の工程と、
前記リードコマンドに応じたリードデータであって、並列な複数ビットであるパラレルリードデータと前記パラレルライトデータのそれぞれのビットについて比較する第４の工程と、
前記第４の工程における比較結果を、前記パラレルリードデータの検証結果として出力する工程と、
を含むことを特徴とする半導体装置のテスト方法。
【請求項１０】
請求項９に記載の半導体装置のテスト方法を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置のテスト方法、及び、そのテスト方法を含む半導体装置の製造方法に関する。特に、シリアルパラレル変換回路を備える半導体装置、半導体装置のテスト方法、及び、そのテスト方法を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）を初めとした半導体装置は、内部にメモリセルを備え、メモリセルにデータを記憶する。従って、半導体装置の製造工程では、メモリセルの良否を判定する必要がある。具体的には、メモリセルからデータを読み出し、読み出したリードデータとリードデータに対応する期待値データとを比較することで、メモリセルの良否を判定する。
【０００３】
特許文献１において、データ入出力端子にシリアルデータを入力し、入力したシリアルデータをパラレルデータに変換した後にメモリセルに書き込む方式を備えた半導体装置の構成が開示されている。なお、特許文献１が開示する半導体装置では、リードデータを外部に出力する際には、パラレルデータからシリアルデータに変換する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０３４６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００６】
本発明者らが、シリアルパラレル変換回路を備える半導体装置に対して、メモリセルから読み出したデータと、読み出したデータの期待値データと、を比較する半導体装置の入出力テストの適用を検討した。検討の結果、リードデータを検証する回路の動作マージンに関し、改善の余地があることが判明した。即ち、半導体装置の動作クロックの周波数が上昇すると、リードデータ及び期待値データをサンプリングする期間が短くなり、高速動作する半導体装置における入出力テストの実施が困難になる。なお、リードデータを検証する回路の詳細とその問題については、後述する。
【課題を解決するための手段】
【０００７】
本発明の第１の視点によれば、データ入出力端子から入力された直列な複数ビットであるシリアルライトデータを並列な複数ビットであるパラレルライトデータに変換するシリアルパラレル変換回路と、メモリセルから読み出した並列な複数ビットであるパラレルリードデータと前記パラレルライトデータのそれぞれのビットについて比較することで、前記パラレルリードデータに対する検証結果信号を生成するリードデータ比較回路と、を備える半導体装置が提供される。
【０００８】
本発明の第２の視点によれば、リードデータの検証を希望するメモリセルのアドレス信号を伴ったリードコマンドを発行する第１の工程と、前記リードコマンドの発行から所定の時間経過後に、前記メモリセルから出力されるリードデータに対する期待値データであって、直列な複数ビットであるシリアルライトデータを入力する第２の工程と、前記シリアルライトデータを並列な複数ビットであるパラレルライトデータに変換する第３の工程と、前記リードコマンドに応じたリードデータであって、並列な複数ビットであるパラレルリードデータと前記パラレルライトデータのそれぞれのビットについて比較する第４の工程と、前記第４の工程における比較結果を、前記パラレルリードデータの検証結果として出力する工程と、を含む半導体装置のテスト方法が提供される。
【０００９】
本発明の第３の視点によれば、上記半導体装置のテスト方法を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明の各視点によれば、メモリセルから読み出したデータと、読み出したデータの期待値データと、を比較する入出力テストの実施を容易にする半導体装置、半導体装置のテスト方法、及び、そのテスト方法を含む半導体装置の製造方法が、提供される。
【図面の簡単な説明】
【００１１】
【図１】一実施形態の概要を説明するための図である。
【図２】半導体装置１全体のブロック図の一例を示す図である。
【図３】入出力回路８０の内部構成の一例を示す図である。
【図４】リードデータ検証テスト手順の一例を示すフローチャートである。
【図５】第１の実施形態に係る半導体装置２の入出力回路８０ａの内部構成の一例を示す図である。
【図６】半導体装置２におけるリードデータ検証テスト時の各種信号の一例を示すタイミングチャートである。
【図７】検証結果出力信号ＴＲＣＣＲＥＳを外部から読み出す際の各種信号の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。
【００１３】
上述のように、メモリセルから読み出したデータと、読み出したデータの期待値データと、を比較する入出力テストの実施を容易にする半導体装置が、望まれる。
【００１４】
そこで、一例として図１に示す半導体装置１００を提供する。半導体装置１００は、データ入出力端子から入力された直列な複数ビットであるシリアルライトデータを並列な複数ビットであるパラレルライトデータに変換するシリアルパラレル変換回路１０１と、メモリセルから読み出した並列な複数ビットであるパラレルリードデータとパラレルライトデータのそれぞれのビットについて比較することで、パラレルリードデータに対する検証結果信号を生成するリードデータ比較回路１０２と、を備える。
【００１５】
リードデータ比較回路１０２は、メモリセルから読み出したリードデータ（パラレルデータ）を受け付ける。さらに、リードデータ比較回路１０２は、外部から入力され、シリアルパラレル変換回路１０１によりパラレルデータに変換されたライトデータを受け付ける。リードデータ比較回路１０２は、受け付けたライトデータを、メモリセルから読み出したリードデータに対する期待値データとして利用し、パラレルに展開されたリードデータと比較する。その結果、シリアルデータに変換された後のリードデータと期待値データとを比較する場合に比べ、動作マージンが改善する。即ち、半導体装置１００の動作クロックが高速化すると、動作クロックのスキューが強く影響し、リードデータと期待値データとの比較を高い精度で行う必要がある。しかし、これらのデータがパラレルに展開された状態で検証を行うので、動作クロックのスキューの影響が緩和し、半導体装置１００の高速動作時であっても、リードデータの検証が容易に行うことができる。
【００１６】
次に、メモリセルから読み出したデータと、読み出したデータの期待値データと、を比較する入出力テストの実施が可能な半導体装置１について説明する。半導体装置１は、本発明者らにより検討された半導体装置である。半導体装置１は、シリアルパラレル変換回路及びパラレルシリアル変換回路を備え、上記の入出力テストの実施を可能とする。なお、以降の説明において、メモリセルから読み出したリードデータと、リードデータに対する期待値データと、を比較する入出力テストをリードデータ検証テストと表記する。
【００１７】
図２は、半導体装置１全体のブロック図の一例を示す図である。
【００１８】
半導体装置１は、ＤＤＲ２ＳＤＲＡＭ（Double Data Rate 2 Synchronous DRAM）である。半導体装置１のプリフェッチ数は４ビットとする。従って、メモリセルアレイに対し、１本のデータ入出力端子あたり４ビットのデータが同時に入出力できる。また、半導体装置１が備えるデータ入出力端子は８本とする。そのため、メモリセルアレイに対して合計３２（＝４×８）ビットのデータが同時に入出力できる。
【００１９】
半導体装置１は、外部端子として、クロック端子１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４、データストローブ端子１５を少なくとも備えている。
【００２０】
クロック端子１１は、同期信号であるクロック信号ＣＬＫが供給される端子である。クロック信号ＣＬＫは、クロック端子１１を介して内部クロック生成回路２１に供給される。内部クロック生成回路２１は、内部クロックＩＣＬＫを生成し、生成したクロックはＤＬＬ回路２２を初めとした各種内部回路に供給される。
【００２１】
ＤＬＬ回路２２は、内部クロックＩＣＬＫを受け付け、出力用クロックＬＣＬＫを生成する回路である。出力用クロックＬＣＬＫは、後述する入出力回路８０に供給される。
【００２２】
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳなどのコマンド信号が供給される端子である。これらのコマンド信号は、コマンドデコーダ３１に供給される。
【００２３】
コマンドデコーダ３１は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことにより、各種の内部コマンドＩＣＭＤを生成する。また、コマンドデコーダ３１は、外部からテストコマンドを受け付け、半導体装置１におけるリードデータ検証テストの実行を可能にする。さらに、コマンドデコーダ３１は、入出力回路８０に対して各種の制御信号を出力する。これらの制御信号には、リードデータ検証テストにおいて使用する制御信号が含まれる。コマンドデコーダ３１が出力する制御信号については、順次説明する。
【００２４】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子である。供給されたアドレス信号ＡＤＤは、アドレス端子１３を介してアドレスラッチ回路４１に供給される。データ入出力端子１４及びデータストローブ端子１５は、データの入出力に利用される端子である。
【００２５】
アドレスラッチ回路４１は、内部クロックＩＣＬＫに同期してアドレス信号ＡＤＤをラッチする。アドレスラッチ回路４１がラッチしたアドレス信号ＡＤＤのうち、ロウアドレスＸＡはロウデコーダ５１に供給され、カラムアドレスＹＡはカラムデコーダ５２に供給される。ロウデコーダ５１は、ロウアドレスＸＡに基づいて、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。
【００２６】
メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。なお、図２においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣに限り図示している。
【００２７】
ビット線ＢＬは、センスアンプ列５３内の対応するセンスアンプＳＡに接続されている。カラムデコーダ５２は、カラムアドレスＹＡに基づいて、センスアンプ列５３に含まれるセンスアンプＳＡの選択を行う。選択されたセンスアンプＳＡは、メインＩ／Ｏ配線ＭＩＯを介してメインアンプ７０に接続される。
【００２８】
上述のとおり、半導体装置１では、メモリセルアレイ６０から３２ビットのデータが同時に入出力される。そのため、メインＩ／Ｏ配線ＭＩＯは少なくとも３２ビット分、配線される。メインアンプ７０は、メインＩ／Ｏ配線ＭＩＯを介してメモリセルから読み出されたリードデータを増幅し、リードライトバスＲＷＢＵＳに出力する。さらに、メインアンプ７０は、リードライトバスＲＷＢＵＳを介して供給されたメモリセルへのライトデータをメインＩ／Ｏ配線ＭＩＯに供給する。リードライトバスＲＷＢＵＳは入出力回路８０に接続されている。
【００２９】
入出力回路８０は、シリアルパラレル変換回路及びパラレルシリアル変換回路を含んで構成されている。入出力回路８０は、リードライトバスＲＷＢＵＳを介して並列な複数ビット（パラレルデータ）として読み出されたリードデータを、直列な複数ビット（シリアルデータ）として出力する。また、入出力回路８０は、データ入出力端子１４を介してシリアルデータとして入力されたライトデータを、リードライトバスＲＷＢＵＳに対しパラレルデータとして供給する。リード動作を例に具体的に説明すると、３２本のリードライトバスＲＷＢＵＳを介してパラレルに供給されたリードデータは、データ入出力端子ごとに４ビットにシリアル変換され、４ビットのリードデータが出力用クロックＬＣＬＫに同期してデータ入出力端子１４からそれぞれ出力される。
【００３０】
次に、入出力回路８０について説明する。
【００３１】
図３は、入出力回路８０の内部構成の一例を示す図である。
【００３２】
入出力回路８０は、リードデータラッチ回路８１と、パラレルシリアル変換回路８２と、データ出力回路８３と、データ入力回路８４と、シリアルパラレル変換回路８５と、ライトデータラッチ回路８６と、を含んでいる。
【００３３】
以降の説明において、リードライトバスＲＷＢＵＳに供給されたリードデータをパラレルリードデータＰ＿ＲＤ、リードライトバスＲＷＢＵＳに供給されたライトデータをパラレルライトデータＰ＿ＷＤと表記する。また、以降の図面では、データ入出力端子１４について１本に限り図示する。つまり、リードライトバスＲＷＢＵＳのバス幅は、４ビットとして説明する。但し、実際には、データ入出力端子１４の本数分のバス幅を持つことになる。
【００３４】
リードデータラッチ回路８１は、リードライトバスＲＷＢＵＳから供給されたパラレルリードデータＰ＿ＲＤをラッチする回路である。ラッチは、リードデータラッチ信号ＲＤＬＡＴに基づき行われる。リードデータラッチ回路８１がラッチしたデータをパラレルリードデータＰＬ＿ＲＤと表記する。
【００３５】
パラレルシリアル変換回路８２は、パラレルリードデータＰＬ＿ＲＤをシリアルデータに変換し、データ出力回路８３に出力する。パラレルシリアル変換回路８２は、パラレルシリアル変換許可信号ＣＦＩＦＯの活性化に従い、パラレルデータをシリアルデータに変換する。パラレルシリアル変換回路８２が変換したシリアルデータを、シリアルリードデータＳ＿ＲＤと表記する。
【００３６】
データ出力回路８３は、シリアルリードデータＳ＿ＲＤと、出力用クロックＬＣＬＫと、リードデータ検証テストに用いる各種の制御信号（ＴＲＣＣＥＮ、ＴＲＣＣＯＵＴ、ＴＲＣＣＲＳＴ）と、期待値データ信号ＴＤＣＭＰと、を受け付ける。データ出力回路８３は、検証テストイネーブル信号ＴＲＣＣＥＮがＬレベル（非活性化レベル）の場合には、シリアルリードデータＳ＿ＲＤを、データ入出力端子１４を介して外部に出力する。
【００３７】
データ出力回路８３は、リードデータ検証テストを行う。より具体的には、データ出力回路８３は、シリアルリードデータＳ＿ＲＤと、期待値データ信号ＴＤＣＭＰと、の比較結果をテスト結果として出力する。期待値データ信号ＴＤＣＭＰとは、メモリセルから読み出したリードデータに期待される値を表現する信号である。例えば、テスト対象のメモリセルから「１」が読み出されることが期待されるのであれば、そのメモリセルから読み出したシリアルリードデータＳ＿ＲＤに対応する期待値データ信号ＴＤＣＭＰの値は「１」である。なお、データ出力回路８３を使用した、リードデータ検証テストの実施は後述する。
【００３８】
データ入力回路８４は、データ入出力端子１４を介して、ライトデータを受け付ける。データ入力回路８４は、データ入力イネーブル信号ＤＩＮＥＮ及び検証テストイネーブル信号ＴＲＣＣＥＮを受け付ける。データ入力回路８４は、データ入力イネーブル信号ＤＩＮＥＮがＨレベル（活性化レベル）の場合には、データ入出力端子１４から受け付けたデータをシリアルパラレル変換回路８５に出力する。データ入力回路８４が、シリアルパラレル変換回路８５に出力する信号をシリアルライトデータＳ＿ＷＤと表記する。
【００３９】
検証テストイネーブル信号ＴＲＣＣＥＮがＨレベル（活性化レベル）の場合には、データ入出力端子１４から受け付けたデータを期待値データ信号ＴＤＣＭＰとしてデータ出力回路８３に出力する。なお、コマンドデコーダ３１は、データ入力イネーブル信号ＤＩＮＥＮ及び検証テストイネーブル信号ＴＲＣＣＥＮを共に活性化することはない。
【００４０】
シリアルパラレル変換回路８５は、シリアルライトデータＳ＿ＷＤを受け付け、パラレルデータに変換し、ライトデータラッチ回路８６に出力する。シリアルパラレル変換回路８５が出力するパラレルデータを、パラレルライトデータＰ＿ＷＤと表記する。
【００４１】
ライトデータラッチ回路８６は、パラレルライトデータＰ＿ＷＤをラッチし、リードライトバスＲＷＢＵＳに供給する。ライトデータラッチ回路８６におけるラッチは、ライトデータラッチ信号ＷＤＬＡＴに基づき行われる。なお、ライトデータラッチ回路８６がラッチするデータをパラレルライトデータＰＬ＿ＷＤと表記する。
【００４２】
次に、データ出力回路８３における、リードデータ検証テストの実施について説明する。
【００４３】
図４は、半導体装置１におけるリードデータ検証テスト手順の一例を示すフローチャートである。
【００４４】
ステップＳ０１において、半導体装置１の外部（例えば、メモリコントローラ）から、半導体装置１を、リードデータ検証テストを実行するテストモードに遷移させるコマンドが供給される。テストモードに遷移させるコマンドを受けたコマンドデコーダ３１は、検証テストイネーブル信号ＴＲＣＣＥＮをＨレベルにする。検証テストイネーブル信号ＴＲＣＣＥＮがＨレベルになることで、データ出力回路８３は、通常のリードデータを出力する動作から、リードデータ検証テストを実行する動作に切り替わる。つまり、検証テストイネーブル信号ＴＲＣＣＥＮがＨレベルに設定されると、データ出力回路８３は、通常のリードデータを出力する動作を停止する。
【００４５】
検証テストイネーブル信号ＴＲＣＣＥＮがＨレベルに設定された後、検証テストリセット信号ＴＲＣＣＲＳＴがＨレベルに設定され、検証結果の初期化がなされる。
【００４６】
ステップＳ０２において、半導体装置１の外部から、リードデータの検証を希望するメモリセルのアドレス信号ＡＤＤを伴ったリードコマンドが発行される。
【００４７】
ステップＳ０３において、半導体装置１の外部から、メモリセルから読み出すリードデータ（シリアルリードデータＳ＿ＲＤ）に対応する期待値データを入力する。その際、検証テストイネーブル信号ＴＲＣＣＥＮがＨレベルであるので、データ入力回路８４は期待値データ信号ＴＤＣＭＰをデータ出力回路８３に出力する。
【００４８】
ステップＳ０４において、データ出力回路８３がリードデータの検証を行う。具体的には、シリアルリードデータＳ＿ＲＤと期待値データ信号ＴＤＣＭＰを、１ビットずつ比較し、比較結果を検証結果信号として内部に保持する（ラッチする）。
【００４９】
ステップＳ０５において、半導体装置１の外部から、データ出力回路８３が保持する検証結果信号を外部に出力する指示を伴ったコマンドが供給される。このコマンドを受けたコマンドデコーダ３１は、検証テストイネーブル信号ＴＲＣＣＥＮをＬレベルに設定すると共に、検証テスト出力指示信号ＴＲＣＣＯＵＴをＨレベル（活性化レベル）に設定する。検証テスト出力指示信号ＴＲＣＣＯＵＴがＨレベルに設定されると、データ出力回路８３は、内部に保持した検証結果信号を、データ入出力端子１４を介して、外部に出力する。即ち、データ出力回路８３は、リードコマンドに対応したシリアルリードデータＳ＿ＲＤに代えて、検証結果信号をデータ入出力端子１４から出力する。
【００５０】
以上のように、半導体装置１では、パラレルシリアル変換回路８２が出力するシリアルリードデータＳ＿ＲＤと外部から入力された期待値データ（期待値データ信号ＴＤＣＭＰ）とを比較し、リードデータの検証を行う。
【００５１】
しかし、出力用クロックＬＣＬＫの周波数の上昇に従って、このようなリードデータの検証は困難になる。即ち、リードデータ及び期待値データを有効にサンプリングできる期間（データウィンドウ）が、クロック信号ＣＬＫの周波数の上昇と共に短くなり、データ出力回路８３におけるリードデータ検証テストの動作マージンが減少する。
【００５２】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００５３】
本実施形態に係る半導体装置２の全体構成について、半導体装置１と相違する点は存在しないので、図２に相当する説明は省略する。図５は、本実施形態に係る半導体装置２の入出力回路８０ａの内部構成の一例を示す図である。図５において図３と同一構成要素には、同一の符号を表し、その説明を省略する。入出力回路８０と８０ａの相違点は、リードデータ比較回路８７を備える点である。なお、コマンドデコーダ３１は、上述した各種制御信号に加えて、検証テスト結果ラッチ信号ＴＲＣＣＬＡＴを出力する（図２において図示せず）。
【００５４】
リードデータ比較回路８７は、ライトデータラッチ回路８６がラッチするパラレルライトデータＰＬ＿ＷＤとリードデータラッチ回路８１がラッチするパラレルリードデータＰＬ＿ＲＤを受け付ける。さらに、リードデータ比較回路８７は、検証テストイネーブル信号ＴＲＣＣＥＮと、検証テスト結果ラッチ信号ＴＲＣＣＬＡＴと、検証テストリセット信号ＴＲＣＣＲＳＴと、を受け付ける。
【００５５】
リードデータ比較回路８７は、ライトデータラッチ回路８６がラッチしたパラレルライトデータＰＬ＿ＷＤを期待値データとして用いてリードデータの検証を行う。半導体装置２は、４ビットのプリフェッチが可能であるので、１本のデータ入出力端子１４あたり４ビットのリードデータの検証を同時に行う。より具体的には、４ビットのパラレルリードデータＰＬ＿ＲＤと４ビットの期待値データ（パラレルライトデータＰＬ＿ＷＤ）のそれぞれのビット単位で値が一致するか否かを判定する。リードデータ比較回路８７は、リードデータの検証結果を検証結果出力信号ＴＲＣＣＲＥＳとして出力する。
【００５６】
さらに、リードデータ比較回路８７は、４ビット分のそれぞれの判定結果に対し、論理積演算を行うことで、全てのビットが一致していれば、Ｈレベルの検証結果信号を生成する。検証結果信号がＨレベルであれば、リードデータは期待値通りであるので、検証結果は正常であると判断できる。一方、１ビットでも一致しなければ、検証結果信号はＬレベルとなるので、検証結果は異常であると判断できる。生成された検証結果信号は、Ｈレベル（活性化レベル）の検証テスト結果ラッチ信号ＴＲＣＣＬＡＴを受け付けると、検証結果出力信号ＴＲＣＣＲＥＳとして出力される。なお、プリフェッチが４ビットでなくとも、プリフェッチのビット数に応じて、リードデータ比較回路８７を適宜変更すれば、対応可能であることは当然である。
【００５７】
次に、半導体装置２におけるリードデータ検証テスト時の動作について説明する。なお、半導体装置２におけるリードデータ検証テスト手順は、図４を用いた手順と相違する点を含めタイミングチャートを使用して説明する。
【００５８】
図６は、半導体装置２におけるリードデータ検証テスト時の各種信号の一例を示すタイミングチャートである。
【００５９】
時刻ｔ０１において、コマンドデコーダ３１は、検証テストイネーブル信号ＴＲＣＣＥＮをＨレベルとしつつ、検証テストリセット信号ＴＲＣＣＲＳＴをＨレベルに設定することで、検証結果出力信号ＴＲＣＣＲＥＳを初期化する。なお、検証テストイネーブル信号ＴＲＣＣＥＮがＨレベルとなることで、リードデータ比較回路８７及びデータ入力回路８４のリードデータ検証テストに関する機能が活性化する。
【００６０】
一方、検証テストイネーブル信号ＴＲＣＣＥＮがＨレベルの場合には、データ出力回路８３は動作を停止する。その結果、データ出力回路８３からデータ入出力端子１４に対してリードデータが出力されることはない。
【００６１】
時刻ｔ０２において、検証テストリセット信号ＴＲＣＣＲＳＴがＬレベルに設定され、リードデータ比較回路８７のリセット状態が解除される。
【００６２】
時刻ｔ０３において、半導体装置２の外部からリードコマンドが発行される。その後、時刻ｔ０４〜ｔ０５の期間において、データ入出力端子１４を介して外部から期待値データが入力される。その際、データストローブ信号ＤＱＳの立ち上がりと立ち下りに同期して、期待値データは入力される。
【００６３】
データ入力回路８４は、データ入出力端子１４から入力された期待値データを受け取り次第、順次、シリアルパラレル変換回路８５にシリアルライトデータＳ＿ＷＤとして出力する。シリアルパラレル変換回路８５は、受け取ったシリアルライトデータＳ＿ＷＤ（期待値データ）をパラレルライトデータＰ＿ＷＤに変換し、ライトデータラッチ回路８６に出力する。
【００６４】
時刻ｔ０６において、コマンドデコーダ３１は、ライトデータラッチ信号ＷＤＬＡＴをＨレベルに設定する。その結果、ライトデータラッチ回路８６はパラレルライトデータＰＬ＿ＷＤをリードデータ比較回路８７に出力する。
【００６５】
一方、時刻ｔ０３において発行されたリードコマンドに応じたリードデータが、リードライトバスＲＷＢＵＳに供給される（時刻ｔ０７；但し、リードレイテンシは８とする）。また、時刻ｔ０７において、リードデータラッチ信号ＲＤＬＡＴがＨレベルに設定されると、パラレルリードデータＰ＿ＲＤがラッチされ、パラレルリードデータＰＬ＿ＲＤがリードデータ比較回路８７に出力される。
【００６６】
このように、時刻ｔ０７のタイミングにおいて、リードデータ比較回路８７には、ライトデータラッチ回路８６が供給するパラレルライトデータＰＬ＿ＷＤと、リードデータラッチ回路８１が供給するパラレルリードデータＰＬ＿ＲＤとが、同時に入力されている状態となる。リードデータ比較回路８７は、入力された両データをビット単位で比較し、検証結果信号を生成する。
【００６７】
さらに、時刻ｔ０７において、検証テスト結果ラッチ信号ＴＲＣＣＬＡＴがＨレベルに設定されることで、リードデータ比較回路８７は、検証結果信号をラッチする。検証結果信号は、時刻ｔ０７以降に、検証結果出力信号ＴＲＣＣＲＥＳとして出力される。
【００６８】
半導体装置２では、検証テストイネーブル信号ＴＲＣＣＥＮをＨレベルに設定することで、データ入出力端子１４から期待値データを入力できる。さらに、リードコマンドの発行を受けて、メモリセルから読み出したリードデータがリードライトバスＲＷＢＵＳに供給されるタイミングに合わせて、外部から期待値データを入力する。例えば、半導体装置２のリードレイテンシが８の場合には、時刻ｔ０４のタイミングで期待値データの供給を始めると、リードデータと期待値データとが同時にリードデータ比較回路８７に供給される。
【００６９】
リードデータ比較回路８７では、リードデータの検証を行い、検証結果を検証結果出力信号ＴＲＣＣＲＥＳとして出力する。なお、検証テスト結果ラッチ信号ＴＲＣＣＬＡＴは、検証テストイネーブル信号ＴＲＣＣＥＮがＨレベルの際に限り、出力される。以上の説明が、リードデータ比較回路８７を用いたリードデータの検証である。
【００７０】
次に、検証結果出力信号ＴＲＣＣＲＥＳの読み出し動作について説明する。
【００７１】
図７は、検証結果出力信号ＴＲＣＣＲＥＳを外部から読み出す際の各種信号の一例を示すタイミングチャートである。
【００７２】
検証結果出力信号ＴＲＣＣＲＥＳを外部から読み出す際には、検証テストイネーブル信号ＴＲＣＣＥＮはＬレベル、検証テスト出力指示信号ＴＲＣＣＯＵＴはＨレベル、にそれぞれ設定される。その結果、パラレルシリアル変換回路８２は、外部から発行されたリードコマンド（時刻ｔ１１）に応じてメモリセルから読み出したリードデータに代えて、検証結果出力信号ＴＲＣＣＲＥＳをデータ出力回路８３に出力する。
【００７３】
その後、データ出力回路８３は、検証結果出力信号ＴＲＣＣＲＥＳをデータ入出力端子１４から出力する（時刻ｔ１２）。
【００７４】
以上のように、リードデータ検証テストに使用する期待値データは、データ入出力端子１４から通常のライト動作と同様に、シリアルデータとして入力される。その後、シリアルパラレル変換回路８５により、パラレルデータとしてリードデータ比較回路８７に供給される。また、リードデータラッチ回路８１が出力する信号（パラレル／シリアル変換前の信号）もリードデータ比較回路８７に供給される。リードデータ比較回路８７では、パラレルに展開された期待値データと、シリアルに変換される前のリードデータと、を用いてリードデータの検証を行う。
【００７５】
このように、リードデータ比較回路８７は、パラレルデータのそれぞれのビットを比較するため、低速での動作が許容される。即ち、リードデータ検証テストにおける動作マージンが拡大する。即ち、半導体装置２におけるリードデータ検証テストの実施が容易になる。
【００７６】
また、複数の半導体装置２が同一のパッケージに収められ、データ入出力端子がパッケージ上で共通（又は、テストボード上で共通）している場合において、複数の半導体装置２に対して、リードデータ検証テストを並列に実行することができる。即ち、複数の半導体装置２において、並列してリードデータ検証テストを実行し、検証結果については、それぞれの半導体装置２から独立して読み出し、確認する。その結果、複数の半導体装置２に対して個別に期待値データを設定する必要がなくなり、テスト時間の短縮を行うことができる。なお、このテスト時間の短縮に係る効果は、半導体装置１におけるリードデータ検証テストでも同様に期待できる。
【００７７】
なお、半導体装置の製造工程には、複数のテスト工程が含まれており、第１の実施形態において説明したリードデータ検証テストを含めて半導体装置の製造工程を構成することができる。
【００７８】
なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７９】
１、２、１００  半導体装置
１１  クロック端子
１２  コマンド端子
１３  アドレス端子
１４  データ入出力端子
１５  データストローブ端子
２１  内部クロック生成回路
２２  ＤＬＬ回路
３１  コマンドデコーダ
４１  アドレスラッチ回路
５１  ロウデコーダ
５２  カラムデコーダ
５３  センスアンプ列
６０  メモリセルアレイ
７０  メインアンプ
８０、８０ａ  入出力回路
８１  リードデータラッチ回路
８２  パラレルシリアル変換回路
８３  データ出力回路
８４  データ入力回路
８５、１０１  シリアルパラレル変換回路
８６  ライトデータラッチ回路
８７、１０２  リードデータ比較回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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