(57)【要約】【課題】出力信号の電位の降下を防ぐシフトレジスタ回路を提供することを課題とする。【解決手段】シフトレジスタ回路１０は、ノード１１の電位が上昇することに応じて、ノード１２の電位を降下させるトランジスタ１と、ノード１２の電位が上昇することに応じて、ノード１１の電位を降下させるトランジスタ２を有する。また、シフトレジスタ回路１０は、ＣＬＫ１が入力された際にノード１１の電位が上昇することによりＯＵＴ１を出力するトランジスタ３を有する。【選択図】図１
2014093100.tif 000002
【特許請求の範囲】
【請求項１】
ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタと、
ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタと、
前記第１の導電経路にゲートが接続され、ドレインに第１のクロック信号の入力端子が接続されるとともにソースに出力信号を出力する出力端子が接続された、前記第１のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記出力端子から出力信号を出力させる第３のトランジスタと
を有することを特徴とするシフトレジスタ回路。
【請求項２】
ゲートが入力信号の入力端子に接続されて、ドレインが前記第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記入力信号の入力に応じて前記第２の導電経路の電位を降下させる第４のトランジスタを有することを特徴とする請求項１に記載のシフトレジスタ回路。
【請求項３】
ゲートが第２のクロック信号の入力端子に接続されて、ソースが前記第２の導電経路に接続されるとともにドレインが高電位端子に接続された、該第２のクロック信号の入力に応じて前記第２の導電経路の電位を上昇させる第５のトランジスタを有することを特徴とする請求項１または請求項２に記載のシフトレジスタ回路。
【請求項４】
ゲートが前記第２の導電経路に接続されて、ドレインに前記出力端子を接続するとともにソースに低電位端子が接続された、前記第２の導電経路の電位が上昇することに応じて前記出力信号を出力する端子の電位を降下させる第６のトランジスタを有することを特徴とする請求項１乃至請求項３のいずれか１つに記載のシフトレジスタ回路。
【請求項５】
ゲートが他の回路が出力する信号の出力端子に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記他の回路が出力した信号の出力に応じて前記第１の導電経路の電位を降下させる第７のトランジスタを有することを特徴とする請求項１乃至請求項４のいずれか１つに記載のシフトレジスタ回路。
【請求項６】
ゲートが前記入力信号の入力端子に接続されて、ソースが前記第１の導電経路に接続されるとともにドレインが高電位端子に接続された、前記入力信号の入力に応じて前記第１の導電経路の電位を上昇させる第８のトランジスタを有することを特徴とする請求項１乃至請求項５のいずれか１つに記載のシフトレジスタ回路。
【請求項７】
請求項１乃至請求項６のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
前記ドライバ回路が出力する信号に従って発光する発光素子を有する表示パネルと
を備えたことを特徴とする画像表示装置。
【請求項８】
請求項１乃至請求項６のいずれか１つに記載のシフトレジスタ回路を有するドライバ回路と、
前記ドライバ回路が出力する信号に従って画像を表示する液晶パネルと
を備えたことを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路および画像表示装置に関する。
【背景技術】
【０００２】
従来、前段の回路が出力した信号を後段の回路へ伝達するシフトレジスタ回路が知られている。このようなシフトレジスタ回路は、ＬＣＤ（Liquid Crystal Display）や有機ＥＬ（Electronic Luminescence）ディスプレイ等の表示素子を順次操作するためのドライバ回路として用いられている。
【０００３】
以下、図８を用いて、シフトレジスタ回路の動作について説明する。図８は、従来のシフトレジスタを説明する回路図である。例えば、図８に示すシフトレジスタ回路３０は、複数のトランジスタ３１〜３８、ノード４０、４１を有する。なお、図８に示す例では、トランジスタ３１、３７は、ゲート（ベース）およびドレイン（コレクタ）がダイオード接続されている。
【０００４】
このようなシフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力しない非選択時においては、ノード４０の電位がＬｏｗ状態となり、ノード４１の電位がＨｉｇｈ状態となる。また、シフトレジスタ回路３０では、前段の回路から入力された信号を次段の回路に出力する選択時においては、ノード４０の電位がＨｉｇｈ状態となり、ノード４１の電位がＬｏｗ状態となる。
【０００５】
ここで、シフトレジスタ回路３０は、前段の回路から入力信号である「ｉｎ」のパルスが入力されると、ダイオードとして動作するトランジスタ３１を介し、パルスをノード４０に入力する。このような場合には、ノード４０の電位がＨｉｇｈ状態となり、トランジスタ３５がオン状態となる結果、シフトレジスタ回路３０は、クロック信号である「ＣＬＫ」を出力信号である「ＯＵＴ」として出力する。
【０００６】
また、シフトレジスタ回路３０は、「ｉｎ」のパルスをトランジスタ３４のゲート（ベース）に入力する。このような場合には、トランジスタ３４がオン状態となり、ノード４１の電位が「ＶＧＬ（低電位）」へと降下する。また、シフトレジスタ回路３０は、クロック信号のパルスをトランジスタ３８のゲートに入力する。この結果、トランジスタ３８がオン状態になり、ノード４１の電位が「ＶＧＬ」へと降下し、トランジスタ３３がオフ状態となり、ノード４０の電位がＨｉｇｈ状態となる。
【０００７】
また、シフトレジスタ回路３０は、次段の回路が出力した「ＯＵＴ」を、トランジスタ３２のゲートに入力する。すると、トランジスタ３２がオン状態となるので、ノード４０の電位が「ＶＧＬ」へと降下する。また、シフトレジスタ回路３０の動作終了後は、トランジスタ３４、３８がオフ状態となり、ノード４１の電位がＬｏｗ状態からＨｉｇｈ状態へと遷移し、トランジスタ３３、３６がオン状態となる結果、ノード４０が安定してＬｏｗ状態となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−０４６０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述したシフトレジスタ回路３０は、ノード４１の電位が十分に下がらず、出力する信号の電位が低くなるという問題がある。
【００１０】
例えば、トランジスタ３４が十分なオン状態にならず、ノード４１の電位が十分に下がらない場合は、トランジスタ３３が完全なオフ状態にならない。このため、ノード４０は十分高い電位を保てず、「ＯＵＴ」の電位が降下する。
【００１１】
また、「ＯＵＴ」の電位が降下した場合は、トランジスタ３８が十分なオン状態にならないので、ノード４１の電位が十分に下がらず、トランジスタ３３が完全なオフ状態にならない。この結果、ノード４０の電位がさらに降下し、トランジスタ３５が十分なオン状態にならないので、「ＯＵＴ」の電位が降下する。
【００１２】
本発明は、上記に鑑みてなされたものであって、出力信号の電位の降下を防ぐシフトレジスタ回路および画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係るシフトレジスタ回路は、ゲートが第１の導電経路に接続されて、ドレインが第２の導電経路に接続されるとともにソースが低電位端子に接続された、前記第１の導電経路の電位が上昇することに応じて前記第２の導電経路の電位を降下させる第１のトランジスタを有する。シフトレジスタ回路は、ゲートが前記第２の導電経路に接続されて、ドレインが前記第１の導電経路に接続されるとともにソースが低電位端子に接続された、前記第２の導電経路の電位が上昇することに応じて前記第１の導電経路の電位を降下させる第２のトランジスタを有する。シフトレジスタ回路は、前記第１の導電経路にゲートが接続され、ドレインに第１のクロック信号の入力端子が接続されるとともにソースに出力信号を出力する出力端子が接続された、前記第１のクロック信号が入力された際に前記第１の導電経路の電位が上昇することに応じて前記出力端子から出力信号を出力させる第３のトランジスタを有する。
【発明の効果】
【００１４】
本発明に係るシフトレジスタ回路は、出力信号の電位の降下を防ぐことができる。
【図面の簡単な説明】
【００１５】
【図１】第１形態のシフトレジスタ回路を示す回路図である。
【図２】トランジスタの電流特性を説明するグラフである。
【図３】シフトレジスタ回路に入力される信号波形を説明する図である。
【図４】シフトレジスタ回路の動作を説明する図である。
【図５】シミュレーションの一例を説明する図である。
【図６】シフトレジスタ回路の適用例を説明する第１の図である。
【図７】シフトレジスタ回路の適用例を説明する第２の図である。
【図８】従来のシフトレジスタを説明する回路図である。
【発明を実施するための形態】
【００１６】
以下に、本発明に係るシフトレジスタ回路の実施形態を図面に基づいて詳細に説明する。なお、この実施形態は本発明を限定するものではない。そして、以下に例示する実施形態は、形状を矛盾させない範囲で適宜変更、組み合わせることが可能である。
【００１７】
（第１形態）
［シフトレジスタ回路の構造］
図１を用いて、シフトレジスタ回路の第１形態を説明する。図１は、第１形態のシフトレジスタ回路を示す回路図である。図１に示したように、シフトレジスタ回路１０は、複数のトランジスタ１〜８、ノード１１、１２を有する。また、シフトレジスタ回路１０は、前段のシフトレジスタ回路が出力した「ｉｎ」、クロック信号である「ＣＬＫ１」、および「ＣＬＫ２」、次段のシフトレジスタ回路の出力信号である「ＯＵＴ２」が入力される入力端子を有する。また、シフトレジスタ回路１０は、次段のシフトレジスタ回路に信号を出力する「ＯＵＴ１」の出力端子を有する。例えば、シフトレジスタ回路１０は、画像表示装置のドライバ回路に適用される場合には、「ＯＵＴ１」の出力端子から次段のシフトレジスタ回路と、画像表示領域のゲート線とに信号を出力する。
【００１８】
また、シフトレジスタ回路１０は、電位が所定の閾値よりも高い値「ＶＧＨ」に保たれている高電位端子と、電位が所定の閾値よりも低い値「ＶＧＬ」に保たれている低電位端子とを有する。なお、以下の説明では、「ＶＧＨ」の値はＧＮＤ（グランド）よりも高い値とし、例えば、８（Ｖ）〜２０（Ｖ）、「ＶＧＬ」の値はＧＮＤよりも低い値とし、例えば、−５（Ｖ）〜−１５（Ｖ）とする。
【００１９】
また、各トランジスタ１〜８は、例えば、ｎチャンネルのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)であるが、本発明はこれに限定されるものではない。例えば、各トランジスタ１〜８は、ＮＰＮ型のトランジスタや、キャリアが電子であるタイプ（ｎ型）のＭＩＳ(Metal Insulator Semiconductor）構造を採用した電界効果トランジスタ（FET:Field Effect Transistor）であってもよい。
【００２０】
また、各トランジスタ１〜８は、ＦＥＴの一種である薄膜トランジスタ（TFT：Thin Film Transistor）、すなわちｎ−ＭＩＳＦＥＴＴＦＴであってもよい。また、ＰＮＰ型のトランジスタやキャリアが正孔である（ｐ型）のＦＥＴ、又はＴＦＴ等を用いて、シフトレジスタ回路１０と同等の機能を発揮する回路を構成してもよい。
【００２１】
ここで、各トランジスタ１〜８には、ゲート、ソース、ドレインの３つの電極が存在するが、ソース、およびドレインは、トランジスタの導電性及び相対的な電位関係によって定義される。このため、以下の説明では、各トランジスタ１〜８がｎチャンネルのＭＯＳＦＥＴであるものとし、各トランジスタ１〜８が有する端子のうち、高電位側の端子をドレイン、低電位側の端子をソースと記載する。
【００２２】
ここで、図１に示したシフトレジスタ回路１０における各トランジスタ１〜８、ノード１１、ノード１２の接続関係について説明する。
【００２３】
ノード１１は、トランジスタ１、２、３、７、８を接続する導電経路である。詳細には、ノード１１は、トランジスタ１のゲート、トランジスタ２のドレイン、トランジスタ３のゲート、トランジスタ７のドレイン、トランジスタ８のソースに接続される。
【００２４】
ノード１２は、トランジスタ１、２、４〜６を接続する導電経路である。詳細には、ノード１２は、トランジスタ１のドレイン、トランジスタ２のゲート、トランジスタ４のドレイン、トランジスタ５のソース、トランジスタ６のゲートに接続される。
【００２５】
トランジスタ１は、ゲートにノード１１が接続され、ドレインにノード１２が接続され、ソースに低電位端子が接続されている。そして、トランジスタ１は、ノード１１の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード１２の電位が「ＶＧＬ」へ引き下げられる。
【００２６】
トランジスタ２は、ゲートにノード１２が接続され、ドレインにノード１１が接続され、ソースに低電位端子が接続されている。そして、トランジスタ２は、ノード１２の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード１１の電位が「ＶＧＬ」へ引き下げられる。
【００２７】
トランジスタ３は、ゲートにノード１１が接続され、ドレインに「ＣＬＫ１」の入力端子が接続され、ソースに「ＯＵＴ１」の出力端子、およびトランジスタ６のドレインが接続されている。そして、トランジスタ３は、ノード１１の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、「ＣＬＫ１」が「ＯＵＴ１」として出力される。
【００２８】
トランジスタ４は、ゲートに「ｉｎ」の入力端子が接続され、ドレインにノード１２が接続され、ソースに低電位端子が接続されている。そして、トランジスタ４は、「ｉｎ」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード１２の電位が「ＶＧＬ」へ引き下げられる。
【００２９】
トランジスタ５は、ゲートに「ＣＬＫ２」の端子が接続され、ドレインに高電位端子が接続され、ソースにノード１２が接続されている。そして、トランジスタ５は、「ＣＬＫ２」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード１２に「ＶＧＨ」が供給され、ノード１２の電位が上昇する。
【００３０】
トランジスタ６は、ゲートにノード１２が接続され、ドレインにトランジスタ３のソースが接続され、ソースに低電位端子が接続されている。そして、トランジスタ６は、ノード１２の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、トランジスタ３のソース、すなわち「ＯＵＴ１」の出力端子における電位が「ＶＧＬ」へ引き下げられる。
【００３１】
トランジスタ７は、ゲートに「ＯＵＴ２」の入力端子が接続され、ドレインにノード１１が接続され、ソースに低電位端子が接続されている。そして、トランジスタ７は、「ＯＵＴ２」の電位が所定の閾値よりも高い場合には、オン状態となる。この結果、ノード１１の電位が「ＶＧＬ」へと引き下げられる。
【００３２】
トランジスタ８は、ゲートに信号「ｉｎ」の入力端子が接続され、ドレインに高電位端子が接続され、ソースにノード１１が接続されている。そして、トランジスタ８は、信号「ｉｎ」の電位が所定の閾値よりも高い場合には、オン状態となり、高電位端子とノード１１とを電気的に接続する。このような場合には、ノード１１に「ＶＧＨ」が供給され、ノード１１の電位が上昇する。
【００３３】
ここで、各トランジスタ１〜８のドレイン、ソース間に流れる電流は、ゲート、ソース間の電位に応じて変化する。このため、各トランジスタ１〜８は、ゲートの電位が所定の閾値よりも十分に高い場合は、完全なオン状態となるが、所定の閾値よりも十分に高くない場合は、完全なオン状態とはならない。また、各トランジスタ１〜８は、ゲートの電位が所定の閾値よりも十分に低い場合は、完全なオフ状態となるが、ゲートの電位が所定の閾値よりも十分に低くない場合は、完全なオフ状態とはならない。
【００３４】
例えば、図２は、トランジスタの電流特性を説明するグラフである。なお、図２に示すグラフは、横軸を各トランジスタ１〜８のゲート、ソース間の電位Ｖｇ（V:Volt）とし、縦軸にドレイン、ソース間の電流Ｉｄ（A:Ampere）を対数表示した。図２に示すように、各トランジスタ１〜８は、電位Ｖｇが十分に低い場合には、電流Ｉｄをほぼ流さないオフ状態となる。
【００３５】
また、各トランジスタ１〜８は、電位Ｖｇが十分に低くない場合には、電流Ｉｄが流れるオン（低）状態となる。また、各トランジスタ１〜８は、電位Ｖｇが十分に高くない場合には、電流Ｉｄが十分に流れないオン（中）状態となる。また、各トランジスタ１〜８は、電位Ｖｇが十分に高い場合には、電流Ｉｄが飽和し、完全なオン状態であるオン（高）状態となる。
【００３６】
このため、従来のシフトレジスタ回路は、各トランジスタ１〜８のゲートに印加される電位が所定の閾値よりも十分に高くない場合には、各トランジスタ１〜８がオン（高）状態とはならず、動作不良を引き起こす場合がある。また、従来のシフトレジスタ回路は、各トランジスタ１〜８のゲートに印加される電位が所定の閾値よりも十分に低くない場合には、オフ状態とはならず、動作不良を引き起こす場合がある。
【００３７】
一方、本発明のシフトレジスタ回路１０は、「ＯＵＴ１」の電位にではなく、ノード１１の電位に応じてノード１２の電位を下げる。この結果、シフトレジスタ回路１０は、「ＯＵＴ１」を出力する際に、ノード１２の電位を確実に下げることができ、ノード１１の電位を十分高い状態に保てることで、信号出力の降下を防ぐことができる。
【００３８】
詳細には、シフトレジスタ回路１０は、ノード１２の電位の上昇に伴って、ノード１１の電位を下降させるトランジスタ２と、ノード１１の電位の上昇に伴って、ノード１２の電位を下降させるトランジスタ１とを有する。また、シフトレジスタ回路１０は、ノード１１の電位の上昇に伴って、「ＣＬＫ１」を「ＯＵＴ１」に出力するトランジスタ３を有する。ここで、トランジスタ３において「ＣＬＫ１」が流れた場合には、ブートストラップ効果により、ノード１１の電位が上昇する。この結果、ノード１２の電位が下降し、トランジスタ２が確実にオフにされ、ノード１１の電位が上昇するので、シフトレジスタ回路１０は、「ＣＬＫ１」の電位の低下を防ぐことができる。
【００３９】
[シフトレジスタ回路１０の動作の流れ]
このようなシフトレジスタ回路１０の動作の流れを説明する。まず、図３を用いて、シフトレジスタ回路１０に入力する信号について説明する。図３は、シフトレジスタ回路に入力される信号波形を説明する図である。例えば、図３に示す例では、シフトレジスタ回路１０には、「ｉｎ」として、例えば「ＶＳＴ」（垂直走査開始信号：Vertical Start）が入力されるとともに、「ＣＬＫ１」、および「ＣＬＫ２」が入力される。
【００４０】
ここで、「ＶＳＴ」とは、シフトレジスタ回路１０の前段に他のシフトレジスタ回路が存在しない場合に、「ｉｎ」としてシフトレジスタ回路１０に入力される信号であり、複数のシフトレジスタが信号を伝達する処理の開始を示す信号である。また、「ＣＬＫ１」とは、電位がＶＧＨからＶＧＬまで周期的に変化する第１のクロック信号であり、シフトレジスタ回路１０が次段のシフトレジスタ回路に「ＯＵＴ１」を出力するタイミングを示す信号である。また、「ＣＬＫ２」とは、第２のクロック信号であり、図１に示すシフトレジスタでは「ｉｎ」に入力されるタイミングと同期したクロック信号である。なお、以下の説明においては、「ＣＬＫ２」は、「ＣＬＫ１」の位相を反転させた信号である。
【００４１】
次に、図４を用いて、各信号が入力された際のシフトレジスタ回路１０の動作について説明する。図４は、シフトレジスタ回路の動作を説明する図である。なお、図４には、シフトレジスタ回路１０に入力される「ＣＬＫ１」、「ＣＬＫ２」、および「ｉｎ」の入力波形と、ノード１１、ノード１２の電位変化、及び「ＯＵＴ１」、「ＯＵＴ２」の波形を示す。
【００４２】
また、図４には、各トランジスタ１〜８がオン（高）状態となる範囲を網かけで示し、オン（中）状態となる範囲を濃い点描で示し、オン（低）状態となる範囲を薄い点描で示す。また、各トランジスタ１〜８がオフ状態となる範囲は、白抜きで示す。また、図４中Ｔ１よりも前の状態では、ノード１１の電位が「ＶＧＬ」であり、ノード１２の電位が「ＶＧＨ」であるものとする。
【００４３】
図４は、電位が周期的に変化する「ＣＬＫ２」と同期する「ｉｎ」を入力して「ＯＵＴ１」を出力し、後段のシフトレジスタ回路から入力される「ＯＵＴ２」によって出力を停止する一連の流れを示す。ここでは、図４中Ｔ１〜Ｔ１１に示した期間におけるトランジスタ１〜８の状態を用いて、上記一連の流れを具体的に説明する。
【００４４】
具体的には、Ｔ１は、「ｉｎ」信号が入力されるまでの前段階であり、Ｔ２は、「ＣＬＫ１」の電位が「ＶＧＬ」、「ＣＬＫ２」の電位が「ＶＧＨ」となり、「ｉｎ」のパルスが入力される期間である。
【００４５】
また、Ｔ３は、「ｉｎ」の入力後に「ＣＬＫ１」と「ＣＬＫ２」との電位が「ＶＧＬ」となる期間であり、Ｔ４は、「ＣＬＫ１」の電位が「ＶＧＨ」、「ＣＬＫ２」の電位が「ＶＧＬ」となる期間である。また、Ｔ５は、「ＯＵＴ１」が出力された後に「ＣＬＫ１」と「ＣＬＫ２」との電位が「ＶＧＬ」となる期間であり、Ｔ６は、「ＣＬＫ１」の電位が「ＶＧＬ」、「ＣＬＫ２」の電位が「ＶＧＨ」となる期間である。また、Ｔ７〜Ｔ１１は、「ＯＵＴ２」の入力があった後に「ＣＬＫ２」の電位が周期的に「ＶＧＬ」と「ＶＧＨ」とを繰り返す各期間である。
【００４６】
例えば、図４中Ｔ１以前からＴ１においては、「ＣＬＫ２」の電位は周期的に「ＶＧＨ」、「ＶＧＬ」へと変化すると「ＶＧＨ」期間中にはノード１２に「ＶＧＨ」が定期的に供給されるため、ノード１２の電位が「ＶＧＨ」に保たれるので、トランジスタ２、６がオン（高）状態となり、ノード１１およびＯＵＴ１の電位が「ＶＧＬ」となる。
【００４７】
続いて、図４中Ｔ２においては、「ＣＬＫ１」の電位が「ＶＧＬ」であり、「ＣＬＫ２」の電位が「ＶＧＨ」である。ここで、トランジスタ４には、「ｉｎ」のパルスが入力されるので、オン（高）状態となる。また、トランジスタ５には、「ＣＬＫ２」が入力されるが、ノード１２の電位により、オン（中）状態となる。すると、ノード１２は、オン（中）状態のトランジスタ５を介して「ＶＧＨ」が供給される一方で、オン（高）状態のトランジスタ４を介して「ＶＧＬ」へ引き下げられる。この結果、ノード１２の電位は、「ＶＧＨ」よりも低い中間的な値となるので、トランジスタ２、６がオン（中）状態となる。
【００４８】
一方、「ｉｎ」のパルスが入力されると、トランジスタ８がオン（高）状態となるので、ノード１１に「ＶＧＨ」が供給され、ノード１１の電位が上昇する。ノード１２の電位は、Ｔ２初期では上述したように「ＶＧＨ」から低い中間電位であるがトランジスタ１とトランジスタ４によって徐々に「ＶＧＬ」へ引き下げられトランジスタ２はオン（中）状態からオン（低）状態へと変化する。したがって、ノード１１の電位は、ＧＮＤ（グランド）よりも高いＨｉｇｈ状態となる。また、ノード１２の電位は、オン（中）状態のトランジスタ５を介して「ＶＧＨ」が供給される一方で、オン（中）状態のトランジスタ１と、オン（高）状態のトランジスタ４とを介して「ＶＧＬ」へ引き下げられるので、ＧＮＤよりも低いＬｏｗ状態となる。
【００４９】
また、図４中Ｔ３においては、「ＣＬＫ１」の電位が「ＶＧＬ」であり、「ＣＬＫ２」の電位が「ＶＧＬ」であり、「ｉｎ」が「ＶＧＬ」となる。すると、トランジスタ４、５、８がオフ状態となる。このため、ノード１２に対する「ＶＧＨ」の供給が遮断されるとともに、トランジスタ４によるノード１２の電圧降下が抑制されるがトランジスタ１により引き続き「ＶＧＬ」へと引き下げられる。
【００５０】
また、図４中Ｔ４においては、「ＣＬＫ１」の電位が「ＶＧＨ」であり、「ＣＬＫ２」の電位が「ＶＧＬ」であり、「ｉｎ」の電位が「ＶＧＬ」であることからトランジスタ７およびトランジスタ８がオフ状態である。このような場合には、トランジスタ３のドレインからソースへと「ＣＬＫ１」が印加されると、ブートストラップ効果が発生し、ノード１１の電位がカップリングにより上昇する。
【００５１】
すると、トランジスタ１がオン（高）状態となるので、ノード１２の電位が「ＶＧＬ」へ引き下げられるので、トランジスタ２がオフ状態となる。すると、ノード１１の電位が「ＶＧＨ」に対して１．３〜１．５倍程度に上昇するので、トランジスタ１がオン（高）状態となる。
【００５２】
ここで、トランジスタ５がオフ状態であるので、ノード１２には「ＶＧＨ」が供給されていない。このため、ノード１２の電位は「ＶＧＬ」と同じＬｏｗ状態となる。また、トランジスタ３がオン（高）状態となるので、「ＣＬＫ１」のパルスが「ＯＵＴ１」として出力される。
【００５３】
このように、シフトレジスタ回路１０は、ノード１１の電位に応じて、ノード１２と低電位端子とを電気的に接続するトランジスタ１を有し、ノード１１の電位が上昇した場合には、ノード１２の電位を降下させる。このため、シフトレジスタ回路１０は、「ＯＵＴ１」を出力する際にノード１２の電位をＬｏｗ状態にすることができる。
【００５４】
また、シフトレジスタ回路１０は、トランジスタ３のドレインからソースへと「ＣＬＫ１」が流れる際に、ブートストラップ効果により、ノード１１の電位を上昇させるので、トランジスタ１がオン（高）状態となり、ノード１２の電位をさらに降下させる。この結果、トランジスタ２が完全にオフ状態となるので、ノード１１の電位を高い状態に維持できる結果、シフトレジスタ回路１０は、次の回路に伝達する信号の出力を安定させることができる。
【００５５】
また、図４中Ｔ５においては、「ＣＬＫ１」の電位が「ＶＧＬ」であり、「ＣＬＫ２」の電位が「ＶＧＬ」である。このため、トランジスタ３のソースからドレインへと「ＣＬＫ１」のＬｏｗ電位に引き戻される際にカップリングにより、ノード１１は、ＧＮＤよりも少し高いＨｉｇｈ状態に戻り、トランジスタ１がオン（中）状態となる。また、図５中Ｔ５においては、トランジスタ５がオフ状態であるため、ノード１２に「ＶＧＨ」が供給されない結果、ノード１２の電位は、「ＶＧＬ」と同じＬｏｗ状態を維持する。また、「ＯＵＴ１」の電位も「ＶＧＬ」となる。
【００５６】
また、図４中Ｔ６においては、「ＣＬＫ１」の電位が「ＶＧＬ」であり、「ＣＬＫ２」の電位が「ＶＧＨ」である。このような場合には、「ＣＬＫ２」の電位によりトランジスタ５がオン（高）状態となるため、ノード１２に「ＶＧＨ」が供給される結果、ノード１２の電位が上昇し、ＧＮＤよりも少し高いＨｉｇｈ状態となる。このため、トランジスタ２、６がオン（中）状態となる。
【００５７】
また、図４中Ｔ６においては、次段のシフトレジスタ回路から「ＯＵＴ２」のパルスが出力されると、「ＯＵＴ２」の電位によりトランジスタ７がオン（高）状態となる。ここで、トランジスタ８がオフ状態であるので、ノード１１には「ＶＧＨ」が供給されていない。この結果、ノード１１の電位は、トランジスタ２、７を介して引き下げられ、ほぼ「ＶＧＬ」と同じＬｏｗ状態となる。また、オン（中）状態のトランジスタ６を介して、「ＯＵＴ１」の出力端子における電位が「ＶＧＬ」に保たれるので、シフトレジスタ回路１０は、出力信号の状態をより安定させることができる。
【００５８】
また、図４中Ｔ７においては、「ＣＬＫ１」の電位が「ＶＧＨ」であり、「ＣＬＫ２」の電位が「ＶＧＬ」である。このような場合には、「ＣＬＫ２」の電位が「ＶＧＬ」であるため、トランジスタ５がオフ状態となり、「ｉｎ」の電位、およびノード１１の電位が「ＶＧＬ」であるため、トランジスタ１、４もオフ状態となる。この結果、ノード１２の電位は、「ＶＧＬ」により引き下げられることなく、ＧＮＤよりも少し高いＨｉｇｈ状態に保たれる。このため、トランジスタ２、６がオン（中）状態となり、ノード１１、および「ＯＵＴ１」の電位は、「ＶＧＬ」を維持する。
【００５９】
また、図４中Ｔ８においては、「ＣＬＫ１」の電位が「ＶＧＬ」であり、「ＣＬＫ２」の電位が「ＶＧＨ」である。このような場合には、「ＣＬＫ２」の電位が「ＶＧＨ」であるが、ノード１２がＨｉｇｈ状態であるため、トランジスタ５がオン（中）状態となる。すると、ノード１２に「ＶＧＨ」が供給され、ノード１２の電位が上昇し、「ＶＧＨ」に近いＨｉｇｈ状態となる。この結果、トランジスタ２、６は、オン（高）状態を保ち、ノード１１、および「ＯＵＴ１」の電位は、「ＶＧＬ」を維持する。
【００６０】
その後、図４中Ｔ９においては、「ＣＬＫ１」の電位が「ＶＧＨ」であり、「ＣＬＫ２」の電位が「ＶＧＬ」である。このような場合には、ノード１２の電位が「ＶＧＨ」に近いＨｉｇｈ状態であるため、トランジスタ２がオン（高）となり、ノード１１の電位が「ＶＧＬ」を維持するので、トランジスタ３がオフ状態を維持する結果、「ＯＵＴ１」が出力されない。
【００６１】
また、図４中Ｔ１０では、「ＣＬＫ１」の電位が「ＶＧＬ」であり、「ＣＬＫ２」の電位が「ＶＧＨ」である。このような場合には、「ＣＬＫ２」の電位が「ＶＧＨ」であるが、ノード１２が「ＶＧＨ」に近いＨｉｇｈ状態であるため、トランジスタ５がオン（低）状態となる。すると、ノード１２に「ＶＧＨ」が供給される結果、ノード１２の電位がＨｉｇｈ状態に保たれる。なお、図４中Ｔ１１においては、図４中Ｔ９と同様に、「ＯＵＴ１」が出力されず、ノード１２の電位が「ＶＧＨ」に近いＨｉｇｈ状態に保たれる。
【００６２】
ここで、シフトレジスタ回路１０は、図４中Ｔ８以降において、「ＣＬＫ２」と同時に「ｉｎ」が入力された場合には、図４中Ｔ２〜Ｔ７と同じ様に動作することで、次段のシフトレジスタ回路１０に「ＯＵＴ１」を出力することができる。
【００６３】
［シフトレジスタ回路１０のシミュレーション結果］
次に、図５を用いて、シフトレジスタ回路１０のシミュレーション結果について説明する。図５は、シミュレーションの一例を説明する図である。なお、図５に示すグラフは、シフトレジスタ回路１０に入力した「ｉｎ」、シフトレジスタ回路１０が出力する「ＯＵＴ１」、およびノード１１、１２の電位遷移をシミュレーションした結果である。また、図５に示す例では、横軸に時間をとり、縦軸に「ＯＵＴ１」をとって、ノード１１、１２の電位をプロットした。
【００６４】
例えば、図５中Ｔ１２〜Ｔ１３においては、「ＯＵＴ１」、ノード１１、ノード１２の電位にあまり変化がない。また、図５中Ｔ１４において、「ｉｎ」信号のパルスが入力されると、ノード１１の電位が上昇し、ノード１２の電位が下がる。そして、図５中Ｔ１５において、ノード１１の電位がブートストラップ効果によりさらに向上し、ノード１２の電位がさらに下がるので、シフトレジスタ回路１０は、電位降下の無い「ＯＵＴ１」を出力する。その後、図５中Ｔ１６、Ｔ１７において、ノード１１の電位が降下し、ノード１２の電位が上昇するので、シフトレジスタ回路１０は、待機時の状態に変遷することができる。
【００６５】
［シフトレジスタ回路１０の効果］
上述したように、シフトレジスタ回路１０は、ノード１１の電位が上昇することに応じて、ノード１２の電位を降下させるトランジスタ１と、ノード１２の電位が上昇することに応じて、ノード１１の電位を降下させるトランジスタ２とを有する。また、シフトレジスタ回路１０は、ノード１１の電位が上昇することに応じて、「ＯＵＴ１」を出力する際に、ブートストラップ効果によりノード１１の電位を上昇させるトランジスタ３を有する。このため、シフトレジスタ回路１０は、「ＯＵＴ１」の電位の降下を防ぐことができる。
【００６６】
また、シフトレジスタ回路１０は、「ｉｎ」の電位が上昇することに応じて、ノード１２の電位を降下させるトランジスタ４を有する。このように、シフトレジスタ回路１０は、「ｉｎ」が入力された際にノード１２の電位を下げるので、ノード１１の電位を上昇させる結果、「ＯＵＴ１」の電位の降下をさらに防ぐことができる。
【００６７】
また、シフトレジスタ回路１０は、「ＣＬＫ２」の電位が上昇することに応じて、ノード１２の電位を上昇させるトランジスタ５を有する。このため、シフトレジスタ回路１０は、「ＯＵＴ１」を出力しない非選択状態における動作を安定させることができる。
【００６８】
また、シフトレジスタ回路１０は、ノード１２の電位が上昇することに応じて、「ＯＵＴ１」の出力端子の電位を降下させるトランジスタ６を有する。このため、シフトレジスタ回路１０は、非選択状態に誤った「ＯＵＴ１」の出力を防止することができる。
【００６９】
また、シフトレジスタ回路１０は、「ＯＵＴ２」の電位が上昇することに応じて、ノード１１の電位を降下させるトランジスタ７を有する。このため、シフトレジスタ回路１０は、後段のシフトレジスタ回路が信号を出力した際に、確実に非選択状態に遷移することができる。
【００７０】
［適用範囲］
例えば、上記の実施形態で例示したシフトレジスタ回路１０は、液晶パネルや有機ＥＬ（Electronic Luminescent）パネルを用いた画像表示装置を動作させるドライバ回路に好適に適用される。また、シフトレジスタ回路１０は、上述したドライバ回路以外の回路にも適用することができる。また、シフトレジスタ回路１０は、複数のトランジスタと、各素子を順次駆動するためのドライバ回路とを有するセンサ装置、発光素子アレイ、サーマルヘッド等、任意の装置に適用することができる。
【００７１】
（液晶パネルへの適用）
以下の説明では、シフトレジスタ回路１０の適用例として、液晶パネルを用いた画像表示装置を動作させるドライバ回路にシフトレジスタ回路１０を適用する例について説明する。
【００７２】
図６は、シフトレジスタ回路の適用例を説明する第１の図である。図６に示す例では、画像表示装置５０は、制御回路５１とパネル５２とを有する。なお、画像表示装置５０は、バックライト等の光源装置、カラーフィルタ基板、偏光方向が互いに異なる偏光板等を有するが、図６では、理解を容易にするため、それらの記載を省略した。
【００７３】
制御回路５１は、例えば、パネル５２に配置されるＦＰＣ（Flexible printed circuits）上に設けられたり、または、パネル５２の外部回路基板上に設けられており、パネル５２を駆動させるための制御信号を駆動回路５５に出力する。なお、図６では、ＦＰＣ、または外部回路基板についての図示を省略した。
【００７４】
また、パネル５２には、液晶パネルが用いられており、一対の基板から構成されている。例えば、パネル５２は、アクティブエリア５７に薄膜トランジスタが形成されたアレイ基板とアレイ基板に対向するカラーフィルタ基板とからなる一対のガラス基板で構成されている。また、アクティブエリア５７のアレイ基板の周辺には、周辺部５４が形成されている。周辺部５４には、駆動回路５５および走査線駆動回路５６が設けられており、走査線駆動回路５６はアレイ基板のガラス上に形成されている。また、駆動回路５５と走査線駆動回路５６とは走査線制御線５３で接続されている。
【００７５】
駆動回路５５は、駆動用の半導体素子からなり、アクティブエリア上に延在されたデータ線に画像信号を出力する信号線駆動回路、走査線制御回路および対向電位駆動回路等で構成されている。なお、駆動回路５５は、アクティブエリア５７の周辺部５４にＣＯＧ（Chip On Glass）方式で実装されている。
【００７６】
また、パネル５２の周辺部５４に設けられた走査線駆動回路５６には、第１形態において説明したシフトレジスタ回路１０が適用されている。駆動回路５５は、走査線制御線５３で走査線駆動回路５６と接続されており、走査線制御線５３を介してシフトレジスタ回路１０に制御信号を出力する。なお、シフトレジスタ回路１０は、パネル５２のアレイ基板上の周辺部５４に一体的に形成されている。
【００７７】
アクティブエリア５７は、マトリックス状に配置した画素５８を複数有する。詳細には、アクティブエリア５７には、複数のデータ線が列方向に延在され、複数の走査線が行方向に延在されている。そして、アクティブエリア５７には、データ線と走査線との交差に対応して、それぞれ画素５８が形成されている。
【００７８】
ここで、画素５８は、アクティブ素子として動作する薄膜トランジスタ５９と、画素電極６０とを有する。画像表示装置５０は、アレイ基板に設けられた画素電極６０とカラーフィルタ基板に設けられた共通電極（図示せず）との間に印加された電圧によって液晶分子を制御して画像表示する。ここでは、パネル５２は、アレイ基板に画素電極６０が設けられ、カラーフィルタ基板に共通電極が設けられた縦電界方式で説明しているが、これに限らず、例えば、アレイ基板の画素５８内に画素電極６０および共通電極が設けられた横電界方式であってもよい。
【００７９】
走査線駆動回路５６は、第１形態に係わるシフトレジスタ回路１０と同様のシフトレジスタ回路１０、１０ａ〜１０ｃを多段に接続した回路により構成される。なお、走査線駆動回路５６は、シフトレジスタ回路１０、１０ａ〜１０ｃ以外にも複数のシフトレジスタ回路を有するが、図６では、理解を容易にするため、記載を省略した。
【００８０】
ここで、走査線駆動回路５６は、各シフトレジスタ回路１０、１０ａ〜１０ｃが出力する信号を次段のシフトレジスタ回路に入力するとともに、アクティブエリア５７上に延在する走査線に入力する。このため、走査線駆動回路５６は、駆動回路５５から走査線制御線５３を介して、制御信号が入力された場合には、アクティブエリア５７上の各走査線に対して上方向から順に電圧を印加する。
【００８１】
例えば、シフトレジスタ回路１０は、制御信号を受信すると、シフトレジスタ回路１０ａにＯＵＴ１を出力し、１段目の走査線に対して電圧を印加する。次に、シフトレジスタ回路１０ａは、次段のシフトレジスタ回路にＯＵＴ１を出力し、２段目の走査線に対して電圧を印加する。この際、シフトレジスタ回路１０ａは、シフトレジスタ回路１０にＯＵＴ２を出力するので、シフトレジスタ回路１０に信号の出力を停止させ、１段目の走査線に対する電圧の印加を停止させることとなる。この結果、走査線駆動回路５６は、アクティブエリア５７上の各走査線に対して、順番に電圧を印加する。
【００８２】
薄膜トランジスタ５９は、画素５８が形成された位置に応じたデータ線とソースとが接続され、画素５８が形成された位置に応じた走査線とゲートとが接続されている。そして、走査線駆動回路５６から対応する走査線に電圧が印加されるとともに、駆動回路５５から対応するデータ線に電圧が印加された場合に、データ線に印加された電圧が薄膜トランジスタ５９を介して画素電極６０に印加される。
【００８３】
ここで、走査線駆動回路５６を第１形態に係わるシフトレジスタ回路１０で構成した場合には、各シフトレジスタ回路１０が各走査線に印加する電圧の低下を防ぐことができる。この結果、画像表示装置５０は、アクティブエリア５７の大型化や画素５８の細密化により走査線の数が増加した場合にも、各画素５８に印加する電圧の低下を防ぐことができるので、正常に動作することができる。
【００８４】
なお、図６では、液晶パネルを用いた画像表示装置にシフトレジスタ回路１０を適用する例について説明した。しかしながら、実施の形態はこれに限定されるものではない。例えば、有機ＥＬパネルを用いた画像表示装置にシフトレジスタ回路１０を適用してもよい。例えば、図７は、シフトレジスタ回路１０の適用例を説明する第２の図である。
【００８５】
（有機ＥＬへの適用）
図７に示す例では、複数のシフトレジスタ回路１０、１０ａからなる走査線駆動回路５６を有し、有機ＥＬパネルを用いた画像表示装置７０について記載した。また、図７に示す例では、理解を容易にするため、走査線駆動回路５６がシフトレジスタ回路１０、１０ａを有する例について記載したが、走査線駆動回路５６は、走査線の数だけシフトレジスタ回路を有すればよい。なお、上述の液晶パネルを用いた画像表示装置５０と同様に、シフトレジスタ回路１０は、パネル５２のアレイ基板上の周辺部に一体的に形成されている。
【００８６】
図７に示す例では、画素５８は、アノードが定電位供給回路７１と電気的に接続された発光素子８０と、発光素子８０のカソードに一方の電極が接続されたトランジスタ８１とを有する。また、画素５８は、ｎ型の薄膜トランジスタによって形成され、ドレインがトランジスタ８２のドレインに接続され、ソースが電源供給回路７２と電気的に接続されたドライバ素子８３とを有する。また、画素５８は、ドライバ素子８３を形成する薄膜トランジスタのゲート・ドレイン間の導通状態を制御するトランジスタ８２と静電容量８４とを有する。
【００８７】
また、図７に示す例では、各画素５８内に備わる発光素子８０のアノードに対して一定のオン電位を供給する定電位供給回路７１と、制御線を介して、画素５８内に備わるトランジスタ８１の駆動を制御する駆動制御回路７３と、ドライバ素子８３のソースにオン電位または０電位を供給する電源供給回路７２とを有する。
【００８８】
発光素子８０は、電流注入によって発光する機構を有し、例えば有機ＥＬ素子によって形成される。有機ＥＬ素子は、Ａｌ、Ｃｕ、ＩＴＯ（Indium Tin Oxide）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。
【００８９】
トランジスタ８１は、発光素子８０とドライバ素子８３との間の導通を制御する機能を有し、本実施形態１では、ｎ型の薄膜トランジスタによって形成される。すなわち、薄膜トランジスタのドレインとソースとがそれぞれ発光素子８０、ドライバ素子８３に接続される一方で、ゲートが駆動制御回路７３と電気的に接続された構成を有し、駆動制御回路７３から供給される電位に基づいて、発光素子８０とドライバ素子８３との間の導通状態を制御している。
【００９０】
ドライバ素子８３は、発光素子８０に流れる電流を制御するための機能を有する。具体的には、ドライバ素子８３は、閾値以上の電位差に応じて発光素子８０に流れる電流を制御する機能を有する。本実施形態では、ドライバ素子８３は、ｎ型の薄膜トランジスタによって形成され、ゲートとソースとの間に印加される電位差に応じて発光素子８０の発光輝度を制御している。
【００９１】
このような画素５８においては、駆動回路５５が信号線に印加した電圧により静電容量８４に電荷が蓄積される。そして、駆動制御回路７３がトランジスタ８１のゲートに電圧を印加している間、静電容量８４に蓄積した電荷に応じた電流が発光素子８０に流れ、発光素子８０が発光する。
【００９２】
このように、各画素５８が発光素子８０を有する場合であっても、走査線駆動回路５６は、シフトレジスタ回路１０と同様のシフトレジスタ回路を走査線ごとに接続し、各シフトレジスタ各画素の出力信号を走査線に出力する。このため、画像表示装置７０は、画素５８が有機ＥＬパネルを有する場合にも、各画素５８に印加する電圧の低下を防ぐことができるので、正常に動作することができる。
【符号の説明】
【００９３】
１〜８    トランジスタ
１０    シフトレジスタ回路
１１、１２  ノード
【図１】
2014093100.tif 000003
【図２】
2014093100.tif 000004
【図３】
2014093100.tif 000005
【図４】
2014093100.tif 000006
【図５】
2014093100.tif 000007
【図６】
2014093100.tif 000008
【図７】
2014093100.tif 000009
【図８】
2014093100.tif 000010