(57)【要約】【課題】半導体チップをフリップチップ実装する際にチップクラックが発生する可能性を低減する。【解決手段】本発明の半導体チップは、基板の一面に形成された複数の第１のバンプ電極からなる第１のバンプ群と、基板の一面に第１のバンプ群から離間して形成された複数の第２のバンプ電極からなる第２のバンプ群と、第１のバンプ群と第２のバンプ群との間に形成されたダミーバンプと、基板の一面に対向する他面に形成され、複数の第１バンプ電極のそれぞれと電気的に接続された複数の第３のバンプ電極からなる第３のバンプ群と、基板の他面に形成され、複数の第２のバンプ電極のそれぞれと電気的に接続された複数の第４のバンプ電極からなる第４のバンプ群と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一面に配置された第１のバンプ群と、前記一面に前記第１のバンプ群から離間して配置された第２のバンプ群と、を有する第１の半導体チップと、
一面に前記第１のバンプ群に対応して配置された第３のバンプ群と、前記一面に前記第２のバンプ群に対応して配置された第４のバンプ群と、前記一面に対向する他面に配置され、前記第３のバンプ群と電気的に接続された第５のバンプ群と、前記他面に配置され、前記第４のバンプ群と電気的に接続された第６のバンプ群と、前記第５のバンプ群と前記第６のバンプ群との間に配置されたダミーバンプと、を有し、前記第３のバンプ群が前記第１のバンプ群と電気的に接続され、前記第４のバンプ群が前記第２のバンプ群と電気的に接続されるように前記第１の半導体チップの前記一面に積層された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間の隙間に配置された樹脂層と、を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のバンプ群は、所定ピッチで配置された複数の第１のバンプ電極からなり、
前記第２のバンプ群は、前記所定ピッチで配置された複数の第２のバンプ電極からなり、
前記第２のバンプ群は、前記第１のバンプ群から前記所定ピッチ以上離間して配置されていることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第１のバンプ群と前記第２のバンプ群との間にダミーバンプが配置されていることを特徴とする半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置において、
前記第１および第２の半導体チップを制御するロジックチップと、
前記半導体装置の配線基板に接続されたインターポーザと、をさらに有し、
前記ロジックチップと前記第２の半導体チップとが前記インターポーザを介して電気的に接続されることを特徴とする半導体装置。
【請求項５】
基板と、
前記基板の一面に形成された複数の第１のバンプ電極からなる第１のバンプ群と、
前記基板の一面に前記第１のバンプ群から離間して形成された複数の第２のバンプ電極からなる第２のバンプ群と、
前記第１のバンプ群と前記第２のバンプ群との間に形成されたダミーバンプと、
前記基板の一面に対向する他面に形成され、前記複数の第１バンプ電極のそれぞれと電気的に接続された複数の第３のバンプ電極からなる第３のバンプ群と、
前記基板の他面に形成され、前記複数の第２のバンプ電極のそれぞれと電気的に接続された複数の第４のバンプ電極からなる第４のバンプ群と、を有することを特徴とする半導体チップ。
【請求項６】
請求項５記載の半導体装置において、
前記第１のバンプ電極は、所定ピッチで配置され、
前記第２のバンプ電極は、前記所定ピッチで配置され、
前記第２のバンプ群は、前記第１のバンプ群から前記所定ピッチ以上離間して配置されていることを特徴とする半導体チップ。
【請求項７】
請求項５または６記載の半導体チップにおいて、
前記基板の一面には所定の回路が形成された回路形成層が設けられ、
前記第１および第２のバンプ電極はそれぞれ、前記所定の回路に接続され、
前記ダミーバンプは、前記所定の回路に接続されないことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体チップにおいて、
前記回路形成層の表面に形成され、前記所定の回路と接続された接続パッドと、
前記回路形成層の表面のうち、前記接続パッドが形成された領域以外の領域を被覆する絶縁膜と、をさらに有し、
前記第１および第２のバンプ電極はそれぞれ、前記接続パッド上に形成され、
前記ダミーバンプは、前記絶縁膜上に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体チップに関する。
【背景技術】
【０００２】
近年、半導体チップの集積度の向上に伴って、配線の微細化、多層化が進んでいる。また、半導体チップの高密度実装のために、パッケージサイズの小型化および薄型化が要求されている。
【０００３】
上述したような要求に対して、１つの配線基板上に複数の半導体チップを高密度実装する、ＭＣＰ（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ）と称される技術が開発されている。ＭＣＰ技術を用いた半導体装置の中でも、ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）と称される貫通電極を有する半導体チップの積層体を配線基板の主面に実装したＣｏＣ（Ｃｈｉｐ  ｏｎ  Ｃｈｉｐ）型の半導体装置が注目されている。
【０００４】
特許文献１（特開２００５−１９１０５３号公報）には、配線基板上に絶縁性接着材からなるＮＣＰ（Ｎｏｎ  ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）を塗布し、基板面から突出したバンプ電極を有する半導体チップを、平坦な吸着面を有するボンディングツールにより吸着して保持し、ボンディングツールにより半導体チップをＮＣＰに押圧することで半導体チップを配線基板に実装（フリップチップ実装）する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１９１０５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
通常、貫通電極を有する半導体チップは、チップ厚が、例えば、５０μｍと薄く、基板の両面に複数のバンプ電極からなるバンプ電極群が複数配置されている。
【０００７】
特許文献１に開示の技術においては、ボンディングツールにより半導体チップを保持し、半導体チップをＮＣＰに押圧してフリップチップ実装する際に、ＮＣＰの反発により、半導体チップのバンプ電極群の間の領域が変形（湾曲）し、チップクラックが発生することがあるという問題がある。
【０００８】
なお、ＮＣＰの粘度にも依存するが、例えば、バンプ電極群の間の間隔が３．３ｍｍ以上の領域でチップクラックが発生する。
【課題を解決するための手段】
【０００９】
本発明の一側面の半導体装置は、
一面に配置された第１のバンプ群と、前記一面に前記第１のバンプ群から離間して配置された第２のバンプ群と、を有する第１の半導体チップと、
一面に前記第１のバンプ群に対応して配置された第３のバンプ群と、前記一面に前記第２のバンプ群に対応して配置された第４のバンプ群と、前記一面に対向する他面に配置され、前記第３のバンプ群と電気的に接続された第５のバンプ群と、前記他面に配置され、前記第４のバンプ群と電気的に接続された第６のバンプ群と、前記第５のバンプ群と前記第６のバンプ群との間に配置されたダミーバンプと、を有し、前記第３のバンプ群が前記第１のバンプ群と電気的に接続され、前記第４のバンプ群が前記第２のバンプ群と電気的に接続されるように前記第１の半導体チップの前記一面に積層された第２の半導体チップと、
前記第１の半導体チップと前記第２の半導体チップとの間の隙間に配置された樹脂層と、を備える。
【００１０】
本発明の一側面の半導体チップは、
基板と、
前記基板の一面に形成された複数の第１のバンプ電極からなる第１のバンプ群と、
前記基板の一面に前記第１のバンプ群から離間して形成された複数の第２のバンプ電極からなる第２のバンプ群と、
前記第１のバンプ群と前記第２のバンプ群との間に形成されたダミーバンプと、
前記基板の一面に対向する他面に形成され、前記複数の第１バンプ電極のそれぞれと電気的に接続された複数の第３のバンプ電極からなる第３のバンプ群と、
前記基板の他面に形成され、前記複数の第２のバンプ電極のそれぞれと電気的に接続された複数の第４のバンプ電極からなる第４のバンプ群と、を有する。
【発明の効果】
【００１１】
本発明によれば、半導体チップをフリップチップ実装する際にチップクラックが発生する可能性を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態に係る半導体装置の概略構成を示す断面図である。
【図２Ａ】本発明に係る半導体チップの表面の上面図である。
【図２Ｂ】本発明に係る半導体チップの裏面の上面図である。
【図３】図２Ａに示すＡ−Ａ’に沿って矢印方向に見た断面図である。
【図４】本発明の第１の実施形態に係る半導体チップの変形例を示す上面図である。
【図５Ａ】図１に示すメモリ積層体の形成工程を示す断面図である。
【図５Ｂ】図１に示すメモリ積層体の形成工程を示す断面図である。
【図５Ｃ】図１に示すメモリ積層体の形成工程を示す断面図である。
【図５Ｄ】図１に示すメモリ積層体の形成工程を示す断面図である。
【図６Ａ】図５Ｂに示す領域Ａを拡大した断面図である。
【図６Ｂ】図５Ｂに示す領域Ａを拡大した断面図である。
【図６Ｃ】図５Ｂに示す領域Ａを拡大した断面図である。
【図７Ａ】図１に示す半導体装置の組み立てフローを示す断面図である。
【図７Ｂ】図１に示す半導体装置の組み立てフローを示す断面図である。
【図７Ｃ】図１に示す半導体装置の組み立てフローを示す断面図である。
【図７Ｄ】図１に示す半導体装置の組み立てフローを示す断面図である。
【図７Ｅ】図１に示す半導体装置の組み立てフローを示す断面図である。
【図７Ｆ】図１に示す半導体装置の組み立てフローを示す断面図である。
【図７Ｇ】図１に示す半導体装置の組み立てフローを示す断面図である。
【図７Ｈ】図１に示す半導体装置の組み立てフローを示す断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の変形例の構成を示す断面図である。
【図９】本発明の第２の実施形態に係る半導体装置の概略構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置１００の概略構成を示す断面図である。なお、本発明に係る半導体装置は、配線基板上に半導体チップの積層体（チップ積層体）が実装された、いわゆる、ＣｏＣ型の半導体装置である。
【００１５】
図１に示す半導体装置１００は、配線基板１１０と、配線基板１１０の一面（上面）に実装されたチップ積層体１２０と、チップ積層体１２０を覆う封止樹脂１３０と、配線基板１１０の他面に形成された半田ボール１４０と、を有する。
【００１６】
配線基板１１０は、平面視で矩形状を為すプリント配線板からなる。プリント配線板は、例えば、ガラスエポキシ樹脂などからなる絶縁基材の面上にＣｕなどの導電材料からなる導体パターンなどが形成されている。配線基板１１０の上面中央部には、チップ積層体１２０が実装される実装領域１１０ａが設けられている。配線基板１１０の上面の実装領域１１０ａ以外の領域は、絶縁素材からなる第１の絶縁膜（ＳＲ：Ｓｏｌｄｅｒ  Ｒｅｓｉｓｔ）１１１で被覆されている。
【００１７】
実装領域１１０ａには、複数の接続パッド１１３が設けられている。
【００１８】
配線基板１１０の下面には、複数のランド１４１が並んで形成されている。ランド１４１の上に、外部接続端子である半田ボール１４０が形成されている。また、配線基板１１０の下面のランド１４１が形成された領域以外の領域は、絶縁素材からなる第２の絶縁膜１１２で被覆されている。
【００１９】
チップ積層体１２０は、複数（本実施形態では５つ）の半導体チップが積層されて構成されており、配線基板１１０とは反対側（上層側）から、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）回路などが形成された複数（本実施形態では４つ）のメモリチップ（メモリチップ１２１ａ〜１２１ｄ）と、メモリチップ１２１ａ〜１２１ｄを制御するロジックチップ１２２と、が積層されたものである。
【００２０】
メモリチップ１２１ａは、配線基板１１０に対向する表面に形成された複数の表面バンプ電極１２４と、隣り合う表面バンプ電極１２４の間に形成されたダミーバンプ１２５と、を有する。
【００２１】
メモリチップ１２１ｂ〜１２１ｄはそれぞれ、配線基板１１０に対向する表面に形成された複数の表面バンプ電極１２４と、隣り合う表面バンプ電極１２４の間に形成されたダミーバンプ１２５と、表面に対向する裏面に複数の表面バンプ電極１２４のそれぞれに対応して形成され、チップの基板（シリコン基板）を貫通する貫通電極１２７により対応する表面バンプ電極１２４と電気的に接続される複数の裏面バンプ電極１２６と、を有する。
【００２２】
メモリチップ１２１ａ〜１２１ｄは、それぞれの表面と裏面とが対向した状態で、表面バンプ電極１２４と裏面バンプ電極１２６とが電気的に接続されるように積層されている。以下では、メモリチップ１２１ａ〜１２１ｄの積層体をメモリ積層体１２３と称する。
【００２３】
なお、以下では、一面だけにバンプ電極を有するメモリチップ１２１ａを第１のメモリチップと称し、両面にバンプ電極を有するメモリチップ１２１ｂ〜１２１ｄを第２のメモリチップと称することがある。
【００２４】
ロジックチップ１２２は、配線基板１１０に対向する表面に形成された複数の表面バンプ電極１２４と、表面に対向する裏面に複数の表面バンプ電極１２４のそれぞれに対応して形成され、ロジックチップ１２２の基板を貫通する貫通電極１２７により対応する表面バンプ電極１２４と電気的に接続される複数の裏面バンプ電極１２６と、を有する。
【００２５】
ロジックチップ１２２の上には、ロジックチップ１２２の裏面バンプ電極１２６とメモリチップ１２１ｄの表面バンプ電極１２４とが電気的に接続されるようにメモリ積層体１２３が積層されている。また、ロジックチップ１２２は、表面バンプ電極１２４と接続パッド１１３とが電気的に接続されるように配線基板１１０に実装されている。
【００２６】
半導体チップ間の隙間、および、ロジックチップ１２２と配線基板１１０との間の隙間にはそれぞれ、ＮＣＰやＮＣＦ（Ｎｏｎ  ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）などの絶縁性接着材からなる樹脂層１２８が充填されている。樹脂層１２８により、半導体チップ同士、また、チップ積層体１２０と配線基板１１０とが接着される。
【００２７】
封止樹脂１３０は、チップ積層体１２０の全体を覆った状態で、配線基板１１０の上面を全面的に封止している。
【００２８】
上述したように、メモリチップ１２１ａは、第２のメモリチップ（メモリチップ１２１ｂ〜１２１ｄ）と異なり、裏面バンプ電極１２６および貫通電極１２７を有していない。そのため、メモリチップ１２１ａは、第２のメモリチップよりも、チップ厚が厚い。本実施形態においては、例えば、メモリチップ１２１ａのチップ厚は１００μｍであり、メモリチップ１２１ｂ〜１２１ｄのチップ厚は５０μｍである。
【００２９】
チップ積層体１２０において、貫通電極１２７が一直線状に並んで配置されると、製造プロセスにおける温度変化などによる貫通電極１２７の膨張や収縮により応力が発生することがある。この応力が、配線基板１１０から最も遠い位置に配置されたメモリチップ１２１ａにかかり、チップクラックを発生させる可能性がある。本実施形態では、メモリチップ１２１ａは裏面バンプ電極１２６および貫通電極１２７を有しておらず、チップ厚が第２のメモリチップのチップ厚よりも厚いため、貫通電極１２７の膨張や収縮により発生する応力を受け止めることができ、チップクラックの発生を抑制することができる。
【００３０】
次に、本発明に係る半導体チップである第２のメモリチップ（メモリチップ１２１ｂ〜１２１ｄ）の構成について、図２Ａ，２Ｂを参照して説明する。なお、図２Ａ，２Ｂにおいて、図１と同様の構成については同じ符号を付し、説明を省略する。
【００３１】
図２Ａは、第２のメモリチップ２００の表面の上面図である。
【００３２】
図２Ａに示すように、第２のメモリチップ２００の基板であるシリコン基板２０１の表面には、Ｙ方向に所定のピッチ間隔Ｐで並ぶ複数の表面バンプ電極１２４の列が形成されている。複数の表面バンプ電極１２４からなる列は、所定のピッチ間隔Ｐ以上Ｘ方向に離間して、複数（図２Ａにおいては３列）形成されている。各列に含まれる複数の表面バンプ電極１２４は、バンプ群２０２を構成する。図２Ａにおいては、上述したように、Ｙ方向に並ぶ複数の表面バンプ電極１２４の列が、Ｘ方向に３列形成されているため、シリコン基板２０１の表面には、Ｘ方向に所定のピッチ間隔Ｐ以上離間して、３つのバンプ群２０２が配置されている。以下では、説明の便宜上、図２Ａにおいて、左側のバンプ群２０２をバンプ群２０２ａと称し、真ん中のバンプ群２０２をバンプ群２０２ｂと称し、右側のバンプ群２０２をバンプ群２０２ｃと称することがある。また、以下では、バンプ群２０２ａを構成する表面バンプ電極１２４を表面バンプ電極１２４ａと称し、バンプ群２０２ｂを構成する表面バンプ電極１２４を表面バンプ電極１２４ｂと称し、バンプ群２０２ｃを構成する表面バンプ電極１２４を表面バンプ電極１２４ｃと称することがある。
【００３３】
また、シリコン基板２０１の表面には、隣り合うバンプ群２０２の間に、Ｙ方向に並ぶダミーバンプ１２５が形成されている。すなわち、バンプ群２０２ａとバンプ群２０２ｂとの間、および、バンプ群２０２ｂとバンプ群２０２ｃとの間にそれぞれ、ダミーバンプ１２５が形成されている。
【００３４】
なお、メモリチップ１２１ａの表面における表面バンプ電極１２４およびダミーバンプ１２５の配置は、図２Ａに示す第２のメモリチップ２００の表面における表面バンプ電極１２４およびダミーバンプ１２５の配置と同様である。
【００３５】
図２Ｂは、第２のメモリチップ２００の裏面の上面図である。
【００３６】
第２のメモリチップ２００のシリコン基板２０１の裏面には、表面バンプ電極１２４に対応する位置に裏面バンプ電極１２６が形成されている。すなわち、シリコン基板２０１の裏面には、図２Ｂに示すように、Ｙ方向に並ぶ複数の裏面バンプ電極１２６の列が、Ｘ方向に複数（図２Ｂにおいては３列）形成されている。各列に含まれる複数の裏面バンプ電極１２６は、バンプ群２０３を構成する。図２Ｂにおいては、上述したように、Ｙ方向に並ぶ複数の裏面バンプ電極１２６の列が、Ｘ方向に３列形成されているため、シリコン基板２０１の裏面には、Ｘ方向に離間して、３つのバンプ群２０３が配置されている。複数の裏面バンプ電極１２６のそれぞれは、図２Ｂにおいては不図示の貫通電極を介して、対応する表面バンプ電極１２４と電気的に接続されている。以下では、説明の便宜上、図２Ａに示すバンプ群２０２ａに対応して設けられたバンプ群２０３をバンプ群２０３ａと称し、図２Ａに示すバンプ群２０２ｂに対応して設けられたバンプ群２０３をバンプ群２０３ｂと称し、図２Ａに示すバンプ群２０２ｃに対応して設けられたバンプ群２０３をバンプ群２０３ｃと称することがある。また、以下では、バンプ群２０３ａを構成する裏面バンプ電極１２６を裏面バンプ電極１２６ａと称し、バンプ群２０３ｂを構成する裏面バンプ電極１２６を裏面バンプ電極１２６ｂと称し、バンプ群２０３ｃを構成する裏面バンプ電極１２６を裏面バンプ電極１２６ｃと称することがある。
【００３７】
なお、上述したように、メモリチップ１２１ａの裏面には、裏面バンプ電極１２６は形成されていない。
【００３８】
図２，２Ｂに示したように、本発明に係る第２のメモリチップ２００は、シリコン基板２０１の表面（一面）に形成された複数の第１のバンプ電極（例えば、表面バンプ電極１２４ａ）からなる第１のバンプ群（バンプ群２０２ａ）と、一面に第１のバンプ群から離間して形成された複数のバンプ電極（表面バンプ電極１２４ｂ）からなる第２のバンプ群（バンプ群２０２ａ）と、第１のバンプ群と第２のバンプ群との間に形成されたダミーバンプ１２５と、表面に対向する裏面（他面）に形成され、複数の第１のバンプ電極のそれぞれと電気的に接続された複数の第３のバンプ電極（裏面バンプ電極１２６ａ）からなる第３のバンプ群（バンプ群２０３ａ）と、他面に形成され、複数の第２のバンプ電極のそれぞれと電気的に接続された複数の第４のバンプ電極（裏面バンプ電極１２６ｂ）からなる第４のバンプ群（バンプ群２０３ｂ）と、を備える。
【００３９】
また、図１に示すように、本実施形態の半導体装置１００においては、メモリチップ１２１ａの表面バンプ電極１２４とメモリチップ１２１ｂの裏面バンプ電極１２６とが電気的に接続されるように、メモリチップ１２１ａとメモリチップ１２１ｂとが積層され、その間の隙間には樹脂層１２８が配置されている。
【００４０】
また、上述したように、メモリチップ１２１ａの表面には、表面バンプ電極１２４およびダミーバンプ１２５が、図２Ａに示す配置で形成されている。
【００４１】
したがって、本実施形態の半導体装置１００は、一面に配置された第１のバンプ群（例えば、バンプ群２０２ａ）と、一面に第１のバンプ群から離間して配置された第２のバンプ群（バンプ群２０２ｂ）とを有する第１の半導体チップとしてのメモリチップ１２１ａと、一面に第１のバンプ群に対応して配置された第３のバンプ群（バンプ群２０３ａ）と、一面に第２のバンプ群に対応して配置された第４のバンプ群（バンプ群２０３ｂ）と、一面に対向する他面に配置され、第３のバンプ群と電気的に接続された第５のバンプ群（バンプ群２０２ａ）と、他面に配置され、第４のバンプ群と電気的に接続された第６のバンプ群（バンプ群２０２ｂ）と、第５のバンプ群と第６のバンプ群との間に配置されたダミーバンプ１２５と、を有し、第３のバンプ群が第１のバンプ群と電気的に接続され、第４のバンプ群が第２のバンプ群と電気的に接続されるように、第１の半導体チップに積層された第２の半導体チップとしてのメモリチップ１２１ｂと、メモリチップ１２１ａとメモリチップ１２１ｂとの間の隙間に配置された樹脂層１２８と、を備える。
【００４２】
図３は、図２Ａに示すＡ−Ａ’線に沿って矢印方向から見た断面図である。
【００４３】
シリコン基板２０１の表面２０１ａには、回路形成層３０１が形成されている。
【００４４】
回路形成層３０１には、所定の回路、例えば、メモリ回路が形成されている。また、回路形成層３０１には、積層された複数の絶縁層およびその複数の絶縁層に設けられた配線や、コンタクトプラグなどが形成されている。
【００４５】
回路形成層３０１の上には、複数の電極パッド３０２が所定の配置で設けられている。電極パッド３０２が設けられた位置では、回路形成層３０１の最上層に設けられた配線が回路形成層３０１の表面３０１ａから露出されており、電極パッド３０２と電気的に接続されている。
【００４６】
回路形成層３０１の表面３０１ａは、電極パッド３０２が設けられた領域を除いて、回路形成面を保護するために、絶縁膜３０３で被覆されている。
【００４７】
電極パッド３０２、および、絶縁膜３０３の一部の領域（ダミーバンプ１２５が形成される領域）には、シード層３０４が形成されている。なお、図３においては、電極パッド３０２上に形成されるシード層については記載を省略している。
【００４８】
電極パッド３０２、および、絶縁膜３０３の一部の領域に形成されたシード層３０４の上には、Ｃｕなどからなる柱状体のバンプ（表面バンプ）３０５が形成されている。
【００４９】
表面バンプ３０５の上には、Ｃｕ拡散防止用にＮｉメッキ層３０６が形成されている。また、Ｎｉメッキ層３０６の上には、酸化防止用にＡｕメッキ層３０７が形成されている。
【００５０】
電極パッド３０２、シード層（不図示）、そのシード層上に形成された表面バンプ３０５、Ｎｉメッキ層３０６、および、Ａｕメッキ層３０７が、表面バンプ電極１２４を構成する。図３においては、左側に形成された表面バンプ電極１２４が図２Ａに示す表面バンプ電極１２４ａに相当し、右側に形成された表面バンプ電極１２４が図２Ａに示す表面バンプ電極１２４ｂに相当する。
【００５１】
絶縁膜３０３上に形成されたシード層３０４、シード層３０４上に形成された表面バンプ３０５、Ｎｉメッキ層３０６、および、Ａｕメッキ層３０７が、ダミーバンプ１２５を構成する。
【００５２】
なお、表面バンプ電極１２４およびダミーバンプ１２５を構成するシード層、表面バンプ３０５、Ｎｉメッキ層３０６、および、Ａｕメッキ層３０７は、同じ工程にて形成される。
【００５３】
図３に示すように、ダミーバンプ１２５は絶縁膜３０３上に形成されており、ダミーバンプ１２５用に電極パッド３０２を設ける必要が無いため、チップサイズの増大を抑制することができる。また、図３に示すように、表面バンプ電極１２４ａ，１２４ｂは、電極パッド３０２などを介して、回路形成層３０１に形成された所定の回路（メモリ回路）と接続されているのに対し、ダミーバンプ１２５は、回路形成層３０１内の回路と接続されていない。
【００５４】
シリコン基板２０１には、電極パッド３０２に対応する位置に貫通孔が形成されている。貫通孔には、シード層３０８を介して、導体層、例えば、Ｃｕ層が充填されることで貫通電極１２７が形成されている。
【００５５】
また、シリコン基板２０１には、貫通電極１２７の周りに、シリコン基板２０１と貫通電極１２７との間の絶縁を図るために絶縁リング３０９が形成されている。
【００５６】
シリコン基板２０１の表面２０１ａに対向する裏面２０１ｂには、シード層３０８を介して、例えば、Ｃｕなどからなる柱状体のバンプ（裏面バンプ）３１０が複数形成されている。裏面バンプ３１０は、表面バンプ３０５に対応して形成され、貫通電極１２７を介して、対応する表面バンプ３０５と電気的に接続されている。
【００５７】
裏面バンプ３１０の上には、Ｓｎ／Ａｇはんだメッキ層３１１が形成されている。Ｓｎ／Ａｇはんだメッキ層３１１は、半球状に形成されている。
【００５８】
裏面バンプ３１０およびＳｎ／Ａｇはんだメッキ層３１１が、裏面バンプ電極１２６を構成する。図３においては、左側に形成された裏面バンプ電極１２６が図２Ｂに示す裏面バンプ電極１２６ａに相当し、右側に形成された裏面バンプ電極１２６が図２Ｂに示す裏面バンプ電極１２６ｂに相当する。
【００５９】
図３に示すように、第２のメモリチップ２００においては、表面バンプ電極１２４ａに対応して裏面バンプ電極１２６ａが形成されており、表面バンプ電極１２４ｂに対応して裏面バンプ電極１２６ｂが形成されている。また、第２のメモリチップ２００においては、表面バンプ電極１２４ａと表面バンプ電極１２４ｂとの間に、ダミーバンプ１２５が形成されている。
【００６０】
なお、第２のメモリチップ２００におけるバンプ電極およびダミーバンプ１２５の配置は図２Ａ，２Ｂに示すものに限られるものではない。例えば、図４に示すように、シリコン基板２０１の表面の左右の端部にそれぞれ、Ｙ方向に所定のピッチ間隔で並ぶ複数の表面バンプ電極１２４の列が複数（図４においては２列）形成されており、バンプ群２０２を形成していてもよい。以下では、説明の便宜上、シリコン基板２０１の左側の端部に形成され、２列に並ぶ複数の表面バンプ電極１２４により構成されるバンプ群２０２をバンプ群２０２ａと称し、シリコン基板２０１の右側の端部に形成され、２列に並ぶ複数の表面バンプ電極１２４により構成されるバンプ群２０２をバンプ群２０２ｂと称することがある。図４においては、バンプ群２０２ａとバンプ群２０２ｂとの間に、ダミーバンプ１２５が形成されている。
【００６１】
次に、メモリ積層体１２３の形成工程について説明する。
【００６２】
図５Ａ〜５Ｄは、メモリ積層体１２３の形成工程を示す断面図である。図５Ａ〜５Ｄにおいて、図１から図４と同様の構成については同じ符号を付し、説明を省略する。
【００６３】
まず、図５Ａに示すように、メモリチップ１２１ａがボンディングステージ５０１上に載置される。ボンディングステージ５０１には、メモリチップ１２１ａが載置される載置面に露出するように第１の吸着孔５０２が複数設けられている。第１の吸着孔５０２は、不図示の真空ポンプに接続されている。メモリチップ１２１ａは、第１の吸着孔５０２から真空ポンプにより吸着されることにより、ボンディングステージ５０１に固定される。ここで、メモリチップ１２１ａは、表面バンプ電極１２４およびダミーバンプ１２５が形成された表面を上にして、すなわち、裏面がボンディングステージ５０１と接するように固定される。メモリチップ１２１ａの裏面には裏面バンプ電極１２６が形成されていないため、ボンディングステージ５０１上にメモリチップ１２１ａを良好な状態で固定することができる。
【００６４】
また、ボンディングステージ５０１には、第１の加熱機構５０３が内設されている。第１の加熱機構５０３は、ボンディングステージ５０１に載置された半導体チップを所定の温度に加熱可能である。第１の加熱機構５０３としては、例えば、カートリッジヒーターを用いることができる。第１の加熱機構５０３によりメモリチップ１２１ａが所定の温度（例えば、８０℃〜１００℃）に加熱保持される。
【００６５】
次いで、図５Ａに示すように、ディスペンサー５０４により、メモリチップ１２１ａ上に液状の樹脂層１２８が塗布される。この段階では、樹脂層１２８は硬化していない。
【００６６】
次いで、図５Ｂに示すように。メモリチップ１２１ｂがボンディングツール５０５に固定される。ボンディングツール５０５には、メモリチップ１２１ｂが固定される面に露出するように第２の吸着孔５０６が複数設けられている。第２の吸着孔５０６は、不図示の真空ポンプに接続されている。メモリチップ１２１ｂは、第２の吸着孔５０６から真空ポンプにより吸着されることにより、ボンディングツール５０５に固定される。ここで、メモリチップ１２１ｂは、裏面バンプ電極１２６が形成された裏面を下にした状態で固定される。
【００６７】
また、ボンディングツール５０５には、第２の加熱機構５０７が内設されている。第２の加熱機構５０７は、ボンディングツール５０５に固定された半導体チップを所定の温度に加熱可能である。第２の加熱機構５０７としては、例えば、カートリッジヒーターを用いることができる。第２の加熱機構５０７によりメモリチップ１２１ｂが所定の温度（例えば、２００℃）に加熱保持される。
【００６８】
次いで、ボンディングツール５０５により、メモリチップ１２１ａの上方に、メモリチップ１２１ａの表面バンプ電極１２４とメモリチップ１２１ｂの裏面バンプ電極１２６とが対向するように、メモリチップ１２１ｂが配置される。
【００６９】
次いで、ボンディングツール５０５を下方に移動させ、メモリチップ１２１ｂを液状の樹脂層１２８に押圧する。また、ボンディングツール５０５によりメモリチップ１２１ｂをさらに押圧することで、熱圧着により、図５Ｂに示すように、メモリチップ１２１ａの表面バンプ電極１２４とメモリチップ１２１ｂの裏面バンプ電極１２６とが電気的に接続されるとともに、メモリチップ１２１ａとメモリチップ１２１ｂとの間の隙間に樹脂層１２８が充填され、メモリチップ１２１ａ上にメモリチップ１２１ｂが仮圧着される。これにより、メモリチップ１２１ａとメモリチップ１２１ｂとが電気的に接続される。
【００７０】
ここで、図５Ｂに示す工程における現象を段階的に説明するとともに、ダミーバンプ１２５を設けることによる作用効果について説明する。
【００７１】
図６Ａ〜図６Ｃは、図５Ｂに示す工程における現象を示した断面図であり、図５Ｂに示す領域Ａを拡大した断面図である。
【００７２】
図６Ａに示すように、メモリチップ１２１ｂの裏面バンプ電極１２６および裏面が樹脂層１２８と接触する前の段階では、メモリチップ１２１ｂの表面バンプ電極１２４およびダミーバンプ１２５の上端がボンディングツール５０５と接触している。また、この段階では、メモリチップ１２１ａおよびメモリチップ１２１ｂがそれぞれ、所定の温度に加熱保持されている。
【００７３】
次いで、図６Ｂに示すように、ボンディングツール５０５によりメモリチップ１２１ｂを樹脂層１２８に押圧し、メモリチップ１２１ｂの裏面バンプ電極１２６および裏面を液状の樹脂層１２８に接触させる段階では、液状の樹脂層１２８が横方向に広かるとともに、上方向（メモリチップ１２１ａからメモリチップ１２１ｂに向かう方向）に樹脂層１２８が反発して、薄型化されたメモリチップ１２１ｂの表面バンプ電極１２４の間の領域が変形（湾曲）しようとする。
【００７４】
このとき、メモリチップ１２１ｂの表面バンプ電極１２４の間に形成されたダミーバンプ１２５はボンディングツール５０５に接触しているため、樹脂層１２８の反発により変形（湾曲）しようとするメモリチップ１２１ｂの表面バンプ電極１２４間の領域がダミーバンプ１２５により支えられる。
【００７５】
次いで、図６Ｃに示すように、図６Ｂに示す段階から、ボンディングツール５０５によりメモリチップ１２１ｂをさらに押圧すると、熱圧着により、メモリチップ１２１ａの表面バンプ電極１２４とメモリチップ１２１ｂの裏面バンプ電極１２６とが電気的に接続されるとともに、メモリチップ１２１ａとメモリチップ１２１ｂとの間に液状の樹脂層１２８が充填される。
【００７６】
このとき、メモリチップ１２１ｂの表面バンプ電極１２４の間の領域がダミーバンプ１２５により支えられるため、樹脂層１２８の反発によりメモリチップ１２１ｂが変形（湾曲）し、チップクラックが発生する可能性を低減することができる。
【００７７】
このように、本発明に係る半導体チップであるメモリチップ１２１ｂは、表面バンプ電極１２４の間にダミーバンプ１２５が形成されている。
【００７８】
メモリチップ１２１ｂは、表面バンプ電極１２４およびダミーバンプ１２５がボンディングツール５０５に接触した状態で保持され、裏面バンプ電極１２６および裏面が液状の樹脂層１２８と接触するように押圧される。メモリチップ１２１ｂは、さらに押圧され、裏面バンプ電極１２６とメモリチップ１２１ａの表面バンプ電極１２４とが熱圧着により電気的に接続されるとともに、メモリチップ１２１ａとメモリチップ１２１ｂとの間の隙間に液状の樹脂層１２８が充填される。
【００７９】
このように、ボンディングツール５０５によりメモリチップ１２１ｂの表面バンプ電極１２４およびダミーバンプ１２５を直接押圧して、メモリチップ１２１ｂの裏面バンプ電極１２６とメモリチップ１２１ａの表面バンプ電極１２４とを電気的に接続することにより、メモリチップ１２１ｂの裏面バンプ電極１２６とメモリチップ１２１ａの表面バンプ電極１２４とを確実に電気的に接続させることが可能となり、メモリチップ１２１ａとメモリチップ１２１ｂとの間の電気的接続の信頼性を向上させることができる。また、メモリチップ１２１ｂの液状の樹脂層１２８への押圧による樹脂層１２８の反発により変形（湾曲）しようとするメモリチップ１２１ｂの表面バンプ電極１２４の間の領域を、ボンディングツール５０５に接触するダミーバンプ１２５により支えることができるので、メモリチップ１２１ｂの変形を抑制することができる。その結果、薄型化（例えば、チップ厚が５０μｍ）されたメモリチップをフリップチップ実装する際に、チップクラックが発生する可能性を低減することができる。
【００８０】
さらに、メモリチップ１２１ａの上にメモリチップ１２１ｂを実装した後に、メモリチップ１２１ａとメモリチップ１２１ｂとの間の隙間にアンダーフィル樹脂を毛細管現象により充填する場合と比較して、実装に要する時間を短縮することが可能となるので、生産性を向上させることができる。
【００８１】
また、メモリチップ１２１ｂを液状の樹脂層１２８に押圧してメモリチップ１２１ａとメモリチップ１２１ｂとの間の隙間を封止することで、アンダーフィル樹脂を用いた場合に発生するフィレット部分が形成されることがなくなるため、チップ積層体１２０の外形の寸法精度を向上させることができる。
【００８２】
メモリチップ１２１ｂのメモリチップ１２１ａへの仮圧着後、図５Ａおよび図５Ｂに示す工程が繰り返される。すなわち、すなわち、ディスペンサー５０４による液状の樹脂層１２８の塗布（図５Ａ）、および、ボンディングツール５０５によるメモリチップの押圧（図５Ｂ）が繰り返される。その結果、図５Ｃに示すように、メモリチップ１２１ｃがメモリチップ１２１ｂの上に仮圧着され、メモリチップ１２１ｄがメモリチップ１２１ｃの上に仮圧着される。
【００８３】
次いで、仮圧着されたメモリチップ１２１ｂ〜１２１ｄを所定の温度（例えば、３００℃）に加熱保持した状態で荷重を印加することで、メモリチップ１２１ａ〜１２１ｄが本圧着される。これにより、液状の樹脂層１２８が完全に硬化する。上述した工程を経て、図５Ｄに示すように、メモリチップ１２１ａ〜１２１ｄが積層されたメモリ積層体１２３が形成される。
【００８４】
次に、本実施形態の半導体装置１００の組立フローについて説明する。
【００８５】
図７Ａ〜図７Ｈは、半導体装置１００の組立フローを示す断面図である。図７Ａ〜図７Ｈにおいて、図１から図５と同様の構成については同じ符号を付し、説明を省略する。
【００８６】
まず、図７Ａを参照して、配線母基板７００について説明する。配線母基板７００は、複数の配線基板１１０が連結された構成であり、基板本体７０１と、接続パッド１１３と、ランド１４１と、第１の絶縁膜１１１と、第２の絶縁膜１１２と、を有する。
【００８７】
基板本体７０１は、ダイシングラインＣにより区画され、配線基板１１０が形成される製品形成領域Ｂを複数有する。基板本体７０１としては、例えば、ガラスエポキシ基板を用いることができる。
【００８８】
接続パッド１１３は、基板本体７０１の表面７０１ａのうち、製品形成領域Ｂの中央部に複数設けられている。複数の接続パッド１１３のそれぞれは、ロジックチップ１２２が有する表面バンプ電極１２４と電気的に接続される電極である。
【００８９】
ランド１４１は、基板本体７０１の裏面７０１ｂの製品形成領域Ｂの中央部に設けられている。ランド１４１は、基板本体７０１を貫通する貫通電極（不図示）により接続パッド１１３と電気的に接続されている。
【００９０】
第１の絶縁膜１１１は、接続パッド１１３を露出するように、基板本体７０１の表面７０１ａの製品形成領域Ｂの端部付近に形成されている。第１の絶縁膜１１１は、基板本体７０１の表面７０１ａに形成された配線パターン（不図示）を保護する機能を有する。
【００９１】
第２の絶縁膜１１２は、ランド部１４１を露出するように基板本体７０１の裏面７０１ｂに形成されている。
【００９２】
配線母基板７００の表面７０１ａの製品形成領域Ｂの中央部には、図７Ｂに示すように、ディスペンサー５０４により、接続パッド１１３を覆うように、液状の樹脂層１２８が塗布される。
【００９３】
次いで、図７Ｃに示すように、基板本体７０１上にロジックチップ１２２が実装される。ここで、ロジックチップ１２２は、表面に形成された複数の表面バンプ電極１２４のそれぞれが接続パッド１１３と電気的に接続されるように基板本体７０１上に実装される。
【００９４】
次いで、図７Ｄに示すように、ロジックチップ１２２の裏面上に、ディスペンサー５０４により、裏面バンプ電極１２６を覆うように液状の樹脂層１２８が塗布される。
【００９５】
次いで、図７Ｅに示すように、ロジックチップ１２２上にメモリ積層体１２３が実装される。ここで、メモリ積層体１２３は、メモリチップ１２１ｄの表面バンプ電極１２４がロジックチップ１２２の裏面バンプ電極１２６と電気的に接続されるように実装される。
【００９６】
次いで、図７Ｆに示すように、配線母基板７００上に実装された複数のチップ積層体１２０（メモリチップ１２１ａ〜１２１ｄおよびロジックチップ１２２の積層体）を一括して封止し、かつ、上面１３０ａが平坦な面とされた封止樹脂１３０が形成される。封止樹脂１３０は、例えば、トランスファモールド法により形成される。
【００９７】
具体的には、上部金型と下部金型との間に形成された空間内に、図７Ｅに示す構造体を収容し、その後、その空間内に加熱溶融された封止樹脂１３０を注入する。次いで、溶融した封止樹脂１３０を所定の温度（例えば、１８０℃程度）で加熱（キュア）し、その後、所定の温度でベークすることで、封止樹脂１３０を完全に硬化させる。これにより、複数のチップ積層体１２０を一括封止する封止樹脂１３０が形成される。封止樹脂１３０としては、例えば、エポキシ樹脂等の熱硬化性樹脂を用いることができる。
【００９８】
次いで、図７Ｇに示すように、配線母基板７００に形成された複数のランド１４１に、外部接続端子として半田ボール１４０が形成される。これにより、配線基板１１０、チップ積層体１２０、封止樹脂１３０、および、外部接続端子である半田ボール１４０を有し、かつ、連結された複数の半導体装置１００が形成される。半田ボール１４０は、例えば、不図示の複数の吸着孔を有するボールマウンターのマウントツールにより、複数の半田ボール１４０を吸着保持しながら、複数の半田ボール１４０にフラックスを転写形成する。次いで、配線母基板７００に形成された複数のランド１４１に、半田ボール１４０を載置し、その後、半田ボール１４０が形成された配線母基板７００を熱処理（リフロー処理）する。これにより、配線基板１１０に設けられた複数のランド１４１に半田ボール１４０が固定される。
【００９９】
次いで、図７Ｈに示すように、図７Ｇに示す構造体の上下を反転させ、封止樹脂１３０の上面１３０ａにダイシングテープ７０２を貼着する。次いで、ダイシングブレード７０３により、ダイシングラインＣにそって、図７Ｈに示す配線母基板７００および封止樹脂１３０を切断することで、複数の半導体装置１００が個片化される。その後、ダイシングテープ７０２を剥離することで、ＣｏＣ型の半導体装置１００が複数製造される。
【０１００】
このように本発明に係る半導体チップ（メモリチップ１２１ｂ〜１２１ｄ）は、シリコン基板２０１と、シリコン基板２０１の一面である表面に形成された複数の第１のバンプ電極（例えば、図２Ａに示す表面バンプ電極１２４ａ）からなる第１のバンプ群（図２Ａに示すバンプ群２０２ａ）と、一面に第１のバンプ群から離間して形成された複数の第２のバンプ電極（図２Ａに示す表面バンプ電極１２４ｂ）からなる第２のバンプ群（バンプ群２０２ｂ）と、第１のバンプ群と第２のバンプ群との間に形成されたダミーバンプ１２５と、シリコン基板２０１の一面に対向する他面である裏面に形成され、複数の第１のバンプ電極のそれぞれと電気的に接続された複数の第３のバンプ電極（図２Ｂに示す裏面バンプ電極１２６ａ）からなる第３のバンプ群（バンプ群２０３ａ）と、他面に形成され、複数の第２のバンプ電極のそれぞれと電気的に接続された複数の第４のバンプ電極（図２Ｂに示す裏面バンプ電極１２６ｂ）からなる第４のバンプ群（バンプ群２０３ｂ）と、を有する。
【０１０１】
また、本実施形態に係る半導体チップ１００は、一面に配置された第１のバンプ群と、一面に第１のバンプ群から離間して配置された第２のバンプ群とを有する第１の半導体チップとしてのメモリチップ１２１ａと、一面に第１のバンプ群に対応して配置された第３のバンプ群と、一面に第２のバンプ群に対応して配置された第４のバンプ群と、一面に対向する他面に配置され、第３のバンプ群と電気的に接続された第５のバンプ群と、他面に配置され、第４のバンプ群と電気的に接続された第６のバンプ群と、第５のバンプ群と前記第６のバンプ群との間に配置されたダミーバンプ１２５と、を有し、第３のバンプ群が第１のバンプ群と電気的に接続され、第４のバンプ群が第２のバンプ群と電気的に接続されるように第１の半導体チップの上の積層された第２の半導体チップとしてのメモリチップ１２１ｂと、メモリチップ１２１ａとメモリチップ１２１ｂとの間の隙間に配置された樹脂層１２８と、を備える。
【０１０２】
ダミーバンプ１２５が形成された面をボンディングツール５０５により吸着して半導体チップを固定し、半導体チップをＮＣＰに押圧してフリップチップ実装する際に、ＮＣＰの反発により、半導体チップのバンプ電極が形成されていない領域が変形（湾曲）しようとしても、その領域がボンディングツール５０５に接触するダミーバンプ１２５により支えられるため、半導体チップのバンプ電極が形成されていない領域の変形（湾曲）を抑制し、チップクラックが発生する可能性を低減することができる。
【０１０３】
なお、本実施形態においては、図１に示すように、最上層のメモリチップ１２１ａがダミーバンプ１２５を有する例を用いて説明したが、これに限られるものではない。
【０１０４】
メモリ積層体１２３の形成工程においては、図５Ａから図５Ｄに示すように、メモリチップ１２１ａは最下段となり、ボンディングステージ５０１に固定されるため、ＮＣＰの反発による変形（湾曲）を抑制する必要がない。そのため、図８に示すように、メモリチップ１２１ａには、ダミーバンプ１２５を形成する必要がない。なお、図１に示すように、メモリチップ１２１ａもメモリチップ１２１ｂ〜１２１ｄと同様に、表面バンプ電極１２４の間にダミーバンプ１２５を形成することで、メモリチップの回路形成面の製造プロセスを共通化することができる。
【０１０５】
（第２の実施形態）
図９は、本発明の第２の実施形態に係る半導体装置９００の概略構成を示す断面図である。なお、図９において、図１から図８と同様の構成については同じ符号を付し、説明を省略する。
【０１０６】
本実施形態に係る半導体装置９００は、第１の実施形態に係る半導体装置１００と比較して、ロジックチップ１２２とメモリ積層体１２３とがＳｉインターポーザ９１０を介して接続されている点が異なる。なお、本実施形態においては、ロジックチップ１２２は、表面バンプ電極１２４のみを有し、裏面バンプ電極１２６は有していない。
【０１０７】
Ｓｉインターポーザ９１０は、配線基板１１０に対向する表面に形成された形成された複数の表面バンプ電極９１１と、表面に対向する裏面に複数の表面バンプ電極９１１のそれぞれに対応して形成され、Ｓｉインターポーザ９１０の基板を貫通する貫通電極９１３により表面バンプ電極９１１と電気的に接続される複数の裏面バンプ電極９１２と、を有する。ここで、Ｓｉインターポーザ９１０の表面バンプ電極９１１は、配線基板１１０上に設けられた接続パッド１１３のそれぞれに対応して形成されている。また、Ｓｉインターポーザ９１０の裏面バンプ電極９１２は、ロジックチップ１２２の表面バンプ電極１２４およびメモリ積層体１２３に含まれるメモリチップ１２１ｄの表面バンプ電極１２４に対応して形成されている。
【０１０８】
Ｓｉインターポーザ９１０は、複数の表面バンプ電極９１１のそれぞれが対応する接続パッド１１３と電気的に接続されるように配線基板１１０上に実装されている。
【０１０９】
また、Ｓｉインターポーザ９１０の裏面には、ロジックチップ１２２およびメモリ積層体１２３が実装されている。
【０１１０】
ここで、ロジックチップ１２２は、複数の表面バンプ電極１２４のそれぞれが、対応するＳｉインターポーザ９１０の裏面バンプ電極９１２と電気的に接続されるように実装されている。また、メモリ積層体１２３は、メモリチップ１２１ｄの複数の表面バンプ電極１２４のそれぞれが、対応するＳｉインターポーザ９１０の裏面バンプ電極９１２と電気的に接続されるように実装されている。
【０１１１】
なお、上述した第１および第２の実施形態においては、チップ積層体１２０が、４つのメモリチップと１つのロジックチップ１２２とにより構成される例を用いて説明したが、半導体チップの種類はこれらに限られるものではない。また、半導体チップの積層数も５段に限られるものではなく、２段以上４段以下、あるいは、６段以上であってもよい。
【符号の説明】
【０１１２】
１００，９００    半導体装置
１１０    配線基板
１１０ａ    実装領域
１１１，１１２，３０３    絶縁膜
１１３    接続パッド
１２０    チップ積層体
１２１ａ〜１２１ｄ    メモリチップ
１２２    ロジックチップ
１２３    メモリ積層体
１２４，１２４ａ，１２４ｂ，１２４ｃ，９１１    表面バンプ電極
１２５    ダミーバンプ
１２６，９１２    裏面バンプ電極
１２７，９１３    貫通電極
１３０    封止樹脂
１４０    半田ボール
１４１    ランド
２００    第２のメモリチップ
２０１    シリコン基板
２０２，２０２ａ、２０２ｂ，２０２ｃ，２０３，２０３ａ，２０３ｂ，２０３ｃ    バンプ群
３０１    回路形成層
３０２    電極パッド
３０４，３０８    シード層
３０５    表面バンプ
３０６    Ｎｉメッキ層
３０７    Ａｕメッキ層
３０９    絶縁リング
３１０    裏面バンプ
３１１    Ｓｎ／Ａｇはんだメッキ層
５０１    ボンディングステージ
５０２    第１の吸着孔
５０３    第１の加熱機構
５０４    ディスペンサー
５０５    ボンディングツール
５０６    第２の吸着孔
５０７    第２の加熱機構
７００    配線母基板
７０１    基板本体
７０２    ダイシングテープ
７０３    ダイシングブレード
９１０    Ｓｉインターポーザ
【図１】
2014103244.tif 000003
【図２Ａ】
2014103244.tif 000004
【図２Ｂ】
2014103244.tif 000005
【図３】
2014103244.tif 000006
【図４】
2014103244.tif 000007
【図５Ａ】
2014103244.tif 000008
【図５Ｂ】
2014103244.tif 000009
【図５Ｃ】
2014103244.tif 000010
【図５Ｄ】
2014103244.tif 000011
【図６Ａ】
2014103244.tif 000012
【図６Ｂ】
2014103244.tif 000013
【図６Ｃ】
2014103244.tif 000014
【図７Ａ】
2014103244.tif 000015
【図７Ｂ】
2014103244.tif 000016
【図７Ｃ】
2014103244.tif 000017
【図７Ｄ】
2014103244.tif 000018
【図７Ｅ】
2014103244.tif 000019
【図７Ｆ】
2014103244.tif 000020
【図７Ｇ】
2014103244.tif 000021
【図７Ｈ】
2014103244.tif 000022
【図８】
2014103244.tif 000023
【図９】
2014103244.tif 000024