(57)【要約】【課題】チャネル長の縮小を抑制した新規な半導体装置を提供する。【解決手段】結晶部を含む酸化物半導体層１１２と、前記酸化物半導体層１１２に接するソース電極層１０８及びドレイン電極層１１０と、を有し、前記酸化物半導体層１１２は、チャネル形成領域と、前記ソース電極層１０８及び前記ドレイン電極層１１０と接するｎ型領域１１２ａと、を有し、前記チャネル形成領域と、前記ｎ型領域１１２ａで、前記結晶部の結晶方向が異なることを特徴とする半導体装置である。【選択図】図１
2014207286.tif 000002
【特許請求の範囲】
【請求項１】
結晶部を含む酸化物半導体層と、
前記酸化物半導体層に接するソース電極層及びドレイン電極層と、を有し、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域と、前記ｎ型領域で、前記結晶部の結晶方向が異なる
ことを特徴とする半導体装置。
【請求項２】
第１の被形成面、第２の被形成面、及び第３の被形成面上の結晶部を含む酸化物半導体層と、
前記第２の被形成面上の前記酸化物半導体層に接するソース電極層と、
前記第３の被形成面上の前記酸化物半導体層に接するドレイン電極層と、を有し、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域は、前記第１の被形成面上の前記酸化物半導体層に位置し、
前記第１の被形成面は、前記第２の被形成面及び前記第３の被形成面それぞれと交差する
ことを特徴とする半導体装置。
【請求項３】
ゲート電極層と、
前記ゲート電極層上のゲート絶縁層と、
前記ゲート絶縁層上のソース電極層及びドレイン電極層と、
前記ゲート絶縁層、前記ソース電極層、及び前記ドレイン電極層上の結晶部を含む酸化物半導体層と、を有し、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域と、前記ｎ型領域で、前記結晶部の結晶方向が異なる
ことを特徴とする半導体装置。
【請求項４】
ゲート電極層と、
前記ゲート電極層上のゲート絶縁層と、
前記ゲート絶縁層上のソース電極層及びドレイン電極層と、
前記ゲート絶縁層、前記ソース電極層、及び前記ドレイン電極層上の結晶部を含む酸化物半導体層と、を有し、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域は、前記ゲート絶縁層と接する前記酸化物半導体層に位置し、
前記ゲート絶縁層が前記酸化物半導体層に接する面は、前記ソース電極層が前記酸化物半導体層に接する面、及び前記ドレイン電極層が前記酸化物半導体層に接する面それぞれと交差する
ことを特徴とする半導体装置。
【請求項５】
ゲート電極層と、
前記ゲート電極層上のゲート絶縁層と、
前記ゲート絶縁層上の絶縁層と、
前記ゲート絶縁層と前記絶縁層によって形成された凹部と、
前記凹部に沿って形成された結晶部を含む酸化物半導体層と、
前記絶縁層、及び前記酸化物半導体層上のソース電極層、及びドレイン電極層と、を有し、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域と、前記ｎ型領域で、前記結晶部の結晶方向が異なる
ことを特徴とする半導体装置。
【請求項６】
ゲート電極層と、
前記ゲート電極層上のゲート絶縁層と、
前記ゲート絶縁層上の第１の絶縁層及び第２の絶縁層と、
前記ゲート絶縁層、前記第１の絶縁層、及び前記第２の絶縁層上の結晶部を含む酸化物半導体層と、
前記第１の絶縁層、及び前記酸化物半導体層上のソース電極層と、
前記第２の絶縁層、及び前記酸化物半導体層上のドレイン電極層と、を有し、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域は、前記ゲート絶縁層と接する前記酸化物半導体層に位置し、
前記ゲート絶縁層が前記酸化物半導体層に接する面は、前記第１の絶縁層が前記酸化物半導体層に接する面、及び前記第２の絶縁層が前記酸化物半導体層に接する面それぞれと交差する
ことを特徴とする半導体装置。
【請求項７】
ゲート電極層と、
前記ゲート電極層上の凹部を有するゲート絶縁層と、
前記凹部に沿って形成された結晶部を含む酸化物半導体層と、
前記ゲート絶縁層、及び前記酸化物半導体層上のソース電極層、及びドレイン電極層と、を有し、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域と、前記ｎ型領域で、前記結晶部の結晶方向が異なる
ことを特徴とする半導体装置。
【請求項８】
ゲート電極層と、
前記ゲート電極層上の第１の被形成面、第２の被形成面、及び第３の被形成面を有するゲート絶縁層と、
前記第１の被形成面、前記第２の被形成面、及び前記第３の被形成面上の結晶部を含む酸化物半導体層と、
前記第２の被形成面上の前記酸化物半導体層に接するソース電極層と、
前記第３の被形成面上の前記酸化物半導体層に接するドレイン電極層と、を有し、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域は、前記第１の被形成面上の前記酸化物半導体層に位置し、
前記第１の被形成面は、前記第２の被形成面及び前記第３の被形成面それぞれと交差する
ことを特徴とする半導体装置。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記酸化物半導体層は、
少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される酸化物である
ことを特徴とする半導体装置。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記酸化物半導体層は、
Ｉｎ−Ｇａ−Ｚｎ酸化物で表記される酸化物である
ことを特徴とする半導体装置。
【請求項１１】
請求項１乃至請求項１０のいずれか一において、
前記結晶部は、ｃ軸が前記酸化物半導体層の被形成面の法線ベクトルに平行な方向に揃う
ことを特徴とする半導体装置。
【請求項１２】
請求項１乃至請求項６のいずれか一において、
前記酸化物半導体層は、ＣＡＡＣ−ＯＳを有する
ことを特徴とする半導体装置。
【請求項１３】
請求項１乃至請求項１２のいずれか一に記載する半導体装置を有する表示装置。
【請求項１４】
ゲート電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にソース電極層及びドレイン電極層を形成し、
前記ゲート絶縁層、前記ソース電極層、及び前記ドレイン電極層上に結晶部を含む酸化物半導体層を形成する半導体装置の作製方法であり、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域は、前記ゲート絶縁層と接する前記酸化物半導体層に位置し、
前記ゲート絶縁層が前記酸化物半導体層に接する面は、前記ソース電極層が前記酸化物半導体層に接する面、及び前記ドレイン電極層が前記酸化物半導体層に接する面それぞれと交差する
ことを特徴とする半導体装置の作製方法。
【請求項１５】
ゲート電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に第１の絶縁層及び第２の絶縁層を形成し、
前記ゲート絶縁層、前記第１の絶縁層、及び前記第２の絶縁層上に結晶部を含む酸化物半導体層を形成し、
前記第１の絶縁層、及び前記酸化物半導体層上にソース電極層を形成し、
前記第２の絶縁層、及び前記酸化物半導体層上にドレイン電極層を形成する半導体装置の作製方法であり、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域は、前記ゲート絶縁層と接する前記酸化物半導体層に位置し、
前記ゲート絶縁層が前記酸化物半導体層に接する面は、前記第１の絶縁層が前記酸化物半導体層に接する面、及び前記第２の絶縁層が前記酸化物半導体層に接する面それぞれと交差する
ことを特徴とする半導体装置の作製方法。
【請求項１６】
ゲート電極層上に第１の被形成面、第２の被形成面、及び第３の被形成面を有するゲート絶縁層を形成し、
前記第１の被形成面、前記第２の被形成面、及び前記第３の被形成面上に結晶部を含む酸化物半導体層を形成し、
前記第２の被形成面上の前記酸化物半導体層に接するソース電極層を形成し、
前記第３の被形成面上の前記酸化物半導体層に接するドレイン電極層を形成しり半導体装置の作製方法であり、
前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、
前記チャネル形成領域は、前記第１の被形成面上の前記酸化物半導体層に位置し、
前記第１の被形成面は、前記第２の被形成面及び前記第３の被形成面それぞれと交差する
ことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び表示装置に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置などの表示装置も半導体装置に含まれる。
【背景技術】
【０００２】
近年、液晶パネルを用いる表示装置や有機ＥＬパネルを用いる表示装置の開発が盛んである。この表示装置には、大別して画素制御用のトランジスタ（画素トランジスタ）のみを基板上に形成して走査回路（駆動回路）は周辺ＩＣで行うものと、画素トランジスタとともに走査回路を同一基板上に形成するものに分類される。
【０００３】
表示装置の狭額縁化または周辺ＩＣのコスト低減のため、駆動回路一体型の表示装置の方が、有利である。しかしながら、駆動回路に用いるトランジスタとしては、画素トランジスタに用いられる電気特性（例えば、電界効果移動度（μＦＥ）またはしきい値電圧等）よりも、高い電気特性が求められる。
【０００４】
トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている（例えば特許文献１，２）。例えば、トランジスタに用いる半導体薄膜として、電子キャリア濃度が１０１８／ｃｍ３未満であるインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが注目されている。
【０００５】
酸化物半導体を半導体層に用いるトランジスタは、シリコン系半導体材料である非晶質シリコンを半導体層に用いるトランジスタよりも電界効果移動度が大きいため、動作速度が速く、駆動回路一体型の表示装置には好適であり、且つ多結晶シリコンを半導体層に用いるトランジスタよりも製造工程が容易である。
【０００６】
酸化物半導体をチャネル形成領域に用いてトランジスタを作製する場合、酸化物半導体中に形成される酸素欠損は、トランジスタ特性に影響を与えるため問題となる。酸化物半導体中の酸素欠損は、キャリア供給源として機能する。このため、酸化物半導体中に酸素欠損が多く存在すると、キャリアである電子の発生によってチャネル形成領域がｎ型化し、低抵抗化してしまう。このため、トランジスタのノーマリーオン化、リーク電流の増大、ストレス印加によるしきい値電圧のシフト等、トランジスタの電気特性についての不良が誘発される。従って、チャネル形成領域においては、酸化物半導体中に酸素欠損が少ない程好ましい。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
酸化物半導体をチャネル形成領域に用いてトランジスタを作製する場合、酸化物半導体と、酸化物半導体に接するソース電極層及びドレイン電極層との間に低抵抗化領域（例えばｎ型領域、以下ｎ型領域という。）が形成されうる。該ｎ型領域がチャネル形成領域まで、広がった場合、トランジスタの設計時のチャネル長（Ｌ長ともいう。）と、トランジスタ作製後のチャネル長が異なる現象が生じ、設計時のチャネル長よりもトランジスタ作製後のチャネル長が縮小してしまう問題があった。
【０００９】
上記問題に鑑み、本発明の一態様では、酸化物半導体を用いた半導体装置において、チャネル長の縮小を抑制した新規な半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一態様は、結晶部を含む酸化物半導体層と、前記酸化物半導体層に接するソース電極層及びドレイン電極層と、を有し、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域と、前記ｎ型領域で、前記結晶部の結晶方向が異なることを特徴とする半導体装置である。
【００１１】
なお、本明細書等において、結晶部の結晶方向は、基板面を基準とする。また、酸化物半導体層中において、結晶部の結晶方向が異なる場合、異なる結晶構造を有していてもよい。例えば、チャネル形成領域においては、ホモロガス構造とし、ｎ型領域においては、スピネル型結晶構造またはホモロガス構造とスピネル型結晶構造の混晶構造としてもよい。
【００１２】
本発明の一態様は、第１の被形成面、第２の被形成面、及び第３の被形成面上の結晶部を含む酸化物半導体層と、前記第２の被形成面上の前記酸化物半導体層に接するソース電極層と、前記第３の被形成面上の前記酸化物半導体層に接するドレイン電極層と、を有し、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域は、前記第１の被形成面上の前記酸化物半導体層に位置し、前記第１の被形成面は、前記第２の被形成面及び前記第３の被形成面それぞれと交差することを特徴とする半導体装置である。
【００１３】
本発明の一態様は、ゲート電極層と、前記ゲート電極層上のゲート絶縁層と、前記ゲート絶縁層上のソース電極層及びドレイン電極層と、前記ゲート絶縁層、前記ソース電極層、及び前記ドレイン電極層上の結晶部を含む酸化物半導体層と、を有し、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域と、前記ｎ型領域で、前記結晶部の結晶方向が異なることを特徴とする半導体装置である。
【００１４】
本発明の一態様は、ゲート電極層と、前記ゲート電極層上のゲート絶縁層と、前記ゲート絶縁層上のソース電極層及びドレイン電極層と、前記ゲート絶縁層、前記ソース電極層、及び前記ドレイン電極層上の結晶部を含む酸化物半導体層と、を有し、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域は、前記ゲート絶縁層と接する前記酸化物半導体層に位置し、前記ゲート絶縁層が前記酸化物半導体層に接する面は、前記ソース電極層が前記酸化物半導体層に接する面、及び前記ドレイン電極層が前記酸化物半導体層に接する面それぞれと交差することを特徴とする半導体装置である。
【００１５】
本発明の一態様は、ゲート電極層と、前記ゲート電極層上のゲート絶縁層と、前記ゲート絶縁層上の絶縁層と、前記ゲート絶縁層と前記絶縁層によって形成された凹部と、前記凹部に沿って形成された結晶部を含む酸化物半導体層と、前記絶縁層、及び前記酸化物半導体層上のソース電極層、及びドレイン電極層と、を有し、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域と、前記ｎ型領域で、前記結晶部の結晶方向が異なることを特徴とする半導体装置である。
【００１６】
本発明の一態様は、ゲート電極層と、前記ゲート電極層上のゲート絶縁層と、前記ゲート絶縁層上の第１の絶縁層及び第２の絶縁層と、前記ゲート絶縁層、前記第１の絶縁層、及び前記第２の絶縁層上の結晶部を含む酸化物半導体層と、前記第１の絶縁層、及び前記酸化物半導体層上のソース電極層と、前記第２の絶縁層、及び前記酸化物半導体層上のドレイン電極層と、を有し、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域は、前記ゲート絶縁層と接する前記酸化物半導体層に位置し、前記ゲート絶縁層が前記酸化物半導体層に接する面は、前記第１の絶縁層が前記酸化物半導体層に接する面、及び前記第２の絶縁層が前記酸化物半導体層に接する面それぞれと交差することを特徴とする半導体装置である。
【００１７】
本発明の一態様は、ゲート電極層と、前記ゲート電極層上の凹部を有するゲート絶縁層と、前記凹部に沿って形成された結晶部を含む酸化物半導体層と、前記ゲート絶縁層、及び前記酸化物半導体層上のソース電極層、及びドレイン電極層と、を有し、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域と、前記ｎ型領域で、前記結晶部の結晶方向が異なることを特徴とする半導体装置である。
【００１８】
本発明の一態様は、ゲート電極層と、前記ゲート電極層上の第１の被形成面、第２の被形成面、及び第３の被形成面を有するゲート絶縁層と、前記第１の被形成面、前記第２の被形成面、及び前記第３の被形成面上の結晶部を含む酸化物半導体層と、前記第２の被形成面上の前記酸化物半導体層に接するソース電極層と、前記第３の被形成面上の前記酸化物半導体層に接するドレイン電極層と、を有し、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域は、前記第１の被形成面上の前記酸化物半導体層に位置し、前記第１の被形成面は、前記第２の被形成面及び前記第３の被形成面それぞれと交差することを特徴とする半導体装置である。
【００１９】
上記の本発明の一態様において、前記酸化物半導体層は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される酸化物であるとよい。
【００２０】
上記の本発明の一態様において、前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ酸化物で表記される酸化物であるとよい。
【００２１】
上記の本発明の一態様において、前記結晶部は、ｃ軸が前記酸化物半導体層の被形成面の法線ベクトルに平行な方向に揃うとよい。
【００２２】
上記の本発明の一態様において、前記酸化物半導体層は、ＣＡＡＣ−ＯＳを有するとよい。
【００２３】
本発明の一態様には、上記の本発明の一態様に記載する半導体装置を有する表示装置である。
【００２４】
本発明の一態様は、ゲート電極層上にゲート絶縁層を形成し、前記ゲート絶縁層上にソース電極層及びドレイン電極層を形成し、前記ゲート絶縁層、前記ソース電極層、及び前記ドレイン電極層上に結晶部を含む酸化物半導体層を形成する半導体装置の作製方法であり、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域は、前記ゲート絶縁層と接する前記酸化物半導体層に位置し、前記ゲート絶縁層が前記酸化物半導体層に接する面は、前記ソース電極層が前記酸化物半導体層に接する面、及び前記ドレイン電極層が前記酸化物半導体層に接する面それぞれと交差することを特徴とする半導体装置の作製方法である。
【００２５】
本発明の一態様は、ゲート電極層上にゲート絶縁層を形成し、前記ゲート絶縁層上に第１の絶縁層及び第２の絶縁層を形成し、前記ゲート絶縁層、前記第１の絶縁層、及び前記第２の絶縁層上に結晶部を含む酸化物半導体層を形成し、前記第１の絶縁層、及び前記酸化物半導体層上にソース電極層を形成し、前記第２の絶縁層、及び前記酸化物半導体層上にドレイン電極層を形成する半導体装置の作製方法であり、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域は、前記ゲート絶縁層と接する前記酸化物半導体層に位置し、前記ゲート絶縁層が前記酸化物半導体層に接する面は、前記第１の絶縁層が前記酸化物半導体層に接する面、及び前記第２の絶縁層が前記酸化物半導体層に接する面それぞれと交差することを特徴とする半導体装置の作製方法である。
【００２６】
本発明の一態様は、ゲート電極層上に第１の被形成面、第２の被形成面、及び第３の被形成面を有するゲート絶縁層を形成し、前記第１の被形成面、前記第２の被形成面、及び前記第３の被形成面上に結晶部を含む酸化物半導体層を形成し、前記第２の被形成面上の前記酸化物半導体層に接するソース電極層を形成し、前記第３の被形成面上の前記酸化物半導体層に接するドレイン電極層を形成しり半導体装置の作製方法であり、前記酸化物半導体層は、チャネル形成領域と、前記ソース電極層及び前記ドレイン電極層と接するｎ型領域と、を有し、前記チャネル形成領域は、前記第１の被形成面上の前記酸化物半導体層に位置し、前記第１の被形成面は、前記第２の被形成面及び前記第３の被形成面それぞれと交差することを特徴とする半導体装置の作製方法である。
【発明の効果】
【００２７】
酸化物半導体を用いた半導体装置において、チャネル長の縮小が抑制された、新規な半導体装置を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一態様の半導体装置を説明する図。
【図２】本発明の一態様の半導体装置の変形例を説明する図。
【図３】本発明の一態様の半導体装置の変形例を説明する図。
【図４】本発明の一態様の半導体装置の変形例を説明する図。
【図５】本発明の一態様の半導体装置の変形例を説明する図。
【図６】本発明の一態様の半導体装置を用いた表示装置を説明する図。
【図７】本発明の一態様の半導体装置と比較するための半導体装置を説明する図。
【図８】本発明の一態様の半導体装置と比較するための半導体装置を説明する断面図。
【発明を実施するための形態】
【００２９】
以下、本発明の実施の態様について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３０】
（実施の形態１）
本実施の形態では、本発明の半導体装置の一態様について、図１（Ａ）、（Ｂ）、（Ｃ）を用いて説明する。
【００３１】
図１（Ａ）は、半導体装置の上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２の断面図であり、図１（Ｃ）は、図１（Ｂ）に示す半導体装置の一部の拡大図である。なお、図１（Ａ）の上面図においては、図の明瞭化のために一部の要素を透過、または省いて図示している。
【００３２】
図１（Ｂ）に示す半導体装置は、基板１０２上のゲート電極層１０４と、ゲート電極層１０４上のゲート絶縁層１０６と、ゲート絶縁層１０６上のソース電極層１０８及びドレイン電極層１１０と、ゲート絶縁層１０６、ソース電極層１０８、及びドレイン電極層１１０上の結晶部を含む酸化物半導体層１１２と、を有する。
【００３３】
また、図１（Ｂ）に示す半導体装置は、ゲート絶縁層１０６、ソース電極層１０８、ドレイン電極層１１０、及び酸化物半導体層１１２上の第３の絶縁層１１４と、第３の絶縁層１１４上の第４の絶縁層１１６を含む構成としてもよい。
【００３４】
なお、酸化物半導体層１１２において、酸化物半導体層１１２と、ソース電極層１０８、及びドレイン電極層１１０と、が接する領域にｎ型領域１１２ａが形成されている。ｎ型領域１１２ａは、酸化物半導体層１１２のチャネル形成領域よりも抵抗が低い領域である。
【００３５】
チャネル形成領域は、ゲート絶縁層１０６と接する酸化物半導体層１１２に位置する。ゲート絶縁層１０６が酸化物半導体層１１２に接する面である第１の被形成面１０６ａは、ソース電極層１０８が酸化物半導体層１１２に接する面である第２の被形成面１０８ａと交差部１２２で交差する。また、第１の被形成面１０６ａは、ドレイン電極層１１０が酸化物半導体層１１２に接する面である第３の被形成面１１０ａと交差部１２４で交差する。なお、本明細書において、第１の被形成面、第２の被形成面、及び第３の被形成面それぞれは、酸化物半導体層が形成される面であり、平面だけでなく、曲面も含む。また、本明細書において、「交差する」とは、交差部で交差する面と面が作る角度が３０°〜９０°の範囲を意味する。
【００３６】
酸化物半導体層１１２としては、例えばＩｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、またはＨｆの金属）を用いることができる。
【００３７】
例えば、酸化物半導体層１１２としてＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物を用いることができる。なお、酸化物半導体の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、酸化物半導体のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【００３８】
また、酸化物半導体層１１２は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【００３９】
また、酸化物半導体層１１２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下である。
【００４０】
また、酸化物半導体層１１２において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体中の酸素欠損が増加し、ｎ型化してしまう。
【００４１】
また、酸化物半導体層１１２は、結晶部を含む。該結晶部を含む酸化物半導体は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）を有する。別言すれば、結晶部を含む酸化物半導体層は、ＣＡＡＣを有する酸化物半導体を含む概念である。
【００４２】
ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ＣＡＡＣ−ＯＳは、完全な非晶質ではない。
【００４３】
ＣＡＡＣ−ＯＳは、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、結晶部を確認することができる場合がある。ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ＴＥＭによる観察像で、一辺１００ｎｍの立方体内に収まる大きさであることが多い。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、結晶部と結晶部との境界を明確に確認できない場合がある。また、ＣＡＡＣ−ＯＳは、ＴＥＭによる観察像で、粒界（グレインバウンダリーともいう。）を明確に確認できない場合がある。ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、不純物が偏析することが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、欠陥準位密度が高くなることが少ない。また、ＣＡＡＣ−ＯＳは、例えば、明確な粒界を有さないため、電子移動度の低下が小さい。
【００４４】
ＣＡＡＣ−ＯＳは、例えば、複数の結晶部を有し、該複数の結晶部においてｃ軸が被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃っている場合がある。また、ＣＡＡＣ−ＯＳは、例えば、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用い、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による分析を行うと、配向を示す２θが３１°近傍のピークが現れる場合がある。また、ＣＡＡＣ−ＯＳは、例えば、電子線回折像で、スポット（輝点）が観測される場合がある。なお、特に、ビーム径が１０ｎｍφ以下、または５ｎｍφ以下の電子線を用いて得られる電子線回折像を、極微電子線回折像と呼ぶ。また、ＣＡＡＣ−ＯＳは、例えば、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが揃っていない場合がある。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸または／およびｂ軸はマクロに揃っていない場合がある。
【００４５】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【００４６】
また、ＣＡＡＣ−ＯＳは、例えば、欠陥準位密度を低減することで形成することができる。酸化物半導体において、例えば、酸素欠損は欠陥準位である。酸素欠損は、トラップ準位となることや、水素を捕獲することによってキャリア発生源となることがある。ＣＡＡＣ−ＯＳを形成するためには、例えば、酸化物半導体に酸素欠損を生じさせないことが重要となる。従って、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。または、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体である。
【００４７】
不純物濃度が低く、欠陥準位密度の低い（酸素欠損の少ない）ことを高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる場合がある。従って、該酸化物半導体をチャネル形成領域に用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない場合がある。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。従って、該酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる場合がある。なお、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体をチャネル形成領域に用いたトランジスタは、電気特性が不安定となる場合がある。
【００４８】
また、高純度真性または実質的に高純度真性であるＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【００４９】
なお、ＣＡＡＣ−ＯＳに限らず、何らかの結晶性を有する酸化物半導体を用いてもよい。
【００５０】
ここで、酸化物半導体層１１２中に形成されるｎ型領域１１２ａについて、図７及び図８に示す、本発明の一態様の半導体装置と比較するための構成の半導体装置を用いて説明する。
【００５１】
図７（Ａ）に示す半導体装置は、ボトムゲートトップコンタクト構造のトランジスタである。図７（Ａ）は、トランジスタの断面図を示し、図７（Ｂ）、（Ｃ）は、図７（Ａ）に示すトランジスタの一部の拡大図である。なお、図７に示す半導体装置の上面図は、図１（Ａ）に示す半導体装置の上面図と概略同じであるため、ここでの説明は省略する。
【００５２】
図７（Ａ）に示す半導体装置は、基板２０２上のゲート電極層２０４と、ゲート電極層２０４上のゲート絶縁層２０６と、ゲート絶縁層２０６上のソース電極層２０８及びドレイン電極層２１０と、ゲート絶縁層２０６、ソース電極層２０８、及びドレイン電極層２１０上の結晶部を含む酸化物半導体層２１２と、を有する。
【００５３】
また、図７（Ａ）に示す半導体装置は、ゲート絶縁層２０６、ソース電極層２０８、ドレイン電極層２１０、及び酸化物半導体層２１２上の第３の絶縁層２１４と、第３の絶縁層２１４上の第４の絶縁層２１６を含む構成としてもよい。
【００５４】
なお、酸化物半導体層２１２において、酸化物半導体層２１２と、ソース電極層２０８、及びドレイン電極層２１０と、が接する領域にｎ型領域２１２ａが形成されている。ｎ型領域２１２ａは、酸化物半導体層２１２のチャネル形成領域よりも抵抗が低い領域である。
【００５５】
また、図７及び図８に示す酸化物半導体層２１２としては、図１に示す酸化物半導体層１１２と同様の材料、または非晶質の酸化物半導体層を用いることができる。
【００５６】
酸化物半導体層２１２中のｎ型領域２１２ａは、ソース電極層２０８及びドレイン電極層２１０の形成のためのスパッタリングによるダメージや、ソース電極層２０８及びドレイン電極層２１０形成後の熱処理等により形成される（図７（Ｂ）参照）。別言すれば、ｎ型領域２１２ａは、ソース電極層２０８及びドレイン電極層２１０が酸化物半導体層２１２と接触する部分に形成される。
【００５７】
ｎ型領域２１２ａの形状は、トランジスタやその周辺構造の材料や設計、及び作製条件等に依存する。このため、例えばｎ型領域２１２ａが横方向に拡がり過ぎた場合や、チャネル長を短く設計した場合には、ソース電極層２０８下のｎ型領域２１２ａと、ドレイン電極層２１０の下のｎ型領域２１２ａとが近接することとなる。
【００５８】
とくに、酸化物半導体層２１２が非晶質構造の酸化物半導体層の場合、酸化物半導体層２１２中に結晶部を有さないため、ｎ型領域２１２ａが拡がりやすい。また、酸化物半導体層２１２がＣＡＡＣ−ＯＳである場合、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している結晶部を有するため、ａ軸またはｂ軸にｎ型領域２１２ａが拡がる可能性がある。
【００５９】
酸化物半導体層２１２中のｎ型領域２１２ａが拡がった場合、ソース電極層２０８下のｎ型領域２１２ａとドレイン電極層２１０下のｎ型領域２１２ａとが完全に接触することがなくても、設計時のチャネル長（Ｌ長）とトランジスタ作製後のＬ長が異なってしまう。
【００６０】
例えばソース電極層２０８及びドレイン電極層２１０にチタンを用いた場合にチタンがウィスカー状（髭状）に成長する（図７（Ｃ）中の矢印参照）。
【００６１】
また、設計時のＬ長が短い場合、すなわちソース電極層２０８とドレイン電極層２１０との間隔が短い場合、ｎ型領域２１２ａは、ソース電極層２０８とドレイン電極層２１０とを電気的に接続させてしまい、所望のトランジスタ特性を得ることができなくなってしまう。
【００６２】
そこで、図８（Ａ）または図８（Ｂ）に示すように、ｎ型領域２１２ａの一部をエッチングすることによって、酸化物半導体層２１２に凹部を設けることで、ｎ型領域２１２ａが電気的に接続されるおそれを抑制することが可能となる。なお、ｎ型領域２１２ａの一部を除去するエッチングは、ソース電極層２０８及びドレイン電極層２１０を形成する際のエッチング時、またはソース電極層２０８及びドレイン電極層２１０形成後の処理（例えば、プラズマ処理または希フッ酸処理によるウエットエッチング処理等）によって、行うことができる。
【００６３】
しかしながら、酸化物半導体層２１２に凹部を設ける構成においては、基板面内で均一にエッチング量を調整し、酸化物半導体層２１２のチャネル形成領域の膜厚を揃える必要があり、基板面内で酸化物半導体層２１２の膜厚に、ばらつきが生じてしまう。
【００６４】
従って、酸化物半導体層２１２中に形成されるｎ型領域２１２ａは、深さ方向すなわち酸化物半導体層２１２の膜厚方向に形成させ、横方向へ拡がるのを抑制させた構成が望ましい。
【００６５】
ｎ型領域の横方向への拡がりを抑制させた構成としては、図１（Ｂ）に示すように、結晶部を含む酸化物半導体層１１２と、酸化物半導体層１１２に接するソース電極層１０８及びドレイン電極層１１０と、を有し、酸化物半導体層１１２は、チャネル形成領域と、ソース電極層１０８及びドレイン電極層１１０と接するｎ型領域１１２ａと、を有し、チャネル形成領域と、ｎ型領域１１２ａで、結晶部の結晶方向が異なる構成である。
【００６６】
別言すれば、ｎ型領域の横方向への拡がりを抑制させた構成としては、図１（Ｂ）に示すように、結晶部を含む酸化物半導体層１１２と、酸化物半導体層１１２に接するソース電極層１０８及びドレイン電極層１１０と、を有し、酸化物半導体層１１２は、チャネル形成領域と、ソース電極層１０８及びドレイン電極層１１０と接するｎ型領域１１２ａと、を有し、ゲート絶縁層１０６が酸化物半導体層１１２に接する面である第１の被形成面１０６ａは、ソース電極層１０８が酸化物半導体層１１２に接する面である第２の被形成面１０８ａと交差部１２２で交差し、第１の被形成面１０６ａは、ドレイン電極層１１０が酸化物半導体層１１２に接する面である第３の被形成面１１０ａと交差部１２４で交差する構成である。なお、このような構成とすることにより、チャネル形成領域と、ｎ型領域１１２ａで、結晶部の結晶方向が異なることになる。
【００６７】
ここで、図１（Ｃ）を用いて、酸化物半導体層１１２の結晶部の結晶方向について説明を行う。
【００６８】
なお、図１（Ｃ）は、図１（Ｂ）に示す半導体装置の酸化物半導体層１１２周辺の拡大図を表している。酸化物半導体層１１２は、ゲート絶縁層１０６、ソース電極層１０８、及びドレイン電極層１１０で形成された凹部に沿って形成される。別言すれば、凹部は第１の被形成面１０６ａ、第２の被形成面１０８ａ、及び第３の被形成面１１０ａを有し、第１の被形成面１０６ａ、第２の被形成面１０８ａ、及び第３の被形成面１１０ａ上に酸化物半導体層１１２が形成される。酸化物半導体層１１２の結晶部は、図１（Ｃ）の矢印の方向にｃ軸が配向している。図１（Ｃ）の矢印の方向は、ゲート絶縁層１０６の上面の第１の被形成面１０６ａに接する酸化物半導体層１１２では第１の被形成面１０６ａと垂直方向であり、ソース電極層１０８の側面の第２の被形成面１０８ａに接する酸化物半導体層１１２では第２の被形成面１０８ａと垂直方向であり、ドレイン電極層１１０の側面の第３の被形成面１１０ａに接する酸化物半導体層１１２では第３の被形成面１１０ａと垂直方向であり、ソース電極層１０８及びドレイン電極層１１０の上面に接する酸化物半導体層１１２では当該上面と垂直方向である。なお、ここでは結晶部を含む酸化物半導体層１１２は、先に説明したＣＡＡＣ−ＯＳとする。
【００６９】
また、図１（Ｃ）に示すように、酸化物半導体層１１２中に形成されるｎ型領域１１２ａは、ソース電極層１０８及びドレイン電極層１１０が接触した領域に形成される。酸化物半導体層１１２が、ゲート絶縁層１０６、ソース電極層１０８、及びドレイン電極層１１０で形成された凹部に沿って形成されているため、ｎ型領域１１２ａも該凹部に沿った形状に形成される。すなわち、ソース電極層１０８の側面の第２の被形成面１０８ａ、及びドレイン電極層１１０の側面の第３の被形成面１１０ａに形成されるｎ型領域１１２ａの結晶部の結晶方向が、ゲート絶縁層１０６の上面の第１の被形成面１０６ａに形成されるチャネル形成領域の結晶部の結晶方向と異なる。従って、酸化物半導体層１１２のチャネル形成領域と、ｎ型領域１１２ａで、結晶部の結晶方向を異なる構造とすることができる。
【００７０】
ただし、図１（Ｃ）に示す構造においては、ｎ型領域１１２ａの結晶部の結晶方向は、ｎ型領域１１２ａの一部の領域、具体的には、ソース電極層１０８の上面側、及びドレイン電極層１１０上面側の領域がチャネル形成領域と結晶方向が同じである。しかし、隣接した領域にチャネル形成領域と結晶部の結晶方向が異なる領域を有するため、ｎ型領域１１２ａの横方向への拡がりを抑制することができる。
【００７１】
例えば、ｎ型領域１１２ａは、ソース電極層１０８及びドレイン電極層１１０に接する酸化物半導体層１１２に、結晶部のｃ軸が配向した方向に垂直方向に拡がる傾向があるため、ソース電極層１０８及びドレイン電極層１１０に接する酸化物半導体層１１２のｃ軸とチャネル形成領域のｃ軸を異なる方向に配向させることにより、ｎ型領域１１２ａのチャネル形成領域への拡がりを抑制することができる。
【００７２】
このように、本発明の一態様は、チャネル形成領域と結晶方向が異なる領域が、ｎ型領域１１２ａ中に少なくとも一部に形成されていればよい。
【００７３】
なお、本実施の形態において、チャネル形成領域とは、ゲート電極層１０４に重畳して設けられた酸化物半導体層１１２中のソース電極層１０８とドレイン電極層１１０との間の領域をいう。ただし、図１（Ｂ）、（Ｃ）に示すように、酸化物半導体層１１２中にｎ型領域１１２ａを含む場合においては、ゲート電極層１０４に重畳して設けられた酸化物半導体層１１２中のｎ型領域１１２ａに挟まれた領域がチャネル形成領域となる。このように、チャネル形成領域は、酸化物半導体層１１２の半導体特性に依存する。従って、ゲート電極層１０４に重畳して設けられた酸化物半導体層１１２は、その半導体特性がｉ型の場合にはチャネル形成領域となり、ｎ型の場合にはチャネル形成領域とならない。また、チャネルとは、チャネル形成領域において、電流が主として流れる領域をいう。例えば、図１（Ｃ）において、チャネルは、ゲート電極層１０４に重畳して形成された酸化物半導体層１１２のｎ型領域１１２ａ間であり、且つゲート絶縁層１０６の近傍の領域をいう。また、チャネル長（Ｌ長）は、図１（Ｃ）に示すＬの長さとなる。
【００７４】
このように、酸化物半導体層１１２中のチャネル形成領域と、ソース電極層１０８及びドレイン電極層１１０が接する酸化物半導体層１１２中のｎ型領域１１２ａとで、結晶部の結晶方向を異ならせることによって、酸化物半導体層１１２に形成されるｎ型領域１１２ａの横方向への拡がりを抑制することができる。従って、チャネル長（Ｌ長）は、設計時におけるチャネル長であるソース電極層１０８とドレイン電極層１１０との間の距離に概略等しくすることができる。
【００７５】
次に、図１に示す本発明の一態様の半導体装置のその他の構成について、以下説明を行う。
【００７６】
基板１０２としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。量産する上では、基板１０２は、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、好ましくは６００℃以下、さらに好ましくは４５０℃以下、さらに好ましくは３５０℃以下とすることが望ましい。
【００７７】
ゲート電極層１０４としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、ゲート電極層１０４は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【００７８】
ゲート絶縁層１０６としては、例えば酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化シリコン膜、窒化酸化シリコン膜などを用いればよく、積層または単層で設ける。
【００７９】
また、ゲート絶縁層１０６を積層構造とし、第１の窒化シリコン膜として、欠陥が少ない窒化シリコン膜とし、第１の窒化シリコン膜上に、第２の窒化シリコン膜として、水素放出量及びアンモニア放出量の少ない窒化シリコン膜を設け、第２の窒化シリコン膜上に酸化絶縁膜を設けることで、ゲート絶縁層１０６として、欠陥が少なく、且つ水素及びアンモニアの放出量の少ないゲート絶縁層１０６を形成することができる。この結果、ゲート絶縁層１０６に含まれる水素及び窒素が、酸化物半導体層１１２への移動を抑制することが可能である。例えば、ゲート絶縁層１０６として、３２５ｎｍの窒化シリコン膜と、５０ｎｍの酸化シリコン膜との積層構造を用いることができる。
【００８０】
また、ゲート絶縁層１０６に窒化シリコン膜を用いることで、以下の効果を得ることができる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁層を物理的に厚膜化することができる。よって、トランジスタの絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタの静電破壊を抑制することができる。
【００８１】
ゲート絶縁層１０６の厚さは、５ｎｍ以上５００ｎｍ以下、より好ましくは１０ｎｍ以上４５０ｎｍ以下、より好ましくは５０ｎｍ以上４００ｎｍ以下とするとよい。
【００８２】
ソース電極層１０８及びドレイン電極層１１０としては、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、アルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、ソース電極層１０８及びドレイン電極層１１０として、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【００８３】
第３の絶縁層１１４としては、酸化物半導体層１１２として用いる酸化物半導体との界面特性を向上させるため、無機材料の酸化物絶縁膜を用いることが好ましく、例えば酸素または窒素を含むシリコン膜を用いることができる。とくに、第３の絶縁層１１４としては、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化シリコン膜を用いると好ましい。例えば、第３の絶縁層１１４としては、厚さ１５０ｎｍ以上４００ｎｍ以下の酸化シリコン膜、酸化窒化シリコン膜等を用いることができる。
【００８４】
第４の絶縁層１１６は、酸化物半導体層１１２として用いる酸化物半導体への水分浸入を防止するブロック層としての機能を有する。第４の絶縁層１１６としては、例えば窒化シリコン膜、窒化酸化シリコン膜などを用いることができる。また、窒化シリコン膜を用いた場合、緻密性を高めるために、高温で成膜されることが好ましく、例えば基板温度３５０℃での成膜が考えられる。また、第４の絶縁層１１６として、高温で成膜する窒化シリコン膜を用いる場合は、酸化物半導体層１１２として用いる酸化物半導体から酸素が脱離し、キャリア濃度が上昇する現象が発生することがあるため、このような現象が発生しない温度が上限とする。
【００８５】
第３の絶縁層１１４及び第４の絶縁層１１６の構成としては、例えば、酸化窒化シリコン膜と、窒化シリコン膜との積層構造とすることができる。より具体的には、酸化窒化シリコン膜３００ｎｍ上に窒化シリコン膜１５０ｎｍを積層する構造などである。このとき、酸化窒化シリコン膜は、例えば、ソース電極層１０８及びドレイン電極層１１０の段差被覆部分の被覆形状が悪く、鬆があっても窒化シリコン膜によって鬆を良好に被覆することができるので好適である。
【００８６】
以上が本発明の一態様における半導体装置である。本発明の一態様の半導体装置は、酸化物半導体を用いた半導体装置において、チャネル形成領域中に酸素欠損が少ない新規な半導体装置を提供することができる。また、本発明の一態様の半導体装置は、酸化物半導体を用いた半導体装置において、チャネル長の縮小を抑制した新規な半導体装置を提供することができる。
【００８７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【００８８】
（実施の形態２）
本実施の形態では、実施の形態１に示す半導体装置の作製方法について、図１（Ｂ）を用いて以下説明する。また、実施の形態１で説明した機能と同様の機能を有する部分については、同様の符号を付し、その詳細な説明は省略する。
【００８９】
まず、基板１０２を準備する。その後、基板１０２上に導電膜を成膜し、該導電膜を所望の領域に加工することで、ゲート電極層１０４を形成する。その後、基板１０２、及びゲート電極層１０４上にゲート絶縁層１０６を形成する。なお、基板１０２、ゲート電極層１０４、及びゲート絶縁層１０６としては、先に説明した材料を用いることができる。本実施の形態においては、基板１０２としては、ガラス基板を用いる。また、ゲート電極層１０４としては、スパッタリング法を用い、膜厚１００ｎｍのタングステン膜を形成する。また、ゲート絶縁層１０６としては、ＰＥ−ＣＶＤ法を用い、膜厚３５０ｎｍの窒化シリコン膜と、膜厚５０ｎｍの酸化窒化シリコン膜を形成する。
【００９０】
次に、ゲート絶縁層１０６上に導電膜を成膜し、該導電膜を所望の領域に加工することで、ソース電極層１０８及びドレイン電極層１１０を形成する。ソース電極層１０８、及びドレイン電極層１１０としては、先に説明した材料を用いることができる。本実施の形態においては、ソース電極層１０８及びドレイン電極層１１０としては、スパッタリング法を用い、膜厚５０ｎｍのタングステン膜と、膜厚４００ｎｍのアルミニウム膜と、膜厚１００ｎｍのチタン膜を形成する。
【００９１】
次に、ゲート絶縁層１０６、ソース電極層１０８及びドレイン電極層１１０上に酸化物半導体膜を成膜し、該酸化物半導体膜を所望の領域に加工することで、酸化物半導体層１１２を形成する。これにより、酸化物半導体層１１２は、チャネル形成領域と、ソース電極層１０８及びドレイン電極層１１０と接するｎ型領域１１２ａと、を有し、チャネル形成領域は、ゲート絶縁層１０６と接する酸化物半導体層１１２に位置する。ゲート絶縁層１０６が酸化物半導体層１１２に接する面である第１の被形成面１０６ａは、ソース電極層１０８が酸化物半導体層１１２に接する面である第２の被形成面１０８ａと交差部１２２で交差し、第１の被形成面１０６ａは、ドレイン電極層１１０が酸化物半導体層１１２に接する面である第３の被形成面１１０ａと交差部１２４で交差する。酸化物半導体層１１２としては、先に説明した材料を用いることができる。本実施の形態においては、酸化物半導体層１１２としては、スパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物であるＩＧＺＯ膜を形成する。なお、ＩＧＺＯ膜の組成は、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いる。
【００９２】
また、酸化物半導体層１１２として、ＣＡＡＣ−ＯＳを用いる場合、以下の条件を適用することが好ましい。
【００９３】
成膜時の基板温度を高くすることが好ましい。例えば、基板加熱温度を１００℃以上７４０℃以下、好ましくは１００℃以上５００℃以下、さらに好ましくは１５０℃以上４５０℃以下として酸化物半導体を成膜することによりＣＡＡＣ−ＯＳを形成することができる。
【００９４】
例えば、不純物濃度を低減させてＣＡＡＣ−ＯＳを形成することにより、不純物による酸化物半導体の結晶状態の崩壊を抑制することができる。例えば、スパッタリング装置の成膜室内に存在する不純物（水素、水、二酸化炭素、及び窒素など）を低減することが好ましい。また、成膜ガス中の不純物を低減することが好ましい。例えば、成膜ガスとして露点が−８０℃以下、さらには−１００℃以下である成膜ガスを用いることが好ましい。
【００９５】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【００９６】
ＣＡＡＣ−ＯＳを成膜した後、加熱処理を行ってもよい。加熱処理の温度は、１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、ＣＡＡＣ−ＯＳの不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理によりＣＡＡＣ−ＯＳに酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。また、加熱処理を行うことで、ＣＡＡＣ−ＯＳの結晶性をさらに高めることができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、ＣＡＡＣ−ＯＳの不純物濃度をさらに短時間で低減することができる。
【００９７】
以上により作製したＣＡＡＣ−ＯＳ中の水素濃度は、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とすることができる。
【００９８】
また、以上により作製したＣＡＡＣ−ＯＳ中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
【００９９】
また、以上により作製したＣＡＡＣ−ＯＳ中の炭素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０１００】
また、以上により作製したＣＡＡＣ−ＯＳ中のシリコン濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０１０１】
また、以上により作製したＣＡＡＣ−ＯＳは、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によるｍ／ｚが２（水素分子など）である気体分子（原子）、ｍ／ｚが１８である気体分子（原子）、ｍ／ｚが２８である気体分子（原子）及びｍ／ｚが４４である気体分子（原子）の放出量が、それぞれ１×１０１９個／ｃｍ３以下、好ましくは１×１０１８個／ｃｍ３以下とすることができる。
【０１０２】
以上のようにして、ＣＡＡＣ−ＯＳを形成することができる。該ＣＡＡＣ−ＯＳを、酸化物半導体層１１２として好適に用いることができる。
【０１０３】
なお、酸化物半導体層１１２を形成した後、膜中の水素や水分を除去するために熱処理を行うことが好ましい。例えば、脱水や脱水素のために、窒素雰囲気で４５０℃１時間の熱処理、または３５０℃１時間の熱処理を行うとよい。
【０１０４】
また、酸化物半導体層１１２として酸化物半導体を用いた場合、該酸化物半導体中の酸素欠損を低減させるため、例えば窒素及び酸素雰囲気で４５０℃１時間、または窒素及び酸素雰囲気で３５０℃１時間などの熱処理をさらに行うとよい。
【０１０５】
次に、ゲート絶縁層１０６、ソース電極層１０８、ドレイン電極層１１０、及び酸化物半導体層１１２上に第３の絶縁層１１４及び第４の絶縁層１１６を形成する。なお、第３の絶縁層１１４及び第４の絶縁層１１６としては、先に説明した材料を用いることができる。本実施の形態においては、第３の絶縁層１１４としては、ＰＥ−ＣＶＤ法を用い、膜厚４５０ｎｍの酸化窒化シリコン膜を用いる。また、第４の絶縁層１１６としては、ＰＥ−ＣＶＤ法を用い、膜厚１００ｎｍの窒化シリコン膜を用いる。
【０１０６】
以上により図１（Ｂ）に示す本発明の一態様の半導体装置を作製することができる。
【０１０７】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１０８】
（実施の形態３）
本実施の形態では、実施の形態１に示す半導体装置の変形例について、図２及び図３を用いて説明する。
【０１０９】
図２（Ａ）は、半導体装置の断面図であり、図２（Ｂ）は、図２（Ａ）に示す半導体装置の一部の拡大図である。なお、図２に示す半導体装置の上面図については、図１（Ａ）に示す半導体装置と概略同等の上面図となるため、ここでは省略する。また、実施の形態１で説明した機能と同様の機能を有する部分については、同様の符号を付し、その詳細な説明は省略する。
【０１１０】
図２（Ａ）に示す半導体装置は、基板１０２上のゲート電極層１０４と、ゲート電極層１０４上のゲート絶縁層１０６と、ゲート絶縁層１０６上の第１の絶縁層１１８ａ及び第２の絶縁層１１８ｂと、ゲート絶縁層１０６、第１の絶縁層１１８ａ、及び第２の絶縁層１１８ｂによって形成された凹部と、凹部に沿って形成された結晶部を含む酸化物半導体層１１２と、第１の絶縁層１１８ａ、第２の絶縁層１１８ｂ、及び酸化物半導体層１１２上のソース電極層１０８及びドレイン電極層１１０と、を有する。
【０１１１】
別言すれば、図２（Ａ）に示す半導体装置は、ゲート絶縁層１０６、第１の絶縁層１１８ａ、及び第２の絶縁層１１８ｂ上の結晶部を含む酸化物半導体層１１２と、第１の絶縁層１１８ａ、及び酸化物半導体層１１２上のソース電極層１０８と、第２の絶縁層１１８ｂ、及び酸化物半導体層１１２上のドレイン電極層１１０と、を有し、ゲート絶縁層１０６が酸化物半導体層１１２に接する面である第１の被形成面１０６ａは、第１の絶縁層１１８ａが酸化物半導体層１１２に接する面である第２の被形成面１１８ａ１と交差部１２６で交差し、第１の被形成面１０６ａは、第２の絶縁層１１８ｂが酸化物半導体層１１２に接する面である第３の被形成面１１８ｂ１と交差部１２８で交差する。
【０１１２】
また、図２（Ａ）に示す半導体装置は、ゲート絶縁層１０６、ソース電極層１０８、ドレイン電極層１１０、及び酸化物半導体層１１２上の第３の絶縁層１１４と、第３の絶縁層１１４上の第４の絶縁層１１６を含む構成としてもよい。
【０１１３】
なお、酸化物半導体層１１２において、酸化物半導体層１１２と、ソース電極層１０８、及びドレイン電極層１１０と、が接する領域にｎ型領域１１２ａが形成されている。
【０１１４】
図２（Ａ）に示す半導体装置は、実施の形態１の図１（Ｂ）に示す半導体装置と異なる点として、第１の絶縁層１１８ａ及び第２の絶縁層１１８ｂが形成されている。また、図２（Ａ）に示す半導体装置は、酸化物半導体層１１２と接触するソース電極層１０８及びドレイン電極層１１０の位置が異なる。図１（Ｂ）に示す半導体装置においては、酸化物半導体層１１２の下部において、ソース電極層１０８及びドレイン電極層１１０が酸化物半導体層１１２と接触していたが、図２（Ａ）に示す半導体装置においては、酸化物半導体層１１２の上部において、ソース電極層１０８及びドレイン電極層１１０が酸化物半導体層１１２と接触している。従って、酸化物半導体層１１２中に形成されるｎ型領域１１２ａの位置も異なる。
【０１１５】
なお、第１の絶縁層１１８ａ及び第２の絶縁層１１８ｂとしては、ゲート絶縁層１０６で用いることのできる材料と同様の材料を用いることができる。また、第１の絶縁層１１８ａ及び第２の絶縁層１１８ｂの一部は、ゲート絶縁層の一部としても機能することができる。
【０１１６】
ここで、図２（Ｂ）に図２（Ａ）に示す半導体装置の酸化物半導体層１１２周辺の拡大図を示す。
【０１１７】
図２（Ｂ）に示すように、結晶部を含む酸化物半導体層１１２は、ゲート絶縁層１０６、第１の絶縁層１１８ａ、及び第２の絶縁層１１８ｂで形成された凹部に沿って形成される。つまり、酸化物半導体層１１２は、第１の被形成面１０６ａ、第２の被形成面１１８ａ１、及び第３の被形成面１１８ｂ１上に形成される。酸化物半導体層１１２の結晶部は、図２（Ｂ）の矢印の方向にｃ軸が配向している。図２（Ｂ）に示す矢印の方向は、第１の被形成面１０６ａ、第２の被形成面１１８ａ１、及び第３の被形成面１１８ｂ１それぞれに垂直方向である。なお、ここでは結晶部を含む酸化物半導体層１１２は、先に説明したＣＡＡＣ−ＯＳとする。
【０１１８】
また、図２（Ｂ）に示すように、酸化物半導体層１１２中に形成されるｎ型領域１１２ａは、ソース電極層１０８及びドレイン電極層１１０が接触した領域に形成される。酸化物半導体層１１２が凹部に沿って形成されているため、ｎ型領域１１２ａも該凹部に沿った形状に形成される。つまり、酸化物半導体層１１２が第２の被形成面１１８ａ１、及び第３の被形成面１１８ｂ１上に形成されるため、ｎ型領域１１２ａも第２の被形成面１１８ａ１、及び第３の被形成面１１８ｂ１に沿った形状に形成される。そして、第１の絶縁層１１８ａの側面の第２の被形成面１１８ａ１上に形成されるｎ型領域１１２ａの結晶部の結晶方向、及び第２の絶縁層１１８ｂの側面の第３の被形成面１１８ｂ１上に形成されるｎ型領域１１２ａの結晶部の結晶方向が、第１の被形成面１０６ａ上のチャネル形成領域の結晶部の結晶方向と異なる。従って、酸化物半導体層１１２のチャネル形成領域と、ｎ型領域１１２ａで、結晶部の結晶方向を異なる構造とすることができる。
【０１１９】
ただし、図２（Ｂ）に示す構造においては、ｎ型領域１１２ａの結晶部の結晶方向は、ｎ型領域１１２ａの一部の領域、具体的には、第１の絶縁層１１８ａ及び第２の絶縁層１１８ｂの上面側の領域が、ゲート絶縁層１０６の上面の第１の被形成面１０６ａ上のチャネル形成領域と結晶方向が同じである。しかし、チャネル領域と隣接した領域にチャネル形成領域と結晶部の結晶方向が異なる領域を有するため、ｎ型領域１１２ａの横方向への拡がりを抑制することができる。
【０１２０】
このように、本発明の一態様は、チャネル形成領域と結晶方向が異なる領域が、ｎ型領域１１２ａ中に少なくとも一部に形成されていればよい。
【０１２１】
また、図２（Ｂ）に示す構造においては、チャネル長（Ｌ長）は、ｎ型領域１１２ａの間の長さ（図２（Ｂ）中のＬで示した長さ）となる。
【０１２２】
次に、図２（Ｃ）に図２（Ｂ）に示す構造の変形例の断面図を示す。
【０１２３】
図２（Ｃ）に示す半導体装置は、図２（Ｂ）に示す半導体装置と異なる点として、酸化物半導体層１１２の上部に凹部が形成されている。該凹部は、ソース電極層１０８及びドレイン電極層１１０の形成時、またはソース電極層１０８及びドレイン電極層１１０の形成後の処理によって、酸化物半導体層１１２の一部が除去されることにより形成される。図２（Ｃ）に示す構成も本発明の一態様である。
【０１２４】
また、図２（Ａ）に示す半導体装置の作製方法を以下に示す。
【０１２５】
まず、基板１０２を準備する。その後、基板１０２上に導電膜を成膜し、該導電膜を所望の領域に加工することで、ゲート電極層１０４を形成する。その後、基板１０２及びゲート電極層１０４上にゲート絶縁層１０６を形成する。その後、ゲート絶縁層１０６に絶縁膜を成膜し、該絶縁膜を所望の領域に加工することで、第１の絶縁層１１８ａ及び第２の絶縁層１１８ｂを形成する。なお、基板１０２、ゲート電極層１０４、ゲート絶縁層１０６、第１の絶縁層１１８ａ、及び第２の絶縁層１１８ｂとしては、先に説明した材料を用いることができる。本実施の形態においては、基板１０２としては、ガラス基板を用いる。また、ゲート電極層１０４としては、スパッタリング法を用い、膜厚１００ｎｍのタングステン膜を形成する。また、ゲート絶縁層１０６としては、ＰＥ−ＣＶＤ法を用い、膜厚３５０ｎｍの窒化シリコン膜と、膜厚５０ｎｍの酸化窒化シリコン膜を形成する。また、第１の絶縁層１１８ａ及び第２の絶縁層１１８ｂとしては、ＰＥ−ＣＶＤ法を用い、膜厚１００ｎｍの酸化窒化シリコン膜を形成する。
【０１２６】
次に、ゲート絶縁層１０６、第１の絶縁層１１８ａ、及び第２の絶縁層１１８ｂ上に酸化物半導体膜を成膜し、該酸化物半導体膜を所望の領域に加工することで、酸化物半導体層１１２を形成する。これにより、酸化物半導体層１１２は、チャネル形成領域と、ソース電極層１０８及びドレイン電極層１１０と接するｎ型領域１１２ａと、を有し、チャネル形成領域は、ゲート絶縁層１０６と接する酸化物半導体層１１２に位置する。ゲート絶縁層１０６が酸化物半導体層１１２に接する面である第１の被形成面１０６ａは、第１の絶縁層１１８ａが酸化物半導体層１１２に接する面の第２の被形成面１１８ａ１と交差部１２６で交差し、第１の被形成面１０６ａは、第２の絶縁層１１８ｂが酸化物半導体層１１２に接する面の第３の被形成面１１８ｂ１と交差部１２８で交差する。酸化物半導体層１１２としては、先に説明した材料を用いることができる。本実施の形態においては、酸化物半導体層１１２としては、スパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物であるＩＧＺＯ膜を形成する。なお、ＩＧＺＯ膜の組成は、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いる。
【０１２７】
次に、ゲート絶縁層１０６、第１の絶縁層１１８ａ、第２の絶縁層１１８ｂ、及び酸化物半導体層１１２上に導電膜を成膜し、該導電膜を所望の領域に加工することで、ソース電極層１０８及びドレイン電極層１１０を形成する。ソース電極層１０８、及びドレイン電極層１１０としては、先に説明した材料を用いることができる。本実施の形態においては、ソース電極層１０８及びドレイン電極層１１０としては、スパッタリング法を用い、膜厚５０ｎｍのタングステン膜と、膜厚４００ｎｍのアルミニウム膜と、膜厚１００ｎｍのチタン膜を形成する。
【０１２８】
次に、ゲート絶縁層１０６、ソース電極層１０８、ドレイン電極層１１０、及び酸化物半導体層１１２上に第３の絶縁層１１４及び第４の絶縁層１１６を形成する。なお、第３の絶縁層１１４及び第４の絶縁層１１６としては、先に説明した材料を用いることができる。本実施の形態においては、第３の絶縁層１１４としては、ＰＥ−ＣＶＤ法を用い、膜厚４５０ｎｍの酸化窒化シリコン膜を用いる。また、第４の絶縁層１１６としては、ＰＥ−ＣＶＤ法を用い、膜厚１００ｎｍの窒化シリコン膜を用いる。
【０１２９】
以上の作製方法により、図２（Ａ）に示す半導体装置を作製することができる。
【０１３０】
次に、図３に示す半導体装置について、以下説明を行う。
【０１３１】
図３（Ａ）は、半導体装置の断面図であり、図３（Ｂ）は、図３（Ａ）に示す半導体装置の一部の拡大図である。なお、図３に示す半導体装置の上面図については、図１（Ａ）に示す半導体装置と概略同等の上面図となるため、ここでは省略する。また、実施の形態１で説明した機能と同様の機能を有する部分については、同様の符号を付し、その詳細な説明は省略する。
【０１３２】
図３（Ａ）に示す半導体装置は、基板１０２上のゲート電極層１０４と、ゲート電極層１０４上の凹部を有するゲート絶縁層１０６と、ゲート絶縁層１０６の凹部に沿って形成された結晶部を含む酸化物半導体層１１２と、ゲート絶縁層１０６、及び酸化物半導体層１１２上のソース電極層１０８及びドレイン電極層１１０と、を有する。
【０１３３】
別言すれば、図３（Ａ）に示す半導体装置は、基板１０２上のゲート電極層１０４と、ゲート電極層１０４上の第１の被形成面１０６ａ、第２の被形成面１０６ｂ、及び第３の被形成面１０６ｃを有するゲート絶縁層１０６と、第１の被形成面１０６ａ、第２の被形成面１０６ｂ、及び第３の被形成面１０６ｃ上の結晶部を含む酸化物半導体層１１２と、第２の被形成面１０６ｂ上の酸化物半導体層１１２に接するソース電極層１０８と、第３の被形成面１０６ｃ上の酸化物半導体層１１２に接するドレイン電極層１１０と、を有し、第１の被形成面１０６ａは、第２の被形成面１０６ｂと交差部１３０で交差し、第１の被形成面１０６ａは、第３の被形成面１０６ｃと交差部１３２で交差する。
【０１３４】
また、図３（Ａ）に示す半導体装置は、ゲート絶縁層１０６、ソース電極層１０８、ドレイン電極層１１０、及び酸化物半導体層１１２上の第３の絶縁層１１４と、第３の絶縁層１１４上の第４の絶縁層１１６を含む構成としてもよい。
【０１３５】
なお、酸化物半導体層１１２において、酸化物半導体層１１２と、ソース電極層１０８、及びドレイン電極層１１０と、が接する領域にｎ型領域１１２ａが形成されている。
【０１３６】
図３（Ａ）に示す半導体装置は、実施の形態１の図１（Ｂ）に示す半導体装置と異なる点として、ゲート絶縁層１０６の構造が異なる。図３（Ａ）に示すゲート絶縁層１０６は、チャネル形成部において、凹部を有し、第１の被形成面１０６ａ、第２の被形成面１０６ｂ、及び第３の被形成面１０６ｃを有する。また、図３（Ａ）に示す半導体装置は、図１（Ｂ）に示す半導体装置と酸化物半導体層１１２と接触するソース電極層１０８及びドレイン電極層１１０の位置が異なる。図１（Ｂ）に示す半導体装置においては、酸化物半導体層１１２の下部において、ソース電極層１０８及びドレイン電極層１１０が酸化物半導体層１１２と接触していたが、図３（Ａ）に示す半導体装置においては、酸化物半導体層１１２の上部において、ソース電極層１０８及びドレイン電極層１１０が酸化物半導体層１１２と接触している。従って、酸化物半導体層１１２中に形成されるｎ型領域１１２ａの位置も異なる。また、図３（Ａ）に示す半導体装置は、図１（Ｂ）に示す半導体装置とソース電極層１０８及びドレイン電極層１１０の形状が異なる。図３（Ｂ）に示すように、酸化物半導体層１１２の凹部の一部にソース電極層１０８及びドレイン電極層１１０を形成しても良い。
【０１３７】
ここで、図３（Ｂ）に図３（Ａ）に示す半導体装置の酸化物半導体層１１２周辺の拡大図を示す。
【０１３８】
図３（Ｂ）に示すように、結晶部を含む酸化物半導体層１１２は、ゲート絶縁層１０６の凹部に沿って形成される。つまり、酸化物半導体層１１２は、ゲート絶縁層１０６の第１の被形成面１０６ａ、第２の被形成面１０６ｂ、及び第３の被形成面１０６ｃ上に形成される。酸化物半導体層１１２の結晶部は、図３（Ｂ）の矢印の方向にｃ軸が配向している。図３（Ｂ）に示す矢印の方向は、第１の被形成面１０６ａ、第２の被形成面１０６ｂ、及び第３の被形成面１０６ｃそれぞれに垂直方向である。なお、ここでは結晶部を含む酸化物半導体層１１２は、先に説明したＣＡＡＣ−ＯＳとする。
【０１３９】
また、図３（Ｂ）に示すように、酸化物半導体層１１２中に形成されるｎ型領域１１２ａは、ソース電極層１０８及びドレイン電極層１１０が接触した領域に形成される。酸化物半導体層１１２が凹部に沿って形成されているため、ｎ型領域１１２ａも該凹部に沿った形状に形成される。つまり、酸化物半導体層１１２が第２の被形成面１０６ｂ、及び第３の被形成面１０６ｃ上に形成されるため、ｎ型領域１１２ａも第２の被形成面１０６ｂ、及び第３の被形成面１０６ｃに沿った形状に形成される。そして、ゲート絶縁層１０６の第２の被形成面１０６ｂ上に形成されるｎ型領域１１２ａの結晶部の結晶方向、及びゲート絶縁層１０６の第３の被形成面１０６ｃ上に形成されるｎ型領域１１２ａの結晶部の結晶方向が、第１の被形成面１０６ａ上のチャネル形成領域の結晶部の結晶方向と異なる。
従って、酸化物半導体層１１２のチャネル形成領域と、ｎ型領域１１２ａで、結晶部の結晶方向を異なる構造とすることができる。
【０１４０】
ただし、図３（Ｂ）に示す構造においては、ｎ型領域１１２ａの結晶部の結晶方向は、ｎ型領域１１２ａの一部の領域、具体的には、ゲート絶縁層１０６の上面側の領域が、第１の被形成面１０６ａ上のチャネル形成領域と結晶方向が同じである。しかし、チャネル形成領域と隣接した領域にチャネル形成領域と結晶部の結晶方向が異なる領域を有するため、ｎ型領域１１２ａの横方向への拡がりを抑制することができる。
【０１４１】
このように、本発明の一態様は、チャネル形成領域と結晶方向が異なる領域が、ｎ型領域１１２ａ中に少なくとも一部に形成されていればよい。
【０１４２】
また、図３（Ｂ）に示す構造においては、チャネル長（Ｌ長）は、ｎ型領域１１２ａの間の長さ（図３（Ｂ）中のＬで示した長さ）となる。
【０１４３】
次に、図３（Ｃ）に図３（Ｂ）に示す構造の変形例の断面図を示す。
【０１４４】
図３（Ｃ）に示す半導体装置は、図３（Ｂ）に示す半導体装置と異なる点として、酸化物半導体層１１２の上部に凹部が形成されている。該凹部は、ソース電極層１０８及びドレイン電極層１１０の形成時、またはソース電極層１０８及びドレイン電極層１１０の形成後の処理によって、酸化物半導体層１１２の一部が除去されることにより形成される。図３（Ｃ）に示す構成も本発明の一態様である。
【０１４５】
また、図３（Ａ）に示す半導体装置の作製方法を以下に示す。
【０１４６】
まず、基板１０２を準備する。その後、基板１０２上に導電膜を成膜し、該導電膜を所望の領域に加工することで、ゲート電極層１０４を形成する。その後、基板１０２及びゲート電極層１０４上にゲート絶縁層１０６を形成する。その後、ゲート絶縁層１０６の所望の領域を加工することで、第１の被形成面１０６ａ、第２の被形成面１０６ｂ、及び第３の被形成面１０６ｃからなる凹部を有するゲート絶縁層１０６を形成する。なお、基板１０２、ゲート電極層１０４、及びゲート絶縁層１０６としては、先に説明した材料を用いることができる。本実施の形態においては、基板１０２としては、ガラス基板を用いる。また、ゲート電極層１０４としては、スパッタリング法を用い、膜厚１００ｎｍのタングステン膜を形成する。また、ゲート絶縁層１０６としては、ＰＥ−ＣＶＤ法を用い、膜厚３５０ｎｍの窒化シリコン膜と、膜厚１５０ｎｍの酸化窒化シリコン膜を形成する。また、ゲート絶縁層１０６に設けられた凹部の深さとしては、１００ｎｍとする。
【０１４７】
次に、ゲート絶縁層１０６上に酸化物半導体膜を成膜し、該酸化物半導体膜を所望の領域に加工することで、酸化物半導体層１１２を形成する。これにより、酸化物半導体層１１２は、チャネル形成領域と、ソース電極層１０８及びドレイン電極層１１０と接するｎ型領域１１２ａと、を有し、チャネル形成領域は、ゲート絶縁層１０６の第１の被形成面１０６ａ上の酸化物半導体層１１２に位置する。第１の被形成面１０６ａは、ゲート絶縁層１０６の第２の被形成面１０６ｂと交差部１３０で交差し、第１の被形成面１０６ａは、ゲート絶縁層１０６の第３の被形成面１０６ｃと交差部１３２で交差する。酸化物半導体層１１２としては、先に説明した材料を用いることができる。本実施の形態においては、酸化物半導体層１１２としては、スパッタリング法を用い、膜厚３５ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物であるＩＧＺＯ膜を形成する。なお、ＩＧＺＯ膜の組成は、原子数比でＩｎ：Ｇａ：Ｚｎ＝１：１：１のターゲットを用いる。
【０１４８】
次に、ゲート絶縁層１０６、及び酸化物半導体層１１２上に導電膜を成膜し、該導電膜を所望の領域に加工することで、ソース電極層１０８及びドレイン電極層１１０を形成する。ソース電極層１０８、及びドレイン電極層１１０としては、先に説明した材料を用いることができる。本実施の形態においては、ソース電極層１０８及びドレイン電極層１１０としては、スパッタリング法を用い、膜厚５０ｎｍのタングステン膜と、膜厚４００ｎｍのアルミニウム膜と、膜厚１００ｎｍのチタン膜を形成する。
【０１４９】
次に、ゲート絶縁層１０６、ソース電極層１０８、ドレイン電極層１１０、及び酸化物半導体層１１２上に第３の絶縁層１１４及び第４の絶縁層１１６を形成する。なお、第３の絶縁層１１４及び第４の絶縁層１１６としては、先に説明した材料を用いることができる。本実施の形態においては、第３の絶縁層１１４としては、ＰＥ−ＣＶＤ法を用い、膜厚４５０ｎｍの酸化窒化シリコン膜を用いる。また、第４の絶縁層１１６としては、ＰＥ−ＣＶＤ法を用い、膜厚１００ｎｍの窒化シリコン膜を用いる。
【０１５０】
以上の作製方法により、図３（Ａ）に示す半導体装置を作製することができる。
【０１５１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１５２】
（実施の形態４）
本実施の形態では、実施の形態１、及び実施の形態３に示す半導体装置の変形例について、図４及び図５を用いて説明を行う。また、実施の形態１、及び実施の形態３で説明した機能と同様の機能を有する部分については、同様の符号を付し、その詳細な説明は省略する。
【０１５３】
図４（Ａ）は、図１（Ｃ）に示す半導体装置の変形例を示す断面図であり、図４（Ｂ）は、図２（Ｂ）に示す半導体装置の変形例を示す断面図であり、図４（Ｃ）は、図３（Ｃ）に示す半導体装置の変形例の断面図である。なお、図４（Ａ）乃至図４（Ｃ）は、半導体装置の一部であり、酸化物半導体層１１２周辺の構造を拡大して表している。
【０１５４】
本実施の形態では、図１乃至図３に示す半導体装置の酸化物半導体層１１２の代わりに、酸化物積層１５２を用いる構成である。
【０１５５】
酸化物積層１５２は、酸化物半導体層１１２と、酸化物半導体層１１２上に形成された酸化物層１１３と、を有する。
【０１５６】
ここで、酸化物積層１５２の詳細について、以下説明を行う。
【０１５７】
酸化物半導体層１１２としては、実施の形態１に示す材料を用いることができる。とくに、酸化物半導体層１１２としては、酸化物半導体層を用い、該酸化物半導体層は、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される層を含むことが好ましい。
【０１５８】
酸化物層１１３は、酸化物半導体層１１２を構成する元素の一種以上から構成され、伝導帯下端のエネルギーが酸化物半導体層１１２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下真空準位に近い酸化物層である。このとき、ゲート電極層１０４に電界を印加すると、酸化物積層１５２のうち、伝導帯下端のエネルギーが小さい酸化物半導体層１１２にチャネルが形成される。すなわち、酸化物半導体層１１２と第３の絶縁層１１４との間に酸化物層１１３を有することによって、トランジスタのチャネルを第３の絶縁層１１４と接しない酸化物半導体層１１２に形成することができる。
【０１５９】
また、酸化物半導体層１１２を構成する元素の一種以上から酸化物層１１３が構成されるため、酸化物半導体層１１２と酸化物層１１３との間において、界面散乱が起こりにくい。従って、酸化物半導体層１１２と酸化物層１１３との間において、キャリアの動きが阻害されないため、トランジスタの電界効果移動度が高くなる。また、酸化物半導体層１１２と酸化物層１１３との間に界面準位を形成しにくい。酸化物半導体層１１２と酸化物層１１３との間に界面準位があると、該界面をチャネルとしたしきい値電圧の異なる第２のトランジスタが形成され、トランジスタの見かけ上のしきい値電圧が変動することがある。従って、酸化物層１１３を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきを低減することができる。
【０１６０】
酸化物層１１３としてはＩｎ−Ｍ−Ｚｎ酸化物（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記され、酸化物半導体層１１２よりもＭの原子数比が高い酸化物層を含む。具体的には、酸化物層１１３として、酸化物半導体層１１２よりも前述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物層を用いる。前述の元素はインジウムよりも酸素と強く結合するため、酸素欠損が酸化物層に生じることを抑制する機能を有する。即ち、酸化物層１１３は、酸化物半導体層１１２として用いる酸化物半導体よりも酸素欠損が生じにくい酸化物層である。
【０１６１】
つまり、酸化物半導体層１１２、酸化物層１１３が、少なくともインジウム、亜鉛及びＭ（Ａｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物であるとき酸化物層１１３をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１［原子数比］、酸化物半導体層１１２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比］、とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層１１２において、ｙ２がｘ２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２と同じか３倍未満であることが好ましい。
【０１６２】
なお、酸化物半導体層１１２がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物層１１３がＩｎ−Ｍ−Ｚｎ酸化物であるとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。
【０１６３】
酸化物半導体層１１２、及び酸化物層１１３には、例えば、インジウム、亜鉛及びガリウムを含んだ酸化物半導体を用いることができる。具体的には、酸化物半導体層１１２としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができ、酸化物層１１３としては、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：６：１０［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：９：６［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、又はその近傍の組成を有する酸化物を用いることができる。
【０１６４】
また、酸化物半導体層１１２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物層１１３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０１６５】
ここで、図４（Ａ）、（Ｂ）の酸化物積層１５２近傍の一点鎖線Ｂ１−Ｂ２におけるエネルギーバンド構造について、図５（Ａ）を用いて説明する。
【０１６６】
図５（Ａ）に示すエネルギーバンド構造において、例えば、酸化物半導体層１１２としてエネルギーギャップが３．１５ｅＶである酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）を用い、酸化物層１１３としてエネルギーギャップが３．５ｅＶであるＩｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２）を用いる。また、図５（Ａ）に表すＥｃは、ゲート絶縁層１０６、酸化物半導体層１１２、酸化物層１１３、第３の絶縁層１１４のそれぞれの伝導帯下端のエネルギーを示す。
【０１６７】
図５（Ａ）に示すように、酸化物積層１５２において、酸化物半導体層１１２と酸化物層１１３との界面近傍における伝導帯の下端が連続的に変化している。すなわち、酸化物半導体層１１２と酸化物層１１３との界面近傍では、トラップ中心や再結合中心のような欠陥準位、あるいはキャリアの流れを阻害する障壁を形成する不純物が存在しない又は極めて少ないため、障壁が無く緩やかに変化している。このような接合を本明細書においては連続接合とよぶ。酸化物半導体層１１２と酸化物層１１３との間で酸素が相互的に移動することでこのようなバンド形状を形成する。仮に、積層された半導体層と酸化物層との間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップ又は再結合してキャリアは消滅してしまう。酸化物積層１５２において、酸化物半導体層１１２における伝導帯の下端のエネルギーが最も低いため、当該領域がチャネルとして機能する。
【０１６８】
上述の連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式のスパッタリング装置を用いて各層を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（１×１０−４Ｐａ〜５×１０−７Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体、特に炭素または水素を含む気体が逆流しないようにしておくことが好ましい。
【０１６９】
なお、酸化物半導体層１１２及び酸化物層１１３における、真空準位と伝導帯下端のエネルギー差（電子親和力ともいう）は、各層において真空準位と価電子帯上端のエネルギー差（イオン化ポテンシャルともいう）からエネルギーギャップを引くことで求めることができる。エネルギーギャップは分光エリプソメータを用いて測定することができ、イオン化ポテンシャルは紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定することができる。
【０１７０】
なお、酸化物半導体層１１２と酸化物層１１３との界面近傍における伝導帯の下端のエネルギー差ΔＥ１が小さいと、酸化物半導体層１１２を流れるキャリアが酸化物層１１３の伝導帯の下端を乗り越え、トラップ準位１２０に捕獲されてしまう。このため、酸化物半導体層１１２と酸化物層１１３との伝導帯の下端のエネルギー差ΔＥ１を０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とするとよい。
【０１７１】
また、酸化物積層１５２は、酸化物層１１３を有するため、トランジスタのチャネルを第３の絶縁層１１４と接しない酸化物半導体層１１２に形成することができる。また、第３の絶縁層１１４として、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化シリコン膜等を用いた場合、第３の絶縁層１１４から酸化物積層１５２に含まれる酸化物半導体層１１２に酸素を移動させることが可能であり、酸化物半導体層１１２の酸素欠損を低減することができる。
【０１７２】
次に、図４（Ｃ）の酸化物積層１５２近傍の一点鎖線Ｂ３−Ｂ４におけるエネルギーバンド構造について、図５（Ｂ）を用いて説明する。
【０１７３】
なお、図５（Ｂ）に表すＥｃは、ゲート絶縁層１０６、酸化物半導体層１１２、第３の絶縁層１１４のそれぞれの伝導帯下端のエネルギーを示す。
【０１７４】
図４（Ｃ）に示す構成において、ソース電極層１０８及びドレイン電極層１１０の形成時に酸化物積層１５２の上方、すなわち酸化物層１１３の一部が除去される場合がある。特に酸化物層１１３をウエットエッチング法によりエッチングした場合、Ｉｎが優先的に除去される場合がある。このため、酸化物半導体層１１２の上面は、酸化物層１１３の成膜時にＧａＯｘ層又は酸化物半導体層１１２と酸化物層１１３との混合層（以下、ＧａＯｘ層又は混合層１３３とよぶ）が形成される場合がある。
【０１７５】
例えば、酸化物半導体層１１２が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物であり、酸化物層１１３が、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：６：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物である場合、酸化物半導体層１１２よりも酸化物層１１３のＧａの含有量が多いため、酸化物半導体層１１２の上面には、ＧａＯｘ層又は混合層１３３が形成されうる。
【０１７６】
従って、酸化物層１１３の一部が除去された場合においても、第３の絶縁層１１４側の酸化物半導体層１１２の伝導帯下端のエネルギーが高くなり、図５（Ｂ）に示すバンド構造のようになると考えられる。
【０１７７】
なお、本実施の形態においては、酸化物積層１５２は、酸化物半導体層１１２と、酸化物層１１３と、の２層の積層構造について、例示したが、これに限定されず、例えば、３層以上の積層構造とすることができる。３層構造としては、例えば、本実施の形態に示す酸化物積層１５２の下層、すなわち酸化物半導体層１１２の下層に、さらに１層設ける構成としてもよい。酸化物半導体層１１２の下層に設ける層の構成としては、例えば、酸化物層１１３と同様の構成を適用することができる。
【０１７８】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１７９】
（実施の形態５）
本実施の形態では、本発明の一態様の半導体装置を用いた表示装置について、図６を用いて説明を行う。
【０１８０】
図６（Ａ）は表示装置の上面図を示し、図６（Ｂ）は図６（Ａ）における一点鎖線Ｃ１−Ｃ２の断面図に相当する。
【０１８１】
図６（Ａ）に示す表示装置は、第１の基板３０２上に設けられた画素部３７４と、画素部３７４の外側に隣接し、画素部３７４に信号を供給する駆動回路であるゲートドライバ回路部３７６及びソースドライバ回路部３７８を囲むようにして、シール材（図示せず）が設けられ、第２の基板（図示せず）によって封止されている。よって画素部３７４と、ゲートドライバ回路部３７６と、ソースドライバ回路部３７８とは、第１の基板３０２とシール材と第２の基板によって、表示素子と共に封止されている。
【０１８２】
また、図６（Ａ）においては、ゲートドライバ回路部３７６及びソースドライバ回路部３７８を画素部３７４と同じ第１の基板３０２に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部３７６のみを第１の基板３０２に形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を、第１の基板３０２に実装する構成としても良い。
【０１８３】
また、図６（Ａ）においては、ゲートドライバ回路部３７６は画素部３７４の両側に２列配置する構成について例示しているが、この構成に限定されない。例えば、画素部３７４の片側にのみゲートドライバ回路部３７６を配置する構成としても良い。
【０１８４】
なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方法、ワイヤボンディング方法、或いはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）方法などを用いることができる。
【０１８５】
このように、トランジスタを含む駆動回路の一部または全体を、画素部３７４と同じ第１の基板３０２上に一体形成し、システムオンパネルを形成することができる。
【０１８６】
また、駆動回路であるゲートドライバ回路部３７６に、駆動トランジスタが形成されている。ゲートドライバ回路部３７６は、画素部３７４の各画素に含まれるトランジスタに信号を供給することができる。
【０１８７】
図６（Ａ）に示す表示装置の構成をより具体的に説明するため、図６（Ａ）におけるＣ１−Ｃ２の断面図に相当する図６（Ｂ）を用いて、表示装置の詳細な構成について、以下説明を行う。なお、図６（Ｂ）に示す表示装置においては、表示素子として液晶素子を用い、その駆動モードは、垂直配向（ＶＡ）モードを用いた一態様について説明する。
【０１８８】
ゲートドライバ回路部３７６において、第１の基板３０２と、第１の基板３０２上にゲート電極層３０４と、ゲート電極層３０４上にゲート絶縁層３０６と、ゲート絶縁層３０６上にソース電極層３０８及びドレイン電極層３１０と、ゲート絶縁層３０６、ソース電極層３０８、及びドレイン電極層３１０上に酸化物半導体層３１２と、を含む駆動トランジスタが形成されている。
【０１８９】
また、ゲートドライバ回路部３７６において、駆動トランジスタ上、より詳しくはゲート絶縁層３０６、ソース電極層３０８、ドレイン電極層３１０、及び酸化物半導体層３１２上に第３の絶縁層３１４と、第３の絶縁層３１４上に第４の絶縁層３１６と、第４の絶縁層３１６上に平坦化絶縁層３１８と、平坦化絶縁層３１８上に第５の絶縁層３２０と、第５の絶縁層３２０上に第１の配向膜３２４と、第１の配向膜３２４上に液晶層３６４と、液晶層３６４上に第２の配向膜３６２と、第２の配向膜３６２上に有機絶縁層３５８と、有機絶縁層３５８上に遮光層３５６と、遮光層３５６上に第２の基板３５２と、が形成されている。
【０１９０】
また、画素部３７４において、第１の基板３０２と、第１の基板３０２上にゲート電極層３０４と、ゲート電極層３０４上にゲート絶縁層３０６と、ゲート絶縁層３０６上にソース電極層３０８及びドレイン電極層３１０と、ゲート絶縁層３０６、ソース電極層３０８、及びドレイン電極層３１０上に酸化物半導体層３１２と、を含む画素トランジスタが形成されている。
【０１９１】
また、画素部３７４において、画素トランジスタ上、より詳しくはゲート絶縁層３０６、ソース電極層３０８、ドレイン電極層３１０、及び酸化物半導体層３１２上に第３の絶縁層３１４と、第３の絶縁層３１４上に第４の絶縁層３１６と、第４の絶縁層３１６上に平坦化絶縁層３１８と、が形成されている。また、第３の絶縁層３１４、第４の絶縁層３１６、平坦化絶縁層３１８に、画素トランジスタのドレイン電極層３１０に達する開口部が設けられており、該開口部及び平坦化絶縁層３１８上に第５の絶縁層３２０が形成されている。また、ドレイン電極層３１０に達する開口部、及び第５の絶縁層３２０上に画素電極層３２２が形成されている。また、第５の絶縁層３２０、及び画素電極層３２２上には、第１の配向膜３２４と、第１の配向膜３２４上に液晶層３６４と、液晶層３６４上に第２の配向膜３６２と、第２の配向膜３６２に対向電極層３６０と、対向電極層３６０上に有機絶縁層３５８と、有機絶縁層３５８上に有色層３５４及び遮光層３５６と、有色層３５４及び遮光層３５６上に第２の基板３５２と、が形成されている。
【０１９２】
なお、画素電極層３２２と、第１の配向膜３２４と、液晶層３６４と、第２の配向膜３６２と、対向電極層３６０と、により表示素子である液晶素子が形成されている。
【０１９３】
本実施の形態においては、実施の形態１に示す半導体装置を、ゲートドライバ回路部３７６の駆動トランジスタと、画素部３７４の画素トランジスタに適用する構成である。このように、本発明の一態様の半導体装置は、表示装置の駆動トランジスタまたは画素トランジスタに用いることができる。
【０１９４】
本発明の一態様の半導体装置を、表示装置の駆動トランジスタまたは画素トランジスタに用いることで、チャネル長の縮小が抑制された駆動トランジスタまたは画素トランジスタとすることができる。従って、表示装置の表示品位を向上させることができる。
【０１９５】
なお、図６（Ｂ）に示す表示装置において、第１の基板３０２は実施の形態１に示す基板１０２、ゲート電極層３０４は実施の形態１に示すゲート電極層１０４、ゲート絶縁層３０６は実施の形態１に示すゲート絶縁層１０６、ソース電極層３０８は実施の形態１に示すソース電極層１０８、ドレイン電極層３１０は実施の形態１に示すドレイン電極層１１０、酸化物半導体層３１２は実施の形態１に示す酸化物半導体層１１２、第３の絶縁層３１４は実施の形態１に示す第３の絶縁層１１４、第４の絶縁層３１６は実施の形態１に示す第４の絶縁層１１６と、それぞれ同様の機能を有し、実施の形態１に示す材料及び手法により形成することができる。
【０１９６】
また、図６（Ｂ）に示す表示装置において、平坦化絶縁層３１８としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、平坦化絶縁層３１８を形成してもよい。平坦化絶縁層３１８を用いることにより、トランジスタ等の凹凸を平坦化させることが可能となる。また、画素電極層３２２及び対向電極層３６０としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【０１９７】
また、図６（Ｂ）に示す表示装置において、第５の絶縁層３２０としては、第４の絶縁層３１６と同様な材料及び手法を用いて形成することができる。また、第１の配向膜３２４及び第２の配向膜３６２としては、アクリル系樹脂、ポリイミド系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また、液晶層３６４としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等の液晶材料を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
【０１９８】
また、本実施の形態においては、液晶素子は、垂直配向（ＶＡ）モードを用いた表示装置について例示したが、これに限定されない。例えば、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モードなどを用いることができる。
【０１９９】
また、上述した垂直配向モードとしては、いくつか挙げられるが、例えば、ＭＶＡ（Ｍｕｌｔｉ−Ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いることができる。また、画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されているマルチドメイン化あるいはマルチドメイン設計といわれる方法を用いてもよい。
【０２００】
また、図６（Ａ）、（Ｂ）においては、図示していないが、偏光部材、位相差部材、反射防止部材などの光学部材（光学基板）などを適宜設けても良い。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
【０２０１】
また、画素部３７４における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、ＲＧＢ（Ｒは赤、Ｇは緑、Ｂは青を表す）の三色に限定されない。例えば、ＲＧＢＷ（Ｗは白を表す）、又はＲＧＢに、イエロー、シアン、マゼンタ等を一色以上追加したものがある。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示装置に限定されるものではなく、モノクロ表示の表示装置に適用することもできる。
【０２０２】
また、第２の基板３５２上には、スペーサ（図示せず）が形成されており、第１の基板３０２と第２の基板３５２との間隔（セルギャップともいう）を制御するために設けられている。なお、セルギャップにより、液晶層３６４の膜厚が決定される。なお、スペーサとしては、絶縁層を選択的にエッチングすることで得られる柱状のスペーサ、球状のスペーサ等の任意の形状のスペーサを用いればよい。
【０２０３】
また、有色層３５４は、所謂カラーフィルタとして機能する。有色層３５４としては、特定波長帯域の光に対して透過性を示す材料を用いればよく、染料や顔料を含有した有機樹脂膜等を用いることができる。
【０２０４】
また、遮光層３５６は、所謂ブラックマトリクスとして機能する。遮光層３５６としては、隣接する画素間の放射光を遮光できればよく、金属膜、及び黒色染料や黒色顔料を含有した有機樹脂膜等を用いることができる。
【０２０５】
また、有機絶縁層３５８としては、有色層３５４に含まれるイオン性物質が液晶層３６４中に拡散しないように設ける。ただし、有機絶縁層３５８は、この構成に限定されず、設けない構成としても良い。
【０２０６】
また、シール材としては、熱硬化型樹脂、または紫外線硬化型の樹脂等を用いることができる。
【０２０７】
以上が本発明の一態様の半導体装置を用いた表示装置である。
【０２０８】
また、本発明の一態様としては、上述した表示装置を有する電子機器に適用してもよい。
【０２０９】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【符号の説明】
【０２１０】
１０２    基板
１０４    ゲート電極層
１０６    ゲート絶縁層
１０６ａ    第１の被形成面
１０６ｂ    第２の被形成面
１０６ｃ    第３の被形成面
１０８    ソース電極層
１０８ａ    第２の被形成面
１１０    ドレイン電極層
１１０ａ    第３の被形成面
１１２    酸化物半導体層
１１２ａ    ｎ型領域
１１３    酸化物層
１１４    第３の絶縁層
１１６    第４の絶縁層
１１８ａ    第１の絶縁層
１１８ａ１    第２の被形成面
１１８ｂ    第２の絶縁層
１１８ｂ１    第３の被形成面
１２０    トラップ準位
１２２，１２４，１２６，１２８，１３０，１３２    交差部
１３３    混合層
１５２    酸化物積層
２０２    基板
２０４    ゲート電極層
２０６    ゲート絶縁層
２０８    ソース電極層
２１０    ドレイン電極層
２１２    酸化物半導体層
２１２ａ    ｎ型領域
２１４    第３の絶縁層
２１６    第４の絶縁層
３０２    第１の基板
３０４    ゲート電極層
３０６    ゲート絶縁層
３０８    ソース電極層
３１０    ドレイン電極層
３１２    酸化物半導体層
３１４    第３の絶縁層
３１６    第４の絶縁層
３１８    平坦化絶縁層
３２０    第５の絶縁層
３２２    画素電極層
３２４    第１の配向膜
３５２    第２の基板
３５４    有色層
３５６    遮光層
３５８    有機絶縁層
３６０    対向電極層
３６２    配向膜
３６４    液晶層
３７４    画素部
３７６    ゲートドライバ回路部
３７８    ソースドライバ回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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