(57)【要約】 【課題】  高速な動作が可能な半導体装置を提供する。【解決手段】  第１ノードに接続されたパッドと、一端が前記第１ノードに接続された第１のトランジスタを有する第１の出力バッファ回路と、前記第１ノードに電気的に接続された第２ノードと、一端が前記第２ノードに電気的に接続された第２のトランジスタを有する第２の出力バッファ回路とを具備し、前記第２トランジスタのコンタクトからゲート間の距離は、前記第１のトランジスタのコンタクトからゲート間の距離よりも小さいことを特徴とする。【選択図】図４
2014103282.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードに接続されたパッドと、
一端が前記第１ノードに接続された第１のトランジスタを有する第１の出力バッファ回
路と、
前記第１ノードに電気的に接続された第２ノードと、
一端が前記第２ノードに電気的に接続された第２のトランジスタを有する第２の出力バ
ッファ回路とを具備し、
前記第２トランジスタのコンタクトからゲート間の距離は、前記第１のトランジスタの
コンタクトからゲート間の距離よりも小さいことを特徴とする半導体装置。
【請求項２】
前記第１ノードに電気的に接続された第３ノードを更に有し、
前記第１の出力バッファは、前記第１ノードに接続された第３のトランジスタを更に有
し、
前記第２の出力バッファは、第３ノードに接続された第４のトランジスタを更に有し、
前記第１のトランジスタ、前記第２のトランジスタはｐ型トランジスタであり、
前記第３のトランジスタ、前記第４のトランジスタはｎ型トランジスタであり、
前記第１のトランジスタ、前記第２のトランジスタの他端はそれぞれ電源電圧に接続さ
れ、
前記第３のトランジスタ、前記第４のトランジスタの他端はそれぞれ接地電圧に接続さ
れていることを特徴とする請求項１に記載の半導体装置半導体装置。
【請求項３】
第１ノードに接続されたパッドと、
一端が前記第１ノードに接続された第１のトランジスタと、一端が前記第１ノードに接
続された第３のトランジスタとを有する第１の出力バッファ回路と、
一端が前記第１ノードに電気的に接続された第２のトランジスタと、一端が前記第１ノ
ードに電気的に接続された第４のトランジスタとを有する第２の出力バッファ回路とを具
備し、
前記第２トランジスタのコンタクトからゲート間の距離は、前記第１のトランジスタの
コンタクトからゲート間の距離よりも小さく、
前記第１のトランジスタ、前記第２のトランジスタはｐ型トランジスタであり、
前記第３のトランジスタ、前記第４のトランジスタはｎ型トランジスタであり、
前記第１のトランジスタ、前記第２のトランジスタの他端はそれぞれ電源電圧に接続さ
れ、
前記第３のトランジスタ、前記第４のトランジスタの他端はそれぞれ接地電圧に接続さ
れ、
前記第１ノードと前記第２のトランジスタの間、又は、前記第１ノードと前記第４のト
ランジスタの間の少なくとも一方に抵抗が配置されていることを特徴とする半導体装置。
【請求項４】
前記第１ノードと前記第２ノードの間、又は、前記第１ノードと前記第３ノードの間の
少なくとも一方に抵抗が配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１ノードに入力バッファが接続されていることを特徴とする請求項１乃至４に記
載のいずれかの半導体装置。
【請求項６】
前記第１の出力バッファは複数個配置されており、前記第２の出力バッファは複数個配
置されていることを特徴とする請求項１乃至５に記載のいずれかの半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に係わり、例えば半導体チップ或いは半導体チップを
内蔵するパッケージの静電放電（ＥＳＤ）からの保護回路に関する。
【背景技術】
【０００２】
半導体装置には、ＥＳＤから内部回路を保護するため、半導体チップのパッドにＥＳＤ
保護のための保護回路が接続されている。この保護素子をパッドに接続することによりピ
ン容量が大きくなる。このピン容量が増加すると信号の伝播速度が低下し、高速な動作を
行うことが困難となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２０６０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、高速な動作が可能な半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置の一態様は、第１ノードに接続されたパッドと、一端が前記第
１ノードに接続された第１のトランジスタを有する第１の出力バッファ回路と、前記第１
ノードに電気的に接続された第２ノードと、一端が前記第２ノードに電気的に接続された
第２のトランジスタを有する第２の出力バッファ回路とを具備し、前記第２トランジスタ
のコンタクトからゲート間の距離は、前記第１のトランジスタのコンタクトからゲート間
の距離よりも小さいことを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】ＮＡＮＤ型フラッシュメモリの構成の一例を示すブロック図。
【図２】メモリセルアレイの回路構成の一例を示す回路図。
【図３】第１の実施形態に係るバッファの一例を示すブロック図。
【図４】第１の実施形態に係るバッファ部の一例を示す回路図。
【図５】出力バッファ回路に配置されたトランジスタのレイアウトの一例を示す図面。
【図６】バッファ部の第２の変形例の一例を示す回路図。
【図７】バッファ部の第３の変形例の一例を示す回路図。
【図８】第２の実施形態に係る半導体装置の一例を示す図面。
【図９】第２の実施形態に係る第２の半導体チップのバッファ部の一例を示す回路図。
【図１０】第２の実施形態に係る第２の半導体チップのバッファ部の変形例の一例を示す回路図。
【図１１】第２の実施形態に係る半導体装置の第１の変形例の一例を示す図面。
【図１２】第３の実施形態に係る半導体装置の一例を示す図面。
【図１３】第３の実施形態に係る半導体装置の第１の変形例の一例を示す図面。
【図１４】第４の実施形態に係る半導体装置の一例を示す図面。
【発明を実施するための形態】
【０００７】
以下、実施の形態について、図面を参照して説明する。
【０００８】
（第１の実施形態）
以下、本発明の実施の形態について、図面を参照して説明する。
【０００９】
先ず、図１乃至図２を用いて、本実施形態に適用できる半導体装置の一例としてＮＡＮ
Ｄ型フラッシュメモリの構成を例に挙げて説明する。
【００１０】
図１は、ＮＡＮＤ型フラッシュメモリの構成の一例を示すブロック図である。ＮＡＮＤ
型フラッシュメモリ１００は、データを記憶するメモリセルＭＣをマトリクス状に配置し
てなるメモリセルアレイ１を備えている。このメモリセルアレイ１は、複数のビット線Ｂ
Ｌ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセ
ルＭＣは、１つのメモリセルにｎビット（ｎは１以上の自然数）のデータを記憶すること
ができる。
【００１１】
ホストまたはメモリコントローラＨＭから供給されたＮＡＮＤ型フラッシュメモリの動
作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、バッファ４に入
力される。バッファ４に入力された書き込みデータは、ビット線制御回路２によって選択
されたビット線ＢＬｓに供給される。また、各種コマンドＣＭＤ及びアドレスＡＤＤは、
制御回路５に入力され、制御回路５は、コマンドＣＭＤ及びアドレスＡＤＤに基づいて昇
圧回路６やドライバ７を制御する。また、バッファ４には制御信号ＡＬＥ（アドレス・ラ
ッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネー
ブル）、ＲＷ（リード・イネーブル）も入力される。また、制御回路５は、バッファ４に
配置された出力バッファ回路などを制御することができる。
【００１２】
昇圧回路６は制御回路５の制御により、書き込み、読み出し、消去に必要な電圧を生成
し、ドライバ７に供給する。ドライバ７は制御回路５の制御により、これらの電圧をビッ
ト線制御回路２、ワード線制御回路３に供給する。ビット線制御回路２、ワード線制御回
路３はこれらの電圧によりメモリセルＭＣからデータを読み出し、メモリセルＭＣへデー
タを書き込み、メモリセルＭＣのデータの消去を行う。
【００１３】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、
及びワード線ＷＬの電圧を制御するためのワード線制御回路３が接続されている。また、
ビット線制御回路２、ワード線制御回路３はドライバ７に接続されている。
【００１４】
すなわち、ドライバ７はアドレスＡＤＤに基づいてビット線制御回路２を制御し、ビッ
ト線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ド
ライバ７はアドレスＡＤＤに基づいてビット線制御回路２を制御し、ビット線ＢＬを介し
てメモリセルアレイ１中のメモリセルＭＣに書き込みを行う。
【００１５】
また、ビット線制御回路２、ワード線制御回路３、ドライバ７、制御回路５、を総称し
て「制御回路」と称する場合もある。
【００１６】
図２は、図１に示すメモリセルアレイ１の回路構成の一例を示している。メモリセルア
レイ１には複数のメモリセルが配置されている。１つのＮＡＮＤストリングＮＳは、ビッ
ト線方向に直列接続された例えば６４個のメモリセルＭＣからなるメモリストリングと、
選択トランジスタＳＤ、ＳＳとにより構成されている。なお、メモリストリングと選択ト
ランジスタＳＤの間、メモリストリングと選択トランジスタＳＳの間にダミーメモリセル
ＤＭＣが配置されていても良い。
【００１７】
ＮＡＮＤストリングＮＳはワード線方向に複数個配置（図２の例では、ｍ＋１個）され
、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つが接続され、他端には
共通ソース線ＣＥＬＳＲＣが接続されている。なお、ＮＡＮＤストリングＮＳはワード線
方向に複数個配置され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つ
が接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されているとも言える。選択トラ
ンジスタＳＤ、ＳＳはそれぞれ選択ゲート線ＳＧＤ、ＳＧＳに接続されている。ここで、
ＮＡＮＤストリングＮＳがワード線方向に複数個配置された単位をブロックと称する。
【００１８】
ワード線ＷＬはワード線方向に延び、ワード線方向に並ぶメモリセルＭＣを共通接続し
ている。ワード線方向に接続されたメモリセルＭＣで１ページを構成する。メモリセルＭ
Ｃへの書き込みはページ単位で行われる。
【００１９】
図３は、ＮＡＮＤ型フラッシュメモリのバッファ４の一例を示すブロック図である。
【００２０】
バッファ４には複数のパッドＰＡが配置されている。これらのパッドＰＡにはボンディ
ングワイヤ、スルーホールビアなどが接続されている。ボンディングワイヤ、スルーホー
ルビアなどを介して、これらのパッドＰＡにホストまたはメモリコントローラＨＭからデ
ータＤＴなどの信号が入力される。ここで、データＤＴ、コマンドＣＭＤ、アドレスＡＤ
Ｄなどが入力されるパッドをパッドＰＡ−１〜ｋ（ｋは１以上の整数）とし、書き込みイ
ネーブル信号、チップイネーブル信号などの制御信号が入力されるパッドをパッドＰＡ−
Ｃ１、Ｃ２とする。なお、パッドＰＡ−Ｃ１、Ｃ２は２以上配置されていても良い。
【００２１】
パッドＰＡ−１〜ｋにはバッファ部ＢＦ−１〜ｋがそれぞれ接続されている。パッドＰ
Ａ−Ｃ１、Ｃ２にはバッファ部ＢＦ−Ｃ１、Ｃ２がそれぞれ接続されている。
【００２２】
なお、ＮＡＮＤ型フラッシュメモリ１００には接地電圧ＶＳＳ、外部電圧ＶＥＸＴが供
給されるパッドなども存在する。ここで、サージを逃がすための電流パスを形成するため
に外部電圧を供給するパッドに保護素子を接続することができる。
【００２３】
図４は、バッファ部ＢＦ−ｋの一例を示す回路図である。なお、バッファ部ＢＦ−１〜
ｋのうちバッファ部ＢＦ−ｋを代表例として説明する。残りのバッファ部ＢＦ−１〜（ｋ
−１）も同様の構成にすることができる。バッファ部ＢＦ−ｋはノードＮ１を介してパッ
ドＰＡ−ｋに接続されている。
【００２４】
バッファ部ＢＦ−ｋは、入力バッファ部ＩＢと２種類の出力バッファ回路ＯＢ１、ＯＢ
２を有している。入力バッファＩＢと出力バッファ回路ＯＢ１はノードＮ１に接続されて
いる。出力バッファ回路ＯＢ２もノードＮ１に接続されノードＮ１を介して出力バッファ
回路ＯＢ１に接続されている。
【００２５】
入力バッファ部ＩＢは、保護抵抗ＩＢＲと入力バッファＩＢＡを有している。入力バッ
ファＩＢＡは保護抵抗ＩＢＲを介してノードＮ１に接続されている。保護抵抗ＩＢＲは、
ＮＡＮＤ型フラッシュメモリに配置された図示せぬ複数の金属配線層のうち、例えば最下
層に形成された金属配線の配線抵抗であり、例えば３００Ω程度の抵抗値を有している。
【００２６】
出力バッファ回路ＯＢ１は１つのｐ型トランジスタＯＢ１ＴＰと１つのｎ型トランジス
タＯＢ１ＴＮを有している。ｐ型トランジスタＯＢ１ＴＰの一端はノードＮ１に接続され
、他端は電源電圧ＶＥＸＴに接続されている。ｎ型トランジスタＯＢ１ＴＮの一端はノー
ドＮ１に接続され、他端は接地電圧ＶＳＳに接続されている。また、制御回路５はｐ型ト
ランジスタＯＢ１ＴＰ、ｎ型トランジスタＯＢ１ＴＮのゲート電極（制御線）をそれぞれ
制御し、ｐ型トランジスタＯＢ１ＴＰ、ｎ型トランジスタＯＢ１ＴＮを導通状態と非導通
状態との間で切り替えることができる。
【００２７】
出力バッファ回路ＯＢ２は１つのｐ型トランジスタＯＢ２ＴＰと１つのｎ型トランジス
タＯＢ２ＴＮを有している。ｐ型トランジスタＯＢ２ＴＰの一端はノードＮ２に接続され
、他端は電源電圧ＶＥＸＴに接続されている。ｎ型トランジスタＯＢ２ＴＮの一端はノー
ドＮ３に接続され、他端は接地電圧ＶＳＳに接続されている。また、ノードＮ２は抵抗Ｒ
２を介してノードＮ１と接続されている。ノードＮ３は抵抗Ｒ３を介してノードＮ１と接
続されている。
【００２８】
ここで、抵抗Ｒ２、Ｒ３は、例えば、最下層の配線抵抗である。なお、配線には金属配
線、ポリシリコンなどを用いることができる。ＮＡＮＤ型フラッシュメモリは回路素子間
を接続する複数層の配線を有している。ここで、最下層の配線は最も抵抗値が高い場合が
多い。そこで、ノードＮ１からノードＮ２、Ｎ３へ接続する際に最下層の配線を介して接
続する。例えば、ノードＮ１が最上層の配線であり、ノードＮ１からコンタクトなどで最
下層の配線に接続する。この最下層の配線を一定の距離だけ引き延ばし、後述するｐ型ト
ランジスタＯＢ２ＴＰのコンタクトＣＴ２やノードＮ３であるｎ型トランジスタＯＢ２Ｔ
ＮのコンタクトＣＴ２に接続する。
【００２９】
なお、抵抗Ｒ２、Ｒ３はゲート電極を用いた抵抗素子や、素子領域からなる抵抗素子に
することもできる。
【００３０】
図５は、出力バッファ回路ＯＢ１、ＯＢ２に配置されたｎ型トランジスタＯＢ１ＴＮ、
ＯＢ２ＴＮのレイアウトの一例を示す図面である。なお、ｎ型トランジスタを例に挙げて
説明したが、ｐ型トランジスタＯＢ１ＴＰ、ＯＢ２ＴＰも同様の構成にすることができる
。
【００３１】
ｎ型トランジスタＯＢ１ＴＮは素子分離絶縁膜ＳＴＩによって素子分離された素子領域
ＡＡ１とゲート電極ＧＴ１とコンタクトＣＴ１を有している。ゲート電極ＧＴ１はＹ方向
に延び、素子領域ＡＡをＸ方向に分離するように配置されている。Ｘ方向に分離された素
子領域ＡＡには拡散層が形成され、それぞれソース領域及びドレイン領域となる。ソース
領域及びドレイン領域にはそれぞれコンタクトＣＴ１が複数個配置されている。コンタク
トＣＴ１はＹ方向に１列に並ぶように配置されている。ここで、ゲート電極ＧＴ１とコン
タクトＣＴ１の間の距離は距離ｄ１である。
【００３２】
ｎ型トランジスタＯＢ２ＴＮは素子分離絶縁膜ＳＴＩによって素子分離された素子領域
ＡＡ２とゲート電極ＧＴ２とコンタクトＣＴ２を有している。ゲート電極ＧＴ２はＹ方向
に延び、素子領域ＡＡをＸ方向に分離するように配置されている。Ｘ方向に分離された素
子領域ＡＡには拡散層が形成され、それぞれソース領域及びドレイン領域となる。ソース
領域及びドレイン領域にはそれぞれコンタクトＣＴ２が複数個配置されている。コンタク
トＣＴ２はＹ方向に１列に並ぶように配置されている。ここで、ゲート電極ＧＴ２とコン
タクトＣＴ２の間の距離は距離ｄ２である。
【００３３】
距離ｄ１は距離ｄ２よりも大きくなっている。すなわち、ｎ型トランジスタＯＢ１ＴＮ
とｎ型トランジスタＯＢ２ＴＮの単位面積あたりの拡散層容量がほぼ同じであれば、ｎ型
トランジスタＯＢ１ＴＮの拡散層容量はｎ型トランジスタＯＢ２ＴＮの拡散層容量よりも
大きい。その結果、保護素子としての機能は、ｎ型トランジスタＯＢ１ＴＮの方がｎ型ト
ランジスタＯＢ２ＴＮよりも高い。
【００３４】
また、ｐ型トランジスタＯＢ１ＴＰ、ＯＢ２ＴＰも同様の関係を有している。すなわち
、ｐ型トランジスタＯＢ１ＴＰとｐ型トランジスタＯＢ２ＴＰのの拡散層容量がほぼ同じ
であれば、ｐ型トランジスタＯＢ１ＴＰの拡散層容量はｐ型トランジスタＯＢ２ＴＰの拡
散層容量よりも大きい。その結果、保護素子としての機能は、ｐ型トランジスタＯＢ１Ｔ
Ｐの方がｐ型トランジスタＯＢ２ＴＰよりも高い。
【００３５】
すなわち、出力バッファ回路ＯＢ１は出力バッファの機能だけでなく保護素子としての
機能も有していると言える。
【００３６】
なお、ゲート電極ＧＴ１の幅とゲート電極ＧＴ２の幅は同じで合っても良いし、異なっ
ていても良い。  
（効果）
パッドＰＡ−ｋに接続されているノードＮ１に出力バッファ回路ＯＢ１を接続すること
により、半導体装置のサージに対する耐圧を高くすることができる。一方、出力バッファ
回路ＯＢ２は抵抗Ｒ２、Ｒ３を介して出力バッファ回路ＯＢ１に接続されていると言える
。すなわち、パッドＰＡ−１ｋにサージが入ったとき、抵抗Ｒ２、Ｒ３によりノードＮ２
、Ｎ３の時定数が大きくなる。その結果、ｎ型トランジスタＯＢ２ＴＮ、ｐ型トランジス
タＯＢ２ＴＰに大きな電気的なストレスが加わる前に、サージが出力バッファ回路ＯＢ１
から電源電圧または接地電圧に抜ける。その結果、ｎ型トランジスタＯＢ２ＴＮ、ｐ型ト
ランジスタＯＢ２ＴＰに大きな電気的なストレスが加わることがない。よって、ｎ型トラ
ンジスタＯＢ２ＴＮ、ｐ型トランジスタＯＢ２ＴＰを小型化することができる。なお、抵
抗Ｒ２、Ｒ３はいずれか一方のみ配置されていてもよい。
【００３７】
仮に、出力バッファ回路ＯＢ２を製品規格を満たすように出力バッファ回路ＯＢ１に置
き換えることを考えた場合、半導体装置の動作が遅くなってしまう。すなわち、全ての出
力バッファを拡散層容量の大きい出力バッファ回路ＯＢ１にすることになるためピン容量
が大きくなり、半導体装置の動作が遅くなってしまう。
【００３８】
よって、パッドＰＡ−ｋから近い位置に配置されている出力バッファ回路ＯＢ１の拡散
層容量を大きくし、保護素子としての機能を高くする一方、抵抗Ｒ２、Ｒ３を介してパッ
ドＰＡ−ｋに接続されている出力バッファ回路ＯＢ２の拡散層容量を小さくしピン容量を
小さくすることができる。その結果、ＥＳＤからの保護を弱くすることなく、高速な動作
が可能な半導体装置を提供することができる。
【００３９】
また、拡散層容量の調整は、ゲート電極とコンタクト間の距離を変更する場合に限られ
ない。例えば、拡散層の不純物濃度を変更することにより容量の値を変更することでも拡
散層容量を調整することができる。
【００４０】
なお、ｎ型トランジスタとｐ型トランジスタで大きさが異なる場合がある。この場合、
ｎ型トランジスタＯＢ１ＴＮとｎ型トランジスタＯＢ２ＴＮの間で距離ｄ１＞距離ｄ２の
関係が満たされており、ｐ型トランジスタＯＢ１ＴＰとｐ型トランジスタＯＢ２ＴＰの間
で距離ｄ１＞距離ｄ２の関係が満たされていれば良い。
【００４１】
（第２の変形例）
図６は、バッファ部ＢＦの第２の変形例の一例を示す回路図である。なお、前図と同一
部分には、同一符号を付している。
【００４２】
図６に示すように、出力バッファ回路ＯＢ１−１〜ＯＢ１−ｍ（ｍは２以上の整数）が
複数個配置されて、出力バッファ回路群Ｂ１を構成している。出力バッファ回路ＯＢ１−
１〜ＯＢ１−ｍはノードＮ１に直列に接続されている。各出力バッファ回路ＯＢ１−１〜
ＯＢ１−ｍはそれぞれｐ型トランジスタＯＢ１ＴＰ−１〜ＯＢ１ＴＰ−ｍとｎ型トランジ
スタＯＢ１ＴＮ−１〜ＯＢ１ＴＮ−ｍを有している。
【００４３】
それぞれのｐ型トランジスタＯＢ１ＴＰ−１〜ＯＢ１ＴＰ−ｍの一端はノードＮ１に接
続され、他端は電源電圧ＶＥＸＴに接続されている。それぞれのｎ型トランジスタＯＢ１
ＴＮ−１〜ＯＢ１ＴＮ−ｍの一端はノードＮ１に接続され、他端は接地電圧ＶＳＳに接続
されている。また、制御回路５はｐ型トランジスタＯＢ１ＴＰ−１〜ＯＢ１ＴＰ−ｍ、ｎ
型トランジスタＯＢ１ＴＮ−１〜ＯＢ１ＴＮ−ｍのゲート電極（制御線）をそれぞれ制御
し、ｐ型トランジスタＯＢ１ＴＰ−１〜ＯＢ１ＴＰ−ｍ、ｎ型トランジスタＯＢ１ＴＮ−
１〜ＯＢ１ＴＮ−ｍを導通状態と非導通状態との間で切り替えることができる。
【００４４】
ここで、ｐ型トランジスタＯＢ１ＴＰ−１〜ＯＢ１ＴＰ−ｍはノードＮ１に対して並列
接続されていると言え、ｎ型トランジスタＯＢ１ＴＮ−１〜ＯＢ１ＴＮ−ｍはノードＮ１
に対して並列接続されていると言える。
【００４５】
また、出力バッファ回路ＯＢ２−１〜ＯＢ２−ｎ（ｎは２以上の整数）が複数個配置さ
れて、出力バッファ回路群Ｂ２を構成している。出力バッファ回路ＯＢ２−１〜ＯＢ２−
ｎはノードＮ１に直列に接続されている。各出力バッファ回路ＯＢ２−１〜ＯＢ２−ｎは
それぞれｐ型トランジスタＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎとｎ型トランジスタＯＢ２Ｔ
Ｎ２〜ＯＢ２ＴＮ−ｎを有している。
【００４６】
それぞれのｐ型トランジスタＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎの一端は電源電圧ＶＥＸ
Ｔに接続されている。それぞれのｎ型トランジスタＯＢ２ＴＮ２〜ＯＢ２ＴＮ−ｎの一端
は接地電圧ＶＳＳに接続されている。出力バッファ回路ＯＢ２−１〜ＯＢ２−ｎのｐ型ト
ランジスタＯＢ２ＴＰ−１〜ｎの他端はそれぞれ抵抗ＲＰ１〜ＲＰｎを介してノードＮ１
に接続されている。出力バッファ回路ＯＢ２−１〜ＯＢ２−ｎのｎ型トランジスタＯＢ２
ＴＮ−１〜ｎの他端はそれぞれ抵抗ＲＮ１〜ＲＮｎを介してノードＮ１に接続されている
。ここで、抵抗ＲＰ１〜ＲＰｎ、ＲＮ１〜ＲＮｎは、例えば、最下層の配線抵抗である。
また、抵抗ＲＰ１〜ＲＰｎ、ＲＮ１〜ＲＮｎは上層の配線抵抗やゲート電極を用いた抵抗
素子にすることもできる。
【００４７】
また、制御回路５はｐ型トランジスタＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎ、ｎ型トランジ
スタＯＢ２ＴＮ２〜ＯＢ２ＴＮ−ｎのゲート電極（制御線）をそれぞれ制御し、ｐ型トラ
ンジスタＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎ、ｎ型トランジスタＯＢ２ＴＮ２〜ＯＢ２ＴＮ
−ｎを導通状態と非導通状態との間で切り替えることができる。
【００４８】
ここで、ｐ型トランジスタＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎはノードＮ１に対して並列
接続されていると言え、ｎ型トランジスタＯＢ２ＴＮ２〜ＯＢ２ＴＮ−ｎはノードＮ１に
対して並列接続されていると言える。
【００４９】
また、ｐ型トランジスタＯＢ１ＴＰ−１〜ＯＢ１ＴＰ−ｍ、ＯＢ２ＴＰ−１〜ＯＢ２Ｔ
Ｐ−ｎはノードＮ１に対して並列接続されていると言え、ｎ型トランジスタＯＢ１ＴＮ−
１〜ＯＢ１ＴＮ−ｍ、ＯＢ２ＴＮ−１〜ＯＢ１ＴＮ−ｎはノードＮ１に対して並列接続さ
れていると言える。
【００５０】
また、出力バッファ回路ＯＢ１−１〜ＯＢ１−ｍに配置されているｐ型トランジスタＯ
Ｂ１ＴＰ−１〜ＯＢ１ＴＰ−ｍ及び、ｎ型トランジスタＯＢ１ＴＮ−１〜ＯＢ１ＴＮ−ｍ
のレイアウトは、図５に示されたｎ型トランジスタＯＢ１ＴＮ（ＯＢ１ＴＰ）と同じであ
る。また、出力バッファ回路ＯＢ２−１〜ＯＢ２−ｎに配置されているｐ型トランジスタ
ＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎ及び、ｎ型トランジスタＯＢ２ＴＮ−１〜ＯＢ２ＴＮ−
ｎのレイアウトは、図５に示されたｎ型トランジスタＯＢ２ＴＮ（ＯＢ１ＴＰ）と同じで
ある。
【００５１】
（効果）
第２の変形例は、第１の実施形態と同様の効果が得られる。
【００５２】
また、製品出荷後にユーザが出力を調整する場合がある。その場合、ホストまたはメモ
リコントローラＨＭが制御回路５に対して、出力バッファ回路ＯＢ２−１〜ＯＢ２−ｎの
うちいくつかを動作しないようにする。例えば、出力バッファ回路ＯＢ２−ｎを動作させ
ないようにする場合、ホストまたはメモリコントローラＨＭが制御回路５に対して、ｎ型
トランジスタＯＢ２ＴＮ−ｎ、ｐ型トランジスタＯＢ２ＴＰ−ｎの制御線にトランジスタ
をオフする信号を送付する。
【００５３】
また、それぞれのｐ型トランジスタＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎに対してトランジ
スタの一端とノードＮ１の間に抵抗が接続されている。すなわち、それぞれの出力バッフ
ァ回路ＯＢ２−１〜ＯＢ２−ｎに対して、ノードＮ１と電源電圧ＶＥＸＴ間に抵抗ＲＰ１
〜ＲＰｎが接続されることになる。その結果、抵抗ＲＰ１〜ＲＰｎ分だけｐ型トランジス
タＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎのゲート電極ＧＴ２とコンタクトＣＴ２の間の距離ｄ
２を短くしても、出力バッファ回路ＯＢ２−１〜ＯＢ２−ｎのサージに対する耐性を維持
することができる。その結果、ｐ型トランジスタＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎを小さ
くすることができる。
【００５４】
同様に、それぞれのｎ型トランジスタＯＢ２ＴＮ−１〜ＯＢ２ＴＮ−ｎに対してトラン
ジスタの一端とノードＮ１の間に抵抗が接続されている。すなわち、それぞれの出力バッ
ファ回路ＯＢ２−１〜ＯＢ２−ｎに対して、ノードＮ１と電源電圧ＶＥＸＴ間に抵抗ＲＮ
１〜ＲＮｎが接続されることになる。その結果、抵抗ＲＮ１〜ＲＮｎ分だけｎ型トランジ
スタＯＢ２ＴＮ−１〜ＯＢ２ＴＮ−ｎのゲート電極ＧＴ２とコンタクトＣＴ２の間の距離
ｄ２を短くしても、出力バッファ回路ＯＢ２−１〜ＯＢ２−ｎのサージに対する耐性を維
持することができる。その結果、ｎ型トランジスタＯＢ２ＴＮ−１〜ＯＢ２ＴＮ−ｎを小
さくすることができる。また、抵抗ＲＰ１〜ＲＰｎまたは抵抗ＲＮ１〜ＲＮｎはどちらか
一方のみ配置されていてもよい。
【００５５】
なお、整数ｍ、ｎの大小関係は、どちらが大きくても良いし、同じ値であっても良い。
【００５６】
（第３の変形例）
図７は、バッファ部ＢＦの第３の変形例の一例を示す回路図である。なお、前図と同一
部分には、同一符号を付している。
【００５７】
第３の変形例の出力バッファ回路ＯＢ２−１〜ＯＢ２−ｎは図６に示した出力バッファ
回路ＯＢ２とほぼ同様に接続されている。ｐ型トランジスタＯＢ２ＴＰ−１〜ＯＢ２ＴＰ
−ｎの一端はは電源電圧ＶＥＸＴに接続され、他端はノードＮ２に接続されている。ｎ型
トランジスタＯＢ２ＴＮ−１〜ＯＢ２ＴＮ−ｎの一端は接地電圧ＶＳＳに接続され、他端
はノードＮ３に接続されている。また、ノードＮ２は抵抗Ｒ２を介してノードＮ１と接続
されている。ノードＮ３は抵抗Ｒ３を介してノードＮ１と接続されている。
【００５８】
例えば、ｐ型トランジスタＯＢ２ＴＰ−１〜ＯＢ２ＴＰ−ｎ及びｎ型トランジスタＯＢ
２ＴＮ−１〜ＯＢ２ＴＮ−ｎとノードＮ２、Ｎ３は配線抵抗の小さい上層配線で接続する
。一方、ノードＮ１とノードＮ２、Ｎ３は配線抵抗の大きい下層配線で接続する。
【００５９】
（効果）
第２の変形例は、第１の実施形態、及び、第２の変形例と同様の効果が得られる。また
、ノードＮ１とノードＮ２、Ｎ３の接続付近に抵抗Ｒ２、Ｒ３を配置している。その結果
、抵抗の数を少なくすることができＮＡＮＤ型フラッシュメモリ１００を小型化すること
ができる。
【００６０】
また、ｎ型トランジスタＯＢ２ＴＮとｐ型トランジスタＯＢ２ＴＰは、耐圧の関係上、
離れた位置に配置される場合が多い。そこで、配線の分岐点であるノードＮ１とノードＮ
２、Ｎ３の付近に抵抗Ｒ２、Ｒ３をまとめて配置している。その結果、第１の実施形態、
及び第１の変形例に加えて、配線レイアウトを容易にすることができる。なお、抵抗Ｒ２
、Ｒ３はいずれか一方のみ配置されていてもよい。
【００６１】
（第２の実施形態）
第２の実施形態は、複数の半導体チップを積層した半導体装置に係るものである。図１
３に第２の実施形態に係る半導体装置の一例を示す。
【００６２】
図８に示すように、第２の実施形態に係る半導体装置２００は、基台ＫＤ上に配置され
た第１の半導体チップ１０１と、複数の第２の半導体チップ１０２〜１０８が、一定間隔
ずらして積層されている。基台ＫＤは入力ピンに接続される入力ピン接続パッド３０が配
置されている。第１の半導体チップ１０１と、複数の第２の半導体チップ１０２〜１０８
は、上面視したときに同じ大きさを有している。また、複数の半導体チップのうち、第１
の半導体チップ１０１は最下層に配置されている。なお、例に挙げて説明した半導体装置
２００の有する半導体チップは８個であるが、第１の半導体チップ、第２の半導体チップ
が１ずつあれば良い。
【００６３】
例えば、第１の半導体チップ１０１及び複数の第２の半導体チップ１０２〜１０８は第
１の実施形態で説明したＮＡＮＤ型フラッシュメモリ１００である。また、第１の半導体
チップ１０１と複数の第２の半導体チップ１０２〜１０８は、ほぼ同じ構成を有する。た
だし、第２の半導体チップ１０２〜１０８は第１の半導体チップ１０１からバッファ部Ｂ
Ｆ１〜ｋに代えて、バッファ部ＢＦ１Ｌ〜ｋＬを有している。
【００６４】
ここで、第１の半導体チップ１０１は、例えば、図４〜７で説明したバッファ部を有す
るＮＡＮＤ型フラッシュメモリである。
【００６５】
ここで、第２の半導体チップ１０２〜１０８は、例えば、図９に示す、バッファ部ＢＦ
−ｋＬを有するＮＡＮＤ型フラッシュメモリである。ここで、図９は第２の半導体チップ
１０２〜１０８のバッファ部ＢＦ−ｋＬの一例を示す回路図である。
【００６６】
ここで、バッファ部ＢＦ−１Ｌ〜ＢＦ−ｋＬのうちバッファ部ＢＦ−ｋＬを代表例とし
て説明する。残りのバッファ部ＢＦ−１Ｌ〜ＢＦ−（ｋ−１）Ｌも同様の構成にすること
ができる。バッファ部ＢＦ−ｋＬは図３に示す、バッファ部ＢＦ−１〜ＢＦ−ｋを置き換
えたものである。
【００６７】
バッファ部ＢＦ−ｋＬは、バッファ部ＢＦ−ｋに対して出力バッファ回路ＯＢ１が配置
されていない。出力バッファ回路ＯＢ２はノードＮ１２を介してパッドＰＡ−ｋに接続さ
れている。
【００６８】
出力バッファ回路ＯＢ２はｐ型トランジスタＯＢ２ＴＰ及びｎ型トランジスタＯＢ２Ｔ
Ｎを有している。ｐ型トランジスタＯＢ２ＴＰは一端が電源電圧に接続され、他端がノー
ドＮ１２に接続されている。ｎ型トランジスタＯＢ２ＴＮは一端がノードＮ１２に接続さ
れ、他端が接地電圧に接続されている。また、ｐ型トランジスタＯＢ２ＴＰ及びｎ型トラ
ンジスタＯＢ２ＴＮのレイアウトは図５に示したものと同じであるため説明を省略する。
【００６９】
図８に示すように、半導体装置２００は、第１の半導体チップ１０１が有するバッファ
４−１０１は保護素子の機能が高いが、ピン容量は比較的大きい。一方、第２の半導体チ
ップ１０２〜１０８が有するバッファ４−１０２〜４−１０８は保護素子の機能は低いが
、ピン容量は小さい。
【００７０】
上記構成の第１の半導体チップ１０１、第２の半導体チップ１０２〜１０８は、図１３
に示すように、一定間隔ずらして積層することにより、各チップのパッドＰＡが露出され
る。この露出されたパッドＰＡに例えばボンディングワイヤ２９が連続して順次ボンディ
ングされる。
【００７１】
すなわち、ボンディングワイヤ２９は、例えば先ず基台ＫＤに配置され、入力ピンが接
続される入力パッド３０にボンディングされる。この入力パッド３０は、積層された第１
、第２の半導体チップ１０１、１０２〜１０８と外部の回路とを接続するものである。
【００７２】
次いで、入力パッド３０にボンディングされたボンディングワイヤ２９は、第１の半導
体チップ１０１のパッドＰＡにボンディングされ、第２の半導体チップ１０２〜１０８の
パッドＰＡにボンディングされる。このようにして入力パッド３０、第１の半導体チップ
１０１のパッドＰＡ、第２の半導体チップ１０２〜１０８のパッドＰＡが電気的に接続さ
れる。
【００７３】
なお、第１の半導体チップ１０１、第２の半導体チップ１０２〜１０８において、ボン
ディングワイヤ２９により接続されるパッドＰＡは同じ機能を有するパッドＰＡである。
例えば、第１の半導体チップのデータＤＴが入力されるパッドＰＡ−ｋは、第２の半導体
チップ１０２〜１０８のパッドＰＡ−ｋにそれぞれ接続される。
【００７４】
（効果）
ここで、パッドＰＡ−ｋを例に挙げて説明する。第２の実施形態において、第１の半導
体チップ１０１のパッドＰＡ−ｋ、及び第２の半導体チップ１０２〜１０８の複数のパッ
ドＰＡ−ｋにボンディングワイヤ２９が接続されている。ここで、保護素子の機能として
高い出力バッファ回路は第１の半導体チップ１０１に配置された出力バッファ回路ＯＢ１
のみである。第２の半導体チップ１０２〜１０８にはピン容量が小さい出力バッファ回路
ＯＢ２しか配置されていないからである。このため、ボンディングワイヤ２９や入力パッ
ド３０に接続される容量を低減することができ、信号の伝播速度の低下を防止することが
できる。
【００７５】
また、入力パッド３０から最初にデータＤＴなどが入力される第１の半導体チップ１０
１に出力バッファ回路ＯＢ１が配置されている。一方、第１の半導体チップ１０１以降に
データＤＴなどが入力される第２の半導体チップ１０２〜１０８は、出力バッファ回路Ｏ
Ｂ１が配置されていない。しかし、サージが最も強く加わる第１の半導体チップ１０１の
保護素子の機能を高くしている。一方、サージがさほど強く加わらない第２の半導体チッ
プ１０２〜１０８の保護素子の機能は低くても良い。その結果、半導体装置２００のサー
ジに対する十分な保護を有するとともに、保護回路による信号の伝播速度の低下を防止で
き、高速な動作が可能な半導体装置を提供することができる。
【００７６】
（第２の半導体チップの変形例）
図１０は、第２の半導体チップ１０２〜１０８のバッファ部ＢＦ−ｋＬの第１の変形例
の一例を示す回路図である。なお、前図と同一部分には、同一符号を付している。
【００７７】
図１０に示すバッファ部ＢＦ−ｋＬは、図７に示したバッファ部ＢＦ−ｋから出力バッ
ファ回路群Ｂ１を省略したものである。出力バッファ回路群Ｂ２は図７に示したものと同
じであるので説明を省略する。また、ｐ型トランジスタＯＢ２ＴＰ及びｎ型トランジスタ
ＯＢ２ＴＮのレイアウトは図５に示したものと同じであるため説明を省略する。
【００７８】
（効果）
第１の変形例は、第２の実施形態、及び第１の実施形態の第２の変形例と同様の効果が
得られる。第２の半導体チップ１０２〜１０８においても、製品出荷後にユーザが出力を
調整することができる。よって、調整用の出力バッファを拡散層容量の小さい出力バッフ
ァ回路ＯＢ２で構成することにより、製品出荷後にユーザが出力を調整することができ、
ピン容量を小さい半導体装置を提供できる。
【００７９】
（第１の変形例）
図１１に第２の実施形態に係る半導体装置の第１の変形例の一例を示す。図１１に示す
、半導体装置２１０は、半導体装置２００をいわゆるＴＳＶ方式に適用したものである。
第１の半導体チップ１０１、及び複数の第２の半導体チップ１０２〜１０８に貫通ビア（
ＴＳＶ：Through Silicon Via）４１ａ〜４８ａが形成され、これら貫通ビア４１ａ〜４
８ａを互いに接触させて電気的に接続することにより、第１の半導体チップ１０１、及び
、複数の第２の半導体チップ１０２〜１０８が基台ＫＤ上に積層される。これら貫通ビア
４１ａ〜４８ａは、第１の半導体チップ１０１のパッドＰＡ−ｋ、及び第２の半導体チッ
プ１０２〜１０８のＰＡ−ｋに対応する部分に形成されている。また、第１の半導体チッ
プ１０１が最上層に積層されている。
【００８０】
上記構成において、第１の半導体チップ１０１、及び、複数の第２の半導体チップ１０
２〜１０８が、上面視したときに重なるように順次積層される。よって、貫通ビア４８ａ
〜４１ａを介して第１の半導体チップ１０１、及び、複数の第２の半導体チップ１０２〜
１０８のパッドＰＡは電気的に接続される。
【００８１】
この状態において、第１の半導体チップ１０１の貫通ビア４１ａ（パッドＰＡ−ｋ）と
入力パッド５０とがボンディングワイヤ５１により接続される。
【００８２】
（効果）
第２の変形例は、第２の実施形態と同様の効果が得られる。ここで、第１の半導体チッ
プ１０１のパッドＰＡ−ｋ、及び第２の半導体チップ１０２〜１０８の複数のパッドＰＡ
−ｋが貫通ビア４８ａ〜４１ａにより接続されている。ここで、保護素子の機能として高
い出力バッファ回路は第１の半導体チップ１０１に配置された出力バッファ回路ＯＢ１の
みである。第２の半導体チップ１０２〜１０８にはピン容量が小さい出力バッファ回路Ｏ
Ｂ２しか配置されていないからである。このため、ボンディングワイヤ２９や入力パッド
３０に接続される容量を低減することができ、信号の伝播速度の低下を防止することがで
きる。
【００８３】
また、入力パッド５０から最初にデータＤＴなどが入力される第１の半導体チップ１０
１に出力バッファ回路ＯＢ１が配置されている。一方、第１の半導体チップ１０１以降に
データＤＴなどが入力される第２の半導体チップ１０２〜１０８は、出力バッファ回路Ｏ
Ｂ１が配置されていない。ここで、サージが最も強く加わる第１の半導体チップ１０１の
保護素子の機能を高くしている。一方、サージがさほど強く加わらない第２の半導体チッ
プ１０２〜１０８の保護素子の機能は低くても良い。その結果、半導体装置２１０のサー
ジに対する十分な保護を有するとともに、保護回路による信号の伝播速度の低下を防止で
き、高速な動作が可能な半導体装置を提供することができる。
【００８４】
また、各半導体チップのパッドＰＡが貫通ビアで接続されているので、寄生容量が小さ
い。そのため、データの通信速度を大幅に向上させることが出来る。
【００８５】
また、本変形例には前述の第２の実施形態の第２の半導体チップの変形例を適用するこ
とができる。
【００８６】
（第３の実施形態）
第３の実施形態は、メタル配線の一部が異なる複数の半導体チップを積層した半導体装
置に係るものである。図１５に第３の実施形態に係る半導体装置の一例を示す。
【００８７】
図１２に示すように、第３の実施形態に係る半導体装置３００は、基台ＫＤ上に配置さ
れた第１の半導体チップ１１１と、複数の第２の半導体チップ１１２〜１１８が、一定間
隔ずらして積層されている。基台ＫＤは入力ピンに接続される入力ピン接続パッド３０が
配置されている。第１の半導体チップ１１１と、複数の第２の半導体チップ１１２〜１１
８は、上面視したときに同じ大きさを有している。また、複数の半導体チップのうち、第
１の半導体チップ１１１は最下層に配置されている。
【００８８】
ここで、第１の半導体チップ１１１と第２の半導体チップ１１２〜１１８は、バッファ
部ＢＦ１〜ｋとバッファ部ＢＦ１Ｌ〜ｋＬをそれぞれ有している。ここで、第１の半導体
チップ１１１は金属配線ＭＨによりそれぞれのパッドＰＡ−１〜ｋがバッファ部ＢＦ１〜
ｋに接続されている。一方、第２の半導体チップ１１２〜１１８は金属配線ＭＬによりそ
れぞれのパッドＰＡ−１〜ｋがバッファ部ＢＦ１Ｌ〜ｋＬに接続されている。
【００８９】
ここで、金属配線ＭＨ、ＭＬは、例えば、半導体チップの最上層の金属配線である。す
なわち、第１の半導体チップ１１１と第２の半導体チップ１１２〜１１８とは、最上層の
金属配線のレイアウトを除いて同一の構造を有すると言える。
【００９０】
また、第１の半導体チップ１１１においては、バッファ部ＢＦ１〜ｋが機能するように
なっており、バッファ部ＢＦ１Ｌ〜ｋＬは機能しないようになっている。一方、第２の半
導体チップ１１２〜１１８においては、バッファ部ＢＦ１Ｌ〜ｋＬが機能するようになっ
ており、バッファ部ＢＦ１〜ｋは機能しないようになっている。
【００９１】
その他の構成は第２の実施形態と同様であるので説明を省略する。
【００９２】
（効果）
第３の実施形態は第２の実施形態と同様の効果が得られる。また、金属配線層の１層を
変更するだけで、第１の半導体チップ１１１と第２の半導体チップ１１２〜１１８を製造
することができる。その結果、第１の半導体チップ１１１と第２の半導体チップ１１２〜
１１８は共通する部分が多く、設計効率、生産効率を上げることができる。
【００９３】
また、本実施形態に前述の第２の実施形態の第２の半導体チップの変形例をを適用する
ことも可能である。
【００９４】
（第１の変形例）
図１３に第３の実施形態に係る半導体装置の第１の変形例の一例を示す。図１３に示す
、半導体装置３１０は、半導体装置３００をいわゆるＴＳＶ方式に適用したものである。
その結果、第３の実施形態と同様の効果が得られる。また、各半導体チップのパッドＰＡ
が貫通ビアで接続されているので、寄生容量が小さい。そのため、データの通信速度を大
幅に向上させることが出来る。
【００９５】
また、本変形例に第２の実施形態の第２の半導体チップの変形例を適用することも可能
である。
【００９６】
（第４の実施形態）
第４の実施形態は、半導体チップを積層した半導体装置に係るものである。図１４に第
４の実施形態に係る半導体装置の一例を示す。
【００９７】
図１４に示すように、第４の実施形態に係る半導体装置４００は基台ＫＤ上に配置され
た第１の半導体チップ１２１と、複数の第２の半導体チップ１２２〜１２８が、一定間隔
ずらして積層されている。基台ＫＤは入力ピンに接続される入力ピン接続パッド３０が配
置されている。第１の半導体チップ１２１と、複数の第２の半導体チップ１２２〜１２８
は、上面視したときに同じ大きさを有している。また、複数の半導体チップのうち、第１
の半導体チップ１２１は最下層に配置されている。
【００９８】
ここで、第１の半導体チップ１２１と第２の半導体チップ１２２〜１２８は、同様の構
成を有している。すなわち、第１の半導体チップ１２１と第２の半導体チップ１２２〜１
２８は、それぞれバッファ部ＢＦ−１〜ｋに接続されているパッドＰＡ−１〜ｋと、それ
ぞれバッファ部ＢＦ−１Ｌ〜ｋＬにパッドＰＡ−１Ｌ〜ｋＬを有している。
【００９９】
上記構成の第１の半導体チップ１２１、第２の半導体チップ１２２〜１２８は、図１４
に示すように、一定間隔ずらして積層することにより、各チップのパッドＰＡが露出され
る。この露出されたパッドＰＡに例えばボンディングワイヤ２９が連続して順次ボンディ
ングされる。
【０１００】
入力パッド３０にボンディングされたボンディングワイヤ２９は、第１の半導体チップ
１０１のパッドＰＡ−ｋにボンディングされ、第２の半導体チップ１０２〜１０８のパッ
ドＰＡ−ｋＬにボンディングされる。このようにして入力パッド３０、第１の半導体チッ
プ１０１のパッドＰＡ−ｋ、第２の半導体チップ１０２〜１０８のパッドＰＡ−ｋＬが電
気的に接続される。
【０１０１】
なお、第１の半導体チップ１２１、第２の半導体チップ１２２〜１２８において、ボン
ディングワイヤ２９により接続されるパッドＰＡはバッファ部ＢＦを除いて同じ機能を有
するパッドＰＡである。
【０１０２】
すなわち、第１の半導体チップ１２１はバッファ部ＢＦ−ｋが機能するようにボンディ
ングワード線が接続されており、第２の半導体チップ１２２〜１２８はバッファ部ＢＦ−
ｋＬが機能するようにボンディングワイヤが接続されている。
【０１０３】
（効果）
第４の実施形態は第２の実施形態と同様の効果が得られる。また、ボンディングワイヤ
２９の接続を変更するだけで、第２の実施形態と同様の効果が得られる。その結果、第１
の半導体チップ１１１と第２の半導体チップ１１２〜１１８を同一の半導体チップにする
ことができ、設計効率、生産効率を上げることができる。
【０１０４】
また、本実施形態に第２の実施形態の第２の半導体チップの変形例を適用することも可
能である。
【０１０５】
その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではそ
の要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開
示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例え
ば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異
なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１０６】
１００…半導体チップ、ＰＡ…パッド、ＢＦ…バッファ部、ＯＢ１、ＯＢ２…出力バッ
ファ回路、ＯＢ１ＴＮ、ＯＢ２ＴＮ…ｎ型トランジスタ、ＯＢ１ＴＰ、ＯＢ２ＴＰ…ｐ型
トランジスタ、Ｂ１、Ｂ２…出力バッファ群、２００、２１０、３００、３１０、４００
…半導体装置。
【図１】
2014103282.tif 000003
【図２】
2014103282.tif 000004
【図３】
2014103282.tif 000005
【図４】
2014103282.tif 000006
【図５】
2014103282.tif 000007
【図６】
2014103282.tif 000008
【図７】
2014103282.tif 000009
【図８】
2014103282.tif 000010
【図９】
2014103282.tif 000011
【図１０】
2014103282.tif 000012
【図１１】
2014103282.tif 000013
【図１２】
2014103282.tif 000014
【図１３】
2014103282.tif 000015
【図１４】
2014103282.tif 000016