(57)【要約】【課題】マスク形成回数の少ない半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、半導体基板上のゲート電極の下部側面を露出するように、ゲート電極の上部側面にサイドウォールを形成する工程と、半導体基板の面に対して斜め方向から半導体基板に不純物を注入する第１不純物注入工程と、半導体基板の面に対して垂直方向から半導体基板に不純物を注入する第２不純物注入工程と、を含む。【選択図】図１
2014007276.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のゲート電極の下部側面を露出するように、前記ゲート電極の上部側面にサイドウォールを形成する工程と、
前記半導体基板の面に対して斜め方向から前記半導体基板に不純物を注入する第１不純物注入工程と、
前記半導体基板の面に対して垂直方向から前記半導体基板に不純物を注入する第２不純物注入工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上のゲート電極の下部側面を露出するように、前記ゲート電極の上部側面にサイドウォールを形成する工程と、
前記サイドウォールがマスクとして機能しないように前記半導体基板に不純物を注入する第１不純物注入工程と、
前記サイドウォールがマスクとして機能するように前記半導体基板に不純物を注入する第２不純物注入工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板に、第１導電型の第１領域及び第２導電型の第２領域を形成する工程と、
前記第１領域及び前記第２領域に、それぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板上に、前記ゲート電極の上面よりも低い土台絶縁膜を形成する工程と、をさらに含み、
前記サイドウォールは、前記土台絶縁膜上、前記ゲート電極の側面に形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォール形成後、前記土台絶縁膜を除去する工程をさらに含むことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２領域を覆う第１マスクを形成する工程と、
前記第１マスクをマスクとして用いて前記第１領域に対して前記第１不純物注入工程を施す第１拡散領域形成工程と、
前記第１マスクをマスクとして用いて前記第１領域に対して前記第２不純物注入工程を施す第２拡散領域形成工程と、
前記第１マスクを除去する工程と、
前記第１領域を覆う第２マスクを形成する工程と、
前記第２マスクをマスクとして用いて前記第２領域に対して前記第１不純物注入工程を施す第３拡散領域形成工程と、
前記第２マスクをマスクとして用いて前記第２領域に対して前記第２不純物注入工程を施す第４拡散領域形成工程と、
前記第２マスクを除去する工程と、
をさらに含むことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記第１拡散領域形成工程及び前記第２拡散領域形成工程は、前記第２領域に前記第１マスクを存在させたまま連続して行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３拡散領域形成工程及び前記第４拡散領域形成工程は、前記第１拡散領域形成工程及び前記第２拡散領域形成工程後に、前記第１領域に前記第２マスクを存在させたまま連続して行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極及びその両側の前記サイドウォールの合体断面の形状はきのこ状であることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第２不純物注入工程において、ソース・ドレイン領域を形成することを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１不純物注入工程において、前記ソース・ドレイン領域と同じ導電型であり、前記ソース・ドレイン領域より不純物濃度が低いエクステンション領域を形成し、
前記エクステンション領域の深さは前記ソース・ドレイン領域よりも浅く、
前記エクステンション領域は前記ソース・ドレイン領域よりも前記ゲート電極側に拡がっていることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１不純物注入工程において、前記ソース・ドレイン領域とは異なる導電型のポケット注入領域を形成し、
前記ポケット注入領域の深さは前記ソース・ドレイン領域よりも浅く、
前記ポケット注入領域は前記ソース・ドレイン領域よりも前記ゲート電極側に拡がっていることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記ポケット注入領域の深さは、前記エクステンション領域の深さより深いことを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えばＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、ゲート長が短くなり、短チャネル効果が発現しやすくなっている。そこで、短チャネル効果を抑制するため、ソース・ドレイン領域のチャネル領域側にエクステンション領域及びポケット注入領域を形成することがある（例えば、特許文献１及び特許文献２参照）。
【０００３】
エクステンション領域及びポケット注入領域を有する半導体装置の背景技術に係る製造方法について説明する。図１７〜図２１に、背景技術に係る製造方法を説明するための概略工程図を示す。
【０００４】
まず、半導体基板９０１に素子分離領域９０２を形成する。次に、半導体基板９０１上にゲート絶縁膜９０６を形成すると共に、ゲート絶縁膜９０６上にゲート電極９０７を形成する（図１７）。次に、例えば、半導体基板９０１に、半導体基板９０１面に対して斜め方向から、例えばｐ型不純物を注入して、ポケット注入領域９０３を形成する。次に、ポケット注入領域９０３より浅く、例えばｎ型不純物を注入して、エクステンション領域９０４を形成する（図１８）。次に、半導体基板９０１の全面に亘って、サイドウォール前駆膜９０８’を形成する（図１９）。次に、サイドウォール前駆膜９０８’をエッチバックすることにより、ゲート電極９０７の両側にサイドウォール９０８を形成する（図２０）。次に、ゲート電極９０７及びサイドウォール９０８をマスクとして、例えばｎ型不純物を半導体基板９０１に注入してソース・ドレイン領域９０５を形成する（図２１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３０８３１８号公報
【特許文献２】特開平１０−７９５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は、本発明の観点から与えられる。
【０００７】
ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタを相補的に有するＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの製造方法においては、ｐ型チャネルとｎ型チャネルの両方を形成する。図１２〜図１６に、背景技術に係るＣＭＯＳの製造方法を説明するための概略工程図を示す。図１２〜図１６において、図１７〜図２１に示す要素と同じ要素には同じ符号を付してある。図１２〜図１６及び図１７〜図２１に示す半導体装置の構成及び製造手順は基本的には同様である。図１２において、ｎ型ＭＯＳトランジスタを形成する領域を第１領域Ａとし、ｐ型ＭＯＳトランジスタを形成する領域を第２領域Ｂとする。第１領域Ａには第１領域９０１ａが存在し、第２領域Ｂには第２領域９０１ｂが存在する（図１２）。これらは、いわゆるウェルであってもよい。
【０００８】
第１領域Ａに、第１ポケット注入領域９０３ａ及び第１エクステンション領域９０４ａを形成する場合、第２領域Ｂ上には、フォトレジスト等で第１マスク９１０ａを形成する（図１３）。次に、第２領域Ｂに、第２ポケット注入領域９０３ｂ及び第２エクステンション領域９０４ｂを形成する場合、第２領域Ｂ上の第１マスク９１０ａを除去すると共に、第１領域Ａ上に第２マスク９１０ｂを形成する（図１４）。次に、サイドウォール９０８を形成した後、第１領域Ａに第１ソース・ドレイン領域９０５ａを形成する場合、第２領域Ｂ上に第３マスク９１０ｃを形成する（図１５）。次に、第２領域Ｂに第２ソース・ドレイン領域９０５ｂを形成する場合、第２領域Ｂ上の第３マスク９１０ｃを除去すると共に、第１領域Ａ上に第４マスク９１０ｄを形成する（図１６）。
【０００９】
このように、背景技術に係る方法でＣＭＯＳを製造する場合、不純物を注入する際、第１領域Ａと第２領域Ｂのそれぞれにおいてポケット注入領域及びエクステンション領域形成時とソース・ドレイン領域形成時の２回、計４つのマスク（第１〜第４マスク９１０ａ〜９１０ｄ）を形成する必要がある。
【課題を解決するための手段】
【００１０】
本発明の第１視点によれば、半導体装置の製造方法は、半導体基板上のゲート電極の下部側面を露出するように、ゲート電極の上部側面にサイドウォールを形成する工程と、半導体基板の面に対して斜め方向から半導体基板に不純物を注入する第１不純物注入工程と、半導体基板の面に対して垂直方向から半導体基板に不純物を注入する第２不純物注入工程と、を含む。
【００１１】
本発明の第２視点によれば、半導体装置の製造方法は、半導体基板上のゲート電極の下部側面を露出するように、ゲート電極の上部側面にサイドウォールを形成する工程と、サイドウォールがマスクとして機能しないように半導体基板に不純物を注入する第１不純物注入工程と、サイドウォールがマスクとして機能するように半導体基板に不純物を注入する第２不純物注入工程と、を含む。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図及び半導体装置の製造方法を説明するための概略工程図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図９】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１０】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１１】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１２】背景技術に係るＣＭＯＳの製造方法を説明するための概略工程図。
【図１３】背景技術に係るＣＭＯＳの製造方法を説明するための概略工程図。
【図１４】背景技術に係るＣＭＯＳの製造方法を説明するための概略工程図。
【図１５】背景技術に係るＣＭＯＳの製造方法を説明するための概略工程図。
【図１６】背景技術に係るＣＭＯＳの製造方法を説明するための概略工程図。
【図１７】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【図１８】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【図１９】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【図２０】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【図２１】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【発明を実施するための形態】
【００１３】
上記各視点の好ましい形態を以下に記載する。
【００１４】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置の製造方法は、半導体基板に、第１導電型の第１領域及び第２導電型の第２領域を形成する工程と、第１領域及び第２領域に、それぞれ、ゲート絶縁膜及びゲート電極を形成する工程と、半導体基板上に、ゲート電極の上面よりも低い土台絶縁膜を形成する工程と、をさらに含む。サイドウォールは、土台絶縁膜上、ゲート電極の側面に形成する。
【００１５】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置の製造方法は、サイドウォール形成後、土台絶縁膜を除去する工程をさらに含む。
【００１６】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置の製造方法は、第２領域を覆う第１マスクを形成する工程と、第１マスクをマスクとして用いて第１領域に対して第１不純物注入工程を施す第１拡散領域形成工程と、第１マスクをマスクとして用いて第１領域に対して第２不純物注入工程を施す第２拡散領域形成工程と、第１マスクを除去する工程と、第１領域を覆う第２マスクを形成する工程と、第２マスクをマスクとして用いて第２領域に対して第１不純物注入工程を施す第３拡散領域形成工程と、第２マスクをマスクとして用いて第２領域に対して第２不純物注入工程を施す第４拡散領域形成工程と、第２マスクを除去する工程と、をさらに含む。
【００１７】
上記第１視点及び第２視点の好ましい形態によれば、第１拡散領域形成工程及び第２拡散領域形成工程は、第２領域に第１マスクを存在させたまま連続して行う。
【００１８】
上記第１視点及び第２視点の好ましい形態によれば、第３拡散領域形成工程及び第４拡散領域形成工程は、第１拡散領域形成工程及び第２拡散領域形成工程後に、第１領域に第２マスクを存在させたまま連続して行う。
【００１９】
上記第１視点及び第２視点の好ましい形態によれば、ゲート電極及びその両側のサイドウォールの合体断面の形状はきのこ状である。
【００２０】
上記第１視点及び第２視点の好ましい形態によれば、第２不純物注入工程において、ソース・ドレイン領域を形成する。
【００２１】
上記第１視点及び第２視点の好ましい形態によれば、第１不純物注入工程において、ソース・ドレイン領域と同じ導電型であり、ソース・ドレイン領域より不純物濃度が低いエクステンション領域を形成する。エクステンション領域の深さはソース・ドレイン領域よりも浅い。エクステンション領域はソース・ドレイン領域よりもゲート電極側に拡がっている。
【００２２】
上記第１視点及び第２視点の好ましい形態によれば、第１不純物注入工程において、ソース・ドレイン領域とは異なる導電型のポケット注入領域を形成する。ポケット注入領域の深さはソース・ドレイン領域よりも浅い。ポケット注入領域はソース・ドレイン領域よりもゲート電極側に拡がっている。
【００２３】
上記第１視点及び第２視点の好ましい形態によれば、ポケット注入領域の深さは、エクステンション領域の深さより深い。
【００２４】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。
【００２５】
本発明の第１実施形態に係る半導体装置及びその製造方法について説明する。以下においては、ＣＭＯＳトランジスタを例にして説明する。図１に、半導体装置の概略断面図を示す。図１〜図１１に、本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。
【００２６】
半導体装置１００は、ｎＭＯＳ領域Ａ及びｐＭＯＳ領域Ｂを有する。ｎＭＯＳ領域Ａはｎ型ＭＯＳトランジスタを形成するための領域であり、ｐＭＯＳ領域Ｂはｐ型ＭＯＳトランジスタを形成するための領域である。半導体装置１００は、ｎＭＯＳ領域に形成された第１導電型の第１領域１０１ａ及びｐＭＯＳ領域に形成された第２導電型の第２領域１０１ｂを有する半導体基板１００と、第１領域１０１ａや第２領域１０２ｂ等を画定する素子分離領域１０２と、を備える。
【００２７】
半導体装置１００は、さらに、半導体基板１０１上、ｎＭＯＳ領域Ａ及びｐＭＯＳ領域Ｂそれぞれに、ゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７と、及びゲート電極１０７の側面に形成されたサイドウォール１０８と、を備える。サイドウォール１０８は、ゲート電極１０７の上部側に形成され、下部側には形成されていない。ゲート電極１０７の下部側面１０７ａは、サイドウォール１０８から露出している。ゲート電極１０７両側の半導体基板１０１面、すなわちサイドウォール１０８下方の半導体基板１０１面は、サイドウォール１０８から露出している。図１１に示す断面において、ゲート電極１０７及びその両側のサイドウォール１０８の合体形状はきのこ状となっている。
【００２８】
半導体基板１０１には、ｎＭＯＳ領域Ａ及びｐＭＯＳ領域Ｂそれぞれに、ソース・ドレイン領域１０５、エクステンション領域１０４及びポケット注入領域１０３が形成されている。エクステンション領域１０４及びポケット注入領域１０３は短チャネル効果を抑制するための領域である。エクステンション領域１０４及びポケット注入領域１０３は、ソース・ドレイン領域１０５よりゲート電極１０７側に形成されている。エクステンション領域１０４及びポケット注入領域１０３は、ゲート電極１０７の端部に部分的に接するかないしは重なる状態で延在する。ｎＭＯＳ領域Ａ及びｐＭＯＳ領域Ｂの各領域において、エクステンション領域１０４は、ソース・ドレイン領域と同じ導電型を有する。エクステンション領域１０４の不純物濃度は、ソース・ドレイン領域１０５の不純物濃度より低濃度であると好ましい。ｎＭＯＳ領域Ａ及びｐＭＯＳ領域Ｂの各領域において、ポケット注入領域１０３は、第１領域１０１ａ又は第２領域１０１ｂと同じ導電型、すなわちソース・ドレイン領域１０５とは異なる導電型を有する。エクステンション領域１０４及びポケット注入領域１０３は、ソース・ドレイン領域１０５より浅く形成されていると好ましい。ポケット注入領域１０３は、エクステンション領域１０４より深く形成されていると好ましい。図１に示す半導体装置１００は、エクステンション領域１０４及びポケット注入領域１０３を有しているが、いずれか一方のみを有するものであってもよい。
【００２９】
半導体装置１００は、さらに、層間絶縁膜、コンタクト、配線等を備える（不図示）。半導体装置の構成は、後述の製造方法の説明からも明らかにされる。
【００３０】
本発明の第１実施形態に係る半導体装置の製造方法について説明する。まず、半導体基板に素子分離領域１０２を形成し、ｎＭＯＳ領域Ａ及びｐＭＯＳ領域Ｂを区画する。次に、半導体基板のｎＭＯＳ領域Ａに第１導電型（例えばｐ型）の第１領域１０１ａを形成し、ｐＭＯＳ領域Ｂに第２導電型（例えばｎ型）の第２領域１０１ｂを形成する。第１領域１０１ａ及び第２領域１０１ｂはウェルであってもよい。次に、第１領域１０１ａ及び第２領域１０１ｂ上に、ゲート絶縁膜１０６及びゲート電極１０７をそれぞれ形成する（図２）。
【００３１】
次に、第１領域１０１ａ及び第２領域１０１ｂ上に、土台絶縁膜の前駆膜１１１’を形成する（図３）。土台絶縁膜の前駆膜１１１’は、例えば、酸化シリコン（ＳｉＯ２）で形成することができる。
【００３２】
次に、土台絶縁膜の前駆膜１１１’をゲート電極１０７よりも低くして土台絶縁膜１１１を形成する（図４）。土台絶縁膜の前駆膜１１１’は、例えば、フッ酸（ＨＦ）系のエッチング液でウェットエッチングすることによって低くすることができる。土台絶縁膜１１１からゲート電極１０７の上部が露出している。土台絶縁膜１１１は、ゲート電極１０７にサイドウォールを形成するための土台となる。土台絶縁膜１１１の高さは、後の工程において、第１領域１０１ａ及び第２領域１０１ｂに、ポケット注入領域及びエクステンション領域を形成するための不純物を注入することができるような間隔を確保可能な高さとする。
【００３３】
次に、土台絶縁膜１１１及びゲート電極１０７上に、サイドウォール前駆膜１０８’を形成する（図５）。サイドウォール前駆膜１０８’は、例えば、窒化シリコン（ＳｉＮ）で形成することができる。
【００３４】
次に、サイドウォール前駆膜１０８’をエッチバックして、土台絶縁膜１１１上に、ゲート電極１０７のサイドウォール１０８を形成する（図６）。サイドウォール１０８の幅は、ソース・ドレイン領域の横に形成される低濃度の不純物拡散領域となるエクステンション領域やポケット注入領域の長さに応じて決定する。
【００３５】
次に、土台絶縁膜１１１を除去する（図７）。土台絶縁膜１１１は、例えば、フッ酸系のエッチング液を用いてウェットエッチングすることにより除去することができる。土台絶縁膜１１１を除去することにより、ゲート電極１０７両側のサイドウォール１０８下方の第１領域１０１ａ面及び第２領域１０１ｂ面が露出することになる。
【００３６】
次に、フォトレジスト等でｐＭＯＳ領域Ｂを覆う第１マスク１１０ａを形成する。次に、ゲート電極１０７の直立方向又は第１領域１０１ａの面方向に対して斜め方向から、ｎＭＯＳ領域Ａの第１領域１０１ａに第２導電型の第１不純物を注入してｎＭＯＳ領域Ａに第２導電型の第１エクステンション領域１０４ａを形成し、次いで、第１導電型の第２不純物を注入してｎＭＯＳ領域Ａに第１導電型の第１ポケット注入領域１０３ａを形成する（図８）。この場合、サイドウォール１０８はマスクとして機能しない。第１ポケット注入領域１０３ａの深さは、第１エクステンション領域１０４ａの深さよりも深くなるようにする。ゲート電極１０７の下部の両側にはサイドウォール１０８が形成されておらず、第１領域１０１ａ面が露出している。したがって、不純物を斜め方向から注入することによって、サイドウォール１０８が存在していてもサイドウォール１０８に阻害されることなく、サイドウォール１０８の下方に第１ポケット注入領域１０３ａ及び第１エクステンション領域１０４ａを形成することができる。
【００３７】
次に、ｐＭＯＳ領域Ｂの第１マスク１１０ａをそのままにした状態で、ゲート電極１０７の直立方向又は第１領域１０１ａ面の垂直方向から、ｎＭＯＳ領域Ａの第１領域１０１ａ面に第２導電型の第３不純物を注入して、ｎＭＯＳ領域Ａに第２導電型の第１ソース・ドレイン領域１０５ａを形成する（図９）。第１ソース・ドレイン領域１０５ａの深さは、第１ポケット注入領域１０３ａ及び第１エクステンション領域１０４ａの深さよりも深くなるようにする。第３不純物注入時、サイドウォール１０８は、不純物に対してマスク又は庇として機能する。すなわち、サイドウォール１０８は、サイドウォール１０８下方に形成された第１ポケット注入領域１０３ａ及び第１エクステンション領域１０４ａを保護することができる。第１ソース・ドレイン領域１０５ａの範囲（長さ）は、サイドウォール１０８の分、第１ポケット注入領域１０３ａ及び第１エクステンション領域１０４ａの範囲（長さ）よりも狭く（短く）なる。すなわち、第１ポケット注入領域１０３ａ及び第１エクステンション領域１０４ａは、第１ソース・ドレイン領域１０５ａよりもゲート電極１０７側に拡張されている。これにより、サイドウォール１０８下方に形成された第１ポケット注入領域１０３ａ及び第１エクステンション領域１０４ａを残存させたまま第１ソース・ドレイン領域１０５ａを形成することができる。
【００３８】
次に、ｐＭＯＳ領域Ｂの第１マスク１１０ａを除去した後、フォトレジスト等でｎＭＯＳ領域Ａを覆う第２マスク１１０ｂを形成する。次に、ゲート電極１０７の直立方向又は第２領域１０１ｂの面方向に対して斜め方向から、ｐＭＯＳ領域Ｂの第２領域１０１ｂに第１導電型の第４不純物を注入してｐＭＯＳ領域Ｂに第１導電型の第２エクステンション領域１０４ｂを形成し、次いで、第２導電型の第５不純物を注入してｐＭＯＳ領域Ｂに第２導電型の第２ポケット注入領域１０３ｂを形成する（図１０）。この場合、サイドウォール１０８はマスクとして機能しない。第２ポケット注入領域１０３ｂの深さは、第２エクステンション領域１０４ｂの深さよりも深くなるようにする。この場合においても、不純物を斜め方向から注入することによって、サイドウォール１０８が存在していてもサイドウォールに阻害されることなく、サイドウォール１０８の下方に第２ポケット注入領域１０３ｂ及び第２エクステンション領域１０４ｂを形成することができる。
【００３９】
次に、ｎＭＯＳ領域Ａの第２マスク１１０ｂをそのままにした状態で、ゲート電極１０７の直立方向又は第２領域１０１ｂ面の垂直方向から、ｐＭＯＳ領域Ｂの第２領域１０１ｂ面に第１導電型の第６不純物を注入して、ｐＭＯＳ領域Ｂに第１導電型の第２ソース・ドレイン領域１０５ｂを形成する（図１１）。第２ソース・ドレイン領域１０５ｂの深さは、第２ポケット注入領域１０３ｂ及び第２エクステンション領域１０４ｂの深さよりも深くなるようにする。第６不純物注入時、サイドウォール１０８は、不純物に対してマスク又は庇として機能する。すなわち、サイドウォール１０８は、サイドウォール１０８下方に形成された第２ポケット注入領域１０３ｂ及び第２エクステンション領域１０４ｂを保護することができる。第２ソース・ドレイン領域１０５ｂの範囲（長さ）は、サイドウォール１０８の分、第２ポケット注入領域１０３ｂ及び第２エクステンション領域１０４ｂの範囲（長さ）よりも狭く（短く）なる。すなわち、第２ポケット注入領域１０３ｂ及び第２エクステンション領域１０４ｂは、第２ソース・ドレイン領域１０５ｂよりもゲート電極１０７側に拡張されている。これにより、サイドウォール１０８下方に形成された第２ポケット注入領域１０３ｂ及び第２エクステンション領域１０４ｂを残存させたまま第２ソース・ドレイン領域１０５ｂを形成することができる。
【００４０】
次に、第２マスク１１０ｂを除去する（図１）。次に、ｎＭＯＳ領域Ａ及びｐＭＯＳ領域Ｂ上に、層間絶縁膜、コンタクト、配線等を形成することによって半導体装置１００を製造することができる（不図示）。
【００４１】
上記実施形態においては、ソース・ドレイン領域の他に、ポケット注入領域及びエクステンション領域の２つの領域を形成する形態を示したが、いずれか一方の領域のみであってもよい。例えば、ソース・ドレイン領域の他に、ＬＤＤ（Lightly Doped Drain）領域としてエクステンション領域のみを形成する形態であってもよい。
【００４２】
上記実施形態においては、不純物を注入する際のマスクは、第１マスク１１０ａと第２マスク１１０ｂの２つしか形成していない。すなわち、１つの領域において、１つのマスクで、ポケット注入領域及びエクステンション領域のみならずソース・ドレイン領域も形成することができる。これにより、マスクの形成及び除去の回数を削減することができ、半導体装置の製造コストを低減することができる。
【００４３】
本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【００４４】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００４５】
１００          半導体装置
１０１          半導体基板
１０１ａ        第１領域
１０１ｂ        第２領域
１０２          素子分離領域
１０３          ポケット注入領域
１０３ａ        第１ポケット注入領域
１０３ｂ        第２ポケット注入領域
１０４          エクステンション領域
１０４ａ        第１エクステンション領域
１０４ｂ        第２エクステンション領域
１０５          ソース・ドレイン領域
１０５ａ        第１ソース・ドレイン領域
１０５ｂ        第２ソース・ドレイン領域
１０６          ゲート絶縁膜
１０７          ゲート電極
１０７ａ        下部側面
１０８          サイドウォール
１０８’        サイドウォール前駆膜
１１０ａ        第１マスク
１１０ｂ        第２マスク
１１１          土台絶縁膜
１１１’        土台絶縁膜前駆膜
９０１          半導体基板
９０１ａ        第１領域
９０１ｂ        第２領域
９０２          素子分離領域
９０３          ポケット注入領域
９０３ａ        第１ポケット注入領域
９０３ｂ        第２ポケット注入領域
９０４          エクステンション領域
９０４ａ        第１エクステンション領域
９０４ｂ        第２エクステンション領域
９０５          ソース・ドレイン領域
９０５ａ        第１ソース・ドレイン領域
９０５ｂ        第２ソース・ドレイン領域
９０６          ゲート絶縁膜
９０７          ゲート電極
９０８          サイドウォール
９０８’        サイドウォール前駆膜
９１０ａ〜９０１ｄ        第１〜第４マスク
【図１】
2014007276.tif 000003
【図２】
2014007276.tif 000004
【図３】
2014007276.tif 000005
【図４】
2014007276.tif 000006
【図５】
2014007276.tif 000007
【図６】
2014007276.tif 000008
【図７】
2014007276.tif 000009
【図８】
2014007276.tif 000010
【図９】
2014007276.tif 000011
【図１０】
2014007276.tif 000012
【図１１】
2014007276.tif 000013
【図１２】
2014007276.tif 000014
【図１３】
2014007276.tif 000015
【図１４】
2014007276.tif 000016
【図１５】
2014007276.tif 000017
【図１６】
2014007276.tif 000018
【図１７】
2014007276.tif 000019
【図１８】
2014007276.tif 000020
【図１９】
2014007276.tif 000021
【図２０】
2014007276.tif 000022
【図２１】
2014007276.tif 000023