(57)【要約】【課題】実施形態は、オフ状態を安定して保持することが可能なノーマリオフ型トランジスタの駆動回路およびそれを用いた半導体装置を提供する。【解決手段】実施形態に係る駆動回路は、ノーマリオン型のトランジスタをオンオフ制御する信号を出力する第１の信号源と、前記トランジスタをオフ状態にするための信号を出力する第２の信号源と、を備える。さらに、前記トランジスタのゲート電圧を監視するゲート電圧監視部と、前記ゲート電圧監視部の出力信号に基づいて前記第２の信号源に信号を出力させ、前記トランジスタを前記オフ状態にする制御部と、を備える。【選択図】図１
2014128027.tif 000002
【特許請求の範囲】
【請求項１】
ノーマリオン型トランジスタのオンオフを制御する信号を出力する第１の信号源と、
前記トランジスタをオフ状態にするための信号を出力する第２の信号源と、
前記トランジスタのゲート電圧を監視するゲート電圧監視部と、
前記ゲート電圧監視部の出力信号に基づいて前記第２の信号源に信号を出力させ、前記トランジスタを前記オフ状態にする制御部と、
を備えた駆動回路。
【請求項２】
前記トランジスタのゲートと、前記トランジスタのソースに接続された端子と、の間に設けられ、前記ゲートから前記端子に向かう方向に電流を流す第１のダイオードと、
前記第１のダイオードと前記端子との間に設けられ、前記第１のダイオードに直列に接続される第２のダイオードであって、前記第１のダイオードから前記端子に向かう方向に電流を流す第２のダイオードと、
前記第１の信号源と、前記トランジスタのゲートと、の間に設けられた第１のキャパシタと、
前記第２の信号源と、前記第１のダイオードと前記第２のダイオードとの接続部と、の間に設けられた第２のキャパシタと、
をさらに備えた請求項１記載の駆動回路。
【請求項３】
前記トランジスタのゲートと、前記トランジスタのソースに接続された端子と、の間において、前記第１のダイオードおよび第２のダイオードと並列に設けられ、前記ゲートから前記端子に向かう方向に電流を流す第３のダイオードをさらに備えた請求項２記載の駆動回路。
【請求項４】
前記第１のダイオードと前記第２のダイオードとの間に直列に設けられたインダクタをさらに備え、
前記第２の信号源は、前記インダクタと前記第２のダイオードとの接続部に、前記第２のキャパシタを介して接続される請求項２または３に記載の駆動回路。
【請求項５】
前記第２の信号源と前記第２のキャパシタとの間に設けられた倍圧回路をさらに備えた請求項２〜４のいずれか１つに記載の駆動回路。
【請求項６】
前記第１の信号源の出力インピーダンスは、前記トランジスタの入力インピーダンスよりも大きい請求項２〜５のいずれか１つに記載の駆動回路。
【請求項７】
前記トランジスタのゲートと、前記トランジスタのソースに接続された端子と、の間に設けられ、前記ゲートから前記端子に向かう方向に電流を流す第１のダイオードと、
前記ゲートと前記第１のダイオードとの間において、前記第１のダイオードに直列に接続され、前記ゲートから前記第１のダイオードに向かう方向に電流を流す第２のダイオードと、
前記第２のダイオードの両端に接続され、オン状態において前記第２のダイオードをバイパスするスイッチと、
前記第１の信号源と、前記第１のダイオードと前記第２のダイオードとの接続部と、の間に設けられた第１のキャパシタと、
を備え、
前記制御部は、前記第２の信号源に制御信号を出力させ、前記スイッチをオフさせる請求項１記載の駆動回路。
【請求項８】
前記第１のダイオードと、前記ゲートと、の間に設けられ、前記第２のダイオードに直列に接続されたインダクタをさらに備え、
前記スイッチは、前記インダクタの前記第２のダイオードとは反対側の端と、前記第２のダイオードの前記インダクタとは反対側の端と、に接続され、前記オン状態において前記第２のダイオードと前記インダクタの両方をバイパスする請求項７記載の駆動回路。
【請求項９】
前記第１の信号源は、前記スイッチがオン状態にある時、前記トランジスタのオンオフを制御し、前記スイッチがオフ状態にある時、前記トランジスタのゲート電圧を制御する請求項７または８に記載の駆動回路。
【請求項１０】
前記制御部は、前記第１の信号源および前記第２の信号源の少なくともいずれか１つを含む請求項１〜９のいずれか１つに記載の駆動回路。
【請求項１１】
ノーマリオン型の第１トランジスタと、
前記第１トランジスタを駆動する請求項１〜１０記載の駆動回路と、
前記第１トランジスタのドレイン側に設けられた出力回路と、
前記出力回路の出力電圧を監視する出力電圧監視部と、
を備え、
前記駆動回路の前記制御部は、前記出力電圧監視部の出力の基づいて前記第１の信号源に前記第１トランジスタをオンオフさせる制御信号を出力させる半導体装置。
【請求項１２】
前記第１トランジスタおよび前記出力回路は、非絶縁型昇圧チョッパ回路を構成する請求項１１記載の半導体装置。
【請求項１３】
前記第１トランジスタ、前記駆動回路および前記出力回路は、フライバック方式のスイッチング電源を構成する請求項１１記載の半導体装置。
【請求項１４】
前記制御部は、起動時において前記第１トランジスタをオフ状態とし、
前記出力電圧が目標電圧よりも低くなった時に、前記第１トランジスタを動作させて出力電圧を上昇させ、
前記出力電圧が前記目標電圧に達した時に、前記第１トランジスタをオフ状態にする請求項１１〜１３のいずれか１つに記載の半導体装置。
【請求項１５】
前記第１トランジスタのソースと、前記端子と、の間において、前記第１トランジスタに直列に接続されたノーマリオフ型の第２トランジスタと、
前記第２トランジスタをオンさせる制御信号を出力する第３の信号源と、
をさらに備えた請求項１１〜１４のいずれか１つに記載の半導体装置。
【請求項１６】
前記第２トランジスタのソースドレイン間に設けられた保護ダイオードをさらに備えた請求項１５記載の半導体装置。
【請求項１７】
前記制御部は、起動時において前記第３の信号源に前記制御信号の出力を停止させ、前記第２トランジスタをオフ状態とする請求項１５または１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、駆動回路および半導体装置に関する。
【背景技術】
【０００２】
ノーマリオン型の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）は、そのゲートに印加される一定の電圧によりオフ状態に反転する。例えば、ＧａＮ系半導体を能動領域に含むＦＥＴ（ＧａＮ系ＦＥＴ）の多くは、ノーマリオン型のｎチャネルＦＥＴである。このため、ＧａＮ系ＦＥＴをオフ状態に反転させるためには、一定レベル以下の負電圧を印加する必要がある。しかしながら、ゲートリークによりゲート電圧が上昇すれば、オフ状態を保持することが難しくなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２３５９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、オフ状態を安定して保持することが可能なノーマリオフ型トランジスタの駆動回路およびそれを用いた半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る駆動回路は、ノーマリオン型のトランジスタをオンオフ制御する信号を出力する第１の信号源と、前記トランジスタをオフ状態にするための信号を出力する第２の信号源と、を備える。さらに、前記トランジスタのゲート電圧を監視するゲート電圧監視部と、前記ゲート電圧監視部の出力信号に基づいて前記第２の信号源に信号を出力させ、前記トランジスタを前記オフ状態にする制御部と、を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る半導体装置を表す回路図である。
【図２】第１実施形態に係る駆動回路の動作を表す模式図である。
【図３】第１実施形態に係る半導体装置の動作を表すフローチャートである。
【図４】第１実施形態に係る駆動回路の出力波形を表す模式図である。
【図５】第１実施形態に係る半導体装置の別の動作を表すフローチャートである。
【図６】第１実施形態に係る半導体装置の動作を表す模式図である。
【図７】第１実施形態の第１変形例に係る半導体装置を表す回路図である。
【図８】第１実施形態の第２変形例に係る半導体装置を表す回路図である。
【図９】第１実施形態の第３変形例に係る半導体装置を表す回路図である。
【図１０】第２実施形態に係る半導体装置を表す回路図である。
【図１１】第２実施形態に係る半導体装置の動作を表すフローチャートである。
【図１２】第２実施形態の変形例に係る半導体装置を表す回路図である。
【図１３】第３実施形態に係る半導体装置を表す回路図である。
【図１４】第３実施形態に係る半導体装置の動作を表すフローチャートである。
【図１５】第３実施形態の変形例に係る半導体装置を表す回路図である。
【図１６】第４実施形態に係る半導体装置を表す回路図である。
【発明を実施するための形態】
【０００７】
以下に、実施の形態について図面を参照しつつ説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
［第１実施形態］  
図１は、第１実施形態に係る半導体装置１を表す回路図である。半導体装置１は、ノーマリオン型のトランジスタ１０と、トランジスタ１０の駆動回路２０と、出力回路３０と、を備える。
【０００９】
駆動回路２０は、第１の信号源（以下、信号源４０）と、第２の信号源（以下、信号源５０）と、ゲート電圧監視部６０と、制御部７０と、を備える。
【００１０】
信号源４０は、トランジスタ１０のオンオフを制御する信号を出力する。信号源５０は、トランジスタ１０をオフ状態に保持するための信号を出力する。ゲート電圧監視部６０は、信号源４０によりオン状態からオフ状態に反転されたトランジスタ１０のゲート電圧を監視する。
【００１１】
信号源４０および信号源５０は、制御部７０により制御される。すなわち、制御部７０は、信号源５０を介してトランジスタ１０の動作を制御する。また、制御部７０は、ゲート電圧監視部６０の出力に基づいて信号源５０に制御信号を出力させ、トランジスタ１０のゲート電圧を制御する。例えば、トランジスタ１０のゲート電圧を閾値以下に維持することにより、トランジスタ１０のオフ状態を保持する。
【００１２】
駆動回路２０は、トランジスタ１０のゲートと、トランジスタ１０のソースに接続された端子１１と、の間に、第１のダイオード（以下、ダイオード１７）と、第２のダイオード（以下、ダイオード１９）と、を備える。
【００１３】
図１に表すように、ダイオード１９は、ダイオード１７と端子１１との間に設けられ、ダイオード１７に直列に接続される。ダイオード１７および１９は、共に、トランジスタ１０のゲートから端子１１に向かう方向に電流を流す。例えば、ダイオード１７のアノードは、トランジスタ１０のゲートに接続され、そのカソードは、ダイオード１９のアノードに接続される。そして、ダイオード１９のカソードは、端子１１に接続される。
【００１４】
このように、トランジスタ１０のソースとダイオード１９のカソードは、共通の端子１１に接続される。図１に示すように、端子１１は、例えば、接地端子である。
【００１５】
また、信号源４０は、トランジスタ１０のゲートに第１のキャパシタ（以下、キャパシタ１３）を介して接続される。信号源４０とキャパシタ１３との間には、ゲート抵抗１２が設けられる。信号源５０は、ダイオード１７とダイオード１９とをつなぐ接続部１８に第２のキャパシタ（以下、キャパシタ１５）を介して接続される。
【００１６】
出力回路３０は、トランジスタ１０のドレイン側に設けられる。例えば、出力回路３０は、インダクタ２１と、ダイオード２３と、キャパシタ２５と、出力電圧監視部８０と、を含む。そして、図１に表すように、トランジスタ１０および出力回路３０は、非絶縁型昇圧チョッパ回路を構成する。
【００１７】
出力電圧監視部８０は、キャパシタ２５の両端に出力され、外部負荷２９に供給される出力電圧ＶＯＵＴを監視する。制御部７０は、出力電圧監視部８０の出力に基づいて信号源４０を制御し、出力電圧ＶＯＵＴが一定となるようにトランジスタ１０を動作させる。
【００１８】
本実施形態のように、信号源４０および５０を独立に設けても良いし、少なくともいずれか１つを制御部７０に含めても良い。例えば、制御部７０にマイクロプロセッサを用いれば、信号源４０および信号源５０に相当する信号を容易に出力することができる。
【００１９】
また、信号源４０および５０、ダイオード１７および１９を含む集積回路を用いても良いし、既存の電源コントローラとラッチ回路を組み合わせても良い。
【００２０】
ゲート電圧監視部６０および出力電圧監視部８０には、例えば、比較回路を用いることができる。例えば、ゲート電圧監視部６０は、トランジスタ１０のゲート電圧を基準電圧と比較し、その結果を出力する。出力電圧監視部８０は、出力電圧ＶＯＵＴと目標電圧を比較し、その結果を出力する。
【００２１】
図２は、第１実施形態に係る駆動回路２０の動作を表す模式図である。図２（ａ）は、トランジスタ１０がオフ状態にある場合に、信号源５０の出力が低電圧から高電圧（Ｌ→Ｈ）に変化した時の制御電流ＩＣ１の流れを示している。図２（ｂ）は、信号源５０の出力が高電圧から低電圧（Ｈ→Ｌ）に変化した時の制御電流ＩＣ２の流れを示している。
【００２２】
図２（ａ）に示すように、信号源５０の出力がＬ→Ｈに変化した場合、制御電流ＩＣ１は、ダイオード１９を介して端子１１に流れる。このため、ダイオード１７とダイオード１９の中間点ＪＰの電位は、ダイオード１９の順方向電圧（例えば、０．６Ｖ程度）によりクリップされる。一方、トランジスタ１０のゲートは負電位であるから、ダイオード１７には逆方向電圧が加わる。したがって、トランジスタ１０のゲート電位は、信号源５０の出力の影響を受けず、負電位が維持される。
【００２３】
図２（ｂ）に示すように、信号源５０の出力がＨ→Ｌに変化した場合には、ダイオード１７が順方向にバイアスされ、ダイオード１９が逆方向にバイアスされる。このため、制御電流ＩＣ２は、トランジスタ１０のゲートから信号源５０の方向に流れ、トランジスタ１０のゲート電位を低下させる。
【００２４】
このように、トランジスタ１０のゲート電位は、信号源５０から出力される制御信号のＨ→Ｌの変化により低下し、Ｌ→Ｈの変化には影響されない。例えば、信号源５０から交流信号を出力することにより、トランジスタ１０のゲート電位を低下させることができる。すなわち、信号源５０には、発信回路を用いることができる。
【００２５】
図３は、第１実施形態に係る半導体装置１の動作を表すフローチャートである。  
例えば、半導体装置１を起動させると、制御部７０は、出力電圧監視部８０を動作させ、出力電圧ＶＯＵＴを監視させる（Ｓ０１）。例えば、出力電圧ＶＯＵＴと目標電圧を比較し、その結果を出力させる。
【００２６】
制御部７０は、出力電圧監視部８０の出力に基づいて、出力電圧ＶＯＵＴと目標電圧の大小関係を判定する（Ｓ０２）。
【００２７】
出力電圧ＶＯＵＴが目標電圧と同じか、目標電圧よりも高ければ、信号源４０に出力を停止させ、トランジスタ１０をオフ状態に保持する。同時に、ゲート電圧監視部６０を動作させ、ゲート電圧を監視させる（Ｓ０３）。例えば、ゲート電圧と基準電圧ＶＳを比較し、その結果を制御部７０に出力させる。
【００２８】
制御部７０は、ゲート電圧監視部６０の出力に基づいて、ゲート電圧と基準電圧ＶＳの大小関係を判定する（Ｓ０４）。
【００２９】
ゲート電圧が基準電圧ＶＳよりも低ければ、ステップ０１に戻り、出力電圧監視部８０に出力電圧ＶＯＵＴを監視させる。一方、ゲート電圧が基準電圧ＶＳと同じか、基準電圧ＶＳよりも高ければ、信号源５０を動作させ、制御信号を出力させる（Ｓ０５）。その後、ステップ０１に戻り、出力電圧監視部８０に出力電圧ＶＯＵＴを監視させる。
【００３０】
ステップ０２において、出力電圧ＶＯＵＴが目標電圧よりも低ければ、制御部７０は、信号源４０にスイッチング信号を出力させ、トランジスタ１０を動作させる（Ｓ０６）。その後、ステップ０１に戻り、出力電圧監視部８０に出力電圧ＶＯＵＴを監視させる。
【００３１】
信号源４０から出力されるスイッチング信号は、例えば、ＰＷＭ（Pulse Width Modulation）信号でも良いし、ＰＦＭ（Pulse Frequency Modulation）信号でも良い。
【００３２】
図４は、第１実施形態に係る駆動回路２０の出力波形を表すグラフである。図４（ａ）は、信号源５０から制御信号を出力させない場合のゲート電圧の時間変化を表している。図４（ｂ）は、信号源５０から制御信号を出力させた場合のゲート電圧の時間変化を表している。
【００３３】
図４（ａ）の例では、信号源４０から出力されるスイッチング信号が停止され、トランジスタ１０がオフ状態に保持された時点から、トランジスタ１０のゲート電圧は徐々に上昇する。そして、時間ｔ１において、出力電圧ＶＯＵＴが目標電圧よりも低くなると、スイッチング信号が再び出力される。さらに、時間ｔ２において、出力電圧ＶＯＵＴが目標電圧に達すると、トランジスタ１０は再びオフ状態に保持される。
【００３４】
例えば、トランジスタ１０がオフ状態に保持された状態において、ゲート電圧が上昇しトランジスタ１０の閾値電圧を超えた場合、出力電圧ＶＯＵＴが目標電圧を下回る前に、トランジスタ１０はオン状態に反転する。この結果、目標電圧を超えた電圧が出力され、出力電圧ＶＯＵＴが不安定になる。
【００３５】
一方、図４（ｂ）に示すように、本実施形態では、ゲート電圧が上昇し基準電圧Ｖｓに達した時点ｔ３において、信号源５０から制御信号が出力される。これにより、ゲート電圧は減少に転じる。したがって、基準電圧ＶＳをトランジスタ１０の閾値電圧よりも低い電圧に設定しておけば、ゲート電圧は閾値電圧を超えることがなく、トランジスタ１０はオフ状態を安定して保持できる。そして、出力信号ＶＯＵＴが目標電圧よりも低くなった時点ｔ４からスイッチング信号が出力され、出力電圧ＶＯＵＴを上昇させる。出力電圧ＶＯＵＴが目標電圧に達した時点ｔ５においてスイッチング信号が停止され、トランジスタ１０は再びオフ状態に保持される。これにより、出力電圧ＶＯＵＴは、目標電圧に安定して維持される。
【００３６】
図５は、第１実施形態に係る半導体装置１の別の動作を表すフローチャートである。この例では、起動時においてトランジスタ１０がオフ状態に保持される。
【００３７】
半導体装置１が起動された時、制御部７０は、ゲート電圧監視部６０にトランジスタ１０のゲート電圧を監視させる（Ｓ０１）。この時、信号源４０はスイッチング信号を出力しない。そして、制御部７０は、ゲート電圧監視部６０の出力に基づいて、ゲート電圧と基準電圧ＶＳの大小関係を判定する（Ｓ０２）。
【００３８】
ゲート電圧が基準電圧ＶＳと同じか、それよりも高ければ、信号源５０から制御信号を出力させ、ゲート電圧を低下させる（Ｓ０３）。その後、ステップ０１に戻り、ゲート電圧監視部６０にトランジスタ１０のゲート電圧を監視させる。
【００３９】
ステップ０２において、ゲート電圧が基準電圧ＶＳよりも低い場合、制御部７０は、出力電圧監視部８０に出力電圧ＶＯＵＴを監視させる（Ｓ０４）。以下の制御シーケンス（Ｓ０４〜Ｓ０９）は、図３に示す制御シーケンス（Ｓ０１〜Ｓ０６）と同じである。
【００４０】
上記のようにトランジスタ１０のゲート電圧を制御し、そのオフ状態を保持することにより、起動時における突入電流（inrush current）の発生を抑制することができる。
【００４１】
図６は、第１実施形態に係る半導体装置１の動作を表す模式図である。例えば、信号源５０の出力をＨ→Ｌとした時、トランジスタ１０のゲートからダイオード１７を介して信号源５０に制御電流ＩＣ２が流れる。同時に、信号源４０からダイオード１７を介して信号源５０に流れる電流ＩＣ３も生じる。
【００４２】
トランジスタ１０のゲート電圧を制御電流ＩＣ２により効果的に低下させるためには、ＩＣ３が小さいほど良い。したがって、信号源５０が動作するときには、信号源４０の出力インピーダンスが高いことが望ましい。すなわち、信号源４０の出力インピーダンスは、トランジスタ１０の入力インピーダンスよりも大きいことが望ましい。例えば、直流的に１００Ω以上のハイインピーダンス状態にすることが望まれる。
【００４３】
例えば、信号源４０をマイクロプロセッサに内蔵させる。マイクロプロセッサは、その出力をハイインピーダンスの状態にすることが可能である。したがって、この機能を利用してＩＣ３を低減することができる。
【００４４】
図７は、第１実施形態の第１変形例に係る半導体装置２を表す回路図である。  
半導体装置２では、トランジスタ１０のゲートと、トランジスタ１０のソースに接続された端子１１と、の間にダイオード３１が設けられる。ダイオード３１は、ダイオード１７およびダイオード１９に並列に設けられ、ゲートから端子１１に向かう方向に電流を流す。すなわち、ダイオード３１のアノードは、トランジスタ１０のゲートに接続され、そのカソードは端子１１に接続される。
【００４５】
この例では、ダイオード３１の順方向電圧によりトランジスタ１０のゲートソース間をクランプできる。例えば、半導体装置１では、ダイオード１７の順方向電圧とダイオード１９の順方向電圧を合わせた電圧によりゲートソース間がクランプされる。すなわち、トランジスタ１０のゲートソース間のクランプ電圧を半減できる。これにより、トランジスタ１０のゲートに印加される正電圧が低減され、例えば、ゲートリークの増加など、トランジスタ１０の劣化を抑制できる。
【００４６】
図８は、第１実施形態の第２変形例に係る半導体装置３を表す回路図である。  
半導体装置３では、ダイオード１７とダイオード１９との間に、インダクタ３５が直列に設けられる。すなわち、インダクタ３５の一方の端は、ダイオード１７のカソードに接続され、他方の端は、ダイオード１９のアノードに接続される。そして、信号源５０は、インダクタ３５と、ダイオード１９と、をつなぐ接続部３６に接続される。
【００４７】
本変形例では、インダクタ３５とキャパシタ１５との間に生じる共振により、信号源５０から出力される制御信号が増幅される。すなわち、制御信号の振幅が大きくなり、トランジスタ１０のゲート電圧の低減幅を大きくすることができる。
【００４８】
図９は、第１実施形態の第３変形例に係る半導体装置４を表す回路図である。  
半導体装置４では、信号源５０とキャパシタ１５との間に、倍圧回路４１が設けられる。倍圧回路４１は、キャパシタ４９を介して信号源５０に接続され、２つのダイオード４３、４５と、キャパシタ４７と、を含む。ダイオード４３のアノードは、キャパシタ１５とキャパシタ４９をつなぐ接続部４４に接続され、そのカソードは、端子１１に接続される。一方、ダイオード４５のカソードは接続部４４に接続され、そのアノードは、キャパシタ４７の一方の端に接続される。キャパシタ４７の他方の端は、端子１１に接続される。
【００４９】
倍圧回路４１は、信号源５０から出力される制御信号の負電圧側の振幅を大きくする。これにより、トランジスタ１０のゲート電圧の低減幅を大きくすることができる。
【００５０】
［第２実施形態］  
図１０は、第２実施形態に係る半導体装置５を表す回路図である。  
半導体装置５は、トランジスタ１０（第１のトランジスタ）と、その駆動回路２０と、出力回路３０と、を備える（図１参照）。
【００５１】
本実施形態では、駆動回路２０は、トランジスタ１０のゲートと、端子１１と、の間に付加されたダイオード３１を含む。そして、トランジスタ１０のソースと、端子１１と、の間に、ノーマリオフ型の第２トランジスタ（以下、トランジスタ５１）を備える。トランジスタ５１は、トランジスタ１０に直列に接続され、第３の信号源（以下、信号源５３）により駆動される。
【００５２】
例えば、トランジスタ１０のソースにトランジスタ５１のドレインが接続され、トランジスタ５１のソースは、端子１１に接続される。信号源５３は、制御部７０により制御され、トランジスタ５１をオンさせる信号を出力する。
【００５３】
図１１は、第２実施形態に係る半導体装置５の動作を表すフローチャートである。  
半導体装置５の起動時において、制御部７０は、信号源５３を制御し、トランジスタ５１をオフ状態とする（Ｓ０１）。例えば、トランジスタ５１がｎチャネルＦＥＴであれば、信号源５３は、Ｈレベルの電圧を出力しトランジスタ５１をオンさせる。起動時には、制御部７０は、信号源５３にＨレベルの電圧の出力を停止させ、トランジスタ５１をオフ状態に保持する。
【００５４】
次に、制御部７０は、ゲート電圧監視部６０にトランジスタ１０のゲート電圧を監視させる（Ｓ０２）。そして、制御部７０は、ゲート電圧監視部６０の出力に基づいて、ゲート電圧と基準電圧ＶＳの大小関係を判定する（Ｓ０３）。
【００５５】
ゲート電圧が基準電圧ＶＳと同じか、それよりも高ければ、信号源５０から制御信号を出力させ、ゲート電圧を低下させる（Ｓ０４）。その後、ステップ０２に戻り、ゲート電圧監視部６０にトランジスタ１０のゲート電圧を監視させる。
【００５６】
ステップ０３において、ゲート電圧が基準電圧ＶＳよりも低ければ、制御部７０は、信号源５３にＨレベルの電圧を出力させ、トランジスタ５１をオンさせる（Ｓ０５）。
【００５７】
なお、上記のステップ０１〜０５の間、信号源４０のスイッチング信号は出力されない。
【００５８】
次に、制御部７０は、出力電圧監視部８０に出力電圧ＶＯＵＴを監視させる（Ｓ０６）。以下の制御シーケンス（Ｓ０６〜Ｓ０１１）は、図３に示す制御シーケンス（Ｓ０１〜Ｓ０６）と同じである。
【００５９】
本実施形態では、半導体装置５の起動時にトランジスタ５１をオフ状態とし、さらに、トランジスタ１０のゲート電圧を制御し、オフ状態に保持する。これにより、起動時における突入電流の発生を抑制する。
【００６０】
また、トランジスタ５１を加えることにより、駆動回路の不具合に起因してトランジスタ１０がオン状態となることを回避できる。すなわち、トランジスタ５１がオフ状態にあれば、そのドレイン電圧によりトランジスタ１０のゲートは負電位となる。例えば、トランジスタ５１のドレイン電圧がトランジスタ１０の閾値電圧の絶対値よりも大きければ、信号源４０および５０から制御信号が出力されなくてもトランジスタ１０はオフする。これにより、半導体装置５の動作を安定化できる。
【００６１】
図１２は、第２実施形態の変形例に係る半導体装置６を表す回路図である。  
半導体装置６では、トランジスタ５１のソースドレイン間に保護ダイオード５５が設けられる。保護ダイオード５５は、例えば、ツェナーダイオードであり、そのカソードは、トランジスタ５１のドレインに接続され、アノードは、トランジスタ５１のソースに接続される。保護ダイオード５５の耐圧は、トランジスタ５１のドレインソース間耐圧およびトランジスタ１０のゲートソース間耐圧よりも小さくする。
【００６２】
例えば、トランジスタ１０のドレインソース間のリークが、トランジスタ５１のドレインソース間のリークよりも大きければ、トランジスタ５１に高電圧が印加される恐れがある。また、生じた高電圧がトランジスタ１０のゲートソース間耐圧を超えていればトランジスタ１０が破壊される可能性がある。このような場合に、保護ダイオード５５は、トランジスタ５１およびトランジスタ１０を保護する。
【００６３】
また、トランジスタ５１のアバランシェ降伏を積極的に利用することもできる。アバランシェ降伏したトランジスタ５１は、ツェナーダイオードと似た動作状態となる。すなわち、所定の電圧以上の電圧がトランジスタ５１に印加されても、アバランシェ電流が流れて電圧をクランプすることができる。例えば、アバランシェ降伏を起こす電圧がトランジスタ１０のゲートソース間耐圧よりも低いトランジスタをトランジスタ５１として用いれば、トランジスタ５１自身が電圧クランプ機能を果たし、上記の保護ダイオード５５を付加したものと同等の機能を実現する。この場合には、保護ダイオード５５を省略しても良い。
【００６４】
［第３実施形態］  
図１３は、第３実施形態に係る半導体装置７を表す回路図である。  
半導体装置７は、ノーマリオン型のトランジスタ１０と、トランジスタ１０の駆動回路９０と、出力回路３０（図１参照）と、を備える。
【００６５】
駆動回路９０は、信号源４０および５０、ゲート電圧監視部６０および制御部７０に加えて、第１のダイオード（以下、ダイオード６１）と、第２のダイオード（以下、ダイオード６３）と、スイッチ６７と、を備える。
【００６６】
ダイオード６１は、トランジスタ１０のゲートと、トランジスタ１０のソースに接続された端子１１と、の間に設けられ、ゲートから端子１１に向かう方向に電流を流す。ダイオード６３は、ゲートとダイオード６１との間に設けられ、ダイオード６１に直列に接続される。ダイオード６３は、ゲートからダイオード６１に向かう方向に電流を流す。すなわち、ダイオード６３のアノードは、トランジスタ１０のゲートに接続され、そのカソードは、ダイオード６１のアノードに接続される。そして、ダイオード６１のカソードは、端子１１に接続される。
【００６７】
スイッチ６７は、その両端がダイオード６３のアノードとカソードとにそれぞれ接続され、オン状態においてダイオード６３をバイパスする。スイッチ６７には、例えば、ＭＥＭＳ（Micro Electro Mechanical System）スイッチを用いる。
【００６８】
信号源４０は、キャパシタ１３を介してダイオード６３とダイオード６１とをつなぐ接続部６２に接続される。そして、スイッチ６７がオン状態にある時、トランジスタ１０のオンオフを制御し、スイッチ６７がオフ状態にある時、トランジスタ１０のゲート電圧を制御する。信号源５０は、スイッチ６７のオンオフを制御する。
【００６９】
信号源４０および５０は、それぞれ独立に設けても良いし、少なくともいずれか１つを制御部７０に含めても良い。
【００７０】
このように、スイッチ６７を用いることにより、信号源５０をスイッチ６７のオンオフを制御するだけの簡易な回路とすることができる。また、信号源５０から出力される制御信号は、制御部７０から直接出力させても良い。
【００７１】
図１４は、第３実施形態に係る半導体装置７の動作を表すフローチャートである。  
半導体装置７が起動された時、制御部７０は、ゲート電圧監視部６０にトランジスタ１０のゲート電圧を監視させる（Ｓ０１）。そして、制御部７０は、ゲート電圧監視部６０の出力に基づいて、ゲート電圧と基準電圧ＶＳの大小を判定する（Ｓ０２）。
【００７２】
ゲート電圧が基準電圧ＶＳと同じか、それよりも高ければ、制御部７０は、信号源５０を制御してスイッチ６７をオフ状態にする（Ｓ０３）。
【００７３】
次に、信号源４０から制御信号を出力させ、ゲート電圧を低下させる（Ｓ０４）。その後、ステップ０１に戻り、ゲート電圧監視部６０にトランジスタ１０のゲート電圧を監視させる。
【００７４】
ステップ０２において、ゲート電圧が基準電圧ＶＳよりも低ければ、制御部７０は、信号源５０を制御してスイッチ６７をオン状態にする（Ｓ０５）。
【００７５】
次に、制御部７０は、出力電圧監視部８０に出力電圧ＶＯＵＴを監視させる（Ｓ０６）。例えば、出力電圧ＶＯＵＴと目標電圧とを比較した結果を出力させる。
【００７６】
制御部７０は、出力電圧監視部８０の出力に基づいて、出力電圧ＶＯＵＴと目標電圧の大小関係を判定する（Ｓ０７）。出力電圧ＶＯＵＴが目標電圧と同じか、目標電圧よりも高ければ、信号源４０に出力を停止させ、トランジスタ１０をオフ状態に保持する。同時に、ゲート電圧監視部６０を動作させ、ゲート電圧を監視させる（Ｓ０８）。
【００７７】
制御部７０は、ゲート電圧監視部６０の出力に基づいて、ゲート電圧と基準電圧の大小関係を判定する（Ｓ０９）。ゲート電圧が基準電圧ＶＳよりも低ければ、ステップ０１に戻り、出力電圧監視部８０に出力電圧ＶＯＵＴを監視させる。
【００７８】
一方、ゲート電圧が基準電圧ＶＳと同じか、基準電圧ＶＳよりも高ければ、制御部７０は、信号源５０を制御してスイッチ６７をオフ状態にする（Ｓ１０）。さらに、信号源４０を動作させ、制御信号を出力させる（Ｓ１１）。その後、ステップ０１に戻り、出力電圧監視部８０に出力電圧ＶＯＵＴを監視させる。
【００７９】
ステップ０７において、出力電圧ＶＯＵＴが目標電圧よりも低ければ、制御部７０は、信号源４０にスイッチング信号を出力させ、トランジスタ１０を動作させる（Ｓ１２）。その後、ステップ０１に戻り、出力電圧監視部８０に出力電圧ＶＯＵＴを監視させる。
【００８０】
このように、本実施形態では、信号源４０が、トランジスタ１０のスイッチング信号およびゲート電圧の制御信号の両方を出力する。例えば、スイッチング信号と制御信号とが同じであっても良い。
【００８１】
図１５は、第３実施形態の変形例に係る半導体装置８を表す回路図である。  
半導体装置８では、ダイオード６３と、トランジスタ１０のゲートと、の間にインダクタ６５が設けられる。インダクタ６５は、ダイオード６３に直列に接続される。すなわち、インダクタの一方の端は、トランジスタ１０のゲートに接続され、他方の端は、ダイオード６３のアノードに接続される。そして、スイッチ６７は、ダイオード６３のカソード側、および、インダクタ６５のゲート側の端に接続され、ダイオード６３およびインダクタ６５の両方をバイパスする。
【００８２】
インダクタ６５は、ダイオード６１とダイオード６３の間に配置されても良い。すなわち、スイッチ６７は、インダクタ６５のダイオード６３とは反対側の端と、ダイオード６３のインダクタ６５とは反対側の端と、に接続される。また、この例では、信号源５０は制御部７０に含まれる。そして、スイッチ６７を制御する信号は、制御部７０から出力される。
【００８３】
本変形例では、インダクタ６５とキャパシタ１３の共振により、信号源４０から出力される制御信号の振幅を大きくすることができる。これにより、トランジスタ１０のゲート電圧の低減幅を大きくすることができる。
【００８４】
［第４実施形態］  
図１６は、第４実施形態に係る半導体装置９を表す回路図である。  
半導体装置９は、ノーマリオン型のトランジスタ１０と、トランジスタ１０の駆動回路２０（図１参照）と、出力回路１００と、を備える。
【００８５】
出力回路１００は、トランス７１と、ダイオード２３と、キャパシタ２５と、出力電圧監視部８０と、を備える。本実施形態では、トランス７１により、トランジスタ１０を含む１次側と、キャパシタ２５を含む出力段が、絶縁される。すなわち、トランジスタ１０、駆動回路２０および出力回路１００は、フライバック方式のスイッチング電源を構成する。
【００８６】
本実施形態においても、駆動回路２０を用いることにより、ノーマリオン型のスイッチングトランジスタを用いたスイッチング電源の出力を安定化することができる。
【００８７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８８】
１〜９・・・半導体装置、  １０、５１・・・トランジスタ、  １１・・・端子、  １３、１５、２５、４７、４９・・・キャパシタ、  １７、１９、２３、３１、４３、４５、６１、６３・・・ダイオード、  １８、３６、４４、６２・・・接続部、  ２０、９０・・・駆動回路、  ２１、３５、６５・・・インダクタ、  ２９・・・外部負荷、  ３０、１００・・・出力回路、  ４０、５０、５３・・・信号源、  ４１・・・倍圧回路、  ５５・・・保護ダイオード、  ６０・・・ゲート電圧監視部、  ６７・・・スイッチ、  ７０・・・制御部、  ７１・・・トランス、  ８０・・・出力電圧監視部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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