(57)【要約】      （修正有）【課題】コストの低減、効率及び性能の改善、及び競争圧力に対応した、不揮発性メモリを備えた集積回路システム及びその製造方法を提供する。【解決手段】アドレススイッチ２０２を有する集積回路ダイと、ハロゲン成分が存在せず、化学蒸着又は原子層蒸着の特徴を示し、アドレススイッチ２０２に接続される下部電極接点２０４と、下部電極接点２０４の上に直接ある転位材料層２０６と、集積回路ダイ上に不揮発性メモリアレイを形成するために転位材料層２０６の上に直接ある上部電極接点２０８とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
集積回路システムの製造方法であって、
アドレススイッチを有する集積回路ダイを準備する段階と、
ハロゲン成分が存在せず、化学蒸着又は原子層蒸着プロセスの特性を有し、前記アドレススイッチに接続する下部電極接点を形成する段階と、
転位材料層を前記下部電極接点上に直接堆積させる段階と、
前記集積回路ダイ上に不揮発性メモリアレイを形成するめに上部電極接点を前記転位材料層上に直接堆積させる段階と、
を含む方法。
【請求項２】
前記下部電極接点を形成する段階は、前記下部電極接点にシリコンを注入する段階を含む、請求項１に記載の方法。
【請求項３】
前記下部電極接点を形成する段階は、窒化チタンを有する下部電極接点を形成する段階を含む、請求項１に記載の方法。
【請求項４】
前記下部電極接点を形成する段階は、テトラキスジメチルアミノ（ｔｅｔｒａｋｉｓｄｉｍｅｔｈｙｌａｍｉｎｏ）チタン又はトリスクロロジメチルアミノ（ｔｒｉｓｃｈｌｏｒｏｄｉｅｔｈｙｌａｍｉｎｏ）チタンの前駆体を用いて下部電極接点を形成する段階を含む、請求項１に記載の方法。
【請求項５】
前記下部電極接点を形成する段階は、タングステンが存在しないフッ素を含有する下部電極接点を形成する段階を含む、請求項１に記載の方法。
【請求項６】
前記下部電極接点を形成する段階は、化学蒸着又は原子膜蒸着プロセスを利用して前駆体としての有機金属化合物を用いて下部電極接点を形成する段階を含む、請求項１に記載の方法。
【請求項７】
集積回路システムを製造する方法であって、
アドレススイッチを有する集積回路ダイを準備する段階と、
ハロゲン成分が存在せず、化学蒸着又は原子層蒸着プロセスの特性を有し、前記アドレススイッチに接続する下部電極接点を形成する段階と、
転位材料層を前記下部電極接点上に直接堆積させる段階と、
前記集積回路ダイ上に不揮発性メモリアレイを形成するめに前記集積回路ダイを覆って上部電極接点を前記転位材料層上に直接堆積させる段階と、
を含む方法。
【請求項８】
前記下部電極接点を形成する段階は、１０００μΩｃｍから１Ωｃｍの間の抵抗率を有する下部電極接点を含む下部電極接点を形成する段階を含む、請求項７に記載の方法。
【請求項９】
前記集積回路ダイの平坦な基材を準備する段階をさらに備え、前記下部電極接点を形成する段階は、前記平坦な基材上に前記下部電極接点を形成する段階を含む、請求項７に記載の方法。
【請求項１０】
前記集積回路ダイの１００ナノメートル未満の狭いトレントを形成する段階をさらに含み、前記下部電極接点を形成する段階は、前記狭いトレンチ内に下部電極接点を形成する段階を含む、請求項７に記載の方法。
【請求項１１】
前記下部電極接点を形成する段階は、非結晶質構造又は金属ガラス構造を有する下部電極接点を形成する段階を含む、請求項７に記載の方法。
【請求項１２】
前記集積回路ダイの１００ナノメートル未満のコンタクトホールビアを形成する段階をさらに含み、前記下部電極接点を形成する段階は、前記コンタクトホールビア内に前記下部電極接点を形成する段階を含む、請求項７に記載の方法。
【請求項１３】
集積回路システムであって、
アドレススイッチを有する集積回路ダイと、
ハロゲン成分が存在せず、化学蒸着又は原子層蒸着の特徴を示し、前記アドレススイッチに接続される下部電極接点と、
下部電極接点の上に直接ある転位材料層と、
前記集積回路ダイ上に不揮発性メモリアレイを形成するために前記転位材料層の上に直接ある上部電極接点と、
を備えるシステム。
【請求項１４】
前記下部電極接点に、化学蒸着又は原子膜蒸着の特性を有する、チタンシリコン窒化物を更に含む、請求項１３に記載のシステム。
【請求項１５】
前記下部電極接点に、化学蒸着又は原子膜蒸着の特性を有する、ハロゲン成分が存在しないタングステンを更に含む、請求項１３に記載のシステム。
【請求項１６】
前記下部電極接点は、該下部電極接点の抵抗率を決定する予め定められた接触深さを有する、請求項１３に記載のシステム。
【請求項１７】
前記下部電極接点は、１００μΩｃｍから１Ωｃｍの間の抵抗率を有する、請求項１３に記載のシステム。
【請求項１８】
前記上部電極接点は、集積回路ダイの上にある、請求項１３に記載のシステム。
【請求項１９】
前記集積回路ダイの平坦な基材をさらに備え、前記下部電極接点は前記平坦な基材上にある、請求項１８に記載のシステム。
【請求項２０】
前記集積回路ダイの１００ナノメートル未満の狭いトレンチをさらに備え、前記下部電極接点は前記狭いトレンチ内にある、請求項１８に記載のシステム。
【請求項２１】
前記下部電極接点は、非結晶質構造又は金属ガラス構造を有する、請求項１８に記載のシステム。
【請求項２２】
前記集積回路ダイの１００ナノメートル未満のコンタクトホールビアをさらに備え、前記下部電極接点は前記コンタクトホールビア内にある、請求項１８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体的には集積回路システムに関し、詳細には集積回路用途における高密度不揮発性メモリアレイの集積化のためのシステムに関する。
【背景技術】
【０００２】
家電製品は、汎用性及び処理機能が向上している。これらの装置の増加の一途をたどるメモリ容量に関する動向は、集積回路に相反する要求を課する集積回路製造業に課題を提示している。ロジック及びメモリ容量の増大に対応するために、益々小さな形状寸法は、複数の機能を含む必要がある。
【０００３】
集積回路の製造に利用する結晶構造の小さな形状寸法は、電荷に基づくメモリ技術の動作に克服できない課題を提示する。不揮発性フラッシュメモリ又はダイナミックランダムアクセスメモリ（ＤＲＡＭ）等のメモリは、メモリセルの物理的構造内に電荷を蓄積することでデータ内容を記憶する。小形状技術に関連する薄板結晶構造によって、電荷は結晶構造を損なうか又は物理的構造を通して漏れる場合がある。信頼性の劣る結晶構造に照らしてデータの完全性を維持するための多くの試行が行われている。ウェアレベリング、変化誤差訂正符号、及び拡張パリティスキーム等の試行が、小形状結晶構造の信頼性の問題を解消するために利用されている。
【０００４】
電荷蓄積に依存しない他のメモリは主流の製造プロセスになっている。この技術としては、書き込み及び消去時に抵抗値を変えることができる抵抗変化ランダムアクセスメモリ（ＲＲＡＭ（登録商標））及び導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）を挙げることができる。これらのメカニズムは、小形状技術のいずれかに利用することができるが、商品ステータスを可能にする出来高で製造することができない。製造信頼性及び製造実績は疑わしく、安定した生産量、及びスマートフォン、デジタルカメラ、全地球位置測定システム、個人音響再生装置、携帯型ゲーム装置のような人気のある商品アイテムに統合することができる性能を可能にする方法に関するリサーチが続いている。
【０００５】
従って、不揮発性メモリを備えた集積回路システムに対するニーズが依然としてある。追加の機能性、低コスト、高性能を提供するための増加の一途をたどる公的需要に照らして、これらの問題に対する解決策を見出すことがますます重要になっている。増加の一途をたどる商業的競争圧力、並びに消費者の高まる期待及び市場での意味のある製品差別化のために機会の減少に照らして、これらの問題に対する解決策を見出すことが重要である。さらに、コストの低減、効率及び性能の改善、及び競争圧力に対応するニーズは、これらの問題に対する解決策を見出すために不可欠な必要性に高い緊急性をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これらの問題に対する解決策は念願であったが、従来の開発では何の解決策も教示又は示唆しておらず、当業者はこれらの問題に対する解決策を見出せていない。
【課題を解決するための手段】
【０００７】
本発明は集積回路システムの製造方法を提供し、本方法は、アドレススイッチを有する集積回路ダイを準備する段階と、ハロゲン成分が存在せず、化学蒸着又は原子層蒸着プロセスの特性を有し、アドレススイッチに接続する下部電極接点を形成する段階と、転位材料層を下部電極接点上に直接堆積させる段階と、集積回路ダイ上に不揮発性メモリアレイを形成するめに上部電極接点を転位材料層上に直接堆積させる段階とを含む。
【０００８】
本発明は集積回路を取り付けるシステムを提供し、本システムは、アドレススイッチを有する集積回路ダイと、ハロゲン成分が存在せず、化学蒸着又は原子層蒸着の特徴を示し、アドレススイッチに接続される下部電極接点と、下部電極接点の上に直接ある転位材料層と、前記集積回路ダイ上に不揮発性メモリアレイを形成するために転位材料層の上に直接ある上部電極接点とを備える。
【０００９】
本発明の特定の実施形態は、前記のものに加えて又はその代わりに他のステップ又は要素を有する。ステップ又は要素は、当業者であれば添付図面を参照して以下の詳細な説明を検討することで理解できるはずである。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による不揮発性メモリを備えた集積回路システムのブロック図である。
【図２】図１の不揮発性メモリセルの回路図である。
【図３】窒化チタン及びチタンシリコン窒化物の堆積物に関する抵抗率対厚さの例示的なグラフである。
【図４】図３の下部電極接点の４つのバージョンのうちの１つを例示する、読み出しメモリサイクルのセット及びリセット持続時間をプロットした例示的なグラフである。
【図５】図３の下部電極接点の４つのバージョンのうちの１つのメモリセルのメモリ状態保持安定性をプロットした例示的なグラフ
【図６】製造の堆積プロセス段階における下部電極接点の部分断面図を示す。
【図７】本発明の別の実施形態における集積回路システムの製造方法のフローチャートである。
【発明を実施するための形態】
【００１１】
以下の実施形態は、当業者が本発明を実施及び利用できるように十分に詳細に説明される。本開示に基づいて他の実施形態が明らかになること、及び本発明の範囲を逸脱することなく本システム、プロセス、又は機械的な変更を行い得ることを理解されたい。
【００１２】
以下の説明において、本発明を完全に理解できるように多数の特定の詳細内容が提示される。しかしながら、本発明は、これらに特定の詳細内容がなくても実施できることを理解されたい。本発明が不明瞭にならないように幾つかの公知の回路、システム構成、及びプロセスステップは詳細に開示されていない。
【００１３】
システムの実施形態を示す図面は、半図式的であり、正確な縮尺のものではなく、特に寸法のうちの一部のものは、呈示の明瞭化のためのものであり、図面の図内で誇張して示している。同様に、図面内の表示は、説明を容易にするために一般的に類似の向きを示しているが、図面内のこの描示は殆どの部分で任意である。一般的に、本発明は、あらゆる向きに作動させることができる
【００１４】
本明細書で用いる場合、用語「水平方向」は、集積回路ダイの能動面に平行な（方位に無関係）平面として定義される。用語「垂直方向」は、前述の水平方向に直交する方向を呼ぶ。用語「上方（ａｂｏｖｅ）」、「下方（ｂｅｌｏｗ）」、「下部（ｂｏｔｔｏｍ）」、「上部（ｔｏｐ）」、「側面（ｓｉｄｅ）」（例えば側壁）、「高い（ｈｉｇｈｅｒ）」、「低い（ｌｏｗｅｒ）」、「上の（ｕｐｐｅｒ）」、「上に（ｏｖｅｒ）」、及び「下の（ｕｎｄｅｒ）」は、水平面に対して定義される。用語「上に（ｏｎ）」は、介在要素なしの直接的な接触を意味する。
【００１５】
本明細書で用いる場合、用語「処理」は、説明する構造体を形成するのに必要な、材料又はフォトレジストの堆積、材料又はフォトレジストのパターン形成、露出、現像、エッチング、浄化、及び／又は除去を含む。用語「バックエンドオブライン処理」は、集積回路ダイのパッシベーション層上の、露出接点と接続可能な追加の機能層の製作を意味する。本明細書で用いる場合、用語「ＴＤＭＡＴ」は、テトラキスジメチルアミノチタンＴｉ（Ｎ（ＣＨ3）2）4として定義される。本明細書で用いる場合、分子式（ＣＨ3）5Ｃ５Ｔｉ（ＣＨ3）3は、（トリメチル）ペンタメチルシクロペンタジエニルチタニウム（ＩＶ）として定義される。
【００１６】
本明細書で用いる場合、用語「前駆体」は、サイト上に堆積又は導入され、少なくとも１つの化学反応によって二次材料になるように変質する一次材料を意味する。本明細書で用いる場合、用語「浮遊電圧」は、取り外されるか又はスイッチオフとされた、接続電源を意味し、結合線を典型的に次の結合入力のバイアスにより供給される０．３から０．７ボルトの間の低電位にすることができる。
【００１７】
本明細書で用いる場合、用語「微量ハロゲン」は、塩素（Ｃｌ）、フッ素（Ｆｌ）、臭素（Ｂｒ）、又はヨウ素（Ｉ）を含む化合物の残留痕跡を意味する。本明細書で用いる場合、用語「微量ハロゲンが存在しない」は、何らかの分子痕跡又はハロゲン成分の証拠が全く存在しないことを意味する
【００１８】
抵抗変化型メモリセルは、セット及びリセットの間に輸送化学種を注入／吸収するための活性電極と、物理的なスイッチング機構に関して電気化学的に不活性な対向電極とに依存する。活性セル領域との不活性電極の接触特性は、性能仕様を実現するために重要である。耐性、幾何形状、粗度、材料加工機能、及びカチオン親和力は、材料堆積方法に依存する場合があり、特定の方法の可用性は、基板トポロジーに関連する構造的拘束によって制限される場合がある。
【００１９】
下部電極接点（ＢＥＣ）は、電極材料を予備パターン化されたコンタクトホールビア又は狭いトレンチ内に堆積することを必要とする場合があり、物理蒸着（ＰＶＤ）は、多くの場合、ピンチオフ及びボイド形成より前に十分な充填を可能としない。化学蒸着（ＣＶＤ）法は、ＢＥＣを製作するのに必要な十分な充填要件をもたらす必要がある。ＣＶＤの結果は、使用する化学的前駆体に依存する場合がある。
【００２０】
例えば、塩化物残渣又は副産物は、化学的前駆体に依存して、メモリセルの性能を低下させる場合がある。ＢＥＣが不活性のままであるようにＢＥＣの微量化合物を制御する必要がある。従って、安定したＢＥＣ材料は、ＲＲＡＭ（登録商標）メモリセル及び高密度ＲＲＡＭ（登録商標）メモリアレイの性能及び信頼性にとって非常に重要である。
【００２１】
添付の図面で説明する本発明は、有機金属のＴｉ前駆体に基づくＶＤ／ＡＬＤ  ＴｉＮ不活性電極を提供し、この不活性電極は、微量ハロゲンを全く含有せず、堆積時のプラズマ照射条件に基づいて最終的な電極抵抗率を調整することができ、更に小さなコンタクトホールを塞ぐことができる。
【００２２】
堆積されたＴＤＭＡＴ−ベースのＴｉＮは、プラズマ照射及び出力を調整することでＴｉＣｌ４−ベースのＴｉＮに適合するように調整できる抵抗特性を有し、非常に良好な性能向上をもたらし、さらに、１００Ｋサイクルを超える３シグマ疲労限界及びＬＲＳ保持の優れた改善を示すことに留意されたい。また、Ｓｉの付加によるＴＤＭＡＴ  ＴｉＮの改質により、安定した読み取りウインドウ割当て及び改善されたメモリ耐久性を有するメモリセルを製作できることに留意されたい。
【００２３】
以下に図１を参照すると、本発明の実施形態による不揮発性メモリを備える集積回路システム１００のブロック図が示されている。また、集積回路システム１００のブロック図は、ＩＣシステムとも呼ばれ、ＩＣ  ＤＩＥとラベル付けされて参照される集積回路ダイ１０２が示されており、これは少なくとも１つの不揮発性メモリセル１０６を含む不揮発性メモリアレイ１０４を備えている。
【００２４】
不揮発性メモリセル１０６は、ＮＶメモリセルとラベル付けされて参照される。不揮発性メモリセル１０６は、抵抗変化ランダムアクセスメモリ（ＲＲＡＭ（登録商標））に用いられる形式の抵抗変化メモリセル、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）、又は「１」及び「０」といったデータ状態を保存するためのセル抵抗を変化させる何らかのメモリ技術とすることができる。不揮発性メモリセル１０６のデータ状態は、プログラム、ユーザ、又はアプリケーションが処理又は使用するメモリ内容又はデータ情報と呼ぶことができる。
【００２５】
メモリインタフェース１０８は、不揮発性メモリアレイ１０４に接続することができる。ＭＥＭ  ＩＮＴＦとラベル付けされて参照されるメモリインタフェース１０８は、ＮＶ  メモリアレイとラベル付けされて参照される不揮発性メモリアレイ１０４内の不揮発性メモリセル１０６をドレス指定してその状態に影響を与えるのに必要なセンス増幅器、アドレス駆動回路、電源、データ完全性チェック論理回路、及びスイッチング論理回路を含む。
【００２６】
制御論理１１０は、不揮発性メモリアレイ１０４を利用するためにメモリインタフェース１０８にアクセスすることができる。制御論理１１０は、直列プロセッサ、ビットスライス型プロセッサ、マイクロプロセッサ、又は組み合わせ論理制御アレイ（図示せず）を含むことができる。制御論理１１０は、不揮発性メモリアレイ１０４に接続して、不揮発性メモリアレイ１０４を作動させて不揮発性メモリセル１０６の書き込み、読み取り、又は消去を行うようになっている。また、制御論理１１０は、不揮発性メモリアレイ１０４内に記憶されるユーザデータの完全性を維持するために、誤り訂正アルゴリズムを行うことができる。
【００２７】
制御論理１１０は、集積回路ダイ１０２の境界を越えて通信するためにインタフェースモジュール１１２に接続することができる。また、インタフェースモジュール１１２は、制御論理１１０の直接的な介在なしに不揮発性メモリアレイ１０４から又はそこへユーザデータの複数のブロックを効率的に転送するために、メモリインタフェース１０８に接続することができる。
【００２８】
集積回路システム１００の説明は本発明を明らかにするものであり、集積回路ダイ１０２の範囲又は構成を限定することを意図していないことを理解されたい。また、集積回路ダイ１０２には、前述のブロックの幾つかと協働する又はそれに取って変わる追加の機能を組み込むことができることを理解されたい。
【００２９】
次に図２を参照すると、図１の不揮発性メモリセル１０６の回路図が示されている。不揮発性メモリセル１０６の回路図は、不活性電極接点又は不活性接点として知られている下部電極接点２０４に接続された電界効果トランジスタ（ＦＥＴ）又はマルチプレクサ等のアドレススイッチ２０２を示す。図示しない他の実施形態において、例えば、クロスポイント型メモリアレイ構成、「アドレススイッチ」は、整流ダイオード又は対称性非線形デバイスといった「非オーミックデバイス」を備えることができる。
【００３０】
ＲｅＲＡＭ及びＣＢＲＡＭのスイッチング機構は、印加された電界の下でのイオン移動を含む。下部電極接点２０４は、不揮発性メモリセル１０６の物理的なスイッチング機構に関与する原子に対して電気化学的及び熱的に不活性であり、抵抗スイッチングに無関係なイオンの予期しない移動を防止するようになっている。物理的なスイッチング機構は、電荷に基づいたメモリの可逆的原子転位又は移行に起因する電気抵抗の変化を伴うことができる。
【００３１】
ＢＥＣ又はＢＥ  ＣＯＮＴＡＣＴとラベル付けして参照される下部電極接点２０４は、図１の集積回路ダイ１０２を介した１００ηｍ未満の直径の接点を形成することができる。下部電極接点２０４の好ましい実施形態は３０ηｍ未満の直径を有する。下部電極接点２０４の直径が小さくなると、図１の不揮発性メモリアレイ１０４内に形成される不揮発性メモリセル１０６の高密度パターンが可能になる。
【００３２】
転位層とラベル付けして参照される転位材料層２０６は、イオン伝導性の固体電解質として機能する誘電又は金属酸化材料等であり、下部電極接点２０４上に直接形成することができる。転位材料層２０６は、不揮発性メモリセル１０６のデータ状態を与えるために用いる１つ又はそれ以上の材料層を形成することができる。データ状態は、電圧又は電流といったエネルギを転位材料層２０６に印加した結果としての転位材料層２０６の抵抗変化によって示すことができる。
【００３３】
中立状態において、転位材料層２０６は、下部電極接点２０４に対する絶縁層に相当する。転位材料層２０６は、集積回路製造プロセスの範囲で形成すること、又は図１の集積回路ダイ１０２の製造及び試験が終了した後でバックエンドオブライン（ＢＥＯＬ）プロセスとして適用することができる。転位材料層２０６の厚さ及びパターンは、半導体産業界で公知のフォトリソグラフィー及びエッチングプロセスによって形成することができる。
【００３４】
活性イオン交換層等の上部電極接点２０８は、転位材料層２０６の上面及び集積回路ダイ１０２を覆って堆積させることができる。転位材料層２０６は、互いに分離された活性イオン層及び不活性上部電極（図示せず）を有して形成される。ＴＥ  ＣＯＮＴＡＣＴとラベル付けされて参照される上部電極接点２０８は、転位材料層２０６からのイオンを吸収に貢献する。上部電極接点２０８は、ＦＩＲＳＴ  ＶＳとラベル付けされて参照され、転位材料層２０６と上部電極接点２０８との間のイオン交換を引き起こすために利用することができる第１の電源２１０に接続することができる。
【００３５】
ＳＥＣＯＮＤ  ＶＳとラベル付けされて参照される第２の電源２１２は、アドレススイッチ２０２に接続することができる。アドレススイッチ２０２はワード線２１４で作動させることができ、アドレススイッチ２０２は第２の電源２１２からの電圧を下部電極接点２０４に供給するようになっている。
【００３６】
第１の電源２１０と第２の電源２１２との間の電位差は、不揮発性メモリセル１０６が行う動作を決定することができる。この動作は、書き込みとすることができ、転位材料層２０６と上部電極接点２０８との間で十分にイオンを移動させて導電性ブリッジ２１６を形成することでデータ「１」を記憶することができる。導電性ブリッジ２１６は、下部電極接点２０４と上部電極接点２０８との間の低抵抗接続を形成することができる。導電性ブリッジ２１６は電力がシステムに供給されるか否かに関わらず残存することができるので、導電性ブリッジ２１６は不揮発性である。動作は消去動作とすることができ、イオンを元の中立状態とするために、供給される電圧の極性を反転させて導電性ブリッジ２１６を形成する。リセット動作は、転位材料層２０６及び上部電極接点２０８の状態を元に戻し、導電性ブリッジ２１６を除去して下部電極接点２０４と上部電極接点２０８との間の抵抗を大きくする。
【００３７】
動作は、不揮発性メモリセル１０６の状態の読み出しとすることができる。読み出し動作において、第１の電源２１０はセンス電圧を供給することができ、第２の電源２１２はスイッチオフして浮遊電圧を提示することができる。不揮発性メモリセル１０６が導電性ブリッジ２１６の存在で示されるデータ「１」を含む場合、センス電圧は、アドレススイッチ２０２でゲート制御されてビット線２１８上に提示されることになる。不揮発性メモリセル１０６が導電性ブリッジ２１６の不在で示されるデータ「０」を含む場合、ビット線２１８は、センス電圧で駆動されず、次の結合入力（図示せず）からの浮遊電圧を反映することになる。
【００３８】
下部電極接点２０４は、窒化チタンを含有するか又は有する不活性接点として形成されるが、不活性接点は、化学蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）、又はＣＶＤ及びＡＬＤ蒸着プロセスを組み合わせたものの特性を示すか又は呈する、ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3等の有機金属化合物の前駆体の堆積の結果としての微量のハロゲン成分も存在しない。
【００３９】
堆積温度は、ハロゲン及び炭素等の未反応残留物の量を特定又は決定する。未反応残留物の量及び／又は堆積温度は、材料の結晶学及び材料の抵抗率を決定する。
【００４０】
下部電極接点２０４を形成するために用いるＣＶＤ／ＡＬＤの堆積物の特性は、１つ又はそれ以上の個別層の結晶構造を含むことができ、各個別層は、窒化チタン、チタンシリコン窒化物、タングステン、又はこれらの組み合わせといった特定の原子成分を有し、層内の共通平面に位置合わせされるか又は交差し、電子顕微鏡、Ｘ線回折、エネルギ分散型分光分析（ＥＤＳ）イメージング、又は結晶構造の物理的な属性を検出して決定するために使用される同様のイメージングデバイスといった、断面の電子描画によって可視となる。
【００４１】
上部電極接点２０８は、転位材料層２０６の上部及び垂直側面に示されているが、前述の動作を変更することなく、下部電極接点２０４に対向する転位材料層２０６の表面の一部にのみ制限できることを理解できる。また、導電性ブリッジ２１６の形成は、転位材料層２０６に用いる材料の種類に応じて、イオンの転位材料層２０６への注入によって、又は転位材料層２０６からのイオンの引き付けによって行うことができることも理解できる。さらに、導電性ブリッジ２１６だけを示すが、転位材料層２０６内に形成される導電性ブリッジ２１６は複数又は並列とすることができることも理解される。
【００４２】
転位材料層２０６に直接、接触する不揮発性メモリセル１０６の下部電極接点２０４は、集積回路ダイ１０２内に形成することができ、窒化チタンを含有するか又は有する不活性接点となることが分かっているが、不活性接点は、化学蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）、又はＣＶＤ及びＡＬＤ蒸着プロセスを組み合わせたものの特性を示すか又は呈する、ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3等の有機金属化合物の前駆体の開口において堆積され、有機金属チタンにさらされる結果としての微量のハロゲン成分も存在しないので、不活性接点にはハロゲン成分が存在せず、不揮発性メモリセル１０６の最適な性能がもたらされる。
【００４３】
転位材料層２０６に直接、接触する不揮発性メモリセル１０６の下部電極接点２０４は、化学蒸着（ＣＶＤ）、原子層蒸着（ＡＬＤ）、又はＣＶＤ及びＡＬＤ蒸着プロセスの組み合わせによって集積回路ダイ１０２内に形成することができ、窒化チタンを含有するか又は有する不活性接点となることが分かっているが、不活性接点は、ハロゲン成分を有しておらず、堆積中に与えられるプラズマ照射条件に基づいて微調整された抵抗を有しているので、不活性接点は、微調整された抵抗特性を有し、不揮発性メモリセル１０６の最適な性能がもたらされる。
【００４４】
ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3のいずれかを用いて有機金属化合物から形成され、微量ハロゲンが全く存在せず、非晶構造、金属ガラス構造、又は種々の結晶方位の小さなナノ結晶構造を有する、下部電極接点２０４の窒化チタン（ＴｉＮ）によって、不揮発性メモリセル１０６の信頼性及び性能が著しく向上することが分かっている。
【００４５】
ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3のいずれかを用いて有機金属化合物から形成され、微量ハロゲンが全く存在しない、窒化チタンを有する下部電極接点２０４の形成により、３−シグマ読み取り／書き込み耐久限界がｌＯＯＫサイクルを超えて延び、不揮発性メモリセル１０６の低抵抗状態（ＬＲＳ）記憶力が１０倍改善されることが分かっている。
【００４６】
ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3にシリコン（Ｓｉ）注入した不揮発性メモリセル１０６の下部電極接点２０４は、導電性ブリッジ２１６の存在と不在との間の抵抗値を引き上げることによって、より安定した読み取りウインドウ割当て（ＲＷＢ）及びメモリセルの改善された耐久性をもたらすことが分かっている。本発明で見出した読み取りウインドウ割当ては、３シグマテイル確率であり、特定のセット／リセットサイクルの直後の最新のＬＲＳ状態の電流からＨＲＳ状態の電流を差し引いた電流を読み取るためのものである。
【００４７】
ここで図３を参照すると、窒化チタン（ＴｉＮ）及びチタンシリコン窒化物（ＴｉＳＮ）の堆積物に関する抵抗率対厚さの例示的なグラフ３０２が示されている。例示的なグラフ３０２には、Ｙ軸に沿ってマイクロΩｃｍの増加する対数単位の抵抗率、及びＸ軸にそってÅの増加する対数単位の膜厚３０６が示されている。
【００４８】
ＤＭＡＴ前駆体を用いる図２の下部電極接点２０４の４つのバージョンであり、ＴｉＮ＿ａｓ＿ｄｅｐｏｓｉｔｅｄ３０８、ＴｉＮ＿ｌｏｗ＿ｒｅｓｉｓｔａｎｃｅ３１０、ＴｉＮ＿ｍｅｄｉｕｍ＿ｒｅｓｉｓｔａｎｃｅ３１２、及びＴｉＳｉＮ＿ａｓ＿ｄｅｐｏｓｉｔｅｄ３１４が形成される。ＴｉＮ＿ａｓ＿ｄｅｐｏｓｉｔｅｄ３０８、ＴｉＮ＿ｌｏｗ＿ｒｅｓｉｓｔａｎｃｅ３１０、ＴｉＮ＿ｍｅｄｉｕｍ＿ｒｅｓｉｓｔａｎｃｅ３１２、及びＴｉＳ１Ｎ＿ａｓ＿ｄｅｐｏｓｉｔｅｄ３１４は、それぞれＴＩＮＡＤ、ＴＩＮ＿ＬＲ、ＴＩＮＭＲ、及びＴＩＳＩＮ＿ＡＤでラベル付けされて参照される。
【００４９】
また、ＴｉＣ１４前駆体からのＣｌ残留物を有し、例示的なグラフ３０２では一点鎖線で示される特定の厚さ３１８を有するＴｉＮ下部電極接点の特定の抵抗率３１６が示されている。特定の抵抗率３１６及び特定の厚さ３１８は、それぞれＳＲＰＬ及びＳＴでラベル付けして参照できる。図２の例示的なグラフ３０２において、例えば、特定の抵抗率３１６は、厚さ２５０Åにおいて２１５μΩｃｍとすることができる。
【００５０】
例示的なグラフ３０２は、Ｃｌ残留物を有するＴｉＮ下部電極接点と本発明の下部電極接点２０４との間の抵抗率３０４の典型的な差異を示すが、下部電極接点２０４は、不活性電極としても知られており、有機金属ＴＤＭＡＴ前駆体に基づき、微量ハロゲンが存在せず、小さなコンタクトホールを埋めることができる。例えば、例示的なグラフ３０２は、ＴＤＭＡＴ前駆体を示し、ＣＶＤ／ＡＬＤ堆積中のプラズマは、ＴｉＮ＿ｌｏｗ＿ｒｅｓｉｓｔａｎｃｅ３１０の曲線を形成するために用いることができ、この曲線は、Ｃｌ残留物を有するＴｉＮ下部電極接点の特定の厚さ３１８における特定の抵抗率３１６に中心がある。
【００５１】
また、例示的なグラフ３０２は、ＴＤＭＡＴ前駆体を示すことができ、堆積中の最低限のプラズマ又はプラズマ無しで、ＴｉＮ＿ａｓ＿ｄｅｐｏｓｉｔｅｄ３０８曲線を有するＴｉＮを形成することができ、単位長さ当たりの抵抗率は、Ｃｌ残留物を有するＴｉＮ下部電極接点の特定の厚さ３１８での特定の抵抗率３１６の１００倍以上である。
【００５２】
さらに他の実施例において、例えば、例示的なグラフ３０２は、ＴＤＭＡＴ前駆体をＣＶＤ／ＡＬＤ堆積中のプラズマを用いてＴｉＮを形成するために使用する方法を示し、ＴｉＮはＴｉＮ＿ｍｅｄｉｕｍ＿ｒｅｓｉｓｔａｎｃｅ３１２の曲線で示されており、単位長さ当たりの抵抗率は、Ｃｌ残留物を有するＴｉＮ下部電極接点の特定の厚さ３１８での特定の抵抗率３１６の２〜３倍である。
【００５３】
さらに他の実施例において、例示的なグラフ３０２は、ＴＤＭＡＴ前駆体を示し、堆積中の最低限のプラズマ又はプラズマ無しで、シリコン（Ｓｉ）注入を用いてＴｉＳｉＮを形成することができ、ＴｉＳｉＮ＿ａｓ＿ｄｅｐｏｓｉｔｅｄ３１４の曲線は、Ｃｌ残留物を有するＴｉＮ下部電極接点の特定の厚さ３１８の特定の抵抗率３１６の２〜３倍の単位長さ当たりの抵抗率を有する。下部電極接点２０４の４つのバージョンの幾つかは、随意的に、高エネルギによる第１のプラズマ処理ＴｉＮ及び長期プラズマ処理されたＴＤＭＡＴを用いて形成することができる。
【００５４】
また、随意的に第１のプラズマ処理ＴｉＮに用いたものよりも低エネルギかつ短期間で第２のプラズマ処理ＴｉＮを形成することができ、図１の不揮発性メモリセル１０６の信頼性又は回復力を犠牲にすることなく、下部電極接点２０４の４つのうちの幾つかを第１のプラズマ処理ＴｉＮよりも短期間かつ低いエネルギで製作するようになっている。また、ＴｉＮは、シリコン（Ｓｉ）で処理して、下部電極接点２０４を形成する際にＴＤＭＡＴにシリコン（Ｓｉ）を注入することでチタンシリコン窒化物を形成することができ、ＴｉＳｉＮ＿ａｓ＿ｄｅｐｏｓｉｔｅｄ３１４の特性曲線がもたらされる。
【００５５】
説明目的で、本実施形態は下部電極接点２０４又は不活性電極形態はチタンを有する。他の前駆体を使用すると、下部電極接点２０４は他の金属で形成することができ、依然としてハロゲン成分は存在しない。例えば、下部電極接点２０４は、適切な有機金属前駆体とＣＶＤ／ＡＬＤプロセスを用いてタングステン（Ｗ）で形成することができ、フッ素成分が存在しない。
【００５６】
ＣＶＴ／ＡＬＤ堆積中に最低限のプラズマ又はプラズマ無しで、ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3前駆体は、下部電極接点２０４を形成するため適応性及び制限をもたらし、性能、信頼性、コスト、ＲＷＢ安定性、又はこれらの任意の組み合わせを最適化するために堆積プロセスに割り当てられる時間又は期間を調節することで、Ｃｌ残留物を有するＴｉＮ下部電極接点の特定の厚さ３１８を含む何らかの特定の厚さをもつことが分かっている。
【００５７】
ここで図４を参照すると、図３の下部電極接点２０４の４つのバージョンのうちの１つを例示する、読み出しメモリサイクルのセット及びリセット持続時間をプロットした例示的なグラフが示されている。持続時間グラフ４０２は、Ｙ軸に沿って、ナノアンペア（ｎＡ）の線形単位でのゼロ読み取りウインドウ割当て参照値の上又は下の読み取りウインドウ割当て４０４と、Ｘ軸に沿って、サイクルの増加する対数単位での対応するセット及びリセットサイクル４０６を示す。
【００５８】
読み取りウインドウ割当て（ＲＷＢ）は、３シグマのテイル確率であり、特定のセット／リセットサイクルの直後の最新のＬＲＳ状態の電流からＨＲＳ状態の電流を差し引いた電流を読み取るためのものである。読み出し電圧はセット方向において０．１Ｖである。３シグマのＲＷＢが正である場合、ＬＲＳ及びＨＲＳ状態は１００パーセント以外の約９９．９パーセントに等しい３シグマのパーセントで識別することができる。ＲＷＢが負の場合、テイルＬＲＳ及びＨＲＳビットの読み出し電流はオーバラップし、ＬＲＳ及びＨＲＳ状態を読み取ることは困難である。３５ｕＡ及び４５ＵＡは、セット動作のための平均適合電流である。より大きい電流を利用する場合、ＬＲＳ状態での導電フィラメントは安定化することができ、ＬＲＳの読み出し電流に関する３シグマのテイルは増加する。
【００５９】
例えば、実線で示し、１００回の読み出しサイクルを横切って超える第１のグラフ４０８は、第１のグラフ４０８の下方に破線で示す第２のグラフ４１０とは交差しない。第１のグラフ４０８は下部電極接点２０４といった下部電極接点を示し、ＴＤＭＡＴ前駆体ベースのＴｉＮは、４００Åの厚さで堆積し、ＣＭＰを利用して４００Åから７００Åの間のＢＥＣプラグの高さまで研磨され、１０分の１及び１０分の８のリセット電圧、及び４８μＡのセット適合電流で動作する。
【００６０】
第２のグラフ４１０は、下部電極接点２０４といった下部電極接点を示し、ＴＤＭＡＴ前駆体ベースのＴｉＮは、４００Åの厚さで堆積し、ＣＭＰを利用して４００Åから７００Åの間のＢＥＣプラグの高さまで研磨され、１０分の１及び１０分の８のリセット電圧、及び３５μＡのセット適合電流で動作する。第１のグラフ４０８及び第２のグラフ４０２は、１００回のプログラムつまり消去サイクルにわたって類似の曲線であり、所定の電圧に関して異なる読み出し電流での読み取りウインドウ割当てを示す。
【００６１】
図５を参照すると、図３の下部電極接点２０４の４つのバージョンのうちの１つのメモリセルのメモリ状態保持安定性をプロットした例示的なグラフが示されている。例示的な保持チャート５０２は、中央値０シグマμ（ｍｕ）の３σ（シグマ）分布をもつＹ軸及びナノアンペア（ｎＡ）の増加する対数単位での読み出しセル電流５０４を示すＸ軸を有する。
【００６２】
４つのプロットは、図１の不揮発性メモリセル１０６の不活性電極として知られる下部電極接点２０４の４つのバージョンの実施例を示して表す。４つのプロットはそれぞれ、ｐ＿ａ５０６、ｐ＿ｂ５０８、ｐ＿ｃ５１０、及びｐ＿ｄ５１２でラベル付けされて参照される。セット適合電流は、３５μＡに設定され、読み出し電圧は０．１ボルトであった。
【００６３】
点線で接続される点線の三角データポイントで示すプロットｐ＿ａ５０６は、メモリセルが１時間だけ摂氏１５０度に曝された後のデータ状態に相当するセル耐性を有するメモリセルからの１００００回のセット／リセットサイクルの後のＨＲＳ状態を示す。実線で接続される実線の三角データポイントで示すプロットｐ＿ｂ５０８は、メモリセルが１時間だけ摂氏１５０度に曝される前のデータ状態に相当するセル耐性を有するメモリセルからの１０００回のセット／リセットサイクルの後の１００００のＨＲＳ状態を示す。
【００６４】
点線で接続される点線の三角データポイントで示すプロットｐ＿ｃ５１０は、メモリセルが１時間だけ摂氏１５０度に曝された後のデータ状態に相当するセル耐性を有するメモリセルからの１００００回のセット／リセットサイクルの後のＬＲＳ状態を示す。実線で接続される実線の三角データポイントで示すプロットｐ＿ｄ５１２は、メモリセルが１時間だけ摂氏１５０度に曝される前のデータ状態に相当するセル耐性を有するメモリセルからの１０００回のセット／リセットサイクルの後のＬＲＳ状態を示す。
【００６５】
ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3のいずれかを用いて有機金属チタン化合物から形成され、電気化学的に不活性で微量ハロゲンが全く存在しない窒化チタン（ＴｉＮ）の下部電極接点２０４を有する不揮発性メモリセル１０６は、プログラムされたデータ状態を３シグマの範囲で１００００回を超える読み出しにわたって１時間だけ摂氏１５０度に曝されることに影響されずに維持して、高い信頼性及びデータ保持を可能にすることが分かっている。
【００６６】
ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3のいずれかを用いて有機金属チタン化合物から形成され、電気化学的に不活性で微量ハロゲンが全く存在しない窒化チタン（ＴｉＮ）の下部電極接点２０４を有する不揮発性メモリセル１０６は、不揮発性メモリセル１０６の初回生産改良をもたらす。初回生産改良は、３シグマ読み出しセル電流０．１−８．０ｎＡの範囲での１００００回のプログラム／消去サイクル後のプログラムされた「０」のデータ状態又はＨＲＳ状態を保持する能力であり、１時間だけ摂氏１５０度に曝されることに影響されず、高い信頼性及びデータ保持を可能にすることが分かっている。
【００６７】
ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3のいずれかを用いて有機金属チタン化合物から形成され、電気化学的に不活性で微量ハロゲンが全く存在しない窒化チタン（ＴｉＮ）の下部電極接点２０４を有する不揮発性メモリセル１０６は、不揮発性メモリセル１０６の第２の生産改良をもたらす。第２の生産改良は、３シグマ読み出しセル電流、８００ナノアンペア（ｎＡ）から１０マイクロアンペア（μＡ）の範囲での１００００回のプログラム／消去サイクル後のプログラムされた「１」のデータ状態又はＬＲＳ状態を保持する能力であり、１時間だけ摂氏１５０度に曝されることに影響されず、高い信頼性及びデータ保持を可能にすることが分かっている。
【００６８】
ＴＤＭＡＴ又は（ＣＨ3）5Ｃ5Ｔｉ（ＣＨ3）3のいずれかを用いて有機金属チタン化合物から形成され、電気化学的に不活性で微量ハロゲンが全く存在しない窒化チタン（ＴｉＮ）の下部電極接点２０４を有する不揮発性メモリセル１０６は、少なくとも６０００のＲＷＢ＿３σとして示して特定する最小読み出しセル電流分散５１４、及び１００００回にわたるＬＲＳ及びＨＲＳのプログラムされたデータ状態の間の９２ｎＡを維持し、１時間だけ摂氏１５０度に曝されることに影響されず、高い信頼性及びデータ保持を可能にすることが分かっている。
【００６９】
ここで図６を参照すると、製造の堆積プロセス段階における下部電極接点の部分断面図が示されている。図２の窒化チタンの下部電極接点２０４といった、下部電極接点６０２又は不活性電極が示されており、物理的なスイッチング機構に対して電気化学的に不活性に形成され、ハロゲン又はハロゲン化物化合物が存在しない。図示の太線は、エンクロージャ又はチャンバ６０４であり、気体の導入又は除去のための少なくとも１つの開口を有する。
【００７０】
ＣＶＤ、ＡＬＤ、又はＣＶＤ及びＡＬＤ（ＣＶＤ／ＡＬＤ）プロセスを使用して、絶縁層６０８内に所定の接点深さ６０６の下部電極接点６０２を形成する窒化チタンを堆積することができ、ユーザ及び／又は製造業者が選択した、抵抗率範囲等の抵抗特性、読み取り電流、物理的な形状寸法、材料面テクスチャ、カチオン親和力、技術、又は性能仕様を決定するようになっている。不活性電極としても知られる下部電極接点６０２は、平坦な基材６１２上の絶縁層６０８の開口６１０内にＢＥＣプラグとして形成することができる。絶縁層６０８内に１００ナノメートル（ｎｍ）未満の直径を有するコンタクトホールバイア、又は１００ナノメートル（ｎｍ）幅未満の幅を有する狭いトレンチといった開口６１０は、平坦な基材６１２又はその上の配線層を露出させる。ＣＶＤ／ＡＬＤだけが開口６１０を埋めて小さなＢＥＣプラグをもたらすことができる。例えば、物理蒸着（ＰＶＤ）プロセスは、開口６１０を埋めることができない。図１の集積回路ダイ１０２の平坦な基材６１２がＳＵＢＳＴＲＡＴＥで示されて参照される。
【００７１】
下部電極接点６０２は、ＣＶＤ／ＡＬＤプロセスを用いて平坦な基材６１２上に堆積させることができる。開口６１０は、リソグラフィー及びエッチングによってパターン成形することができる。不活性電極としても知られている下部電極接点６０２は、事前にパターン成形された開口６１０内に堆積され、次に、必要に応じて、研磨して過剰な表皮又は堆積物を取り除く。
【００７２】
例えば、堆積フェーズサイクル中に、前駆体、プラズマ、ガス、又はこれらの組み合わせを導入することで材料添加物６１４をＣＶＤ／ＡＬＤ処理中にチャンバ内に導入することができ、又はプラズマを利用して下部電極接点６０２の特性を変更すること又は作り上げることができる。例えば、シリコン添加を行ってＴｉＳＮ下部電極接点６０２を形成することができる。例えば、プラズマ照射を利用して下部電極接点６０２の抵抗特性を変更することができる。
【００７３】
事前にパターン形成された開口６１０内に堆積される下部電極接点６０２は非常に小さく（３０ｎｍ未満）、化学機械平坦化（ＣＭＰ）プロセスを利用してさらに処理することができる。ＣＭＰプロセスは、下部電極接点６０２を研磨して下部電極接点６０２の堆積物から何らかの表皮を除去するために利用することができる。
【００７４】
下部電極接点６０２を生成するためにＣＶＤ及び／又はＡＬＤ処理だけが利用できることが分かっており、絶縁層６０８内の１００ナノメートル（ｎｍ）の直径のＢＥＣプラグ又は１００ナノメートル（ｎｍ）幅の狭いトレンチとしての開口６１０を埋めるようになっている。
【００７５】
下部電極接点６０２を作成するためのＡＬＤプロセスは、ＣＶＤよりも一層、均一に開口６１０を埋めることができ、開口６１０に中心に見られる材料量を低減することができることが分かっている。
【００７６】
図７を参照すると、本発明の他の実施形態における集積回路システムを製造するための方法７００のフローチャートが示されている。方法７００は、ＩＣ準備ブロック７０２において、アドレススイッチを有する集積回路ダイを準備する段階と、下部電極接点形成ブロック７０４において、ハロゲン成分が存在せず、化学蒸着又は原子層蒸着プロセスの特性を有し、アドレススイッチに接続される下部電極接点を形成する段階と、転位材料層堆積ブロック７０６において、下部電極接点に転位材料層を直接堆積させる段階と、上部電極堆積ブロック７０８において、集積回路ダイ上に不揮発性メモリアレイを形成するために上部電極接点に転位材料層を直接堆積させる段階と、を含む。
【００７７】
得られる方法、処理、装置、デバイス、製品、及び／又はシステムは、分り易く、費用効率的であり、複雑ではなく、多用途性が高く、有効であり、公知の構成要素を適応させることによって驚くほど非自明に実施することができるので、集積回路システムを効率的で経済的に製造するのに適しており、従来の製造方法又はプロセス及び技術と完全に互換性がある。
【００７８】
本発明の他の重要な態様は、コストを低減し、システムを簡素化し、不揮発性メモリを備えた集積回路システムの性能を向上させるという従来の傾向を有用にサポートしてそのために役立つことである。
【００７９】
本発明のこれら及び他の有益な態様は、結果的に技術の状態を少なくとも次の水準に進めるものである。
【００８０】
本発明を特定の最良のモードに関連して説明したが、当業者には、以上の説明に照らして多くの代替物、修正、及び変形が明らかであることは理解されるものとする。従って、本発明は、添付の特許請求の範囲に収まる全てのそのような代替物、修正、及び変形を包含するように意図している。本明細書にこれまで説明した又は添付図面に示した全ての内容は、例示的かつ非限定的な意味に解釈されるものとする。
【符号の説明】
【００８１】
７０２  ＩＣ準備ブロック
７０４  下部電極接点形成ブロック
７０６  転位材料層堆積ブロック
７０８  上部電極堆積ブロック
【図１】
2014207451.tif 000003
【図２】
2014207451.tif 000004
【図３】
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【図４】
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【図５】
2014207451.tif 000007
【図６】
2014207451.tif 000008
【図７】
2014207451.tif 000009
【外国語明細書】
2014207451000001.pdf