(57)【要約】【課題】第１のゲート電極と第２のゲート電極の間の配線抵抗を小さくする。【解決手段】半導体装置１は、半導体基板２の主面のうち第１及び第２の活性領域１Ａ，１Ｂの間に配置されて第１の活性領域１Ａに対応するゲート電極１１と第２の活性領域１Ｂに対応するゲート電極１１とを分離する一方、これらの上端が上面から突出する膜厚で形成された埋設絶縁膜１２と、埋設絶縁膜１２の上面に形成され、下面の一端で第１の活性領域１Ａに対応するゲート電極１１の上端と接触し、下面の他端で第２の活性領域１Ｂに対応するゲート電極１１の上端と接触する金属膜４１とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
主面に第１及び第２の活性領域が区画された半導体基板と、
前記第１の活性領域に立設された第１の半導体ピラーと、
前記第２の活性領域に立設された第２の半導体ピラーと、
ゲート絶縁膜を介して前記第１の半導体ピラーの側面を覆う第１のゲート電極と、
ゲート絶縁膜を介して前記第２の半導体ピラーの側面を覆う第２のゲート電極と、
前記第１の半導体ピラーの上端に設けられた第１の上部不純物拡散層と、
前記第２の半導体ピラーの上端に設けられた第２の上部不純物拡散層と、
前記第１の半導体ピラーの下部に接して設けられた第１の下部不純物拡散層と、
前記第２の半導体ピラーの下部に接して設けられた第２の下部不純物拡散層と、
前記主面のうち前記第１及び第２の活性領域の間に配置されて前記第１のゲート電極と前記第２のゲート電極とを分離する一方、前記第１及び第２のゲート電極それぞれの上端が上面から突出する膜厚で形成された埋設絶縁膜と、
前記埋設絶縁膜の上面に形成され、下面の一端で前記第１のゲート電極の上端と接触し、下面の他端で前記第２のゲート電極の上端と接触する金属膜と
を備えることを特徴とする半導体装置。
【請求項２】
前記主面のうち、平面的に見て前記埋設絶縁膜を挟んで互いに対向する位置に立設された第１及び第２のダミーピラーをさらに備え、
前記第１のゲート電極は、前記ゲート絶縁膜を介して前記第１のダミーピラーの側面を覆うよう構成され、
前記第２のゲート電極は、前記ゲート絶縁膜を介して前記第２のダミーピラーの側面を覆うよう構成され、
前記金属膜は、下面の一端で前記第１のゲート電極のうち前記第１のダミーピラーの側面を覆う部分の上端と接触し、下面の他端で前記第２のゲート電極のうち前記第２のダミーピラーの側面を覆う部分の上端と接触する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のダミーピラーは、前記埋設絶縁膜と前記第１の活性領域との境界に設けられることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のダミーピラーは、前記埋設絶縁膜に設けられる第１のダミー絶縁体ピラーと、前記第１の活性領域に設けられる第１のダミー半導体ピラーとが合体した構造を有する複合ピラーであることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記第２のダミーピラーは、前記埋設絶縁膜と前記第２の活性領域との境界に設けられることを特徴とする請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第２のダミーピラーは、前記埋設絶縁膜に設けられる第２のダミー絶縁体ピラーと、前記第２の活性領域に設けられる第２のダミー半導体ピラーとが合体した構造を有する複合ピラーであることを特徴とする請求項２乃至５のいずれか一項に記載の半導体装置。
【請求項７】
層間絶縁膜と、
それぞれ前記層間絶縁膜の上面に形成された第１乃至第５の配線を含む配線層と、
前記層間絶縁膜を貫通して設けられ、上面で前記第１の配線と電気的に接触するとともに、下面で前記第１の上部不純物拡散層と電気的に接触する第１のコンタクトプラグと、
前記層間絶縁膜を貫通して設けられ、上面で前記第２の配線と電気的に接触するとともに、下面で前記第２の上部不純物拡散層と電気的に接触する第２のコンタクトプラグと、
前記層間絶縁膜を貫通して設けられ、上面で前記第３の配線と電気的に接触するとともに、下面で前記第１の下部不純物拡散層と電気的に接触する第３のコンタクトプラグと、
前記層間絶縁膜を貫通して設けられ、上面で前記第４の配線と電気的に接触するとともに、下面で前記第２の下部不純物拡散層と電気的に接触する第４のコンタクトプラグと、
前記層間絶縁膜を貫通して設けられ、上面で前記第５の配線と電気的に接触するとともに、下面で前記金属膜と電気的に接触する第５のコンタクトプラグと
をさらに備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
主面に第１及び第２の活性領域が区画された半導体基板と、
それぞれ前記第１の活性領域に立設された複数の第１の半導体ピラーと、
それぞれ前記第２の活性領域に立設された複数の第２の半導体ピラーと、
ゲート絶縁膜を介して前記複数の第１の半導体ピラーの側面を覆う第１のゲート電極と、
ゲート絶縁膜を介して前記複数の第２の半導体ピラーの側面を覆う第２のゲート電極と、
それぞれ前記複数の第１の半導体ピラーの上端に設けられた複数の第１の上部不純物拡散層と、
それぞれ前記複数の第２の半導体ピラーの上端に設けられた複数の第２の上部不純物拡散層と、
前記複数の第１の半導体ピラーそれぞれの下部に接して設けられた第１の下部不純物拡散層と、
前記複数の第２の半導体ピラーそれぞれの下部に接して設けられた第２の下部不純物拡散層と、
前記主面のうち前記第１及び第２の活性領域の間に配置されて前記第１のゲート電極と前記第２のゲート電極とを分離する一方、前記第１及び第２のゲート電極それぞれの上端が上面から突出する膜厚で形成された埋設絶縁膜と、
前記埋設絶縁膜の上面に形成され、下面の一端で前記第１のゲート電極の上端と接触し、下面の他端で前記第２のゲート電極の上端と接触する金属膜と
を備えることを特徴とする半導体装置。
【請求項９】
層間絶縁膜と、
それぞれ前記層間絶縁膜の上面に形成された第１乃至第５の配線を含む配線層と、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第１の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第１の上部不純物拡散層と電気的に接触する複数の第１のコンタクトプラグと、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第２の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第２の上部不純物拡散層と電気的に接触する複数の第２のコンタクトプラグと、
前記層間絶縁膜を貫通して設けられ、上面で前記第３の配線と電気的に接触するとともに、下面で前記第１の下部不純物拡散層と電気的に接触する第３のコンタクトプラグと、
前記層間絶縁膜を貫通して設けられ、上面で前記第４の配線と電気的に接触するとともに、下面で前記第２の下部不純物拡散層と電気的に接触する第４のコンタクトプラグと、
前記層間絶縁膜を貫通して設けられ、上面で前記第５の配線と電気的に接触するとともに、下面で前記金属膜と電気的に接触する第５のコンタクトプラグと
をさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記金属膜は、平面的に見て前記第１及び第２の活性領域の間の領域と重ならない領域まで延設され、
前記第１のコンタクトプラグは、平面的に見て前記第１及び第２の活性領域の間の領域と重ならない位置で、前記金属膜及び前記第５の配線のそれぞれと電気的に接触する
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
層間絶縁膜と、
それぞれ前記層間絶縁膜の上面に形成された第１乃至第５の配線を含む配線層と、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第１の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第１の上部不純物拡散層のうちの一部と電気的に接触する少なくとも１つの第１のコンタクトプラグと、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第２の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第１の上部不純物拡散層のうちの残りの一部と電気的に接触する少なくとも１つの第２のコンタクトプラグと、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第３の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第２の上部不純物拡散層のうちの一部と電気的に接触する少なくとも１つの第３のコンタクトプラグと、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第４の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第２の上部不純物拡散層のうちの残りの一部と電気的に接触する少なくとも１つの第４のコンタクトプラグと、
前記層間絶縁膜を貫通して設けられ、上面で前記第５の配線と電気的に接触するとともに、下面で前記金属膜と電気的に接触する第５のコンタクトプラグと
をさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記第１の活性領域は第１の導電型であり、
前記第２の活性領域は前記第１の導電型とは異なる第２の導電型であり、
前記第１の配線と前記第３の配線とは互いに接続される
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１の導電型である第１の活性領域、及び、前記第１の導電型とは異なる第２の導電型である第２の活性領域が主面に区画された半導体基板と、
それぞれ前記第１の活性領域に立設された複数の第１の半導体ピラーと、
それぞれ前記第２の活性領域に立設された複数の第２の半導体ピラーと、
ゲート絶縁膜を介して前記複数の第１の半導体ピラーの側面を覆う第１のゲート電極と、
ゲート絶縁膜を介して前記複数の第２の半導体ピラーの側面を覆う第２のゲート電極と、
それぞれ前記複数の第１の半導体ピラーの上端に設けられた複数の第１の上部不純物拡散層と、
それぞれ前記複数の第２の半導体ピラーの上端に設けられた複数の第２の上部不純物拡散層と、
前記複数の第１の半導体ピラーそれぞれの下部に接して設けられた第１の下部不純物拡散層と、
前記複数の第２の半導体ピラーそれぞれの下部に接して設けられた第２の下部不純物拡散層と、
前記主面のうち前記第１及び第２の活性領域の間に配置されて前記第１のゲート電極と前記第２のゲート電極とを分離する一方、前記第１及び第２のゲート電極それぞれの上端が上面から突出する膜厚で形成された埋設絶縁膜と、
前記埋設絶縁膜の上面に形成され、下面の一端で前記第１のゲート電極の上端と接触し、下面の他端で前記第２のゲート電極の上端と接触する金属膜とを備え、
前記複数の第１の上部不純物拡散層の一部と、前記複数の第２の上部不純物拡散層の一部とは、互いに電気的に接続される
ことを特徴とする半導体装置。
【請求項１４】
層間絶縁膜と、
それぞれ前記層間絶縁膜の上面に形成された第１乃至第４の配線を含む配線層と、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第１の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第１の上部不純物拡散層のうちの前記一部と電気的に接触する少なくとも１つの第１のコンタクトプラグと、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第２の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第１の上部不純物拡散層のうちの残りの一部と電気的に接触する少なくとも１つの第２のコンタクトプラグと、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第１の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第２の上部不純物拡散層のうちの前記一部と電気的に接触する少なくとも１つの第３のコンタクトプラグと、
それぞれ前記層間絶縁膜を貫通して設けられ、上面で前記第３の配線と電気的に接触するとともに、下面でそれぞれ前記複数の第２の上部不純物拡散層のうちの残りの一部と電気的に接触する少なくとも１つの第４のコンタクトプラグと、
前記層間絶縁膜を貫通して設けられ、上面で前記第４の配線と電気的に接触するとともに、下面で前記金属膜と電気的に接触する第５のコンタクトプラグと
をさらに備えることを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に縦型トランジスタを用いる半導体装置に関する。
【背景技術】
【０００２】
半導体装置、特にメモリデバイスのチップサイズは、低コストの観点から年々縮小されている。これに応じ、ＤＲＡＭ(Dynamic Random Access Memory)では、セルトランジスタ用として４Ｆ２構造を有する縦型トランジスタの採用が進められている（例えば特許文献１，２参照）。
【０００３】
縦型トランジスタは、チャネルが半導体基板主面の法線方向に延設されるトランジスタである。具体的には、半導体基板の主面に立設された半導体ピラーの上部にソース領域／ドレイン領域の一方、下部にソース領域／ドレイン領域の他方がそれぞれ設けられ、ゲート電極が半導体ピラーの側面全周を取り囲むという構成を有している。縦型トランジスタを用いる場合、チャネル長が平面的な占有面積に左右されず、微細化が進んでも十分なチャネル長を確保することができるので、短チャネル効果の抑制、チャネルの完全空乏化、良好なＳ値(Subthreshold swing value)、大きなドレイン電流、といった数々のメリットが得られる。
【０００４】
周辺回路のトランジスタ用としては、セルトランジスタほど縮小化の要請がないことから従来のプレーナー型トランジスタが引き続き採用されている。しかし、セルと周辺回路とでトランジスタの構造が異なると工程数が大幅に増大してしまうことから、最近では、周辺回路のトランジスタにも４Ｆ２構造を有する縦型トランジスタの採用が検討されている（例えば特許文献３参照）
【０００５】
周辺回路に設置される縦型トランジスタでは、特許文献３に記載されているように、２種類の半導体ピラーが用いられる。一方の種類の半導体ピラーはチャネルとして用いられるもので、上部及び下部それぞれに不純物拡散層が設けられ、側面はゲート絶縁膜を介してゲート電極に覆われている。ゲート電極として具体的には、導電性のシリコン膜（ＣＶＤ(Chemical Vapor Deposition)法により不純物ドープシリコン膜として形成したもの）を成膜した後、これをエッチバックすることにより得られるサイドウォール状のシリコン膜が用いられる。シリコン膜には比抵抗が大きいという難があるが、比抵抗の小さい金属材料は結晶性が高く、エッチバックによる形成ではゲート電極上面を均一に構成することが困難であることから、今のところシリコン膜が利用されている。他方の種類の半導体ピラーは、サイドウォール状のシリコン膜であるゲート電極の長さを横方向に延長するためのダミーピラーであり、延長された部分を利用してゲートコンタクトプラグが設けられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−３１１６４１号公報
【特許文献２】特開２００９−１０３６６号公報
【特許文献３】特開２００９−８１３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、ＤＲＡＭの周辺回路では、素子分離領域を挟んで隣接する活性領域に各々配置された縦型トランジスタのゲート電極を互いに接続する場合がある。この場合、これまでは、素子分離領域を横断するダミーピラーを設けることによりサイドウォール状のシリコン膜で接続する方法や、それぞれのゲート電極を上述したゲートコンタクトプラグによって上層配線に引き出して上層配線で接続する方法が取られている。
【０００８】
しかしながら、いずれの方法にも、ゲート電極間の配線抵抗が大きくなってしまうという問題がある。前者の方法については、シリコン膜が高い抵抗値を有する（金属膜材料に比べて２桁程度高い）ためであり、後者の方法については、ゲートコンタクトプラグを経由する分の配線抵抗が加算されるためである。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、主面に第１及び第２の活性領域が区画された半導体基板と、前記第１の活性領域に立設された第１の半導体ピラーと、前記第２の活性領域に立設された第２の半導体ピラーと、ゲート絶縁膜を介して前記第１の半導体ピラーの側面を覆う第１のゲート電極と、ゲート絶縁膜を介して前記第２の半導体ピラーの側面を覆う第２のゲート電極と、前記第１の半導体ピラーの上端に設けられた第１の上部不純物拡散層と、前記第２の半導体ピラーの上端に設けられた第２の上部不純物拡散層と、前記第１の半導体ピラーの下部に接して設けられた第１の下部不純物拡散層と、前記第２の半導体ピラーの下部に接して設けられた第２の下部不純物拡散層と、前記主面のうち前記第１及び第２の活性領域の間に配置されて前記第１のゲート電極と前記第２のゲート電極とを分離する一方、前記第１及び第２のゲート電極それぞれの上端が上面から突出する膜厚で形成された埋設絶縁膜と、前記埋設絶縁膜の上面に形成され、下面の一端で前記第１のゲート電極の上端と接触し、下面の他端で前記第２のゲート電極の上端と接触する金属膜とを備えることを特徴とする。
【００１０】
本発明の他の一側面による半導体装置は、主面に第１及び第２の活性領域が区画された半導体基板と、それぞれ前記第１の活性領域に立設された複数の第１の半導体ピラーと、それぞれ前記第２の活性領域に立設された複数の第２の半導体ピラーと、ゲート絶縁膜を介して前記複数の第１の半導体ピラーの側面を覆う第１のゲート電極と、ゲート絶縁膜を介して前記複数の第２の半導体ピラーの側面を覆う第２のゲート電極と、それぞれ前記複数の第１の半導体ピラーの上端に設けられた複数の第１の上部不純物拡散層と、それぞれ前記複数の第２の半導体ピラーの上端に設けられた複数の第２の上部不純物拡散層と、前記複数の第１の半導体ピラーそれぞれの下部に接して設けられた第１の下部不純物拡散層と、前記複数の第２の半導体ピラーそれぞれの下部に接して設けられた第２の下部不純物拡散層と、前記主面のうち前記第１及び第２の活性領域の間に配置されて前記第１のゲート電極と前記第２のゲート電極とを分離する一方、前記第１及び第２のゲート電極それぞれの上端が上面から突出する膜厚で形成された埋設絶縁膜と、前記埋設絶縁膜の上面に形成され、下面の一端で前記第１のゲート電極の上端と接触し、下面の他端で前記第２のゲート電極の上端と接触する金属膜とを備えることを特徴とする。
【００１１】
本発明のさらに他の一側面による半導体装置は、第１の導電型である第１の活性領域、及び、前記第１の導電型とは異なる第２の導電型である第２の活性領域が主面に区画された半導体基板と、それぞれ前記第１の活性領域に立設された複数の第１の半導体ピラーと、それぞれ前記第２の活性領域に立設された複数の第２の半導体ピラーと、ゲート絶縁膜を介して前記複数の第１の半導体ピラーの側面を覆う第１のゲート電極と、ゲート絶縁膜を介して前記複数の第２の半導体ピラーの側面を覆う第２のゲート電極と、それぞれ前記複数の第１の半導体ピラーの上端に設けられた複数の第１の上部不純物拡散層と、それぞれ前記複数の第２の半導体ピラーの上端に設けられた複数の第２の上部不純物拡散層と、前記複数の第１の半導体ピラーそれぞれの下部に接して設けられた第１の下部不純物拡散層と、前記複数の第２の半導体ピラーそれぞれの下部に接して設けられた第２の下部不純物拡散層と、前記主面のうち前記第１及び第２の活性領域の間に配置されて前記第１のゲート電極と前記第２のゲート電極とを分離する一方、前記第１及び第２のゲート電極それぞれの上端が上面から突出する膜厚で形成された埋設絶縁膜と、前記埋設絶縁膜の上面に形成され、下面の一端で前記第１のゲート電極の上端と接触し、下面の他端で前記第２のゲート電極の上端と接触する金属膜とを備え、前記複数の第１の上部不純物拡散層の一部と、前記複数の第２の上部不純物拡散層の一部とは、互いに電気的に接続されることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、第１及び第２のゲート電極が、これらを分離する埋設絶縁膜の上面に形成され、かつ、それぞれの上端と直接接触する金属膜によって互いに接続されるので、素子分離領域にもダミーピラーを設けることによりサイドウォール状のシリコン膜で接続する方法や、それぞれのゲート電極を上述したゲートコンタクトプラグによって上層配線に引き出して上層配線で接続する方法に比べて、第１のゲート電極と第２のゲート電極の間の配線抵抗を小さくすることが可能になる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）（ｂ）は、本発明の第１の実施の形態による半導体装置１の、それぞれ図２（ａ）のＤ−Ｄ線、Ｅ−Ｅ線に対応する平面図である。
【図２】（ａ）〜（ｃ）はそれぞれ、図１（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図３】図１（ａ）（ｂ）に示した半導体装置１の製造工程における上面図である。
【図４】（ａ）〜（ｃ）はそれぞれ、図３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図５】図１（ａ）（ｂ）に示した半導体装置１の製造工程における上面図である。
【図６】（ａ）〜（ｃ）はそれぞれ、図５のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図７】図１（ａ）（ｂ）に示した半導体装置１の製造工程における上面図である。
【図８】（ａ）〜（ｃ）はそれぞれ、図７のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図９】図１（ａ）（ｂ）に示した半導体装置１の製造工程における上面図である。
【図１０】（ａ）〜（ｃ）はそれぞれ、図９のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図１１】図１（ａ）（ｂ）に示した半導体装置１の製造工程における上面図である。
【図１２】（ａ）〜（ｃ）はそれぞれ、図１１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図１３】図１（ａ）（ｂ）に示した半導体装置１の製造工程における上面図である。
【図１４】（ａ）〜（ｃ）はそれぞれ、図１３のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図１５】（ａ）（ｂ）は、本発明の第２の実施の形態による半導体装置１の、それぞれ図１６（ａ）のＤ−Ｄ線、Ｅ−Ｅ線に対応する平面図である。
【図１６】（ａ）〜（ｃ）はそれぞれ、図１５（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図１７】（ａ）（ｂ）は、本発明の第３の実施の形態による半導体装置１の、それぞれ図１８（ａ）のＤ−Ｄ線、Ｅ−Ｅ線に対応する平面図である。
【図１８】（ａ）〜（ｃ）はそれぞれ、図１７（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図１９】（ａ）（ｂ）は、本発明の第４の実施の形態による半導体装置１の、それぞれ図２０（ａ）のＤ−Ｄ線、Ｅ−Ｅ線に対応する平面図である。
【図２０】（ａ）〜（ｃ）はそれぞれ、図１９（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に対応する半導体装置１の断面図である。
【図２１】図１９（ａ）（ｂ）及び図２０（ａ）〜（ｃ）に示した半導体装置１の等価回路図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
まず、図１（ａ）（ｂ）及び図２（ａ）〜（ｃ）を参照しながら、本発明の第１の実施の形態による半導体装置１の構造について説明する。なお、以下に示す各図においては、各構成を分かりやすく描画した結果、縮尺や数などの面で実際の構成とは異なっている部分がある。また、各図に示すＺ方向は半導体基板の主面に垂直な方向であり、Ｘ方向はＺ方向と直交する方向であり、Ｙ方向はＸ方向及びＺ方向と直交する方向である。
【００１６】
本実施の形態に係る半導体装置１はＤＲＡＭであり、図２（ａ）〜（ｃ）に示すように、例えば不純物を加えてｐ型としたシリコン単結晶からなる半導体基板２を備えている。半導体基板２の主面には、図１（ｂ）及び図２（ａ）〜（ｃ）に示すように、トレンチＴが設けられる。トレンチＴはＸ方向に長い長方形の平面形状を有しており、その周囲は、ＳＴＩ(Shallow Trench Isolation)法による素子分離領域を構成する素子分離用絶縁膜３によって囲まれている。トレンチＴの底面のうちＸ方向の中央付近に位置する部分には素子分離用絶縁膜３の一部を構成する素子分離用絶縁膜３ａが埋め込まれており、これにより、トレンチＴ内のＸ方向一端側の領域及びＸ方向他端側の領域に、それぞれ第１及び第２の活性領域１Ａ，１Ｂが区画されている。第１及び第２の活性領域１Ａ，１Ｂは、素子分離用絶縁膜３ａを挟んでＸ方向に隣接している。
【００１７】
なお、各図及び以下の説明から理解されるように、第１及び第２の活性領域１Ａ，１Ｂ内の構造は、素子分離用絶縁膜３ａを挟んで互いに線対称となっている。ただし、このような構造は必須ではなく、第２の実施の形態として後に詳しく説明する例のように、第１及び第２の活性領域１Ａ，１Ｂ内の構造が線対称の関係になっていなくてもよい。
【００１８】
トレンチＴの底面には、図１（ｂ）及び図２（ａ）（ｃ）に示すように、第１の活性領域１Ａに対応して、第１−１の半導体ピラー６Ａ１、第１−２の半導体ピラー６Ａ２、及び第１のダミーピラー７Ａとが立設されている。また、第２の活性領域１Ｂに対応して、第２−１の半導体ピラー６Ｂ１、第２−２の半導体ピラー６Ｂ２、及び第２のダミーピラー７Ｂが立設されている。以下の説明で「各ピラー」という場合、これらのピラーを指す。また、以下の説明では、第１−１の半導体ピラー６Ａ１及び第１−２の半導体ピラー６Ａ２をまとめて「第１の半導体ピラー」と称し、第２−１の半導体ピラー６Ｂ１及び第２−２の半導体ピラー６Ｂ２をまとめて「第２の半導体ピラー」と称する場合がある。
【００１９】
詳しくは後述するが、各ピラーは、半導体基板２に素子分離用絶縁膜３を埋め込んだ後、トレンチＴと同時に形成される。つまり、まず半導体基板２の表面にシリコン酸化膜である素子分離用絶縁膜３を埋め込んで表面を平坦化した後、シリコン酸化膜であるパッド絶縁膜４とシリコン窒化膜であるマスク膜５とを順次成膜し、さらにフォトリソグラフィ法を用いて、これらをトレンチＴの形状にパターニングする。このとき、各ピラーを形成する領域にもマスク膜５を残すようにする。これにより、マスク膜５をマスクとして半導体基板２及び素子分離用絶縁膜３をエッチングすることによりトレンチＴを作ると、同時に各ピラーが形成されることになる。このときに用いたパッド絶縁膜４及びマスク膜５は、図２（ａ）〜（ｃ）に示すように、素子分離用絶縁膜３のうちトレンチＴの周囲を取り囲む部分（素子分離用絶縁膜３ａ以外の部分）の上面と、ダミーピラー６の上面とに残存している。パッド絶縁膜４及びマスク膜５は、後述するゲート電極１１の上面の高さを各ピラーの上面より高い位置まで嵩上げし、ゲート電極１１の上面と後述する配線４２との距離を小さくするための突起層としても機能する。
【００２０】
第１の半導体ピラー６Ａ１，６Ａ２及び第２の半導体ピラー６Ｂ１，６Ｂ２は、いずれも全体が半導体基板２によって構成されており、第１の半導体ピラー６Ａ１，６Ａ２は素子分離用絶縁膜３ａに近い側から第１−１の半導体ピラー６Ａ１、第１−２の半導体ピラー６Ａ２の順で、第２の半導体ピラー６Ｂ１，６Ｂ２は素子分離用絶縁膜３ａに近い側から第２−１の半導体ピラー６Ｂ１、第２−２の半導体ピラー６Ｂ２の順で、それぞれＸ方向に並べて配置されている。したがって、第１−１の半導体ピラー６Ａ１と第２−１の半導体ピラー６Ｂ１とは、平面的に見て、素子分離用絶縁膜３ａを挟んで互いに対向している。
【００２１】
一方、第１及び第２のダミーピラー７Ａ，７Ｂはそれぞれ、半導体基板２からなる半導体ピラー７ａ（ダミー半導体ピラー）と、素子分離用絶縁膜３ａからなる絶縁体ピラー７ｂ（ダミー絶縁体ピラー）とが合体した構造を有する複合ピラーとされている。この構造は、上述したマスク膜５をパターニングする際、第１及び第２のダミーピラー７Ａ，７Ｂ形成用のパターンを素子分離用絶縁膜３ａと各活性領域との境界に設けることによって実現される。第１のダミーピラー７Ａと、第２のダミーピラー７Ｂとは、後述する埋設絶縁膜１２を挟んで互いに対向している。
【００２２】
なお、図１（ｂ）では、各ピラーのそれぞれを平面形状が正方形である四角柱として描いているが、柱状であればよく、平面形状は例えば長方形、角丸長方形、円形などであってもよい。各ピラーそれぞれの平面的な大きさ（正方形である場合には一辺の長さ。円形である場合には直径）は、例えば５０ｎｍとする。第１の半導体ピラー６Ａ１，６Ａ２及び第２の半導体ピラー６Ｂ１，６Ｂ２の平面的な大きさを５０ｎｍ以下とすることで、これらを完全空乏化することが可能になる。
【００２３】
第１の半導体ピラー６Ａ１，６Ａ２及び第２の半導体ピラー６Ｂ１，６Ｂ２それぞれの上端には、上部不純物拡散層１６が形成される。また、第１及び第２の活性領域１Ａ，１Ｂ内に位置する半導体基板２の表面のうち、各ピラーが形成されている領域を除く部分には、各ピラーの下部に接する下部不純物拡散層９が形成される。これらはいずれも、ｐ型の半導体基板２にｎ型の不純物イオンを注入することにより形成される。下部不純物拡散層９の上面には、シリコン酸化膜である底絶縁膜８が形成されている。
【００２４】
各ピラーの側面は、導電性のシリコン膜（ｎ型不純物含有シリコン膜）であるゲート電極１１によって覆われている。ただし、第１の半導体ピラー６Ａ１，６Ａ２、第２の半導体ピラー６Ｂ１，６Ｂ２、及び、第１及び第２のダミーピラー７Ａ，７Ｂのそれぞれを構成する半導体ピラー７ａに関しては、側面とゲート電極１１との間に、半導体基板２を熱酸化することによって作られるゲート絶縁膜１０が配置されている。ゲート電極１１の横方向の膜厚は、２０ｎｍとすることが好適である。ゲート電極１１と下部不純物拡散層９とは、底絶縁膜８によって絶縁されている。
【００２５】
各ピラーの配置間隔（Ｘ方向の表面間距離）は、第１及び第２の活性領域１Ａ，１Ｂのそれぞれにおいて、各ピラーの側面に形成されるゲート電極１１が一体化する値に設定される。具体的な例を挙げて説明すると、例えば上記のようにゲート電極１１の横方向の膜厚を２０ｎｍとした場合には、上記配置間隔を４０ｎｍ（＝２０ｎｍの２倍）以下の値、例えば３０ｎｍに設定することにより、各ピラーの側面に形成されるゲート電極１１を、活性領域ごとに一体化することができる。半導体装置１では、このように上記配置間隔を設定した結果、第１及び第２の活性領域１Ａ，１Ｂのそれぞれにおいて、各ピラーの側面に形成されるゲート電極１１は一体化されており、互いに短絡している。
【００２６】
トレンチＴの内部には、図２（ａ）などに示すように、マスク膜５の上面の高さまで、シリコン酸化膜である埋設絶縁膜１２（埋設絶縁膜）が埋め込まれている。第１の活性領域１Ａ内のゲート電極１１（第１のゲート電極）と、第２の活性領域１Ｂ内のゲート電極１１（第２のゲート電極）とは、この埋設絶縁膜１２によって分離されている。
【００２７】
ただし、素子分離用絶縁膜３ａを挟んで対向する２つのダミーピラー６の間の領域では、埋設絶縁膜１２のＺ方向の膜厚が、埋設絶縁膜１２の上面の位置がゲート電極１１の上面より低くなるように設定される。詳しくは後述するが、この膜厚は、埋設絶縁膜１２とその上面に形成された層間絶縁膜２０とに、図１（ｂ）及び図２（ａ）（ｂ）に示したゲート給電コンタクト孔Ｏ３を設けることによって実現される。これにより、ゲート給電コンタクト孔Ｏ３の内部では、ゲート電極１１の上端が埋設絶縁膜１２の上面から突出している。
【００２８】
ゲート給電コンタクト孔Ｏ３の内部には、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タングステン（Ｗ）膜を順に積層した金属膜である給電コンタクトプラグ４１が埋め込まれている。給電コンタクトプラグ４１は、Ｙ方向に延在する下面の一端で第１の活性領域１Ａに対応するゲート電極１１（第１のダミーピラー７Ａを構成する絶縁体ピラー７ｂの側面に形成された部分）の上端と接し、下面の他端で第２の活性領域１Ｂに対応するゲート電極１１（第２のダミーピラー７Ｂを構成する絶縁体ピラー７ｂの側面に形成された部分）の上端と接している。したがって、第１の活性領域１Ａ内のゲート電極１１と第２の活性領域１Ｂ内のゲート電極１１とは、給電コンタクトプラグ４１を通じて短絡している。
【００２９】
なお、ゲート給電コンタクト孔Ｏ３を形成する際には、ゲート電極１１と給電コンタクトプラグ４１の接触面積を最大化するため、第１及び第２のダミーピラー７Ａ，７Ｂそれぞれの上面に残存するマスク膜５の一部分が底面に露出するようにしている。その結果として、ゲート給電コンタクト孔Ｏ３を埋める給電コンタクトプラグ４１の下面の一端は、平面的に見て第１のダミーピラー７Ａと重なる位置にも配置されている。同様に、ゲート給電コンタクト孔Ｏ３を埋める給電コンタクトプラグ４１の下面の他端は、平面的に見て第２のダミーピラー７Ｂと重なる位置にも配置されている。
【００３０】
また、給電コンタクトプラグ４１の最下層にチタン膜を配置するのは、シリコン膜からなるゲート電極１１との接触抵抗を低減するためである。シリコン膜と接しているチタン膜はチタンシリサイド膜を構成し、これにより、給電コンタクトプラグ４１とゲート電極１１との接触抵抗が低減される。チタン膜に代え、コバルト（Ｃｏ）膜やニッケル（Ｎｉ）膜など他のシリサイド形成金属を用いて給電コンタクトプラグ４１の最下層を構成してもよく、そうすることによっても同様の接触抵抗低減効果が得られる。また、チタン膜の上層に位置する窒化チタン膜に代え、窒化タングステン（ＷＮ）膜や窒化タンタル（ＴａＮ）膜など他のバリア膜を用いてもよい。
【００３１】
第１の半導体ピラー６Ａ１，６Ａ２及び第２の半導体ピラー６Ｂ１，６Ｂ２それぞれの上面ではパッド絶縁膜４及びマスク膜５は取り除かれており、その代わりに導電膜であるシリコンプラグ１９が設けられている。シリコンプラグ１９は、シリコンを成膜し、その中にヒ素等の不純物を注入（拡散）することによって形成される。シリコンプラグ１９の側面は絶縁膜１７及びサイドウォール膜１８で覆われており、これらによってシリコンプラグ１９とゲート電極１１との間が絶縁されている。各シリコンプラグ１９の下面は、対応する半導体ピラーの上端に設けられた上部不純物拡散層１６と導通している。
【００３２】
マスク膜５、埋設絶縁膜１２、及びシリコンプラグ１９の上面には、上述した層間絶縁膜２０が形成される。層間絶縁膜２０の上面にはさらに層間絶縁膜２４が形成され、層間絶縁膜２４の上面には配線３３Ａ，３３Ｂ，３４Ａ，３４Ｂ，４２（第１乃至第５の配線）を含む配線層が形成される。これらの各配線（上層配線）は、金属材料によって構成されるメタル配線である。
【００３３】
配線３３Ａは、層間絶縁膜２０，２４を貫通するコンタクトプラグ３０（第１のコンタクトプラグ）により、第１の半導体ピラー６Ａ１，６Ａ２それぞれの上面に形成された２つのシリコンプラグ１９それぞれの上面と共通に接続される。配線３３Ｂも同様であり、層間絶縁膜２４，２０を貫通するコンタクトプラグ３０（第２のコンタクトプラグ）により、第２の半導体ピラー６Ｂ１，６Ｂ２それぞれの上面に形成された２つのシリコンプラグ１９それぞれの上面と共通に接続される。
【００３４】
配線３４Ａは、層間絶縁膜２４，２０、埋設絶縁膜１２、及び底絶縁膜８を貫通するコンタクトプラグ３１（第３のコンタクトプラグ）により、第１の活性領域１Ａ内の下部不純物拡散層９に接続される。配線３４Ｂも同様であり、層間絶縁膜２４，２０、埋設絶縁膜１２、及び底絶縁膜８を貫通するコンタクトプラグ３１（第４のコンタクトプラグ）により、第２の活性領域１Ｂ内の下部不純物拡散層９に接続される。なお、これらのコンタクトプラグ３１の具体的な設置領域は特に制限されないが、図１（ｂ）に示すように、第１−１の半導体ピラー６Ａ１及び第２−１の半導体ピラー６Ｂ１のそれぞれとＹ方向に隣接する位置に設置することが好ましい。
【００３５】
配線４２は、層間絶縁膜２４を貫通するコンタクトプラグ３５（第５のコンタクトプラグ）により、給電コンタクトプラグ４１の上面に接続される。
【００３６】
以上の構成により、第１の活性領域１Ａに、それぞれ第１の半導体ピラー６Ａ１，６Ａ２をチャネル領域とする２つの縦型ＭＯＳトランジスタが形成される。同様に、第２の活性領域１Ｂに、それぞれ第２の半導体ピラー６Ｂ１，６Ｂ２をチャネル領域とする２つの縦型ＭＯＳトランジスタが形成される。上部不純物拡散層１６及びシリコンプラグ１９は各ＭＯＳトランジスタのソース／ドレインの一方を構成し、下部不純物拡散層９は各ＭＯＳトランジスタのソース／ドレインの他方を構成する。第１の活性領域１Ａに形成される２つのＭＯＳトランジスタは、それぞれの上部不純物拡散層１６が共通の配線３３Ａに接続されており、また下部不純物拡散層９が共通であることから、配線３３Ａと配線３４Ａとの間に並列に接続され一つの第１並列トランジスタを構成している。第２の活性領域１Ｂに形成される２つのＭＯＳトランジスタについても同様であり、配線３３Ｂと配線３４Ｂとの間に並列に接続され一つの第２並列トランジスタを構成している。
【００３７】
以上説明したように、本実施の形態による半導体装置１によれば、第１の活性領域１Ａ内のゲート電極１１と、第２の活性領域１Ｂ内のゲート電極１１とが、これらを分離する埋設絶縁膜１２の上面に形成され、かつ、それぞれの上端と直接接触する金属膜である給電コンタクトプラグ４１によって互いに接続される。したがって、素子分離領域にもダミーピラーを設けることによりサイドウォール状のシリコン膜で接続する方法や、それぞれのゲート電極をゲートコンタクトプラグによって上層配線に引き出して上層配線で接続する方法に比べて、各活性領域に形成されたゲート電極１１の間の配線抵抗を小さくすることが可能になる。
【００３８】
また、素子分離領域を横断するダミーピラーが不要になるので、構造が簡単になり、製造工程での歩留まりが向上する。さらに、金属膜は容易にパターニングできることから、各活性領域に形成されたゲート電極１１の接続に金属膜である給電コンタクトプラグ４１を用いることで、各活性領域の配置の自由度が向上するという効果も得られる。
【００３９】
さらに、半導体装置１の構造によれば、給電コンタクトプラグ４１を（サイドウォールではなく）平面的な形状で構成できることから、シリコン膜ではなく金属膜によって、給電コンタクトプラグ４１を構成することが可能になる。したがって、上記のような効果を得ることが可能になる。
【００４０】
また、本実施の形態による半導体装置１によれば、各活性領域内のＭＯＳトランジスタを２つのＭＯＳトランジスタを並列に接続してなる並列トランジスタとしているので、各活性領域内に１つのＭＯＳトランジスタのみを形成する場合に比べ、実効チャネル断面積が拡大され大電流を処理することが可能になる。
【００４１】
なお、本実施の形態では各活性領域に２つのＭＯＳトランジスタを配置したが、１つ又は３つ以上のＭＯＳトランジスタを配置してもよい。また、本実施の形態では活性領域ごとに１つのコンタクトプラグ３１を設けたが、活性領域ごとに複数のコンタクトプラグ３１を設けてもよい。この場合、１つの活性領域内に設けられる複数のコンタクトプラグ３１を同一の上層配線に接続することが好ましい。
【００４２】
次に、図３〜図１４を参照しながら、本実施の形態による半導体装置１の製造方法について説明する。
【００４３】
初めに、半導体基板２の表面に素子分離用絶縁膜３を埋め込むことにより、図３及び図４（ａ）〜（ｃ）に示すように、第１及び第２の活性領域１Ａ，１Ｂを区画する。具体的には、半導体基板２の主面のうち第１及び第２の活性領域１Ａ，１Ｂを形成する領域以外の領域に、フォトリソグラフィ法およびドライエッチング法を用いて、深さが例えば２５０ｎｍのトレンチを形成する。そして、このトレンチの内部を埋める膜厚で、ＣＶＤ法により、全面にシリコン酸化膜を成膜する。その後、ＣＭＰ(Chemical Mechanical Polishing)法を用いて全面を平坦化することによりトレンチの内部だけにシリコン酸化膜を残すことにより、第１及び第２の活性領域１Ａ，１Ｂをを区画する素子分離用絶縁膜３（素子分離領域）を形成する。図３及び図４（ａ）（ｂ）に示すように、第１の活性領域１Ａと第２の活性領域１Ｂの間に位置する素子分離用絶縁膜３は、上述した素子分離用絶縁膜３ａとなる。
【００４４】
次に、図５及び図６（ａ）〜（ｃ）に示すように、トレンチＴ及び各ピラーを形成する。具体的には、まずＣＶＤ法を用いて、全面に２ｎｍ厚のシリコン酸化膜を形成する。このシリコン酸化膜は、パッド絶縁膜４となる。次に、再度ＣＶＤ法を用いて、全面に１２０ｎｍ厚のシリコン窒化膜を形成する。このシリコン窒化膜は、マスク膜５となる。続いて、フォトリソグラフィ法により、トレンチＴの周囲の素子分離用絶縁膜３（素子分離用絶縁膜３ａ以外の部分）の上面、及び、各ピラーの形成領域を覆うフォトレジストマスクを形成する。このとき、第１及び第２のダミーピラー７Ａ，７Ｂの形成領域を覆うフォトレジストマスクのパターンは、素子分離用絶縁膜３ａと各活性領域との境界に設ける。そして、このフォトレジストマスクをマスクとする異方性ドライエッチングにより、マスク膜５及びパッド絶縁膜４をエッチングする。これにより、フォトレジストマスクのパターンがマスク膜５及びパッド絶縁膜４に転写される。続いて、フォトレジストマスクを除去した後、マスク膜５をマスクとする異方性ドライエッチングにより、半導体基板２及び素子分離用絶縁膜３ａをエッチングする。このエッチングは、トレンチＴの深さが１５０ｎｍとなる程度まで行うようにすることが好ましい。以上により、トレンチＴ及び各ピラーが形成される。こうして形成された第１及び第２のダミーピラー７Ａ，７Ｂはそれぞれ、上述したように、半導体ピラー７ａ及び絶縁体ピラー７ｂが合体した構造を有する複合ピラーとなる。
【００４５】
次に、図７及び図８（ａ）〜（ｃ）に示すように、各ピラーの周囲にゲート電極１１を形成するとともに、トレンチＴの底面のうち第１及び第２の活性領域１Ａ，１Ｂの内側に相当する領域に下部不純物拡散層９を形成する。具体的には、まず初めに熱酸化法により、半導体基板２の露出面（トレンチＴの底面のうち第１及び第２の活性領域１Ａ，１Ｂの内側に相当する領域、及び各ピラーの側面）に、１ｎｍ厚のシリコン酸化膜（不図示）を形成する。続いて、ＣＶＤ法を用いて４ｎｍ厚のシリコン窒化膜を成膜し、全面エッチバックを行うことにより、各ピラーの側面をサイドウォール形状のシリコン窒化膜（不図示）で覆う。次に、再度熱酸化を行うことにより、トレンチＴの底面のうち第１及び第２の活性領域１Ａ，１Ｂの内側に相当する領域に、３０ｎｍ厚の底絶縁膜８を形成する。このとき、各ピラーの側面はシリコン窒化膜で覆われているので、酸化されない。次いでイオン注入法により、底絶縁膜８の下方の半導体基板２の表面に、ｎ型不純物を導入する。これにより、下部不純物拡散層９が形成される。なお、ｎ型不純物の注入は、平面的に見て各ピラーと重なる部分を除く各活性領域の全面に対して行われる。その結果、下部不純物拡散層９は、上述した各活性領域内の２つの縦型ＭＯＳトランジスタに共通となる。注入するｎ型不純物としては、例えばヒ素や燐を用いることが好適である。
【００４６】
下部不純物拡散層９を形成した後には、ドライエッチング法あるいはウェットエッチング法によって、各ピラーの側面に形成したシリコン窒化膜及びシリコン酸化膜を除去する。こうして第１の半導体ピラー６Ａ１，６Ａ２、第２の半導体ピラー６Ｂ１，６Ｂ２、及び、第１及び第２のダミーピラー７Ａ，７Ｂのそれぞれを構成する半導体ピラー６ａの側面に半導体基板２が露出したら、再度熱酸化を行うことにより、各側面に３ｎｍ厚のシリコン酸化膜であるゲート絶縁膜１０を形成する。続いてＣＶＤ法によって全面に、横方向の膜厚が２０ｎｍであるｎ型不純物含有多結晶シリコン膜を成膜する。そして全面エッチバックを行うことにより、各ピラーの側面にサイドウォール形状のゲート電極１１を形成する。こうして各ピラーの側面に形成されたゲート電極１１は、図７に示すように、活性領域ごとに一体化して１つのゲート電極１１を構成する。これは、上述したように、各ピラーの間隔を、ゲート電極１１の横方向の膜厚２０ｎｍの２倍以下に設定することによって実現される。
【００４７】
なお、上記の工程では、トレンチＴの内壁（素子分離用絶縁膜３ａを除く素子分離用絶縁膜３の露出面）にもサイドウォール形状のｎ型不純物含有多結晶シリコン膜が形成されるが、これはゲート電極１１として機能するものではないので、図示を省略している。各ピラーの配置は、このｎ型不純物含有多結晶シリコン膜と各ピラーの側面に形成されるゲート電極１１とが一体化しないように設定される。
【００４８】
ゲート電極１１の形成が完了したら、ＣＶＤ法によって全面にシリコン酸化膜を成膜し、ＣＭＰ法によって、マスク膜５の上面が露出する程度まで成膜したシリコン酸化膜の表面を平坦化する。これにより、図９及び図１０（ａ）〜（ｃ）に示すように、トレンチＴが埋設絶縁膜１２によって埋められる。続いて、ＣＶＤ法によって全面に５０ｎｍ厚のシリコン酸化膜であるマスク膜１３を成膜し、フォトリソグラフィ法とエッチング法を用いて、マスク膜１３に開口部Ｏ１を設ける。開口部Ｏ１の形成位置は、第１の半導体ピラー６Ａ１，６Ａ２及び第２の半導体ピラー６Ｂ１，６Ｂ２それぞれの上面に形成されたマスク膜５の上面を露出する位置とする。その他の領域に形成されたマスク膜５については、マスク膜１３で覆われた状態を維持する。次に、ウェットエッチングによってシリコン窒化膜を選択的に除去することにより、露出したマスク膜５を選択的に除去し、さらにマスク膜５の除去によって露出したパッド絶縁膜４も除去する。これにより、図９及び図１０（ａ）（ｃ）に示すように、第１の半導体ピラー６Ａ１，６Ａ２及び第２の半導体ピラー６Ｂ１，６Ｂ２それぞれの上側に開口部Ｏ２が形成される。開口部Ｏ２の底面には半導体基板２の表面が露出し、側面にはゲート電極１１及び埋設絶縁膜１２が露出する。
【００４９】
続いて、熱酸化法などによって開口部Ｏ２の底面及び内側面にシリコン酸化膜である絶縁膜１７を形成した後、イオン注入を行うことにより、図１１及び図１２（ａ）〜（ｃ）に示すように、第１の半導体ピラー６Ａ１，６Ａ２及び第２の半導体ピラー６Ｂ１，６Ｂ２それぞれの上端に上部不純物拡散層１６を形成する。次いで、ＣＶＤ法によって開口部Ｏ２の内面を覆う１０ｎｍ厚のシリコン窒化膜を成膜し、エッチバックを行うことにより、サイドウォール膜１８を形成する。このとき、絶縁膜１７のうち開口部Ｏ２の底面（第１の半導体ピラー６Ａ１，６Ａ２及び第２の半導体ピラー６Ｂ１，６Ｂ２それぞれの上面）に形成されていた部分も除去し、対応する半導体ピラーの上面を露出させる。絶縁膜１７は、サイドウォール膜１８の下方と開口部Ｏ２内のゲート電極１１の露出面に残留することになる。絶縁膜１７及びサイドウォール膜１８は、ゲート電極１１とこの後に形成するシリコンプラグ１９との間の絶縁を確保する役割を果たす。
【００５０】
次に、選択エピタキシャル成長法を用い、開口部Ｏ２を埋設する膜厚で、半導体ピラー５１，５２の上面にシリコンを成長させる。そして、このシリコンにヒ素などをイオン注入することにより、ｎ型の導電体であるシリコンプラグ１９を形成する。シリコンプラグ１９は、対応する半導体ピラーの上端に形成されている上部不純物拡散層１６と電気的に接触することになる。
【００５１】
続いてＣＶＤ法により、開口部Ｏ１を埋める膜厚でシリコン酸化膜を成膜し、ＣＭＰ法によって表面を平坦化する。こうして、図１３及び図１４（ａ）〜（ｃ）に示すように、全面に層間絶縁膜２０が形成される。層間絶縁膜２０は、ここで成膜したシリコン酸化膜と、ここまでに成膜したマスク膜１３（シリコン酸化膜）とによって構成される。
【００５２】
層間絶縁膜２０を形成したら、次に、フォトリソグラフィ法およびドライエッチング法を用いて、層間絶縁膜２０にゲート給電コンタクト孔Ｏ３を形成する。ゲート給電コンタクト孔Ｏ３は、平面的には、図１３に示すように、第１及び第２のダミーピラー７Ａ，７Ｂをつなぐ長方形の形状を有している。ゲート給電コンタクト孔Ｏ３を形成する際のエッチングでは、層間絶縁膜２０の下にある埋設絶縁膜１２も、ゲート電極１１の上端が露出する程度までエッチングする。このようなエッチングを行うことにより、長方形であるゲート給電コンタクト孔Ｏ３の両端（長辺方向の両端）には、ダミーピラー６の上方に形成されたマスク膜５の一部と、ダミーピラー６の側面に形成されたゲート電極１１の一部とが露出する。一方、ゲート給電コンタクト孔Ｏ３の中央部（長辺方向の中央部）には、埋設絶縁膜１２が露出する。
【００５３】
その後、ＣＶＤ法によってチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タングステン（Ｗ）を順次成膜することにより、ゲート給電コンタクト孔Ｏ３を埋める金属膜を成膜し、ＣＭＰ法によって層間絶縁膜２０の表面が露出する程度まで金属膜の表面を平坦化する。これにより、図１（ａ）（ｂ）及び図２（ａ）〜（ｃ）に示したように、ゲート給電コンタクト孔Ｏ３内に、下面の一端で第１の活性領域１Ａ内のゲート電極１１の上端と接し、下面の他端で第２の活性領域１Ｂ内のゲート電極１１の上端と接する給電コンタクトプラグ４１が形成される。
【００５４】
上述したように、チタン膜とシリコン膜であるゲート電極１１との間にはチタンシリサイド膜が形成され、これにより、ゲート電極１１と給電コンタクトプラグ４１の接触抵抗が低減される。なお、ＣＶＤ法によってチタン膜を成膜する場合には、成膜中にシリサイド反応が生ずるので特にシリサイド化のための処理を行う必要はない。一方、上述したように、チタン膜に代えてコバルト（Ｃｏ）膜やニッケル（Ｎｉ）膜など他のシリサイド形成金属を用いる場合には、ＣＶＤ法ではなくスパッタ法によりこれらの膜を成膜することになるので、成膜中のシリサイド反応が生じず、成膜後に熱処理工程を付加してシリサイド化する必要がある。この場合には、熱処理工程の後、ゲート電極１１の表面以外に形成され、未反応状態のＣｏ膜やＮｉ膜を除去する必要もある。窒化チタン膜及びタングステンの成膜はその後に行う。チタン膜であってもスパッタ法で成膜する場合には、同様の処理が必要となる。
【００５５】
次に、ＣＶＤ法によって、全面にシリコン酸化膜である層間絶縁膜２４を成膜する。続いて、フォトリソグラフィ法およびドライエッチング法を用いて、上述したコンタクトプラグ３０，３１，３５を埋め込むためのコンタクト孔を形成し、その内部にチタン膜、窒化チタン膜、タングステン膜を順次成膜することにより、これらの積層膜によって構成されたコンタクトプラグ３０，３１，３５を形成する。そして、ＣＭＰ法によって層間絶縁膜２４の上面に形成された金属膜を除去し、配線３３Ａ，３３Ｂ，３４Ａ，３４Ｂ，４２を含む配線層を形成することにより、半導体装置１が完成する。なお、配線層は、スパッタ法により窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜で構成された金属膜を全面に成膜し、その後、フォトリソグラフィとドライエッチング法によりこの金属膜をパターニングすることにより形成することが好適である。
【００５６】
以上説明したように、本実施の形態による半導体装置１の製造方法によれば、第１の活性領域１Ａ内のゲート電極１１と、第２の活性領域１Ｂ内のゲート電極１１とを分離する埋設絶縁膜１２の上面に形成され、かつ、各ゲート電極１１の上端と直接接触する金属膜である給電コンタクトプラグ４１を形成することが可能になる。したがって、素子分離領域にもダミーピラーを設けることによりサイドウォール状のシリコン膜で接続する方法や、それぞれのゲート電極をゲートコンタクトプラグによって上層配線に引き出して上層配線で接続する方法に比べて、各活性領域に形成されたゲート電極１１の間の配線抵抗を小さくすることが可能になる。
【００５７】
また、本実施の形態による半導体装置１の製造方法によれば、図５及び図６（ａ）〜（ｃ）に示した工程で形成する半導体ピラーの数を適宜制御することにより、１つの活性領域内に配置するＭＯＳトランジスタの数を自由に制御することができる。したがって、必要に応じた実効チャネル断面積を確保することが可能になる。
【００５８】
次に、図１５（ａ）（ｂ）及び図１６（ａ）〜（ｃ）を参照しながら、本発明の第２の実施の形態による半導体装置１の構造について説明する。本実施の形態による半導体装置１は、配線３３Ｂ，３４Ａ，３４Ｂ，４２それぞれの形状及び配置の点で、第１の実施の形態による半導体装置１と相違している。また、この相違に伴い、給電コンタクトプラグ４１及びコンタクトプラグ３１の形状及び配置も相違している。なお、本実施の形態によるコンタクトプラグ３１は、第１の活性領域１Ａに関してはコンタクトプラグ３１Ａａ，３１Ａｂにより構成され、第２の活性領域１Ｂに関してはコンタクトプラグ３１Ｂａ，３１Ｂｂにより構成される。さらに、コンタクトプラグ３５の位置が相違している。以下では、これらの相違点を中心に説明する。
【００５９】
なお、以下の説明では、各構成の端部等にマイナス側又はプラス側の呼称を付加する場合がある。Ｙ方向のマイナス側端部は図１５（ａ）における下側の端部を示し、Ｙ方向のプラス側端部は図１５（ａ）における上側の端部を示す。また、Ｘ方向のマイナス側端部は図１５（ａ）における左側の端部を示し、Ｘ方向のプラス側端部は図１５（ａ）における右側の端部を示す。このような呼称を用いると、例えば第１−１の半導体ピラー６Ａ１は、第１−２の半導体ピラー６Ａ２に比べて第１の活性領域１ＡのＸ方向のプラス側端部寄りに設けられていると言える。また、第１の活性領域１Ａ内の２つのコンタクトプラグ３０はいずれも、同じ第１の活性領域１Ａ内のコンタクトプラグ３１Ａａに比べて、第１の活性領域１ＡのＹ方向のマイナス側端部寄りに設けられていると言える。
【００６０】
まず配線４２について、第１の実施の形態では第１及び第２の活性領域１Ａ，１Ｂの間の領域をＹ方向に延設されていた（図１（ａ）参照）が、本実施の形態では、一端が素子分離用絶縁膜３ａの上方の領域（第１及び第２の活性領域１Ａ，１Ｂの間の領域）からそのマイナス側端部側に少し外れた位置にあり、そこから第１の活性領域１ＡのＹ方向マイナス側縁辺に沿ってＸ方向に延設されている。これに伴い、給電コンタクトプラグ４１が、各活性領域に対応するダミーピラー６の間から、第１及び第２の活性領域１Ａ，１Ｂの間の領域と重ならない領域（配線４２の一端の下方の位置）までＹ方向に延設されている（Ｙ方向に拡幅されている）。なお、図１５（ａ）では、給電コンタクトプラグ４１のＹ方向プラス側端部はダミーピラー６のＹ方向プラス側端部まで至っていないが、これを超えて給電コンタクトプラグ４１を延設してもよい。コンタクトプラグ３５は、平面的に見て第１及び第２の活性領域１Ａ，１Ｂの間の領域と重ならない位置に配置され、上面で配線４２の一端と電気的に接触し、下面で給電コンタクトプラグ４１と電気的に接触する。配線４２は、これらコンタクトプラグ３５及び給電コンタクトプラグ４１を介して、第１の実施の形態と同様、第１及び第２の活性領域１Ａ，１Ｂそれぞれに対応するゲート電極１１と短絡している。
【００６１】
次に配線３４Ａについて、第１の実施の形態では第１の活性領域１ＡのＸ方向中央付近から、半導体装置１のＸ方向マイナス側端部に向かってＸ方向に延設されていた（図１（ａ）参照）が、本実施の形態では、一端が素子分離用絶縁膜３ａの上方の領域（第１及び第２の活性領域１Ａ，１Ｂの間の領域）のうち、給電コンタクトプラグ４１より素子分離用絶縁膜３ａのＹ方向プラス側端部寄りの位置にあり、そこからまず第２の活性領域１Ｂに向かってＸ方向に延伸し、一部が第２の活性領域１ＢにかかったところでＹ方向に折れ曲がり、そこからさらに半導体装置１のＹ方向マイナス側端部に向かってＹ方向に延伸するよう延設されている。これに伴い、まずコンタクトプラグ３１Ａｂは、層間絶縁膜２４のうち素子分離用絶縁膜３ａの上方の領域に位置する部分を貫通しており、上面で配線３４Ａの一端に接している。一方、コンタクトプラグ３１Ａａは、垂直方向には層間絶縁膜２４、埋設絶縁膜１２、及び底絶縁膜８を貫通しており、平面方向には第１の活性領域１Ａから第１及び第２の活性領域１Ａ，１Ｂの間の領域までＸ方向に延設されている。これにより、コンタクトプラグ３１Ａａの上面は、素子分離用絶縁膜３ａの上方でコンタクトプラグ３１Ａｂの下面と接触し、下面は、第１の活性領域１Ａ内で下部不純物拡散層９と接触している。したがって、配線３４Ａは、コンタクトプラグ３１Ａａ，３１Ａｂを介して、第１の実施の形態と同様、第１の活性領域１Ａ内の下部不純物拡散層９と短絡している。
【００６２】
次に配線３４Ｂについて、第１の実施の形態では第２の活性領域１ＢのＸ方向中央付近から、半導体装置１のＸ方向プラス側端部に向かってＸ方向に延設されていた（図１（ａ）参照）が、本実施の形態では、全体的にＸ方向プラス側及びＹ方向プラス側にずらして設けられている。その結果、平面的に見て第２の活性領域１Ｂと重なる部分は一端の一部分のみとなっており、図１５（ａ）に示すように、コンタクトプラグ３１（コンタクトプラグ３１Ｂａ，３１Ｂｂ）をＹ方向に延長する必要が生じている。具体的に説明すると、まずコンタクトプラグ３１Ｂｂは、垂直方向には層間絶縁膜２４を貫通しており、平面方向には素子分離用絶縁膜３のうち第２の活性領域１ＢのＹ方向プラス側縁辺に接する部分に設けられて、上面で配線３４Ｂの一端に接している。一方、コンタクトプラグ３１Ｂａは、垂直方向には層間絶縁膜２４、埋設絶縁膜１２、及び底絶縁膜８を貫通しており、平面方向にはコンタクトプラグ３１Ｂｂの下方から第２の活性領域１Ｂの内側に向かってＹ方向に延設されている。これにより、コンタクトプラグ３１Ｂａの上面は、素子分離用絶縁膜３の上方でコンタクトプラグ３１Ｂｂの下面と接触し、下面は、第２の活性領域１Ｂ内で下部不純物拡散層９と接触している。したがって、配線３４Ｂは、コンタクトプラグ３１Ｂａ，３１Ｂｂを介して、第１の実施の形態と同様、第２の活性領域１Ｂ内の下部不純物拡散層９と短絡している。
【００６３】
次に配線３３Ｂについて、第１の実施の形態では第２の活性領域１ＢのＸ方向中央付近から、半導体装置１のＸ方向プラス側端部に向かってＸ方向に延設されていた（図１（ａ）参照）が、本実施の形態では、第２−２の半導体ピラー６Ｂ２の位置でＹ方向に折れ曲がり、そこから半導体装置１のＹ方向マイナス側端部に向かってＹ方向に延設されている。配線３３Ｂにかかる第１の実施の形態との相違点は以上の点のみであり、コンタクトプラグ３０の位置は第１の実施の形態と同様である。
【００６４】
以上例示したように、本発明によれば、給電コンタクトプラグ４１及びコンタクトプラグ３１の形状を変更することにより、配線３４Ａ，３４Ｂ，４２のレイアウトを自由に変更することが可能になる。したがって、配線層のレイアウト設計の自由度を向上することが可能になる。
【００６５】
次に、図１７（ａ）（ｂ）及び図１８（ａ）〜（ｃ）を参照しながら、本発明の第３の実施の形態による半導体装置１の構造について説明する。本実施の形態による半導体装置１は、第１−１の半導体ピラー６Ａ１をチャネル領域とするトランジスタと、第１−２の半導体ピラー６Ａ２をチャネル領域とするトランジスタとを、並列ではなく直列に接続する点で、第１の実施の形態による半導体装置１と相違する。それぞれ第２の半導体ピラー６Ｂ１，６Ｂ２をチャネル領域とする２つのトランジスタについても同様である。また、これに伴ってコンタクトプラグ３１が不要になっており、したがって第１及び第２の活性領域１Ａ，１Ｂにコンタクトプラグ３１の設置領域を確保する必要がないので、その分第１及び第２の活性領域１Ａ，１ＢのＹ方向の幅が狭められている。また、配線３４Ａ，３４Ｂが削除される一方、配線３３Ａが配線３３Ａａ，３３Ａｂの２本に分割され、配線３３Ｂが配線３３Ｂａ，３３Ｂｂの２本に分割されている。以下では、これらの相違点を中心に説明する。
【００６６】
第１及び第２の活性領域１Ａ，１Ｂのそれぞれに２本ずつ設置されるトランジスタ自体の構造は、第１の実施の形態と同様である。図１８（ａ）を参照しながら第１の活性領域１Ａを例に取って説明すると、まず第１−１の半導体ピラー６Ａ１をチャネル領域とするトランジスタは、第１−１の半導体ピラー６Ａ１の上部不純物拡散層１６１をソース／ドレインの一方とし、下部不純物拡散層９をソース／ドレインの他方として構成される。一方、第１−２の半導体ピラー６Ａ２をチャネル領域とするトランジスタは、第１−２の半導体ピラー６Ａ２の上部不純物拡散層１６２をソース／ドレインの一方とし、下部不純物拡散層９をソース／ドレインの他方として構成される。配線３４Ａａは、コンタクトプラグ３０（第１のコンタクトプラグ）を通じて上部不純物拡散層１６１に接続され、配線３４Ａｂは、別のコンタクトプラグ３０（第２のコンタクトプラグ）を通じて上部不純物拡散層１６２に接続される。下部不純物拡散層９は２つのトランジスタに共通である。以上の構成により、これら２つのトランジスタは、配線３４Ａａと配線３４Ａｂとの間に直列に接続されていると言える。第２の活性領域１Ｂについても同様である。
【００６７】
以上説明したように、本実施の形態による半導体装置１によれば、各活性領域内の２つのトランジスタを直列に接続して用いることができる。したがって、実効チャネル長が長く、高耐圧のトランジスタを得ることが可能になる。
【００６８】
なお、本実施の形態で説明した第１及び第２の活性領域１Ａ，１Ｂのような構造を有する活性領域を追加することにより、直列に接続するトランジスタの数を増やすことが可能である。この場合、活性領域間の接続は、配線３３Ａａ，３３Ａｂのような上層配線によって行えばよい。
【００６９】
また、各上層配線に接続するトランジスタは１つだけでなくてもよい。例えば配線３３Ａａに複数のトランジスタを接続するには、第１の活性領域１Ａ内に複数の第１の半導体ピラー６Ａ１を設け、それぞれの上部不純物拡散層１６１を配線３４Ａａに接続すればよい。
【００７０】
次に、図１９（ａ）（ｂ）、図２０（ａ）〜（ｃ）、及び図２１を参照しながら、本発明の第４の実施の形態による半導体装置１の構造について説明する。本実施の形態による半導体装置１は、第２の活性領域１ＢがＮウェル７０内に設けられている点、第２の活性領域１Ｂ内の上部不純物拡散層１６１，１６２及び下部不純物拡散層９が、それぞれｐ型半導体である上部不純物拡散層７１１，７１２及び下部不純物拡散層７２に置き換えられている点、第２の活性領域１Ｂに対応するゲート電極１１が、ｐ型不純物含有シリコン膜であるゲート電極７３に置き換えられている点、及び、第１の活性領域１Ａ内の上部不純物拡散層１６１と、第２の活性領域１Ｂ内の上部不純物拡散層７１１とが上層の配線３３ＡＢで相互に接続され、配線３３Ａｂ，３３Ｂｂが設けられない点で、第３の実施の形態による半導体装置１と相違する。以下では、これらの相違点を中心に説明する。
【００７１】
初めに、Ｎウェル７０、ｐ型半導体である上部不純物拡散層７１１，７１２及び下部不純物拡散層７２、ｐ型不純物含有シリコン膜であるゲート電極７３それぞれの、好適な形成方法を説明する。
【００７２】
まず、Ｎウェル７０については、図３に示した状態（素子分離用絶縁膜３を形成し、第１及び第２の活性領域１Ａ，１Ｂを区画した状態）で第２の活性領域１Ｂの位置に開口部を有するマスク膜（不図示）を形成し、この開口部を介して半導体基板２内に、イオン注入法を用いて砒素や燐などのｎ型不純物を導入することにより形成することが好適である。これにより、第２の活性領域１Ｂに相当する領域にＮウェル７０が形成され、第２の活性領域１Ｂがｎ型（第２の導電型）の活性領域となる。なお、第１の活性領域１Ａは、ｐ型（第１の導電型）の活性領域である。
【００７３】
ｐ型半導体である上部不純物拡散層７１１，７１２及び下部不純物拡散層７２は、半導体基板２にｐ型不純物となるボロンをイオン注入することにより形成することが好適である。また、ｐ型不純物含有シリコン膜であるゲート電極７３は、成膜時にボロンを含有させるＣＶＤ法によって形成することができる。具体的には、ＣＶＤ法での成膜に用いる原料ガスとしてモノシラン（ＳｉＨ４）とジボラン（Ｂ２Ｈ６）を同時に供給することで、成膜時にボロンを含有させることが可能になる。この場合、第１活性領域１Ａに形成されるｎ型ゲート電極１１と第２活性領域１Ｂに形成されるｐ型ゲート電極７３は別々の工程で形成される。不純物含有シリコン膜を形成するＣＶＤ法に代えて、気相拡散法を用いて不純物を含有させても良い。すなわち、ノンドープシリコン膜のゲート電極材料を形成した後、第２活性領域１Ｂに形成されたゲート電極材料をマスク膜で覆い、ホスフィン（ＰＨ３）雰囲気で熱処理することにより第１活性領域１Ａに形成されたゲート電極材にリンを気相拡散させてｎ型シリコンからなるゲート電極１１を形成する。その後マスク膜を除去し、ゲート電極１１を新たなマスク膜で覆い、ジボラン（Ｂ２Ｈ６）雰囲気で熱処理することにより第２活性領域１Ｂに形成されたゲート電極材にボロンを気相拡散させてｐ型シリコンからなるゲート電極７３を形成する。
【００７４】
このように第２の活性領域１ＢをＮウェル７０内に設け、さらに、上部不純物拡散層７１１，７１２、下部不純物拡散層７２、ゲート電極７３をいずれもｐ型としたことにより、第２の活性領域１Ｂに形成される２つのトランジスタは、ともにＰチャンネル型ＭＯＳトランジスタとなる。なお、第１の活性領域１Ａに形成される２つのトランジスタは、ともにＮチャンネル型ＭＯＳトランジスタである。
【００７５】
本実施の形態による半導体装置１に含まれる４つのトランジスタは、図２１に示すように、Ｃ−ＭＯＳ（相補型ＭＯＳ）インバータ回路を構成する。なお、図２１に示すＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２はそれぞれ第２の半導体ピラー６Ｂ１，６Ｂ２をチャネルとするトランジスタであり、Ｎチャンネル型ＭＯＳトランジスタＮ１，Ｎ２はそれぞれ第１の半導体ピラー６Ａ１，６Ａ２をチャネルとするトランジスタである。Ｃ−ＭＯＳインバータ回路の入力は配線４２（第４の配線）、出力は配線３３ＡＢ（第１の配線）となる。また、配線３３Ｂｂ（第３の配線）は高位側電源電圧ＶＤＤが供給される電源端子を構成し、配線３３Ａｂ（第２の配線）は接地電位が供給される接地端子を構成する。
【００７６】
以上説明したように、本実施の形態による半導体装置１によれば、第２の活性領域１ＢをＮウェル７０内に設け、第２の活性領域１Ｂ内の上部不純物拡散層１６１，１６２及び下部不純物拡散層９をそれぞれｐ型半導体である上部不純物拡散層７１１，７１２及び下部不純物拡散層７２に置き換えたことにより、Ｃ−ＭＯＳインバータ回路を構成することが可能になっている。これを基本構成とし、基本構成を複数段にわたって接続すれば、複雑なロジック回路を構成することも可能になる。
【００７７】
なお、本実施の形態ではトランジスタＰ２，Ｐ１及びトランジスタＮ１，Ｎ２をそれぞれ直列に接続した例を説明したが、第１の実施の形態で説明した構成のように、トランジスタＰ２，Ｐ１及びトランジスタＮ１，Ｎ２をそれぞれ並列に接続してもよい。
【００７８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００７９】
１          半導体装置
１Ａ，１Ｂ  活性領域
２          半導体基板
３，３ａ    素子分離用絶縁膜
４          パッド絶縁膜
５          マスク膜
６Ａ１，６Ａ２，６Ｂ１，６Ｂ２，７ａ  半導体ピラー
７Ａ，７Ｂ  ダミーピラー
７ｂ        絶縁体ピラー
８          底絶縁膜
９，７２    下部不純物拡散層
１０        ゲート絶縁膜
１１，７３  ゲート電極
１２        埋設絶縁膜
１３        マスク膜
１６，１６１，１６２，７１１，７１２  上部不純物拡散層
１７        絶縁膜
１８        サイドウォール膜
１９        シリコンプラグ
２０，２４  層間絶縁膜
３０，３１，３１Ａａ，３１Ａｂ，３１Ｂａ，３１Ｂｂ，３５  コンタクトプラグ
３３Ａ，３３Ａａ，３３Ａｂ，３３ＡＢ，３３Ｂ，３３Ｂａ，３３Ｂｂ，３４Ａ，３４Ｂ，４２  配線
４１        給電コンタクトプラグ
４１        金属膜
７０        Ｎウェル
Ｎ１，Ｎ２  Ｎチャンネル型ＭＯＳトランジスタ
Ｏ１，Ｏ２  開口部
Ｏ３        ゲート給電コンタクト孔
Ｐ１，Ｐ２  Ｎチャンネル型ＭＯＳトランジスタ
Ｔ          トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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