(57)【要約】【課題】  トランジスタのゲートに入力される信号のゲート容量値の変動に伴う波形の歪みを抑制する。【解決手段】  波形整形回路は、第１の入力信号をゲートで受け、ドレインが出力ノードに接続された第１のトランジスタと、第１の入力信号が第１のレベルから第２のレベルに変化するときに、第１のトランジスタのゲートを第２のレベルに対応する電圧線に接続する第１のスイッチを含む補正回路とを有する。【選択図】    図１
2014138315.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力信号をゲートで受け、ドレインが出力ノードに接続された第１のトランジスタと、
前記第１の入力信号が第１のレベルから第２のレベルに変化するときに、前記第１のトランジスタのゲートを前記第２のレベルに対応する電圧線に接続する第１のスイッチを含む補正回路と
を備えることを特徴とする波形整形回路。
【請求項２】
前記第１の入力信号を生成する第１のバッファ回路を備え、
前記補正回路は、
前記第１のバッファ回路に供給される信号を受け、前記第１の入力信号の理想波形を示す基準信号を生成する基準信号生成回路と、
前記第１の入力信号および前記基準信号の電圧を比較し、前記第１の入力信号の電圧が前記基準信号の電圧よりも前記第１のレベルに近いことを示すときに、前記ゲートを前記第２のレベルに対応する電圧線に接続させる制御信号を、前記第１のスイッチに出力する比較回路と
を備えていることを特徴とする請求項１記載の波形整形回路。
【請求項３】
前記基準信号生成回路は、
前記第１のバッファ回路に供給される信号を受ける第２のバッファ回路と、
前記第２のバッファ回路の出力に接続された容量素子と
を備え、
前記基準信号は、前記第２のバッファ回路から出力されること
を特徴とする請求項２記載の波形整形回路。
【請求項４】
前記第１のバッファ回路の駆動能力と前記第２のバッファ回路の駆動能力との比は、前記第１のトランジスタのゲート容量値と前記容量素子の容量値との比に等しいこと
を特徴とする請求項３記載の波形整形回路。
【請求項５】
前記第１の入力信号をゲートで受け、ドレインが前記出力ノードに接続され、前記第１のトランジスタと極性が異なる第２のトランジスタを備え、
前記補正回路は、
前記第１の入力信号が前記第２のレベルから前記第１のレベルに変化するときに、前記第２のトランジスタのゲートを前記第１のレベルに対応する電圧線に接続する第２のスイッチを備えること
を特徴とする請求項１ないし請求項４のいずれか１項記載の波形整形回路。
【請求項６】
前記第１の入力信号と極性が同じ第２の入力信号をゲートで受け、ドレインが前記出力ノードに接続され、前記第１のトランジスタと極性が異なる第２のトランジスタを備え、
前記補正回路は、
前記第１の入力信号が前記第２のレベルから前記第１のレベルに変化するときに、前記第１のトランジスタのゲートを前記第１のレベルに対応する電圧線に接続する第２のスイッチと、
前記第２の入力信号が前記第１のレベルから前記第２のレベルに変化するときに、前記第２のトランジスタのゲートを前記第２のレベルに対応する電圧線に接続する第３のスイッチと、
前記第２の入力信号が前記第２のレベルから前記第１のレベルに変化するときに、前記第２のトランジスタのゲートを前記第１のレベルに対応する電圧線に接続する第４のスイッチと
を備えることを特徴とする請求項１ないし請求項４のいずれか１項記載の波形整形回路。
【請求項７】
第１の入力信号をゲートで受け、ドレインが出力ノードに接続された第１のトランジスタと、
前記第１の入力信号が第１のレベルから第２のレベルに変化するときに、前記第１のトランジスタのゲートを前記第２のレベルに対応する電圧線に接続する第１のスイッチを含む第１の補正回路と
を含み、前記ドレインから出力する出力信号により駆動部を動作させる波形整形回路と、
制御信号に応じて前記第１の入力信号を前記第１のレベルまたは前記第２のレベルに設定する制御回路と
を備えることを特徴とするシステム装置。
【請求項８】
前記波形整形回路は、
前記第１の入力信号と極性が同じ第２の入力信号をゲートで受け、ドレインが前記出力ノードに接続され、前記第１のトランジスタと極性が異なる第２のトランジスタを備え、
前記補正回路は、
前記第１の入力信号が前記第２のレベルから前記第１のレベルに変化するときに、前記第１のトランジスタのゲートを前記第１のレベルに対応する電圧線に接続する第２のスイッチと、
前記第２の入力信号が前記第１のレベルから前記第２のレベルに変化するときに、前記第２のトランジスタのゲートを前記第２のレベルに対応する電圧線に接続する第３のスイッチと、
前記第２の入力信号が前記第２のレベルから前記第１のレベルに変化するときに、前記第２のトランジスタのゲートを前記第１のレベルに対応する電圧線に接続する第４のスイッチと
を備え、
前記制御回路は、前記制御信号に応じて前記第１の入力信号および前記第２の入力信号を、前記第１のレベルまたは前記第２のレベルに設定すること
を特徴とする請求項７記載のシステム装置。
【請求項９】
ドレインが出力ノードに接続された第１のトランジスタのゲートで第１の入力信号を受け、
前記第１の入力信号が第１のレベルから第２のレベルに変化するときに、前記第１のトランジスタのゲートを前記第２のレベルに対応する電圧線に接続し、
前記ゲートの電圧の変化に伴うゲート容量値の変化による前記第１の入力信号の波形の歪みを補正すること
を特徴とする波形整形方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形整形回路、システム装置および波形整形方法に関する。
【背景技術】
【０００２】
電源装置などの高い電圧を扱う回路では、ＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）等の耐圧の高いトランジスタが使用される（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２１５３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＬＤＭＯＳは、ゲート電圧を高くしていくとゲート容量値が大きく変化し、ピーク値を持つという特性を有する。このため、例えば、ＬＤＭＯＳのゲートに入力される信号の立ち上がりエッジにおいて、容量値の増加により入力信号の電圧が歪む場合がある。同様に、ＬＤＭＯＳのゲートに入力される信号の立ち下がりエッジにおいて、容量値の増加により、入力信号の波形が歪む場合がある。
【０００５】
１つの側面では、本発明の目的は、トランジスタのゲートに入力される信号のゲート容量値の変動に伴う波形の歪みを抑制することである。
【課題を解決するための手段】
【０００６】
本発明の一形態における波形整形回路は、第１の入力信号をゲートで受け、ドレインが出力ノードに接続された第１のトランジスタと、第１の入力信号が第１のレベルから第２のレベルに変化するときに、第１のトランジスタのゲートを第２のレベルに対応する電圧線に接続する第１のスイッチを含む補正回路とを有する。
【０００７】
本発明の別の形態におけるシステム装置は、第１の入力信号をゲートで受け、ドレインが出力ノードに接続された第１のトランジスタと、第１の入力信号が第１のレベルから第２のレベルに変化するときに、第１のトランジスタのゲートを第２のレベルに対応する電圧線に接続する第１のスイッチを含む第１の補正回路とを含み、ドレインから出力する出力信号により駆動部を動作させる波形整形回路と、制御信号に応じて第１の入力信号を第１のレベルまたは第２のレベルに設定する制御回路とを有する。
【０００８】
本発明の別の形態における波形整形方法は、ドレインが出力ノードに接続された第１のトランジスタのゲートで第１の入力信号を受け、第１の入力信号が第１のレベルから第２のレベルに変化するときに、第１のトランジスタのゲートを第２のレベルに対応する電圧線に接続し、ゲートの電圧の変化に伴うゲート容量値の変化による第１の入力信号の波形の歪みを補正する。
【発明の効果】
【０００９】
トランジスタのゲートに入力される信号のゲート容量値の変動に伴う波形の歪みを抑制できる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態における波形整形回路および波形整形回路の動作の例を示す図である。
【図２】図１に示したトランジスタのゲート電圧に対する容量特性の例を示す図である。
【図３】別の実施形態における波形整形回路および波形整形回路の動作の例を示す図である。
【図４】さらなる別の実施形態における波形整形回路および波形整形回路の動作の例を示す図である。
【図５】別の実施形態における波形整形回路の例を示す図である。
【図６】別の実施形態における波形整形回路の例を示す図である。
【図７】別の実施形態における波形整形回路の例を示す図である。
【図８】別の実施形態における波形整形回路の例を示す図である。
【図９】図８に示した波形整形回路の動作の例を示す図である。
【図１０】図１、図３から図８に示した波形整形回路のいずれかが搭載されるシステム装置の例を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を用いて実施形態を説明する。以下の説明において、信号が伝達される信号線の符号は、信号名の符号と同じものが使用される。
【００１２】
図１は、一実施形態における波形整形回路および波形整形回路の動作の例を示す。この実施形態の波形整形回路ＷＳＣ１は、トランジスタＴＲＮおよびスイッチＳＷＲを有する。例えば、トランジスタＴＲＮは、ｎチャネルタイプのＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）であり、第１のトランジスタの一例である。スイッチＳＷＲは、第１のスイッチの一例であり、補正回路ＣＲＣＴ１に含まれる。
【００１３】
トランジスタＴＲＮは、クロック信号ＣＬＫＮをゲートで受け、ドレインが出力ノードＯＵＴに接続され、ソースが接地線ＶＳＳに接続される。クロック信号ＣＬＫＮは、第１の入力信号の一例である。スイッチＳＷＲは、電源線ＶＤＤとトランジスタＴＲＮのゲートとの間に配置され、制御信号ＣＮＴＲにより制御される。
【００１４】
スイッチＳＷＲは、クロック信号ＣＬＫＮがロウレベルＬからハイレベルＨに変化するときに生成される制御信号ＣＮＴＲのロウレベルパルスに応答してオンされ、トランジスタＴＲＮのゲートを電源線ＶＤＤに接続する。電源線ＶＤＤは、電圧線の一例である。ロウレベルＬは、第１のレベルの一例であり、ハイレベルＨは、第２のレベルの一例である。
【００１５】
ＬＤＭＯＳ等のトランジスタＴＲＮは、ゲート電圧の変化によりゲート容量値が変化し、容量値にピークが表れる。ＬＤＭＯＳのゲート電圧に対する容量特性は、図２に示す。
【００１６】
トランジスタＴＲＮのゲート電圧をＶｇ、ゲート容量値をＣｇｇ、ゲート容量に蓄積される電荷をＱとすると、クーロンの法則から式（１）の関係が成立する。また、式（１）を時間ｔで微分すると式（２）の関係が成立する。
Ｖｇ＝Ｑ／Ｃｇｇ  ……（１）
【００１７】
【数１】
2014138315.tif 000003
式（２）は、トランジスタＴＲＮのゲート容量値Ｃｇｇの変化が電荷Ｑの変化に対して大きいと、ゲート電圧Ｖｇが逆方向へ変化することを示す。例えば、クロック信号ＣＬＫＮの立ち上がり時に、トランジスタＴＲＮのゲート容量値Ｃｇｇが増加することによってゲート電圧Ｖｇ（この例では、クロック信号ＣＬＫＮの電圧）の上昇率は小さくなる。
【００１８】
波形整形回路ＷＳＣ１が補正回路ＣＲＣＴ１を含まない場合、トランジスタＴＲＮのゲートに供給されるクロック信号ＣＬＫＮの電圧（＝Ｖｇ）は、式（２）にしたがって変化する。これにより、図１の右側に示したクロック信号ＣＬＫＮの波形中の一点鎖線に示すように、クロック信号ＣＬＫＮの波形は、立ち上がりの途中で歪み、階段状に変化する。例えば、クロック信号ＣＬＫＮの波形の歪みは、トランジスタＴＲＮのスイッチングによるノイズを低減するために、クロック信号ＣＬＫＮのスルーレートを小さくする場合に表れやすい。
【００１９】
クロック信号ＣＬＫＮの波形が歪むことにより、トランジスタＴＲＮのドレイン、ソース間を流れる電流（接地線ＶＳＳへの電源電流）が変化すると、電源線等に高調波が発生する。発生した高調波は、電源線などを経由し、他の回路へ伝搬する。このため、ノイズに敏感なアナログ回路等がトランジスタＴＲＮとともに半導体チップに搭載される場合、アナログ回路等が誤動作するおそれがある。
【００２０】
これに対して、図１に示した波形整形回路ＷＳＣ１は、クロック信号ＣＬＫＮの立ち上がり時にロウレベルのパルス信号（ＣＮＴＲ）に応答して、トランジスタＴＲＮのゲートを電源線ＶＤＤに接続するスイッチＳＷＲを有する。これにより、クロック信号ＣＬＫＮの立ち上がり時に、スイッチＳＷＲを介して電源線ＶＤＤからトランジスタＴＲＮのゲートに電荷が供給される。
【００２１】
そして、図１の右側に太い実線で示すように、クロック信号ＣＬＫＮの波形は、歪むことなくロウレベルＬからハイレベルＨに変化する。この結果、トランジスタＴＲＮのソース、ドレイン間抵抗は、ゲート電圧の円滑な変化とともに下がり、電源線等に高調波が発生することが抑制される。
【００２２】
なお、この実施形態では、出力ノードＯＵＴをロウレベルＬからハイレベルＨに変化させるｐチャネルタイプのＬＤＭＯＳ等の素子は、記載を省略する。例えば、クロック信号ＣＬＫＮがｐチャネルタイプのＬＤＭＯＳ等のゲートに供給される場合、クロック信号ＣＬＫＮの立ち下がりの波形は、図１の右側に示したように歪む。例えば、クロック信号ＣＬＫＮの立ち下がり時に、電源線等に高調波が発生し、ノイズが誘発されるおそれがある場合、図３に示す波形整形回路ＷＳＣ２を適用することが好ましい。
【００２３】
以上、この実施形態では、トランジスタＴＲＮのゲートに入力されるクロック信号ＣＬＫＮのゲート容量値の変動に伴う波形の歪みを抑制できる。この結果、電源線等に高調波が発生することを抑制でき、波形整形回路ＷＳＣ１とともに半導体集積回路等に搭載される他の回路が誤動作することを避けることができる。
【００２４】
トランジスタＴＲＮのスイッチングによるノイズを低減するために、クロック信号ＣＬＫＮのスルーレートを小さくする場合にも、クロック信号ＣＬＫＮの波形の歪みを抑制できる。
【００２５】
図２は、図１に示したトランジスタＴＲＮのゲート電圧に対する容量特性の例を示す。ＬＤＭＯＳ等のトランジスタでは、例えば、ゲート電圧Ｖｇを０Ｖから５Ｖないし８Ｖに変化させるとき、またはゲート電圧Ｖｇを５Ｖないし８Ｖから０Ｖに変化させるとき、ゲート電圧Ｖｇの変化の途中にゲート容量値Ｃｇｇのピークが表れる。図２において、符号Ｖｄは、トランジスタＴＲＮのドレイン電圧（ドレイン、ソース間電圧）である。
【００２６】
図３は、別の実施形態における波形整形回路および波形整形回路の動作の例を示す。図１に示した要素と同一または同様の要素は、詳細な説明は省略する。
【００２７】
この実施形態の波形整形回路ＷＳＣ２は、トランジスタＴＲＰ、ＴＲＮおよび補正回路ＣＲＣＴ２を有する。補正回路ＣＲＣＴ２は、スイッチＳＷＲ、ＳＷＦを有する。例えば、トランジスタＴＲＰは、ｐチャネルタイプのＬＤＭＯＳであり、トランジスタＴＲＮは、ｎチャネルタイプのＬＤＭＯＳである。トランジスタＴＲＰは、第２のトランジスタの一例であり、スイッチＳＷＦは、第２のスイッチの一例である。
【００２８】
スイッチＳＷＲおよびトランジスタＴＲＮの接続関係は、図１と同様である。但し、この実施形態では、クロック信号ＣＬＫＮは、トランジスタＴＲＰのゲートとＴＲＮのゲートに供給される。
【００２９】
トランジスタＴＲＰは、ソースが電源線ＶＤＤに接続され、ドレインが出力ノードＯＵＴに接続され、ゲートでクロック信号ＣＬＫＮを受ける。トランジスタＴＲＮは、ソースが接地線ＶＳＳに接続され、ドレインが出力ノードＯＵＴに接続され、ゲートでクロック信号ＣＬＫＮを受ける。すなわち、トランジスタＴＲＰ、ＴＲＮは、クロック信号ＣＬＫＮの論理を反転して出力ノードＯＵＴに出力するＣＭＯＳインバータとして機能する。
【００３０】
スイッチＳＷＦは、トランジスタＴＲＰ、ＴＲＮのゲートと接地線ＶＳＳとの間に配置され、制御信号ＣＮＴＦにより制御される。スイッチＳＷＦは、クロック信号ＣＬＫＮがハイレベルＨからロウレベルＬに変化するときに生成される制御信号ＣＮＴＦのハイレベルパルスに応答して、トランジスタＴＲＰ、ＴＲＮのゲートを接地線ＶＳＳに接続する。電源線ＶＤＤおよび接地線ＶＳＳは、電圧線の一例である。
【００３１】
図３の右側に示した波形のうち、クロック信号ＣＬＫＮの立ち上がり時の波形は、図１と同様である。クロック信号ＣＬＫＮの立ち上がり時において、クロック信号ＣＬＫＮのロウレベルＬは、第１のレベルの一例であり、クロック信号ＣＬＫＮのハイレベルＨは、第２のレベルの一例である。なお、クロック信号ＣＬＫＮの立ち上がり時において、制御信号ＣＮＴＦはロウレベルに維持されるため、スイッチＳＷＦはオフ状態を維持し、トランジスタＴＲＰ、ＴＲＮのゲートは、接地線ＶＳＳに接続されない。
【００３２】
クロック信号ＣＬＫＮの立ち下がり時において、スイッチＳＷＦは、クロック信号ＣＬＫＮがハイレベルＨからロウレベルＬに変化するときに生成される制御信号ＣＮＴＦのハイレベルパルスに応答してオンする。これにより、トランジスタＴＲＰ、ＴＲＮのゲートは、スイッチＳＷＦを介して接地線ＶＳＳに接続される。クロック信号ＣＬＫＮの立ち下がり時において、クロック信号ＣＬＫＮのハイレベルＨは、第１のレベルの一例であり、クロック信号ＣＬＫＮのロウレベルＬは、第２のレベルの一例である。
【００３３】
これにより、クロック信号ＣＬＫＮの立ち下がり時に、スイッチＳＷＦを介してトランジスタＴＲＰ、ＴＲＮのゲートに蓄積された電荷は、接地線ＶＳＳに引き抜かれる。そして、図３の右側に太い実線で示すように、クロック信号ＣＬＫＮの波形は、図１と異なり、歪むことなくハイレベルＨからロウレベルＬに変化する。この結果、トランジスタＴＲＮのソース、ドレイン間抵抗は、ゲート電圧の円滑な変化とともに下がり、電源線等に高調波が発生することが抑制される。
【００３４】
なお、クロック信号ＣＬＫＮの立ち下がり時において、制御信号ＣＮＴＲはハイレベルに維持されるため、スイッチＳＷＲはオフ状態を維持し、トランジスタＴＲＰ、ＴＲＮのゲートは、電源線ＶＤＤに接続されない。
【００３５】
以上、この実施形態においても、図１に示した実施形態と同様に、トランジスタＴＲＰ、ＴＲＮのゲートに入力されるクロック信号ＣＬＫＮのゲート容量値の変動に伴う波形の歪みを抑制できる。さらに、クロック信号ＣＬＫＮの立ち上がり波形の歪みだけでなく、クロック信号ＣＬＫＮの立ち下がり波形の歪みを抑えることができる。この結果、電源線等に高調波が発生することを抑制でき、波形整形回路ＷＳＣ２とともに半導体集積回路等に搭載される他の回路が誤動作することを避けることができる。
【００３６】
図４は、さらなる別の実施形態における波形整形回路および波形整形回路の動作の例を示す。図１および図３に示した要素と同一または同様の要素は、詳細な説明は省略する。
【００３７】
この実施形態の波形整形回路ＷＳＣ３は、トランジスタＴＲＰ、ＴＲＮおよび補正回路ＣＲＣＴ３を有する。例えば、トランジスタＴＲＰは、ｐチャネルタイプのＬＤＭＯＳであり、トランジスタＴＲＮは、ｎチャネルタイプのＬＤＭＯＳである。
【００３８】
トランジスタＴＲＰは、ソースが電源線ＶＤＤＨに接続され、ドレインが出力ノードＯＵＴに接続され、ゲートでクロック信号ＣＬＫＰを受ける。電源線ＶＤＤＨ、ＶＤＤは、電圧線の一例である。電源線ＶＤＤＨの電圧（例えば、４０Ｖ）は、電源線ＶＤＤの電圧（例えば、５Ｖ）より高い。トランジスタＴＲＮは、ソースが接地線ＶＳＳに接続され、ドレインが出力ノードＯＵＴに接続され、ゲートでクロック信号ＣＬＫＮを受ける。
【００３９】
クロック信号ＣＬＫＰ、ＣＬＫＮは、タイミングが互いに共通な立ち上がりエッジを有し、タイミングが互いに共通な立ち下がりエッジを有する。すなわち、クロック信号ＣＬＫＰ、ＣＬＫＮは、同相の信号である。例えば、クロック信号ＣＬＫＰのハイレベル電圧は４０Ｖであり、クロック信号ＣＬＫＰのロウレベル電圧は３５Ｖである。例えば、クロック信号ＣＬＫＮのハイレベル電圧は５Ｖであり、クロック信号ＣＬＫＮのロウレベル電圧は０Ｖである。トランジスタＴＲＰ、ＴＲＮは、クロック信号ＣＬＫＰ、ＣＬＫＮの論理を反転して出力ノードＯＵＴに出力するインバータとして機能する。
【００４０】
補正回路ＣＲＣＴ３は、トランジスタＴＲＮのゲートに接続されたスイッチＳＷＲ、ＳＷＦと、トランジスタＴＲＰのゲートに接続されたスイッチＳＷＲＨ、ＳＷＦＨとを有する。スイッチＳＷＲは、第１のスイッチの一例であり、スイッチＳＷＦは、第２のスイッチの一例であり、スイッチＳＷＲＨは第３のスイッチの一例であり、スイッチＳＷＦＨは第４のスイッチの一例である。
【００４１】
スイッチＳＷＲＨ、ＳＷＦＨは、電源線ＶＤＤＨと接地線ＶＳＳＨとの間にクロック信号ＣＬＫＰが伝達されるクロック信号線ＣＬＫＰを介して接続される。接地線ＶＳＳＨは、電圧線の一例である。例えば、接地線ＶＳＳＨの電圧は３５Ｖである。
【００４２】
スイッチＳＷＲＨは、制御信号ＣＮＴＲＨにより制御される。スイッチＳＷＲＨは、図３に示したスイッチＳＷＲと同様に、クロック信号ＣＬＫＰがロウレベルＬからハイレベルＨに変化するときに生成される制御信号ＣＮＴＲＨのロウレベルパルスに応答して、トランジスタＴＲＰのゲートを電源線ＶＤＤＨに接続する。
【００４３】
スイッチＳＷＦＨは、制御信号ＣＮＴＦＨにより制御される。スイッチＳＷＦＨは、図３に示したスイッチＳＷＦと同様に、クロック信号ＣＬＫＰがハイレベルＨからロウレベルＬに変化するときに生成される制御信号ＣＮＴＦＨのハイレベルパルスに応答して、トランジスタＴＲＰのゲートを接地線ＶＳＳＨに接続する。
【００４４】
スイッチＳＷＲ、ＳＷＦは、電源線ＶＤＤと接地線ＶＳＳとの間にクロック信号ＣＬＫＮが伝達されるクロック信号線ＣＬＫＮを介して接続される。接地線ＶＳＳは、電圧線の一例である。
【００４５】
スイッチＳＷＲは、制御信号ＣＮＴＲにより制御される。スイッチＳＷＲは、図３同様に、クロック信号ＣＬＫＮがロウレベルＬからハイレベルＨに変化するときに生成される制御信号ＣＮＴＲのロウレベルパルスに応答して、トランジスタＴＲＮのゲートを電源線ＶＤＤに接続する。
【００４６】
スイッチＳＷＦは、制御信号ＣＮＴＦにより制御される。スイッチＳＷＦは、図３と同様に、クロック信号ＣＬＫＮがハイレベルＨからロウレベルＬに変化するときに生成される制御信号ＣＮＴＦのハイレベルパルスに応答して、トランジスタＴＲＮのゲートを接地線ＶＳＳに接続する。
【００４７】
この実施形態においても、図３と同様に、スイッチＳＷＲＨ、ＳＷＲは、クロック信号ＣＬＫＰ、ＣＬＫＮがロウレベルＬからハイレベルＨに変化するときに生成される制御信号ＣＮＴＲＨ、ＣＮＴＲのロウレベルパルスに応答してオンする。これにより、トランジスタＴＲＰのゲートは、スイッチＳＷＲＨを介して電源線ＶＤＤＨに接続され、トランジスタＴＲＮのゲートは、スイッチＳＷＲを介して電源線ＶＤＤに接続される。
【００４８】
また、スイッチＳＷＦＨ、ＳＷＦは、クロック信号ＣＬＫＰ、ＣＬＫＮがハイレベルＨからロウレベルＬに変化するときに生成される制御信号ＣＮＴＦＨ、ＣＮＴＦのハイレベルパルスに応答してオンする。これにより、トランジスタＴＲＰのゲートは、スイッチＳＷＦＨを介して接地線ＶＳＳＨに接続され、トランジスタＴＲＮのゲートは、スイッチＳＷＦを介して接地線ＶＳＳに接続される。
【００４９】
これにより、図４の右側に太い実線で示すように、クロック信号ＣＬＫＰ、ＣＬＫＮの波形は、歪むことなくロウレベルＬからハイレベルＨに変化し、ハイレベルＨからロウレベルＬに変化する。この結果、電源線ＶＤＤＨ、ＶＤＤまたは接地線ＶＳＳＨ、ＶＳＳ等に高調波が発生することが抑制される。
【００５０】
以上、この実施形態においても、図１および図３に示した実施形態と同様に、トランジスタＴＲＰ、ＴＲＮのゲートに入力されるクロック信号ＣＬＫＰ、ＣＬＫＮのゲート容量値の変動に伴う波形の歪みを抑制できる。
【００５１】
さらに、ｐチャネルタイプのトランジスタのゲートとｎチャネルタイプのトランジスタのゲートとが、互いに異なる電圧振幅のクロック信号ＣＬＫＰ、ＣＬＫＮを受けて動作する場合にも、クロック信号ＣＬＫＰ、ＣＬＫＮに歪みが発生することを抑制できる。
【００５２】
この結果、電源線等に高調波が発生することを抑制でき、波形整形回路ＷＳＣ３とともに半導体集積回路等に搭載される他の回路が誤動作することを避けることができる。
【００５３】
図５は、別の実施形態における波形整形回路の例を示す。図１に示した要素と同一または同様の要素は、詳細な説明は省略する。この実施形態の波形整形回路ＷＳＣ４は、クロック信号ＣＬＫＩＮを受けてクロック信号ＣＬＫＮを生成するバッファ回路ＢＵＦ、クロック信号ＣＬＫＮを受けるトランジスタＴＲＮ、および補正回路ＣＲＣＴ４を有する。例えば、トランジスタＴＲＮは、ｎチャネルタイプのＬＤＭＯＳである。
【００５４】
補正回路ＣＲＣＴ４は、波形生成回路ＷＧＥＮ、比較回路ＣＭＰＲおよびスイッチＳＷＲを有する。波形生成回路ＷＧＥＮは、クロック信号ＣＬＫＩＮを受けるバッファ回路ＢＵＦｉおよび容量素子ＣＡＰを有し、基準信号生成回路の一例である。バッファ回路ＢＵＦｉは、クロック信号ＣＬＫＩＮを受けて基準クロック信号ＣＬＫＮｉを生成する。基準クロック信号ＣＬＫＮｉは、基準信号の一例である。バッファ回路ＢＵＦｉは、第２のバッファ回路の一例である。
【００５５】
例えば、容量素子ＣＡＰは、ゲートがバッファ回路ＢＵＦｉの出力に接続され、ソースおよびドレインが接地線ＶＳＳに接続されたｎチャネルタイプのトランジスタを有する。なお、容量素子ＣＡＰは、ｐチャネルタイプのトランジスタを有してもよい。例えば、バッファ回路ＢＵＦｉの出力から容量素子ＣＡＰまでの配線の負荷は、バッファ回路ＢＵＦの出力からトランジスタＴＲＮのゲートまでの配線の負荷に等しくなるように設計される。すなわち、クロック信号ＣＬＫＮが伝達される信号線の負荷は、クロック信号ＣＬＫＮｉが伝達される信号線の負荷と同一または同等である。
【００５６】
例えば、バッファ回路ＢＵＦｉは、バッファ回路ＢＵＦと同一または同等の駆動能力を有するように設計される。容量素子ＣＡＰは、トランジスタＴＲＮのドレイン電圧Ｖｄが０Ｖの場合のゲート容量値と同一または同等の容量値を有するように設計される。あるいは、バッファ回路ＢＵＦの駆動能力とバッファ回路ＢＵＦｉの駆動能力との比は、トランジスタＴＲＮのゲート容量値と容量素子ＣＡＰの容量値との比に等しくなるように設計される。これにより、クロック信号ＣＬＫＮｉの波形は、トランジスタＴＲＮのゲート容量値がゲート電圧に依存しない場合の理想的なクロック信号ＣＬＫＮの波形と同じ波形になる。
【００５７】
比較回路ＣＭＰＲは、クロック信号ＣＬＫＮ、ＣＬＫＮｉの電圧を比較し、クロック信号ＣＬＫＮの電圧がクロック信号ＣＬＫＮｉの電圧より低い場合に、ロウレベルの制御信号ＣＮＴＲを出力する。比較回路ＣＭＰＲは、クロック信号ＣＬＫＮの電圧がクロック信号ＣＬＫＮｉの電圧以上の場合、ハイレベルの制御信号ＣＮＴＲを出力する。なお、クロック信号ＣＬＫＮ、ＣＬＫＮｉの電圧が互いに等しい場合に、制御信号ＣＮＴＲをハイレベルに設定するために、比較回路ＣＭＰＲに入力されるクロック信号ＣＬＫＮの電圧またはクロック信号ＣＮＫＮｉの電圧に、オフセット電圧が付加されてもよい。
【００５８】
例えば、スイッチＳＷＲは、ソースが電源線ＶＤＤに接続され、ドレインがトランジスタＴＲＮのゲートに接続され、ゲートで制御信号ＣＮＴＲを受けるｐチャネルタイプのトランジスタを含む。図５に示した波形整形回路ＷＳＣ４の動作は、図１に示した波形整形回路ＷＳＣ１の動作と同様である。なお、クロック信号ＣＬＫＮｉの波形は、図１に太線で示したクロック信号ＣＬＫＮの波形と同様である。そして、補正回路ＣＲＣＴ４は、クロック信号ＣＬＫＮの立ち上がり時にスイッチＳＷＲをオンし、トランジスタＴＲＮのゲートに電荷を供給する。
【００５９】
以上、この実施形態においても、図１に示した実施形態と同様に、トランジスタＴＲＮのゲートに入力されるクロック信号ＣＬＫＮのゲート容量値の変動に伴う波形の歪みを抑制でき、他の回路が誤動作することを避けることができる。
【００６０】
さらに、波形生成回路ＷＧＥＮにより、クロック信号ＣＬＫＮの理想的な波形を有するクロック信号ＣＬＫＮｉを生成することで、波形整形回路ＷＳＣ４の内部で、制御信号ＣＮＴＲを生成できる。これにより、スイッチＳＷＲを制御する制御信号ＣＮＴＲが伝達される信号線の負荷を図１に比べて小さくすることが可能になり、制御信号ＣＮＴＲをタイミングが遅れることなくスイッチＳＷＲに供給できる。この結果、トランジスタＴＲＮのゲート容量値が変動する場合にも、クロック信号ＣＬＫＮを理想的な波形にすることができる。
【００６１】
図６は、別の実施形態における波形整形回路の例を示す。図１、図３および図５に示した要素と同一または同様の要素は、詳細な説明は省略する。この実施形態の波形整形回路ＷＳＣ５は、クロック信号ＣＬＫＩＮを受けてクロック信号ＣＬＫＮを生成するバッファＢＵＦ、クロック信号ＣＬＫＮを受けるトランジスタＴＲＮ、および補正回路ＣＲＣＴ５を有する。例えば、トランジスタＴＲＮは、ｎチャネルタイプのＬＤＭＯＳである。
【００６２】
補正回路ＣＲＣＴ５は、図５と同一または同様の波形生成回路ＷＧＥＮ、比較回路ＣＭＰＦおよびスイッチＳＷＦを有する。波形生成回路ＷＧＥＮは、図５で説明したように、トランジスタＴＲＮのゲート容量値がゲート電圧に依存しない場合の理想的なクロック信号ＣＬＫＮの波形と同じ波形を有するクロック信号ＣＬＫＮｉを生成する。
【００６３】
比較回路ＣＭＰＦは、クロック信号ＣＬＫＮ、ＣＬＫＮｉの電圧を比較し、クロック信号ＣＬＫＮの電圧がクロック信号ＣＬＫＮｉの電圧より高い場合に、ハイレベルの制御信号ＣＮＴＦを出力する。比較回路ＣＭＰＦは、クロック信号ＣＬＫＮの電圧がクロック信号ＣＬＫＮｉの電圧以下の場合、ロウレベルの制御信号ＣＮＴＦを出力する。なお、図５に示した比較回路ＣＭＰＲと同様に、比較回路ＣＭＰＦに入力されるクロック信号ＣＬＫＮの電圧またはクロック信号ＣＮＫＮｉの電圧に、オフセット電圧が付加されてもよい。
【００６４】
例えば、スイッチＳＷＦは、ソースが接地線ＶＳＳに接続され、ドレインがトランジスタＴＲＮのゲートに接続され、ゲートで制御信号ＣＮＴＦを受けるｎチャネルタイプのトランジスタを含む。図６に示した波形整形回路ＷＳＣ５の動作は、図３に示した波形整形回路ＷＳＣ２のクロック信号ＣＬＫＮ、制御信号ＣＮＴＦおよび出力信号ＯＵＴの波形により示される動作と同様である。なお、クロック信号ＣＬＫＮｉの波形は、図３に太線で示したクロック信号ＣＬＫＮの波形と同様である。そして、補正回路ＣＲＣＴ５は、クロック信号ＣＬＫＮの立ち下がり時にスイッチＳＷＦをオンし、トランジスタＴＲＮのゲートから電荷を引き抜く。
【００６５】
以上、この実施形態においても、図１および図３に示した実施形態と同様に、トランジスタＴＲＮのゲートに入力されるクロック信号ＣＬＫＮのゲート容量値の変動に伴う波形の歪みを抑制でき、他の回路が誤動作することを避けることができる。さらに、図５に示した実施形態と同様に、波形生成回路ＷＧＥＮにより、制御信号ＣＮＴＦをタイミングが遅れることなくスイッチＳＷＦに供給でき、クロック信号ＣＬＫＮを理想的な波形にすることができる。
【００６６】
図７は、別の実施形態における波形整形回路の例を示す。図１、図３、図５および図６に示した要素と同一または同様の要素は、詳細な説明は省略する。この実施形態の波形整形回路ＷＳＣ６は、クロック信号ＣＬＫＩＮを受けてクロック信号ＣＬＫＮを生成するバッファ回路ＢＵＦ、クロック信号ＣＬＫＮを受けるトランジスタＴＲＮ、および補正回路ＣＲＣＴ６を有する。例えば、トランジスタＴＲＮは、ｎチャネルタイプのＬＤＭＯＳである。バッファ回路ＢＵＦは、第１のバッファ回路の一例である。
【００６７】
補正回路ＣＲＣＴ６は、図５と同一または同様の波形生成回路ＷＧＥＮ、比較回路ＣＭＰＲおよびスイッチＳＷＲと、図６と同一または同様の比較回路ＣＭＰＦおよびスイッチＳＷＦとを有する。波形生成回路ＷＧＥＮは、図５で説明したように、トランジスタＴＲＮのゲート容量値がゲート電圧に依存しない場合の理想的なクロック信号ＣＬＫＮの波形と同じ波形を有するクロック信号ＣＬＫＮｉを生成する。
【００６８】
比較回路ＣＭＰＲは、図３に波形で示したように、クロック信号ＣＬＫＮの立ち上がりエッジに同期してロウレベルのパルスを有する制御信号ＣＮＴＲを生成する。比較回路ＣＭＰＦは、図３に波形で示したように、クロック信号ＣＬＫＮの立ち下がりエッジに同期してハイレベルのパルスを有する制御信号ＣＮＴＦを生成する。
【００６９】
スイッチＳＷＲは、クロック信号ＣＬＫＮがロウレベルからハイレベルに変化するときにロウレベルに設定される制御信号ＣＮＴＲに応じて、トランジスタＴＲＮのゲートをハイレベルに対応する電源線ＶＤＤに接続する。スイッチＳＷＦは、クロック信号ＣＬＫＮがハイレベルからロウレベルに変化するときに、ハイレベルに設定される制御信号ＣＮＴＦに応じて、トランジスタＴＲＮのゲートをロウレベルに対応する接地線ＶＳＳに接続する。すなわち、補正回路ＣＲＣＴ６は、クロック信号ＣＬＫＮの立ち上がり時にスイッチＳＷＲをオンし、トランジスタＴＲＮのゲートに電荷を供給し、クロック信号ＣＬＫＮの立ち下がり時にスイッチＳＷＦをオンし、トランジスタＴＲＮのゲートから電荷を引き抜く。波形整形回路ＷＳＣ６の動作波形は、図３の右側に示した波形整形回路ＷＳＣ２の動作波形と同様である。
【００７０】
以上、この実施形態においても、図１および図３に示した実施形態と同様に、トランジスタＴＲＮのゲートに入力されるクロック信号ＣＬＫＮのゲート容量値の変動に伴う波形の歪みを抑制でき、他の回路が誤動作することを避けることができる。この際、図３に示した波形整形回路ＷＳＣ２と同様に、クロック信号ＣＬＫＮの立ち上がりエッジの歪みと立ち下がりエッジの歪みを両方抑制できる。さらに、図５に示した実施形態と同様に、波形生成回路ＷＧＥＮにより、制御信号ＣＮＴＲ、ＣＮＴＦをタイミングが遅れることなくスイッチＳＷＲ、ＳＷＦにそれぞれ供給でき、クロック信号ＣＬＫＮを理想的な波形にすることができる。
【００７１】
図８は、別の実施形態における波形整形回路の例を示す。図１、図４、図５、図６および図７に示した要素と同一または同様の要素は、詳細な説明は省略する。この実施形態の波形整形回路ＷＳＣ７は、バッファ回路ＢＵＦ、ＢＵＦＨ、トランジスタＴＲＰ、ＴＲＮおよび補正回路ＣＲＣＴ７を有する。
【００７２】
トランジスタＴＲＰは、図４と同様に、ソースが電源線ＶＤＤＨに接続され、ドレインが出力ノードＯＵＴに接続され、ゲートでクロック信号ＣＬＫＰを受ける。電源線ＶＤＤＨの電圧（例えば、４０Ｖ）は、電源線ＶＤＤの電圧（例えば、５Ｖ）より高い。トランジスタＴＲＮは、図４と同様に、ソースが接地線ＶＳＳに接続され、ドレインが出力ノードＯＵＴに接続され、ゲートでクロック信号ＣＬＫＮを受ける。
【００７３】
クロック信号ＣＬＫＰ、ＣＬＫＮは、図４と同様に、電圧が互いに異なる同相の信号である。電源線ＶＤＤＨ、ＶＤＤは、電圧線の一例である。トランジスタＴＲＰ、ＴＲＮは、クロック信号ＣＬＫＩＮ、ＣＬＫＰ、ＣＬＫＮの論理を反転して出力ノードＯＵＴに出力するインバータとして機能する。
【００７４】
バッファ回路ＢＵＦＨは、電源電圧ＶＤＤと接地電圧ＶＳＳで振幅するクロック信号ＣＬＫＩＮを、電源電圧ＶＤＤＨと接地電圧ＶＳＳＨで振幅するクロック信号ＣＬＫＰに変換する機能を有する。バッファ回路ＢＵＦは、クロック信号ＣＬＫＩＮの振幅を変えることなくクロック信号ＣＬＫＮとして出力する。
【００７５】
補正回路ＣＲＣＴ７は、波形生成回路ＷＧＥＮＨ、ＷＧＥＮ、比較回路ＣＭＰＲＨ、ＣＭＰＦＨ、ＣＭＰＲ、ＣＭＰＦおよびスイッチＳＷＲＨ、ＳＷＦＨ、ＳＷＲ、ＳＷＦを有する。波形生成回路ＷＧＥＮＨは、図７と同様に、バッファ回路ＢＵＦｉＨおよび容量素子ＣＡＰを有する。但し、バッファ回路ＢＵＦｉＨは、図７に示したバッファ回路ＢＵＦｉと異なり、電源電圧ＶＤＤと接地電圧ＶＳＳで振幅するクロック信号ＣＬＫＩＮを、電源電圧ＶＤＤＨと接地電圧ＶＳＳＨで振幅するクロック信号ＣＬＫＰｉＨに変換する機能を有する。
【００７６】
バッファ回路ＢＵＦｉＨは、バッファ回路ＢＵＦＨと同一または同等の駆動能力を有するように設計される。あるいは、バッファ回路ＢＵＦＨの駆動能力とバッファ回路ＢＵＦｉＨの駆動能力との比は、トランジスタＴＲＰのゲート容量値と容量素子ＣＡＰの容量値との比に等しくなるように設計される。これにより、クロック信号ＣＬＫＮｉＨの波形は、トランジスタＴＲＰのゲート容量値がゲート電圧に依存しない場合の理想的なクロック信号ＣＬＫＰの波形と同じ波形になる。
【００７７】
比較回路ＣＭＰＲＨは、クロック信号ＣＬＫＰ、ＣＬＫＰｉＨの電圧を比較し、クロック信号ＣＬＫＰの電圧がクロック信号ＣＬＫＰｉＨの電圧より低い場合に、ロウレベルの制御信号ＣＮＴＲＨを出力する。比較回路ＣＭＰＲＨは、クロック信号ＣＬＫＰの電圧がクロック信号ＣＬＫＰｉＨの電圧以上の場合、ハイレベルの制御信号ＣＮＴＲＨを出力する。なお、比較回路ＣＭＰＲＨは、電源電圧ＶＤＤＨおよび接地電圧ＶＳＳＨを受けて動作するため、制御信号ＣＮＴＲＨのハイレベルは、電源電圧ＶＤＤＨであり、制御信号ＣＮＴＲＨのロウレベルは、接地電圧ＶＳＳＨである。
【００７８】
比較回路ＣＭＰＦＨは、クロック信号ＣＬＫＰ、ＣＬＫＰｉＨの電圧を比較し、クロック信号ＣＬＫＰの電圧がクロック信号ＣＬＫＰｉＨの電圧より高い場合に、ハイレベルの制御信号ＣＮＴＦＨを出力する。比較回路ＣＭＰＦＨは、クロック信号ＣＬＫＰの電圧がクロック信号ＣＬＫＰｉＨの電圧以下の場合、ロウレベルの制御信号ＣＮＴＦＨを出力する。なお、比較回路ＣＭＰＦＨは、電源電圧ＶＤＤＨおよび接地電圧ＶＳＳＨを受けて動作するため、制御信号ＣＮＴＦＨのハイレベルは、電源電圧ＶＤＤＨであり、制御信号ＣＮＴＦＨのロウレベルは、接地電圧ＶＳＳＨである。
【００７９】
例えば、スイッチＳＷＲＨは、ソースが電源線ＶＤＤＨに接続され、ドレインがトランジスタＴＲＰのゲートに接続され、ゲートで制御信号ＣＮＴＲＨを受けるｐチャネルタイプのトランジスタを含む。そして、スイッチＳＷＲＨは、クロック信号ＣＬＫＰの立ち上がり時に、ロウレベルの制御信号ＣＮＴＲＨを受けてオンされ、トランジスタＴＲＰのゲートに電荷を供給する。
【００８０】
例えば、スイッチＳＷＦＨは、ソースが接地線ＶＳＳＨに接続され、ドレインがトランジスタＴＲＰのゲートに接続され、ゲートで制御信号ＣＮＴＦＨを受けるｎチャネルタイプのトランジスタを含む。スイッチＳＷＦＨは、クロック信号ＣＬＫＰの立ち下がり時に、ハイレベルの制御信号ＣＮＴＦＨを受けてオンし、トランジスタＴＲＰのゲートから電荷を引き抜く。
【００８１】
波形生成回路ＷＧＥＮ、比較回路ＣＭＰＲ、ＣＭＰＦおよびスイッチＳＷＲ、ＳＷＦは、図７に示した補正回路ＣＲＣＴ６内の要素と同一または同様であり、接続関係も図７に示した補正回路ＣＲＣＴ６内の接続関係と同一または同様である。
【００８２】
図９は、図８に示した波形整形回路ＷＳＣ７の動作の例を示す。図４に示した波形と同様の波形については、詳細な説明は省略する。クロック信号ＣＬＫＰ、ＣＬＫＮおよび制御信号ＣＮＴＲＨ、ＣＮＴＲ、ＣＮＴＦＨ、ＣＮＴＦおよび出力信号ＯＵＴの波形は、図４と同様である。
【００８３】
バッファ回路ＢＵＦおよび波形生成回路ＷＧＥＮ内のバッファ回路ＢＵＦｉ（図７）は、クロック信号ＣＬＫＩＮを受けて、クロック信号ＣＬＫＮ、ＣＬＫＮｉをそれぞれ出力する。バッファ回路ＢＵＦＨ，ＢＵＦｉＨは、クロック信号ＣＬＫＩＮを受けて、クロック信号ＣＬＫＰ、ＣＬＫＰｉＨをそれぞれ出力する。なお、クロック信号ＣＬＫＮ、ＣＬＫＮｉのハイレベル電圧は、クロック信号ＣＬＫＰ、ＣＬＫＰｉＨのハイレベル電圧と異なり、クロック信号ＣＬＫＮ、ＣＬＫＮｉのロウレベル電圧は、クロック信号ＣＬＫＰ、ＣＬＫＰｉＨのロウレベル電圧と異なる。
【００８４】
そして、比較回路ＣＭＰＲは、クロック信号ＣＬＫＮの立ち上がり時に制御信号ＣＮＴＲをロウレベルに設定し、比較回路ＣＭＰＲＨは、クロック信号ＣＬＫＰの立ち上がり時に制御信号ＣＮＴＲＨをロウレベルに設定する。比較回路ＣＭＰＦは、クロック信号ＣＬＫＮの立ち下がり時に制御信号ＣＮＴＦをハイレベルに設定し、比較回路ＣＭＰＦＨは、クロック信号ＣＬＫＰの立ち下がり時に制御信号ＣＮＴＦＨをハイレベルに設定する。
【００８５】
なお、図９では、制御信号ＣＮＴＲＨ、ＣＮＴＲを一つの波形で示しているが、制御信号ＣＮＴＲＨの電圧振幅は、制御信号ＣＮＴＲの電圧振幅と異なり、制御信号ＣＮＴＦＨの電圧振幅は、制御信号ＣＮＴＦの電圧振幅と異なる。
【００８６】
これにより、クロック信号ＣＬＫＰ、ＣＬＫＮの波形は、歪むことなくロウレベルＬからハイレベルＨに変化し、ハイレベルＨからロウレベルＬに変化する。この結果、図４と同様に、電源線ＶＤＤＨ、ＶＤＤまたは接地線ＶＳＳＨ、ＶＳＳ等に高調波が発生することが抑制される。
【００８７】
以上、この実施形態においても、図１および図４に示した実施形態と同様に、トランジスタＴＲＰ、ＴＲＮのゲートに入力されるクロック信号ＣＬＫＰ、ＣＬＫＮのゲート容量値の変動に伴う波形の歪みを抑制できる。この結果、電源線等に高調波が発生することを抑制でき、波形整形回路ＷＳＣ７とともに半導体集積回路等に搭載される他の回路が誤動作することを避けることができる。また、図５、図６、図７に示した実施形態と同様に、波形生成回路ＷＧＥＮ、ＷＧＥＮＨにより、クロック信号ＣＬＫＮ、ＣＬＫＰの理想的な波形を有するクロック信号ＣＬＫＮｉ、ＣＬＫＰｉＨを生成できる。波形整形回路ＷＳＣ７の内部で、制御信号ＣＮＴＲ、ＣＮＴＦ、ＣＮＴＲＨ、ＣＮＴＦＨを生成できるため、制御信号ＣＮＴＲ、ＣＮＴＦ、ＣＮＴＲＨ、ＣＮＴＦＨをタイミングが遅れることなくスイッチＳＷＲ、ＳＷＦ、ＳＷＲＨ、ＳＷＦＨにそれぞれ供給できる。この結果、トランジスタＴＲＮ、ＴＲＰのゲート容量値が変動する場合にも、クロック信号ＣＬＫＮ、ＣＬＫＰを理想的な波形にすることができる。
【００８８】
図１０は、図１、図３から図８に示した波形整形回路ＷＳＣ（ＷＳＣ１−ＷＳＣ７）のいずれかが搭載されるシステム装置の例を示す。例えば、システム装置ＳＹＳは、自動車のウインドウの開閉やワイパーの動作に使用されるモータ１０を制御する半導体集積回路２０を含む。例えば、半導体集積回路２０は、電源回路２２、モニタ回路２４、制御回路２６、プリドライバ回路２８およびアナログ回路３０を有する。例えば、モータ１０は、ステッピングモータであり、駆動部の一例である。
【００８９】
図１０において二重の四角印は、半導体集積回路２０の外部端子を示す。外部端子は、例えば、半導体集積回路２０を含む半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号の符号は、端子名の符号と同じものが使用される。
【００９０】
電源回路２２は、外部端子を介して受ける電源電圧を用いて、半導体集積回路２０の内部で使用する内部電圧を生成する。例えば、内部電圧は、図４および図８に示した電源電圧ＶＤＤ、ＶＤＤＨ、接地電圧ＶＳＳＨおよびアナログ回路３０等で使用する電圧である。
【００９１】
モニタ回路２４は、半導体集積回路２０の外部から供給されるモニタ情報ＭＯＮに応じて、制御回路２６に制御信号ＣＮＴを出力する。例えば、モニタ情報ＭＯＮは、自動車の運転者等が車内のスイッチを操作することに基づいて生成される、モータ１０の回転数（回転角度）や回転方向を示すアナログ値である。例えば、モニタ回路２４から制御回路２６に出力される制御信号ＣＮＴは、デジタル信号である。すなわち、モニタ回路２４は、Ａ／Ｄ変換器（Analog to Digital Converter）を含む。
【００９２】
制御回路２６は、モニタ回路２４から受ける制御信号ＣＮＴに基づいてクロック信号ＣＬＫＩＮを生成し、生成したクロック信号ＣＬＫＩＮをプリドライバ回路２８に出力する。
【００９３】
プリドライバ回路２８は、図１、図３から図８に示した波形整形回路ＷＳＣ（ＷＳＣ１−ＷＳＣ７）の何れかを含む。プリドライバ回路２８は、制御回路２６から受けるクロック信号ＣＬＫＩＮに応じて出力信号ＯＵＴを生成する。例えば、出力信号ＯＵＴは、モータ１０を動作させるためのパルス信号である。すなわち、制御回路２６は、モニタ回路２４により検出される運転者等のスイッチの操作に応答して、モータ１０を動作させるためのパルス信号の元となるクロック信号ＣＬＫＩＮを生成する。
【００９４】
例えば、アナログ回路３０は、Ａ／Ｄ変換器や、Ｄ／Ａ変換器（Digital to Analog Converter）を含む。
【００９５】
なお、プリドライバ回路２８が図１、図３および図４に示した波形整形回路ＷＳＣ１、ＷＳＣ２、ＷＳＣ３を含む場合、制御回路２６は、制御信号ＣＮＴに基づいてクロック信号ＣＬＫＮ、ＣＬＫＰの少なくともいずれかを生成してもよい。この場合、生成されたクロック信号ＣＬＫＮ、ＣＬＫＰは、制御回路２６からプリドライバ回路２８の波形整形回路ＷＳＣに出力される。また、制御回路２６は、制御信号ＣＮＴＲ、ＣＮＴＦ、ＣＮＴＲＨ、ＣＮＴＦＨの少なくともいずれかを生成してもよい。この場合、生成された制御信号ＣＮＴＲ、ＣＮＴＦ、ＣＮＴＲＨ、ＣＮＴＦＨは、制御回路２６からプリドライバ回路２８の波形整形回路ＷＳＣに出力される。
【００９６】
図１０に示したシステム装置ＳＹＳは、プリドライバ回路２８にクロック信号ＣＬＫＮ（またはＣＬＫＰ）の波形を整形する波形整形回路ＷＳＣを有する。このため、クロック信号ＣＬＫＮ（またはＣＬＫＰ）の歪みを抑制でき、半導体集積回路ＳＥＭ内の電源線等に発生する高調波を抑制でき、半導体集積回路ＳＥＭに搭載されるアナログ回路等の誤動作を避けることができる。
【００９７】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００９８】
１０‥モータ；２０‥半導体集積回路；２２‥電源回路；２４‥モニタ回路；２６‥制御回路；２８‥プリドライバ回路；３０‥アナログ回路；ＢＵＦ、ＢＵＦＨ、ＢＵＦｉ、ＢＵＦｉＨ‥バッファ回路；ＣＡＰ‥容量素子；ＣＬＫＮ、ＣＬＫＮｉ、ＣＬＫＰ、ＣＬＫＰｉＨ‥クロック信号；ＣＭＰＦ、ＣＭＰＦＨ、ＣＭＰＲ、ＣＭＰＲＨ‥比較回路；ＣＮＴ、ＣＮＴＦ、ＣＮＴＦＨ、ＣＮＴＲ、ＣＮＴＲＨ‥制御信号；ＣＲＣＴ１、ＣＲＣＴ２、ＣＲＣＴ３、ＣＲＣＴ４、ＣＲＣＴ５、ＣＲＣＴ６、ＣＲＣＴ７‥補正回路；ＭＯＮ‥モニタ情報；ＯＵＴ‥出力ノード；ＳＷＦ、ＳＷＦＨ、ＳＷＲ、ＳＷＲＨ‥スイッチ；ＳＹＳ‥システム装置；ＴＲＮ、ＴＲＰ‥トランジスタ；ＶＤＤ、ＶＤＤＨ‥電源線；ＶＳＳ、ＶＳＳＨ‥接地線；ＷＧＥＮ、ＷＧＥＮＨ‥波形生成回路；ＷＳＣ１、ＷＳＣ２、ＷＳＣ３、ＷＳＣ４、ＷＳＣ５、ＷＳＣ６、ＷＳＣ７‥波形整形回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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