(57)【要約】【課題】画素からの信号を２回に分けてＡＤ変換する撮像素子において、画質を劣化させることなく、消費電力を低減する。【解決手段】行列状に配置された画素から列毎に配置された列信号線を介して供給される信号と、時間の経過にともなって電圧が変化する参照電圧との比較を行って、画素からの信号をデジタル信号に変換する際に、上位ビットと下位ビットとに分けてＡＤ変換を行うとともに、上位ビットのＡＤ変換の結果に応じて、下位ビットのＡＤ変換を行うか否かを切り替えるようにして、上位ビットのＡＤ変換の結果が、下位ビットの値が画質に影響しない領域にある場合には、下位ビットのＡＤ変換を中止して消費電力の低減を図る。【選択図】図２
2014138364.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された、光電変換素子を含む複数の画素と、
前記複数の画素の列毎に配置され、前記複数の画素からの信号を列毎に出力する列信号線と、
時間の経過にともなって所定の傾きで電圧が変化する参照電圧を出力する参照電圧生成手段と、
前記列信号線を介して供給される前記画素からの信号と、前記参照電圧との比較を行ってデジタル信号に変換するアナログ・デジタル変換手段とを有し、
前記アナログ・デジタル変換手段は、
上位ビットと下位ビットとに分けて前記画素からの信号のアナログ・デジタル変換を行うとともに、
前記上位ビットをアナログ・デジタル変換する第１のアナログ・デジタル変換の結果に応じて、前記下位ビットをアナログ・デジタル変換する第２のアナログ・デジタル変換を行うか否かを切り替えることを特徴とする撮像素子。
【請求項２】
前記第１のアナログ・デジタル変換により得られた前記上位ビットの値が第１の閾値より大きい場合に、前記第２のアナログ・デジタル変換を行わないことを特徴とする請求項１記載の撮像素子。
【請求項３】
前記第１のアナログ・デジタル変換により得られた前記上位ビットの値が第２の閾値以下である場合に、前記第２のアナログ・デジタル変換を行わないことを特徴とする請求項１又は２記載の撮像素子。
【請求項４】
前記アナログ・デジタル変換手段は、
前記列信号線を介して供給される前記画素からの信号と、前記参照電圧との比較を行う比較手段を有し、
前記第２のアナログ・デジタル変換を行わない場合には、前記第１のアナログ・デジタル変換にて前記画素からの信号と前記参照電圧との大小関係が反転するのに応じて、前記比較手段への電源供給を停止させることを特徴とする請求項２又は３記載の撮像素子。
【請求項５】
前記第２のアナログ・デジタル変換を行う場合には、前記第２のアナログ・デジタル変換にて前記画素からの信号と前記参照電圧との大小関係が反転するのに応じて、前記比較手段への電源供給を停止させることを特徴とする請求項４記載の撮像素子。
【請求項６】
行列状に配置された、光電変換素子を含む複数の画素と、
前記複数の画素の列毎に配置され、前記複数の画素からの信号を列毎に出力する列信号線と、
時間の経過にともなって所定の傾きで電圧が変化する参照電圧を出力する参照電圧生成手段と、
前記列信号線を介して供給される前記画素からの信号と、前記参照電圧との比較を行ってデジタル信号に変換するアナログ・デジタル変換手段とを有し、
前記アナログ・デジタル変換手段は、
上位ビットと下位ビットとに分けて前記画素からの信号のアナログ・デジタル変換を行うとともに、
前記上位ビットをアナログ・デジタル変換する第１のアナログ・デジタル変換の結果に応じて、前記下位ビットをアナログ・デジタル変換する第２のアナログ・デジタル変換の変換条件を制御することを特徴とする撮像素子。
【請求項７】
前記第１のアナログ・デジタル変換により得られた前記上位ビットの値が第１の閾値より大きい場合に、前記第２のアナログ・デジタル変換に用いる前記参照電圧の傾きを前記所定の傾きより大きくすることを特徴とする請求項６記載の撮像素子。
【請求項８】
前記第１のアナログ・デジタル変換により得られた前記上位ビットの値が第２の閾値以下である場合に、前記第２のアナログ・デジタル変換に用いる前記参照電圧の傾きを前記所定の傾きより大きくすることを特徴とする請求項６又は７記載の撮像素子。
【請求項９】
前記アナログ・デジタル変換手段は、
前記列信号線を介して供給される前記画素からの信号と、前記参照電圧との比較を行う比較手段を有し、
前記第２のアナログ・デジタル変換にて前記画素からの信号と前記参照電圧との大小関係が反転するのに応じて、前記比較手段への電源供給を停止させることを特徴とする請求項６〜８の何れか１項に記載の撮像素子。
【請求項１０】
請求項１〜９の何れか１項に記載の撮像素子と、
前記撮像素子から出力される撮像信号に対して信号処理を行う信号処理手段を含む制御手段とを有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子、及びそれを有する撮像装置に関する。
【背景技術】
【０００２】
デジタルビデオカメラ及びデジタルスチルカメラなどの撮像装置は、一般にバッテリーから電力が供給されており、撮像装置での長時間撮影を実現するために、撮像装置に搭載される電子部品は低消費電力であることが望まれている。撮像装置に搭載される主要な電子部品として、光を電気信号に変換する撮像素子が挙げられる。代表的な撮像素子として、ＣＣＤ（Charge Coupled Device）型撮像素子、及びＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型撮像素子が知られている。この中で、従来のＣＭＯＳ型撮像素子として、行列状に配置された複数の画素から読み出した電気信号を列毎に設けられたアナログ・デジタル（ＡＤ：Analog Digital）変換回路にてＡＤ変換する。そして、行単位でＡＤ変換したデジタル信号を出力する撮像素子が提案されている（例えば、特許文献１参照）。
【０００３】
図９は、従来の撮像素子の構成の一部を示す図である。従来のＣＭＯＳ型撮像素子は、光信号を電気信号（電圧）に変換する複数の単位画素を行列状に配置した画素アレイを有し、画素アレイの列毎に画素からの信号を出力する列信号線９０６が設けられている。画素から読み出した信号をデジタル信号に変換するＡＤ変換部９０８は、画素列毎に設けられたＡＤ変換回路９０１を有する。ＡＤ変換回路９０１は、コンパレータ９０９、パワーダウン制御部９１０、及びカウンタ９１１を有する。コンパレータ９０９は、列信号線９０６の電圧と参照電圧（ランプ信号）ＲＡＭＰとを比較する。パワーダウン制御部９１０は、コンパレータ９０９への電力供給を制御する。カウンタ９１１は、コンパレータ９０９の出力の論理が反転するまでの時間をカウントする。
【０００４】
パワーダウン制御部９１０は、電圧の振り幅を変換するバッファ９０２、及び電圧の揺れ戻しによって論理回路が不安定な動作をすることを防ぐためのフリップフロップ９０３を有する。また、カウンタ９１１は、論理和演算回路（ＯＲ回路）９０４及びカウンタ回路９０５を有する。ＯＲ回路９０４は、クロックＡＤＣＬＫ及びフリップフロップ９０３の出力を基に、カウンタ回路９０５にクロックを供給する。カウンタ回路９０５は、ＯＲ回路９０４の出力を基に、コンパレータ９０９での比較時間をカウントする。
【０００５】
従来のＣＭＯＳ型撮像素子は、単位画素の列数分のＡＤ変換回路９０１を備えており、これらを備えたＡＤ変換部９０８の消費電流が大きいことが問題となっている。具体的には、各列のコンパレータ９０９のバイアス電流が１０μＡ程度であり、列数が２５００程度の場合には、ＡＤ変換部９０８の消費電流は２５ｍＡとなる。そこで、従来の撮像素子では、ＡＤ変換が終了した列のコンパレータへの電力供給を遮断することにより、消費電力の低減を図っている。
【０００６】
図１０は、従来のＣＭＯＳ型撮像素子の動作の一部を示す図である。ＡＤ変換処理の開始時に、フリップフロップ９０３及びカウンタ回路９０５がリセットされるとともに、クロックＡＤＣＬＫの供給が開始される。フリップフロップ９０３は、リセットされることでハイレベルの信号を出力する。フリップフロップ９０３の出力、すなわちパワーダウン制御部９１０の出力であるパワーダウン信号がハイレベルであるとき、コンパレータ９０９は動作状態である。時刻ｔ０より前では、参照電圧ＲＡＭＰが列信号線９０６の電圧より小さいので、コンパレータ９０９の出力はローレベルである。また、フリップフロップ９０３の出力がハイレベルであるので、カウンタ回路９０５にはクロックＡＤＣＬＫが供給される。これにより、カウンタ回路９０５は、クロックＡＤＣＬＫに応じたカウント動作を行う。
【０００７】
時刻ｔ０にて、列信号線９０６の電圧と参照電圧ＲＡＭＰとが一致すると、コンパレータ（比較器）９０９の出力は、ローレベルからハイレベルに変化する。フリップフロップ９０３は、コンパレータ９０９の出力の立ち上がりエッジではハイレベルを保持し、その後にローレベルを出力する。フリップフロップ９０３の出力がローレベルである期間は、カウンタ回路９０５にクロックＡＤＣＬＫが供給されないので、カウンタ回路９０５は、時刻ｔ０におけるカウント値を保持する。また、パワーダウン制御部９１０の出力であるパワーダウン信号がローレベルであるので、コンパレータ９０９への電力の供給は停止状態になる。ここで、各列信号線９０６に出力される電圧は、画素に入射した光の量（輝度）に応じて異なるため、複数のコンパレータ９０９が停止状態となるタイミングはそれぞれ異なる。このように、従来においては、複数のＡＤ変換回路９０１のうち、ＡＤ変換が終了したＡＤ変換回路９０１から順次停止状態にすることで、ＡＤ変換部９０８の消費電流を低減している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１５９２７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、前述した方法は、画素からの信号を１回のＡＤ変換でデジタル値に変換する撮像素子に適用できる技術である。画素からの信号を２回以上の複数回に分けてＡＤ変換する撮像素子については、消費電力の低減に関して改善の余地がある。本発明の目的は、画素からの信号を複数回に分けてＡＤ変換する撮像素子において、画質を劣化させることなく、消費電力を低減することにある。
【課題を解決するための手段】
【００１０】
本発明に係る撮像素子は、行列状に配置された、光電変換素子を含む複数の画素と、前記複数の画素の列毎に配置され、前記複数の画素からの信号を列毎に出力する列信号線と、時間の経過にともなって所定の傾きで電圧が変化する参照電圧を出力する参照電圧生成手段と、前記列信号線を介して供給される前記画素からの信号と、前記参照電圧との比較を行ってデジタル信号に変換するアナログ・デジタル変換手段とを有し、前記アナログ・デジタル変換手段は、上位ビットと下位ビットとに分けて前記画素からの信号のアナログ・デジタル変換を行うとともに、前記上位ビットをアナログ・デジタル変換する第１のアナログ・デジタル変換の結果に応じて、前記下位ビットをアナログ・デジタル変換する第２のアナログ・デジタル変換を行うか否かを切り替えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、画素からの信号を上位ビットと下位ビットに分けてＡＤ変換する撮像素子にて、上位ビットのＡＤ変換の結果に応じて、下位ビットのＡＤ変換を行うか否かを切り替えることで、画質を劣化させることなく、消費電力を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態に係る撮像装置の構成例を示す図である。
【図２】本実施形態における撮像素子の構成例を示す図である。
【図３】本実施形態におけるＡＤ変換部の構成例を示す図である。
【図４】本実施形態におけるコンパレータの構成例を示す図である。
【図５】本実施形態におけるＡＤ変換部の通常出力領域の動作例を示すタイミングチャートである。
【図６】本実施形態におけるＡＤ変換部の低出力領域の動作例を示すタイミングチャートである。
【図７】本実施形態におけるＡＤ変換部の高出力領域の動作例を示すタイミングチャートである。
【図８】本実施形態に係るガンマカーブの一例を示す図である。
【図９】従来の撮像素子の構成の一部を示す図である。
【図１０】従来の撮像素子の動作の一部を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。
【００１４】
図１は、本発明の一実施形態に係る撮像装置の構成例を示すブロック図である。図１において、光学系１０１は、ＣＭＯＳ型撮像素子の受光部に被写体像を結像させる。光学系１０１は、図示されていない鏡筒内に配置されたズームレンズや絞り機構等を含む。光学系１０１の各機構は、ＣＰＵ（Central Processing Unit）１０４の制御により、各部を機械的に駆動してオートフォーカス等の制御を行う。
【００１５】
撮像部１０２は、ＣＭＯＳ型撮像素子を用いて被写体の撮像を行う。撮像部１０２では、ＣＭＯＳ型撮像素子の出力信号に対して、ＡＧＣ（自動利得制御）、ＯＢ（オプティカルブラック）クランプ、アナログ・デジタル（ＡＤ：Analog Digital）変換といった処理を行い、デジタル撮像信号を生成して出力する。撮像部１０２は、システムコントロール部１０３に備えられた、ＤＳＰ（Digital Signal Processor）１０７に撮像信号を出力する。
【００１６】
システムコントロール部１０３は、ＣＰＵ１０４、ＲＯＭ（Read Only Memory）１０５、ＲＡＭ（Random Access Memory）１０６、ＤＳＰ１０７、及び外部インターフェース１０８等を備える。ＣＰＵ１０４は、ＲＯＭ１０５及びＲＡＭ１０６等を用いて、供給される処理プログラムを実行し、本撮像装置の各部に指示を送ることでシステム全体の制御を行う。ＲＯＭ１０５は、撮像装置を駆動するためのファームウェア等の情報を記憶するためのものであり、ＲＡＭ１０６は、撮像装置の制御情報を一時的に蓄えるためのものである。
【００１７】
ＤＳＰ１０７は、撮像部１０２からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画又は動画の映像信号（例えばＹＵＶ信号等）を生成する。外部インターフェース１０８には、各種エンコーダやデジタル・アナログ（ＤＡ：Digital Analog）変換器が設けられる。システムコントロール部１０３と、それに接続される外部要素（本例では、ディスプレイ１１２、メモリ媒体１０９、操作パネル１１１など）との間での各種制御信号やデータのやり取りは、外部インターフェース１０８を介して行われる。
【００１８】
ディスプレイ１１２は、撮像装置に組み込まれた、撮像した画像を表示する表示装置である。なお、撮像装置に組み込まれた表示装置に加えて、外部の表示装置に画像データを伝送し、表示できる構成とすることも勿論可能である。メモリ媒体コントローラ１１０は、各種メモリカード等に撮影された画像を適宜保存可能なメモリ媒体１０９に係る制御を行う。メモリ媒体１０９は、交換可能なメモリ媒体であり、例えば各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。操作パネル１１１は、撮像装置で撮影作業等を行うに際して、ユーザが各種の指示を行うための入力キーが設けられている。ＣＰＵ１０４は、この操作パネル１１１からの入力信号を監視して、その入力内容に基づいて各種の動作制御を実行する。
【００１９】
図２は、本実施形態における撮像部１０２の撮像素子の構成例を示すブロック図である。図２に示す撮像素子は、ＣＭＯＳ型撮像素子であり、画素アレイ２０１、行走査部（垂直走査部）２０２、ＡＤ変換部２０３、参照電圧生成部２０４、列走査部（水平走査部）２０５、出力部２０６、及びタイミング制御部２０７を有する。画素アレイ２０１は、行列状に配置された複数の単位画素２０８を有する。単位画素２０８は、画素列毎に配置された列信号線２１３及び画素行毎に配置された行制御線２１４に接続されている。単位画素２０８は、光電変換素子を含み、受光した光を信号電圧に変換する。単位画素２０８での光電変換により得られた信号電圧は、列信号線２１３を介してＡＤ変換部２０３に出力される。
【００２０】
行走査部２０２は、画素アレイ２０１における画素行を順次選択する行走査を行う。ＡＤ変換部２０３は、列信号線２１３毎に設けられた複数のＡＤ変換回路３０１を有し、複数の列信号線２１３に出力された画素２０８からの信号電圧を並列してデジタル信号に変換する。参照電圧生成部２０４は、時間の経過にともなって所定の傾きで電圧が変化する参照電圧ＲＡＭＰを生成する。参照電圧ＲＡＭＰとして、上位ビットのＡＤ変換に用いる上位ビット変換参照電圧（コースＤＡＣ）、及び下位ビットのＡＤ変換に用いる下位ビット変換参照電圧（ファインＤＡＣ）が、参照電圧生成部２０４から各列に備えられたコンパレータ２０９へ供給される。列走査部２０５は、画素列を順次選択する列走査を行う。出力部２０６は、ＡＤ変換部２０３でのＡＤ変換により得られたデジタル信号を外部に出力する。タイミング制御部２０７は、行走査部２０２、ＡＤ変換部２０３、参照電圧生成部２０４、及び列走査部２０５の動作タイミングを制御する。タイミング制御部２０７には、ＣＰＵ１０４よりタイミング制御用のクロックＭＣＬＫが供給される。
【００２１】
ＡＤ変換回路３０１は、コンパレータ２０９、パワーダウン制御部２１０、及びアップダウンカウンタ２１１を有する。コンパレータ２０９は、列信号線２１３の電圧と参照電圧（ランプ信号）ＲＡＭＰとのうち何れが大きいかの比較を行う。パワーダウン制御部２１０は、コンパレータ２０９への電力供給を制御する。パワーダウン制御部２１０は、コンパレータ２０９の電力供給制御に係る制御信号（パワーダウン信号）を、コンパレータ２０９に出力する。アップダウンカウンタ２１１は、クロックＡＤＣＬＫを用いてカウント値をカウントする。メモリ２１２は、アップダウンカウンタ２１１のカウント値を保持するメモリである。なお、コンパレータ２０９には、アナログ回路系の電源電圧が供給され、アップダウンカウンタ２１１にはデジタル回路系の電源電圧が供給される。
【００２２】
図３は、本実施形態におけるＡＤ変換部２０３の構成例を示す図である。ＡＤ変換部２０３は、列信号線２１３毎に設けられたＡＤ変換回路３０１を有する。ＡＤ変換回路３０１の各々は、コンパレータ２０９、パワーダウン制御部２１０、及びアップダウンカウンタ２１１を有し、対応する列信号線２１３に出力された画素からの電圧をデジタル信号に変換する。コンパレータ２０９は、列信号線２１３の電圧と参照電圧（ランプ信号）ＲＡＭＰとを比較して比較結果を出力する。コンパレータ２０９は、パワーダウン制御部２１０から供給されるパワーダウン信号ＳＰＤにより電力供給が制御される。
【００２３】
パワーダウン制御部２１０は、バッファ３０２、フリップフロップ３０３、論理和演算回路（ＯＲ回路）３０８、３１０、３１４、論理積演算回路（ＡＮＤ回路）３１１、３１６、及び反転回路（ＮＯＴ回路）３１５を有する。また、アップダウンカウンタ２１１は、ＡＮＤ回路３０４、３１２、上位ビットカウンタ回路３０５、及び下位ビットカウンタ回路３１３を有する。
【００２４】
パワーダウン制御部２１０において、バッファ３０２は、アナログ回路系の電源電圧（例えば、３．３Ｖ）の振幅のコンパレータ２０９の出力を、デジタル回路系の電源電圧（例えば、１．２Ｖ）の振幅の信号に変換して出力する。フリップフロップ３０３は、クロック入力端子にバッファ３０２の出力端子が接続され、データ入力端子に電源電圧ＶＤＤが接続される。フリップフロップ３０３の出力は、ＮＯＴ回路３１５、ＡＮＤ回路３１６、及びアップダウンカウンタ２１１のＡＮＤ回路３０４、３１２に供給される。
【００２５】
ＡＮＤ回路３１６には、フリップフロップ３０３の出力及び自身の出力が入力される。ＯＲ回路３０８には、ＮＯＴ回路３１５を介してフリップフロップ３０３の出力が入力されるとともに、ＡＮＤ回路３１６の出力が入力される。ＮＯＴ回路３１５は、入力される信号を、１クロック分遅延させるととともに論理を反転して出力する。ＯＲ回路３１０には、信号ＳＵＰ及びＡＮＤ回路３１６の出力が入力され、ＯＲ回路３１４には、信号ＳＬＯＷ及びＡＮＤ回路３１６の出力が入力される。信号ＳＵＰ、ＳＬＯＷは、アップダウンカウンタ２１１の上位ビットカウンタ回路３０５より出力される信号である。
【００２６】
ここで、ＯＲ回路３０８、３１０、３１４の各々は、コンパレータ２０９の電源供給の停止条件について判定を行うものであり、電源供給の停止条件に合った場合にそのＯＲ回路３０８、３１０、３１４の出力がローレベルとなる。ＯＲ回路３０８は、フリップフロップ３０３の出力が２度目に反転した際に、コンパレータ２０９への電源供給を停止させるための出力を発生する。ＯＲ回路３１０は、上位ビットカウンタ回路３０５のカウント値が任意の上限値（第１の閾値）を上回っている状態で、フリップフロップ３０３の出力が１度目の反転をした場合に、コンパレータ２０９への電源供給を停止させるための出力を発生する。ＯＲ回路３１４は、上位ビットカウンタ回路３０５のカウント値が任意の下限値（第２の閾値）を下回っている状態で、フリップフロップ３０３の出力が１度目の反転をした場合に、コンパレータ２０９への電源供給を停止させるための出力を発生する。
【００２７】
ＡＮＤ回路３１１は、ＯＲ回路３０８、３１０、３１４の出力及び自身の出力が入力され、出力をパワーダウン制御部２１０の出力であるパワーダウン信号として出力する。つまり、コンパレータ２０９の電源供給の停止条件に合った場合に、ＡＮＤ回路３１１にはローレベルが入力され、パワーダウン信号ＳＰＤがローレベルとなる。また、ＡＮＤ回路３１１は、自身の出力が入力され、コンパレータ２０９の電源供給が停止になった場合、１つの画素の読み出しが終わるまで、その状態を維持するようになっている。
【００２８】
アップダウンカウンタ２１１において、ＡＮＤ回路３０４は、クロックＡＤＣＬＫ及びフリップフロップ３０３の出力が入力され、出力が上位ビットカウンタ回路３０５のクロック入力端子に接続される。また、ＡＮＤ回路３１２は、クロックＡＤＣＬＫが入力されるとともに、フリップフロップ３０３の出力が反転入力され、出力が下位ビットカウンタ回路３１３のクロック入力端子に接続される。すなわち、ＡＮＤ回路３０４は、上位ビットカウンタ回路３０５にカウント用のクロックを与え、ＡＮＤ回路３１２は、下位ビットカウンタ回路３１３にカウント用のクロックを与える。
【００２９】
上位ビットカウンタ回路３０５は、ＡＤ変換により上位ビットの値を得る第１のアナログ・デジタル変換を行う。上位ビットカウンタ回路３０５は、コンパレータ２０９の出力における最初の反転までの期間（上位ビットについての比較動作の開始からコンパレータ２０９の出力が反転するまでの期間）をカウントする。下位ビットカウンタ回路３１３は、ＡＤ変換により下位ビットの値を得る第２のアナログ・デジタル変換を行う。下位ビットカウンタ回路３１３は、コンパレータ２０９の出力における２度目の反転までの期間（下位ビットについての比較動作の開始からコンパレータ２０９の出力が反転するまでの期間）をカウントする。
【００３０】
また、上位ビットカウンタ回路３０５は、カウント値に応じたレベルの信号ＳＵＰ、ＳＬＯＷを出力する。信号ＳＵＰは、通常はローレベルであり、カウント値がある上限値より大きくなる（第１の閾値より大きくなる）ことでハイレベルとなる信号である。信号ＳＵＰは、例えば２進数で各桁を表すビットのうち第１の任意の桁以上のビットのＡＮＤ演算をとることで容易に実現可能である。また、信号ＳＬＯＷは、通常はローレベルであり、カウント値がある下限値より大きくなる（第２の閾値より大きくなる）ことでハイレベルとなる信号である。信号ＳＬＯＷは、例えば２進数で各桁を表すビットのうち第２の任意の桁以上のビットのＡＮＤ演算をとることで容易に実現可能である。なお、第１の任意の桁よりも、第２の任意の桁のほうが小さい桁である。
【００３１】
図４は、本実施形態におけるコンパレータ２０９の構成例を示す図である。複数のコンパレータ２０９は、１つの駆動電流供給回路４０１に接続され、駆動電流の供給を受ける。出力バッファ４０２の出力が、パワーダウン制御部のバッファ３０２に入力されるとともに、上位ビットＡＤ変換と下位ビットＡＤ変換の参照電圧切り替え制御用のメモリ４０３に入力される。メモリ４０３の出力が、参照電圧ＲＡＭＰの上位ビット変換参照電圧（コースＤＡＣ）をスイッチするためのトランジスタ４０５のゲートに供給される。トランジスタ４０６は、オートゼロ動作制御に係るトランジスタであり、ゲートに供給されるオートゼロパルスＰＳＥＴによりオン／オフ制御される。
【００３２】
トランジスタ４０７は、参照電圧（ＲＡＭＰ）側の入力トランジスタであり、トランジスタ４０８は、列信号線２１３側の入力トランジスタである。トランジスタ４０７は、ゲートにトランジスタ４０５を介して参照電圧ＲＡＭＰの上位ビット変換参照電圧（コースＤＡＣ）が供給可能になっている。また、トランジスタ４０７のゲートは、一方の電極に参照電圧ＲＡＭＰの下位ビット変換参照電圧（ファインＤＡＣ）が供給されるキャパシタ４１２の他方の電極に接続される。トランジスタ４０８のゲートは、一方の電極が列信号線２１３に接続され列信号線２１３の出力を受けるキャパシタ４１５の他方の電極に接続される。
【００３３】
トランジスタ４０９は、入力トランジスタ４０７、４０８に流れる電流を制限するためのものである。トランジスタ４１６は、駆動電流供給回路４０１とカレントミラーを構成する。トランジスタ４１０、４１１は、パワーダウン制御部からのパワーダウン信号ＳＰＤを受けて、駆動電流供給回路４０１からコンパレータへの電流供給を断つためのトランジスタである。なお、コンパレータ２０９は、図４に示す構成に限定されるものではなく、同様の機能を有する構成であればよい。例えば、トランジスタ４１１は、駆動電流供給回路４０１とカレントミラーを構成するＰ型トランジスタ４１６のドレイン側に直列に接続されているが、ソース側に直列に接続されてもよい。
【００３４】
次に、本実施形態における撮像素子において、行走査部２０２により選択された画素行の画素２０８から列信号線２１３を介して出力される信号電圧のＡＤ変換に係るＡＤ変換部２０３の動作について説明する。
【００３５】
図５は、本実施形態におけるＡＤ変換部２０３の通常出力領域の動作例を示すタイミングチャートである。ここで、ＡＤ変換後の信号にて上位ビットの信号値が、０レベルから所定の下限値以下（第２の閾値以下）の範囲を領域Ａとする。また、その下限値より大きく所定の上限値以下（第１の閾値以下）の範囲を領域Ｂとする。また、その上限値より大きく上位ビットの取り得る最大値までの範囲を領域Ｃとする。例えば、ＡＤ変換部２０３の通常出力領域が領域Ｂに対応し、低出力領域が領域Ａに対応し、高出力領域が領域Ｃに対応している。また、下限値とは、遮光状態での暗電流成分のみの信号値である黒レベルに相当し、上限値とは、後述のＪＰＥＧ信号における飽和付近の信号値に相当する。領域Ａ、Ｂ、Ｃの各領域を、上位ビットのＡＤ変換の時刻で述べると、図示したタイミングチャートにおいて時刻ｔ３〜ｔ４が領域Ａに相当し、時刻ｔ４〜ｔ６が領域Ｂに相当し、時刻ｔ６〜ｔ７が領域Ｃに相当する。
【００３６】
以下では、ＡＤ変換の処理内容について説明した後、本実施形態において、どのように消費電力を削減するかについて説明する。まず、図５を参照して、コンパレータ２０９の出力が領域Ｂで反転した場合について説明する。なお、本実施形態では、ＡＤ変換後のデジタル信号における上位ビットのビット数をＫビットとし、下位ビットのビット数をＬビットとする。
【００３７】
はじめに、時刻ｔ１〜ｔ２のオートゼロ期間ＰＨ０にオートゼロ動作を行う。時刻ｔ１にて、コンパレータ２０９のオフセット電圧除去及びコンパレータ反転電圧を設定する。このためコンパレータ２０９において、メモリ４０３をハイレベルにセットする。これにより、下位ビット変換参照電圧（ファインＤＡＣ）に接続されたキャパシタ４１２と入力トランジスタ４０７のゲートとの間に一方の端子が接続され、他方の端子が上位ビット変換参照電圧（コースＤＡＣ）に接続されたトランジスタ４０５をオン状態にする。
【００３８】
また、オートゼロパルスＰＳＥＴをハイレベルにする。これにより、列信号線２１３に接続されたキャパシタ４１５と入力トランジスタ４０８のゲートとの間に一方の端子が接続され、他方の端子がコンパレータ２０９の出力に接続されたトランジスタ４０６をオン状態とする。参照電圧であるコースＤＡＣ及びファインＤＡＣは、それぞれオートゼロレベルとした状態、画素出力はリセットレベルを列信号線２１３に出力した状態で、オートゼロパルスＰＳＥＴをローレベルにしてトランジスタ４０６のみをオフ状態にする。このオートゼロ動作により、時刻ｔ２にて、コンパレータ２０９のオフセット電圧がキャパシタ４１２にゼロレベルとして保持される。
【００３９】
次に、時刻ｔ３〜ｔ７の上位ビット変換期間ＰＨ１に上位ビットに係るＡＤ変換（第１のアナログ・デジタル変換）を行う。時刻ｔ３にて、上位ビットのＡＤ変換を行うために、アップダウンカウンタ２１１の上位ビットカウンタ回路３０５のカウント値をリセットする。上位ビット変換期間ＰＨ１にて、参照電圧ＲＡＭＰの上位ビット変換参照電圧（コースＤＡＣ）の電圧波形は、コンパレータ２０９の反転電圧よりも高い電位から始まって低下していく、上位ビット数分である２のＫ乗個のレベルを有する階段波形を発生する。そして、コンパレータ２０９は、列信号線２１３の出力レベルと上位ビット変換参照電圧（コースＤＡＣ）との比較を行う。上位ビットカウンタ回路３０５は、上位ビット変換期間ＰＨ１において、上位ビット変換参照電圧（コースＤＡＣ）の電圧が列信号線２１３の電圧より高い間、上位ビットをアップカウントする。
【００４０】
そして、図５の時刻ｔ５に示すように、上位ビット変換参照電圧（コースＤＡＣ）の電圧が列信号線２１３の電圧よりも低くなった場合には、コンパレータ２０９の出力が反転して、フリップフロップ３０３の出力がハイレベルからローレベルに変化する。フリップフロップ３０３の出力がローレベルになることで、ＡＮＤ回路３０４を介した、上位ビットカウンタ回路３０５へのクロックＡＤＣＬＫの供給が停止される。これにより、上位ビットのカウント動作が停止し、期間ＣＮＴＵにて行った上位ビットアップカウントでのカウント値が、上位ビットについてのＡＤ変換結果として上位ビットカウンタ回路３０５に保持される。また、このとき、コンパレータ２０９の出力反転がバッファ４０２を通ってメモリ４０３に保存され、トランジスタ４０５をオフ状態にする。トランジスタ４０５がオフ状態になると、下位ビット変換参照電圧（ファインＤＡＣ）と上位ビット変換参照電圧（コースＤＡＣ）との電位差が、入力トランジスタ４０７に接続されるキャパシタ４１２に保持される。
【００４１】
上位ビットのＡＤ変換が領域Ｂで完了する場合には、後述する理由により下位ビットのＡＤ変換を行う必要がある。そこで、時刻ｔ８〜ｔ１０の下位ビット変換期間ＰＨ２に下位ビットに係るＡＤ変換（第２のアナログ・デジタル変換）を行う。時刻ｔ８の時点では、キャパシタ４１２には既に上位ビット分の電位差がオフセットとして保持されている。そのため、コンパレータ２０９には最初に行ったオートゼロの反転電位から、保持されている下位ビット変換参照電圧（ファインＤＡＣ）と上位ビット変換参照電圧（コースＤＡＣ）との電位差に応じたオフセット電圧Ｖｏｆ分だけシフトしているように見える。
【００４２】
時刻ｔ８にて、下位ビットのＡＤ変換を行うために、アップダウンカウンタ２１１の下位ビットカウンタ回路３１３のカウント値をリセットする。その後、下位ビット変換参照電圧（ファインＤＡＣ）の電圧値を段階的に変化させ、コンパレータ２０９が、列信号線２１３の出力電圧と下位ビット変換参照電圧（ファインＤＡＣ）の電圧との比較を行う。ここで、下位ビット変換参照電圧（ファインＤＡＣ）は、上位ビット変換参照電圧（コースＤＡＣ）の１ステップ分の電圧振幅をフルスケールとし、下位ビット分のカウント数の間に段階的に電圧を変化させる。下位ビットカウンタ回路３１３による下位ビットについてのカウント動作は、上位ビットカウントの停止値を起点としたダウンカウントを行う。
【００４３】
そして、図５の時刻ｔ９に示すように、下位ビット変換参照電圧（ファインＤＡＣ）の電圧が列信号線２１３の電圧よりも高くなった場合には、コンパレータ２０９の出力が反転して、フリップフロップ３０３の出力がローレベルからハイレベルに変化する。フリップフロップ３０３の出力がハイレベルになることで、ＡＮＤ回路３１２を介した、下位ビットカウンタ回路３１３へのクロックＡＤＣＬＫの供給が停止される。これにより、下位ビットのカウント動作が停止し、期間ＣＮＴＤにて行った下位ビットダウンカウントでのカウント値が、下位ビットについてのＡＤ変換結果として下位ビットカウンタ回路３１３に保持される。時刻ｔ１０以降に、上位ビットカウンタ回路３０５及び下位ビットカウンタ回路３１３に保持された信号値をメモリ２１２に読み出すことで、１行の画素からの出力のＡＤ変換が完了する。アップダウンカウンタ２１１でカウントされた値は、読み出されてメモリ２１２に保存された後、行出力線２０６を介して撮像部１０２より外部へ出力される。
【００４４】
次に、コンパレータ２０９への電源供給の制御について説明する。
前述のように、時刻ｔ３〜ｔ７の上位ビット変換期間ＰＨ１では、列信号線２１３の電圧と、その列信号線２１３の電圧と比較するための参照電圧ＲＡＭＰとをコンパレータ２０９に入力する。コンパレータ２０９は、列信号線２１３の電圧と参照電圧ＲＡＭＰとを比較して比較結果を出力する。具体的には、コンパレータ２０９は、列信号線２１３の電圧が参照電圧ＲＡＭＰの上位ビット変換参照電圧（コースＤＡＣ）より大きい場合には、ローレベルを出力する。一方、コンパレータ２０９は、列信号線２１３の電圧が参照電圧ＲＡＭＰの上位ビット変換参照電圧（コースＤＡＣ）より小さい場合には、ハイレベルを出力する。
【００４５】
アップダウンカウンタ２１１の上位ビットカウンタ回路３０５のカウント値が所定の下限値を超える（領域Ａを超えて領域Ｂに入る）時刻ｔ４で、上位ビットカウンタ回路３０５から出力される信号ＳＬＯＷがローレベルからハイレベルに遷移する。信号ＳＬＯＷがハイレベルになることによって、ＯＲ回路３１４の出力が常にハイレベルになる。したがって、コンパレータ２０９の出力反転に伴ってフリップフロップ３０３の出力が反転してローレベルになっても、ＯＲ回路３０８、３１０、３１４の出力はハイレベルを維持する。これにより、パワーダウン制御部２１０から出力されるパワーダウン信号ＳＰＤがローレベルになることがなくなる。このように、時刻ｔ４〜ｔ６の領域Ｂの期間では、上位ビットのＡＤ変換が終了しても、コンパレータ２０９への電源供給を停止させない。
【００４６】
次に、時刻ｔ７にて上位ビットのＡＤ変換を行うための動作が完了した後、時刻ｔ８にて下位ビットのＡＤ変換が始まる。時刻ｔ８における、コンパレータ２０９の初期状態は、列信号線２１３の電圧が参照電圧ＲＡＭＰより大きく、コンパレータ２０９はローレベルを出力している。ここから、列信号線２１３の電圧と参照電圧ＲＡＭＰとの大小関係が反転するまでの期間、アップダウンカウンタ２１１の下位ビットカウンタ回路３１３はダウンカウントを行う。時刻ｔ９にて、コンパレータ２０９の出力が反転してハイレベルになると、フリップフロップ３０３の出力がハイレベルとなり、ＯＲ回路３０８への入力が、すべてローレベルとなる。このため、パワーダウン制御部２１０から出力されるパワーダウン信号ＳＰＤにあたる、ＡＮＤ回路３１１の出力が、ローレベルになり、コンパレータ２０９への電源供給が停止される。
【００４７】
以上が、コンパレータ２０９への電源供給の制御に関する説明である。このように、領域Ｂでは、下位ビットのＡＤ変換が終了した直後にコンパレータ２０９への電力供給を停止することで、消費電力を削減することができる。また、領域Ｂでは、ＡＤ変換の分解能をＪビットとしたとき、１回でＡＤ変換する場合には２のＪ乗回の電圧比較が必要となるが、本実施形態のように２回に分けたＡＤ変換では、（２のＫ乗）＋（２のＬ乗）回の電圧比較（Ｊ＝Ｋ＋Ｌ）で得ることができる。したがって、ＡＤ変換に要する時間を短縮することができ、消費電力も削減することができる。
【００４８】
次に、上位ビットのＡＤ変換時に、領域Ａ、領域Ｃでコンパレータ２０９の出力が反転する場合について説明する。この場合には、上位ビットのＡＤ変換のみで信号値が確定し、ＡＤ変換部２０３が使用されない期間においては、パワーダウン制御部２１０によりコンパレータ２０９への電力供給が停止されるため、その期間は電力消費を抑えることができる。
【００４９】
図６は、本実施形態におけるＡＤ変換部２０３の低出力領域の動作例を示すタイミングチャートである。図６を参照して、コンパレータ２０９の出力が、時刻ｔ３〜ｔ４の間に当たる領域Ａの範囲で反転する場合について説明する。
【００５０】
領域Ａでは、アップダウンカウンタ２１１の上位ビットカウンタ回路３０５のカウント値が、所定の下限値以下（第２の閾値以下）であるので、上位ビットカウンタ回路３０５から出力される信号ＳＬＯＷはローレベルである。図６の時刻ｔ４に示すように、上位ビット変換参照電圧（コースＤＡＣ）の電圧が列信号線２１３の電圧よりも低くなり、コンパレータ２０９の出力がハイレベルからローレベルに反転すると、フリップフロップ３０３の出力がローレベルに反転する。このとき、フリップフロップ３０３の出力反転を受けて、ＡＮＤ回路３１６の出力がローレベルに反転することにより、ＯＲ回路３１４への入力がすべてローレベルになる。このため、ＡＮＤ回路３１１の出力がローレベルに反転し、パワーダウン制御部２１０から出力されるパワーダウン信号ＳＰＤがローレベルになり、コンパレータ２０９への電力供給が停止される。
【００５１】
また、ＡＮＤ回路３１１は、自身の出力を入力されているため、ＡＮＤ回路３１１のその他の３つの入力がハイレベルとなっても、ＡＮＤ回路３１１の出力はローレベルを維持し続ける。パワーダウン制御部２１０の出力を受けた後の動作は、図５で説明したので省略する。このようにコンパレータ２０９の出力が領域Ａで反転した場合には、下位ビットのＡＤ変換を行わずに、下位ビットのＡＤ変換の期間はコンパレータ２０９への電力供給を停止させることにより、消費電力の削減が可能となる。なお、ＡＤ変換を行わなかった下位ビットは、例えばすべて０にしておけばよい。
【００５２】
図７は、本実施形態におけるＡＤ変換部２０３の高出力領域の動作例を示すタイミングチャートである。図７を参照して、コンパレータ２０９の出力が、時刻ｔ６〜ｔ７の間に当たる領域Ｃの範囲で反転する場合について説明する。
【００５３】
領域Ｃでは、アップダウンカウンタ２１１の上位ビットカウンタ回路３０５のカウント値が、所定の上限値を超えている（第１の閾値より大きい）ので、上位ビットカウンタ回路３０５から出力される信号ＳＵＰはハイレベルである。信号ＳＵＰは、ＯＲ回路３１０に反転入力されローレベルになっている。図７の時刻ｔ６に示すように、上位ビット変換参照電圧（コースＤＡＣ）の電圧が列信号線２１３の電圧よりも低くなり、コンパレータ２０９の出力がハイレベルからローレベルに反転すると、フリップフロップ３０３の出力がローレベルに反転する。このとき、フリップフロップ３０３の出力反転を受けて、ＡＮＤ回路３１６の出力がローレベルに反転することにより、ＯＲ回路３１０への入力がすべてローレベルになる。このため、ＡＮＤ回路３１１の出力がローレベルに反転し、パワーダウン制御部２１０から出力されるパワーダウン信号ＳＰＤがローレベルになり、コンパレータ２０９への電力供給が停止される。
【００５４】
また、ＡＮＤ回路３１１は、自身の出力を入力されているため、ＡＮＤ回路３１１のその他の３つの入力がハイレベルとなっても、ＡＮＤ回路３１１の出力はローレベルを維持し続ける。パワーダウン制御部２１０の出力を受けた後の動作は、図５で説明したので省略する。このようにコンパレータ２０９の出力が領域Ｃで反転した場合には、下位ビットのＡＤ変換を行わずに、下位ビットのＡＤ変換の期間はコンパレータ２０９への電力供給を停止させることにより、消費電力の削減が可能となる。なお、ＡＤ変換を行わなかった下位ビットは、例えばすべて０にしておけばよい。
【００５５】
次に、コンパレータ２０９の出力が領域Ａとあるいは領域Ｃで反転した場合には、下位ビットのＡＤ変換を行わなくても画質劣化がほとんど起きない理由について説明する。図８は、本実施形態に係るガンマカーブの一例を示す図である。図８において、信号値の幅８１が上位ビットの信号精度であり、信号値の幅８２が下位ビットの信号精度である。撮像部１０２の出力をＪＰＥＧなどの画像に変換する際、通常はガンマカーブを使用して短いビット長で、広いダイナミックレンジを得ようとする。ここでは、領域Ａは、黒レベル以下の入力信号領域とした。また、領域Ｂは、入力信号に対してＪＰＥＧ出力がリニアに変化する領域から、ニー特性を持ち始めた領域である。また、領域Ｃは、入力信号の変化に対してＪＰＥＧ出力がほとんど変化しない、飽和近傍の領域である。
【００５６】
まず、領域Ａについて説明する。ＣＭＯＳ型撮像素子では、画素毎に暗電流成分にばらつきが出ることで、黒レベルの信号値にばらつきが出る。そこで、ＲＡＷ信号を扱う場合、黒レベルを０とせず、ダイナミックレンジに対して数パーセント程度浮かせる。例えばフルレンジで０〜１６３８５の出力値に対して、１０２４を黒レベルとするなどしている。入力信号が黒レベル以下の場合でのＪＰＥＧ出力は、黒つぶれしてしまい有効ビット長が短くとも画質に影響を与えない。このため、領域Ａでは、電力消費を抑えるため下位ビットのＡＤ変換を行わなくとも画質を劣化させない。領域Ｂでは、入力信号の変化量に対してＪＰＥＧ出力の変化量が大きい領域であるため、有効ビット長が長くとれないと、画質低下を招く。領域Ｃでは、入力信号の変化量に対してＪＰＥＧ出力がほとんど変化しないため、有効ビット長が短くとも画質に影響を与えない。このため、領域Ｃでは、電力消費を抑えるため下位ビットのＡＤ変換を行わなくとも画質を劣化させない。
【００５７】
なお、上位ビットのＡＤ変換結果が、領域Ａあるいは領域Ｃに有る場合に、下位ビットのＡＤ変換を完全に止めるのではなく、下位ビットのＡＤ変換の変換条件を領域Ｂとは異なるように切り替えて下位ビットのＡＤ変換を行うようにしても良い。例えば、上位ビットのＡＤ変換結果が領域Ａあるいは領域Ｃに有る場合に、下位ビット変換参照電圧（ファインＤＡＣ）の傾きを２倍、４倍などと急峻にして、下位ビットのＡＤ変換を行ってもよい。この場合には、下位ビットのＡＤ変換期間を、それぞれ１／２、１／４に短縮することによって消費電力の削減が可能となる。なお、このように参照電圧の傾きを変えると、下位ビットのＡＤ変換結果が傾きを変えなかった場合と相違するが、傾きを２倍にしたときは上位側に１ビットシフトし、４倍にしたときは上位側に２ビットシフトすることで、同等の出力を得ることができる。この場合、ビットシフトによって空いた下位ビットには、例えば０を入れておけばよい。任意の値を入れてよい理由は、図８での説明と同様、領域Ａと領域Ｃでは、ＪＰＥＧ出力に対して下位ビットの出力結果がほとんど依存しないためである。
【００５８】
なお、特殊なガンマカーブを用いてＪＰＥＧ出力を得る場合には、領域Ａと領域Ｃのどちらかのみ下位ビットのＡＤ変換を行わないなどの方法を用いてもよい。また、領域Ａと領域Ｃのどちらかのみ下位ビット変換参照電圧（ファインＤＡＣ）の傾きを２倍、４倍などと急峻にするように変換条件を制御して下位ビットのＡＤ変換を行うようにしてもよい。前述のように、どちらの方法を用いても、２回に分けてＡＤ変換を行う方式で、電力の消費を抑えることができる。
【００５９】
なお、前述した構成において、システムの構成要素となる単位デバイスや単位モジュールの組み合わせ方、セットの規模等については、製品化の実情等に基づいて適宜選択可能であり、本実施形態に係る撮像装置は、種々の変形を幅広く含むものとする。
【００６０】
なお、前述した本実施形態におけるＡＤ変換部は、以下の第１〜第４のステップを実行するＡＤ変換方法を含んでいる。第１のステップは、画素からのアナログ信号が変換されるデジタル信号の上位ビットのための上位ビット変換参照電圧を生成し出力するステップである。第２のステップは、アナログ信号と上位ビット変換参照信電圧とを比較器により比較し、アナログ信号と上位ビット変換参照電圧との大小関係が入れ替わるまでの時間量からデジタル信号の上位ビットのデジタル値を求めるステップである。第３のステップは、デジタル信号の下位ビットのための下位ビット変換参照電圧を生成し出力するステップである。第４のステップは、アナログ信号と下位ビット変換参照電圧とを比較器により比較して大小関係が入れ替わるまでの時間量から求めたデジタル信号の下位ビットのデジタル値を基に、アナログ信号をＡＤ変換したときのデジタル値を決定するステップである。
【００６１】
また、本実施形態におけるＡＤ変換部は、下位ビット変換参照電圧が、アナログ信号と上位ビット変換参照電圧との大小関係が入れ替わるまでの時間量から求めた上位ビットのデジタル値に対応した電圧を基準にした信号であるとするＡＤ変換方法を含む。さらに、本実施形態におけるＡＤ変換部は、以下の第１要素及び第２要素を有するＡＤ変換方法を含む。第１要素は、上位ビット変換参照電圧及び下位ビット変換参照電圧が段階的に値が変化する信号であることである。第２要素は、下位ビット変換参照電圧が、上位ビット変換参照電圧の単位ステップ分の振幅をフルスケールとする下位ビット分のカウント数の間に段階的に値が変化する信号であることである。
【００６２】
本実施形態によれば、１画素からの出力を２回に分けてＡＤ変換を行うＡＤ変換部において、上位ビットのＡＤ変換の結果が、領域Ａや領域Ｃといった所定の領域にある場合、下位ビットのＡＤ変換を中止して、コンパレータへの電力供給を停止する。これにより、画質を劣化させることなく、消費電力を低減することが可能となる。
【００６３】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００６４】
１０２：撮像部  １０３：システムコントロール部  １０４：ＣＰＵ（Central Processing Unit）  １０７：ＤＳＰ（Digital Signal Processor）  ２０１：画素アレイ  ２０３：ＡＤ変換部  ２０８：画素  ２０９：コンパレータ  ２１０：パワーダウン制御部  ２１１：アップダウンカウンタ  ２１２：メモリ  ２１３：列信号線  ３０１：ＡＤ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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