(57)【要約】【課題】複数の機能回路に共通して接続されている信号線の負荷を軽減し、信号伝送の遅延による動作速度の低下を抑える。【解決手段】第１の基板上に配置された画素が二次元の行列状に複数配置された画素部と、画素部の対応する列の画素から出力された画素信号に対して予め定めた信号処理を行った処理信号を出力する複数の信号処理部と、出力を行う列に対応する信号処理部が出力した処理信号を伝送する複数の信号出力線と、複数の信号出力線のそれぞれによって伝送された処理信号の強度を補償して出力する複数の信号出力部とを備え、信号処理部および信号出力線と異なる基板上に信号出力部を配置し、信号出力線と信号出力部とのそれぞれを接続する接続部を、画素部で最も遠い方の端に配置された画素の列に対応する信号処理部から接続部までの距離が、画素部の両方の端に配置された画素の列に対応する２つの信号処理部の間の距離よりも短くなる位置に配置する。【選択図】図１
2014155067.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と第２の基板とが、接続部によって電気的に接続された固体撮像装置であって、
入射した光量に応じた光電変換信号を発生する光電変換素子が前記第１の基板上に配置された画素が、二次元の行列状に複数配置され、前記画素のそれぞれが発生した光電変換信号を画素信号として行毎に出力する画素部と、
前記画素部に具備した複数の前記画素の１列毎または複数列毎に配置され、対応する列の前記画素から出力された前記画素信号に対して予め定めた信号処理を行い、該信号処理を行った後の複数の信号からなる処理信号を出力する複数の信号処理部と、
複数の前記信号処理部がそれぞれ出力した複数の前記処理信号の内、出力を行う列の前記画素に対応する前記信号処理部が出力した前記処理信号のそれぞれの信号を伝送する複数の信号出力線と、
複数の前記信号出力線のそれぞれによって伝送された前記処理信号のそれぞれの信号の強度を補償して出力する複数の信号出力部と、
を備え、
少なくとも、前記信号処理部のそれぞれに具備した前記処理信号のそれぞれの信号を対応する前記信号出力線のそれぞれに出力する構成要素のそれぞれと、前記信号出力線のそれぞれとを、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、
前記信号出力部を、前記信号処理部に具備した前記構成要素のそれぞれと前記信号出力線のそれぞれとが配置されていない、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、
前記信号出力線と前記信号出力部とのそれぞれを、対応する１つの前記接続部によって接続し、
前記接続部のそれぞれを、
前記画素部で最も遠い方の端に配置された前記画素の列に対応する前記信号処理部から該接続部までの距離が、前記画素部の両方の端に配置されたそれぞれの前記画素の列に対応する２つの前記信号処理部の間の距離よりも短くなる位置に配置する、
ことを特徴とする撮像装置。
【請求項２】
前記画素部に配置された複数の前記画素を、予め定めた該画素部の列毎に複数のグループに分け、
複数の前記信号処理部のそれぞれを、
前記画素部のグループのそれぞれに対応する複数の信号処理部群に分け、
複数の前記信号出力線は、
前記信号処理部群のそれぞれに対応し、前記信号処理部群に含まれる複数の前記信号処理部がそれぞれ出力した複数の前記処理信号の内、出力を行う列の前記画素に対応する前記信号処理部が出力した前記処理信号のそれぞれの信号を、対応する前記信号処理部群毎に伝送し、
複数の前記信号出力部のそれぞれを、
複数の前記信号処理部群のそれぞれに対応する複数の信号出力部群に分け、
前記接続部は、
複数の前記信号出力線のそれぞれに対応し、
少なくとも、前記信号処理部群に含まれる前記信号処理部のそれぞれに具備した前記構成要素のそれぞれと、前記信号処理部群のそれぞれに対応する前記信号出力線のそれぞれとを、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、
前記信号出力部群に含まれる前記信号出力部のそれぞれを、前記構成要素のそれぞれと前記信号出力線のそれぞれとが配置されていない、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、
前記信号処理部群毎の前記信号出力線と、該信号出力線に対応する前記信号出力部群に含まれる前記信号出力部とのそれぞれを、対応する１つの前記接続部によって接続し、
前記接続部のそれぞれを、
前記信号処理部群毎に、該信号処理部群が対応する前記画素部のグループ内の前記画素部で最も遠い方の端に配置された前記画素の列に対応する前記信号処理部から該接続部までの距離が、該画素部のグループ内の前記画素部の両方の端に配置されたそれぞれの前記画素の列に対応する２つの前記信号処理部の間の距離よりも短くなる位置に配置する、
ことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記信号処理部は、
前記画素信号をアナログデジタル変換したｎ（ｎは１以上の自然数）ビットのデジタル信号を、前記処理信号として出力するアナログデジタル変換処理回路であり、
複数の前記信号出力部は、
前記デジタル信号のそれぞれのビットの信号に対応するｎ個のバッファアンプ回路であり、
複数の前記信号出力線は、
前記デジタル信号のそれぞれのビットの信号に対応するｎ本の信号出力線である、
ことを特徴とする請求項１または請求項２に記載の撮像装置。
【請求項４】
前記接続部のそれぞれを、
対応する前記信号出力線に前記処理信号を出力するそれぞれの前記信号処理部が対応する前記画素部内の前記画素の列が、最も離れた位置の前記画素の列に対応する２つの前記信号処理部の中間の位置に配置する、
ことを特徴とする請求項１から請求項３のいずれか１の項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが注目され、実用化されている。このＣＭＯＳイメージセンサは、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサが専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能である。このことから、ＣＭＯＳイメージセンサは、例えば、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）のように、センサ内に種々の機能回路を組み込むことによって、多機能化を実現することが可能となっている。
【０００３】
このセンサ内に機能回路を組み込んだイメージセンサとして、例えば、特許文献１に示すような、行列状に配置された画素アレイの１列（カラム）毎に、機能回路としてのＡＤ（アナログデジタル）変換回路を備え、ＡＤ変換した各行のデジタル信号を列毎に順次出力するカラムＡＤ変換方式のイメージセンサに関する技術が開示されている。
【０００４】
図５は、従来の固体撮像装置の概略構成を示したブロック図である。図５には、特許文献１で開示されたカラムＡＤ変換方式のイメージセンサの構成を簡略化して示している。図５に示した従来の固体撮像装置９００は、画素アレイ部１０と、垂直走査回路２０と、複数の画素信号読み出し線２と、複数のＡＤ変換処理回路３と、水平走査回路３０と、複数の信号出力線６と、複数の信号出力回路７と、を備えている。
【０００５】
画素アレイ部１０は、複数の単位画素１１が行列状に配置された画素アレイである。単位画素１１のそれぞれは、フォトダイオードを備え、一定の蓄積時間内に入射した光量に応じた画素信号（アナログ信号）を発生する。
【０００６】
垂直走査回路２０は、画素アレイ部１０の行毎に、各単位画素１１の読出し制御を行い、それぞれの単位画素１１が発生した画素信号を、画素アレイ部１０のそれぞれの列に対応して配置され、同じ列の全ての単位画素１１に共通して接続された、それぞれの画素信号読み出し線２に出力させる。
【０００７】
ＡＤ変換処理回路３のそれぞれは、対応する画素信号読み出し線２のそれぞれに接続され、すなわち、画素アレイ部１０のそれぞれの列に対応して配置されている。それぞれのＡＤ変換処理回路３は、入力されたアナログ信号をデジタル信号に変換（アナログデジタル変換）するＡＤ変換部４と、ＡＤ変換部４がアナログデジタル変換したデジタル信号を、対応するビット毎にそれぞれ保持する複数のメモリ部５とで構成されている。ＡＤ変換部４は、対応する画素信号読み出し線２によって入力された画素信号をアナログデジタル変換し、アナログデジタル変換した結果のデジタル信号の各ビットの信号（以下、「ビット信号」という）を、それぞれのビットに対応するメモリ部５に出力する。メモリ部５のそれぞれは、ＡＤ変換部４から出力された対応するビット信号を保持する。
【０００８】
水平走査回路３０は、画素アレイ部１０の列毎に、ＡＤ変換処理回路３内に備えたそれぞれのメモリ部５の出力制御を順次行い、すなわち、それぞれのＡＤ変換処理回路３毎に出力制御を順次行い、出力制御するＡＤ変換処理回路３に備えたそれぞれのメモリ部５が保持しているビット信号を、デジタル信号の同じビットに共通して接続された、それぞれの信号出力線６に出力させる。
【０００９】
信号出力回路７のそれぞれは、対応する各ビットの信号出力線６のそれぞれに接続され、対応するビットのいずれか１つのメモリ部５から出力された、すなわち、いずれか１つのＡＤ変換処理回路３から信号出力線６に出力されたビット信号を、固体撮像装置９００が出力するデジタル出力信号の各ビット信号として外部に出力する。
【００１０】
このような構成によって、固体撮像装置９００は、画素アレイ部１０内の各単位画素１１から出力されたそれぞれの画素信号を、それぞれのＡＤ変換処理回路３がアナログデジタル変換したデジタル信号をデジタル出力信号として順次出力する。固体撮像装置９００では、それぞれの構成要素が、単一の半導体基板上に形成されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４８３１１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図５に示したように、従来のカラムＡＤ変換方式のイメージセンサでは、ＡＤ変換処理回路３を、画素アレイ部１０の列毎に備えている。このため、カラムＡＤ変換方式のイメージセンサ内の各列に配置するＡＤ変換処理回路３を形成するために使用することができる領域の横幅（図５におけるそれぞれのＡＤ変換処理回路３の横方向の長さ）は、画素アレイ部１０に備えた単位画素１１の間隔（画素ピッチ）以内に収める、すなわち、単位画素１１を形成したときの一列の幅（図５における１画素分の横方向の長さ）以内に収める必要がある。
【００１３】
このことから、従来のカラムＡＤ変換方式のイメージセンサでは、各ビットのデジタル出力信号を出力する信号出力回路７を、図５に示したように、最も端に配置されたＡＤ変換処理回路３の外側の位置（図５においては、最も右端のＡＤ変換処理回路３の右側の位置）に配置することになる。
【００１４】
しかしながら、信号出力回路７をいずれか一方の端の位置に配置すると、信号出力回路７が配置された位置から離れた位置に配置されているＡＤ変換処理回路３に備えたメモリ部５ほど、信号出力回路７までの距離が遠くなってしまい、信号出力線６の配線長が長くなってしまう。
【００１５】
また、同じ信号出力線６に接続されているそれぞれの列のＡＤ変換処理回路３に備えた同じビットのメモリ部５は、同時に信号出力線６にビット信号を出力しないように、例えば、スイッチなどによって制御されているが、信号出力回路７までの距離が遠いほど、信号出力回路７までの間で接続されている他の列のメモリ部５の個数が多くなってしまう。このとき、水平走査回路３０によって制御され、信号出力線６にビット信号を出力するメモリ部５から見ると、同じビットの信号出力線６に接続されたビット信号を出力しない他の列の複数のメモリ部５（またはスイッチ）は、信号出力線６の駆動を阻害する負荷であると考えられる。
【００１６】
このような信号出力線６の配線の長さや信号出力線６に接続された負荷は、ビット信号の信号出力回路７への伝送における遅延となり、カラムＡＤ変換方式のイメージセンサの動作速度の低下につながってしまう。このため、信号出力回路７から離れた位置に配置されているＡＤ変換処理回路３に備えたメモリ部５ほど、保持したビット信号を信号出力線６に出力する際に、より大きな負荷を駆動することができる駆動能力が必要となり、大きな駆動能力を実現することによって、回路面積や消費電流が増大してしまう、という問題がある。
【００１７】
また、近年では、固体撮像装置の高画素化への要求から、画素の微細化が進み、画素アレイ部１０内に単位画素１１を配置する際の画素ピッチはさらに狭く（短く）なる傾向にある。これに伴って、ＡＤ変換処理回路３の横幅も、さらなる狭小化が求められている。
【００１８】
しかしながら、従来のカラムＡＤ変換方式のイメージセンサでは、高画素化に伴ってＡＤ変換処理回路３の数が増えると、同じビットの信号出力線６に接続されている他の列のメモリ部５の数が増大してしまい、信号出力回路７から離れた位置に配置されているＡＤ変換処理回路３に備えたメモリ部５では、さらに大きな駆動能力が必要となってしまう。しかし、高画素化に伴って画素ピッチはさらに狭く（短く）なっているため、大きな駆動能力のメモリ部５を単位画素１１の画素ピッチ以内で形成することは困難となり、カラムＡＤ変換方式のイメージセンサの動作速度の低下を避けることができない、という問題がある。
【００１９】
なお、信号出力回路７を、図５に示したように、同じビットの複数のメモリ部５が接続された信号出力線６の片側に接続する、つまり、信号出力線６のいずれか一方の端に接続するのではなく、信号出力線６の中間地点に接続することによって、メモリ部５が駆動する信号出力線６の負荷を軽減することが考えられる。例えば、画素アレイ部１０内に単位画素１１がＮ列（Ｎは２以上の偶数）配置されている場合には、Ｎ／２列目とＮ／２＋１列目の間でそれぞれのビットの信号出力線６に信号出力回路７が接続する。このようにすることによって、同じ信号出力線６に接続された負荷が最も多くなる１列目またはＮ列目のメモリ部５であっても、図５に示したように信号出力回路７を接続した場合に比べて、メモリ部５が駆動する負荷を１／２にすることができる。
【００２０】
しかしながら、図５を見てわかるように、信号出力線６の中間地点には、その両側にＮ／２列目またはＮ／２＋１列目のＡＤ変換処理回路３が配置されており、それぞれのＡＤ変換処理回路３には、デジタル信号の各ビット信号に対応したメモリ部５が狭小な領域に形成されている。このため、２つのＡＤ変換処理回路３の間の中間地点の領域に、各ビットの信号出力線６にそれぞれ対応する複数の信号出力回路７を形成することは非常に困難である。
【００２１】
そこで、信号出力回路７を、ＡＤ変換処理回路３の下の方（例えば、図５に示した従来の固体撮像装置９００においては、ＡＤ変換処理回路３と水平走査回路３０との間や、水平走査回路３０の外側など）に配置することが考えられる。このようにすることによって、２つのＡＤ変換処理回路３の間の中間地点の狭小な領域に信号出力回路７を形成することなく、信号出力線６の中間地点に信号出力回路７を接続することができる。
【００２２】
しかしながら、信号出力回路７をＡＤ変換処理回路３の下の方に配置すると、信号出力回路７に接続するそれぞれの信号出力線６の中間地点の信号は、他のビットの信号出力線６を跨いで接続する必要がある。このため、信号出力回路７をＡＤ変換処理回路３の下の方に配置することも困難である。
【００２３】
本発明は、上記の課題認識に基づいてなされたものであり、複数の機能回路に共通して接続されている信号線の負荷を軽減し、信号伝送の遅延による動作速度の低下を抑えることを目的としている。
【課題を解決するための手段】
【００２４】
上記の課題を解決するため、本発明の撮像装置は、第１の基板と第２の基板とが、接続部によって電気的に接続された固体撮像装置であって、入射した光量に応じた光電変換信号を発生する光電変換素子が前記第１の基板上に配置された画素が、二次元の行列状に複数配置され、前記画素のそれぞれが発生した光電変換信号を画素信号として行毎に出力する画素部と、前記画素部に具備した複数の前記画素の１列毎または複数列毎に配置され、対応する列の前記画素から出力された前記画素信号に対して予め定めた信号処理を行い、該信号処理を行った後の複数の信号からなる処理信号を出力する複数の信号処理部と、複数の前記信号処理部がそれぞれ出力した複数の前記処理信号の内、出力を行う列の前記画素に対応する前記信号処理部が出力した前記処理信号のそれぞれの信号を伝送する複数の信号出力線と、複数の前記信号出力線のそれぞれによって伝送された前記処理信号のそれぞれの信号の強度を補償して出力する複数の信号出力部と、を備え、少なくとも、前記信号処理部のそれぞれに具備した前記処理信号のそれぞれの信号を対応する前記信号出力線のそれぞれに出力する構成要素のそれぞれと、前記信号出力線のそれぞれとを、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、前記信号出力部を、前記信号処理部に具備した前記構成要素のそれぞれと前記信号出力線のそれぞれとが配置されていない、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、前記信号出力線と前記信号出力部とのそれぞれを、対応する１つの前記接続部によって接続し、前記接続部のそれぞれを、前記画素部で最も遠い方の端に配置された前記画素の列に対応する前記信号処理部から該接続部までの距離が、前記画素部の両方の端に配置されたそれぞれの前記画素の列に対応する２つの前記信号処理部の間の距離よりも短くなる位置に配置する、ことを特徴とする。
【００２５】
また、本発明の撮像装置は、前記画素部に配置された複数の前記画素を、予め定めた該画素部の列毎に複数のグループに分け、複数の前記信号処理部のそれぞれを、前記画素部のグループのそれぞれに対応する複数の信号処理部群に分け、複数の前記信号出力線は、前記信号処理部群のそれぞれに対応し、前記信号処理部群に含まれる複数の前記信号処理部がそれぞれ出力した複数の前記処理信号の内、出力を行う列の前記画素に対応する前記信号処理部が出力した前記処理信号のそれぞれの信号を、対応する前記信号処理部群毎に伝送し、複数の前記信号出力部のそれぞれを、複数の前記信号処理部群のそれぞれに対応する複数の信号出力部群に分け、前記接続部は、複数の前記信号出力線のそれぞれに対応し、少なくとも、前記信号処理部群に含まれる前記信号処理部のそれぞれに具備した前記構成要素のそれぞれと、前記信号処理部群のそれぞれに対応する前記信号出力線のそれぞれとを、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、前記信号出力部群に含まれる前記信号出力部のそれぞれを、前記構成要素のそれぞれと前記信号出力線のそれぞれとが配置されていない、前記第１の基板または前記第２の基板のいずれか一方の基板上に配置し、前記信号処理部群毎の前記信号出力線と、該信号出力線に対応する前記信号出力部群に含まれる前記信号出力部とのそれぞれを、対応する１つの前記接続部によって接続し、前記接続部のそれぞれを、前記信号処理部群毎に、該信号処理部群が対応する前記画素部のグループ内の前記画素部で最も遠い方の端に配置された前記画素の列に対応する前記信号処理部から該接続部までの距離が、該画素部のグループ内の前記画素部の両方の端に配置されたそれぞれの前記画素の列に対応する２つの前記信号処理部の間の距離よりも短くなる位置に配置する、ことを特徴とする。
【００２６】
また、本発明の撮像装置における前記信号処理部は、前記画素信号をアナログデジタル変換したｎ（ｎは１以上の自然数）ビットのデジタル信号を、前記処理信号として出力するアナログデジタル変換処理回路であり、複数の前記信号出力部は、前記デジタル信号のそれぞれのビットの信号に対応するｎ個のバッファアンプ回路であり、複数の前記信号出力線は、前記デジタル信号のそれぞれのビットの信号に対応するｎ本の信号出力線である、ことを特徴とする。
【００２７】
また、本発明の撮像装置は、前記接続部のそれぞれを、対応する前記信号出力線に前記処理信号を出力するそれぞれの前記信号処理部が対応する前記画素部内の前記画素の列が、最も離れた位置の前記画素の列に対応する２つの前記信号処理部の中間の位置に配置する、ことを特徴とする。
【発明の効果】
【００２８】
本発明によれば、複数の機能回路に共通して接続されている信号線の負荷を軽減し、信号伝送の遅延による動作速度の低下を抑えることができるという効果が得られる。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施形態における固体撮像装置の概略構成を示したブロック図である。
【図２】本第１の実施形態の固体撮像装置における基板の概略構成を示したブロック図である。
【図３】本発明の第２の実施形態における固体撮像装置の概略構成を示したブロック図である。
【図４】本第２の実施形態の固体撮像装置における基板の概略構成を示したブロック図である。
【図５】従来の固体撮像装置の概略構成を示したブロック図である。
【発明を実施するための形態】
【００３０】
＜第１の実施形態＞
以下、本発明の撮像装置の第１の実施形態について、図面を参照して説明する。なお、以下の説明は、例示のために特定の詳細な内容が含まれている。しかし、当業者であれば、以下に説明する詳細な内容に様々な変更を加えた場合であっても、本発明の範囲を超えないことは理解できるであろう。従って、以下に説明する本発明の例示的な実施形態は、権利を請求された発明に対して、一般性を失わせることなく、また、何ら限定をすることもなく、述べられたものである。
【００３１】
図１は、本第１の実施形態における固体撮像装置の概略構成を示したブロック図である。図１に示した本第１の実施形態の固体撮像装置１００は、第１の基板５０と、第２の基板６０と、基板間接続部９とから構成される。そして、固体撮像装置１００では、第１の基板５０内に、画素アレイ部１０と、垂直走査回路２０と、複数の画素信号読み出し線２と、複数のＡＤ変換処理回路３と、水平走査回路３０と、複数の信号出力線６とを備え、第２の基板６０内に、複数の信号出力回路７を備えている。第１の基板５０と第２の基板６０とは、それぞれ別々に作製し、基板間接続部９によって電気的に接続されて、第１の基板５０と第２の基板６０とが貼り合わされた状態で固体撮像装置１００を形成している。
【００３２】
固体撮像装置１００は、画素アレイ部１０内の各単位画素１１から出力されたそれぞれの画素信号（アナログ信号）を、固体撮像装置１００の機能回路として備え、それぞれのＡＤ変換処理回路３がアナログデジタル変換したデジタル信号をデジタル出力信号として順次出力する、カラムＡＤ変換方式のイメージセンサである。
【００３３】
画素アレイ部１０は、複数の単位画素１１を、固体撮像装置１００の行方向（図１における横方向）、および列方向（図１における縦方向）の二次元の行列状に配置した画素アレイである。単位画素１１のそれぞれは、フォトダイオード（光電変換素子）を備え、一定の蓄積時間内に入射した光量に応じた光電変換信号（アナログ信号）を発生する。また、単位画素１１のそれぞれは、垂直走査回路２０からの読み出し制御に応じて、発生した光電変換信号を、画素信号（アナログ信号）として画素信号読み出し線２に出力する。
【００３４】
画素信号読み出し線２のそれぞれは、画素アレイ部１０のそれぞれの列に対応して配置され、同じ列の全ての単位画素１１に共通して接続された信号線である。それぞれの画素信号読み出し線２は、垂直走査回路２０の読み出し制御によって読み出された、対応する列の単位画素１１から出力された画素信号（アナログ信号）を、対応するＡＤ変換処理回路３に伝送する。
【００３５】
垂直走査回路２０は、画素アレイ部１０内のそれぞれの単位画素１１に対する画素信号の読み出し制御を、画素アレイ部１０に配置された単位画素１１の行毎に行う。垂直走査回路２０は、単位画素１１に対する画素信号の読み出し制御によって、画素信号の読み出しを行う行の各単位画素１１が発生した画素信号（アナログ信号）を、それぞれの列の画素信号読み出し線２に出力させる。
【００３６】
ＡＤ変換処理回路３のそれぞれは、対応する画素信号読み出し線２のそれぞれに接続され、すなわち、画素アレイ部１０のそれぞれの列に対応して配置されている信号処理回路である。それぞれのＡＤ変換処理回路３は、入力されたアナログ信号を信号処理してデジタル信号に変換（アナログデジタル変換）するＡＤ変換部４と、ＡＤ変換部４がアナログデジタル変換したデジタル信号を、対応するビット毎にそれぞれ保持する信号出力部である複数のメモリ部５とで構成されている。ＡＤ変換部４は、対応する画素信号読み出し線２によって入力された画素信号をアナログデジタル変換し、アナログデジタル変換した結果のデジタル信号の各ビットの信号（以下、「ビット信号」という）を、それぞれのビットに対応するメモリ部５に出力する。メモリ部５のそれぞれは、ＡＤ変換部４から出力されたデジタル信号の対応するビット信号を保持する。また、メモリ部５のそれぞれは、水平走査回路３０からの出力制御に応じて、保持しているビット信号を、デジタル信号の各ビットの信号として信号出力線６に出力する。
【００３７】
信号出力線６のそれぞれは、デジタル信号のそれぞれのビットに対応して配置され、各列に配置された全てのＡＤ変換処理回路３においてデジタル信号の同じビットに対応するメモリ部５に共通して接続された信号線である。それぞれの信号出力線６には、水平走査回路３０の出力制御によって出力された、対応するビットのメモリ部５から出力されたビット信号を、基板間接続部９を介して、第２の基板６０内の対応する信号出力回路７に伝送する。
【００３８】
水平走査回路３０は、ＡＤ変換処理回路３内に備えたそれぞれのメモリ部５に対するビット信号の出力制御を、画素アレイ部１０に配置された単位画素１１の列毎に順次行う。水平走査回路３０は、メモリ部５に対するビット信号の出力制御によって、デジタル信号の出力を行う列の各メモリ部５に保持しているビット信号を、それぞれのビットの信号出力線６に出力させる。
【００３９】
基板間接続部９は、第１の基板５０と第２の基板６０とを電気的に接続するための接続部である。基板間接続部９は、第１の基板５０内の信号線と第２の基板６０内の信号線とを電気的に接続する複数の信号線接続部８で構成されている。基板間接続部９では、信号線接続部８として、例えば、蒸着法、めっき法で作製されるバンプなどを用いる。なお、基板間接続部９は、第１の基板５０に形成された電極と第２の基板６０に形成された電極とを接続する構成にしてもよい。また、第１の基板５０と第２の基板６０との間に存在する空間には、接着剤などの絶縁部材を充填させてもよい。第１の基板５０と第２の基板６０とは、基板間接続部９に備えた、それぞれの信号線に対応する信号線接続部８を介して信号の送受信を行う。固体撮像装置１００では、第１の基板５０に備えた各ＡＤ変換処理回路３内のそれぞれのメモリ部５と、第２の基板６０に備えた信号出力回路７とを接続する信号出力線６が、対応する信号線接続部８によって接続されている。
【００４０】
信号出力回路７のそれぞれは、ＡＤ変換処理回路３に備えた、対応するビットのいずれか１つのメモリ部５から信号出力線６に出力されたビット信号を、固体撮像装置１００が出力するデジタル出力信号の各ビット信号の強度を補償して外部に出力するバッファアンプ回路である。信号出力回路７のそれぞれには、第１の基板５０内のいずれか１つのＡＤ変換処理回路３から対応するビット信号が出力される信号出力線６が、基板間接続部９を介して接続される。
【００４１】
このような構成によって、固体撮像装置１００は、第１の基板５０内でアナログデジタル変換した画素信号に応じたデジタル信号を列毎に順次第２の基板６０に伝送し、第２の基板６０から、デジタル出力信号として固体撮像装置１００の外部に順次出力する。
【００４２】
次に、本第１の実施形態の固体撮像装置１００の構成について説明する。図２は、本第１の実施形態の固体撮像装置１００における基板の概略構成を示したブロック図である。図２は、図１に示した固体撮像装置１００のブロック図に一点鎖線Ｘ−Ｘで示した部分（Ｘ−Ｘ断面）で、それぞれの基板上に形成される構成要素を示している。
【００４３】
固体撮像装置１００におけるＸ−Ｘ断面の位置には、第１の基板５０に、各列のＡＤ変換処理回路３内に備えたデジタル信号の同じビットに対応するメモリ部５と、それぞれのメモリ部５に共通して接続され、メモリ部５が保持しているビット信号が出力される信号出力線６とが形成されている。また、第２の基板６０に、信号出力線６に出力されたビット信号を、デジタル出力信号として固体撮像装置１００の外部に出力する信号出力回路７が形成されている。
【００４４】
そして、固体撮像装置１００では、第１の基板５０に形成された信号出力線６と第２の基板６０に形成された信号出力回路７とを、基板間接続部９内の信号線接続部８によって、信号出力線６の１カ所で接続している。図２には、第１の基板５０に形成された信号出力線６と第２の基板６０に形成された信号出力回路７とを、信号出力線６の中間地点に配置された信号線接続部８を介して接続している場合を示している。すなわち、全てのＡＤ変換処理回路３が形成された領域の中間の位置で、第１の基板５０に形成された信号出力線６が、第２の基板６０に形成された信号出力回路７に接続されている。
【００４５】
このように、信号出力線６の中間地点で第１の基板５０に形成された信号出力線６と第２の基板６０に形成された信号出力回路７とを接続することによって、最も端に配置された、すなわち、中間地点から最も遠い位置（距離が離れた位置）に配置されたメモリ部５から信号出力回路７までの信号出力線６の配線長を短くすることができる。これにより、最も端に配置されたメモリ部５であっても、すなわち、信号出力線６の配線長が最も長く、同じ信号出力線６に接続された負荷が最も多いメモリ部５であっても、ビット信号を出力する際に駆動する負荷を低減することができる。
【００４６】
より具体的には、固体撮像装置１００の画素アレイ部１０内に単位画素１１がＮ列（Ｎは２以上の偶数）配置されている場合を考える。この場合、画素アレイ部１０のそれぞれの列に対応して配置されたＮ／２列目のＡＤ変換処理回路３とＮ／２＋１列目のＡＤ変換処理回路３との間の地点で、第１の基板５０に形成された信号出力線６と第２の基板６０に形成された信号出力回路７とを、信号線接続部８によって接続する。これにより、負荷が最も多い１列目またはＮ列目のいずれのメモリ部５から見た場合でも、同じ信号出力線６に接続された、ビット信号を出力しない他の列のメモリ部５の数が少なくなり、１列目またはＮ列目のメモリ部５がビット信号を出力する際に駆動する負荷が、図５に示した従来の固体撮像装置９００のように信号出力回路７を信号出力線６の片側に接続した場合に比べて１／２になる。
【００４７】
また、ＡＤ変換処理回路３に備えたＡＤ変換部４が出力するデジタル信号のビット数に応じてＡＤ変換処理回路３内に備えるメモリ部５の数が増加した場合でも、デジタル信号のそれぞれのビットに対応した信号出力線６を、基板間接続部９内でそれぞれ対応した信号線接続部８を介してそれぞれの信号出力回路７に接続することができる。これにより、あるビットに対応した信号出力線６を信号出力回路７と接続する際に、信号出力線６同士が干渉することなく、すなわち、他のビットに対応した信号出力線６を跨いで接続する必要がなく、信号出力線６の中間地点で信号出力回路７を接続することができる。
【００４８】
上記に述べたとおり、本第１の実施形態の固体撮像装置１００では、固体撮像装置１００の構成要素の内、いずれか１つのＡＤ変換処理回路３から出力されたそれぞれのビット信号を固体撮像装置１００が出力するデジタル出力信号の各ビット信号として外部に出力する信号出力回路７を、ＡＤ変換処理回路３が形成された第１の基板５０とは別の第２の基板６０内に形成する。これにより、本第１の実施形態の固体撮像装置１００では、画素アレイ部１０の各列に対応して配置された全てのＡＤ変換処理回路３において、同じビットに対応するいずれか１つのメモリ部５がビット信号を出力する信号出力線６の配線長を、従来の固体撮像装置９００よりも短くすることができ、信号出力線６を駆動する負荷を小さくすることができる。このことにより、本第１の実施形態の固体撮像装置１００では、各ビットのデジタル出力信号を外部に出力する際の信号伝送の遅延を少なくし、固体撮像装置１００の動作速度の低下を抑えることができる。
【００４９】
また、本第１の実施形態の固体撮像装置１００では、上述したように信号出力回路７をＡＤ変換処理回路３と別の第２の基板６０内に形成することにより、画素アレイ部１０の各列に対応するそれぞれのＡＤ変換処理回路３に備えたメモリ部５の駆動能力を低くすることができ、メモリ部５の回路面積や消費電流を削減することができる。これにより、本第１の実施形態の固体撮像装置１００では、画素アレイ部１０が配置されている第１の基板５０のチップ面積、すなわち、固体撮像装置１００の実装面積を縮小し、固体撮像装置１００自体の小型化や低消費電力化を実現することができる。
【００５０】
このように、本第１の実施形態の固体撮像装置１００では、高画素化への要求に伴って画素アレイ部１０内に配置する単位画素１１の画素ピッチがさらに狭くなり（狭小化し）、ＡＤ変換処理回路３の横幅がさらに狭小化した場合でも、動作速度の低下を起こすことなく、画素アレイ部１０内の各単位画素１１から出力されたそれぞれの画素信号（アナログ信号）をアナログデジタル変換したデジタル出力信号を出力することができる。
【００５１】
なお、本第１の実施形態の固体撮像装置１００では、図１および図２に示したように、第１の基板５０に各列のＡＤ変換処理回路３と信号出力線６とを形成し、第２の基板６０に信号出力回路７を形成する場合について説明した。しかし、第１の基板５０または第２の基板６０のいずれかの基板に形成するＡＤ変換処理回路３、信号出力線６、および信号出力回路７は、図１および図２に示した構成に限定されるものではなく、例えば、図１および図２に示した構成と逆の基板上に形成する構成にすることもできる。つまり、第１の基板５０に信号出力回路７を形成し、第２の基板６０に各列のＡＤ変換処理回路３と信号出力線６とを形成する構成にすることもできる。この場合、画素アレイ部１０に配置された単位画素１１から出力された画素信号（アナログ信号）を、対応するＡＤ変換処理回路３に伝送する画素信号読み出し線２も、別の信号線接続部８を介してＡＤ変換処理回路３と接続されることになる。
【００５２】
＜第２の実施形態＞
次に、本発明の撮像装置の第２の実施形態について説明する。図３は、本第２の実施形態における固体撮像装置の概略構成を示したブロック図である。図３に示した本第２の実施形態の固体撮像装置２００は、図１に示した第１の実施形態の固体撮像装置１００と同様に、第１の基板５０と、第２の基板６０と、基板間接続部９とから構成される。そして、固体撮像装置２００では、第１の実施形態の固体撮像装置１００と同様に、第１の基板５０内に、画素アレイ部１０と、垂直走査回路２０と、複数の画素信号読み出し線２と、複数のＡＤ変換処理回路３と、水平走査回路３０と、複数の信号出力線６とを備え、第２の基板６０内に、複数の信号出力回路７を備えている。第１の基板５０と第２の基板６０とは、それぞれ別々に作製し、第１の実施形態の固体撮像装置１００と同様に、基板間接続部９によって電気的に接続されて、第１の基板５０と第２の基板６０とが貼り合わされた状態で固体撮像装置２００を形成している。
【００５３】
固体撮像装置２００は、画素アレイ部１０内の各単位画素１１から出力されたそれぞれの画素信号（アナログ信号）を、固体撮像装置２００の機能回路として備え、それぞれのＡＤ変換処理回路３がアナログデジタル変換したデジタル信号をデジタル出力信号として順次出力する、カラムＡＤ変換方式のイメージセンサである。固体撮像装置２００は、デジタル出力信号を複数のチャンネルに分けて出力する。より具体的には、固体撮像装置２００の画素アレイ部１０内に配置されたそれぞれの単位画素１１を、予め定めた列毎に複数のグループに分割し、分割したそれぞれのグループに含まれる各単位画素１１から出力されたそれぞれの画素信号（アナログ信号）をアナログデジタル変換したデジタル信号を、それぞれのチャンネルのデジタル出力信号として順次出力する。
【００５４】
本第２の実施形態の固体撮像装置２００は、デジタル出力信号を複数のチャンネルに分けて出力するための構成以外は、第１の実施形態の固体撮像装置１００と同様であり、固体撮像装置２００に備えた構成要素は、固体撮像装置１００に備えた構成要素と同様である。従って、図３に示した本第２の実施形態の固体撮像装置２００のブロック図では、第１の実施形態の固体撮像装置１００と同様の構成要素に、同一の符号を付与して示している。そして、以下の説明においては、複数のチャンネルに分けてデジタル出力信号を出力する構成および動作のみを説明し、固体撮像装置１００と同様の構成および動作に関する詳細な説明は省略する。
【００５５】
固体撮像装置２００では、画素アレイ部１０内に配置された単位画素１１を複数のグループに分割することに対応して、第１の基板５０に配置された複数のＡＤ変換処理回路３を、予め定めた列毎に複数のグループに分割する。また、固体撮像装置２００では、複数のＡＤ変換処理回路３を複数のグループに分割したことに伴って、第２の基板６０に配置された複数の信号出力回路７も、分割したＡＤ変換処理回路３のグループのそれぞれに応じて分割する。そして、固体撮像装置２００では、対応するＡＤ変換処理回路３のグループと信号出力回路７のグループとのグループ同士で、それぞれのグループに備えた構成要素が基板間接続部９を介して接続される。
【００５６】
このように、ＡＤ変換処理回路３および信号出力回路７を複数のグループに分割することにより、固体撮像装置２００では、デジタル出力信号を複数のチャンネルに分けて出力する。なお、分割したＡＤ変換処理回路３および信号出力回路７のグループの数が、固体撮像装置２００がデジタル出力信号を分けて出力するチャンネル数である。
【００５７】
図３に示した固体撮像装置２００は、画素アレイ部１０内に配置された単位画素１１を、列の中間の位置で左右の２つのグループ（画素アレイ部１０の左側のグループおよび右側のグループ）に分割し、左側のグループと右側のグループとに対応したそれぞれのチャンネルからデジタル出力信号を出力する場合の一例である。すなわち、図３に示した固体撮像装置２００は、デジタル出力信号を２チャンネルに分けて出力する固体撮像装置の一例である。
【００５８】
固体撮像装置２００では、図３に示したように、複数のＡＤ変換処理回路３を、画素アレイ部１０の左側のグループに対応したＡＤ変換処理回路群３３−１と、画素アレイ部１０の右側のグループに対応したＡＤ変換処理回路群３３−２との２つのグループに分割する。また、固体撮像装置２００では、図３に示したように、複数の信号出力回路７を、ＡＤ変換処理回路群３３−１に対応した信号出力回路群７７−１と、ＡＤ変換処理回路群３３−２に対応した信号出力回路群７７−２との２つのグループに分割する。
【００５９】
そして、固体撮像装置２００では、図３に示したように、第１の基板５０のＡＤ変換処理回路群３３−１と第２の基板６０の信号出力回路群７７−１とを基板間接続部９を介して接続し、第１の基板５０のＡＤ変換処理回路群３３−２と第２の基板６０の信号出力回路群７７−２とを基板間接続部９を介して接続する。
【００６０】
より具体的には、ＡＤ変換処理回路群３３−１内の全てのＡＤ変換処理回路３において同じビットに対応するメモリ部５に共通して接続されたそれぞれの信号出力線６を、それぞれの信号出力線６に対応する基板間接続部９内の信号線接続部８を介して、対応する信号出力回路群７７−１内のそれぞれの信号出力回路７に接続する。また、ＡＤ変換処理回路群３３−２内の全てのＡＤ変換処理回路３において同じビットに対応するメモリ部５に共通して接続されたそれぞれの信号出力線６を、それぞれの信号出力線６に対応する基板間接続部９内の信号線接続部８を介して、対応する信号出力回路群７７−２内のそれぞれの信号出力回路７に接続する。
【００６１】
このような構成によって、固体撮像装置２００は、第１の基板５０内でアナログデジタル変換した画素信号に応じたデジタル信号を、それぞれのグループ内の列毎に順次第２の基板６０に伝送し、第２の基板６０から、それぞれのグループのデジタル出力信号、すなわち、それぞれのチャンネルのデジタル出力信号として固体撮像装置２００の外部に順次出力する。
【００６２】
次に、本第２の実施形態の固体撮像装置２００の構成について説明する。図４は、本第２の実施形態の固体撮像装置２００における基板の概略構成を示したブロック図である。図４は、図３に示した固体撮像装置２００のブロック図に一点鎖線Ｙ−Ｙで示した部分（Ｙ−Ｙ断面）で、それぞれの基板上に形成される構成要素を示している。
【００６３】
固体撮像装置２００におけるＹ−Ｙ断面の位置には、第１の基板５０に、ＡＤ変換処理回路群３３−１に含まれる各列のＡＤ変換処理回路３内に備えたデジタル信号の同じビットに対応するメモリ部５および信号出力線６と、ＡＤ変換処理回路群３３−２に含まれる各列のＡＤ変換処理回路３内に備えたデジタル信号の同じビットに対応するメモリ部５および信号出力線６と、が形成されている。また、第２の基板６０に、信号出力回路群７７−１に属し、ＡＤ変換処理回路群３３−１に含まれる信号出力線６に出力されたビット信号を、デジタル出力信号として固体撮像装置２００の外部に出力する信号出力回路７と、信号出力回路群７７−２に属し、ＡＤ変換処理回路群３３−２に含まれる信号出力線６に出力されたビット信号を、デジタル出力信号として固体撮像装置２００の外部に出力する信号出力回路７と、が形成されている。
【００６４】
そして、固体撮像装置２００では、第１の基板５０に形成されたＡＤ変換処理回路群３３−１に含まれる信号出力線６と、第２の基板６０に形成された信号出力回路群７７−１に含まれる信号出力回路７とを、基板間接続部９内の信号線接続部８によって、ＡＤ変換処理回路群３３−１に含まれる信号出力線６の１カ所で接続している。また、固体撮像装置２００では、第１の基板５０に形成されたＡＤ変換処理回路群３３−２に含まれる信号出力線６と、第２の基板６０に形成された信号出力回路群７７−２に含まれる信号出力回路７とを、基板間接続部９内の信号線接続部８によって、ＡＤ変換処理回路群３３−２に含まれる信号出力線６の１カ所で接続している。
【００６５】
図４には、第１の基板５０に形成されたＡＤ変換処理回路群３３−１に含まれる信号出力線６と第２の基板６０に形成された信号出力回路群７７−１に含まれる信号出力回路７とを、ＡＤ変換処理回路群３３−１に含まれる信号出力線６の中間地点に配置された信号線接続部８を介して接続している場合を示している。また、図４には、第１の基板５０に形成されたＡＤ変換処理回路群３３−２に含まれる信号出力線６と第２の基板６０に形成された信号出力回路群７７−２に含まれる信号出力回路７とを、ＡＤ変換処理回路群３３−２に含まれる信号出力線６の中間地点に配置された信号線接続部８を介して接続している場合を示している。すなわち、ＡＤ変換処理回路群３３−１とＡＤ変換処理回路群３３−２とのそれぞれのグループ毎に、各グループに含まれる全てのＡＤ変換処理回路３が形成された領域の中間の位置で、第１の基板５０に形成された信号出力線６が、第２の基板６０に形成された信号出力回路７に接続されている。
【００６６】
このように、分割したそれぞれのグループ毎に、グループに含まれる信号出力線６の中間地点で第１の基板５０に形成された信号出力線６と第２の基板６０に形成された信号出力回路７とを接続することによって、グループ内で最も端に配置された、すなわち、それぞれのグループの中間地点から最も遠い位置（距離が離れた位置）に配置されたメモリ部５から信号出力回路７までの信号出力線６の配線長を短くすることができる。これにより、グループ内で最も端に配置されたメモリ部５であっても、すなわち、グループ内で信号出力線６の配線長が最も長く、同じ信号出力線６に接続された負荷が最も多いメモリ部５であっても、ビット信号を出力する際に駆動する負荷を低減することができる。
【００６７】
より具体的には、固体撮像装置２００の画素アレイ部１０内に単位画素１１がＭ列（Ｍは４以上の４の倍数）配置され、Ｍ／２列目とＭ／２＋１列目との間の地点で、画素アレイ部１０内に配置された単位画素１１を２つのグループに分割する場合を考える。この場合、画素アレイ部１０の１列目からＭ／２列目までの左側のグループにおけるそれぞれの列に対応して配置されたＭ／４列目のＡＤ変換処理回路３とＭ／４＋１列目のＡＤ変換処理回路３との間の地点で、信号出力線６と第２の基板６０に形成された信号出力回路群７７−１内の対応する信号出力回路７とを、信号線接続部８によって接続する。すなわち、ＡＤ変換処理回路群３３−１において同じビットに対応するメモリ部５が接続された信号出力線６の中間地点で、信号出力線６と信号出力回路群７７−１内の対応する信号出力回路７とを、信号線接続部８によって接続する。
【００６８】
また、画素アレイ部１０のＭ／２＋１列目からＭ列目までの右側のグループにおけるそれぞれの列に対応して配置された３×Ｍ／４列目のＡＤ変換処理回路３と３×Ｍ／４＋１列目のＡＤ変換処理回路３との間の地点で、信号出力線６と第２の基板６０に形成された信号出力回路群７７−２内の対応する信号出力回路７とを、信号線接続部８によって接続する。すなわち、ＡＤ変換処理回路群３３−２において同じビットに対応するメモリ部５が接続された信号出力線６の中間地点で、信号出力線６と信号出力回路群７７−２内の対応する信号出力回路７とを、信号線接続部８によって接続する。
【００６９】
このように、固体撮像装置２００では、まず、画素アレイ部１０内に配置された単位画素１１を２つのグループに分割することによって、ＡＤ変換処理回路群３３−１とＡＤ変換処理回路群３３−２とのそれぞれに含まれるＡＤ変換処理回路３の数を、画素アレイ部１０内に配置された単位画素１１をグループに分割しない場合、すなわち、全てのＡＤ変換処理回路３を１つのグループとした場合に比べて１／２にする。つまり、固体撮像装置２００では、ＡＤ変換処理回路群３３−１とＡＤ変換処理回路群３３−２とのそれぞれにおいて、同じビットの信号出力線６に接続されるメモリ部５の数を１／２にする。
【００７０】
そして、固体撮像装置２００では、ＡＤ変換処理回路群３３−１とＡＤ変換処理回路群３３−２とのそれぞれにおいて、同じ信号出力線６の中間地点で、信号線接続部８を介して信号出力回路群７７−１または信号出力回路群７７−２内の対応する信号出力回路７と接続することによって、最も負荷が多いメモリ部５がそれぞれの信号出力線６を駆動する際の負荷を１／２にする。
【００７１】
これにより、ＡＤ変換処理回路群３３−１内で負荷が最も多い１列目またはＭ／２列目、またはＡＤ変換処理回路群３３−２内で負荷が最も多いＭ／２＋１列目またはＭ列目のいずれのメモリ部５から見た場合でも、同じ信号出力線６に接続された、ビット信号を出力しない他の列のメモリ部５の数が少なくなり、それぞれのメモリ部５がビット信号を出力する際に駆動する負荷が、図５に示した従来の固体撮像装置９００に比べて１／４になる。
【００７２】
また、第１の実施形態の固体撮像装置１００と同様に、ＡＤ変換処理回路３に備えたＡＤ変換部４が出力するデジタル信号のビット数に応じてＡＤ変換処理回路３内に備えるメモリ部５の数が増加した場合でも、信号出力線６同士が干渉することなく、分割したグループ毎に信号出力線６の中間地点で信号出力回路７を接続することができる。
【００７３】
上記に述べたとおり、本第２の実施形態の固体撮像装置２００でも、第１の実施形態の固体撮像装置１００と同様に、固体撮像装置２００の構成要素の内、いずれか１つのＡＤ変換処理回路３から出力されたそれぞれのビット信号を固体撮像装置２００が出力するデジタル出力信号の各ビット信号として外部に出力する信号出力回路７を、ＡＤ変換処理回路３が形成された第１の基板５０とは別の第２の基板６０内に形成する。これにより、本第２の実施形態の固体撮像装置２００でも、第１の実施形態の固体撮像装置１００と同様の効果を得ることができる。
【００７４】
また、本第２の実施形態の固体撮像装置２００では、画素アレイ部１０内に配置されたそれぞれの単位画素１１を、予め定めた列毎に複数のグループに分割し、ＡＤ変換処理回路３と信号出力回路７とを、分割した単位画素１１のグループのそれぞれに対応したＡＤ変換処理回路群３３−１およびＡＤ変換処理回路群３３−２と、信号出力回路群７７−１および信号出力回路群７７−２とに分割する。これにより、本第２の実施形態の固体撮像装置２００では、分割した単位画素１１のグループのそれぞれに対応したＡＤ変換処理回路３のグループ（ＡＤ変換処理回路群３３−１およびＡＤ変換処理回路群３３−２）内で、同じビットに対応するいずれか１つのメモリ部５がビット信号を出力する信号出力線６の配線長をさらに短くすることができ、信号出力線６を駆動する負荷をさらに小さくすることができる。このことにより、本第２の実施形態の固体撮像装置２００では、各ビットのデジタル出力信号を外部に出力する際の信号伝送の遅延を少なくして固体撮像装置２００の動作速度の低下を抑えると共に、デジタル出力信号の出力に要する時間を短縮して固体撮像装置２００を高速化することができる。
【００７５】
また、本第２の実施形態の固体撮像装置２００では、上述したように、メモリ部５がそれぞれの信号出力線６を駆動する際の負荷をさらに小さくすることができるため、それぞれのＡＤ変換処理回路３に備えたメモリ部５の駆動能力をさらに低くすることができ、メモリ部５の回路面積や消費電流をさらに削減することができる。これにより、本第２の実施形態の固体撮像装置２００では、画素アレイ部１０が配置されている第１の基板５０のチップ面積、すなわち、固体撮像装置２００の実装面積をさらに縮小し、固体撮像装置２００自体のさらなる小型化や低消費電力化を実現することができる。
【００７６】
このように、本第２の実施形態の固体撮像装置２００では、高画素化への要求に伴って画素アレイ部１０内に配置する単位画素１１の画素ピッチがさらに狭くなり（狭小化し）、ＡＤ変換処理回路３の横幅がさらに狭小化した場合でも、動作速度の低下を起こすことなく、画素アレイ部１０内の各単位画素１１から出力されたそれぞれの画素信号（アナログ信号）をアナログデジタル変換したデジタル出力信号を出力することができる。
【００７７】
なお、本第２の実施形態の固体撮像装置２００では、図３および図４に示したように、第１の基板５０に各列のＡＤ変換処理回路３と信号出力線６とを形成し、第２の基板６０に信号出力回路７を形成する場合について説明した。しかし、第１の基板５０または第２の基板６０のいずれかの基板に形成するＡＤ変換処理回路３、信号出力線６、および信号出力回路７は、図３および図４に示した構成に限定されるものではなく、例えば、図３および図４に示した構成と逆の基板上に形成する構成にすることもできる。つまり、第１の基板５０に信号出力回路７を形成し、第２の基板６０に各列のＡＤ変換処理回路３と信号出力線６とを形成する構成にすることもできる。この場合、画素アレイ部１０に配置された単位画素１１から出力された画素信号（アナログ信号）を、対応するＡＤ変換処理回路３に伝送する画素信号読み出し線２も、別の信号線接続部８を介してＡＤ変換処理回路３と接続されることになる。
【００７８】
また、本第２の実施形態の固体撮像装置２００では、画素アレイ部１０内に配置されたそれぞれの単位画素１１を、予め定めた列毎に複数のグループに分割する一例として、図３および図４に示したように、画素アレイ部１０の列の中間の位置で左側のグループと右側のグループとの２つのグループに分割した場合について説明した。しかし、画素アレイ部１０内に配置されたそれぞれの単位画素１１を予め定めた列毎に複数のグループに分割する構成は、図３および図４に示した構成に限定されるものではなく、例えば、画素アレイ部１０内に配置されたそれぞれの単位画素１１を、奇数列のグループと偶数列のグループとの２つのグループに分割する構成にすることもできる。
【００７９】
この場合、固体撮像装置２００に備えた複数のＡＤ変換処理回路３を、画素アレイ部１０の奇数列のグループに対応したＡＤ変換処理回路群３３−１と、画素アレイ部１０の偶数列のグループに対応したＡＤ変換処理回路群３３−２との２つのグループに分割し、固体撮像装置２００に備えた複数の信号出力回路７を、ＡＤ変換処理回路群３３−１に対応した信号出力回路群７７−１と、ＡＤ変換処理回路群３３−２に対応した信号出力回路群７７−２との２つのグループに分割すればよい。すなわち、固体撮像装置２００に備えた複数の信号出力回路７を、画素アレイ部１０の奇数列のグループに対応した信号出力回路群７７−１と、偶数列のグループに対応した信号出力回路群７７−２との２つのグループに分割すればよい。なお、この場合にも、ＡＤ変換処理回路群３３−１とＡＤ変換処理回路群３３−２とのそれぞれのグループ毎に、各グループに含まれる全てのＡＤ変換処理回路３が形成された領域の中間の位置で、第１の基板５０に形成された信号出力線６を第２の基板６０に形成された信号出力回路７に、基板間接続部９内の信号線接続部８によって接続することが望ましい。
【００８０】
また、本第２の実施形態の固体撮像装置２００では、画素アレイ部１０内に配置されたそれぞれの単位画素１１を２つのグループに分割した場合について説明したが、さらに多くのグループに分割してもよい。画素アレイ部１０内に配置されたそれぞれの単位画素１１を多くのグループに分割することによって、それぞれのグループ内で最も端に配置されたメモリ部５から信号出力回路７までの信号出力線６の配線長を短くすることができ、同じ信号出力線６に接続された、ビット信号を出力しない他の列のメモリ部５の数を少なくし、それぞれのメモリ部５がビット信号を出力する際に駆動する負荷を低減することができる。
【００８１】
上記に述べたとおり、本発明を実施するための形態によれば、本発明の撮像装置である固体撮像装置を複数枚の基板を接続する構成にし、固体撮像装置に備えた機能回路からの出力信号を固体撮像装置の外部に出力するそれぞれの信号出力回路を、機能回路が形成された基板とは異なる基板内に形成する。これにより、本発明を実施するための形態による固体撮像装置では、機能回路を複数の備えた場合に、機能回路の数に影響されてしまう、複数の機能回路に共通して接続されている信号線の配線長を短くし、信号線の駆動を阻害する負荷を軽減することができる。このことにより、本発明を実施するための形態による固体撮像装置では、信号伝送の遅延による動作速度の低下を抑えることができる。
【００８２】
また、本発明を実施するための形態による固体撮像装置では、信号線の駆動を阻害する負荷を軽減することにより、信号線に信号を出力する回路の駆動能力を低くすることができ、この回路の回路面積や消費電流を削減することができる。これにより、本発明を実施するための形態による固体撮像装置自体の小型化や低消費電力化を実現することができる。
【００８３】
なお、本発明における回路の具体的な構成は、本発明を実施するための形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更をすることができる。例えば、本実施形態においては、固体撮像装置の機能回路として複数のＡＤ変換処理回路を備え、画素アレイ部内の各単位画素から出力されたそれぞれの画素信号（アナログ信号）をデジタル信号に変換して固体撮像装置の外部に順次出力する場合について説明したが、各単位画素から出力されたそれぞれの画素信号（アナログ信号）をそのまま出力する構成の固体撮像装置においても同様に、本発明の考え方を適用することができる。この場合には、例えば、画素アレイ部のそれぞれの列に対応して配置され、同じ列の全ての単位画素に共通した画素信号読み出し線にアンプ回路が接続されている場合、各列のアンプ回路に共通して接続された信号線の信号を固体撮像装置外部に出力するバッファ回路などを、画素アレイ部内の各単位画素が形成された基板とは異なる基板内に形成する。
【００８４】
また、例えば、ＡＤ変換処理回路に備えたＡＤ変換部のアナログデジタル変換の分解能を高くするために、ＡＤ変換部が出力するデジタル信号のビット数を増やした場合においても同様に、本発明の考え方を適用することができる。
【００８５】
また、本実施形態においては、固体撮像装置の機能回路として複数のＡＤ変換処理回路を備えた場合について説明したが、固体撮像装置に備える機能回路は、本発明を実施するための形態に限定されるものではない。例えば、本実施形態において固体撮像装置に備えたＡＤ変換処理回路の代わりに、画素アレイ部内の各単位画素から出力されたそれぞれの画素信号（アナログ信号）に対してノイズ抑圧など処理を行う、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）処理などの機能回路を備えた構成の固体撮像装置においても同様に、本発明の考え方を適用することができる。
【００８６】
また、例えば、ＡＤ変換処理回路とＣＤＳ処理回路とのように、複数種類の機能回路を備えた構成の固体撮像装置においても同様に、本発明の考え方を適用することができる。なお、複数種類の機能回路を備えた固体撮像装置では、例えば、水平走査回路からの出力制御に応じて固体撮像装置の最終的な出力信号を出力する機能回路内の出力回路と信号出力線とを同じ基板上に形成し、信号出力回路を別の基板上に形成すれば、それぞれの機能回路内の構成要素をいずれの基板内に形成するかは、特に限定されるものではない。
【００８７】
また、本実施形態においては、画素アレイ部の各列（カラム）に対応してＡＤ変換処理回路を配置したカラムＡＤ変換方式のイメージセンサ（固体撮像装置）について説明したが、固体撮像装置内のＡＤ変換処理回路の配置は、本発明を実施するための形態に限定されるものではない。例えば、画素アレイ部の複数の列（カラム）に対して１つのＡＤ変換処理回路を配置した構成にすることもできる。
【００８８】
また、本実施形態においては、画素アレイ部内の各単位画素が第１の基板のみに形成された場合について説明したが、固体撮像装置に形成する画素アレイ部は、本発明を実施するための形態に限定されるものではない。例えば、画素アレイ部内の各単位画素を第１の基板と第２の基板とに分けて形成した固体撮像装置であっても同様に、本発明の考え方を適用することができる。
【００８９】
また、本実施形態においては、固体撮像装置に備える機能回路であるＡＤ変換処理回路が第１の基板のみに形成された場合について説明したが、固体撮像装置に形成する機能回路は、本発明を実施するための形態に限定されるものではない。例えば、機能回路の最終的な出力信号を出力する機能回路内の出力回路と信号出力線とを同じ基板上に形成し、信号出力回路を別の基板上に形成すれば、機能回路内の構成要素を第１の基板と第２の基板とに分けて形成した固体撮像装置であっても同様の効果を得ることができる。すなわち、本実施形態においては、メモリ部５と信号出力線６とを同じ第１の基板５０または第２の基板６０の一方の基板上に形成し、信号出力回路７を第１の基板５０または第２の基板６０の他方の基板上に形成すれば、ＡＤ変換部４をメモリ部５と信号出力線６とが形成された基板と別の基板内に形成した場合でも、同様の効果を得ることができる。
【００９０】
また、本発明の実施形態に係る固体撮像装置は、２枚の基板が接続部により接続されていてもよいし、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される固体撮像装置の場合、そのうちの２枚が請求項に係る第１の基板と第２の基板に相当する。
【００９１】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【００９２】
１００，２００・・・固体撮像装置（撮像装置）
１０・・・画素アレイ部（画素部）
１１・・・単位画素（画素）
２０・・・垂直走査回路
３０・・・水平走査回路
２・・・画素信号読み出し線
３・・・ＡＤ変換処理回路（信号処理部，アナログデジタル変換処理回路）
４・・・ＡＤ変換部（信号処理部，アナログデジタル変換処理回路）
５・・・メモリ部（信号処理部，アナログデジタル変換処理回路）
３３−１・・・ＡＤ変換処理回路群（信号処理部群）
３３−２・・・ＡＤ変換処理回路群（信号処理部群）
６・・・信号出力線
７・・・信号出力回路（信号出力部，バッファアンプ回路）
７７−１・・・信号出力回路群（信号出力部群）
７７−２・・・信号出力回路群（信号出力部群）
８・・・信号線接続部（接続部）
９・・・基板間接続部（接続部）
５０・・・第１の基板
６０・・・第２の基板
９００・・・固体撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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