(57)【要約】【課題】半導体素子のサイズを拡大せずに高耐圧化を図ることができる半導体装置の製造方法及びこの製造方法において半導体素子が形成される半導体層に設定する比抵抗値を決定する処理を支援する開発支援システムを提供する。【解決手段】半導体装置の製造方法は、支持基板（１）と、所定の第１の比抵抗値が設定されて支持基板（１）上に形成された第１の半導体層（６）とを備えて構成される第１の基板（５，４）を準備する工程と、第１の半導体層（６）に半導体素子（１０）を形成する工程とを備え、第１の比抵抗値は、ある半導体層の所定の膜厚における比抵抗値によって決定される半導体層の耐圧に関する情報であって、比抵抗値の推移に応じて複数備えられた前記情報を用いて、半導体層の耐圧の極大値に対応する比抵抗値よりも低い値であって、且つ半導体層の耐圧が所望の耐圧条件を満たすような値に、設定されたものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
支持基板と、所定の第１の比抵抗値が設定されて前記支持基板上に形成された第１の半導体層とを備えて構成される第１の基板を準備する工程と、
前記第１の半導体層に半導体素子を形成する工程と、
を備えた半導体装置の製造方法において、
前記第１の比抵抗値は、ある半導体層の所定の膜厚における比抵抗値によって決定される前記半導体層の耐圧に関する情報であって前記比抵抗値の推移に応じて複数備えられた前記情報を用いて、前記半導体層の耐圧の極大値に対応する比抵抗値よりも低い値であって、且つ前記半導体層の耐圧が所望の耐圧条件を満たすような前記値に、設定されたものである
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体素子は、横型二重拡散ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の基板は、前記支持基板と前記第１の半導体層との間に絶縁層が形成された基板であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の基板の準備後における前記半導体素子を形成する工程中に、不純物によって前記第１の半導体層の前記第１の比抵抗値を調整又は設定することを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
支持基板と、前記支持基板上に形成された第１の半導体層とを備えて構成される第１の基板における前記第１の半導体層に設定する第１の比抵抗値を決定するための開発支援システムであって、
ある半導体層の所定の膜厚における比抵抗値によって決定される前記半導体層の耐圧に関する情報を前記比抵抗値の推移に応じて複数保持可能な記憶部と、
複数の前記半導体層の耐圧に関する情報の中から、前記半導体層の耐圧の極大値に対応する比抵抗値よりも低い値であって、且つ前記半導体層の耐圧が所望の耐圧条件を満たすような比抵抗値を、前記第１の半導体層に適用すべき前記第１の比抵抗値として決定可能な比抵抗決定部と、
を有することを特徴とする開発支援システム。
【請求項６】
支持基板と、前記支持基板上に形成された第１の半導体層とを備えて構成される第１の基板における前記第１の半導体層に設定する第１の比抵抗値を決定するための開発支援システムであって、
ある半導体層の所定の膜厚における比抵抗値によって決定される前記半導体層の耐圧に関する情報を前記比抵抗値の推移に応じて複数保持可能な記憶部と、
前記情報に基づいて、ｘ軸に前記比抵抗値を示し、ｙ軸に前記算出された耐圧を示した第１の２次元座標系を視覚的に認識可能とする画像データを生成可能な画像データ生成部と、
を有することを特徴とする開発支援システム。
【請求項７】
半導体素子が形成される第１の半導体層である素子形成層の第１の比抵抗値を決定する工程と、
基板上に、前記決定された第１の比抵抗値を持つ前記第１の半導体層を形成する工程と、
前記第１の半導体層に、ソース領域及びドレイン領域を含む前記半導体素子を形成する工程と
を有し、
前記第１の比抵抗値を決定する前記工程は、
ある半導体層の比抵抗値に対する前記半導体素子の破壊電圧を算出する処理と、
ｘ軸に前記比抵抗値を示し、ｙ軸に前記算出された破壊電圧を示す第１の２次元座標系に、極大値を有する特性曲線を表す処理と、
前記第１の２次元座標系において前記特性曲線が所定の基準電圧以上となる範囲に対応する高耐圧領域を、ｘ軸に前記比抵抗値を示し、ｙ軸に前記半導体層の膜厚を示す第２の２次元座標系に表す処理とを含む
ことを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の比抵抗値を決定する前記工程は、前記高耐圧領域内から比抵抗値を選択して前記第１の比抵抗値とする処理を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記基板は、ＳＯＩウェハの支持半導体基板と埋め込み酸化膜とから構成され、
前記第１の半導体層は、前記ＳＯＩウェハのシリコン単結晶層と、該シリコン単結晶層上に形成されたエピタキシャル層とから構成され、
前記第１の比抵抗値は、前記半導体層の不純物濃度によって設定される
ことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記基板は、ＳＯＳウェハのサファイア基板から構成され、
前記第１の半導体層は、前記ＳＯＳウェハのシリコン単結晶層と、該シリコン単結晶層上に形成されたエピタキシャル層とから構成され、
前記第１の比抵抗値は、前記半導体層の不純物濃度によって設定される
ことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
【請求項１１】
前記半導体素子は、横型二重拡散ＭＯＳトランジスタであることを特徴とする請求項７から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記基準電圧は、５００［Ｖ］であり、
前記膜厚は、１１［μｍ］から１９［μｍ］までの範囲内で決められた値であり、
前記第１の比抵抗値は、２［Ω・ｃｍ］から１３［Ω・ｃｍ］までの範囲内で決められた値である
ことを特徴とする請求項７から１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及びこの製造方法において半導体素子が形成される半導体層に設定する比抵抗値を決定する処理を支援する開発支援システムに関し、特に、高耐圧用の半導体素子を含む半導体装置の製造方法及び開発支援システムに関する。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェハは、シリコン（Ｓｉ）支持基板と、Ｓｉ支持基板上の埋め込み酸化膜（ＢＯＸ層）と、ＢＯＸ層上のＳｉ薄膜（ＳＯＩ層）とから構成される。ＳＯＩウェハを用いて半導体素子を形成する際には、隣り合う半導体素子間に素子分離構造としてのトレンチを形成することで、完全素子分離が可能になる。素子分離構造により、破壊電圧が比較的高電圧である高耐圧用の半導体素子と破壊電圧が比較的低電圧である低電圧動作用の半導体素子とを、同じチップに混載することができる。
【０００３】
近年、ＳＯＩウェハを用いて形成される半導体素子（例えば、横型ＭＯＳトランジスタ）のさらなる高耐圧化が求められている（例えば、特許文献１参照）。高耐圧化のための方法として、ＳＯＩ層の厚膜化及び半導体素子のドリフト長の延長が考えられる。ＳＯＩ層を厚くすると、空乏層をＳｉ支持基板側に拡げて深くできるので、半導体素子の耐圧を向上させることができる。また、ドリフト長を延長すると、空乏層が横方向に拡がって伸びるので、半導体素子の耐圧を向上させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−３３４１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＳＯＩ層の厚膜化（すなわち、ＳＯＩ層の厚み方向における半導体素子のサイズの拡大）は、ＳＯＩウェハのコストの上昇を招く。また、半導体素子のドリフト長の延長（すなわち、ＳＯＩ層に平行な方向における半導体素子のサイズの拡大）は、ＳＯＩウェハ１枚から製造できる半導体チップの数（取れ数）を減少させ、半導体チップ１個当たりの製品コストを上昇させる。このように、従来の方法では、半導体素子のサイズを拡大させずに高耐圧化を図ることが難しいという問題があった。
【０００６】
そこで、本発明の目的は、半導体素子のサイズを拡大しなくても高耐圧化を図ることができる半導体装置の製造方法及びこの製造方法において半導体素子が形成される半導体層に設定する比抵抗値を決定する処理を支援する開発支援システムを提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体装置の製造方法は、支持基板と、所定の第１の比抵抗値が設定されて前記支持基板上に形成された第１の半導体層とを備えて構成される第１の基板を準備する工程と、前記第１の半導体層に半導体素子を形成する工程と、を備えた半導体装置の製造方法であって、前記第１の比抵抗値は、ある半導体層の所定の膜厚における比抵抗値によって決定される前記半導体層の耐圧に関する情報であって前記比抵抗値の推移に応じて複数備えられた前記情報を用いて、前記半導体層の耐圧の極大値に対応する比抵抗値よりも低い値であって、且つ前記半導体層の耐圧が所望の耐圧条件を満たすような前記値に、設定されたものであることを特徴とする。
【０００８】
本発明の一態様に係る開発支援システムは、支持基板と、前記支持基板上に形成された第１の半導体層とを備えて構成される第１の基板における前記第１の半導体層に設定する第１の比抵抗値を決定するための開発支援システムであって、ある半導体層の所定の膜厚における比抵抗値によって決定される前記半導体層の耐圧に関する情報を前記比抵抗値の推移に応じて複数保持可能な記憶部と、複数の前記半導体層の耐圧に関する情報の中から、前記半導体層の耐圧の極大値に対応する比抵抗値よりも低い値であって、且つ前記半導体層の耐圧が所望の耐圧条件を満たすような比抵抗値を、前記第１の半導体層に適用すべき前記第１の比抵抗値として決定可能な比抵抗決定部と、を有することを特徴とする。
また、本発明の他の態様に係る開発支援システムは、支持基板と、前記支持基板上に形成された第１の半導体層とを備えて構成される第１の基板における前記第１の半導体層に設定する第１の比抵抗値を決定するための開発支援システムであって、ある半導体層の所定の膜厚における比抵抗値によって決定される前記半導体層の耐圧に関する情報を前記比抵抗値の推移に応じて複数保持可能な記憶部と、前記情報に基づいて、ｘ軸に前記比抵抗値を示し、ｙ軸に前記算出された耐圧を示した第１の２次元座標系を視覚的に認識可能とする画像データを生成可能な画像データ生成部と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体素子のサイズを拡大せずに高耐圧化を図ることができるという効果がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１及び２に係る半導体装置の製造方法によって製造された半導体装置の一例の構成を示す概略断面図である。
【図２】実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その１）である。
【図３】実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その２）である。
【図４】実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その３）である。
【図５】実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その４）である。
【図６】実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その５）である。
【図７】実施の形態２に係る半導体装置の製造方法の工程を示す概略断面図（その６）である。
【図８】実施の形態２において、半導体層の膜厚をパラメータとし、半導体層の比抵抗値に対する半導体素子の破壊電圧を算出して得られた複数の特性曲線を、ｘ軸に抵抗値を示し、ｙ軸に破壊電圧を示す第１の２次元座標系に表す図である。
【図９】（ａ）は半導体層の比抵抗値が低い比較例の電界強度集中領域を示す図であり、（ｂ）は半導体層の比抵抗値が適切である実施の形態２の電界強度集中領域を示す図であり、（ｃ）は半導体層の比抵抗値が高い他の比較例の電界強度集中領域を示す図である。
【図１０】実施の形態２において、図８に示す第１の２次元座標系において複数の特性曲線が所定の基準電圧以上となる範囲に対応する高耐圧領域を、ｘ軸に比抵抗値を示し、ｙ軸に膜厚を示す第２の２次元座標系に表す図である。
【図１１】本発明の実施の形態１及び３に係る半導体装置の構成を示す概略断面図である。
【図１２】本発明の実施の形態４に係る開発支援システムの構成の一例を概略的に示すブロック図である。
【図１３】本発明の実施の形態４の係る開発支援システムの構成の他の例を概略的に示すブロック図である。
【発明を実施するための形態】
【００１１】
《１》実施の形態１
図１は、本発明の実施の形態１に係る半導体装置の製造方法によって製造された半導体装置の一例の構成を示す概略断面図である。図１に示される半導体装置は、基板と、この基板上に形成された第１の半導体層（素子形成層）６と、この第１の半導体層（素子形成層）６に形成された、ソース領域及びドレイン領域を含む半導体素子１０とを有している。基板は、例えば、ＳＯＩウェハ５の一部を構成する支持基板である半導体基板（Ｓｉ支持基板）１と埋め込み酸化膜（ＢＯＸ層）２とから構成される。第１の半導体層（素子形成層）６は、例えば、ＳＯＩウェハ５のシリコン単結晶層（ＳＯＩ層）３と、ＳＯＩ層３上に形成されたエピタキシャル層４とから構成される。半導体素子は、例えば、横型二重拡散ＭＯＳトランジスタである。ただし、本発明が適用される半導体装置の製造方法によって製造された半導体装置の構成は、図１の例に限定されない。
【００１２】
本願の発明者は、半導体装置の素子形成層（例えば、第１の半導体層（素子形成層）６に対応）に形成される半導体素子の高耐圧化の研究において、素子形成層の膜厚、すなわち、ＳＯＩ層（例えば、ＳＯＩ層３に対応）及びエピタキシャル層（例えば、エピタキシャル層４に対応）の膜厚と、素子形成層に形成される半導体素子の破壊電圧ＢＶｓｄ［Ｖ］と、素子形成層（すなわち、ＳＯＩ層３及びエピタキシャル層４から構成される層）の比抵抗値Ｒｓ［Ω・ｃｍ］との関係を新たに見出した。破壊電圧ＢＶｓｄ［Ｖ］は、半導体素子の耐圧性能を示す指標であって、半導体素子を正常に動作できない状態にするソース領域及びドレイン領域間の印加電圧である。具体的に言えば、本願の発明者は、素子形成層（例えば、第１の半導体層（素子形成層）６に対応）が所定の膜厚（例えば、１１［μｍ］、１５［μｍ］、１９［μｍ］）であるときの、素子形成層の比抵抗値に対する破壊電圧ＢＶｓｄの関係は、比抵抗値Ｒｓの増加に伴い破壊電圧ＢＶｓｄが増加する第１の範囲（破壊電圧ＢＶｓｄが極大値になる点の比抵抗値よりも比抵抗値が低い範囲）と、破壊電圧ＢＶｓｄが極大値になる点と、比抵抗値Ｒｓの増加に伴い破壊電圧ＢＶｓｄが減少する第２の範囲（破壊電圧ＢＶｓｄが極大値になる点の比抵抗値よりも比抵抗値が高い範囲）とを有することを見出した（後述する図８参照）。
【００１３】
第１の範囲において極大値よりも低い破壊電圧ＢＶｓｄを持つ理由は、破壊耐圧ＢＶｓｄが極大値となるような素子形成層の不純物濃度に比べて、素子形成層の不純物濃度を高くすると、ｐ型ウェル拡散領域４２と半導体層との間の空乏層が十分に拡がらず、該空乏層に電界が集中して破壊電圧ＢＶｓｄに達するからである（後述の図９（ａ）の領域５１参照）。
【００１４】
第２の範囲において極大値よりも低い破壊電圧ＢＶｓｄを持つ理由は、破壊耐圧ＢＶｓｄが極大値となるような素子形成層の不純物濃度に比べて、素子形成層の不純物濃度を低くすると、ｐ型ウェル拡散領域４２と半導体層との間の空乏層が拡がりやすく、該空乏層がドレイン領域より先にＢＯＸ層に達するなどして局所的な電界の集中が生じ、電界が集中する箇所における電界が破壊電圧ＢＶｓｄに達するからである（後述の図９（ｃ）の領域５３参照）。
【００１５】
本願の発明者は、ある１つの素子形成層の膜厚に対し、比抵抗値が第１の範囲にある場合と第２の範囲にある場合とでは、半導体素子が絶縁破壊に至るメカニズムが異なる点に着目し、第１の範囲と第２の範囲の境界に破壊電圧ＢＶｓｄの極大値があることを見出し、さらに、コンピュータにより、予めシミュレーション等を行ない、素子形成層の比抵抗値を最適化することで（例えば、極大値の近傍の範囲内のいずれかの値とすることで）、ＳＯＩ層の厚膜化及び／又はドリフト長の延長によらずに、素子形成層の電界分布を適切な分布として（後述の図９（ｂ）の領域５２参照）、半導体装置の耐圧特性を向上させることができることを見出した。
【００１６】
実施の形態１に係る半導体装置の製造方法の一例は、例えば、
支持基板１と、所定の第１の比抵抗値が設定されて支持基板１上に形成された第１の半導体層（素子形成層）６とを備えて構成される第１の基板（５及び４）を準備する工程と、第１の半導体層６に半導体素子１０を形成する工程とを備えている。
前記第１の比抵抗値は、ある半導体層の所定の膜厚における比抵抗値によって決定される前記半導体層の耐圧に関する情報であって比抵抗値の推移に応じて複数備えられた情報を用いて、半導体層の耐圧の極大値（例えば、図８参照）に対応する比抵抗値よりも低い値であって、且つ半導体層の耐圧が所望の耐圧条件を満たすような値に、設定されたものである。
なお、第１の基板（５及び４）は、支持基板１と第１の半導体層（素子形成層）６との間に絶縁層２が形成された基板であってもよい。
また、半導体素子１０を形成する工程中に、不純物によって第１の半導体層（素子形成層）６の第１の比抵抗値を調整又は設定する処理を行ってもよい。
また、第１の比抵抗値を、決定した比抵抗値に設定する処理は、ウェハプロセスで実行される場合もあるが、一般には、比抵抗値の指示を受けたウェハメーカーにおいて、ウェハ形成時に実行される。
【００１７】
実施の形態１に係る半導体装置の製造方法の他の例は、
半導体素子１０が形成される第１の半導体層（素子形成層）６の第１の比抵抗値を決定する工程Ａと、
基板（すなわち、支持基板１とＢＯＸ層２）上に、決定された第１の比抵抗値を持つ半導体層を形成する工程Ｂと、
工程Ａで形成された第１の比抵抗値の第１の半導体層（素子形成層）６に、ソース領域及びドレイン領域を含む半導体素子（例えば、ＭＯＳトランジスタ）を形成する工程Ｃとを有する。
【００１８】
工程Ａにおける半導体層の第１の比抵抗値の決定に際しては、例えば、コンピュータが、ある半導体層の比抵抗値に対する半導体素子の破壊電圧ＢＶｓｄを算出する処理Ａ１を実行する。
そして、半導体層の膜厚及び比抵抗値の決定に際しては、
ｘ軸に比抵抗値を示し、ｙ軸に算出された破壊電圧ＢＶｓｄを示す第１の２次元座標系に、極大値を有する少なくとも１つの特性曲線を表す処理Ａ２と（後述する図８参照）、
第１の２次元座標系において特性曲線が所定の基準電圧（例えば、５００［Ｖ］）以上となる範囲に対応する高耐圧領域を、ｘ軸に比抵抗値を示し、ｙ軸に膜厚を示す第２の２次元座標系に表す処理Ａ３と（後述する図１０参照）、
第２の２次元座標系に示される高耐圧領域内から膜厚及び比抵抗値を選択する処理Ａ４とを実行する。
【００１９】
処理Ａ１は、例えば、コンピュータによって実行される。処理Ａ２〜Ａ４は、例えば、ユーザによって行われる。なお、処理Ａ１〜Ａ４のすべてを、コンピュータによって自動的に行うことも可能である。
【００２０】
基板（すなわち、支持基板１とＢＯＸ層２）は、例えば、ＳＯＩウェハ５の支持半導体基板（支持基板１）と埋め込み酸化膜（ＢＯＸ層２）とから構成され、第１の半導体層（素子形成層）６は、ＳＯＩウェハ５のシリコン単結晶層（ＳＯＩ層３）と、このシリコン単結晶層上に形成されたエピタキシャル層４とから構成される（後述の実施の形態２参照）。また、第１の半導体層（素子形成層）６の比抵抗値は、第１の半導体層６の不純物濃度によって設定され、一般には、不純物濃度が高くなるほど、比抵抗値は低くなる。
【００２１】
また、基板は、ＳＯＳウェハのサファイア基板から構成され、第１の半導体層６は、ＳＯＳウェハのシリコン単結晶層と、該シリコン単結晶層上に形成されたエピタキシャル層とから構成されてもよい（後述の実施の形態３参照）。
【００２２】
また、実施の形態１に係る半導体装置は、例えば、基板（すなわち、支持基板１とＢＯＸ層２）と、この基板上に形成された半導体層である素子形成層と、この半導体層に形成された、ソース領域及びドレイン領域を含む半導体素子とを有する。半導体層の膜厚及び比抵抗値は、
半導体層の膜厚をパラメータとし、複数の膜厚のそれぞれについて、半導体層の比抵抗値に対する半導体素子の破壊電圧ＢＶｓｄを算出する処理Ａ１、
ｘ軸に比抵抗値を示し、ｙ軸に前記算出された破壊電圧ＢＶｓｄを示す第１の２次元座標系に、極大値を有する複数の特性曲線を表す処理Ａ２、
第１の２次元座標系において複数の特性曲線が所定の基準電圧以上となる範囲に対応する高耐圧領域を、ｘ軸に比抵抗値を示し、ｙ軸に膜厚を示す第２の２次元座標系に表す処理Ａ３、及び
高耐圧領域内から膜厚及び比抵抗値を選択する処理Ａ４によって決められる。処理Ａ４は、例えば、高耐圧領域の中心位置の値とすることができるが、これに限定されない。
【００２３】
実施の形態１に係る半導体装置の製造方法及び半導体装置によれば、半導体素子のサイズを拡大せずに、エピタキシャル層の最適な膜厚及び比抵抗値を選択することによって、高耐圧化を図ることができる。
【００２４】
《２》実施の形態２
《２−１》実施の形態２の構成
実施の形態２においては、半導体素子が横型二重拡散ＭＯＳトランジスタである場合を説明する。先ず、実施の形態２に係る半導体装置の構成を、図１を用いて説明する。図１には、ＳＯＩ層３上にエピタキシャル（Ｅｐｉ）層４を形成したＳＯＩウェハ５を用いて作製した高耐圧用半導体素子であるＬＤＭＯＳトランジスタ（横型二重拡散ＭＯＳトランジスタ）１０を含む半導体装置の縦断面構造を概略的に示す。
【００２５】
図１に示されように、実施の形態１に係る半導体装置は、ＳＯＩウェハ５と、その上に形成されたエピタキシャル層４と、エピタキシャル層４中に形成された半導体素子であるＬＤＭＯＳトランジスタ１０とを有している。ＳＯＩウェハ５は、シリコン（Ｓｉ）支持基板１と、支持基板１上の埋め込み酸化膜（ＢＯＸ層）２と、ＢＯＸ層２上のＳｉ薄膜（ＳＯＩ層）３とから構成される。ＳＯＩ層３とエピタキシャル層４とは、第１の半導体層（素子形成層）６を構成する。
【００２６】
ＬＤＭＯＳトランジスタ１０は、エピタキシャル層４に、ＬＯＣＯＳフィールド酸化膜４１と、ｐ型ウェル拡散領域（ｐ  ｗｅｌｌ）４２と、ｎ＋ソース領域４３と、ｐ＋バックゲートコンタクト領域４４と、ｎ＋ドレイン領域４５とを有する。ＬＯＣＯＳフィールド酸化膜４１上には、ゲート電極４６が備えられている。
【００２７】
実施の形態２に係る半導体装置の製造方法は、実施の形態１に係る製造方法に従い行われる。例えば、半導体素子が形成される第１の半導体層６である素子形成層の第１の比抵抗値を決定する工程Ａと、決定された第１の比抵抗値を持つ第１の半導体層６を形成する工程Ｂと、工程Ａで形成された第１の比抵抗値の第１の半導体層６に半導体素子１０を形成する工程Ｃとを有する。
【００２８】
そして、工程Ａにおける第１の半導体層６の第１の比抵抗値の決定は、例えば、ある半導体層の比抵抗値に対する半導体素子の破壊電圧ＢＶｓｄを算出する処理Ａ１と、ｘ軸に比抵抗値を示し、ｙ軸に算出された破壊電圧ＢＶｓｄを示す第１の２次元座標系に、極大値を有する複数の特性曲線を表す処理Ａ２と（後述する図８参照）、第１の２次元座標系において複数の特性曲線が所定の基準電圧（例えば、５００［Ｖ］）以上となる範囲に対応する高耐圧領域を、ｘ軸に比抵抗値を示し、ｙ軸に膜厚を示す第２の２次元座標系に表す処理Ａ３と（後述する図１０参照）、第２の２次元座標系に示される高耐圧領域内から膜厚及び比抵抗値を選択する処理Ａ４とによって行われる（後述する図１０参照）。処理Ａ１は、例えば、コンピュータによって実行される。処理Ａ２〜Ａ４は、ユーザが、行う。なお、処理Ａ１〜Ａ４のすべてを、コンピュータによって自動的に行うことも可能である。
【００２９】
図２〜図７は、図１に示される半導体装置の製造方法の工程を示す概略断面図（その１〜６）である。半導体素子の形成に際しては、先ず、図２に示されるように、ＳＯＩウェハ５上にエピタキシャル層（例えば、Ｐ−エピタキシャル層）４を形成する。
【００３０】
次に、エピタキシャル層４の表面にパッド酸化物層を形成し、アニーリングによりパッド酸化物層の一部を成長させて、図３に示されるようなＬＯＣＯＳフィールド酸化膜４１を形成し、不要なパッド酸化物層を、例えば、プラズマエッチングを利用して除去する。
【００３１】
次に、フォトリソグラフィ技術を用いて、図４に示されるように、ゲート電極４６（例えば、ポリシリコン層）をゲート酸化物層及びＬＯＣＯＳフィールド酸化膜４１を覆って堆積する。
【００３２】
次に、フォトリソグラフィ技術を用いて形成されたレジストの開口部を通してｐ型ウェル拡散領域（ｐ  ｗｅｌｌ）４２形成のために不純物をドープして、図５に示されるように、ｐ型ウェル拡散領域４２を形成する。
【００３３】
次に、フォトリソグラフィ技術を用いて形成されたレジストの開口部を通して不純物をドープして、図６に示されるように、ｐ型ウェル拡散領域４２内にｐ＋バックゲートコンタクト領域４４を形成する。
【００３４】
次に、フォトリソグラフィ技術を用いて形成されたレジストの開口部を通して不純物をドープして、図７に示されるように、ｐ型ウェル拡散領域４２内にｎ＋ソース領域４３を形成すると共に、ｎ＋ドレイン領域４５を形成する。
【００３５】
次に、ｐ＋バックゲートコンタクト領域４４及びｎ＋ソース領域４３に対してコンタクトするように、金属コンタクトを形成し、ｎ＋ドレイン領域４５に対してコンタクトするように、金属コンタクトが形成される。なお、単一の金属コンタクトによってｐ＋バックゲートコンタクト領域４４とｎ＋ソース領域４３とを一緒につなぐこともできる。
【００３６】
《２−２》実施の形態２の特徴
図８は、実施の形態２において、半導体層６の膜厚（又はエピタキシャル層４の膜厚Ｆ６）をパラメータとし、半導体層の比抵抗値に対する半導体素子の破壊電圧ＢＶｓｄを算出して得られた複数の特性曲線を、ｘ軸に抵抗値を示し、ｙ軸に破壊電圧ＢＶｓｄを示す第１の２次元座標系に表す図である。図８には、エピタキシャル層４の膜厚が１１［μｍ］、１５［μｍ］、１９［μｍ］の場合において、比抵抗値と半導体素子の破壊電圧ＢＶｓｄ［Ｖ］の変化を、コンピュータを用いたシミュレーションにより算出した結果のグラフを示す。なお、ＳＯＩ層の膜厚は５［μｍ］であるから、半導体層６の膜厚では、１６［μｍ］、２０［μｍ］、２４［μｍ］の場合を示している。図８から分かるように、いずれの膜厚の場合であっても、エピタキシャル層４の比抵抗値に対して半導体素子の破壊電圧ＢＶｓｄの極大値が存在することが分かる。
【００３７】
図９（ａ）は半導体層の比抵抗値が低い比較例の電界強度集中領域を示す図であり、同図（ｂ）は半導体層の比抵抗値が適切である実施の形態２の電界強度集中領域を示す図であり、同図（ｃ）は半導体層の比抵抗値が高い他の比較例の電界強度集中領域を示す図である。図９（ａ）〜（ｃ）は、エピタキシャル層４の膜厚が１５［μｍ］であり、エピタキシャル層４の比抵抗値が１［Ω・ｃｍ］（比較例）、５［Ω・ｃｍ］（実施の形態２）、２０［Ω・ｃｍ］（他の比較例）のそれぞれの場合の、破壊電圧ＢＶｓｄにおける電界分布を示す。シミュレーション結果では、エピタキシャル層の膜厚が１５［μｍ］の場合、比抵抗値が５［Ω・ｃｍ］のときに最も高い耐圧が得られた。
【００３８】
これに対し、エピタキシャル層４の比抵抗値が低すぎる場合（例えば、１［Ω・ｃｍ］）には、エピタキシャル層４の不純物濃度が高すぎるため、空乏層がドレイン領域まで拡がりきらず、ソース領域に電界が集中する。そして、臨界耐圧に達し、そこで素子の耐圧が決まってしまう（図９（ａ）の破線領域５１参照）。
【００３９】
また、エピタキシャル層４の比抵抗値が高すぎる場合（例えば、２０［Ω・ｃｍ］）には、エピタキシャル層４の不純物濃度が低すぎるため、空乏層が拡がりやすく、ドレイン領域より先にＢＯＸ層２に達してしまうため、ＳＯＩ層３の膜厚で耐圧が決まってしまうことになる。
【００４０】
このように、ある１つのエピタキシャル層の膜厚に対し、比抵抗値の条件によって、素子の破壊に至るメカニズムが異なるため、予めシミュレーション等を行ないエピタキシャル層４の比抵抗値を最適化することで、単にＳＯＩ層３の厚膜化や、ドリフト長Ｌｄを延長することなく、所望の耐圧が得られる半導体素子を作ることができる。
【００４１】
図１０は、実施の形態２において、図８に示す第１の２次元座標系において複数の特性曲線が所定の基準電圧以上となる範囲に対応する高耐圧領域を、ｘ軸に比抵抗値を示し、ｙ軸に膜厚を示す第２の２次元座標系に表す図である。図８に示されるグラフをもとに、素子耐圧が、例えば、５００［Ｖ］以上となるエピタキシャル層の膜厚と比抵抗値の組み合わせの範囲を図１０のグラフにハッチング領域として示した。このグラフのハッチング領域の範囲内でエピタキシャル層の膜厚と比抵抗値の組み合わせを設定すれば、半導体素子の耐圧が５００［Ｖ］以上得られる。
【００４２】
《２−３》実施の形態２の効果
実施の形態２に係る半導体装置の製造方法及び半導体装置によれば、半導体素子のサイズを拡大せずに高耐圧化を図ることができる。
【００４３】
《３》実施の形態３
図１１は、本発明の実施の形態３に係る半導体装置の構成を示す概略断面図である。図１１において、図１に示される構成要素と同一又は対応する構成要素には、同じ符号を付す。実施の形態２においては、ＳＯＩウェハ５（図１）を用いて高耐圧用の半導体素子を形成した場合を説明したが、実施の形態３においては、ＳＯＩウェハ５（図１）に代えて、サファイア基板１１とその上に形成されたシリコン単結晶層１３とから構成されるＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）ウェハ１５を用いて高耐圧用の半導体素子を形成する。実施の形態３に係る半導体装置の製造方法においては、ＳＯＳウェハ１５に、実施の形態２に係る半導体装置の製造方法と同様の製造方法により、半導体素子を形成することが可能である。また、ＳＯＳウェハ以外の絶縁膜を支持基板として、実施の形態２に係る半導体装置の製造方法と同様の製造方法により、半導体素子を形成することも可能である。実施の形態３に係る半導体装置の製造方法及び半導体装置によれば、半導体素子のサイズを拡大せずに高耐圧化を図ることができる。
【００４４】
《４》実施の形態４
図１２は、本発明の実施の形態４に係る開発支援システム５０の構成の一例を概略的に示すブロック図である。図１２又は図１に示されるように、開発支援システム５０は、支持基板１と、支持基板１上に形成された第１の半導体層６とを備えて構成される第１の基板（５＋４）における第１の半導体層６に設定する第１の比抵抗値を決定するためのシステムである。開発支援システム５０は、記憶部５１と、比抵抗決定部５２とを有する。記憶部５１は、ある半導体層の所定の膜厚における比抵抗値によって決定される半導体層の耐圧に関する情報を比抵抗値の推移に応じて複数保持することができる。比抵抗決定部５２は、記憶部５１に記憶されている複数の半導体層の耐圧に関する情報の中から、半導体層の耐圧の極大値に対応する比抵抗値よりも低い値であって、且つ半導体層の耐圧が所望の耐圧条件を満たすような比抵抗値を、第１の半導体層６に適用すべき第１の比抵抗値として決定することができる。開発支援システム５０を用いることによって、実施の形態１から３に係る半導体装置の製造方法を容易に実施することができる。
【００４５】
図１３は、本発明の実施の形態４の係る開発支援システム６０の構成の他の例を概略的に示すブロック図である。図１３又は図１に示されるように、開発支援システム６０は、支持基板１と、支持基板１上に形成された第１の半導体層６とを備えて構成される第１の基板（５＋４）における第１の半導体層６に設定する第１の比抵抗値を決定するためのシステムである。開発支援システム６０は、記憶部６１と、画像データ生成部６２とを有する。記憶部６１は、ある半導体層の所定の膜厚における比抵抗値によって決定される半導体層の耐圧に関する情報を比抵抗値の推移に応じて複数保持することができる。画像データ生成部６２は、記憶部６１に記憶されている前記情報に基づいて、ｘ軸に比抵抗値を示し、ｙ軸に算出された耐圧を示した第１の２次元座標系を視覚的に認識可能とする画像データを生成することができる。開発支援システム６０を用いることによって、実施の形態１から３に係る半導体装置の製造方法を容易に実施することができる。
【符号の説明】
【００４６】
１  支持基板、  ２  埋め込み酸化膜（ＢＯＸ層）、  ３  ＳＯＩ層、  ４  エピタキシャル（Ｅｐｉ）層、  ５  ＳＯＩウェハ、  ６  半導体層（素子形成層）、  １１  サファイア基板、  １３  シリコン単結晶層、  １５  ＳＯＳウェハ、  ４１  ＬＯＣＯＳフィールド酸化膜、  ４２  ｐ型ウェル拡散領域（ｐ  ｗｅｌｌ）、  ４３  ｎ＋ソース領域、  ４４  ｐ＋バックゲートコンタクト領域、  ４５  ｎ＋ドレイン領域、  ４６  ゲート電極、  ５０，６０  開発支援システム、  ５１，６１  記憶部、  ５２  比抵抗決定部、  ６２  画像データ生成部、  Ｌｄ  ドリフト長、  Ｆ６  エピタキシャル層の膜厚。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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