(57)【要約】【課題】コンフィギュレーションメモリを少ないトランジスタ数で構成する不揮発性メモリにより形成し、コンフィギュレーションメモリの配置面積を削減したＰＬＤを提供する。また、動的再構成への対応が容易で、起動時間が高速なＰＬＤを提供する。【解決手段】記憶素子と、セレクタと、出力部と、を有するプログラマブルロジックデバイスであって、記憶素子は、チャネルが酸化物半導体膜に形成されるトランジスタと、トランジスタのソース及びドレインの一方と接続する保持容量及びインバータと、を有し、インバータはセレクタと接続され、セレクタは、出力部と接続されているプログラマブルロジックデバイスを提供する。【選択図】図１
2014007737.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子と、セレクタと、出力部と、を有するプログラマブルロジックデバイスであって、
前記記憶素子は、チャネルが酸化物半導体膜に形成されるトランジスタと、前記トランジスタのソース及びドレインの一方と接続する保持容量及びインバータと、を有し、
前記インバータは前記セレクタと接続され、
前記セレクタは、前記出力部と接続されていることを特徴とするプログラマブルロジックデバイス。
【請求項２】
請求項１において、
前記トランジスタのゲートは書き込み制御線と接続され、前記トランジスタのソース及びドレインの他方は書き込みデータ線と接続されていることを特徴とするプログラマブルロジックデバイス。
【請求項３】
アレイ状の複数の記憶素子と、セレクタと、出力部と、を有するプログラマブルロジックデバイスであって、
アレイ状の複数の前記記憶素子は、チャネルが酸化物半導体膜に形成される第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方と接続する保持容量及びインバータと、前記インバータとソース及びドレインの一方が接続する第２のトランジスタと、を有し、
前記第２のトランジスタのソース及びドレインの他方は前記セレクタと接続され、前記第２のトランジスタのゲートは読み出し制御線と接続され、
前記セレクタは、前記出力部と接続されていることを特徴とするプログラマブルロジックデバイス。
【請求項４】
請求項３において、
前記第１のトランジスタのゲートは書き込み制御線と接続され、前記第１のトランジスタのソース及びドレインの他方は書き込みデータ線と接続されていることを特徴とするプログラマブルロジックデバイス。
【請求項５】
記憶素子と、セレクタと、プリチャージ回路と、出力部と、を有するプログラマブルロジックデバイスであって、
前記記憶素子は、チャネルが酸化物半導体膜に形成される第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方とゲートが接続することによりノードを形成する第２のトランジスタと、を有し、
前記第２のトランジスタのソース及びドレインの一方は前記セレクタと接続され、
前記セレクタは、前記プリチャージ回路及び前記出力部と接続されていることを特徴とするプログラマブルロジックデバイス。
【請求項６】
請求項５において、
前記セレクタ及び前記出力部の間に、ラッチ回路が設けられていることを特徴とするプログラマブルロジックデバイス。
【請求項７】
請求項５又は請求項６において、
前記第１のトランジスタのゲートは書き込み制御線と接続され、前記第１のトランジスタのソース及びドレインの他方は書き込みデータ線と接続されていることを特徴とするプログラマブルロジックデバイス。
【請求項８】
請求項５乃至請求項７のいずれか一項において、
前記ノードと接続する保持容量を備え、
前記保持容量を介して、前記ノードと接続する読み出し制御線を有することを特徴とするプログラマブルロジックデバイス。
【請求項９】
アレイ状の複数の記憶素子と、セレクタと、プリチャージ回路と、出力部と、を有するプログラマブルロジックデバイスであって、
アレイ状の複数の前記記憶素子は、チャネルが酸化物半導体膜に形成される第１のトランジスタと、前記第１のトランジスタのソース及びドレインの一方とゲートが接続することによりノードを形成する第２のトランジスタと、前記第２のトランジスタのソース及びドレインの一方とソース及びドレインの一方が接続する第３のトランジスタと、を有し、
前記第３のトランジスタのソース及びドレインの他方は前記セレクタと接続され、前記第３のトランジスタのゲートは読み出し制御線と接続され、
前記セレクタは、前記プリチャージ回路及び前記出力部と接続されていることを特徴とするプログラマブルロジックデバイス。
【請求項１０】
請求項９において、
前記セレクタ及び前記出力部の間に、ラッチ回路が設けられていることを特徴とするプログラマブルロジックデバイス。
【請求項１１】
請求項９又は請求項１０において、
前記第１のトランジスタのゲートは書き込み制御線と接続され、前記第１のトランジスタのソース及びドレインの他方は書き込みデータ線と接続されていることを特徴とするプログラマブルロジックデバイス。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、
前記セレクタは、入力端子と、インバータと、トランジスタとを有する１ビットのセレクタを複数備え、それぞれの前記入力端子から入力された信号によって前記トランジスタの導通状態を決定することで、前記記憶素子と前記出力部との導通が決定されることを特徴とするプログラマブルロジックデバイス。
【請求項１３】
アレイ状の複数のロジックエレメントを有するプログラマブルロジックデバイスであって、
前記ロジックエレメントは、
チャネルが酸化物半導体膜に形成される第１のトランジスタと、
前記第１のトランジスタがオフ状態となることで電気的にフローティングとなるノードと、
前記ノードに格納されたコンフィギュレーションデータに基づいてソースとドレイン間の導通状態が決定される第２のトランジスタと、を有する複数の記憶素子と、
前記複数の記憶素子のそれぞれと電気的に接続されたセレクタと、を有し、
前記第２のトランジスタの導通状態と、前記セレクタにより前記複数の記憶素子のいずれか一が選択されることとによって、前記ロジックエレメントにおいて所定の論理回路が設定されることを特徴とするプログラマブルロジックデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハードウェアの構成を変更することができるプログラマブルロジックデバイスに関する。
【背景技術】
【０００２】
プログラマブルロジックデバイス（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ：ＰＬＤ）は、製造時に全ての回路が固定される通常の集積回路に対し、出荷後にユーザが現場で所望の回路構成を設定して機能させることができるデバイスである。このようにユーザがプログラム可能なデバイスとして、小規模なＰＡＬ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ａｒｒａｙ  Ｌｏｇｉｃ）やＧＡＬ（Ｇｅｎｅｒｉｃ  Ａｒｒａｙ  Ｌｏｇｉｃ）、規模の大きなＣＰＬＤ（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）が挙げられるが、本明細書においてはこれらを含めてプログラマブルロジックデバイス（以下、ＰＬＤという。）とよぶ。
【０００３】
ＰＬＤは、従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）やゲートアレイなどに比べて、開発期間の短縮や設計仕様の変更に対する柔軟性などの利点を有している。そのため、近年、半導体装置への利用が進んでいる。
【０００４】
ＰＬＤは、例えば、アレイ状の複数のロジックエレメント（Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔ。論理ブロックともいう。以下、ＬＥという。）と、ＬＥ間の配線と、で構成される。各ＬＥの機能を変更することで、ＰＬＤの機能を変更することができる。また、ＬＥ間の配線の接続を変更することで、ＰＬＤの機能を変更することができる。
【０００５】
ＬＥは、例えば、マルチプレクサやルックアップテーブルなどで構成されている。ＬＥの機能は、当該マルチプレクサの入力信号の選択情報を記憶する記憶素子に、特定の値を設定することで特定できる。また、ＬＥの機能は、ルックアップテーブルのデータを記憶する記憶素子に、特定の値を設定することで特定できる。
【０００６】
ＬＥ間の配線は、例えば複数のＬＥ対複数のＬＥ間の接続スイッチなどで構成されている。ＬＥ間の配線の接続は、当該接続スイッチの導通又は非導通のデータを記憶する記憶素子に、特定の値を設定することで特定できる。
【０００７】
上記のマルチプレクサの入力信号の選択情報、ルックアップテーブルのデータ、接続スイッチの導通又は非導通のデータなどをコンフィギュレーションデータ、当該コンフィギュレーションデータを記憶する記憶素子をコンフィギュレーションメモリ、コンフィギュレーションデータをコンフィギュレーションメモリに設定することをコンフィギュレーションと呼ぶ。特に、コンフィギュレーションデータをコンフィギュレーションメモリに新たに設定（更新）することをリコンフィギュレーション（再構成）と呼ぶ。ＰＬＤをユーザの目的に応じた回路構成に変更することは、所望のコンフィギュレーションデータを作成（プログラム）し、当該コンフィギュレーションデータを用いてコンフィギュレーションを行うことで実現できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１０−２８５０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
コンフィギュレーションメモリにＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いる場合には、ＳＲＡＭの形成には多くのトランジスタが必要となることから、コンフィギュレーションメモリが占める面積は膨大となる。特に、ＰＬＤの動作中にコンフィギュレーションデータを書き換える、所謂ダイナミックリコンフィギュレーション（動的再構成）において、ＰＬＤに複数の組のコンフィギュレーションデータを格納することのできるコンフィギュレーションメモリを搭載し、ＰＬＤの動作中にコンフィギュレーションデータを別の組に切り替える、所謂マルチコンテキスト方式の動的再構成の機能を有するＰＬＤでは、極めて膨大な面積をコンフィギュレーションメモリが占めることになる。
【００１０】
動的再構成の機能を有するＰＬＤで、コンフィギュレーションメモリの占める面積を削減する方法として、特許文献１では、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に複数の回路構成に対応した各々のコンフィギュレーションデータを各々異なるアドレスに格納しておき、所望の回路構成のコンフィギュレーションデータをＤＲＡＭの当該アドレスから読み出すことで、短時間でリコンフィギュレーションを行う方法を提案している。
【００１１】
ところが、上記特許文献１の構成では、コンフィギュレーションデータをＤＲＡＭに格納するため、定期的なリフレッシュ動作が必要になり、消費電力の増大を招く。また、ＤＲＡＭは揮発性メモリのため、ＰＬＤに電力を供給するたびに、ＤＲＡＭへのデータ格納が必要になる。したがって、コンフィギュレーションデータを保存するため、更に別の不揮発性メモリが必要になる。また、電力供給の度に、不揮発性メモリからＤＲＡＭへの大規模なデータ転送などの処理が必要になるため、起動時間の遅れが生じる。
【００１２】
そこで本発明の一態様は、コンフィギュレーションメモリを少ないトランジスタ数で構成する不揮発性メモリにより形成し、コンフィギュレーションメモリの配置面積を削減したＰＬＤを提供することを課題の一とする。
【００１３】
また本発明の一態様は、動的再構成への対応が容易で、起動時間が高速なＰＬＤを提供することを課題の一とする。
【課題を解決するための手段】
【００１４】
上記課題に鑑み本発明の一態様は、１ビット当たりのトランジスタ数を削減した不揮発性メモリをコンフィギュレーションメモリとして用いることによってコンフィギュレーションメモリの配置面積を削減し、さらに複数のコンフィギュレーションデータを容易に格納することができ、マルチコンテキスト方式の動的再構成が可能なＰＬＤを形成することができる。
【００１５】
また、本発明の一態様は、ＬＥ内に２相クロック方式のフリップフロップを備え、一方のクロック信号をマルチプレクサの制御に用いることで、複数のマルチプレクサを用いた組み合わせ回路を構成することができる。それにより、回路構成の自由度をより高めたＰＬＤを提供することができる。
【００１６】
上記不揮発性メモリは、オフ電流の極めて小さいトランジスタを介してメモリに保持する電荷量を制御することで、データの記憶を行う。このような構成とすることで、電荷を長期間保持することが可能となり、不揮発性メモリを少ないトランジスタ数で形成することができる。
【００１７】
具体的には、不揮発性メモリを構成するトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とする。このような物性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する酸化物半導体、炭化シリコン及び窒化ガリウムなどが挙げられる。このような半導体材料を有するトランジスタは、シリコンやゲルマニウムなどの半導体材料で形成されたトランジスタに比べて、オフ電流を極めて低くすることができる。
【００１８】
本発明の一態様は、記憶素子と、セレクタと、出力部と、を有するプログラマブルロジックデバイスであって、記憶素子は、チャネルが酸化物半導体膜に形成されるトランジスタと、トランジスタのソース及びドレインの一方と接続する保持容量及びインバータと、を有し、インバータはセレクタと接続され、セレクタは、出力部と接続されているプログラマブルロジックデバイスである。
【００１９】
本発明の一態様は、トランジスタのゲートは書き込み制御線と接続され、トランジスタのソース及びドレインの他方は書き込みデータ線と接続されているプログラマブルロジックデバイスである。
【００２０】
本発明の一態様は、アレイ状の複数の記憶素子と、セレクタと、出力部と、を有するプログラマブルロジックデバイスであって、アレイ状の複数の記憶素子は、チャネルが酸化物半導体膜に形成される第１のトランジスタと、第１のトランジスタのソース及びドレインの一方と接続する保持容量及びインバータと、インバータとソース及びドレインの一方が接続する第２のトランジスタと、を有し、第２のトランジスタのソース及びドレインの他方はセレクタと接続され、第２のトランジスタのゲートは読み出し制御線と接続され、セレクタは、出力部と接続されているプログラマブルロジックデバイスである。
【００２１】
本発明の一態様は、上記第１のトランジスタのゲートは書き込み制御線と接続され、上記第１のトランジスタのソース及びドレインの他方は書き込みデータ線と接続されているプログラマブルロジックデバイスである。
【００２２】
本発明の一態様は、記憶素子と、セレクタと、プリチャージ回路と、出力部と、を有するプログラマブルロジックデバイスであって、記憶素子は、チャネルが酸化物半導体膜に形成される第１のトランジスタと、第１のトランジスタのソース及びドレインの一方とゲートが接続することによりノードを形成する第２のトランジスタと、を有し、第２のトランジスタのソース及びドレインの一方はセレクタと接続され、セレクタは、プリチャージ回路及び出力部と接続されているプログラマブルロジックデバイスである。
【００２３】
本発明の一態様は、セレクタ及び出力部の間に、ラッチ回路が設けられているプログラマブルロジックデバイスである。
【００２４】
本発明の一態様は、第１のトランジスタのゲートは書き込み制御線と接続され、第１のトランジスタのソース及びドレインの他方は書き込みデータ線と接続されているプログラマブルロジックデバイスである。
【００２５】
本発明の一態様は、ノードと接続する保持容量を備え、保持容量を介して、ノードと接続する読み出し制御線を有するプログラマブルロジックデバイスである。
【００２６】
本発明の一態様は、アレイ状の複数の記憶素子と、セレクタと、プリチャージ回路と、出力部と、を有するプログラマブルロジックデバイスであって、アレイ状の複数の記憶素子は、チャネルが酸化物半導体膜に形成される第１のトランジスタと、第１のトランジスタのソース及びドレインの一方とゲートが接続することによりノードを形成する第２のトランジスタと、第２のトランジスタのソース及びドレインの一方とソース及びドレインの一方が接続する第３のトランジスタと、を有し、第３のトランジスタのソース及びドレインの他方はセレクタと接続され、第３のトランジスタのゲートは読み出し制御線と接続され、セレクタは、プリチャージ回路及び出力部と接続されているプログラマブルロジックデバイスである。
【００２７】
本発明の一態様は、セレクタ及び出力部の間に、ラッチ回路が設けられているプログラマブルロジックデバイスである。
【００２８】
本発明の一態様は、第１のトランジスタのゲートは書き込み制御線と接続され、第１のトランジスタのソース及びドレインの他方は書き込みデータ線と接続されているプログラマブルロジックデバイスである。
【００２９】
本発明の一態様は、セレクタは、入力端子と、インバータと、トランジスタとを有する１ビットのセレクタを複数備え、それぞれの入力端子から入力された信号によってトランジスタの導通状態を決定することで、記憶素子と出力部との導通が決定されるプログラマブルロジックデバイスである。
【００３０】
本発明の一態様は、アレイ状の複数のロジックエレメントを有するプログラマブルロジックデバイスであって、ロジックエレメントは、チャネルが酸化物半導体膜に形成される第１のトランジスタと、第１のトランジスタがオフ状態となることで電気的にフローティングとなるノードと、ノードに格納されたコンフィギュレーションデータに基づいてソースとドレイン間の導通状態が決定される第２のトランジスタと、を有する複数の記憶素子と、複数の記憶素子のそれぞれと電気的に接続されたセレクタと、を有し、第２のトランジスタの導通状態と、セレクタにより複数の記憶素子のいずれか一が選択されることと、によって、ロジックエレメントにおいて所定の論理回路が設定されるプログラマブルロジックデバイスである。
【発明の効果】
【００３１】
本発明の一態様により、コンフィギュレーションメモリを少ないトランジスタ数で構成する不揮発性メモリにより形成し、コンフィギュレーションメモリの配置面積を削減したＰＬＤを提供することができる。
【００３２】
また本発明の一態様により、動的再構成への対応が容易で、起動時間が高速なＰＬＤを提供することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一態様に係るＰＬＤの一例を示す回路図。
【図２】本発明の一態様に係るＰＬＤのタイミングチャート図。
【図３】本発明の一態様に係るＰＬＤの一例を示す回路図。
【図４】本発明の一態様に係るＰＬＤのタイミングチャート図。
【図５】本発明の一態様に係るＰＬＤの一例を示す回路図。
【図６】本発明の一態様に係るＰＬＤのタイミングチャート図。
【図７】本発明の一態様に係るＰＬＤの一例を示す回路図。
【図８】本発明の一態様に係るＰＬＤのタイミングチャート図。
【図９】本発明の一態様に係るＰＬＤの一例を示す回路図。
【図１０】本発明の一態様に係るＰＬＤのタイミングチャート図。
【図１１】本発明の一態様に係るＰＬＤの一例を示す回路図。
【図１２】本発明の一態様に係るＰＬＤのタイミングチャート図。
【図１３】本発明の一態様に係るＰＬＤの一例を示す回路図及びタイミングチャート図。
【図１４】半導体装置の一形態を示す断面図。
【図１５】電子機器を説明する図。
【図１６】本発明の一態様に係るＰＬＤにおける、クロック信号生成回路の一例を示す回路図。
【発明を実施するための形態】
【００３４】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３５】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００３６】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００３７】
（実施の形態１）
本実施の形態では、本発明の一態様に係るＰＬＤについて、図１及び図２を用いて説明する。
【００３８】
（構成）
図１は、ＰＬＤのＬＥにおけるマルチプレクサの構成を示す。マルチプレクサは、記憶素子１００、１１０、１２０、１３０、トランジスタ１０４、１０５、１１４、１１５、１２４、１２５、１３４、１３５、インバータ１０７、１１８、１１９、から構成される。トランジスタ１０４、１０５、１１４、１１５、１２４、１２５、１３４、１３５は、スイッチとして機能し、これらと入力端子とインバータ１１８、１１９とによって、セレクタが構成される。図１においては、セレクタは、Ｓ０の信号が入力される入力端子と、インバータ１１８と、トランジスタ１０４、１１４、１２４、１３４とからなる１ビットのセレクタと、Ｓ１の信号が入力される入力端子と、インバータ１１９と、トランジスタ１０５、１１５、１２５、１３５とからなる１ビットのセレクタとから構成される。
【００３９】
図１において、記憶素子１００、１１０、１２０、１３０は、各々トランジスタ１個とインバータ１個と保持容量１個とで構成される。すなわち、記憶素子１００はチャネルが酸化物半導体膜に形成されるトランジスタ１とインバータ３と保持容量２とで構成され、記憶素子１１０はチャネルが酸化物半導体膜に形成されるトランジスタ１１とインバータ１３と保持容量１２とで構成され、記憶素子１２０はチャネルが酸化物半導体膜に形成されるトランジスタ２１とインバータ２３と保持容量２２とで構成され、記憶素子１３０はチャネルが酸化物半導体膜に形成されるトランジスタ３１とインバータ３３と保持容量３２とで構成される。記憶素子１００、１１０、１２０、１３０は、書き込み制御線ＷＬを「Ｈ（Ｈｉｇｈ）」とすることで、書き込みデータ線ＤＬ０乃至ＤＬ３の信号に対応した電位を保持容量ＦＤ０乃至ＦＤ３に保持することができ、保持容量ＦＤ０乃至ＦＤ３に保持した電位に応じて、配線１０３、１１３、１２３、１３３の電位を制御することができる。
【００４０】
また、信号Ｓ０、Ｓ１の電位が「Ｌ（Ｌｏｗ）」、「Ｌ」のとき、配線１０３と配線１０６が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」のとき、配線１１３と配線１０６が導通し、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」のとき、配線１２３と配線１０６が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」のとき、配線１３３と配線１０６が導通する。
【００４１】
図１において、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」、且つ、保持容量ＦＤ０に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」、且つ、保持容量ＦＤ１に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」、且つ、保持容量ＦＤ２に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」、且つ、保持容量ＦＤ３に「Ｈ」に対応する電位が保持されている場合の出力信号ＯＵＴは「Ｈ」となり、その他の場合の出力信号ＯＵＴは「Ｌ」となる。
【００４２】
一例として、保持容量ＦＤ０、ＦＤ１、ＦＤ２、ＦＤ３に各々「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」に対応する電位を保持している場合、Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」の時に出力信号ＯＵＴは「Ｈ」、その他の場合に出力信号ＯＵＴは「Ｌ」となる。すなわち、図１におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。また、別の一例として、保持容量ＦＤ０、ＦＤ１、ＦＤ２、ＦＤ３に各々「Ｈ」、「Ｈ」、「Ｈ」、「Ｌ」に対応する電位を保持している場合、Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」の時に出力信号ＯＵＴは「Ｌ」、その他の場合に出力信号ＯＵＴは「Ｈ」となる。すなわち、図１におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【００４３】
このように、図１におけるマルチプレクサは、記憶素子１００、１１０、１２０、１３０に格納する電位を変更することで、機能を変更することができる。また、当該マルチプレクサを有するＬＥの機能を変更することができる。
【００４４】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成することができる。また、記憶素子を、オフ電流の極めて低いトランジスタで構成することで、電荷を長期間保持することが可能となり、不揮発性メモリを容易に実現できる。
【００４５】
（動作）
図２は、図１に示したマルチプレクサの動作方法を示すタイミングチャートである。
【００４６】
ここで、一例として、書き込み制御線ＷＬが「Ｈ」、「Ｌ」の場合の電位を＋Ｖ、０、書き込みデータ線ＤＬ０乃至ＤＬ３が「Ｈ」、「Ｌ」の場合の電位を＋Ｖ、０、出力信号ＯＵＴが「Ｈ」、「Ｌ」の場合の電位を＋Ｖ、０、とする。
【００４７】
まず、第１のコンフィギュレーションデータの書き込み（時刻Ｔ１〜Ｔ２）について説明する。
【００４８】
時刻Ｔ１〜Ｔ２に、ＷＬを「Ｈ」、ＤＬ０を「Ｈ」、ＤＬ１を「Ｌ」、ＤＬ２を「Ｌ」、ＤＬ３を「Ｌ」、とする。このとき、ＦＤ０の電位は＋Ｖ、となる。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当し、配線１０３に「Ｌ」を出力する。また、ＦＤ１の電位は０、ＦＤ２の電位は０、ＦＤ３の電位は０、となる。これは、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当し、配線１１３、１２３、１３３に「Ｈ」を出力する。
【００４９】
時刻Ｔ３〜Ｔ４でＳ０、Ｓ１を「Ｌ」、「Ｌ」とすると、トランジスタ１０４、１０５は導通するため、配線１０３と配線１０６とは導通する。すなわち、配線１０６は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【００５０】
時刻Ｔ４〜Ｔ５でＳ０、Ｓ１を「Ｈ」、「Ｌ」とすると、トランジスタ１１４、１１５は導通するため、配線１１３と配線１０６とは導通する。すなわち、配線１０６は「Ｈ」となる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【００５１】
時刻Ｔ５〜Ｔ６でＳ０、Ｓ１を「Ｌ」、「Ｈ」とすると、トランジスタ１２４、１２５は導通するため、配線１２３と配線１０６とは導通する。すなわち、配線１０６は「Ｈ」となる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【００５２】
時刻Ｔ６〜Ｔ７でＳ０、Ｓ１を「Ｈ」、「Ｈ」とすると、トランジスタ１３４、１３５は導通するため、配線１３３と配線１０６とは導通する。すなわち、配線１０６は「Ｈ」となる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【００５３】
すなわち、図２に示すようなタイミングチャートで駆動させることによって、図１に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。
【００５４】
次に、第２のコンフィギュレーションデータの書き込み（時刻Ｔ８〜Ｔ９）について説明する。
【００５５】
時刻Ｔ８〜Ｔ９に、ＷＬを「Ｈ」、ＤＬ０を「Ｈ」、ＤＬ１を「Ｈ」、ＤＬ２を「Ｈ」、ＤＬ３を「Ｌ」、とする。このとき、ＦＤ０の電位は＋Ｖ、ＦＤ１の電位は＋Ｖ、ＦＤ２の電位は＋Ｖ、となる。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当し、配線１０３、配線１１３、配線１２３、に「Ｌ」を出力する。また、ＦＤ３の電位は０、となる。これは、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当し、配線１３３に「Ｈ」を出力する。
【００５６】
時刻Ｔ１０〜Ｔ１１でＳ０、Ｓ１を「Ｌ」、「Ｌ」とすると、トランジスタ１０４、１０５は導通するため、配線１０３と配線１０６とは導通する。すなわち、配線１０６は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【００５７】
時刻Ｔ１１〜Ｔ１２でＳ０、Ｓ１を「Ｈ」、「Ｌ」とすると、トランジスタ１１４、１１５は導通するため、配線１１３と配線１０６とは導通する。すなわち、配線１０６は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【００５８】
時刻Ｔ１２〜Ｔ１３でＳ０、Ｓ１を「Ｌ」、「Ｈ」とすると、トランジスタ１２４、１２５は導通するため、配線１２３と配線１０６とは導通する。すなわち、配線１０６は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【００５９】
時刻Ｔ１３〜Ｔ１４でＳ０、Ｓ１を「Ｈ」、「Ｈ」とすると、トランジスタ１３４、１３５は導通するため、配線１３３と配線１０６とは導通する。すなわち、配線１０６は「Ｈ」となる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【００６０】
すなわち、図２に示す駆動方法を用いることで、図１に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【００６１】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。
【００６２】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成したＰＬＤを動作させることができる。また、記憶素子を、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現したＰＬＤを動作させることができる。
【００６３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【００６４】
（実施の形態２）
次に、実施の形態１とは異なる構成の記憶素子を有する、本発明の一態様に係るＰＬＤについて、図３及び図４を用いて説明する。
（構成）
図３は、ＰＬＤのＬＥにおけるマルチプレクサの構成で、図１とは異なる構成を示す。マルチプレクサは、記憶素子２００、２０１、２１０、２１１、２２０（図示せず）、２２１（図示せず）、２３０、２３１、トランジスタ２０４、２０５、２１４、２１５、２２４（図示せず）、２２５（図示せず）、２３４、２３５、インバータ２０７、２１８、２１９から構成される。トランジスタ２０４、２０５、２１４、２１５、２２４、２２５、２３４、２３５は、スイッチとして機能し、これらと入力端子とインバータ２１８、２１９とによって、セレクタが構成される。図３においては、セレクタは、Ｓ０の信号が入力される入力端子と、インバータ２１８と、トランジスタ２０４、２１４、２２４、２３４とからなる１ビットのセレクタと、Ｓ１の信号が入力される入力端子と、インバータ２１９と、トランジスタ２０５、２１５、２２５、２３５とからなる１ビットのセレクタとから構成される。
【００６５】
図３において、記憶素子２００、２０１、２１０、２１１、２２０、２２１、２３０、２３１は、各々トランジスタ２個とインバータ１個と保持容量１個とで構成される。すなわち、記憶素子２００はチャネルが酸化物半導体膜に形成されるトランジスタ１ａとインバータ３ａと保持容量２ａとトランジスタ４ａとで構成され、記憶素子２０１はチャネルが酸化物半導体膜に形成されるトランジスタ１ｂとインバータ３ｂと保持容量２ｂとトランジスタ４ｂとで構成され、記憶素子２１０はチャネルが酸化物半導体膜に形成されるトランジスタ１１ａとインバータ１３ａと保持容量１２ａとトランジスタ１４ａとで構成され、記憶素子２１１はチャネルが酸化物半導体膜に形成されるトランジスタ１１ｂとインバータ１３ｂと保持容量１２ｂとトランジスタ１４ｂとで構成され、記憶素子２３０はチャネルが酸化物半導体膜に形成されるトランジスタ３１ａとインバータ３３ａと保持容量３２ａとトランジスタ３４ａとで構成され、記憶素子２３１はチャネルが酸化物半導体膜に形成されるトランジスタ３１ｂとインバータ３３ｂと保持容量３２ｂとトランジスタ３４ｂとで構成される。記憶素子２００（２０１）、２１０（２１１）、２２０（２２１）、２３０（２３１）は、書き込み制御線ＷＬ０（ＷＬ１）を「Ｈ」とすることで、書き込みデータ線ＤＬ１０（ＤＬ０）、ＤＬ１１（ＤＬ１）、ＤＬ１２（ＤＬ２）、ＤＬ１３（ＤＬ３）の信号に対応した電位を保持容量ＦＤ１０（ＦＤ１１）、ＦＤ１２（ＦＤ１３）、ＦＤ１４（ＦＤ１５）、ＦＤ１６（ＦＤ１７）に保持することができる。また、読み出し制御線ＲＬ０（ＲＬ１）を「Ｈ」とすることで、保持容量ＦＤ１０（ＦＤ１１）、ＦＤ１２（ＦＤ１３）、ＦＤ１４（ＦＤ１５）、ＦＤ１６（ＦＤ１７）に保持した電位に応じて、配線２０３、２１３、２２３（図示せず）、２３３の電位を制御することができる。
【００６６】
また、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」のとき、配線２０３と配線２０６が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」のとき、配線２１３と配線２０６が導通し、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」のとき、配線２２３と配線２０６が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」のとき、配線２３３と配線２０６が導通する。
【００６７】
図３において、読み出し制御線ＲＬ０を「Ｈ」とすると、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」、且つ、保持容量ＦＤ１０に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」、且つ、保持容量ＦＤ１２に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」、且つ、保持容量ＦＤ１４に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」、且つ、保持容量ＦＤ１６に「Ｈ」に対応する電位が保持されている場合の出力信号ＯＵＴは「Ｈ」となり、その他の場合の出力信号ＯＵＴは「Ｌ」となる。
【００６８】
同様に、図３において、読み出し制御線ＲＬ１を「Ｈ」とすると、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」、且つ、保持容量ＦＤ１１に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」、且つ、保持容量ＦＤ１３に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」、且つ、保持容量ＦＤ１５に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」、且つ、保持容量ＦＤ１７に「Ｈ」に対応する電位が保持されている場合の出力信号ＯＵＴは「Ｈ」となり、その他の場合の出力信号ＯＵＴは「Ｌ」となる。
【００６９】
一例として、保持容量ＦＤ１０、ＦＤ１２、ＦＤ１４、ＦＤ１６に各々「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」に対応する電位を保持し、保持容量ＦＤ１１、ＦＤ１３、ＦＤ１５、ＦＤ１７に各々「Ｈ」、「Ｈ」、「Ｈ」、「Ｌ」に対応する電位を保持している場合を考える。
【００７０】
読み出し制御線ＲＬ０を「Ｈ」とすると、Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」の時に出力信号ＯＵＴは「Ｈ」、その他の場合に出力信号ＯＵＴは「Ｌ」となる。すなわち、図３におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。
【００７１】
また、読み出し制御線ＲＬ１を「Ｈ」とすると、Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」の時に出力信号ＯＵＴは「Ｌ」、その他の場合に出力信号ＯＵＴは「Ｈ」となる。すなわち、図３におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【００７２】
このように、図３におけるマルチプレクサは、記憶素子２００、２０１、２１０、２１１、２２０、２２１、２３０、２３１に格納する電位を変更することで、機能を変更することができる。また、当該マルチプレクサを有するＬＥの機能を変更することができる。特に、読み出し制御線ＲＬ０、ＲＬ１を制御することで、即座にマルチプレクサの機能を変更することができる。
【００７３】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。
【００７４】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成することができる。また、記憶素子において、少なくとも保持容量に電位を与えるトランジスタを、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現できる。さらに、複数のコンフィギュレーションデータを格納でき、読み出し制御線ＲＬ０、ＲＬ１のいずれかを選択することで、コンフィギュレーションデータの切り替えを行うことができるので、読み出しに要する時間を削減し、したがって、短時間でのコンフィギュレーションデータの切り替えを行うことができる。なお、ここではコンフィギュレーションデータを２組格納する構成を示したが、３組以上のコンフィギュレーションデータを格納する構成とすることも可能である。
【００７５】
また、このような構成とすることで、コンフィギュレーションメモリの配置面積を削減することができ、複数の組のコンフィギュレーションデータを格納することができ、したがって、動的再構成を容易に行うことのできるＰＬＤを提供することができる。
【００７６】
（動作）
図４は、図３に示したマルチプレクサの動作方法を示すタイミングチャートである。
【００７７】
まず、第１のコンフィギュレーションデータの書き込み（時刻Ｔ１〜Ｔ２）について説明する。
【００７８】
時刻Ｔ１〜Ｔ２に、ＷＬ０を「Ｈ」、ＷＬ１を「Ｌ」、ＲＬ０を「Ｌ」、ＲＬ１を「Ｌ」、ＤＬ１０を「Ｈ」、ＤＬ１１を「Ｌ」、ＤＬ１２を「Ｌ」、ＤＬ１３を「Ｌ」、とする。また、ＤＬ０乃至ＤＬ３は「Ｌ」である（図示しない。）。このとき、ＦＤ１０の電位は＋Ｖ、となる。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。また、ＦＤ１２の電位は０、ＦＤ１４の電位は０、ＦＤ１６の電位は０、となる。すなわち、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。
【００７９】
次に、第２のコンフィギュレーションデータの書き込み（時刻Ｔ２〜Ｔ３）について説明する。
【００８０】
時刻Ｔ２〜Ｔ３に、ＷＬ０を「Ｌ」、ＷＬ１を「Ｈ」、ＲＬ０を「Ｌ」、ＲＬ１を「Ｌ」、ＤＬ１０を「Ｈ」、ＤＬ１１を「Ｈ」、ＤＬ１２を「Ｈ」、ＤＬ１３を「Ｌ」、とする。このとき、ＦＤ１１の電位は＋Ｖ、ＦＤ１３の電位は＋Ｖ、ＦＤ１５の電位は＋Ｖ、となる。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。また、ＦＤ１７の電位は０、となる。すなわち、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。
【００８１】
次に、コンフィギュレ−ションデータの第１の切り替え（時刻Ｔ３〜Ｔ７）について説明する。
【００８２】
時刻Ｔ３にＲＬ０を「Ｈ」、ＲＬ１を「Ｌ」とする。この時、配線２０３は「Ｌ」、配線２１３、２２３、２３３は「Ｈ」となる。
【００８３】
時刻Ｔ３でＳ０、Ｓ１を「Ｌ」、「Ｌ」とすると、トランジスタ２０４、２０５は導通するため、配線２０３と配線２０６とは導通する。すなわち、配線２０６は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【００８４】
時刻Ｔ４でＳ０、Ｓ１を「Ｈ」、「Ｌ」とすると、トランジスタ２１４、２１５は導通するため、配線２１３と配線２０６とは導通する。すなわち、配線２０６は「Ｈ」となる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【００８５】
時刻Ｔ５でＳ０、Ｓ１を「Ｌ」、「Ｈ」とすると、トランジスタ２２４、２２５は導通するため、配線２２３と配線２０６とは導通する。すなわち、配線２０６は「Ｈ」となる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【００８６】
時刻Ｔ６でＳ０、Ｓ１を「Ｈ」、「Ｈ」とすると、トランジスタ２３４、２３５は導通するため、配線２３３と配線２０６とは導通する。すなわち、配線２０６は「Ｈ」となる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【００８７】
すなわち、図４に示す駆動方法を用いることで、図３に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。
【００８８】
次に、コンフィギュレ−ションデータの第２の切り替え（時刻Ｔ７〜Ｔ１１）について説明する。
【００８９】
時刻Ｔ７にＲＬ０を「Ｌ」、ＲＬ１を「Ｈ」とする。この時、配線２０３、２１３、２２３は「Ｌ」、配線２３３は「Ｈ」となる。
【００９０】
時刻Ｔ７でＳ０、Ｓ１を「Ｌ」、「Ｌ」とすると、トランジスタ２０４、２０５は導通するため、配線２０３と配線２０６とは導通する。すなわち、配線２０６は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【００９１】
時刻Ｔ８でＳ０、Ｓ１を「Ｈ」、「Ｌ」とすると、トランジスタ２１４、２１５は導通するため、配線２１３と配線２０６とは導通する。すなわち、配線２０６は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【００９２】
時刻Ｔ９でＳ０、Ｓ１を「Ｌ」、「Ｈ」とすると、トランジスタ２２４、２２５は導通するため、配線２２３と配線２０６とは導通する。すなわち、配線２０６は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【００９３】
時刻Ｔ１０でＳ０、Ｓ１を「Ｈ」、「Ｈ」とすると、トランジスタ２３４、２３５は導通するため、配線２３３と配線２０６とは導通する。すなわち、配線２０６は「Ｈ」となる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【００９４】
すなわち、図４に示す駆動方法を用いることで、図３に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【００９５】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。
【００９６】
また、ここでは、コンフィギュレーションデータを変更する際には、ＲＬ０、ＲＬ１を共に「Ｌ」とする構成、すなわち、ＰＬＤの動作を停止中にコンフィギュレーションデータを変更する構成を示したが、１組のコンフィギュレーションデータにしたがって動作中に、他の組のコンフィギュレーションデータを変更する構成も可能である。すなわち、ＲＬ０を「Ｈ」、ＲＬ１を「Ｌ」とし、ＦＤ１０、ＦＤ１２、ＦＤ１４、ＦＤ１６に格納したコンフィギュレーションデータにしたがってＰＬＤが動作している際に、ＷＬ０を「Ｌ」、ＷＬ１を「Ｈ」とし、ＦＤ１１、ＦＤ１３、ＦＤ１５、ＦＤ１７に格納されているコンフィギュレーションデータを変更する構成も可能である。
【００９７】
また、ここでは記憶素子にコンフィギュレーションデータを２組格納し、切り替える構成を示したが、３組以上のコンフィギュレーションデータを記憶素子に格納し、切り替える構成とすることも可能である。また、３組以上のコンフィギュレーションデータのうちの１組にしたがって動作中に、他の組のコンフィギュレーションデータを変更することができる。
【００９８】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを有するＰＬＤを動作させることができる。また、記憶素子において、少なくとも保持容量に電位を与えるトランジスタを、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現し、当該不揮発性メモリをコンフィギュレーションメモリとするＰＬＤを動作させることができる。また、コンフィギュレーションメモリの配置面積を削減することも容易となり、したがって、複数のコンフィギュレーションデータを格納することができ、ＰＬＤの動的再構成を短時間で行うことができる。
【００９９】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１００】
（実施の形態３）
次に、実施の形態１及び２とは異なる構成の記憶素子を有する、本発明の一態様に係るＰＬＤについて、図５及び図６を用いて説明する。すなわち、実施の形態１及び２では、記憶素子にインバータ（ＣＭＯＳ回路）を用いたスタティックな記憶素子であるのに対し、本実施の形態においては、容量素子及び読み出し制御線を有するダイナミックな記憶素子を用いる点で異なる。
【０１０１】
（構成）
図５は、ＰＬＤのＬＥにおけるマルチプレクサの構成を示す。マルチプレクサは、記憶素子３４０、３５０、３６０、３７０、トランジスタ３０４、３０５、３１４、３１５、３２４、３２５、３３４、３３５、ラッチ回路３０６、トランジスタ３０７、インバータ３０８、３１８、３１９、トランジスタ３０９、から構成される。トランジスタ３０４、３０５、３１４、３１５、３２４、３２５、３３４、３３５は、スイッチとして機能し、これらと入力端子とインバータ３１８、３１９とによって、セレクタが構成される。図５においては、セレクタは、Ｓ０の信号が入力される入力端子と、インバータ３１８と、トランジスタ３０４、３１４、３２４、３３４とからなる１ビットのセレクタと、Ｓ１の信号が入力される入力端子と、インバータ３１９と、トランジスタ３０５、３１５、３２５、３３５とからなる１ビットのセレクタとから構成される。
【０１０２】
なお、本実施の形態に示すマルチプレクサにおいては、ラッチ回路３０６を有する構成としているが、ラッチ回路３０６が無い構成としても構わない。
【０１０３】
図５において、記憶素子３４０、３５０、３６０、３７０は、各々トランジスタ２個と保持容量１個で構成される。すなわち、記憶素子３４０はチャネルが酸化物半導体膜に形成されるトランジスタ４１と保持容量４３とトランジスタ４２とで構成され、記憶素子３５０はチャネルが酸化物半導体膜に形成されるトランジスタ５１と保持容量５３とトランジスタ５２とで構成され、記憶素子３６０はチャネルが酸化物半導体膜に形成されるトランジスタ６１と保持容量６３とトランジスタ６２とで構成され、記憶素子３７０はチャネルが酸化物半導体膜に形成されるトランジスタ７１と保持容量７３とトランジスタ７２とで構成される。記憶素子３４０、３５０、３６０、３７０は、書き込み制御線ＷＬを「Ｈ」とすることで、書き込みデータ線ＤＬ２０乃至ＤＬ２３の信号に対応した電位を保持容量ＦＤ２０乃至ＦＤ２３に保持することができ、読み出し制御線ＲＬを「Ｈ」とすることで、保持容量ＦＤ２０乃至ＦＤ２３に保持した電位に応じて、配線３１６と配線３０３、３１３、３２３、３３３との導通を制御することができる。
【０１０４】
また、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」のとき、配線３０３と配線３１７が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」のとき、配線３１３と配線３１７が導通し、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」のとき、配線３２３と配線３１７が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」のとき、配線３３３と配線３１７が導通する。
【０１０５】
図５において、ＰＣ（Ｐｒｅ−Ｃｈａｒｇｅ）を一旦「Ｌ」とした後に「Ｈ」とし、読み出し制御線ＲＬを「Ｈ」とすると、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」、且つ、保持容量ＦＤ２０に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」、且つ、保持容量ＦＤ２１に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」、且つ、保持容量ＦＤ２２に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」、且つ、保持容量ＦＤ２３に「Ｈ」に対応する電位が保持されている場合の出力信号ＯＵＴは「Ｈ」、その他の場合の出力信号ＯＵＴは「Ｌ」となる。
【０１０６】
一例として、保持容量ＦＤ２０、ＦＤ２１、ＦＤ２２、ＦＤ２３に各々「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」に対応する電位を保持している場合、Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」の時に出力信号ＯＵＴは「Ｈ」、その他の場合に出力信号ＯＵＴは「Ｌ」となる。すなわち、図５におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。また、別の一例として、保持容量ＦＤ２０、ＦＤ２１、ＦＤ２２、ＦＤ２３に各々「Ｈ」、「Ｈ」、「Ｈ」、「Ｌ」に対応する電位を保持している場合、Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」の時に出力信号ＯＵＴは「Ｌ」、その他の場合に出力信号ＯＵＴは「Ｈ」となる。すなわち、図５におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【０１０７】
このように、図５におけるマルチプレクサは、記憶素子３４０、３５０、３６０、３７０に格納する電位を変更することで、機能を変更することができる。また、当該マルチプレクサを有するＬＥの機能を変更することができる。
【０１０８】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。
【０１０９】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成することができる。また、記憶素子において、少なくとも保持容量に電位を与えるトランジスタを、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現できる。
【０１１０】
（動作）
図６は、図５に示したマルチプレクサの動作方法を示すタイミングチャートである。
【０１１１】
ここで、一例として、書き込み制御線ＷＬが「Ｈ」、「Ｌ」の場合の電位を＋Ｖ、−Ｖ、読み出し制御線ＲＬが「Ｈ」、「Ｌ」の場合の電位を＋Ｖ、０、書き込みデータ線ＤＬ２０乃至ＤＬ２３が「Ｈ」、「Ｌ」の場合の電位を０、−Ｖ、配線３１６、３１７、出力信号ＯＵＴが「Ｈ」、「Ｌ」の場合の電位を＋Ｖ、０、とする。
【０１１２】
まず、コンフィギュレーションデータの第１の書き込み（時刻Ｔ１〜Ｔ２）について説明する。
【０１１３】
時刻Ｔ１〜Ｔ２に、ＷＬを「Ｈ」、ＲＬを「Ｌ」、ＤＬ２０を「Ｈ」、ＤＬ２１を「Ｌ」、ＤＬ２２を「Ｌ」、ＤＬ２３を「Ｌ」、とする。このとき、ＦＤ２０の電位は０、となる。これは、スイッチを導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。また、ＦＤ２１の電位は−Ｖ、ＦＤ２２の電位は−Ｖ、ＦＤ２３の電位は−Ｖ、となる。これは、スイッチを非導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。
【０１１４】
なお、コンフィギュレーションデータの第１の書き込みに際して、ＰＣを常に「Ｌ」として、配線３１７の電位を「Ｈ」に一定とすることが好ましい。このような構成とすることで、コンフィギュレーションデータの書き込み中の消費電力を削減することができる。また、配線３１７にラッチ回路３０６を設けることが好ましい。このような構成とすることで、ＰＣを常に「Ｈ」としても、配線３１７の電位が浮遊電位となることを防止でき、配線３１７の電位を入力電位とするインバータ３０８で過大な電流が生じることを防止できる。
【０１１５】
次に、コンフィギュレ−ションデータの第１の切り替え（時刻Ｔ３〜Ｔ７）について説明する。
【０１１６】
時刻Ｔ３にＲＬを「Ｈ」とする。この時、記憶素子３４０は導通、記憶素子３５０、３６０、３７０は非導通となる。したがって、配線３１６と配線３０３とは導通し、配線３１６と配線３１３、３２３、３３３とは非導通となる。
【０１１７】
時刻Ｔ３でＳ０、Ｓ１を「Ｌ」、「Ｌ」とし、時刻Ｔ３後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３０４、３０５は導通するため、配線３０３と配線３１７とは導通する。すなわち、配線３１６と配線３１７とは導通し、配線３１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０１１８】
時刻Ｔ４でＳ０、Ｓ１を「Ｈ」、「Ｌ」とし、時刻Ｔ４後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３１４、３１５は導通するため、配線３１３と配線３１７とは導通する。しかし、配線３１６と配線３１３とは非導通のため、配線３１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１１９】
時刻Ｔ５でＳ０、Ｓ１を「Ｌ」、「Ｈ」とし、時刻Ｔ５後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３２４、３２５は導通するため、配線３２３と配線３１７とは導通する。しかし、配線３１６と配線３２３とは非導通のため、配線３１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１２０】
時刻Ｔ６でＳ０、Ｓ１を「Ｈ」、「Ｈ」とし、時刻Ｔ６後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３３４、３３５は導通するため、配線３３３と配線３１７とは導通する。しかし、配線３１６と配線３３３とは非導通のため、配線３１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１２１】
すなわち、図６に示す駆動方法を用いることで、図５に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。
【０１２２】
次ぎに、コンフィギュレーションデータの第２の書き込み（時刻Ｔ８〜Ｔ９）について説明する。
【０１２３】
時刻Ｔ８〜Ｔ９に、ＷＬを「Ｈ」、ＲＬを「Ｌ」、ＤＬ２０を「Ｈ」、ＤＬ２１を「Ｈ」、ＤＬ２２を「Ｈ」、ＤＬ２３を「Ｌ」、とする。このとき、ＦＤ２０の電位は０、ＦＤ２１の電位は０、ＦＤ２２の電位は０、となる。これは、スイッチを導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。また、ＦＤ２３の電位は−Ｖ、となる。これは、スイッチを非導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。
【０１２４】
なお、コンフィギュレーションデータの第２の書き込みに際して、ＰＣを常に「Ｌ」として、配線３１７の電位を「Ｈ」に一定とすることが好ましい。このような構成とすることで、コンフィギュレーションデータの書き込み中の消費電力を削減することができる。また、配線３１７にラッチ回路３０６を設けることが好ましい。このような構成とすることで、ＰＣを常に「Ｈ」としても、配線３１７の電位が浮遊電位となることを防止でき、配線３１７の電位を入力電位とするインバータ３０８で過大な電流が生じることを防止できる。
【０１２５】
次に、コンフィギュレ−ションデータの第２の切り替え（時刻Ｔ１０〜Ｔ１４）について説明する。
【０１２６】
時刻Ｔ１０にＲＬを「Ｈ」とする。この時、記憶素子３４０、３５０、３６０は導通、記憶素子３７０は非導通となる。したがって、配線３１６と配線３０３、３１３、３２３とは導通し、配線３１６と配線３３３とは非導通となる。
【０１２７】
時刻Ｔ１０でＳ０、Ｓ１を「Ｌ」、「Ｌ」とし、時刻Ｔ１０後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３０４、３０５は導通するため、配線３０３と配線３１７とは導通する。すなわち、配線３１６と配線３１７とは導通し、配線３１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０１２８】
時刻Ｔ１１でＳ０、Ｓ１を「Ｈ」、「Ｌ」とし、時刻Ｔ１１後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３１４、３１５は導通するため、配線３１３と配線３１７とは導通する。すなわち、配線３１６と配線３１７とは導通し、配線３１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０１２９】
時刻Ｔ１２でＳ０、Ｓ１を「Ｌ」、「Ｈ」とし、時刻Ｔ１２後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３２４、３２５は導通するため、配線３２３と配線３１７とは導通する。すなわち、配線３１６と配線３１７とは導通し、配線３１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０１３０】
時刻Ｔ１３でＳ０、Ｓ１を「Ｈ」、「Ｈ」とし、時刻Ｔ１３後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３３４、３３５は導通するため、配線３３３と配線３１７とは導通する。しかし、配線３１６と配線３３３とは非導通のため、配線３１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１３１】
すなわち、図６に示す駆動方法を用いることで、図５に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【０１３２】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。
【０１３３】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成したＰＬＤを動作させることができる。また、記憶素子において、少なくとも保持容量に電位を与えるトランジスタを、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現したＰＬＤを動作させることができる。
【０１３４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１３５】
（実施の形態４）
次に、実施の形態１乃至３とは異なる構成の記憶素子を有する、本発明の一態様に係るＰＬＤについて、図７及び図８を用いて説明する。本実施の形態に示す記憶素子は、実施の形態３で説明した記憶素子の保持容量の代わりに、トランジスタ数を増加させた構成である。
【０１３６】
（構成）
図７に示すマルチプレクサは、記憶素子４００乃至４０２、４１０乃至４１２、４２０（図示せず）乃至４２２（図示せず）、４３０乃至４３２、トランジスタ４０４、４０５、４１４、４１５、４２４（図示せず）、４２５（図示せず）、４３４、４３５、ラッチ回路４０６、トランジスタ４０７、インバータ４０８、４１８、４１９、トランジスタ４０９、から構成される。トランジスタ４０４、４０５、４１４、４１５、４２４、４２５、４３４、４３５は、スイッチとして機能し、これらと入力端子とインバータ４１８、４１９とによって、セレクタが構成される。図７においては、セレクタは、Ｓ０の信号が入力される入力端子と、インバータ４１８と、トランジスタ４０４、４１４、４２４、４３４とからなる１ビットのセレクタと、Ｓ１の信号が入力される入力端子と、インバータ４１９と、トランジスタ４０５、４１５、４２５、４３５とからなる１ビットのセレクタとから構成される。
【０１３７】
図７において、記憶素子４００乃至４０２、４１０乃至４１２、４２０乃至４２２、４３０乃至４３２は、各々トランジスタ３個で構成される。すなわち、記憶素子４００はチャネルが酸化物半導体膜に形成されるトランジスタ４５ａと、トランジスタ４６ａとトランジスタ４７ａとで構成され、記憶素子４０１はチャネルが酸化物半導体膜に形成されるトランジスタ４５ｂと、トランジスタ４６ｂとトランジスタ４７ｂとで構成され、記憶素子４０２はチャネルが酸化物半導体膜に形成されるトランジスタ４５ｃと、トランジスタ４６ｃとトランジスタ４７ｃとで構成され、記憶素子４１０はチャネルが酸化物半導体膜に形成されるトランジスタ５５ａと、トランジスタ５６ａとトランジスタ５７ａとで構成され、記憶素子４１１はチャネルが酸化物半導体膜に形成されるトランジスタ５５ｂと、トランジスタ５６ｂとトランジスタ５７ｂとで構成され、記憶素子４１２はチャネルが酸化物半導体膜に形成されるトランジスタ５５ｃと、トランジスタ５６ｃとトランジスタ５７ｃとで構成され、記憶素子４３０はチャネルが酸化物半導体膜に形成されるトランジスタ６５ａと、トランジスタ６６ａとトランジスタ６７ａとで構成され、記憶素子４３１はチャネルが酸化物半導体膜に形成されるトランジスタ６５ｂと、トランジスタ６６ｂとトランジスタ６７ｂとで構成され、記憶素子４３２はチャネルが酸化物半導体膜に形成されるトランジスタ６５ｃと、トランジスタ６６ｃとトランジスタ６７ｃとで構成される。記憶素子４００乃至４０２、４１０乃至４１２、４２０乃至４２２、４３０乃至４３２は、書き込み制御線ＷＬ０乃至ＷＬ２のいずれかを「Ｈ」とすることで、書き込みデータ線ＤＬ３０乃至ＤＬ３３の信号に対応した電位を保持容量ＦＤ３０乃至ＦＤ３２、ＦＤ３３乃至ＦＤ３５、ＦＤ３６乃至ＦＤ３８、ＦＤ３９乃至ＦＤ４１に保持することができ、読み出し制御線ＲＬ０乃至ＲＬ２のいずれかを「Ｈ」とすることで、ＦＤ３０乃至ＦＤ３２、ＦＤ３３乃至ＦＤ３５、ＦＤ３６乃至ＦＤ３８、ＦＤ３９乃至ＦＤ４１に保持した電位に応じて、配線４１６と配線４０３、４１３、４２３（図示せず）、４３３との導通を制御することができる。
【０１３８】
また、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」のとき、配線４０３と配線４１７が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」のとき、配線４１３と配線４１７が導通し、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」のとき、配線４２３と配線４１７が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」のとき、配線４３３と配線４１７が導通する。
【０１３９】
図７において、ＰＣを一旦「Ｌ」とした後に「Ｈ」とし、読み出し制御線ＲＬ０を「Ｈ」とすると、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」、且つ、保持容量ＦＤ３０に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」、且つ、保持容量ＦＤ３３に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」、且つ、保持容量ＦＤ３６に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」、且つ、保持容量ＦＤ３９に「Ｈ」に対応する電位が保持されている場合の出力信号ＯＵＴは「Ｈ」、その他の場合の出力信号ＯＵＴは「Ｌ」となる。
【０１４０】
同様に、図７において、ＰＣを一旦「Ｌ」とした後に「Ｈ」とし、読み出し制御線ＲＬ１を「Ｈ」とすると、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」、且つ、保持容量ＦＤ３１に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」、且つ、保持容量ＦＤ３４に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」、且つ、保持容量ＦＤ３７に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」、且つ、保持容量ＦＤ４０に「Ｈ」に対応する電位が保持されている場合の出力信号ＯＵＴは「Ｈ」、その他の場合の出力信号ＯＵＴは「Ｌ」となる。
【０１４１】
同様に、図７において、ＰＣを一旦「Ｌ」とした後に「Ｈ」とし、読み出し制御線ＲＬ２を「Ｈ」とすると、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」、且つ、保持容量ＦＤ３２に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」、且つ、保持容量ＦＤ３５に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」、且つ、保持容量ＦＤ３８に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」、且つ、保持容量ＦＤ４１に「Ｈ」に対応する電位が保持されている場合の出力信号ＯＵＴは「Ｈ」、その他の場合の出力信号ＯＵＴは「Ｌ」となる。
【０１４２】
一例として、保持容量ＦＤ３０、ＦＤ３３、ＦＤ３６、ＦＤ３９に各々「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」に対応する電位を保持し、保持容量ＦＤ３１、ＦＤ３４、ＦＤ３７、ＦＤ４０に各々「Ｈ」、「Ｈ」、「Ｈ」、「Ｌ」に対応する電位を保持し、保持容量ＦＤ３２、ＦＤ３５、ＦＤ３８、ＦＤ４１に各々「Ｌ」、「Ｈ」、「Ｈ」、「Ｌ」に対応する電位を保持している場合を考える。
【０１４３】
読み出し制御線ＲＬ０を「Ｈ」とすると、Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」の時に出力信号ＯＵＴは「Ｈ」、その他の場合に出力信号ＯＵＴは「Ｌ」となる。すなわち、図７におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。
【０１４４】
また、読み出し制御線ＲＬ１を「Ｈ」とすると、Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」の時に出力信号ＯＵＴは「Ｌ」、その他の場合に出力信号ＯＵＴは「Ｈ」となる。すなわち、図７におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【０１４５】
また、読み出し制御線ＲＬ２を「Ｈ」とすると、Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」及び「Ｌ」、「Ｈ」の時に出力信号ＯＵＴは「Ｈ」、その他の場合に出力信号ＯＵＴは「Ｌ」となる。すなわち、図７におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする排他的論理和と等価な回路となる。
【０１４６】
このように、図７におけるマルチプレクサは、記憶素子４００乃至４０２、４１０乃至４１２、４２０乃至４２２、４３０乃至４３２に格納する電位を変更することで、機能を変更することができる。また、当該マルチプレクサを有するＬＥの機能を変更することができる。特に、読み出し制御線ＲＬ０乃至ＲＬ２を制御することで、即座にマルチプレクサの機能を変更することができる。
【０１４７】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。
【０１４８】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成することができる。また、記憶素子を、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現できる。さらに、複数のコンフィギュレーションデータを格納でき、読み出し制御線ＲＬ０、ＲＬ１、ＲＬ２のいずれかを選択することで、コンフィギュレーションデータの切り替えを行うことができるので、読み出しに要する時間を削減し、したがって、短時間でのコンフィギュレーションデータの切り替えを行うことができる。なお、ここではコンフィギュレーションデータを３組格納する構成を示したが、３組以上のコンフィギュレーションデータを格納する構成とすることも可能である。
【０１４９】
また、このような構成とすることで、コンフィギュレーションメモリの配置面積を削減することができ、複数の組のコンフィギュレーションデータを格納することができ、したがって、動的再構成を容易に行うことのできるＰＬＤを提供することができる。
【０１５０】
（動作）
図８は、図７に示したマルチプレクサの動作方法を示すタイミングチャートである。
【０１５１】
まず、第１のコンフィギュレーションデータの書き込み（時刻Ｔ１〜Ｔ２）について説明する。
【０１５２】
時刻Ｔ１〜Ｔ２に、ＷＬ０を「Ｈ」、ＷＬ１を「Ｌ」、ＲＬ０を「Ｌ」、ＲＬ１を「Ｌ」、ＤＬ３０を「Ｈ」、ＤＬ３１を「Ｌ」、ＤＬ３２を「Ｌ」、ＤＬ３３を「Ｌ」、とする。このとき、ＦＤ３０の電位はＶ、となる。これは、スイッチを導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。また、ＦＤ３３の電位は０、ＦＤ３６の電位は０、ＦＤ３９の電位は０、となる。これは、スイッチを非導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。
【０１５３】
次に、第２のコンフィギュレーションデータの書き込み（時刻Ｔ２〜Ｔ３）について説明する。
【０１５４】
時刻Ｔ２〜Ｔ３に、ＷＬ０を「Ｈ」、ＷＬ１を「Ｈ」、ＲＬ０を「Ｌ」、ＲＬ１を「Ｌ」、ＤＬ３０を「Ｈ」、ＤＬ３１を「Ｈ」、ＤＬ３２を「Ｈ」、ＤＬ３３を「Ｌ」、とする。このとき、ＦＤ３０の電位は＋Ｖ、ＦＤ３３の電位は＋Ｖ、ＦＤ３６の電位は＋Ｖ、となる。これは、スイッチを導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。また、ＦＤ３９の電位は０、となる。これは、スイッチを非導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。
【０１５５】
なお、第１及び第２のコンフィギュレーションデータの書き込みに際して、ＰＣを常に「Ｌ」として、配線４１７の電位を「Ｈ」に一定とすることが好ましい。このような構成とすることで、コンフィギュレーションデータの書き込み中の消費電力を削減することができる。また、配線４１７にラッチ回路４０６を設けることが好ましい。このような構成とすることで、ＰＣを常に「Ｈ」としても、配線４１７の電位が浮遊電位となることを防止でき、配線４１７の電位を入力電位とするインバータ４０８で過大な電流が生じることを防止できる。
【０１５６】
次に、コンフィギュレ−ションデータの第１の切り替え（時刻Ｔ３〜Ｔ７）について説明する。
【０１５７】
時刻Ｔ３にＲＬ０を「Ｈ」、ＲＬ１を「Ｌ」とする。この時、記憶素子４００は導通、記憶素子４１０、４２０、４３０、４０１、４１１、４２１、４３１、４０２、４１２、４２２、４３２は非導通となる。したがって、配線４１６と配線４０３とは導通し、配線４１６と配線４１３、４２３、４３３とは非導通となる。
【０１５８】
時刻Ｔ３でＳ０、Ｓ１を「Ｌ」、「Ｌ」とし、時刻Ｔ３後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ４０４、４０５は導通するため、配線４０３と配線４１７とは導通する。すなわち、配線４１６と配線４１７とは導通し、配線４１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０１５９】
時刻Ｔ４でＳ０、Ｓ１を「Ｈ」、「Ｌ」とし、時刻Ｔ４後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ４１４、４１５は導通するため、配線４１３と配線４１７とは導通する。しかし、配線４１６と配線４１３とは非導通のため、配線４１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１６０】
時刻Ｔ５でＳ０、Ｓ１を「Ｌ」、「Ｈ」とし、時刻Ｔ５後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ４２４、４２５は導通するため、配線４２３と配線４１７とは導通する。しかし、配線４１６と配線４２３とは非導通のため、配線４１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１６１】
時刻Ｔ６でＳ０、Ｓ１を「Ｈ」、「Ｈ」とし、時刻Ｔ６後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ４３４、４３５は導通するため、配線４３３と配線４１７とは導通する。しかし、配線４１６と配線４３３とは非導通のため、配線４１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１６２】
すなわち、図８に示す駆動方法を用いることで、図７に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。
【０１６３】
次に、コンフィギュレ−ションデータの第２の切り替え（時刻Ｔ７〜Ｔ１１）について説明する。
【０１６４】
時刻Ｔ７にＲＬ０を「Ｌ」、ＲＬ１を「Ｈ」とする。この時、記憶素子４００、４１０、４２０は導通、記憶素子４３０、４０１、４１１、４２１、４３１、４０２、４１２、４２２、４３２は非導通となる。したがって、配線４１６と配線４０３、４１３、４２３とは導通し、配線４１６と配線４３３とは非導通となる。
【０１６５】
時刻Ｔ７でＳ０、Ｓ１を「Ｌ」、「Ｌ」とし、時刻Ｔ７後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ４０４、４０５は導通するため、配線４０３と配線４１７とは導通する。すなわち、配線４１６と配線４１７とは導通し、配線４１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０１６６】
時刻Ｔ８でＳ０、Ｓ１を「Ｈ」、「Ｌ」とし、時刻Ｔ８後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ４１４、４１５は導通するため、配線４１３と配線４１７とは導通する。すなわち、配線４１６と配線４１７とは導通し、配線４１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０１６７】
時刻Ｔ９でＳ０、Ｓ１を「Ｌ」、「Ｈ」とし、時刻Ｔ９後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ４２４、４２５は導通するため、配線４２３と配線４１７とは導通する。すなわち、配線４１６と配線４１７とは導通し、配線４１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０１６８】
時刻Ｔ１０でＳ０、Ｓ１を「Ｈ」、「Ｈ」とし、時刻Ｔ１０後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ４３４、４３５は導通するため、配線４３３と配線４１７とは導通する。しかし、配線４１６と配線４３３とは非導通のため、配線４１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１６９】
すなわち、図８に示す駆動方法を用いることで、図７に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【０１７０】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。
【０１７１】
また、ここでは記憶素子にコンフィギュレーションデータを２組格納し、切り替える構成を示したが、３組以上のコンフィギュレーションデータを記憶素子に格納し、切り替える構成とすることも可能である。また、３組以上のコンフィギュレーションデータのうちの１組にしたがって動作中に、他の組のコンフィギュレーションデータを変更することができる。
【０１７２】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを有するＰＬＤを動作させることができる。また、記憶素子を、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現し、当該不揮発性メモリをコンフィギュレーションメモリとするＰＬＤを動作させることができる。また、コンフィギュレーションメモリの配置面積を削減することも容易となり、したがって、複数のコンフィギュレーションデータを格納することができ、ＰＬＤの動的再構成を短時間で行うことができる。
【０１７３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１７４】
（実施の形態５）
次に、実施の形態１乃至４とは異なる構成の記憶素子を有する、本発明の一態様に係るＰＬＤについて、図９及び図１０を用いて説明する。本実施の形態に示す記憶素子は、実施の形態３で説明した記憶素子における保持容量が無い構成である。
【０１７５】
（構成）
図９は、ＰＬＤのＬＥにおけるマルチプレクサの構成を示す。マルチプレクサは、記憶素子３００、３１０、３２０、３３０、トランジスタ３０４、３０５、３１４、３１５、３２４、３２５、３３４、３３５、ラッチ回路３０６、トランジスタ３０７、インバータ３０８、３１８、３１９、トランジスタ３０９、から構成される。トランジスタ３０４、３０５、３１４、３１５、３２４、３２５、３３４、３３５は、スイッチとして機能し、これらと入力端子とインバータ３１８、３１９とによって、セレクタが構成される。図９においては、セレクタは、Ｓ０の信号が入力される入力端子と、インバータ３１８と、トランジスタ３０４、３１４、３２４、３３４とからなる１ビットのセレクタと、Ｓ１の信号が入力される入力端子と、インバータ３１９と、トランジスタ３０５、３１５、３２５、３３５とからなる１ビットのセレクタとから構成される。
【０１７６】
なお、本実施の形態に示すマルチプレクサにおいては、ラッチ回路３０６を有する構成としているが、ラッチ回路３０６が無い構成としても構わない。
【０１７７】
図９において、記憶素子３００、３１０、３２０、３３０は、各々トランジスタ２個で構成される。すなわち、記憶素子３００はチャネルが酸化物半導体膜に形成されるトランジスタ４１と、トランジスタ４２で構成され、記憶素子３１０はチャネルが酸化物半導体膜に形成されるトランジスタ５１と、トランジスタ５２で構成され、記憶素子３２０はチャネルが酸化物半導体膜に形成されるトランジスタ６１と、トランジスタ６２で構成され、記憶素子３３０はチャネルが酸化物半導体膜に形成されるトランジスタ７１と、トランジスタ７２で構成される。記憶素子３００、３１０、３２０、３３０は、書き込み制御線ＷＬを「Ｈ」とすることで、書き込みデータ線ＤＬ２０乃至ＤＬ２３の信号に対応した電位をノードＦＮ２０乃至ＦＮ２３に保持することができ、ノードＦＮ２０乃至ＦＮ２３に保持した電位に応じて、配線３１６と配線３０３、３１３、３２３、３３３との導通を制御することができる。
【０１７８】
また、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」のとき、配線３０３と配線３１７が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」のとき、配線３１３と配線３１７が導通し、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」のとき、配線３２３と配線３１７が導通し、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」のとき、配線３３３と配線３１７が導通する。
【０１７９】
図９において、ＰＣ（Ｐｒｅ−Ｃｈａｒｇｅ）を一旦「Ｌ」とした後に「Ｈ」とすると、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」、且つ、ノードＦＮ２０に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｌ」、且つ、ノードＦＮ２１に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｌ」、「Ｈ」、且つ、ノードＦＮ２２に「Ｈ」に対応する電位が保持されている場合、信号Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」、且つ、ノードＦＮ２３に「Ｈ」に対応する電位が保持されている場合の出力信号ＯＵＴは「Ｈ」、その他の場合の出力信号ＯＵＴは「Ｌ」となる。
【０１８０】
一例として、ノードＦＮ２０、２１、２２、２３に各々「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」に対応する電位を保持している場合、Ｓ０、Ｓ１の電位が「Ｌ」、「Ｌ」の時に出力信号ＯＵＴは「Ｈ」、その他の場合に出力信号ＯＵＴは「Ｌ」となる。すなわち、図９におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。また、別の一例として、ノードＦＮ２０、２１、２２、２３に各々「Ｈ」、「Ｈ」、「Ｈ」、「Ｌ」に対応する電位を保持している場合、Ｓ０、Ｓ１の電位が「Ｈ」、「Ｈ」の時に出力信号ＯＵＴは「Ｌ」、その他の場合に出力信号ＯＵＴは「Ｈ」となる。すなわち、図９におけるマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【０１８１】
このように、図９におけるマルチプレクサは、記憶素子３００、３１０、３２０、３３０に格納する電位を変更することで、機能を変更することができる。また、当該マルチプレクサを有するＬＥの機能を変更することができる。
【０１８２】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。
【０１８３】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成することができる。また、記憶素子を、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現できる。
【０１８４】
（動作）
図１０は、図９に示したマルチプレクサの動作方法を示すタイミングチャートである。
【０１８５】
ここで、一例として、書き込み制御線ＷＬが「Ｈ」、「Ｌ」の場合の電位を＋Ｖ、−Ｖ、書き込みデータ線ＤＬ２０乃至ＤＬ２３が「Ｈ」、「Ｌ」の場合の電位を０、−Ｖ、配線３１６、３１７、出力信号ＯＵＴが「Ｈ」、「Ｌ」の場合の電位を＋Ｖ、０、とする。
【０１８６】
まず、コンフィギュレーションデータの第１の書き込み（時刻Ｔ１〜Ｔ２）について説明する。
【０１８７】
時刻Ｔ１〜Ｔ２に、ＷＬを「Ｈ」、ＤＬ２０を「Ｈ」、ＤＬ２１を「Ｌ」、ＤＬ２２を「Ｌ」、ＤＬ２３を「Ｌ」、とする。このとき、ＦＮ２０の電位は０、となる。これは、スイッチを導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。また、ＦＮ２１の電位は−Ｖ、ＦＮ２２の電位は−Ｖ、ＦＮ２３の電位は−Ｖ、となる。これは、スイッチを非導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。
【０１８８】
なお、コンフィギュレーションデータの第１の書き込みに際して、ＰＣを常に「Ｌ」として、配線３１７の電位を「Ｈ」に一定とすることが好ましい。このような構成とすることで、コンフィギュレーションデータの書き込み中の消費電力を削減することができる。また、配線３１７にラッチ回路３０６を設けることが好ましい。このような構成とすることで、ＰＣを常に「Ｈ」としても、配線３１７の電位が浮遊電位となることを防止でき、配線３１７の電位を入力電位とするインバータ３０８で過大な電流が生じることを防止できる。
【０１８９】
次に、コンフィギュレ−ションデータの第１の切り替え（時刻Ｔ３〜Ｔ７）について説明する。
【０１９０】
時刻Ｔ３でＳ０、Ｓ１を「Ｌ」、「Ｌ」とし、時刻Ｔ３後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３０４、３０５は導通するため、配線３０３と配線３１７とは導通する。すなわち、配線３１６と配線３１７とは導通し、配線３１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０１９１】
時刻Ｔ４でＳ０、Ｓ１を「Ｈ」、「Ｌ」とし、時刻Ｔ４後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３１４、３１５は導通するため、配線３１３と配線３１７とは導通する。しかし、配線３１６と配線３１３とは非導通のため、配線３１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１９２】
時刻Ｔ５でＳ０、Ｓ１を「Ｌ」、「Ｈ」とし、時刻Ｔ５後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３２４、３２５は導通するため、配線３２３と配線３１７とは導通する。しかし、配線３１６と配線３２３とは非導通のため、配線３１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１９３】
時刻Ｔ６でＳ０、Ｓ１を「Ｈ」、「Ｈ」とし、時刻Ｔ６後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３３４、３３５は導通するため、配線３３３と配線３１７とは導通する。しかし、配線３１６と配線３３３とは非導通のため、配線３１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０１９４】
すなわち、図１０に示す駆動方法を用いることで、図９に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理和と等価な回路となる。
【０１９５】
次ぎに、コンフィギュレーションデータの第２の書き込み（時刻Ｔ８〜Ｔ９）について説明する。
【０１９６】
時刻Ｔ８〜Ｔ９に、ＷＬを「Ｈ」、ＤＬ２０を「Ｈ」、ＤＬ２１を「Ｈ」、ＤＬ２２を「Ｈ」、ＤＬ２３を「Ｌ」、とする。このとき、ＦＮ２０の電位は０、ＦＮ２１の電位は０、ＦＮ２２の電位は０、となる。これは、スイッチを導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｈ」を格納したことに相当する。また、ＦＮ２３の電位は−Ｖ、となる。これは、スイッチを非導通とする電位に相当する。すなわち、コンフィギュレーションデータとして、「Ｌ」を格納したことに相当する。
【０１９７】
なお、コンフィギュレーションデータの第２の書き込みに際して、ＰＣを常に「Ｌ」として、配線３１７の電位を「Ｈ」に一定とすることが好ましい。このような構成とすることで、コンフィギュレーションデータの書き込み中の消費電力を削減することができる。また、配線３１７にラッチ回路３０６を設けることが好ましい。このような構成とすることで、ＰＣを常に「Ｈ」としても、配線３１７の電位が浮遊電位となることを防止でき、配線３１７の電位を入力電位とするインバータ３０８で過大な電流が生じることを防止できる。
【０１９８】
次に、コンフィギュレ−ションデータの第２の切り替え（時刻Ｔ１０〜Ｔ１４）について説明する。
【０１９９】
時刻Ｔ１０でＳ０、Ｓ１を「Ｌ」、「Ｌ」とし、時刻Ｔ１０後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３０４、３０５は導通するため、配線３０３と配線３１７とは導通する。すなわち、配線３１６と配線３１７とは導通し、配線３１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０２００】
時刻Ｔ１１でＳ０、Ｓ１を「Ｈ」、「Ｌ」とし、時刻Ｔ１１後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３１４、３１５は導通するため、配線３１３と配線３１７とは導通する。すなわち、配線３１６と配線３１７とは導通し、配線３１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０２０１】
時刻Ｔ１２でＳ０、Ｓ１を「Ｌ」、「Ｈ」とし、時刻Ｔ１２後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３２４、３２５は導通するため、配線３２３と配線３１７とは導通する。すなわち、配線３１６と配線３１７とは導通し、配線３１７は「Ｌ」となる。したがって、出力信号ＯＵＴは「Ｈ」となる。
【０２０２】
時刻Ｔ１３でＳ０、Ｓ１を「Ｈ」、「Ｈ」とし、時刻Ｔ１３後の短時間のみＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする。ＰＣを「Ｈ」とすると、トランジスタ３３４、３３５は導通するため、配線３３３と配線３１７とは導通する。しかし、配線３１６と配線３３３とは非導通のため、配線３１７は「Ｈ」のままとなる。したがって、出力信号ＯＵＴは「Ｌ」となる。
【０２０３】
すなわち、図１０に示す駆動方法を用いることで、図９に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＯＵＴを出力とする否定論理積と等価な回路となる。
【０２０４】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。
【０２０５】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成したＰＬＤを動作させることができる。また、記憶素子を、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現したＰＬＤを動作させることができる。
【０２０６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２０７】
（実施の形態６）
次に、実施の形態１乃至５とは異なる構成のＬＥを有する、本発明の一態様に係るＰＬＤについて、図１１乃至図１２を用いて説明する。
【０２０８】
（構成）
図１１は、ＰＬＤのＬＥの構成を示す。本実施の形態で示すＬＥは、実施の形態３で説明したＬＥの構成に２つのラッチ回路を加えたものである。具体的には、実施の形態３において図５により示したＬＥの出力端子（ＯＵＴ）を分岐させ、一方にラッチ３８１及び３８２を直列に電気的接続し、その出力をＳＯＵＴとした構成である。従って、マルチプレクサの構成は、実施の形態３で示したものと同じである。当該マルチプレクサの出力は、上記した分岐の他方であるＡＯＵＴに出力する。また、当該マルチプレクサの出力は、ラッチ３８１でクロック信号ＰＨ２、及び、ラッチ３８２でクロック信号ＰＨ１により、順にラッチされる。
【０２０９】
ここで、ラッチ３８１、３８２はレベルセンシティブラッチであり、Ｇに「Ｈ」が入力されるとＤの電位をＱに出力し、Ｇに「Ｌ」が入力されるとＱの電位を保持する。クロック信号ＰＨ１、ＰＨ２は同時に「Ｈ」となることのない信号である。このような構成とすることで、ラッチ３８１、３８２は、クロック信号ＰＨ１をクロック信号とするエッジセンシティブラッチ（フリップフロップとも言う）を構成する。なお、クロック信号ＰＨ１、ＰＨ２が共に「Ｌ」となる期間を設けた場合、クロック信号ＰＨ１、ＰＨ２をノンオーバーラップクロック信号と呼ぶ。ノンオーバーラップクロックを用いることで、データレーシングなどの問題を起こしにくく、したがって、大規模なＰＬＤでもクロック信号の供給が容易になる利点がある。
【０２１０】
上記マルチプレクサの出力を、ラッチ３８１、３８２から構成されるフリップフロップに取り込むことで、クロック信号ＰＨ１の立ち上がりエッジに同期した出力信号ＳＯＵＴを得ることができる。当該出力信号ＳＯＵＴは、他のＬＥの入力信号として用いることができる。
【０２１１】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成することができる。また、記憶素子において、少なくとも保持容量に電位を与えるトランジスタを、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現できる。
【０２１２】
また、このような構成とすることで、コンフィギュレーションメモリの配置面積を削減することができるので、複数の組のコンフィギュレーションメモリを設け、複数の組のコンフィギュレーションデータを格納することが容易になり、したがって、動的再構成を容易に行うことのできるＰＬＤを提供することができる。
【０２１３】
（動作）
図１２は、図１１に示したマルチプレクサの動作方法を示すタイミングチャートである。本実施の形態におけるマルチプレクサの動作方法は、実施の形態３で説明した動作方法と同じである。
【０２１４】
ここで、クロック信号ＰＨ１、ＰＨ２として図１２のような信号を与えると、出力信号ＳＯＵＴは、時刻Ｔ４に「Ｈ」、時刻Ｔ５に「Ｌ」、時刻Ｔ６に「Ｌ」、時刻Ｔ７に「Ｌ」となる。なお、信号Ｓ０、Ｓ１を変化させる場合、ＰＣを「Ｌ」とし、その後ＰＣを「Ｈ」とする必要があるが、ＰＣとして、ＰＨ１の反転信号を用いる構成とすることで、信号線の数を減らすことができる。
【０２１５】
なお、コンフィギュレーションデータの書き込みに際して、ＰＨ１、ＰＨ２、ＰＣを一定として、配線３１７の電位を一定とすることが好ましい。このような構成とすることで、コンフィギュレーションデータの書き込み中の消費電力を削減することができる。また、配線３１７にラッチ回路３０６を設けることが好ましい。このような構成とすることで、ＰＣを常に「Ｈ」としても、配線３１７の電位が浮遊電位となることを防止でき、配線３１７の電位を入力電位とするインバータ３０８で過大な電流が生じることを防止できる。
【０２１６】
図１２に示す駆動方法を用いることで、図１１に示すマルチプレクサは、Ｓ０、Ｓ１を入力、ＡＯＵＴ、ＳＯＵＴを出力とする否定論理和と等価な回路となる。
【０２１７】
なお、ここでは２入力Ｓ０、Ｓ１に対して１出力を得るマルチプレクサについて説明したが、３以上の入力に対して１出力を得るマルチプレクサとする構成も可能である。さらに、ここでは１組のコンフィギュレーションデータを格納する構成について説明したが、２組以上の複数のコンフィギュレーションデータを格納する構成とすることも可能である。具体的には、複数の書き込み制御線、複数の読み出し制御線、により各々制御される記憶素子の組を複数用意し、複数の書き込み制御線のいずれかを選択することでコンフィギュレーションデータの書き込みが可能となり、複数の読み出し制御線のいずれかを選択することでコンフィギュレーションデータの切り替えを行うことができるので、読み出しに要する時間を削減し、したがって、短時間でのコンフィギュレーションデータの切り替えを行うことができる。
【０２１８】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを構成したＰＬＤを動作させることができる。また、記憶素子を、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現したＰＬＤを動作させることができる。
【０２１９】
また、上記クロック信号ＰＨ１、ＰＨ２は、２相ノンオーバーラップクロック信号とすることが好ましい。特に、デューティー比を変更することが可能な構成が好ましい。また、不揮発性レジスタへのデータ退避及び復帰の際は、２相クロック信号を停止する構成が好ましい。このような構成とすることで、回路動作の信頼性を向上し、小規模で、ノーマリオフ動作に用いることができるクロック信号生成回路を提供することができる。
【０２２０】
図１６は本実施の形態のＰＬＤにおけるクロック信号生成回路を示す。ここで、外部から入力される単相クロック信号１６０１は、バッファ回路１６０２を介して、インバータチェーンブロック１６０３と組み合わせ回路１６０４とに入力される。インバータチェーンブロック１６０３の出力信号は、バッファ回路１６０５を介して組み合わせ回路１６０４に入力される。また、制御信号１６０６、制御信号１６０７、組み合わせ回路１６０４の出力信号は、組み合わせ回路１６０８に入力される。組み合わせ回路１６０８の出力信号は、バッファ回路１６０９に入力される。バッファ回路１６０９は、クロック信号ＰＨ１、ＰＨ２を出力する。
【０２２１】
バッファ回路１６０２は、単相クロック信号１６０１の駆動能力を増強する機能を有する。図１６ではバッファ回路１６０２をインバータ回路１つで構成した例を示しているが、インバータチェーンブロック１６０３や組み合わせ回路１６０４の入力容量などに応じて、インバータ回路の段数、駆動能力などは適宜変更することが可能である。
【０２２２】
インバータチェーンブロック１６０３は、３つの並列に接続されたインバータ回路を各段とする５段のインバータチェーンを有する。また、各段のインバータ回路の出力信号線には、２つの並列に接続された容量素子が接続されている。ここで、各段におけるインバータ回路の出力信号線をレーザーカットによって適宜切断することで、インバータチェーンの各段を１つ、２つ、または３つの並列に接続されたインバータ回路とすることが出来る。即ち、インバータチェーンの各段の駆動能力をインバータ１つの駆動能力の１倍、２倍または３倍にすることが出来る。また、各段のインバータ回路の出力信号線と２つの並列した容量素子との接続をレーザーカットによって適宜切断することで、インバータチェーンの各段の正味の負荷容量を、容量素子１つの０倍、１倍、または２倍にすることが出来る。即ちインバータチェーンの各段の駆動能力と負荷容量を適宜変更することで、インバータチェーンの遅延時間を変更することが出来る。なお、インバータチェーンの段数、各段を構成するインバータ回路の数、各段のインバータ回路の出力信号線に接続される容量素子の数などは、要求される仕様に応じて適宜変更することが可能である。
【０２２３】
バッファ回路１６０５は、インバータチェーンブロック１６０３の出力信号を波形整形した信号を出力し、当該信号は組み合わせ回路１６０４に入力される。図１６ではバッファ回路１６０５をインバータ回路１つで構成した例を示しているが、組み合わせ回路１６０４の入力容量などに応じて、インバータ回路の段数、駆動能力などは適宜変更することが可能である。
【０２２４】
組み合わせ回路１６０４は、単相クロック信号１６０１がインバータチェーンブロック１６０３およびバッファ回路１６０５を経由した信号と、インバータチェーンブロック１６０３およびバッファ回路１６０５を経由しない信号と、の時間差に相当したパルス幅を有する信号を生成する。すなわち、前述のようにレーザーカットによって、インバータチェーンブロックの遅延時間を変更することで、当該信号のパルス幅を変更することができる。組み合わせ回路１６０４で生成される信号のうち一方の信号は単相クロック信号１６０１の立ち上がりエッジに対して生成され、他方の信号は立ち下がりエッジに対して生成される。
【０２２５】
組み合わせ回路１６０８は、不揮発性レジスタへのデータ退避及び復帰の際にクロック信号ＰＨ１、ＰＨ２を停止するために、２つの制御信号１６０６および制御信号１６０７と、組み合わせ回路１６０４の出力信号と、に応じて生成される。より具体的には、不揮発性レジスタへのデータ退避、復帰の際に制御信号１６０６、１６０７を各々”Ｈ”とする。この時、クロック信号ＰＨ１、ＰＨ２は”Ｌ”となる。
【０２２６】
バッファ回路１６０９は、組み合わせ回路１６０８の出力信号の駆動能力を増強し、クロック信号ＰＨ１、クロック信号ＰＨ２とし、ＰＬＤ内の各ＬＥに当該クロック信号を出力する。
【０２２７】
なお、本クロック信号生成回路が生成する２相のクロック信号（ＰＨ１、ＰＨ２）のデューティー比は、インバータチェーンブロック１６０３におけるインバータ回路の動作特性により変化する。すなわち、プロセスばらつきにより変化する。しかしながら、当該２相のクロック信号を用いるレジスタの応答速度も変化するため、トランジスタ特性を決めるプロセスばらつきの影響を受け難く、したがって、歩留まりを向上することができる。具体的には、プロセスばらつきによりトランジスタ特性が良好の場合、遅延回路における遅延量が減少するため、２相のクロック信号のデューティー比は減少する。一方、レジスタの応答速度は短時間になるため、２相のクロック信号を当該レジスタのクロック信号として用いることができる。
【０２２８】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２２９】
（実施の形態７）
次に、実施の形態１乃至６とは異なる構成の記憶素子を有する、本発明の一態様に係るＰＬＤについて、図１３を用いて説明する。
【０２３０】
コンフィギュレーションデータによりマルチプレクサの回路構成を変更する際に、複数のマルチプレクサの出力を別のマルチプレクサの入力とすることで、複数のマルチプレクサを用いたより複雑な回路機能を実現することができる。例えば、各々２入力を有する第１乃至第３のマルチプレクサを用い、第１のマルチプレクサの出力と第２のマルチプレクサの出力とを第３のマルチプレクサの入力とする構成とすることで、４入力のマルチプレクサを構成することができる。
【０２３１】
本発明におけるＬＥに含まれるマルチプレクサを複数用い、より複雑な回路構成を実現する方法について、図１３を用いて説明する。図１３（Ａ）において、ＬＥ５０１、５０２、５０３は、図１１のロジックエレメントを簡略化して示したものである。ＬＥ５０１のマルチプレクサは信号５０４を入力、信号５０５を出力とする。ＬＥ５０２のマルチプレクサは信号５０５を入力、信号５０６を出力とする。ＬＥ５０３のマルチプレクサは信号５０６を入力、信号５０７を出力とする。
【０２３２】
ここで、ＬＥ５０１、５０２、５０３におけるマルチプレクサの出力が確定するには、ＰＣを「Ｌ」から「Ｈ」にした後、所望の時間が経過した後となる。したがって、ＬＥ５０１、５０２、５０３において、ＰＣを共通の信号とした場合には、ＬＥ５０３のマルチプレクサの出力が本来の値とならない場合があり得る。すなわち、ＬＥ５０１におけるマルチプレクサの出力が確定する前に、当該出力を用いてＬＥ５０２におけるマルチプレクサの出力が確定する場合があり得る。また、ＬＥ５０２におけるマルチプレクサの出力が確定する前に、当該出力を用いてＬＥ５０３におけるマルチプレクサの出力が確定する場合があり得る。
【０２３３】
そこで、ＬＥ５０１、５０２、５０３に供給するＰＣとして、ＰＨＤ１、ＰＨＤ２、ＰＨＤ３を図１３（Ｂ）に示すタイミングチャートにしたがって供給する。なお、ＬＥ５０１、５０２、５０３には共通にクロック信号ＰＨ１、ＰＨ２を供給する。
【０２３４】
ここで、ＰＨＤ１、ＰＨＤ２、ＰＨＤ３の制約条件として、次の３つの条件を満たす必要がある。すなわち、第１の条件として、ＰＨＤ１、ＰＨＤ２、ＰＨＤ３の順に「Ｌ」から「Ｈ」とする。第２の条件として、ＰＨＤ１、ＰＨＤ２、ＰＨＤ３はＰＨ１の立ち上がりエッジ以後に「Ｈ」から「Ｌ」とする。第３の条件として、ＰＨＤ３はＰＨ２が「Ｈ」から「Ｌ」となる前に「Ｌ」から「Ｈ」とする。
【０２３５】
第１の条件については、上述の通り、前段のマルチプレクサの出力が確定する前に次段のマルチプレクサの出力が確定することを抑制する目的がある。より具体的には、ＰＨＤ１を「Ｌ」から「Ｈ」とした後、ＬＥ５０１のマルチプレクサの出力が確定するに要する時間が経過した後に、ＰＨＤ２を「Ｌ」から「Ｈ」とする。また、ＰＨＤ２を「Ｌ」から「Ｈ」とした後、ＬＥ５０２のマルチプレクサの出力が確定するに要する時間が経過した後に、ＰＨＤ３を「Ｌ」から「Ｈ」とする。
【０２３６】
第２の条件については、各々のＬＥにおけるフリップフロップの入力データをＰＨ１のポジティブエッジの時点で確定しておく目的がある。
【０２３７】
第３の条件については、マルチプレクサの最終段となるＬＥ５０３におけるマルチプレクサの出力がＬＥ５０３におけるフリップフロップに確実に取り込む目的がある。より具体的には、ＰＨＤ３を「Ｈ」から「Ｌ」とした後ＬＥ５０３のマルチプレクサの出力が確定するに要する時間以上、ＰＨ２が「Ｈ」から「Ｌ」となる前に、ＰＨＤ３を「Ｌ」から「Ｈ」とする。
【０２３８】
なお、ＰＨＤ１はＰＨ１の反転信号を用いる構成とすることで、信号線の数を減らすことができる。
【０２３９】
また、ＰＨＤ１、ＰＨＤ２、ＰＨＤ３は、所望のカウンタ回路を用いて上述の条件を満たす信号を生成することもできるし、遅延回路を用いて生成することもできる。遅延回路としては、抵抗素子と容量素子を用いて構成することもできる。また、各ＬＥにＰＨＤ１、ＰＨＤ２、ＰＨＤ３を供給し、各ＬＥでいずれかを選択する構成が可能である。なお、選択するスイッチとして、図１１に示した記憶素子と同様の構成を用いることができる。さらに、各ＬＥにＰＨＤ１に相当する信号を供給し、各ＬＥに遅延回路と記憶素子を設け、遅延回路における遅延量を記憶素子に格納されたデータにしたがって変更することで、ＰＨＤ１、ＰＨＤ２、ＰＨＤ３に相当する信号を各ＬＥで生成する構成も可能である。
【０２４０】
なお、ここでは、マルチプレクサを３段のマルチプレクサを用いて構成する例について説明したが、他の段数のマルチプレクサを用いて構成することも可能である。
【０２４１】
このような構成とすることで、１ビット当たりのトランジスタ数を削減したコンフィギュレーションメモリを有するＰＬＤを動作させることができる。また、記憶素子を、オフ電流の極めて低いトランジスタで構成することで、不揮発性メモリを容易に実現し、当該不揮発性メモリをコンフィギュレーションメモリとするＰＬＤを動作させることができる。また、コンフィギュレーションメモリの配置面積を削減することも容易となり、したがって、複数のコンフィギュレーションデータを格納することができ、ＰＬＤの動的再構成を短時間で行うことができる。
【０２４２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２４３】
（実施の形態８）
本実施の形態では、一例として実施の形態３で説明したＰＬＤの記憶素子に、チャネルが酸化物半導体に形成されるトランジスタと、チャネルが単結晶シリコンウェハに形成されるトランジスタとを用いた場合の断面構造の例、及びその作製方法の例について、図１４を用いて説明する。ここで、便宜上、チャネルが酸化物半導体に形成されるトランジスタを第１のトランジスタ９０２とよび、チャネルが単結晶シリコンウェハに形成されるトランジスタを第２のトランジスタ９０１とよぶ。
【０２４４】
ただし、記憶素子が有する第２のトランジスタ９０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ基板におけるシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【０２４５】
図１４は、記憶素子において一のコンフィギュレーションデータを記憶させる回路構成を断面構造として具現したものを示す図である。この場合、単結晶シリコンウェハを用いて形成された第２のトランジスタ９０１と、その上階層に酸化物半導体を用いて形成された第１のトランジスタ９０２、及び容量素子９０３が形成されている。すなわち、本実施の形態で示す記憶素子は、シリコンウェハを基板として、その上層に第１のトランジスタ９０２の層が設けられた三次元の積層構造を有する半導体装置である。また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に用いたトランジスタとを有するハイブリッド型の半導体装置である。
【０２４６】
なお、本実施の形態においては、記憶素子の一部の構造についてのみ断面を示すが、この積層構造を用いてロジックエレメント等その他の回路構成を作製することができる。したがって、ＰＬＤ全体を一つの積層構造体として作製することができる。
【０２４７】
半導体材料を含む基板９００を用いて作製された第２のトランジスタ９０１は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図１４に示す例においては、第２のトランジスタ９０１は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分離されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）による素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ９０５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。第２のトランジスタ９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０４が形成されている。
【０２４８】
図１４における第２のトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁膜９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有する。ゲート電極層９０８は、加工精度を高めるための第１の材料からなるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とすることができる。例えば導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。
【０２４９】
なお、図１４に示す第２のトランジスタ９０１を、フィン型構造のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。第２のトランジスタをフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減することができる。
【０２５０】
また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１５が接続されている。ここでコンタクトプラグ９１３、９１５は、第２のトランジスタ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネル形成領域の間には、不純物領域９０６と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁には絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
【０２５１】
また、第２のトランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、絶縁膜９１０をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。
【０２５２】
さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、第２のトランジスタ９０１を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。
【０２５３】
第２のトランジスタ９０１を含む階層よりも上層に、チャネルが酸化物半導体膜に形成される第１のトランジスタ９０２及び容量素子９０３を含む階層を形成する。第１のトランジスタ９０２はトップゲート構造のトランジスタであり、酸化物半導体膜９２６の側面及び上面に接してソース電極層９２７及びドレイン電極層９２８を有し、これらの上のゲート絶縁膜９２９上にゲート電極層９３０を有している。また、第１のトランジスタ９０２を覆うように絶縁膜９３２が形成されている。ここで第１のトランジスタ９０２の作製方法について、以下に説明する。
【０２５４】
絶縁膜９２４上に酸化物半導体膜９２６を形成する。絶縁膜９２４は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜９２４に上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。本実施の形態では、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁膜９２４として用いる。
【０２５５】
酸化物半導体膜９２６は、絶縁膜９２４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【０２５６】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜９２４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【０２５７】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体は、珪素を含んでいてもよい。
【０２５８】
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【０２５９】
なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【０２６０】
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
【０２６１】
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０２６２】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【０２６３】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、または水素化物等の不純物の逆流を低減することができる。
【０２６４】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【０２６５】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２４までが形成された基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
【０２６６】
なお、酸化物半導体膜９２６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０２６７】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０２６８】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０２６９】
酸化物半導体膜９２６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０２７０】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９２６及び絶縁膜９２４の表面に付着しているレジスト残渣などを除去することが好ましい。
【０２７１】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜９２６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜９２６に加熱処理を施す。
【０２７２】
酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０２７３】
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
【０２７４】
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０２７５】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０２７６】
以上の工程により、酸化物半導体膜９２６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
【０２７７】
以下では、酸化物半導体膜の構造について説明する。
【０２７８】
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
【０２７９】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０２８０】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
【０２８１】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０２８２】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０２８３】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０２８４】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０２８５】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０２８６】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０２８７】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０２８８】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０２８９】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０２９０】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２９１】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０２９２】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
【０２９３】
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
【０２９４】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０２９５】
次いで、フォトリソグラフィ工程を用いて、ソース電極層９２７及びドレイン電極層９２８を形成する。具体的には、ソース電極層９２７及びドレイン電極層９２８は、スパッタ法や真空蒸着法で絶縁膜９２４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
【０２９６】
ソース電極層９２７及びドレイン電極層９２８は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
【０２９７】
また、ソース電極層９２７及びドレイン電極層９２８となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、あるいはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜をソース電極層９２７及びドレイン電極層９２８に用いることで、絶縁膜９２４と、ソース電極層９２７及びドレイン電極層９２８との密着性を高めることができる。
【０２９８】
また、ソース電極層９２７及びドレイン電極層９２８となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ混合物、酸化インジウム酸化亜鉛混合物又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
【０２９９】
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
【０３００】
本実施の形態では、ソース電極層９２７及びドレイン電極層９２８として、膜厚１００ｎｍのタングステン膜を用いる。
【０３０１】
なお、導電膜のエッチングの際に、酸化物半導体膜９２６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０３０２】
本実施の形態では、ソース電極層９２７及びドレイン電極層９２８となる導電膜に、タングステン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に上記導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いる。あるいは、四弗化炭素（ＣＦ４）、塩素（Ｃｌ２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。
【０３０３】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０３０４】
また、酸化物半導体膜９２６と、ソース電極層９２７及びドレイン電極層９２８との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０３０５】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、ソース電極層９２７及びドレイン電極層９２８を形成するためのパターニングとを一括で行うようにしても良い。
【０３０６】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜９２６とソース電極層９２７及びドレイン電極層９２８の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０３０７】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０３０８】
なお、プラズマ処理を行った後、ソース電極層９２７及びドレイン電極層９２８と、酸化物半導体膜９２６とを覆うように、ゲート絶縁膜９２９を形成する。そして、ゲート絶縁膜９２９上において、酸化物半導体膜９２６と重なる位置にゲート電極層９３０を形成し、あわせて容量素子の上部電極層９３１となる導電膜を形成する。
【０３０９】
ゲート絶縁膜９２９は、例えば酸化窒化珪素膜を用いて形成することができる。なお、ゲート絶縁膜９２９は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜９２９に水素が含まれると、その水素が酸化物半導体膜９２６へ侵入し、又は水素が酸化物半導体膜９２６中の酸素を引き抜き、酸化物半導体膜９２６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜９２９はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜９２９には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体膜９２６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、ソース電極層９２７、ドレイン電極層９２８及び酸化物半導体膜９２６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜９２６内、ゲート絶縁膜９２９内、あるいは、酸化物半導体膜９２６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜９２６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接、酸化物半導体膜９２６に接するのを防ぐことができる。
【０３１０】
本実施の形態では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜をゲート絶縁膜９２９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施の形態では３００℃とする。
【０３１１】
なお、ゲート絶縁膜９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。あるいは、ソース電極層９２７及びドレイン電極層９２８を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜９２９が設けられた後に、加熱処理が施されることによって、酸化物半導体膜９２６に対して行った先の加熱処理により、酸化物半導体膜９２６に酸素欠損が発生していたとしても、ゲート絶縁膜９２９から酸化物半導体膜９２６に酸素が供与される。そして、酸化物半導体膜９２６に酸素が供与されることで、酸化物半導体膜９２６において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可能である。その結果、酸化物半導体膜９２６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜９２９の形成後であれば特に限定されず、他の工程と兼ねることで、工程数を増やすことなく酸化物半導体膜９２６をｉ型に近づけることができる。
【０３１２】
また、酸素雰囲気下で酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜９２６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０３１３】
あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９２６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９２６に添加すれば良い。
【０３１４】
ゲート電極層９３０及び上部電極層９３１は、ゲート絶縁膜９２９上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。
【０３１５】
ゲート電極層９３０及び上部電極層９３１は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施の形態では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極層９３０及び上部電極層９３１を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０３１６】
以上の工程により、第１のトランジスタ９０２が形成される。
【０３１７】
なお、第１のトランジスタ９０２はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０３１８】
また、上記作製方法では、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の後に形成されている。よって、図１４に示すように、上記作製方法によって得られる第１のトランジスタ９０２は、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の上に形成されている。しかし、第１のトランジスタ９０２は、ソース電極層及びドレイン電極層が、酸化物半導体膜９２６の下、すなわち、酸化物半導体膜９２６と絶縁膜９２４の間に設けられていても良い。
【０３１９】
また、酸化物半導体膜９２６に接する絶縁膜は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
【０３２０】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０３２１】
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。
【０３２２】
また、酸化物半導体膜９２６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０３２３】
酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。
【０３２４】
なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９２６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体膜９２６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜９２６を挟む構成とすることで、上記効果をより高めることができる。
【０３２５】
また、酸化物半導体膜９２６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また、酸化物半導体膜９２６に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。
【０３２６】
なお、本実施の形態においては、第１のトランジスタ９０２はトップゲート構造としている。また、第１のトランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート電極層を設けた場合、さらに第１のトランジスタ９０２のノーマリオフ化を実現することができる。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることで第１のトランジスタ９０２の閾値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。
【０３２７】
このような第２のトランジスタ９０１、第１のトランジスタ９０２及び容量素子９０３を電気的に接続して電気回路を形成するために、各階層間及び上層に接続のための配線層を単層又は多層積層する。
【０３２８】
図１４においては、例えば実施の形態３の一つの記憶素子を形成するために、第２のトランジスタ９０１のソース又はドレインの一方は、コンタクトプラグ９１３を介して配線層９１４と電気的に接続している。配線層９１４は、低電位を供給する機能を有する配線と電気的に接続する。一方、第２のトランジスタ９０１のソース又はドレインの他方はコンタクトプラグ９１５を介して配線層９１６と電気的に接続している。配線層９１６は、複数のトランジスタからなるセレクタに電気的に接続する。また、第２のトランジスタ９０１のゲートは、コンタクトプラグ９１７、配線層９１８、コンタクトプラグ９２１、配線層９２２、コンタクトプラグ９２５を介して第１のトランジスタ９０２のドレイン電極層９２８と電気的に接続する。また、図示しないが、第１のトランジスタ９０２のゲート電極層９３０は、書き込み制御線と電気的に接続する。ドレイン電極層９２８は、図１４において右方向に延び、容量素子９０３の下部電極層として機能する。ドレイン電極層９２８上には第１のトランジスタ９０２のゲート絶縁膜９２９が設けられている。このゲート絶縁膜９２９が、容量素子９０３が形成される領域においては容量素子９０３の電極間誘電体膜として機能する。この電極間誘電体膜上に上部電極層９３１が設けられ、上部電極層９３１は、コンタクトプラグ９３５を介して配線層９３６と電気的に接続している。配線層９３６は、記憶素子における読み出し制御線である。
【０３２９】
配線層９１４、９１８、９１６、９２２、９３６、及びバックゲート電極層９２３は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。
【０３３０】
このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。
【０３３１】
絶縁膜９１１、９１２、９１９、９２０、９３３、９３４には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
【０３３２】
絶縁膜９１１、９１２、９１９、９２０、９３３、９３４には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。
【０３３３】
配線層９１４、９１８、９１６、９２２、９３６、及びバックゲート電極層９２３上には、バリア膜が設けられており、バリア膜上に保護膜が設けられている。バリア膜は銅等の配線材料の拡散を防止することを目的とした膜である。バリア膜は、窒化シリコンやＳｉＣ、ＳｉＢＯＮ等の絶縁性材料で形成することができる。但し、バリア膜の膜厚が厚い場合には配線間容量を増加させる要因となるため、バリア性を有し、かつ低誘電率の材料を選択することが好ましい。
【０３３４】
コンタクトプラグ９１３、９１５、９１７、９２１、９２５、９３５は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。
【０３３５】
また最上層には保護絶縁膜９３７が設けられ、外部から水分や汚染物が半導体装置へ侵入するのを防止する。保護絶縁膜９３７は、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成することができ、単層でも積層でもよい。
【０３３６】
ＰＬＤを以上のような構成とすることで、高速動作性能を有する第１の半導体材料を用いたトランジスタと、オフ電流が極めて小さい第２の半導体材料を用いたトランジスタとを組み合わせ、低消費電力化が可能な高速動作の論理回路を有するＰＬＤを作製することができる。
【０３３７】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０３３８】
（実施の形態９）
本発明の一態様に係るＰＬＤは、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、電波天文学における電波望遠鏡等、幅広い分野の電子機器に用いることができる。
【０３３９】
その他の電子機器の例として、例えば民生機器としては、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体を再生し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置又はＰＬＤを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図１５に示す。
【０３４０】
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０３４１】
図１５（Ｂ）は携帯情報端末であり、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により可動である。第１の表示部５６０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０３４２】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０３４３】
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０３４４】
図１５（Ｅ）はビデオカメラであり、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動である。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。
【０３４５】
図１５（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
【０３４６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０３４７】
１ａ    トランジスタ
１ｂ    トランジスタ
２ａ    保持容量
２ｂ    保持容量
３ａ    インバータ
３ｂ    インバータ
４ａ    トランジスタ
４ｂ    トランジスタ
１１ａ    トランジスタ
１１ｂ    トランジスタ
１２ａ    保持容量
１２ｂ    保持容量
１３ａ    インバータ
１３ｂ    インバータ
１４ａ    トランジスタ
１４ｂ    トランジスタ
２１    トランジスタ
２２    保持容量
２３    インバータ
３１ａ    トランジスタ
３１ｂ    トランジスタ
３２ａ    保持容量
３２ｂ    保持容量
３３ａ    インバータ
３３ｂ    インバータ
３４ａ    トランジスタ
３４ｂ    トランジスタ
４１    トランジスタ
４２    トランジスタ
４３    保持容量
４５ａ    トランジスタ
４５ｂ    トランジスタ
４５ｃ    トランジスタ
４６ａ    トランジスタ
４６ｂ    トランジスタ
４６ｃ    トランジスタ
４７ａ    トランジスタ
４７ｂ    トランジスタ
４７ｃ    トランジスタ
５１    トランジスタ
５２    トランジスタ
５３    保持容量
５５ａ    トランジスタ
５５ｂ    トランジスタ
５５ｃ    トランジスタ
５６ａ    トランジスタ
５６ｂ    トランジスタ
５６ｃ    トランジスタ
５７ａ    トランジスタ
５７ｂ    トランジスタ
５７ｃ    トランジスタ
６１    トランジスタ
６２    トランジスタ
６３    保持容量
６５ａ    トランジスタ
６５ｂ    トランジスタ
６５ｃ    トランジスタ
６６ａ    トランジスタ
６６ｂ    トランジスタ
６６ｃ    トランジスタ
６７ａ    トランジスタ
６７ｂ    トランジスタ
６７ｃ    トランジスタ
７１    トランジスタ
７２    トランジスタ
７３    保持容量
１００    記憶素子
１０３    配線
１０４    トランジスタ
１０５    トランジスタ
１０６    配線
１０７    インバータ
１１０    記憶素子
１１３    配線
１１４    トランジスタ
１１５    トランジスタ
１１８    インバータ
１１９    インバータ
１２０    記憶素子
１２３    配線
１２４    トランジスタ
１２５    トランジスタ
１３０    記憶素子
１３３    配線
１３４    トランジスタ
１３５    トランジスタ
２００    記憶素子
２０１    記憶素子
２０３    配線
２０４    トランジスタ
２０５    トランジスタ
２０６    配線
２０７    インバータ
２１０    記憶素子
２１１    記憶素子
２１３    配線
２１４    トランジスタ
２１５    トランジスタ
２１８    インバータ
２１９    インバータ
２２０    記憶素子
２２１    記憶素子
２２３    配線
２２４    トランジスタ
２２５    トランジスタ
２３０    記憶素子
２３１    記憶素子
２３３    配線
２３４    トランジスタ
２３５    トランジスタ
３００    記憶素子
３０３    配線
３０４    トランジスタ
３０５    トランジスタ
３０６    ラッチ回路
３０７    トランジスタ
３０８    インバータ
３０９    トランジスタ
３１０    記憶素子
３１３    配線
３１４    トランジスタ
３１５    トランジスタ
３１６    配線
３１７    配線
３１８    インバータ
３１９    インバータ
３２０    記憶素子
３２３    配線
３２４    トランジスタ
３２５    トランジスタ
３３０    記憶素子
３３３    配線
３３４    トランジスタ
３３５    トランジスタ
３４０    記憶素子
３５０    記憶素子
３６０    記憶素子
３７０    記憶素子
３８１    ラッチ
３８２    ラッチ
４００    記憶素子
４０１    記憶素子
４０２    記憶素子
４０３    配線
４０４    トランジスタ
４０５    トランジスタ
４０６    ラッチ回路
４０７    トランジスタ
４０８    インバータ
４０９    トランジスタ
４１０    記憶素子
４１１    記憶素子
４１２    記憶素子
４１３    配線
４１４    トランジスタ
４１５    トランジスタ
４１６    配線
４１７    配線
４１８    インバータ
４１９    インバータ
４２０    記憶素子
４２１    記憶素子
４２２    記憶素子
４２３    配線
４２４    トランジスタ
４２５    トランジスタ
４３０    記憶素子
４３１    記憶素子
４３２    記憶素子
４３３    配線
４３４    トランジスタ
４３５    トランジスタ
５０１    ＬＥ
５０２    ＬＥ
５０３    ＬＥ
５０４    信号
５０５    信号
５０６    信号
５０７    信号
９００    基板
９０１    トランジスタ
９０２    トランジスタ
９０３    容量素子
９０４    ウェル
９０５    ＳＴＩ
９０６    不純物領域
９０７    ゲート絶縁膜
９０８    ゲート電極層
９０９    サイドウォール絶縁膜
９１０    絶縁膜
９１１    絶縁膜
９１２    絶縁膜
９１３    コンタクトプラグ
９１４    配線層
９１５    コンタクトプラグ
９１６    配線層
９１７    コンタクトプラグ
９１８    配線層
９１９    絶縁膜
９２０    絶縁膜
９２１    コンタクトプラグ
９２２    配線層
９２３    バックゲート電極層
９２４    絶縁膜
９２５    コンタクトプラグ
９２６    酸化物半導体膜
９２７    ソース電極層
９２８    ドレイン電極層
９２９    ゲート絶縁膜
９３０    ゲート電極層
９３１    上部電極層
９３２    絶縁膜
９３３    絶縁膜
９３４    絶縁膜
９３５    コンタクトプラグ
９３６    配線層
９３７    保護絶縁膜
１６０１    単相クロック信号
１６０２    バッファ回路
１６０３    インバータチェーンブロック
１６０４    組み合わせ回路
１６０５    バッファ回路
１６０６    制御信号
１６０７    制御信号
１６０８    組み合わせ回路
１６０９    バッファ回路
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカ
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2014007737.tif 000003
【図２】
2014007737.tif 000004
【図３】
2014007737.tif 000005
【図４】
2014007737.tif 000006
【図５】
2014007737.tif 000007
【図６】
2014007737.tif 000008
【図７】
2014007737.tif 000009
【図８】
2014007737.tif 000010
【図９】
2014007737.tif 000011
【図１０】
2014007737.tif 000012
【図１１】
2014007737.tif 000013
【図１２】
2014007737.tif 000014
【図１３】
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【図１４】
2014007737.tif 000016
【図１５】
2014007737.tif 000017
【図１６】
2014007737.tif 000018