(57)【要約】【課題】抵抗変化型メモリデバイスにおいて、可変抵抗素子に個体差が存在する場合であっても適切なライト動作を可能とする。【解決手段】可変抵抗素子を含む複数のメモリセルのうち、選択された１つのメモリセルと接続されるグローバルビット線ＧＢＬと、互いに異なる複数のリファレンス電位ＶＲＥＦ１〜ＶＲＥＦ３とグローバルビット線ＧＢＬの電位とを比較するセンスアンプ回路２３と、グローバルビット線ＧＢＬに接続されるライトアンプ回路２４と、センスアンプ回路２３による比較の結果に応じてライトアンプ回路２４を制御することによって、選択された１つのメモリセルへのデータライト動作を行う判定レジスタ２５と、を備える。本発明によれば、可変抵抗素子に個体差が存在する場合であっても、適切なライト動作を行うことが可能となる。【選択図】図４
2014203505.tif 000002
【特許請求の範囲】
【請求項１】
其々が可変抵抗素子を含む複数のメモリセルと、
前記複数のメモリセルのうち、選択された１つのメモリセルと接続されるビット線と、
前記ビット線に接続され、互いに異なる複数のリファレンス電位と前記ビット線の電位とを比較するセンスアンプ回路と、
前記ビット線に接続されるライトアンプ回路と、
前記センスアンプ回路による比較の結果に応じて前記ライトアンプ回路を制御することによって、前記選択された１つのメモリセルへのデータライト動作を行う判定レジスタと、を備えることを特徴とする半導体装置。
【請求項２】
前記センスアンプ回路は、前記複数のリファレンス電位と前記ビット線の電位とをそれぞれ比較する複数のセンスアンプを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記判定レジスタは、前記比較の結果に応じて排他的に選択される複数のラッチ回路を含み、前記選択されたラッチ回路の設定値に基づいて前記データライト動作を行うことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
ソース線と、
前記ソース線に接続されるソース線ドライバと、をさらに備え、
前記選択された１つのメモリセルの一端は前記ビット線に接続され、
前記選択された１つのメモリセルの他端は前記ソース線に接続され、
前記ソース線ドライバは、前記比較の結果に関わらず、前記データライト動作時に前記ソース線を所定の電位に駆動することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記センスアンプ回路は、前記複数のリファレンス電位と前記ビット線の電位とを比較することにより、前記選択された１つのメモリセルに含まれる前記可変抵抗素子の抵抗値が複数の抵抗範囲のいずれの範囲内にあるかを判定することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記ライトアンプ回路は、前記可変抵抗素子を低抵抗状態から高抵抗状態に変化させる際、前記可変抵抗素子の抵抗値が低く判定されるほど前記ビット線に供給するライト電流を大きくすることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ライトアンプ回路は、前記可変抵抗素子を高抵抗状態から低抵抗状態に変化させる際、前記可変抵抗素子の抵抗値が高く判定されるほど前記ビット線に供給するライト電流を大きくすることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記ライトアンプ回路は、ドライバサイズの異なる複数のライトドライバを含み、前記比較の結果に応じて前記複数のライトドライバの１又は２以上を活性化させることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記ライトアンプ回路は、出力電圧の異なる複数のライトドライバを含み、前記比較の結果に応じて前記複数のライトドライバのいずれか一つを活性化させることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項１０】
前記ライトアンプ回路は、前記比較の結果に応じて前記ビット線をドライブする期間を変化させることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項１１】
ビット線と、
前記ビット線に接続された可変抵抗素子と、
前記可変抵抗素子の抵抗値が、少なくとも第１及び第２の抵抗範囲を含む複数の抵抗範囲のいずれの範囲内にあるかを判定するセンスアンプ回路と、
前記可変抵抗素子の抵抗値を前記複数の抵抗範囲のいずれにも含まれない別の抵抗範囲に変化させるライトアンプ回路と、を備え、
前記ライトアンプ回路は、前記可変抵抗素子の抵抗値が前記第１の抵抗範囲内にあると判定された場合には、前記ビット線に第１のライト電流を供給することによって、前記可変抵抗素子の抵抗値を前記別の抵抗範囲に変化させ、前記可変抵抗素子の抵抗値が前記第２の抵抗範囲内にあると判定された場合には、前記ビット線に第２のライト電流を供給することによって、前記可変抵抗素子の抵抗値を前記別の抵抗範囲に変化させ、
前記第１のライト電流と前記第２のライト電流は、互いに電流値が異なることを特徴とする半導体装置。
【請求項１２】
前記複数の抵抗範囲は第３の抵抗範囲をさらに含み、
前記ライトアンプ回路は、前記可変抵抗素子の抵抗値が前記第３の抵抗範囲内にあると判定された場合には、前記ビット線に第３のライト電流を供給することによって、前記可変抵抗素子の抵抗値を前記別の抵抗範囲に変化させ、
前記第１乃至第３のライト電流は、互いに電流値が異なることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記センスアンプ回路は、前記可変抵抗素子の抵抗値が前記第１の抵抗範囲にあるか前記第２又は第３の抵抗範囲にあるかを判定する第１のセンスアンプと、前記可変抵抗素子の抵抗値が前記第１又は第２の抵抗範囲にあるか前記第３の抵抗範囲にあるかを判定する第２のセンスアンプと、を含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記ライトアンプ回路は、前記可変抵抗素子の抵抗値が前記第１の抵抗範囲内にあると判定された場合に活性化する第１のライトドライバと、前記可変抵抗素子の抵抗値が前記第２の抵抗範囲内にあると判定された場合に活性化する第２のライトドライバとを含むことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、可変抵抗素子を含む複数のメモリセルを備えた抵抗変化型メモリデバイスに関する。
【背景技術】
【０００２】
半導体メモリデバイスには種々のタイプが存在するが、中でもＤＲＡＭ（Dynamic Random Access Memory）及びフラッシュメモリは代表的な半導体メモリデバイスであり、パーソナルコンピュータや携帯型情報端末などのＩＴ機器に広く用いられている。
【０００３】
ＤＲＡＭは揮発性の半導体メモリデバイスであり、電源をオフにするとデータが全て消失するが、高速なランダムアクセスが可能であることから主にメインメモリとして利用されている。これに対し、フラッシュメモリは不揮発性の半導体メモリデバイスであり、電源をオフしてもデータが保持されるという特徴を有している。しかしながら、リード動作に比べてライト動作に長い時間がかかる点や、ランダムアクセス性に劣るなどの問題があるため、主にアーカイブデータの保存に用いられる。
【０００４】
近年、ＤＲＡＭのように高速なランダムアクセスが可能であり、且つ、フラッシュメモリのように不揮発性である半導体メモリデバイスの研究が進められている。このような半導体メモリデバイスとして、ＲｅＲＡＭ（Resistive RAM）、ＰＣＲＡＭ（Phase Change RAM）、ＳＴＴＲＡＭ（Spin Transfer Torque RAM）などの抵抗変化型メモリデバイスが開発されている。抵抗変化型メモリデバイスは、可変抵抗素子を含む複数のメモリセルを備えており、可変抵抗素子にライト電流を流すことによってその抵抗値を変化させることができる。可変抵抗素子の抵抗値は、電源をオフしても従前の状態に維持されるため、不揮発性の半導体メモリデバイスとして用いることができる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−５９３２１号公報
【非特許文献】
【０００６】
【非特許文献１】2011 Symposium on VLSI Technology Digest of Technical Papers. 2B-1, p.22-p.23.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、抵抗変化型メモリデバイスには多数のメモリセルが含まれるため、個々の可変抵抗素子には必然的に個体差が存在する。このため、各可変抵抗素子に対して一定のライト電流を供給する方式では、所望の抵抗値が得られない、或いは、ライト動作に長い時間がかかるという現象が生じることがあった。したがって、可変抵抗素子に個体差が存在する場合であっても、適切なライト動作を行うことが可能な抵抗変化型メモリデバイスが望まれている。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、其々が可変抵抗素子を含む複数のメモリセルと、前記複数のメモリセルのうち、選択された１つのメモリセルと接続されるビット線と、前記ビット線に接続され、互いに異なる複数のリファレンス電位と前記ビット線の電位とを比較するセンスアンプ回路と、前記ビット線に接続されるライトアンプ回路と、前記センスアンプ回路による比較の結果に応じて前記ライトアンプ回路を制御することによって、前記選択された１つのメモリセルへのデータライト動作を行う判定レジスタと、を備えることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、ビット線と、前記ビット線に接続された可変抵抗素子と、前記可変抵抗素子の抵抗値が、少なくとも第１及び第２の抵抗範囲を含む複数の抵抗範囲のいずれの範囲内にあるかを判定するセンスアンプ回路と、前記可変抵抗素子の抵抗値を前記複数の抵抗範囲のいずれにも含まれない別の抵抗範囲に変化させるライトアンプ回路と、を備え、前記ライトアンプ回路は、前記可変抵抗素子の抵抗値が前記第１の抵抗範囲内にあると判定された場合には、前記ビット線に第１のライト電流を供給することによって、前記可変抵抗素子の抵抗値を前記別の抵抗範囲に変化させ、前記可変抵抗素子の抵抗値が前記第２の抵抗範囲内にあると判定された場合には、前記ビット線に第２のライト電流を供給することによって、前記可変抵抗素子の抵抗値を前記別の抵抗範囲に変化させ、前記第１のライト電流と前記第２のライト電流は、互いに電流値が異なることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、可変抵抗素子に個体差が存在する場合であっても、適切なライト動作を行うことが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】メモリセルアレイ１１の主要部を示す回路図である。
【図３】セット状態にある可変抵抗素子Ｒの抵抗値Ｒｓｅｔと、リセットライト時に可変抵抗素子Ｒに流れるリセット電流Ｉｒｓｔとの関係を示すグラフである。
【図４】センスアンプ回路２３、ライトアンプ回路２４、判定レジスタ２５及びデータレジスタ２６の接続関係を説明するためのブロック図である。
【図５】（ａ）はリセットライト動作による可変抵抗素子Ｒの抵抗変化を説明するための図であり、（ｂ）はセットライト動作による可変抵抗素子Ｒの抵抗変化を説明するための図である。
【図６】多値メモリセルのライト動作による可変抵抗素子Ｒの抵抗変化を説明するための図であり、（ａ）はリセットライト時の抵抗変化を示し、（ｂ）はセットライト時の抵抗変化を示している。
【図７】メモリセルアレイ１１の構成を説明するための模式的な平面図である。
【図８】メモリブロック５０の構成を説明するための模式的な平面図である。
【図９】サブワードドライバ５１の一部を示す回路図である。
【図１０】ビット線セレクタ５２及びソース線ドライバ５３の一部を示す回路図である。
【図１１Ａ】本発明の第１の実施形態によるセンスアンプ回路２３、ライトアンプ回路２４及び判定レジスタ２５の回路図である。
【図１１Ｂ】１つのメモリセルＭＣに対応するメモリブロック５０内の回路を示す回路図である。
【図１２】本発明の第１の実施形態による半導体装置のイレース動作を説明するためのタイミング図である。
【図１３】本発明の第１の実施形態による半導体装置のプログラム動作を説明するためのタイミング図である。
【図１４】本発明の第１の実施形態による半導体装置のリード動作を説明するためのタイミング図である。
【図１５】本発明の第２の実施形態によるセンスアンプ回路２３、ライトアンプ回路２４及び判定レジスタ２５の回路図である。
【図１６】本発明の第３の実施形態によるセンスアンプ回路２３、ライトアンプ回路２４及び判定レジスタ２５の回路図である。
【図１７】本発明の第３の実施形態による半導体装置のイレース動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１４】
本実施形態による半導体装置１０はＲｅＲＡＭであり、ＮＡＮＤ型フラッシュメモリとの互換性を確保すべく、ＮＡＮＤ型フラッシュメモリに準じたインターフェースを有している。但し、本発明の適用対象がＲｅＲＡＭに限定されるものではなく、ＰＣＲＡＭ、ＳＴＴＲＡＭなど他の種類の抵抗変化型メモリデバイスに適用することも可能である。また、本発明による半導体装置がＮＡＮＤ型フラッシュメモリのインターフェースを採用することも必須でない。
【００１５】
図１に示すように、本実施形態による半導体装置１０は、２つのバンクＢａｎｋ０，Ｂａｎｋ１に分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。但し、本発明においてメモリセルアレイ１１が複数のバンクに分割されていることは必須でなく、また、複数のバンクに分割されている場合であってもバンク数が２個に限定されるものではない。
【００１６】
上述の通り、本実施形態による半導体装置１０はＮＡＮＤ型フラッシュメモリのインターフェースを有しているため、図１に示すように、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ及びライトプロテクト信号／ＷＰが入力されるコマンドディレクタ１２と、コマンド・アドレス・データＩ／Ｏ１〜Ｉ／Ｏ８の入出力を行うＩ／Ｏコントロール回路１３を備えている。尚、先頭にスラッシュ（／）が付された信号は、ローアクティブな信号であることを意味する。
【００１７】
コマンドディレクタ１２は、入力された上記の信号をデコードすることによってコマンドの内容を解析し、その結果に基づいてＩ／Ｏコントロール回路１３及び制御ロジック回路１４を制御する。具体的には、コマンドディレクタ１２によって解析されたコマンドの内容がコマンド入力期間であることを示している場合には、Ｉ／Ｏコントロール回路１３に入力されたコマンド（Ｉ／Ｏ１〜Ｉ／Ｏ８）がコマンドレジスタ１５にラッチされ、制御ロジック回路１４に供給される。制御ロジック回路１４は、コマンドディレクタ１２及びコマンドレジスタ１５を介して入力されたコマンドに基づき、アレイコントロール回路１６及びステータスレジスタ１７を制御するとともに、トランジスタＴを制御することによって、レディ・ビジー信号ＲＹ／ＢＹを生成する。
【００１８】
一方、コマンドディレクタ１２によって解析されたコマンドの内容がアドレス入力期間であることを示している場合には、Ｉ／Ｏコントロール回路１３に入力されたアドレス（Ｉ／Ｏ１〜Ｉ／Ｏ８）がアドレスレジスタ１８にラッチされる。アドレスレジスタ１８にラッチされたアドレスのうち、ロウアドレスについてはロウアドレスバッファ１９を介してロウデコーダ２０に供給され、カラムアドレスについてはカラムアドレスバッファ２１を介してカラムデコーダ２２に供給される。
【００１９】
ロウデコーダ２０はメモリセルアレイ１１に対するロウアクセスを行う回路であり、カラムデコーダ２２はメモリセルアレイ１１に対するカラムアクセスを行う回路である。メモリセルアレイ１１に対するカラムアクセスには、カラムデコーダ２２の他、センスアンプ回路２３、ライトアンプ回路２４、判定レジスタ２５及びデータレジスタ２６も用いられる。そして、リード動作時においては、メモリセルアレイ１１からデータレジスタ２６に読み出されたリードデータがＩ／Ｏコントロール回路１３を介して外部に出力され、ライト動作時においては、外部からＩ／Ｏコントロール回路１３を介して入力されたライトデータがデータレジスタ２６を介してメモリセルアレイ１１に書き込まれる。
【００２０】
図１に示す各回路の動作は、図示しない内部クロック信号（ＣＬＫ）に同期して行われる。半導体装置１０の動作については、図１２などを参照しながら追って詳述する。
【００２１】
図２は、メモリセルアレイ１１の主要部を示す回路図である。メモリセルアレイ１１のより詳細な回路構成については追って説明する。
【００２２】
図２に示すように、メモリセルアレイ１１には複数のメモリセルＭＣが含まれている。メモリセルＭＣは、セルトランジスタＣＴと可変抵抗素子Ｒが直列接続された構成を有しており、セルトランジスタＣＴ側の一端は対応するローカルビット線ＬＢＬ（ＬＢＬ０，ＬＢＬ１・・・）に接続され、可変抵抗素子Ｒ側の一端はグローバルソース線ＧＳＬに接続されている。また、セルトランジスタＣＴのゲート電極は、対応するサブワード線ＳＷＬ（ＳＷＬ０，ＳＷＬ１・・・）に接続されている。かかる構成により、所定のサブワード線ＳＷＬが選択されるとセルトランジスタＣＴがオンするため、ローカルビット線ＬＢＬとグローバルソース線ＧＳＬとの間の電圧が可変抵抗素子Ｒの両端に印加されることになる。
【００２３】
ローカルビット線ＬＢＬは、スイッチ回路ＳＷ（ＳＷ０，ＳＷ１・・・）に接続されている。スイッチ回路ＳＷは、対応するローカルビット線ＬＢＬをグローバルビット線ＧＢＬ及びグローバルソース線ＧＳＬのいずれか一方に接続する回路である。１つのグローバルビット線ＧＢＬには複数のローカルビット線ＬＢＬが割り当てられており、これら複数のローカルビット線ＬＢＬのうち選択されたローカルビット線ＬＢＬについてはスイッチ回路ＳＷを介してグローバルビット線ＧＢＬに接続され、他のローカルビット線ＬＢＬについてはスイッチ回路ＳＷを介してグローバルソース線ＧＳＬに接続される。これにより、選択されたローカルビット線ＬＢＬに接続されたセルトランジスタＣＴがオンすると、対応する可変抵抗素子Ｒの両端には、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬとの間の電圧が印加される一方、非選択のローカルビット線ＬＢＬに接続されたセルトランジスタＣＴがオンしても、対応する可変抵抗素子Ｒの両端には電位差が生じない。
【００２４】
グローバルソース線ＧＳＬは、ソース線ドライバ５３に接続されている。ソース線ドライバ５３にはソース線選択信号ＳＬＳＥＬが供給されており、その論理レベルによってグローバルソース線ＧＳＬを接地電位ＶＳＳ及びリセット電位ＶＲＳＴのいずれか一方に駆動する。
【００２５】
本実施形態において用いる可変抵抗素子Ｒは、順方向に電流を流すと、つまりローカルビット線ＬＢＬ側からグローバルソース線ＧＳＬ側に電流を流すと低抵抗化し、逆方向に電流を流すと、つまりグローバルソース線ＧＳＬ側からローカルビット線ＬＢＬ側に電流を流すと高抵抗化する特性を有している。可変抵抗素子Ｒが低抵抗化した状態は「セット状態」と呼ばれ、例えば論理値「１」が割り当てられる。逆に、可変抵抗素子Ｒが高抵抗化した状態は「リセット状態」と呼ばれ、例えば論理値「０」が割り当てられる。可変抵抗素子Ｒをリセット状態からセット状態（０→１）に遷移させる動作は「セットライト動作」と呼ばれ、可変抵抗素子Ｒをセット状態からリセット状態（１→０）に遷移させる動作は「リセットライト動作」と呼ばれる。
【００２６】
このような特性を得ることが可能な可変抵抗素子Ｒの材料としては、Ａｌ，Ｈｆ，Ｎｉ，Ｃｏ，Ｔａ，Ｚｒ，Ｗ，Ｔｉ，Ｃｕ，Ｖ，Ｚｎ，Ｎｂの少なくとも何れか１つの金属の酸化物あるいは酸窒化物が挙げられる。一例として、可変抵抗素子ＲとしてＨｆ酸化物の薄膜を用い、これをＴａからなる上部電極とＴｉＮからなる下部電極で挟み込んだ構成を採用することができる。
【００２７】
可変抵抗素子Ｒのセット状態における抵抗値やリセット状態における抵抗値は、全てのメモリセルＭＣにおいて常に一定であることが理想的である。しかしながら、実際には、図５（ａ）に示すように、セット状態における抵抗値Ｒｓｅｔやリセット状態における抵抗値Ｒｒｓｔはある程度の範囲で分布をもつ。このような場合であっても、セット状態における抵抗値Ｒｓｅｔの分布と、リセット状態における抵抗値Ｒｒｓｔの分布が十分に分離していれば、リード動作時において正しく情報を読み出すことが可能である。しかしながら、このような抵抗値のばらつきは、ライト動作時においてライト時間の増大やライト不良などの問題を生じさせることがある。
【００２８】
図３は、セット状態にある可変抵抗素子Ｒの抵抗値Ｒｓｅｔと、リセットライト時に可変抵抗素子Ｒに流れるリセット電流Ｉｒｓｔとの関係を示すグラフである（非特許文献１参照）。
【００２９】
図３から明らかなように、可変抵抗素子Ｒの抵抗値Ｒｓｅｔとリセット電流Ｉｒｓｔとの間には明確な相関があり、抵抗値が低いほどリセット電流Ｉｒｓｔが大きくなる。かかる現象は、セットライト時にも生じる。つまり、リセット状態である可変抵抗素子Ｒの抵抗値Ｒｒｓｔとセット電流Ｉｓｅｔとの間にも相関があり、抵抗値Ｒｒｓｔが高いほどセット電流Ｉｓｅｔが大きくなる。このことは、可変抵抗素子Ｒの実際の抵抗値によって、最適なリセット電流Ｉｒｓｔやセット電流Ｉｓｅｔの値が異なることを意味する。
【００３０】
本実施形態による半導体装置１０は、この点を考慮して、セットライト時又はリセットライト時に可変抵抗素子Ｒの実際の抵抗値を評価し、その結果に基づいて、セット電流Ｉｓｅｔ又はリセット電流Ｉｒｓｔの値を切り替えることを特徴としている。セット電流Ｉｓｅｔ又はリセット電流Ｉｒｓｔの切り替えは、可変抵抗素子Ｒに印加する電圧を切り替えることによって行っても構わないし、可変抵抗素子Ｒに印加する電圧は一定としつつ可変抵抗素子Ｒに流れる電流を切り替えることによって行っても構わない。後者の方法は、例えば可変抵抗素子Ｒに印加する電圧を一定とし、且つ、印加する時間を切り替えることによって実現することが可能である。
【００３１】
図４は、センスアンプ回路２３、ライトアンプ回路２４、判定レジスタ２５及びデータレジスタ２６の接続関係を説明するためのブロック図である。これら回路のより詳細な回路構成については追って説明する。
【００３２】
図４に示すように、センスアンプ回路２３はグローバルビット線ＧＢＬに共通接続された３つのセンスアンプ３１〜３３を含んでいる。これらセンスアンプ３１〜３３にはそれぞれレベルの異なるリファレンス電位ＶＲＥＦ１〜ＶＲＥＦ３が供給されており、これによりセンスアンプ回路２３は、グローバルビット線ＧＢＬの電位と３つのリファレンス電位ＶＲＥＦ１〜ＶＲＥＦ３とを同時に比較することができる。ここで、リファレンス電位ＶＲＥＦ１〜ＶＲＥＦ３のレベルは、図５（ａ）に示すように
ＶＲＥＦ１＞ＶＲＥＦ２＞ＶＲＥＦ３
である。尚、図５（ａ）の横軸は抵抗値を示すものであるが、図５（ａ）に示すＶＲＥＦ１〜ＶＲＥＦ３は、可変抵抗素子Ｒが当該抵抗値である場合にグローバルビット線ＧＢＬに現れる電位を意味する。
【００３３】
図５（ａ）に示すように、リファレンス電位ＶＲＥＦ１は、セット状態における抵抗値Ｒｓｅｔの分布と、リセット状態における抵抗値Ｒｒｓｔの分布の中間の抵抗値に対応した電位である。したがって、リファレンス電位ＶＲＥＦ１を受けるセンスアンプ３１は、アクセスされたメモリセルＭＣに含まれる可変抵抗素子Ｒがセット状態であるかリセット状態であるかを判定するために用いられる。
【００３４】
これに対し、リファレンス電位ＶＲＥＦ２，ＶＲＥＦ３は、いずれもセット状態における抵抗値Ｒｓｅｔの分布内に対応した電位である。リファレンス電位ＶＲＥＦ２，ＶＲＥＦ３を受けるセンスアンプ３２，３３は、アクセスされたメモリセルＭＣに含まれる可変抵抗素子Ｒがセット状態である場合に、実際の抵抗値が分布範囲のどの領域に属しているかを判定するために用いられる。
【００３５】
図４に示すように、センスアンプ３１〜３３の出力信号は、判定レジスタ２５に供給される。判定レジスタ２５は、リード動作時においてはセンスアンプ３１の出力信号に基づいてリードデータを生成し、これをデータレジスタ２６に格納する。データレジスタ２６に格納されたリードデータは、データバスＤＢＵＳを介し、図１に示したＩ／Ｏコントロール回路１３に転送される。一方、ライト動作時においては、判定レジスタ２５は、データバスＤＢＵＳを介してデータレジスタ２６に格納されたライトデータと、センスアンプ３１〜３３の出力信号を参照し、これらに基づいてライトアンプ回路２４を制御する。
【００３６】
ライトアンプ回路２４には１つのセットライトドライバ４０と、３つのリセットライトドライバ４１〜４３が含まれている。セットライトドライバ４０は、セットライト動作時に活性化される回路であり、グローバルビット線ＧＢＬをセット電位ＶＳＥＴに駆動することにより、可変抵抗素子Ｒにセット電流Ｉｓｅｔを供給する。セット動作時においては、グローバルソース線ＧＳＬの電位が接地電位ＶＳＳに設定されることから、セットライトドライバ４０が活性化されると、選択されたメモリセルＭＣの可変抵抗素子ＲにはＶＳＥＴ−ＶＳＳの電圧が順方向に印加されることになる。
【００３７】
リセットライトドライバ４１〜４３は、リセットライト動作時に活性化される回路であり、グローバルビット線ＧＢＬをそれぞれリセット電位ＶＲＨ，ＶＲＭ，ＶＲＬに駆動することにより、可変抵抗素子Ｒにリセット電流Ｉｒｓｔを供給する。ここで、リセット電位ＶＲＨ，ＶＲＭ，ＶＲＬの関係は、
ＶＲＨ＞ＶＲＭ＞ＶＲＬ
である。リセット動作時においては、グローバルソース線ＧＳＬの電位がリセット電位ＶＲＳＴに設定される。このため、選択されたメモリセルＭＣの可変抵抗素子Ｒには、リセットライトドライバ４１が活性化された場合にはＶＲＳＴ−ＶＲＨの電圧（低リセット電圧）が逆方向に印加され、リセットライトドライバ４２が活性化された場合にはＶＲＳＴ−ＶＲＭの電圧（中リセット電圧）が逆方向に印加され、リセットライトドライバ４３が活性化された場合にはＶＲＳＴ−ＶＲＬの電圧（高リセット電圧）が逆方向に印加されることになる。
【００３８】
図５（ａ）は、リセットライト動作による可変抵抗素子Ｒの抵抗変化を説明するための図である。
【００３９】
図５（ａ）に示すように、可変抵抗素子Ｒがセット状態にある場合であっても、実際の抵抗値はある程度の分布を有している。本例では、セット状態である可変抵抗素子Ｒの抵抗値を高抵抗セット状態ＳＨ、中抵抗セット状態ＳＭ、低抵抗セット状態ＳＬの３段階に分類している。可変抵抗素子Ｒがどの抵抗状態であるかは、センスアンプ回路２３によって判定される。
【００４０】
具体的には、リセットライト対象となるメモリセルＭＣに対してリード動作を実行した結果、グローバルビット線ＧＢＬの電位がリファレンス電位ＶＲＥＦ２を超えている場合、センスアンプ３２，３３の出力信号はいずれもハイレベルとなるため、判定レジスタ２５は当該可変抵抗素子Ｒが高抵抗セット状態ＳＨであると判定することができる。この場合、判定レジスタ２５はリセットライトドライバ４１を選択し、グローバルビット線ＧＢＬにリセット電位ＶＲＨを出力する。これにより、当該可変抵抗素子Ｒには、ＶＲＳＴ−ＶＲＨの電圧（低リセット電圧）が逆方向に印加され、矢印Ａで示すようにセット状態からリセット状態に遷移する。
【００４１】
一方、リセットライト対象となるメモリセルＭＣに対してリード動作を実行した結果、グローバルビット線ＧＢＬの電位がリファレンス電位ＶＲＥＦ２とＶＲＥＦ３の間である場合、センスアンプ３２，３３の出力信号はそれぞれローレベル及びハイレベルとなるため、判定レジスタ２５は当該可変抵抗素子Ｒが中抵抗セット状態ＳＭであると判定することができる。この場合、判定レジスタ２５はリセットライトドライバ４２を選択し、グローバルビット線ＧＢＬにリセット電位ＶＲＭを出力する。これにより、当該可変抵抗素子Ｒには、ＶＲＳＴ−ＶＲＭの電圧（中リセット電圧）が逆方向に印加され、矢印Ｂで示すようにセット状態からリセット状態に遷移する。
【００４２】
そして、リセットライト対象となるメモリセルＭＣに対してリード動作を実行した結果、グローバルビット線ＧＢＬの電位がリファレンス電位ＶＲＥＦ３未満である場合、センスアンプ３２，３３の出力信号はいずれもローレベルとなるため、判定レジスタ２５は当該可変抵抗素子Ｒが低抵抗セット状態ＳＬであると判定することができる。この場合、判定レジスタ２５はリセットライトドライバ４３を選択し、グローバルビット線ＧＢＬにリセット電位ＶＲＬを出力する。これにより、当該可変抵抗素子Ｒには、ＶＲＳＴ−ＶＲＬの電圧（高リセット電圧）が逆方向に印加され、矢印Ｃで示すようにセット状態からリセット状態に遷移する。
【００４３】
このように、本実施形態においては、リセットライト対象となる可変抵抗素子Ｒの実際の抵抗値に基づいて、可変抵抗素子Ｒに印加されるリセット電圧のレベルを切り替えている。つまり、可変抵抗素子Ｒが中抵抗セット状態ＳＭである場合を基準とすると、可変抵抗素子Ｒが高抵抗セット状態ＳＨである場合にはより少ないリセット電流Ｉｒｓｔでリセットライトを行うことができ、可変抵抗素子Ｒが低抵抗セット状態ＳＬである場合にはより大きいリセット電流Ｉｒｓｔでリセットライトを行う必要がある。この点を考慮し、本実施形態ではリセット電位のレベルを切り替えることによって、可変抵抗素子Ｒに流れるリセット電流Ｉｒｓｔの電流量を切り替えている。これにより、過剰なリセット電流Ｉｒｓｔを供給したり、セット状態からリセット状態に正しく遷移しないといった問題を解消することが可能となる。
【００４４】
以上、リセットライト時（１→０）においてリセット電流Ｉｒｓｔを切り替える例を説明したが、これに代えて、或いはこれに加えて、セットライト時（０→１）においてセット電流Ｉｓｅｔを切り替えることも可能である。
【００４５】
図５（ｂ）は、セットライト動作による可変抵抗素子Ｒの抵抗変化を説明するための図である。
【００４６】
図５（ｂ）に示すように、可変抵抗素子Ｒがリセット状態である場合も、実際の抵抗値はある程度の分布を有している。本例では、リセット状態である可変抵抗素子Ｒの抵抗値を高抵抗リセット状態ＲＨ、中抵抗リセット状態ＲＭ、低抵抗リセット状態ＲＬの３段階に分類している。これを判定するためには、リファレンス電位ＶＲＥＦ４，ＶＲＥＦ５を受けるセンスアンプをセンスアンプ回路２３に設ければよい。これに伴い、セットライトドライバ４０を３つに分け、それぞれセット電位ＶＳＨ、ＶＳＭ，ＶＳＬを出力可能とすればよい。但し、
ＶＳＨ＞ＶＳＭ＞ＶＳＬ
である。
【００４７】
そして、セットライト対象となるメモリセルＭＣに対してリード動作を実行した結果、グローバルビット線ＧＢＬの電位がリファレンス電位ＶＲＥＦ５を超えている場合、セットライトドライバ４０はグローバルビット線ＧＢＬにセット電位ＶＳＨを出力する。これにより、当該可変抵抗素子Ｒには、ＶＳＨ−ＶＳＳの電圧（高セット電圧）が順方向に印加され、矢印Ｄで示すようにリセット状態からセット状態に遷移する。
【００４８】
一方、セットライト対象となるメモリセルＭＣに対してリード動作を実行した結果、グローバルビット線ＧＢＬの電位がリファレンス電位ＶＲＥＦ４とＶＲＥＦ５の間である場合、セットライトドライバ４０はグローバルビット線ＧＢＬにセット電位ＶＳＭを出力する。これにより、当該可変抵抗素子Ｒには、ＶＳＭ−ＶＳＳの電圧（中セット電圧）が順方向に印加され、矢印Ｅで示すようにリセット状態からセット状態に遷移する。
【００４９】
さらに、セットライト対象となるメモリセルＭＣに対してリード動作を実行した結果、グローバルビット線ＧＢＬの電位がリファレンス電位ＶＲＥＦ４未満である場合、セットライトドライバ４０はグローバルビット線ＧＢＬにセット電位ＶＳＬを出力する。これにより、当該可変抵抗素子Ｒには、ＶＳＬ−ＶＳＳの電圧（低セット電圧）が順方向に印加され、矢印Ｆで示すようにリセット状態からセット状態に遷移する。
【００５０】
ここで、可変抵抗素子Ｒが中抵抗リセット状態ＲＭである場合を基準とすると、可変抵抗素子Ｒが高抵抗リセット状態ＲＨである場合にはより大きなセット電流Ｉｓｅｔでセットライトを行う必要がある一方、可変抵抗素子Ｒが低抵抗リセット状態ＲＬである場合にはより小さいセット電流Ｉｓｅｔでセットライトを行うことができる。この点を考慮して、セット電位のレベルを切り替えることによって、可変抵抗素子Ｒに流れるセット電流Ｉｓｅｔの電流量を切り替えれば、過剰なセット電流Ｉｓｅｔを供給したり、リセット状態からセット状態に正しく遷移しないといった問題を解消することが可能となる。
【００５１】
尚、セットライト動作は、リセット状態、つまり高抵抗状態にある可変抵抗素子Ｒにセット電流Ｉｓｅｔを流す動作であるため、リセット電流Ｉｒｓｔよりもその絶対値が小さい。このため、セット電流Ｉｓｅｔの値を一定とした場合であっても、可変抵抗素子Ｒの実際の抵抗値のばらつきに起因する電流誤差は、リセットライト時に比べると相対的に小さいものと考えられる。この点を考慮すれば、セットライト時におけるセット電流Ｉｓｅｔの切り替えを行うことなく、リセットライト時におけるリセット電流Ｉｒｓｔの切り替えだけを行っても構わない。
【００５２】
尚、リセット電流Ｉｒｓｔ又はセット電流Ｉｓｅｔを切り替える方法としては、上記のようにリセットライトドライバ４１〜４３（及びセットライトドライバ４０）の出力電圧を切り替える方法に限定されるものではない。例えば、リセットライトドライバ４１〜４３の出力電圧を一定とし、これらの電流供給能力（つまりドライバサイズ）に差を設けることによって、リセット電流Ｉｒｓｔ（又はセット電流Ｉｓｅｔ）の切り替えを行っても構わない。或いは、複数のリセットライトドライバ（又はセットライトドライバ）を並列接続し、活性化させるリセットライトドライバ（又はセットライトドライバ）の数を切り替えることによって、リセット電流Ｉｒｓｔ（又はセット電流Ｉｓｅｔ）の切り替えを行っても構わない。この場合、これらリセットライトドライバ（又はセットライトドライバ）の電流供給能力については互いに同じ能力に設定しても構わない。さらには、リセットライトドライバ（又はセットライトドライバ）を活性化させる時間を切り替えることによって、リセット電流Ｉｒｓｔ（又はセット電流Ｉｓｅｔ）の切り替えを行っても構わない。
【００５３】
以上説明したリセット電流Ｉｒｓｔ又はセット電流Ｉｓｅｔの制御は、メモリセルＭＣが多値メモリセルである場合のライト動作にも応用することができる。
【００５４】
図６は多値メモリセルのライト動作による可変抵抗素子Ｒの抵抗変化を説明するための図であり、（ａ）はリセットライト時の抵抗変化を示し、（ｂ）はセットライト時の抵抗変化を示している。
【００５５】
図６においては、１個のメモリセルで２ビットのデータを記憶する多値メモリセルを想定している。例えば、メモリセルＭＣに対してリード動作を実行した結果、グローバルビット線ＧＢＬの電位がリファレンス電位ＶＲＥＦ１を超える場合には論理値「００」を割り当て、リファレンス電位ＶＲＥＦ１とＶＲＥＦ２の間である場合には論理値「０１」を割り当て、リファレンス電位ＶＲＥＦ２とＶＲＥＦ３の間である場合には論理値「１０」を割り当て、リファレンス電位ＶＲＥＦ３未満である場合には論理値「１１」を割り当てることができる。論理値「０１」、「１０」、「１１」を取るのは、いずれも可変抵抗素子Ｒがセット状態である場合であり、セット状態における実際の抵抗値をコントロールすることによって、異なる情報を保持する。
【００５６】
このような多値メモリセルを用いる場合、論理値「０１」、「１０」、「１１」から論理値「００」に変化させるためには、図６（ａ）に示すように、いずれの場合もリセットライト動作を実行すればよい。しかしながら、最適なリセットライト動作を行うために必要なリセット電流Ｉｒｓｔは、セット状態における実際の抵抗値、つまり論理値「０１」、「１０」、「１１」のいずれであるかによって異なる。この場合、図５（ａ）を参照しながら説明したとおり、セット状態における実際の抵抗値に応じてリセット電流Ｉｒｓｔの電流量を制御することにより、いずれの場合であっても最適なリセットライト動作を行うことが可能となる。
【００５７】
一方、論理値「００」から論理値「０１」、「１０」、「１１」に変化させるためには、図６（ｂ）に示すように、いずれの場合もセットライト動作を実行すればよい。しかしながら、最適なセットライトを行うために必要なセット電流Ｉｓｅｔは、書き込むべき論理値が「０１」、「１０」、「１１」のいずれであるかによって異なる。この場合も、書き込むべき論理値が「０１」、「１０」、「１１」によってセット電流Ｉｓｅｔの電流量を制御すればよい。
【００５８】
具体的には、矢印Ｈで示すように論理値「００」から論理値「１０」に変化させる場合に最適なセット電流Ｉｓｅｔを得るためのセット電位をＶＳ１０とすると、矢印Ｇで示すように論理値「００」から論理値「０１」に変化させる場合には最適なセット電流Ｉｓｅｔがより少なくなることから、セット電位をＶＳ０１（＜ＶＳ１０）に低減し、矢印Ｉで示すように論理値「００」から論理値「１１」に変化させる場合には最適なセット電流Ｉｓｅｔがより多くなることから、セット電位をＶＳ１１（＞ＶＳ１０）に増大すればよい。これにより、書き込むべきデータに応じた最適なセットライト動作を行うことが可能となる。
【００５９】
次に、本実施形態による半導体装置１０のより詳細な構成について説明する。
【００６０】
図７は、メモリセルアレイ１１の構成を説明するための模式的な平面図である。
【００６１】
図７に示すように、メモリセルアレイ１１はＸ方向及びＹ方向にマトリクス状に配置された複数のメモリブロック５０によって構成されている。Ｘ方向に配列された複数のメモリブロック５０には共通のメインワード線ＭＷＬＢが割り当てられ、Ｙ方向に配列された複数のメモリブロック５０には共通のグローバルビット線ＧＢＬが割り当てられている。メインワード線ＭＷＬＢはロウデコーダ２０によって駆動される上位のワード線である。グローバルビット線ＧＢＬは上位のビット線であり、センスアンプ回路２３、ライトアンプ回路２４などからなるカラム系回路に接続されている。
【００６２】
図８は、メモリブロック５０の構成を説明するための模式的な平面図である。
【００６３】
図８に示すように、メモリブロック５０はアレイ領域ＡＲＹを有している。アレイ領域ＡＲＹ内においては、Ｘ方向に延在する複数のサブワード線ＳＷＬと、Ｙ方向に延在する複数のローカルビット線ＬＢＬが設けられており、これらの交点にメモリセルＭＣが配置されている。サブワード線ＳＷＬは下位のワード線であり、サブワードドライバ５１によって駆動される。サブワードドライバ５１は、上述したメインワード線ＭＷＬＢを介してロウデコーダ２０から供給されるメインワード信号によって活性化される。１つのサブワード線ＳＷＬによって選択される複数のメモリセルＭＣは、いわゆる「ページ」を構成し、リード／ライト動作はページ単位で行われる。１つのメモリブロック５０には数十ページが含まれている。但し、フラッシュメモリとの互換性を確保すべく、リセットライト動作については、ページ単位ではなくブロック単位で行っても構わない。
【００６４】
また、ローカルビット線ＬＢＬは下位のビット線であり、ビット線セレクタ５２に接続されている。ビット線セレクタ５２は、カラムアドレスに基づいて所定のローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続する回路であり、カラムデコーダ２２によって制御される。
【００６５】
さらに、メモリブロック５０内には複数のソース線ドライバ５３が設けられている。ソース線ドライバ５３は、当該メモリブロック５０内のグローバルソース線ＧＳＬを駆動する回路である。
【００６６】
図９は、サブワードドライバ５１の一部を示す回路図である。
【００６７】
図９に示すように、サブワードドライバ５１内には、対応するサブワード線ＳＷＬをそれぞれ駆動する複数のドライバ回路ＳＷＤが設けられている。ドライバ回路ＳＷＤは、Ｐチャンネル型ＭＯＳトランジスタＰ１１と、Ｎチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２からなり、これらトランジスタＰ１１，Ｎ１１，Ｎ１２のドレインがサブワード線ＳＷＬに接続されている。トランジスタＰ１１のソースには対応するワード線選択信号ＷＬＳＥＬ（ＷＬＳＥＬ０，ＷＬＳＥＬ１・・・）が供給され、トランジスタＮ１１，Ｎ１２のソースには接地電位ＶＳＳ（或いは負電位）が供給されている。トランジスタＰ１１，Ｎ１１のゲート電極には対応するメインワード線ＭＷＬＢを介してメインワード信号ＭＷＢが供給され、トランジスタＮ１２のゲート電極には対応するワード線選択信号ＷＬＳＥＬの反転信号が供給されている。メインワード信号ＭＷＢはロウアドレスの一部によって生成される信号であり、ワード線選択信号ＷＬＳＥＬはロウアドレスの他の一部によって生成される信号である。
【００６８】
かかる構成により、所定のメインワード信号ＭＷＢ及び所定のワード線選択信号ＷＬＳＥＬが活性化すると、これらによって選択されるドライバ回路ＳＷＤのトランジスタＰ１１がオンし、対応するサブワード線ＳＷＬがワード線選択信号ＷＬＳＥＬの活性レベルに駆動される。ワード線選択信号ＷＬＳＥＬの活性レベルは、ワード線電源ドライバ５４によって生成される高電位である。後述する図１０に示すように、ワード線電源ドライバ５４は、ソース線ドライバ５３が配置される領域に配置される。
【００６９】
図１０は、ビット線セレクタ５２及びソース線ドライバ５３の一部を示す回路図である。
【００７０】
図１０に示すように、ビット線セレクタ５２内には、対応するローカルビット線ＬＢＬごとに設けられた複数のスイッチ回路ＳＷを備えている。スイッチ回路ＳＷは、対応するビット線選択信号ＢＬＳＥＬ（ＢＬＳＥＬ０，ＢＬＳＥＬ１・・・）に基づき、一方がオン、他方がオフとなる２つのトランスファゲートＴＧ１，ＴＧ２からなる。トランスファゲートＴＧ１は、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間に接続されており、トランスファゲートＴＧ２は、ローカルビット線ＬＢＬとグローバルソース線ＧＳＬとの間に接続されている。ビット線選択信号ＢＬＳＥＬはカラムアドレスの一部によって生成される信号である。
【００７１】
かかる構成により、所定のビット線選択信号ＢＬＳＥＬが活性化すると、対応するローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続されることになる。他のローカルビット線ＬＢＬについては、全てグローバルソース線ＧＳＬに接続される。
【００７２】
グローバルソース線ＧＳＬは、ソース線ドライバ５３によって駆動される。ソース線ドライバ５３は、直列接続されたＰチャンネル型ＭＯＳトランジスタＰ２０及びＮチャンネル型ＭＯＳトランジスタＮ２０を含み、これらのドレインがグローバルソース線ＧＳＬに接続されている。トランジスタＰ２０のソースにはリセット電位ＶＲＳＴが供給され、トランジスタＮ２０のソースには接地電位ＶＳＳが供給されている。これらトランジスタＰ２０，Ｎ２０のゲート電極にはソース線選択信号ＳＬＳＥＬが共通に供給されているため、グローバルソース線ＧＳＬは、ソース線選択信号ＳＬＳＥＬの論理レベルによってリセット電位ＶＲＳＴ及び接地電位ＶＳＳのいずれか一方に駆動される。
【００７３】
図１１Ａは、センスアンプ回路２３、ライトアンプ回路２４及び判定レジスタ２５の回路図であり、本発明の第１の実施形態に相当する。図１１Ｂは、１つのメモリセルＭＣに対応するメモリブロック５０内の回路を示している。
【００７４】
図１１Ａに示すセンスアンプ３１〜３３は、図１に示したセンスアンプ回路２３に含まれる要素である。この点は、図４を用いて説明したとおりであり、いずれのセンスアンプ３１〜３３もグローバルビット線ＧＢＬに接続されている。但し、図１１Ａに示す例では、センスアンプ３１に２種類のリファレンス電位ＶＲＥＦ０，ＶＲＥＦ１を入力可能に構成されている。リファレンス電位ＶＲＥＦ０は確認リード動作においてセット／リセット判定を行うために用いられ、リファレンス電位ＶＲＥＦ１は検証リード動作においてセット／リセット判定を行うために用いられる。その選択は、選択信号ＲＥＧＳＥＬ，ＩＳＰＳＥＬに基づいたトランジスタＴＲＮ１，ＴＲＮ２の選択によって行うことができる。但し、確認リード動作と検証リード動作とで異なるリファレンス電位を用いることは必須でなく、同じリファレンス電位を用いても構わない。一方、センスアンプ３２，３３には、それぞれリファレンス電位ＶＲＥＦ２，ＶＲＥＦ３が供給される。
【００７５】
グローバルビット線ＧＢＬには、セットライトドライバ４０、リセットライトドライバ４１〜４３、セットマスクアンプ４４、リセットマスクアンプ４５及び充電アンプ４６が接続されている。これらの回路４０〜４６は、図１に示したライトアンプ回路２４に含まれる要素である。
【００７６】
セットライトドライバ４０は、直列接続されたトランジスタＰチャンネル型ＭＯＳトランジスタＴＲＰ１，ＴＲＰ２からなる。トランジスタＴＲＰ１のゲート電極には制御信号ＳＥＴＰＬＳＢが供給され、トランジスタＴＲＰ２のゲート電極はラッチ回路ＬＡＴ０のノードｂに接続されている。これにより、トランジスタＴＲＰ１，ＴＲＰ２がオンすると、セットライトドライバ４０によってグローバルビット線ＧＢＬがセット電位ＶＳＥＴに駆動される。ラッチ回路ＬＡＴ０のノードａは、トランジスタＴＲＮ１０を介してリードライトデータＲＷＤＡＴＡが入力されるノードであり、ラッチ回路ＬＡＴ０のノードｂは、トランジスタＴＲＮ２２を介してリードライトデータＲＷＤＡＴＡが出力されるノードである。トランジスタＴＲＮ１０，ＴＲＮ２２は、それぞれ制御信号ＬＤＩＮＴ，ＬＤＯＵＹによって制御される。リードライトデータＲＷＤＡＴＡの入出力は、図１に示したデータレジスタ２６を介して行われる。
【００７７】
リセットライトドライバ４１〜４３は、リセット配線ＲＳＧＬに接続されたＮチャンネル型ＭＯＳトランジスタＴＲＮ１５〜ＴＲＮ１７によってそれぞれ構成されている。リセット配線ＲＳＧＬは、トランジスタＴＲＮ３，ＴＲＮ５を介してグローバルビット線ＧＢＬに接続されている。トランジスタＴＲＮ３のゲート電極には制御信号ＲＳＴＳＬＴが供給され、トランジスタＴＲＮ５のゲート電極はラッチ回路ＬＡＴ０のノードｂに接続されている。
【００７８】
トランジスタＴＲＮ１５〜ＴＲＮ１７のソースには、リセット電位ＶＲＨ，ＶＲＭ，ＶＲＬがそれぞれ供給されている。また、トランジスタＴＲＮ１５〜ＴＲＮ１７のゲート電極は、それぞれラッチ回路ＬＡＴ１〜ＬＡＴ３のノードｄ，ｆ，ｈに接続されている。
【００７９】
ラッチ回路ＬＡＴ０〜ＬＡＴ３のノードｂ，ｄ，ｆ，ｈは、いずれもトランジスタＴＲＮＲを介して接地されている。これにより、制御信号ＬＲＳＴが活性化するとラッチ回路ＬＡＴ１〜ＬＡＴ３が全てリセットされ、制御信号ＬＲＳＴ，ＬＰＲＴの両方が活性化するとラッチ回路ＬＡＴ０〜ＬＡＴ３が全てリセットされる。
【００８０】
ラッチ回路ＬＡＴ１のノードｃは、トランジスタＴＲＮ７，ＴＲＮ８を介して接地されている。トランジスタＴＲＮ７，ＴＲＮ８のゲート電極には、センスアンプ３２の出力信号ＳＡＯＵＴ２及びセンスアンプ３３の出力信号ＳＡＯＵＴ３がそれぞれ供給される。これにより、出力信号ＳＡＯＵＴ２，ＳＡＯＵＴ３がいずれもハイレベルである場合、ラッチ回路ＬＡＴ１はセットされる。
【００８１】
ラッチ回路ＬＡＴ２のノードｅは、トランジスタＴＲＮ９，ＴＲＮ１０を介して接地されている。トランジスタＴＲＮ９，ＴＲＮ１０のゲート電極には、出力信号ＳＡＯＵＴ２をインバータＩＮＶ１によって反転した信号及び出力信号ＳＡＯＵＴ３がそれぞれ供給される。これにより、出力信号ＳＡＯＵＴ２，ＳＡＯＵＴ３がそれぞれローレベル及びハイレベルである場合、ラッチ回路ＬＡＴ２はセットされる。
【００８２】
ラッチ回路ＬＡＴ３のノードｇは、トランジスタＴＲＮ１１，ＴＲＮ１２を介して接地されている。トランジスタＴＲＮ１１，ＴＲＮ１２のゲート電極には、出力信号ＳＡＯＵＴ２をインバータＩＮＶ１によって反転した信号及び出力信号ＳＡＯＵＴ３をインバータＩＮＶ２によって反転した信号がそれぞれ供給される。これにより、出力信号ＳＡＯＵＴ２，ＳＡＯＵＴ３がいずれもローレベルである場合、ラッチ回路ＬＡＴ３はセットされる。
【００８３】
セットマスクアンプ４４は、直列接続されたＮチャンネル型ＭＯＳトランジスタＴＲＮ１９，ＴＲＮ２０からなる。トランジスタＴＲＮ１９のゲート電極には制御信号ＳＥＴＭＳＫＴが供給され、トランジスタＴＲＮ２０のゲート電極はラッチ回路ＬＡＴ０のノードｂに接続されている。かかる構成により、トランジスタＴＲＮ１９，ＴＲＮ２０がオンするとグローバルビット線ＧＢＬが接地電位ＶＳＳに固定され、セットライト動作がマスクされる。
【００８４】
リセットマスクアンプ４５は、直列接続されたトランジスタＰチャンネル型ＭＯＳトランジスタＴＲＰ３，ＴＲＰ４からなる。トランジスタＴＲＰ３のゲート電極には制御信号ＲＳＴＰＲＥＢが供給され、トランジスタＴＲＰ４のゲート電極はラッチ回路ＬＡＴ０のノードｂに接続されている。これにより、トランジスタＴＲＰ３，ＴＲＰ４がオンすると、グローバルビット線ＧＢＬはリセットマスクアンプ４５によってリセット電位ＶＲＳＴに駆動され、リセットライト動作がマスクされる。
【００８５】
次に、本発明の第１の実施形態による半導体装置の動作について説明する。
【００８６】
図１２は、本発明の第１の実施形態による半導体装置のイレース動作を説明するためのタイミング図である。イレース動作とは、ＮＡＮＤ型フラッシュメモリとの互換性を有している場合は、選択されたメモリブロック５０内の全てのメモリセルＭＣをリセット状態（論理値＝０）に初期化する動作であるが、図１２には、所定のメモリブロック５０内の所定のページに対するイレース動作のみを示している。
【００８７】
まず、外部からアドレス信号とともにイレースコマンド（Ｅｒａｓｅ）又はイレースコマンドを含むプログラムコマンド（ライトコマンド）が発行されると、制御信号ＬＰＳＴ，ＬＲＳＴが時刻ｔ１にてワンショットでハイレベルとなる。これによりトランジスタＴＲＮＲがオンすることから、ラッチ回路ＬＡＴ０〜ＬＡＴ３は全てリセットされる。つまり、ノードｂ，ｄ，ｆ，ｈは全てローレベルとなる。
【００８８】
尚、この時点では制御信号ＳＢＹＤＳＴがハイレベルであるため、グローバルビット線ＧＢＬはトランジスタＴＲＮ４を介して接地電位ＶＳＳに固定されている。また、ビット線選択信号ＢＬＳＥＬがローレベルであるため、ローカルビット線ＬＢＬはスイッチ回路ＳＷを介してグローバルソース線ＧＳＬに接続されている。
【００８９】
次に、時刻ｔ２に制御信号ＬＤＩＮＴがワンショットでハイレベルとなる。これによりトランジスタＴＲＮ１０がオンするため、リードライトデータＲＷＤＡＴＡがラッチ回路ＬＡＴ０に入力される。ここで、ラッチ回路ＬＡＴ０に入力されるリードライトデータＲＷＤＡＴＡの振幅の低下を防止するためには、制御信号ＬＤＩＮＴのハイレベル電位をリードライトデータＲＷＤＡＴＡのハイレベル電位よりも高電位に設定しても構わないし、トランジスタＴＲＮ１０の代わりにトランスファゲートを用いても構わない。
【００９０】
リードライトデータＲＷＤＡＴＡは、セットライト時にはハイレベル（論理値＝１）となり、リセットライト時にはローレベル（論理値＝０）となる。本例は、全てのメモリセルＭＣをリセット状態（論理値＝０）とするイレース動作であることから、図１２に示すようにリードライトデータＲＷＤＡＴＡはローレベルである。
【００９１】
ローレベルのリードライトデータＲＷＤＡＴＡが入力されると、ラッチ回路ＬＡＴ０がセット状態に反転し、ノードｂがハイレベルとなる。これによりトランジスタＴＲＮ５がオンする。これに対し、セットライト動作時においてはトランジスタＴＲＮ５がオフ状態を維持することから、グローバルビット線ＧＢＬとリセット配線ＲＳＧＬが接続されることはない。但し、本実施形態による半導体装置１０は、ＮＡＮＤ型のフラッシュメモリと互換性のあるインターフェースを採用しているため、イレース動作時においては当該ページに対応する全てのリードライトデータＲＷＤＡＴＡがローレベルとなる。
【００９２】
次に、確認リード動作が実施される。尚、確認リード動作時においては、制御信号ＳＥＴＭＳＫＴがローレベルに固定されており、したがってトランジスタＴＲＮ１９はオフ状態である。
【００９３】
まず、選択されたサブワード線ＳＷＬを時刻ｔ３にてハイレベルに駆動し、当該メモリセルＭＣを選択状態とする。次に、時刻ｔ４において、制御信号ＳＢＹＤＳＴ及びビット線選択信号ＢＬＳＥＬをそれぞれローレベル及びハイレベルに変化させる。これにより、トランジスタＴＲＮ４がオフし、グローバルビット線ＧＢＬが接地電位ＶＳＳから切り離されるとともに、ローカルビット線ＬＢＬがスイッチ回路ＳＷを介してグローバルビット線ＧＢＬに接続される。
【００９４】
次に、時刻ｔ５において制御信号ＳＡＥＱＴをハイレベルとすることによってトランジスタＴＲＮ１８をオンし、グローバルビット線ＧＢＬにリード電位ＶＳＡＥＱを供給する。そして、センスアンプ３１〜３３を活性化させる。この時、制御信号ＲＥＧＳＥＬがハイレベル、制御信号ＩＳＰＳＥＬがローレベルであることから、センスアンプ３１にはリファレンス電位ＶＲＥＦ０が供給されている。
【００９５】
制御信号ＳＡＥＱＴがハイレベルの期間は、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬをリード電位ＶＳＡＥＱに充電するための期間である。充電が完了すると、一定期間待機することによってメモリセルＭＣを介した放電を行う。メモリセルＭＣを介した放電量は、可変抵抗素子Ｒの抵抗値に依存する。つまり、メモリセルＭＣが論理値１のセット状態（低抵抗状態）であれば高速に放電される一方、メモリセルＭＣが論理値１０リセット状態（高抵抗状態）であれば低速に放電される。したがって、メモリセルＭＣを介した放電を一定期間行った後、グローバルビット線ＧＢＬの電位を参照すれば、メモリセルＭＣに保持されているデータを判定することができる。
【００９６】
グローバルビット線ＧＢＬの電位判定は、センスアンプ３１〜３３を同時に活性化させることにより行う。これにより、センスアンプ３１〜３３からは、出力信号ＳＡＯＵＴ１〜ＳＡＯＵＴ３が並列に出力されることになる。センスアンプ３１〜３３の出力信号ＳＡＯＵＴ１〜ＳＡＯＵＴ３は、対応するリファレンス電位に対してグローバルビット線ＧＢＬの電位が高ければハイレベルとなり、低ければローレベルとなる。センスアンプ３１〜３３は時刻ｔ６において非活性化され、同時に、制御信号ＳＢＹＤＳＴ及びビット線選択信号ＢＬＳＥＬがそれぞれハイレベル及びローレベルに戻される。また、サブワード線ＳＷＬについてもローレベルに戻される。
【００９７】
そして、アクセス先のメモリセルＭＣがリセット状態（高抵抗状態）である場合には、出力信号ＳＡＯＵＴ１がハイレベルとなり、セット状態（低抵抗状態）である場合には、出力信号ＳＡＯＵＴ１がローレベルとなる。
【００９８】
ここで、メモリセルＭＣがリセット状態（高抵抗状態）であるために出力信号ＳＡＯＵＴ１がハイレベルとなった場合、トランジスタＴＲＮ６がオンするため、ラッチ回路ＬＡＴ０のノードｂはローレベルに引き抜かれる。これによりトランジスタＴＲＮ５がオフするため、グローバルビット線ＧＢＬとリセット配線ＲＳＧＬは切断される。したがって、その後のライト動作において、グローバルビット線ＧＢＬがリセットライトドライバ４１〜４３と接続されることはない。
【００９９】
一方、メモリセルＭＣがセット状態（低抵抗状態）であるために出力信号ＳＡＯＵＴ１がローレベルとなった場合、ラッチ回路ＬＡＴ０のノードｂはハイレベルに維持される。
【０１００】
メモリセルＭＣがセット状態（低抵抗状態）である場合、センスアンプ３２，３３の出力信号ＳＡＯＵＴ２，ＳＡＯＵＴ３の論理レベルは、可変抵抗素子Ｒが高抵抗セット状態ＳＨ、中抵抗セット状態ＳＭ、低抵抗セット状態ＳＬのいずれであるかによって異なる。
【０１０１】
まず、可変抵抗素子Ｒが高抵抗セット状態ＳＨである場合には、出力信号ＳＡＯＵＴ２，ＳＡＯＵＴ３がいずれもハイレベルとなる。これにより、トランジスタＴＲＮ７，ＴＲＮ８がオンするため、ラッチ回路ＬＡＴ１がセットされ、そのノードｄがハイレベルとなる。他のラッチ回路ＬＡＴ２，ＬＡＴ３はリセットされたままである。その結果、リセット配線ＲＳＧＬは、リセットライトドライバ４１によってリセット電位ＶＲＨに駆動されることになる。
【０１０２】
また、可変抵抗素子Ｒが中抵抗セット状態ＳＭである場合には、出力信号ＳＡＯＵＴ２，ＳＡＯＵＴ３がそれぞれローレベル及びハイレベルとなる。これにより、トランジスタＴＲＮ９，ＴＲＮ１０がオンするため、ラッチ回路ＬＡＴ２がセットされ、そのノードｆがハイレベルとなる。他のラッチ回路ＬＡＴ１，ＬＡＴ３はリセットされたままである。その結果、リセット配線ＲＳＧＬは、リセットライトドライバ４２によってリセット電位ＶＲＭに駆動されることになる。
【０１０３】
さらに、可変抵抗素子Ｒが低抵抗セット状態ＳＬである場合には、出力信号ＳＡＯＵＴ２，ＳＡＯＵＴ３がいずれもローレベルとなる。これにより、トランジスタＴＲＮ１１，ＴＲＮ１２がオンするため、ラッチ回路ＬＡＴ３がセットされ、そのノードｈがハイレベルとなる。他のラッチ回路ＬＡＴ１，ＬＡＴ２はリセットされたままである。その結果、リセット配線ＲＳＧＬは、リセットライトドライバ４３によってリセット電位ＶＲＬに駆動されることになる。
【０１０４】
尚、図１２に示す例では、アクセス先の可変抵抗素子Ｒが低抵抗セット状態ＳＬである場合を示している。このため、出力信号ＳＡＯＵＴ１〜ＳＡＯＵＴ３はいずれもローレベルとなっており、リセット配線ＲＳＧＬはリセット電位ＶＲＬに駆動されている。
【０１０５】
次に、同時にアクセスされた全てのメモリセルＭＣがリセット状態（高抵抗状態）であるか否かを、同時に活性化される全ての判定レジスタ２５をワイヤードオア接続することによって確認する。まず、時刻ｔ７において制御信号ＷＯＲＰＣＴ，ＷＯＲＥＮＴを一時的にハイレベルとすることにより、トランジスタＴＰＮ５をオフ、トランジスタＴＲＮ１４をオンさせる。これにより、ワイヤードオア配線ＷＯＲＳＮはＶＤＤレベルからフローティング状態に移行する。
【０１０６】
ここで、ワイヤードオア配線ＷＯＲＳＮは、同時に活性化される全ての判定レジスタ２５に対して共通である。このため、同時に活性化される全ての判定レジスタ２５において、全てのラッチ回路ＬＡＴ０がセット状態（ノードｂ＝ローレベル）に反転していれば、つまり、読み出されたメモリセルＭＣが全てリセット状態（論理値＝０）であれば、トランジスタＴＲＮ１３，ＴＲＮ１４からなる放電パスが全て遮断されるため、ワイヤードオア配線ＷＯＲＳＮはＶＤＤレベルを維持する。この場合、当該ページへのリセットライト動作は不要であるため、当該ページに対するリセットライト動作をスキップし、次のページに対する確認リード動作に移行する。
【０１０７】
これに対し、同時に活性化される判定レジスタ２５の少なくとも一つにおいて、ラッチ回路ＬＡＴ０がリセット状態（ノードｂ＝ハイレベル）に維持されていれば、つまり、読み出されたメモリセルＭＣの少なくとも一つがセット状態（論理値＝１）であれば、トランジスタＴＲＮ１３，ＴＲＮ１４からなる放電パスが少なくとも１本形成されるため、ワイヤードオア配線ＷＯＲＳＮは接地電位ＶＳＳに引き抜かれる。この場合、当該ページに対するリセットライト動作に移行する。図１２に示す例では、時刻ｔ７においてワイヤードオア配線ＷＯＲＳＮがローレベルに変化しており、したがってリセットライト動作に移行する。
【０１０８】
リセットライト動作においては、まず時刻ｔ８にソース線選択信号ＳＬＳＥＬをローレベルとし、これにより、ソース線ドライバ５３を用いてグローバルソース線ＧＳＬをリセット電位ＶＲＳＴに駆動する。これにより、ローカルビット線ＬＢＬについてもスイッチ回路ＳＷを介してリセット電位ＶＲＳＴに充電される。さらに、時刻ｔ８において制御信号ＳＢＹＤＳＴ，ＲＳＴＰＲＥＢをローレベルとすることにより、リセットマスクアンプ４５を活性化させる。
【０１０９】
ここで、確認リード時に読み出されたデータが０、つまり、メモリセルＭＣがリセット状態であった場合、ラッチ回路ＬＡＴ０のノードｂは既にローレベルに変化しているため、トランジスタＴＲＰ３，ＴＲＰ４がオンし、グローバルビット線ＧＢＬもリセット電位ＶＲＳＴに充電される。つまり、リセットマスクアンプ４５によってリセットライト動作がマスクされる。一方、確認リード時に読み出されたデータが１、つまり、メモリセルＭＣがセット状態であった場合、ラッチ回路ＬＡＴ０のノードｂはハイレベルを維持していることから、トランジスタＴＲＰ４がオフする。このため、リセットマスクアンプ４５はハイインピーダンス状態となり、グローバルビット線ＧＢＬに対して何らの影響も与えない。
【０１１０】
図１２に示す例では、選択されたメモリセルＭＣがセット状態である場合を示しており、このため、グローバルビット線ＧＢＬは接地電位ＶＳＳの近傍に維持される。
【０１１１】
次に、時刻ｔ９において制御信号ＲＳＴＳＬＴをハイレベルとし、トランジスタＴＲＮ３をオンさせる。上述の通り、選択されたメモリセルＭＣがセット状態である場合には、確認リード動作によってトランジスタＴＲＮ５がオンしていることから、トランジスタＴＲＮ３がオンすると、グローバルビット線ＧＢＬとリセット配線ＲＳＧＬが短絡されることになる。その結果、確認リード動作によって活性化されたリセットライトドライバ４１〜４３のいずれかによって、グローバルビット線ＧＢＬはリセット電位ＶＲＨ，ＶＲＭ，ＶＲＬのいずれかに駆動される。
【０１１２】
図１２に示す例では、選択されたメモリセルＭＣが低抵抗セット状態ＳＬであるケースを示しており、このため、グローバルビット線ＧＢＬはリセット電位ＶＲＬに駆動される。
【０１１３】
次に、時刻ｔ９においてサブワード線ＳＷＬを再びハイレベルとし、メモリセルＭＣを再び選択状態とする。そして、時刻ｔ１０においてビット線選択信号ＢＬＳＥＬをハイレベルに変化させ、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを接続する。これにより、選択されたメモリセルＭＣには、グローバルビット線ＧＢＬの電位（リセット電位ＶＲＬ）とグローバルソース線ＧＳＬの電位（リセット電位ＶＲＳＴ）の差電位、つまりＶＲＳＴ−ＶＲＬの電圧が印加され、これに応じたリセット電流Ｉｒｓｔが可変抵抗素子Ｒに流れる。
【０１１４】
尚、選択されたメモリセルＭＣが中抵抗セット状態ＳＭである場合には、可変抵抗素子ＲにＶＲＳＴ−ＶＲＭの電圧が印加され、これに応じたリセット電流Ｉｒｓｔが流れる。また、選択されたメモリセルＭＣが高抵抗セット状態ＳＨである場合には、可変抵抗素子ＲにＶＲＳＴ−ＶＲＨの電圧が印加され、これに応じたリセット電流Ｉｒｓｔが流れる。ここで、
ＶＲＨ＞ＶＲＭ＞ＶＲＬ
であることから、低抵抗セット状態ＳＬである場合に最も高い電圧が印加され、高抵抗セット状態ＳＨである場合に最も低い電圧が印加される。したがって、低抵抗セット状態ＳＬである場合に最も大きなリセット電流Ｉｒｓｔが流れ、高抵抗セット状態ＳＨである場合に最も小さなリセット電流Ｉｒｓｔが流れる。リセット電流Ｉｒｓｔの流れる方向は、グローバルソース線ＧＳＬからグローバルビット線ＧＢＬであり、いわゆる逆方向である。
【０１１５】
メモリセルＭＣにリセット電流Ｉｒｓｔを流す期間は、ビット線選択信号ＢＬＳＥＬをハイレベルとする期間によって定義される。図１２に示す例では、時刻ｔ１０〜ｔ１１の期間にわたってビット線選択信号ＢＬＳＥＬがハイレベルとされており、この期間にリセット電流Ｉｒｓｔが流れる。
【０１１６】
尚、選択されたメモリセルＭＣが既にリセット状態である場合には、トランジスタＴＲＮ５のオフによりグローバルビット線ＧＢＬがリセット配線ＲＳＧＬから切り離されており、且つ、リセットマスクアンプ４５によってグローバルビット線ＧＢＬがリセット電位ＶＲＳＴに固定されていることから、メモリセルＭＣの両端に電位差は生じない。したがって、メモリセルＭＣ内の可変抵抗素子Ｒには電流が流れない。
【０１１７】
そして、時刻ｔ１１においてビット線選択信号ＢＬＳＥＬをローレベルに戻すと、ローカルビット線ＬＢＬが再びグローバルソース線ＧＳＬに接続され、メモリセルＭＣの両端の電位差はゼロになる。
【０１１８】
次に、時刻ｔ１２においてサブワード線ＳＷＬ及び制御信号ＲＳＴＳＬＴをローレベルに戻す。これにより、メモリセルＭＣの選択状態が解除されるとともに、グローバルビット線ＧＢＬとリセット配線ＲＳＧＬとが切断される。さらに、時刻ｔ１３において、ソース線選択信号ＳＬＳＥＬをローレベルとするとともに、制御信号ＳＢＹＤＳＴ，ＲＳＴＰＲＥＢをハイレベルとする。これにより、グローバルソース線ＧＳＬが接地電位ＶＳＳにリセットされるとともに、リセットマスクアンプ４５が非活性化され、一連のリセットライト動作が完了する。
【０１１９】
リセットライト動作が完了すると、次に検証リード動作を実行する。
【０１２０】
検証リード動作では、まず時刻ｔ１４に制御信号ＬＲＳＴがワンショットだけハイレベルとなり、ラッチ回路ＬＡＴ１〜ＬＡＴ３がリセットされる。つまり、ノードｄ，ｆ，ｈは全てローレベルとなる。但し、制御信号ＬＰＲＴはローレベルであるため、ラッチ回路ＬＡＴ０については、確認リード動作後の状態が保持される。
【０１２１】
次に、時刻ｔ１５において、制御信号ＲＥＧＳＥＬがローレベル、制御信号ＩＳＰＳＥＬがハイレベルに変化する。これにより、センスアンプ３１にはリファレンス電位ＶＲＥＦ１が供給される。つまり、確認リード動作で用いるリファレンス電位ＶＲＥＦ０の代わりに、検証リード動作で用いるリファレンス電位ＶＲＥＦ１に切り替えられる。
【０１２２】
その後は、時刻ｔ１６〜ｔ２０のタイミングで、上述した時刻ｔ３〜ｔ７における動作と同じ動作を行う。図１２に示す例では、時刻ｔ１９においてセンスアンプ３１〜３３の出力信号ＳＡＯＵＴ１〜ＳＡＯＵＴ３がそれぞれローレベル、ハイレベル、ハイレベルとなっており、いわゆる高抵抗セット状態ＳＨであることが分かる。つまり、時刻ｔ８〜ｔ１３のリセットライト動作によって正しくリセット状態に遷移せず、低抵抗セット状態ＳＬから高抵抗セット状態ＳＨに遷移するにとどまっている。これに応答してラッチ回路ＬＡＴ１がセットされ、そのノードｄがハイレベルに変化している。
【０１２３】
そして、時刻ｔ２１以降、時刻ｔ８〜ｔ１３と同様のリセットライト動作を再度実行する。２回目のリセットライト動作では、ラッチ回路ＬＡＴ１がセットされているため、グローバルビット線ＧＢＬにはリセット電位ＶＲＨが供給されることになる。
【０１２４】
以降、全てのメモリセルＭＣがリセット状態に正しく遷移するまで、検証リード動作とリセットライト動作を交互に繰り返し実行する。メモリセルＭＣがリセット状態に遷移すると、検証リード動作によってラッチ回路ＬＡＴ０がセットされ、そのノードｂはローレベルに維持される。このため、その後リセットライト動作を実行しても、リセット電流ＩｒｓｔがメモリセルＭＣに供給されることはない。
【０１２５】
そして、全てのメモリセルＭＣがリセット状態に正しく遷移すると、時刻ｔ７（ｔ２０）に関連して説明したワイヤードオア配線ＷＯＲＳＮがハイレベルに維持される。これにより、当該ページへのリセットライト動作が完了し、次のページに対する確認リード動作に移行する。或いは、リセットライト動作をＮ回繰り返し実行したことに応答して、当該ページへのリセットライト動作を強制的に完了しても構わない。
【０１２６】
そして、選択されたメモリブロック５０内の全てのページに対するリセットライト動作が正しく完了すると、図１に示したアレイコントロール回路１６は、制御ロジック回路１４にその旨を報知する。これに応答して、制御ロジック回路１４はトランジスタＴをオフさせることにより、レディ・ビジー信号ＲＹ／ＢＹをハイレベルとした後、外部からのコマンド入力に応じて、「書き込み成功」のステータスを外部に出力する。一方、リセットライト動作の失敗したページが存在する場合は、レディ・ビジー信号ＲＹ／ＢＹをハイレベルとした後、外部からのコマンド入力に応じて、「書き込み失敗」のステータスを外部に出力する。
【０１２７】
以上説明したように、本実施形態による半導体装置１０によれば、リセットライト動作の対象となる可変抵抗素子Ｒの実際の抵抗値に応じてリセット電流Ｉｒｓｔを切り替えていることから、最適な条件により近い条件でリセットライト動作を行うことができる。これにより、これにより再書き込み回数を削減することができるため、スループットが向上するほか、イレース動作に必要な総エネルギーを削減することが可能となる。
【０１２８】
図１３は、本発明の第１の実施形態による半導体装置のプログラム動作を説明するためのタイミング図である。プログラム動作は、ブロック消去された後の所定のページの所定のメモリセルＭＣに対し、セットライト動作を実行するものである。
【０１２９】
まず、外部からアドレス信号とともにプログラムコマンド（Ｐｒｏｇｒａｍ）が発行されると、制御信号ＬＰＳＴ，ＬＲＳＴが時刻ｔ３１にてワンショットでハイレベルとなり、ラッチ回路ＬＡＴ０がリセットされる。次に、時刻ｔ３２に制御信号ＬＤＩＮＴがワンショットでハイレベルとなり、リードライトデータＲＷＤＡＴＡがラッチ回路ＬＡＴ０に入力される。上述の通り、リードライトデータＲＷＤＡＴＡは、セットライト時にはハイレベル（論理値＝１）となり、リセットライト時にはローレベル（論理値＝０）となる。本例は、任意のメモリセルＭＣをリセット状態からセット状態（０→１）に遷移させるプログラム動作であることから、図１３に示すようにリードライトデータＲＷＤＡＴＡはハイレベルである。したがって、ラッチ回路ＬＡＴ０のノードｂはローレベルとなる。
【０１３０】
そして、時刻ｔ３３にてサブワード線ＳＷＬをハイレベルに活性化させた後、時刻ｔ３４にて制御信号ＳＢＹＤＳＴをローレベルに変化させることにより、グローバルビット線ＧＢＬを接地電位ＶＳＳから切り離す。次に、時刻ｔ３５にて制御信号ＳＥＴＰＬＳＢ，ＳＥＴＭＳＫＴをそれぞれローレベル及びハイレベルに変化させることにより、セットライトドライバ４０及びセットマスクアンプ４４を活性化させる。この時、ラッチ回路ＬＡＴ０のノードｂが上述の通りローレベルであれば、トランジスタＴＲＰ１，ＴＲＰ２がいずれもオンするため、グローバルビット線ＧＢＬはセット電位ＶＳＥＴに充電されるとともに、セットマスクアンプ４４はハイインピーダンス状態となる。一方、ラッチ回路ＬＡＴ０のノードｂがハイレベルでる場合、つまり、入力されたリードライトデータＲＷＤＡＴＡがローレベルである場合には、セットライトドライバ４０はハイインピーダンス状態となるとともに、トランジスタＴＲＮ１９，ＴＲＮ２０がいずれもオンするため、グローバルビット線ＧＢＬは接地電位ＶＳＳとなる。
【０１３１】
尚、プログラム動作は、正しくブロック消去された領域にのみ書き込み可能としているため、確認リード動作は不要である。
【０１３２】
次に、時刻ｔ３６〜ｔ３７の期間において、ビット線選択信号ＢＬＳＥＬをハイレベルに活性化させ、スイッチ回路ＳＷを介してローカルビット線ＬＢＬとグローバルビット線ＧＢＬとを短絡する。これにより、リードライトデータＲＷＤＡＴＡがハイレベルである場合、選択されたメモリセルＭＣには、グローバルビット線ＧＢＬの電位（セット電位ＶＳＥＴ）とグローバルソース線ＧＳＬの電位（接地電位ＶＳＳ）の差電位、つまりＶＳＥＴ−ＶＳＳの電圧が印加され、これに応じたセット電流Ｉｓｅｔが可変抵抗素子Ｒに流れる。セット電流Ｉｓｅｔの流れる方向は、グローバルビット線ＧＢＬからグローバルソース線ＧＳＬであり、いわゆる順方向である。
【０１３３】
一方、リードライトデータＲＷＤＡＴＡがローレベルである場合、選択されたメモリセルＭＣの両端には電位差が生じないため、メモリセルＭＣ内の可変抵抗素子Ｒには電流が流れない。
【０１３４】
そして、時刻ｔ３７においてビット線選択信号ＢＬＳＥＬをローレベルに戻した後、時刻ｔ３８にて制御信号ＳＥＴＰＬＳＢ，ＳＥＴＭＳＫＴをそれぞれハイレベル及びローレベルに戻すことにより、セットライトドライバ４０及びセットマスクアンプ４４を非活性化させる。さらに、時刻ｔ３９にて制御信号ＳＢＹＤＳＴをハイレベルに戻すことにより、グローバルビット線ＧＢＬを接地電位ＶＳＳに接続した後、時刻ｔ４０にてサブワード線ＳＷＬをローレベルに戻す。これにより、メモリセルＭＣの選択状態が解除され、一連のセットライト動作が完了する。
【０１３５】
一連のセットライト動作が完了すると、時刻ｔ４１にてレディ・ビジー信号ＲＹ／ＢＹをハイレベルとする。図１３に示す例は、１回のセットライト動作でリセット状態からセット状態への遷移が成功することを前提としているため、イレース動作時のような再書き込み動作を行っていない。しかしながら、プログラム動作が１回のセットライトで成功しない可能性がある場合には、イレース動作時と同様に、セットライト動作と検証リード動作を交互に実行すればよい。
【０１３６】
図１４は、本発明の第１の実施形態による半導体装置のリード動作を説明するためのタイミング図である。ここでは、センス動作の詳細は省略し、センスアンプ３１を用いた読み出し前後における判定レジスタ２５及びメモリセルアレイ１１の動作について説明する。
【０１３７】
まず、外部からアドレス信号とともにリードコマンド（Ｒｅａｄ）が発行されると、時刻ｔ５１にて制御信号ＲＬＲＴがワンショットでハイレベルとなる。これにより、トランジスタＴＲＮ２１がオンすることから、ラッチ回路ＬＡＴ０がセットされ、そのノードｂがハイレベルとなる。
【０１３８】
次に、時刻ｔ５２〜ｔ５４のタイミングで、図１２に示した時刻ｔ３〜ｔ５における動作と同じ動作を行う。これにより、選択されたメモリセルＭＣに保持されたデータがセンスアンプ３１によって判定される。その結果、選択されたメモリセルＭＣがセット状態であれば、センスアンプ３１の出力信号ＳＡＯＵＴ１はローレベルを維持し、リセット状態であれば、センスアンプ３１の出力信号ＳＡＯＵＴ１は時刻ｔ５５においてワンショットでハイレベルとなる。
【０１３９】
選択されたメモリセルＭＣがセット状態であり、その結果、出力信号ＳＡＯＵＴ１がローレベルを維持している場合には、トランジスタＴＲＮ５はオフ状態を維持する。この場合、ラッチ回路ＬＡＴ０のノードｂはハイレベルを維持する。これに対し、選択されたメモリセルＭＣがリセット状態であり、その結果、出力信号ＳＡＯＵＴ１がワンショットのハイレベルとなった場合には、トランジスタＴＲＮ６が一時的にオンするため、ラッチ回路ＬＡＴ０のノードｂはローレベルに反転する。その後、時刻ｔ５６においてサブワード線ＳＷＬがローレベルにリセットされる。
【０１４０】
ラッチ回路ＬＡＴ０にラッチされたデータの転送は、時刻ｔ５７〜ｔ５８において制御信号ＬＤＯＵＴをハイレベルに活性化させることにより行う。制御信号ＬＤＯＵＴがハイレベルになると、トランジスタＴＲＮ２２がオンするため、ラッチ回路ＬＡＴ０にラッチされたデータがリードライトデータＲＷＤＡＴＡとしてデータレジスタ２６に出力される。その後、時刻ｔ５９にてレディ・ビジー信号ＲＹ／ＢＹがハイレベルとなり、外部へのデータ出力が可能となる。ここで、ラッチ回路ＬＡＴ０から出力されるリードライトデータＲＷＤＡＴＡの振幅の低下を防止するためには、制御信号ＬＤＯＵＴのハイレベル電位をリードライトデータＲＷＤＡＴＡのハイレベル電位よりも高電位に設定しても構わないし、トランジスタＴＲＮ２２の代わりにトランスファゲートを用いても構わない。
【０１４１】
次に、本発明の第２の実施形態について説明する。
【０１４２】
図１５は、センスアンプ回路２３、ライトアンプ回路２４及び判定レジスタ２５の別の回路図であり、本発明の第２の実施形態に相当する。
【０１４３】
本実施形態は、リセットライトドライバ４１〜４３の回路構成において第１の実施形態と相違している。その他の点については、第１の実施形態と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１４４】
図１５に示すように、本実施形態によるリセットライトドライバ４１〜４３は、それぞれＮチャンネル型ＭＯＳトランジスタＴＲＮ２３〜ＴＲＮ２５が追加されている点において、図１１Ａに示したリセットライトドライバ４１〜４３と相違している。これらトランジスタＴＲＮ２３〜ＴＲＮ２５は、対応するトランジスタＴＲＮ１５〜ＴＲＮ１７と接地電位ＶＳＳとの間に接続されており、そのゲート電極にはそれぞれリセットバイアス電位ＶＲＣＬ，ＶＲＣＭ，ＶＲＣＨが供給されている。リセットバイアス電位ＶＲＣＬ，ＶＲＣＭ，ＶＲＣＨの関係は、
ＶＲＣＬ＜ＶＲＣＭ＜ＶＲＣＨ
である。
【０１４５】
トランジスタＴＲＮ２３〜ＴＲＮ２５は定電流源として機能し、ゲート電位が上記の関係となっていることから、リセットライトドライバ４１が供給するリセット電流Ｉｒｓｔが最小となり、リセットライトドライバ４３が供給するリセット電流Ｉｒｓｔが最大となる。これにより、第１の実施形態と同様、可変抵抗素子Ｒの実際の抵抗値に応じて最適なリセット電流Ｉｒｓｔを供給することができることから、第１の実施形態と同様の効果を得ることが可能となる。
【０１４６】
次に、本発明の第３の実施形態について説明する。
【０１４７】
図１６は、センスアンプ回路２３、ライトアンプ回路２４及び判定レジスタ２５のさらに別の回路図であり、本発明の第３の実施形態に相当する。
【０１４８】
本実施形態は、リセットライトドライバ４１〜４３の回路構成において第１及び第２の実施形態と相違している。その他の点については、第１及び第２の実施形態と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【０１４９】
図１６に示すように、本実施形態によるリセットライトドライバ４１〜４３は、Ｐチャンネル型ＭＯＳトランジスタＴＲＰ１１，ＴＲＰ１２と、Ｐチャンネル型ＭＯＳトランジスタＴＲＰ１３，ＴＲＰ１４と、Ｐチャンネル型ＭＯＳトランジスタＴＲＰ１５，ＴＲＰ１６をそれぞれ備えている。
【０１５０】
より具体的に説明すると、リセットライトドライバ４１については、トランジスタＴＲＰ１１，ＴＲＰ１２，ＴＲＮ１５，ＴＲＮ２３が直列接続され、トランジスタＴＲＰ１２，ＴＲＮ１５の接続点にリセット配線ＲＳＧＬが接続された構成を有している。トランジスタＴＲＰ１２，ＴＲＮ１５のゲート電極は、それぞれラッチ回路ＬＡＴ１のノードｃ，ｄに接続されている。また、トランジスタＴＲＰ１１，ＴＲＮ２３のゲート電極には制御信号ＲＳＴＰＬＳ１が供給されている。これにより、ラッチ回路ＬＡＴ１がセット状態、つまりノードｄがハイレベルである場合、制御信号ＲＳＴＰＬＳ１がハイレベルとなる期間だけ、リセット配線ＲＳＧＬが接地電位ＶＳＳに駆動される。
【０１５１】
リセットライトドライバ４２については、トランジスタＴＲＰ１３，ＴＲＰ１４，ＴＲＮ１６，ＴＲＮ２４が直列接続され、トランジスタＴＲＰ１４，ＴＲＮ１６の接続点にリセット配線ＲＳＧＬが接続された構成を有している。トランジスタＴＲＰ１４，ＴＲＮ１６のゲート電極は、それぞれラッチ回路ＬＡＴ２のノードｅ，ｆに接続されている。また、トランジスタＴＲＰ１３，ＴＲＮ２４のゲート電極には制御信号ＲＳＴＰＬＳ２が供給されている。これにより、ラッチ回路ＬＡＴ２がセット状態、つまりノードｆがハイレベルである場合、制御信号ＲＳＴＰＬＳ２がハイレベルとなる期間だけ、リセット配線ＲＳＧＬが接地電位ＶＳＳに駆動される。
【０１５２】
リセットライトドライバ４３については、トランジスタＴＲＰ１５，ＴＲＰ１６，ＴＲＮ１７，ＴＲＮ２５が直列接続され、トランジスタＴＲＰ１６，ＴＲＮ１７の接続点にリセット配線ＲＳＧＬが接続された構成を有している。トランジスタＴＲＰ１６，ＴＲＮ１７のゲート電極は、それぞれラッチ回路ＬＡＴ３のノードｇ，ｈに接続されている。また、トランジスタＴＲＰ１５，ＴＲＮ２５のゲート電極には制御信号ＲＳＴＰＬＳ３が供給されている。これにより、ラッチ回路ＬＡＴ３がセット状態、つまりノードｈがハイレベルである場合、制御信号ＲＳＴＰＬＳ３がハイレベルとなる期間だけ、リセット配線ＲＳＧＬが接地電位ＶＳＳに駆動される。
【０１５３】
次に、本発明の第３の実施形態による半導体装置の動作について説明する。
【０１５４】
図１７は、本発明の第３の実施形態による半導体装置のイレース動作を説明するためのタイミング図である。図１７においては、図１２に示した動作と同じ動作を行うタイミングについては、同じ符号を付してある。
【０１５５】
本実施形態による半導体装置のイレース動作は、時刻ｔ１０〜ｔ１１（時刻ｔ２３〜ｔ２４）の期間において、図１２に示した動作と異なっている。その他の動作については、図１２に示した動作と同じであることから、重複する説明は省略する。
【０１５６】
図１７に示すように、時刻ｔ１０〜ｔ１１（時刻ｔ２３〜ｔ２４）の期間においては、時刻ｔ１０１〜ｔ１０４（時刻ｔ２０１〜ｔ２０４）の動作が追加される。まず、時刻ｔ１０１（時刻ｔ２０１）は、制御信号ＲＳＴＰＬＳ１〜ＲＳＴＰＬＳ３がハイレベルに活性化するタイミングである。そして、時刻ｔ１０２〜ｔ１０４（時刻ｔ２０２〜ｔ２０４）は、それぞれ制御信号ＲＳＴＰＬＳ１〜ＲＳＴＰＬＳ３がローレベルに戻るタイミングである。
【０１５７】
このような動作により、図１６に示したリセットライトドライバ４１〜４３によるリセット配線ＲＳＧＬの駆動時間は、リセットライトドライバ４１において最短、リセットライトドライバ４３において最長となる。その結果、リセットライトドライバ４１が供給するリセット電流Ｉｒｓｔが最小となり、リセットライトドライバ４３が供給するリセット電流Ｉｒｓｔが最大となることから、第１及び第２の実施形態と同様、可変抵抗素子Ｒの実際の抵抗値に応じて最適なリセット電流Ｉｒｓｔを供給することができる。
【０１５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１５９】
１０      半導体装置
１１      メモリセルアレイ
１２      コマンドディレクタ
１３      コントロール回路
１４      制御ロジック回路
１５      コマンドレジスタ
１６      アレイコントロール回路
１７      ステータスレジスタ
１８      アドレスレジスタ
１９      ロウアドレスバッファ
２０      ロウデコーダ
２１      カラムアドレスバッファ
２２      カラムデコーダ
２３      センスアンプ回路
２４      ライトアンプ回路
２５      判定レジスタ
２６      データレジスタ
３１〜３３    センスアンプ
４０      セットライトドライバ
４１〜４３    リセットライトドライバ
４４      セットマスクアンプ
４５      リセットマスクアンプ
４６      充電アンプ
５０      メモリブロック
５１      サブワードドライバ
５２      ビット線セレクタ
５３      ソース線ドライバ
５４      ワード線電源ドライバ
ＡＲＹ    アレイ領域
ＣＴ      セルトランジスタ
ＤＢＵＳ  データバス
ＧＢＬ    グローバルビット線
ＧＳＬ    グローバルソース線
ＬＡＴ０〜ＬＡＴ３    ラッチ回路
ＬＢＬ    ローカルビット線
ＭＣ      メモリセル
ＭＷＬＢ  メインワード線
Ｒ        可変抵抗素子
ＲＳＧＬ  リセット配線
ＳＷ      スイッチ回路
ＳＷＤ    ドライバ回路
ＳＷＬ    サブワード線
Ｔ        トランジスタ
【図１】
2014203505.tif 000003
【図２】
2014203505.tif 000004
【図３】
2014203505.tif 000005
【図４】
2014203505.tif 000006
【図５】
2014203505.tif 000007
【図６】
2014203505.tif 000008
【図７】
2014203505.tif 000009
【図８】
2014203505.tif 000010
【図９】
2014203505.tif 000011
【図１０】
2014203505.tif 000012
【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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