(57)【要約】【課題】シリコン層の微細パターンを形成する。【解決手段】基板上のシリコン層の直上に、最下層がアモルファスカーボン層である複数のハードマスク層の積層体を形成する工程と、積層体の上にレジストパターンを形成する工程と、レジストパターンをスリミングする工程と、レジストパターンをマスクとして最上層のハードマスク層をエッチングし、パターン化する工程と、パターン化された最上層のハードマスク層をマスクとして最下層のハードマスク層をエッチングし、パターン化する工程と、パターン化された最下層のハードマスク層を、フッ素を除くハロゲンを含有するガス、ＳＯ２、ＣＯ２、及び、ＣＯの中の何れかと、Ｏ２とを含む混合ガスを用いたエッチングによりスリミングする工程と、最下層のハードマスク層をマスクとしてシリコン層をエッチングして、パターン化する工程とを有する半導体装置の製造方法。【選択図】図１４
2014138055.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたシリコン層の直上に、最下層がアモルファスカーボン層である複数のハードマスク層の積層体を形成する積層体形成工程と、
前記積層体の上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをスリミングする第１のスリミング工程と、
前記第１のスリミング工程の後、前記レジストパターンをマスクとして最上層の前記ハードマスク層をエッチングし、パターン化する第１のパターン化工程と、
パターン化された前記最上層のハードマスク層、及び／または、パターン化された前記最上層のハードマスク層をマスクとしてパターン化された他の前記ハードマスク層をマスクとして最下層の前記ハードマスク層をエッチングし、パターン化する第２のパターン化工程と、
前記第２のパターン化工程の後、パターン化された前記最下層のハードマスク層を、フッ素を除くハロゲンを含有するガス、ＳＯ２、ＣＯ２、及び、ＣＯの中の何れかと、Ｏ２とを含む混合ガスを用いたエッチングによりスリミングする第２のスリミング工程と、
前記第２のスリミング工程の後、前記最下層のハードマスク層をマスクとして前記シリコン層をエッチングして、パターン化する第３のパターン化工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記レジストパターン形成工程の後、かつ、前記第１のスリミング工程の前に、前記レジストパターンの寸法測定を行う第１の寸法測定工程を有し、
前記第１のスリミング工程では、前記第１の寸法測定工程における測定結果に基づいて決定された条件で、前記レジストパターンをスリミングする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１のパターン化工程の後、かつ、前記第２のスリミング工程の前に、パターン化された前記最上層のハードマスク層の寸法測定を行う第２の寸法測定工程を有し、
前記第２のスリミング工程では、前記第２の寸法測定工程における測定結果に基づいて決定された条件で、パターン化された前記最下層のハードマスク層をスリミングする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記積層体形成工程では、前記基板上にゲート絶縁膜となる絶縁層を介して形成された前記シリコン層の直上に、前記積層体を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に微細パターンの形成に適した半導体装置の製造方法に関する。
【背景技術】
【０００２】
先端半導体素子のゲート長は５０ｎｍをきり、ＡｒＦの波長（１９３ｎｍ）の１／４以下、ＡｒＦ液浸の実効波長でもその１／３以下であり、プロセス上の工夫が必要になっている。レジストパターン形成後にスリミング（パターンを細くする）を行ってゲート長を縮小する手段や、レジストパターンをハードマスク（絶縁膜や金属膜など）に一旦転写し、そのパターンをマスクにゲート電極をエッチングする手段などが行われるようになっている。
【０００３】
特許文献１には、半導体装置のゲートパターンの寸法精度を高めるための技術が開示されている。
【０００４】
特許文献１に記載の技術では、被加工膜に所定のパターンを形成する際に、被加工膜上に、第１の膜、第２の膜及び第３の膜がこの順で積層された積層ハードマスク膜を形成し、その後、微細パターン用レジストマスクを用いて第２の膜をエッチングストッパとして第３の膜に細幅ラインパターンを形成し、微細パターン用レジスト膜を除去する。続いて、再度レジスト膜を用いた露光を行い、第２の膜、第１の膜及び被加工膜を順次選択的にドライエッチングして被加工膜を所定のパターンに形成する。その後、被加工膜上に残った第１の膜を除去する。
【０００５】
特許文献２には、微細パターンを歩留まり良くエッチングできる微細構造の製造方法が開示されている。
【０００６】
特許文献２に記載の技術では、被エッチング膜（シリコン膜）の上に下層ハードマスク膜、上層ハードマスク膜を積層したエッチング対象物を準備した後、エッチング対象物の上にレジストパターンを形成する。その後、レジストパターンをマスクとして上層ハードマスク膜をエッチングして上層ハードマスクを形成し、次いで、レジストパターンを除去する。その後、上層ハードマスクをエッチングして細くし、細くした上層ハードマスクをマスクとして下層ハードマスク膜をエッチングして下層ハードマスクを形成する。その後、上層ハードマスク、下層ハードマスクをマスクとして、被エッチング膜をエッチングする。
【０００７】
特許文献３には、工程能力、及び、製造歩留まりの向上が可能な工程制御システムが開示されている。
【０００８】
特許文献３に記載の技術では、ゲート電極膜上に酸窒化シリコン（ＳｉＯＮ）あるいは窒化シリコン（Ｓｉ３Ｎ４）あるいは窒化チタン（ＴｉＮ）等からなるＡＲＣ（Ａｎｔｉ-Ｒｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ：反射防止膜）を形成し、その上にレジスト膜を形成し、ゲート電極パターンを形成する方法が記載されている。その中で、レジストのパターニングを行った後、ＡＲＣをエッチングしつつレジストのスリミングを行い、次いで、マスクパターン（スリミング後のレジスト＋ＡＲＣ）をマスクにゲート電極をエッチングし、その後、パターン寸法を測定するフローが開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−９１８２４号公報
【特許文献２】特開２００７−８１３８３号公報
【特許文献３】特開２００７−５３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載の技術の場合、ゲート電極層のパターン形成を行うために、複数回の露光・現像工程とドライエッチング工程を行っているため、寸法ばらつきが大きくなる懸念がある。
【００１１】
特許文献２に記載の技術の場合、パターン化されたハードマスクを細くした後、細くしたハードマスクのパターンをマスクとして被エッチング膜（シリコン膜）をエッチングしてパターン化している。パターン化されたハードマスクを細くする工程は、フッ素系のガスとＯ２を含むガスとの混合ガスを用いたエッチングで実現されている。このため、当該工程において被エッチング膜（シリコン膜）がエッチングされる不都合を解消するため、当該工程の際に被エッチング膜（シリコン膜）がエッチングストッパ膜で覆われている必要がある。特許文献２に記載の技術の場合、パターン化された上層ハードマスクを細くする工程において、下層ハードマスク層が被エッチング膜（シリコン膜）を覆っている。
【００１２】
このような特許文献２に記載の技術の場合、層数が不要に多くなり、製造工程の数や製造コストの増加等の問題が発生する。
【００１３】
特許文献３に記載の技術の場合、パターン化されたレジストパターンを細くした後、細くしたレジストパターンをマスクとしてゲート電極となるシリコン膜をエッチングしてパターン化している。パターン化されたレジストパターンを細くする工程は、ＣＦ４、Ｏ２、ＨＢｒの混合ガスを用いたエッチングで実現されている。このため、当該工程においてシリコン膜がエッチングされる不都合を解消するため、当該工程の際にシリコン膜がエッチングストッパ膜で覆われている必要がある。特許文献３に記載の技術の場合、パターン化されたレジストパターンを細くする工程において、ＡＲＣ膜がシリコン膜を覆っている。
【００１４】
このような特許文献３に記載の技術の場合、層数が不要に多くなり、製造工程の数や製造コストの増加等の問題が発生する。
【００１５】
その他の課題と新規な特徴は、本発明書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
一実施の形態によれば、積層体形成工程と、レジストパターン形成工程と、第１のスリミング工程と、第１のパターン化工程と、第２のパターン化工程と、第２のスリミング工程と、第３のパターン化工程と、をこの順に行う半導体装置の製造方法が提供される。積層体形成工程では、基板上に形成されたシリコン層の直上に、最下層がアモルファスカーボン層である複数のハードマスク層の積層体を形成する。レジストパターン形成工程では、上記積層体の上にレジストパターンを形成する。第１のスリミング工程では、上記レジストパターンをスリミングする。第１のパターン化工程では、第１のスリミング工程の後、レジストパターンをマスクとして最上層のハードマスク層をエッチングし、パターン化する。第２のパターン化工程では、パターン化された最上層のハードマスク層及び／又はパターン化された最上層のハードマスク層をマスクとしてパターン化された他のハードマスク層（中間層）をマスクとして最下層のハードマスク層をエッチングし、パターン化する。第２のスリミング工程では、第２のパターン化工程の後、パターン化された最下層のハードマスク層を、フッ素を除くハロゲンを含有するガス、ＳＯ２、ＣＯ２、及び、ＣＯの中の何れかと、Ｏ２とを含む混合ガスを用いたエッチングによりスリミングする。第３のパターン化工程では、第２のスリミング工程の後、最下層のハードマスク層をマスクとしてシリコン層をエッチングして、パターン化する。
【発明の効果】
【００１７】
前記一実施の形態によれば、シリコン層の微細パターンを形成することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本実施形態の半導体装置の断面構造の一例を示す図である。
【図２】本実施形態の半導体装置の製造方法のプロセスフローの一例を示す図である。
【図３】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図４】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図５】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図６】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図７】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図８】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図９】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図１０】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図１１】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図１２】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図１３】本実施形態の半導体装置の製造方法のプロセス工程図の一例である。
【図１４】本実施形態の半導体装置の製造方法の処理の流れの一例を示すフローチャートである。
【図１５】本実施形態の半導体装置の製造方法の処理の流れの一例を示すフローチャートである。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２０】
＜第１の実施形態＞
本実施形態の半導体装置の製造方法は、微細パターンを有するシリコン層を形成するための技術である。シリコン層の微細パターンは、ゲート電極を形成するためのパターンであってもよいし、その他であってもよい。
【００２１】
図１４は、本実施形態の半導体装置の製造方法の処理の流れの一例を示すフローチャートである。図示するように、本実施形態の半導体装置の製造方法は、積層体形成工程Ｓ１０と、レジストパターン形成工程Ｓ２０と、第１のスリミング工程Ｓ３０と、第１のパターン化工程Ｓ４０と、第２のパターン化工程Ｓ５０と、第２のスリミング工程Ｓ６０と、第３のパターン化工程Ｓ７０とを有し、これらの工程をこの順に行う。なお、これらの工程の間にその他の工程を含むこともできる。
【００２２】
積層体形成工程Ｓ１０では、基板上に形成されたシリコン層の直上に、最下層がアモルファスカーボン層である複数のハードマスク層の積層体を形成する。ハードマスク層の数は制限されず、例えば２層や３層であってもよいし、又は、それ以上の数の層であってもよい。複数のハードマスク層は、互いに接する上下の層においてエッチング選択比がとれる材料により構成される。これにより、各層へのパターニングを段階的に行うことができる。
【００２３】
レジストパターン形成工程Ｓ２０では、上記積層体（複数のハードマスク層）の上に例えばＡＲＣ（反射防止膜）を挟んでレジストパターンを形成する。このレジストパターンの中に、微細パターンを含むことができる。なお、レジストパターンにおける微細パターンの寸法は、シリコン層の微細パターンの設計寸法よりも大きくすることができる。
【００２４】
第１のスリミング工程Ｓ３０では、レジストパターン形成工程Ｓ２０で形成されたレジストパターンをスリミングする。スリミングは、エッチングガスを用いた等方的エッチングにより実現することができる。これにより、レジストパターンにおける微細パターンの寸法を、シリコン層の微細パターンの設計寸法に近づけることができる。なお、レジストパターンにおける微細パターンの寸法が、シリコン層の微細パターンの設計寸法と一致するまでスリミングする必要はない。
【００２５】
第１のパターン化工程Ｓ４０では、スリミングされた後のレジストパターンをマスクとして最上層のハードマスク層をエッチングし、パターン化する。当該工程により、最上層のハードマスク層に、上記微細パターンが形成される。
【００２６】
第２のパターン化工程Ｓ５０では、パターン化された最上層のハードマスク層及び／又はパターン化された最上層のハードマスク層をマスクとしてパターン化された他のハードマスク層（中間層）をマスクとして最下層のハードマスク層をエッチングし、パターン化する。当該工程により、最下層のハードマスク層に、上記微細パターンが形成される。
【００２７】
なお、第１のパターン化工程Ｓ４０の後、かつ、第２のパターン化工程Ｓ５０の前に、第１のパターン化工程Ｓ４０で形成された最上層のハードマスク層のパターンの一部を加工（除去）する工程を含むことができる。また、最上層のハードマスク層と最下層のハードマスク層の間に他のハードマスク層（中間ハードマスク層）が位置する場合、レジストパターン及びエッチングを利用してこの中間ハードマスク層に所定のパターンを形成する工程を含むことができる。具体例は、以下の第３の実施形態で説明する。
【００２８】
ここまでの工程各々は、あらゆる従来技術を利用して実現することができる。
【００２９】
第２のスリミング工程Ｓ６０では、パターン化された最下層のハードマスク層を、フッ素を除くハロゲンを含有するガス、ＳＯ２、ＣＯ２、及び、ＣＯの中の何れかと、Ｏ２とを含む混合ガスを用いたエッチング（等方的エッチング）によりスリミングする。これにより、最下層のハードマスク層における微細パターンの寸法を、シリコン層の微細パターンの設計寸法にさらに近づけることができる。フッ素を除くハロゲンを含有するガスは、例えば、Ｃｌ２やＨＢｒ等を選択することができるが、これに限定されない。
【００３０】
なお、最下層のハードマスク層の直下には、シリコン層が存在する。すなわち、最下層のハードマスク層をパターン化した後（第２のパターン化工程Ｓ５０の後）には、シリコン層の一部が露出している。
【００３１】
本実施形態の場合、第２のスリミング工程Ｓ６０は、上述のようなガスで行うので、当該工程においてシリコン層の露出部分がエッチングされる不都合を軽減することができる。なお、最下層のハードマスク層はアモルファスカーボン層であるので、上述のようなガスにより十分なエッチングが実現される。
【００３２】
第３のパターン化工程Ｓ７０では、スリミングされた最下層のハードマスク層をマスクとしてシリコン層をエッチングして、パターン化する。当該工程は、あらゆる従来技術を利用して実現することができる。
【００３３】
以上説明した本実施形態の半導体装置の製造方法によれば、シリコン層の微細パターンを形成することができる。
【００３４】
また、本実施形態の半導体装置の製造方法によれば、微細パターンの寸法を調整するスリミング工程を取り入れることで、寸法ばらつきが大きくなる不都合を軽減することができる。
【００３５】
また、本実施形態の半導体装置の製造方法によれば、スリミング工程を２回に分けて行うことで、高精度により微細なパターンを形成することができる。１回のスリミング処理で行う寸法縮小量を大きくするとその工程での制御性が悪化する。例えば、寸法７０ｎｍのパターンに対する実用的なスリミング量は３０ｎｍ程度である。スリミング工程を２回に分けて行うことで、寸法調整の精度を向上させることができる。
【００３６】
また、本実施形態の半導体装置の製造方法によれば、シリコン層の直上のハードマスク層をアモルファスカーボン層とし、アモルファスカーボン層に形成された微細パターンのスリミングを、フッ素を除くハロゲンを含有するガス、ＳＯ２、ＣＯ２、及び、ＣＯの中の何れかと、Ｏ２とを含む混合ガスを用いたエッチングで行うことで、このスリミング処理の際にシリコン層がエッチングされる不都合を回避することができる。このため、当該スリミング処理の際に、シリコン層がエッチングストッパ膜で覆われている必要はない。すなわち、このような不要な層（エッチングストッパ膜）を設ける必要がない。結果、製造工程の数を減らすことができるほか、製造コストを抑えることができる。
【００３７】
＜第２の実施形態＞
図１５は、本実施形態の半導体装置の製造方法の処理の流れの一例を示すフローチャートである。図示するように、本実施形態の半導体装置の製造方法は、積層体形成工程Ｓ１０と、レジストパターン形成工程Ｓ２０と、第１の寸法測定工程Ｓ２１と、第１のスリミング工程Ｓ３０と、第１のパターン化工程Ｓ４０と、第２の寸法測定工程Ｓ４１と、第２のパターン化工程Ｓ５０と、第２のスリミング工程Ｓ６０と、第３のパターン化工程Ｓ７０とを有し、これらの工程をこの順に行う。なお、これらの工程の間にその他の工程を含むこともできる。
【００３８】
積層体形成工程Ｓ１０、及び、レジストパターン形成工程Ｓ２０は第１の実施形態で説明した通りである。
【００３９】
続いて行われる第１の寸法工程Ｓ２１では、レジストパターンの寸法測定を行う。当該工程では、少なくとも、微細パターンの寸法測定（例：微細部分の幅、長さ等）を行う。寸法測定は、従来技術を利用して実現することができ、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）あるいはスキャタロメトリ法を用いることができる。
【００４０】
続いて行われる第１のスリミング工程Ｓ３０では、第１の寸法工程Ｓ２１で得られた測定結果に基づいて決定された条件で、レジストパターンをスリミングする。例えば、第１の寸法工程Ｓ２１で得られた測定結果、及び、レジストパターンにおける微細パターンの設計寸法に基づいて、当該工程におけるスリミング量を決定し、決定されたスリミング量に基づいて、エッチング条件（エッチング時間等）を決定することができる。
【００４１】
続いて行われる第１のパターン化工程Ｓ４０は第１の実施形態で説明した通りである。
【００４２】
続いて行われる第２の寸法測定工程Ｓ４１では、パターン化された最上層のハードマスク層の寸法測定を行う。当該工程では、少なくとも、微細パターンの寸法測定（例：微細部分の幅、長さ等）を行う。寸法測定は、従来技術を利用して実現することができ、例えば、ＳＥＭあるいはスキャタロメトリ法を用いることができる。
【００４３】
続いて行われる第２のパターン化工程Ｓ５０は第１の実施形態で説明した通りである。
【００４４】
続いて行われる第２のスリミング工程Ｓ６０では、第２の寸法測定工程Ｓ４１における測定結果に基づいて決定された条件で、パターン化された最下層のハードマスク層をスリミングする。例えば、第２の寸法工程Ｓ４１で得られた測定結果、及び、最下層のハードマスク層における微細パターンの設計寸法に基づいて、当該工程におけるスリミング量を決定し、決定されたスリミング量に基づいて、エッチング条件（エッチング時間等）を決定することができる。
【００４５】
続いて行われる第３のパターン化工程Ｓ７０は第１の実施形態で説明した通りである。
【００４６】
なお、第１の寸法測定工程Ｓ２１の後の工程（第２のパターン化工程Ｓ５０、第２のスリミング工程Ｓ６０、第３のパターン化工程Ｓ７０）は、１チャンバー内で連続的に行うことができる。
【００４７】
図２を用いて本実施形態の作用効果を説明する。図２は、本実施形態のプロセスフローを示している。
【００４８】
本実施形態では、シリコン層の上に複数のハードマスク層の積層体を形成した後、その上にレジスト層を形成する。その後、露光・現像によってレジストパターンを形成し、寸法測定１（第１の寸法測定工程Ｓ２１）を行なう。
【００４９】
この後、微細パターン（例：ゲート長方向の寸法）を縮小するためのスリミング処理（第１のスリミング工程Ｓ３０）を行うが、その際、第１の寸法測定工程Ｓ２１で測定されたレジスト寸法（例：ゲート長方向の寸法）とレジスト設計寸法との差を考慮して、スリミングのためのエッチング時間を調整することができる。これにより、レジスト寸法のウェハ間差やロット間差などでのばらつきを抑制することができる。
【００５０】
次に最上層のハードマスク層をエッチングでパターン化し（第１のパターン化工程Ｓ４０）、その後、寸法測定２（第２の寸法測定工程Ｓ４１）を行う。この寸法測定２の結果は、最上層のハードマスク層のパターニング（ＡＲＣエッチング（スリミング）と第１のハードマスク層のエッチング）を行った装置・チャンバー間の差をモニターし、プロセス結果が一定になるようにフィードバックを行うことに利用できる。
【００５１】
このように、本実施形態によれば、ウェハ間差及びロット間差の寸法ばらつきを抑制することができる。また、第１の実施形態と同様の作用効果を実現することができる。
【００５２】
＜第３の実施形態＞
図１は、本実施形態の半導体装置の製造方法を利用して製造された本実施形態の半導体装置の断面構造の一例を示している。
【００５３】
半導体基板ＳＵＢ上にはゲート絶縁膜ＧＩ、ゲート電極ＧＥ、ソースドレイン領域ＳＤＲ、シリサイド領域ＳＣＲなどから構成されるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成され、個々の素子は素子分離領域ＩＳＯで分離されている。ソースドレイン領域ＳＤＲ上に形成されている図中最下層の層間絶縁膜ＩＬＤには金属等が埋め込まれたコンタクトＣＯＮが形成され、上層の多層配線層（層間絶縁膜ＩＬＤに金属層１１０が埋め込まれた層）と接続されている。多層配線層は、層間絶縁膜ＩＬＤ、バリア膜ＢＦ、配線およびビアを構成する金属層ＭＬなどから構成されている。
【００５４】
以下、図３乃至１３を用いて、本実施形態の半導体装置の製造工程の一例を説明する。各図における（ｂ）は上面図、（ｂ）は（ａ）のＸ−Ｘ´断面図である。
【００５５】
まず、図１３に示すようなパターンのシリコン層ＳＬ−Ｐを形成するための工程を説明する。図１３には、半導体基板ＳＵＢの上に形成された絶縁層ＩＬと、その上に形成された所定パターンのシリコン層ＳＬ−Ｐとが示されている。図１３（ｂ）に示すように、シリコン層ＳＬ−Ｐは、細幅のラインパターン（領域Ａ）、広幅のラインパターン（領域Ｂ）、細幅の破線パターン（領域Ｃ）、ならびに細幅のラインかつコンタクトパッドを含むパターン（領域Ｄ）により構成される。領域Ａ乃至Ｃにはゲートパターンが形成されており、領域Ｄにはゲートとコンタクトパッドを含むパターンが形成されている。
【００５６】
まず、図３に示すように、半導体基板ＳＵＢの上に絶縁層ＩＬ、シリコン層ＳＬ（例：多結晶シリコン層）、第３のハードマスク層ＨＭＬIII、第２のハードマスク層ＨＭＬII、第１のハードマスク層ＨＭＬIをこの順で形成する（積層体形成工程Ｓ１０）。ここで、第３のハードマスク層ＨＭＬIII、第２のハードマスク層ＨＭＬII及び第１のハードマスク層ＨＭＬIは、半導体基板ＳＵＢの全面に形成することができる。なお、第３のハードマスク層ＨＭＬIIIは、アモルファスカーボンにより構成される。複数のハードマスク層は、互いに接する上下の層においてエッチング選択比がとれる材料により構成される。これにより、各層へのパターニングを段階的に行うことができる。
【００５７】
つづいて、第１のハードマスク層ＨＭＬIの上に、第１の反射防止膜ＡＲＣIを挟んで、第１のレジストパターンＲＰIを形成する（レジストパターン形成工程Ｓ２０）。なお、レジスト層をパターン化するための露光条件は細幅のラインパターンに適した条件とすることができる。
【００５８】
その後、第１のレジストパターンＲＰIの所定箇所の寸法測定が行われる（第１の寸法測定工程Ｓ２１）。当該寸法測定は、少なくとも一部の細幅のラインパターンの幅の測定を含む。
【００５９】
その後、第１のレジストパターンＲＰIをマスクとして第１の反射防止膜ＡＲＣIをエッチングしてパターン化するとともに、あわせて等方的エッチングを行うことで（第１のスリミング工程Ｓ３０）、図４に示す状態が得られる。図４（ａ）には、等方的エッチングでスリミングされた様子を点線で表している。なお、当該等方的エッチングのエッチング条件（エッチング時間等）は、第１のレジストパターンＲＰIの細幅のラインパターンの幅の測定結果、及び、その設計寸法に基づいて決定される。
【００６０】
次いで、スリミング後の第１のレジストパターンＲＰI−Ｓ及び第１の反射防止膜ＡＲＣI−Ｓをマスクにして第１のハードマスク層ＨＭＬIを部分的にエッチングし、パターン化する（第１のパターン化工程Ｓ４０）。その後、第１のレジストパターンＲＰI−Ｓ及び第１の反射防止膜ＡＲＣI−Ｓを酸素含有雰囲気のプラズマアッシングおよびウェット処理等により除去することで、図５に示す状態が得られる。
【００６１】
その後、パターン化された第１のハードマスク層ＨＭＬI−Ｐの所定箇所の寸法測定を行う（第２の寸法測定工程Ｓ４１）。当該寸法測定は、少なくとも一部の細幅のラインパターンの幅の測定を含む。なお、第１の寸法測定工程Ｓ２１で測定を行った箇所と同じ箇所を測定するのが好ましい。同じ箇所における第１の寸法測定工程Ｓ２１の測定結果と第２の寸法測定工程Ｓ４１の測定結果を比較することで、装置・チャンバー間の差をモニターし、プロセス結果が一定になるようにフィードバックを行うことができる。
【００６２】
その後、図６に示すように第１のハードマスク層ＨＭＬI−Ｐを埋め込むように第２の反射防止膜ＡＲＣIIを形成し、その上に、第２のレジストパターンＲＰIIを形成する。第２のレジストパターンＲＰIIは、第１のハードマスク層ＨＭＬI−Ｐの中の除去する対象が位置する部分が開口したパターンとなっている。
【００６３】
続いて、第２のレジストパターンＲＰIIをマスクにして、第２の反射防止膜ＡＲＣII及び第１のハードマスク層ＨＭＬI−Ｐを順に部分的に除去する。次いで、第２のレジストパターンＲＰIIと残っている第２の反射防止膜ＡＲＣIIを酸素含有雰囲気のプラズマアッシングおよびウェット処理等により除去することで、図７に示す状態が得られる。図７には、当該エッチングで第１のハードマスク層ＨＭＬI−Ｐの一部が除去された様子を点線で表している。
【００６４】
その後、図８に示すように第１のハードマスク層ＨＭＬI−Ｐを埋め込むように第３の反射防止膜ＡＲＣIIIを形成し、その上に、第３のレジストパターンＲＰIIIを形成する。第３のレジストパターンＲＰIIIは、広幅のラインパターン（領域Ｂ）、及び、コンタクトパッドのパターン（領域Ｄ）を含むパターンである。すなわち、広幅のラインパターン（領域Ｂ）、及び、コンタクトパッドのパターン（領域Ｄ）が形成される領域を覆い、その他の部分が開口したパターンとなっている。
【００６５】
続いて、第３のレジストパターンＲＰIIIをマスクにして、第３の反射防止膜ＡＲＣIII及び第２のハードマスク層ＨＭＬIIを順に部分的に除去する。なお、当該エッチングは、第１のハードマスク層ＨＭＬI−Ｐが除去されない条件で行われる。このため、第２のハードマスク層ＨＭＬIIの一部は、第１のハードマスク層ＨＭＬI−Ｐをマスクにしてパターン化される。その後、第３のレジストパターンＲＰIIIを酸素含有雰囲気のプラズマアッシング等により除去することで、図９に示す状態が得られる。
【００６６】
その後、少なくともパターン化された第２のハードマスク層ＨＭＬII−Ｐをマスクにして第３のハードマスク層ＨＭＬIIIを部分的に除去し、パターン化する（第２のパターン化工程Ｓ５０）。次いで、パターン化された第３の反射防止膜ＡＲＣIII−Ｐを除去することで、図１０に示す状態が得られる。
【００６７】
図１０に示す状態を得た後、第２の寸法測定工程Ｓ４１における測定結果に基づいて決定したエッチング条件でパターン化された第３のハードマスク層ＨＭＬIII−Ｐに対してスリミングを行い（第２のスリミング工程Ｓ６０）、ゲート長を小さくするとともに、寸法ばらつき（ウェハ間、ロット間差）を低減する。結果、図１１に示す状態が得られる。
【００６８】
第２のスリミング工程Ｓ６０におけるエッチング（スリミング）は、フッ素を除くハロゲンを含有するガス、ＳＯ２、ＣＯ２、及び、ＣＯの中の何れかと、Ｏ２とを含む混合ガスを用いたエッチングにより行う。当該工程の際、図１０に示すようにシリコン層ＳＬが露出しているが、上記条件でエッチングを行うため、シリコン層ＳＬがエッチングされる不都合を低減できる。
【００６９】
続いて、スリミングされた第３のハードマスク層ＨＭＬIII−Ｐ−Ｓをマスクにして、シリコン層ＳＬを部分的に除去し、パターン化する（第３のパターン化工程Ｓ７０）。なお、第３のパターン化工程Ｓ７０の前に、パターン化された第１のハードマスク層ＨＭＬI−Ｐ、及び、第２のハードマスク層ＨＭＬII−Ｐを除去してもよいし、当該工程の後にこれらを除去してもよい。結果、図１２に示す状態が得られる。
【００７０】
その後、酸素含有雰囲気のプラズマアッシング等で第３のハードマスク層ＨＭＬIII−Ｐを除去すると、図１３に示す状態が得られる。この状態でさらに寸法測定を行ってもよい。当該寸法測定は、少なくとも一部の細幅のラインパターンの幅の測定を含む。なお、第１の寸法測定工程Ｓ２１及び第２の寸法測定工程Ｓ４１で測定を行った箇所と同じ箇所を測定するのが好ましい。同じ箇所における寸法測定結果を比較することで、装置・チャンバー間の差をモニターし、プロセス結果が一定になるようにフィードバックを行うことができる。
【００７１】
図１３の状態を得た後、従来技術に準じて図１の状態を得ることができる。
【００７２】
次に、本実施形態の作用効果を説明する。
【００７３】
７０ｎｍ以下の先端微細パターンと比較的大きなパターンが混在するような場合には、サイズによってパターン形成のための露光プロセスを分けることでプロセスばらつきを低減する必要がある。また、一旦ライン状のパターンを形成した後に不要部分を除去するプロセスを採用する必要もある。そのような場合には、積層ハードマスク構造を用いて、最下層のハードマスク層に最終パターンを一旦形成し、その最下層ハードマスクパターンをマスクに加工対象層のエッチング行うことが望ましい。しかしながら、そのようなプロセスフローを用いる場合には、複数回の露光および複数回のエッチングプロセスによるばらつきが重畳されてしまう。そのため、レジストパターン形成とハードマスクへの転写だけで工程管理を行うと、複数回の露光およびエッチングプロセスのばらつきを抑制できない。この問題は、特に寸法が５０ｎｍ以下になるような世代で顕著になっている。
【００７４】
本実施形態では、最初のハードマスクパターンが形成された状態（図５）で寸法測定を行い、その結果とプロセス設計値と比較し、最下層のハードマスクにパターン形成した後に寸法調整用の等方的エッチング（オーバーエッチングで等方的エッチングを行い、その時間で寸法を調整）プロセスを追加することにより、ばらつき（ウェハ間、ロット間など）を大幅に抑制することができる。
【００７５】
また、本実施形態では、２回のスリミング処理を行う。１回のスリミング処理で行なうゲート長縮小量を大きくしていくとその工程での制御性が悪化する。例えば、レジスト寸法７０ｎｍに対して実用的なスリミング量は３０ｎｍ程度である。寸法測定（第２の寸法測定工程Ｓ４１）を行うことで、第１のハードマスク層ＨＭＬI−Ｐの状態（寸法）を把握できているため、図１０→図１１で行われる寸法調整用のエッチング（第２のスリミング工程Ｓ６０）を高精度に行うことができ、２回のスリミング処理で行なうゲート長縮小を高精度化することができる。
【００７６】
＜付記＞
なお、上記実施の形態によれば、以下の発明が開示されている。
＜付記１＞
基板上に形成されたシリコン層の直上に、最下層がアモルファスカーボン層である複数のハードマスク層の積層体を形成する積層体形成工程と、
前記積層体の上にレジストパターンを形成するレジストパターン形成工程と、
前記レジストパターンをスリミングする第１のスリミング工程と、
前記第１のスリミング工程の後、前記レジストパターンをマスクとして最上層の前記ハードマスク層をエッチングし、パターン化する第１のパターン化工程と、
パターン化された前記最上層のハードマスク層、及び／または、パターン化された前記最上層のハードマスク層をマスクとしてパターン化された他の前記ハードマスク層をマスクとして最下層の前記ハードマスク層をエッチングし、パターン化する第２のパターン化工程と、
前記第２のパターン化工程の後、パターン化された前記最下層のハードマスク層を、フッ素を除くハロゲンを含有するガス、ＳＯ２、ＣＯ２、及び、ＣＯの中の何れかと、Ｏ２とを含む混合ガスを用いたエッチングによりスリミングする第２のスリミング工程と、
前記第２のスリミング工程の後、前記最下層のハードマスク層をマスクとして前記シリコン層をエッチングして、パターン化する第３のパターン化工程と、
を有する半導体装置の製造方法。
＜付記２＞
付記１に記載の半導体装置の製造方法において、
前記レジストパターン形成工程の後、かつ、前記第１のスリミング工程の前に、前記レジストパターンの寸法測定を行う第１の寸法測定工程を有し、
前記第１のスリミング工程では、前記第１の寸法測定工程における測定結果に基づいて決定された条件で、前記レジストパターンをスリミングする半導体装置の製造方法。
＜付記３＞
付記１に記載の半導体装置の製造方法において、
前記第１のパターン化工程の後、かつ、前記第２のスリミング工程の前に、パターン化された前記最上層のハードマスク層の寸法測定を行う第２の寸法測定工程を有し、
前記第２のスリミング工程では、前記第２の寸法測定工程における測定結果に基づいて決定された条件で、パターン化された前記最下層のハードマスク層をスリミングする半導体装置の製造方法。
＜付記４＞
付記１に記載の半導体装置の製造方法において、
前記積層体形成工程では、前記基板上にゲート絶縁膜となる絶縁層を介して形成された前記シリコン層の直上に、前記積層体を形成する半導体装置の製造方法。
【００７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７８】
ＳＵＢ    半導体基板
ＧＩ    ゲート絶縁膜
ＧＥ    ゲート電極
ＳＤＲ    ソースドレイン領域
ＳＣＲ    シリサイド領域
ＩＬＤ    層間絶縁膜
ＢＦ    バリア膜
ＭＬ    金属層
ＩＳＯ    素子分離領域
ＣＯＮ    コンタクト
ＳＬ    シリコン層
ＳＬ−Ｐ    パターン化されたシリコン層
ＩＬ    絶縁層
ＨＭＬI    第１のハードマスク層
ＨＭＬI−Ｐ    パターン化された第１のハードマスク層
ＨＭＬII    第２のハードマスク層
ＨＭＬII−Ｐ    パターン化された第２のハードマスク層
ＨＭＬIII    第３のハードマスク層
ＨＭＬIII−Ｐ    パターン化された第３のハードマスク層
ＨＭＬIII−Ｐ−Ｓ    パターン化後にスリミングされた第３のハードマスク層
ＲＰI    第１のレジストパターン
ＲＰII    第２のレジストパターン
ＲＰIII    第３のレジストパターン
ＲＰI−Ｓ    スリミングされた第１のレジストパターン
ＡＲＣI    第１の反射防止膜
ＡＲＣI−Ｓ    スリミングされた第１の反射防止膜
ＡＲＣII    第２の反射防止膜
ＡＲＣIII    第３の反射防止膜
ＡＲＣIII−Ｐ    パターン化された第３の反射防止膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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