(57)【要約】【課題】電流特性の向上と寄生バイポーラトランジスタの動作の抑制とを両立させること。【解決手段】半導体基板１０と、半導体基板１０に設けられたｎ型ソース領域１３及びｎ型ドレイン領域１４と、ｎ型ソース領域１３とｎ型ドレイン領域１４との間の半導体基板１０上に設けられたゲート電極１２と、ゲート電極１２下のチャネル領域１５を含むｐ型領域１６と、を備え、ｎ型ソース領域１３は、チャネル領域１５に引張応力を加える領域９と、領域９よりもバンドギャップの狭い領域１７と、を含み、ｎ型ドレイン領域１４は、チャネル領域１５に引張応力を加える領域１８を含む半導体装置。【選択図】図２
2014207255.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられたｎ型ソース領域及びｎ型ドレイン領域と、
前記ｎ型ソース領域と前記ｎ型ドレイン領域との間の前記半導体基板上に設けられた第１ゲート電極と、
前記第１ゲート電極下の第１チャネル領域を含むｐ型領域と、を備え、
前記ｎ型ソース領域は、前記第１チャネル領域に引張応力を加える第１領域と、前記第１領域よりもバンドギャップの狭い第２領域と、を含み、
前記ｎ型ドレイン領域は、前記第１チャネル領域に引張応力を加える第３領域を含むことを特徴とする半導体装置。
【請求項２】
前記第１領域と前記第３領域とは、同じ材料からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１領域は、前記第２領域と前記第１チャネル領域との間に設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１領域は、前記第１チャネル領域のチャネル幅方向で前記第２領域に並んで設けられていることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記半導体基板に設けられたｐ型ソース領域及びｐ型ドレイン領域と、
前記ｐ型ソース領域と前記ｐ型ドレイン領域との間の前記半導体基板上に設けられた第２ゲート電極と、
前記第２ゲート電極下の第２チャネル領域を含むｎ型領域と、を備え、
前記ｐ型ソース領域は、前記第２チャネル領域に圧縮応力を加える第４領域を含むことを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
半導体基板上に第１ゲート電極を形成する工程と、
前記第１ゲート電極の第１の側の前記第１ゲート電極側壁に第１サイドウォールスペーサーを形成し、前記第１ゲート電極の第２の側の前記第１ゲート電極側壁に第２サイドウォールスペーサを形成する工程と、
前記第１の側の前記半導体基板にｎ型ソース領域を形成し、前記第２の側の前記半導体基板にｎ型ドレイン領域を形成する工程と、
前記ｎ型ソース領域に、前記第１ゲート電極下の第１チャネル領域に引張応力を加える第１領域と、前記第１領域よりもバンドギャップの狭い第２領域と、を形成する工程と、
前記ｎ型ドレイン領域に、前記第１チャネル領域に引張応力を加える第３領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１領域は、前記ｎ型ソース領域に前記第１サイドウォールスペーサーの下まで入り込んだ第１溝を形成し、前記第１溝に前記第１チャネル領域に引張応力を加える第１材料を埋め込み、前記第１サイドウォールスペーサーをマスクとして前記第１材料をエッチングして前記第１サイドウォールスペーサーの下に前記第１材料の一部を残すことにより形成し、
前記第２領域は、前記エッチングにより前記第１材料が除去された領域に前記第１材料よりもバンドギャップの狭い第２材料を埋め込むことにより形成し、
前記第３領域は、前記ｎ型ドレイン領域に第２溝を形成し、前記第２溝に前記第１チャネル領域に引張応力を加える第３材料を埋め込むことにより形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１領域は、前記ｎ型ソース領域に第１溝を形成し、前記第１溝に前記第１チャネル領域に引張応力を加える第１材料を埋め込み、前記第１材料の上に前記第１チャネル領域のチャネル幅方向における前記第１材料の一部を覆う膜を形成し、前記膜をマスクとして前記第１材料をエッチングして前記第１材料の一部を残すことにより形成し、
前記第２領域は、前記エッチングにより前記第１材料が除去された領域に前記第１材料よりもバンドギャップの狭い第２材料を埋め込むことにより形成し、
前記第３領域は、前記ｎ型ドレイン領域に第２溝を形成し、前記第２溝に前記第１チャネル領域に引張応力を加える第３材料を埋め込むことにより形成することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項９】
前記第１材料と前記第３材料とは同じものであることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板上に第２ゲート電極を形成する工程と、
前記第２ゲート電極の第１の側の前記半導体基板にｐ型ソース領域を形成し、前記第２ゲート電極の第２の側の前記半導体基板にｐ型ドレイン領域を形成する工程と、
前記ｐ型ソース領域に第３溝を形成し、前記第３溝に前記第２材料を埋め込んで第４領域を形成し、前記ｐ型ドレイン領域に第４溝を形成し、前記第４溝に前記第２材料を埋め込んで第５領域を形成する工程と、を更に備え、
前記第１溝に前記第１材料を埋め込む工程と前記第２溝に前記第３材料を埋め込む工程とは同時に行われ、
前記エッチングにより前記第１材料が除去された領域に前記第２材料を埋め込む工程、前記第３溝に前記第２材料を埋め込む工程、および前記第４溝に前記第２材料を埋め込む工程は同時に行われることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタとして、ｎチャネルを用いたＮチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳと称す）と、ｐチャネルを用いたＰチャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳと称す）と、が知られている。ＭＯＳ電界効果トランジスタでは、ソース領域、チャネル領域、ドレイン領域の接合部がｎｐｎ型又はｐｎｐ型の寄生バイポーラトランジスタとして動作することが懸念されている。寄生バイポーラトランジスタの動作を抑制する方法として、ソース領域の表面にゲルマニウム（Ｇｅ）を含有させる方法が提案されている（例えば、特許文献１参照）。
【０００３】
また、ソース領域又はドレイン領域に、チャネル領域に応力を加える材料を用いることで、キャリア移動度を高めて電流特性を向上させることが提案されている（例えば特許文献２及び３参照）。また、ソース領域とチャネル領域のソース領域側とを高移動度半導体材料で形成し、ドレイン領域とチャネル領域のドレイン領域側とを低リーク半導体材料で形成することが提案されている（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１６３３６１号公報
【特許文献２】特表２００８−５１１１７１号公報
【特許文献３】特表２００８−５１１１６９号公報
【特許文献４】特開２００７−１２３８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＮＭＯＳの電流特性の向上のため、ソース領域及びドレイン領域に、チャネル領域に引張応力を加える領域を形成することが考えられるが、この場合にも、寄生バイポーラトランジスタの動作が懸念される。
【０００６】
本半導体装置及びその製造方法は、電流特性の向上と寄生バイポーラトランジスタの動作の抑制とを両立させることを目的とする。
【課題を解決するための手段】
【０００７】
本明細書に記載の半導体装置は、半導体基板と、前記半導体基板に設けられたｎ型ソース領域及びｎ型ドレイン領域と、前記ｎ型ソース領域と前記ｎ型ドレイン領域との間の前記半導体基板上に設けられた第１ゲート電極と、前記第１ゲート電極下の第１チャネル領域を含むｐ型領域と、を備え、前記ｎ型ソース領域は、前記第１チャネル領域に引張応力を加える第１領域と、前記第１領域よりもバンドギャップの狭い第２領域と、を含み、前記ｎ型ドレイン領域は、前記第１チャネル領域に引張応力を加える第３領域を含む。
【０００８】
本明細書に記載の半導体装置の製造方法は、半導体基板上に第１ゲート電極を形成する工程と、前記第１ゲート電極の第１の側の前記第１ゲート電極側壁に第１サイドウォールスペーサーを形成し、前記第１ゲート電極の第２の側の前記第１ゲート電極側壁に第２サイドウォールスペーサを形成する工程と、前記第１の側の前記半導体基板にｎ型ソース領域を形成し、前記第２の側の前記半導体基板にｎ型ドレイン領域を形成する工程と、前記ｎ型ソース領域に、前記第１ゲート電極下の第１チャネル領域に引張応力を加える第１領域と、前記第１領域よりもバンドギャップの狭い第２領域と、を形成する工程と、前記ｎ型ドレイン領域に、前記第１チャネル領域に引張応力を加える第３領域を形成する工程と、を備える。
【発明の効果】
【０００９】
本明細書に記載の半導体装置及びその製造方法によれば、電流特性の向上と寄生バイポーラトランジスタの動作の抑制とを両立させることができる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）及び図１（ｂ）は、寄生ＢＪＴが動作する想定メカニズムの一例を説明するための図である。
【図２】図２は、実施例１に係る半導体装置を示す断面図である。
【図３】図３（ａ）は、実施例１の半導体装置のエネルギーバンド図、図３（ｂ）は、比較例１の半導体装置のエネルギーバンド図、図３（ｃ）は、比較例２の半導体装置のエネルギーバンド図である。
【図４】図４（ａ）から図４（ｇ）は、実施例２に係る半導体装置の製造方法を示す断面図である。
【図５】図５は、実施例３に係る半導体装置を示す断面図である。
【図６】図６（ａ）から図６（ｃ）は、実施例３に係る半導体装置の製造方法を示す断面図（その１）である。
【図７】図７（ａ）から図７（ｃ）は、実施例３に係る半導体装置の製造方法を示す断面図（その２）である。
【図８】図８（ａ）及び図８（ｂ）は、実施例３に係る半導体装置の製造方法を示す断面図（その３）である。
【図９】図９（ａ）は、ｎ型領域がＳｉ、ｐ型ソース領域及びｐ型ドレイン領域がＳｉＧｅで形成された場合のエネルギーバンド図である。図９（ｂ）は、ｐ型ソース領域、ｎ型領域、及びｐ型ドレイン領域がＳｉで形成された場合のエネルギーバンド図である。
【図１０】図１０は、シミュレーション結果を示す図である。
【図１１】図１１（ａ）から図１１（ｄ）は、比較例３に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２（ａ）から図１２（ｃ）は、実施例４に係る半導体装置の製造方法を示す断面図（その１）である。
【図１３】図１３（ａ）及び図１３（ｂ）は、実施例４に係る半導体装置の製造方法を示す断面図（その２）である。
【図１４】図１４は、実施例５に係る半導体装置を示す断面図である。
【図１５】図１５（ａ）から図１５（ｃ）は、実施例５に係る半導体装置の製造方法を示す断面図（その１）である。
【図１６】図１６（ａ）及び図１６（ｂ）は、実施例５に係る半導体装置の製造方法を示す断面図（その２）である。
【図１７】図１７（ａ）から図１７（ｃ）は、シミュレーションを行った第１構造から第３構造に係るＮＭＯＳの断面図である。
【図１８】図１８は、基板電流とドレイン電流のシミュレーション結果を示す図である。
【図１９】図１９は、ゲート電圧に対するドレイン電流のシミュレーション結果である。
【図２０】図２０（ａ）は、実施例６に係る半導体装置を示す上面図であり、図２０（ｂ）及び図２０（ｃ）は、図２０（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図である。
【図２１】図２１（ａ）及び図２１（ｂ）は、実施例６に係る半導体装置の製造方法を示す図（その１）である。
【図２２】図２２（ａ）から図２２（ｃ）は、実施例６に係る半導体装置の製造方法を示す図（その２）である。
【図２３】図２３（ａ）から図２３（ｃ）は、実施例６に係る半導体装置の製造方法を示す図（その３）である。
【図２４】図２４（ａ）は、実施例７に係る半導体装置を示す上面図であり、図２４（ｂ）及び図２４（ｃ）は、図２４（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図である。
【図２５】図２５（ａ）から図２５（ｃ）は、実施例７に係る半導体装置の製造方法を示す図（その１）である。
【図２６】図２６（ａ）から図２６（ｃ）は、実施例７に係る半導体装置の製造方法を示す図（その２）である。
【図２７】図２７は、変形例１に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１１】
まず、ＭＯＳ電界効果トランジスタに形成される寄生バイポーラトランジスタ（以下、寄生ＢＪＴと称す）が動作する想定メカニズムの一例を説明する。なお、ここではＮＭＯＳの場合を例に説明するが、ＰＭＯＳの場合でも同様なメカニズムにより寄生ＢＪＴが動作すると考えられる。図１（ａ）及び図１（ｂ）は、寄生ＢＪＴが動作する想定メカニズムの一例を説明するための図である。図１（ａ）及び図１（ｂ）のように、半導体基板２００上に、ゲート絶縁膜２０１を介して、ゲート電極２０２が設けられている。ゲート電極２０２の両側に位置する半導体基板２００に、ｎ型ソース領域２０３とｎ型ドレイン領域２０４とが設けられている。ｎ型ソース領域２０３とｎ型ドレイン領域２０４との間に位置する領域がチャネル領域２０５である。半導体基板２００には、チャネル領域２０５を含んだｐ型領域２０６（ｐ型ウエル領域）が設けられている。
【００１２】
図１（ａ）のように、半導体基板２００に放射線（例えばα線等の荷電粒子線）が照射されると、半導体基板２００中に電子と正孔が発生する。電子は、正の電圧が印加されたｎ型ドレイン領域２０４に取り込まれる。一方、正孔はｐ型領域２０６に溜まる。正孔がｐ型領域２０６に溜まることにより、図１（ｂ）のように、ｐ型領域２０６をベース、ｎ型ソース領域２０３をエミッタ、ｎ型ドレイン領域２０４をコレクタとするｎｐｎ型の寄生ＢＪＴが動作し、ｎ型ソース領域２０３からｎ型ドレイン領域２０４に電子が流れる場合がある。
【００１３】
ＮＭＯＳでは、電流特性を向上させるために、ｎ型ソース領域２０３及びｎ型ドレイン領域２０４に、チャネル領域２０５に引張応力を加える領域を形成することが望ましい。しかしながら、この場合、詳しくは後述するが、寄生ＢＪＴが動作し易くなってしまうことを発明者は発見した。
【００１４】
そこで、電流特性の向上と寄生ＢＪＴの動作の抑制とを両立させることが可能な実施例を以下に説明する。実施例１から実施例７は何れも、ソース領域は、チャネル領域に引張応力を加える第１領域と第１領域よりもバンドギャップの狭い第２領域を含み、ドレイン領域は、チャネル領域に引張応力を加える第３領域を含む。
【実施例１】
【００１５】
図２は、実施例１に係る半導体装置を示す断面図である。図２のように、実施例１の半導体装置は、半導体基板１０上に、ゲート絶縁膜１１を介して、ゲート電極１２が設けられている。ゲート電極１２の両側に位置する半導体基板１０には、ｎ型ソース領域１３とｎ型ドレイン領域１４とが設けられている。半導体基板１０には、ｎ型ソース領域１３とｎ型ドレイン領域１４との間に位置するチャネル領域１５を含むｐ型領域１６（ｐ型ウエル領域）が設けられている。
【００１６】
ｎ型ソース領域１３は、チャネル領域１５に引張応力を加える領域９と、領域９よりもバンドギャップの狭い領域１７と、を含む。引張応力を加える領域９は、チャネル領域１５に引張応力を加える材料で形成され、バンドギャップの狭い領域１７は、領域９を形成する材料よりもバンドギャップの狭い材料で形成されている。ｎ型ドレイン領域１４は、チャネル領域１５に引張応力を加える領域１８を含む。引張応力を加える領域１８は、チャネル領域１５に引張応力を加える材料で形成されている。実施例１では、ｎ型ソース領域１３の一部が引張応力を加える領域９で形成され、他が領域９よりもバンドギャップの狭い領域１７で形成され、ｎ型ドレイン領域１４の全域が、引張応力を加える領域１８で形成された場合を例に説明する。また、ｐ型領域１６はＳｉで形成され、領域１７はＳｉＧｅで形成され、領域９と１８はＳｉＣで形成された場合を例に説明する。
【００１７】
実施例１に係る半導体装置は、以下の方法によって製造することができる。半導体基板１０上に、ゲート絶縁膜１１を介してゲート電極１２を形成する。ゲート電極１２の一方の側の半導体基板１０に、チャネル領域１５に引張応力を加える領域９と、領域９よりもバンドギャップの狭い領域１７を含むｎ型ソース領域１３を形成する。ゲート電極１２の他方の側の半導体基板１０に、チャネル領域１５に引張応力を加える領域１８を含むｎ型ドレイン領域１４を形成する。
【００１８】
ここで、実施例１の半導体装置におけるｎ型ソース領域１３、ｐ型領域１６、ｎ型ドレイン領域１４のエネルギーバンドについて説明する。なお、比較のために、以下の構造をした比較例１及び比較例２の半導体装置についても、同様に、ｎ型ソース領域、ｐ型領域、ｎ型ドレイン領域のエネルギーバンドについて説明する。比較例１の半導体装置は、ｎ型ソース領域及びｎ型ドレイン領域の全域がＳｉで形成されている点以外は実施例１の半導体装置と同じ構成をしている。比較例２の半導体装置は、ｎ型ソース領域及びｎ型ドレイン領域の全域がＳｉＣで形成されている点以外は実施例１の半導体装置と同じ構成をしている。比較例２では、電子移動度を向上させて良好な電流特性を得るために、ｎ型ソース領域及びｎ型ドレイン領域の全域をＳｉＣで形成している。
【００１９】
図３（ａ）は、実施例１の半導体装置のエネルギーバンド図で、ｎ型ソース領域には、ｎ型ソース領域の一部に形成されたＳｉＧｅで埋め込まれたバンドギャップの狭い領域１７のバンドが示されている。図２に示されているように、領域１７は、その下面においてｐ型領域１６と接しており、この下面における接触が図３（ａ）のｎ型ソース領域とｐ型領域のバンドの接合に対応している。図３（ｂ）は、比較例１の半導体装置のエネルギーバンド図、図３（ｃ）は、比較例２の半導体装置のエネルギーバンド図である。なお、図３（ａ）から図３（ｃ）では、ｎ型ソース領域とｐ型領域との間に順方向バイアスが印加され、ｎ型ドレイン領域とｐ型領域との間に逆方向バイアスが印加された状態を示している。図３（ａ）から図３（ｃ）において、上側の実線が伝導帯の下端、下側の実線が価電子帯の上端、破線がフェルミレベルである。
【００２０】
図３（ｂ）及び図３（ｃ）のように、比較例１のｎ型ソース領域はＳｉで形成され、比較例２のｎ型ソース領域はＳｉＣで形成されていることから、比較例２では、比較例１に比べて、ｎ型ソース領域でのバンドギャップが広がっている。このため、比較例２は、比較例１に比べて、ｐ型領域から見たｎ型ソース領域の正孔の障壁が高くなる。
【００２１】
このように、電子移動度を向上させようと、ｎ型ソース領域及びｎ型ドレイン領域の全域にＳｉＣを用いた比較例２では、Ｓｉを用いた比較例１に比べて、ｐ型領域から見たｎ型ソース領域の正孔の障壁が高くなる。このため、ｐ型領域の正孔がｎ型ソース領域に抜け出し難くなり、ｎ型ソース領域とｐ型領域との間の基板電流Ｉｂが流れ難くなると考えられる。つまり、寄生ＢＪＴのベース電流は比較例１に比べて小さくなる。また、ｐ型領域に正孔が溜まることにより、ｎ型ソース領域の電子が正孔に引き寄せられてｐ型領域に流れ込み、さらに正電圧が印加されたドレイン領域に流れ込むので、比較例１に比べてドレイン電流Ｉｄが流れやすくなる。したがって、寄生ＢＪＴの電流増幅率ｈＦＥ（ｈＦＥ＝Ｉｄ／Ｉｂ）が大きくなり、寄生ＢＪＴが動作し易くなるものと想定される。
【００２２】
一方、図３（ａ）のように、実施例１は、ｎ型ソース領域１３の一部がＳｉＧｅで形成されているため、比較例１及び比較例２に比べて、ｎ型ソース領域１３の一部でバンドギャップが狭くなっている。このため、実施例１は、比較例１及び比較例２に比べて、ｐ型領域１６から見たｎ型ソース領域１３の正孔の障壁が低い部分が存在し、ｐ型領域１６の正孔がｎ型ソース領域１３に抜け出し易くなって、基板電流Ｉｂが流れ易くなる。また、比較例１及び比較例２に比べて正孔がｐ型領域から抜け出し易くなることにより、比較例１及び比較例２に比べてドレイン電流Ｉｄが流れ難くなる。したがって、実施例１は、比較例１及び比較例２に比べて、寄生ＢＪＴの電流増幅率ｈＦＥが小さくなり、寄生ＢＪＴが動作し難くなるものと想定される。また、実施例１は、ｎ型ドレイン領域１４がＳｉＣで形成されているが、これは、寄生ＢＪＴの動作には関与せず、チャネル領域１５に引張応力を加えて電子移動度を向上させることに関与する。以上をまとめると、チャネル領域に引張応力を加えるためにｎ型ドレイン領域及びｎ型ソース領域にＳｉＣを形成したＭＯＳ電界効果トランジスタでは、ｐ型領域に溜まった正孔により寄生ＢＪＴの動作によってトランジスタがオフ状態でのリーク電流の増大が懸念されるが、ｎ型ソース領域の少なくとも一部に、ＳｉＣのバンドギャップよりも狭いバンドギャップを有する材料が形成された領域を設けることにより、ｐ型領域に溜まった正孔がソース側に抜け易くなり、寄生ＢＪＴの動作を抑制することができる。
【００２３】
以上のように、実施例１では、図２のように、ｎ型ソース領域１３及びｎ型ドレイン領域１４は、チャネル領域１５に引張応力を加える領域９、１８をそれぞれ含む。このため、チャネル領域１５での電子移動度を向上でき、電流特性を向上させることができる。ｎ型ソース領域１３は、領域９よりもバンドギャップの狭い領域１７を更に含む。このため、図３（ａ）で説明したように、ｐ型領域１６に溜まった正孔がｎ型ソース領域１３に抜け出し易くなって、寄生ＢＪＴの電流増幅率ｈＦＥを小さくでき、寄生ＢＪＴが動作することを抑制できる。したがって、実施例１によれば、電流特性の向上と寄生ＢＪＴの動作の抑制とを両立させることができる。
【実施例２】
【００２４】
図４（ａ）から図４（ｇ）は、実施例２に係る半導体装置の製造方法を示す断面図である。図４（ａ）のように、半導体基板１０に形成した溝に、例えば酸化シリコン膜を埋め込んで、素子分離領域２５を形成する。半導体基板１０は、例えばｐ型のＳｉ基板である。半導体基板１０に、ｐ型不純物（例えばボロン（Ｂ））をイオン注入して、ｐ型領域１６を形成する。ｐ型領域１６上に、ゲート絶縁膜１１とゲート電極１２と絶縁膜２６とをこの順に形成する。ゲート絶縁膜１１は、例えば酸化シリコン膜であり、ゲート電極１２は、例えばポリシリコン膜である。絶縁膜２６は、例えば窒化シリコン膜であり、後述する半導体基板１０に対するエッチングの際にゲート電極１２を保護するためのものである。ゲート電極１２をマスクとして、ｎ型不純物（例えば砒素（Ａｓ））を半導体基板１０にイオン注入し、ｎ型拡散領域１９、２０を形成する。ｎ型拡散領域１９、２０の間であって、ゲート電極１２下の領域がチャネル領域１５となる。ゲート電極１２を覆うように例えば酸化シリコン膜を堆積して、ゲート電極１２の両側面にサイドウォールスペーサー２１を形成する。
【００２５】
図４（ｂ）のように、ゲート電極１２及びサイドウォールスペーサー２１をマスクとして、ｎ型不純物（例えばリン（Ｐ））を半導体基板１０にイオン注入し、ｎ型ソース領域１３及びｎ型ドレイン領域１４を形成する。
【００２６】
図４（ｃ）のように、ゲート電極１２及びサイドウォールスペーサー２１をマスクとして、例えばＲＩＥ（Reactive Ion Etching）を用いたドライエッチングを半導体基板１０に対して行い、ｎ型ソース領域１３に凹部３０、ｎ型ドレイン領域１４に凹部２８をそれぞれ形成する。
【００２７】
図４（ｄ）のように、例えばＣＶＤ（Chemical Vapor Deposition）法によるエピタキシャル成長を行い、凹部３０及び２８に、チャネル領域１５に引張応力を加える材料（例えばＳｉＣ）を埋め込んで、引張応力を加える領域９及び１８を形成する。領域９及び１８の形成は、ｎ型不純物をドーピングしながら引張応力を加える材料をエピタキシャル成長させる。なお、ｎ型不純物をドーピングしながら領域１８をエピタキシャル成長させる代わりに、領域９及び１８を形成した後にｎ型不純物をイオン注入してもよい。
【００２８】
図４（ｅ）のように、領域１８と、領域９の一部と、を覆うマスク層２９を形成する。マスク層２９は、例えば酸化シリコン膜を用いることができる。マスク層２９をマスクとして、例えばＲＩＥを用いたドライエッチングを半導体基板１０に対して行い、領域９の一部に凹部３１を形成する。
【００２９】
図４（ｆ）のように、例えばＣＶＤ法によるエピタキシャル成長を行い、凹部３１に領域９よりもバンドギャップの狭い材料（例えばＳｉＧｅ）を埋め込んで、領域１７を形成する。領域１７の形成は、ｎ型不純物をドーピングしながらエピタキシャル成長させる。なお、ｎ型不純物をドーピングしながらエピタキシャル成長させる代わりに、エピタキシャル成長させた後にｎ型不純物をイオン注入してもよい。
【００３０】
図４（ｇ）のように、絶縁膜２６を除去した後、ゲート電極１２、ｎ型ソース領域１３、及びｎ型ドレイン領域１４それぞれの上面にシリサイド膜２２を形成する。シリサイド膜２２は、例えばニッケルシリサイド膜である。ゲート電極１２を覆うように層間絶縁膜２３を形成する。層間絶縁膜２３は、例えば酸化シリコン膜である。ｎ型ソース領域１３及びｎ型ドレイン領域１４に電気的に接続し、層間絶縁膜２３を貫通するコンタクト配線２４を形成する。コンタクト配線２４は、例えばＷ（タングステン）で形成される。このような工程を含んで、実施例２に係る半導体装置が形成される。
【００３１】
実施例２によれば、図４（ｃ）から図４（ｅ）のように、半導体基板１０に凹部３０を形成し、凹部３０にチャネル領域１５に引張応力を加える材料を成長させることで、引張応力を加える領域９を形成する。領域９の一部に凹部３１を形成し、凹部３１に領域９よりもバンドギャップの狭い材料を成長させることで、領域１７を形成する。これにより、ｎ型ソース領域１３に、チャネル領域１５に引張応力を加える領域９と、領域９よりもバンドギャップの狭い領域１７と、を形成することができる。なお、領域１７を、後述の実施例４のように、半導体基板１０にイオン注入をすることで形成してもよい。
【００３２】
また、図４（ｃ）及び図４（ｄ）のように、半導体基板１０に凹部２８を形成し、凹部２８にチャネル領域１５に引張応力を加える材料を成長させることで、引張応力を加える領域１８を形成する。これにより、ｎ型ドレイン領域１４に、チャネル領域１５に引張応力を加える領域１８を形成することができる。
【実施例３】
【００３３】
実施例３は、同一の半導体基板上にＮＭＯＳとＰＭＯＳが形成されたＣＭＯＳの場合の例である。図５は、実施例３に係る半導体装置を示す断面図である。図５のように、同一の半導体基板５０上に、ＮＭＯＳ３００とＰＭＯＳ４００とが形成されている。半導体基板５０は、例えばｐ型のＳｉ基板である。ＮＭＯＳ３００とＰＭＯＳ４００とは、半導体基板５０に設けられた素子分離領域７５によって分離されている。
【００３４】
ＮＭＯＳ３００は、半導体基板５０に形成されたｐ型領域５６（ｐ型ウエル領域）上に、ゲート絶縁膜５１を介して、ゲート電極５２が設けられている。ｐ型領域５６は、例えばＳｉで形成されている。ゲート電極５２の両側面には、サイドウォールスペーサー７１が形成されている。ゲート電極５２の一方の側の半導体基板５０には、ｎ型ソース領域５３が形成され、他方の側にはｎ型ドレイン領域５４が形成されている。ｎ型ソース領域５３とｎ型ドレイン領域５４との間が、チャネル領域５５となる。
【００３５】
ｎ型ソース領域５３は、チャネル領域５５に引張応力を加える領域４８と、領域４８よりもバンドギャップの狭い領域５７と、を含む。引張応力を加える領域４８は、例えばＳｉＣで形成され、領域４８よりもバンドギャップの狭い領域５７は、例えばＳｉＧｅで形成されている。ｎ型ドレイン領域５４は、チャネル領域５５に引張応力を加える領域５８を含む。引張応力を加える領域５８は、例えばＳｉＣで形成されている。ｎ型ソース領域５３、ｎ型ドレイン領域５４、及びゲート電極５２の上面には、シリサイド膜７２が形成されている。
【００３６】
ＰＭＯＳ４００は、半導体基板５０に形成されたｎ型領域６６（ｎ型ウエル領域）上に、ゲート絶縁膜６１を介して、ゲート電極６２が設けられている。ｎ型領域６６は、例えばＳｉで形成されている。ゲート電極６２の両側面には、サイドウォールスペーサー７１が形成されている。ゲート電極６２の一方の側の半導体基板５０には、ｐ型ソース領域６３が形成され、他方の側にはｐ型ドレイン領域６４が形成されている。ｐ型ソース領域６３とｐ型ドレイン領域６４との間が、チャネル領域６５となる。
【００３７】
ｐ型ソース領域６３は、チャネル領域６５に圧縮応力を加える領域６７を含む。ｐ型ドレイン領域６４は、チャネル領域６５に圧縮応力を加える領域６８を含む。圧縮応力を加える領域６７及び６８は、例えばＳｉＧｅで形成されている。ｐ型ソース領域６３、ｐ型ドレイン領域６４、及びゲート電極６２の上面には、シリサイド膜７２が形成されている。
【００３８】
ＮＭＯＳ３００のゲート電極５２及びＰＭＯＳ４００のゲート電極６２を覆って、層間絶縁膜７３が設けられている。ＮＭＯＳ３００のｎ型ソース領域５３及びｎ型ドレイン領域５４、並びに、ＰＭＯＳ４００のｐ型ソース領域６３及びｐ型ドレイン領域６４に電気的に接続し、層間絶縁膜７３を貫通するコンタクト配線７４が設けられている。
【００３９】
次に、実施例３に係る半導体装置の製造方法について説明する。図６（ａ）から図８（ｂ）は、実施例３に係る半導体装置の製造方法を示す断面図である。図６（ａ）のように、半導体基板５０に、ＮＭＯＳとＰＭＯＳの素子領域を分離させる素子分離領域７５を形成する。ＮＭＯＳが形成される領域の半導体基板５０にｐ型不純物をイオン注入して、ｐ型領域５６を形成する。ＰＭＯＳが形成される領域の半導体基板５０にｎ型不純物をイオン注入して、ｎ型領域６６を形成する。ｐ型領域５６上に、ゲート絶縁膜５１とゲート電極５２と絶縁膜７６とをこの順に形成する。ｎ型領域６６上に、ゲート絶縁膜６１とゲート電極６２と絶縁膜７６とをこの順に形成する。
【００４０】
ＰＭＯＳが形成される領域に形成したレジスト膜とゲート電極５２とをマスクとして、ｎ型不純物を半導体基板５０にイオン注入し、ｎ型拡散領域５９、６０を形成する。ｎ型拡散領域５９、６０の間であって、ゲート電極５２下の領域が、チャネル領域５５となる。同様に、ＮＭＯＳが形成される領域に形成したレジスト膜とゲート電極６２とをマスクとして、ｐ型不純物を半導体基板５０にイオン注入し、ｐ型拡散領域６９、７０を形成する。ｐ型拡散領域６９、７０の間であって、ゲート電極６２下の領域が、チャネル領域６５となる。ゲート電極５２及びゲート電極６２の両側面にサイドウォールスペーサー７１を形成する。これにより、ＮＭＯＳ３００とＰＭＯＳ４００が形成される。
【００４１】
図６（ｂ）のように、ＰＭＯＳ４００を覆い、それ以外の領域を露出させるマスク層７７を形成する。マスク層７７、ゲート電極５２及びサイドウォールスペーサー７１をマスクとして、半導体基板５０に対してドライエッチングを行い、ｎ型拡散領域５９、６０が形成された領域に凹部７８を形成する。図６（ｃ）のように、凹部７８にチャネル領域５５に引張応力を加える材料（例えばＳｉＣ）をエピタキシャル成長させて、引張応力を加える領域４８、５８を形成する。
【００４２】
図７（ａ）のように、マスク層７７を除去した後、領域４８の一部と領域５８とを覆い、それ以外の領域を露出させるマスク層７９を形成する。マスク層７９をマスクとして、半導体基板５０に対してドライエッチングを行い、領域４８が形成された領域に凹部４７を形成し、ｐ型拡散領域６９、７０が形成された領域に凹部８０を形成する。
【００４３】
図７（ｂ）のように、領域４８に形成した凹部４７に、領域４８よりもバンドギャップの狭い材料（例えばＳｉＧｅ）をエピタキシャル成長させて、領域５７を形成する。ｐ型拡散領域６９及び７０に形成した凹部８０に、チャネル領域６５に圧縮応力を加える材料（例えばＳｉＧｅ）をエピタキシャル成長させて、チャネル領域６５に圧縮応力を加える領域６７、６８を形成する。このように、凹部４７と８０に埋め込む材料は同じ材料を用いることができるため、エピタキシャル成長は同時に行うことができる。領域６７、６８は、チャネル領域６５に圧縮応力を加える観点から、エピタキシャル成長で形成されることが好ましい。
【００４４】
図７（ｃ）のように、マスク層７９を除去した後、ＰＭＯＳ４００を覆うレジスト膜８１を形成する。レジスト膜８１、ゲート電極５２、及びサイドウォールスペーサー７１をマスクとして、ｎ型不純物を半導体基板５０にイオン注入する。ｎ型不純物としてＰを用いた場合、例えばドーズ量を２×１０１５ｃｍ−２、注入エネルギーを１０ｋｅＶで行うことができる。これにより、ゲート電極５２の一方の側に、引張応力を加える領域４８と領域４８よりもバンドギャップの狭い領域５７とを含むｎ型ソース領域５３が形成され、他方の側に、引張応力を加える領域５８を含むｎ型ドレイン領域５４が形成される。
【００４５】
図８（ａ）のように、レジスト膜８１を除去した後、ＮＭＯＳ３００を覆うレジスト膜８２を形成する。レジスト膜８２、ゲート電極６２、及びサイドウォールスペーサー７１をマスクとして、ｐ型不純物を半導体基板５０にイオン注入する。ｐ型不純物としてＢを用いた場合、例えばドーズ量を２×１０１５ｃｍ−２、注入エネルギーを３ｋｅＶで行うことができる。これにより、ゲート電極６２の一方の側に、圧縮応力を加える領域６７を含むｐ型ソース領域６３が形成され、他方の側に、圧縮応力を加える領域６８を含むｐ型ドレイン領域６４が形成される。
【００４６】
図８（ｂ）のように、レジスト膜８２と絶縁膜７６とを除去する。その後、ゲート電極５２、ｎ型ソース領域５３、ｎ型ドレイン領域５４、ゲート電極６２、ｐ型ソース領域６３、及びｐ型ドレイン領域６４それぞれの上面に、シリサイド膜７２を形成する。ゲート電極５２及びゲート電極６２を覆うように、層間絶縁膜７３を形成する。ｎ型ソース領域５３、ｎ型ドレイン領域５４、ｐ型ソース領域６３、及びｐ型ドレイン領域６４に電気的に接続し、層間絶縁膜７３を貫通するコンタクト配線７４を形成する。このような工程を含んで、実施例３に係る半導体装置が形成される。
【００４７】
実施例３によれば、図５のように、ＣＭＯＳを構成するＮＭＯＳ３００のｎ型ソース領域５３は、チャネル領域５５に引張応力を加える領域４８と、領域４８よりもバンドギャップの狭い領域５７を含む。ｎ型ドレイン領域５４は、チャネル領域５５に引張応力を加える領域５８を含む。このため、電子移動度を向上でき、良好な電流特性を得るとともに、ＮＭＯＳ３００の寄生ＢＪＴの動作を抑制することができる。
【００４８】
また、ＣＭＯＳを構成するＰＭＯＳ４００のｐ型ソース領域６３とｐ型ドレイン領域６４は、チャネル領域６５に圧縮応力を加える領域６７と６８をそれぞれ含む。これにより、正孔移動度を向上させて良好な電流特性を得る。また、領域６７、６８は、例えばＳｉＧｅで形成されるが、この場合には、ＰＭＯＳ４００の寄生ＢＪＴの動作を抑制することができる。この理由を、図３（ａ）から図３（ｃ）と同様に、ＰＭＯＳのｐ型ソース領域、ｎ型領域、ｐ型ドレイン領域のエネルギーバンドによって説明する。図９（ａ）は、ｎ型領域がＳｉ、ｐ型ソース領域及びｐ型ドレイン領域がＳｉＧｅで形成された場合のエネルギーバンド図、図９（ｂ）は、ｐ型ソース領域、ｎ型領域、及びｐ型ドレイン領域がＳｉで形成された場合のエネルギーバンド図である。なお、図９（ａ）及び図９（ｂ）では、ｐ型ソース領域とｎ型領域との間に順バイアスが印加され、ｐ型ドレイン領域とｎ型領域との間に逆バイアスが印加された状態を示している。また、図９（ａ）及び図９（ｂ）において、上側の実線は伝導帯の下端、下側の実線は価電子帯の上端、破線はフェルミレベルである。
【００４９】
図９（ａ）のように、ｐ型ソース領域がＳｉＧｅで形成されている場合は、図９（ｂ）のようにＳｉで形成されている場合に比べて、ｎ型領域から見たｐ型ソース領域の電子の障壁が低くなる。このため、ｎ型領域の電子がｐ型ソース領域に抜け出し易くなり、その結果、基板電流Ｉｂが流れ易くなる。したがって、ＰＭＯＳの場合でも、ｐ型ソース領域が、Ｓｉよりもバンドギャップの狭いＳｉＧｅを含むことで、寄生ＢＪＴの電流増幅率ｈＦＥを小さくでき、寄生ＢＪＴの動作を抑制できる。
【００５０】
このような理由から、実施例３において、ＰＭＯＳ４００のｐ型ソース領域６３が、チャネル領域６５に圧縮応力を加えるとともにＳｉよりバンドギャップの狭い領域６７、例えばＳｉＧｅを含むことで、更に寄生ＢＪＴの動作を抑制できる。ＣＭＯＳはＨｉｇｈ／Ｌｏｗの電圧情報を一時的に記憶する機能を有するラッチ回路に用いられるが、実施例３によれば、ＮＭＯＳ３００及びＰＭＯＳ４００の寄生ＢＪＴの動作を抑制できるため、ソフトエラー耐性を向上させることができる。
【００５１】
ここで、発明者がＰＭＯＳに対して行ったシミュレーションについて説明する。シミュレーションに用いたＰＭＯＳは、ｎ型のＳｉ基板である半導体基板上に、酸化シリコン膜であるゲート絶縁膜を介して、ポリシリコン膜であるゲート電極が設けられている。ゲート電極の一方の側の半導体基板にＳｉＧｅで形成されたｐ型ソース領域が設けられ、他方の側にＳｉＧｅで形成されたｐ型ドレイン電極が設けられている。ゲート電極の両側面には、酸化シリコン膜であるサイドウォールスペーサーが設けられている。このような構造のＰＭＯＳに対して、ｐ型ソース領域及びｐ型ドレイン領域のＧｅ濃度を変化させて、基板電流とドレイン電流とを測定するシミュレーションを行った。シミュレーションは、ソース電圧：０Ｖ、ドレイン電圧：−０．８５Ｖ、ゲート電圧：０Ｖ、基板電圧：−０．７Ｖの条件で行った。
【００５２】
図１０は、シミュレーション結果を示す図である。図１０中の太線はドレイン電流Ｉｄを示し、細線は基板電流Ｉｂを示し、破線は電流増幅率ｈＦＥを示している。図１０のように、基板電流Ｉｂは、Ｇｅ濃度が０％から２０％にかけて急激に増加し、その後は、ほぼ一定となっている。このため、Ｇｅ濃度が２０％以上になると、電流増幅率ｈＦＥが小さくなる。
【００５３】
このシミュレーション結果から、ｐ型ソース領域にＳｉＧｅを含ませることで、電流増幅率ｈＦＥが小さくなり、寄生ＢＪＴの動作を抑制できることが確認された。また、電流増幅率ｈＦＥを小さくして寄生ＢＪＴの動作を抑制するには、Ｇｅの濃度は１０％以上である場合が好ましく、１５％以上である場合がより好ましく、２０％以上である場合がさらに好ましいことが分かる。なお、図１０は、ＰＭＯＳの場合のシミュレーション結果であるが、ＮＭＯＳの場合でも同じことが言える。
【００５４】
上述のように、ＰＭＯＳ４００において、ｐ型ソース領域６３に含まれるチャネル領域６５に圧縮応力を加える領域６７は、ＳｉＧｅで形成されることが好ましい。ｐ型ソース領域６３にＳｉＧｅが含まれることにより、正孔移動度を向上させて良好な電流特性を得るとともに、寄生ＢＪＴの電流増幅率ｈＦＥを小さくでき、寄生ＢＪＴの動作を抑制できるからである。
【００５５】
次に、比較例３に係る半導体装置の製造方法について説明する。比較例３の半導体装置は、電子移動度及び正孔移動度を向上させるために、ｎ型ソース領域及びｎ型ドレイン領域に引張応力を加える領域を設け、ｐ型ソース領域及びｐ型ドレイン領域に圧縮応力を加える領域を設けた場合の例である。図１１（ａ）から図１１（ｄ）は、比較例３に係る半導体装置の製造方法を示す断面図である。
【００５６】
図６（ａ）で説明した工程を行った後、図１１（ａ）のように、ＰＭＯＳ４００を覆うマスク層８３を形成する。マスク層８３をマスクとして、半導体基板５０に対してドライエッチングを行い、ｎ型拡散領域５９、６０が形成された領域に凹部８４を形成する。図１１（ｂ）のように、凹部８４にチャネル領域５５に引張応力を加える材料（例えばＳｉＣ）をエピタキシャル成長させて、引張応力を加える領域４８、５８を形成する。
【００５７】
図１１（ｃ）のように、マスク層８３を除去した後、ＮＭＯＳ３００を覆うマスク層８５を形成する。マスク層８５をマスクとして、半導体基板５０に対してドライエッチングを行い、ｐ型拡散領域６９、７０が形成された領域に凹部８６を形成する。図１１（ｄ）のように、凹部８６にチャネル領域６５に圧縮応力を加える材料（例えばＳｉＧｅ）をエピタキシャル成長させて、圧縮応力を加える領域６７、６８を形成する。その後、図７（ｃ）から図８（ｂ）で説明した工程を行うことで、比較例３に係る半導体装置が形成される。
【００５８】
比較例３の工程を示した図１１（ａ）から図１１（ｄ）と、実施例３の工程を示した図６（ｂ）から図７（ｂ）とを比較すると、マスクの開口領域が異なることを除いて、工程は同じであることがわかる。即ち、実施例３のように、領域４８と５８を形成するための材料の埋め込みを同時に行い、領域５７と６７と６８を形成するための材料の埋め込みを同時に行うことで、比較例３に対して工程数を増加させることなく形成することができる。
【実施例４】
【００５９】
実施例４に係る半導体装置の断面図は、実施例３の図５と同じであるため説明を省略する。図１２（ａ）から図１３（ｂ）は、実施例４に係る半導体装置の製造方法を示す断面図である。実施例３の図６（ａ）で説明した工程を行った後、図１２（ａ）のように、ＰＭＯＳ４００とＮＭＯＳ３００のｎ型拡散領域５９の一部を覆うマスク層８７を形成する。マスク層８７をマスクとして、半導体基板５０に対してドライエッチングを行い、ｎ型拡散領域５９が形成された領域に凹部１０５を形成し、ｎ型拡散領域６０が形成された領域に凹部１０６を形成する。
【００６０】
図１２（ｂ）のように、凹部１０５、１０６に、チャネル領域５５に引張応力を加える材料（例えばＳｉＣ）をエピタキシャル成長させて、チャネル領域５５に引張応力を加える領域４８及び５８を形成する。
【００６１】
図１２（ｃ）のように、マスク層８７を除去した後、ＰＭＯＳ４００を露出させ、それ以外の領域を覆うマスク層１０４を形成する。マスク層１０４をマスクとして、半導体基板５０に対してドライエッチングを行い、ｐ型拡散領域６９、７０が形成された領域に凹部８８を形成する。
【００６２】
図１３（ａ）のように、凹部８８にチャネル領域６５に圧縮応力を加える材料（例えばＳｉＧｅ）をエピタキシャル成長させて、チャネル領域６５に圧縮応力を加える領域６７、６８を形成する。
【００６３】
図１３（ｂ）のように、領域４８、５８、６７、及び６８を覆うレジスト膜８９を形成する。レジスト膜８９をマスクとして、半導体基板５０に、例えばＧｅをイオン注入する。Ｇｅのイオン注入は、例えばドーズ量を１×１０１６ｃｍ−２、注入エネルギーを２０ｋｅＶで行うことができる。これにより、ｎ型拡散領域５９が形成された領域に、領域４８よりもバンドギャップの狭い領域５７（例えばＳｉＧｅ）が形成される。
【００６４】
その後、実施例３の図７（ｃ）から図８（ｂ）で説明した工程を行うことで、図５に示すような、実施例４に係る半導体装置が形成される。
【００６５】
実施例４によれば、図１３（ａ）のように、チャネル領域６５に圧縮応力を加える領域６７および６８は、半導体基板５０に形成した凹部８８にエピタキシャル成長をすることで形成している。一方、図１３（ｂ）のように、領域５７は、半導体基板５０にイオン注入を行うことで形成している。このように、領域６７及び６８と領域５７とを別々に形成することで、それぞれの領域の濃度を独立に最適化することができる。
【００６６】
なお、実施例４では、チャネル領域６５に圧縮応力を加える領域６７及び６８をエピタキシャル成長で形成し、領域５７をイオン注入で形成しているが、反対の場合でもよい。しかしながら、上述したように、圧縮応力を加える領域６７及び６８は、エピタキシャル成長で形成されることが好ましい。このことから、領域６７及び６８をエピタキシャル成長で形成し、領域５７をイオン注入で形成することが好ましい。
【実施例５】
【００６７】
図１４は、実施例５に係る半導体装置を示す断面図である。図１４のように、ＮＭＯＳ３００のｎ型ソース領域５３ａは、チャネル領域５５に引張応力を加える領域９０ａと、領域９０ａよりバンドギャップの狭い領域５７を含む。領域９０ａと、ｎ型ドレイン領域５４ａに含まれる引張応力を加える領域５８ａとは、チャネル領域５５側に突出し、サイドウォールスペーサーの下まで入り込んだ形状をしている。その他の構成については、実施例３の図５と同じであるため説明を省略する。
【００６８】
次に、実施例５に係る半導体装置の製造方法について説明する。図１５（ａ）から図１６（ｂ）は、実施例５に係る半導体装置の製造方法を示す断面図である。実施例３の図６（ａ）で説明した工程を行った後、図１５（ａ）のように、ＰＭＯＳ４００を覆うマスク層９１を形成する。マスク層９１をマスクとして、半導体基板５０に対してドライエッチングを行い、ｎ型拡散領域５９、６０が形成された領域に凹部９２ａを形成する。図１５（ｂ）のように、マスク層９１をマスクとして、半導体基板５０に対してウエットエッチングを行い、凹部９２ａを、チャネル領域５５側に突出し、サイドウォールスペーサー７１の下まで張り出した突出部９３を有する凹部９２とする。
【００６９】
図１５（ｃ）のように、凹部９２にチャネル領域５５に引張応力を加える材料（例えばＳｉＣ）をエピタキシャル成長させる。引張応力を加える材料は、凹部９２の突出部９３にも埋め込まれる。これにより、ｎ型拡散領域６０側に形成した凹部９２に、チャネル領域５５に引張応力を加える領域５８ａが形成される。なお、ｎ型拡散領域５９側に形成した凹部９２に埋め込まれた引張応力を加える材料を９４として図示する。
【００７０】
図１６（ａ）のように、ｎ型拡散領域６０側に形成された引張応力を加える領域５８ａを覆い、それ以外の領域を露出させるマスク層９５を形成する。マスク層９５、ゲート電極５２、ゲート電極６２及びサイドウォールスペーサー７１をマスクとして、半導体基板５０に対してドライエッチングを行う。これにより、ｎ型拡散領域５９側に形成された引張応力を加える材料９４は、突出部９３にのみ残存してセルフアラインに除去される。これにより、突出部９３に、チャネル領域５５に引張応力を加える領域９０ａが形成される。また、ｐ型拡散領域６９、７０が形成された領域に凹部９６が形成される。
【００７１】
図１６（ｂ）のように、引張応力を加える材料９４を除去した領域に、材料９４よりもバンドギャップの狭い材料（例えばＳｉＧｅ）をエピタキシャル成長させて、領域５７を形成する。ｐ型拡散領域６９、７０に形成した凹部９６に、チャネル領域６５に圧縮応力を加える材料（例えばＳｉＧｅ）をエピタキシャル成長させて、チャネル領域６５に圧縮応力を加える領域６７、６８を形成する。
【００７２】
その後、実施例３の図７（ｃ）から図８（ｂ）で説明した工程を行うことで、図１４に示すような、実施例５に係る半導体装置が形成される。
【００７３】
実施例５によれば、図１５（ａ）及び図１５（ｂ）のように、ゲート電極５２の両側の半導体基板５０に、チャネル領域５５側に突出し、サイドウォールスペーサー７１の下まで張り出した突出部９３を有する凹部９２を形成する。図１５（ｃ）から図１６（ｂ）のように、凹部９２に、チャネル領域５５に引張応力を加える材料を埋め込んだ後、ゲート電極５２の一方の側の引張応力を加える材料９４を、サイドウォールスペーサー７１をマスクとしてセルフアラインでエッチングすることにより、突出部９３に引張応力を加える領域９０ａを形成する。このように、セルフアラインで形成された引張応力を加える領域９０aは、その大きさのばらつきを抑えることができるので、その結果として、チャネル領域５５に加えられる引張応力のばらつきも抑制することができる。その後、除去した部分に、材料９４よりもバンドギャップの狭い材料を埋め込む。これにより、図１４のように、バンドギャップの狭い領域５７と、領域５７とチャネル領域５５との間の引張応力を加える領域９０ａと、を含むｎ型ソース領域５３ａが得られる。よって、実施例５によれば、ＮＭＯＳ３００の寄生ＢＪＴの動作を抑制させつつ、電流特性の向上及びばらつきの抑制を図ることができる。
【００７４】
ここで、発明者がＮＭＯＳに対して行ったシミュレーションについて説明する。図１７（ａ）から図１７（ｃ）は、シミュレーションを行った第１構造から第３構造に係るＮＭＯＳの断面図である。図１７（ａ）のように、第１構造のＮＭＯＳは、ｐ型のＳｉ基板である半導体基板１５０上に、酸化シリコン膜であるゲート絶縁膜１５１を介して、ポリシリコン膜であるゲート電極１５２が設けられている。ゲート電極１５２の側面に、酸化シリコン膜であるサイドウォールスペーサー１６０が設けられている。ゲート電極１５２の一方の側にｎ型ソース領域１５３が設けられ、他方の側にｎ型ドレイン領域１５４が設けられている。ｎ型ソース領域１５３とｎ型ドレイン領域１５４との間がチャネル領域１５５となる。ｎ型ソース領域１５３は、ＳｉＧｅからなる領域１５７と、領域１５７とチャネル領域１５５との間に設けられたＳｉＣからなる領域１５９と、で形成されている。ｎ型ドレイン領域１５４は、ＳｉＣからなる領域１５８で形成されている。したがって、第１構造のＮＭＯＳは、実施例５で説明したＮＭＯＳ３００に相当する。
【００７５】
図１７（ｂ）のように、第２構造のＮＭＯＳは、ｎ型ソース領域１５３が、ＳｉＧｅからなる領域１５７で形成されている。その他の構成は、第１構造のＮＭＯＳと同じである。
【００７６】
図１７（ｃ）のように、第３構造のＮＭＯＳは、ｎ型ソース領域１５３が、ＳｉＣからなる領域１５９で形成されている。その他の構成は、第１構造のＮＭＯＳと同じである。
【００７７】
第１構造から第３構造のＮＭＯＳに対して、ソース電圧：０Ｖ、ドレイン電圧：０．８５Ｖ、ゲート電圧：０Ｖ、基板電圧：０．７５Ｖの条件で、基板電流とドレイン電流を測定するシミュレーションを行った。図１８は、基板電流とドレイン電流のシミュレーション結果を示す図である。図１８中の太線はドレイン電流Ｉｄを示し、細線は基板電流Ｉｂを示し、棒グラフは電流増幅率ｈＦＥを示している。
【００７８】
図１８のように、ｎ型ソース領域１５３がＳｉＧｅからなる領域１５７で形成された第２構造では、ｎ型ソース領域１５３がＳｉＣからなる領域１５９で形成された第３構造に比べて、基板電流Ｉｂが大きくなっている。一方、ドレイン電流Ｉｄに関しては、第２構造は第３構造に比べて小さくなっている。この結果は、実施例１の図３（ａ）から図３（ｃ）で説明したメカニズムによるものと考えられる。よって、第２構造は、第３構造に比べて、電流増幅率ｈＦＥは小さくなり、寄生ＢＪＴが動作し難くなる。ｎ型ソース領域１５３がＳｉＧｅからなる領域１５７とＳｉＣからなる領域１５９とで形成された第１構造についても、第３構造に比べて、基板電流Ｉｂが大きくなっている。したがって、第１構造の場合でも、第３構造に比べて、電流増幅率ｈＦＥは小さくなり、その結果、寄生ＢＪＴが動作し難くなる。
【００７９】
次に、第１構造から第３構造のＮＭＯＳに対して、ソース電圧：０Ｖ、ドレイン電圧：０．８５Ｖの条件で、ゲート電圧に対するドレイン電流を測定するシミュレーションを行った。図１９は、ゲート電圧に対するドレイン電流のシミュレーション結果である。図１９中の実線は第１構造、破線は第２構造、丸印は第３構造のシミュレーション結果を示している。また、図１９では、シミュレーション結果を線形表示（右側の縦軸）と対数表示（左側の縦軸）の２通りで示している。
【００８０】
図１９のように、ｎ型ソース領域１５３がＳｉＧｅからなる領域１５７で形成された第２構造は、ＳｉＣからなる領域１５９で形成された第３構造に比べて、ドレイン電流Ｉｄ（オン電流）が低下している。一方、ｎ型ソース領域１５３がＳｉＧｅからなる領域１５７とＳｉＣからなる領域１５９とで形成された第１構造は、ドレイン電流Ｉｄ（オン電流）の低下が抑えられている。
【００８１】
実施例５によれば、ＮＭＯＳ３００のｎ型ソース領域５３ａが、チャネル領域５５に引張応力を加える領域９０ａと、領域９０ａよりもバンドギャップの狭い領域５７とを含み、領域９０ａは、領域５７とチャネル領域５５との間にある。ｎ型ドレイン領域５４ａは、チャネル領域５５に引張応力を加える領域５８ａを含む。このような構造とすることで、寄生ＢＪＴの動作を抑制しつつ、電流特性をより向上できることが、このシミュレーション結果からも確認された。
【実施例６】
【００８２】
図２０（ａ）は、実施例６に係る半導体装置を示す上面図、図２０（ｂ）及び図２０（ｃ）は、図２０（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図である。なお、図２０（ａ）においては、層間絶縁膜７３、コンタクト配線７４、シリサイド膜７２を透視して図示している。図２０（ａ）から図２０（ｃ）のように、ＮＭＯＳ３００のｎ型ソース領域５３ｂは、チャネル領域５５に引張応力を加える領域９０ｂと、領域９０ｂよりもバンドギャップの狭い領域５７とを含む。領域９０ｂは、チャネル領域５５のチャネル幅方向で領域５７に並んで設けられている。例えば、領域５７は、ｎ型ソース領域５３ｂをチャネル幅方向で３等分した中央部分に設けられ、領域９０ｂは外側部分に設けられている。その他の構成については、実施例３の図５と同じであるため説明を省略する。
【００８３】
次に、実施例６に係る半導体装置の製造方法について説明する。図２１（ａ）から図２３（ｃ）は、実施例６に係る半導体装置の製造方法を示す図である。図２１（ａ）及び図２１（ｂ）は、実施例６の半導体装置の断面図である。図２２（ａ）は、実施例６の半導体装置の上面図であり、図２２（ｂ）及び図２２（ｃ）は、図２２（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図である。図２３（ａ）は、実施例６の半導体装置の上面図であり、図２３（ｂ）及び図２３（ｃ）は、図２３（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図である。
【００８４】
実施例３の図６（ａ）で説明した工程を行った後、図２１（ａ）のように、ＰＭＯＳ４００を覆うマスク層９７を形成する。マスク層９７をマスクとして、半導体基板５０に対してドライエッチングを行い、ｎ型拡散領域５９、６０が形成された領域に凹部９８を形成する。図２１（ｂ）のように、凹部９８にチャネル領域５５に引張応力を加える材料（例えばＳｉＣ）をエピタキシャル成長させる。これにより、ｎ型拡散領域６０側に形成した凹部９８に、チャネル領域５５に引張応力を加える領域５８が形成される。なお、ｎ型拡散領域５９側に形成した凹部９８に埋め込まれた引張応力を加える材料を９９として図示する。
【００８５】
図２２（ａ）から図２２（ｃ）のように、ｎ型拡散領域６０側に形成された領域５８と、ｎ型拡散領域５９側に形成された引張応力を加える材料９９を、チャネル領域５５のチャネル幅方向で３等分した外側部分と、を覆うマスク層１００を形成する。３等分した領域のチャネル幅方向の長さは、例えば０．１μｍである。マスク層１００をマスクとして、半導体基板５０に対してドライエッチングを行う。これにより、ｎ型拡散領域５９側に形成された引張応力を加える材料９９をチャネル幅方向で３等分した中央部分が除去され、外側部分に、チャネル領域５５に引張応力を加える領域９０ｂが形成される。また、ｐ型拡散領域６９、７０が形成された領域に凹部１０１が形成される。
【００８６】
図２３（ａ）から図２３（ｃ）のように、引張応力を加える材料９９を除去した領域に、材料９９よりもバンドギャップの狭い材料（例えばＳｉＧｅ）をエピタキシャル成長させる。これにより、材料９９よりもバンドギャップの狭い領域５７が、チャネル幅方向で引張応力を加える領域９０ｂに並んで形成される。凹部１０１に、チャネル領域６５に圧縮応力を加える材料（例えばＳｉＧｅ）をエピタキシャル成長させて、チャネル領域６５に圧縮応力を加える領域６７、６８を形成する。
【００８７】
その後、実施例３の図７（ｃ）から図８（ｂ）で説明した工程を行うことで、図２０（ａ）から図２０（ｃ）に示すような、実施例６に係る半導体装置が形成される。
【００８８】
実施例６によれば、図２１（ａ）のように、ゲート電極５２の両側の半導体基板５０に凹部９８を形成し、図２１（ｂ）のように、ゲート電極５２の一方の側の凹部９８にチャネル領域５５に引張応力を加える材料９９を埋め込む。そして、図２２（ａ）から図２３（ｃ）のように、材料９９上にチャネル幅方向における材料９９の一部を覆うマスク層１００を形成し、マスク層１００をマスクとして材料９９をエッチングして除去した後、材料９９を除去した領域に、材料９９よりもバンドギャップの狭い材料を埋め込む。これにより、図２０（ａ）から図２０（ｃ）のように、バンドギャップの狭い領域５７と、チャネル幅方向で領域５７に並んだ引張応力を加える領域９０ｂと、を含むｎ型ソース領域５３ｂが得られる。ｎ型ソース領域５３ｂが、チャネル幅方向で領域９０ｂに並んで領域５７を含むことで、寄生ＢＪＴの動作を抑制することができる。よって、実施例６によれば、ＮＭＯＳ３００の寄生ＢＪＴの動作を抑制させつつ、電流特性をより向上させることができる。
【００８９】
実施例６では、図２０（ａ）から図２０（ｃ）のように、ｎ型ソース領域５３ｂは、チャネル幅方向の外側部分に領域９０ｂを含み、中央部分に領域５７を含む場合を例に示したが、この場合に限られない。ｎ型ソース領域５３ｂは、チャネル幅方向の外側部分に領域５７を含み、中央部分に領域９０ｂを含む場合でもよい。領域９０ｂが大きいほど、電流特性を向上でき、領域５７が大きいほど、寄生ＢＪＴの動作を抑制できる。このように、電流特性の向上と寄生ＢＪＴの動作の抑制とはトレードオフの関係にあることから、これらを考慮して、領域９０ｂと領域５７との比率を最適化すればよい。なお、チャネル幅方向でｎ型ソース領域５３ｂを３分割する場合に限らず、２分割する場合でもよいし、４分割以上の複数に分割する場合でもよい。
【００９０】
実施例６に実施例５を組み合わせ、ｎ型ソース領域が、領域５７と、領域９０ｂと、領域９０ａと、を含んでもよい。
【００９１】
電流特性を向上させつつ、寄生ＢＪＴの動作を抑制させるには、引張応力を加える領域を含むｎ型ソース領域が、引張応力を加える領域よりバンドギャップの狭い領域を更に含む場合が好ましい。この場合、引張応力を加える領域によってチャネル領域に引張応力が効率的に加わるために、実施例１から５のように、引張応力を加える領域を、バンドギャップの狭い領域とチャネル領域との間に設けることが好ましい。実施例６のように、チャネル幅方向でバンドギャップの狭い領域と引っ張り応力を加える領域とを並んで設けることが好ましい。
【実施例７】
【００９２】
図２４（ａ）は、実施例７に係る半導体装置の上面図であり、図２４（ｂ）及び図２４（ｃ）は、図２４（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図である。なお、図２４（ａ）においては、層間絶縁膜７３、コンタクト配線７４、シリサイド膜７２を透視して図示している。図２４（ａ）から図２４（ｃ）のように、ＮＭＯＳ３００のｎ型ソース領域５３ｃは、チャネル領域５５に引張応力を加える領域９０ｃと、領域９０ｃよりもバンドギャップが狭く、ｐ型領域５６と同じ材料（例えばＳｉ）からなる領域を含む。引張応力を加える領域９０ｃは、ｎ型ソース領域５３ｃをチャネル幅方向で３等分した外側部分に設けられていて、ｐ型領域５６と同じ材料からなるｎ型拡散領域が中央部に形成されている。ｎ型ドレイン領域５４は、チャネル領域５５に引張応力を加える材料（例えばＳｉＣ）が埋め込まれた領域５８が設けられている。その他の構成については、実施例３の図５と同じであるため説明を省略する。
【００９３】
次に、実施例７に係る半導体装置の製造方法について説明する。図２５（ａ）から図２６（ｃ）は、実施例７に係る半導体装置の製造方法を示す図である。図２５（ａ）は、実施例７の半導体装置の上面図であり、図２５（ｂ）及び図２５（ｃ）は、図２５（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図である。図２６（ａ）は、実施例７の半導体装置の上面図であり、図２６（ｂ）及び図２６（ｃ）は、図２６（ａ）のＡ−Ａ間及びＢ−Ｂ間の断面図である。
【００９４】
実施例３の図６（ａ）で説明した工程を行った後、図２５（ａ）から図２５（ｃ）のように、ＰＭＯＳ４００と、ＮＭＯＳ３００のｎ型拡散領域５９をチャネル幅方向に３等分した中央部分と、を覆うマスク層１０２を形成する。マスク層１０２をマスクとして、半導体基板５０に対してドライエッチングを行い、ｎ型拡散領域６０と、ｎ型拡散領域５９のチャネル幅方向で３等分した外側部分と、に凹部を形成する。凹部にチャネル領域５５に引張応力を加える材料（例えばＳｉＣ）をエピタキシャル成長させる。これにより、ｎ型拡散領域５９側の凹部にチャネル領域５５に引張応力を加える領域９０ｃが形成され、ｎ型拡散領域６０側の凹部にチャネル領域５５に引張応力を加える領域５８が形成される。
【００９５】
図２６（ａ）から図２６（ｃ）のように、マスク層１０２を除去した後、ＮＭＯＳ３００を覆うマスク層１０３を形成する。マスク層１０３をマスクとして、半導体基板５０に対してドライエッチングを行い、ｐ型拡散領域６９、７０に凹部を形成する。ｐ型拡散領域６９および７０に形成した凹部に、チャネル領域６５に圧縮応力を加える材料（例えばＳｉＧｅ）をエピタキシャル成長させて、領域６７および６８を形成する。
【００９６】
その後、実施例３の図７（ｃ）から図８（ｂ）で説明した工程を行うことで、図２４（ａ）から図２４（ｃ）に示すような、実施例７に係る半導体装置が形成される。
【００９７】
実施例７によれば、図２４（ａ）から図２４（ｃ）のように、チャネル領域５５に引張応力を加える領域９０ｃと、領域９０ｃに対してチャネル幅方向に並び、領域９０ｃよりもバンドギャップが狭くチャネル領域５５と同じ材料からなる領域と、を含むｎ型ソース領域５３ｃが得られる。ｎ型ソース領域５３ｃが、チャネル幅方向で並んだ領域９０ｃよりバンドギャップの狭い領域を含むことで、寄生ＢＪＴが動作することを抑制できる。よって、電流特性の向上と寄生ＢＪＴの動作の抑制とを両立させることができる。
【００９８】
実施例７では、ｎ型ソース領域５３ｃのチャネル幅方向の外側部分に引張応力を加える領域９０ｃを設ける場合を例に示したが、これに限られない。例えばｎ型ソース領域５３ｃのチャネル幅方向の中央にのみ引張応力を加える領域９０ｃを設ける場合でもよい。
【００９９】
以上で説明した実施例では、ＮＭＯＳのチャネル領域を含むｐ型領域がＳｉで形成され、ｎ型ソース領域およびｎ型ドレイン領域に含まれるチャネル領域に引張応力を加える領域がＳｉＣで形成され、ｎ型ソース領域に更に含まれるＳｉＣよりバンドギャップの狭い領域がＳｉＧｅまたはＳｉで形成されている場合を例に示したが、これに限られない。ｎ型ソース領域に含まれるチャネル領域に引張応力を加える領域とｎ型ドレイン領域に含まれるチャネル領域に引張応力を加える領域とは同じ材料からなる場合が好ましい。
【０１００】
ＰＭＯＳの場合も同様に、ｐ型ソース領域及びｐ型ドレイン領域が、チャネル領域に圧縮応力を加える材料で形成されていれば、ＳｉＧｅ以外の材料の場合でもよい。
【０１０１】
以上で説明した実施例１から実施例７では、チャネル領域に引張応力を加える領域を含むｎ型ソース領域が、寄生ＢＪＴ動作を抑制するために、引張応力を加える領域よりバンドギャップの狭い領域を含んでいる場合を示した。例えば、図２のように、ｎ型ソース領域１３が、チャネル領域に引張応力を加える領域９と、領域９よりもバンドギャップの狭い領域１７と、を含む場合を示した。しかしながら、寄生ＢＪＴ動作の抑制のために、図２７の変形例１のように、ｎ型ソース領域１３に、領域９を形成せず、領域１７だけを形成してもよい。この場合の領域１７の形成は、エピタキシャル成長によって行ってもよいし、イオン注入によって行ってもよい。
【０１０２】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【０１０３】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）半導体基板と、前記半導体基板に設けられたｎ型ソース領域及びｎ型ドレイン領域と、前記ｎ型ソース領域と前記ｎ型ドレイン領域との間の前記半導体基板上に設けられた第１ゲート電極と、前記第１ゲート電極下の第１チャネル領域を含むｐ型領域と、を備え、前記ｎ型ソース領域は、前記第１チャネル領域に引張応力を加える第１領域と、前記第１領域よりもバンドギャップの狭い第２領域と、を含み、前記ｎ型ドレイン領域は、前記第１チャネル領域に引張応力を加える第３領域を含むことを特徴とする半導体装置。
（付記２）前記第１領域と前記第３領域とは、同じ材料からなることを特徴とする付記１記載の半導体装置。
（付記３）前記ｐ型領域はＳｉで形成され、前記第１領域および前記第３領域はＳｉＣで形成され、前記第２領域はＳｉＧｅ又はＳｉで形成されていることを特徴とする付記１または２記載の半導体装置。
（付記４）前記第１領域は、前記第２領域と前記第１チャネル領域との間に設けられていることを特徴とする付記１から３のいずれか一項記載の半導体装置。
（付記５）前記第１領域は、前記第１チャネル領域のチャネル幅方向で前記第２領域に並んで設けられていることを特徴とする付記１から３のいずれか一項記載の半導体装置。
（付記６）前記半導体基板に設けられたｐ型ソース領域及びｐ型ドレイン領域と、前記ｐ型ソース領域と前記ｐ型ドレイン領域との間の前記半導体基板上に設けられた第２ゲート電極と、前記第２ゲート電極下の第２チャネル領域を含むｎ型領域と、を備え、前記ｐ型ソース領域は、前記第２チャネル領域に圧縮応力を加える第４領域を含み、前記ｐ型ドレイン領域は、前記第２チャネル領域に圧縮応力を加える第５領域を含むことを特徴とする付記１から５のいずれか一項記載の半導体装置。
（付記７）前記ｎ型領域はＳｉで形成され、前記第４領域および第５領域はＳｉＧｅで形成されていることを特徴とする請求項６記載の半導体装置。
（付記８）半導体基板上に第１ゲート電極を形成する工程と、前記第１ゲート電極の第１の側の前記第１ゲート電極側壁に第１サイドウォールスペーサーを形成し、前記第１ゲート電極の第２の側の前記第１ゲート電極側壁に第２サイドウォールスペーサーを形成する工程と、前記第１の側の前記半導体基板にｎ型ソース領域を形成し、第２の側の前記半導体基板にｎ型ドレイン領域を形成する工程と、前記ｎ型ソース領域に、前記第１ゲート電極下の第１チャネル領域に引張応力を加える第１領域と、前記第１領域よりもバンドギャップの狭い第２領域と、を形成する工程と、前記ｎ型ドレイン領域に、前記第１チャネル領域に引張応力を加える第３領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
（付記９）前記第２領域は、前記半導体基板への前記第１領域よりもバンドギャップの狭い材料の成長又は前記半導体基板へのイオン注入によって形成されることを特徴とする付記８記載の半導体装置の製造方法。
（付記１０）前記第１領域は、前記ｎ型ソース領域に前記第１サイドウォールスペーサーの下まで入り込んだ第１溝を形成し、前記第１溝に前記第１チャネル領域に引張応力を加える第１材料を埋め込み、前記第１サイドウォールスペーサーをマスクとして前記第１材料をエッチングして前記第１サイドウォールスペーサーの下に前記第１材料の一部を残すことにより形成し、前記第２領域は、前記エッチングにより前記第１材料が除去された領域に前記第１材料よりもバンドギャップの狭い第２材料を埋め込むことにより形成し、前記第３領域は、前記ｎ型ドレイン領域に第２溝を形成し、前記第２溝に前記第１チャネル領域に引張応力を加える第３材料を埋め込むことにより形成することを特徴とする付記８記載の半導体装置の製造方法。
（付記１１）前記第１領域は、前記ｎ型ソース領域に第１溝を形成し、前記第１溝に前記第１チャネル領域に引張応力を加える第１材料を埋め込み、前記第１材料の上に前記第１チャネル領域のチャネル幅方向における前記第１材料の一部を覆う膜を形成し、前記膜をマスクとして前記第１材料をエッチングして前記第１材料の一部を残すことにより形成し、前記第２領域は、前記エッチングにより前記第１材料が除去された領域に前記第１材料よりもバンドギャップの狭い第２材料を埋め込むことにより形成し、前記第３領域は、前記ｎ型ドレイン領域に第２溝を形成し、前記第２溝に前記第１チャネル領域に引張応力を加える第３材料を埋め込むことにより形成することを特徴とする付記８記載の半導体装置の製造方法。
（付記１２）前記第１材料と前記第３材料とは同じものであることを特徴とする付記１０または１１記載の半導体装置の製造方法。
（付記１３）前記第１材料と前記第３材料はＳｉＣで形成され、前記第２材料はＳｉＧｅ又はＳｉで形成されることを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４）前記半導体基板上に第２ゲート電極を形成する工程と、前記第２ゲート電極の第１の側の前記半導体基板にｐ型ソース領域を形成し、前記第２ゲート電極の第２の側の前記半導体基板にｐ型ドレイン領域を形成する工程と、前記ｐ型ソース領域に第３溝を形成し、前記第３溝に前記第２材料を埋め込んで第４領域を形成し、前記ｐ型ドレイン領域に第４溝を形成し、前記第４溝に前記第２材料を埋め込んで第５領域を形成する工程と、を更に備え、前記第１溝に前記第１材料を埋め込む工程と前記第２溝に前記第３材料を埋め込む工程とは同時に行われ、前記エッチングにより前記第１材料が除去された領域に前記第２材料を埋め込む工程、前記第３溝に前記第２材料を埋め込む工程、および前記第４溝に前記第２材料を埋め込む工程は同時に行われることを特徴とする付記１２または１３記載の半導体装置の製造方法。
（付記１５）前記半導体基板上に第２ゲート電極を形成する工程と、前記第２ゲート電極の第１の側の前記半導体基板にｐ型ソース領域を形成し、前記第２ゲート電極の第２の側の前記半導体基板にｐ型ドレイン領域を形成する工程と、前記ｐ型ソース領域に第３溝を形成し、前記第３溝に前記第２材料を埋め込んで第４領域を形成し、前記ｐ型ドレイン領域に第４溝を形成し、前記第４溝に前記第２材料を埋め込んで第５領域を形成する工程と、を更に備え、前記第１溝に前記第１材料を埋め込む工程と前記第２溝に前記第３材料を埋め込む工程とは同時に行われ、前記第３溝に前記第２材料を埋め込む工程と前記第４溝に前記第２材料を埋め込む工程とは同時に行われ、前記エッチングにより前記第１材料が除去された領域に前記第２材料を埋め込む工程は、前記第３溝に前記第２材料を埋め込む工程とは別々に行われることを特徴とする付記１２または１３記載の半導体装置の製造方法。
【符号の説明】
【０１０４】
１０、５０                                    半導体基板
１２、５２、６２                              ゲート電極
１３、５３、５３ａ、５３ｂ、５３ｃ            ｎ型ソース領域
１４、５４、５４ａ                            ｎ型ドレイン領域
１５、５５                          チャネル領域
１６、５６                          ｐ型領域
９、４８、９０ａ、９０ｂ、９０ｃ    引張応力を加える領域
１７、５７                          バンドギャップの狭い領域
１８、５８、５８ａ                  引張応力を加える領域
２８、３０、３１                    凹部
６３                                ｐ型ソース領域
６４                                ｐ型ドレイン領域
６５                                チャネル領域
６７、６８                          圧縮応力を加える領域
４７、７８、８０                    凹部
８８、１０５、１０６                凹部
９２、９６                          凹部
９３                                突出部
９８、１０１                        凹部
【図１】
2014207255.tif 000003
【図２】
2014207255.tif 000004
【図３】
2014207255.tif 000005
【図４】
2014207255.tif 000006
【図５】
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【図６】
2014207255.tif 000008
【図７】
2014207255.tif 000009
【図８】
2014207255.tif 000010
【図９】
2014207255.tif 000011
【図１０】
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【図１１】
2014207255.tif 000013
【図１２】
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【図１３】
2014207255.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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