(57)【要約】【課題】電源ノイズによるアンプ回路の誤動作を防止する。【解決手段】外部信号ＩＮＰＵＴが供給されるアンプ回路１００と、電源ラインＶＬ２とアンプ回路１００との間に接続され、電源ラインＶＬ２からアンプ回路１００へ流れる動作電流を制御する電流制御回路１１０とを有する入力回路とを備える。電流制御回路１１０は、好ましい実施形態では、データを外部に出力する出力回路が活性状態である場合には動作電流をｉ１＋ｉ２とし、出力回路の非活性状態である場合には動作電流をｉ１とする。【選択図】図４
2014093102.tif 000002
【特許請求の範囲】
【請求項１】
データ端子と、
信号端子と、
活性状態である場合には前記データ端子にデータを出力し、非活性状態である場合には前記データ端子へのデータ出力を停止する出力回路と、
前記信号端子に接続されたアンプ回路および前記アンプ回路の動作電流を制御する電流制御回路を有する入力回路と、を備え、
前記電流制御回路は、前記出力回路が前記活性状態と前記非活性状態とで前記動作電流を変更することを特徴とする半導体装置。
【請求項２】
前記電流制御回路は、前記出力回路が前記活性状態である場合には前記動作電流を第１の電流量とし、前記出力回路の前記非活性状態である場合には前記動作電流を前記第１の電流量よりも少ない第２の電流量とすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電流制御回路は、前記出力回路が前記非活性状態から前記活性状態に遷移する第２のタイミングに先立つ第１のタイミングで、前記動作電流を前記第１の電流量から前記第２の電流量に変化させることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のタイミングから、前記出力回路が前記活性状態から前記非活性状態に遷移する第３のタイミングまでの期間を示すモード信号が格納されるモードレジスタをさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記モード信号は、前記第２のタイミングから前記第３のタイミングまでの期間を示すバースト長情報を含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記モード信号は、リードコマンドを投入すべき本来のタイミングから前記第２のタイミングまでの期間を示すＣＡＳレイテンシ情報を含むことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記リードコマンドを投入すべき本来のタイミングは、前記第１のタイミングと一致することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記モード信号は、前記リードコマンドが実際に投入されるタイミングから前記リードコマンドを投入すべき本来のタイミングまでの期間を示すアディティブレイテンシ情報を含むことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記リードコマンドが実際に投入されるタイミングは、前記第１のタイミングと一致することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記電流制御回路は、第１の電源ラインと前記アンプ回路との間に並列に接続された第１及び第２のトランジスタを含み、
前記第１のトランジスタは、前記出力回路の状態を示すステート信号に基づいて制御されることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第２のトランジスタは、前記ステート信号とは異なるイネーブル信号に基づいて制御されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１のトランジスタの電流供給能力は、前記第２のトランジスタの電流供給能力よりも小さいことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
該半導体装置は、半導体チップ及びこれを搭載するモジュール基板を含み、
前記データ端子、前記信号端子、前記第１の電源ライン、前記出力回路に接続された第２の電源ライン、前記出力回路及び前記入力回路は、いずれも前記半導体チップ内に設けられており、
前記第１の電源ラインと前記第２の電源ラインは、前記半導体チップ内で短絡されることなく互いに絶縁されていることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記半導体チップには、前記第１の電源ラインに第１の電圧を供給する第１の電源端子と、前記第２の電源ラインに第２の電圧を供給する第２の電源端子とがさらに設けられ、
前記モジュール基板には、前記第１及び第２の電源端子にそれぞれ前記第１及び第２の電圧を供給する電源回路がさらに搭載されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１の電圧と前記第２の電圧は互いに電圧値が等しいことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
電源ラインと、
第１の外部端子と、
前記第１の外部端子を介して入力される第１の入力信号を受けるアンプ回路と、
前記電源ラインと前記アンプ回路との間に接続され、制御信号が第１の状態の時は前記アンプ回路に第１の動作電流を供給し、制御信号が第２の状態の時は前記アンプ回路に第２の動作電流を供給する電流制御回路と、を備えることを特徴とする半導体装置。
【請求項１７】
前記電流制御回路は、前記電源ラインと前記アンプ回路との並列に接続された第１および第２のトランジスタを有し、前記第１のトランジスタで前記第１の動作電流を発生し、前記第１および第２のトランジスタで前記第２の動作電流を発生する請求項１６に記載の半導体装置。
【請求項１８】
信号出力回路を更に備え、前記制御信号は前記信号出力回路の動作状態の制御に応じて前記第１の状態から第２の状態に変化する請求項１６または１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、外部信号が供給されるアンプ回路とデータを出力する出力回路とを備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置のほとんどは、外部信号が供給されるアンプ回路と、データを出力する出力回路とを有している。アンプ回路は、特許文献１に記載されているように、小振幅な外部信号の論理レベルを高精度に判定する必要があるため、感度の高い差動型の回路構成が採用されることが多い。
【０００３】
しかしながら、感度の高いアンプ回路は電源ノイズの影響を強く受けるため、出力回路の動作によって発生する電源ノイズの影響によって、論理レベルを誤判定するおそれがあった。このような問題は、例えば特許文献２に記載されているように、出力回路用の電源ラインとその他の回路用の電源ラインとをチップ内で分離することによって解決されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９３６５８号公報
【特許文献２】特開２００７−１４９９７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、チップ内で電源ラインを分離しても、該チップが搭載されるモジュール基板内でこれらの電源ラインは短絡されていることが多い。このような場合、出力回路の動作によって生じる電源ノイズがモジュール基板を経由してアンプ回路に伝搬し、これによってアンプ回路が誤動作するおそれがあった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、データ端子と、信号端子と、活性状態である場合には前記データ端子にデータを出力し、非活性状態である場合には前記データ端子へのデータ出力を停止する出力回路と、前記信号端子に接続されたアンプ回路および前記アンプ回路の動作電流を制御する電流制御回路を有する入力回路と、を備え、前記電流制御回路は、前記出力回路が前記活性状態と前記非活性状態とで前記動作電流を変更することを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、電源ラインと、第１の外部端子と、前記第１の外部端子を介して入力される第１の入力信号を受けるアンプ回路と、前記電源ラインと前記アンプ回路との間に接続され、制御信号が第１の状態の時は前記アンプ回路に第１の動作電流を供給し、制御信号が第２の状態の時は前記アンプ回路に第２の動作電流を供給する電流制御回路と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、出力回路の動作状態に応じてアンプ回路に供給される動作電流を変化させていることから、出力回路の動作によって生じた電源ノイズがアンプ回路に伝搬する可能性がある場合であっても、誤動作や動作マージンの減少を抑制することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】出力回路５５ａの回路図である。
【図３】半導体装置１０を搭載したモジュール７０の構成を示すブロック図である。
【図４】コマンド入力回路４３及びアドレス入力回路４４に含まれる１ビット分の入力回路の回路図である。
【図５】カウンタ回路２００の回路図の一例である。
【図６】図５に示すカウンタ回路２００を用いた場合における制御信号生成回路５４の動作を説明するためのタイミング図である。
【図７】カウンタ回路２００の回路図の他の例である。
【図８】図７に示すカウンタ回路２００を用いた場合における制御信号生成回路５４の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１２】
本実施形態による半導体装置１０は１チップに集積されたＤＲＡＭであるが、本発明の対象がこれに限定されるものではない。したがって、ＤＲＡＭ以外のメモリデバイス、例えばフラッシュメモリやＲｅＲＡＭなど対象としても構わないし、メモリデバイス以外の半導体装置、例えばＣＰＵなどのロジックデバイスなどを対象としても構わない。
【００１３】
図１に示すように、本実施形態による半導体装置１０は、外部端子としてクロック端子２１，２２、クロックイネーブル端子２３、コマンド端子２４、アドレス端子２５、データ端子２６、基準電位端子２７、電源端子３１〜３４を備えている。その他にも、キャリブレーション端子やデータストローブ端子なども備えられているが、これらについては図示を省略してある。
【００１４】
クロック端子２１，２２は、それぞれ外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫ，／ＣＫは互いに相補の信号であり、クロック入力回路４１に入力される。クロック入力回路４１は外部クロック信号ＣＫ，／ＣＫを受ける入力レシーバであり、外部クロック信号ＣＫ，／ＣＫの電位差に基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、後述するコマンドデコーダ５１、アドレスデコーダ５２、リードライト制御回路６１などに供給され、これら回路ブロックの動作タイミングを規定するタイミング信号として使用される。
【００１５】
クロックイネーブル端子２３は、クロックイネーブル信号ＣＫＥが入力される端子である。クロックイネーブル信号ＣＫＥは、当該半導体装置１０をスタンバイ状態とする場合にローレベルに非活性化される信号であり、通常動作時においては常にハイレベルに維持される。クロックイネーブル信号ＣＫＥは、入力レシーバであるクロックイネーブル入力回路４２に入力される。クロックイネーブル入力回路４２は、クロックイネーブル信号ＣＫＥの電位レベルに基づいて論理レベルを判定し、その結果に基づいて内部イネーブル信号ＩＣＫＥを生成する。内部イネーブル信号ＩＣＫＥは、後述するコマンド入力回路４３やアドレス入力回路４４などに供給され、これがローレベルに非活性化されるとこれら回路ブロックの動作電流が低減される。
【００１６】
コマンド端子２４は、外部コマンド信号ＣＭＤが入力される端子である。外部コマンド信号ＣＭＤは、ロウアドレスストローブ信号やカラムアドレスストローブ信号など複数のビットからなる信号であり、コマンド入力回路４３に供給される。コマンド入力回路４３は入力レシーバであり、外部コマンド信号ＣＭＤを構成する各ビットの電位レベルに基づいて、これらビットの論理レベルを判定する。コマンド入力回路４３の出力信号はコマンドデコーダ５１に供給される。コマンドデコーダ５１は、外部コマンド信号ＣＭＤをデコードすることにより、内部コマンド信号ＩＣＯＭを生成する回路である。
【００１７】
内部コマンド信号ＩＣＯＭとしては、ロウアクセスを指示するアクティブ信号、リード動作を指示するリード信号ＲＥＡＤ、モードレジスタ５３の設定値を書き換えるモードレジスタセット信号などが含まれる。このうち、アクティブ信号及びリード信号ＲＥＡＤはリードライト制御回路６１に供給され、モードレジスタセット信号はモードレジスタ５３に供給される。また、リード信号ＲＥＡＤは制御信号生成回路５４にも供給される。制御信号生成回路５４は、モードレジスタ５３の設定値ＭＲ、リード信号ＲＥＡＤ及び内部イネーブル信号ＩＣＫＥを受け、これらに基づいて制御信号ＮＥＮＵＰを生成する。制御信号生成回路５４の具体的な回路構成については後述する。
【００１８】
アドレス端子２５は、外部アドレス信号ＡＤＤが入力される端子である。外部アドレス信号ＡＤＤは複数のビットからなる信号であり、アドレス入力回路４４に供給される。アドレス入力回路４４は入力レシーバであり、外部アドレス信号ＡＤＤを構成する各ビットの電位レベルに基づいて、これらビットの論理レベルを判定する。アドレス入力回路４４の出力信号はアドレスデコーダ５２に供給される。アドレスデコーダ５２は、外部アドレス信号ＡＤＤをデコードすることにより、内部アドレス信号ＩＡＤＤを生成する回路である。内部アドレス信号ＩＡＤＤは、リードライト制御回路６１に供給される。
【００１９】
ここで、アクティブコマンドを示す外部コマンド信号ＣＭＤに同期して入力された外部アドレス信号ＡＤＤは、メモリセルアレイ６２に含まれるワード線ＷＬの選択に用いられる。また、リードコマンド又はライトコマンドを示す外部コマンド信号ＣＭＤに同期して入力された外部アドレス信号ＡＤＤは、メモリセルアレイ６２に含まれるビット線ＢＬの選択に用いられる。
【００２０】
したがって、アクティブコマンド及びリードコマンドをこの順に発行するとともに、これらに同期して外部アドレス信号ＡＤＤを入力すれば、これら外部アドレス信号ＡＤＤによって特定されるメモリセルＭＣからデータが読み出される。メモリセルＭＣから読み出されたデータは、データ入出力回路５５を介してデータ端子２６から出力される。一方、アクティブコマンド及びライトコマンドをこの順に発行するとともに、これらに同期して外部アドレス信号ＡＤＤを入力すれば、データ端子２６に入力されたデータが、データ入出力回路５５を介して、これら外部アドレス信号ＡＤＤによって特定されるメモリセルＭＣに書き込まれる。
【００２１】
また、モードレジスタセットコマンドを示す外部コマンド信号ＣＭＤに同期して、アドレス端子２５にモード信号を入力すると、モードレジスタ５３は当該モード信号によって上書きされる。
【００２２】
基準電位端子２７は、基準電位ＶＲＥＦが供給される端子である。基準電位ＶＲＥＦは、クロックイネーブル入力回路４２、コマンド入力回路４３、アドレス入力回路４４などに供給され、入力信号の論理レベルを判定するためのしきい値として用いられる。
【００２３】
電源端子３１，３２は、それぞれ外部電源電位ＶＤＤ及び接地電位ＶＳＳが供給される端子である。外部電源電位ＶＤＤ及び接地電位ＶＳＳは、電源ラインＶＬ２，ＳＬ２を介してクロックイネーブル入力回路４２、コマンド入力回路４３、アドレス入力回路４４などの回路に直接供給され、これら回路ブロックの動作電源として利用されるとともに、内部電圧発生回路６３にも供給される。内部電圧発生回路６３は、外部電源電位ＶＤＤ及び接地電位ＶＳＳに基づき、内部電源電位ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩなどの各種の内部電源電位を発生させる。内部電源電位ＶＰＰは主にリードライト制御回路６１にて用いられ、内部電源電位ＶＡＲＹは主にメモリセルアレイ６２にて用いられ、内部電源電位ＶＰＥＲＩは大部分の回路ブロックにて用いられる。
【００２４】
電源端子３３，３４は、それぞれ外部電源電位ＶＤＤＱ及び接地電位ＶＳＳＱが供給される端子である。外部電源電位ＶＤＤＱは外部電源電位ＶＤＤと同電位であり、接地電位ＶＳＳＱは接地電位ＶＳＳと同電位である。電源端子３３，３４に供給された外部電源電位ＶＤＤＱ及び接地電位ＶＳＳＱは、電源ラインＶＬ１，ＳＬ１を介してデータ入出力回路５５に供給される。データ入出力回路５５には図２に示す出力回路５５ａが含まれており、リード動作時において大きな電源ノイズを発生させるため、他の回路ブロックとは電源経路を分離している。つまり、電源ラインＶＬ１とＶＬ２はチップ内で短絡されることなく絶縁されており、電源ラインＳＬ１とＳＬ２はチップ内で短絡されることなく絶縁されている。
【００２５】
図２に示すように、出力回路５５ａは電源ラインＶＬ１，ＳＬ１間に直列接続されたＰチャンネル型ＭＯＳトランジスタＴＰ及びＮチャンネル型ＭＯＳトランジスタＴＮを含み、これらのゲート電極にリードライト制御回路６１から供給される内部データＤＰ，ＤＮがそれぞれ供給される。したがって、内部データＤＰ，ＤＮがいずれもローレベルである場合、トランジスタＴＰがオンし、トランジスタＴＮがオフするため、データ端子２６は電源ラインＶＬ１に接続される。これにより、データ端子２６からはハイレベルのデータが出力される。また、内部データＤＰ，ＤＮがいずれもハイレベルである場合、トランジスタＴＮがオンし、トランジスタＴＰがオフするため、データ端子２６は電源ラインＳＬ１に接続される。これにより、データ端子２６からはローレベルのデータが出力される。データ端子２６からハイレベル又はローレベルのデータが出力される期間は、出力回路５５ａが活性化された期間に相当する。これに対し、内部データＤＰがハイレベル、内部データＤＮがローレベルである場合、トランジスタＴＰ，ＴＮがいずれもオフするため、データ端子２６はハイインピーダンス状態となる。データ端子２６がハイインピーダンス状態となる期間は、出力回路５５ａが非活性化された期間に相当する。
【００２６】
トランジスタＴＰ，ＴＮはいずれも電流駆動能力の大きなトランジスタであり、スイッチングに伴って大きな動作電流が流れる。このため、内部データＤＰ，ＤＮが変化すると、電源ラインＶＬ１，ＳＬ１には電源ノイズが発生するが、これら電源ラインＶＬ１，ＳＬ１は少なくともチップ内において他の電源ラインと分離されていることから、かかる電源ノイズが少なくともチップ内において他の回路ブロックに伝搬することはない。
【００２７】
しかしながら、外部電源電位ＶＤＤと外部電源電位ＶＤＤＱは同電位であり、当該半導体装置１０が搭載されるモジュール基板上において短絡されることがある。接地電位ＶＳＳと接地電位ＶＳＳＱについても同様である。このため、チップ内においては電源ラインＶＬ１（ＳＬ１）から電源ラインＶＬ２（ＳＬ２）への電源ノイズの伝搬は生じないものの、モジュール基板上の電源ラインを介して電源ノイズの伝搬が生じる可能性がある。
【００２８】
図３は、本実施形態による半導体装置１０を搭載したモジュール７０の構成を示すブロック図である。
【００２９】
図３に示すモジュール７０は、モジュール基板７１上に本実施形態による半導体装置１０、コントローラチップ８０及び電源回路９０が搭載された構成を有している。コントローラチップ８０は、本実施形態による半導体装置１０を制御する半導体チップであり、電源端子８１，８２及び信号端子８３を備えている。信号端子８３は、半導体装置１０の信号端子２１〜２６に接続されている。
【００３０】
電源回路９０は、半導体装置１０及びコントローラチップ８０に電源電圧を供給するための回路であり、電源端子９１〜９４を備えている。このうち、電源端子９１は外部電源電位ＶＤＤ（ＶＤＤＱ）を供給する端子であり、電源ラインＶＬ０を介して半導体装置１０の電源端子３１，３３に共通に接続されている。また、電源端子９２は接地電位ＶＳＳ（ＶＳＳＱ）を供給する端子であり、電源ラインＳＬ０を介して半導体装置１０の電源端子３２，３４に共通に接続されている。電源端子９３は外部電源電位ＶＤＤＣを供給する端子であり、コントローラチップ８０の電源端子８１に接続されている。電源端子９４は接地電位ＶＳＳＣを供給する端子であり、コントローラチップ８０の電源端子８２に接続されている。
【００３１】
かかる構成により、半導体装置１０に含まれる出力回路５５ａにて発生した電源ノイズは、ＶＤＤＱ又はＶＳＳＱ用の電源端子３３，３４からモジュール基板７１上の電源ラインＶＬ０，ＳＬ０を経由して、ＶＤＤ又はＶＳＳ用の電源端子３１，３２に到達するおそれがある。以下詳細に説明するように、本実施形態による半導体装置１０は、電源ラインＶＬ０，ＳＬ０を経由した電源ノイズの影響による誤動作や動作マージンの縮小を防止することができる。
【００３２】
図４は、コマンド入力回路４３及びアドレス入力回路４４に含まれる１ビット分の入力回路の回路図である。
【００３３】
図４に示すように１ビット分の入力回路は、アンプ回路１００及びこれに動作電流を供給する電流制御回路１１０，１２０を備える。アンプ回路１００はカレントミラー型の差動アンプ回路であり、一対の電源ノードＶＮ，ＳＮ、一対の入力ノードＩＮ１，ＩＮ２及び出力ノードＯＮを有している。図４に示すように、電源ノードＶＮは電流制御回路１１０を介して電源ラインＶＬ２に接続され、電源ノードＳＮは電流制御回路１２０を介して電源ラインＳＬ２に接続されている。電源ラインＶＬ２は電源端子３１に接続された電源ラインであり、外部電源電位ＶＤＤを供給する役割を果たす。また、電源ラインＳＬ２は電源端子３２に接続された電源ラインであり、接地電位ＶＳＳを供給する役割を果たす。一方の入力ノードＩＮ１には入力信号ＩＮＰＵＴ、つまり、外部コマンド信号ＣＭＤ又は外部アドレス信号ＡＤＤの対応する１ビットが入力され、他方の入力ノードＩＮ２には基準電位ＶＲＥＦが供給される。
【００３４】
アンプ回路１００は、ソースが電源ノードＶＮに接続されたＰチャンネル型ＭＯＳトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８と、ソースが電源ノードＳＮに接続されたＮチャンネル型ＭＯＳトランジスタＭ１，Ｍ２，Ｍ５，Ｍ６からなる。トランジスタＭ１，Ｍ３のゲート電極は入力ノードＩＮ１に接続されており、したがって入力信号ＩＮＰＵＴが供給される。また、トランジスタＭ２，Ｍ４のゲート電極は入力ノードＩＮ２に接続されており、したがって基準電位ＶＲＥＦが供給される。
【００３５】
トランジスタＭ５〜Ｍ８のゲート電極は、中間ノードＣＮに共通接続されている。中間ノードＣＮとは、トランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のドレインである。また、トランジスタＭ１，Ｍ３，Ｍ５，Ｍ７のドレインは、共通接続されて出力ノードＯＮを構成する。出力ノードＯＮは、トランジスタＭ９，Ｍ１０からなるインバータ回路１３０に接続されており、インバータ回路１３０の出力信号ＯＵＴが当該入力回路の出力信号となる。
【００３６】
かかる構成により、入力信号ＩＮＰＵＴの電位レベルと基準電位ＶＲＥＦとの大小関係に応じて、出力信号ＯＵＴの論理レベルが決定される。まず、トランジスタＭ１とＭ２のソース電位は同じであり、トランジスタＭ３とＭ４のソース電位は同じであることから、入力信号ＩＮＰＵＴの電位レベルが基準電位ＶＲＥＦよりも高い場合には、トランジスタＭ１を流れる電流はトランジスタＭ２を流れる電流よりも多くなり、トランジスタＭ３を流れる電流はトランジスタＭ４を流れる電流よりも少なくなる。これにより、中間ノードＣＮの電位が上昇するため、トランジスタＭ５，Ｍ６を流れる電流は増大し、トランジスタＭ７，Ｍ８を流れる電流は減少する。その結果、出力ノードＯＮの電位が低下し、インバータ回路１３０のしきい値電圧よりも低くなる。これにより、出力信号ＯＵＴはハイレベルとなる。
【００３７】
逆に、入力信号ＩＮＰＵＴの電位レベルが基準電位ＶＲＥＦよりも低い場合には、トランジスタＭ１を流れる電流はトランジスタＭ２を流れる電流よりも少なくなり、トランジスタＭ３を流れる電流はトランジスタＭ４を流れる電流よりも多くなる。これにより、中間ノードＣＮの電位が低下するため、トランジスタＭ５，Ｍ６を流れる電流は減少し、トランジスタＭ７，Ｍ８を流れる電流は増大する。その結果、出力ノードＯＮの電位が上昇し、インバータ回路１３０のしきい値電圧よりも高くなる。これにより、出力信号ＯＵＴはローレベルとなる。
【００３８】
このような構成を有するアンプ回路１００に対しては、電流制御回路１１０，１２０を介して動作電流が供給される。電流制御回路１１０は、電源ラインＶＬ２と電源ノードＶＮとの間に並列接続された２つのＰチャンネル型ＭＯＳトランジスタＭ２０，Ｍ３０からなり、これらのゲート電極にはそれぞれ制御信号ＰＥＮ，ＰＥＮＵＰが供給される。制御信号ＰＥＮは、内部イネーブル信号ＩＣＫＥをインバータ回路１３１によって反転させた信号であり、制御信号ＰＥＮＵＰは、制御信号ＮＥＮＵＰをインバータ回路１３２によって反転させた信号である。同様に、電流制御回路１２０は、電源ラインＳＬ２と電源ノードＳＮとの間に並列接続された２つのＮチャンネル型ＭＯＳトランジスタＭ２１，Ｍ３１からなり、これらのゲート電極にはそれぞれ内部イネーブル信号ＩＣＫＥ及び制御信号ＮＥＮＵＰが供給される。
【００３９】
かかる構成により、内部イネーブル信号ＩＣＫＥがハイレベルに活性化している場合には、トランジスタＭ２０，Ｍ２１を介してアンプ回路１００に動作電流が流れる。これに加えて制御信号ＮＥＮＵＰハイレベルに活性化している場合には、トランジスタＭ３０，Ｍ３１を介してアンプ回路１００に追加の動作電流が流れる。したがって、トランジスタＭ２０，Ｍ２１を介してアンプ回路１００に流れる動作電流をｉ１とし、トランジスタＭ３０，Ｍ３１を介してアンプ回路１００に流れる動作電流をｉ２とした場合、内部イネーブル信号ＩＣＫＥのみが活性化している期間においてはアンプ回路１００に動作電流ｉ１が供給され、内部イネーブル信号ＩＣＫＥと制御信号ＮＥＮＵＰの両方が活性化している期間においてはアンプ回路１００に動作電流ｉ１＋ｉ２が供給されることになる。尚、内部イネーブル信号ＩＣＫＥがローレベルに非活性化している場合、つまりスタンバイ状態においては、アンプ回路１００には動作電流が供給されなくなる。これにより、アンプ回路１００による消費電流はほとんど発生しなくなる。
【００４０】
特に限定されるものではないが、トランジスタＭ３０，Ｍ３１の電流供給能力は、トランジスタＭ２０，Ｍ２１の電流供給能力よりも小さいことが好ましい。つまり、ｉ１＞ｉ２であることが好ましい。これは、制御信号ＮＥＮＵＰの活性化によって増大する電流量（＝ｉ２）が大きすぎると、半導体装置１０の消費電流が必要以上に増大するからである。
【００４１】
制御信号ＮＥＮＵＰは制御信号生成回路５４によって生成される。制御信号生成回路５４は、内部イネーブル信号ＩＣＫＥ、モードレジスタ５３の設定値ＭＲ、リード信号ＲＥＡＤに基づき制御信号ＮＥＮＵＰを生成する回路であり、図４に示すようにカウンタ回路２００及びＡＮＤゲート回路２５０を備える。カウンタ回路２００は、モードレジスタ５３の設定値ＭＲとリード信号ＲＥＡＤを受け、これらに基づいてリードステート信号ＲＳを生成する。リードステート信号ＲＳは内部イネーブル信号ＩＣＫＥとともにＡＮＤゲート回路２５０に入力され、その出力が制御信号ＮＥＮＵＰとして用いられる。
【００４２】
図５は、カウンタ回路２００の回路図の一例である。
【００４３】
図５に示すカウンタ回路は、複数のレジスタ回路２０１〜２０ｎと、各レジスタ回路２０１〜２０ｎの後段に接続されたセレクタ回路２１１〜２１ｎと、ＳＲ（セットリセット）ラッチ回路２２０とを備えている。レジスタ回路２０１〜２０ｎは、内部クロック信号ＩＣＬＫに同期してラッチ動作を行う回路であり、初段のレジスタ回路２０１にはリード信号ＲＥＡＤが供給される。２段目以降のレジスタ回路２０２〜２０ｎには、前段のセレクタ回路２１１〜２１（ｎ−１）の出力信号が供給される。セレクタ回路２１１〜２１ｎは、モードレジスタ５３の設定値ＭＲに応じて入力ノードａ，ｂのいずれか一方を出力ノードｃに接続する回路である。具体的には、モードレジスタ５３の設定値ＭＲに応じてセレクタ回路２１１〜２１ｎのいずれか一つがノードｂを選択し、他はノードａを選択する。これにより、モードレジスタ５３の設定値ＭＲに応じてリード信号ＲＥＡＤが通過するレジスタ回路２０１〜２０ｎの段数が変化することになる。
【００４４】
例えば、モードレジスタ５３の設定値ＭＲが最大値を示している場合、初段のセレクタ回路２１１が入力ノードｂを選択し、他のセレクタ回路２１２〜２１ｎは入力ノードａを選択する。これにより、リード信号ＲＥＡＤは全てのレジスタ回路２０１〜２０ｎを経由することになる。一方、モードレジスタ５３の設定値ＭＲが最小値を示している場合、最終段のセレクタ回路２１ｎが入力ノードｂを選択し、他のセレクタ回路２１１〜２１（ｎ−１）は入力ノードａを選択する。これにより、リード信号ＲＥＡＤは初段のレジスタ回路２０１のみを経由することになる。
【００４５】
最終段のセレクタ回路２１ｎの出力信号は、ＳＲラッチ回路２２０のリセットノードＲに供給される。ＳＲラッチ回路２２０のセットノードＳにはリード信号ＲＥＡＤがそのまま供給される。
【００４６】
図６は、図５に示すカウンタ回路２００を用いた場合における制御信号生成回路５４の動作を説明するためのタイミング図である。
【００４７】
図６に示す例では、モードレジスタ５３の設定値ＭＲが「６」に設定されている。モードレジスタ５３の設定値ＭＲとは、アディティブレイテンシ（ＡＬ）、ＣＡＳレイテンシ（ＣＬ）及びバースト長（ＢＬ）の和（＝ＡＬ＋ＣＬ＋ＢＬ）を示すクロックサイクル数である。ここで、アディティブレイテンシ（ＡＬ）とは、リードコマンドＲＣＯＭが実際に投入されるタイミングからリードコマンドＲＣＯＭを投入すべき本来のタイミングまでの期間を示すクロックサイクル数である。また、ＣＡＳレイテンシ（ＣＬ）とは、リードコマンドＲＣＯＭを投入すべき本来のタイミングからリードデータＤＱの出力が開始されるまでの期間を示すクロックサイクル数である。バースト長（ＢＬ）とは、リードデータＤＱの出力を開始してからリードデータＤＱの出力を終了するまでの期間を示すクロックサイクル数である。したがって、モードレジスタ５３の設定値ＭＲは、リードコマンドＲＣＯＭが実際に投入されるタイミングから、リードデータＤＱの出力が終了するまでの期間を示すことになる。尚、リードデータＤＱの出力を開始するタイミングとは、出力回路５５ａが非活性状態から活性状態に遷移するタイミングに相当し、リードデータＤＱの出力を終了するタイミングとは、出力回路５５ａが活性状態から非活性状態に遷移するタイミングに相当する。
【００４８】
図６に示すように、リードコマンドＲＣＯＭが発行される前の段階では、リードステート信号ＲＳはローレベルである。したがって、電流制御回路１１０，１２０に含まれるトランジスタＭ３０，Ｍ３１はオフしており、アンプ回路１００にはｉ１の動作電流が供給されている。
【００４９】
そして、リードコマンドＲＣＯＭが発行されると、リード信号ＲＥＡＤがハイレベルに活性化する。これに応答してカウンタ回路２００に含まれるＳＲラッチ回路２２０がセットされ、リードステート信号ＲＳがハイレベルに変化する。この時、内部イネーブル信号ＩＣＫＥは当然ハイレベルであることから、制御信号ＮＥＮＵＰもハイレベルに変化する。制御信号ＮＥＮＵＰがハイレベルに変化すると、電流制御回路１１０，１２０に含まれるトランジスタＭ３０，Ｍ３１がオンすることから、アンプ回路１００にはｉ１＋ｉ２の動作電流が供給されることになる。
【００５０】
その後、モードレジスタ５３の設定値ＭＲが示すクロックサイクル数、つまり６クロックサイクルが経過すると、レジスタ回路２０１〜２０ｎのいくつかを経由したリード信号ＲＥＡＤが最終段のセレクタ回路２１ｎから出力され、ＳＲラッチ回路２２０がリセットされる。これにより、制御信号ＮＥＮＵＰがローレベルに戻ることから、電流制御回路１１０，１２０に含まれるトランジスタＭ３０，Ｍ３１はオフし、アンプ回路１００の動作電流はｉ１に戻る。
【００５１】
このように、制御信号生成回路５４は、リードコマンドＲＣＯＭが発行された後、モードレジスタ５３の設定値ＭＲが示すクロックサイクル数だけ制御信号ＮＥＮＵＰをハイレベルに活性化させる。これにより、アンプ回路１００に供給される動作電流は、リードコマンドＲＣＯＭが発行されてからリードデータＤＱのバースト出力が終了するまでの期間においてｉ１＋ｉ２に設定され、その他の期間においてはｉ１に設定されることになる。アンプ回路１００に供給される動作電流量は、アンプ回路１００のノイズ耐性に大きな影響を与え、動作電流が多いほどノイズ耐性が高くなる。本実施形態による半導体装置１０では、上記の期間においてアンプ回路１００の動作電流がｉ１＋ｉ２に増強され、この期間におけるノイズ耐性が高められていることから、リードデータＤＱのバースト出力に伴う電源ノイズがモジュール基板７１上の電源ラインＶＬ０，ＳＬ０を介して伝搬する場合であっても、これによる入力回路の誤動作や動作マージンの減少を防止することが可能となる。
【００５２】
しかも、アンプ回路１００の動作電流を増大させているのは上記の期間のみであり、その他の期間、つまり電源ノイズがあまり発生しない期間においては動作電流がｉ１に低減されていることから、消費電流が必要以上に増加することもない。尚、リードデータＤＱのバースト出力が開始される前に制御信号ＮＥＮＵＰを活性化させているのは、制御信号ＮＥＮＵＰが活性化してから動作電流がｉ１＋ｉ２に増大するまでのタイムラグを考慮したものである。図６に示す例は、このタイムラグがＡＬ＋ＣＬ以下である場合に有効である。また、図６に示す例では、リードデータＤＱのバースト出力の終了と同時に制御信号ＮＥＮＵＰを非活性化しているが、電源ノイズが減衰するのに必要な時間を考慮して、リードデータＤＱのバースト出力が終了した後、所定の時間が経過してから制御信号ＮＥＮＵＰを非活性化させても構わない。
【００５３】
図７は、カウンタ回路２００の回路図の他の例である。
【００５４】
図７に示すカウンタ回路２００は、カウンタ回路２３０，２４０が縦続接続された構成を有している。このうち、カウンタ回路２４０は、図５に示したカウンタ回路２００と同様の回路構成を有しており、設定値ＭＲの代わりにＢＬ＋ＣＬの値を示す設定値ＭＲ１が供給され、リード信号ＲＥＡＤの代わりに遅延リード信号ＩＡＬが供給される。カウンタ回路２３０は、リード信号ＲＥＡＤをアディティブレイテンシ（ＡＬ）分だけ遅延させることにより、遅延リード信号ＩＡＬを生成する回路である。その回路構成は、図５に示したカウンタ回路２００からＳＲラッチ回路２２０を削除した構成を有する。
【００５５】
図８は、図７に示すカウンタ回路２００を用いた場合における制御信号生成回路５４の動作を説明するためのタイミング図である。
【００５６】
図８に示すように、図７に示すカウンタ回路２００を用いた場合、リード信号ＲＥＡＤが活性化してからアディティブレイテンシ（ＡＬ）が経過した後、遅延リード信号ＩＡＬが活性化する。これに応答してリードステート信号ＲＳ及び制御信号ＮＥＮＵＰがハイレベルに活性化し、アンプ回路１００の動作電流はｉ１＋ｉ２に増強される。その後の動作は図６を用いて説明した動作と同じであり、リードデータＤＱのバースト出力の終了に伴ってリードステート信号ＲＳ及び制御信号ＮＥＮＵＰがローレベルとなり、アンプ回路１００の動作電流はｉ１に戻る。図８に示す例は、制御信号ＮＥＮＵＰが活性化してから動作電流がｉ１＋ｉ２に増大するまでのタイムラグがＣＬ以下である場合に有効である。
【００５７】
以上説明したように、本実施形態による半導体装置１０によれば、リードデータＤＱのバースト出力に起因して電源ノイズが発生しうる期間において、アンプ回路１００の動作電流をｉ１からｉ１＋ｉ２に増大させている。このため、モジュール基板７１上の電源ラインＶＬ０，ＳＬ０を介して電源ノイズが電源端子３１，３２に伝搬する可能性がある場合であっても、かかる電源ノイズによってコマンド入力回路４３やアドレス入力回路４４の誤動作や動作マージンの減少を防止することが可能となる。しかも、アンプ回路１００の動作電流を増大させているのは一時的であることから、必要以上に消費電流が増大することもない。
【００５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５９】
例えば、本発明においてアンプ回路１００の具体的な回路構成は図４に示した回路構成に限定されず、どのような回路構成であっても構わない。
【００６０】
また、上記実施形態においては、出力回路５５ａの動作状態に応じてアンプ回路１００の動作電流を２段階に切り替えているが、動作電流を３段階以上に切り替えても構わないし、動作電流をリニアに変化させても構わない。
【００６１】
さらに、上記実施形態では、電流制御回路１１０，１２０の両方について電流量の切り替えを行っているが、これらの一方についてのみ電流量の切り替えを行っても構わない。この場合、電流量の切り替えを行わない他方の電流制御回路については、十分な電流供給能力に設計しておく必要がある。
【００６２】
また、上記実施形態では、コマンド入力回路４３やアドレス入力回路４４に含まれるアンプ回路１００の動作電流を変化させているが、本発明がこれに限定されるものではない。したがって、外部コマンド信号ＣＭＤや外部アドレス信号ＡＤＤ以外の他の外部信号を受けるアンプ回路の動作電流を変化させることも可能である。
【符号の説明】
【００６３】
１０      半導体装置
２１，２２    クロック端子
２３      クロックイネーブル端子
２４      コマンド端子
２５      アドレス端子
２６      データ端子
２７      基準電位端子
３１〜３４，８１，９１〜９４    電源端子
４１      クロック入力回路
４２      クロックイネーブル入力回路
４３      コマンド入力回路
４４      アドレス入力回路
５１      コマンドデコーダ
５２      アドレスデコーダ
５３      モードレジスタ
５４      制御信号生成回路
５５      データ入出力回路
５５ａ    出力回路
６１      リードライト制御回路
６２      メモリセルアレイ
６３      内部電圧発生回路
７０      モジュール
７１      モジュール基板
８０      コントローラチップ
８３      信号端子
９０      電源回路
１００    アンプ回路
１１０，１２０    電流制御回路
１３０〜１３２    インバータ回路
２００，２３０，２４０    カウンタ回路
２０１〜２０ｎ    レジスタ回路
２１１〜２１ｎ    セレクタ回路
２２０    ラッチ回路
２５０    ＡＮＤゲート回路
Ｍ１〜Ｍ１０，Ｍ２０，Ｍ２１，Ｍ３０，Ｍ３１，ＴＰ，ＴＮ    トランジスタ
ＳＬ０〜ＳＬ２，ＶＬ０〜ＶＬ２    電源ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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