(57)【要約】【課題】１対のビット線に挟まれた領域に十分な開口径を有する開口部を形成することができ、当該開口部を用いた高品質のコンタクトが形成された半導体装置を提供する。【解決手段】第１の導電層ＢＳと、第１の層間絶縁膜ＩＩ２と、ビット線ＢＬと、第１の絶縁膜ＣＬと、第２の層間絶縁膜ＩＩ３と、第２の導電層ＳＣとを備える。ビット線ＢＬの側面を覆う第１の絶縁膜ＣＬは、ビット線ＢＬの最下部においてビット線ＢＬの側面を覆う第１の絶縁膜ＣＬの、半導体基板ＳＵＢの主表面に沿う方向の厚み分だけ、第１の絶縁膜ＣＬの最上部から下方にある位置よりも下方の領域において、半導体基板ＳＵＢの主表面に対して垂直な部分を有している。【選択図】図７
2014138141.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成される第１の導電層と、
前記第１の導電層の上に形成される第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に位置するビット線と、
前記ビット線の上面および側面を覆うように形成される第１の絶縁膜と、
前記第１の層間絶縁膜および前記第１の絶縁膜を覆うように形成される第２の層間絶縁膜と、
前記第１および第２の層間絶縁膜を貫通して前記第１の導電層に達する第２の導電層とを備え、
前記ビット線の側面を覆う前記第１の絶縁膜は、前記ビット線の最下部において前記ビット線の側面を覆う前記第１の絶縁膜の前記主表面に沿う方向の厚み分だけ前記第１の絶縁膜の最上部から下方にある位置よりも下方の領域において、前記主表面に対して垂直な部分を有している、半導体装置。
【請求項２】
前記ビット線が延在する方向に対して平面視において交差する幅方向の前記ビット線の端部において前記ビット線の上面を覆う前記第１の絶縁膜の前記主表面に直交する方向の厚みは、前記ビット線の上面を覆う前記第１の絶縁膜の前記主表面に直交する方向の最大の厚みの０．９５倍以上である、請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁膜の前記垂直な部分の前記第１の層間絶縁膜の表面からの高さは、前記ビット線の上面を覆う前記第１の絶縁膜の最上部の前記第１の層間絶縁膜の表面からの高さの０．８６倍以上である、請求項１に記載の半導体装置。
【請求項４】
前記ビット線および前記第１の絶縁膜を含む配線構造が複数、平面視において互いに間隔を隔てて並走しており、
平面視における前記配線構造の延在する方向の全体にわたって前記間隔には前記第１の絶縁膜が形成されていない、請求項１に記載の半導体装置。
【請求項５】
前記第１の絶縁膜の側面を覆う、第２の絶縁膜をさらに含み、
前記第１の絶縁膜と前記第２の絶縁膜とは異なる材質である、請求項１に記載の半導体装置。
【請求項６】
前記第２の絶縁膜と前記第２の層間絶縁膜とは異なる材質である、請求項５に記載の半導体装置。
【請求項７】
前記第２の絶縁膜は、前記ビット線の上面を覆う前記第１の絶縁膜の最上部よりも上方に突出している、請求項５に記載の半導体装置。
【請求項８】
前記ビット線の側面よりも外方の領域の真上に位置する前記第１の絶縁膜の部分は、前記ビット線の上面の真上に位置する前記第１の絶縁膜の部分よりも上方に突出している、請求項７に記載の半導体装置。
【請求項９】
主表面を有する半導体基板を準備する工程と、
前記主表面上に第１の導電層を形成する工程と、
前記第１の導電層の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の上に位置するビット線を形成する工程と、
前記ビット線の上面および側面を覆い、かつ前記第１の導電層の真上を覆うように第１の絶縁膜を形成する工程と、
前記ビット線および前記第１の絶縁膜を覆うように、前記第１の絶縁膜とは異なる材質である第２の絶縁膜を形成する工程と、
前記ビット線の真上の前記第２の絶縁膜を除去するとともに前記第１の絶縁膜の側壁に前記第２の絶縁膜を残すように前記第２の絶縁膜の一部をエッチングする工程と、
前記第２の絶縁膜を前記第１の絶縁膜の側壁に残した状態で、前記第１の導電層の真上に位置する前記第１の絶縁膜の部分を除去する工程と、
前記第１の絶縁膜と前記第１の導電層とを覆うように第２の層間絶縁膜を形成する工程と、
自己整合処理により前記第１および第２の層間絶縁膜を貫通して前記第１の導電層に達する第２の導電層を形成する工程とを備える、半導体装置の製造方法。
【請求項１０】
前記第１の導電層の真上に位置する前記第１の絶縁膜の部分を除去する工程において、前記ビット線が延在する方向に対して平面視において交差する幅方向の前記ビット線の端部において前記ビット線の上面を覆う前記第１の絶縁膜の前記主表面に直交する方向の厚みは、前記ビット線の上面を覆う前記第１の絶縁膜の前記主表面に直交する方向の最大の厚みの０．９５倍以上となるように前記第１の絶縁膜が形成される、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の導電層の真上に位置する前記第１の絶縁膜の部分を除去する工程において、前記第１の絶縁膜の前記垂直な部分の前記第１の層間絶縁膜の表面からの高さは、前記ビット線の上面を覆う前記第１の絶縁膜の最上部の前記第１の層間絶縁膜の表面からの高さの０．８６倍以上となるように前記第１の絶縁膜が形成される、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記ビット線および前記第１の絶縁膜を含む配線構造が複数、平面視において互いに間隔を隔てて並走しており、
前記除去する工程において、前記第１の絶縁膜は、平面視における前記配線構造の延在する方向の全体にわたって除去される、請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記第１の絶縁膜と前記第２の絶縁膜とは異なる材質である、請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記第２の絶縁膜と前記第２の層間絶縁膜とは異なる材質である、請求項９に記載の半導体装置の製造方法。
【請求項１５】
前記第１の導電層の真上に位置する前記第１の絶縁膜の部分を除去する工程において、前記第２の絶縁膜は、前記ビット線の上面を覆う前記第１の絶縁膜の最上部よりも上方に突出するようにエッチングされる、請求項９に記載の半導体装置の製造方法。
【請求項１６】
前記第１の導電層の真上に位置する前記第１の絶縁膜の部分を除去する工程において、前記ビット線の側面よりも外方の領域の真上に位置する前記第１の絶縁膜の部分は、前記ビット線の上面の真上に位置する前記第１の絶縁膜の部分よりも上方に突出するようにエッチングされる、請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、たとえば、微細なビット線を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
高集積化および微細化により、半導体装置を構成する微細素子が複数、平面視において重なるよう多層化する傾向が強まっている。半導体装置の多層化に伴い、半導体基板の表面上に形成されるトランジスタのゲート電極と、当該トランジスタより上側の層とが、プラグと呼ばれる接続層およびコンタクトと呼ばれる導電層により電気的に接続される技術が往々にして用いられる。
【０００３】
また高集積化および微細化により、コンタクトを形成することが可能な、たとえば互いに間隔をあけて隣り合う１対のビット線の間の領域が狭くなる。これによりコンタクトが形成される領域が所望の位置に対してずれが生じた場合に、ずれが生じたコンタクトと当該コンタクトに隣り合うビット線とが短絡を起こす可能性がある。
【０００４】
このような不具合を抑制するために、コンタクトを形成するための開口部の形成は、従来の通常の写真製版技術に代わり、形成される薄膜の材質間のエッチング選択比の違いを利用した自己整合と呼ばれる技術によりなされるケースが増えている。自己整合により開口部を形成する技術は、たとえば特開２０１２−５４３４２号公報（特許文献１）、特開２０１０−４０５３８号公報（特許文献２）および特開２０１１−７７５３９号公報（特許文献３）に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−５４３４２号公報
【特許文献２】特開２０１０−４０５３８号公報
【特許文献３】特開２０１１−７７５３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１および特許文献２に開示される技術は、互いに隣り合う１対のゲート線の間の領域にコンタクトを形成するために自己整合を用いるものである。これらと同様の手法をビット線に適用すると、１対のビット線に挟まれた領域にコンタクトを形成するための開口部を形成しにくくなる可能性がある。
【０００７】
また特許文献３においてはビット線の上面および側面をライナー膜と呼ばれる絶縁膜で覆うことによる短絡の抑制が開示されている。しかしこの場合には最終的にライナー膜を除去する必要が生じる。このライナー膜を除去する際にコンタクトとビット線とが短絡する可能性がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、第１の導電層と、第１の層間絶縁膜と、ビット線と、第１の絶縁膜と、第２の層間絶縁膜と、第２の導電層とを備える。ビット線の側面を覆う第１の絶縁膜は、ビット線の最下部においてビット線の側面を覆う第１の絶縁膜の、半導体基板の主表面に沿う方向の厚み分だけ第１の絶縁膜の最上部から下方にある位置よりも下方の領域において、主表面に対して垂直な部分を有している。
【００１０】
他の実施の形態によれば、半導体装置の製造方法は、半導体基板の主表面上に第１の導電層、第１の層間絶縁膜およびビット線が形成され、ビット線の上面および側面を覆い、かつ第１の導電層の真上を覆うように第１の絶縁膜が形成される。上記ビット線および第１の絶縁膜を覆うように、第１の絶縁膜とは異なる材質である第２の絶縁膜が形成される。上記ビット線の真上の第２の絶縁膜を除去するとともに第１の絶縁膜の側壁に第２の絶縁膜を残すように第２の絶縁膜の一部がエッチングされる。上記第２の絶縁膜を第１の絶縁膜の側壁に残した状態で、第１の導電層の真上に位置する第１の絶縁膜の部分が除去される。上記第１の絶縁膜と第１の導電層とを覆うように第２の層間絶縁膜が形成される。
【発明の効果】
【００１１】
一実施の形態によれば、たとえば１対のビット線に挟まれた領域に十分な開口径を有する開口部を形成することができ、当該開口部を用いた高品質のコンタクトが形成された半導体装置を提供することができる。
【００１２】
他の実施の形態によれば、半導体装置の製造方法は、たとえば１対のビット線に挟まれた領域に十分な開口径を有する開口部を形成することができ、当該開口部を用いた高品質のコンタクトを形成することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】一実施の形態に係る半導体装置の概略平面図である。
【図２】一実施の形態に係る半導体装置を構成するメモリセルの等価回路図である。
【図３】図２の等価回路を具体的に説明するための概略断面図である。
【図４】図３のメモリ領域の一部におけるビット線、第１のプラグおよびゲート上コンタクトの配置を示す概略平面図（Ａ）と、上記（Ａ）を含むドライバトランジスタおよびアクセストランジスタの全体的な配置を示す概略平面図（Ｂ）と、である。
【図５】図３および図４のＶ−Ｖ線に沿う部分の概略断面図である。
【図６】一実施の形態のビット線およびその近傍の構成を示す概略断面図である。
【図７】一実施の形態のビット線およびその近傍の構成を図６より詳細に示す概略断面図である。
【図８】図７の層間絶縁膜ＩＩ３の構成を詳細に示す概略断面図である。
【図９】一実施の形態の配線構造の断面形状及び寸法を正確に説明するための概略図である。
【図１０】図７に対して、第２のプラグの位置がずれた場合のビット線およびその近傍の構成を示す概略断面図である。
【図１１】一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１２】一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１３】一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。
【図１４】一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。
【図１５】一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。
【図１６】一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１７】一実施の形態における半導体装置の製造方法の、図１６の変形例としての第６工程を示す概略断面図である。
【図１８】一実施の形態における半導体装置の製造方法の、図１６に続く第７工程を示す概略断面図である。
【図１９】図１８に対して、第２のプラグの位置がずれた場合の半導体装置の製造方法の第８工程を示す概略断面図である。
【図２０】比較例のビット線およびその近傍の構成を示す概略断面図である。
【図２１】図２０の比較例に対して図７と同様に第２のプラグが形成された態様を示す概略断面図である。
【図２２】図２０の比較例に対して図１０と同様に位置がずれるように第２のプラグが形成された態様を示す概略断面図である。
【図２３】比較例における半導体装置の製造方法の、一実施の形態の図１３に続く工程を示す概略断面図である。
【図２４】比較例における半導体装置の製造方法において、一実施の形態の図１８と同様の処理がなされた態様を示す概略断面図である。
【図２５】比較例における半導体装置の製造方法において、一実施の形態の図１９と同様の処理がなされた態様を示す概略断面図である。
【図２６】一実施の形態と比較例とのビット線の配線構造の形状及び寸法を比較するために両者を重ね合わせるように描いた概略断面図である。
【発明を実施するための形態】
【００１４】
以下、一実施の形態について図に基づいて説明する。
図１を参照して、一実施の形態の半導体装置ＤＶは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの表面上に複数種類の回路が形成された半導体チップである。一例として、半導体装置ＤＶを構成する回路として、メモリセルアレイ（メモリ領域）と周辺回路領域と、パッド領域ＰＤとを有している。
【００１５】
メモリセルアレイはＳＲＡＭ（Static Random Access Memory）を含む、半導体装置ＤＶの主要なメモリ領域である。平面視におけるメモリセルアレイの外部には周辺回路領域およびパッド領域ＰＤが形成されている。パッド領域ＰＤはたとえばメモリセルアレイの外部に、互いに間隔をあけて複数形成されている。
【００１６】
次に、本実施の形態としての半導体装置の構成について図２のメモリセルを挙げて説明する。
【００１７】
図２を参照して、本実施の形態における半導体装置は、ビット線対ＢＬおよびＺＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５，Ｔ６とを有するＳＲＡＭをメモリセルとして有する。
【００１８】
フリップフロップ回路は、ドライバトランジスタＴ１，Ｔ２と、負荷トランジスタＴ３，Ｔ４とを有している。ドライバトランジスタＴ１および負荷トランジスタＴ３は一方のＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを形成し、ドライバトランジスタＴ２および負荷トランジスタＴ４は他方のＣＭＯＳインバータを形成している。フリップフロップ回路は、これらの２つのＣＭＯＳインバータからなる。ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタＣ１，Ｃ２を有している。
【００１９】
フリップフロップ回路を構成するドライバトランジスタＴ１，Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３，Ｔ４は、たとえばｐチャネル型のＴＦＴ（Thin Film Transistor）である。またアクセストランジスタＴ５，Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭとしてのキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ  ＳＲＡＭである。
【００２０】
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３のゲート電極とキャパシタＣ１とが互いに電気的に接続され、これらはアクセストランジスタＴ６のソース電極Ｓと電気的に接続される。アクセストランジスタＴ６のソース電極ＳはドライバトランジスタＴ２および負荷トランジスタＴ４のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
【００２１】
ドライバトランジスタＴ２および負荷トランジスタＴ４のゲート電極とキャパシタＣ２とが互いに電気的に接続され、これらはアクセストランジスタＴ５のソース電極Ｓと電気的に接続される。アクセストランジスタＴ５のソース電極ＳはドライバトランジスタＴ１および負荷トランジスタＴ３のドレイン電極Ｄと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
【００２２】
ドライバトランジスタＴ１，Ｔ２のソース電極ＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３，Ｔ４のソース電極Ｓは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１，Ｃ２は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬおよびＺＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレイン電極Ｄと接続される。
【００２３】
次に、図２に示す半導体装置のより具体的な構成について、図３の概略断面図を用いて説明する。ただし図３の断面図は、特定の領域における断面の態様を示す図ではなく、図２に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
【００２４】
図３を参照して、一実施の形態の半導体装置は、たとえばシリコン単結晶からなるｎ型の半導体基板ＳＵＢの一方の主表面に形成されている。
【００２５】
半導体基板ＳＵＢの主表面にはメモリ領域と周辺回路領域とが形成されている。メモリ領域は上記の図１のＳＲＡＭ（特にＡｄｖａｎｃｅｄ  ＳＲＡＭ）が形成される領域であり、周辺回路領域とは図１のＳＲＡＭが形成される領域の周辺の、たとえば信号入出力回路が形成される領域である。なお図３のメモリ領域は後述する図４（Ｂ）のＩＩＩ−ＩＩＩ線に沿う部分の概略断面図である。
【００２６】
メモリ領域は分離領域と活性領域とを有している。メモリ領域の半導体基板ＳＵＢの表面の一部には、分離領域としてのＳＴＩ（Shallow Trench Isolation）が形成されている。このＳＴＩは、半導体基板ＳＵＢの表面に形成された溝内に絶縁層ＳＩを埋め込むことにより形成されている。
【００２７】
メモリ領域における分離領域以外のＳＴＩが形成されていない領域はいわゆる活性領域である。活性領域は半導体基板ＳＵＢの表面に複数、たとえばその一方の端部側および当該一方の端部側の反対側である他方の端部側に形成される分離領域に挟まれるように、形成される。活性領域には、たとえばｐ型の導電性不純物が注入されたｐ型ウェル領域ＰＷＬが形成されている。この場合、メモリ領域における１つの活性領域と、当該１つの活性領域と互いに隣り合う他の活性領域とは、当該１つの活性領域と他の活性領域との間に挟まれる分離領域により、互いに電気的に分離されている。
【００２８】
それぞれの活性領域における半導体基板ＳＵＢの表面には複数の（ｎ型）ＭＯＳトランジスタが形成されており、当該トランジスタは、１対のソース／ドレイン領域Ｓ／Ｄを有している。たとえば図３の左側および右側の活性領域に形成される領域Ｓ／Ｄは、アクセストランジスタのソース領域Ｓとドライバトランジスタのドレイン領域Ｄとが平面的に重なりあった領域であり、アクセストランジスタとドライバトランジスタとが当該領域Ｓ／Ｄを共有している。このことは後述する図４（Ｂ）を参照することにより明らかである。また図３の中央の活性領域に形成される領域Ｄは、アクセストランジスタＴ５，Ｔ６のドレイン領域Ｄであり、図３に示されないが後述するようにビット線ＢＬと接続されている。
【００２９】
上記の絶縁層ＳＩなどが形成された半導体基板ＳＵＢの主表面を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成されている。この層間絶縁膜ＩＩ１と同一の層として第１のプラグＢＳ（第１の導電層）が複数、互いに間隔をあけて形成されている。第１のプラグＢＳは、層間絶縁膜ＩＩ１の一部の領域に形成された開口部内を埋める、たとえば導電性不純物が添加された多結晶シリコンにより形成される。第１のプラグＢＳは、たとえば半導体基板ＳＵＢの主表面の１対のソース／ドレイン領域Ｓ／Ｄに達するように、層間絶縁膜ＩＩ１を貫通するように形成されている。
【００３０】
またメモリ領域における層間絶縁膜ＩＩ１と同一の層としてコンタクトＣＴ２が形成されている。コンタクトＣＴ２は、第１のプラグＢＳと同様に、層間絶縁膜ＩＩ１の一部の領域に形成された開口部内を埋める、たとえば導電性不純物が添加された多結晶シリコンにより形成され、たとえば半導体基板ＳＵＢの主表面のドレイン領域Ｄに達するように、層間絶縁膜ＩＩ１を貫通するように形成されている。
【００３１】
層間絶縁膜ＩＩ１の上に、すなわち第１のプラグＢＳの上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ２（第１の層間絶縁膜）が形成されており、層間絶縁膜ＩＩ２の上面に接するように、たとえば層間絶縁膜ＩＩ３が形成されている。さらにその上にはたとえばシリコン酸化膜からなる層間絶縁膜ＩＩ４，ＩＩ５，ＩＩ６が順次形成されている。また層間絶縁膜ＩＩ６の上面に接するようにたとえばシリコン窒化膜からなる層間絶縁膜Ｉ１が形成されている。さらに層間絶縁膜Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ７，ＩＩ８，ＩＩ９，ＩＩ１０が順次形成されている。
【００３２】
層間絶縁膜ＩＩ２の上には（上面に接するように）、互いに間隔をあけて複数（たとえば５つ）のビット線ＢＬが形成されている。ビット線ＢＬは図３の紙面奥行き方向に延在している。ビット線ＢＬの上面および側面を覆うように被覆絶縁膜ＣＬ（第１の絶縁膜）が形成されており、ビット線ＢＬと被覆絶縁膜ＣＬとを含む配線構造ＬＥが形成されている。
【００３３】
ビット線ＢＬは、たとえば図示されないコンタクト導電層により、たとえば図３のメモリ領域の中央にあるアクセストランジスタＴ５，Ｔ６のドレイン領域Ｄと電気的に接続されている。
【００３４】
層間絶縁膜ＩＩ２および配線構造ＬＥを覆うように層間絶縁膜ＩＩ３（第２の層間絶縁膜）が形成されており、層間絶縁膜ＩＩ３上には、下層配線２Ｇが形成されている。下層配線２Ｇは、たとえば第２のプラグＳＣ（第２の導電層）により、より上層に形成されるキャパシタとより下層に形成されたトランジスタとを電気的に接続するために配置される配線である。下層配線２Ｇは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線２Ｇは、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタがたとえばｎチャネル型トランジスタである場合には、下層配線２Ｇは当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。
【００３５】
層間絶縁膜ＩＩ４上には、多結晶シリコン層ＴＰが形成されている。多結晶シリコン層ＴＰは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、ＳＲＡＭの負荷トランジスタＴ３，Ｔ４（図２参照）としてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース／ドレイン領域とを有している。また多結晶シリコン層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。
【００３６】
層間絶縁膜ＩＩ５上には、ＴＦＴのゲート電極層ＴＤが形成されている。ゲート電極層ＴＤは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。
【００３７】
ゲート電極層ＴＤと下層配線２Ｇとの電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極層ＴＤから下層配線２Ｇに向けて延在する途中で、多結晶シリコン層ＴＰの端部と接し、多結晶シリコン層ＴＰと電気的に接続されるものである。データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極層ＴＤと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極層ＴＤから下層配線２Ｇまで、層間絶縁膜を貫通するように、半導体基板ＳＵＢの表面に略垂直な方向に延在するように形成されることが好ましい。
【００３８】
データノードコンタクトＤＢは、ゲート電極層ＴＤより上方の層、たとえばゲート電極層ＴＤとキャパシタとを電気的に接続するように形成されてもよく、下層配線２Ｇより下方の層、たとえば下層配線２Ｇと第１のプラグＢＳとを電気的に接続するように形成されてもよい。この場合データノードコンタクトＤＢは、たとえばキャパシタからゲート電極層ＴＤ、多結晶シリコン層ＴＰおよび下層配線２Ｇを貫通し、第１のプラグＢＳに達するように形成されてもよい。
【００３９】
層間絶縁膜ＩＩ６上には、キャパシタが形成される。キャパシタは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。
【００４０】
キャパシタより上方の、たとえば層間絶縁膜ＩＩ８上および層間絶縁膜ＩＩ９上には、メタル配線ＭＴＬが形成されている。メタル配線ＭＴＬはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われることが好ましい。また上記のメタル配線ＭＴＬ同士の接続や、メタル配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。
【００４１】
一方、周辺回路領域にはたとえばｎ型の導電性不純物が注入されたｎ型ウェル領域ＮＷＬが形成されているが、これはｐ型ウェル領域ＰＷＬであってもよい。周辺回路領域にもメモリ領域と同様に分離領域と活性領域とを有している。分離領域における半導体基板ＳＵＢの表面の一部には絶縁層ＳＩからなるＳＴＩが形成されている。また活性領域における半導体基板ＳＵＢの表面には複数の（ｐ型）ＭＯＳトランジスタＴＧが形成されている。トランジスタＴＧは、１対のソース／ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁膜ＩＬとを有している。１対のソース／ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に形成されている。ゲート絶縁膜ＧＩは１対のソース／ドレイン領域Ｓ／Ｄに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥおよび絶縁膜ＩＬはゲート絶縁膜ＧＩ上に形成されており、ゲート電極ＧＥと絶縁膜ＩＬとの積層構造を有している。ゲート電極ＧＥはたとえば多結晶シリコンとタングステンシリサイド（ＷＳｉ）とが積層されたいわゆるポリサイド構造となっている。絶縁膜ＩＬはたとえばシリコン酸化膜および／またはシリコン窒化膜からなり、当該絶縁膜ＩＬをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。このゲート電極ＧＥ、絶縁膜ＩＬの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷも絶縁膜ＩＬと同様に、当該側壁絶縁膜ＳＷをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。側壁絶縁膜ＳＷはたとえばシリコン窒化膜からなることが好ましいが、シリコン酸化膜とシリコン窒化膜との組合せでもよい。
【００４２】
なお図３においてはゲート電極ＧＥ上に絶縁膜ＩＬが形成されるが、図３の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。また詳細な説明を省略するが、周辺回路領域のそれぞれのトランジスタＴＧは、コンタクト導電層ＣＴＣ、ビット線ＢＬと同一の層としての導電層、およびメタルコンタクト導電層ＭＣＴ、などを介してメタル配線ＭＴＬと電気的に接続されている。
【００４３】
次に図４〜図５を参照しながら、図３に示す半導体装置の、特にトランジスタＴＧが形成される層の態様について、より詳細に説明する。
【００４４】
図４（Ａ）（Ｂ）を参照して、これらは図３の半導体装置のメモリ領域内の同一の領域におけるビット線ＢＬおよび第１のプラグＢＳなどの態様を異なる観点から図示したものである。また図中に示された範囲内においては、各構成要素のパターンは、図の上下方向に関する中央部を左右方向に延在する（点線で示す）直線に関して対称となるように配置されている。また上記（点線で示す）直線の下側の領域においては、図中に矩形で囲んだユニットセルを単位として、ユニットセルにおける各構成要素のパターンが平面的に繰り返されている。
【００４５】
図４（Ａ）を参照して、図の上下方向に延在する複数のビット線ＢＬは、図３の紙面奥行き方向に延在する複数のビット線ＢＬに相当し、ビット線ＢＬの側面に側壁絶縁膜ＳＷが形成されることにより配線構造ＬＥが形成されている。図の左右方向に関して互いに隣り合う１対のビット線ＢＬに挟まれた領域には複数の第１のプラグＢＳおよび複数のゲート上コンタクトＣＧが形成されている。なお、ゲート上コンタクトＣＧはゲート電極ＧＥ上に形成されるが、ゲート電極ＧＥと接触すればよい。このためゲート上コンタクトＣＧは構造上ゲート電極ＧＥの少なくとも一部と平面的に重なるように形成されることにより、ゲート上コンタクトＣＧとゲート電極ＧＥとが電気的に接続され、かつゲート上コンタクトＣＧは分離領域の絶縁層ＳＩと構造上接続される。
【００４６】
図４（Ａ）においては複数（たとえば６本）のビット線ＢＬが、互いに間隔を隔てて行方向または列方向に沿うように延在（並走）しており、１対のビット線ＢＬに挟まれた領域が５つ示されている。１対のビット線ＢＬに挟まれた５つの領域のうち中央の当該領域にはゲート上コンタクトＣＧが、それ以外の当該領域には第１のプラグＢＳが複数、図の上下方向に関して互いに間隔をあけて形成されている。
【００４７】
図４（Ｂ）を参照して、メモリ領域における半導体基板ＳＵＢの表面には複数の活性領域１Ｆが互いに間隔をあけて形成されている。ここでは各活性領域１Ｆは概ね図の上下方向（図３における紙面の奥行き方向）に延在している。平面視においてこれらの活性領域１Ｆと交差（たとえば直交）するように複数のゲート電極ＧＥが互いに間隔をあけて形成されており、これらはその真上の絶縁膜ＩＬと併せて図３のトランジスタ（図２のドライバトランジスタＴ１，Ｔ２およびアクセストランジスタＴ５，Ｔ６）を構成している。
【００４８】
たとえば図４中に矩形で囲まれたユニットセル内において、図の上下方向に３列のゲート電極ＧＥ（トランジスタ）が並んでいる。これら３列のゲート電極ＧＥのうち上側および下側の列の各ゲート電極ＧＥは、図の左右方向において複数のゲート電極ＧＥに分割されており、分割されたゲート電極ＧＥごとに独立したドライバトランジスタＴ１，Ｔ２が形成されている。また上記３列のトランジスタのうち中央のゲート電極ＧＥは、図の左右方向において分割されることなく連続しており、ここにアクセストランジスタＴ５，Ｔ６が形成されている。
【００４９】
具体的には、ドライバトランジスタＴ１，Ｔ２は、図４（Ｂ）中に丸点線で囲まれた、概ね上記図の左右方向において分割されたゲート電極ＧＥと活性領域１Ｆとが平面的に重なった領域に形成されている。またアクセストランジスタＴ５，Ｔ６は、図４（Ｂ）中に丸点線で囲まれた、概ね上記図の左右方向において連続するゲート電極ＧＥと活性領域１Ｆとが平面的に重なった領域に形成されており、これらのアクセストランジスタＴ５，Ｔ６はゲート電極ＧＥを共有している（図２参照）。
【００５０】
概ね活性領域１Ｆにおいて互いに隣り合う１対のドライバトランジスタＴ１，Ｔ２とアクセストランジスタＴ５，Ｔ６とを跨ぐように、１対のビット線ＢＬの間に第１のプラグＢＳが形成されている。また概ね活性領域１ＦにおいてドライバトランジスタＴ１，Ｔ２のゲート電極ＧＥと分離領域とが重なる領域であり、かつ１対のビット線ＢＬに挟まれた領域に、当該ゲート電極ＧＥ上にゲート上コンタクトＣＧが形成されている。
【００５１】
図４（Ｂ）内の１つのユニットセル内を延在する活性領域１Ｆに沿う部分の、層間絶縁膜ＩＩ１およびその下層は図５に示す態様となっている。図５を参照して、ユニットセル内の活性領域には図の左側から右側へドライバトランジスタ、アクセストランジスタの順に配置されており、これらは図４（Ｂ）のユニットセル内の屈曲したＶ−Ｖ線に沿う部分の下側から上側に向けて並ぶドライバトランジスタとアクセストランジスタとに相当する。図５のドライバトランジスタＴ１，Ｔ２およびアクセストランジスタＴ５，Ｔ６は、ソース／ドレイン領域Ｓ／Ｄ（一部は隣り合う１対のトランジスタが共有される）と、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁膜ＩＬと、側壁絶縁膜ＳＷとを有している。図５の活性領域のドライバトランジスタとアクセストランジスタとに挟まれる領域には第１のプラグＢＳが形成されている。なお図５のユニットセルの外側にはユニットセルのドライバトランジスタＴ１，Ｔ２に隣り合うドライバトランジスタＴ１，Ｔ２が部分的に図示されている。
【００５２】
図５の分離領域には図４（Ｂ）のＶ−Ｖ線上におけるゲート電極ＧＥとゲート上コンタクトＣＧとが重なった領域に対応するゲート電極ＧＥが形成されており、これはゲート電極ＧＥと、ゲート絶縁膜ＧＩと、絶縁膜ＩＬと、側壁絶縁膜ＳＷとを有するドライバトランジスタの一部の領域である。ゲート上コンタクトＣＧはゲート電極ＧＥの上面のみでなく、絶縁層ＳＩとの双方の上面を覆うように形成されていてもよい。また当該トランジスタのゲート絶縁膜ＧＩとゲート電極ＧＥとの側面が追加絶縁膜ＥＴＩで覆われていてもよい。追加絶縁膜ＥＴＩは当該領域の近傍における電界を緩和する目的で形成され、たとえばシリコン酸化膜により形成されることが好ましい。
【００５３】
なお図５の活性領域のドライバトランジスタの左側（図４（Ｂ）の下側）にはドライバトランジスタが配置されており、このドライバトランジスタとこれに隣り合う（ユニットセル内の最も左側の）ドライバトランジスタとの間にはコンタクトＣＴ１が形成されている。さらに活性領域のアクセストランジスタと、分離領域の層間絶縁膜ＩＩ１との間にはコンタクトＣＴ２が形成されている。
【００５４】
コンタクトＣＴ１は、その右側および左側の双方のドライバトランジスタが共有するソース領域Ｓの上面と接するように、ソース領域Ｓの真上に形成されている。図２を再度参照して、当該ソース領域Ｓは、接地領域ＧＮＤと接続されている。
【００５５】
一方、図５のコンタクトＣＴ２は図３のＶ−Ｖ線上のコンタクトＣＴ２に相当し、アクセストランジスタのドレイン領域Ｄと電気的に接続されている。図３および図５において図示されないが、たとえば図３の断面図に示されない紙面奥行き方向に延びる領域において、コンタクトＣＴ２はアクセストランジスタのドレイン領域Ｄとビット線ＢＬとをコンタクト導電層ＣＴＣを通じて電気的に接続している（図２を再度参照）。
【００５６】
なお上記のゲート上コンタクトＣＧおよびコンタクトＣＴ１は、第１のプラグＢＳおよびコンタクトＣＴ２と同様に、たとえば導電性不純物が添加された多結晶シリコンにより形成されている。ただしここでは、後述するように第１のプラグＢＳとは第２のプラグＳＣと接続する導電層であり、コンタクトＣＴ１，ＣＴ２とは第２のプラグＳＣと接続しない導電層であり、第１のプラグＢＳとコンタクトＣＴ１，ＣＴ２とが区別されている。
【００５７】
一実施の形態の半導体装置は基本的に以上に示す構成を有している。次に一実施の形態の半導体装置におけるビット線ＢＬおよびその近傍の構成について、図６〜図１０を参照しながらより詳細に説明する。
【００５８】
図６を参照して、ここでは図３において複数（５つ）互いに間隔をあけて並ぶ配線構造ＬＥのうち互いに隣り合う２つを抽出し、（たとえば図４（Ｂ）において省略されているビット線ＢＬの側面の側壁絶縁膜ＳＷなども含めるように）図３および図４（Ｂ）より詳細に示している。
【００５９】
配線構造ＬＥは、ビット線ＢＬと、被覆絶縁膜ＣＬ（第１の絶縁膜）と、追加側壁絶縁膜ＳＯｘ（第２の絶縁膜）とを有している。ビット線ＢＬは図６の紙面奥行き方向に延在し、当該延在する方向に交差する断面が矩形（たとえば長方形状）となっている。ビット線ＢＬはたとえばタングステンにより形成されている。被覆絶縁膜ＣＬは、上部絶縁膜ＵＰと側壁絶縁膜ＳＷとにより構成される。上部絶縁膜ＵＰはビット線ＢＬの上面を覆うように形成されており、側壁絶縁膜ＳＷはビット線ＢＬの側面を覆うように形成されている。被覆絶縁膜ＣＬは、上部絶縁膜ＵＰ、側壁絶縁膜ＳＷともに、たとえばシリコン窒化膜により形成されている。また図６に示すように、上部絶縁膜ＵＰはビット線ＢＬの上面のみを覆い、側壁絶縁膜ＳＷはビット線ＢＬ（および上部絶縁膜ＵＰ）の側面のみを覆う構成であり、これらの絶縁膜ＵＰ，ＳＷは互いに独立した膜であってもよい。またこれらの絶縁膜ＵＰ，ＳＷを合わせてここでは被覆絶縁膜ＣＬと定義してもよいこととする。
【００６０】
追加側壁絶縁膜ＳＯｘは、ビット線ＢＬの側面、より正確には側壁絶縁膜ＳＷの側面の少なくとも一部を覆うように形成されている絶縁膜である。
【００６１】
上記の構成を有するビット線の配線構造ＬＥを覆うように層間絶縁膜ＩＩ３が形成されているため、図６に示す１対の配線構造ＬＥに挟まれた領域は層間絶縁膜ＩＩ３で埋められている。
【００６２】
なお第１のプラグＢＳは、概ね１対のビット線ＢＬ（配線構造ＬＥ）に挟まれた領域の真下に配置されている。第１のプラグＢＳは、層間絶縁膜ＩＩ１の一部に（層間絶縁膜ＩＩ１の上面から当該上面に対向する下面に達する）開口部ＢＳ０内を埋めるたとえば多結晶シリコンにより形成されている。
【００６３】
なお図示されないが、ビット線ＢＬの下面に接するように（すなわち層間絶縁膜ＩＩ２の上面に接するように）チタンナイトライド（ＴｉＮ）、チタン（Ｔｉ）などのバリアメタルが形成されていることが好ましく、ここではビット線ＢＬとは当該バリアメタルを含めたものとする。
【００６４】
図７は図６の１対のビット線ＢＬに挟まれた領域に第２のプラグＳＣが形成された態様を示しており、図３中に丸点線で囲んだ領域ＶＩＩと同一の領域を示している。図７を参照して、互いに隣り合う１対のビット線ＢＬに挟まれた領域に、第２のプラグＳＣが形成されている。第２のプラグＳＣは層間絶縁膜ＩＩ３の上面から、層間絶縁膜ＩＩ３およびその下層である層間絶縁膜ＩＩ２を貫通して第１のプラグＢＳの上面に達し、第１のプラグＢＳと接続している。
【００６５】
第２のプラグＳＣは、コンタクトホールＳＣ０内に充填されるたとえば導電性不純物が添加された多結晶シリコンにより形成されている。このコンタクトホールＳＣ０は、互いに隣り合う１対のビット線ＢＬの間において、層間絶縁膜ＩＩ３の上面から、層間絶縁膜ＩＩ３および層間絶縁膜ＩＩ２を貫通して第１のプラグＢＳの上面に達するように形成されている。
【００６６】
なお層間絶縁膜ＩＩ３も他の各層間絶縁膜と同様にたとえばシリコン酸化膜により形成されてもよい。しかし図８を参照して、層間絶縁膜ＩＩ３は、ボロンやリンなどの不純物を含むＢＰＴＥＯＳと呼ばれるシリコン酸化膜からなる第１領域ＩＩ３ａと、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）と呼ばれる有機材料により形成される通常の（導電性不純物を含まない）シリコン酸化膜（ＳiＯ2）を形成することが可能なシリコン酸化膜からなる第２領域ＩＩ３ｂとが図８に示すように積層された構成であることが好ましい。ＢＰＴＥＯＳからなる第１領域ＩＩ３ａは通常の（導電性不純物を含まない）シリコン酸化膜（ＳiＯ2）とはエッチング選択比などの性質が異なっている。この場合、第１領域ＩＩ３ａが配線構造ＬＥを覆うことが可能な厚みを有することがより好ましい。その他、層間絶縁膜ＩＩ３として、いわゆるＮＳＧ（None-doped Silicate Glass）やＰＳＧ（Phospho-Silicate Glass）と呼ばれるガラスの性質を有するシリコン酸化膜が用いられてもよい。
【００６７】
再度図６および図７を参照して、被覆絶縁膜ＣＬを構成する側壁絶縁膜ＳＷの側面（図６における外側の表面）は、半導体基板ＳＵＢの主表面に対して垂直な部分を有しており、図６の上下方向に延在している。すなわちビット線ＢＬと上部絶縁膜ＵＰと側壁絶縁膜ＳＷとを合わせた構造は、その断面形状が、半導体基板ＳＵＢの主表面に沿う面と、半導体基板ＳＵＢの主表面に垂直な面とにより形成される長方形状となっている。
【００６８】
次に上記の「垂直」について、図９を用いてより具体的に定義する。
図９を参照して、ビット線ＢＬの最下部（層間絶縁膜ＩＩ２と接する部分）においてビット線ＢＬの側面を覆う被覆絶縁膜ＣＬの厚みをｘとする。またビット線ＢＬを覆う被覆絶縁膜ＣＬの最外表面を被覆膜表面ＣＬＳとし、被覆膜表面ＣＬＳのうち最も上部の点を被覆膜最上部ＣＬＴ（第１の絶縁膜の最上部）とする。被覆膜最上部ＣＬＴは、ビット線ＢＬの幅方向（ビット線ＢＬが延在する紙面奥行き方向に対して平面視において交差する幅方向であり、図９の左右方向）に関してたとえばビット線ＢＬの中央部に形成されるが、当該中央部以外の位置に被覆膜最上部ＣＬＴが形成されてもよい。
【００６９】
上記の条件下で被覆膜表面ＣＬＳの、半導体基板ＳＵＢの主表面に対する角度αが８５°以上であれば、当該被覆膜表面ＣＬＳは半導体基板ＳＵＢの主表面に対して垂直であるということにする。
【００７０】
ここでは特に、少なくとも被覆膜最上部ＣＬＴからｘだけ下方（図９の下側であり半導体基板ＳＵＢに近い側）にある位置よりも下方における被覆膜表面ＣＬＳが、その全体において半導体基板ＳＵＢの主表面（層間絶縁膜ＩＩ２の上面）となす角度αが８５°以上（垂直）である。しかし上記の被覆膜最上部ＣＬＴからｘだけ下方（図９の下側であり半導体基板ＳＵＢに近い側）の位置よりも上方（図９の上側であり半導体基板ＳＵＢから遠い側）においてもその一部において被覆膜表面ＣＬＳが垂直であってもよい。
【００７１】
図９の寸法ａは、ビット線ＢＬの上面を覆う被覆絶縁膜ＣＬの、半導体基板ＳＵＢの主表面に直交する方向の最大の厚みを示しており、被覆膜最上部ＣＬＴとビット線ＢＬの上面との、半導体基板ＳＵＢの主表面に直交する方向の距離を示している。また図９の寸法ｂは、幅方向に関するビット線ＢＬの端部（図９におけるビット線ＢＬの左端または右端）においてビット線ＢＬの上面を覆う被覆絶縁膜ＣＬの、半導体基板ＳＵＢの主表面に直交する方向の厚みを示している。このときｂはａの０．９５倍以上、すなわちｂ≧０．９５ａであることが好ましい。
【００７２】
図９の寸法ｃは、被覆膜最上部ＣＬＴのビット線ＢＬの最下部（層間絶縁膜ＩＩ２の上側の表面）に対する高さを示している。ここで高さとは、半導体基板ＳＵＢの主表面に直交する方向に関する位置の差を示す。また図９の寸法ｄは、被覆膜表面ＣＬＳが半導体基板ＳＵＢの主表面に対して垂直な部分の高さ、すなわち被覆膜表面ＣＬＳが半導体基板ＳＵＢの主表面に対して垂直な部分のうち最も上部と半導体基板ＳＵＢの主表面との、半導体基板ＳＵＢの主表面に直交する方向に関する位置の差を示している。このときｄはｃの０．８６倍以上、すなわちｄ≧０．８６ｃであることが好ましい。
【００７３】
再度図６を参照して、被覆絶縁膜ＣＬを構成するシリコン窒化膜は、ビット線ＢＬ（配線構造ＬＥ）が形成されない領域（たとえば１対の配線構造ＬＥに挟まれた領域）においては層間絶縁膜ＩＩ２上に形成されていない。すなわち再度図４（Ａ）を参照して、当該シリコン酸化膜は、配線構造ＬＥを構成する被覆絶縁膜ＣＬとして形成されているが、互いに隣り合う１対の配線構造ＬＥに挟まれた領域ＧＰ（間隔）においては、配線構造が延在する長手方向（図の上下方向である行方向または列方向）の全体にわたって形成されておらず除去されている。具体的には、図４（Ａ）において第１のプラグＢＳおよびゲート上コンタクトＣＧが並ぶように配置される領域においては、図の上下方向の全体にわたって被覆絶縁膜ＣＬを構成するシリコン窒化膜が形成されていない。
【００７４】
追加側壁絶縁膜ＳＯｘは、被覆絶縁膜ＣＬと異なる材質からなることが好ましく、具体的にはたとえばシリコン酸化膜からなることが好ましい。このようにすれば、被覆絶縁膜ＣＬと追加側壁絶縁膜ＳＯｘとの間でのエッチング選択比を確保し、被覆絶縁膜ＣＬを追加側壁絶縁膜ＳＯｘに対するエッチングストッパとすることができる。
【００７５】
また層間絶縁膜ＩＩ２上の被覆絶縁膜ＣＬのエッチング時には、追加側壁絶縁膜ＳＯｘがエッチングストッパとなる。このため被覆絶縁膜ＣＬの側壁が保護され、被覆絶縁膜ＣＬの側壁を半導体基板ＳＵＢの主表面に対して垂直にすることができる。
【００７６】
また追加側壁絶縁膜ＳＯｘは、層間絶縁膜ＩＩ３とは異なる材質であることが好ましい。たとえば上記のように追加側壁絶縁膜ＳＯｘが通常の（導電性不純物を含まない）シリコン酸化膜（ＳiＯ2）からなり、層間絶縁膜ＩＩ３を構成する特に層間絶縁膜ＩＩ３ａがＢＰＴＥＯＳなどにより形成されることが好ましい。このようにすれば、追加側壁絶縁膜ＳＯｘと層間絶縁膜ＩＩ３ａとの間でのエッチング選択比を確保し、追加側壁絶縁膜ＳＯｘを層間絶縁膜ＩＩ３ａに対するエッチングストッパとすることができる。
【００７７】
たとえば図６に示すように、追加側壁絶縁膜ＳＯｘは、ビット線ＢＬの上面を覆う上部絶縁膜ＵＰの最上部よりも上方に突出していることが好ましい。また追加側壁絶縁膜ＳＯｘは、ビット線ＢＬの最下部と接しておらず、ビット線ＢＬの最下部から図の上下方向に関して一定の高さ分の領域においては、ビット線ＢＬ（側壁絶縁膜ＳＷ）の側面に接するように形成されていなくてもよい。
【００７８】
再度図７を参照して、コンタクトホールＳＣ０は、特に１対のビット線ＢＬ（配線構造ＬＥ）に挟まれる領域の層間絶縁膜ＩＩ３が自己整合処理によりエッチングされることにより形成される。これは半導体装置の微細化により隣り合うビット線ＢＬ間の間隔が非常に狭くなっているためである。
【００７９】
図７はコンタクトホールＳＣ０が１対のビット線ＢＬの中間の位置に、図の左右方向に関してずれることなく形成された場合の態様を示しているが、図１０を参照して、たとえばコンタクトホールＳＣ０が１対のビット線ＢＬのいずれかの配置される側（図１０においては左側）に寄るように形成される場合がある。
【００８０】
次に、図１１〜図１９を用いて、一実施の形態の半導体装置の製造方法について説明する。なおここでは図３のメモリ領域の特に層間絶縁膜ＩＩ１〜層間絶縁膜ＩＩ３と同一の層の形成方法を中心に説明する。
【００８１】
図１１を参照して、主表面を有する半導体基板ＳＵＢが準備され、一般公知の方法により図３の絶縁層ＳＩ、ドライバトランジスタ、アクセストランジスタなどが形成された後、これらを覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。その後、当該層間絶縁膜ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩ１を貫通してその下の層（たとえば半導体基板ＳＵＢ内に形成された図示されないソース領域など）に達するように開口部ＢＳ０が形成される。この開口部ＢＳ０はたとえば図５のドライバトランジスタとアクセストランジスタに挟まれた領域の第１のプラグＢＳを形成するためのものである。このため開口部ＢＳ０と同時に、図５のコンタクトＣＴ１，ＣＴ２などを形成するための開口部が形成されてもよい。
【００８２】
次に、開口部ＢＳ０の内部にたとえば導電性不純物が添加された多結晶シリコンの導電膜が充填される。この処理においてはたとえばＣＶＤ法が用いられ、層間絶縁膜ＩＩ１上にも上記多結晶シリコンの薄膜が形成される。層間絶縁膜ＩＩ１上の多結晶シリコンの薄膜はＣＭＰおよびエッチバックにより除去される。このようにして第１のプラグＢＳが形成される。
【００８３】
その後、第１のプラグＢＳを含む層間絶縁膜ＩＩ１の上に、層間絶縁膜ＩＩ２が形成される。
【００８４】
図１２を参照して、たとえばスパッタリング法により層間絶縁膜ＩＩ２の上にたとえば図示されないがチタンナイトライド（ＴｉＮ）、チタン（Ｔｉ）などのバリアメタルが形成された後、タングステンの薄膜が形成され、さらにその上にたとえばＣＶＤ法によりシリコン窒化膜が形成される。次にこれらの膜に対して通常の写真製版技術およびエッチングがなされる。これにより、図１２の紙面奥行き方向に延在する複数のビット線ＢＬおよび絶縁膜ＵＰが形成される。ビット線ＢＬは図の左右方向すなわち幅方向に関して互いに間隔を隔てるように形成され、ビット線ＢＬの側面は層間絶縁膜ＩＩ２の表面にほぼ直交するように形成されることが好ましい。
【００８５】
図１３を参照して、たとえばＣＶＤ法により、ビット線ＢＬおよび絶縁膜ＵＰの上面および側面、ならびに層間絶縁膜ＩＩ２の上面（真上）を覆うように、たとえばシリコン窒化膜からなる絶縁膜ＳＷが形成される。ここでビット線ＢＬの側面を覆う絶縁膜ＳＷは、層間絶縁膜ＩＩ２の表面にほぼ直交するように形成されることが好ましい。
【００８６】
図１４を参照して、図１３の絶縁膜ＳＷを覆うように、たとえばＣＶＤ法により、上記の絶縁膜ＵＰ，ＳＷとは異なる材質、たとえばシリコン酸化膜ＳＯｘが形成される。ここで形成される絶縁膜ＳＯｘは、上記絶縁膜ＵＰ，ＳＷとのエッチング選択比の大きい材質であることが好ましい。
【００８７】
図１５を参照して、異方性エッチングにより、ビット線ＢＬの真上の絶縁膜ＳＯｘが除去されるとともに、第１のプラグＢＳの真上に位置する層間絶縁膜ＩＩ２上に直接形成された絶縁膜ＳＷ上の絶縁膜ＳＯｘが除去される。このとき、ビット線ＢＬの側面に接する絶縁膜ＳＷの側壁の絶縁膜ＳＯｘが残るように絶縁膜ＳＯｘの一部がエッチングにより除去される。
【００８８】
図１６を参照して、等方性エッチングにより、ビット線の真上の絶縁膜ＳＷ、および第１のプラグＢＳの真上に位置する層間絶縁膜ＩＩ２上に直接形成された絶縁膜ＳＷが除去される。このとき、ビット線ＢＬの側面に接する絶縁膜ＳＷの側壁の絶縁膜ＳＯｘを残した状態で、上記の絶縁膜ＳＷが除去される。また、このときビット線ＢＬの真上の絶縁膜ＳＷはすべて除去されてもよいし、一部が残存してもよい。またビット線ＢＬの真上の絶縁膜ＵＰが、少なくとも一部を残すように部分的に除去されてもよい。
【００８９】
この等方性エッチングの結果、絶縁膜ＳＯｘは、絶縁膜ＳＷの側面を覆い、かつ絶縁膜ＵＰの最上部ＴＵよりも上方に突出する態様となる。しかし図１７の変形例を参照して、異方性エッチングにより絶縁膜ＳＷが除去されてもよい。この場合、図１６と同様に絶縁膜ＳＯｘが絶縁膜ＵＰの最上部ＴＵよりも上方に突出する態様となり、かつビット線ＢＬの側面ＳＢよりも外方の領域の真上に位置する絶縁膜ＳＷの部分が、ビット線ＢＬの上面の真上に位置する上部絶縁膜ＵＰの部分（その最上部ＴＵ）よりも上方に突出する態様となる。以上の手順によりビット線ＢＬに上部絶縁膜ＵＰと側壁絶縁膜ＳＷとからなる被覆絶縁膜ＣＬ、および追加側壁絶縁膜ＳＯｘが形成された配線構造ＬＥが形成される。
【００９０】
なお図１６、図１７のいずれにおいても、ビット線ＢＬおよび被覆絶縁膜ＣＬの配線構造ＬＥが複数、平面視において互いに間隔を隔てて行方向または列方向に延在（並走）している（図４参照）。また図１６、図１７のいずれにおいても、互いに隣り合う１対の配線構造ＬＥの間の領域ＧＰに形成されていた絶縁膜ＳＷはすべて（配線構造ＬＥの長手方向すなわち紙面の奥行き方向の全体にわたって）除去されることが好ましい。また図１６、図１７のいずれにおいても、追加側壁絶縁膜ＳＯｘは層間絶縁膜ＩＩ２の上面から一定の高さ分の領域において形成されない態様となる。
【００９１】
図１８を参照して、図１６または図１７の配線構造ＬＥ（図１８〜図１９においては図１６の配線構造ＬＥが図示される）を覆うように、層間絶縁膜ＩＩ３がＣＶＤ法により形成される。その結果層間絶縁膜ＩＩ３は、配線構造ＬＥを構成する被覆絶縁膜ＣＬの上面を覆い、かつ第１のプラグＢＳ（第１のプラグＢＳの真上の層間絶縁膜ＩＩ２の上面）を覆うように形成される。ここで層間絶縁膜ＩＩ３の一部である層間絶縁膜ＩＩ３ａは、上記のように追加側壁絶縁膜ＳＯｘ（導電性不純物を含まない通常のシリコン酸化膜）とは異なる材質となるように、たとえばＢＰＴＥＯＳからなる第１領域ＩＩ３ａであることが好ましい（図８参照）。
【００９２】
次に層間絶縁膜ＩＩ３および層間絶縁膜ＩＩ２を貫通して第１のプラグＢＳに達するコンタクトホールＳＣ０が形成される。ここではいわゆる自己整合処理によりコンタクトホールＳＣ０が形成される。
【００９３】
具体的には、まず通常の写真製版技術により、コンタクトホールＳＣ０を形成しようとする領域の真上に開口を有するフォトレジストＰＨＲのパターンが形成される。このフォトレジストＰＨＲの開口は、コンタクトホールＳＣ０を形成しようとする領域よりも平面積が大きくなるように形成されてもよい。次にフォトレジストＰＨＲのパターンを用いて自己整合処理により層間絶縁膜ＩＩ３がエッチングされ、コンタクトホールＳＣ０が形成される。
【００９４】
ここで、たとえばコンタクトホールＳＣ０を形成しようとする領域が１対のビット線ＢＬに挟まれた領域であり、フォトレジストＰＨＲが１対のビット線ＢＬに挟まれた領域よりも開口が大きくなるように形成された場合を考える。このとき、フォトレジストＰＨＲの開口内の層間絶縁膜ＩＩ３および層間絶縁膜ＩＩ２がシリコン酸化膜のエッチャントにより図の上方から下方に向けてエッチングされ、たとえばエッチングされた層間絶縁膜ＩＩ３の真下にあるシリコン窒化膜の被覆絶縁膜ＣＬがエッチングのストッパとして機能する。ところが実際には被覆絶縁膜ＣＬがわずかに、具体的には当該エッチャントのシリコン窒化膜とシリコン酸化膜とのエッチング選択比に対応した量だけ図の上方から下方に向けてエッチングされた後、当該シリコン窒化膜のエッチングが終了する。上記のようにエッチングがなされコンタクトホールＳＣ０が形成される処理を自己整合処理という。
【００９５】
図１８においてはコンタクトホールＳＣ０がフォトレジストＰＨＲの開口に対して図の左右方向に対するずれがないように形成されており、図の左側のビット線ＢＬの位置と右側のビット線ＢＬの位置とのほぼ中間の位置を中心軸とするようにコンタクトホールＳＣ０が形成されている。これに対して、図１９のように仮にフォトレジストＰＨＲの開口の位置が所望の位置より図の左側にずれた場合には、コンタクトホールＳＣ０は図１８と同様に自己整合処理により形成されるが、図１８に比べてその中止軸が左側に寄るように形成される。図１９においても図１８と同様に、シリコン窒化膜ＣＬは層間絶縁膜ＩＩ３とのエッチング選択比に対応した量だけ図の上方から下方に向けてエッチングされた後にエッチングが終了する。
【００９６】
図１８または図１９の処理がなされた後、コンタクトホールＳＣ０の内部にたとえば導電性不純物が添加された多結晶シリコンの導電膜が充填される。この処理がＣＶＤ法によりなされ、層間絶縁膜ＩＩ３上にも多結晶シリコンの薄膜が形成される場合には、層間絶縁膜ＩＩ３上の多結晶シリコンの薄膜はＣＭＰまたはエッチバックにより除去される。このようにして、図７に示す第２のプラグＳＣが形成される。
【００９７】
なお、層間絶縁膜ＩＩ３上の多結晶シリコンの薄膜は、そのままパターニングして配線２Ｇとして用いてもよい。
【００９８】
その後、層間絶縁膜ＩＩ３上において第２のプラグＳＣの上面に接するように配線２Ｇが、たとえばＣＶＤにより形成される。配線２Ｇは、たとえば導電性不純物が添加された多結晶シリコンの導電膜により形成されることが好ましい。
【００９９】
以上により図７または図１０に示す態様が形成される。その後は一般公知の方法により、図３に示す配線２Ｇより上側の各層が形成される。
【０１００】
次に、図２０〜図２５の比較例を参照しながら、一実施の形態の作用効果について説明する。
【０１０１】
図２０を参照して、比較例においても配線構造ＬＥは、ビット線ＢＬと、被覆絶縁膜ＣＬとを有しており、被覆絶縁膜ＣＬは、上部絶縁膜ＵＰと側壁絶縁膜ＳＷとにより構成される。ただし図２０においては追加側壁絶縁膜ＳＯｘが形成されておらず、被覆膜表面ＣＬＳが半導体基板ＳＵＢの主表面に対して垂直になっていない。被覆膜表面ＣＬＳは図２０の断面図においては、下方から上方に向けて徐々に配線構造ＬＥの幅が狭くなる放物線のような形状を描いている。
【０１０２】
図２１および図７を参照して、図２０に対して図７と同様に左右方向に位置がずれることなく第２のプラグＳＣが形成された場合、図６に対して位置がずれることなく図７のように第２のプラグＳＣが形成された場合と比べて、第２のプラグＳＣとビット線ＢＬとの距離が短くなっている。図２２および図８を参照して、図２０に対して図８と同様に位置がずれた場合についても、上記と同様に、図８と比べて第２のプラグＳＣとビット線ＢＬとの距離が短くなっている。その他の構成については、図２０〜図２２の比較例においてはすべて一実施の形態と同様であるとする。
【０１０３】
上記の比較例の製造方法については、図２３を参照して、一実施の形態の図１１〜図１３と同様の処理がなされた後、被覆絶縁膜ＣＬが異方性エッチング（いわゆるエッチバック）される。この処理により絶縁膜ＵＰは上方が丸く尖った上部絶縁膜ＵＰとなり、絶縁膜ＳＷは上方から下方に向けて幅が広がった（表面ＣＬＳが層間絶縁膜ＩＩに対して垂直とならない）ビット線ＢＬの側壁絶縁膜ＳＷとなる。これらの絶縁膜ＵＰ，ＳＷを合わせた被覆絶縁膜ＣＬは、上部絶縁膜ＵＰの表面と側壁絶縁膜ＳＷの表面とが滑らかに連続した放物線状の被覆膜表面ＣＬＳとなる。このようにして配線構造ＬＥが形成される。
【０１０４】
比較例の製造方法においては一実施の形態のような追加側壁絶縁膜ＳＯｘを形成するための絶縁膜ＳＯｘ（図１４参照）が形成されない。このため絶縁膜ＵＰ，ＳＷはその上下方向に関する厚みに応じて異方性エッチングされるため、図２３に示す断面形状を呈する。
【０１０５】
以上の配線構造ＬＥに対して図１８と同様に位置ずれすることなくコンタクトホールＳＣ０が形成された態様が図２４であり、以上の配線構造ＬＥに対して図１９と同様に位置ずれしたコンタクトホールＳＣ０が形成された態様が図２５である。
【０１０６】
図２６を参照して、一実施の形態と比較例とにおいて、形成されるビット線ＢＬの形状および寸法、絶縁膜ＵＰ，ＳＷの（エッチングされる前の）厚みおよび形状、ならびに隣り合うビット線ＢＬ間の間隔ＧＰが等しいとする。一実施の形態において形成される被覆絶縁膜ＣＬ１の表面の、半導体基板ＳＵＢの主表面（層間絶縁膜ＩＩ２の上面）に対する角度をα、比較例において形成される被覆絶縁膜ＣＬ２の表面の上記角度をα’とすれば、α’＜αである。αは９０°であることが好ましいが、ビット線ＢＬの側壁の断面形状が半導体基板ＳＵＢの主表面に対して完全に垂直ではないことと、プロセスのばらつきが存在することとから、上記のように、８５°≦αであれば、αを垂直であるとみなす。
【０１０７】
このため一実施の形態の配線構造の、層間絶縁膜ＩＩ２の表面における隣り合う上記被覆絶縁膜ＣＬ１の間隔をＧＰ１とし、比較例の配線構造の上記と同様の間隔をＧＰ２とすれば、一実施の形態と比較例とのビット線ＢＬ上の膜厚が同じすなわちｂ＝ｂ’とする場合、ＧＰ１＞ＧＰ２となる。すなわち一実施の形態のように被覆絶縁膜ＣＬ１の表面ＣＬＳが層間絶縁膜ＩＩ２の表面に対して垂直となるように形成されれば、上記間隔ＧＰ１を広くすることができる。
【０１０８】
したがって、たとえばビット線ＢＬが形成される層と同一の層である層間絶縁膜ＩＩ３、およびその直下の層間絶縁膜ＩＩ２を貫通してさらにその下の第１のプラグＢＳに達する必要がある深いコンタクトホールＳＣ０を形成する場合において、たとえば所望の深さまでエッチングが到達せず下方にて所望の開口部が得られなくなり、第２のプラグＳＣの導通不良を起こすなどの不具合が抑制できる。
【０１０９】
ただしたとえば垂直な表面ＣＬＳが層間絶縁膜ＩＩ２の表面近傍のごく下方の領域のみにおいて実現されていても、それより上方の領域において垂直な表面ＣＬＳが実現されていなければ、垂直な表面ＣＬＳを有する領域が少ないために垂直な表面ＣＬＳとしての、十分な広さを有する開口部を得るという効果を十分に得ることができない。そのため結果的にコンタクトホールＳＣ０の開口不良が発生する可能性がある。このため垂直な表面ＣＬＳは少なくとも図９の寸法ｘだけ被覆膜最上部ＣＬＴから下方の位置よりも下方の領域の全体において実現されることが好ましい。このようにすれば、垂直な表面ＣＬＳを有する領域が十分に存在するために、所望の深さまで到達し、十分な平面積を有するコンタクトホールＳＣ０の開口部を確実に形成することができるという効果が大きくなる。
【０１１０】
また一実施の形態のように垂直な表面ＣＬＳを有する被覆絶縁膜ＣＬを形成すれば、ＧＰ１＝ＧＰ２の場合に、比較例の被覆絶縁膜ＣＬに比べて、ビット線ＢＬよりも外方に位置する被覆絶縁膜ＣＬの部分の、図２６の左右方向の厚みが図１６、図１７のいずれにおいても（特にビット線ＢＬの上方において）厚くなる。ビット線ＢＬよりも上方の領域すなわちコンタクトホールＳＣ０の形成時に被覆絶縁膜ＣＬが層間絶縁膜ＩＩ３とのエッチング選択比に応じてエッチングされやすい領域において、被覆絶縁膜ＣＬは特に左右方向の厚みが厚くなる傾向がある。
【０１１１】
このため、図１８などに示すコンタクトホールＳＣ０を形成するために自己整合処理により被覆絶縁膜ＣＬが層間絶縁膜ＩＩ３とのエッチング選択比に応じて上方から下方に向けてエッチングされても、当該エッチングによりビット線ＢＬの側面の一部が露出する可能性を低減することができる。したがって、コンタクトホールＳＣ０内に導電膜が充填されて第２のプラグＳＣが形成される際に、第２のプラグＳＣとビット線ＢＬとが短絡する可能性を低減し、当該部分の信頼性を向上することができる。
【０１１２】
また一実施の形態においては、比較例に比べて、ビット線ＢＬの上側に位置する被覆絶縁膜ＣＬの部分の、図２６の上下方向の厚みが（特にビット線ＢＬの外方において）厚くなる。被覆絶縁膜ＣＬのより外方の領域すなわち被覆膜表面ＣＬＳに近い領域において特に、被覆絶縁膜ＣＬの部分の、図２６の上下方向の厚みが厚くなる。
【０１１３】
このため、図１８などに示すコンタクトホールＳＣ０を形成するために自己整合処理により被覆絶縁膜ＣＬが層間絶縁膜ＩＩ３とのエッチング選択比に応じて上方から下方に向けてエッチングされても、当該エッチングによりビット線ＢＬの上面の一部が露出する可能性を低減することができる。したがって、コンタクトホールＳＣ０内に導電膜が充填されて第２のプラグＳＣが形成される際に、第２のプラグＳＣとビット線ＢＬとが短絡する可能性を低減し、当該部分の信頼性を向上することができる。
【０１１４】
図９を再度参照して、一実施の形態においてはｂ≧０．９５ａであることが好ましいが、比較例における、一実施の形態における図９の寸法ｂに相当する寸法をｂ’とすれば、ｂ＞ｂ’であり、ｂ’＜０．９５ａとなる可能性がある。また一実施の形態においてはｄ≧０．８６ｃであることが好ましいが、比較例においては被覆膜表面ＣＬＳが半導体基板ＳＵＢの主表面に対して垂直でないため、ｄを定義できない。
【０１１５】
ｂ≧０．９５ａおよびｄ≧０．８６ｃの条件を満たす一実施の形態においては、ビット線ＢＬの上面を覆う被覆絶縁膜ＣＬの上面ＴＵ（被覆膜表面ＣＬＳの一部である）が半導体基板ＳＵＢの主表面に平行な平面に近い態様となる。このためビット線ＢＬの上面を覆う被覆絶縁膜ＣＬの部分の、図２６の上下方向の厚みが比較例よりも厚くなる。このため上記と同様の理論により、第２のプラグＳＣとビット線ＢＬとの短絡を抑制することができる。
【０１１６】
以上に示す垂直な部分を有する被覆膜表面ＣＬＳ、および半導体基板ＳＵＢの主表面に平行な平面に近い被覆膜表面ＣＬＳは、図１４〜図１６の各工程により実現できる。すなわち一実施の形態の製造方法においては、ビット線ＢＬおよび被覆絶縁膜ＣＬの側壁を覆い、被覆絶縁膜ＣＬとは材質が異なる絶縁膜ＳＯｘが、ビット線ＢＬの側壁を覆うように形成され、それが残された状態で、他の領域の絶縁膜ＳＯｘおよび絶縁膜ＳＷが除去される。すなわち絶縁膜ＳＯｘが残されることによりこれに覆われるビット線ＢＬおよび被覆絶縁膜ＣＬの側壁が保護されるため、ビット線ＢＬおよび被覆絶縁膜ＣＬの側壁はほとんどエッチングされることがない。
【０１１７】
一般公知の方法により形成されるビット線ＢＬの側面は層間絶縁膜ＩＩ２の表面にほぼ直交する。このため、追加側壁絶縁膜ＳＯｘに保護されエッチングされることがないために最終的にビット線ＢＬの側面に残る側壁絶縁膜ＳＷの表面ＣＬＳは、層間絶縁膜ＩＩ２の表面にほぼ直交する。すなわち表面ＣＬＳは半導体基板ＳＵＢの主表面に対して垂直になる。
【０１１８】
またたとえば図１６の工程において第１のプラグＢＳの真上に位置する絶縁膜ＳＷなどが除去されるのと同時にビット線ＢＬの真上の絶縁膜ＳＷ，ＵＰが除去される場合、第１のプラグＢＳの真上に位置する絶縁膜ＳＷは図の上方から下方に向けてエッチングされるため、ビット線ＢＬの真上の絶縁膜ＳＷ，ＵＰも図の上方から下方に向けてエッチングされる。一般公知の方法により形成されるビット線ＢＬの上面は層間絶縁膜ＩＩ２の表面にほぼ平行になる。このため、図１６の工程の後にビット線ＢＬの上面を覆うように位置する被覆絶縁膜ＣＬの表面ＣＬＳは、層間絶縁膜ＩＩ２の表面に平行に近い態様になる。図１６の工程の後にビット線ＢＬの上面を覆うように位置する被覆絶縁膜ＣＬの表面ＣＬＳは、層間絶縁膜ＩＩ２の表面に平行に近い態様になり、ｂ≧０．９５ａおよびｄ≧０．８６ｃの条件を満足することができる。
【０１１９】
なお表面ＣＬＳと層間絶縁膜ＩＩ２とが完全に平行である場合には、ｂ＝ａかつｄ＝ｃの関係になる。しかし実際には、ビット線ＢＬの上方の被覆絶縁膜ＣＬもエッチングされることにより寸法がａの値の５％以内の範囲でばらつくため、ｂ≧０．９５ａとなる。また層間絶縁膜ＩＩ２の表面から被覆膜表面ＣＬＳまでの高さを表すｃおよびｄについては、寸法のばらつきの誤差がｃの値の１０％以内の範囲で発生し、かつ図１６の工程のエッチング時に寸法がｃの値の１０％以内の範囲で発生する。上記両者の平方和である１４％以内の範囲で、ｃの値に対して誤差が発生するため、ｄ≧０．８６ｃとなる。
【０１２０】
その他、一実施の形態においては、平面視における配線構造ＬＥの延在する方向の全体にわたって、互いに隣り合う１対の配線構造ＬＥの間隔には第１の絶縁膜が形成されていない。すなわち図１６の工程において、領域ＧＰの絶縁膜ＳＷはすべて除去される。このようにすれば、図４（Ａ）に示すように、配線構造ＬＥの配置されない領域内のどこからでも導電層としてのコンタクトＢＳ，ＣＧを取り出すことができる。また、互いに隣り合う１対の配線構造ＬＥに挟まれた領域には第１の絶縁膜が形成されない。このため、コンタクトホールＳＣ０の開口時に１対の配線構造ＬＥに挟まれた領域の第１の絶縁膜（絶縁膜ＳＷなど）をエッチングする必要がない。したがってコンタクトホールＳＣ０の開口時の第１の絶縁膜のエッチング量を低減することができる。
【０１２１】
また、追加側壁絶縁膜ＳＯｘが被覆絶縁膜ＣＬと異なる材質となれば、被覆絶縁膜ＣＬと追加側壁絶縁膜ＳＯｘとの間でのエッチング選択比を確保し、被覆絶縁膜ＣＬを追加側壁絶縁膜ＳＯｘに対するエッチングストッパとすることができる。
【０１２２】
さらに、追加側壁絶縁膜ＳＯｘが層間絶縁膜ＩＩ３（層間絶縁膜ＩＩ３ａ）とは異なる材質となれば、追加側壁絶縁膜ＳＯｘと層間絶縁膜ＩＩ３ａとの間でのエッチング選択比を確保し、追加側壁絶縁膜ＳＯｘを層間絶縁膜ＩＩ３ａに対するエッチングストッパとすることができる。このため追加側壁絶縁膜ＳＯｘが被覆絶縁膜ＣＬおよびビット線ＢＬをエッチングから保護する機能を有する。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２４】
１Ｆ  活性領域、２Ｇ  下層配線、ＢＬ，ＺＢＬ  ビット線、ＢＳ  第１のプラグ、ＢＳ０  開口部、ＣＧ  ゲート上コンタクト、ＣＬ  被覆絶縁膜、ＣＬＳ  被覆膜表面、ＣＬＴ  被覆膜最上部、ＣＴ１，ＣＴ２  コンタクト、ＣＴＣ  コンタクト導電層、Ｄ  ドレイン電極、ＤＢ  データノードコンタクト、ＤＶ  半導体装置、ＩＩ１  層間絶縁膜、ＩＬ  絶縁膜、ＬＥ  配線構造、ＰＷＬ  ｐ型ウェル領域、Ｓ  ソース電極、ＳＣ  第２のプラグ、ＳＣ０  コンタクトホール、ＳＩ  絶縁層、ＳＯｘ  追加側壁絶縁膜、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、Ｔ１，Ｔ２  ドライバトランジスタ、Ｔ３，Ｔ４  負荷トランジスタ、Ｔ５，Ｔ６  アクセストランジスタ、ＴＤ  ゲート電極層、ＴＰ  多結晶シリコン層、ＵＰ  上部絶縁膜。
【図１】
2014138141.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2014138141.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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