(57)【要約】【課題】インピーダンス変換のための新たな回路素子を信号伝送路に接続することなく、インピーダンス不整合による差動信号の波形劣化を抑制する。【解決手段】半導体チップ１１からの差動信号は、パッケージ基板１２上の信号配線１４，１５およびプリント基板２０上の信号配線２４，２５によって伝送される。パッケージ基板１２およびプリント基板２０の間は、半田ボール１３および半田ボールランド２３によって構成される接続部によって電気的に接続される。信号遅延構造３１は、インピーダンス不整合部となる接続部を通過するまでの信号伝送路において、正相信号および逆相信号の一方に対して、差動信号の基本周波数の１／２波長に相当する伝送遅れを付加する。信号遅延構造３２は、接続部通過後の信号伝送路において、正相信号および逆相信号の他方に対して、信号遅延構造３１と同等の伝送遅れを付加する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップを実装する第１の基板と、
前記第１の基板を実装する第２の基板と、
前記第１および第２の基板にわたって設けられた、差動信号を構成する第１および第２の信号をそれぞれ伝送するための第１および第２の信号伝送路と、
前記第１の基板の前記第１の信号伝送路と前記第２の基板の前記第１の信号伝送路とを電気的に接続するとともに、前記第１の基板の前記第２の信号伝送路と前記第２の基板の前記第２の信号伝送路とを電気的に接続するための接続部とを備え、
前記第１および第２の信号伝送路は、
前記接続部を通過するまでの経路において、前記第１の信号が前記第２の信号の間に対して前記差動信号の基本周波数の１／２波長に相当する伝送遅れを付加されるように構成された第１の信号遅延構造と、
前記接続部を通過した後の経路において、前記第２の信号に対して、前記第１の信号と比較して、前記第１の信号遅延構造と同等の伝送遅れを付与するように構成された第２の信号遅延構造とを含む、半導体モジュール。
【請求項２】
前記第１の信号伝送路は、
前記第１の基板上に形成された第１の信号配線と、
前記第２の基板上に形成された第２の信号配線とを含み、
前記第２の信号伝送路は、
前記第１の基板上に形成された第３の信号配線と、
前記第２の基板上に形成された第４の信号配線とを含み、
前記接続部は、前記第１および第２の信号配線の間を電気的に接続するとともに、前記前記第３および第４の信号配線の間を電気的に接続するように構成され、
前記第１の信号遅延構造は、前記第１の信号配線において前記第１の信号に対して前記伝送遅れを付与するように構成され、
前記第２の信号遅延構造は、前記第４の信号配線において前記第２の信号に対して前記伝送遅れを付与するように構成される、請求項１記載の半導体モジュール。
【請求項３】
前記第１および第２の信号遅延構造の各々は、前記第１および第２の信号伝送路の間に経路長差を設けることによって構成される、請求項１または２記載の半導体モジュール。
【請求項４】
前記接続部は、
前記第１の基板に形成された半田ボールと、
前記半田ボールが装着される、前記第２の基板上に形成された半田ボールランドとを含む、請求項１〜３のいずれか１項に記載の半導体モジュール。
【請求項５】
半導体チップを実装する第１の基板と、前記第１の基板を実装する第２の基板とを有する半導体モジュールの信号伝送装置であって、
前記第１および第２の基板にわたって設けられた、差動信号を構成する第１および第２の信号をそれぞれ伝送するための第１および第２の信号伝送路と、
前記第１の基板の前記第１の信号伝送路と前記第２の基板の前記第１の信号伝送路とを電気的に接続するとともに、前記第１の基板の前記第２の信号伝送路と前記第２の基板の前記第２の信号伝送路とを電気的に接続するための接続部とを備え、
前記第１および第２の信号伝送路は、
前記接続部を通過するまでの経路において、前記第１の信号が前記第２の信号の間に対して前記差動信号の基本周波数の１／２波長に相当する伝送遅れを有するように構成された第１の信号遅延構造と、
前記接続部を通過した後の経路において、前記第２の信号に対して、前記第１の信号と比較して、前記第１の信号遅延構造と同等の伝送遅れを付与するように構成された第２の信号遅延構造とを含む、信号伝送装置。
【請求項６】
前記第１の信号伝送路は、
前記第１の基板上に形成された第１の信号配線と、
前記第２の基板上に形成された第２の信号配線とを含み、
前記第２の信号伝送路は、
前記第１の基板上に形成された第３の信号配線と、
前記第２の基板上に形成された第４の信号配線とを含み、
前記接続部は、前記第１および第２の信号配線の間を電気的に接続するとともに、前記前記第３および第４の信号配線の間を電気的に接続するように構成され、
前記第１の信号遅延構造は、前記第１の信号配線において前記第１の信号に対して前記伝送遅れを付与するように構成され、
前記第２の信号遅延構造は、前記第４の信号配線において前記第２の信号に対して前記伝送遅れを付与するように構成される、請求項５記載の信号伝送装置。
【請求項７】
前記第１および第２の信号遅延構造の各々は、前記第１および第２の信号伝送路の間に経路長差を設けることによって構成される、請求項５または６記載の信号伝送装置。
【請求項８】
前記接続部は、
前記第１の基板に形成された半田ボールと、
前記半田ボールが装着される、前記第２の基板上に形成された半田ボールランドとを含む、請求項５〜７のいずれか１項に記載の信号伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体モジュールおよびその信号伝送装置に関し、より特定的には、半導体モジュール内でのデジタル差動信号の伝送に関する。
【背景技術】
【０００２】
近年、情報処理システムの高性能化により、差動信号を用いたデジタル信号の高速シリアル伝送が多用されている。しかしながら、信号が高速化されると、インピーダンス不整合による波形劣化が顕著になる。たとえば、インピーダンスが不連続となる構造部分において、このような波形劣化が生じる。このため、多くの高速シリアル伝送の規格では、広い周波数範囲で反射特性が規定値を下回ることが要求されている。
【０００３】
一方、半導体チップがモジュール化された半導体モジュールでは、基板間の接続部位において、上述したインピーダンス不整合の発生が懸念される。また、信号の周波数帯が高くなると、寄生成分によるインピーダンス不整合も顕著となり、反射特性が劣化する。これにより、規格の反射規定値をクリアすることが難しくなってきており、課題の１つとなっている。
【０００４】
上記のようなインピーダンス不整合による波形劣化を防止するために、たとえば特開平５−３７２０９号公報（特許文献１）では、パッケージの入出力端子上にインピーダンス変換器を形成することにより、インピーダンス整合を確保するマイクロ波集積回路装置の構成が記載されている。また、特開２０１０−２０６０８４号公報（特許文献２）には、ＩＣ（Integration  Circuit）チップの中継用基板上に可変容量回路を形成することによって、インピーダンス不整合によって起こる反射を抑制する構成が記載されている。同様に、特開昭６３−２５６００１号公報（特許文献３）には、電極パターン間に薄膜抵抗体を設けることによって、インピーダンス整合を図る集積回路装置の構成が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−３７２０９号公報
【特許文献２】特開２０１０−２０６０８４号公報
【特許文献３】特開昭６３−２５６００１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１〜３に記載された技術では、インピーダンス不整合による波形劣化を防止するために、新たな回路素子を配置して信号伝送路と接続することが必要となる。このため、コストの増加を招くだけでなく、回路素子の周波数特性によっては高周波数での適用が困難になることも懸念される。
【０００７】
この発明は上述のような課題を解決するためになされたもので、その目的は、インピーダンス変換のための新たな回路素子を信号伝送路に接続することなく、インピーダンス不整合による差動信号の波形劣化を抑制することである。
【課題を解決するための手段】
【０００８】
この発明に係る半導体モジュールおよびその信号伝送装置においては、第１および第２の信号伝送路によって、差動信号を構成する第１および第２の信号がそれぞれ伝送される。第１および第２の信号伝送路の各々は、半導体チップを実装する第１の基板と、第１の基板を実装する第２の基板とにわたって設けられる。接続部は、第１の基板の第１の信号伝送路と第２の基板の第１の信号伝送路とを電気的に接続するとともに、第１の基板の第２の信号伝送路と第２の基板の第２の信号伝送路とを電気的に接続する。さらに、第１および第２の信号伝送路は、第１および第２の信号遅延構造を有する。第１の信号遅延構造は、接続部を通過するまでの経路において、第１の信号が第２の信号の間に対して差動信号の基本周波数の１／２波長に相当する伝送遅れを付加されるように構成される。第２の信号遅延構造は、接続部を通過した後の経路において、第２の信号に対して、第１の信号と比較して、第１の信号遅延構造と同等の伝送遅れを付与するように構成される。
【発明の効果】
【０００９】
この発明によれば、半導体モジュールおよびその信号伝送装置において、第１の信号遅延構造によって、接続部（インピーダンス不整合部）の通過時には差動信号をコモンモード信号に一時的に変換することができるので、接続部４０での寄生容量による反射を抑制できる。さらに、接続部の通過後には、第２の信号遅延構造によって、コモンモード信号を再び差動信号に変換することができる。これにより、インピーダンス変換のための新たな回路素子を信号伝送路に接続することなく、インピーダンス不整合による波形劣化を抑制して差動信号を伝送することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態に係る半導体モジュールの構成を示す概略図である。
【図２】図１に示した半導体モジュールにおける信号伝送装置の等価回路図である。
【図３】図１に示した半導体モジュール内で伝送される差動信号の概略的な波形図である。
【図４】図２に示した等価回路における差動反射特性のシミュレーション結果を示す周波数特性図である。
【図５】図２に示した等価回路における差動通過特性のシミュレーション結果を示す周波数特性図である。
【発明を実施するための形態】
【００１１】
以下本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の実施の形態に係る半導体モジュールの接続構造を示す概略図である。また、図２には、図１に示した半導体モジュールにおける信号伝送装置の等価回路図が示される。
【００１２】
図１を参照して、半導体モジュール１００は、ＬＳＩ（Large Scale Integration）パッケージ１０と、ＬＳＩパッケージ１０が実装されるプリント基板２０とを含む。ＬＳＩパッケージ１０は、半導体チップ１１と、パッケージ基板１２とを含む。
【００１３】
半導体チップ１１は、パッケージ基板１２に実装される。パッケージ基板１２の裏面には、複数の半田ボール１３が形成されている。一方で、プリント基板２０には、パッケージ基板１２の半田ボール１３にそれぞれ対応して、半田ボールランド２３が設けられている。各半田ボール１３が、対応の半田ボールランド２３に接合されることによって、パッケージ基板１２およびプリント基板２０の間に、電気的な接続経路が形成される。
【００１４】
パッケージ基板１２上には、デジタル差動信号を伝送するための信号配線１４および信号配線１５が、配線パターンにより形成されている。
【００１５】
図３（ａ）を参照して、半導体モジュール１００で伝送されるデジタル差動信号は、互いに位相が反転した、すなわち、基本周波数に対して１／２波長分の位相差を有する正相信号２００および逆相信号２１０から構成される。たとえば、信号配線１４は正相信号２００を伝送し、信号配線１５は逆相信号２１０を伝送する。正相信号２００および逆相信号２１０は、差動信号を構成する「第１の信号」および「第２の信号」の一方ずつに相当する。
【００１６】
プリント基板２０には、差動信号を伝送するための信号配線２４および信号配線２５が配線パターンにより形成されている。信号配線２４は、半田ボール１３および半田ボールランド２３を経由して、信号配線１４と電気的に接続される。同様に、信号配線２５は、半田ボール１３および半田ボールランド２３を経由して、信号配線１５と電気的に接続される。
【００１７】
図２の等価回路図を参照して、ＬＳＩパッケージ１０では、半導体チップ１１に含まれる差動ドライバ１９が、差動信号を構成する正相信号２００および逆相信号２１０を出力する。正相信号は、信号配線１４を経由して出力される。同様に、逆相信号は信号配線１５を経由して伝送される。
【００１８】
信号配線１４および信号配線１５は、接続部４０を経由して、プリント基板２０上の信号配線２４および信号配線２５とそれぞれ電気的に接続される。図１に例示したように、たとえば、接続部４０は、パッケージ基板１２およびプリント基板２０の間を電気的に接続するための半田ボール１３および半田ボールランド２３を含む。接続部４０において、正相信号の伝送線路と逆相信号の伝送線路との間には、寄生容量が形成されている。信号配線２４および２５は、差動レシーバ２９に接続される。
【００１９】
このように、本実施の形態に係る半導体モジュールでは、半導体チップ１１（差動ドライバ１９）から出力された差動信号は、パッケージ基板１２上の信号配線１４および信号配線１５、半田ボール１３および半田ボールランド２３による接続部４０、ならびに、プリント基板２０上の信号配線２４および信号配線２５によって構成される経路によって、差動レシーバ２９へ伝送される。
【００２０】
信号配線１４および信号配線２４、正相信号２００を伝送するための信号伝送路を形成する。また、信号配線１５および信号配線２５は、逆相信号２１０を伝送するための信号伝送路を形成する。そして、図１の例では、半田ボール１３および半田ボールランド２３によって、接続部４０が構成されている。
【００２１】
このような差動信号の伝送経路において、信号配線間の接続部４０（半田ボール１３および半田ボールランド２３）において、インピーダンスが不連続となることが理解される。すなわち、接続部４０によって、インピーダンス不整合（不連続）部分が構成される。特に、近年では、微細化構造の進展によって半田ボール１３の配置間隔も狭くなっているため、半田ボールランド２３間も近接する。このため、接続部４０でのインピーダンスが局所的に低下することによって、寄生容量を介した反射が大きくなり、この結果、差動信号の通過利得が低下することが懸念される。すなわち、差動信号の波形劣化が大きくなる虞がある。
【００２２】
図１および図２に示されるように、本実施の形態による半導体モジュールでは、接続部４０における反射を抑制するために、パッケージ基板１２側に信号遅延構造３１が設けられる。信号遅延構造３１は、接続部４０を通過するまでの経路、すなわち、信号配線１４，１５において、正相信号２００が逆相信号２１０に対して、差動信号の基本周波数に対して１／２波長に相当する相対的な伝送遅れを付加されるように構成される。
【００２３】
たとえば、図１に示されるように、信号遅延構造３１は、信号配線１４の経路長を、信号配線１５による経路長よりも長くするための迂回配線部分を形成することによって実現される。ただし、信号遅延構造３１は、正相信号２００および逆相信号２１０の間に、上述した１／２波長分の伝送遅れを付与することが可能であれば、任意の構成とすることができる。
【００２４】
これにより、図３（ｂ）に示されるように、接続部４０を通過する際に、正相信号２００および逆相信号２１０は同位相となっている。すなわち、半導体チップ１１からの差動信号は、信号遅延構造３１によってコモンモード信号に変換されて、信号配線間の接続部４０を通過する。このとき、差動線路を構成する、正相信号の伝送線路および逆相信号の伝送線路は同電位となるので、寄生容量は等価的には存在しなくなる。すなわち接続部４０における寄生容量による差動反射が抑制されるため、通過利得を向上することができる。
【００２５】
さらに、本実施の形態による半導体モジュールでは、プリント基板２０側に信号遅延構造３２が設けられる。信号遅延構造３２は、接続部４０を通過した後の経路、すなわち、信号配線２４，２５において、逆相信号２１０に対して、正相信号２００と比較して上記１／２波長に相当する相対的な伝送遅れを付与するように構成される。すなわち、信号遅延構造３２は、信号遅延構造３１と同等の伝送遅れを、信号遅延構造３１とは異なる信号に対して付加する。
【００２６】
たとえば、図１に示されるように、信号遅延構造３２は、信号配線２５の経路長を、信号配線２４による経路長よりも長くするための迂回配線部分を形成することによって実現される。なお、信号遅延構造３２についても、正相信号２００および逆相信号２１０の間に、上述した１／２波長分の伝送遅れを付与することが可能であれば、任意の構成とすることができる。
【００２７】
この結果、図３（ｃ）に示されるように、差動レシーバ２９に入力される際には、正相信号２００および逆相信号２１０の間には、１／２波長相当の位相差が付与されている。すなわち、図３（ａ）と同様に、正相信号２００および逆相信号２１０は、再び差動信号を構成していることが理解される。
【００２８】
図４および図５には、図２に示した等価回路におけるシミュレーション結果が示される。
【００２９】
図４には、差動モードで反射する場合の周波数特性が示され、図５には差動モードで通過する場合の周波数特性が示される。図４および図５において、横軸は、伝送信号（差動信号）の周波数（ＧＨｚ）を示し、縦軸は伝送信号の利得（ｄＢ）を示している。
【００３０】
図４を参照して、特性線３００は、図２の等価回路図において信号遅延構造３１，３２を除去した構成におけるシミュレーション結果を比較例として示している。この場合には、差動信号が接続部４０を通過するため、高周波領域で反射のレベルが高くなっていることが理解される。
【００３１】
これに対して、信号遅延構造３１，３２を付加したシミュレーション結果を示す特性線３１０によれば、特性線３００と比較して、広い周波数帯にわたって反射レベルを抑制できていることが理解される。特性線３００および３１０の比較により、信号遅延構造の配置によって接続部４０（インピーダンス不整合部）での寄生容量による反射を抑制できていることが理解できる。
【００３２】
図５を参照して、特性線４００は、特性線３００と同様に、図２の等価回路図において信号遅延構造３１，３２を除去した構成におけるシミュレーション結果を示している。これに対して、特性線４１０は、特性線３１０と同様に、信号遅延構造３１，３２を付加した図２の等価回路における周波数特性のシミュレーション結果を示している。
【００３３】
図５から、信号遅延構造３１，３２を付加しない構成では、特に高周波領域において通過利得が低下している一方で、信号遅延構造３１，３２を付加して接続部４０での寄生容量の影響を軽減することにより、高周波領域における通過利得を十分に確保できることが理解できる。
【００３４】
このように、本実施の形態に係る半導体モジュールでは、差動信号を伝送するための信号伝送路に信号遅延構造３１（第１の信号遅延構造）を設けることによって、インピーダンス不整合部（接続部４０）の通過時には差動信号をコモンモード信号に一時的に変換することができる。これにより、接続部４０での寄生容量を介した反射を抑制できる。さらに、接続部４０の通過後には、信号遅延構造３２（第２の信号遅延構造）によって伝送遅れを付加することによって、コモンモード信号を再び差動信号に変換することができる。
【００３５】
これにより、インピーダンス変換のための新たな回路素子を信号伝送路に接続することなく、インピーダンス不整合による波形劣化を抑制して差動信号を伝送することができる。このため、コストや回路規模を増加させることなく、高周波領域においても差動信号の伝送特性を向上することができる。特に、図１の例のように、基板上の配線パターンの変形によって経路長差を持たせることによって、信号遅延構造３１，３２は簡易に実現することができる。
【００３６】
なお、図１および図２では、信号遅延構造３１が、信号配線１４において正相信号２００に対して伝送遅れを付与する一方で、信号遅延構造３２が、信号配線２５において逆相信号２１０に対して伝送遅れを付与する構成を例示した。すなわち、図１および図２の構成例では、正相信号２００が「第１の信号」に対応し、逆相信号２１０が「第２の信号」に対応する。このため、信号配線１４および２４が「第１の信号伝送路」を形成する一方で、信号配線１５および２５は「第２の信号伝送路」を形成する。さらに、正相信号２００を伝送する信号配線１４および２４は「第１の信号配線」および「第２の信号配線」にそれぞれ対応し、逆相信号２１０を伝送する信号配線１５および２５は「第３の信号配線」および「第４の信号配線」にそれぞれ対応する。
【００３７】
あるいは、図１および図２の構成例とは反対に、信号遅延構造３１が、逆相信号２１０に対して伝送遅れを付与する一方で、信号遅延構造３２が、正相信号２００に対して伝送遅れを付与する変形例としても、同等の効果を享受して差動信号を伝送することができる。この場合においても、信号遅延構造３１は、信号配線１５において、１／２波長分の伝送遅れが生じるような迂回配線部分を形成することによって実現することができる。同様に、信号遅延構造３２は、信号配線２４において、１／２波長分の伝送遅れが生じるような迂回配線部分を形成することによって実現することができる。
【００３８】
なお、このような変形例では、逆相信号２１０が「第１の信号」に対応し、正相信号２００が「第２の信号」に対応する。このため、信号配線１５および２５が「第１の信号伝送路」を形成する一方で、信号配線１４および２４は「第２の信号伝送路」を形成することになる。同様に、逆相信号２１０を伝送する信号配線１５および２５は「第１の信号配線」および「第２の信号配線」にそれぞれ対応し、正相信号２００を伝送する信号配線１４および２４は「第３の信号配線」および「第４の信号配線」にそれぞれ対応することになる。
【００３９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４０】
１０  パッケージ、１１  半導体チップ、１２  パッケージ基板、１３  半田ボール、１４，２４  信号配線（正相信号）、１５，２５  信号配線（逆相信号）、１９  差動ドライバ、２０  プリント基板、２３  半田ボールランド、２９  差動レシーバ、３１，３２  信号遅延構造、４０  接続部、１００  半導体モジュール、２００  正相信号、２１０  逆相信号、３００，４００  特性線（比較例）、３１０，４１０  特性線（本実施の形態）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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