(57)【要約】【課題】電流リーク特性と電流コラスプ特性との両方が改善されたヘテロ接合型ＦＥＴを提供する。【解決手段】ヘテロ接合型ＦＥＴは、ＧａＮのチャネル層と、このチャネル層上に積層されたＡｌＧａＮのバリア層と、チャネル層にオーミック接続しているソース電極およびドレイン電極と、ソース電極およびドレイン電極の間でバリア層上に形成されたゲート電極とを含み、バリア層と接するチャネル層の界面は、ドレイン電極とゲート電極との間において、ドレイン電極に近い３割以内で０．５割以上の第１領域内で相対的に高いシートキャリア濃度を有し、ゲート電極に近くて第１領域を除く第２領域内で相対的に低いシートキャリア濃度を有している。【選択図】図１
2014007389.tif 000002
【特許請求の範囲】
【請求項１】
ヘテロ接合型ＦＥＴであって、
ＧａＮのチャネル層と、
前記チャネル層上に積層されたＡｌＧａＮのバリア層と、
前記チャネル層にオーミック接続しているソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の間で前記バリア層上に形成されたゲート電極とを含み、
前記バリア層と接する前記チャネル層の界面は、前記ドレイン電極と前記ゲート電極との間において、前記ドレイン電極に近い３割以内で０．５割以上の第１領域内で相対的に高いシートキャリア濃度を有し、前記ゲート電極に近くて前記第１領域を除く第２領域内で相対的に低いシートキャリア濃度を有することを特徴とするヘテロ接合型ＦＥＴ。
【請求項２】
前記第１領域内で６．３×１０12／ｃｍ2以上のシートキャリア濃度を有し、第２領域内で５．６×１０12／ｃｍ2以下のシートキャリア濃度を有することを特徴とする請求項１に記載のヘテロ接合型ＦＥＴ。
【請求項３】
前記バリア層上に積層されたＧａＮのキャップ層をさらに含み、前記キャップ層は前記第２領域の上方に比べて前記第１領域の上方において厚さが低減されまたは除去されていることを特徴とする請求項１または２に記載のヘテロ接合型ＦＥＴ。
【請求項４】
前記第１領域は前記第２領域に比べて高い濃度の酸素を含んでいることを特徴とする請求項１または２に記載のヘテロ接合型ＦＥＴ。
【請求項５】
請求項４に記載のヘテロ接合型ＦＥＴの製造方法であって、
前記第２領域をレジストで覆った状態で前記第１領域を酸素プラズマに暴露することを特徴とするヘテロ接合型ＦＥＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヘテロ接合型電界効果トランジスタ（ヘテロ接合型ＦＥＴ）に関し、特にヘテロ接合型ＦＥＴにおける電流リーク特性と電流コラプス特性との両方の改善に関する。
【背景技術】
【０００２】
窒化物半導体を利用したヘテロ接合型ＦＥＴは、高い破壊電圧を有しかつ高いキャリア移動度を有するという特徴を備えているので、パワーデバイスなどの用途での利用が期待されている。
【０００３】
パワーデバイスなどの用途に使用されるヘテロ接合型ＦＥＴは、そのオフ状態において電流リークが小さくかつ高電圧での使用において電流コラプス現象を生じにくい特性を有することが望まれる。ここで、電流コラプスとは、ヘテロ接合型ＦＥＴの低電圧動作時でのオン抵抗に比べて高電圧動作時でのオン抵抗が高くなる現象を意味する。
【０００４】
すなわち、ヘテロ接合型ＦＥＴにおける電流リークと電流コラプスは、いずれもヘテロ接合型ＦＥＴの効率を顕著に低下させるので、これらの電流リーク特性と電流コラプス特性との両方が改善されたヘテロ接合型ＦＥＴの開発が望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２５１４５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の特開２０１０−２５１４５６号公報は、ヘテロ接合型ＦＥＴの電流コラプス特性を改善するために、ゲート電極とドレイン電極との間において、チャネル層中でゲート電極近傍の電子濃度を低下させることを提案している。
【０００７】
しかし、特許文献１に開示されたヘテロ接合型ＦＥＴでは、ゲート電極近傍の電子濃度を考慮するだけでは不十分であり、電流コラプス特性を改善できても、電流リーク特性が却って悪化することが生じ得る。
【０００８】
そこで、本願発明は、電流リーク特性と電流コラプス特性の両方が改善されたヘテロ接合型ＦＥＴを提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明によるヘテロ接合型ＦＥＴは、ＧａＮのチャネル層と、このチャネル層上に積層されたＡｌＧａＮのバリア層と、チャネル層にオーミック接続しているソース電極およびドレイン電極と、これらソース電極およびドレイン電極の間でバリア層上に形成されたゲート電極とを含み、バリア層と接するチャネル層の界面は、ドレイン電極とゲート電極との間において、ドレイン電極に近い３割以内で０．５割以上の第１領域内で相対的に高いシートキャリア濃度（以下、本願明細書および図面において「Ｎｓ」とも表示する）を有し、ゲート電極に近くて第１領域を除く第２領域内で相対的に低いシートキャリア濃度を有することを特徴としている。
【００１０】
このようなヘテロ接合型ＦＥＴにおいて、第１領域内で６．３×１０12／ｃｍ2以上のシートキャリア濃度を有し、第２領域内で５．６×１０12／ｃｍ2以下のシートキャリア濃度を有することが望ましい。また、ＡｌＧａＮのバリア層上にＧａＮのキャップ層をさらに含んでもよく、このキャップ層はチャネル層の界面の第２領域の上方に比べて第１領域の上方において厚さが低減されまたは除去されていることが好ましい。さらに、半導体表面は、第２領域内に比べて第１領域内において高い濃度の酸素を含んでいてもよい。このように相対的に高い濃度の酸素を含む第１領域は、第２領域をレジストで覆った状態で第１領域を酸素プラズマに暴露することによって形成することができる。
【発明の効果】
【００１１】
以上のような本発明によれば、電流リーク特性と電流コラプス特性との両方が改善されたヘテロ接合型ＦＥＴを提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本願発明に関連するヘテロ接合型ＦＥＴの積層構造の一例を示す模式的断面図である。
【図２】図１のヘテロ接合型ＦＥＴにおいて、チャネル層中のシートキャリア濃度Ｎｓが高められた第１領域の距離Ｘ（ドレイン端からの距離）とコラプス値との関係を示すグラフである。
【図３】図１のヘテロ接合型ＦＥＴにおいて、チャネル層中のシートキャリア濃度Ｎｓが高められた第１領域の距離Ｘとリーク電流との関係を示すグラフである。
【図４】図１のヘテロ接合型ＦＥＴにおいて、ドレイン電極から距離Ｘまでの第１領域内におけるチャネル層中のシートキャリア濃度Ｎｓとコラプス値との関係を示すグラフである。
【図５】図１のヘテロ接合型ＦＥＴにおいて、距離Ｘの点からゲート端までの第２領域内におけるチャネル層中のシートキャリア濃度Ｎｓとリーク電流との関係を示すグラフである。
【図６】図１のヘテロ接合型ＦＥＴにおいて、バリア層表面の酸素濃度とシートキャリア濃度Ｎｓとの関係を示すグラフである。
【図７】図１のヘテロ接合型ＦＥＴにおいて、バリア層を酸素プラズマ暴露した場合にチャネル層中のシートキャリア濃度Ｎｓに対する影響を示すグラフである。
【図８】ＡｌＧａＮバリア層上にＧａＮキャップ層を付加的に含むヘテロ接合型ＦＥＴの一例の一部を示す模式的断面図である。
【発明を実施するための形態】
【００１３】
＜ヘテロ接合型ＦＥＴの基本的構造＞
図１は、本願発明に関連するヘテロ接合型ＦＥＴの積層構造の一例を示す模式的断面図である。このヘテロ接合型ＦＥＴにおいて、ＧａＮチャネル層１にソース電極Ｓとドレイン電極Ｄとがオーミック接続されている。これらのソース電極Ｓとドレイン電極Ｄとの間においてＡｌＧａＮバリア層２が積層されており、このＡｌＧａＮバリア層２の一部領域上にゲート電極Ｇが形成されている。そして、ソース電極Ｓ、ゲート電極Ｇおよびドレイン電極Ｄのそれぞれの間において、ＡｌＧａＮバリア層２上にコラプス抑制膜３と絶縁膜４がこの順に積層されている。
【００１４】
ＧａＮチャネル層１は、必要かつ十分な任意の厚さを有し得る。ＧａＮチャネル層１とヘテロ接合を形成するＡｌＧａＮバリア層２は、例えば３４ｎｍの厚さを有し得る。ＡｌＧａＮバリア層２と接するＧａＮチャネル層１の界面には、ヘテロ接合に基づく２次元電子ガスが形成される傾向にあり、これがＦＥＴ中のキャリアとして作用し得る。
【００１５】
絶縁膜４はパッシベーション膜として働き、コラプス抑制膜３は絶縁膜４とＡｌＧａＮバリア層２との界面におけるキャリアトラップに起因する電流コラプスの発生を抑制するように作用する。
【００１６】
コラプス抑制膜３は、化学量論的組成のＳｉ3Ｎ4に比べてＳｉリッチの窒化ケイ素膜である。他方、絶縁膜４は、化学量論的組成のＳｉ3Ｎ4に近い窒化ケイ素膜である。
【００１７】
コラプス抑制膜３及び絶縁膜４は、上記に限るものではない。即ち、コラプス抑制膜３としてＳｉリッチの窒化ケイ素膜を用い、絶縁膜４として酸化ケイ素膜を用いることが可能である。また、それぞれの膜の膜厚に関しては、任意の厚さに設定することが可能である。
【００１８】
あるいは、コラプス抑制膜３としてＳｉＯＮ膜あるいはＳｉＯＣ膜を用いることが可能である。その際、絶縁膜４を形成しなくても良いし、絶縁膜４としてＳｉリッチのケイ素膜、化学量論的組成のＳｉ3Ｎ4に近い窒化ケイ素膜、または酸化ケイ素膜のいずれかを用いても良い。また、それぞれの膜厚としては、任意の厚さに設定することが可能である。
【００１９】
さらには、コラプス抑制膜３としてＡｌＮ膜を用いることが可能である。ただし、単結晶ＡｌＮ膜は２次元電子ガスに影響を与えることから、コラプス抑制膜３に用いるＡｌＮ膜は多結晶もしくはアモルファスであることが望ましい。コラプス抑制膜３としてＡｌＮ膜を用いる際には、ＡｌＮ膜の上に絶縁膜４を形成しなくても良いし、絶縁膜４としてＳｉリッチのケイ素膜、化学量論的組成のＳｉ3Ｎ4に近い窒化ケイ素膜、または酸化ケイ素膜のいずれかを用いても良い。また、コラプス抑制膜３としてＳｉリッチのケイ素膜、化学量論的組成のＳｉ3Ｎ4に近い窒化ケイ素膜、または酸化ケイ素膜のいずれかを用い、絶縁膜４としてＡｌＮ膜を用いることも可能である。
【００２０】
さらにはまた、コラプス抑制膜３として、Ｓｉリッチのケイ素膜、化学量論的組成のＳｉ3Ｎ4に近い窒化ケイ素膜、または酸化ケイ素膜のいずれかを用い、絶縁膜４としてＡｌＮ膜、ＳｉＯＮ膜、ＳｉＯＣ膜、酸化ケイ素膜または窒化珪素膜などの２以上を組み合わせて用いることも可能である。
【００２１】
本発明によるヘテロ接合型ＦＥＴでは、ドレイン電極Ｄからゲート電極Ｇに向かう距離Ｘの第１領域内において、残りの第２領域内に比べて、ＡｌＧａＮバリア層２と接するＧａＮチャネル層１の界面のシートキャリア濃度Ｎｓが高められている。ソース電極Ｓ、ゲート電極Ｇおよびドレイン電極Ｄの間隔は、それぞれ例えば２μｍおよび１０μｍに設定され得る。また、ゲート電極ＧがＡｌＧａＮバリア層２と接する幅は、例えば１μｍに設定され得る。
【００２２】
＜第１領域の距離Ｘの影響＞
図２は、図１のヘテロ接合型ＦＥＴにおいて、チャネル層中のシートキャリア濃度Ｎｓが第２領域に比べて高い第１領域の距離Ｘとコラプス値との関係を示すグラフである。すなわち、このグラフの横軸はドレイン端からＮｓが高い部位（第１領域）の距離Ｘ（μｍ）を表し、縦軸はコラプス値を表している。他方、図３は、チャネル層中でＮｓが相対的に高い第１領域の距離Ｘとリーク電流との関係を示すグラフである。すなわち、図３のグラフの横軸はドレイン端からＮｓが高い部位（第１領域）の距離Ｘ（μｍ）を表し、縦軸はリーク電流（Ａ／μｍ）を表している。
【００２３】
なお、図２と図３のいずれのグラフにおいても、ドレイン端から距離Ｘまでの第１領域内でのシートキャリア濃度が相対的に高いＮｓ＝６．５３×１０12／ｃｍ2であり、それを超えてゲート電極端までの第２領域内でのシートキャリア濃度が相対的に低いＮｓ＝５．４７×１０12／ｃｍ2である。
【００２４】
また、図２のグラフにおいては、オフ時のドレイン電圧Ｖｄが４００Ｖに設定され、オン時にドレイン電圧Ｖｄが１Ｖに設定され、（オフからオンに切替えてから５μ秒後の抵抗値／初期抵抗値）をコラプス値として定義されている。他方、図３のグラフでは、オフ状態においてゲート電圧Ｖｇが−１０Ｖに設定され、ドレイン電圧Ｖｄが６００Ｖに設定されている。
【００２５】
図２のグラフから、相対的に高いＮｓを有する第１領域の距離Ｘが０．５μｍ以上の場合にコラプス値が小さくなって、ヘテロ接合型ＦＥＴのコラプス特性が改善されることが分かる。他方、図３からは、相対的に高いＮｓを有する第１領域の距離Ｘが３μｍ以下の場合にリーク電流が小さくなって、ヘテロ接合型ＦＥＴのリーク電流特性が改善されることが分かる。すなわち、距離Ｘがゲート電極Ｇとドレイン電極Ｄとの間隔の０．５割以上で３割以下の範囲内にあるときにヘテロ接合型ＦＥＴのコラプス特性とリーク電流特性との両方が改善され得ることが分かる。なお、本実施例では、一例としてゲート電極Ｇとドレイン電極Ｄとの間隔を１０μｍとしているが、ゲート電極Ｇとドレイン電極Ｄとの間隔が１０μｍより短い又は長い場合であってもゲート電極Ｇとドレイン電極Ｄとの間隔が１０μｍである場合と同様の効果を得ることができる。
【００２６】
なお図２、３において、黒塗り菱形は、コラプス抑制膜３として窒化ケイ素を用い、絶縁膜４として窒化ケイ素を用いた場合を示し、白抜き三角形は、コラプス抑制膜３としてＳｉリッチの窒化ケイ素膜を用い、絶縁膜４として酸化ケイ素膜を用いた場合を示し、斜め十字は、コラプス抑制膜３としてＡｌＮ膜を用い、絶縁膜４として酸化ケイ素膜を用いた場合を示している。
【００２７】
＜第１および第２領域内のＮｓの影響＞
図４は、図１のヘテロ接合型ＦＥＴにおいて、ドレイン端から距離Ｘまでの第１領域内のシートキャリア濃度Ｎｓとコラプス値との関係を示すグラフである。すなわち、このグラフの横軸は高Ｎｓの部分（第１領域）のＮｓ（×１０12／ｃｍ2）を表し、縦軸はコラプス値を表している。他方、図５は、第２領域内のシートキャリア濃度Ｎｓとリーク電流との関係を示すグラフである。すなわち、図５のグラフの横軸は低Ｎｓの部分（第２領域）のＮｓ（×１０12／ｃｍ2）を表し、縦軸はリーク電流（Ａ／μｍ）を表している。
【００２８】
なお、図４と図５のいずれのグラフにおいても、第１領域の長さである距離Ｘは２．５μｍに設定されている。また、図２の場合と同様に図４のグラフにおいても、オフ時のドレイン電圧Ｖｄが４００Ｖに設定され、オン時にドレイン電圧Ｖｄ＝１Ｖに設定され、(オフからオンに切替えてから５μ秒後の抵抗値／初期抵抗値）をコラプス値として定義されている。他方、図３の場合と同様に図５のグラフでは、オフ状態においてゲート電圧Ｖｇが−１０Ｖに設定され、ドレイン電圧Ｖｄが６００Ｖに設定されている。
【００２９】
図４のグラフから、ドレイン端から距離Ｘまでの第１領域においてＮｓが６．３×１０12／ｃｍ2以上の場合にコラプス値が小さくなって、ヘテロ接合型ＦＥＴのコラプス特性が改善されることが分かる。他方、図５からは、距離Ｘの点からゲート端までの第２領域においてＮｓが５．６×１０12／ｃｍ2以下の場合にリーク電流が小さくなって、ヘテロ接合型ＦＥＴのリーク電流特性が改善されることが分かる。すなわち、ドレイン端から距離Ｘまでの第１領域においてシートキャリア濃度が６．３×１０12／ｃｍ2以上でかつ距離Ｘの点からゲート端までの第２領域においてシートキャリア濃度が５．６×１０12／ｃｍ2以下の場合に、ヘテロ接合型ＦＥＴのコラプス特性とリーク電流特性との両方が改善され得ることが分かる。
【００３０】
なお図４、５において、黒塗り菱形は、コラプス抑制膜３として窒化ケイ素を用い、絶縁膜４として窒化ケイ素を用いた場合を示し、白抜き三角形は、コラプス抑制膜３としてＳｉリッチの窒化ケイ素膜を用い、絶縁膜４として酸化ケイ素膜を用いた場合を示し、斜め十字は、コラプス抑制膜３としてＡｌＮ膜を用い、絶縁膜４として酸化ケイ素膜を用いた場合を示している。
【００３１】
＜半導体層中の酸素濃度の影響＞
図６は、図１のヘテロ接合型ＦＥＴにおいてＧａＮチャネル層１に含まれる酸素濃度がシートキャリア濃度に及ぼす影響を示すグラフである。すなわち、図６のグラフの横軸はＧａに対する酸素の原子濃度（％）を表し、縦軸は酸素濃度０．３７％の時のシートキャリア濃度Ｎｓを基準の１としてシートキャリア濃度比率を表わしている。図６から、ＧａＮチャネル層１中の酸素濃度を高めることによって、シートキャリア濃度を高め得ることが分かる。したがって、ゲート電極に近い第２領域のＮｓはＡｌＧａＮ層のＡｌ濃度の調整によって所望の値に設定することができ、ドレイン電極に近い第１領域のＮｓは酸素濃度を高めることによって高めることができる。
【００３２】
図７は、図１のヘテロ接合型ＦＥＴのＡｌＧａＮバリア層表面を酸素プラズマに暴露した場合の影響を示す棒グラフである。このグラフ中の棒Ａは酸素プラズマに暴露されない場合のチャネル層中のシートキャリア濃度を基準の１として示しており、棒Ｂは酸素プラズマに暴露された場合のシートキャリア濃度の比率を示している。この図７から、ヘテロ接合型ＦＥＴの半導体層表面を酸素プラズマに暴露することによって、ＧａＮチャネル層中のシートキャリア濃度を高め得ることが分かる。
【００３３】
すなわち、ドレイン電極Ｄとゲート電極Ｇとの間において、ドレイン電極に近い第１領域を露出させかつゲート電極に近い第２領域を保護マスクで覆って酸素プラズマに暴露させることによって第１領域においてＧａＮチャネル層１中の酸素濃度を高めることができ、それによってシートキャリア濃度Ｎｓを高めることができる。
【００３４】
以下においては、酸素プラズマを利用してシートキャリア濃度Ｎｓが調整されるヘテロ接合型ＦＥＴの製造方法の一例が説明される。
【００３５】
（窒化物半導体積層体の形成）
まず、図１に示されていないＳｉ基板上に、ＭＯＣＶＤ（有機金属気相成長）法を用いて、アンドープＧａＮ層１とアンドープＡｌＧａＮ層２をこの順に形成する。これらのアンドープＧａＮ層１とアンドープＡｌＧａＮ層２が窒化物半導体積層体を構成する。
【００３６】
（プラズマ暴露）
アンドープＡｌＧａＮ層２上にフォトレジスト層（図示せず）を形成し、露光と現像をすることにより、酸素プラズマに暴露すべき領域上のフォトレジスト層を除去する。その後、アンドープＡｌＧａＮ層２の表面を酸素プラズマに暴露する。このとき、好ましい一例としてプラズマ出力１０００Ｗおよび暴露時間４分を採用することができるが、望まれる酸素濃度に応じて、プラズマ出力および暴露時間を適宜に調節して設定する。
【００３７】
（表面膜と電極の形成）
アンドープＡｌＧａＮ層２上には、プラズマＣＶＤ法を用いて、コラプス抑制膜３を形成する。このコラプス抑制膜３の成長温度の好ましい一例は２２５℃であるが、２００℃〜４００℃の範囲内で設定することができる。また、コラプス抑制膜３の好ましい一例は３０ｎｍであるが、２０ｎｍ〜２５０ｎｍの範囲内で設定することができる。
【００３８】
コラプス抑制膜３としては、化学量論的組成のＳｉ3Ｎ4に比べてＳｉリッチの窒化ケイ素膜、化学量論的組成のＳｉ3Ｎ4に近い窒化ケイ素膜、または酸化ケイ素膜のいずれかを用いることが可能である。あるいは、コラプス抑制膜３としてＳｉＯＮ膜またはＳｉＯＣ膜を用いることができる。さらにはまた、コラプス抑制膜３としてＡｌＮ膜を用いることが可能である。ただし、単結晶ＡｌＮ膜は２次元電子ガスに影響を与えることから、コラプス抑制膜３として多結晶ＡｌＮ膜もしくはアモルファスＡｌＮ膜であることが望ましい。ここで、電流コラプスとは、特にＧａＮ系半導体素子において顕著に表れるものであり、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【００３９】
コラプス抑制膜３上には、プラズマＣＶＤ法を用いて、絶縁膜４を形成することができる。この絶縁膜４としては、化学量論的組成のＳｉ3Ｎ4に比べてＳｉリッチの窒化ケイ素膜、化学量論的組成のＳｉ3Ｎ4に近い窒化ケイ素膜、または酸化ケイ素膜のいずれかを用いることが可能である。あるいは、絶縁膜４としてＳｉＯＮ膜またはＳｉＯＣ膜を用いることができる。さらにはまた、絶縁膜４としてＡｌＮ膜を用いることが可能である。あるいは、絶縁膜４としてＡｌＮ膜、ＳｉＯＮ膜、ＳｉＯＣ膜、酸化ケイ素膜または窒化珪素膜などの２以上を組合せて用いることも可能である。
【００４０】
絶縁膜４上にはフォトレジスト層（図示せず）が形成され、露光と現像をすることにより、ゲート電極Ｇを形成すべき領域上のフォトレジスト層を除去し、残されたフォトレジスト層をマスクとしてドライエッチングを行なう。こうして、ゲート電極Ｇを形成すべき領域において、絶縁膜４とコラプス抑制膜３を除去して、アンドープＡｌＧａＮ層２を露出させる。
【００４１】
その後、絶縁膜４を熱処理する。この熱処理は、例えば５００℃で３０分間行うことができる。なお、この熱処理の温度は５００℃〜７５０℃の範囲内で設定することができ、熱処理時間も適宜に設定することができる。
【００４２】
熱処理の後、全面にＴｉＮ膜をスパッタで形成し、ゲート電極Ｇを形成すべき領域にレジストパターン(図示せず)をフォトリソグラフィで形成する。このレジストパターンをマスクとしてドライエッチングまたはウェットエッチングを行なって、ゲート電極Ｇの形成領域以外のＴｉＮ膜を除去して、図１に示すようにＴｉＮによるゲート電極Ｇが形成される。
【００４３】
その後、フォトリソグラフィとエッチングにより、ソース電極Ｓとドレイン電極Ｄを形成すべき領域に開口を形成して、アンドープＡｌＧａＮ層２を露出させる。これに続いて、フォトリソグラフィにより、ソース電極Ｓとドレイン電極Ｄを形成すべき領域（アンドープＡｌＧａＮ層２が露出した領域）に開口を有するフォトレジスト（図示せず）を形成し、このフォトレジストと開口を覆うようにＴｉとＡｌをこの順に蒸着し、リフトオフによりアンドープＡｌＧａＮ層２上にＴｉ/Ａｌ積層によるソース電極Ｓとドレイン電極Ｄを形成する。そして、これらのソース電極Ｓとドレイン電極Ｄは、熱処理によってオーミック電極にされる。このオーミック化の熱処理条件の好ましい一例は５００℃で３０分であるが、熱処理温度は４００℃〜６００℃の範囲内で設定することができ、熱処理時間も適宜に設定することができる。
【００４４】
＜ＧａＮキャップ層の影響＞
図１に示されているようなヘテロ接合型ＦＥＴは、ＡｌＧａＮバリア層２上にＧａＮキャップ層を付加的に含むことができる。このようなＧａＮキャップ層は、Ａｌを含むＡｌＧａＮバリア層２の酸化を抑制したり不純物の取り込みを防ぐように作用することができる。
【００４５】
図８は図１に類似してヘテロ接合ＦＥＴの一例の一部を模式的断面図で示しているが、図８のヘテロ接合ＦＥＴはＡｌＧａＮバリア層２とコラプス抑制膜３との間に付加的なＧａＮキャップ層５を含んでいる。なお、ＧａＮキャップ層５は、典型的には１ｎｍの厚さに設定され得る。
【００４６】
このようにＧａＮキャップ層５を含むヘテロ接合型ＦＥＴにおいては、ドレイン端から距離Ｘまでの第１領域中のシートキャリア濃度Ｎｓを高める方法として、ＧａＮキャップ層５の厚さを低減させることが可能である。
【００４７】
表１は、ＧａＮキャップ層５の厚さがＧａＮチャネル層１中のシートキャリア濃度Ｎｓに及ぼす影響を示している。なお、表１に関して、Ｎｓ値は各半導体層の誘電率、厚さなどを変数とするいわゆるキャパシタンスモデルに基づく比較的簡単な計算によって求められた。また、表１においては、キャップ層の厚さが１０Å（１ｎｍ）の場合のＧａＮチャネル層１中のＮｓ値を基準の１として、キャップ層の厚さに依存するＧａＮチャネル層１中のＮｓ比を示している。
【００４８】
【表１】
2014007389.tif 000003
【００４９】
表１から明らかなように、ＧａＮキャップ層の厚さを低減させることによって、ＧａＮチャネル層中のシートキャリア濃度Ｎｓを高め得ることが分かる。したがって、図８に示されているように、ドレイン電極Ｄ近傍の楕円印で示された第１領域内においてＧａＮキャップ層５の厚さを低減するか除去することによって、その第１領域内のシートキャリア濃度Ｎｓをゲート電極側の第２領域に比べて高めることができる。
【００５０】
以下においては、キャップ層を利用してシートキャリア濃度Ｎｓが調整されるヘテロ接合型ＦＥＴの製造方法の一例が説明される。
【００５１】
（半導体積層体の形成）
まず、図示しないＳｉ基板上に、ＭＯＣＶＤ法を用いて、アンドープＧａＮ層１およびアンドープＡｌＧａＮ層２をこの順に形成する。引続いて、アンドープＡｌＧａＮ層２上にＧａＮキャップ層５を形成する。ＧａＮキャップ層５の厚さの好ましい一例は１ｎｍであるが、０．５ｎｍ〜５ｎｍの範囲内で設定することができる。これらのアンドープＧａＮ層１、アンドープＡｌＧａＮ層２およびＧａＮキャップ層５が窒化物半導体積層体を構成する。
【００５２】
（キャップ層の厚さの調節）
ＧａＮキャップ層上にフォトレジスト層（図示せず）を形成し、露光と現像をすることにより、ドレイン端から距離Ｘまでの第１領域上のフォトレジスト層を除去し、残されたフォトレジスト層をマスクとしてドライエッチングを行なうことにより、第１領域上のＧａＮキャップ層５の厚さを低減しまたは除去する。
【００５３】
以後、表面膜や電極は、前述の酸素プラズマを利用して作製されるヘテロ接合型ＦＥＴの場合と同様に形成することができる。
【００５４】
なお、以上の実施形態の説明では基板としてＳｉ基板が用いられたが、サファイア基板やＳｉＣ基板を用いてもよい。ＧａＮ基板上にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。望まれる場合には、基板と窒化物半導体積層体との間にバッファ層を形成してもよい。また、ＧａＮ層とＡｌＧａＮ層との間に、例えば厚１ｎｍ程度のＡｌＮ層からなるヘテロ接合改善層を形成してもよい。
【００５５】
上記実施形態の説明ではゲート電極ＧがＴｉＮで作製されたが、ＷＮで作製してもよく、Ｐｔ/ＡｕまたはＮｉ/Ａｕなどの積層で作製してもよい。また、ゲート電極ＧはＡｌＧａＮバリア層２に対してショットキー接合を有するものとして説明されたが、ゲート絶縁膜を含むＭＩＳ（金属・絶縁体・半導体）構造として作製されてもよい。さらに、ヘテロ接合型ＦＥＴは、半導体積層体の表面の凹部に形成されたゲート電極を含むリセスゲート構造を有するように作製することもできる。
【００５６】
上記実施形態ではオーミック電極としてのソース電極Ｓとドレイン電極ＤはＴｉ層とＡｌ層が順に積層されたＴｉ/Ａｌ電極として説明されたが、Ｔｉ層、Ａｌ層およびＴｉＮ層が順に積層されたＴｉ/Ａｌ/ＴｉＮ電極としてもよい。なお、Ａｌ層の代わりにＡｌＳｉ層やＡｌＣｕ層を用いてもよい。また、ソース電極Ｓとドレイン電極ＤはＨｆ/Ａｌ電極としてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＮｉ/Ａｕを積層したものとしてもよく、Ｔｉ/ＡｌまたはＨｆ/Ａｌ上にＰｔ/Ａｕを積層したものとしてもよく、さらにＴｉ/ＡｌまたはＨｆ/Ａｌ上にＡｕを積層したものとしてもよい。
【００５７】
以上において本発明の具体的な実施形態について説明されたが、本発明は上記実施形態に限定されるものではなく、本発明の範囲内で種々変更して実施することができる。
【産業上の利用可能性】
【００５８】
以上のように、本発明によれば、電流リーク特性と電流コラプス特性の両方が改善されたヘテロ接合型ＦＥＴを提供することができる。
【符号の説明】
【００５９】
１  ＧａＮチャネル層、２  ＡｌＧａＮバリア層、３  コラプス抑制膜、４  絶縁膜、５  ＧａＮキャップ層、Ｄ  ドレイン電極、Ｇ  ゲート電極、Ｓ  ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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