(57)【要約】 【課題】本発明は、アレイ型積層セラミック電子部品、その回路基板実装構造及び製造方法に関する。【解決手段】本発明は、複数の誘電体層が積層されるセラミック素体と、上記セラミック素体の一面及び上記一面と相対する他面において長さ方向に離隔形成される複数の第１及び第２外部電極と、上記セラミック素体の内部において対向するように形成され、上記第１及び第２外部電極と接続される複数の第１及び第２内部電極を有する複数の内部電極積層部と、を含み、上記内部電極積層部のうち一部は、積層された第１及び第２内部電極の積層数が他の内部電極積層部と異なるように構成されるアレイ型積層セラミック電子部品を提供する。【選択図】図２
2014103370.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されるセラミック素体と、
前記セラミック素体の一面及び前記一面と相対する他面において長さ方向に離隔形成される複数の第１及び第２外部電極と、
前記セラミック素体の内部において対向するように形成され、前記第１及び第２外部電極と接続される複数の第１及び第２内部電極を有する複数の内部電極積層部と、を含み、
前記内部電極積層部のうち一部は、積層された第１及び第２内部電極の積層数が他の内部電極積層部と異なるように構成される、アレイ型積層セラミック電子部品。
【請求項２】
前記全ての内部電極積層部は、第１及び第２内部電極の積層数が異なるように構成される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項３】
前記第１及び第２外部電極は、前記第１及び第２内部電極の積層方向に延長されて形成される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項４】
前記第１及び第２外部電極は、前記セラミック素体の上面及び下面の一部に延長されて形成される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項５】
前記第１及び第２外部電極は、相対するように配置される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項６】
前記第１及び第２内部電極は、前記第１及び第２外部電極に対して交互に接続されるようにそれぞれ反対方向に引出される、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項７】
前記第１及び第２内部電極は、前記誘電体層を介して重畳されて容量形成に寄与する容量部と、前記容量部において前記セラミック素体の一面または他面に延長されて前記第１及び第２外部電極とそれぞれ接続される引出部と、を含む、請求項１に記載のアレイ型積層セラミック電子部品。
【請求項８】
上面において長さ方向に離隔されるように複数の第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置されるアレイ型積層セラミックキャパシタと、を含み、
前記アレイ型積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック素体と、前記セラミック素体の一面及び前記一面と相対する他面において長さ方向に離隔形成され、前記複数の第１及び第２電極パッドとそれぞれ連結される複数の第１及び第２外部電極と、前記セラミック素体の内部において対向するように形成され、前記第１及び第２外部電極と接続される複数の第１及び第２内部電極を有する複数の内部電極積層部と、を含み、前記内部電極積層部のうち一部は、積層された第１及び第２内部電極の積層数が他の内部電極積層部と異なるように構成される、アレイ型積層セラミック電子部品の回路基板実装構造。
【請求項９】
セラミックシート上に前記セラミックシートの一面または前記一面と相対する他面を通じて露出し、長さ方向に離隔して複数の内部電極を形成する段階と、
前記複数の内部電極が形成された複数のセラミックシートを積層して長さ方向に離隔された複数の内部電極積層部を有する積層体を形成する段階と、
前記積層体を焼成してセラミック素体を形成する段階と、
前記セラミック素体の両面に前記それぞれの内部電極積層部が露出する部分を覆うように複数の外部電極を長さ方向に離隔形成する段階と、を含み、
前記内部電極を形成する段階は、前記複数の内部電極積層部が異なる内部電極積層数を有するように上下に位置するセラミックシートにおいて長さ方向に離隔される内部電極の個数を調節して形成する、アレイ型積層セラミック電子部品の製造方法。
【請求項１０】
前記外部電極を形成する段階は、第１及び第２外部電極を前記セラミック素体の両面に第１及び第２内部電極の積層方向に延長して形成する、請求項９に記載のアレイ型積層セラミック電子部品の製造方法。
【請求項１１】
前記外部電極を形成する段階は、前記第１及び第２外部電極を前記セラミック素体の上面及び下面の一部に延長して形成する、請求項９に記載のアレイ型積層セラミック電子部品の製造方法。
【請求項１２】
前記外部電極を形成する段階は、前記第１及び第２外部電極を前記セラミック素体の両面に相対するように配置する、請求項９に記載のアレイ型積層セラミック電子部品の製造方法。
【請求項１３】
前記内部電極を形成する段階は、前記第１及び第２内部電極を前記第１及び第２外部電極に対して交互に接続されるようにそれぞれ反対方向に引出して形成する、請求項９に記載のアレイ型積層セラミック電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ型積層セラミック電子部品、その回路基板実装及び製造方法に関する。
【背景技術】
【０００２】
セラミック材料を用いる電子部品としてキャパシタ、インダクタ、圧電素子、バリスタ及びサーミスタなどがある。
【０００３】
上記セラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながら、高容量が保障され、実装が容易であるという長所を有する電子部品である。
【０００４】
上記積層セラミックキャパシタは、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ、Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末機（ＰＤＡ、Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の回路基板に装着されて電気を充填または放電させる重要な役割をするチップ形態のコンデンサである。
【０００５】
このような積層セラミックキャパシタは、複数の誘電体層と内部電極とを交互に積層して積層体を形成した後、上記積層体を焼成し、外部電極を設置して製造される。一般に、上記内部電極の積層数によって製品の容量が決定される。
【０００６】
最近は、電子製品の小型化の傾向に伴い、このような電子製品に用いられる積層セラミックキャパシタにも超小型化及び超高容量化が求められている。
【０００７】
一方、上記積層セラミックキャパシタを印刷回路基板に実装するために、一定の面積が求められる。
【０００８】
また、複数の積層セラミックキャパシタを一つの印刷回路基板に実装する場合、それぞれの積層セラミックキャパシタが正常に動作するためには、一定の空間が確保されなければならない。
【０００９】
しかし、電子製品が薄膜及び小型化される場合、積層セラミックキャパシタを実装することができる空間が限定されて製品設計が困難になることから、静電容量のような特性が異なる複数の積層セラミックキャパシタを同時に実装するにあたり、電子製品のサイズを小型化するのに限界があった。
【００１０】
下記特許文献１及び特許文献２は、アレイ型積層セラミック電子部品に関するが、両方とも内部電極積層部の積層数が異なるように構成することは開示していない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】韓国公開特許第１０−２００５−００４４０８３号公報
【特許文献２】韓国公開特許第１０−２００９−００５６５４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
当技術分野においては、多様な電気的特性を有する複数の積層セラミック電子部品を一つの基板に実装するとき、実装に必要な面積を最小限にすることで、実装基板のサイズを減らすことができる新たな方案が求められていた。
【課題を解決するための手段】
【００１３】
本発明の一側面は、複数の誘電体層が積層されるセラミック素体と、上記セラミック素体の一面及び上記一面と相対する他面において長さ方向に離隔形成される複数の第１及び第２外部電極と、上記セラミック素体の内部において対向するように形成され、上記第１及び第２外部電極と接続される複数の第１及び第２内部電極を有する複数の内部電極積層部と、を含み、上記内部電極積層部のうち一部は、積層された第１及び第２内部電極の積層数が他の内部電極積層部と異なるように構成されるアレイ型積層セラミック電子部品を提供する。
【００１４】
本発明において、上記全ての内部電極積層部は、第１及び第２内部電極の積層数が異なるように構成されることができる。
【００１５】
本発明において、上記第１及び第２外部電極は、上記第１及び第２内部電極の積層方向に延長されて形成されることができる。
【００１６】
本発明において、上記第１及び第２外部電極は、上記セラミック素体の上面及び下面の一部に延長されて形成されることができる。
【００１７】
本発明において、上記第１及び第２外部電極は、相対するように配置されることができる。
【００１８】
本発明において、上記第１及び第２内部電極は、上記第１及び第２外部電極に対して交互に接続されるようにそれぞれ反対方向に引出されることができる。
【００１９】
本発明において、上記第１及び第２内部電極は、上記誘電体層を介して重畳されて容量形成に寄与する容量部と、上記容量部において上記セラミック素体の一面または他面に延長されて上記第１及び第２外部電極とそれぞれ接続される引出部と、を含むことができる。
【００２０】
本発明の他の側面は、上面において長さ方向に離隔されるように複数の第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置されるアレイ型積層セラミックキャパシタと、を含み、上記アレイ型積層セラミックキャパシタは、複数の誘電体層が積層されるセラミック素体と、上記セラミック素体の一面及び上記一面と相対する他面において長さ方向に離隔形成され、上記複数の第１及び第２電極パッドとそれぞれ連結される複数の第１及び第２外部電極と、上記セラミック素体の内部において対向するように形成され、上記第１及び第２外部電極と接続される複数の第１及び第２内部電極を有する複数の内部電極積層部と、を含み、上記内部電極積層部のうち一部は、積層された第１及び第２内部電極の積層数が他の内部電極積層部と異なるように構成されるアレイ型積層セラミック電子部品の回路基板実装構造を提供する。
【００２１】
本発明のさらに他の側面は、セラミックシート上に上記セラミックシートの一面または上記一面と相対する他面を通じて露出し、長さ方向に離隔して複数の内部電極を形成する段階と、上記複数の内部電極が形成された複数のセラミックシートを積層して長さ方向に離隔された複数の内部電極積層部を有する積層体を形成する段階と、上記積層体を焼成してセラミック素体を形成する段階と、上記セラミック素体の両面に上記それぞれの内部電極積層部の露出した部分を覆うように複数の外部電極を長さ方向に離隔形成する段階と、を含み、上記内部電極を形成する段階は、上記複数の内部電極積層部が異なる内部電極の積層数を有するように上下に位置するセラミックシートに長さ方向に離隔される内部電極の個数を調節して形成するアレイ型積層セラミック電子部品の製造方法を提供する。
【００２２】
本発明によると、上記外部電極を形成する段階において、上記第１及び第２外部電極は、上記セラミック素体の両面に上記第１及び第２内部電極の積層方向に延長して形成することができる。
【００２３】
本発明の一実施形態によると、上記外部電極を形成する段階において、上記第１及び第２外部電極は、上記セラミック素体の上面及び下面の一部に延長して形成することができる。
【００２４】
本発明の一実施形態によると、上記外部電極を形成する段階において、上記第１及び第２外部電極は、上記セラミック素体の両面に相対するように配置することができる。
【００２５】
本発明の一実施形態によると、上記内部電極を形成する段階において、上記第１及び第２内部電極は、上記第１及び第２外部電極に対して交互に接続されるようにそれぞれ反対方向に引出して形成することができる。
【発明の効果】
【００２６】
本発明の一実施形態によると、一つのセラミック素体に積層数が異なるように構成される複数の内部電極積層部を構成することで、多様な電気的特性を有する複数の積層セラミック電子部品を個別に基板に実装するとき、占められた実装面積を減少させて製品（実装基板）のサイズを減らすことができる。
【００２７】
また、実装作業時において、積層セラミック電子部品のピックアップ回数を減少させることで、製品生産性を向上させることができる効果を有する。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態によるアレイ型積層セラミックキャパシタの概略的な構造を示した斜視図である。
【図２】図１に示される外部電極を除去した状態のセラミック素体を示した斜視図である。
【図３】図１の誘電体層及び内部電極が形成される構造を示すための分解斜視図である。
【図４】図１のアレイ型積層セラミックキャパシタが印刷回路基板に実装された形状を示した斜視図である。
【図５】図４の平面図である。
【発明を実施するための形態】
【００２９】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３０】
本発明は、セラミック電子部品に関するもので、本発明の一実施形態によるセラミック電子部品には、積層セラミックキャパシタ、インダクタ、圧電体素子、バリスタ、チップ抵抗及びサーミスタなどがある。以下では、セラミック電子製品の一例として積層セラミックキャパシタについて説明する。
【００３１】
また、本実施形態では、説明の便宜のためにセラミック素体において第１及び第２外部電極が形成される面を左右両面に設定し、これと垂直に交差する面を左右端面に設定して説明する。
【００３２】
アレイ型積層セラミックキャパシタ
【００３３】
図１から図３を参照すると、本発明の一実施形態によるアレイ型積層セラミックキャパシタ１００は、複数の誘電体層１１１が積層されるセラミック素体１１０と、セラミック素体１１０の一面及び上記一面と相対する他面において長さ方向に離隔形成される複数の第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８と、セラミック素体１１０の内部において対向するように形成される複数の第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８を有する複数の内部電極積層部と、を含む。
【００３４】
本実施形態には、四つの内部電極積層部がセラミック素体１１０の長さ方向に沿って離隔形成されるように示されているが、本発明はこれに限定されず、上記内部電極積層部の個数は、必要に応じて、二つか三つまたは五つ以上に適宜変更することができる。
【００３５】
また、上記複数の内部電極積層部は、積層された第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の積層数を他の内部電極積層部と異なるように構成することができる。
【００３６】
本実施形態には、全ての内部電極積層部の内部電極積層数が他の内部電極積層部の内部電極積層数と異なるように構成されているが、本発明がこれに限定されるものではない。上記内部電極積層部の一部は、必要に応じて、その内部電極積層数が同一になるように構成することができる。
【００３７】
セラミック素体１１０は、複数の誘電体層１１１を積層した後、焼成して形成されることができる。
【００３８】
このとき、セラミック素体１１０を形成する複数の誘電体層１１１は、焼結された状態で、隣接する誘電体層１１１間の境界が確認できないほど一体化されていることができる。
【００３９】
また、セラミック素体１１０は、その形状に特に制限されないが、一般的に直方体であることができる。しかし、本発明がこれに限定されるものではない。
【００４０】
また、セラミック素体１１０は、その寸法に特に制限されないが、例えば、０．６ｍｍ×０．３ｍｍのサイズに構成して１．０μＦ以上の高容量を有するアレイ型積層セラミックキャパシタ１００を構成することができる。
【００４１】
誘電体層１１１は、キャパシタの容量形成に寄与する部分で、１層の厚さをアレイ型積層セラミックキャパシタ１００の容量設計によって任意に変更することができる。
【００４２】
このようなセラミック素体１１０を構成する誘電体層１１１は、高誘電率を有するセラミック材料、例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック粉末及びバインダーを含むことができる。
【００４３】
上記チタン酸バリウム（ＢａＴｉＯ３）系セラミック粉末は、チタン酸バリウム（ＢａＴｉＯ３）にカルシウム（Ｃａ）またはジルコニウム（Ｚｒ）などが一部固溶された（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３またはＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３などであることができるが、本発明がこれに限定されるものではない。
【００４４】
また、誘電体層１１１には、必要に応じて、遷移金属酸化物や炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などの多様なセラミック添加物、有機溶剤、可塑剤、結合剤、分散剤などがさらに添加されることができる。
【００４５】
第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、誘電体層１１１を形成するセラミックシート上に形成されて積層された後、内部電極積層部の内部電極積層数によって一つ以上の誘電体層１１１を介してセラミック素体１１０の内部に適宜配列されることができる。
【００４６】
本実施形態では、内部電極積層数が最も多い第１内部電極積層部は、一つの誘電体層１１１を介して第１及び第２内部電極１２７、１２８を交互に一つずつ積層して構成することができる。
【００４７】
また、二番目に内部電極積層数が多い第２内部電極積層部は、最下端に第２内部電極１２６を形成し、その上に二つの誘電体層１１１を介して第１内部電極１２５を形成し、その上に再び二つの誘電体層１１１を介して第２内部電極１２６を形成することを繰り返して構成することができる。
【００４８】
なお、三番目に内部電極積層数が多い第３内部電極積層部は、最下端に第２内部電極１２４を形成し、その上に三つの誘電体層１１１を介して第１内部電極１２３を形成し、その上に再び三つの誘電体層１１１を介して第２内部電極１２４を形成することを繰り返して構成することができる。
【００４９】
さらに、内部電極積層数が最も少ない第４内部電極積層部は、最下端に第２内部電極１２２を形成し、その上に四つの誘電体層１１１を介して第１内部電極１２１を形成し、その上に再び四つの誘電体層１１１を介して第２内部電極１２２を形成することを繰り返して構成することができる。
【００５０】
上記のようにそれぞれの内部電極積層部に形成される内部電極の間に介在する誘電体層１１１の個数を調節することで、一つのセラミック素体１１０の内部に含まれる個数が異なる複数の内部電極積層部、即ち、電気的特性及び容量が異なる複数の内部電極積層部を有するアレイ型積層セラミック電子部品１００を構成することができる。
【００５１】
上記したそれぞれの第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、誘電体層１１１の一面に所定の厚さで導電性ペーストを印刷して形成されることができる。
【００５２】
このとき、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明がこれに限定されるものではない。
【００５３】
また、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、異なる極性を有する一対の電極で、誘電体層１１１の積層方向に沿って対向するように配置されることができる。
【００５４】
なお、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８に対して交互に接続されるようにそれぞれ反対方向に引出されることができ、その間に配置される一つ以上の誘電体層１１１によって電気的に絶縁されることができる。
【００５５】
さらに、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、誘電体層１１１を介して厚さ方向に重畳されて容量形成に寄与する容量部と、上記容量部から延長されて隣接する内部電極と重畳しないように形成される引出部１２１ａ、１２３ａ、１２５ａ、１２７ａ、１２２ａ、１２４ａ、１２６ａ、１２８ａと、を含むことができる。
【００５６】
このとき、引出部１２１ａ、１２３ａ、１２５ａ、１２７ａ、１２２ａ、１２４ａ、１２６ａ、１２８ａは、静電容量の形成に寄与せず、セラミック素体１１０の一面または他面に露出して第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８と接触されて電気的に連結される役割を行うことができる。
【００５７】
本実施形態では、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の引出部１２１ａ、１２３ａ、１２５ａ、１２７ａ、１２２ａ、１２４ａ、１２６ａ、１２８ａがセラミック素体１１０の両面を通じて交互に露出することができる。
【００５８】
このようにセラミック素体１１０の両面を通じて露出する第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の引出部１２１ａ、１２３ａ、１２５ａ、１２７ａ、１２２ａ、１２４ａ、１２６ａ、１２８ａは、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８と接触することができる。
【００５９】
従って、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８に所定の電圧が印加されると、対向する第１内部電極１２１、１２３、１２５、１２７と第２内部電極１２２、１２４、１２６、１２８との間に電荷が蓄積される。
【００６０】
このとき、アレイ型積層セラミックキャパシタ１００の静電容量は、内部電極積層部ごとに異なり、それぞれの内部電極積層部の静電容量は、積層される第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の容量部面積に比例する。
【００６１】
第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、導電性金属を含む導電性ペーストによって形成されることができる。
【００６２】
上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）またはこれらの合金であることができるが、本発明がこれに限定されるものではない。
【００６３】
このとき、それぞれの第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、セラミック素体１１０の一面及び他面において内部電極の積層方向に延長されて形成されることができる。
【００６４】
また、それぞれの第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、セラミック素体１１０の上面及び下面の一部に延長されて「逆コの字」の形状を有するように形成されることができる。
【００６５】
このとき、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、一対ずつ相対するように配置されることができる。
【００６６】
以下では、本発明の一実施形態によるアレイ型積層セラミックキャパシタ１００の製造方法について説明する。
【００６７】
まず、複数のセラミックシートを用意する。
【００６８】
上記セラミックシートは、セラミック素体１１０の誘電体層１１１を形成するためのもので、セラミック粉末、バインダー及び溶剤を混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法を通じて数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作することができる。
【００６９】
上記セラミック粉末は、チタン酸バリウム（ＢａＴｉＯ３）系物質を含むことができる。
【００７０】
しかし、本発明はこれに限定されず、チタン酸バリウム（ＢａＴｉＯ３）にカルシウム（Ｃａ）、ジルコニウム（Ｚｒ）などが一部固溶された（Ｂａ１−ｘＣａｘ）ＴｉＯ３、Ｂａ（Ｔｉ１−ｙＣａｙ）Ｏ３、（Ｂａ１−ｘＣａｘ）（Ｔｉ１−ｙＺｒｙ）Ｏ３またはＢａ（Ｔｉ１−ｙＺｒｙ）Ｏ３などを含むことができる。
【００７１】
また、このようなセラミック粉末物質にセラミック添加剤、有機溶剤、可塑剤、結合剤及び分散剤を配合し、バスケットミル（ｂａｓｋｅｔ  ｍｉｌｌ）を用いてスラリーを製造することができる。
【００７２】
次に、それぞれのセラミックシートの一面に所定の厚さ、例えば、０．１〜２．０μｍの厚さで導電性ペーストを印刷して複数個の第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８をセラミックシートの長さ方向に沿って離隔形成する。
【００７３】
このとき、第１内部電極１２１、１２３、１２５、１２７は、セラミックシートの一面を通じて露出するように形成され、第２内部電極１２２、１２４、１２６、１２８は、第１内部電極１２１、１２３、１２５、１２７とは反対方向にセラミックシートの一面と相対する他面を通じて露出するように形成されることができる。
【００７４】
即ち、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８に対して交互に接続されるようにそれぞれ反対方向に引出されて形成されることができる。
【００７５】
このとき、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８は、後述するそれぞれの内部電極積層部が異なる内部電極の個数を有するように上下に位置するセラミックシートにおいて長さ方向に離隔される内部電極の個数を調節することで形成される。
【００７６】
上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができ、上記導電性ペーストは、金属粉末、セラミック粉末及びシリカ（ＳｉＯ２）粉末などを含むことができる。
【００７７】
また、上記金属粉末は、銀（Ａｇ）、鉛（Ｐｂ）、白金などの貴金属材料及びニッケル（Ｎｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）及び銅（Ｃｕ）のうち少なくとも一つまたはこれらの合金を用いることができる。
【００７８】
続いて、内部電極が形成された複数のセラミックシートを積層し、積層方向から加圧して積層されたセラミックシートと第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８とを圧搾させて長さ方向に離隔された複数の内部電極積層部を有する積層体を形成する。
【００７９】
その後、上記積層体をそれぞれのアレイ型積層セラミックキャパシタに対応する領域ごとに切断してチップ化する。
【００８０】
このとき、第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８の一端が上記積層体の両面を通じて交互に露出するように切断することができる。
【００８１】
次いで、切断されたチップを高温で可塑及び焼成してから研磨して複数の第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８を有するセラミック素体１１０を完成する。
【００８２】
次に、セラミック素体１１０の両面における上記それぞれの内部電極積層部の露出した部分を覆って第１内部電極１２１、１２３、１２５、１２７及び第２内部電極１２２、１２４、１２６、１２８とそれぞれ電気的に連結されるように第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８を形成する。
【００８３】
このとき、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、セラミック素体１１０の両面に相対するように配置して内部電極の積層方向にそれぞれ延長して形成することができる。
【００８４】
また、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８は、その両端をセラミック素体１１０の上面及び下面の一部に延長して「逆コの字」の形状を有するように形成することができる。
【００８５】
積層セラミックキャパシタの回路基板実装構造
【００８６】
図４及び図５を参照すると、本実施形態によるアレイ型積層セラミックキャパシタ１００の実装基板２００は、アレイ型積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面において長さ方向に沿って離隔形成される複数の第１及び第２電極パッド２２１、２２２と、を含む。
【００８７】
このとき、アレイ型積層セラミックキャパシタ１００は、第１外部電極１３１、１３３、１３５、１３７及び第２外部電極１３２、１３４、１３６、１３８がそれぞれ対応する第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、はんだ付け（図示せず）によって印刷回路基板２１０と電気的に連結されることができる。
【００８８】
上記の通り、異なる積層数を有する内部電極積層部が含まれるアレイ型積層セラミックキャパシタ１００を印刷回路基板２１０に実装すると、それぞれの電気的特性を有する積層セラミックキャパシタを印刷回路基板２１０上に個別に実装するときに比べて電極パッド２２１、２２２間の間隙が短くなる。これにより、積層セラミックキャパシタを基板に実装するとき、占められた面積を減少させることで、製品（実装基板）のサイズを減らすことができる。
【００８９】
また、本実施例のような積層数が異なる四つの内部電極積層部を有するアレイ型積層セラミックキャパシタ１００と類似した実装を行うためには、個別の四つの積層セラミックキャパシタをそれぞれピックアップして印刷回路基板２１０上に付着しなければならないが、本実施形態では、一度のピックアップで実装することができるため、工程を減らして生産性を向上させることができる。
【００９０】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【００９１】
１００  アレイ型積層セラミックキャパシタ
１１０  セラミック素体
１１１  誘電体層
１２１、１２３、１２５、１２７  第１内部電極
１２２、１２４、１２６、１２８  第２内部電極
１３１、１３３、１３５、１３７  第１外部電極
１３２、１３４、１３６、１３８  第２外部電極
２００  実装基板
２１０  印刷回路基板
２２１、２２２  第１及び第２電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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