(57)【要約】【課題】消費電力を低減する。  【解決手段】  この半導体記憶装置は、メモリセルを配列してなるメモリセルアレイを備える。第１ラッチ回路は、メモリセルアレイに対する読み出し動作又は書き込み動作を行うためにデータを一時保持する。第２ラッチ回路は、制御信号を一時保持する。制御回路は、メモリセルアレイ、第１ラッチ回路及び第２ラッチ回路を制御する。制御回路は、メモリセルアレイに対する動作が終了した後の状態において、第１ラッチ回路の動作を制限すると共に、外部から供給されるコマンドに基づいて第２ラッチ回路の動作を制限する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに対する読み出し動作又は書き込み動作を行うためにデータを一時保持する第１ラッチ回路と、
制御信号を一時保持するための第２ラッチ回路と
前記メモリセルアレイ、前記第１ラッチ回路及び前記第２ラッチ回路を制御する制御回路と
を備え、
前記制御回路は、前記メモリセルアレイに対する動作が終了した後の状態において、前記第１ラッチ回路の動作を制限すると共に、外部から供給されるコマンドに基づいて前記第２ラッチ回路の動作を制限する
ことを特徴とする半導体記憶装置。
【請求項２】
メモリチップと、このメモリチップを制御するメモリコントローラとを備え、
メモリチップは、
メモリセルを配列してなるメモリセルアレイと、
前記メモリセルアレイに対する読み出し動作又は書き込み動作を行うためにデータを一時保持する第１ラッチ回路と、
制御信号を一時保持するための第２ラッチ回路と
前記メモリセルアレイ、前記第１ラッチ回路及び前記第２ラッチ回路を制御する制御回路と
を備え、
前記制御回路は、前記メモリセルアレイに対する動作が終了した後の状態において、前記第１ラッチ回路の動作を制限すると共に、前記メモリコントローラから供給されるコマンドに基づいて前記第２ラッチ回路の動作を制限する
ことを特徴とする半導体記憶装置。
【請求項３】
外部から与えられた前記コマンドを一時保持するコマンドインタフェース回路と、
前記コマンドインタフェース回路を駆動するための電圧を生成する第３電圧生成回路を更に備えた
ことを特徴とする請求項１および２記載の半導体記憶装置。
【請求項４】
前記第３電圧生成回路は、前記コマンドの有無に拘わらず電圧の発生を継続するように構成された請求項３記載の半導体記憶装置。
【請求項５】
前記第１ラッチ回路に電圧を供給する第１電圧生成回路と、
前記第２ラッチ回路に電圧を供給する第２電圧生成回路と
を更に備え、
前記制御回路は、
前記メモリセルアレイに対する所定の動作が終了した後に前記第１電圧生成回路の動作を制限すると共に、前記コマンドに基づき、前記第２電圧生成回路の動作を制限する
ことを特徴とする請求項１〜３に記載の半導体記憶装置。
【請求項６】
前記制御回路は、
前記コマンドに基づき、前記第１電圧生成回路を駆動状態に復帰させた後、前記第２電圧生成回路の動作を制限し、その後、前記第１電圧生成回路を再度動作を制限した状態に戻す
ことを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記第２ラッチ回路は、２つのインバータ回路を交差接続することにより構成され、前記２つのインバータ回路の一方は、直列接続された２つのｎ型ＭＯＳトランジスタを備え、前記コマンドが発せられた場合には、前記２つのｎ型ＭＯＳトランジスタはいずれも非導通状態に切り替えられる
ことを特徴とする請求項１および２記載の半導体記憶装置。
【請求項８】
前記第２ラッチ回路は、２つのインバータ回路を交差接続することにより構成され、
前記２つのインバータ回路の一方の入力端子は、転送ゲートを介してデータバスと接続され、
前記データバスは、データを保持するためのラッチ回路を備えると共に、前記コマンドが発せられた場合に非活性状態に切り替えられるように構成された
ことを特徴とする請求項１および２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの半導体記憶装置は、携帯電話端末やポータブル音楽プレーヤなどの携帯電子機器の他、様々な電子機器においてデータ記憶装置として使用されている。このような半導体記憶装置においては消費電力の低減が求められている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１９０６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下に説明する実施の形態の形態は、消費電力の低減を図ることが出来る半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００５】
以下に説明する実施の形態の半導体記憶装置は、メモリセルを配列してなるメモリセルアレイと、メモリセルアレイに対する読み出し動作又は書き込み動作を行うためにデータを一時保持する第１ラッチ回路と、外部との間のインタフェースに関する信号を一時保持するための第２ラッチ回路とを備える。制御回路は、メモリセルアレイ、第１ラッチ回路及び第２ラッチ回路を制御する。制御回路は、前記メモリセルアレイに対する動作が終了した後の状態において、前記第１ラッチ回路の動作を制限すると共に、外部から供給されるコマンドに基づいて前記第２ラッチ回路の動作を制限する
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）のブロック図である。
【図２】メモリセルアレイ１の構成例を示す。
【図３】第１の実施の形態における、ノーマルスタンバイ状態、及びディープスタンバイ状態における動作を示すフローチャートである。
【図４】第１の実施の形態における、ノーマルスタンバイ状態、及びディープスタンバイ状態における動作を示すタイミングチャートである。
【図５】インタフェースデータラッチ回路５の構成例を示す回路図である。
【図６】ノーマルスタンバイ状態からディープスタンバイ状態に移行する場合における信号の変化を示す。
【図７】ノーマルスタンバイ状態におけるインタフェースデータラッチ５の動作を示す。
【図８】ディープスタンバイ状態におけるインタフェースデータラッチ５の動作を示す。
【図９】第２の実施の形態において、ノーマルスタンバイ状態からディープスタンバイ状態に移行する場合における信号の変化を示す。
【図１０】第２の実施の形態において、ノーマルスタンバイ状態におけるインタフェースデータラッチ５の動作を示す。
【図１１】第２の実施の形態において、ディープスタンバイ状態におけるインタフェースデータラッチ５の動作を示す。
【発明を実施するための形態】
【０００７】
次に、実施の形態を、図面を参照して詳細に説明する。
［第１の実施の形態］
［概略構成］
図１は、第１の実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）のブロック図である。図１に示すように、不揮発性半導体記憶装置は、メモリチップ１００と、メモリコントローラ２００とを備える。メモリチップ１００は、後述するように、メモリセルアレイを備えた半導体チップである。また、メモリコントローラ２００は、メモリチップ１００を制御するための外部コントローラである。
【０００８】
メモリチップ１００は、メモリセルアレイ１、ワード線・選択ゲート線ドライバ２、カラムデコーダ３、内部データラッチ４、インタフェースデータラッチ５、センスアンプ回路６、データ入出力バッファ７、コマンドインタフェース回路８、ステートマシン１０、アドレスバッファ１１、書き込み制御回路１２、第１圧生成回路１３、第２電圧生成回路１４、第３電圧生成回路１５、及びウエル・ソース線電位制御回路１６を備えている。
【０００９】
メモリセルアレイ１は、図２に示すように、複数のＮＡＮＤセルユニットＮＵを有する。一つのＮＡＮＤセルユニットＮＵは、複数個直列に接続されたメモリセルＭＣ（ＭＣ０、ＭＣ１、…、ＭＣ３１）からなるメモリストリングＭＳと、このメモリストリングＭＳの両端に接続される選択ゲートトランジスタＳＧ１、ＳＧ２により構成されている。メモリセルＭＣは、データが消去された消去状態、及びデータが書き込まれた書込み状態を不揮発に記憶可能に構成されており、一例として、電荷蓄積膜としてのフローティングゲートを有するフローティングゲート構造を有している。
【００１０】
なお、最端部のメモリセルＭＣ０又はＭＣ３１と選択ゲートトランジスタＳＧ１又はＳＧ２との間に、ダミーセルを設けても良い。ダミーセルは、メモリセルＭＣと同一の構造を有していてよい。ダミーセルは、データ記憶には用いられない。
【００１１】
図示は省略するが、１つのメモリセルＭＣは、周知の通り、ドレインとソースとの間に形成されたゲート絶縁膜（トンネル絶縁膜）上に電荷蓄積層としてのフローティングゲート電極を有し、そのフローティングゲート電極上に、ゲート間絶縁膜を介してコントロールゲート電極を形成したものとすることができる。コントロールゲートは、ワード線ＷＬの１つに接続される。
【００１２】
選択ゲートトランジスタＳＧ２のソースはソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳＧ１のドレインはビット線ＢＬに接続されている。  ＮＡＮＤセルユニットＮＵ内のメモリセルＭＣの制御ゲートはそれぞれ異なるワード線ＷＬ（ＷＬ０、ＷＬ１、…、ＷＬ３１）に接続されている。選択ゲートトランジスタＳＧ１、ＳＧ２のゲートはワード線ＷＬと並行する選択ゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。１本のワード線ＷＬを共有する複数のメモリセルＭＣの集合は、１ページ或いは２ページを構成する。ワード線ＷＬと選択ゲート線ＳＧ１、ＳＧ２を共有する複数のＮＡＮＤセルユニット１０の集合は、データ消去の単位となるブロックＢＬＫを構成する。メモリセルアレイ１は、ビット線ＢＬの延びる方向に配列された複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１・・・）を有する。これらの複数のブロックＢＬＫを含むメモリセルアレイ１は、シリコン基板の一つのセルウェルＣＰＷＥＬＬ内に形成されている。
【００１３】
ワード線・選択ゲート線ドライバ２は、ロウアドレス信号に従って、指定されたワード線ＷＬ及び選択ゲート線ＳＧ１、ＳＧ２を選択する。カラムデコーダ３は、カラムアドレス信号に従って、指定されたカラムを駆動するための信号を発生させる。
【００１４】
内部データラッチ４は、メモリセルアレイ１からビット線ＢＬ及びセンスアンプ回路６を介して読み出された信号を一時保持すると共に、データ入出力バッファ７からインタフェースデータラッチ５を介して与えられたデータを一時保持する機能を有する。
【００１５】
インタフェースデータラッチ５は、カラムデコーダ３から与えられた信号の他、外部から与えられた制御信号を一時保持する機能を有する。また、インタフェースデータラッチ５は、メモリコントローラ２００からデータ入出力バッファ７を介して与えられたデータを内部データラッチ４に引き渡す前に一時保持する機能を有する。また、インタフェースデータラッチ５は、メモリセルアレイ１からビット線ＢＬ及びセンスアンプ回路６を介して読み出された信号を一時保持する機能も有する。
センスアンプ回路６は、ビット線ＢＬから読み出された信号を検知・増幅する機能を有する。データ入出力バッファ７は、メモリコントローラ２００から与えられたデータを一時保持すると共に、内部データラッチ４及びインタフェースデータラッチ５から与えられたデータを、外部に出力するために一時保持する機能を有する。
【００１６】
コマンドインタフェース回路８は、メモリコントローラ２００から与えられた制御信号（コマンド）を一時保持するとともに、受信したコマンドをステートマシン１０に転送する機能を有する。ステートマシン１０は、与えらえたコマンドに従い、ワード線・選択ゲート線ドライバ２、カラムデコーダ３、内部データラッチ４、インタフェースデータラッチ５、センスアンプ回路６、書き込み制御回路１２、第１電圧生成回路１３、及び第２電圧生成回路１４を制御する機能を有する。アドレスバッファ１１は、メモリコントローラ２００から与えられたアドレスデータを一時保持する機能を有する。また、書き込み制御回路１２は、与えられたアドレスデータ及び制御信号に従い、書き込み動作のシーケンスを制御する。
【００１７】
第１電圧生成回路１３は、メモリセルアレイ１への読み出し動作、書き込み動作又は消去動作を行う状態（アクティブ状態）において、各回路を動作させるための電圧を供給する回路である。また、第２電圧生成回路１０は、アクティブ状態が終了した後のノーマルスタンバイ状態において、インタフェースデータラッチ５、データ入出力バッファ７、コマンドインタフェース回路８、及びステートマシン１０に電圧を供給する回路である。
【００１８】
ノーマルスタンバイ状態においては、内部データラッチ４やアドレスバッファ１１などを含むいくつかの回路は、消費電力の低減のため休止状態にさせられる。第３電圧生成回路１５は、ノーマルスタンバイ状態の後のディープスタンバイ状態において、例えばコマンドインタフェース回路８にのみ電圧を供給する回路である。すなわち、第３電圧生成回路１５は、ディープスタンバイ状態への移行を指示するコマンドの発生の有無に拘わらず、電圧の発生を継続するように構成されている。ここで、ノーマルスタンバイ状態とは、アクティブ状態の終了後、読み出し／書き込み・／消去等の動作を指示するためのコマンドが発せられていない状態であり、内部データラッチ４などいくつかの回路が休止状態にされている状態である。ディープスタンバイ状態とは、メモリコントローラ２００からコマンドのみを受け付ける状態にあり、その他の回路は休止状態にさせられている状態である。
【００１９】
図１の構成の場合、内部データラッチ４は、メモリセルアレイ１からセンスアンプ回路６を介して読み出されたデータや、メモリセルアレイ１に書き込むためにメモリコントローラ２００から供給されたデータを一時保持する。したがって、ノーマルスタンバイ状態において内部データラッチ４の動作が停止し、電流の供給が抑制されると、内部データラッチ４の保持データは破壊される。しかし、内部データラッチ４の保持データが破壊されても、動作の再開後において、再開前の動作を繰り返すことにより同じデータを取得することができるので、問題はない。しかし、インタフェースデータラッチ５への電流の供給が抑制されその保持データが破壊されると、アクティブ状態に復帰後の動作に支障が生じる虞がある。
【００２０】
しかし、本実施の形態では、以下の構成により、インタフェースデータラッチ５の電流供給を抑制することを可能にしている。すなわち、本実施の形態では、メモリコントローラ２００からの制御信号（コマンド）に従い、インタフェースデータラッチ５への電流の供給も停止又は抑制するディープスタンバイ状態に移行する。これにより、インタフェースデータラッチ５の保持データは破壊される。しかし、メモリコントローラ２００は、各種動作の進捗を把握することが可能であるので、コマンドに従いインタフェースデータラッチ５の電流供給を停止する限り、各種動作の成否に影響は生じない。
【００２１】
次に、本実施の形態における、ノーマルスタンバイ状態、及びディープスタンバイ状態における動作を、図３及び図４を参照して説明する。図３は、アクティブ状態からノーマルスタンバイ状態を経てディープスタンバイ状態に移行し、更にノーマルスタンバイ状態を経てアクティブ状態に戻る場合の動作を示すフローチャートであり、図４は、そのタイミングチャートである。
【００２２】
アクティブ状態における各種動作（Ｓ１）が時刻ｔ１において終了すると、メモリチップ１００はノーマルスタンバイ状態に移行する（Ｓ２）。これにより、第１電圧生成回路１３の動作が停止又は制限され（Ｓ３）、更に内部データラッチ４はその動作を停止し、その内部を流れる電流も抑制される（Ｓ４）。一方、図４に示すように、ノーマルスタンバイ状態においても、第２電圧生成回路１４は駆動を継続しており、これにより電圧を供給されているインタフェースデータラッチ５も動作を継続している。
【００２３】
次のタイミング（時刻ｔ２）において、メモリコントローラ２００からディープスタンバイ状態を開始するためのコマンドＣＤＳが発せられる（Ｓ５）。これにより、第１電圧生成回路１３が、ディープスタンバイ状態への移行のため、一旦駆動を再開する（図４参照）。その後、時刻ｔ３において第２電圧生成回路１４の動作が停止又は制限され（Ｓ７）、これによりインタフェースデータラッチ５も、その電流供給を停止されたスタンバイ状態に移行する（Ｓ７）。これによりディープスタンバイ状態への移行が完了するので、次の時刻ｔ４では、第１電圧生成回路１３の動作も停止又は制限される。
【００２４】
その後、時刻ｔ５において、ノーマルスタンバイ状態への復帰を指示するコマンドＣＮＲが、メモリコントローラ２００から発せられる（Ｓ８）。これにより、まず第１電圧生成回路１３が、ノーマルスタンバイ状態への復帰動作のため、一旦駆動を再開され（図４参照）、インタフェースデータラッチ５は、スタンバイ状態からアクティブ状態に復帰する（Ｓ９）。これにより、ノーマルスタンバイ状態への復帰が完了するので、第１電圧生成回路１３は再び動作を停止する（図４参照）。一方、第２電圧生成回路１４は動作を開始する（Ｓ１０）。
【００２５】
その後、時刻ｔ８において、読み出し／書き込み／又は消去動作を指示するコマンドがメモリコントローラ２００から発せられると（Ｓ１１）、第１電圧生成回路１３が駆動を開始し（Ｓ１２）、内部データラッチ４の動作も開始される。これにより、アクティブ状態への復帰が完了する。
【００２６】
次に、図５を参照して、インタフェースデータラッチ５の構成例を、図５を参照して説明する。
【００２７】
図５において、インタフェースデータラッチ５は、ラッチ回路Ｌ１を備えている。ラッチ回路Ｌ１は、ｐ型ＭＯＳトランジスタＭＰ１〜ＭＰ４と、ｎ型ＭＯＳトランジスタＭＮ１〜４を備えている。ｐ型ＭＯＳトランジスタＭＰ１、ＭＰ２、ｎ型ＭＯＳトランジスタＭＮ２が１つのインバータを構成し、ｐ型ＭＯＳトランジスタＭＰ３、ＭＰ４、及びｎ型ＭＯＳトランジスタＭＮ３、ＭＮ４がもう１つのインバータを構成する。この２つのインバータが交差接続されることにより、ラッチ回路Ｌ１が構成されている。ラッチ回路Ｌ１中のノードＮ１（トランジスタＭＰ４、ＭＮ３のゲート）の信号を信号ＩＮＶと称し、ノードＮ２（トランジスタＭＰ２、ＭＮ２のゲート）の信号を信号ＬＡＴと称する。
【００２８】
トランジスタＭＮ１のソースは、ノードＮ１に接続され、ドレインにはデータバスＤＢＵＳが接続されている。また、ノードＮ２とデータバスＸＢＵＳとの間には、転送ゲートＴＧ１が接続されている。転送ゲートＴＧ１のゲートには、それぞれ信号ＸＮＬ、ＸＴＬが入力されている。なお、データバスＸＢＵＳは、データを保持するためのインバータＩＮ１、ＩＮ２が接続され、ラッチ回路を構成している。
【００２９】
トランジスタＭＰ１のゲートには、信号ＸＬＩが入力され、トランジスタＭＰ２には信号ＸＬＬが入力されている。  また、トランジスタＭＮ１のゲートには、信号ＸＴＩが入力され、トランジスタＭＮ４のゲートには、信号ＸＮＬが入力されている。
【００３０】
次に、この実施の形態において、ノーマルスタンバイ状態からディープスタンバイ状態に切り替わる場合のインタフェースラッチ５の動作を、図６〜図８を参照して説明する。図６は、各種信号のタイミングチャートであり、図７は、ノーマルスタンバイ状態におけるインタフェースデータラッチ５の状態を示す回路図であり、図８はディープスタンバイ状態におけるインタフェースデータラッチ５の状態を示す回路図である。
【００３１】
図６に示すように、ノーマルスタンバイ状態では、各種信号は図６の時刻ｔ２以前の状態にある。
データバスＸＢＵＳは、アクティブ状態では入力されるデータに応じて”Ｈ”と”Ｌ”の間で切り替わるが（不図示）、ノーマルスタンバイ状態では”Ｈ”に固定される。一方、データバスＤＢＵＳは、アクティブ状態では同様に入力されるデータに応じて、”Ｈ”と”Ｌ”の間で切り替わるが（不図示）、ノーマルスタンバイ状態では、フローティング状態に維持される。また、信号ＸＴＬ、ＸＬＬ、ＸＬＩはノーマルスタンバイ状態において”Ｌ”に設定されている。また、信号ＸＮＬは、ノーマルスタンバイ状態では”Ｈ”に設定されている。また、ノードＮ１、Ｎ２の信号ＩＮＶ、ＬＡＴは、一例としてそれぞれ”Ｈ”、”Ｌ”に設定される。
【００３２】
これにより、ノーマルスタンバイ状態では、トランジスタＭＰ１、ＭＰ２、ＭＰ３は導通状態となり（図７に丸印で示す）、一方、トランジスタＭＰ４は非導通状態となる（図７に×印で示す）。また、トランジスタＭＮ２は非導通状態となる一方、トランジスタＭＮ３、ＭＮ４は導通状態となる。ラッチ回路のデータは破壊されず保持され得るが、トランジスタがこのような導通状態にあると、トランジスタＭＮ１に流れるオフ電流Ｉｏｆｆ−Ｎ１は、比較的大きな値となる。一般的に、ｐ型ＭＯＳトランジスタに比べｎ型ＭＯＳトランジスタのオフ電流が大きくなる傾向にあるためである。一方、トランジスタＭＰ４を流れるオフ電流Ｉｏｆｆ−Ｐ１は、オフ電流Ｉｏｆｆ−Ｎ１に比べて小さい。このように、ノーマルスタンバイ状態では、オフ電流Ｉｏｆｆ−Ｎ１及びＩｏｆｆ−Ｐ１が流れるが、ラッチ回路にデータは保持され続ける。
【００３３】
時刻ｔ２において、このようなノーマルスタンバイ状態からディープスタンバイ状態に移行する場合、信号ＸＮＬは”Ｈ”から”Ｌ”に切り替わり、逆に信号ＸＬＩは”Ｌ”から”Ｈ”に切り替わる。
図８は、ディープスタンバイ状態におけるインタフェースデータラッチ５の状態を示している。上記ような信号の切り替わりにより、転送ゲートＴＧ１が導通状態に変化し、これにより、信号ＬＡＴが”Ｈ”に切り替わり、信号ＩＮＶは”Ｌ”に切り替わる。すなわち、インタフェースデータラッチ５の保持データは破壊される。
【００３４】
ただし、ディープスタンバイ状態においてインタフェースデータラッチ５に流れるオフ電流は、ノーマルスタンバイ状態においてインタフェースデータラッチ５に流れるオフ電流に比べ、大幅に抑制される。ディープスタンバイ状態では、トランジスタＭＮ３、ＭＮ４がいずれも非導通状態に切り替わる。トランジスタＭＮ３、ＭＮ４は、いずれもｎ型ＭＯＳトランジスタであるが直列接続されているため、そこに流れるオフ電流Ｉｏｆｆ−Ｎ３は、前述のＩｏｆｆ−Ｎ１よりも小さくなる。このため、全体としてオフ電流を小さくすることができる。
【００３５】
［効果］
以上説明したように、本実施の形態によれば、ディープスタンバイ状態に移行した場合に、内部データラッチの動作を制限することに加え、インタフェースデータラッチも動作の制限を行うことができる。これにより、消費電力を大幅に低減することができる。
【００３６】
［第２の実施の形態］
次に、第２の実施の形態に係る半導体記憶装置を、図９〜図１１を参照して説明する。この第２の実施の形態の半導体記憶装置の構成は、第１の実施の形態と同一（図１、図２、図５）である。また、基本的な動作（図３、図４）も同様である。ただし、この実施の形態では、ノーマルスタンバイ状態からディープスタンバイ状態に移行する場合におけるインタフェースデータラッチ５の動作が、第１の実施の形態（図６〜図８）とは異なっている。
【００３７】
ノーマルスタンバイ状態からディープスタンバイ状態に切り替わる場合の第２の実施の形態のインタフェースデータラッチ５の動作を、図９〜図１１を参照して説明する。図９は、各種信号のタイミングチャートであり、図１０は、ノーマルスタンバイ状態におけるインタフェースデータラッチ５の状態を示す回路図であり、図１１はディープスタンバイ状態におけるインタフェースデータラッチ５の状態を示す回路図である。
【００３８】
図９に示すように、ノーマルスタンバイ状態では、各種信号は図９の時刻ｔ２以前の状態にある。
データバスＸＢＵＳは、アクティブ状態では入力されるデータに応じて”Ｈ”と”Ｌ”の間で切り替わるが（不図示）、ノーマルスタンバイ状態では”Ｈ”に固定されている。一方、データバスＤＢＵＳは、アクティブ状態では同様に入力されるデータに応じて、”Ｈ”と”Ｌ”の間で切り替わるが（不図示）、ノーマルスタンバイ状態では、フローティング状態に維持される。
【００３９】
また、信号ＸＴＬ、ＸＬＬ、ＸＬＩはノーマルスタンバイ状態において”Ｌ”に設定されている。また、信号ＸＮＬは、ノーマルスタンバイ状態では”Ｌ”に設定されている。また、ノードＮ１、Ｎ２の信号ＩＮＶ、ＬＡＴは、それぞれ”Ｈ”、”Ｌ”、又は”Ｌ”、”Ｈ”に設定される。
【００４０】
これにより、ノーマルスタンバイ状態では、図１０に示すように、トランジスタＭＰ１、ＭＰ２、ＭＰ３は導通状態となり、一方、トランジスタＭＰ４は非導通状態となる。また、トランジスタＭＮ２は非導通状態となる一方、トランジスタＭＮ３、ＭＮ４は導通状態となる。ラッチ回路のデータは破壊されず保持され得るが、トランジスタがこのような導通状態にあると、トランジスタＭＮ１に流れるオフ電流Ｉｏｆｆ−Ｎ４は、比較的大きな値となる。
【００４１】
一方、トランジスタＭＰ４を流れるオフ電流Ｉｏｆｆ−Ｐ３は、オフ電流Ｉｏｆｆ−Ｎ４に比べて小さい。このように、ノーマルスタンバイ状態では、オフ電流Ｉｏｆｆ−Ｎ４及びＩｏｆｆ−Ｐ３が流れるが、ラッチ回路にデータは保持され続ける。
【００４２】
時刻ｔ２において、このようなノーマルスタンバイ状態からディープスタンバイ状態に移行する場合、信号ＸＬＩ、ＸＬＬは”Ｌ”から”Ｈ”に切り替わる。
図１１は、ディープスタンバイ状態におけるインタフェースデータラッチ５の状態を示している。上記ような信号の切り替わりにより、トランジスタＴＰ１、ＴＰ２、ＴＰ３がいずれも非導通状態に切り替わり、これによりノードＮ１、Ｎ２はいずれもフローティング状態に切り替わる。すなわち、すなわち、インタフェースデータラッチ５の保持データは破壊される。なお、データバスＸＢＵＳのラッチ回路ＩＮ１、ＩＮ２も非活性状態に切り替えられ、これによりデータバスＸＢＵＳもフローティング状態に切り替えられる。
【００４３】
この場合、ディープスタンバイ状態においてインタフェースデータラッチ５に流れるオフ電流は、ノーマルスタンバイ状態においてインタフェースデータラッチ５に流れるオフ電流に比べ、大幅に抑制される。ディープスタンバイ状態では、トランジスタＭＰ１〜４が全て非導通状態に切り替えられるので、オフ電流は非常に小さくなる。ｎ型ＭＯＳトランジスタＭＮ４が導通状態にあるが、その上流側のｐ型ＭＯＳトランジスタが全て非導通状態であるので、ｎ型ＭＯＳトランジスタＭＮ３に流れるオフ電流は僅かである。
この実施の形態によっても、第１の実施の形態と同様の効果を奏することができる。
【００４４】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１００・・・メモリチップ、  ２００・・・メモリコントローラ、  １・・・メモリセルアレイ、  ２・・・ワード線・選択ゲート線ドライバ、３・・・カラムデコーダ、  ４・・・内部データラッチ、  ５・・・インタフェースデータラッチ、  ６・・・センスアンプ回路、  ７・・・データ入出力バッファ、８・・・コマンドインタフェース回路、  １０・・・ステートマシン、  １１・・・アドレスバッファ、１２・・・書き込み制御回路、  １３・・・第１圧生成回路、  １４・・・第２電圧生成回路、  １５・・・第３電圧生成回路、  １６・・・ウエル・ソース線電位制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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