(57)【要約】【課題】本発明は、圧縮データを用いた動画像表示における処理効率を向上させることができる遊技機を提供する。【解決手段】パチンコ機１０の表示制御部６０は、デジタル画像データ７３０を圧縮画像データとして記録した擬似ＲＯＭデバイス６５０と、動画像に用いられるデジタル画像データ７３０を指定する描画制御部６１０と、擬似ＲＯＭデバイス６５０からデジタル画像データ７３０を読み出すパラレルインタフェース６４０と、その読み出したデータを一時的に記憶するバッファメモリ６７５と、その記憶されたデータを伸張する伸張エンジン６７６と、パラレルインタフェース６４０による読み出しの一時停止および再開を制御する伸張コントローラ６７２とを備える。【選択図】図３
2014155736.tif 000002
【特許請求の範囲】
【請求項１】
遊技機の表示画面に動画像を表示させる映像信号を出力する遊技機用制御装置であって、
前記映像信号に用いられるデジタル画像データを圧縮した圧縮画像データを記録したメモリデバイスと、
前記メモリデバイスに記録された圧縮画像データを指定する画像指定部と、
前記画像指定部によって指定された圧縮画像データを前記メモリデバイスから読み出すリード処理を実行する画像リード部と、
前記画像リード部によって前記メモリデバイスから読み出された圧縮画像データを、一時的に記憶するバッファメモリと、
前記バッファメモリに記憶されている圧縮画像データを、前記デジタル画像データへと伸張する画像伸張部と、
前記バッファメモリの記憶容量に応じたデータ量が前記画像リード部によって前記メモリデバイスから読み出される毎に、前記リード処理の進行を一時的に停止するリード停止部と、
前記バッファメモリに記憶されている圧縮画像データの全てが前記画像伸張部に受け渡された場合、前記リード停止部によって停止されたリード処理の進行を再開するリード再開部と
を備える遊技機用制御装置。
【請求項２】
前記リード停止部は、前記バッファメモリの記憶容量以内のデータ量であって、前記メモリデバイスに対して読み出しアクセス可能なデータ単位を整数倍したデータ量が、前記画像リード部によって前記メモリデバイスから読み出される毎に、前記リード処理の進行を一時的に停止する請求項１記載の遊技機用制御装置。
【請求項３】
請求項１または２記載の遊技機用制御装置であって、更に、
前記バッファメモリおよび前記画像伸張部を構成する複数の伸張ラインと、
前記画像リード部によって前記メモリデバイスから読み出された圧縮画像データを、前記複数の伸張ラインにおける前記バッファメモリの各々に分配するデータ分配部と、
前記複数の伸張ラインにおける前記画像伸張部の各々によって伸張されたデータから前記デジタル画像データを合成するデータ合成部と
を備える遊技機用制御装置。
【請求項４】
請求項１ないし３のいずれか記載の遊技機用制御装置であって、
前記画像リード部は、パラレル転送でデータをやり取りするパラレルインタフェースを含み、
前記メモリデバイスは、
前記圧縮画像データが記録され、シリアル転送でデータをやり取りするＮＡＮＤ型フラッシュメモリと、
前記ＮＡＮＤ型フラッシュメモリと前記パラレルインタフェースとの間のデータ転送を中継する中継部と
を含む遊技機用制御装置。
【請求項５】
請求項１ないし４のいずれか記載の遊技機用制御装置を備える遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動画像を表示する表示画面を備える遊技機に関する。
【背景技術】
【０００２】
パチンコ機やスロットマシンなどの遊技機には、液晶ディスプレイなどの画像表示装置に動画像を表示させることによって遊技の興趣を高めたものが知られている。動画像表示の一つである描画表示は、内蔵ストレージに予め記録したキャラクタデータを用いて複数の静止画像を生成し、これら複数の静止画像を連続的に表示することによって動画像表示を実現する。また、動画像表示の一つである再生表示は、内蔵ストレージに予め記録したムービデータから複数のフレームを再生し、これら複数のフレームを連続的に表示することによって動画像表示を実現する。
【０００３】
動画像表示の趣向を凝らすに連れて、動画像の元となるキャラクタデータやムービデータ等のデジタル画像データのデータ量は増大する。従来、内蔵ストレージのデータ記憶領域を節約するために、デジタル動画データを圧縮して内蔵ストレージに記憶した遊技機が提案されていた。下記特許文献１には、デジタル画像データを圧縮して内蔵ストレージに記憶した遊技機が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−８４８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来、遊技の進行状態と動画像表示の表示内容との間にズレが生じてしまうことを避けつつ、大容量化した圧縮データを非圧縮データへと伸張して動画像表示を行うことについて十分な考慮がなされていなかった。例えば、圧縮データを記録した内臓ストレージから一度に読み出し可能なデータ量と、圧縮データを伸張する回路で一度に受け入れ可能なデータ量とが異なる場合、遊技の進行状態と動画像表示の表示内容との間にズレが生じないようにデータ転送を処理する必要性があった。
【０００６】
本発明は、上記した課題を踏まえ、圧縮データを用いた動画像表示における処理効率を向上させることができる遊技機を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］
適用例１の遊技機用制御装置は、遊技機の表示画面に動画像を表示させる映像信号を出力する遊技機用制御装置であって、前記映像信号に用いられるデジタル画像データを圧縮した圧縮画像データを記録したメモリデバイスと、前記メモリデバイスに記録された圧縮画像データを指定する画像指定部と、前記画像指定部によって指定された圧縮画像データを前記メモリデバイスから読み出すリード処理を実行する画像リード部と、前記画像リード部によって前記メモリデバイスから読み出された圧縮画像データを、一時的に記憶するバッファメモリと、前記バッファメモリに記憶されている圧縮画像データを、前記デジタル画像データへと伸張する画像伸張部と、前記バッファメモリの記憶容量に応じたデータ量が前記画像リード部によって前記メモリデバイスから読み出される毎に、前記リード処理の進行を一時的に停止するリード停止部と、前記バッファメモリに記憶されている圧縮画像データの全てが前記画像伸張部に受け渡された場合、前記リード停止部によって停止されたリード処理の進行を再開するリード再開部とを備えることを特徴とする。適用例１の遊技機用制御装置によれば、メモリデバイスからのデジタル画像データの読み出しが、バッファメモリの記憶容量に応じて分割して実行されるため、バッファメモリの記憶容量よりも大きなデジタル画像データを伸張して動画像表示に用いることができる。
【０００９】
また、遊技機では、始動入賞口に球を入賞させると電気的抽選が行われ、その画像表示装置では、抽選された結果が数十秒かけて遊技者に演出表示される。近年では、大画面や高解像表示の画像表示に慣れた遊技者を満足させるために、遊技機においても大画面化や高解像度化、画像の複雑化などの手法が採られる。その観点からすると、適用例１の遊技機用制御装置によれば、大容量のデジタル画像データを伸張して動画像表示に用いることによって、遊技進行に同期させた動画像表示の興趣を向上させることができる。また、近年では、動画像表示や電飾による演出によって遊技機の消費電力は増加する一方である。
そのため、一時に、複数の遊技機において抽選に当選した場合には、これらの遊技機が設置されたホールの電力容量を超えてしまい、遊技機に供給される電力が瞬停してしまう虞もあった。この問題に対しても、適用例１の遊技機用制御装置によれば、電飾による演出に頼ることなく、大容量のデジタル画像データを伸張した動画像表示によって、遊技進行に同期させた動画像表示の興趣を向上させることができる。
【００１０】
［適用例２］適用例１の遊技機用制御装置であって、前記リード停止部は、前記バッファメモリの記憶容量以内のデータ量であって、前記メモリデバイスに対して読み出しアクセス可能なデータ単位を整数倍したデータ量が、前記画像リード部によって前記メモリデバイスから読み出される毎に、前記リード処理の進行を一時的に停止するとしても良い。適用例２の遊技機用制御装置によれば、メモリデバイスからのデジタル画像データの読み出しが、メモリデバイスに対して読み出しアクセス可能なデータ単位で、バッファメモリの記憶容量に応じて分割して実行されるため、デジタル画像データの読み出しから伸張までの処理効率を向上させることができる。
【００１１】
［適用例３］適用例１または２の遊技機用制御装置であって、更に、前記バッファメモリおよび前記画像伸張部を構成する複数の伸張ラインと、前記画像リード部によって前記メモリデバイスから読み出された圧縮画像データを、前記複数の伸張ラインにおける前記バッファメモリの各々に分配するデータ分配部と、前記複数の伸張ラインにおける前記画像伸張部の各々によって伸張されたデータから前記デジタル画像データを合成するデータ合成部とを備えるとしても良い。適用例３の遊技機用制御装置によれば、デジタル画像データの非圧縮データへの伸張を、複数の伸張ラインに分散させることができるため、デジタル画像データの伸張処理の速度を向上させることができる。
【００１２】
［適用例４］適用例１ないし３のいずれかの遊技機用制御装置であって、前記画像リード部は、パラレル転送でデータをやり取りするパラレルインタフェースを含み、前記メモリデバイスは、前記圧縮画像データが記録され、シリアル転送でデータをやり取りするＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリと前記パラレルインタフェースとの間のデータ転送を中継する中継部とを含むとしても良い。適用例４の遊技機用制御装置によれば、大容量化したデジタル画像データに対応可能な記憶領域を、ＮＡＮＤ型フラッシュメモリによって確保することができる。
【００１３】
なお、本発明の態様は、遊技機用制御装置に限るものではなく、遊技機用制御装置を備える遊技機や、遊技機において圧縮データを非圧縮データに伸張する方法、遊技機用制御装置を制御するためのコンピュータプログラムなどの種々の態様に適用することが可能である。なお、本発明が適用される遊技機は、パチンコ機およびスロットマシンを含む。
【図面の簡単な説明】
【００１４】
【図１】パチンコ機１０の全体構成を示す正面図である。
【図２】パチンコ機１０の電気的な概略構成を示すブロック図である。
【図３】パチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。
【図４】表示制御部６０における擬似ＲＯＭデバイス６５０の詳細構成を主に示すブロック図である。
【図５】中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。
【図６】表示制御部６０の伸張コントローラ６７２によって実行される伸張制御処理を示すフローチャートである。
【図７】擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行される起動処理を示すフローチャートである。
【図８】擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるリード中継処理を示すフローチャートである。
【図９】擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。
【図１０】擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるテーブル更新処理を示すフローチャートである。
【図１１】第２の実施例のパチンコ機１０における擬似ＲＯＭデバイス６５０の詳細構成を主に示すブロック図である。
【図１２】第２の実施例において擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。
【図１３】他の実施形態における中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。
【発明を実施するための形態】
【００１５】
以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用したパチンコ機について説明する。
【００１６】
Ａ．第１の実施例：
Ａ−１．パチンコ機１０の全体構成：
本発明の実施例の一つであるパチンコ機１０の構成について説明する。図１は、パチンコ機１０の全体構成を示す正面図である。パチンコ機１０は、パチンコ店のいわゆる島設備に固定される外枠２０と、外枠２０に嵌め込まれる内枠３０と、内枠３０の中央上寄りに嵌め込まれ遊技球による遊技が行われる遊技パネル４０と、遊技パネル４０の前面を覆うガラス板を有し内枠３０に開閉可能に軸着されるガラス枠５０と、プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット８０とを備える。
【００１７】
パチンコ機１０の遊技パネル４０は、遊技球の入賞を受け付ける入賞口４４と、遊技の演出として映像の表示を行う液晶ディスプレイ（ＬＣＤ）４２と、遊技の演出として発光する発光ダイオード（ＬＥＤ）４６２を複数内蔵する電飾部４６と、遊技の演出としてキャラクタ人形を動かす演出駆動部４５と、遊技者に遊技の演出態様を選定させるために遊技者がかざした手の赤外線を感知する演出センサ４７とを備える。入賞口４４は、入賞口４４に入賞した遊技球を検知する遊技球センサ４４２と、入賞口４４への遊技球の導入経路を拡縮する入賞口駆動部４４４とを備える。なお、本実施例では、遊技球センサ４４２は、渦電流方式のセンサを含み、入賞口駆動部４４４は、ソレノイド（図示しない）を動力源として駆動する機構を含み、演出駆動部４５は、ステップモータ（図示しない）を動力源として駆動する機構を含む。
【００１８】
パチンコ機１０のガラス枠５０は、遊技の演出として高音域の音声を出力するスピーカ５５と、遊技の演出として発光する発光ダイオード（ＬＥＤ）５６２を複数内蔵する電飾部５６とを備える。パチンコ機１０の内枠３０は、遊技パネル４０に遊技球を発射するための遊技者による操作を受け付けるハンドル３２と、遊技の演出として低音域の音声を出力するスピーカ３４と、遊技者に遊技の演出態様を選定させるために遊技者からのボタン入力を検知する演出センサ３６とを備える。
【００１９】
図２は、パチンコ機１０の電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技球センサ４４２からの入力に基づいて遊技の進行を制御する主制御基板４１０と、主制御基板４１０からの指示である主コマンドに基づいて遊技の進行に応じた各部の演出を制御する周辺制御基板４２０と、周辺制御基板４２０からの指示である表示コマンドに基づいてＬＣＤ４２に表示される動画像の表示態様を制御する表示制御部６０と、周辺制御基板４２０からの指示である階調コマンドに基づいてＬＥＤ４６２の輝度階調を制御するパネル電飾基板４３０と、周辺制御基板４２０からの各種信号をパチンコ機１０の各部に分配する周辺分配基板４４０と、周辺分配基板４４０を介した周辺制御基板４２０からの指示に基づいてＬＥＤ５６２の輝度階調を制御する枠電飾基板４５０と、主制御基板４１０からの指示である払出コマンドに基づいて遊技球の払い出しを制御する払出制御基板３１０とを備える。主制御基板４１０、周辺制御基板４２０、パネル電飾基板４３０、周辺分配基板４４０、表示制御部６０、枠電飾基板４５０、払出制御基板３１０の各回路基板は、図１に示した内枠３０の裏面側（図示しない）に備えられる。
【００２０】
本実施例では、主制御基板４１０，周辺制御基板４２０，表示制御部６０，払出制御基板３１０は、種々の演算処理を実行するＣＰＵと、ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Read Only Memory、以下、「ＲＯＭ」という）と、ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Random Access Memory、以下、「ＲＡＭ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。本実施例では、パネル電飾基板４３０，周辺分配基板４４０，枠電飾基板４５０は、各回路基板の機能に応じた大規模集積回路（Large Scale Integration、以下、「ＬＳＩ」という）などの各回路基板の機能に応じた電子部品が実装された電子回路を備える。
【００２１】
主制御基板４１０から周辺制御基板４２０に送信される主コマンドは、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示する情報を含む。主制御基板４１０から主コマンドを受信した周辺制御基板４２０は、主コマンドに基づいてＬＣＤ４２，ＬＥＤ４６２，ＬＥＤ５６２，スピーカ３４，スピーカ５５，演出駆動部４５などの演出実行部でそれぞれ実施される演出を決定し、各演出実行部に応じた種々の信号を出力する。周辺制御基板４２０から表示制御部６０に対する信号は、ＬＣＤ４２に表示すべき映像の内容を表示制御部６０に指示する表示コマンドを含む。周辺制御基板４２０からパネル電飾基板４３０に対する信号は、ＬＥＤ４６２の発光態様を指定した階調コマンドを含む。
【００２２】
Ａ−２．パチンコ機１０における表示制御部６０の詳細構成：
図３は、パチンコ機１０における表示制御部６０の電気的構成を主に示すブロック図である。表示制御部６０は、遊技機専用に設計された遊技機用制御装置を含み、本実施では、表示制御部６０は、周辺制御基板４２０およびＬＣＤ４２とは別体の電子回路基板として構成されているが、周辺制御基板４２０と一体的に構成されても良いし、ＬＣＤ４２と一体的に構成されても良い。
【００２３】
表示制御部６０は、周辺制御基板４２０からの表示コマンドに基づいて表示制御部６０の各部を制御する描画制御部６１０と、ＬＣＤ４２における動画像表示に用いられるデジタル画像データ７３０が記録されたＲＯＭとして機能する擬似ＲＯＭデバイス６５０と、擬似ＲＯＭデバイス６５０とのデータのやり取りをパラレル転送方式で行うパラレルインタフェース６４０と、描画制御部６１０からのＶＤＰコマンドに基づいて、ＬＣＤ４２を駆動する映像信号を擬似ＲＯＭデバイス６５０のデジタル画像データ７３０から生成する画像表示プロセッサ（Video Display Processor、ＶＤＰ）６２０とを備える。本実施例では、表示制御部６０の描画制御部６１０は、ＣＰＵ，ＲＯＭ，ＲＡＭなどの電子部品を備えるコンピュータである。本実施例では、表示制御部６０のＶＤＰ６２０がＬＣＤ４２に出力する映像信号は、ＲＧＢ(Red Green Blue)信号と、ＳＹＮＣ（同期）信号とを含む。本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、キャラクタデータやムービデータ等の動画表示の元となるデータを含み、圧縮された圧縮画像データとして記録されている。表示制御部６０の擬似ＲＯＭデバイス６５０についての詳細は後述する。
【００２４】
表示制御部６０は、デジタル画像データ７３０を圧縮画像データから非圧縮データへと伸張（展開，解凍）するために、伸張コントローラ６７２と、データ分配回路６７４と、バッファメモリ６７５および伸張エンジン６７６を構成する複数の伸張ラインと、データ合成回路６７８とを備える。表示制御部６０の伸張コントローラ６７２は、本実施例では、ＣＰＵ，ＲＯＭ，ＲＡＭを備えるコンピュータである。伸張コントローラ６７２は、伸張すべきデジタル画像データ７３０が格納された先頭アドレスとそのデータ量とを示す情報を含む伸張コマンドを、描画制御部６１０から受け取ると、擬似ＲＯＭデバイス６５０からのデータの読み出しを指示するリードコマンドを、パラレルインタフェース６４０に送信する。伸張コントローラ６７２の動作についての詳細は後述する。
【００２５】
パラレルインタフェース６４０によって擬似ＲＯＭデバイス６５０から読み出されたデジタル画像データ７３０は、データ分配回路６７４によって複数のデータに分割され、複数のバッファメモリ６７５に振り分けられる。本実施例では、バッファメモリ６７５および伸張エンジン６７６を構成する伸張ラインは、四系統の回路として用意されており、バッファメモリ６７５は、それぞれ３キロバイト（ＫＢ）の記録容量を有する。これによって、四系統で合計１２ＫＢの総バッファ容量が構成される。本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、伸張コントローラ６７２の制御の下で、パラレルインタフェース６４０によって、一つのリードコマンド毎に１２ＫＢ単位で読み出され、読み出されたデジタル画像データ７３０は、データ分配回路６７４によって、先頭データから３ＫＢずつに四分割され、四つのバッファメモリ６７５にそれぞれ振り分けられる。
【００２６】
表示制御部６０の伸張エンジン６７６は、デジタル画像データ７３０の圧縮形式に対応した専用のデータ伸張回路である。本実施例では、バッファメモリ６７５に格納されたデータは、ＦＩＦＯ（First In, First Out、先入れ先出し）方式で伸張エンジン６７６に受け渡され、伸張エンジン６７６によって順次伸張される。本実施例では、バッファメモリ６７５に格納されたデータの全てが伸張エンジン６７６に受け渡されると、その旨が空フラグによってバッファメモリ６７５の各々から伸張コントローラ６７２に通知される。
本実施例では、バッファメモリ６７５に格納されたデータの全てが伸張エンジン６７６によって伸張されると、その旨が出力完了フラグによって伸張エンジン６７６の各々から伸張コントローラ６７２に通知される。本実施例では、複数の伸張エンジン６７６によって伸張された複数のデジタル画像データ７３０は、データ合成回路６７８によって一連のデジタル画像データ７３０として合成される。
【００２７】
表示制御部６０は、伸張されたデジタル画像データ７３０をＶＤＰ６２０で利用可能に保存しておくために、データ合成回路６７８によって合成されたデジタル画像データ７３０を記憶する二つの伸張ＲＡＭ６３６，６３８と、伸張ＲＡＭ６３６，６３８の各々に対してデータ合成回路６７８およびＶＤＰ６２０とのメモリバス接続を切り替えるバススイッチ回路６３４とを備える。本実施例では、表示制御部６０のバススイッチ回路６３４は、データ合成回路６７８による伸張ＲＡＭ６３６，６３８の一方に対するメモリアクセスと、ＶＤＰ６２０による伸張ＲＡＭ６３６，６３８の他方に対するメモリアクセスとを同時に実行可能に、描画制御部６１０からの指示に基づいて伸張ＲＡＭ６３６，６３８の各々に対するメモリバス接続を切り替える。バススイッチ回路６３４によるメモリバス接続の切り替えによって、伸張ＲＡＭ６３６，６３８におけるアドレス空間の各々は、ＶＤＰ６２０がメモリアクセスに用いる同じ論理ブロックアドレス空間に共通して対応付けられ、伸張ＲＡＭ６３６，６３８は、ＶＤＰ６２０からは単一のＲＡＭとして認識される。これによって、データ合成回路６７８によるデジタル画像データ７３０の書き込みと、ＶＤＰ６２０によるデジタル画像データ７３０の読み出しとが同時に実行可能となり、圧縮されたデジタル画像データ７３０を擬似ＲＯＭデバイス６５０からＶＤＰ６２０に対して効率良く伸張および伝送することができる。
【００２８】
Ａ−３．表示制御部６０における擬似ＲＯＭデバイス６５０の詳細構成：
図４は、表示制御部６０における擬似ＲＯＭデバイス６５０の詳細構成を主に示すブロック図である。表示制御部６０の擬似ＲＯＭデバイス６５０は、遊技機専用に設計された遊技機用メモリデバイスであり、デジタル画像データ７３０が記録されシリアル転送でデータをやり取りするＮＡＮＤ型フラッシュメモリ（NAND type flash memory）６６０と、ＮＡＮＤ型フラッシュメモリ６６０とのデータのやり取りをシリアル転送方式で行うシリアルインタフェース６５７と、擬似ＲＯＭデバイス６５０の各部を制御する中継ＣＰＵ６５２と、中継ＣＰＵ６５２の動作が規定された中継プログラム７１０を予め記憶する中継メモリ６５６と、中継ＣＰＵ６５２が取り扱うデータを一時的に記憶する中継ＲＡＭ６５４と、ＲＯＭデバイスとしてパラレルインタフェース６４０とのデータのやり取りを行う擬似ＲＯＭインタフェース６５８とを備える。本実施例では、擬似ＲＯＭデバイス６５０は、ＮＡＮＤ型フラッシュメモリ６６０と共に、中継ＣＰＵ６５２，中継ＲＡＭ６５４，中継メモリ６５６，擬似ＲＯＭインタフェース６５８，シリアルインタフェース６５７を、単一のパッケージとして、電気的絶縁性を有する樹脂で封止した電子部品である。擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２の動作の詳細については後述する。
【００２９】
擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６５８は、表示制御部６０へと電気的に接続される種々の端子の一つとして、ＮＡＮＤ型フラッシュメモリ６６０に対するデータ書き込みの可否を示すライト信号の入力を受け付けるライト端子６５９を備える。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０において、擬似ＲＯＭインタフェース６５８のライト端子６５９は、グランドに接続されることによって、ライト端子６５９に入力されるライト信号は、二値信号の「ローレベル（０）」に常時維持される。
【００３０】
擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０は、一連の物理ブロックアドレスが物理的なメモリ配列順にそれぞれ割り当てられた複数の物理データブロックを有する。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、物理データブロックあたり６４ページの記憶領域が構成され、一ページあたり２０４８バイト（すなわち２ＫＢ）のユーザデータ領域と６４バイトの冗長領域とが構成されている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０は、一ページ単位（すなわち２ＫＢ単位）で、データの読み出しおよび書き込みを受け付けるように設計されている。ＮＡＮＤ型フラッシュメモリ６６０の物理データブロックには、物理的にデータの記録が可能な「良ブロック」と、物理的にデータの記録が不可能な「不良ブロック」とが含まれる。デジタル画像データ７３０は、良ブロックにおけるユーザデータ領域に格納されている。本実施例では、物理ブロックが不良ブロックである場合には、その物理ブロックの冗長領域に、不良ブロックを示すフラグが書き込まれている。本実施例では、擬似ＲＯＭデバイス６５０のデジタル画像データ７３０は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６５８とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）によって記録される。
【００３１】
擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、擬似ＲＯＭインタフェース６５８とＮＡＮＤ型フラッシュメモリ６６０との間におけるアドレス対応が規定されたアドレス対応テーブル７２０が予め記録されている。アドレス対応テーブル７２０は、ＮＡＮＤ型フラッシュメモリ６６０におけるデジタル画像データ７３０の格納状態に応じて、擬似ＲＯＭデバイス６５０に搭載された個々のＮＡＮＤ型フラッシュメモリ６６０毎に予め用意されたデータである。本実施例では、アドレス対応テーブル７２０は、デジタル画像データ７３０が記録された良ブロックよりも先行する物理ブロックアドレスが割り当てられた良ブロックにおけるユーザデータ領域に格納されている。
【００３２】
図５は、中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。アドレス対応テーブル７２０には、パラレルインタフェース６４０がデータのやり取りに用いる一連の論理ブロックアドレス７２２と、ＮＡＮＤ型フラッシュメモリ６６０における一連の物理ブロックアドレス７２４と、各物理ブロックアドレスが良ブロックか不良ブロックであるかを示すブロック状態７２６と、各物理ブロックアドレスに記録されている格納データ７２８とが示され、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスに対応付けられている。
【００３３】
本実施例では、ＮＡＮＤ型フラッシュメモリ６６０は、一万個の物理データブロックを有し、これらの物理データブロックには、「ＰＢＡ００００」から「ＰＢＡ９９９９」までの一万個の物理ブロックアドレスが、ＮＡＮＤ型フラッシュメモリ６６０における物理的なメモリ配列順にそれぞれ割り当てられている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０には、９８００個分の物理データブロックのデータ量に相当する「ＧＤ００００」から「ＧＤ９７９９」までの符号で示すデジタル画像データ７３０が記録されている。本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０のデータ量に合わせて、「ＬＢＡ００００」から「ＬＢＡ９７９９」までの９８００個の論理ブロックアドレスが用意されている。
【００３４】
本実施例では、デジタル画像データ７３０は、アドレス対応テーブル７２０に続いて、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロック以降に記録すべきデータは、その不良ブロックに後続する良ブロック以降に順次記録されている。図５に示す例では、最初の良ブロックである物理ブロックアドレスＰＢＡ００００の物理データブロックには、アドレス対応テーブル７２０が記録されている。図５に示す例では、アドレス対応テーブル７２０が記録された良ブロックに後続する良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックを飛ばして、後続の良ブロックである物理ブロックアドレスＰＢＡ０００５の物理データブロックにデジタル画像データ「ＧＤ０００３」が記録され、後続のデジタル画像データは、同様に順次記録されている。
【００３５】
本実施例では、一連の論理ブロックアドレス７２２は、デジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスを昇順に並べた一連の物理ブロックアドレスに順次対応付けられている。図５に示す例では、論理ブロックアドレスＬＢＡ００００は、物理ブロックアドレスＰＢＡ０００１に対応付けられ、論理ブロックアドレスＬＢＡ０００１は、物理ブロックアドレスＰＢＡ０００２に対応付けられ、論理ブロックアドレスＬＢＡ０００２は、物理ブロックアドレスＰＢＡ０００３に対応付けられ、論理ブロックアドレスＬＢＡ０００３は、不良ブロックである物理ブロックアドレスＰＢＡ０００４を飛ばして、物理ブロックアドレスＰＢＡ０００５に対応付けられ、後続の論理ブロックアドレスは、同様に物理ブロックアドレスに順次対応付けられている。
【００３６】
Ａ−４．第１の実施例におけるパチンコ機１０の動作：
図６は、表示制御部６０の伸張コントローラ６７２によって実行される伸張制御処理を示すフローチャートである。表示制御部６０の伸張コントローラ６７２は、描画制御部６１０から伸張コマンドが出力されると、図６に示す伸張制御処理を開始する。
【００３７】
伸張コントローラ６７２は、図６に示す伸張制御処理を開始すると、描画制御部６１０から伸張コマンドを受信する（ステップＳ６１０）。本実施例では、描画制御部６１０からの伸張コマンドには、論理ブロックアドレス７２２を用いて擬似ＲＯＭデバイス６５０上の先頭アドレスと、そのデータ量とが指定されており、これによって、擬似ＲＯＭデバイス６５０から読み出して伸張すべきデジタル画像データ７３０が特定される。
【００３８】
伸張コントローラ６７２は、伸張コマンドを受信した後（ステップＳ６１０）、擬似ＲＯＭデバイス６５０からのデジタル画像データ７３０の読み出しを指示するリードコマンドを準備する（ステップＳ６２０）。このリードコマンドで読み出し指示されるデジタル画像データ７３０のデータ量は、複数のバッファメモリ６７５の総バッファ容量以内のデータ量であって、擬似ＲＯＭデバイス６５０におけるＮＡＮＤ型フラッシュメモリ６６０のページ容量を整数倍したデータ量で指定されている。本実施例では、複数のバッファメモリ６７５によって１２ＫＢの総バッファ容量が構成され、ＮＡＮＤ型フラッシュメモリ６６０のページ容量は２ＫＢであることから、ベージ容量を六倍した１２ＫＢのデジタル画像データ７３０が、一回のリードコマンドで、読み出し指示される。例えば、伸張コマンドに６４ＫＢのデジタル画像データ７３０が指定された場合、伸張コントローラ６７２は、その６４ＫＢのうちの最初の１２ＫＢをリードコマンドで読み出し指示する。
【００３９】
伸張コントローラ６７２は、リードコマンドを準備した後（ステップＳ６２０）、そのリードコマンドをパラレルインタフェース６４０に送信する（ステップＳ６３０）。その後、伸張コントローラ６７２は、伸張コマンドによって読み出し指定されたデジタル画像データ７３０の全てについて、パラレルインタフェース６４０にリードコマンドを送信したか否かを判断する（ステップＳ６４０）。
【００４０】
全データについてリードコマンドを送信していない場合、例えば、伸張コマンドに指定された６４ＫＢのデータ量のうち、最初の１２ＫＢについてのリードコマンドしか送信していない場合（ステップＳ６４０）、伸張コントローラ６７２は、擬似ＲＯＭデバイス６５０からバッファメモリ６７５に読み出されたデジタル画像データ７３０の全てが、伸張エンジン６７６へと受け渡されたか否かを判断する（ステップＳ６５０）。本実施例では、伸張コントローラ６７２は、バッファメモリ６７５から空フラグとして出力される値に基づいて、バッファメモリ６７５の全データが伸張エンジン６７６へと受け渡されたか否かを判断する。
【００４１】
バッファメモリ６７５上の全データが伸張エンジン６７６へと受け渡された場合（ステップＳ６５０）、伸張コントローラ６７２は、リードコマンドで読み出し指示されていない後続のデジタル画像データ７３０についてリードコマンドを準備する（ステップＳ６６０）。例えば、伸張コマンドに指定された６４ＫＢのデータ量のうち、最初の１２ＫＢについてのリードコマンドしか送信していない場合、伸張コントローラ６７２は、先行のリードコマンドで指定されたデータに後続する１２ＫＢについてのリードコマンドを準備する。伸張コントローラ６７２は、後続のデータについてのリードコマンドを準備した後（ステップＳ６６０）、そのリードコマンドをパラレルインタフェース６４０に送信する（ステップＳ６３０）。その後、伸張コントローラ６７２は、伸張コマンドによって読み出し指定されたデジタル画像データ７３０の全てについてリードコマンドを送信するまで、リードコマンドの送信を繰り返す（ステップＳ６４０）。これによって、パラレルインタフェース６４０による擬似ＲＯＭデバイス６５０からのデータ読み出し処理は、停止と再開とを交互に繰り返して進行する。
【００４２】
伸張コントローラ６７２は、伸張コマンドによって読み出し指定されたデジタル画像データ７３０の全てについてリードコマンドを送信した場合（ステップＳ６４０）、その全データが伸張エンジン６７６によって伸張されたか否かを判断する（ステップＳ６７０）。本実施例では、伸張コントローラ６７２は、伸張エンジン６７６から出力完了フラグとして出力される値に基づいて、伸張コマンドによって読み出し指定された全データが伸張されたか否かを判断する。伸張コントローラ６７２は、伸張コマンドによって読み出し指定された全データが伸張された場合（ステップＳ６７０）、その旨を描画制御部６１０に対して応答する（ステップＳ６８０）。
【００４３】
図７は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行される起動処理を示すフローチャートである。擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、擬似ＲＯＭデバイス６５０に電源が供給されると、図７に示す起動処理を開始する。
【００４４】
中継ＣＰＵ６５２は、図７に示す起動処理を開始すると、中継メモリ６５６に予め記憶された中継プログラム７１０を中継メモリ６５６から中継ＲＡＭ６５４に読み込み、読み込んだ中継プログラム７１０を起動する（ステップＳ３１０）。中継プログラム７１０が起動された後、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０の記憶領域を初期化する指示を示す初期化信号が擬似ＲＯＭインタフェース６５８に入力されたか否かを判断する（ステップＳ３１５）。本実施例では、初期化信号は、デジタル画像データ７３０の書き込みを行う擬似ＲＯＭライタ（図示しない）から擬似ＲＯＭデバイス６５０に対して出力される信号であり、擬似ＲＯＭデバイス６５０がパチンコ機１０の表示制御部６０に実装された状態にある場合、初期化信号が擬似ＲＯＭデバイス６５０に入力されることはない。
【００４５】
初期化信号が入力されていない場合（ステップＳ３１５）、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装された状態にある場合や、擬似ＲＯＭデバイス６５０に接続された擬似ＲＯＭライタ（図示しない）が初期化信号を出力していない場合、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０に記録されているアドレス対応テーブル７２０をＮＡＮＤ型フラッシュメモリ６６０からシリアルインタフェース６５７を介して中継ＲＡＭ６５４に読み込む（ステップＳ３２０）。
【００４６】
一方、初期化信号が入力されている場合（ステップＳ３１５）、例えば、擬似ＲＯＭデバイス６５０に接続された擬似ＲＯＭライタ（図示しない）が初期化信号を出力する場合、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０における記憶領域を初期化する（ステップＳ３５０）。その後、中継ＣＰＵ６５２は、ＮＡＮＤ型フラッシュメモリ６６０に含まれる複数の物理データブロックについて良ブロックおよび不良ブロックを判別し（ステップＳ３６０）、アドレス対応テーブル７２０を新規に作成する。その後、中継ＣＰＵ６５２は、新規のアドレス対応テーブル７２０を中継ＲＡＭ６５４に格納する（ステップＳ３８０）。
【００４７】
図８は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるリード中継処理を示すフローチャートである。データの読み出し信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図８に示すリード中継処理を開始する。本実施例では、図８のリード中継処理に先立って、パチンコ機１０の電源投入時に、アドレス対応テーブル７２０は、中継ＲＡＭ６５４に記憶されている（図７のステップＳ３２０，Ｓ３８０）。
【００４８】
中継ＣＰＵ６５２は、図８に示すリード中継処理を開始すると、擬似ＲＯＭインタフェース６５８から読み出し信号を受け取る（ステップＳ１１０）。その後、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を参照して、受け取った読み出し信号によって指定された論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ１２０）。その後、中継ＣＰＵ６５２は、特定した物理ブロックアドレスに記録されているデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０からシリアルインタフェース６５７を介して読み出す（ステップＳ１３０）。その後、中継ＣＰＵ６５２は、読み出したデジタル画像データ７３０を、擬似ＲＯＭインタフェース６５８を介して擬似ＲＯＭデバイス６５０の外部である表示制御部６０のパラレルインタフェース６４０に提供する（ステップＳ１４０）。
【００４９】
図９は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号（例えば、擬似ＲＯＭライタからの信号）が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図９に示すライト中継処理を開始する。本実施例では、図９のライト中継処理に先立って、パチンコ機１０の電源投入時に、アドレス対応テーブル７２０は、中継ＲＡＭ６５４に記憶されている（図７のステップＳ３２０，Ｓ３８０）。
【００５０】
中継ＣＰＵ６５２は、図９に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ２１０）。その後、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８のライト端子６５９に入力されたライト信号がハイレベル（１）であるか否かを判断する（ステップＳ２１５）。
【００５１】
ライト端子６５９に入力されたライト信号がローレベル（０）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ２１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。
【００５２】
一方、ライト端子６５９に入力されたライト信号がハイレベル（１）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭライタによって擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ２１５）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を参照して、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ２２０）。その後、中継ＣＰＵ６５２は、アドレス対応テーブル７２０で特定した物理ブロックアドレスに、書き込み信号に含まれるデジタル画像データ７３０をシリアルインタフェース６５７を介して書き込む（ステップＳ２３０）。
【００５３】
その後、中継ＣＰＵ６５２は、書き込みを実施した同じ物理ブロックアドレスからデータを読み出し、書き込んだデータと読み出したデータとを比較することによって、デジタル画像データ７３０が正確に記録されたか否かを検査するベリファイを実行する（ステップＳ２４０）。
【００５４】
ベリファイによって書き込み不良が確認された場合（ステップＳ２４５）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を修正する（ステップＳ２５０）。本実施例では、アドレス対応テーブル７２０の修正によって、書き込み不良が確認された良ブロックは、不良ブロックに変更され、その物理データブロックに対応付けられていた論理データブロックは、他の良ブロックに対応付けられる。中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０が修正された後（ステップＳ２５０）、中継ＣＰＵ６５２は、修正したアドレス対応テーブル７２０を参照して、デジタル画像データ７３０の再書き込みを行う（ステップＳ２６０）。その後、中継ＣＰＵ６５２は、ベリファイからの処理を再実行する（ステップＳ２４０）。
【００５５】
一方、ベリファイによって書き込み不良が確認されない場合（ステップＳ２４５）、中継ＣＰＵ６５２は、書き込み信号に書き込み指定されたデータを全て書き込むために、後続のデータについてライト信号の判断（ステップＳ２１５）からの処理を繰り返し実行する（ステップＳ２４７）。書き込み信号に書き込み指定されたデータが全てＮＡＮＤ型フラッシュメモリ６６０に記録されると（ステップＳ２４７）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を、ＮＡＮＤ型フラッシュメモリ６６０に記録する（ステップＳ２７０）。
【００５６】
図１０は、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるテーブル更新処理を示すフローチャートである。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、図１０のテーブル更新処理を定期的に実行する。中継ＣＰＵ６５２は、図１０のテーブル更新処理を開始すると、起動時にアドレス対応テーブル７２０の初期化を実行していない場合（ステップＳ４１０、図７のステップＳ３２０）や、初期化後にデータの書き込みが実行されＮＡＮＤ型フラッシュメモリ６６０にアドレス対応テーブル７２０が記録された場合（ステップＳ４２０、図９のステップＳ２７０）、ＮＡＮＤ型フラッシュメモリ６６０に記録されているアドレス対応テーブル７２０をＮＡＮＤ型フラッシュメモリ６６０からシリアルインタフェース６５７を介して中継ＲＡＭ６５４に読み込むことによって、中継ＲＡＭ６５４のアドレス対応テーブル７２０を上書きする（ステップＳ４３０）。
【００５７】
以上説明したパチンコ機１０によれば、伸張コントローラ６７２が実行する図６の伸張制御処理によって、擬似ＲＯＭデバイス６５０からのデジタル画像データ７３０の読み出しが、バッファメモリ６７５の記憶容量に応じて一時的に停止されるため、バッファメモリ６７５の記憶容量よりも大きなデジタル画像データを伸張して動画像表示に用いることができる。また、擬似ＲＯＭデバイス６５０からのデジタル画像データ７３０の読み出しが、擬似ＲＯＭデバイス６５０に対して読み出しアクセス可能なデータ単位であるＮＡＮＤ型フラッシュメモリ６６０のページ単位で、バッファメモリ６７５の記憶容量に応じて分割して実行されるため、デジタル画像データ７３０の読み出しから伸張までの処理効率を向上させることができる。また、バッファメモリ６７５および伸張エンジン６７６を構成する複数のラインに、デジタル画像データ７３０の非圧縮データへの伸張を分散させることができるため、デジタル画像データ７３０の伸張処理の速度を向上させることができる。
【００５８】
ＮＡＮＤ型フラッシュメモリ６６０においてデジタル画像データ７３０が記録された良ブロックの物理ブロックアドレスを並べた一連の物理ブロックアドレスが、パラレルインタフェース６４０で取り扱われる論理ブロックアドレスに対応付けられているため、パラレルインタフェース６４０を介してＮＡＮＤ型フラッシュメモリ６６０からデジタル画像データ７３０を読み出すことができる。したがって、パチンコ機１０において、ＮＡＮＤ型フラッシュメモリ６６０をデジタル画像データ７３０の記録媒体として利用することができる。
【００５９】
また、擬似ＲＯＭデバイス６５０は、ＮＡＮＤ型フラッシュメモリ６６０と共に、中継ＣＰＵ６５２，中継ＲＡＭ６５４，中継メモリ６５６，擬似ＲＯＭインタフェース６５８，シリアルインタフェース６５７を、単一のパッケージとして封止したものであるため、デジタル画像データ７３０が記録されたＮＡＮＤ型フラッシュメモリ６６０を、パラレルインタフェース６４０によってデータアクセス可能なマスクＲＯＭと同様にして取り扱うことができる。なお、ＮＯＲ型のフラッシュメモリの場合、その記憶容量の大きさが変わると、記憶素子の増加に伴いアドレス線の数が変わるが、ＮＡＮＤ型のフラッシュメモリの場合、アドレス線とデータ線とが兼用される構成から、信号線の数が変わらないため、ＶＤＰ側にシリアルインタフェース６５７を設けた方が良いと捉えることができる。しかしながら、パチンコ機においてキャラクタ画像を記憶するメモリは、その記憶画像の内容がパチンコ機の申請の段階で第三者機関により検査されるため、そのメモリは、パチンコ機の基板にソケット形式で着脱可能であり、パチンコ機から取り外された状態でＲＯＭチェッカ等を用いてデータ内容を確認可能である必要がある。そのため、ＮＡＮＤ型のフラッシュメモリのようにバットブロックが発生する場合があるメモリは、そのバットブロック以外の正常なメモリ領域を管理する機能（中継ＣＰＵ６５２等）をメモリ側に持たないと、メモリ単独でのデータ内容の確認ができなくなってしまう。それゆえ、中継ＣＰＵ６５２等がＮＡＮＤ型のフラッシュメモリと一体で構成されていることに有用性が生まれる。
【００６０】
また、パラレルインタフェース６４０とＮＡＮＤ型フラッシュメモリ６６０との間のアドレス変換が、ＮＡＮＤ型フラッシュメモリ６６０から中継ＲＡＭ６５４に読み出されたアドレス対応テーブル７２０に基づいて実行されるため、ＮＡＮＤ型フラッシュメモリ６６０上からアドレス対応テーブル７２０を参照してアドレス変換を実行するよりも、ＮＡＮＤ型フラッシュメモリ７２０からのデジタル画像データ７３０の読み出し速度を向上させることができる。これによって、デジタル画像データ７３０が記録されたＮＡＮＤ型フラッシュメモリ６６０を、パラレルインタフェース６４０からデータアクセス可能なマスクＲＯＭとして取り扱うことができる。
【００６１】
また、パラレルインタフェース６４０とＮＡＮＤ型フラッシュメモリ６６０との間のアドレス変換が、中継ＲＡＭ６５４に格納されたアドレス対応テーブル７２０に基づいて実行されるため、ＮＡＮＤ型フラッシュメモリ６６０に対するデジタル画像データの書き込み速度を向上させることができる。
【００６２】
また、ＮＡＮＤ型フラッシュメモリ６６０にデジタル画像データ７３０を書き込む際に、書き込んだデータについてのベリファイが実行され（ステップＳ２４０）、書き込み不良が検知された場合、アドレス対応テーブル７２０の修正およびデータの再書き込みが実行されるため（ステップＳ２６０）、ＮＡＮＤ型フラッシュメモリ６６０におけるデジタル画像データ７３０の記録不良を防止することができる。
【００６３】
また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、ライト端子６５９に入力されるライト信号によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライト端子６５９はグランドに接続されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。
【００６４】
また、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０が定期的に上書きされるため（ステップＳ４３０）、中継ＲＡＭ６５４上のアドレス対応テーブル７２０が、静電気や電波などのノイズによって損壊した場合であっても、定期的にアドレス対応テーブル７２０が更新されるため、デジタル画像データ７３０の読み出し誤りを抑制することができる。なお、従来、キャラクタＲＯＭをＶＤＰに接続するインタフェースは、アドレスバスとデータバスとが独立したパラレルインタフェースであると共に、キャラクタＲＯＭに対してランダムアクセス可能なランダムアクセスインタフェースとして構成されていた。近年、遊技機においては、遊技機で取り扱われる画像情報量が増大化する傾向にある。本願発明は、その画像情報量の増大化に対応する一つの手段として、フラッシュメモリを利用する技術を提供する。フラッシュメモリの種類としては、ＮＯＲ型とＮＡＮＤ型とがある。ＮＯＲ型のフラッシュメモリは、ＮＡＮＤ型よりも高速なランダムアクセスが可能であり、ＮＯＲ型のフラッシュメモリを遊技機に利用すれば、遊技機における既存のインタフェースに容易に接続することができる。ＮＡＮＤ型のフラッシュメモリは、ＮＯＲ型よりも大容量化や小型化に有利であり、記憶容量あたりのコストパフォーマンスに優れる。しかしながら、ＮＡＮＤ型のフラッシュメモリは、アドレスバスとデータバスとを兼用してデータを連続してやり取りするシリアルインタフェースに対応しているため、遊技機における既存のインタフェースに接続することは容易ではなかった。また、従来、遊技機における画像情報を記憶するために、シリアルインタフェースに接続可能なシーケンシャルＲＯＭを利用した遊技機もあったが、アクセススピードの点でフラッシュメモリに劣るものであった。パチンコ機では、遊技の進行に基づいて適時液晶表示装置に画像を表示し、パチンコ機内で内部抽選された結果を、おもしろおかしく見せて遊技者の興趣を誘う。そのため、突然画像を替えたりすることもあり、その場合、必要な画像情報をいかに早く読み出せるかが重要である。その点では、シーケンシャルＲＯＭよりは、フラッシュメモリを採用することが望ましく、更には、記憶容量の点から、ＮＡＮＤ型フラッシュメモリを採用することが望ましい。しかしながら、ＮＡＮＤ型のフラッシュメモリの場合、バットブロックを管理する必要があり、その点では使い勝手が悪い。そういった点では、ＮＯＲ型の大容量化については、デバイスメーカーで研究が重ねられており、大容量化が進めば、そのまま、ＮＯＲ型のフラッシュメモリに置き換えることもでき、利に叶なっているといえる。
【００６５】
Ｂ．第２の実施例：
第２の実施例におけるパチンコ機１０の構成は、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止を管理するために、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、またはライト端子６５９と共に、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５を有する点を除き、第１の実施例と同様である。
【００６６】
図１１は、第２の実施例のパチンコ機１０における擬似ＲＯＭデバイス６５０の詳細構成を主に示すブロック図である。第２の実施例における表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、アドレス対応テーブル７２０およびデジタル画像データ７３０に加えて、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を示すライトフラグ７１５が、アドレス対応テーブル７２０と同じ良ブロックに予め記録されている。本実施例では、ライトフラグ７１５は、「０」と「１」で表される二値データであり、「０」の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、「１」の場合にデータＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示す。本実施例では、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のＮＡＮＤ型フラッシュメモリ６６０には、ライトフラグ７１５が「１」の値で予め設定されている。
【００６７】
本実施例では、擬似ＲＯＭデバイス６５０のライトフラグ７１５は、表示制御部６０への実装に先立って、擬似ＲＯＭデバイス６５０の擬似ＲＯＭインタフェース６５８とデータのやり取りを行う擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいて記録される。本実施例では、擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２は、接続された擬似ＲＯＭライタ（図示しない）から擬似ＲＯＭデバイス６５０に書き込まれる予定であるデータの総容量値を取得した後、取得した総容量値に応じた良ブロックを確保するまで、ＮＡＮＤ型フラッシュメモリ６６０の不良ブロックの検出を行い、不良ブロックの検出結果に基づいてアドレス対応テーブル７２０を作成して、最初の良ブロックにアドレス対応テーブル７２０を書き込む。本実施例では、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「０」に設定した後、擬似ＲＯＭライタ（図示しない）からのデジタル画像データ７３０の書き込み信号に従って、不良ブロックを避けてデジタル画像データ７３０をＮＡＮＤ型フラッシュメモリ６６０に記録する。その後、中継ＣＰＵ６５２は、擬似ＲＯＭライタ（図示しない）からのフラグ変更信号に基づいてライトフラグ７１５を「１」に設定する。その後、擬似ＲＯＭデバイス６５０は表示制御部６０に実装される。
【００６８】
第２の実施例におけるパチンコ機１０の動作は、擬似ＲＯＭインタフェース６５８のライト端子６５９に代えて、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５に基づいてライト中継処理を行う点を除き、第１の実施例の動作と同様である。
【００６９】
図１２は、第２の実施例において擬似ＲＯＭデバイス６５０の中継ＣＰＵ６５２によって実行されるライト中継処理を示すフローチャートである。データの書き込み信号が、擬似ＲＯＭインタフェース６５８に入力されると、中継ＣＰＵ６５２は、図１２に示すライト中継処理を開始する。本実施例では、図１２のライト中継処理に先立って、パチンコ機１０の電源投入時に、アドレス対応テーブル７２０は、中継ＲＡＭ６５４に記憶されている（図７のステップＳ３２０，Ｓ３８０）。
【００７０】
中継ＣＰＵ６５２は、図１２に示すライト中継処理を開始すると、擬似ＲＯＭインタフェース６５８から書き込み信号を受け取る（ステップＳ５１０）。その後、中継ＣＰＵ６５２は、ライトフラグ７１５がハイレベル（１）であるか否かを判断する（ステップＳ５１５）。
【００７１】
ライトフラグ７１５がハイレベル（１）である場合、例えば、擬似ＲＯＭデバイス６５０が表示制御部６０に実装されている場合（ステップＳ５１５）、中継ＣＰＵ６５２は、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号に基づくデータの書き込みを実行することなく、ライト中継処理を終了する。
【００７２】
一方、ライトフラグ７１５がローレベル（０）である場合、例えば、表示制御部６０への実装に先立って擬似ＲＯＭデバイス６５０にデジタル画像データ７３０が記録される場合（ステップＳ５１５）、中継ＣＰＵ６５２は、中継ＲＡＭ６５４に記憶されたアドレス対応テーブル７２０を参照して、擬似ＲＯＭインタフェース６５８から受け取った書き込み信号によって書き込み指定された論理ブロックアドレスに対応付けられている物理ブロックアドレスを特定する（ステップＳ２２０）。その後、中継ＣＰＵ６５２は、図９のライト中継処理と同様に、デジタル画像データ７３０の書き込みを実行する。
【００７３】
以上説明した第２の実施例におけるパチンコ機１０によれば、第１の実施例と同様に、ＮＡＮＤ型フラッシュメモリ６６０上からアドレス対応テーブル７２０を参照してアドレス変換を実行するよりも、ＮＡＮＤ型フラッシュメモリ７２０からのデジタル画像データ７３０の読み出し速度を向上させることができる。また、擬似ＲＯＭデバイス６５０の外部からＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの可否を、擬似ＲＯＭデバイス６５０の内部に設定されたライトフラグ７１５によって管理することができる。また、表示制御部６０に実装された擬似ＲＯＭデバイス６５０のライトフラグ７１５は「１」の値に予め設定されることによって、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みが常時禁止される。これによって、擬似ＲＯＭデバイス６５０に対する複雑な制御を行うことなしに、ＮＡＮＤ型フラッシュメモリ６６０に書き込まれたデジタル画像データ７３０の改変を防止することができる。
【００７４】
Ｃ．その他の実施形態：
以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、バッファメモリ６７５および伸張エンジン６７６を構成するラインは複数に限るものではなく、単一のラインであっても良い。
【００７５】
また、ＮＡＮＤ型フラッシュメモリ６６０は、不良ブロックを飛ばしてデジタル画像データが順次記録されたものに限るものではなく、不良ブロックを他の良ブロックで代替した代替ブロックを利用してデジタル画像データが記録されたものであっても良い。
【００７６】
図１３は、他の実施形態における中継メモリ６５６に記憶されたアドレス対応テーブル７２０の一例を示す説明図である。図１３のアドレス対応テーブル７２０で管理されるＮＡＮＤ型フラッシュメモリ６６０には、良ブロックの一部が代替ブロックとして用意され、デジタル画像データ７３０は、一連の物理ブロックアドレスの順に従ってＮＡＮＤ型フラッシュメモリ６６０に順次記録され、記録対象となった物理データブロックが不良ブロックである場合、その不良ブロックに記録すべきデータは、代替ブロックに記録される。
図１３に示す例では、良ブロックである物理ブロックアドレスＰＢＡ０００１〜ＰＢＡ０００３の物理データブロックには、デジタル画像データＧＤ００００〜ＧＤ０００２が順次記録され、不良ブロックである物理ブロックアドレスＰＢＡ０００４の物理データブロックに記録すべきデジタル画像データＧＤ０００３は、代替ブロックである物理ブロックアドレスＰＢＡ９９９９の物理データブロックに記録され、後続のデジタル画像データは、同様に順次記録されている。図１３に示す例では、一連の論理ブロックアドレス７２２は、デジタル画像データが記録された良ブロックの物理ブロックアドレスをデジタル画像データの格納順に並べた一連の物理ブロックアドレスに順次対応付けられている。例えば、論理ブロックアドレスＬＢＡ０００３は、物理ブロックアドレスＰＢＡ０００３の不良ブロックに対応する代替ブロックである物理ブロックアドレスＰＢＡ９９９９に対応付けられている。
【００７７】
また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は圧縮データとしたが、他の実施形態として、ＮＡＮＤ型フラッシュメモリ６６０に記録されたデジタル画像データ７３０は非圧縮データであっても良い。また、本実施例では、ＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込みの禁止は、中継ＣＰＵ６５２のソフトウェアに基づく動作によって実現したが、中継ＣＰＵ６５２などの機能をＡＳＩＣ（Application Specific Integrated Circuit）でハード的に構成することによって実現しても良い。また、本実施例では、ライト端子６５９に入力されるライト信号は、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。また、本実施例では、擬似ＲＯＭデバイス６５０に設定されるライトフラグ７１５は、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしたが、他の実施形態として、ハイレベル（１）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み可を示し、ローレベル（０）の値の場合にＮＡＮＤ型フラッシュメモリ６６０に対するデータの書き込み不可を示すとしても良い。
【００７８】
また、本実施例では、図５および図１３のアドレス対応テーブル７２０において、論理ブロックアドレスは、物理ブロックアドレスに直接的に対応づけられる態様としたが、他の実施形態として、個々の論理ブロックアドレスに対応する物理ブロックアドレスは、その対応する論理ブロックアドレスの値との差を示すオフセット値として対応付けられても良い。例えば、図１３に示した対応関係では、アドレス対応テーブル７２０において、論理ブロックアドレスＬＢＡ００００は、物理ブロックアドレスＰＢＡ０００１とのアドレス値の差を示すオフセット値「１」に対応付けられ、論理ブロックアドレスＬＢＡ０００３は、物理ブロックアドレスＰＢＡ９９９９とのアドレス値の差を示すオフセット値「９９９６」に対応付けられる。
【符号の説明】
【００７９】
１０…パチンコ機
２０…外枠
３０…内枠
３２…ハンドル
３４…スピーカ
３６…演出センサ
４０…遊技パネル
４２…ＬＣＤ
４４…入賞口
４４２…遊技球センサ
４４４…入賞口駆動部
４５…演出駆動部
４６…電飾部
４６２…ＬＥＤ
４７…演出センサ
５０…ガラス枠
５５…スピーカ
５６…電飾部
５６２・・・ＬＥＤ
８０…カードユニット
３１０…払出制御基板
４１０…主制御基板
４２０…周辺制御基板
４３０…パネル電飾基板
４４０…周辺分配基板
４５０…枠電飾基板
６０…表示制御部
６１０…描画制御部
６２０…ＶＤＰ
６３４…バススイッチ回路
６３６，６３８…伸張ＲＡＭ
６４０…パラレルインタフェース
６５０…擬似ＲＯＭデバイス
６５２…中継ＣＰＵ
６５４…中継ＲＡＭ
６５６…中継メモリ
６５７…シリアルインタフェース
６５８…擬似ＲＯＭインタフェース
６５９…ライト端子
６６０…ＮＡＮＤ型フラッシュメモリ
６７２…伸張コントローラ
６７４…データ分配回路
６７５…バッファメモリ
６７６…伸張エンジン
６７８…データ合成回路
７１０…中継プログラム
７１５…ライトフラグ
７２０…アドレス対応テーブル
７２２…論理ブロックアドレス
７２４…物理ブロックアドレス
７２６…ブロック状態
７２８…格納データ
７３０…デジタル画像データ
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１】
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