(57)【要約】      （修正有）【課題】不必要にロータリーエンコーダを高分解能としなくても副走査方向での速度検出を精度よく行えるようにして画像読取位置ずれによる異常画像の発生を防止できる構成を備えた読取装置を提供する。【解決手段】副走査方向に沿って規定のＲ，Ｇ，Ｂライン間隔で配列された複数の画素列を備えたイメージセンサ２１５と、イメージセンサ２１５の副走査方向でのライン分解能と同じ分解能で、原稿と光学系の一方を副走査方向で相対的に移動駆動する駆動手段の速度を検出可能なロータリーエンコーダ２１２と、前記副走査方向でのライン間隔に応じた前記イメージセンサ２１５の読取位置ずれを補正して転送可能なフィールドメモリ２２０と、イメージセンサの光蓄積開始タイミングとライン同期信号生成部２１４からのイメージセンサのオン・オフシフトタイミングの遅延量を同期させてＲ，Ｇ，Ｂライン間補正を行うフィールドメモリ制御部２１９とを備える。【選択図】図１
2014155117.tif 000002
【特許請求の範囲】
【請求項１】
副走査方向に沿って規定のＲ，Ｇ，Ｂライン間隔により配列されて、主走査方向に沿って配置された複数の画素列を備えたイメージセンサと、
前記イメージセンサの副走査方向でのライン分解能と同じ分解能で、原稿と光学系の一方を副走査方向で相対的に移動駆動する駆動手段の速度を検出可能なロータリーエンコーダと、
前記副走査方向でのライン間隔に応じた前記イメージセンサの読取位置ずれを補正して転送可能なフィールドメモリと、
前記ロータリーエンコーダから出力される前記イメージセンサの光蓄積開始タイミングと、該イメージセンサでの副走査方向１ライン毎の光蓄積時間を一定にするライン同期信号生成部と、
前記イメージセンサの光蓄積開始タイミングと前記ライン同期信号生成部からのイメージセンサのオン・オフシフトタイミングの遅延量を同期させてＲ，Ｇ，Ｂライン間補正を行うフィールドメモリ制御部とを備えたことを特徴とする読取装置。
【請求項２】
前記フィールドメモリ制御部で結合されたＲ，Ｇ，Ｂラインでの画像データに基づき、副走査方向の変倍処理を行うことを特徴とする請求項１記載の読取装置。
【請求項３】
前記変倍処理の可否が変倍率に応じて選択可能であることを特徴とする請求項２記載の読取装置。
【請求項４】
前記フィールドメモリ制御部でのＲ．Ｇ．Ｂライン間補正を等倍時に行うことを特徴とする請求項１記載の読取装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読取装置に関し、さらに詳しくは、走査速度の変動による画像読取位置ずれを防止する構成に関する。
【背景技術】
【０００２】
複写機やプリンタあるいはファクシミリ装置などの画像形成装置には、原稿画像を走査して読み取る読取装置を備えた構成が知られている。
読取装置には、カラー画像の読取を対象とした場合、各色毎に受光可能なＣＣＤを配列した３ラインＣＣＤを用いる構成が知られている。各ＣＣＤは、主走査方向に配列された画素列を備えたラインセンサを副走査方向に複数列配置した構成が用いられる。
【０００３】
このような３ラインＣＣＤを用いる場合には、副走査方向でのラインセンサの位置が異なることにより各ラインセンサからの画像データ読取位置、換言すれば、光蓄積タイミングが異なる。
このため、画像読取位置の違いにより画像データ出力タイミングが異なることで色ずれなどの異常画像を発生する虞がある。
【０００４】
従来、このような不具合を解消する方法として手次の方法が提案されている。
各ラインセンサ間での副走査方向の位置差分の含む画像データを遅延して別のラインセンサからの画像データ読取位置に位置合わせすることをラインセンサの設置数分行うようにした方法である（例えば、特許文献１）。
【０００５】
一方、読取装置には、原稿と光学系とを副走査方向で相対的に移動駆動するための駆動手段が用いられており、駆動手段としてＤＣモーターなどを用いる場合がある。
画像データの読取位置ずれは、上述したラインセンサの配置を原因するだけでなく、駆動手段での速度変動によっても発生する。
つまり、速度変動がない場合には、画像データの読取位置を上述した方法により整合させることができる。しかし、モーターの速度変動をロータリーエンコーダなどの位置情報検知手段により監視する際には、副走査方向での読取位置ずれが生じて上述した色ずれを起こす虞がある。
【０００６】
そこで、特許文献１には、上述した不具合の対策として次の方法が提案されている。
ロータリーエンコーダの出力をラインセンサでの画素毎での出力切り替わりタイミングに同期して速度データに変換し、速度データを画素毎に対応づけて上述した配置位置の違いに基づく読取位置誤差補正処理に盛り込むことで画像データの出力タイミングを補正するようになっている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、この方法では、ロータリーエンコーダの分解能によっては画像データの出力タイミングを色毎に整合させることができない場合がある。
つまり、ロータリーエンコーダの出力と実際の副走査方向１ラインの出力タイミングのずれが生じると、副走査方向１ラインあたりのロータリーエンコーダからの出力パルス数が正確に読み取れないことがある。具体的には、ロータリーエンコーダの出力パルスが「１パルス」であるのに対し、これ以外のパルス数として判断される。
【０００８】
通常、ロータリーエンコーダの分解能はライン分解能（副走査方向１画素の分解能）と同程度であるが、検知タイミングが一致していないと「１パルス」と判断されたり「２パルス」と判断されてしまうことがある。
【０００９】
以下、図７乃至図９においてこの現象について説明する。
図７は、原稿サイズをＡ３（４２０ｍｍ×２９７ｍｍ）を対象にできるＣＣＤの画素を示す図である。
主走査方向の画素数が訳７５００ｄｏｔ（７５００ｄｏｔ×２５．４ｍｍ÷６００ｄｐｉ＝３１７．５ｍｍ）とした場合、図７に示すように、ＣＣＤの配列位置に対応する遅延処理された画像蓄積タイミングを記憶するフィールドメモリ１０１において次の処理が行われる。
フィールドメモリ１０１内にはＭ１、Ｍ２・・・Ｍ７５００の画素毎の色情報９ｂｉｔ（１０４）とロータリーエンコーダの出力を、Ｆ／Ｖ変換した速度データと目標速度データの差である速度情報３ｂｉｔ  １０５を共に対応付けする。対応づけられた速度情報を副走査方向ＲＬ１（１０２）、ＲＬ２（１０３）のライン毎に速度情報３ｂｉｔ（１０５）が入力される。
【００１０】
一方、図８はＣＣＤの出力とロータリーエンコーダからの出力の関係を示す図である。
同図において、ＬＣＬＫ（１１４）がＬｏｗの期間をＣＣＤへの光信号蓄積時間とし、ＬＣＬＫ（１１４）がＨｉｇｈに転じるとＣＣＤへの光蓄積により発生した電荷を主走査方向の全ての画素を対象としてアナログレジスタに画像データが転送される。
アナログレジスタにおいて主走査方向の全ての画素を対象として電荷が転送されている期間にＬＣＬＫ（１１４）をＬｏｗに転じることで光信号を蓄積させる。
図８において、アナログレジスタに転送される主走査方向での各画素を対象とした画像データは、基準クロックに用いられるｍＣＬＫ（１１３）の立ち上がりに同期して転送される。
図８において、ＥＮＣＡ（１１１），ＥＮＣＢ（１１２）は、ロータリーエンコーダ信号のＡ相、Ｂ相からの信号を示している。
【００１１】
以上の構成を対象とした場合、特許文献１に開示されている速度の検出方法は、主走査方向での１画素あたりでの速度を検出する方法である。
そこで、主走査方向での周期について説明すると次の通りである。
ＣＣＤの主走査方向の画素転送クロックは、２００ｋＨｚ（５ｍｓ）〜２６ＭＨｚ（３８．４６ｎｓ）まで対応可能であるのが一般的に知られている。自動原稿給送装置（ＡＤＦ）を用いた場合には、１分間当たりの生産性に応じて、ＡＤＦの読取線速が変化させる必要があることから、画素転送クロックが規制される。
主走査方向の画素数を等間隔で転送するためには、主走査方向の画素１画素に対して、
１４１．１／７５００  ＝  １８．８１ｎｓ以下で転送しなければならない。
【００１２】
ＣＣＤの奇数列と偶数列で出力を分ければ、１８．８１×２＝３７．６３ｎｓ以下でも良く、ＣＣＤの奇数列と偶数列及び、両端から出力出来るようにすれば、１８．８１×４＝７５．２４ｎｓ以下でも良いが、主走査方向１画素当たりの周期は１００ｎｓ弱程度まで許容範囲に収めることが望ましい。
【００１３】
図８において、Ｔｍ１〜Ｔｍ３の期間はＥＮＣＡ（１１１）、ＥＮＣＢ（１１２）のエッジ変化がないため、速度は検出できないが、Ｔｍ４の期間にてＥＮＣＢ（１１２）が立ち上がるため速度検出可能となる。
ロータリーエンコーダのＦ−Ｖ出力値は、時定数の処理等の遅延によりＴｍ５に現れる。
図８から明らかなように、主走査方向の画素数に対して、Ｆ−Ｖ出力期間が非常に短いため、取得する速度情報を精度良く利用することができないといえる。
【００１４】
一方、副走査方向１ラインあたりの全主走査方向での画素を対象とした速度は全て速度が同じであることが理論上いえる。
そこで、図７に示した速度情報（３ｂｉｔ（１０５））には、ＲＬ１期間内の速度が全て同じ速度で割り当てられるので、次の方法により速度変化をロータリーエンコーダのエッジ変化数（切り替わり数）で得ることができる。
つまり、図９に示すＬＣＬＫ（１１４）の周期期間（ＴＬ１×ｎ周期）内でｍＣＬＫ（１１３）の周波数によるロータリーエンコーダのエッジ変化数（切り替わり数）を計測し、変化時間を計測して期間内でのエッジ変化数を計測する。
その際、ＬＣＬＫの周波数とロータリーエンコーダのエッジ変化周波数とにより速度情報３ｂｉｔ（１０５）の精度が決まる。
【００１５】
次に、副走査方向の周期に関して説明すると次の通りである。
印字速度３５ｃｐｍを達成するための読取線速を、副走査方向の１ラインあたりの周期を等倍６００ｄｐｉを対象として、３００ｍｍ／ｓとする。
副走査方向１ラインあたりの周期は２５．４ｍｍ／６００ｄｐｉ／３００ｍｍ／ｓ＝１４１．１μｓとなる。
副走査方向１ラインあたりの周期を固定してＡＤＦの搬送速度を変更することにより副走査方向での画像の拡大・縮小が可能となる。
【００１６】
ところで、近年では、省エネ対策の一つとしてＡＤＦの駆動源にＤＣモーターを用いる傾向がある。
ＤＣモーターの位置情報（速度情報）はロータリーエンコーダを用いて割り出すことが行われている。
【００１７】
ここでロータリーエンコーダの周期について説明する。
一般に、ＤＣモーターは低速時のモーターの回転ムラが大きくなる特性及び高速時にトルクが低下する特性があるため、おおよそ７５０ｒｐｍ〜３０００ｒｐｍの範囲で使用することが望ましいとされている。
ＡＤＦは、２倍拡大読取、１／２倍拡大読取の機能に対応させるために、線速を１／２倍、２倍にする必要がある。１５００ｒｐｍ時を等倍の線速に合わせることで、７５０ｒｐｍ時が２倍拡大時の線速、３０００ｒｐｍ時が１／２倍拡大時の線速となり最適に使用できることになる。
【００１８】
しかし、最低線速である７５０ｒｐｍ時はモーターの回転ムラが大きいため色ずれへの影響が大きくなる。
７５０ｒｐｍ時、１ラインにモーターのフィードバック信号を１回入力する場合、モーターの１回転当たりでのＡ，Ｂ相両エッジ検出において、４００パルスのエンコーダーを用いた際、７５０ｒｐｍ時の１ｓ間当たりのパルス数は７５０ｒｐｍ／６０ｓ×４００ｐ＝５０００パルスとなり、ロータリーエンコーダの周期は１ｓ／５０００パルス＝２００ｕｓとなる。
目標値は、上述したように２００μｓであるが、実際にはモーターの回転ムラにより変動する。このため、副走査方向の１ライン当たりの周期は１４１．１ｕｓであるため、ライン信号とエンコーダー信号が同期していないと、次のようにパルス数が実情と異なる判断結果とされることがある。つまり、ロータリーエンコーダの出力と副走査方向１ラインの出力タイミングがずれていると、副走査方向１ライン当たりでのロータリーエンコーダのパルス数が、実際には「１パルス」であるのに対して、「１パルス」あるいは「２パルス」と判断されてしまう場合が発生する。
【００１９】
通常、ロータリーエンコーダの分解能はライン分解能と同程度あり、「１パルス」と判断されたり「２パルス」と判断されたりすると、速度誤差に大きな影響が生じる。
従って、原稿と光学系とを相対的に移動駆動する駆動手段の速度、換言すれば、副走査方向での速度を検出するには、ロータリーエンコーダの分解能を高めて実際の出力パルスとの違いを大きくしないようにすることが必要となる。
これにより、ロータリーエンコーダの加工精度を高めるために加工コストの上昇などの新たな問題を招くことになる。
【００２０】
本発明の目的は、上記従来の読取装置における問題に鑑み、不必要にロータリーエンコーダを高分解能としなくても副走査方向での速度検出を精度よく行えるようにして画像読取位置ずれによる異常画像の発生を防止できる構成を備えた読取装置の提供にある。
【課題を解決するための手段】
【００２１】
この目的を達成するため、本発明は、副走査方向に沿って規定のＲ，Ｇ，Ｂライン間隔により配列されて主走査方向に沿って配置された複数の画素列を備えたイメージセンサ、前記イメージセンサの副走査方向でのライン分解能と同じ分解能で原稿と光学系の一方を副走査方向で相対的に移動駆動する駆動手段の速度を検出可能なロータリーエンコーダ、前記副走査方向でのライン間隔に応じた前記イメージセンサの読取位置ずれを補正して転送可能なフィールドメモリ、前記ロータリーエンコーダから出力される前記イメージセンサの光蓄積開始タイミングと該イメージセンサでの副走査方向１ライン毎の光蓄積時間を一定にするライン同期信号生成部、前記イメージセンサの光蓄積開始タイミングと前記ライン同期信号生成部からのイメージセンサのオン・オフシフトタイミングの遅延量を同期させてＲ，Ｇ，Ｂライン間補正を行うフィールドメモリ制御部を備えたことを特徴とする読取装置にある。
【発明の効果】
【００２２】
本発明によれば、高分解能を設定することなく、ライン分解能と同じ分解能を有するロータリーエンコーダを用いることにより画像読取位置ずれを低減できる。つまり、ロータリーエンコーダから得られた位置情報をイメージセンサの光蓄積開始タイミングとし、そのタイミング基準として、各画素と速度変化とを対応させる処理などを要しないでライン間補正が行える。
これにより、各画素と速度変化とを対応させる際に必要となる高分解能のロータリーエンコーダを準備する必要がなく、イメージセンサと同じ分解能のロータリーエンコーダを用いるだけで読取位置ずれの解消処理を行うことが可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係る読取装置のシステム構成を説明するためのブロック図である。
【図２】図１に示した制御部に用いられるライン同期信号発生部の構成を説明するための図である。
【図３】図１に示した読取装置に用いられるスキャナ部のシステム構成図である。
【図４】図１に示した制御部に用いられるフィールドメモリ制御部の構成および作用を説明するための図である。
【図５】図１に示した制御部に用いられうフィールドメモリの構成および作用を説明するための図である。
【図６】本発明の実施形態に係る読取装置に接続される画像処理ユニットの構成を説明するためのブロック図である。
【図７】イメージセンサの構成を説明するための図である。
【図８】図７に示したイメージセンサでの出力形態を説明するためのタイミングチャートである。
【図９】図８に示した出力形態を対象とした駆動源の速度情報に関する出力形態を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２４】
以下、図に示す実施例により本発明を実施するための形態について説明する。
図１は、本発明の実施形態に係る読取装置１００のシステム構成を示す図であり、同図において読取装置１００は、スキャナ部（図では、ＳＣＡＮＮＥＲと表示されている）２０１と自動原稿搬送装置であるＡＤＦ２０６とが組み合わされて構成されている。
スキャナ部２０１およびＡＤＦ２０６にはそれぞれ通信可能な制御部としてＣＰＵ２０３，２０７が装備されている。
スキャナ部２０１は、ＵＩ（ユーザーインターフェース）２０２からの読取要求信号に基づきＣＰＵ２０３により、ＲＯＭ２０４に書き込まれたプログラムを用いてＲＡＭ２０５を介してＡＤＦ２０６側のＣＰＵ２０７に自動原稿搬送の指示を出すことができる。
ＡＤＦ２０６側のＣＰＵ２０７では、ＲＯＭ２０８に登録済みのプログラムに従い、原稿と光学系を副走査方向で相対的に移動駆動する駆動源として用いられるＤＣモーター２１１をＰＷＭ信号２１０により駆動する。なお、以後の説明においては、ＤＣモーター２１１をＤＣＭ２１１と表記する。
【００２５】
ＤＣＭ２１１には位置情報から速度を検出可能なロータリーエンコーダ（図ではＥＮＣと表記してある）２１２が備えられている。ロータリーエンコーダ（ＥＮＳ）２１２からの位置情報に基づき、ＤＣＭ２１０の速度に関するフィードバック制御が実行され、速度変換後の情報が速度目標値（ｖｔｇｔ）に近づくように制御される。
【００２６】
原稿が読取開始位置に搬送された情報がスキャナ２０１側のＣＰＵ２０３に入力されると、ロータリーエンコーダ（ＥＮＣ）２１２により得られる位置情報が、ライン同期信号生成部であるＬ−ＣＯＮＶ２１４において変換される。
ライン同期信号生成部（Ｌ−ＣＯＮＶ）２１４は、後述するが、フィールドメモリ（ＦＭ）２２０での光蓄積開始タイミングの設定と、副走査方向１ライン毎の光蓄積時間を一定化させるために用いられる。
ライン同期信号生成部（Ｌ−ＣＯＶ）２１４において変換された位置情報は、ラインセンサとして用いられイメージセンサ（図ではＣＣＤと表記している）２１５におけるアナログシフトレジスタへの転送開始信号とＣＣＤ２１５での光蓄積時間の制御に用いられる。イメージセンサ（ＣＣＤ）２１５は、副走査方向に沿って規定のＲ、Ｇ、Ｂライン間隔により配列され、主走査方向に沿って配置された複数の画素列を備えた構成が用いられている。
アナログシフトレジスタからの出力は、ＥＦ（エミッタフォロア回路）２１６を通じて、ＣＳＦＥ（図ではＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤと表示している）２１７にてアナログデジタル変換処理され、ＬＶＤＳ２１８により送信、受信を行う。
【００２７】
一方、フィールドメモリ（ＦＭ）２２０は、イメージセンサ（ＣＣＤ）２１５の読取位置ずれを補正した画像データをＡＳＩＣ２２１に転送可能な部材である。
フィールドメモリ（ＦＭ）２２０に対しては、ライン同期信号生成部（Ｌ−ＣＯＶ）２１４において変換された信号が、以下の処理を行われてＡＳＩＣ２２１に転送される。
つまり、変換された信号はフィールドメモリ制御部をなすフィールドメモリ変換回路（ＦＭ−ＣＯＶ）２１９により整数ライン間補正が行われてＡＳＩＣ２２１に転送される。
ＡＳＩＣ２２１において画像処理を実施した結果がユーザーインターフェース（ＵＩ）２０２を介してユーザーに報告できるようになっている。
【００２８】
図２は、図１に示したライン同期信号生成部（Ｌ−ＣＯＶ）２１４の構成を示す図である。
同図において、符号ＦＥＥＤ ＥＮＣ（２３１）は、ＤＣＭ２１１に備えられているロータリーエンコーダ２１２から得られる信号を示している。本実施例では、６００ｄｐｉの１画素を搬送する距離毎にＦＥＥＤ＿ＥＮＣ（２３１）の各Ａ、Ｂ相の立ち上がり信号もしくは立ち下がり信号が発生するように設定されている。
図２において符号ｍＣＬＫ（２３３）はイメージセンサ（ＣＣＤ）２１５のアナログシフトレジスタからの転送信号を示している。
ワンショットマルチバイブレータ（２３５）は、立ち上がり若しくは立ち下がりの各信号を検知した時点で一定期間の間、Ｌｏｗ信号を出力するために用いられるＩＣである。
ＣＰＵカウンタ２３６は、ＥＮＡＢＬＥ信号がＬｏｗの場合、Ｈｉｇｈ出力をし、ＥＮＡＢＬＥ信号がＨｉｇｈの場合、ＣＰＵにおいて定めたクロック数未満のときにＬｏｗ出力となり、ＣＰＵにて定めたクロック数以上のときにＨｉｇｈ出力する機能を持つ。また、ＣＬＲ端子がＬｏｗになった時に内部カウンタ値を初期化する。
ＣＬＲ端子は、ワンショットマルチバイブレーター２３５の出力と接続されているため、ＦＥＥＤ＿ＥＮＣ２３１の立ち上がり信号もしくは立ち下がり信号を検知するのに応じて、内部カウンタ値を初期化することができる。
図２中、符号ＣＬＫはＣＣＤのアナログシフトレジスタの転送信号（ｍＣＬＫ（２３３））に接続されているため、ＣＣＤ２１５のアナログシフトレジスタの転送信号のカウント値に応じてＨｉｇｈ出力を制御できる。
【００２９】
一方、アナログシフトレジスタの転送信号が出力されたときに光蓄積時間がロータリーエンコーダ（ＥＮＣ）２１２の速度変動に左右されずに一定であることが、Ｒ，Ｇ，Ｂ色毎の光量変化を防止する上で重要となる。
そこで、本実施例では、ＣＰＵカウンタ２３６のカウント量をｏｄｄ，ｅｖｅｎで出力するＣＣＤを用いた場合、約７５００／２＝約３７５０画素以上の一定値になるように決定している。
従って、ライン同期信号生成部（Ｌ−ＣＯＶ）２１４は、イメージセンサ（ＣＣＤ）２１５での副走査方向１ライン毎の光蓄積時間を一定にする機能が備えられている。
【００３０】
図３は、図１に示したＣＣＤ２１５、エミッタフォロワ回路（ＥＦ）２１６、およびＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７の構成を説明する図である。
同図において、ＣＣＤ２１５は、ＣＣＤシフト信号がＬｏｗであるときに、ＣＣＤ２１５に蓄積された電荷をアナログシフトレジスタに転送し、その間にＣＣＤ２１５の光蓄積を再開する。
このときのシフトトリガー信号として、図２において示したように、ロータリーエンコーダ（ＥＮＣ）２１２の速度変動に左右されない状態でＣＰＵカウンタ２３６から出力されるタイミング信号としてのＬＩＮＥ＿Ｎ（２３９）を用いる。これにより、アナログシフトレジスタの転送開始をＥＮＣ（エンコーダー）２１２から得られた位置情報を開始信号とするので、モーターの回転ムラが発生したとしても回転ムラに合わせて、副走査方向の画像読取位置を規定することが可能となる。
このことは、図５を用いて後述するが、ライン間補正時での各ラインの読取開始タイミングを整合させることに寄与する。
【００３１】
本実施例においてアナログシフトレジスタからの信号は、アナログシフトレジスタの出力部の出力抵抗に２００Ω〜５００Ω程度が用いられるので、高速化のためエミッタフォロア回路２１６にて低インピーダンス変換されて出力される。
低インピーダンス変換して出力された信号はコンデンサを通じて交流信号化され、図１に示したＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７に入力される。
【００３２】
図３においてＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７には入力クランプ部が内蔵されている。入力クランプ部では、１ライン毎に発生するオプティカルブラックの信号出力期間の間、基準となるＤＣ電圧をクランプ電圧より供給し、直流（ＤＣ）と交流（ＡＣ）を重畳させる。
その後、ＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７に内蔵されているサンプルホールド部にてアナログシフトレジスタ出力１画素毎にサンプリングホールドが行われる。サンプルホールドによりＣＣＤのアナログシフトレジスタ転送時に発生するリセットノイズ等の高周波ノイズを除去すると共に、ＡＤ変換のタイミングマージンが増やされる。
【００３３】
さらに、ＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７に内蔵されているＰＧＡ（プログラマブル・ゲイン・コントロール・アンプ）により、標準反射板を用いたシェーディング補正の準備が実行される。つまり、１スキャン毎に読み取る基準白板を対象とする主走査方向の出力結果のデータを利用してシェーディング補正を実施し、白レベルが飽和しないレベルまで増幅する。
【００３４】
一方、基準黒板を対象として、ＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７に内蔵されている黒レベル調整部において１ライン毎にオプティカルブラック部の出力の平均値が黒レベルの目標値になるように誤差を検出し加減算する。
ＰＧＡ出力基準は黒（ＡＤＣ出力０）の場合Ｖｒｅｆｂとなるが、ノイズが入ってしまうとＶｒｅｆｂ以上にならない場合があるので、上記値に加えて、オフセット設定レジスタからの情報をＤＡＣによりオフセット電圧として重畳する。
ＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７に内蔵されているＤＡＣ（デジタル／アナログ変換器）により、アナログデータがＲ・Ｇ・Ｂ各９ｂｉｔのデジタルデータに変換される。
９ｂｉｔのデジタルデータに変換された画像データは、ＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ（２１７）に内蔵されているＬＶＤＳ２１８（図１参照）により、パラレル−シリアル変換が行われ、画像処理部へ転送される。
画像処理部のＬＶＤＳ２１８により、シリアル−パラレル変換を実施し、Ｒ・Ｇ・Ｂ各９ｂｉｔのデータに再変換するようになっている。
【００３５】
次に、図４，図５において図１に示したフィールドメモリ（ＦＥ）２２０およびシールドメモリ制御部として用いられるフィールドメモリ変換部（ＦＭ−ＣＯＮＶ）２１９について説明する。
元来、ＣＣＤは、その構造上、Ｒ・Ｇ・Ｂの各色同士のセンサー位置が一定距離離れており、同時間に同じ原稿位置の情報を得ることができないので、ライン間補正という整数部のライン間の処理が必要となる。
本実施例では、図５に示すように、ＲとＧの素子間隔は４画素、ＲとＢの素子間隔は８画素、ＧとＢの素子間隔は４画素としたＣＣＤを対象として説明する。
ライン間補正は、ＦＭ（Ｆｉｅｌｄ  Ｍｅｍｏｒｙ）２２０において、ＣＣＤの各色ＲとＧの画像データをＢに対して遅延させることで行われる。
１ライン分の主走査方向の画素数が約７５００、９ｂｉｔの色情報を持っている場合、１ライン当たり７５００×９ｂｉｔ＝６７．５ｋｂｙｔｅの記憶容量が必要である。
フィールドメモリの容量が５１２ｋｂｙｔｅの場合、１フィールドメモリ当たり７ライン分のデータの保有が可能である。
【００３６】
図５において、フィールドメモリ２７５〜２７７のライトイネーブル端子ＷＥ、インプットイネーブル端子ＩＥにＬｏｗ信号が与えられるとデータを順に入力が開始される。また、リードイネーブル端子ＲＥ、アウトプットイネーブル端子ＯＥにＬｏｗ信号が与えられると蓄積されたデータを順に出力が開始される。
したがって、ライトイネーブル端子ＷＥ、インプットイネーブル端子ＩＥがＬｏｗになってから、リードイネーブル端子ＲＥ、アウトプットイネーブル端子ＯＥにＬｏｗが与えられるまでの期間が遅延量となる。フィールドメモリ制御部であるフィールドメモリ変換部（ＦＭ−ＣＯＮＶ）２１９では、光蓄積開始タイミングと同期信号生成部からのイメージセンサのオン・オフシフトタイミングの遅延量を同期させたうえでライン間補正が行われる。
【００３７】
図４は、ＦＭ−ＣＯＮＶ（Ｆｉｅｌｄ  Ｍｅｍｏｒｙ  変換回路）２１９を示している。
同図において、符号ＬＩＮＥ＿ＤＥＬＡＹ＿ＲＲ（２５１）は、ＡＤＦから出力される読取開始信号と、タイミング信号であるＬＩＮＥ＿Ｎ（２３９）と同期してＬｏｗに立ち下がり固定される信号である。
符号ＬＩＮＥ＿ＤＥＬＡＹ＿ＲＧ（２５２）は、ＬＩＮＥ＿ＤＥＬＡＹ＿ＲＲ（２５１）を基準として、４ライン遅延してＬｏｗに立ち下がり固定される信号である。
符号ＬＩＮＥ＿ＤＥＬＡＹ＿ＧＧ（２５３）は、ＬＩＮＥ＿ＤＥＬＡＹ＿ＲＧ（２５２）を基準として４ライン遅延してＬｏｗに立ち下がり固定される信号である。これにより、ＲとＧの素子間隔は４画素、ＲとＢの素子間隔は８画素、ＧとＢの素子間隔は４画素の配置間隔があることになる。
上記信号とＬＩＮＥ＿Ｎ（２３９）信号に対してＮＯＲゲートを介してＬＩＮＥ＿ＲＲ２５７，ＬＩＮＥ＿ＲＧ２５８，ＲＩＮＥ＿ＧＧ２５９信号が形成される。これにより、図５のようになり、整数部のライン間補正が行われてＲ・Ｇ・Ｂの各色の画像読取位置が結合されて整合されることになる。
【００３８】
図６は、ライン間補正により結合されたＲ・Ｂ・Ｇの各画像データを処理するＡＳＩＣ２２１の構成を示している。
同図において、ドット補正部２８０は、ズーム変倍によって少数点以下のライン数のずれが生じた場合のずれ補正を行う部分である。
つまり、複数のライン間での位置差は整数ライン分に設定され、倍率が１のときには位置差によるライン補正は、図２に示したＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７により行われる。
これに対し、小数点以下のライン数のずれは、例えば、本出願人の先願である特許文献１に開示されている方法が用いられる。
つまり、（整数部と小数点部のラインずれ）−（整数部のラインずれ）を最小分解能で丸めた値、および対象ラインの前後ラインのデータを用い、例えば３次関数コンボリューション法により対象ラインの前後のラインの位置ずれを補正する。
このように、フィールドメモリ制御部に用いられるＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７において結合されたＲ・Ｇ・Ｂラインでの画像データに基づき副走査方向での変倍処理を行うことで次の利点が得られる。
副走査方向の変倍処理に関して、Ｒ・Ｇ・Ｂ結合後の画像を対象として行うことになるので、変倍時にロータリーエンコーダの速度変動が生じてのその影響を受けないようにできる。
【００３９】
本実施例では、変倍時での位置ずれを考慮して、読取装置での変倍処理の可否が変倍率に応じて選択可能とすることもできる。
これにより、駆動源に用いられるＤＣモーターの速度変動が大きくならない、例えば、２倍拡大時等のみに限定して変倍処理部での負担が大きくなる高速時を対象とするメモリの準備等のコスト上昇要因をなくすことができる。
なお、上述したフィールドメモリ制御部に用いられるＣＳＦＥ（ＣＣＤ  ＳＩＧＮＡＬ  ＦＲＯＮＴ  ＥＮＤ）２１７でのＲ・Ｇ・Ｂライン間補正を、等倍時に限定して行うことも可能である。これにより、変倍処理部を不要にして構成の簡略化が可能となる。
【００４０】
スキャナγ補正部２８１では、反射率リニアデータをルックアップテーブル方式で補正を行う。
スキャナγ補正部２８１で補正されたデータは、ディレーメモリ部２８２において遅延されて自動原稿色判定回路２８７、自動画像分離回路２８８およびＲＧＢフィルタ２８３、色変換理２８４、変倍２８５、クリエイト２８６の各処理部に入力される。
【００４１】
自動原稿色判定回路２８７では、ＡＣＳ（有彩／無彩判定）処理にて、黒、及び灰色の判定が行なわれる。
自動画像分離回路２８８では、像域分離処理にて、エッジ判定（白画素と黒画素の連続性により判定），網点判定（画像中の山／谷ピーク画素の繰り返しパターンにより判定），写真判定（文字・網点外で画像データがある場合）が行われる。
文字及び印刷（網点）部、写真部の領域が判定されるとスキャナ部２０１側のＣＰＵ２０３に伝達し、後段のＲＧＢフィルタ２８３、色変換２８４等を用いてパラメータや係数の切り換えに使用される。
画像データは、ＲＧＢフィルタ２８３に入力される。ＲＧＢフィルタ２８３では、ＲＧＢのＭＴＦ補正，平滑化，エッジ強調，スルー等のフィルタ係数が先の判定領域により切り換えられる。色変換処理２８４では、ＲＧＢデータに、ＹＭＣＫ変換，ＵＣＲ，ＵＣＡ処理が行なわれる。
【００４２】
変倍処理２８５では、入力された画像データに対して拡大／縮小処理が実行される。
クリエイト２８６では、クリエイト編集，カラー加工を行う。クリエイト編集では、斜体，ミラー，影付け，中抜き処理等を実行する。カラー加工では、カラー変換，指定色消去，アンダーカラー等が実行される。
変倍処理を始めとして上記各処理の情報は、必要に応じてＵＩ２０２（図１参照）を介してユーザーに表示することができる。以上の各処理の詳細は、上記特許文献１に開示されている。
【００４３】
以上の実施例においては、副走査方向での速度変動による画像読取位置の補正が、速度変動を１画素毎に対応させるのではなく、速度変動の影響を受けない処理がなされたロータリーエンコーダからの信号が用いられる。これにより、速度変動分をライン間補正のデータとして画素毎に含める場合と違って、ロータリーエンコーダの分解能を高分解能としないでライン分解能に一致させた構成ですむ。この結果、ロータリーエンコーダの分解能を高めることが原因するコスト上昇を招くことなく、速度変動の影響を受けないで読取位置補正を行うことが可能となる。
【００４４】
次に、本実施形態における要部に関する変形実施例について説明する。
本実施例の内容は、図２に示したライン同期信号生成部（Ｌ−ＣＯＶ）２１４においてＣＰＵカウンタ２３６の入力構成に特徴がある。
つまり、ライン同期信号生成部（Ｌ−ＣＯＶ）２１４のＣＰＵカウンタ２３６には、ＴＲＧ  ＳＥＬ（２３２）とＤＥＦ０（２３４）が入力信号として用いられている。ＴＲＧ  ＳＥＬ（２３２）は、ライン間補正処理を行う際のターゲット信号に相当しており、表１に示すように、変倍時には「０」、等倍時には「１」を選択されるようになっている。
【００４５】
【表１】
2014155117.tif 000003
【００４６】
従って、等倍時にはロータリーエンコーダ（ＥＮＣ）２１２と同期する回路が選択されて、ロータリーエンコーダ（ＥＮＣ）２１２の速度変動に左右されない状態でＣＰＵカウンタ２３６から出力されるタイミング信号としてのＬＩＮＥ＿Ｎ（２３９）を用いることができる。
変倍時には同期しない回路が選択されるので、副走査方向のライン間補正をハード面で対応できることになる。
【００４７】
変倍時には、副走査方向の変倍処理がＲ、Ｇ、Ｂの光蓄積開始タイミングを結合した状態で画像データがＡＳＩＣ２２１に出力されて処理されるので、変倍時にロータリーエンコーダの速度変動が発生したとしても出力位置ずれの発生を低減できる。
【００４８】
次に、本発明の実施形態にかかる別実施例について説明する。
上述したＴＲＧ  ＳＥＬ（２３２）を変倍率に対応させて表２に示すような内容に選択する。
【００４９】
【表２】
2014155117.tif 000004
【００５０】
これにより、ＤＣＭ２１１の速度ムラが大きくなる低速時（２倍拡大時）を対象として上述したような、ＡＳＩＣ２２１への画像データ出力が可能かどうかを判断できる。この結果、不用意にＡＳＩＣ２２１に対して大きな速度ムラに対応する補正量データを保管するために大容量のメモリを準備しなければならなくなるという弊害を避けることができる。
【符号の説明】
【００５１】
１００  読取装置
２０１  スキャナ部
２０３  スキャナ側のＣＰＵ
２０６  ＡＤＦ
２０７  ＡＤＦ側のＣＰＵ
２１１  ＤＣモーター
２１２  ロータリーエンコーダ
２１４  同期信号発生部としてのＬ＿ＣＯＮＶ
２１５  イメージセンサとしてのＣＣＤ
２１９  フィールドメモリ制御部としてのＦＭ＿ＣＯＮＶ
２２０  フィールドメモリ
２８５  変倍処理
【先行技術文献】
【特許文献】
【００５２】
【特許文献１】特許第４１１７８５５号
【図１】
2014155117.tif 000005
【図２】
2014155117.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014155117.tif 000011
【図８】
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【図９】
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