(57)【要約】【課題】ＰＷＭモードとＰＦＭモードが切りかえ可能なスイッチングレギュレータにおいて、２つのモード間の出力電圧の不一致を解消する。【解決手段】電圧源１０は、基準電圧ＶＲＥＦを生成し、第１モードと第２モードで、基準電圧ＶＲＥＦのレベルを個別に設定可能である。アンプ２０は、（i）第１モードにおいて、スイッチングレギュレータ１００の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢと基準電圧ＶＲＥＦの誤差を増幅し、誤差に応じたしきい値電圧ＶＴＨを出力し、（ii）第２モードにおいて、基準電圧ＶＲＥＦに応じたしきい値電圧ＶＴＨを出力可能に構成される。【選択図】図１
2014207820.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングレギュレータの制御回路であって、前記スイッチングレギュレータは、スイッチングトランジスタおよび同期整流トランジスタを含み、
前記制御回路は、第１モードと第２モードが切りかえ可能であり、
基準電圧を生成し、前記第１モードと前記第２モードで、前記基準電圧のレベルを個別に設定可能な電圧源と、
（i）前記第１モードにおいて、前記スイッチングレギュレータの出力電圧に応じたフィードバック電圧と前記基準電圧の誤差を増幅し、誤差に応じたしきい値電圧を出力し、（ii）前記第２モードにおいて、前記基準電圧に応じたしきい値電圧を出力可能に構成されたアンプと、
（i）前記第１モードにおいて、前記フィードバック電圧を前記アンプの出力電圧と比較するヒステリシスコンパレータとして動作し、比較結果に応じたレベルを有する第１パルス信号を出力し、（ii）前記第２モードにおいて、前記フィードバック電圧を前記アンプの出力電圧と比較し、前記フィードバック電圧が前記しきい値電圧まで低下するとアサートされる比較信号を生成する比較回路と、
前記第２モードにおいて、前記比較信号がアサートされると、第１レベルに遷移し、その後第２レベルに遷移する第２パルス信号を生成する変調器と、
前記第２モードにおいて、前記同期整流トランジスタに流れる電流が実質的にゼロになるとアサートされる軽負荷検出信号を生成する軽負荷検出回路と、
（i）前記第１モードにおいて、前記第１パルス信号に応じて前記スイッチングトランジスタおよび前記同期整流トランジスタを相補的にスイッチングし、（ii）前記第２モードにおいて、前記第２パルス信号に応じて前記スイッチングトランジスタおよび前記同期整流トランジスタを相補的に制御し、前記軽負荷検出信号がアサートされると、前記スイッチングトランジスタおよび前記同期整流トランジスタを両方オフするドライバと、
を備えることを特徴とする制御回路。
【請求項２】
前記アンプは、
その非反転入力端子に前記しきい値電圧が入力された演算増幅器と、
その一端が前記演算増幅器の反転入力端子と接続され、その他端に前記フィードバック電圧が印加され、前記第１モードにおいてオンする第１スイッチと、
その一端が前記演算増幅器の反転入力端子と接続され、その他端が前記演算増幅器の出力端子と接続され、前記第２モードにおいてオンする第２スイッチと、
を含むことを特徴とする請求項１に記載の制御回路。
【請求項３】
前記電圧源は、
所定の電位を有する参照電圧を生成する基準電圧源と、
前記参照電圧を分圧することにより前記基準電圧を生成し、その分圧比が外部から設定可能に構成された分圧回路と、
を含むことを特徴とする請求項２に記載の制御回路。
【請求項４】
前記変調器は、
前記第２モードにおいて、前記スイッチングトランジスタがオンした後にアサートされるオフ信号を生成するオフ信号生成回路と、
前記比較信号がアサートされると前記第１レベルに遷移し、前記オフ信号がアサートされると前記第２レベルに遷移する前記第２パルス信号を生成するロジック部と、
を含むことを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項５】
前記オフ信号生成回路は、前記第２モードにおいて、前記スイッチングトランジスタに流れる電流が所定のピーク電流に達すると、前記オフ信号をアサートすることを特徴とする請求項４に記載の制御回路。
【請求項６】
前記オフ信号生成回路は、前記スイッチングトランジスタがオンした後、所定のオン時間経過後に前記オフ信号をアサートすることを特徴とする請求項４に記載の制御回路。
【請求項７】
前記ロジック部は、その入力端子にハイレベル電圧を受け、そのゲート端子に前記比較信号を受け、そのクリア端子に前記オフ信号を受けるＤフリップフロップを含むことを特徴とする請求項４に記載の制御回路。
【請求項８】
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から７のいずれかに記載の制御回路。
【請求項９】
入力電圧が印加される入力ラインと接地ラインの間に順に直列に設けられるスイッチングトランジスタおよび同期整流トランジスタと、
前記スイッチングトランジスタと前記同期整流トランジスタの接続点であるスイッチングノードと、出力ラインの間に設けられたインダクタと、
前記出力ラインと前記接地ラインの間に設けられた出力キャパシタと、
前記出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、前記スイッチングトランジスタおよび前記同期整流トランジスタをスイッチングする請求項１から８のいずれかに記載の制御回路と、
を備えることを特徴とする降圧スイッチングレギュレータ。
【請求項１０】
電池と、
その入力ラインに前記電池の電圧を受ける請求項９に記載の降圧スイッチングレギュレータと、
前記降圧スイッチングレギュレータの出力ラインに接続されるプロセッサと、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関する。
【背景技術】
【０００２】
直流電圧を昇圧あるいは降圧するために、スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）が利用される。スイッチングレギュレータの制御方式として、電圧モード制御、電流モード制御、リップル注入型ヒステリシス制御（バンバン制御ともいう）などが知られる。リップル注入型ヒステリシス制御のスイッチングレギュレータは、応答性および系の安定性に優れるという特徴し、近年特に着目される制御方式である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１０５７９号公報
【特許文献２】特開２０１２−１２５１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ヒステリシス制御には、出力電圧に応じたフィードバック電圧をしきい値電圧と比較するヒステリシスコンパレータが利用される。一般的にコンパレータは、非ゼロのオフセット電圧を有する。ヒステリシス制御のスイッチングレギュレータでは、ヒステリシスコンパレータのオフセット電圧によって、出力電圧の安定点、すなわち目標電圧が変化するという問題がある。
【０００５】
加えて、スイッチングレギュレータの効率は、負荷に流れる出力電流に応じて変化し、また制御方式にも依存する。負荷電流が広い範囲で変化する用途では、負荷電流が小さな軽負荷状態と、負荷電流がある程度大きい非軽負荷状態とで、制御方式を切りかえる場合がある。具体的には非軽負荷状態では、ヒステリシス制御により所定の周期でスイッチングを行うＰＷＭモードで動作させ、軽負荷状態では、スイッチングトランジスタのスイッチング損失が支配的となるため、スイッチング期間が間欠的に発生するＰＦＭモードで動作させるのが一般的である。ＰＦＭモードにおいては、１回、あるいは複数回、スイッチング素子をスイッチングし、出力電圧を上昇させる（スイッチング期間）。そして、出力電圧がしきい値電圧まで低下するまでの間、スイッチングを停止する（停止期間）。軽負荷状態では、スイッチング期間と停止期間を繰り返すことで、スイッチング損失を低減し、効率が高められる。
【０００６】
ＰＦＭモードの制御回路は、出力電圧をしきい値電圧と比較するコンパレータが必要となり、このコンパレータも、非ゼロのオフセット電圧を有する。ＰＦＭモードのスイッチングレギュレータでは、このコンパレータのオフセット電圧によって、出力電圧のボトム電圧が変化するという問題がある。
【０００７】
したがってＰＷＭモードとＰＦＭモードが切りかえ可能なスイッチングレギュレータでは、２つのモード間で、出力電圧の安定点が一致しないという問題が生ずる恐れがある。なお、この問題を当業者の一般的な認識としてとらえてはならない。
【０００８】
本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ヒステリシス制御を行うＰＷＭモードと、間欠制御を行うＰＦＭモードが切りかえ可能なスイッチングレギュレータにおいて、２つのモード間の出力電圧の不一致を解消可能な制御回路の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、スイッチングレギュレータの制御回路であって、スイッチングレギュレータは、スイッチングトランジスタおよび同期整流トランジスタを含む。制御回路は、第１モードと第２モードが切りかえ可能である。制御回路は、基準電圧を生成し、第１モードと第２モードで、基準電圧のレベルを個別に設定可能な電圧源と、（i）第１モードにおいて、スイッチングレギュレータの出力電圧に応じたフィードバック電圧と基準電圧の誤差を増幅し、誤差に応じたしきい値電圧を出力し、（ii）第２モードにおいて、基準電圧に応じたしきい値電圧を出力可能に構成されたアンプと、（i）第１モードにおいて、フィードバック電圧をアンプの出力電圧と比較するヒステリシスコンパレータとして動作し、比較結果に応じたレベルを有する第１パルス信号を出力し、（ii）第２モードにおいて、フィードバック電圧をアンプの出力電圧と比較し、フィードバック電圧がしきい値電圧まで低下するとアサートされる比較信号を生成する比較回路と、第２モードにおいて、比較信号がアサートされると、第１レベルに遷移し、その後第２レベルに遷移する第２パルス信号を生成する変調器と、第２モードにおいて、同期整流トランジスタに流れる電流が実質的にゼロになるとアサートされる軽負荷検出信号を生成する軽負荷検出回路と、（i）第１モードにおいて、第１パルス信号に応じてスイッチングトランジスタおよび同期整流トランジスタを相補的にスイッチングし、（ii）第２モードにおいて、第２パルス信号に応じてスイッチングトランジスタおよび同期整流トランジスタを相補的に制御し、軽負荷検出信号がアサートされると、スイッチングトランジスタおよび同期整流トランジスタを両方オフするドライバと、を備える。
【００１０】
この態様によると、第１モードでは、フィードバック電圧が基準電圧に応じて定まるヒステリシスを有する上側、下側しきい値電圧の間に挟まれるように出力電圧が安定化される。また第２モードでは、フィードバック電圧のボトム電圧が、基準電圧に応じて定まるしきい値電圧と一致するように、出力電圧が安定化される。そして、第１モードと第２モードで、比較回路を共有化することにより、回路面積を低減できる。
ここで、比較回路がオフセット電圧を有する場合に、第１モードでは、アンプによる誤差増幅により、スイッチングレギュレータの出力電圧は、オフセット電圧に関係なく、基準電圧に応じたレベルに安定化することができる。
第２モードにおいて、第１モードと同じ基準電圧を用いると、比較回路のオフセット電圧の分だけ、出力電圧の安定化されるレベルがシフトする。この態様のよれば、第２モードにおける基準電圧を、オフセット電圧の影響を相殺するように定めることにより、第１モードと第２モードで、出力電圧の安定点を近づけることができる。
【００１１】
変調器は、第２モードにおいて、スイッチングトランジスタがオンした後にアサートされるオフ信号を生成するオフ信号生成回路と、比較信号がアサートされると第１レベルに遷移し、オフ信号がアサートされると第２レベルに遷移する第２パルス信号を生成するロジック部と、を含んでもよい。
【００１２】
オフ信号生成回路は、第２モードにおいて、スイッチングトランジスタに流れる電流が所定のピーク電流に達すると、オフ信号をアサートしてもよい。
【００１３】
オフ信号生成回路は、スイッチングトランジスタがオンした後、所定のオン時間経過後にオフ信号をアサートしてもよい。
【００１４】
ロジック部は、その入力端子にハイレベル電圧を受け、そのゲート端子に比較信号を受け、そのクリア端子にオフ信号を受けるＤフリップフロップを含んでもよい。
【００１５】
電圧源は、所定の電位を有する参照電圧を生成する基準電圧源と、参照電圧を分圧することにより基準電圧を生成し、その分圧比が外部から設定可能に構成された分圧回路と、を含んでもよい。
【００１６】
アンプは、その非反転入力端子にしきい値電圧が入力された演算増幅器と、その一端が演算増幅器の反転入力端子と接続され、その他端にフィードバック電圧が印加され、第１モードにおいてオンする第１スイッチと、その一端が演算増幅器の反転入力端子と接続され、その他端が演算増幅器の出力端子と接続され、第２モードにおいてオンする第２スイッチと、を含んでもよい。
【００１７】
制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００１８】
本発明の別の態様は、降圧スイッチングレギュレータに関する。降圧スイッチングレギュレータは、入力電圧が印加される入力ラインと接地ラインの間に順に直列に設けられるスイッチングトランジスタおよび同期整流トランジスタと、スイッチングトランジスタと同期整流トランジスタの接続点であるスイッチングノードと、出力ラインの間に設けられたインダクタと、出力ラインと接地ラインの間に設けられた出力キャパシタと、出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、スイッチングトランジスタおよび同期整流トランジスタをスイッチングする上述のいずれかの態様の制御回路と、を備えてもよい。
【００１９】
本発明の別の態様は、電子機器に関する。電子機器は、電池と、その入力ラインに電池の電圧を受ける上述の降圧スイッチングレギュレータと、降圧スイッチングレギュレータの出力ラインに接続されるプロセッサと、を備えてもよい。
【００２０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２１】
本発明のある態様によれば、ヒステリシス制御を行うＰＷＭモードと、間欠制御を行うＰＦＭモードが切りかえ可能なスイッチングレギュレータにおいて、２つのモード間の出力電圧の不一致を解消できる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態に係るスイッチングレギュレータの構成を示す回路図である。
【図２】図２（ａ）、（ｂ）は、電圧源の構成例を示す回路図である。
【図３】ＰＷＭモードにおけるスイッチングレギュレータの動作を示す波形図である。
【図４】ＰＦＭモードにおけるスイッチングレギュレータの動作を示す波形図である。
【図５】基準電圧ＶＲＥＦを同じレベルに固定したときの、出力電流（負荷電流）ＩＯＵＴと出力電圧ＶＯＵＴの関係を示す図である。
【図６】実施の形態に係るスイッチングレギュレータを用いた電子機器の一例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２５】
また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。
【００２６】
図１は、実施の形態に係るスイッチングレギュレータ１００の構成を示す回路図である。スイッチングレギュレータ１００は、入力ライン１０４に入力された入力電圧ＶＩＮを降圧し、所定の目標レベルに安定化された出力電圧ＶＯＵＴを、出力ライン１０６に接続される負荷（不図示）に供給する。
【００２７】
スイッチングレギュレータ１００は、出力回路１０２および制御回路２を備える。出力回路１０２は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１を含む。出力回路１０２の回路トポロジーは、一般的な同期整流型の降圧スイッチングレギュレータのそれと同様である。第１抵抗Ｒ１および第２抵抗Ｒ２は、出力電圧ＶＯＵＴを分圧し、フィードバック電圧ＶＦＢを生成し、制御回路２のフィードバック（ＦＢ）端子にフィードバックする。
【００２８】
制御回路２は、フィードバック電圧ＶＦＢに応じて、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を制御する機能ＩＣ（Integrated Circuit）であり、ひとつの半導体基板上に一体集積化される。本実施の形態ではスイッチングトランジスタＭ１および同期整流トランジスタＭ２に内蔵されるが、それらは制御回路２に外付けされてもよい。
【００２９】
制御回路２の入力（ＩＮ）端子は、入力ライン１０４と接続され、入力電圧ＶＩＮを受ける。制御回路２の接地（ＧＮＤ）端子は、外部の接地ライン１０８と接続される。スイッチングトランジスタＭ１は、ＩＮ端子とスイッチング（ＬＸ）端子の間に設けられ、同期整流トランジスタＭ２は、ＬＸ端子とＧＮＤ端子の間に設けられる。ＬＸ端子の電圧を、スイッチング電圧ＶＬＸと称する。ＬＸ端子には、外付けのインダクタＬ１が接続される。
【００３０】
出力ライン１０６に接続される負荷に供給される電流は、実質的にゼロから、ある程度大きなレンジの中で変化する。制御回路２は、軽負荷状態と非軽負荷状態とで動作モードが切りかえ可能に校正され、非軽負荷状態では、ヒステリシス制御モード（ＰＷＭモード）で動作し、軽負荷状態では、ＰＦＭモード（間欠モードともいう）で動作する。モードの切りかえは公知技術を用いればよく、その方法、手段は限定されない。
【００３１】
制御回路２は、電圧源１０、アンプ２０、比較回路３０、変調器４０、軽負荷検出回路５０、ドライバ６０を備える。
【００３２】
電圧源１０は、基準電圧ＶＲＥＦを生成する。電圧源１０は、ＰＷＭモードとＰＦＭモードで、基準電圧ＶＲＥＦのレベルを個別に設定可能に構成される。ＰＷＭモード、ＰＦＭモードそれぞれにおける基準電圧ＶＲＥＦをＶＲＥＦ１、ＶＲＥＦ２と称し区別する。
【００３３】
アンプ２０は、（i）ＰＷＭモードにおいて、スイッチングレギュレータ１００の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢと、基準電圧ＶＲＥＦ１の誤差を増幅し、誤差に応じたしきい値電圧ＶＴＨを生成可能に構成される。またアンプ２０は、（ii）ＰＦＭモードにおいて、電圧源１０からの基準電圧ＶＲＥＦ２に応じたしきい値電圧ＶＴＨを出力可能に構成される。ＰＦＭモードにおいて、しきい値電圧ＶＴＨは、基準電圧ＶＲＥＦ２と等しくてもよい。
【００３４】
たとえばアンプ２０は、演算増幅器２２、第１スイッチＳＷ１、第２スイッチＳＷ２およびキャパシタＣ２を含む。
【００３５】
演算増幅器２２の非反転入力端子（＋）には、アンプ２０からのしきい値電圧ＶＴＨが入力される。第１スイッチＳＷ１の一端は、演算増幅器２２の反転入力端子（−）と接続され、その他端には、フィードバック電圧ＶＦＢが印加される。第１スイッチＳＷ１は、ＰＷＭモードにおいてオンする、ＰＦＭモードにおいてオフする。
【００３６】
第２スイッチＳＷ２の一端は、演算増幅器２２の反転入力端子（−）と接続され、その他端は演算増幅器２２の出力端子と接続される。第２スイッチＳＷ２は、ＰＦＭモードにおいてオンし、ＰＷＭモードにおいてオフする。
【００３７】
演算増幅器２２の出力端子にはキャパシタＣ１が接続される。
【００３８】
ＰＷＭモードにおいて、第１スイッチＳＷ１および演算増幅器２２は、フィードバック電圧ＶＦＢと基準電圧ＶＲＥＦの誤差を増幅する誤差増幅器として動作する。またＰＦＭモードにおいて第２スイッチＳＷ２および演算増幅器２２は、電圧源１０からの基準電圧ＶＲＥＦ２をゲイン１倍で増幅するバッファ（ボルテージフォロア）として動作する。
【００３９】
アンプ２０の構成は図１のそれには限定されない。アンプ２０は、ＰＦＭモードにおいて、利得が１より大きい、あるいは小さい、非反転増幅器であってもよい。
【００４０】
比較回路３０は、（i）ＰＷＭモードにおいて、フィードバック電圧ＶＦＢをアンプ２０の出力電圧ＶＴＨと比較するヒステリシスコンパレータとして動作し、比較結果に応じたレベルを有する比較信号Ｓ１を生成する。ＰＷＭモードにおける比較信号Ｓ１は、第１パルス信号ＳＰＷＭとしてドライバ６０に入力される。
【００４１】
また比較回路３０は、（ii）ＰＦＭモードにおいて、フィードバック電圧ＶＦＢをアンプ２０の出力電圧ＶＴＨ、すなわち基準電圧ＶＲＥＦ２と比較し、比較結果を示す比較信号Ｓ１を生成する。比較信号Ｓ１は、フィードバック電圧ＶＦＢがしきい値電圧ＶＴＨまで低下するとアサート（たとえばハイレベル）される。
【００４２】
比較回路３０は、コンパレータ３２およびフィードバック回路３４を含む。コンパレータ３２の非反転入力端子（＋）にはアンプ２０の出力電圧ＶＴＨが入力される。また、その反転入力端子（−）には、フィードバック電圧ＶＦＢが入力される。また、コンパレータ３２の反転入力端子には、その出力である第１パルス信号ＳＰＷＭに応じた論理レベルを有するスイッチング電圧ＶＬＸがフィードバックされる。スイッチング電圧ＶＬＸのフィードバック経路には、位相補償用のキャパシタＣＦＢおよび抵抗ＲＦＢを含むフィードバック回路３４が設けられる。
【００４３】
コンパレータ３２およびフィードバック回路３４は、ヒステリシスコンパレータを形成する。コンパレータ３２は、フィードバック電圧ＶＦＢを、自身の比較結果に応じて変化する、つまりヒステリシスを有するしきい値電圧ＶＴＨ＋、ＶＴＨ−と比較し、フィードバック電圧ＶＦＢが下側しきい値電圧ＶＴＨ-より低くなるとアサート（ハイレベル）され、上側しきい値電圧ＶＴＨ＋より高くなるとネゲート（ローレベル）される比較信号Ｓ１を生成する。
【００４４】
変調器４０は、ＰＦＭモードにおいて、比較信号Ｓ１がアサートされると、第１レベル（たとえばハイレベル）に遷移し、その後、第２レベル（ローレベル）に遷移する第２パルス信号ＳＰＦＭを生成する。
【００４５】
たとえば変調器４０は、ロジック部４２およびオフ信号生成回路４４を含む。オフ信号生成回路４４は、ＰＦＭモードにおいて、スイッチングトランジスタＭ１がオンした後にアサート（たとえばローレベル）されるオフ信号Ｓ２を生成する。
【００４６】
ロジック部４２は、比較信号Ｓ１がアサートされると第１レベル（ハイレベル）に遷移し、オフ信号Ｓ２がアサートされると第２レベル（ローレベル）に遷移する第２パルス信号ＳＰＦＭを生成する。たとえばロジック部４２は、Ｄフリップフロップを含む。Ｄフリップフロップの入力端子（Ｄ）には、ハイレベル電圧ＶＨが入力され、そのゲート端子には比較信号Ｓ１が入力され、そのクリア端子（反転論理）にはオフ信号Ｓ２が入力される。ロジック部４２は、Ｄフリップフロップの他、ＲＳラッチなどを用いて構成してもよい。
【００４７】
オフ信号生成回路４４はＰＦＭモードにおいて、スイッチングトランジスタＭ１に流れる電流ＩＭ１が所定のピーク電流ＩＰＥＡＫに達すると、オフ信号Ｓ２をアサートする。
【００４８】
スイッチングトランジスタＭ１はオン抵抗を有し、その両端間には、オン抵抗および電流ＩＭ１に比例した電圧降下が生ずる。オフ信号生成回路４４は、この電圧降下を、ピーク電流ＩＰＥＡＫに応じたしきい値電圧ＶＰＥＡＫと比較することにより、電流ＩＭ１をピーク電流ＩＰＥＡＫと比較してもよい。なおオフ信号生成回路４４の構成は特に限定されない。スイッチングトランジスタＭ１のオン抵抗を利用することに代えて、電流検出用の抵抗をスイッチングトランジスタＭ１と直列に挿入し、検出用抵抗の電圧降下をしきい値ＶＰＥＡＫと比較してもよい。あるいはスイッチングトランジスタＭ１の電流をコピーするカレントミラー回路を設け、コピーされた電流をしきい値と比較してもよい。
【００４９】
同期整流トランジスタＭ２のオン期間において、同期整流トランジスタＭ２には、接地ライン１０８から同期整流トランジスタＭ２を経由してインダクタＬ１に向かう向きに電流ＩＭ２が流れる。軽負荷検出回路５０は、ＰＦＭモードにおいて、同期整流トランジスタＭ２に流れる電流ＩＭ２を監視し、電流ＩＭ２が実質的にゼロになると、軽負荷検出信号Ｓ３をアサートする。
【００５０】
同期整流トランジスタＭ２はオン抵抗を有し、その両端間には、オン抵抗および電流ＩＭ２に比例した電圧降下が生ずる。軽負荷検出回路５０は、この電圧降下を、ゼロ付近に設定されたしきい値電圧と比較することにより、軽負荷検出信号Ｓ３を生成してもよい。
【００５１】
ドライバ６０は、（i）ＰＷＭモードにおいて、第１パルス信号ＳＰＷＭに応じてスイッチングトランジスタＭ１および同期整流トランジスタＭ２を相補的にスイッチングする。またドライバ６０は、（ii）ＰＦＭモードにおいて、第２パルス信号ＳＰＦＭに応じてスイッチングトランジスタＭ１および同期整流トランジスタＭ２を相補的に制御し、軽負荷検出信号Ｓ３がアサートされると、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を両方オフする。
【００５２】
ドライバ６０はＰＦＭモードにおいて、第２パルス信号ＳＰＦＭおよび軽負荷検出信号Ｓ３に応じて、オン区間、オフ区間、ハイインピーダンス区間を繰り返す。具体的にはドライバ６０は、第２パルス信号ＳＰＦＭがハイレベルに遷移するとスイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフする（オン区間）。続いて、第２パルス信号ＳＰＦＭがローレベルに遷移すると、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする（オフ区間）。続いて軽負荷検出信号Ｓ３がアサートされると、スイッチングトランジスタＭ１、同期整流トランジスタＭ２を両方オフとし、スイッチングを停止する（ハイインピーダンス区間）。その後、第２パルス信号ＳＰＦＭがハイレベルに遷移すると、オン区間に戻り、スイッチングトランジスタＭ１をオンする。
【００５３】
図２（ａ）、（ｂ）は、電圧源１０の構成例を示す回路図である。図２（ａ）の電圧源１０は、基準電圧源１２、分圧回路１４＿１、１４＿２、セレクタ１６を備える。基準電圧源１２は、所定電位を有する参照電圧ＶＲＥＧを生成する。分圧回路１４＿１、１４＿２は、異なる分圧比で参照電圧ＶＲＥＧを分圧し、基準電圧ＶＲＥＦ１、ＶＲＥＦ２を出力する。セレクタ１６は、ＰＷＭモードにおいて基準電圧ＶＲＥＦ１を、ＰＦＭモードにおいて基準電圧ＶＲＥＦ２を選択する。
【００５４】
図２（ｂ）の電圧源１０は、基準電圧源１２、分圧回路１４、分圧比設定部１８を備える。基準電圧源１２は、所定電位を有する参照電圧ＶＲＥＧを生成する。分圧回路１４は、分圧比設定部１８により設定された分圧比で参照電圧ＶＲＥＧを分圧する。分圧比設定部１８には、ＰＷＭモード、ＰＦＭモードそれぞれの分圧比が格納されており、モードを指示するデータＭＯＤＥに応じた一方を、分圧回路１４に設定する。
【００５５】
以上がスイッチングレギュレータ１００の構成である。続いてその動作を説明する。
【００５６】
はじめに、スイッチングレギュレータ１００の基本動作を理解するために、比較回路３０が、オフセット電圧がゼロの理想的なコンパレータ３２を有する場合を説明する。
【００５７】
負荷電流がある程度大きいときには、制御回路２はＰＷＭモードで動作する。
【００５８】
（ＰＷＭモード）
図３は、ＰＷＭモードにおけるスイッチングレギュレータ１００の動作を示す波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。
【００５９】
上述のように、ＰＷＭモードにおいて、コンパレータ３２は、演算増幅器２２の出力であるしきい値電圧ＶＴＨとフィードバック電圧ＶＦＢを比較するヒステリシスコンパレータとして動作する。具体的には、しきい値電圧ＶＴＨは、スイッチング電圧ＶＬＸ（第１パルス信号ＳＰＷＭ）の論理レベルに応じて、上側しきい値ＶＴＨ＋と下側しきい値ＶＴＨ−の間を遷移する。上側しきい値ＶＴＨ＋と下側しきい値ＶＴＨ−のレベルは、しきい値電圧ＶＴＨのレベルに応じて決定される。
【００６０】
具体的には、第１パルス信号ＳＰＷＭ（比較信号Ｓ１）がハイレベルのオン区間において、スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフする。そして、出力電圧ＶＯＵＴが上昇していき、フィードバック電圧ＶＦＢが上側しきい値電圧ＶＴＨ＋まで上昇すると、第１パルス信号ＳＰＷＭ（比較信号Ｓ１）はローレベルに遷移し、オフ区間となり、スイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンする。その後、出力電圧ＶＯＵＴが低下していき、フィードバック電圧ＶＦＢが下側しきい値ＶＴＨ−まで低下すると、比較信号Ｓ１はハイレベルに遷移し、オン区間に戻る。
【００６１】
この動作を繰り返すことにより、フィードバック電圧ＶＦＢは、２つのしきい値電圧ＶＴＨ＋とＶＴＨ−の間に安定化され、出力電圧ＶＯＵＴは、ＶＴＨ＋×（Ｒ１＋Ｒ２）／Ｒ２とＶＴＨ−×（Ｒ１＋Ｒ２）／Ｒ２の間に安定化される。
【００６２】
（ＰＦＭモード）
図４は、ＰＦＭモードにおけるスイッチングレギュレータ１００の動作を示す波形図である。
【００６３】
ＰＦＭモードでは演算増幅器２２および第２スイッチＳＷ２がバッファとして動作し、コンパレータ３２にはしきい値電圧ＶＴＨ＝ＶＲＥＦ２が供給される。
【００６４】
時刻ｔ０にフィードバック電圧ＶＦＢがしきい値電圧ＶＴＨまで低くなると、比較信号Ｓ１がアサートされ、パルス信号ＳＰＦＭがオンレベル（ハイレベル）となり、スイッチングトランジスタＭ１がオン、同期整流トランジスタＭ２がオフする。スイッチングトランジスタＭ１がオンすると、スイッチングトランジスタＭ１を経由してインダクタＬ１に流れる電流ＩＭ１が時間とともに増大する。時刻ｔ１に電流ＩＭ１がピーク電流ＩＰＥＡＫに達すると、オフ信号Ｓ２がアサートされ、パルス信号ＳＰＦＭがオフレベルに遷移し、スイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンする。
【００６５】
同期整流トランジスタＭ２を経由してインダクタＬ１に流れる電流ＩＭ２は、時間とともに減少していき、時刻ｔ２にゼロ付近のしきい値レベルＩＴＨまで減少すると、軽負荷検出信号Ｓ３がアサートされる。軽負荷検出信号Ｓ３がアサートされると、スイッチングトランジスタＭ１と同期整流トランジスタＭ２が両方オフとなり、スイッチングノードＬＸがハイインピーダンスとなる。
【００６６】
時刻ｔ３にフィードバック電圧ＶＦＢがしきい値電圧ＶＴＨまで低下すると、再び比較信号Ｓ１がアサートされる。スイッチングレギュレータ１００は、時刻ｔ０〜ｔ３の動作を繰り返す。
【００６７】
この動作を繰り返すことにより、フィードバック電圧ＶＦＢは、しきい値電圧ＶＴＨ＝ＶＲＥＦ２をボトムとして安定化され、出力電圧ＶＯＵＴは、ＶＲＥＦ２×（Ｒ１＋Ｒ２）／Ｒ２をボトムとして安定化される。
【００６８】
以上がスイッチングレギュレータ１００の基本動作である。続いて、コンパレータ３２は、非ゼロのオフセット電圧ＶＯＦＳを有する場合を説明する。
【００６９】
（ＰＷＭモード）
しきい値電圧ＶＴＨが固定されている場合、フィードバック電圧ＶＦＢの安定点は、コンパレータ３２のオフセット電圧ＶＯＦＳに応じて変化することになる。この問題を解決するために、ＰＷＭモードにおいて演算増幅器２２は、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢの誤差を増幅する誤差増幅器として動作する。つまりしきい値電圧ＶＴＨの電圧レベルは、フィードバック電圧ＶＦＢが基準電圧ＶＲＥＦと一致するように調節され、これにより、コンパレータ３２が非ゼロのオフセット電圧ＶＯＦＳを有する場合であっても、オフセット電圧ＶＯＦＳを相殺するようにしきい値電圧ＶＴＨの値が調節され、フィードバック電圧ＶＦＢを所定の基準電圧ＶＲＥＦ１付近に安定化することができる。
【００７０】
（ＰＦＭモード）
コンパレータ３２がオフセット電圧ＶＯＦＳを有する場合、フィードバック電圧ＶＦＢがしきい値ＶＲＥＦ＋ＶＯＦＳまで低下するたびにアサートされる。つまり、ＰＦＭモードでは、フィードバック電圧ＶＦＢのボトムレベルが、ＶＲＥＦ２＋ＶＯＦＳに安定化される。図５は、基準電圧ＶＲＥＦを同じレベルに固定したときの、出力電流（負荷電流）ＩＯＵＴと出力電圧ＶＯＵＴの関係を示す図である。出力電流ＩＯＵＴがあるしきい値より大きい範囲において、スイッチングレギュレータ１００はＰＷＭモードで動作し、出力電圧ＶＯＵＴは、目標電圧ＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２付近に安定化される。
【００７１】
出力電流ＩＯＵＴがあるしきい値より小さい範囲において、スイッチングレギュレータ１００はＰＦＭモードで動作し、出力電圧ＶＯＵＴは、目標電圧（ＶＲＥＦ＋ＶＯＦＳ）×（Ｒ１＋Ｒ２）／Ｒ２をボトムレベルとして安定化される。（i）は、オフセット電圧ＶＯＦＳがゼロの場合、（ii）、（iii）はオフセット電圧ＶＯＦＳが非ゼロの場合を示す。
【００７２】
つまり、図１のスイッチングレギュレータ１００では、ＰＷＭモードとＰＦＭモードで、基準電圧ＶＲＥＦを同じレベルに設定すると、コンパレータ３２のオフセット電圧ＶＯＦＳに応じて、ＰＦＭモードにおけるフィードバック電圧ＶＦＢの安定点が変化するという問題が生ずる。なお、この問題を当業者の一般的な認識としてとらえてはならない。
【００７３】
図１のスイッチングレギュレータ１００によればこの問題を解決することができる。上述のように、電圧源１０がＰＦＭモードにおいて生成する基準電圧ＶＲＥＦ２は、ＰＷＭモードにおける基準電圧ＶＲＥＦ１とは個別のレベルに設定可能となっている。そこで、ＰＦＭモードにおける基準電圧ＶＲＥＦ２を、オフセット電圧ＶＯＦＳの影響を相殺するように定めることにより、図５に一点鎖線（iv）で示すように、ＰＷＭモードとＰＦＭモードで、出力電圧の安定点を近づけることができる。
【００７４】
以上がスイッチングレギュレータ１００の動作である。
このスイッチングレギュレータ１００は、以下の利点を有する。
第１に、ＰＷＭモードとＰＦＭモードにおいて、比較回路３０を共有することができ、制御回路２の回路面積を小さくできる。
第２に、ＰＷＭモードにおいては、アンプ２０を誤差増幅器として動作させることにより、しきい値電圧ＶＴＨが、コンパレータ３２のオフセット電圧ＶＯＦＳをキャンセルするように、自動的に調節される。
第３に、ＰＦＭモードにおいては、コンパレータ３２のオフセット電圧ＶＯＦＳの影響を相殺するように、基準電圧ＶＲＥＦ２のレベルを最適化することができ、その結果、ＰＷＭモードとＰＦＭモードで、出力電圧の安定点を近づけることができる。
【００７５】
続いて、スイッチングレギュレータ１００の用途を説明する。図６は、実施の形態に係るスイッチングレギュレータ１００を用いた電子機器の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、ＰＤＡ（Personal Digital Assistant）、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびスイッチングレギュレータ１００を備える。スイッチングレギュレータ１００は、その入力ライン１０４に電池７０４からの電池電圧ＶＢＡＴを受け、出力ライン１０６に接続されるマイクロプロセッサ７０６に、出力電圧ＶＯＵＴを供給する。
【００７６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００７７】
（第１の変形例）
実施の形態では、オフ信号生成回路４４は、スイッチングトランジスタＭ１に流れる電流ＩＭ１がピーク電流ＩＰＥＡＫに達すると、軽負荷検出信号Ｓ３をアサートする場合を説明したが、オフ信号生成回路４４の機能はこれには限定されない。たとえばオフ信号生成回路４４は、スイッチングトランジスタＭ１のゲート信号、あるいはパルス信号ＳＰＦＭを受け、スイッチングトランジスタＭ１がオンしてから、所定のオン時間ＴＯＮ経過後に、オフ信号Ｓ２をアサート（ローレベル）してもよい。この場合のオフ信号生成回路４４は、アナログあるいはデジタルのタイマー回路あるいは遅延回路で構成でき、公知の技術を用いればよい。
【００７８】
（変形例２）
コンパレータ３２およびフィードバック回路３４を含むヒステリシスコンパレータの構成は、図１のそれには限定されない。たとえばフィードバック回路３４は、スイッチング電圧ＶＬＸに代えて、第１パルス信号ＳＰＷＭをコンパレータ３２にフィードバックしてもよいし、ドライバ６０の内部のパルス信号をフィードバックしてもよい。また、フィードバックされるパルス信号の種類によっては、フィードバック回路３４のフィードバック先は、コンパレータ３２の非反転入力端子であってもよい。
【００７９】
（変形例３）
実施の形態では、降圧型のスイッチングレギュレータ１００について説明したが、本発明は、昇圧型、あるいは昇降圧型のスイッチングレギュレータ１００にも適用可能である。
【００８０】
（その他の変形例）
スイッチングレギュレータ１００の負荷は、マイクロプロセッサの他、液晶ドライバ、別の電源回路、その他アナログ回路、デジタル回路であってもよい。またスイッチングレギュレータ１００は、電池を充電する充電回路に利用することもできる。
【００８１】
実施の形態で説明した、各信号のアサート、ネゲートと、ハイレベル、ローレベルの対応関係は一例であり、当業者であれば任意の組み合わせで設計することができる。
【００８２】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００８３】
１００…スイッチングレギュレータ、１０２…出力回路、１０４…入力ライン、１０６…出力ライン、２…制御回路、１０…電圧源、１２…基準電圧源、１４…分圧回路、１６…セレクタ、１８…分圧比設定部、２０…アンプ、２２…演算増幅器、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、Ｃ２…キャパシタ、３０…比較回路、３２…コンパレータ、３４…フィードバック回路、４０…変調器、４２…ロジック部、４４…オフ信号生成回路、５０…軽負荷検出回路、６０…ドライバ、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｄ１…整流ダイオード、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、ＬＸ…スイッチングノード、Ｓ１…比較信号、Ｓ２…オフ信号、Ｓ３…軽負荷検出信号、ＳＰＷＭ…第１パルス信号、ＳＰＦＭ…第２パルス信号、７００…電子機器、７０２…筐体、７０４…電池、７０６…マイクロプロセッサ。
【図１】
2014207820.tif 000003
【図２】
2014207820.tif 000004
【図３】
2014207820.tif 000005
【図４】
2014207820.tif 000006
【図５】
2014207820.tif 000007
【図６】
2014207820.tif 000008