(57)【要約】【課題】半導体装置の信頼性を向上させるとともに、半導体装置の小型化を図る。【解決手段】配線基板に受動部品や半導体チップが搭載され、半導体チップの複数のパッド電極と配線基板の複数の端子とが複数のワイヤを介して電気的に接続され、樹脂封止されて電力増幅モジュールが製造される。半導体チップは、電力増幅回路を構成するＬＤＭＯＡＳＦＥＴのドレインに接続されたドレインパッドＰＤＤ３を有し、このドレインパッドＰＤＤ３に複数のワイヤが接続されている。ドレインパッドＰＤＤ３において、複数のワイヤの接続領域ＲＧＷの間に、プローブ検査で形成されたプローブ痕ＰＲＢが配置されている。【選択図】図３９
2014241309.tif 000002
【特許請求の範囲】
【請求項１】
複数のパッド電極を有する半導体チップを備え、前記複数のパッド電極に複数のワイヤが接続された半導体装置であって、
前記半導体チップは、第１電力増幅回路を有しており、
前記複数のパッド電極は、前記第１電力増幅回路を構成する半導体素子の出力に接続された第１パッド電極を含み、
前記第１パッド電極に、前記複数のワイヤのうちの複数の第１ワイヤが接続されており、
前記第１パッド電極において、前記複数の第１ワイヤの接続領域の間に、プローブ痕が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１パッド電極における前記複数の第１ワイヤの接続領域は、一列に配列していることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記プローブ痕は、プローブ検査でプローブが当たることにより形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１パッド電極は、長方形状の平面形状を有し、
前記第１パッド電極における前記複数の第１ワイヤの接続領域は、前記第１パッド電極の長辺方向に沿って一列に配列していることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１パッド電極において、前記プローブ痕は、前記複数の第１ワイヤの接続領域と重なっていないことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記半導体チップは、多段接続された複数の電力増幅回路を有しており、
前記第１電力増幅回路は、前記複数の電力増幅回路のうちの最終段の電力増幅回路であることを特徴とする半導体装置。
【請求項７】
請求項１乃至６の何れか１項記載の半導体装置において、
前記半導体素子は、ＬＤＭＯＳＦＥＴであり、
前記第１パッド電極は、前記ＬＤＭＯＳＦＥＴのドレイン用パッド電極であることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１パッド電極に前記第１ワイヤは３本以上接続され、かつ等間隔で接続されていることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１パッド電極における前記複数の第１ワイヤの接続領域の間の領域には、前記プローブ痕が配置されている領域と、前記プローブ痕が配置されていない領域とが混在していることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１パッド電極に前記第１ワイヤは３本以上接続されており、
前記第１パッド電極における前記複数の第１ワイヤの接続領域の間の領域には、前記プローブ痕が配置されている領域と、前記プローブ痕が配置されていない領域とが混在しており、
前記第１パッド電極において、間に前記プローブ痕が配置されている前記接続領域の間隔は、間に前記プローブ痕が配置されていない前記接続領域の間隔よりも大きいことを特徴とする半導体装置。
【請求項１１】
（ａ）半導体チップを準備する工程、
（ｂ）前記半導体チップを配線基板上に搭載する工程、
（ｃ）前記半導体チップの複数のパッド電極と前記配線基板の複数の端子とを複数のワイヤを介して電気的に接続する工程、
を有する半導体装置の製造方法であって、
前記半導体チップは、第１電力増幅回路を有しており、
前記複数のパッド電極は、前記第１電力増幅回路を構成する半導体素子の出力に接続された第１パッド電極を含み、
前記（ｃ）工程では、前記第１パッド電極に、前記複数のワイヤのうちの複数の第１ワイヤが接続され、
前記（ａ）工程は、
（ａ１）前記半導体基板に対してプローブ検査を行う工程、
（ａ２）前記（ａ１）工程後、前記半導体基板を切断して前記半導体チップを取得する工程、
を有し、
前記第１パッド電極において、前記（ａ１）工程でプローブが当てられる位置は、前記（ｃ）工程で前記複数の第１ワイヤを接続する位置の間に位置することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記第１パッド電極において、前記（ｃ）工程で前記複数の第１ワイヤを接続する位置は、一列に配列していることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記第１パッド電極は、長方形状の平面形状を有し、
前記第１パッド電極において、前記（ｃ）工程で前記複数の第１ワイヤを接続する位置は、前記第１パッド電極の長辺方向に沿って一列に配列していることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ａ１）工程で前記第１パッド電極にプローブ痕が形成されることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１パッド電極において、前記プローブ痕に重ならない位置に、前記複数の第１ワイヤが接続されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記半導体チップは、多段接続された複数の電力増幅回路を有しており、
前記第１電力増幅回路は、前記複数の電力増幅回路のうちの最終段の電力増幅回路であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１１乃至１６の何れか１項記載の半導体装置の製造方法において、
前記半導体素子は、ＬＤＭＯＳＦＥＴであり、前記第１パッド電極は、前記ＬＤＭＯＳＦＥＴのドレイン用パッド電極であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１パッド電極に前記第１ワイヤは３本以上接続され、かつ、等間隔で接続されることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１パッド電極に前記第１ワイヤは３本以上接続され、
前記第１パッド電極における前記複数の第１ワイヤの接続領域の間の領域には、前記プローブ痕が配置されている領域と、前記プローブ痕が配置されていない領域とが混在し、
前記第１パッド電極において、間に前記プローブ痕が配置されている前記接続領域の間隔は、間に前記プローブ痕が配置されていない前記接続領域の間隔よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２０】
第１主面を有する配線基板と、
第２主面と、前記第２主面とは反対側の第１裏面とを有し、前記第１裏面が前記配線基板の前記第１主面と対向するように前記配線基板の前記第１主面に搭載された半導体チップと、
前記半導体チップの前記第２主面に形成された複数のパッド電極と前記配線基板の前記第１主面に形成された複数の端子とを電気的に接続する複数のワイヤと、
を備えた半導体装置であって、
前記半導体チップは、第１電力増幅回路を有しており、
前記複数のパッド電極は、前記第１電力増幅回路を構成する半導体素子の出力に接続された第１パッド電極を含み、
前記第１パッド電極に、前記複数のワイヤのうちの複数の第１ワイヤが接続されており、
前記第１パッド電極において、前記複数の第１ワイヤの接続領域の間に、プローブ痕が形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、増幅素子を有する半導体チップのパッドにワイヤを接続した半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、ＧＳＭ方式、ＰＣＳ方式、ＰＤＣ方式、ＣＤＭＡ方式といった通信方式に代表される移動体通信装置（いわゆる携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
特開２００８−２１８４４２号公報（特許文献１）には、ボンドパッドが実質的に重なりのないプローブ領域およびワイヤボンド領域を有する技術が記載されている。
【０００５】
特開２０１１−４０７５９号公報（特許文献２）には、コンタクトパッドがプローブ検査領域とボンディング領域とを有する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２１８４４２号公報
【特許文献２】特開２０１１−４０７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者の検討によれば、次のことが分かった。
【０００８】
半導体チップを配線基板に搭載しかつ半導体チップのパッド電極と配線基板の端子とをワイヤで電気的に接続することで、電力増幅モジュールなどの半導体装置が製造される。
【０００９】
半導体チップを製造するには、半導体ウエハの主面上に種々の素子や配線層を形成し、表面保護膜（およびパッド電極）を形成した後、ウエハ状態でプローブ検査を行う。プローブ検査工程では、半導体ウエハの各チップ領域のパッド電極にプローブ（探針）を当てて、半導体ウエハの各チップ領域の電気的特性を検査する。その後、ダイシングにより半導体ウエハを切断して個片化（チップ化）し、取得された半導体チップは配線基板に搭載され、半導体チップのパッド電極と配線基板の端子との間がワイヤボンディングされる。
【００１０】
プローブ検査の際に、検査用のプローブが押し当てられたパッド電極には、プローブが押し当てられた痕であるプローブ痕が形成される。配線基板に半導体チップを搭載した後に行うワイヤボンディングの際に、パッド電極のプローブ痕上にワイヤを接続しようとすると、平坦性が低下している領域にワイヤを接続することになるため、ワイヤの接続強度が低下する虞がある。ワイヤの接続強度の低下は、製造された半導体装置の信頼性を低下させる。
【００１１】
一方、パッド電極において、ワイヤの接続領域とプローブ検査工程でプローブを押し当てる領域（プローブ痕）とを分けることも考えられる。しかしながら、パッド電極において、ワイヤの接続領域とプローブ検査工程でプローブを押し当てる領域（プローブ痕）とを単に分ける（別々の領域にする）だけでは、パッド電極の寸法増大により半導体チップの面積の増大を招く虞がある。半導体チップの面積の増大は、製造コストの増大を招き、また、半導体装置の小型化に不利となる。
【００１２】
このため、ワイヤの接続強度の向上とチップサイズの抑制とを考慮した総合的な設計が望まれる。
【００１３】
本発明の目的は、半導体装置の信頼性を向上できる技術を提供することにある。
【００１４】
また、本発明の目的は、半導体装置の小型化を図ることができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
代表的な実施の形態による半導体装置は、複数のパッド電極を有する半導体チップを備え、前記複数のパッド電極に複数のワイヤが接続された半導体装置である。この半導体チップは、電力増幅回路を構成する半導体素子の出力に接続された第１パッド電極を有し、この第１パッド電極に複数の第１ワイヤが接続されており、第１パッド電極において、複数の第１ワイヤの接続領域の間にプローブ痕が形成されている。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、半導体チップを配線基板上に搭載してから、半導体チップの複数のパッド電極と配線基板の複数の端子とを複数のワイヤを介して電気的に接続する。この半導体チップは、電力増幅回路を構成する半導体素子の出力に接続された第１パッド電極を有しており、ワイヤボンディング工程において、この第１パッド電極には複数の第１ワイヤを接続する。第１パッド電極において、プローブ検査工程でプローブが当てられる位置は、ワイボンディング工程で複数の第１ワイヤを接続する位置の間に位置する。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
【００２１】
また、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】標準的なデジタル携帯電話機の一例を示すブロック図である。
【図２】図１に示されるデジタル携帯電話機に用いられている電力増幅モジュールの構成例を模式的に示した回路ブロック図である。
【図３】本発明の一実施の形態の電力増幅モジュールを示す上面図である。
【図４】本発明の一実施の形態の電力増幅モジュールを示す下面図である。
【図５】本発明の一実施の形態の電力増幅モジュールを示す平面透視図である。
【図６】本発明の一実施の形態の電力増幅モジュールを示す断面図である。
【図７】本発明の一実施の形態の電力増幅モジュールを実装基板に実装した状態を示す側面図である。
【図８】本発明の一実施の形態の電力増幅モジュールの製造工程を示す工程フロー図である。
【図９】本発明の一実施の形態の電力増幅モジュールの製造工程中の断面図である。
【図１０】図９に続く電力増幅モジュールの製造工程中の断面図である。
【図１１】図１０に続く電力増幅モジュールの製造工程中の断面図である。
【図１２】図１１に続く電力増幅モジュールの製造工程中の断面図である。
【図１３】図１２に続く電力増幅モジュールの製造工程中の断面図である。
【図１４】図５の部分拡大平面図である。
【図１５】本発明の一実施の形態の半導体チップの平面図である。
【図１６】本発明の一実施の形態の半導体チップの要部断面図である。
【図１７】本発明の一実施の形態の半導体チップの要部断面図である。
【図１８】本発明の一実施の形態の半導体チップの要部断面図である。
【図１９】本発明の一実施の形態の半導体チップの要部断面図である。
【図２０】本発明の一実施の形態の半導体チップの要部断面図である。
【図２１】本発明の一実施の形態の半導体チップの製造工程を示す工程フロー図である。
【図２２】本発明の一実施の形態の半導体チップの要部平面図である。
【図２３】本発明の一実施の形態の半導体チップの要部平面図である。
【図２４】本発明の一実施の形態の半導体チップの要部平面図である。
【図２５】本発明の一実施の形態の半導体チップの要部平面図である。
【図２６】本発明の一実施の形態の半導体チップの要部平面図である。
【図２７】本発明の一実施の形態の半導体チップの要部平面図である。
【図２８】本発明の一実施の形態の半導体チップの要部平面図である。
【図２９】本発明の一実施の形態の半導体チップの要部平面図である。
【図３０】本発明の一実施の形態の電力増幅モジュールの製造工程中の要部平面図である。
【図３１】本発明の一実施の形態の電力増幅モジュールの製造工程中の要部平面図である。
【図３２】本発明の一実施の形態の電力増幅モジュールの製造工程中の要部斜視図である。
【図３３】第１の比較例の半導体チップの要部平面図である。
【図３４】第１の比較例の電力増幅モジュールの製造工程中の要部平面図である。
【図３５】第１の比較例の電力増幅モジュールの製造工程中の要部平面図である。
【図３６】第１の比較例の電力増幅モジュールの製造工程中の要部斜視図である。
【図３７】第１の比較例の半導体チップのドレインパッドに形成されたプローブ痕と、ドレインパッドにおけるワイヤの接続領域とを示す説明図である。
【図３８】第２の比較例の半導体チップのドレインパッドに形成されたプローブ痕とドレインパッドにおけるワイヤの接続領域とを示す説明図である。
【図３９】本発明の一実施の形態の半導体チップのドレインパッドに形成されたプローブ痕と、ドレインパッド３におけるワイヤの接続領域とを示す説明図である。
【図４０】本発明の一実施の形態の半導体チップのドレインパッドに形成されたプローブ痕と、ドレインパッド３におけるワイヤの接続領域とを示す説明図である。
【図４１】プローブ検査工程でドレインパッドに検査用のプローブを押し当てる様子を示す断面図である。
【図４２】プローブ検査工程でプローブをドレインパッドに押し当てたことで、ドレインパッドにプローブ痕が形成された状態を示す断面図である。
【図４３】第１の変形例の説明図である。
【図４４】第２の変形例の説明図である。
【図４５】第２の変形例の説明図である。
【図４６】第２の変形例の説明図である。
【発明を実施するための形態】
【００２３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２６】
本実施の形態は、例えば、ＧＳＭ方式などのネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用（搭載）されるＲＦ（Radio Frequency）パワーモジュールなどの電力増幅モジュール（半導体装置）およびそれに使用（搭載）される半導体チップ（半導体装置）である。
【００２７】
ここで、ＧＳＭ（Global System for Mobile Communication）は、デジタル携帯電話に使用されている無線通信方式の１つまたは規格をいう。ＧＳＭには、使用する電波の周波数帯が３つある。このうち、９００ＭＨｚ帯（８２４〜９１５ＭＨｚ）をＧＳＭ９００または単にＧＳＭ、１８００ＭＨｚ帯（１７１０〜１９１０ＭＨｚ）をＧＳＭ１８００またはＤＣＳ（Digital Cellular System）１８００若しくはＰＣＮ、１９００ＭＨｚ帯をＧＳＭ１９００またはＤＣＳ１９００若しくはＰＣＳ（Personal Communication Services）という。なお、ＧＳＭ１９００は主に北米で使用されている。北米ではその他に８５０ＭＨｚ帯のＧＳＭ８５０を使用する場合もある。本実施の形態の電力増幅モジュールＰＡ１は、例えば、これらの周波数帯（高周波帯）で使用される電力増幅モジュールである。
【００２８】
＜デジタル携帯電話機の構成について＞
図１は、標準的なデジタル携帯電話機（デジタル携帯電話機システム、移動体通信装置）ＤＰＳの一例を示すブロック図（説明図）である。
【００２９】
図1に示されるデジタル携帯電話機ＤＰＳにおいては、アンテナＡＮＴより受信した信号は、アンテナスイッチＡＮＴ−ＳＷを通って低雑音アンプＬＮＡにより増幅され、受信ミクサＲＸ−ＭＩＸにより１５０〜２５０ＭＨｚ程度のＩＦ周波数（中間周波数）に変換された後、ＩＦ回路ＩＦＣで更に周波数変換され、４５５ｋＨｚ程度の第２ＩＦ周波数としてベースバンド部ＢＢＰへ導かれて復調回路ＤＭＤＬで復調される。なお、図１において、符号ＣＯＤ１は音声ＣＯＤＥＣ（コーデック）、符号ＳＰはスピーカ、符号ＭＩＣはマイク、符号ＣＯＤ２はチャネルＣＯＤＥＣ（コーデック）、符号ＭＤＬは変調回路である。
【００３０】
また、音声をデジタル化した信号は、ベースバンド部ＢＢＰのＤ／Ａ変換回路ＤＡＣでＤ−Ａ変換（デジタル−アナログ変換）され、Ｉ／Ｑ信号としてＲＦブロック部ＲＦＢＰへ導かれ、直交変調器ＱＭＤによりＩＦ周波数へ変調され、送信ミクサＴＸ−ＭＩＸにより送信信号に変換された後、電力増幅モジュールＰＡ１で増幅され、アンテナスイッチＡＮＴ−ＳＷを通してアンテナＡＮＴから送信される。受信ミクサＲＸ−ＭＩＸおよび送信ミクサＴＸ−ＭＩＸへは、発振器とＰＬＬ（位相同期回路）により構成されたシンセサイザよりローカル信号が供給されている。なお、図１において、符号ＡＧＣＡＭＰはＡＧＣ（Automatic Gain Control）アンプ、符号ＦＰＬ１はＲＦ−ＰＬＬ（ＲＦ周波数位相同期回路）、符号ＦＰＬ２はＩＦ−ＰＬＬ（ＩＦ周波数位相同期回路）である。また、デジタル携帯電話機ＤＰＳは、液晶表示部ＬＣＤ、マイコンＭＣＮおよびメモリＭＲＹなどで構成された表示・制御部ＣＤＰも備えている。
【００３１】
＜電力増幅モジュールの回路構成について＞
図２は、図１に示されるデジタル携帯電話機ＤＰＳのような移動体通信装置に用いられている電力増幅モジュール（半導体装置、電子装置、電力増幅器、高出力増幅器、高周波電力増幅器、高周波電力増幅装置、電力増幅器モジュール、ＲＦパワーモジュール）ＰＡ１の構成例を模式的に示した回路ブロック図（説明図）である。この図には、例えばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能な電力増幅モジュールの回路ブロック図（増幅回路）が示されている。なお、ＧＭＳＫ変調方式は、音声信号の通信に用いる方式で搬送波の位相を送信データに応じて位相シフトする方式である。また、ＥＤＧＥ変調方式は、データ通信に用いる方式でＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えた方式である。
【００３２】
図２に示されるように、電力増幅モジュールＰＡ１の回路構成は、２系統の電力増幅回路（高周波電力増幅回路）ＬＤＭＬ，ＬＤＭＨと、周辺回路１０３と、整合回路１０５Ａ，１０５Ｂ，１０７Ａ，１０７Ｂと、ローパスフィルタ（ローパスフィルタ回路）１０８Ａ，１０８Ｂと、スイッチ回路１０９Ａ，１０９Ｂとを有している。
【００３３】
電力増幅回路ＬＤＭＬは、ＧＳＭ９００用の電力増幅回路であり、複数の増幅段（増幅回路）、ここでは３つの増幅段（増幅回路）ＬＤＭＬ１，ＬＤＭＬ２，ＬＤＭＬ３、を多段接続した多段構成を有している。電力増幅回路ＬＤＭＨは、ＤＣＳ１８００用の電力増幅回路であり、複数の増幅段（増幅回路）、ここでは３つの増幅段（増幅回路）ＬＤＭＨ１，ＬＤＭＨ２，ＬＤＭＨ３、を多段接続した多段構成を有している。
【００３４】
整合回路（入力整合回路）１０５Ａは、ＧＳＭ９００用の入力端子１０４ａと電力増幅回路ＬＤＭＬ（１段目の増幅段ＬＤＭＬ１）の間に設けられ、整合回路（入力整合回路）１０５Ｂは、ＤＣＳ１８００用の入力端子１０４ｂと電力増幅回路ＬＤＭＨ（１段目の増幅段ＬＤＭＨ１）の間に設けられている。整合回路（出力整合回路）１０７Ａは、ＧＳＭ９００用のスイッチ回路１０９Ａと電力増幅回路ＬＤＭＬ（３段目の増幅段ＬＤＭＬ３）の間に設けられ、整合回路（出力整合回路）１０７Ｂは、ＤＣＳ１８００用のスイッチ回路１０９Ｂと電力増幅回路ＬＤＭＨ（３段目の増幅段ＬＤＭＨ３）の間に設けられている。
【００３５】
ＧＳＭ９００用のローパスフィルタ１０８Ａは、整合回路１０７ＡとＧＳＭ９００用のスイッチ回路１０９Ａの間に設けられ、電力増幅回路ＬＤＭＬの出力が整合回路１０７Ａを経て入力されるようになっている。ＤＣＳ１８００用のローパスフィルタ１０８Ｂは、整合回路１０７ＢとＤＣＳ１８００用のスイッチ回路１０９Ｂの間に設けられ、電力増幅回路ＬＤＭＨの出力が整合回路１０７Ｂを経て入力されるようになっている。
【００３６】
また、ＧＳＭ９００用の電力増幅回路ＬＤＭＬの増幅段ＬＤＭＬ１と増幅段ＬＤＭＬ２の間には段間用の整合回路１０２ＡＭ１が設けられ、増幅段ＬＤＭＬ２と増幅段ＬＤＭＬ３の間には段間用の整合回路１０２ＡＭ２が設けられている。また、ＤＣＳ１８００用の電力増幅回路ＬＤＭＨの増幅段ＬＤＭＨ１と増幅段ＬＤＭＨ２の間には段間用の整合回路１０２ＢＭ１が設けられ、増幅段ＬＤＭＨ２と増幅段ＬＤＭＨ３の間には段間用の整合回路１０２ＢＭ２が設けられている。各整合回路はインピーダンスの整合を行う回路であり、ローパスフィルタ１０８Ａ，１０８Ｂは高調波（電力増幅回路ＬＤＭＬ，ＬＤＭＨで発生した高調波成分）を減衰させる回路である。
【００３７】
このうち、ＧＳＭ９００用の電力増幅回路ＬＤＭＬ（増幅段ＬＤＭＬ１〜ＬＤＭＬ３）と、ＤＣＳ１８００用の電力増幅回路ＬＤＭＨ（増幅段ＬＤＭＨ１〜ＬＤＭＨ３）と、周辺回路１０３とは、１つの半導体チップ（半導体増幅素子チップ、高周波用電力増幅素子チップ、半導体装置）２内に形成されている。なお、電力増幅回路ＬＤＭＬを構成する増幅段ＬＤＭＬ１〜ＬＤＭＬ３と、電力増幅回路ＬＤＭＨを構成する増幅段ＬＤＭＨ１〜ＬＤＭＨ３とは、半導体チップＣＰ１内に形成されるが、段間用の整合回路１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２は、半導体チップＣＰ１内に形成しても、半導体チップＣＰ１外に形成してもよい。
【００３８】
周辺回路１０３は、電力増幅回路ＬＤＭＬ，ＬＤＭＨの増幅動作の制御や補佐あるいはスイッチ回路１０９Ａ，１０９Ｂの制御などを行う回路であり、制御回路１０３Ａ，１０３Ｃと、上記増幅段ＬＤＭＬ１〜ＬＤＭＬ３，ＬＤＭＨ１〜ＬＤＭＨ３にバイアス電圧を印加するバイアス回路１０３Ｂなどを有している。
【００３９】
制御回路１０３Ａは、上記電力増幅回路ＬＤＭＬ，ＬＤＭＨに印加する所望の電圧を発生する回路であり、電源制御回路１０３Ａ１およびバイアス電圧生成回路１０３Ａ２を有している。電源制御回路１０３Ａ１は、上記増幅段ＬＤＭＬ１〜ＬＤＭＬ３，ＬＤＭＨ１〜ＬＤＭＨ３の各々の出力用の増幅素子（ここではＬＤＭＯＳＦＥＴ）のドレイン端子に印加される第１電源電圧を生成する回路である。また、上記バイアス電圧生成回路１０３Ａ２は、上記バイアス回路１０３Ｂを制御するための第１制御電圧を生成する回路である。ここでは、電源制御回路１０３Ａ１が外部のベースバンド回路から供給される出力レベル指定信号に基づいて上記第１電源電圧を生成すると、バイアス電圧生成回路１０３Ａ２が電源制御回路１０３Ａ１で生成された上記第１電源電圧に基づいて、上記第１制御電圧を生成するようになっている。上記ベースバンド回路は、上記出力レベル指定信号を生成する回路である。この出力レベル指定信号は、電力増幅回路ＬＤＭＬ、ＬＤＭＨの出力レベルを指定する信号で、携帯電話機と基地局との間の距離、すなわち、電波の強弱に応じた出力レベルに基づいて生成されているようになっている。
【００４０】
制御回路１０３Ｃは、スイッチ回路１０９Ａ，１０９Ｂの制御を行う回路である。ＧＳＭ９００の送受信切り換え用のスイッチ回路１０９Ａは、制御回路１０３Ｃからの切換信号に応じて、ＧＳＭ９００の送信時には端子（出力端子）１０６をローパスフィルタ１０８Ａの出力側に接続し、ＧＳＭ９００の受信時には端子１０６を端子１１０ａに接続する。また、ＤＣＳ１８００の送受信切り換え用のスイッチ回路１０９Ｂは、制御回路１０３Ｃからの切換信号に応じて、ＤＣＳ１８００の送信時には端子１０６をローパスフィルタ１０８Ｂの出力側に接続し、ＤＣＳ１８００の受信時には端子１０６を端子１１０ｂに接続する。
【００４１】
電力増幅モジュールＰＡ１のＧＳＭ９００用の入力端子１０４ａに入力されたＲＦ入力信号は、整合回路１０５Ａを経て半導体チップＣＰ１に入力され、半導体チップＣＰ１内の電力増幅回路ＬＤＭＬ、すなわち３つの増幅段ＬＤＭＬ１〜ＬＤＭＬ３で増幅されて半導体チップＣＰ１から増幅されたＲＦ信号（ＧＳＭ９００のＲＦ信号）として出力される。この増幅されて半導体チップＣＰ１から出力されたＧＳＭ９００のＲＦ信号は、整合回路１０７Ａおよびローパスフィルタ１０８Ａを経てスイッチ回路１０９Ａに入力される。スイッチ回路１０９Ａが、端子１０６をローパスフィルタ１０８Ａの出力側に接続するように切り換えていると、ローパスフィルタ１０８Ａを経てスイッチ回路１０９Ａに入力されたＲＦ信号は、端子１０６からＧＳＭ９００のＲＦ出力信号として出力され、上記アンテナＡＮＴから送信される。
【００４２】
また、電力増幅モジュールＰＡ１のＤＣＳ１８００用の入力端子１０４ｂに入力されたＲＦ入力信号は、整合回路１０５Ｂを経て半導体チップＣＰ１に入力され、半導体チップＣＰ１内の電力増幅回路ＬＤＭＨ、すなわち３つの増幅段ＬＤＭＨ１〜ＬＤＭＨ３で増幅されて半導体チップＣＰ１から増幅されたＲＦ信号（ＤＣＳ１８００のＲＦ信号）として出力される。この増幅されて半導体チップＣＰ１から出力されたＤＣＳ１８００のＲＦ信号は、整合回路１０７Ｂおよびローパスフィルタ１０８Ｂを経てスイッチ回路１０９Ｂに入力される。スイッチ回路１０９Ｂが、端子１０６をローパスフィルタ１０８Ｂの出力側に接続するように切り換えていると、ローパスフィルタ１０８Ｂを経てスイッチ回路１０９Ｂに入力されたＲＦ信号は、端子１０６からＤＣＳ１８００のＲＦ出力信号として出力され、上記アンテナＡＮＴから送信される。
【００４３】
また、電力増幅モジュールＰＡ１の入力端子１０４ｃに入力された入力信号（例えば制御用信号など）が周辺回路１０３に入力され、これに基づいて、周辺回路１０３は、電力増幅回路ＬＤＭＬ，ＬＤＭＨの制御やスイッチ回路１０９Ａ，１０９Ｂの制御などを行うことができる。
【００４４】
スイッチ回路１０９Ａ，１０９Ｂは、上記図１の上記アンテナスイッチＡＮＴ−ＳＷに対応するものであり、図２に示される電力増幅モジュールＰＡ１は、上記図１の上記アンテナスイッチＡＮＴ−ＳＷも、電力増幅モジュールＰＡ１に内蔵させた場合に対応する。他の形態として、上記アンテナスイッチＡＮＴ−ＳＷを、電力増幅モジュールＰＡ１の外部に設けることもでき、この場合、スイッチ回路１０９Ａ，１０９Ｂは電力増幅モジュールＰＡ１の外部に設けられることになる。また、更に、上記ローパスフィルタ（ローパスフィルタ回路）１０８Ａ，１０８Ｂを、電力増幅モジュールＰＡ１の外部に設けることもできる。
【００４５】
上記電力増幅回路ＬＤＭＬ，ＬＤＭＨのそれぞれは、上記３段の増幅段ＬＤＭＬ１〜ＬＤＭＬ３，ＬＤＭＨ１〜ＬＤＭＨ３として、３個のｎチャネル型のＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)を順次従属接続（多段接続）した回路構成を有している。すなわち、各増幅段ＬＤＭＬ１，ＬＤＭＬ２，ＬＤＭＬ３，ＬＤＭＨ１，ＬＤＭＨ２，ＬＤＭＨ３がｎチャネル型のＬＤＭＯＳＦＥＴ素子により形成されている。
【００４６】
そして、３個のｎチャネル型ＬＤＭＯＳＦＥＴ（すなわち増幅段ＬＤＭＬ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＬＤＭＬ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＬＤＭＬ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が順次接続（多段接続）されて電力増幅回路ＬＤＭＬが形成されている。
【００４７】
具体的には、ＧＳＭ９００用の入力端子１０４ａが、整合回路１０５Ａを介して、増幅段ＬＤＭＬ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続され、増幅段ＬＤＭＬ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０２ＡＭ１を介して、増幅段ＬＤＭＬ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続されている。そして、増幅段ＬＤＭＬ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０２ＡＭ２を介して、増幅段ＬＤＭＬ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続され、増幅段ＬＤＭＬ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０７Ａを介してローパスフィルタ１０８Ａに電気的に接続されている。
【００４８】
また、３個のｎチャネル型ＬＤＭＯＳＦＥＴ（すなわち増幅段ＬＤＭＨ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＬＤＭＨ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段ＬＤＭＨ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が順次接続（多段接続）されて電力増幅回路ＬＤＭＨが形成されている。
【００４９】
具体的には、ＤＣＳ１８００用の入力端子１０４ｂが、整合回路１０５Ｂを介して、増幅段ＬＤＭＨ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続され、増幅段ＬＤＭＨ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０２ＢＭ１を介して、増幅段ＬＤＭＨ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続されている。そして、増幅段ＬＤＭＨ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０２ＢＭ２を介して、増幅段ＬＤＭＨ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴのゲートに電気的に接続され、増幅段ＬＤＭＨ３を構成するｎチャネル型ＬＤＭＯＳＦＥＴのドレインが、整合回路１０７Ｂを介してローパスフィルタ１０８Ｂに電気的に接続されている。
【００５０】
なお、本実施の形態では、３段の増幅段が接続（多段接続）されて各電力増幅回路ＬＤＭＬ，ＬＤＭＨを形成しているが、他の形態として、２段の増幅段または４段以上の増幅段を接続（多段接続）して各電力増幅回路ＬＤＭＬ，ＬＤＭＨを形成することも可能であり、この場合、各電力増幅回路ＬＤＭＬ，ＬＤＭＨは２個または４個以上のｎチャネル型ＬＤＭＯＳＦＥＴが従属接続した回路構成となる。
【００５１】
＜電力増幅モジュールの構造について＞
図３は、本実施の形態の電力増幅モジュールＰＡ１の上面図（平面図）であり、図４は、電力増幅モジュールＰＡ１の下面図であり、図５は、電力増幅モジュールＰＡ１の平面透視図であり、封止樹脂１３を透視した状態が示されている。図６は、本実施の形態の電力増幅モジュールＰＡ１の断面図（側面断面図）である。なお、図６は断面図、図５は平面図に対応するが、いずれも電力増幅モジュールＰＡ１の概念的な構造が示されており、図５の構造を所定の位置で切断した断面と図６の断面図とは完全には一致していない。
【００５２】
図３〜図６に示される本実施の形態の電力増幅モジュールＰＡ１は、配線基板（多層基板、多層配線基板、モジュール基板）１１と、配線基板１１上に搭載（実装）された半導体チップ（半導体素子、能動素子）ＣＰ１と、配線基板１１上に搭載（実装）された受動部品（受動素子、チップ部品）１２と、半導体チップＣＰ１および受動部品１２を含む配線基板１１の上面１１ａを覆う封止樹脂（封止部、封止樹脂部）１３とを有している。半導体チップＣＰ１および受動部品１２は、配線基板１１の導体層（伝送線路）に電気的に接続されている。また、電力増幅モジュールＰＡ１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。電力増幅モジュールＰＡ１は、半導体チップＣＰ１を有しているので半導体装置とみなすことができるが、電子装置とみなすこともできる。
【００５３】
配線基板１１は、例えば、複数の絶縁体層（誘電体層）１４と、複数の導体層（配線層）とを積層して一体化した多層配線基板（多層基板）である。図６では、５つの絶縁体層１４が積層されて配線基板１１が形成されているが、積層される絶縁体層１４の数はこれに限定されるものではなく種々変更可能である。配線基板１１を構成する各導体層（配線層）１５は、必要に応じて絶縁体層１４に形成されたビアホール（スルーホール）１６内の導体（導体膜）を通じて電気的に接続されている。配線基板１１の絶縁体層１４を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板１１はセラミック多層基板である。配線基板１１の絶縁体層１４の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
【００５４】
配線基板１１の上面（表面）１１ａ上と下面（裏面）１１ｂ上と絶縁体層１４間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）１５が形成されている。配線基板１１の最上層の導体層１５によって、配線基板１１の上面１１ａに、導電体からなる基板側端子（端子、電極）ＴＥおよびチップ搭載用導体パターン１５ｃが形成され、配線基板１１の最下層の導体層１５によって、配線基板１１の下面１１ｂに、導電体からなる外部接続用端子（端子、電極、モジュール電極）１５ａおよび基準電位供給用端子１５ｂが形成されている。
【００５５】
外部接続用端子１５ａは、上記入力端子１０４ａ，１０４ｂ，１０４ｃに対応する端子と上記端子（出力端子）１０６に対応する端子とを含んでいる。配線基板１１の内部、すなわち絶縁体層１４の間にも導体層（配線層、配線パターン、導体パターン）１５が形成されている。また、配線基板１１の導体層１５により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板１１の下面１１ｂの基準電位供給用端子１５ｂなど）は、絶縁体層１４の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
【００５６】
半導体チップＣＰ１は、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップＣＰ１に分離したものである。半導体チップＣＰ１の表面（上面）には、複数のパッド電極（電極、ボンディングパッド）ＰＤが形成されており、各パッド電極ＰＤは、半導体チップＣＰ１内に形成された半導体素子または半導体集積回路に電気的に接続されている。半導体チップＣＰ１の構成については、後でより詳細に説明する。なお、半導体チップＣＰ１の互いに反対側に位置する２つの主面のうち、パッド電極ＰＤが形成された側の主面を半導体チップＣＰ１の表面と称し、パッド電極ＰＤが形成された側の主面（表面）とは反対側の主面（すなわち裏面電極ＢＥ１が形成された側の主面）を、半導体チップＣＰ１の裏面と称することとする。
【００５７】
図６に示されるように、半導体チップＣＰ１は配線基板１１の上面１１ａにおけるチップ搭載用導体パターン１５ｃに、例えば半田１８などの接合材（接着材）によりフェイスアップでダイボンディング（接合）されている。半導体チップＣＰ１のダイボンディングには、半田１８の代わりに、銀ペーストなどの導電性ペースト型接着材を用いることもできる。半導体チップＣＰ１の表面（上面）に形成されたパッド電極ＰＤは、導電性のワイヤ（ボンディングワイヤ）ＷＡを介して配線基板１１の上面１１ａの基板側端子ＴＥに電気的に接続されている。また、半導体チップＣＰ１の裏面全面には裏面電極ＢＥ１が形成されており、この半導体チップＣＰ１の裏面電極ＢＥ１は、配線基板１１の上面１１ａのチップ搭載用導体パターン１５ｃに半田１８などの導電性の接合材により接合されて電気的に接続され、更にビアホール１６（１６ａ）内の導体などを介して、配線基板１１の下面１１ｂの基準電位供給用端子１５ｂに電気的に接続されている。なお、ビアホール１６のうち、半導体チップＣＰ１の下方に設けられたビアホール１６ａは、半導体チップＣＰ１で生じた熱を配線基板１１の下面１１ｂ側に伝導させるためのサーマルビアとして機能することもできる。
【００５８】
受動部品１２は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品１２は、例えば上記整合回路１０５Ａ，１０５Ｂ，１０７Ａ，１０７Ｂ，１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２などを構成する受動部品である。受動部品１２の電極は、配線基板１１の上面１１ａの基板側端子ＴＥに半田１８などの導電性の接合材により接合されて電気的に接続されている。
【００５９】
半導体チップＣＰ１または受動部品１２が電気的に接続された配線基板１１の上面１１ａの基板側端子ＴＥは、必要に応じて配線基板１１の上面１１ａまたは内部の導体層（配線層）１５やビアホール１６内の導体などを介して結線され、また、必要に応じて配線基板１１の下面１１ｂの外部接続用端子１５ａまたは基準電位供給用端子１５ｂに電気的に接続されている。
【００６０】
また、配線基板１１の上面１１ａおよび下面には、半田レジスト層（図示せず）が形成されているが、配線基板１１の上面において、端子ＴＥは半田レジスト層の開口部から露出され、配線基板１１の下面において、外部接続用端子１５ａおよび基準電位供給用端子１５ｂは半田レジスト層から露出されている。
【００６１】
封止樹脂１３は、半導体チップＣＰ１、受動部品１２およびワイヤＷＡを覆うように配線基板１１の上面１１ａ上に形成されている。封止樹脂１３は、例えばエポキシ樹脂またはシリコーン樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
【００６２】
＜電力増幅モジュールの実装例について＞
図７は、本実施の形態の電力増幅モジュールＰＡ１を実装基板（配線基板、マザーボード、外部回路基板）２１に実装した状態を模式的に示す側面図である。
【００６３】
図７に示されるように、実装基板２１の上面２１ａ上に電力増幅モジュールＰＡ１や他の部品２２（例えば受動部品など）が実装される。この際、電力増幅モジュールＰＡ１の外部接続用端子１５ａは、実装基板２１の端子２３ａに、半田２４などの導電性の接合材を介して接合されて電気的に接続され、電力増幅モジュールＰＡ１の基準電位供給用端子１５ｂは、実装基板２１の端子（基準電位供給用端子）２３ｂに半田２４などの導電性の接合材を介して接合されて電気的に接続される。また、部品２２の電極は、実装基板２１の端子２３ｃに、半田２４などの導電性の接合材を介して接合されて電気的に接続される。このため、実装基板２１の端子（基準電位供給用端子）２３ｂから、半田２４および基準電位供給用端子１５ｂを介して、電力増幅モジュールＰＡ１に基準電位（グランド電位、接地電位）を供給することができる。
【００６４】
＜電力増幅モジュールの製造工程について＞
次に、電力増幅モジュールＰＡ１の製造工程の一例を図面を参照して説明する。
【００６５】
図８は、電力増幅モジュールＰＡ１の製造工程を示す工程フロー図である。図９〜図１３は、本実施の形態の電力増幅モジュールＰＡ１の製造工程中の断面図である。本実施の形態の電力増幅モジュールＰＡ１は、例えば次のようにして製造することができる。
【００６６】
まず、図９に示されるように、配線基板として配線基板母体（配線基板）２５を準備する（図８のステップＳ１）。この配線基板母体２５は、後述の切断工程後に配線基板１１となるものであり、例えば、印刷法、シート積層法またはビルドアップ法などを用いて製造することができる。また、配線基板母体２５の上面２５ａは、後述の切断工程後に配線基板１１の上面１１ａとなる。
【００６７】
また、半導体チップＣＰ１を準備する（図８のステップＳ２）。ステップＳ２の半導体チップＣＰ１の準備工程は、ステップＳ１の配線基板母体２５の準備工程よりも先に行っても、後に行っても、あるいは同時に行ってもよい。ステップＳ２の半導体チップＣＰ１の準備工程は、後述のステップＳ１１，Ｓ１２，Ｓ１３を有している。
【００６８】
次に、図１０に示されるように、配線基板母体２５の上面２５ａにおいて、半導体チップＣＰ１を搭載予定のチップ搭載用導体パターン１５ｃおよび受動部品１２を搭載予定の基板側端子ＴＥに、半田などの接合材を必要に応じて印刷または塗布する。それから、配線基板母体２５の上面２５ａ上に半導体チップＣＰ１および受動部品１２を搭載（配置）する（図８のステップＳ３）。この際、半導体チップＣＰ１は、裏面側（裏面電極ＢＥ１側）が下方（配線基板母体２５側）を向き、表面側（パッド電極ＰＤ側）が上方を向くように（フェイスアップボンディング）、配線基板母体２５の上面２５ａ（のチップ搭載用導体パターン１５ｃ）上に搭載（配置）される。それから、半田リフロー処理などを行って、半導体チップＣＰ１および受動部品１２を配線基板母体２５に半田１８などの接合材を介して固着（接合、接続、固定）する（図８のステップＳ４）。半田リフローで溶融・固化した半田が、半田１８となる。また、他の形態として、配線基板母体２５への受動部品１２の実装工程と配線基板２５への半導体チップＣＰ１の実装工程とを、別々に行なうこともでき、この場合、例えば、配線基板母体２５へ受動部品１２を搭載して半田などの接合材で固定してから、配線基板母体２５へ半導体チップＣＰ１を搭載して接合材（半田または導電性ペースト型接着材など）で固定することができる。
【００６９】
次に、図１１に示されるように、ワイヤボンディング工程を行って、半導体チップＣＰ１の表面の複数のパッド電極ＰＤと配線基板母体２５の上面２５ａの複数の基板側端子ＴＥとを複数のワイヤ（ボンディングワイヤ）ＷＡを介してそれぞれ電気的に接続する（図８のステップＳ５）。
【００７０】
次に、図１２に示されるように、配線基板母体２５の上面２５ａ上に、半導体チップＣＰ１、受動部品１２およびワイヤＷＡを覆うように、封止樹脂（封止部、封止樹脂部）１３を形成する。封止樹脂１３は、例えば印刷法またはモールド用金型（例えばトランスファモールド）などを用いて形成することができる（図８のステップＳ６）。
【００７１】
次に、図１３に示されるように、配線基板母体２５と封止樹脂１３をダイシングなどで切断することで、電力増幅モジュールＰＡ１を製造することができる（図８のステップＳ７）。切断後の配線基板母体２５が上記配線基板１１となる。
【００７２】
＜半導体チップの構造について＞
図１４は、上記図５の部分拡大平面図であり、配線基板１１に搭載された半導体チップＣＰ１とその周辺領域が拡大して示してある。図１５は、図１４からワイヤＷＡおよび基板側端子ＴＥを省略した平面図であり、半導体チップＣＰ１の平面図（平面レイアウト図）に対応している。
【００７３】
図１４および図１５では、半導体チップＣＰ１において、ＧＳＭ９００用の１段目の増幅段ＬＤＭＬ１を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＬ１を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１として示し、ＧＳＭ９００用の２段目の増幅段ＬＤＭＬ２を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＬ２を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２として示している。そして、ＧＳＭ９００用の３段目（最終段）の増幅段ＬＤＭＬ３を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＬ３を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３として示している。
【００７４】
また、ＤＣＳ１８００用の１段目の増幅段ＬＤＭＨ１を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＨ１を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１として示し、ＤＣＳ１８００用の２段目の増幅段ＬＤＭＨ２を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＨ２を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２として示している。そして、ＤＣＳ１８００用の３段目（最終段）の増幅段ＬＤＭＨ３を構成するＬＤＭＯＳＦＥＴ素子が形成された領域を、符号ＲＥＧＨ３を付してＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３として示している。
【００７５】
図１４および図１５は、平面図であるが、理解を簡単にするために、これらＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１〜ＲＥＧＬ３，ＲＥＧＨ１〜ＲＥＧＨ３にハッチングを付して示してあるが、実際には、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１〜ＲＥＧＬ３，ＲＥＧＨ１〜ＲＥＧＨ３は、半導体チップＣＰ１の最上層の保護膜（後述の絶縁膜５２に対応）で覆われている。
【００７６】
更に、半導体チップＣＰ１は、容量素子、抵抗素子または制御用ＭＯＳＦＥＴなどの上記周辺回路１０３を構成する素子が形成された領域も有しているが、この領域については、図１４および図１５では図示を省略している。
【００７７】
図１４および図１５に示されるように、半導体チップＣＰ１の表面には、複数のパッド電極ＰＤが形成されている。このパッド電極ＰＤは、ドレイン用のパッド電極ＰＤであるドレインパッド（ドレインパッド電極）ＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６およびゲート用のパッド電極ＰＤであるゲートパッド（ゲートパッド電極）ＰＤＧ１，ＰＤＧ２，ＰＤＧ３，ＰＤＧ４，ＰＤＧ５，ＰＤＧ６を含んでいる。また、それ以外に、パッド電極ＰＤは、制御信号の入力や検出信号の出力などに用いるためのパッド電極ＰＤ１も含んでいる。
【００７８】
このうち、ゲートパッドＰＤＧ１は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１のゲート電極に電気的に接続された入力用のパッド電極（上記整合回路１０５Ａを介してＲＦ信号を入力するためのパッド電極）である。ドレインパッドＰＤＤ１は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１で増幅したＲＦ信号を出力するためのパッド電極）である。
【００７９】
また、ゲートパッドＰＤＧ２は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２のゲート電極に電気的に接続された入力用のパッド電極（上記整合回路１０２ＡＭ１を介してＲＦ信号を入力するためのパッド電極）である。ドレインパッドＰＤＤ２は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２で増幅したＲＦ信号を出力するためのパッド電極）である。
【００８０】
また、ゲートパッドＰＤＧ３は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３のゲート電極に電気的に接続された入力用のパッド電極（上記整合回路１０２ＡＭ２を介してＲＦ信号を入力するためのパッド電極）である。ドレインパッドＰＤＤ３は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３で増幅したＲＦ信号を出力するためのパッド電極）である。
【００８１】
また、ゲートパッドＰＤＧ４は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１のゲート電極に電気的に接続された入力用のパッド電極（上記整合回路１０５Ｂを介してＲＦ信号を入力するためのパッド電極）である。ドレインパッドＰＤＤ４は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１で増幅したＲＦ信号を出力するためのパッド電極）である。
【００８２】
また、ゲートパッドＰＤＧ５は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２のゲート電極に電気的に接続された入力用のパッド電極（上記整合回路１０２ＢＭ１を介してＲＦ信号を入力するためのパッド電極）である。ドレインパッドＰＤＤ５は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２で増幅したＲＦ信号を出力するためのパッド電極）である。
【００８３】
また、ゲートパッドＰＤＧ６は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３のゲート電極に電気的に接続された入力用のパッド電極（上記整合回路１０２ＢＭ２を介してＲＦ信号を入力するためのパッド電極）である。ドレインパッドＰＤＤ６は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３のドレインに電気的に接続された出力用のパッド電極（ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３で増幅したＲＦ信号を出力するためのパッド電極）である。
【００８４】
また、半導体チップＣＰ１において、各ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３が形成された領域および制御回路用の素子が形成された領域は、各領域間に形成された埋込酸化膜などからなる素子分離領域（後述の素子分離領域３２に対応）によって、それぞれ他の領域から電気的に分離されている。また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３および制御回路用の素子が形成された領域の間や、それらとパッド電極ＰＤとの間は、必要に応じて半導体チップＣＰ１の内部配線により電気的に接続されている。
【００８５】
また、半導体チップＣＰ１は、上記４つの辺（チップ辺）ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を有する矩形の平面形状を有しており、辺ＳＤ１と辺ＳＤ３とは互いに平行でかつ対向し、辺ＳＤ２と辺ＳＤ４とは互いに平行でかつ対向し、辺ＳＤ１と辺ＳＤ２とは直交し、辺ＳＤ１と辺ＳＤ４とは直交し、辺ＳＤ３と辺ＳＤ２とは直交し、辺ＳＤ３と辺ＳＤ４とは直交している。複数のパッド電極ＰＤは半導体チップＣＰ１の表面の周辺部に配置されている。半導体チップＣＰ１の表面において、ドレインパッドＰＤＤ３、ゲートパッドＰＤＧ３、ドレインパッドＰＤＤ２、ゲートパッドＰＤＧ２、ドレインパッドＰＤＤ１およびゲートパッドＰＤＧ１は、この順で辺ＳＤ１に沿って配置されている。また、半導体チップＣＰ１の表面において、ドレインパッドＰＤＤ６、ゲートパッドＰＤＧ６、ドレインパッドＰＤＤ５、ゲートパッドＰＤＧ５、ドレインパッドＰＤＤ４およびゲートパッドＰＤＧ４は、この順で辺ＳＤ３に沿って配置されている。また、半導体チップＣＰ１の表面において、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＬ２，ＲＥＧＬ１は、辺ＳＤ１側に配置され、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３，ＲＥＧＨ２，ＲＥＧＨ１は辺ＳＤ３側に配置されている。平面的に見ると、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３と辺ＳＤ１との間にドレインパッドＰＤＤ３が位置し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ２と辺ＳＤ１との間にドレインパッドＰＤＤ２が位置し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１と辺ＳＤ１との間にドレインパッドＰＤＤ１が位置している。また、平面的に見ると、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３と辺ＳＤ３との間にドレインパッドＰＤＤ６が位置し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ２と辺ＳＤ３との間にドレインパッドＰＤＤ５が位置し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１と辺ＳＤ３との間にドレインパッドＰＤＤ４が位置している。
【００８６】
＜半導体チップにおけるＬＤＭＯＳＦＥＴ形成領域の構成について＞
図１６〜図２０は、半導体チップＣＰ１の要部断面図である。
図１６には、半導体チップＣＰ１において、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３の要部断面図が示されている。図１７は、図１６とは異なる断面位置が示され、素子分離領域３２上においてゲート電極３５をゲート配線Ｍ１Ｇ，Ｍ２Ｇに引き上げている領域の断面図に対応する。図１８は、図１６および図１７とは異なる断面位置が示され、ドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６が形成された領域の断面図に対応する。
図１９は、図１６〜図１８とは異なる断面位置が示され、ゲートパッドＰＤＧ１，ＰＤＧ２，ＰＤＧ３，ＰＤＧ４，ＰＤＧ５，ＰＤＧ６が形成された領域の断面図に対応する。図２０は、図１６〜図１９とは異なる断面位置が示され、ドレインパッドＰＤＤ３，ＰＤＤ６が形成された領域の断面図に対応する。
【００８７】
図１６〜図２０に示されるように、半導体チップＣＰ１を構成する半導体基板（以下、単に基板という）３１は、ｐ＋型単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）３１ａと、基板本体３１ａの主面上に形成された、例えばｐ−型単結晶シリコンからなるエピタキシャル層（半導体層）３１ｂと、を有している。このため、基板３１は、いわゆるエピタキシャルウエハである。エピタキシャル層３１ｂは、半導体層であるが、エピタキシャル層３１ｂの不純物濃度は基板本体３１ａの不純物濃度よりも低く、エピタキシャル層３１ｂの抵抗率は基板本体３１ａの抵抗率よりも高い。このエピタキシャル層３１ｂには、絶縁体からなる素子分離領域３２が形成されている。なお、図１６は、素子分離領域３２に囲まれた活性領域（後述の活性領域ＡＲ１に対応）を横切る断面図に対応するため、図１６には素子分離領域３２は示されておらず、図１７〜図２０は、活性領域を囲む素子分離領域３２を横切る断面図に対応するため、図１７〜図２０には素子分離領域３２が示されている。
【００８８】
素子分離領域３２は、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成されている。素子分離領域３２により、基板本体３１ａの主面（エピタキシャル層３１ｂの主面）に後述の活性領域ＡＲ１が規定され、この活性領域ＡＲ１にＬＤＭＯＳＦＥＴのセル（単位ＬＤＭＯＳＦＥＴ素子）が複数形成される。活性領域ＡＲ１は、周囲を素子分離領域３２によって囲まれている。
【００８９】
エピタキシャル層３１ｂの主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するｐ型ウエル３３が形成されている。ｐ型ウエル３３の表面には、酸化シリコンなどからなるゲート絶縁膜３４を介してＬＤＭＯＳＦＥＴのゲート電極３５が形成されている。ゲート電極３５は、例えばｎ型の多結晶シリコン膜の単体膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜との積層膜などからなり、ゲート電極３５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ（側壁絶縁膜）３６が形成されている。
【００９０】
エピタキシャル層３１ｂの内部のチャネル形成領域（ゲート電極３５の直下の領域）を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接する第１のｎ−型ドレイン領域３７と、第１のｎ−型ドレイン領域に接し、チャネル形成領域から離間して形成された第２のｎ−型ドレイン領域３８と、第２のｎ−型ドレイン領域に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域（ドレイン高濃度領域、高濃度ｎ型ドレイン領域）３９とからなる。
【００９１】
これら第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９のうち、ゲート電極３５に最も近い第１のｎ−型ドレイン領域３７は不純物濃度が最も低く、ゲート電極３５から最も離間したｎ＋型ドレイン領域３９は不純物濃度が最も高い。また、第２のｎ−型ドレイン領域３８の接合深さは、第１のｎ−型ドレイン領域３７の接合深さとほぼ同じであるが、ｎ＋型ドレイン領域３９は、第２のｎ−型ドレイン領域３８および第１のｎ−型ドレイン領域３７に比べて浅く形成されている。
【００９２】
第１のｎ−型ドレイン領域（第１の低濃度ｎ型ドレイン領域、第１のｎ型ＬＤＤ領域）３７は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、第２のｎ−型ドレイン領域（第２の低濃度ｎ型ドレイン領域、第２のｎ型ＬＤＤ領域）３８は、ゲート電極３５のドレイン側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されることから、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、ゲート電極３５から離間して形成される。
【００９３】
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域４０と、ｎ−型ソース領域４０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域４０よりも不純物濃度が高いｎ＋型ソース領域４１とからなる。
【００９４】
ｎ−型ソース領域４０は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、ｎ−型ソース領域４０の下部に、ｐ型ハロー領域（図示せず）を形成することもでき、このｐ型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
【００９５】
ｎ＋型ソース領域４１は、ゲート電極３５のソース側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されているため、ｎ＋型ソース領域４１は、ｎ−型ソース領域４０に接して形成され、かつ、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、チャネル形成領域から離間して形成されている。ｎ＋型ソース領域４１の底部の位置は、ｎ−型ソース領域４０の底部の位置よりも深い。
【００９６】
このように、ゲート電極３５とｎ＋型ドレイン領域３９との間に介在する低濃度ｎ型ドレイン領域（ｎ型ＬＤＤ領域）を二重構造とし、ゲート電極３５に最も近い第１のｎ−型ドレイン領域３７の不純物濃度を相対的に低く、ゲート電極３５から離間した第２のｎ−型ドレイン領域３８の不純物濃度を相対的に高くしている。これにより、ゲート電極３５とドレインとの間に空乏層が広がるようになる結果、ゲート電極３５とその近傍の第１のｎ−型ドレイン領域３７との間に形成される帰還容量（Ｃgd）は小さくなる。また、第２のｎ−型ドレイン領域３８の不純物濃度が高いことから、オン抵抗（Ｒon）も小さくなる。第２のｎ−型ドレイン領域３８は、ゲート電極３５から離間した位置に形成されているために、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
【００９７】
なお、本願において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
【００９８】
ここで、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子であるが、次のような特徴（第１〜第３の特徴）を有するＭＩＳＦＥＴ素子である。
【００９９】
第１の特徴として、ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極３５のドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域３９）と、それよりも低不純物濃度のＬＤＤ領域（ここでは第１のｎ−型ドレイン領域３７および第２のｎ−型ドレイン領域３８）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域３９）はＬＤＤ領域を介してゲート電極３５（またはゲート電極３５の下のチャネル形成領域）から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極３５の端部とｎ＋型ドレイン領域（ドレイン高濃度領域）３９との間の平面（エピタキシャル層３１ｂの主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
【０１００】
第２の特徴として、ＬＤＭＯＳＦＥＴは、ソース側のソース形成領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）３３が形成されている。ＬＤＭＯＳＦＥＴのドレイン側（ドレイン形成領域）では、このｐ型ウエル３３は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。
【０１０１】
第３の特徴として、ＬＤＭＯＳＦＥＴは、ソース（ここではｎ−型ソース領域４０およびｎ＋型ソース領域４１からなるソース領域）とドレイン（ここでは第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９からなるドレイン領域）とが、ゲート電極３５に対して非対称な構造を有している。
【０１０２】
ｎ＋型ソース領域４１の端部（ｎ−型ソース領域４０と接する側とは反対側の端部）には、ｎ＋型ソース領域４１と接するｐ型打抜き層（ｐ型半導体領域）４４が形成されている。ｐ型打抜き層４４の表面近傍には、ｐ型打抜き層４４よりも高不純物濃度のｐ＋型半導体領域４５が形成されている。ｐ型打抜き層４４は、ＬＤＭＯＳＦＥＴのソースと基板本体３１ａとを電気的に接続するための導電層であり、例えばエピタキシャル層３１ｂに形成した溝の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。ｐ型打抜き層４４の先端部（底部）は、基板本体３１ａに達している。ｐ型打抜き層４４は、基板３１に形成した溝に埋め込んだ金属層により形成することもできる。
【０１０３】
エピタキシャル層３１ｂの主面上には、ゲート電極３５およびサイドウォールスペーサ３６を覆うように、絶縁膜（層間絶縁膜）４６が形成されている。絶縁膜４６は、例えば、薄い窒化シリコン膜とその上の厚い酸化シリコン膜の積層膜などからなる。絶縁膜４６の上面は平坦化されている。
【０１０４】
絶縁膜４６には、コンタクトホール（開口部、スルーホール、貫通孔）４７が形成され、コンタクトホール４７内には、タングステン（Ｗ）膜を主体とするプラグ（接続用埋込導体）４８が埋め込まれている。コンタクトホール４７およびそれを埋め込むプラグ４８
は、ｐ型打抜き層４４（ｐ＋型半導体領域４５）、ソース（ｎ＋型ソース領域４１）、ドレイン（ｎ＋型ドレイン領域３９）、およびゲート電極３５のそれぞれの上部に形成されている。
【０１０５】
プラグ４８が埋め込まれた絶縁膜４６上には、タングステン（Ｗ）などを主体とする導電体膜（タングステン膜）からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、プラグ４８が埋め込まれた絶縁膜４６上に形成した導電体膜（タングステン膜）をパターニングすることにより形成されている。配線Ｍ１は、タングステン配線に限定されず、アルミニウム配線など他の金属材料を用いた配線とすることもできる。
【０１０６】
配線Ｍ１は、プラグ４８を介してｎ＋型ソース領域４１およびｐ＋型半導体領域４５の両者に電気的に接続するソース配線（ソース電極）Ｍ１Ｓと、プラグ４８を介してｎ＋型ドレイン領域３９に電気的に接続するドレイン配線（ドレイン電極）Ｍ１Ｄと、プラグ４８を介してゲート電極３５に電気的に接続するゲート配線Ｍ１Ｇとを有している。
【０１０７】
絶縁膜４６上に、配線Ｍ１を覆うように、酸化シリコン膜などからなる絶縁膜（層間絶縁膜）４９が形成されている。絶縁膜４９には、底部で配線Ｍ１の一部を露出するスルーホール（開口部、貫通孔）５０が形成されている。スルーホール５０内を含む絶縁膜４９上には、アルミニウム（Ａｌ）またはアルミニウム合金などを主体とする導電体膜からなる配線Ｍ２が形成されている。
【０１０８】
配線Ｍ２は、例えば、スルーホール５０内を含む絶縁膜４９上に、バリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）、アルミニウム膜（またはアルミニウム合金膜）およびバリア導体膜（例えばチタン膜と窒化チタン膜の積層膜）の積層膜からなる導電体膜を形成してから、この導電体膜をパターニングすることで形成されている。この積層膜では、主導体膜であるアルミニウム膜の膜厚に比べて、その上下のバリア導体膜の膜厚は薄い。この積層膜におけるアルミニウム膜の下側のバリア導体膜は、アルミニウム膜と下層の配線Ｍ１との反応を抑制する機能や、配線Ｍ２と絶縁膜４９との密着性を向上させる機能などを有している。一方、この積層膜におけるアルミニウム膜の上側のバリア導体膜は、配線Ｍ２と絶縁膜（表面保護膜）５２との密着性を向上させる機能や、フォトリソグラフィ処理の露光時の反射防止膜としての機能などを有している。
【０１０９】
配線Ｍ２は、絶縁膜４９上に延在するとともに、一部がスルーホール５０内を埋め、スルーホール５０の底部で配線Ｍ１と電気的に接続されている。従って、配線Ｍ２は、絶縁膜４９上を延在する配線部と、スルーホール５０内を埋めるビア部（接続部）とが一体的に形成されている。
【０１１０】
配線Ｍ２は、ビア部（スルーホール５０を埋める部分）を介してドレイン配線Ｍ１Ｄに電気的に接続するドレイン配線Ｍ２Ｄと、ビア部（スルーホール５０を埋める部分）を介してゲート配線Ｍ１Ｇに電気的に接続するゲート配線Ｍ２Ｇと、ビア部（スルーホール５０を埋める部分）を介してソース配線Ｍ１Ｓに電気的に接続するソース配線Ｍ２Ｓとを有している。
【０１１１】
また、他の形態として、スルーホール５０内に上記プラグ４８と同様のプラグ埋め込み、このプラグが埋め込まれた絶縁膜４９上に配線Ｍ２形成用の導電体膜を形成し、この導電体膜をパターニングして配線Ｍ２を形成することもでき、この場合、配線Ｍ２は、スルーホール５０内を埋めるプラグを介して配線Ｍ１と電気的に接続されることになる。
【０１１２】
絶縁膜４９上に、配線Ｍ２を覆うように、絶縁膜（表面保護膜）５２が形成されている。この絶縁膜５２は、例えば、酸化シリコン膜とその上の窒化シリコン膜の積層膜などからなり、半導体チップＣＰ１の最表面の保護膜として機能することができる。絶縁膜５２には、パッド電極用の開口部（スルーホール、貫通孔）５３が形成されており、開口部５３の底部で配線Ｍ２が露出されている。すなわち、配線Ｍ２上に開口部５３が形成され、その開口部５３から配線Ｍ２の一部が露出されている。開口部５３から露出する配線Ｍ２が、上記パッド電極ＰＤに対応する。すなわち、開口部５３から露出する配線Ｍ２によって、上記パッド電極ＰＤが形成されている。
【０１１３】
開口部５３のうち、ドレイン配線Ｍ２Ｄ上に形成されてドレイン配線Ｍ２Ｄの一部を露出する開口部５３をドレインパッド用開口部５３Ｄと称し、ゲート配線Ｍ２Ｇ上に形成されてゲート配線Ｍ２Ｇの一部を露出する開口部をゲートパッド用開口部５３Ｇと称するものとする。従って、ドレインパッド用開口部５３Ｄから露出するドレイン配線Ｍ２Ｄが、上記ドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６に対応し、ゲートパッド用開口部５３Ｇから露出するゲート配線Ｍ２Ｇが、上記ゲートパッドＰＤＧ１，ＰＤＧ２，ＰＤＧ３，ＰＤＧ４，ＰＤＧ５，ＰＤＧ６に対応する。すなわち、ドレインパッド用開口部５３Ｄから露出するドレイン配線Ｍ２Ｄによって、上記ドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６が形成され、ゲートパッド用開口部５３Ｇから露出するゲート配線Ｍ２Ｇによって、上記ゲートパッドＰＤＧ１，ＰＤＧ２，ＰＤＧ３，ＰＤＧ４，ＰＤＧ５，ＰＤＧ６が形成されている。開口部５３から露出する配線Ｍ２（すなわち上記パッド電極ＰＤ）には、上述のように、半導体チップＣＰ１を上記配線基板１１（配線基板母体２５）に搭載してから上記ワイヤＷＡが接続される。
【０１１４】
なお、開口部５３が配線Ｍ２に平面的に（平面視で）内包されるように、開口部５３が形成された領域において、配線Ｍ２は、開口部５３よりも大面積のパターンとされている。
【０１１５】
また、上述のように、配線Ｍ２を、バリア導体膜、アルミニウム膜およびバリア導体膜の積層膜からなる導電体膜をパターニングすることで形成した場合には、絶縁膜５２に開口部５３を形成する際のドライエッチングで、最上層のバリア導体膜を除去することもできる。この場合、配線Ｍ２のうち開口部５３から露出する部分（すなわちパッド電極ＰＤとなる部分）は、バリア導体膜とその上のアルミニウム膜との積層膜からなり、開口部５３からは、配線Ｍ２（パッド電極ＰＤ）を構成するアルミニウム膜（またはアルミニウム合金膜）の表面が露出されており、一方、絶縁膜５２で覆われている部分の配線Ｍ２は、バリア導体膜とその上のアルミニウム膜とその上のバリア導体膜との積層膜からなる。
【０１１６】
基板３１の裏面（エピタキシャル層３１ｂが形成されている側の主面とは反対側の主面）には、ソース裏面電極（裏面電極）５４が形成されている。ソース裏面電極（裏面電極）５４は、半導体チップＣＰ１を構成する基板３１の裏面全体（すなわち基板本体３１ａの裏面全体）に形成されており、上記裏面電極ＢＥ１に対応するものである。
【０１１７】
エピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのソース（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）は、プラグ４８（ｎ＋型ソース領域４１上に配置されたプラグ４８）、ソース配線Ｍ１Ｓ、プラグ４８（ｐ＋型半導体領域４５上に配置されたプラグ４８）、ｐ＋型半導体領域４５、ｐ型打抜き層４４および基板３１を介して、ソース裏面電極５４（すなわち裏面電極ＢＥ１）に電気的に接続されている。
【０１１８】
他の形態として、更に、ｎ＋型ソース領域４１およびｐ＋型半導体領域４５の表面（上部）に金属シリサイド層（例えばコバルトシリサイド層またはニッケルシリサイド層、図示せず）を形成し、この金属シリサイド層を介して、ｎ＋型ソース領域４１とｐ＋型半導体領域４５とを電気的に接続することもでき、これによりソース抵抗を更に低減することができる。
【０１１９】
エピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのドレイン（第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線Ｍ１Ｄおよびドレイン配線Ｍ２Ｄを介して、ドレインパッド（ドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６のいずれか）に電気的に接続されている。
【０１２０】
エピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのゲート電極３５は、プラグ４８（ゲート電極３５上に配置されたプラグ４８）、ゲート配線Ｍ１Ｇおよびゲート配線Ｍ２Ｇを介して、ゲートパッド（ゲートパッドＰＤＧ１，ＰＤＧ２，ＰＤＧ３，ＰＤＧ４，ＰＤＧ５，ＰＤＧ６のいずれか）に電気的に接続されている。
【０１２１】
＜半導体チップの製造工程について＞
次に、半導体チップＣＰ１の製造工程について簡単に説明する。図２１は、半導体チップＣＰ１の製造工程を示す工程フロー図である。
【０１２２】
半導体チップＣＰ１を製造するには、まず、基板本体（半導体基板、半導体ウエハ）３１ａの主面上にエピタキシャル成長法を用いてエピタキシャル層（半導体層）３１ｂを形成することにより、基板本体３１ａと基板本体３１ａ上のエピタキシャル層３１ｂとからなる基板（半導体基板）３１を形成する。この段階の基板３１は、後述のダイシング工程は行われていないため、略円盤状の半導体ウエハの状態である。
【０１２３】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層３１ｂの一部をエッチングして、基板本体３１ａに達する溝を形成してから、この溝の内部を含むエピタキシャル層３１ｂ上にＣＶＤ法などを用いてｐ型多結晶シリコン膜を堆積した後、溝の外部のｐ型多結晶シリコン膜をエッチバック法などで除去することにより、溝内に埋め込まれたｐ型多結晶シリコン膜からなるｐ型打抜き層４４を形成する。
【０１２４】
次に、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより、エピタキシャル層３１ｂに素子分離領域３２を形成する。
【０１２５】
次に、エピタキシャル層３１ｂの一部にｐ型不純物をイオン注入することによって、ｐ型ウエル３３を形成する。それから、エピタキシャル層３１ｂの表面にゲート絶縁膜３４を形成し、ゲート絶縁膜３４の上部にゲート電極３５を形成する。
【０１２６】
次に、エピタキシャル層３１ｂの一部にｎ型不純物をイオン注入することによって、第１のｎ−型ドレイン領域３７を形成する。それから、ｐ型ウエル３３の一部にｎ型不純物をイオン注入することによって、ｎ−型ソース領域４０を形成する。
【０１２７】
次に、ゲート電極３５の側壁にサイドウォールスペーサ３６を形成する。それから、ｎ型不純物のイオン注入により、第２のｎ−型ドレイン領域３８を形成する。それから、ｎ型不純物のイオン注入により、ｎ＋型ドレイン領域３９およびｎ＋型ソース領域４１を形成する。それから、ｐ型不純物のイオン注入により、ｐ＋型半導体領域４５を形成する。
【０１２８】
次に、基板３１上にＣＶＤ法などを用いて絶縁膜（層間絶縁膜）４６を形成し、必要に応じてその表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨)法などを用いて平坦化する。それから、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜４６にコンタクトホール４７を形成してから、このコンタクトホール４７内にタングステン（Ｗ）膜を主体とするプラグ４８を形成する。
【０１２９】
次に、プラグ４８が埋め込まれた絶縁膜４６上に導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する。
【０１３０】
次に、絶縁膜４６上に、配線Ｍ１を覆うように絶縁膜４９を形成する。それから、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜４９にスルーホール５０を形成する。
【０１３１】
次に、絶縁膜４９上に、スルーホール５０内を埋めるように、導電体膜を形成してから、この導電体膜をフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることにより、配線Ｍ２を形成する。
【０１３２】
次に、絶縁膜４９上に、配線Ｍ２を覆うように、絶縁膜（表面保護膜）５２を形成してから、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜４９に開口部５３を形成する。これにより、開口部５３から配線Ｍ２が露出することで、上記ドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６およびゲートパッドＰＤＧ１，ＰＤＧ２，ＰＤＧ３，ＰＤＧ４，ＰＤＧ５，ＰＤＧ６を含むパッド電極ＰＤが形成される。
【０１３３】
次に、基板３１の裏面（エピタキシャル層３１ｂを形成した側とは逆側の主面）を必要に応じて研磨してから、基板３１の裏面の全面にソース裏面電極５４をスパッタリング法などにより形成する。
【０１３４】
ここまでの工程により、半導体ウエハ（基板３１）に対するウエハ・プロセスが完了する（図２１のステップＳ１１）。ここでウエハ・プロセスは、前工程とも呼ばれ、一般的に、半導体ウエハ（基板３１）の主面上に種々の素子（ここではＬＤＭＯＳＦＥＴなど）や配線層を形成し、表面保護膜（およびパッド電極）を形成した後、半導体ウエハに形成された複数のチップ領域（各チップ領域から半導体チップＣＰ１が形成される）の各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。
【０１３５】
次に、半導体ウエハ（基板３１）に対してプローブ検査工程を行う（図２１のステップＳ１２）。このプローブ検査工程では、半導体ウエハ（基板３１）の各チップ領域（すなわち半導体チップＣＰ１）のパッド電極ＰＤにプローブ（探針）を当てて（押し当てて）、半導体ウエハの各チップ領域（すなわち半導体チップＣＰ１）の電気的特性を検査（試験）する。パッド電極ＰＤに押し当てたプローブからパッド電極ＰＤに所定の電圧が印加されることで、半導体ウエハの各チップ領域（すなわち半導体チップＣＰ１）の電気的特性を検査することができる。半導体ウエハ（基板３１）に形成された複数のチップ領域のうち、プローブ検査工程で不良と判別されたチップ領域は、ダイシング後に半導体チップＣＰ１としては使用せず、プローブ検査工程で良品と判別されたチップ領域が、ダイシング後に半導体チップＣＰ１として使用される。
【０１３６】
次に、半導体ウエハ（基板３１）に対してダイシング工程を行い、半導体ウエハ（基板３１）をスクライブ領域（チップ領域の間の切断領域）に沿って切断することにより、半導体ウエハ（基板３１）を個々の半導体チップＣＰ１に個片化する（図２１のステップＳ１３）。このステップＳ１３は、半導体ウエハ（基板３１）を切断して半導体チップＣＰ１を取得する工程とみなすこともできる。上記ステップＳ２の半導体チップＣＰ１の準備工程は、これらステップＳ１１，Ｓ１２，Ｓ１３を有している。個片化された半導体チップＣＰ１は、上記ステップＳ３でピックアップされて、上記図１０に示されるように、上記配線基板母体２５（配線基板１１）に搭載（実装、ダイボンディング）される。
【０１３７】
＜ＬＤＭＯＳＦＥＴ形成領域近傍のレイアウトについて＞
次に、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３およびその近傍における各構成要素の平面レイアウトについて説明する。以降の説明では、主としてＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３について説明するが、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３についても、基本的には同様の説明を適用することができる。
【０１３８】
図２２〜図２４は、半導体チップＣＰ１の要部平面図であり、半導体チップＣＰ１において、上記ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３の平面図が示されている。図２２〜図２４は、互いに同じ領域の平面図が示されているが、図２２には、活性領域ＡＲ１の平面レイアウトが示され、図２３には、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示され、図２４には、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）の平面レイアウトが示されている。また、図２２〜図２４の平面位置を相互に比較しやすくするために、図２２〜図２４では、ドレインパッド用開口部５３Ｄおよびゲートパッド用開口部５３Ｇを点線で示してある。また、図２２は、平面図であるが、図面を見易くするために、図２２においては、活性領域ＡＲ１にハッチングを付してある。なお、図２４のＡ３−Ａ３線の断面図が上記図１８にほぼ対応し、図２４のＡ４−Ａ４線の断面図が上記図１９にほぼ対応し、図２４のＡ５−Ａ５線の断面図が上記図２０にほぼ対応する。
【０１３９】
また、図２５〜図２８は、半導体チップＣＰ１の要部平面図であり、図２２の一点鎖線で囲まれた領域５５の拡大図である。図２５〜図２８は、互いに同じ領域（すなわち図２２の領域５５）の平面図が示されているが、図２５には活性領域ＡＲ１の平面レイアウトが示され、図２６には、ゲート電極３５、ｎ＋型ドレイン領域３９、ｎ＋型ソース領域４１およびｐ型打抜き層４４の平面レイアウトが示されている。また、図２７には、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の平面レイアウトが示され、図２８には、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）の平面レイアウトが示されている。なお、図２５〜図２８の平面位置を相互に比較しやすくするために、図２５、図２７および図２８では、ゲート電極３５を点線で示してある。また、図２７では、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）の下に位置するコンタクトホール４７の位置も図示し、図２８では、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）の下に位置するスルーホール５０の位置も図示している。
【０１４０】
また、図２５〜図２８は、平面図であるが、図面を見易くするために、図２５においては、活性領域ＡＲ１にドットのハッチングを付し、図２６においては、ゲート電極３５にドットのハッチングを付してある。また、図２７においては、配線Ｍ１（すなわちソース配線Ｍ１Ｓ、ドレイン配線Ｍ１Ｄおよびゲート配線Ｍ１Ｇ）にドットのハッチングを付し、図２８においては、配線Ｍ２（すなわちソース配線Ｍ２Ｓ、ドレイン配線Ｍ２Ｄおよびゲート配線Ｍ２Ｇ）にドットのハッチングを付してある。また、図２５のＡ１−Ａ１線の断面図が上記図１６にほぼ対応し、図２８のＡ２−Ａ２線の断面図が上記図１７にほぼ対応する。
【０１４１】
また、図２２〜図２８などの平面図に示されるＸ方向は、半導体チップＣＰ１において、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３およびドレインパッドＰＤＤ３が形成された側の辺（チップ辺）ＳＤ１に平行な方向である。また、図２２〜図２８の平面図に示されるＹ方向は、Ｘ方向に交差する方向であり、好ましくはＸ方向に直交する方向である。
【０１４２】
上記素子分離領域３２によって、図２２および図２５に示されるような活性領域ＡＲ１が規定され、活性領域ＡＲ１は、周囲を上記素子分離領域３２によって囲まれている。活性領域ＡＲ１にＬＤＭＯＳＦＥＴのドレイン領域（第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）およびソース領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）が形成され、また、ゲート絶縁膜３４を介してゲート電極３５が形成されている。
【０１４３】
図２５に示されるように、ＬＤＭＯＳＦＥＴのゲート電極３５はＹ方向に延在している。そして、ＬＤＭＯＳＦＥＴのドレイン領域（第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、活性領域ＡＲ１において、隣り合うゲート電極３５の間の領域に形成されてＹ方向に延在している。また、ＬＤＭＯＳＦＥＴのソース領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）は、活性領域ＡＲ１において、隣り合うゲート電極３５の他の間の領域に形成されてＹ方向に延在している。また、ｐ型打抜き層４４は、隣り合うＬＤＭＯＳＦＥＴのｎ＋型ソース領域４１の間の領域に形成されている。
【０１４４】
また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３（活性領域ＡＲ１）では、図１６および図２６に示されるような単位セル（繰り返し単位、繰り返しピッチ、基本セル、単位領域、ＬＤＭＯＳＦＥＴの単位セル）６０の構造（レイアウト）がＸ方向に繰り返されている。一つの単位セル６０により２つの単位ＬＤＭＯＳＦＥＴ（単位ＬＤＭＯＳＦＥＴ素子、ＬＤＭＯＳＦＥＴセル、単位ＭＩＳＦＥＴ素子）６０ａが形成される。すなわち、繰り返しの単位は単位セル６０であるが、各単位セル６０は、ｎ＋型ドレイン領域３９を共通にしてＸ方向に対称な構造の２つの単位ＬＤＭＯＳＦＥＴ６０ａにより構成されている。なお、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ素子であるため、単位ＬＤＭＯＳＦＥＴ６０ａを単位ＭＩＳＦＥＴ素子とみなすこともできる。
【０１４５】
ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３においては、単位セル６０の構造（レイアウト）がＸ方向に繰り返されることで、多数（複数）の単位ＬＤＭＯＳＦＥＴ６０ａが形成（配列）され、それら多数（複数）の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されている。すなわち、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３においては、単位ＬＤＭＯＳＦＥＴ６０ａがＸ方向に繰り返し配列し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に配列したこれら複数の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されているのである。
【０１４６】
ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａを並列に接続するために、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３のそれら複数の単位ＬＤＭＯＳＦＥＴ６０ａのゲート電極３５同士は、プラグ４８及びゲート配線Ｍ１Ｇ，Ｍ２Ｇを介して互いに電気的に接続され、ドレイン領域（ｎ＋型ドレイン領域３９）同士は、プラグ４８及びドレイン配線Ｍ１Ｄ，Ｍ２Ｄを介して互いに電気的に接続されている。また、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に形成されている複数（多数）の単位ＬＤＭＯＳＦＥＴ６０ａにおいて、ソース領域（ｎ＋型ソース領域４１）同士は、プラグ４８、ソース配線Ｍ１Ｓ，Ｍ２Ｓ、ｐ＋型半導体領域４５、ｐ型打抜き層４４、基板３１およびソース裏面電極５４を介して互いに電気的に接続されている。
【０１４７】
ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３は、上記増幅段ＬＤＭＬ３を構成するＭＩＳＦＥＴ素子が形成された領域に対応しており、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に形成されている複数の単位ＬＤＭＯＳＦＥＴ６０ａが並列に接続されて、上記増幅段ＬＤＭＬ３が構成されている。従って、上記増幅段ＬＤＭＬ３を構成するＭＩＳＦＥＴ素子は、複数の単位ＬＤＭＯＳＦＥＴ６０ａを並列に接続して構成されている。
【０１４８】
また、上述のように、活性領域ＡＲ１に形成されたＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域３９）上にドレイン配線Ｍ１Ｄが形成され、ｎ＋型ドレイン領域３９上に配置されたプラグ４８を介して、ドレイン配線Ｍ１Ｄとその下方のＬＤＭＯＳＦＥＴのドレイン領域（ｎ＋型ドレイン領域３９）とが電気的に接続されている。活性領域ＡＲ１において、ドレイン領域はＹ方向に延在しているので、ドレイン配線Ｍ１Ｄも活性領域ＡＲ１上をＹ方向に延在しているが、活性領域ＡＲ１の間の素子分離領域３２上にはドレイン配線Ｍ１Ｄは形成されていない。このため、ドレイン配線Ｍ１Ｄは、各活性領域ＡＲ１上にのみ形成された孤立パターンであるが、図１６、図２７および図２８などに示されるように、ドレイン配線Ｍ１Ｄの上部をＹ方向に延在する最上層のドレイン配線Ｍ２Ｄと、ドレイン配線Ｍ２Ｄのビア部（スルーホール５０を埋める部分）を介して電気的に接続されている。
【０１４９】
図２２、図２４および図２８に示されるように、最上層のドレイン配線Ｍ２Ｄは、Ｙ方向に配列する複数の活性領域ＡＲ１（ドレイン領域）にまたがってＹ方向に延在する配線部（ドレイン配線部）Ｍ２Ｄ１と、Ｘ方向に延在して複数の配線部Ｍ２Ｄ１の一方の端部同士を連結する連結配線部（ドレイン配線部）Ｍ２Ｄ２とを有している。これら複数の配線部Ｍ２Ｄ１と連結配線部Ｍ２Ｄ２とが一体的に形成されてドレイン配線Ｍ２Ｄが構成されている。従って、ドレイン配線Ｍ２Ｄは、いわゆる櫛歯状のパターンとなっている。各配線部Ｍ２Ｄ１は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に形成された複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ドレイン領域上に位置するようにＹ方向に延在し、かつドレイン配線Ｍ１Ｄおよびプラグ４８を介して、複数の単位ＬＤＭＯＳＦＥＴ６０ａの各ドレイン領域と電気的に接続されている。
【０１５０】
ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２の上部にドレインパッド用開口部５３Ｄが形成されており、ドレインパッド用開口部５３Ｄが連結配線部Ｍ２Ｄ２に平面的に（平面視で）内包されるように、連結配線部Ｍ２Ｄ２はドレインパッド用開口部５３Ｄよりも大面積のパターンとされている。ドレインパッド用開口部５３Ｄから露出するドレイン配線Ｍ２Ｄ、すなわち、ドレインパッド用開口部５３Ｄから露出する連結配線部Ｍ２Ｄ２によって、ドレインパッドＰＤＤ３が形成されている。
【０１５１】
すなわち、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３において、上記各単位セル６０のドレイン領域（ｎ＋型ドレイン領域３９）を、プラグ４８およびドレイン配線Ｍ１Ｄを介して、最上層のドレイン配線Ｍ２Ｄの配線部Ｍ２Ｄ１まで引き上げてから、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２によって互いに電気的に接続させる。そして、このドレイン配線Ｍ２Ｄ（連結配線部Ｍ２Ｄ２）の一部をドレインパッド用開口部５３Ｄから露出させることで、ドレインパッドＰＤＤ３を形成しているのである。
【０１５２】
また、上述のように、活性領域ＡＲ１に形成されたＬＤＭＯＳＦＥＴのソース領域（ｎ＋型ソース領域４１）に電気的に接続されたソース配線Ｍ１Ｓが、活性領域ＡＲ１のソース領域（ｎ＋型ソース領域４１）およびｐ＋型半導体領域４５上に形成されている。活性領域ＡＲ１において、ソース領域はＹ方向に延在しているので、ソース配線Ｍ１Ｓも活性領域ＡＲ１上をＹ方向に延在しているが、活性領域ＡＲ１の間の素子分離領域３２上にはソース配線Ｍ１Ｓは形成されていない。このため、ソース配線Ｍ１Ｓは、各活性領域ＡＲ１上にのみ形成された孤立パターンであるが、図１６、図２７および図２８などに示されるように、ソース配線Ｍ１Ｓの上部をＹ方向に延在する最上層のソース配線Ｍ２Ｓと、ソース配線Ｍ２Ｓのビア部（スルーホール５０を埋める部分）を介して電気的に接続されている。
【０１５３】
図２２、図２４および図２８に示されるように、最上層のソース配線Ｍ２Ｓは、Ｙ方向に配列する複数の活性領域ＡＲ１（ソース領域）にまたがってＹ方向に延在しているが、各ソース配線Ｍ２Ｓ同士は連結されていない。また、ソース配線Ｍ２Ｓには、パッド電極ＰＤは接続されていないが、これは、ＬＤＭＯＳＦＥＴのソースは、ｐ型打抜き層４４などを介して、基板３１の裏面のソース裏面電極５４から引き出しているためである。
【０１５４】
図１７および図２５〜図２８に示されるように、ゲート電極３５はＹ方向に延在し、活性領域ＡＲ１の周囲または間の素子分離領３２上に位置する部分で、コンタクトホール４７に埋め込まれたプラグ４８を介して、ゲート配線Ｍ１Ｇに電気的に接続されている。ゲート配線Ｍ１Ｇは、活性領域ＡＲ１の周囲および間の素子分離領域３２上をＸ方向およびＹ方向に延在している。ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３において、Ｙ方向に延在する各ゲート電極３５は、ゲート配線Ｍ１ＧのＸ方向に延在する部分とプラグ４８を介して電気的に接続され、ゲート配線Ｍ１ＧのＸ方向に延在する部分とＹ方向に延在する部分とが一体的に連結されていることで、各ゲート電極３５は、ゲート配線Ｍ１Ｇを介して互いに電気的に接続されている。
【０１５５】
ゲート配線Ｍ１Ｇはドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓと同層の配線であるが、図２３および図２７に示されるように活性領域ＡＲ１の間の素子分離領域３２上にはドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓが形成されておらず、そこでゲート配線Ｍ１ＧがＸ方向に延在している。従って、ゲート配線Ｍ１ＧのＸ方向に延在する部分同士の間に、Ｙ方向に延在するドレイン配線Ｍ１Ｄおよびソース配線Ｍ１Ｓが配置された状態となっている。
【０１５６】
図１７、図２３、図２７および図２８に示されるように、ゲート配線Ｍ１Ｇは、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２と反対側（連結配線部Ｍ２Ｄ２から遠い側）に位置しかつＸ方向に延在する部分において、素子分離領域３２上をＸ方向に延在するゲート配線Ｍ２Ｇと、ゲート配線Ｍ２Ｇのビア部（スルーホール５０を埋める部分）を介して電気的に接続されている。すなわち、Ｘ方向に延在するゲート配線Ｍ２Ｇの少なくとも一部が、Ｘ方向に延在する部分のゲート配線Ｍ１Ｇと平面的に重なっており、その重なり領域において、ゲート配線Ｍ２Ｇのビア部（スルーホール５０を埋める部分）を介して上層のゲート配線Ｍ２Ｇと下層のゲート配線Ｍ１Ｇとが電気的に接続されている。
【０１５７】
このように、活性領域ＡＲ１の周囲または間の素子分離領域３２上で、上記各単位ＬＤＭＯＳＦＥＴ６０ａのゲート電極３５を、プラグ４８を介してゲート配線Ｍ１Ｇまで引き上げ、このゲート配線Ｍ１Ｇを最上層のゲート配線Ｍ２Ｇに接続し、このゲート配線Ｍ２Ｇをゲートパッド用開口部５３Ｇまで延在させ、このゲートパッド用開口部５３Ｇからゲート配線Ｍ２Ｇの一部を露出させることで、ゲートパッドＰＤＧ３を形成している。
【０１５８】
＜課題について＞
図２９は、半導体チップＣＰ１の要部平面図であり、上記図２２〜図２４と同じ領域が示されている。但し、図２９では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２、ドレインパッド用開口部５３Ｄ、ゲート配線Ｍ２Ｇ、およびゲートパッド用開口部５３Ｇのレイアウト（配置）を示し、他の構成要素の図示を省略したものである。従って、図２４に示されていたソース配線Ｍ２Ｓと、ドレイン配線Ｍ２Ｄの配線部Ｍ２Ｄ１とは、図２９では図示を省略してある。なお、図２９は、平面図であるが、図面を見やすくするために、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３と、ゲート配線Ｍ２Ｇと、ドレイン配線Ｍ２Ｄの連結配線部Ｍ２Ｄ２とを、ハッチングを付して示してある。また、図２９では、ゲートパッド用開口部５３Ｇおよびドレインパッド用開口部５３Ｄを点線で示してあり、ゲートパッド用開口部５３Ｇから露出する部分のゲート配線Ｍ２ＧがゲートパッドＰＤＧ３であり、ドレインパッド用開口部５３Ｄから露出する部分のドレイン配線Ｍ２Ｄ（連結配線部Ｍ２Ｄ２）がドレインパッドＰＤＤ３である。図３０および図３１は、電力増幅モジュールＰＡ１の製造工程中の要部平面図であり、図３０には、上記配線基板母体２５（配線基板１１）上に半導体チップＣＰ１を搭載した後でかつステップＳ５のワイヤボンディング工程（ワイヤＷＡの接続工程）を行う直前の段階が示され、図３１には、ステップＳ５のワイヤボンディング工程（ワイヤＷＡの接続工程）を行った直後の段階が示されている。図３２は、電力増幅モジュールＰＡ１の製造工程中の要部斜視図（鳥瞰図）であり、半導体チップＣＰ１に対するステップＳ５のワイヤボンディング工程（ワイヤＷＡの接続工程）を行った直後の段階（すなわち図３１と同じ段階）が示されている。なお、図３０および図３１には、上記図１５において二点鎖線で囲まれた領域５６に相当する領域が示されており、図３２には、図３１の一部が示されている。
【０１５９】
また、図３３は、第１の比較例の半導体チップＣＰ１０１の要部平面図であり、本実施の形態の図２９に対応するものである。なお、図３３に示されるＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１０３、ドレイン配線Ｍ２Ｄ１０１、ドレインパッド用開口部１５３Ｄ、ゲート配線Ｍ２Ｇ１０１、およびゲートパッド用開口部１５３Ｇは、それぞれ、本実施の形態におけるＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３、ドレイン配線Ｍ２Ｄ、ドレインパッド用開口部５３Ｄ、ゲート配線Ｍ２Ｇ、およびゲートパッド用開口部５３Ｇに相当するものである。図３４および図３５は、第１の比較例の電力増幅モジュールの製造工程中の要部平面図であり、本実施の形態の図３０および図３１にそれぞれ対応するものである。図３４には、上記配線基板母体２５上に第１の比較例の半導体チップＣＰ１０１を搭載した後でかつワイヤボンディング工程（ワイヤＷＡ１０１の接続工程）を行う直前の段階が示され、図３５には、ワイヤボンディング工程（ワイヤＷＡ１０１の接続工程）を行った直後の段階が示されている。図３６は、第１の比較例の電力増幅モジュールの製造工程中の要部斜視図（鳥瞰図）であり、本実施の形態の図３２に対応するものである。図３６には、第１の比較例の半導体チップＣＰ１０１に対するワイヤボンディング工程（ワイヤＷＡ１０１の接続工程）を行った直後の段階（すなわち図３５と同じ段階）が示されている。なお、図３４〜図３６に示されるＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１０１，ＲＥＧＬ１０２，ＲＥＧＬ１０３は、本実施の形態におけるＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３にそれぞれ相当するものである。また、図３４〜図３６に示されるゲートパッドＰＤＧ１０１，ＰＤＧ１０２，ＰＤＧ１０３、ドレインパッドＰＤＤ１０１，ＰＤＤ１０２，ＰＤＤ１０３およびワイヤＷＡ（ボンディングワイヤ）１０１は、それぞれ、本実施の形態におけるゲートパッドＰＤＧ１，ＰＤＧ２，ＰＤＧ３、ドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３およびワイヤＷＡに相当するものである。
【０１６０】
図３３〜図３６に示される第１の比較例の半導体チップＣＰ１０１の場合、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１０３に形成されたＬＤＭＯＳＦＥＴのドレインに電気的に接続されたドレイン配線Ｍ２Ｄ１０１上には、複数（図３３の場合は７つ）のドレインパッド用開口部１５３Ｄが設けられ、各ドレインパッド用開口部１５３Ｄから露出するドレイン配線Ｍ２Ｄ１０１によってドレインパッドＰＤＤ１０３が形成されている。すなわち、第１の比較例の半導体チップＣＰ１０１場合、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１０３に対して、７つのドレインパッドＰＤＤ１０３が形成されており、これら７つのドレインパッドＰＤＤ１０３は、所定の間隔を空けてＸ方向に並んで配置されている。
【０１６１】
図３５および図３６に示されるように、第１の比較例の半導体チップＣＰ１０１の場合、７つのドレインパッドＰＤＤ１０３のそれぞれに対して、一本のワイヤＷＡ１０１が接続される。すなわち、一つのドレインパッドＰＤＤ１０３に接続されるワイヤＷＡの数は一本である。このため、第１の比較例の半導体チップＣＰ１０１では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１０３に対して７つのドレインパッドＰＤＤ１０３が設けられ、これら７つのドレインパッドＰＤＤ１０３に合計７本のワイヤＷＡ１０１が接続されている。
【０１６２】
ところで、半導体チップを製造するには、ウエハ・プロセスの後にプローブ検査を行うが、このプローブ検査の際に、検査用のプローブ（探針）が半導体ウエハの各チップ領域のパッド電極に押し当てられ、各チップ領域のパッド電極は、半導体ウエハのダイシング後に各半導体チップのパッド電極となる。プローブ検査でパッド電極にプローブが押し当てられると、プローブが押し当てられた（接触した）領域でパッド電極は変形するため、プローブ検査でプローブが押し当てられたパッド電極には、プローブが押し当てられた（接触した）痕であるプローブ痕（後述のプローブ痕ＰＲＢ，ＰＲＢ１０１，ＰＲＢ２０１がこれに対応している）が形成される。
【０１６３】
図３３〜図３６の第１の比較例の半導体チップＣＰ１０１の場合は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１０３に対して７つのドレインパッドＰＤＤ１０３が形成され、それぞれのドレインパッドＰＤＤ１０３に対してワイヤＷＡ１０１が接続されるが、７つのドレインパッドＰＤＤ１０３のいずれかには、プローブ検査工程においてプローブが押し当てられたことで、プローブ痕ＰＲＢ１０１が形成されている。
【０１６４】
図３７は、第１の比較例の半導体チップＣＰ１０１のドレインパッドＰＤＤ１０３に形成されたプローブ痕ＰＲＢ１０１と、ドレインパッドＰＤＤ１０３におけるワイヤＷＡ１０１の接続領域ＲＧＷ１０１とを示す説明図（平面図）である。図３７において、（ａ）には、プローブ検査前のドレインパッドＰＤＤ１０３が示され、（ｂ）には、プローブ検査で７つのドレインパッドＰＤＤ１０３のうちの２つのドレインパッドＰＤＤ１０３に検査用のプローブ（探針）が押し当てられたことで、プローブ痕ＰＲＢ１０１が形成された状態が模式的に示されている。図３７において、（ｃ）には、ワイヤボンディング工程でドレインパッドＰＤＤ１０３にワイヤＷＡ１０１が接続されたときのワイヤＷＡ１０１の接続領域ＲＧＷ１０１が示されている。
【０１６５】
なお、本実施の形態の場合（半導体チップＣＰ１を用いた場合）と第１の比較例の場合（半導体チップＣＰ１０１を用いた場合）のいずれの場合も、ワイヤボンディング工程においては、ファーストボンディングは半導体チップＣＰ１，ＣＰ１０１の各パッド電極（ＰＤＤ３，ＰＤＤ１０３）に対して行われ、セカンドボンディングは基板側端子ＴＥに対して行われている。また、このワイヤボンディングには、好ましくはボールボンディングを用いている。このため、ワイヤボンディングの際には、半導体チップＣＰ１，ＣＰ１０１の各パッド電極（ＰＤＤ３，ＰＤＤ１０３）にワイヤ先端の金属ボール（ワイヤが金線の場合は金ボール）が接続される（具体的には、押し潰されて接続または圧着される）。ワイヤＷＡ１０１の接続領域ＲＧＷ１０１や後述のワイヤＷＡ１０１の接続領域ＲＧＷ２０１およびワイヤＷＡの接続領域ＲＧＷは、この金属ボール（ワイヤが金線の場合は金ボール）が接続された領域である。また、ワイヤＷＡ，ＷＡ１０１は好ましくは金からなるワイヤ（金線）であるが、アルミニウム（Ａｌ）を主体とするパッド電極（ＰＤＤ３，ＰＤＤ１０３）に金のワイヤ（ＷＡ，ＷＡ１０１）を接続する場合は、ワイヤ（ＷＡ，ＷＡ１０１）先端の金ボールがパッド電極（ＰＤＤ３，ＰＤＤ１０３）のアルミニウムと合金化することにより、ワイヤ（の先端の金ボール）がパッド電極（ＰＤＤ３，ＰＤＤ１０３）に接続される。このため、ワイヤ（の先端の金属ボール）をパッド電極（ＰＤＤ３，ＰＤＤ１０３）に接続する際には、下地となるパッド電極（ＰＤＤ３，ＰＤＤ１０３）の表面状態が均一であることが重要であり、下地となるパッド電極（ＰＤＤ３，ＰＤＤ１０３）の平坦性が高いことが好ましい。パッド電極の平坦面にワイヤ（の先端の金属ボール）を接続すれば、パッド電極に対するワイヤの接続強度を高めることができる。しかしながら、半導体チップ（ＣＰ１，ＣＰ１０１）は、電気的な良品のみを電力増幅モジュールのような半導体装置の製造に使用するため、プローブ検査によるパッド電極（ＰＤＤ３，ＰＤＤ１０３）へのプローブの接触は避けられず、ワイヤボンディングを行うべきパッド電極（ＰＤＤ３，ＰＤＤ１０３）にプローブ痕（ＰＲＢ，ＰＲＢ１０１）が発生してしまう。
【０１６６】
第１の比較例の半導体チップＣＰ１０１の場合、ワイヤボンディング工程でドレインパッドＰＤＤ１０３にワイヤＷＡ１０１を接続する際に、図３７のようにワイヤＷＡ１０１の接続領域ＲＧＷ１０１がプローブ痕ＰＲＢ１０１に重なることで、ドレインパッドＰＤＤ１０３とワイヤＷＡ１０１との接続強度が低下してしまう。図３７の場合、７つのドレインパッドＰＤＤ１０３のうちの２つのドレインパッドＰＤＤ１０３でワイヤＷＡ１０１の接続領域ＲＧＷ１０１がプローブ痕ＰＲＢ１０１に重なり、この２つのドレインパッドＰＤＤ１０３において、ワイヤＷＡ１０１の接続強度が低下する。これは、プローブ検査前にはドレインパッドＰＤＤ１０３の表面は平坦であっても、プローブ検査で形成されたプローブ痕ＰＲＢ１０１により平坦性が崩れ、ワイヤボンディングの際にワイヤＷＡ１０１の接続領域ＲＧＷ１０１がプローブ痕ＰＲＢ１０１に重なると、プローブ痕に起因して平坦でない領域にワイヤ（の先端の金属ボール）が接続されることになるため、ワイヤＷＡ１０１の接続強度が低下するためである。ワイヤＷＡ１０１の接続強度の低下は、製造された電力増幅モジュールの信頼性を低下させる。なお、プローブ痕ＰＲＢ１０１の面積の一例を挙げると、例えば、ワイヤＷＡ１０１の接続領域ＲＧＷ１０１の面積の４０％程度である。
【０１６７】
そこで、図３８に示されるように、ドレインパッドＰＤＤ１０３のＹ方向の寸法を拡大することが考えられる。ここで、図３８は、第２の比較例の半導体チップのドレインパッドＰＤＤ２０３に形成されたプローブ痕ＰＲＢ２０１と、ドレインパッドＰＤＤ２０３におけるワイヤＷＡ１０１の接続領域ＲＧＷ２０１とを示す説明図（平面図）であり、上記図３７に対応するものである。図３８において、（ａ）には、プローブ検査前のドレインパッドＰＤＤ２０３が示され、（ｂ）には、プローブ検査で７つのドレインパッドＰＤＤ２０３のうちの２つのドレインパッドＰＤＤ２０３に検査用のプローブ（探針）が押し当てられたことで、プローブ痕ＰＲＢ２０１が形成された状態が模式的に示されている。図３８において、（ｃ）には、ワイヤボンディング工程でドレインパッドＰＤＤ２０３にワイヤＷＡ１０１が接続されたときのワイヤＷＡ１０１の接続領域ＲＧＷ２０１が示されている。図３８の第２の比較例の半導体チップのドレインパッドＰＤＤ２０３は、図３７の第１の比較例の半導体チップＣＰ１０１のドレインパッドＰＤＤ１０３のＹ方向の寸法を大きくしたものに対応している。
【０１６８】
図３８に示される第２の比較例の半導体チップのドレインパッドＰＤＤ２０３は、第１の比較例の半導体チップＣＰ１０１のドレインパッドＰＤＤ１０３に比べてＹ方向の寸法が大きい。このため、第２の比較例の半導体チップでは、プローブ検査でプローブが押し当てられたドレインパッドＰＤＤ２０３にワイヤボンディング工程でワイヤＷＡ１０１を接続したとしても、図３８に示されるように、ワイヤＷＡ１０１の接続領域ＲＧＷ２０１とプローブ痕ＰＲＢ２０１とがＹ方向にずれるようにし、ワイヤＷＡ１０１の接続領域ＲＧＷ２０１とプローブ痕ＰＲＢ２０１とが重ならないようにすることができる。
【０１６９】
このため、図３８に示される第２の比較例のドレインパッドＰＤＤ２０３の場合は、同じドレインパッドＰＤＤ２０３に対してプローブ検査でプローブを押し当てかつワイヤボンディング工程でワイヤＷＡ１０１を接続したとしても、ドレインパッドＰＤＤ２０３におけるプローブ痕ＰＲＢ２０１とワイヤＷＡ１０１の接続領域ＲＧＷ２０１とが重ならないようにすることができる。これにより、ドレインパッドＰＤＤ２０３とワイヤＷＡ１０１との接続強度を確保することができる。
【０１７０】
しかしながら、図３８に示される第２の比較例の半導体チップのドレインパッドＰＤＤ２０３の場合、ドレインパッドＰＤＤ２０３におけるワイヤＷＡ１０１の接続領域ＲＧＷ２０１とプローブ痕ＰＲＢ２０１との位置をＹ方向にずらすために、ドレインパッドＰＤＤ２０３のＹ方向の寸法を拡大する必要がある。このため、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１０３とそれに接続されたドレインパッドＰＤＤ２０３およびゲートパッドとに要する面積は、ドレインパッドＰＤＤ２０３のＹ方向の寸法が大きい分、第１の比較例の半導体チップＣＰ１０１よりも、ドレインパッドＰＤＤ２０３を適用した第２の比較例の半導体チップの方が大きくなってしまう。ドレインパッドＰＤＤ２０３を適用した第２の比較例の半導体チップは、ドレインパッドＰＤＤ２０３のＹ方向の寸法が大きい分、第１の比較例の半導体チップＣＰ１０１よりもチップサイズ（特にＹ方向寸法）が大きくなってしまう。これは、１枚のウエハから取得できる半導体チップ数を少なくしてしまうため、製造コストの増大を招き、また、半導体チップを搭載した半導体装置（ここでは電力増幅モジュール）の小型化（平面寸法の縮小）には不利となる。
【０１７１】
従って、パッド電極においてワイヤの接続領域とプローブ検査工程でプローブを押し当てる領域（プローブ痕）とを単に分ける（別々の領域にする）のではなく、ワイヤの接続強度の向上とチップサイズの抑制とを考慮した総合的な設計が望まれる。
【０１７２】
＜本実施の形態の主要な特徴と効果について＞
本実施の形態では、図２９〜図３２に示されるように、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に対して設けるドレインパッド（すなわちＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に形成されたＬＤＭＯＳＦＥＴのドレインに電気的に接続されたドレインパッド）として、Ｙ方向の寸法よりもＸ方向の寸法が大きなドレインパッドＰＤＤ３が形成されている。ドレインパッドＰＤＤ３のＸ方向の寸法は、ドレインパッドＰＤＤ３のＹ方向の寸法の２倍以上であり、ドレインパッドＰＤＤ３は略長方形状の平面形状を有している（但し、長方形の角部に丸みを持たせることもできる）。そして、この１つのドレインパッドＰＤＤ３に対して、ワイヤＷＡを複数接続していることが、本実施の形態の主要な特徴の一つである。
【０１７３】
ここで、ドレインパッドＰＤＤ３は、長方形の平面形状を有しているが、その長方形の長辺方向（Ｘ方向）は、半導体チップＣＰ１の表面におけるそのドレインパッドＰＤＤ３を配置した側の辺（チップ辺）ＳＤ１に平行な方向であることが好ましい。すなわち、半導体チップＣＰ１の４つの辺（チップ辺）ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４のうち、ドレインパッドＰＤＤ３の最も近傍に位置するチップ辺（ここでは辺ＳＤ１）に平行な方向に、ドレインパッドＰＤＤ３の長辺方向を設定することが好ましい。このため、半導体チップＣＰ１の表面において、もしも辺ＳＤ１ではなく辺ＳＤ２に沿ってドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３およびゲートパッドＰＤＧ１，ＰＤＧ２，ＰＤＧ３を配置し、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３を、辺ＳＤ１側ではなく辺ＳＤ２側に配置した場合には、ドレインパッドＰＤＤ３の長辺方向（Ｘ方向）は、辺ＳＤ２に平行な方向になる。
【０１７４】
図２９〜図３２と図３３〜図３６とを比べると分かるように、図３３〜図３６のＸ方向に並んだ７つのドレインパッドＰＤＤ１０３をつないだものが、図２９〜図３２のドレインパッドＰＤＤ３に相当している。すなわち、図３３〜図３６において、７つのドレインパッドＰＤＤ１０３と、Ｘ方向に隣接するドレインパッドＰＤＤ１０３間の領域とを足して全体を１つのドレインパッドにしたものが、図２９〜図３２のドレインパッドＰＤＤ３に相当している。
【０１７５】
図３３〜図３６の第１比較例の半導体チップＣＰ１０１では、７つのドレインパッドＰＤＤ１０３のそれぞれに１本のワイヤＷＡ１０１が接続されるため、７つのドレインパッドＰＤＤ１０３全体では、合計７本のワイヤＷＡ１０１が接続される。このため、図３３〜図３６の第１比較例の半導体チップＣＰ１０１では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１０３に形成されたＬＤＭＯＳＦＥＴのドレインからの出力電流は、７つのドレインパッドＰＤＤ１０３から合計７本のワイヤＷＡ１０１を経て、配線基板１１の基板側端子ＴＥに出力される。一方、本実施の形態の半導体チップＣＰ１では、図２９〜図３２にも示される様に、１つのドレインパッドＰＤＤ３に７本のワイヤＷＡが接続されるため、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に形成されたＬＤＭＯＳＦＥＴのドレインからの出力電流は、１つのドレインパッドＰＤＤ３から合計７本のワイヤＷＡ１０１を経て、配線基板１１の基板側端子ＴＥに出力される。従って、図２９〜図３２（本実施の形態）と図３３〜図３６（第１比較例）とを比べると、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３，ＲＥＧＬ１０３に形成されたＬＤＭＯＳＦＥＴのドレインからの出力電流が流れるワイヤ（ＷＡ，ＷＡ１０１）の数は、同じ（ここでは７本）である。
【０１７６】
図３９は、本実施の形態の半導体チップＣＰ１のドレインパッドＰＤＤ３に形成されたプローブ痕ＰＲＢと、ドレインパッドＰＤＤ３におけるワイヤＷＡの接続領域ＲＧＷとを示す説明図（平面図）であり、上記図３７および図３８に対応するものである。図３９において、（ａ）には、プローブ検査前のドレインパッドＰＤＤ３が示され、（ｂ）には、プローブ検査（上記ステップＳ１２に対応）でドレインパッドＰＤＤ３において２箇所に検査用のプローブ（探針）が押し当てられたことで、プローブ痕ＰＲＢが形成された状態が模式的に示されている。図３９において、（ｃ）には、ワイヤボンディング工程（上記ステップＳ５に対応）でドレインパッドＰＤＤ３にワイヤＷＡが接続されたときのワイヤＷＡの接続領域ＲＧＷが示されている。また、図４０は、本実施の形態の半導体チップＣＰ１のドレインパッドＰＤＤ３に形成されたプローブ痕ＰＲＢと、ドレインパッドＰＤＤ３におけるワイヤＷＡの接続領域ＲＧＷとを示す説明図であり、図４０の（ａ）には、図３９において二点鎖線で囲まれた領域５７の拡大図が示されており、図４０の（ｂ）には、図４０の（ａ）のＢ１−Ｂ１線の断面図が示されている。なお、図４０の（ａ）は、平面図であるが、図面を見やすくするために、プローブ痕ＰＲＢとワイヤＷＡの接続領域ＲＧＷとにハッチングを付してある。
【０１７７】
また、図４１は、プローブ検査（上記ステップＳ１２に対応）でドレインパッドＰＤＤ３に検査用のプローブ（探針）５８を押し当てる様子を示す断面図であり、図４２は、図４１でプローブ５８をドレインパッドＰＤＤ３に押し当てたことで、ドレインパッドＰＤＤ３にプローブ痕ＰＲＢが形成された状態を示す断面図であり、いずれも上記図１８に相当する断面が示されている。図４１からも分かるように、プローブ検査前は、ドレインパッドＰＤＤ３の表面（上面）はほぼ平坦である。しかしながら、図４１に示されるように、プローブ検査（上記ステップＳ１２）でプローブ５８をドレインパッドＰＤＤ３に押し当てると、図４２に示されるように、ドレインパッドＰＤＤ３を構成する導電体膜（すなわちソース配線Ｍ２Ｓを構成する導電体膜）が変形して窪み（凹部）が形成され、場合によっては窪み（凹部）とともに凸部も形成される。ドレインパッドＰＤＤ３において、この平坦性が崩れた部分（窪みが形成された部分または窪みと凸部とが形成された部分）により、プローブ痕ＰＲＢが形成される。
【０１７８】
本実施の形態の主要な特徴の他の一つは、ドレインパッドＰＤＤ３に複数のワイヤＷＡを接続するとともに、図３９および図４０からも分かるように、ドレインパッドＰＤＤ３において、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ痕ＰＲＢが形成されていることである。すなわち、パッド電極ＰＤＤ３において、上記ステップＳ１２のプローブ検査でプローブが当てられる（接触する）位置（すなわちプローブ痕ＰＲＢが形成される位置）は、上記ステップＳ５のワイヤボンディング工程で複数（ここでは７本）のワイヤＷＡを接続する位置の間に位置している。つまり、ドレインパッドＰＤＤ３において、あるワイヤＷＡの接続領域ＲＧＷとその隣のワイヤＷＡの接続領域ＲＧＷとの間に、プローブ検査においてプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）が位置しているのである。
【０１７９】
具体的には、ドレインパッドＰＤＤ３のＸ方向の寸法はドレインパッドＰＤＤ３のＹ方向の寸法よりも大きくなっており、このドレインパッドＰＤＤ３に複数（ここでは７本）のワイヤＷＡが接続されているが、ドレインパッドＰＤＤ３におけるワイヤＷＡの接続領域ＲＧＷは、Ｘ方向に並んでいる（配列している）。そして、図３９の（ｃ）に示されるように、ドレインパッドＰＤＤ３において、ワイヤＷＡの接続領域ＲＧＷ同士は、Ｘ方向に隣り合っており、Ｘ方向に隣り合う接続領域ＲＧＷの間に、プローブ痕ＰＲＢ（すなわち上記ステップＳ１２のプローブ検査でプローブが当てられる位置）が位置するようにしている。このため、ドレインパッドＰＤＤ３において、隣り合うワイヤＷＡの接続領域ＲＧＷと、その隣り合うワイヤＷＡの接続領域ＲＧＷの間にあるプローブ痕ＰＲＢとが、Ｘ方向に並んでいる。
【０１８０】
ドレインパッドＰＤＤ３に複数のワイヤＷＡを接続し、ドレインパッドＰＤＤ３における複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査工程においてプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）が位置していることは、以下の利点を生じさせる。
【０１８１】
まず、半導体チップＣＰ１のドレインパッドＰＤＤ３と配線基板１１（配線基板母体２５）の端子ＴＥとの間を複数のワイヤＷＡを介して接続したことにより、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３に形成されたＬＤＭＯＳＦＥＴのドレインからの出力電流は、ドレインパッドＰＤＤ３から複数（ここでは７本）のワイヤＷＡを経て、配線基板１１の基板側端子ＴＥに出力される。これにより、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３（のドレイン）からの出力電流を、ドレインパッドＰＤＤ３から配線基板１１の端子ＴＥに出力するためのワイヤＷＡの数を増やすことができるため、ワイヤＷＡによる抵抗成分を低減し、電力損失を低減することができる。
【０１８２】
更に、ドレインパッドＰＤＤ３において、隣り合うワイヤＷＡの接続領域ＲＧＷの間にプローブ検査でプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）が位置していることで、ドレインパッドＰＤＤ３において、ワイヤＷＡの接続領域ＲＧＷとプローブ痕ＰＲＢとの重なりを小さくすることができ、好ましくはワイヤＷＡの接続領域ＲＧＷとプローブ痕ＰＲＢとが重ならない（平面視で重ならない）ようにすることができる。これにより、ドレインパッドＰＤＤ３の平坦な部分（プローブ痕ＰＲＢが形成されていない部分）にワイヤＷＡを接続することができるため、ドレインパッドＰＤＤ３とワイヤＷＡとの接続強度を向上させることができる。このため、製造された電力増幅モジュールＰＡ１の信頼性を向上させることができる。
【０１８３】
また、ドレインパッドＰＤＤ３において、隣り合うワイヤＷＡの接続領域ＲＧＷの間にプローブ検査においてプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させるため、プローブ検査においてプローブを押し当てる領域（すなわちプローブ痕ＰＲＢ）を確保するための平面領域が、半導体チップＣＰ１のチップサイズの増大に寄与せず、半導体チップＣＰ１の平面寸法（平面積）の縮小の点で有利である。
【０１８４】
すなわち、ワイヤボンディング工程を行う際には、ワイヤボンディング装置（ボンディングツール）などに起因して、隣り合うワイヤＷＡの接続領域ＲＧＷの間に所定の間隔を空ける必要がある。ドレインパッドＰＤＤ３において、この隣り合うワイヤＷＡの接続領域ＲＧＷの間の空いたスペースを、プローブ検査においてプローブを押し当てる領域（すなわちプローブ痕ＰＲＢが形成される領域）に割り当てる。つまり、図３３〜図３７の第１比較例の半導体チップＣＰ１０１では、隣り合うドレインパッドＰＤＤ１０３の間の領域（表面保護膜である上記絶縁膜５２が形成されている領域）であったところを、図２９〜図３２、図３９および図４０の本実施の形態の半導体チップＣＰ１ではドレインパッドＰＤＤ３の一部とし、そこをプローブ検査においてプローブを押し当てる領域（すなわちプローブ痕ＰＲＢが形成される領域）として使用できる。このため、図３３〜図３７の第１比較例の半導体チップＣＰ１０１ではパッド電極としても回路領域としても使用していなかった領域（すなわち隣り合うドレインパッドＰＤＤ１０３の間の領域）を、図２９〜図３２、図３９および図４０の本実施の形態の半導体チップＣＰ１では、プローブ検査でプローブを押し当てる領域（すなわちプローブ痕ＰＲＢが形成される領域）として使用することになる。このため、半導体チップＣＰ１のチップサイズの増大を抑制することができる。従って、１枚のウエハから取得できる半導体チップＣＰ１の数を増やすことができるため、製造コストを低減することができ、また、半導体チップＣＰ１を搭載した半導体装置（ここでは電力増幅モジュールＰＡ１）の小型化（平面寸法の縮小）を図ることができる。
【０１８５】
また、図３８の第２の比較例の半導体チップのドレインパッドＰＤＤ２０３の場合は、ワイヤＷＡ１０１の接続領域ＲＧＷ２０１とプローブ痕ＰＲＢ２０１とをＹ方向にずらしているため、ドレインパッドＰＤＤ２０３のＹ方向の寸法を、プローブ痕ＰＲＢ２０１の分だけ大きくする必要がある。それに対して、本実施の形態の半導体チップＣＰ１では、Ｘ方向に隣り合うワイヤＷＡ１０１の接続領域ＲＧＷの間にプローブ痕ＰＲＢが配置されるため、ドレインパッドＰＤＤ３のＹ方向の寸法は、ワイヤＷＡ１０１の接続領域ＲＧＷを確保できる寸法に設定すればよく、プローブ痕ＰＲＢの面積を考慮してドレインパッドＰＤＤ３のＹ方向の寸法を大きくする必要がない。すなわち、本実施の形態の半導体チップＣＰ１のドレインパッドＰＤＤ３のＹ方向の寸法は、第１比較例の半導体チップＣＰ１０１におけるドレインパッドＰＤＤ１０３のＹ方向の寸法と同程度とすることができ、図３８の第２比較例の半導体チップにおけるドレインパッドＰＤＤ２０３のＹ方向の寸法よりも小さくすることができる。このため、本実施の形態では、図３８のドレインパッドＰＤＤ２０３を適用した場合に比べて、半導体チップＣＰ１の平面寸法（平面積）を小さくすることができ、製造コストの低減や、半導体チップＣＰ１を搭載した半導体装置（ここでは電力増幅モジュールＰＡ１）の小型化（平面寸法の縮小）を図ることができる。
【０１８６】
このように、上記第１の比較例の半導体チップＣＰ１０１を用いた場合に比べて、本実施の形態では、ドレインパッドＰＤＤ３とワイヤＷＡとの接続強度を向上させることができ、製造された電力増幅モジュールＰＡ１の信頼性を向上させることができる。また、図３８のドレインパッドＰＤＤ２０３を適用した第２の比較例の半導体チップを用いた場合に比べて、本実施の形態では、半導体チップＣＰ１の平面寸法（平面積）を小さくすることができ、製造コストの低減や、半導体チップＣＰ１を搭載した半導体装置（ここでは電力増幅モジュールＰＡ１）の小型化（平面寸法の縮小）を図ることができる。
【０１８７】
ここで、ドレインパッドＰＤＤ３の寸法の一例を挙げる。ドレインパッドＰＤＤ３は、このドレインパッドＰＤＤ３が配置された側のチップ辺（ここでは辺ＳＤ１）に沿って長い平面形状を有しているが、ドレインパッドＰＤＤ３の短辺方向（Ｙ方向）の寸法（長さ）Ｌ１は、接続するワイヤＷＡの先端の金属ボールの大きさにもよるが、例えば６５μｍ程度とすることができる（寸法Ｌ１は図４０に示してある）。ドレインパッドＰＤＤ３におけるワイヤＷＡの接続ピッチ（接続間隔）Ｐ１（接続ピッチＰ１は図４０に示してある）は、プローブ痕ＰＲＢの配置を考慮すると、ドレインパッドＰＤＤ３の短辺方向の寸法Ｌ１の１．２倍以上（すなわちＰ１≧Ｌ１×１．２）が好ましい。また、ドレインパッドＰＤＤ３の短辺方向（Ｙ方向）にワイヤＷＡの接続領域ＲＧＷとプローブ痕ＰＲＢとが並ばないので、面積節約の観点から、ワイヤＷＡの接続領域ＲＧＷの直径Ｌ２（直径Ｌ２は図４０に示してある）が、ドレインパッドＰＤＤ３の短辺方向の寸法Ｌ１の６０％以上（すなわちＬ２≧Ｌ１×０．６）になるように、ドレインパッドＰＤＤ３の短辺方向の寸法Ｌ１を設定することが好ましい。また、ドレインパッドＰＤＤ３を構成する導電体膜（上記ソース配線Ｍ２Ｓに対応）の厚みは、例えば０．３〜３μｍ程度とすることができる。
【０１８８】
また、ドレインパッドＰＤＤ３において、Ｘ方向に隣り合うワイヤＷＡの接続領域ＲＧＷの間にプローブ痕ＰＲＢが配置されていれば、プローブ痕ＰＲＢの一部がワイヤＷＡの接続領域ＲＧＷと重なっている場合であっても、プローブ痕ＰＲＢとワイヤＷＡの接続領域ＲＧＷとの重なり面積を縮小することができるため、ドレインパッドＰＤＤ３に対するワイヤＷＡの接続強度の向上効果を得ることができる。しかしながら、ドレインパッドＰＤＤ３に対するワイヤＷＡの接続強度をできるだけ高める上では、プローブ痕ＰＲＢとワイヤＷＡの接続領域ＲＧＷとの重なり面積をできるだけ小さくすることが望ましく、プローブ痕ＰＲＢとワイヤＷＡの接続領域ＲＧＷとが重ならないようにすることが、より好ましい。このため、本実施の形態では、ドレインパッドＰＤＤ３において、Ｘ方向に隣り合うワイヤＷＡの接続領域ＲＧＷの間にプローブ痕ＰＲＢが配置されるが、プローブ痕ＰＲＢは、ワイヤＷＡの接続領域ＲＧＷと重なっていない（平面視で重なっていない）ことが、より好ましい。すなわち、上記ステップＳ５のワイヤボンディング工程では、ドレインパッドＰＤＤ３において、プローブ痕ＰＲＢに平面視で重ならない位置に、複数のワイヤＷＡが接続されることが、より好ましい。プローブ痕ＰＲＢとワイヤＷＡの接続領域ＲＧＷとが重ならない（平面視で重ならない）ことにより、プローブ痕ＰＲＢが形成されていない平坦な部分のドレインパッドＰＤＤ３にワイヤＷＡが接続されることになるため、ドレインパッドＰＤＤ３に対するワイヤＷＡの接続強度を、より的確に向上させることができ、電力増幅モジュールＰＡ１の信頼性を、より的確に向上させることができるようになる。
【０１８９】
また、ドレインパッドＰＤＤ３に複数のワイヤＷＡが接続されているが、ドレインパッドＰＤＤ３における複数のワイヤＷＡの各接続領域ＲＧＷは、一列に（一直線上に）配列していることが好ましい。すなわち、上記ステップＳ５のワイヤボンディング工程では、ドレインパッドＰＤＤ３において、複数のワイヤＷＡを接続する位置は、一列に（一直線上に）配列していることが好ましい。より具体的には、ドレインパッドＰＤＤ３における複数のワイヤＷＡの接続領域ＲＧＷは、ドレインパッドＰＤＤ３の長辺方向（Ｘ方向）に沿って一列に（一直線上に）配列していることが好ましい。つまり、Ｙ方向寸法よりもＸ方向寸法が大きなドレインパッドＰＤＤ３において、ワイヤＷＡの接続領域ＲＧＷをいわゆる千鳥配列とはせずに（Ｙ方向にずらさずに）、図３１、図３２および図３９に示されるように、Ｘ方向（すなわちドレインパッドＰＤＤ３の長辺方向）に一列に（一直線上に）複数のワイヤＷＡの各接続領域ＲＧＷが配列するようにすることが好ましい。これにより、ドレインパッドＰＤＤ３のＹ方向の寸法を縮小することができる。このため、半導体チップＣＰ１の平面寸法（平面積）を小さくすることができ、製造コストの低減や、半導体チップＣＰ１を搭載した半導体装置（ここでは電力増幅モジュールＰＡ１）の小型化（平面寸法の縮小）を図ることができる。
【０１９０】
また、図３１、図３２および図３９では、ドレインパッドＰＤＤ３に７本のワイヤＷＡを接続しているが、ドレインパッドＰＤＤ３に接続するワイヤＷＡの数は７本に限定されず、複数（すなわち２本以上）であればよい。また、図３９では、プローブ検査工程においてドレインパッドＰＤＤ３にプローブを押し当てる領域の数（すなわちドレインパッドＰＤＤ３に形成されたプローブ痕ＰＲＢの数、あるいはプローブ検査工程においてドレインパッドＰＤＤ３に押し当てるプローブの数）を２つ（２箇所）としているが、これに限定されず、１つ以上（１箇所以上）であればよく、プローブ検査で的確な検査を行えるように設定すればよい。また、図３９では、ドレインパッドＰＤＤ３におけるワイヤＷＡの接続領域ＲＧＷの間の領域には、プローブ痕ＰＲＢが配置されている領域と、プローブ痕ＰＲＢが配置されていない領域とが混在している。他の形態として、ドレインパッドＰＤＤ３におけるワイヤＷＡの接続領域ＲＧＷの間の領域の全てに対して（ドレインパッドＰＤＤ３に７本のワイヤＷＡを接続した場合は７つの接続領域ＲＧＷの間の６箇所に対して）、プローブ検査においてプローブを押し当てる領域（すなわちプローブ痕ＰＲＢ）を位置させることもできる。また、図３０〜図３２では、ドレインパッドＰＤＤ３に一端が接続された複数のワイヤＷＡの他端は、配線基板１１の１つの端子ＴＥに接続されているが、他の形態として、複数のワイヤＷＡの一端をドレインパッドＰＤＤ３に接続し、その複数のワイヤの他端を複数の端子ＴＥにそれぞれ接続することもできる。
【０１９１】
なお、ドレインパッドＰＤＤ３に接続するワイヤＷＡの数が３本以上の場合は、２本の場合よりもワイヤＷＡによる抵抗成分を更に低減でき（すなわち電力損失の低減効果をより大きくでき）、また、プローブ検査工程においてドレインパッドＰＤＤ３にプローブを押し当てる領域の数（すなわちドレインパッドＰＤＤ３に形成されたプローブ痕ＰＲＢの数）が２つ以上の場合は、１つの場合よりもプローブ検査の信頼性を更に向上できる。
【０１９２】
また、本実施の形態では、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ３のドレインに電気的に接続されたドレインパッドＰＤＤ３について、ワイヤＷＡの接続領域ＲＧＷとプローブ検査においてプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）との関係を説明したが、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ３のドレインに電気的に接続されたドレインパッドＰＤＤ６についても、同様に適用することができる。すなわち、上記図１４および図１５に示されるように、ドレインパッドＰＤＤ６に複数のワイヤＷＡを接続しているが、図３９および図４０のドレインパッドＰＤＤ３と同様に、ドレインパッドＰＤＤ６においても、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査においてプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）が位置している。これにより、ドレインパッドＰＤＤ６とワイヤＷＡとの接続強度を向上させることができ、電力増幅モジュールＰＡ１の信頼性を向上させることができる。また、半導体チップＣＰ１のチップサイズを抑制することができ、製造コストの低減や、半導体チップＣＰ１を搭載した半導体装置（ここでは電力増幅モジュールＰＡ１）の小型化（平面寸法の縮小）を図ることができる。
【０１９３】
また、半導体チップＣＰ１は、多段接続された複数の電力増幅回路（ここでは増幅段ＬＤＭＬ１，ＬＤＭＬ２，ＬＤＭＬ３および増幅段ＬＤＭＨ１，ＬＤＭＨ２，ＬＤＭＨ３）を有しているが、このうち最終段の電力増幅回路（ここでは増幅段ＬＤＭＬ３，ＬＤＭＨ３）を構成する半導体素子（ここではＬＤＭＯＳＦＥＴ）の出力に接続されたパッド電極ＰＤが、ドレインパッドＰＤＤ３，ＰＤＤ６である。最終段の電力増幅回路（ここでは増幅段ＬＤＭＬ３，ＬＤＭＨ３）を構成する半導体素子（ここではＬＤＭＯＳＦＥＴ）の出力に接続されたパッド電極（ドレインパッドＰＤＤ３，ＰＤＤ６）は、出力される電流が大きいため、接続するワイヤＷＡの本数を複数にする（多くする）ことで、ワイヤＷＡによる抵抗成分を低減して電力損失を低減できる効果は極めて大きい。このため、図３９および図４０のドレインパッドＰＤＤ３のように、パッド電極ＰＤにワイヤＷＡを複数本接続し、かつそのパッド電極ＰＤにおける複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査でプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させる上記特徴は、最終段の電力増幅回路の出力に接続されたパッド電極（ここではドレインパッドＰＤＤ３，ＰＤＤ６）に適用すれば、特に有効である。また、最終段の電力増幅回路（ここでは増幅段ＬＤＭＬ３，ＬＤＭＨ３）は、前段の電力増幅回路に比べて面積が大きいため、出力に接続されたパッド電極（ドレインパッドＰＤＤ３，ＰＤＤ６）を長方形状のパッド電極にしてそこに複数のワイヤＷＡを接続しても、半導体チップＣＰ１の面積増大を招きにくい。
【０１９４】
また、最終段の増幅段ＬＤＭＬ３，ＬＤＭＨ３よりも前の増幅段ＬＤＭＬ１，ＬＤＭＬ２，ＬＤＭＨ１，ＬＤＭＨ２を構成する半導体素子（ここではＬＤＭＯＳＦＥＴ）の出力に接続されたパッド電極ＰＤ（ここではドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ４，ＰＤＤ５）であっても、そのパッド電極ＰＤにワイヤＷＡを複数本、接続する場合は、図３９および図４０のドレインパッドＰＤＤ３の特徴を適用できる。すなわち、そのパッド電極ＰＤにおいても、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査でプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させることができる。例えば、図１４および図１５のようにドレインパッドＰＤＤ２に複数（図１４の場合は２本）のワイヤＷＡを接続し、かつ、このドレインパッドＰＤＤ２においても、上記図４０のドレインパッドＰＤＤ３のように、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査でプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させることができる。また、図１４および図１５のようにドレインパッドＰＤＤ５に複数（図１４の場合は２本）のワイヤＷＡを接続し、かつ、このドレインパッドＰＤＤ５においても、上記図４０のドレインパッドＰＤＤ３のように、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査でプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させることができる。
【０１９５】
すなわち、本実施の形態では、電力増幅回路を有する半導体チップＣＰ１のパッド電極ＰＤのうち、電力増幅回路を構成する半導体素子（ここではＬＤＭＯＳＦＥＴ）の出力に接続されたパッド電極ＰＤ（ここではドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３、ＰＤＤ４，ＰＤＤ５，ＰＤＤ６のいずれか）に複数のワイヤＷＡを接続している。そして、このパッド電極ＰＤにおいて、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査でプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させているのである。
【０１９６】
＜第１の変形例について＞
図４３は、第１の変形例の説明図であり、上記図３９に対応するものである。図４３において、（ａ）には、プローブ検査前のドレインパッドＰＤＤ３が示され、（ｂ）には、プローブ検査（上記ステップＳ１２に対応）でドレインパッドＰＤＤ３において２箇所に検査用のプローブ（探針）が押し当てられたことで、プローブ痕ＰＲＢが形成された状態が模式的に示されている。図４３において、（ｃ）には、ワイヤボンディング工程（上記ステップＳ５に対応）でドレインパッドＰＤＤ３にワイヤＷＡが接続されたときのワイヤＷＡの接続領域ＲＧＷが示されている。
【０１９７】
上記図３９の場合は、ドレインパッドＰＤＤ３にワイヤＷＡは３本以上接続され、かつ等間隔で接続されている。すなわち、ドレインパッドＰＤＤ３において、複数のワイヤＷＡが等ピッチ（等間隔）で接続されており、ワイヤＷＡの接続領域ＲＧＷとその隣のワイヤＷＡの接続領域ＲＧＷとの間の間隔（Ｘ方向の距離、上記ピッチＰ１）は、ドレインパッドＰＤＤ３に接続されたいずれのワイヤＷＡに対しても同じである。これは、上記ステップＳ５のワイヤボンディング工程で、ドレインパッドＰＤＤ３に３本以上のワイヤＷＡが接続され、かつそれら３本以上のワイヤＷＡがドレインパッドＰＤＤ３に等ピッチ（等間隔）で接続されたためである。ドレインパッドＰＤＤ３における複数のワイヤＷＡの接続領域ＲＧＷの間の領域には、プローブ痕ＰＲＢが配置されている領域と、プローブ痕ＰＲＢが配置されていない領域とが混在している。
【０１９８】
一方、図４３の場合は、ドレインパッドＰＤＤ３にワイヤＷＡは３本以上接続され、かつ、ドレインパッドＰＤＤ３における複数のワイヤＷＡの接続領域ＲＧＷの間の領域には、プローブ痕ＰＲＢが配置されている領域と、プローブ痕ＰＲＢが配置されていない領域とが混在している。そして、このドレインパッドＰＤＤ３において、複数のワイヤＷＡは等ピッチ（等間隔）では接続されていない。すなわち、ドレインパッドＰＤＤ３において、間にプローブ痕ＰＲＢが配置されている接続領域ＲＧＷ間の間隔（ピッチ、距離）Ｐ５は、間にプローブ痕ＰＲＢが配置されていない接続領域ＲＧＷ間の間隔（ピッチ、距離）Ｐ６よりも大きくなっている（すなわちＰ５＞Ｐ６）。ここで、間隔Ｐ５，Ｐ６は図４３に示されており、間隔Ｐ５は、ドレインパッドＰＤＤ３に接続された複数のワイヤＷＡについて、プローブ痕ＰＲＢを間に挟んで隣り合うワイヤＷＡの接続領域ＲＧＷの間隔（ピッチ、距離）に対応している。また、間隔Ｐ６は、ドレインパッドＰＤＤ３に接続された複数のワイヤＷＡについて、プローブ痕ＰＲＢを間に挟まずに隣り合うワイヤＷＡの接続領域ＲＧＷの間隔（ピッチ、距離）に対応している。
【０１９９】
上記図３９のようにパッド電極ＰＤ（ここではドレインパッドＰＤＤ３）にワイヤＷＡが等間隔（等ピッチ）で接続されている場合には、ワイヤＷＡの接続領域ＲＧＷの間隔をワイヤボンディング装置（ボンディングツール）に起因して設定する必要がある最小限の間隔（ピッチ）に設定することができ、パッド電極ＰＤ（ここではドレインパッドＰＤＤ３）に接続するワイヤＷＡの数を効率的に増やすことができる。このため、ワイヤＷＡによる抵抗成分を効率的に低減し、電力損失を効率的に低減することができる。また、パッド電極ＰＤの長辺方向の寸法も抑制でき、半導体チップＣＰ１のチップサイズの縮小も可能になる。
【０２００】
一方、図４３のように、パッド電極ＰＤ（ここではドレインパッドＰＤＤ３）において、間にプローブ痕ＰＲＢが配置されているワイヤＷＡの接続領域ＲＧＷ間の間隔Ｐ５を、間にプローブ痕ＰＲＢが配置されていないワイヤＷＡの接続領域ＲＧＷ間の間隔Ｐ６よりも大きく（Ｐ５＞Ｐ６）した場合には、以下の利点を得られる。すなわち、間隔Ｐ５が小さすぎると、ワイヤＷＡの接続領域ＲＧＷとプローブ痕ＰＲＢとが重なってワイヤＷＡの接続強度が低下しやすくなる。また、間隔Ｐ６を小さくしても、ワイヤＷＡの接続領域ＲＧＷとプローブ痕ＰＲＢとが重ることはなく、ワイヤＷＡの接続強度の低下は招かないが、間隔Ｐ６を大きくすると、パッド電極ＰＤ（ここではドレインパッドＰＤＤ３）に接続できるワイヤＷＡの本数が少なくなり、あるいは、パッド電極ＰＤ（ここではドレインパッドＰＤＤ３）の長辺方向（ここではＸ方向）の寸法が増大してしまう。このため、間隔Ｐ５を間隔Ｐ６よりも大きく（Ｐ５＞Ｐ６）することで、ワイヤＷＡの接続領域ＲＧＷとプローブ痕ＰＲＢとが重なりをより的確に抑制または防止してワイヤＷＡの接続強度を向上することができるとともに、間隔Ｐ６を間隔Ｐ５よりも小さく（Ｐ５＞Ｐ６）することで、パッド電極ＰＤに接続できるワイヤＷＡの本数を増やすことができ、また、パッド電極ＰＤの長辺方向の寸法も抑制できる。第１の変形例では、ワイヤＷＡの接続領域ＲＧＷとプローブ痕ＰＲＢとが重なりをより的確に抑制または防止しながら、パッド電極ＰＤ（ここではドレインパッドＰＤＤ３）に接続できるワイヤＷＡの本数を増やすことで、ワイヤＷＡによる抵抗成分を効率的に低減し、電力損失を効率的に低減することができ、また、パッド電極ＰＤの長辺方向の寸法も抑制することで、半導体チップＣＰ１のチップサイズの縮小も可能になる。
【０２０１】
＜第２の変形例について＞
図４４〜図４６は、第２の変形例の説明図であり、上記図５、図１４および図１５にそれぞれ対応するものである。図４４には、半導体チップＣＰ１の代わりに第２変形例の半導体チップＣＰ１ａを用いた電力増幅モジュールＰＡ１の平面透視図であり、封止樹脂１３を透視した状態が示されている。図４５は、図４４の部分拡大平面図であり、配線基板１１に搭載された半導体チップＣＰ１ａとその周辺領域が拡大して示してある。図４６は、図４５からワイヤＷＡおよび基板側端子ＴＥを省略した平面図であり、半導体チップＣＰ１ａの平面図（平面レイアウト図）に対応している。
【０２０２】
上記半導体チップＣＰ１は、２系統の電力増幅回路ＬＤＭＬ，ＬＤＭＨを有していたが、第２変形例の半導体チップＣＰ１ａは、２系統の電力増幅回路ＬＤＭＬ，ＬＤＭＨに加えて更に２系統の電力増幅回路が追加されており、合計で４系統の電力増幅回路を有している。すなわち、半導体チップＣＰ１ａは、４つの周波数帯にそれぞれ対応する４系統電力増幅回路を有しており、半導体チップＣＰ１ａを用いた図４４の電力増幅モジュールＰＡ１は、４つの周波数帯にそれぞれ対応する４系統電力増幅回路を有する電力増幅モジュールである。
【０２０３】
このため、半導体チップＣＰ１ａは、図４５および図４６に示されるように、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３に加えて、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＭ１，ＲＥＧＭ２，ＲＥＧＮ１，ＲＥＧＮ２も有している。ここで、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３にそれぞれ形成されたＬＤＭＯＳＦＥＴにより、１系統目の電力増幅回路ＬＤＭＬが形成され、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３にそれぞれ形成されたＬＤＭＯＳＦＥＴにより、２系統目の電力増幅回路ＬＤＭＨが形成される点は、半導体チップＣＰ１ａも上記半導体チップＣＰ１と同様である。そして、半導体チップＣＰ１ａでは、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＭ１に形成されたＬＤＭＯＳＦＥＴにより構成される初段の増幅段と、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＭ２に形成されたＬＤＭＯＳＦＥＴにより構成される２段目の増幅段とが接続されて３系統目の電力増幅回路が形成されている。更に、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＮ１に形成されたＬＤＭＯＳＦＥＴにより構成される初段の増幅段と、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＮ２に形成されたＬＤＭＯＳＦＥＴにより構成される２段目の増幅段とが接続されて４系統目の電力増幅回路が形成されている。
【０２０４】
このため、半導体チップＣＰ１ａは、パッド電極ＰＤとして、ドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６およびゲートパッドＰＤＧ１，ＰＤＧ２，ＰＤＧ３，ＰＤＧ４，ＰＤＧ５，ＰＤＧ６に加えて、更に、ドレインパッドＰＤＤ７，ＰＤＤ８，ＰＤＤ９，ＰＤＤ１０およびゲートパッドＰＤＧ７，ＰＤＧ８，ＰＤＧ９，ＰＤＧ１０も有している。ここで、ゲートパッドＰＤＧ７は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＭ１のゲート電極に電気的に接続された入力用のパッド電極であり、ドレインパッドＰＤＤ７は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＭ１のドレインに電気的に接続された出力用のパッド電極である。また、ここで、ゲートパッドＰＤＧ８は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＭ２のゲート電極に電気的に接続された入力用のパッド電極であり、ドレインパッドＰＤＤ８は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＭ２のドレインに電気的に接続された出力用のパッド電極である。また、ゲートパッドＰＤＧ９は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＮ１のゲート電極に電気的に接続された入力用のパッド電極であり、ドレインパッドＰＤＤ９は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＮ１のドレインに電気的に接続された出力用のパッド電極である。また、ゲートパッドＰＤＧ１０は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＮ２のゲート電極に電気的に接続された入力用のパッド電極であり、ドレインパッドＰＤＤ１０は、ＬＤＭＯＳＦＥＴ形成領域ＲＥＧＮ２のドレインに電気的に接続された出力用のパッド電極である。
【０２０５】
半導体チップＣＰ１の代わりに、半導体チップＣＰ１ａを用いた場合には、ドレインパッドＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６だけでなく、ドレインパッドＰＤＤ７，ＰＤＤ８，ＰＤＤ９，ＰＤＤ１０のうちの１つ以上に対しても、図２９〜図３２および図３９を参照して説明したパッド電極、ワイヤＷＡの接続領域ＲＧＷおよびプローブ痕ＰＲＢの関係を適用することができる。すなわち、図４４〜図４６では、ドレインパッドＰＤＤ７に複数のワイヤＷＡを接続しているが、上記図３９または図４３のドレインパッドＰＤＤ３と同様に、ドレインパッドＰＤＤ７においても、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査工程においてプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させることができる。また、図４４〜図４６では、ドレインパッドＰＤＤ８に複数のワイヤＷＡを接続しているが、上記図３９または図４３のドレインパッドＰＤＤ３と同様に、ドレインパッドＰＤＤ８においても、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査工程においてプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させることができる。図４４〜図４６では、ドレインパッドＰＤＤ９に複数のワイヤＷＡを接続しているが、上記図３９または図４３のドレインパッドＰＤＤ３と同様に、ドレインパッドＰＤＤ９においても、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査工程においてプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させることができる。また、図４４〜図４６では、ドレインパッドＰＤＤ１０に複数のワイヤＷＡを接続しているが、上記図３９または図４３のドレインパッドＰＤＤ３と同様に、ドレインパッドＰＤＤ７においても、複数のワイヤＷＡの接続領域ＲＧＷの間に、プローブ検査工程においてプローブを押し当てた領域（すなわちプローブ痕ＰＲＢ）を位置させることができる。
【０２０６】
また、本実施の形態では、本発明の好適な適用例として電力増幅モジュールを例に挙げて説明したが、増幅素子を有する半導体チップのパッド電極にワイヤを接続した種々の半導体装置およびその製造方法に適用することができる。
【０２０７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２０８】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０２０９】
１１  配線基板
１１ａ  上面
１１ｂ  下面
１２  受動部品
１３  封止樹脂
１４  絶縁体層
１５  導体層
１５ａ  外部接続用端子
１５ｂ  基準電位供給用端子
１５ｃ  チップ搭載用導体パターン
１６，１６ａ  ビアホール
１８  半田
２１  実装基板
２１ａ  上面
２２  部品
２３ａ，２３ｂ，２３ｃ  端子
２４  半田
２５  配線基板母体
２５ａ  上面
３１  基板（半導体基板）
３１ａ  基板本体
３１ｂ  エピタキシャル層
３２  素子分離領域
３３  ｐ型ウエル
３４  ゲート絶縁膜
３５  ゲート電極
３６  サイドウォールスペーサ
３７    第１のｎ−型ドレイン領域
３８    第２のｎ−型ドレイン領域
３９  ｎ＋型ドレイン領域
４０  ｎ−型ソース領域
４１  ｎ＋型ソース領域
４４  ｐ型打抜き層
４５  ｐ＋型半導体領域
４６  絶縁膜
４７  コンタクトホール
４８  プラグ
４９  絶縁膜
５０  スルーホール
５２  絶縁膜
５３  開口部
５３Ｄ  ドレインパッド用開口部
５３Ｇ  ゲートパッド用開口部
５４  ソース裏面電極
５５，５６，５７  領域
５８  プローブ
６０  単位セル
６０ａ  単位ＬＤＭＯＳＦＥＴ
１０２ＡＭ１，１０２ＡＭ２，１０２ＢＭ１，１０２ＢＭ２  整合回路
１０３  周辺回路
１０３Ａ  制御回路
１０３Ａ１  電源制御回路
１０３Ａ２  バイアス電圧生成回路
１０３Ｂ  バイアス回路
１０３Ｃ  制御回路
１０４ａ，１０４ｂ，１０４ｃ  入力端子
１０５Ａ，１０５Ｂ  整合回路
１０６  端子
１０７Ａ，１０７Ｂ  整合回路
１０８Ａ，１０８Ｂ  ローパスフィルタ
１０９Ａ，１０９Ｂ  スイッチ回路
１１０ａ，１１０ｂ  端子
１５３Ｄ  ドレインパッド用開口部
１５３Ｇ  ゲートパッド用開口部
ＡＧＣＡＭＰ  ＡＧＣアンプ
ＡＮＴ  アンテナ
ＡＮＴ−ＳＷ  アンテナスイッチ
ＡＲ１  活性領域
ＢＢＰ  ベースバンド部
ＢＥ１  裏面電極
ＣＤＰ  表示・制御部
ＣＯＤ１  音声ＣＯＤＥＣ
ＣＯＤ２  チャネルＣＯＤＥＣ
ＣＰ１  半導体チップ
ＣＰ１０１  半導体チップ
ＣＰ１ａ  半導体チップ
ＤＡＣ  Ｄ／Ａ変換回路
ＤＭＤＬ  復調回路
ＤＰＳ  デジタル携帯電話機
ＦＰＬ１  ＲＦ−ＰＬＬ（ＲＦ周波数位相同期回路）
ＦＰＬ２  ＩＦ−ＰＬＬ（ＩＦ周波数位相同期回路）
ＩＦＣ  ＩＦ回路
ＬＣＤ  液晶表示部
ＬＤＭＨ  電力増幅回路
ＬＤＭＨ１，ＬＤＭＨ２，ＬＤＭＨ３  増幅段
ＬＤＭＬ  電力増幅回路
ＬＤＭＬ１，ＬＤＭＬ２，ＬＤＭＬ３  増幅段
ＬＮＡ  低雑音アンプ
Ｍ１  配線
Ｍ１Ｄ  ドレイン配線
Ｍ１Ｇ  ゲート配線
Ｍ１Ｓ  ソース配線
Ｍ２  配線
Ｍ２Ｄ  ドレイン配線
Ｍ２Ｄ１  配線部
Ｍ２Ｄ１０１  ドレイン配線
Ｍ２Ｄ２  連結配線部
Ｍ２Ｇ  ゲート配線
Ｍ２Ｇ１０１  ゲート配線
Ｍ２Ｓ  ソース配線
ＭＣＮ  マイコン
ＭＤＬ  変調回路
ＭＩＣ  マイク
ＭＲＹ  メモリ
Ｐ５，Ｐ６  間隔
ＰＡ１  電力増幅モジュール
ＰＤ，ＰＤ１  パッド電極
ＰＤＤ１，ＰＤＤ２，ＰＤＤ３，ＰＤＤ４，ＰＤＤ５，ＰＤＤ６  ドレインパッド
ＰＤＤ７，ＰＤＤ８，ＰＤＤ９，ＰＤＤ１０  ドレインパッド
ＰＤＤ１０１，ＰＤＤ１０３，ＰＤＤ２０３  ドレインパッド
ＰＤＧ１，ＰＤＧ２，ＰＤＧ３，ＰＤＧ４，ＰＤＧ５，ＰＤＧ６  ゲートパッド
ＰＤＧ７，ＰＤＧ８，ＰＤＧ９，ＰＤＧ１０，ＰＤＧ１０１  ゲートパッド
ＰＲＢ，ＰＲＢ１０１，ＰＲＢ２０１  プローブ痕
ＱＭＤ  直交変調器
ＲＥＧＨ１，ＲＥＧＨ２，ＲＥＧＨ３，ＲＥＧＬ１０１  ＬＤＭＯＳＦＥＴ形成領域
ＲＥＧＬ１，ＲＥＧＬ２，ＲＥＧＬ３，ＲＥＧＬ１０３  ＬＤＭＯＳＦＥＴ形成領域
ＲＥＧＭ１，ＲＥＧＭ２，ＲＥＧＮ１，ＲＥＧＮ２  ＬＤＭＯＳＦＥＴ形成領域
ＲＦＢＰ  ＲＦブロック部
ＲＧＷ  接続領域
ＲＧＷ１０１  接続領域
ＲＧＷ２０１  接続領域
ＲＸ−ＭＩＸ  受信ミクサ
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４  辺（チップ辺）
ＳＰ  スピーカ
ＴＥ  基板側端子
ＴＥ  端子
ＴＸ−ＭＩＸ  送信ミクサ
ＷＡ，ＷＡ１０１  ワイヤ
【図１】
2014241309.tif 000003
【図２】
2014241309.tif 000004
【図３】
2014241309.tif 000005
【図４】
2014241309.tif 000006
【図５】
2014241309.tif 000007
【図６】
2014241309.tif 000008
【図７】
2014241309.tif 000009
【図８】
2014241309.tif 000010
【図９】
2014241309.tif 000011
【図１０】
2014241309.tif 000012
【図１１】
2014241309.tif 000013
【図１２】
2014241309.tif 000014
【図１３】
2014241309.tif 000015
【図１４】
2014241309.tif 000016
【図１５】
2014241309.tif 000017
【図１６】
2014241309.tif 000018
【図１７】
2014241309.tif 000019
【図１８】
2014241309.tif 000020
【図１９】
2014241309.tif 000021
【図２０】
2014241309.tif 000022
【図２１】
2014241309.tif 000023
【図２２】
2014241309.tif 000024
【図２３】
2014241309.tif 000025
【図２４】
2014241309.tif 000026
【図２５】
2014241309.tif 000027
【図２６】
2014241309.tif 000028
【図２７】
2014241309.tif 000029
【図２８】
2014241309.tif 000030
【図２９】
2014241309.tif 000031
【図３０】
2014241309.tif 000032
【図３１】
2014241309.tif 000033
【図３２】
2014241309.tif 000034
【図３３】
2014241309.tif 000035
【図３４】
2014241309.tif 000036
【図３５】
2014241309.tif 000037
【図３６】
2014241309.tif 000038
【図３７】
2014241309.tif 000039
【図３８】
2014241309.tif 000040
【図３９】
2014241309.tif 000041
【図４０】
2014241309.tif 000042
【図４１】
2014241309.tif 000043
【図４２】
2014241309.tif 000044
【図４３】
2014241309.tif 000045
【図４４】
2014241309.tif 000046
【図４５】
2014241309.tif 000047
【図４６】
2014241309.tif 000048