(57)【要約】【課題】本発明は、第１のトランジスタが内設された第１の活性領域と、素子分離領域を介して、第１の活性領域と隣接し、かつ第２のトランジスタが内設された構成において、第１のトランジスタと第２のトランジスタとの間におけるディスターブ不良を抑制可能な半導体装置を提供することを課題とする。【解決手段】第１のトランジスタ３２が内設された第１の活性領域１９と、第２の素子分離領域１７Ｂを介して、第１の活性領域１９と隣接し、かつ第２のトランジスタ３３が内設された第２の活性領域２１とを有し、第１の活性領域１９をｐ型半導体で構成すると共に、第１のトランジスタ３２をｎチャネルＭＯＳトランジスタで構成し、第２の活性領域２１をｎ型半導体で構成すると共に、第２のトランジスタ３３をｐチャネルＭＯＳトランジスタで構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の主面側に埋め込まれ、所定の方向に延在し、かつ前記所定の方向に対して交差する方向に配置された複数の素子分離領域と、
前記複数の素子分離領域のうち、２つの前記素子分離領域に挟まれ、かつ前記交差する方向に延在する第１の活性領域と、
前記第１の活性領域が接触する前記素子分離領域と接触するように、該第１の活性領域に隣接して配置され、かつ前記交差する方向に延在する第２の活性領域と、
前記第１の活性領域内に配置された第１のトランジスタを含む第１のメモリセルと、
前記第２の活性領域内に配置された第２のトランジスタを含む第２のメモリセルと、
を有し、
前記第１の活性領域をｐ型半導体で構成すると共に、前記第１のトランジスタをｎチャネルＭＯＳトランジスタで構成し、
前記第２の活性領域をｎ型半導体で構成すると共に、前記第２のトランジスタをｐチャネルＭＯＳトランジスタで構成することを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタは、前記第１の活性領域に内設された第１の埋め込みゲート電極を有し、
前記第２のトランジスタは、前記第２の活性領域に内設された第２の埋め込みゲート電極を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記交差する方向に延在し、かつ前記所定の方向に対して配置された複数の他の素子分離領域を有し、
前記第２の活性領域は、２つの前記素子分離領域に挟まれており、
前記第１及び第２の活性領域は、前記複数の素子分離領域、及び前記複数の他の素子分離領域で区画されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記複数の素子分離領域上にそれぞれ配置され、かつ前記半導体基板の主面側に埋め込まれた埋め込みダミーゲート電極を有することを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。
【請求項５】
前記第１のトランジスタは、前記第１の活性領域内であって、前記交差する方向に対して隣接して２つ配置されており、
前記第２のトランジスタは、前記第２の活性領域内であって、前記交差する方向に対して隣接して２つ配置されていることを特徴とする請求項１ないし４のうち、いずれか１項記載の半導体装置。
【請求項６】
前記第１の活性領域に配置され、かつ前記所定の方向に延在する第１及び第２の溝と、
前記第２の活性領域に配置され、かつ前記所定の方向に延在する第３及び第４の溝と、
を有し、
前記第１の埋め込みゲート電極は、第１のゲート絶縁膜を介して、前記第１及び第２の溝の下部を埋め込むように配置し、
前記第２の埋め込みゲート電極は、第２のゲート絶縁膜を介して、前記第３及び第４の溝の下部を埋め込むように配置することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１の溝と隣接する前記素子分離領域と前記第１の溝との間に位置する前記第１の活性領域に配置され、かつ上面が前記半導体基板の主面と一致する第１の容量用不純物拡散領域と、
前記第２の溝と隣接する前記素子分離領域と前記第２の溝との間に位置する前記第１の活性領域に配置され、かつ上面が前記半導体基板の主面と一致する第２の容量用不純物拡散領域と、
前記第１の溝の底に配置された第１の下部不純物拡散領域と、
前記第２の溝の底に配置された第２の下部不純物拡散領域と、
前記第１の溝と前記第２の溝との間に位置する前記第１の活性領域に配置され、前記第１及び第２の下部不純物拡散領域と接触する深さとされた第１のビット線用不純物拡散領域と、
を有することを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１のトランジスタのチャネル領域は、前記第１の埋め込みゲート電極と該第１の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極の間にのみ配置され、
前記第１の埋め込みゲート電極、及び該第１の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極は、前記第１のトランジスタのダブルゲートを構成することを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第３の溝と隣接する前記素子分離領域と前記第３の溝との間に位置する前記第２の活性領域に配置され、かつ上面が前記半導体基板の主面と一致する第３の容量用不純物拡散領域と、
前記第４の溝と隣接する前記素子分離領域と前記第４の溝との間に位置する前記第１の活性領域に配置され、かつ上面が前記半導体基板の主面と一致する第４の容量用不純物拡散領域と、
前記第３の溝の底に配置された第３の下部不純物拡散領域と、
前記第４の溝の底に配置された第４の下部不純物拡散領域と、
前記第３の溝と前記第４の溝との間に位置する前記第２の活性領域に配置され、前記第３及び第４の下部不純物拡散領域と接触する深さとされた第２のビット線用不純物拡散領域と、
を有することを特徴とする請求項６ないし８のうち、いずれか１項記載の半導体装置。
【請求項１０】
前記第２のトランジスタのチャネル領域は、前記第２の埋め込みゲート電極と該第２の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極の間にのみ配置され、
前記第２の埋め込みゲート電極、及び該第２の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極は、前記第２のトランジスタのダブルゲートを構成することを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第１の容量用不純物拡散領域上に配置された第１の容量コンタクトプラグと、
前記第２の容量用不純物拡散領域上に配置された第２の容量コンタクトプラグと、
前記第３の容量用不純物拡散領域上に配置された第３の容量コンタクトプラグと、
前記第４の容量用不純物拡散領域上に配置された第４の容量コンタクトプラグと、
前記第１の容量コンタクトプラグを介して、前記第１の容量用不純物拡散領域と電気的に接続された第１のキャパシタと、
前記第２の容量コンタクトプラグを介して、前記第２の容量用不純物拡散領域と電気的に接続された第２のキャパシタと、
前記第３の容量コンタクトプラグを介して、前記第３の容量用不純物拡散領域と電気的に接続された第３のキャパシタと、
前記第４の容量コンタクトプラグを介して、前記第４の容量用不純物拡散領域と電気的に接続された第４のキャパシタと、
を有することを特徴とする請求項９または１０記載の半導体装置。
【請求項１２】
前記第１のビット線用不純物拡散領域の上方に配置されると共に、前記第１及び第２の埋め込みゲート電極と交差する方向に延在し、かつ前記第１のビット線用不純物拡散領域と電気的に接続された第１のビット線と、
前記第２のビット線用不純物拡散領域の上方に配置されると共に、前記第１及び第２の埋め込みゲート電極と交差する方向に延在し、かつ前記第２のビット線用不純物拡散領域と電気的に接続された第２のビット線と、
を有することを特徴とする請求項９ないし１１のうち、いずれか１項記載の半導体装置。
【請求項１３】
半導体基板の主面側に埋め込まれ、かつ第１の方向に延在する複数の第１の素子分離領域と、
前記半導体基板の主面側に埋め込まれ、前記第１の方向に対して交差する第２の方向に延在する複数の第２の素子分離領域と、
前記複数の第１及び第２の素子分離領域により区画され、前記第２の方向に対して配置された複数の第１の活性領域よりなる第１の活性領域群と、
前記複数の第２の素子分離領域のうち、前記第１の活性領域群が接触する前記第２の素子分離領域と接触するように、該第１の活性領域群に対して隣接し、かつ前記第２の方向に対して配置された複数の第２の活性領域よりなる第２の活性領域群と、
前記複数の第１の活性領域内にそれぞれ配置された第１のトランジスタよりなる第１のトランジスタ群と、
前記複数の第２の活性領域内にそれぞれ配置された第２のトランジスタよりなる第２のトランジスタ群と、
を有し、
前記複数の第１の活性領域をｐ型半導体で構成すると共に、複数の前記第１のトランジスタをｎチャネルＭＯＳトランジスタで構成し、
前記複数の第２の活性領域をｎ型半導体で構成すると共に、複数の前記第２のトランジスタをｐチャネルＭＯＳトランジスタで構成することを特徴とする半導体装置。
【請求項１４】
前記第１のトランジスタは、前記第１の活性領域に内設された第１の埋め込みゲート電極を有し、
前記第２のトランジスタは、前記第２の活性領域に内設された第２の埋め込みゲート電極を有することを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記複数の第２の素子分離領域上にそれぞれ配置され、かつ前記半導体基板の主面側に埋め込まれた埋め込みダミーゲート電極を有することを特徴とする請求項１３または１４記載の半導体装置。
【請求項１６】
前記第１のトランジスタは、前記第１の活性領域内であって、前記第１の方向に対して隣接して２つ配置されており、
前記第２のトランジスタは、前記第２の活性領域内であって、前記第１の方向に対して隣接して２つ配置されていることを特徴とする請求項１３ないし１５のうち、いずれか１項記載の半導体装置。
【請求項１７】
前記第１の活性領域に配置され、かつ前記第２の方向に延在する第１及び第２の溝と、
前記第２の活性領域に配置され、かつ前記第２の方向に延在する第３及び第４の溝と、
を有し、
前記第１の埋め込みゲート電極は、第１のゲート絶縁膜を介して、前記第１及び第２の溝の下部を埋め込むように配置し、
前記第２の埋め込みゲート電極は、第２のゲート絶縁膜を介して、前記第３及び第４の溝の下部を埋め込むように配置することを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記第１の溝と隣接する前記第２の素子分離領域と前記第１の溝との間に位置する前記第１の活性領域に配置され、上面が前記半導体基板の主面と一致する第１の容量用不純物拡散領域と、
前記第２の溝と隣接する前記第２の素子分離領域と前記第２の溝との間に位置する前記第１の活性領域に配置され、上面が前記半導体基板の主面と一致する第２の容量用不純物拡散領域と、
前記第１の溝の底に配置された第１の下部不純物拡散領域と、
前記第２の溝の底に配置された第２の下部不純物拡散領域と、
前記第１の溝と前記第２の溝との間に位置する前記第１の活性領域に配置され、前記第１及び第２の下部不純物拡散領域と接触する深さとされた第１のビット線用不純物拡散領域と、
を有することを特徴とする請求項１７記載の半導体装置。
【請求項１９】
前記第１のトランジスタのチャネル領域は、前記第１の埋め込みゲート電極と該第１の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極の間にのみ配置され、
前記第１の埋め込みゲート電極、及び該第１の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極は、前記第１のトランジスタのダブルゲートを構成することを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記第３の溝と隣接する前記第２の素子分離領域と前記第３の溝との間に位置する前記第２の活性領域に配置され、上面が前記半導体基板の主面と一致する第３の容量用不純物拡散領域と、
前記第４の溝と隣接する前記第２の素子分離領域と前記第４の溝との間に位置する前記第２の活性領域に配置され、上面が前記半導体基板の主面と一致する第４の容量用不純物拡散領域と、
前記第３の溝の底に配置された第３の下部不純物拡散領域と、
前記第４の溝の底に配置された第４の下部不純物拡散領域と、
前記第３の溝と前記第４の溝との間に位置する前記第２の活性領域に配置され、前記第３及び第４の下部不純物拡散領域と接触する深さとされた第２のビット線用不純物拡散領域と、
を有することを特徴とする請求項１７ないし１９のうち、いずれか１項記載の半導体装置。
【請求項２１】
前記第２のトランジスタのチャネル領域は、前記第２の埋め込みゲート電極と該第２の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極の間にのみ配置され、
前記第２の埋め込みゲート電極、及び該第２の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極は、前記第２のトランジスタのダブルゲートを構成することを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記第１の容量用不純物拡散領域上に配置された第１の容量コンタクトプラグと、
前記第２の容量用不純物拡散領域上に配置された第２の容量コンタクトプラグと、
前記第３の容量用不純物拡散領域上に配置された第３の容量コンタクトプラグと、
前記第４の容量用不純物拡散領域上に配置された第４の容量コンタクトプラグと、
前記第１の容量コンタクトプラグを介して、前記第１の容量用不純物拡散領域と電気的に接続された第１のキャパシタと、
前記第２の容量コンタクトプラグを介して、前記第２の容量用不純物拡散領域と電気的に接続された第２のキャパシタと、
前記第３の容量コンタクトプラグを介して、前記第３の容量用不純物拡散領域と電気的に接続された第３のキャパシタと、
前記第４の容量コンタクトプラグを介して、前記第４の容量用不純物拡散領域と電気的に接続された第４のキャパシタと、
を有することを特徴とする請求項２０または２１記載の半導体装置。
【請求項２３】
前記第１のビット線用不純物拡散領域の上方に配置されると共に、前記第１及び第２の埋め込みゲート電極と交差する方向に延在し、かつ前記第１のビット線用不純物拡散領域と電気的に接続された第１のビット線と、
前記第２のビット線用不純物拡散領域の上方に配置されると共に、前記第１及び第２の埋め込みゲート電極と交差する方向に延在し、かつ前記第２のビット線用不純物拡散領域と電気的に接続された第２のビット線と、
を有することを特徴とする請求項２０ないし２２のうち、いずれか１項記載の半導体装置。
【請求項２４】
半導体基板の主面側に埋め込まれ、所定の方向に延在し、かつ前記所定の方向に対して交差する方向に配置された複数の素子分離領域と、
絶縁膜を介して、前記半導体基板の主面側に埋め込まれ、かつ前記複数の素子分離領域上に配置された埋め込みダミーゲート電極と、
前記複数の素子分離領域のうち、２つの前記素子分離領域に挟まれ、かつ前記交差する方向に延在する第１の活性領域と、
前記第１の活性領域が接触する前記素子分離領域を介して、該第１の活性領域と接触し、かつ前記交差する方向に延在する第２の活性領域と、
前記第１の活性領域内に配置された第１の埋め込みゲート電極を含む第１のトランジスタと、
前記第２の活性領域内に配置された第２の埋め込みゲート電極を含む第２のトランジスタと、
を有し、
前記第１の活性領域をｐ型半導体で構成すると共に、前記第１のトランジスタをｎチャネルＭＯＳトランジスタで構成し、
前記第２の活性領域をｎ型半導体で構成すると共に、前記第２のトランジスタをｐチャネルＭＯＳトランジスタで構成し、
前記第１の埋め込みゲート電極、及び該第１の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極は、前記第１のトランジスタのダブルゲートを構成し、
前記第２の埋め込みゲート電極、及び該第２の埋め込みゲート電極に隣接する前記埋め込みダミーゲート電極は、前記第２のトランジスタのダブルゲートを構成することを特徴とする半導体装置。
【請求項２５】
前記第１のトランジスタは、前記第１の活性領域に内設された第１の埋め込みゲート電極を有し、
前記第２のトランジスタは、前記第２の活性領域に内設された第２の埋め込みゲート電極を有することを特徴とする請求項２４記載の半導体装置。
【請求項２６】
前記交差する方向に延在し、かつ前記所定の方向に対して配置された複数の他の素子分離領域を有し、
前記第２の活性領域は、２つの前記素子分離領域に挟まれており、
前記第１及び第２の活性領域は、前記複数の素子分離領域、及び前記複数の他の素子分離領域で区画されていることを特徴とする請求項２４または２５記載の半導体装置。
【請求項２７】
前記第１のトランジスタは、前記第１の活性領域内であって、前記交差する方向に対して隣接して２つ配置されており、
前記第２のトランジスタは、前記第２の活性領域内であって、前記交差する方向に対して隣接して２つ配置されていることを特徴とする請求項２４ないし２６のうち、いずれか１項記載の半導体装置。
【請求項２８】
前記第１の活性領域に配置され、かつ前記所定の方向に延在する第１及び第２の溝と、
前記第２の活性領域に配置され、かつ前記所定の方向に延在する第３及び第４の溝と、
を有し、
前記第１の埋め込みゲート電極は、第１のゲート絶縁膜を介して、前記第１及び第２の溝の下部を埋め込むように配置し、
前記第２の埋め込みゲート電極は、第２のゲート絶縁膜を介して、前記第３及び第４の溝の下部を埋め込むように配置することを特徴とする請求項２７記載の半導体装置。
【請求項２９】
前記第１の溝と隣接する前記素子分離領域と前記第１の溝との間に位置する前記第１の活性領域に配置され、上面が前記半導体基板の主面と一致する第１の容量用不純物拡散領域と、
前記第２の溝と隣接する前記素子分離領域と前記第２の溝との間に位置する前記第１の活性領域に配置され、上面が前記半導体基板の主面と一致する第２の容量用不純物拡散領域と、
前記第１の溝の底に配置された第１の下部不純物拡散領域と、
前記第２の溝の底に配置された第２の下部不純物拡散領域と、
前記第１の溝と前記第２の溝との間に位置する前記第１の活性領域に配置され、前記第１及び第２の下部不純物拡散領域と接触する深さとされた第１のビット線用不純物拡散領域と、
を有することを特徴とする請求項２８記載の半導体装置。
【請求項３０】
前記第３の溝と隣接する前記素子分離領域と前記第３の溝との間に位置する前記第２の活性領域に配置され、上面が前記半導体基板の主面と一致する第３の容量用不純物拡散領域と、
前記第４の溝と隣接する前記素子分離領域と前記第４の溝の上部との間に位置する前記第１の活性領域に配置され、上面が前記半導体基板の主面と一致する第４の容量用不純物拡散領域と、
前記第３の溝の底に配置された第３の下部不純物拡散領域と、
前記第４の溝の底に配置された第４の下部不純物拡散領域と、
前記第３の溝と前記第４の溝との間に位置する前記第２の活性領域に配置され、前記第３及び第４の下部不純物拡散領域と接触する深さとされた第２のビット線用不純物拡散領域と、
を有することを特徴とする請求項２８または２９記載の半導体装置。
【請求項３１】
前記第１の容量用不純物拡散領域上に配置された第１の容量コンタクトプラグと、
前記第２の容量用不純物拡散領域上に配置された第２の容量コンタクトプラグと、
前記第３の容量用不純物拡散領域上に配置された第３の容量コンタクトプラグと、
前記第４の容量用不純物拡散領域上に配置された第４の容量コンタクトプラグと、
前記第１の容量コンタクトプラグを介して、前記第１の容量用不純物拡散領域と電気的に接続された第１のキャパシタと、
前記第２の容量コンタクトプラグを介して、前記第２の容量用不純物拡散領域と電気的に接続された第２のキャパシタと、
前記第３の容量コンタクトプラグを介して、前記第３の容量用不純物拡散領域と電気的に接続された第３のキャパシタと、
前記第４の容量コンタクトプラグを介して、前記第４の容量用不純物拡散領域と電気的に接続された第４のキャパシタと、
を有することを特徴とする請求項３０記載の半導体装置。
【請求項３２】
前記第１のビット線用不純物拡散領域の上方に配置されると共に、前記第１及び第２の埋め込みゲート電極と交差する方向に延在し、かつ前記第１のビット線用不純物拡散領域と電気的に接続された第１のビット線と、
前記第２のビット線用不純物拡散領域の上方に配置されると共に、前記第１及び第２の埋め込みゲート電極と交差する方向に延在し、かつ前記第２のビット線用不純物拡散領域と電気的に接続された第２のビット線と、
を有することを特徴とする請求項３０または３１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴って、トランジスタ(Ｔｒ)の寸法も縮小される傾向にあり、この寸法の縮小化によりトランジスタの短チャネル効果がより顕著になってきている。
【０００３】
例えば、半導体装置のうちの１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、メモリセルの寸法の縮小化に伴って、トランジスタのチャネル長も縮小されるため、サブスレッショルド電流が増大し、トランジスタの閾値電圧（Ｖｔｈ）が低下する。
この結果、トランジスタのパフォーマンスが低下し、メモリセルのリテンションや書き込み特性が低下してしまうという問題があった。
【０００４】
そこで、このような問題を解決するために、半導体基板に溝（トレンチ）を形成してチャネルを３次元構造としたリセス（トレンチ）型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や、溝の間にフィンを形成してチャネルを３次元構造としたフィン型ＦＥＴ等の開発が行われている。
【０００５】
上記構成とされたトランジスタは、有効チャネル長（ゲート長）を長くすることが可能となるため、上述した短チャネル効果を抑制できる。また、上記構成とされたトランジスタを適用することで、最小加工寸法が６０ｎｍ以下の微細なメモリセルを有したＤＲＡＭを実現することが可能となる。
【０００６】
また、ＤＲＡＭでは、上述したメモリセルの寸法の縮小化に伴って、メモリセルを構成する選択用トランジスタとして、半導体基板の主面にゲート電極が埋め込まれた埋め込みゲート型トランジスタを採用することも行われている（例えば、特許文献１〜３参照。）。
【０００７】
特許文献３に開示された埋め込みゲート型トランジスタ（この場合、縦型ＳＯＩ構造のトランジスタ）では、ゲート電極（ワード線）が半導体基板の主面に埋め込まれているため、ゲート電極が半導体基板の主面よりも上方に突き出すことがない。また、メモリセルと接続される配線のうち、半導体基板の上方に位置する配線は、ビット線のみとなる。
【０００８】
このため、選択用トランジスタとして、特許文献３に開示された埋め込みゲート型トランジスタを用いることで、半導体基板上にメモリセルを構成するコンデンサ、及びコンタクトプラグ等を形成する際の配置が容易となるだけでなく、ＤＲＡＭを製造する際の加工の困難さを軽減できる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−８１０９５号公報
【特許文献３】特開２０１２−１３４４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、メモリセルの選択用トランジスタとして、上述した埋め込みゲート型トランジスタを用いた場合、微細化により、隣接するゲート電極の間隔が狭くなると、隣接するゲート電極の電位の影響で動作対象となる選択用トランジスタの閾値電圧（Ｖｔｈ）が低下するディスターブ不良と呼ばれる不良が顕在化する恐れがあった。
以下、図１３及び図１４を参照して、上記ディスターブ不良について説明する。
【００１１】
図１３は、特許文献３に開示された従来の半導体装置のメモリセル部の概略構成を示す断面図である。図１３では、半導体装置３００の一例として、ＤＲＡＭを図示する。図１３において、Ｘ方向は、素子分離領域３０５−１〜３０５−３の配列方向（ゲート電極３１３−１〜３１３−４と交差する方向）を示しており、Ｚ方向は、第１ないし第４の溝３０４−１〜３０４−４の深さ方向を示している。
【００１２】
図１３を参照するに、従来の半導体装置３００のメモリセル部３０１は、半導体基板３０３と、素子分離領域３０５−１〜３０５−３と、第１の活性領域３０６−１と、第２の活性領域３０６−２と、選択用トランジスタである第１ないし第４のトランジスタ３０８−１〜３０８−４（埋め込みゲート型トランジスタ）と、容量コンタクトプラグ３２１−１〜３２１−４と、キャパシタ３２２−１〜３２２−４と、ビット線３２４−１，３２４−２と、を有する。
【００１３】
半導体基板３０３は、板状とされた基板である。半導体基板３０３は、素子分離領域３０５−１，３０５−２間に配置され、素子分離領域３０５−１，３０５−２の延在方向に延在する第１及び第２の溝３０４−１，３０４−２と、素子分離領域３０５−２，３０５−３間に配置され、素子分離領域３０５−２，３０５−３の延在方向に延在する第３及び第４の溝３０４−３，３０４−４と、を有する。
【００１４】
素子分離領域３０５−１〜３０５−３は、半導体基板３０３の主面３０３ａに設けられており、Ｘ方向に配置された第１及び第２の活性領域３０６−１，３０６−２を区画している。
第１の活性領域３０６−１は、素子分離領域３０５−１，３０５−２間に配置されている。第２の活性領域３０６−２は、素子分離領域３０５−２，３０５−３間に配置されている。第１及び第２の活性領域３０６−１，３０６−２は、同じ導電型（具体的には、例えば、半導体基板３０３がｐ型単結晶シリコン基板の場合、ｐ型）の不純物を含んだ単結晶シリコンで構成されている。
【００１５】
第１及び第２のトランジスタ３０８−１，３０８−２は、隣接するように第１の活性領域３０６−１に配置されている。
第１のトランジスタ３０８−１は、第１の溝３０４−１の内面を覆うゲート絶縁膜３１１と、ゲート絶縁膜３１１を介して第１の溝３０４−１の下部を埋め込むゲート電極３１３−１と、第１の溝３０４−１と素子分離領域３０５−１との間に配置された容量不純物拡散領域３１５−１と、第１及び第２の溝３０４−１，３０４−２間に配置され、深さが第１及び第２の溝３０４−１，３０４−２の深さと略等しいビットコン用不純物拡散領域３１６−１と、第１の溝３０４−２の底に配置され、ビットコン用不純物拡散領域３１６−１と接触する底部不純物拡散領域３１７−１と、を有する。
【００１６】
第２のトランジスタ３０８−２は、第２の溝３０４−２の内面を覆うゲート絶縁膜３１１と、ゲート絶縁膜３１１を介して第２の溝３０４−２の下部を埋め込むゲート電極３１３−２と、第２の溝３０４−２と素子分離領域３０５−２との間に配置された容量不純物拡散領域３１５−２と、ビットコン用不純物拡散領域３１６−１（第１のトランジスタ３０８−１と共通で使用する不純物拡散領域）と、第２の溝３０４−２の底に配置され、ビットコン用不純物拡散領域３１６−１と接触する底部不純物拡散領域３１７−２と、を有する。
【００１７】
第３及び第４のトランジスタ３０８−３，３０８−４は、隣接するように第２の活性領域３０６−２に配置されている。
第３のトランジスタ３０８−３は、第３の溝３０４−３の内面を覆うゲート絶縁膜３１１と、ゲート絶縁膜３１１を介して第３の溝３０４−３の下部を埋め込むゲート電極３１３−３と、第３の溝３０４−３と素子分離領域３０５−２との間に配置された容量不純物拡散領域３１５−３と、第３及び第４の溝３０４−３，３０４−４間に配置され、深さが第３及び第４の溝３０４−３，３０４−４の深さと略等しいビットコン用不純物拡散領域３１６−２と、第３の溝３０４−３の底に配置され、ビットコン用不純物拡散領域３１６−２と接触する底部不純物拡散領域３１７−３と、を有する。
【００１８】
第４のトランジスタ３０８−４は、第４の溝３０４−４の内面を覆うゲート絶縁膜３１１と、ゲート絶縁膜３１１を介して第４の溝３０４−４の下部を埋め込むゲート電極３１３−４と、第４の溝３０４−４と素子分離領域３０５−３との間に配置された容量不純物拡散領域３１５−４と、ビットコン用不純物拡散領域３１６−２（第３のトランジスタ３０８−３と共通で使用する不純物拡散領域）と、第４の溝３０４−４の底に配置され、ビットコン用不純物拡散領域３１６−２と接触する底部不純物拡散領域３１７−４と、を有する。
【００１９】
容量コンタクトプラグ３２１−１は、容量不純物拡散領域３１５−１上に配置されている。容量コンタクトプラグ３２１−２は、容量不純物拡散領域３１５−２上に配置されている。容量コンタクトプラグ３２１−３は、容量不純物拡散領域３１５−３上に配置されている。容量コンタクトプラグ３２１−４は、容量不純物拡散領域３１５−４上に配置されている。
【００２０】
キャパシタ３２２−１は、容量コンタクトプラグ３２１−１を介して、容量不純物拡散領域３１５−１と電気的に接続されている。キャパシタ３２２−２は、容量コンタクトプラグ３２１−２を介して、容量不純物拡散領域３１５−２と電気的に接続されている。
キャパシタ３２２−３は、容量コンタクトプラグ３２１−３を介して、容量不純物拡散領域３１５−３と電気的に接続されている。キャパシタ３２２−４は、容量コンタクトプラグ３２１−４を介して、容量不純物拡散領域３１５−４と電気的に接続されている。
【００２１】
ビット線３２４−１は、ビットコン用不純物拡散領域３１６−１の上方に配置されており、ビットコン用不純物拡散領域３１６−１と電気的に接続されている。
ビット線３２４−２は、ビットコン用不純物拡散領域３１６−２の上方に配置されており、ビットコン用不純物拡散領域３１６−２と電気的に接続されている。
【００２２】
上記構成とされたメモリセル部３０１において、第２のトランジスタ３０８−２のチャネル領域３０８−２Ａは、素子分離領域３０５−１と対向する側に位置する第２の溝３０４−２の側面を構成する半導体基板３０３にのみ形成される。
【００２３】
ここで、第２のトランジスタ３０８−２に注目する。第２のトランジスタ３０８−２は、第１のトランジスタ３０８−１に対して、ビットコン用不純物拡散領域３１６−１で離間されている。
半導体基板３０３がｐ型単結晶シリコン基板の場合、ビットコン用不純物拡散領域３１６−１は、例えば、高濃度（具体的には、１Ｅ２０〜１Ｅ２１（ａｔｍｏｓ／ｃｍ３））のｎ型不純物を含有したシリコンで構成することができる。この場合、ビットコン用不純物拡散領域３１６−１は、導体として機能する。
【００２４】
このため、第１のトランジスタ３０８−１を構成するゲート電極３１３−１がオン／オフ動作を繰り返すことで発生する電位分布の変動は、ビットコン用不純物拡散領域３１６−１で吸収され、第２のトランジスタ３０８−２に影響を及ぼすことはない。
【００２５】
また、ビットコン用不純物拡散領域３１６−１を高濃度のｎ型不純物を含んだシリコンで構成する場合、底部不純物拡散領域３１７−１，３１７−２も高濃度のｎ型不純物を含んだシリコンで構成される。この場合、いずれの拡散領域も第１のトランジスタ３０８−１に起因する第２のトランジスタ３０８−２への動作干渉を阻止するように機能する。
【００２６】
一方、素子分離領域３０５−２を挟んで第２の活性領域３０６−２に配置された第３のトランジスタ３０８−３は、第２のトランジスタ３０８−２の動作に干渉する。
第２のトランジスタ３０８−２のチャネル領域３０８−２Ａは、ｐ型単結晶シリコン基板（半導体基板３０３）の不純物濃度、すなわち、低濃度（具体的には、１Ｅ１５〜１Ｅ１６（ａｔｍｏｓ／ｃｍ３））のｐ型不純物を含んだシリコンで構成される。
【００２７】
第３のトランジスタ３０８−３を構成するゲート電極３１３−３がオン／オフ動作を繰り返すことで発生する電位分布の変動は、絶縁膜よりなる素子分離領域３０５−２を通過して、チャネル領域３０８−２Ａに影響を及ぼすため、第２のトランジスタ３０８−２の閾値電圧（Ｖｔｈ）の変動をもたらすディスターブ不良を引き起こしてしまう。
【００２８】
素子分離領域３０５−２のＸ方向の幅が広い場合、上記ディスターブ不良は、問題とならなかったが、素子分離領域３０５−２のＸ方向の幅が３０ｎｍ以下になると該ディスターブ不良が顕在化してきた。
【００２９】
図１４は、ディスターブ不良を解消することの可能な半導体装置のメモリセル部の概略構成を示す断面図である。図１４において、図１３に示す半導体装置３００と同一構成部分には、同一符号を付す。
【００３０】
上記ディスターブ不良を解消可能な半導体装置として、図１４に示す半導体装置３３０のように、メモリセル部３３１に設けられた素子分離領域３０５−１〜３０５−３上に、半導体基板３０３の主面３０３ａ側に埋設されたダミーゲート電極３３３−１〜３３３−３を配置することが考えられる。
このような構成とすることで、第３のトランジスタ３０８−３からの電位分布変動の影響を回避することが可能となる。
【００３１】
しかしながら、図１４に示す半導体装置３３０を用いる場合、ダミーゲート電極３３３−２に負電圧Ｖｋｋを常に印加する必要がある。このため、第２トランジスタ３０８−２のチャネル領域３０８−２Ａを形成する際にゲート電極３１３−２に印加する正電圧Ｖｐｐをキャンセルする方向に電圧が供給されてしまう。
その結果、チャネル領域３０８−２Ａの形成が不十分となり、オン電流の確保が困難になるという新たな問題が発生してしまう。
【課題を解決するための手段】
【００３２】
本発明の一観点によれば、半導体基板の主面側に埋め込まれ、所定の方向に延在し、かつ前記所定の方向に対して交差する方向に配置された複数の素子分離領域と、前記複数の素子分離領域のうち、２つの前記素子分離領域に挟まれ、かつ前記交差する方向に延在する第１の活性領域と、前記第１の活性領域が接触する前記素子分離領域と接触するように、該第１の活性領域に隣接して配置され、かつ前記交差する方向に延在する第２の活性領域と、前記第１の活性領域内に配置された第１のトランジスタを含む第１のメモリセルと、前記第２の活性領域内に配置された第２のトランジスタを含む第２のメモリセルと、を有し、前記第１の活性領域をｐ型半導体で構成すると共に、前記第１のトランジスタをｎチャネルＭＯＳトランジスタで構成し、前記第２の活性領域をｎ型半導体で構成すると共に、前記第２のトランジスタをｐチャネルＭＯＳトランジスタで構成することを特徴とする半導体装置が提供される。
【発明の効果】
【００３３】
本発明の半導体装置によれば、第１の活性領域をｐ型半導体で構成すると共に、第１の活性領域内に配置される第１のトランジスタをｎチャネルＭＯＳトランジスタで構成し、第１の活性領域が接触する素子分離領域と接触するように、該第１の活性領域に隣接して配置された第２の活性領域をｎ型半導体で構成すると共に、第２の活性領域内に配置される第２のトランジスタをｐチャネルＭＯＳトランジスタで構成することにより、第２のトランジスタを構成するゲート電極がオン／オフ動作を繰り返すことで発生する電位分布の変動が素子分離領域（第１及び第２の活性領域間に配置された素子分離領域）を通過して、該素子分離領域と第１のトランジスタのゲート電極との間に形成されるチャネル領域に及ぼす影響を抑制することが可能となる。これにより、第１のトランジスタの閾値電圧（Ｖｔｈ）の変動をもたらすディスターブ不良を抑制できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態に係る半導体装置を構成するメモリセル部の一部を拡大した平面図である。
【図２Ａ】図１に示す半導体装置のメモリセル部のＡ−Ａ線方向の断面図である。
【図２Ｂ】図１に示す半導体装置のメモリセル部のＢ−Ｂ線方向の断面図である。
【図３】図１に示すメモリセル部の主要部うち、領域Ｃで囲まれた部分のＡ−Ａ線断面とＢ−Ｂ線断面とを繋ぎ合わせた断面図である。
【図４Ａ】本実施の形態の半導体装置のメモリセル部の主要部の動作を説明するための断面図（その１）である。
【図４Ｂ】本実施の形態の半導体装置のメモリセル部の主要部の動作を説明するための断面図（その２）である。
【図４Ｃ】本実施の形態の半導体装置のメモリセル部の主要部の動作を説明するための断面図（その３）である。
【図５Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その１）であり、製造途中の半導体装置の平面図である。
【図５Ｂ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その１）であり、図５Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。
【図６Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その２）であり、製造途中の半導体装置の平面図である。
【図６Ｂ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その２）であり、図６Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。
【図６Ｃ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その２）であり、第１のフォトレジストマスクの形状を模式的に示す平面図である。
【図７Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その３）であり、製造途中の半導体装置の平面図である。
【図７Ｂ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その３）であり、図７Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。
【図８Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その４）であり、製造途中の半導体装置の平面図である。
【図８Ｂ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その４）であり、図８Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。
【図９Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その５）であり、製造途中の半導体装置の平面図である。
【図９Ｂ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その５）であり、図９Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。
【図１０Ａ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その６）であり、製造途中の半導体装置の平面図である。
【図１０Ｂ】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その６）であり、図１０Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。
【図１１】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その７）であり、製造途中の半導体装置の断面図である。
【図１２】本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図（その８）であり、製造途中の半導体装置の断面図である。
【図１３】特許文献３に開示された従来の半導体装置のメモリセル部の概略構成を示す断面図である。
【図１４】ディスターブ不良を解消することの可能な半導体装置のメモリセル部の概略構成を示す断面図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、説明の便宜上、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率等が実際と同じであるとは限らない。
また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００３６】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置を構成するメモリセル部の一部を拡大した平面図である。
図１は、第１の素子分離領域１４、第２の素子分離領域１７Ａ〜１７Ｃ、第１の活性領域１９、第１の活性領域群２０、第２の活性領域２１、第２の活性領域群２２、第１ないし第４の溝２３〜２６、ダミー電極形成用溝２７−１〜２７−３、埋め込みダミーゲート電極２９−１〜２９−３、第１のトランジスタ３１，３２、第２のトランジスタ３３，３４、第１のトランジスタ群３５−１、第２のトランジスタ群３５−２、第１及び第２のビット線４８，４９、給電領域７９、第１及び第２の埋め込みゲート電極８５，９４，１０３，１１１の位置関係を説明するための図である。よって、図１では、上記以外のメモリセル部１１の構成要素の図示を省略する。
【００３７】
図２Ａは、図１に示す半導体装置のメモリセル部のＡ−Ａ線方向の断面図であり、図２Ｂは、図１に示す半導体装置のメモリセル部のＢ−Ｂ線方向の断面図である。
図３は、図１に示すメモリセル部の主要部うち、領域Ｃで囲まれた部分のＡ−Ａ線断面とＢ−Ｂ線断面とを繋ぎ合わせた断面図である。
図１〜図３では、本実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を例に挙げて図示する。
【００３８】
図１〜図３において、Ｘ方向は第１及び第２のビット線４８，４９の延在方向、Ｘ１方向（所定の方向に対して交差する方向、或いは第１の方向に相当する方向）は第１の素子分離領域１４（他の素子分離領域）の延在方向、Ｙ方向（所定の方向、或いは第２の方向）は第２の素子分離領域１７Ａ〜１７Ｃ（素子分離領域）の延在方向、Ｚ方向はＸ方向及びＹ方向と直交する半導体基板１３の厚さ方向（言い換えれば、第１ないし第４の溝２３〜２６の深さ方向）を示している。
【００３９】
なお、Ｘ１方向は、第１及び第２の活性領域１９，２１の延在方向でもある。また、Ｙ方向は、第１及び第２の埋め込みゲート電極が配置される第１ないし第４の溝２３〜２６の延在方向でもある。さらに、図１〜図３において、同一構成部分には、同一符号を付す。
【００４０】
図１〜図３を参照するに、本実施の形態の半導体装置１０は、メモリセル領域に設けられたメモリセル部１１と、メモリセル部１１の周囲に位置する周辺回路領域（図示せず）に設けられた周辺回路部（図示せず）と、を有する。
【００４１】
メモリセル部１１には、複数のメモリセル（具体的には、第１のメモリセルＭＣ１，ＭＣ２、及び第２のメモリセルＭＣ３，ＭＣ４）がマトリックス状に並んで配置されている。一方、周辺回路部（図示せず）には、各メモリセルの動作を制御するための回路（図示していない周辺回路用トランジスタも含む）が配置されている。
以下、主に、本実施の形態の半導体装置１０を構成するメモリセル部１１の構成について説明する。
【００４２】
本実施の形態の半導体装置１０のメモリセル部１１は、半導体基板１３と、第１の素子分離領域１４と、第２の素子分離領域１７Ａ〜１７Ｃと、ｐ型半導体領域１８−１と、ｎ型半導体領域１８−２と、第１の活性領域１９と、第１の活性領域群２０と、第２の活性領域２１と、第２の活性領域群２２と、第１ないし第４の溝２３〜２６と、ダミー電極形成用溝２７−１，２７−２，２７−３と、ゲート絶縁膜２８（絶縁膜）と、埋め込みダミー電極２９−１，２９−２，２９−３と、第１のトランジスタ３１，３２と、第２のトランジスタ３３，３４と、図示していないビットコン形成用層間絶縁膜（後述する図１０Ｂに示すビットコン形成用層間絶縁膜３６）と、埋め込み絶縁膜３８、第１及び第２のビットコン開口部４１，４２と、第１及び第２のビット線コンタクトプラグ４４，４５と、第１及び第２のビット線４８，４９と、キャップ絶縁膜５１と、サイドウォール膜５３と、容コン形成用層間絶縁膜５４と、容量コンタクト孔５６〜５９と、第１ないし第４の容量コンタクトプラグ６１〜６４と、ストッパー膜６６と、サポート膜６９と、第１ないし第４のキャパシタ７１〜７４と、第１のメモリセルＭＣ１，ＭＣ２と、第２のメモリセルＭＣ３，ＭＣ４と、層間絶縁膜７６と、保護膜７８と、給電領域７９と、を有する。
【００４３】
図２を参照するに、半導体基板１３は、板状とされた基板である。半導体基板本体１３としては、例えば、ｐ型単結晶シリコン基板を用いることができる。
なお、以下の説明では、半導体基板１３の一例として、ｐ型単結晶シリコン基板を用いた場合を例に挙げて説明する。
【００４４】
図１を参照するに、第１の素子分離領域１４は、半導体基板１３の主面１３ａ側に埋め込まれており、Ｘ１方向に延在している（後述する図５Ａ及び図５Ｂ参照）。第１の素子分離領域１４は、Ｙ方向に対して所定の間隔で複数配置されている。
第１の素子分離領域１４は、半導体基板１３の主面１３ａ側に形成され、かつＸ１方向に延在する第１の素子分離用溝１４−１と、第１の素子分離用溝１４−１を埋め込む第１の素子分離用絶縁膜１４−２（例えば、シリコン酸化膜（ＳｉＯ２膜））と、を有した構成とされている。
【００４５】
図１〜図３を参照するに、第２の素子分離領域１７Ａ〜１７Ｃ（複数の他の素子分離領域、或いは複数の第２の素子分離領域に対応する領域）は、Ｙ方向に延在するように、半導体基板１３の主面１３ａ側に埋め込まれている。
【００４６】
第２の素子分離領域１７Ａ〜１７Ｃは、Ｘ１方向に対して、第２の素子分離領域１７Ａ、第２の素子分離領域１７Ｂ、第２の素子分離領域１７Ｃの順で繰り返し配置されている。
第２の素子分離領域１７Ａ〜１７Ｃは、Ｙ方向に配置された複数の第１の素子分離領域１４を分断している。
半導体基板１３の主面１３ａを基準とした際の第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さは、例えば、２５０ｎｍとすることができる。
【００４７】
第２の素子分離領域１７Ａは、Ｙ方向に延在するダミー電極形成用溝２７−１の下方に配置された第２の素子分離用溝１７−１と、第２の素子分離用溝１７−１を埋め込む第２の素子分離用絶縁膜１７−２（例えば、シリコン酸化膜（ＳｉＯ２膜））と、を有した構成とされている。第２の素子分離領域１７Ｂ，１７Ｃは、第２の素子分離領域１７Ａと同様な構成とされている。
【００４８】
ｐ型半導体領域１８−１は、隣接する２つの第１の素子分離領域１４と第２の素子分離領域１７Ａ，１７Ｂとで囲まれた第１の活性領域１９から第１の活性領域１９よりも下方に位置する半導体基板１３まで亘る連続した領域である。
ｐ型半導体領域１８−１の底面は、第１及び第２の素子分離領域１４，１７Ａ，１７Ｂの下端よりも下方に配置されている。ｐ型半導体領域１８−１は、第１の活性領域１９が配置された領域の外側に位置する周辺回路部の素子分離領域までＹ方向に延伸されている。
【００４９】
ｐ型半導体領域１８−１は、例えば、半導体基板１３であるｐ型単結晶シリコン基板をそのまま用いることができる。また、必要に応じて、ｐ型単結晶シリコン基板とは異なる不純物濃度を有するｐ型半導体領域とすることもできる。この場合、ｐ型半導体領域１８−１は、イオン注入法により、ｐ型不純物をイオン注入することで形成される領域となる。
【００５０】
ｎ型半導体領域１８−２は、隣接する２つの第１の素子分離領域１４と第２の素子分離領域１７Ｂ，１７Ｃとで囲まれた第２の活性領域２１から第２の活性領域２１の下方に位置する半導体基板１３まで亘る連続した領域である。
ｎ型半導体領域１８−２の底面は、第１及び第２の素子分離領域１４，１７Ｂ，１７Ｃの下端よりも下方に配置されている。ｎ型半導体領域１８−２は、第２の活性領域２１が配置された領域の外側に位置する周辺回路部の素子分離領域までＹ方向に延伸されている。
ｎ型半導体領域１８−２は、ｐ型単結晶シリコン基板である半導体基板１３に対して、ｎ型不純物をイオン注入することで形成される領域である。
【００５１】
第１の活性領域１９は、隣接する２つの第１の素子分離領域１４と２つの第２の素子分離領域１７Ａ，１７Ｂとで区画されている。第１の活性領域１９は、ｐ型半導体領域１８−１（ｐ型半導体）で構成されている。
第１の活性領域１９は、Ｘ１方向に延在しており、Ｘ１方向において、第２の素子分離領域１７Ａ，１７Ｂに挟まれている。第１の活性領域１９は、Ｙ方向に対して、複数配置されている。
第１の活性領域群２０は、Ｙ方向に配置された複数の第１の活性領域１９で構成されている。
【００５２】
第２の活性領域２１は、隣接する２つの第１の素子分離領域１４と２つの第２の素子分離領域１７Ｂ，１７Ｃで区画されている。第２の活性領域２１は、ｎ型半導体領域１８−２（ｎ型半導体）で構成されている。
第２の活性領域２１は、Ｘ１方向に延在しており、Ｘ１方向において、第２の素子分離領域１７Ｂ，１７Ｃに挟まれている。第２の活性領域２１は、Ｙ方向に対して、複数配置されている。
第２の活性領域群２２は、第１の活性領域群２０が接触する第２の素子分離領域１７Ｂと接触するように、第１の活性領域群２０に隣接して配置されている。第２の活性領域群２２は、Ｙ方向に対して配置された複数の第２の活性領域２１により構成されている。
【００５３】
第１及び第２の溝２３，２４は、Ｙ方向に延在するように、第１の活性領域１９に設けられている。第１の溝２３は、第２の素子分離領域１７Ａと第２の溝２４との間に設けられている。また、第２の溝２４は、第２の素子分離領域１７Ｂと第１の溝２３との間に設けられている。第１及び第２の溝２３，２４は、第１の活性領域１９の上部を三等分可能な位置に配置されている。
【００５４】
第１及び第２の溝２３，２４は、Ｙ方向に配置された複数の第１の活性領域１９に跨って配置されている。第１及び第２の溝２３，２４は、第１及び第２の溝２３，２４の底２３Ａ，２４Ａの位置が第２の素子分離領域１７Ａ，１７Ｂの下端よりも浅くなるように構成されている。
【００５５】
第３及び第４の溝２５，２６は、Ｙ方向に延在するように、第２の活性領域２１に設けられている。第３の溝２５は、第２の素子分離領域１７Ｂと第４の溝２６との間に設けられている。また、第３の溝２５は、第２の素子分離領域１７Ｂと第４の溝２６との間に設けられている。第３及び第４の溝２５，２６は、第２の活性領域２１の上部を三等分可能な位置に配置されている。
【００５６】
第３及び第４の溝２５，２６は、Ｙ方向に配置された複数の第２の活性領域２１に跨って配置されている。第３及び第４の溝２５，２６は、第３及び第４の溝２５，２６の底２５Ａ，２６Ａの位置が第２の素子分離領域１７Ｂ，１７Ｃの下端よりも浅くなるように構成されている。
第１ないし第４の溝２３〜２６の深さは、例えば、同じ深さにすることができる。第１及び第２の素子分離領域１４，１７Ａ〜１７Ｃの深さが２５０ｎｍの場合、第１ないし第４の溝２３〜２６の深さは、例えば、１５０ｎｍとすることができる。
【００５７】
ダミー電極形成用溝２７−１は、第２の素子分離領域１７Ａ上に配置されている。ダミー電極形成用溝２７−１は、Ｙ方向に延在しており、第２の素子分離領域１７Ａを露出している。ダミー電極形成用溝２７−２は、第２の素子分離領域１７Ｂ上に配置されている。ダミー電極形成用溝２７−２は、Ｙ方向に延在しており、第２の素子分離領域１７Ｂを露出している。
ダミー電極形成用溝２７−３は、第２の素子分離領域１７Ｃ上に配置されている。ダミー電極形成用溝２７−３は、Ｙ方向に延在しており、第２の素子分離領域１７Ｃを露出している。ダミー電極形成用溝２７−１〜２７−３の深さは、例えば、第１ないし第４の溝２３〜２６の深さと同じにすることができる。
【００５８】
ゲート絶縁膜２８は、ダミー電極形成用溝２７−１〜２７−３の内面を覆うように配置されている。ゲート絶縁膜２８は、後述する第１及び第２のゲート絶縁膜８３，１０１を形成する際に、第１及び第２のゲート絶縁膜８３，１０１と共に一括形成される膜である。
【００５９】
埋め込みダミー電極２９−１は、ゲート絶縁膜２８を介して、ダミー電極形成用溝２７−１の下部を埋め込むように配置されている。
埋め込みダミー電極２９−２は、ゲート絶縁膜２８を介して、ダミー電極形成用溝２７−２の下部を埋め込むように配置されている。
埋め込みダミー電極２９−３は、ゲート絶縁膜２８を介して、ダミー電極形成用溝２７−３の下部を埋め込むように配置されている。
【００６０】
第１のトランジスタ３１，３２は、第１の活性領域１９（ｐ型半導体領域１８−１の一部）内において、Ｘ１方向に対して隣接して配置されている。第１のトランジスタ３１，３２は、選択用トランジスタ（セルトランジスタ）であり、ｎチャネルＭＯＳトランジスタで構成されている。
【００６１】
第１のトランジスタ３１は、第１のゲート絶縁膜８３と、第１の埋め込みゲート電極８５と、第１の容量用不純物拡散領域８７と、第１の下部不純物拡散領域８８と、第１のビット線用不純物拡散領域９１と、を有する。
第１のゲート絶縁膜８３は、第１の溝２３の内面を覆うように配置されている。第１のゲート絶縁膜８３としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００６２】
第１の埋め込みゲート電極８５は、第１のゲート絶縁膜８３を介して、第１の溝２３の下部を埋め込むように配置されている。第１の埋め込みゲート電極８５は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１のトラジスタ３１に対して共通のゲート電極として機能する。
【００６３】
第１の埋め込みゲート電極８５の材料としては、導電材料を用いることができる。該導電材料としては、例えば、タングステン（Ｗ）等の金属や多結晶シリコン等を用いることができる。具体的には、第１の埋め込みゲート電極８５は、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜で構成することができる。
【００６４】
第１の容量用不純物拡散領域８７は、第１の溝２３と隣接する第２の素子分離領域１７Ａと第１の溝２３との間に位置する第１の活性領域１９の上部に配置されている。第１の容量用不純物拡散領域８７の上面は、半導体基板１３の主面１３ａと一致している。
半導体基板１３の主面１３ａを基準としたときのＺ方向における第１の容量用不純物拡散領域８７の深さは、例えば、５０ｎｍとすることができる。
【００６５】
第１の下部不純物拡散領域８８は、第１の溝２３の底２３Ａに配置されている。第１の溝２３の底２３Ａを基準としたときのＺ方向における第１の下部不純物拡散領域８８の深さは、例えば、５〜１０ｎｍとすることができる。
第１のビット線用不純物拡散領域９１は、第１の溝２３と第２の溝２４との間に位置する第１の活性領域１９全体に配置されている。第１のビット線用不純物拡散領域９１は、第１及び第２の下部不純物拡散領域８８，９８と接触する深さとされている。
第１のビット線用不純物拡散領域９１の上面は、半導体基板１３の主面１３ａと一致している。
【００６６】
これにより、第１及び第２の下部不純物拡散領域８８，９８は、第１のビット線用不純物拡散領域９１の一部と見做すことができる。また、第１の下部不純物拡散領域８８、第１のビット線用不純物拡散領域９１、及び第２の下部不純物拡散領域９８が配置された部分には、第１のトランジスタ３１，３２のチャネル領域は形成されない。
【００６７】
上記第１の容量用不純物拡散領域８７、第１の下部不純物拡散領域８８、及び第１のビット線用不純物拡散領域９１は、第１の活性領域１９の導電型とは反対の導電型の不純物を含んだ領域である。
具体的には、第１の容量用不純物拡散領域８７、第１の下部不純物拡散領域８８、及び第１のビット線用不純物拡散領域９１は、例えば、ｎ型不純物を含んだ単結晶シリコンで構成することができる。
【００６８】
第１のトランジスタ３２は、第１のビット線用不純物拡散領域９１を共有し、第１のトランジスタ３１に対して線対称とされたトランジスタである。
第１のトランジスタ３２は、第２の溝２４の内面を覆う第１のゲート絶縁膜８３と、第１の埋め込みゲート電極９４と、第２の容量用不純物拡散領域９６と、第２の下部不純物拡散領域９８と、第１のビット線用不純物拡散領域９１と、を有する。
【００６９】
第１の埋め込みゲート電極９４は、第１のゲート絶縁膜８３を介して、第２の溝２４の下部を埋め込むように配置されている。第１の埋め込みゲート電極９４は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第１のトラジスタ３２に対して共通のゲート電極として機能する。
第１の埋め込みゲート電極９４の材料としては、第１の埋め込みゲート電極８５の材料と同じものを用いることができる。
【００７０】
第２の容量用不純物拡散領域９６は、第２の溝２４と隣接する第２の素子分離領域１７Ｂと第２の溝２４との間に位置する第１の活性領域１９の上部に配置されている。第２の容量用不純物拡散領域９６の上面は、半導体基板１３の主面１３ａと一致している。
半導体基板１３の主面１３ａを基準としたときのＺ方向における第２の容量用不純物拡散領域９６の深さは、例えば、５０ｎｍとすることができる。
第２の下部不純物拡散領域９８は、第２の溝２４の底２４Ａに配置されている。第２の溝２４の底２４Ａを基準としたときのＺ方向における第２の下部不純物拡散領域９８の深さは、例えば、５〜１０ｎｍとすることができる。
【００７１】
上記第２の容量用不純物拡散領域９６、及び第２の下部不純物拡散領域９８は、第１の活性領域１９の導電型とは反対の導電型の不純物を含んだ領域である。
具体的には、第２の容量用不純物拡散領域９６、及び第２の下部不純物拡散領域９８は、例えば、ｎ型不純物を含んだ単結晶シリコンで構成することができる。
【００７２】
上記説明したように、第１の埋め込みゲート電極８５（第１の溝２３）と隣接する埋め込みダミー電極２９−１と第１の埋め込みゲート電極８５との間に位置する第１の活性領域１９の上部に配置された第１の容量用不純物拡散領域８７と、第１の埋め込みゲート電極９４（第２の溝２４）と隣接する埋め込みダミー電極２９−２と第１の埋め込みゲート電極８５との間に位置する第１の活性領域１９の上部に配置された第２の容量用不純物拡散領域９６と、第１の溝２３の底２３Ａに配置された第１の下部不純物拡散領域８８と、第２の溝２４の底２４Ａに配置された第２の下部不純物拡散領域９８と、第１の溝２３と第２の溝２４との間に位置する第１の活性領域１９に配置され、第１及び第２の下部不純物拡散領域８８，９８と接触する深さとされた第１のビット線用不純物拡散領域９１と、を有することで、第２の素子分離領域１７Ａ上に配置された埋め込みダミー電極２９−１と第１の埋め込みゲート電極８５との間にのみ第１のトランジスタ３１のチャネル領域３１Ａ（１つのチャネル領域）を形成が形成されると共に、第２の素子分離領域１７Ｂ上に配置された埋め込みダミー電極２９−２と第１の埋め込みゲート電極９４との間にのみ第１のトランジスタ３２のチャネル領域３２Ａ（１つのチャネル領域）が形成される。
【００７３】
これにより、第１の活性領域１９内において、２つのトランジスタ（具体的には、第１のトランジスタ３１，３２）のチャネル領域３１Ａ，３２Ａを離間させて配置することが可能となるので、第１及び第２の容量用不純物拡散領域８７，９６に移動する浮遊電子の数を少なくすることができる。
【００７４】
また、第１及び第２の下部不純物拡散領域８８，９８により、第１及び第２の下部不純物拡散領域８８，９８の下方を介して、第１及び第２の容量用不純物拡散領域８７，９６に到達する浮遊電子をトラップすることが可能となるので、第１の活性領域１９内で発生するディスターブ不良を抑制できる。
【００７５】
上記構成とされた第１のトランジスタ３１及び埋め込みダミー電極２９−１を有することにより、埋め込みダミー電極２９−１（第１の埋め込みゲート電極８５に隣接して配置された埋め込みダミー電極）に対して、第１の埋め込みゲート電極８５に印加する電圧と同じ大きさの正電圧を印加させることで、埋め込みダミー電極２９−１及び第１の埋め込みゲート電極８５を、第１のトランジスタ３１のダブルゲートとして機能させることができる。
【００７６】
また、上記構成とされた第２のトランジスタ３２及び埋め込みダミー電極２９−２を有することにより、埋め込みダミー電極２９−２（第１の埋め込みゲート電極９４に隣接して配置された埋め込みダミー電極）に対して、第１の埋め込みゲート電極９４に印加する電圧と同じ大きさの正電圧を印加させることで、埋め込みダミー電極２９−２及び第１の埋め込みゲート電極９４を、第１のトランジスタ３２のダブルゲートとして機能させることができる。
【００７７】
第２のトランジスタ３３，３４は、第２の活性領域２１（ｎ型半導体領域１８−２の一部）内において、Ｘ１方向に対して隣接して配置されている。第２のトランジスタ３３，３４は、選択用トランジスタ（セルトランジスタ）であり、ｐチャネルＭＯＳトランジスタで構成されている。
【００７８】
第２のトランジスタ３３は、第２のゲート絶縁膜１０１と、第２の埋め込みゲート電極１０３と、第３の容量用不純物拡散領域１０４と、第３の下部不純物拡散領域１０６と、第２のビット線用不純物拡散領域１０８と、を有する。
第２のゲート絶縁膜１０１は、第３の溝２５の内面を覆うように配置されている。第２のゲート絶縁膜１０１としては、例えば、第１のゲート絶縁膜８３と同じ膜種で、かつ同じ厚さとされた絶縁膜を用いることができる。
【００７９】
第２の埋め込みゲート電極１０３は、第２のゲート絶縁膜１０１を介して、第３の溝２５の下部を埋め込むように配置されている。第２の埋め込みゲート電極１０３は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第２のトラジスタ３３に対して共通のゲート電極として機能する。
第２の埋め込みゲート電極１０３の材料としては、例えば、第１の埋め込みゲート電極８５，９４と同じ材料を用いることができる。
【００８０】
第３の容量用不純物拡散領域１０４は、第３の溝２５と隣接する第２の素子分離領域１７Ｂと第３の溝２５との間に位置する第２の活性領域２１の上部に配置されている。第３の容量用不純物拡散領域１０４の上面は、半導体基板１３の主面１３ａと一致している。
半導体基板１３の主面１３ａを基準としたときのＺ方向における第３の容量用不純物拡散領域１０４の深さは、例えば、５０ｎｍとすることができる。
【００８１】
第３の下部不純物拡散領域１０６は、第３の溝２５の底２５Ａに配置されている。第３の溝２５の底２５Ａを基準としたときのＺ方向における第３の下部不純物拡散領域１０６の深さは、例えば、５〜１０ｎｍとすることができる。
第２のビット線用不純物拡散領域１０８は、第３の溝２５と第４の溝２６との間に位置する第２の活性領域２１全体に配置されている。第２のビット線用不純物拡散領域１０８は、第３及び第４の下部不純物拡散領域１０６，１１５と接触する深さとされている。
第２のビット線用不純物拡散領域１０８の上面は、半導体基板１３の主面１３ａと一致している。
【００８２】
これにより、第３及び第４の下部不純物拡散領域１０６，１１５は、第２のビット線用不純物拡散領域１０８の一部と見做すことができる。
また、第３の下部不純物拡散領域１０６、第２のビット線用不純物拡散領域１０８、及び第４の下部不純物拡散領域１１５には、第２のトランジスタ３３，３４のチャネル領域は形成されない。
【００８３】
上記第３の容量用不純物拡散領域１０４、第３の下部不純物拡散領域１０６、及び第２のビット線用不純物拡散領域１０８は、第２の活性領域２１の導電型とは反対の導電型の不純物を含んだ領域である。
具体的には、第３の容量用不純物拡散領域１０４、第３の下部不純物拡散領域１０６、及び第２のビット線用不純物拡散領域１０８は、例えば、ｐ型不純物を含んだ単結晶シリコンで構成することができる。
【００８４】
第２のトランジスタ３４は、第２のビット線用不純物拡散領域１０８を共有し、第２のトランジスタ３３に対して線対称とされたトランジスタである。
第２のトランジスタ３４は、第４の溝２６の内面を覆う第２のゲート絶縁膜１０１と、第２の埋め込みゲート電極１１１と、第４の容量用不純物拡散領域１１３と、第４の下部不純物拡散領域１１５と、第２のビット線用不純物拡散領域１０８と、を有する。
【００８５】
第２の埋め込みゲート電極１１１は、第２のゲート絶縁膜１０１を介して、第４の溝２６の下部を埋め込むように配置されている。第２の埋め込みゲート電極１１１は、Ｙ方向に延在しており、Ｙ方向に配置された複数の第２のトラジスタ３４に対して共通のゲート電極として機能する。
第２の埋め込みゲート電極１１１の材料としては、例えば、第１の埋め込みゲート電極８５，９４の材料と同じものを用いることができる。
【００８６】
第４の容量用不純物拡散領域１１３は、第４の溝２６と隣接する第２の素子分離領域１７Ｃと第４の溝２６との間に位置する第２の活性領域２１の上部に配置されている。
半導体基板１３の主面１３ａを基準としたときのＺ方向における第４の容量用不純物拡散領域１１３の深さは、例えば、５０ｎｍとすることができる。第４の容量用不純物拡散領域１１３の上面は、半導体基板１３の主面１３ａと一致している。
第４の下部不純物拡散領域１１５は、第４の溝２６の底２６Ａに配置されている。第４の溝２６の底２６Ａを基準としたときの第４の下部不純物拡散領域１１５の深さは、例えば、５〜１０ｎｍとすることができる。
【００８７】
上記第４の容量用不純物拡散領域１１３、及び第４の下部不純物拡散領域１１５は、第２の活性領域２１の導電型とは反対の導電型の不純物を含んだ領域である。
具体的には、第４の容量用不純物拡散領域１１３、及び第４の下部不純物拡散領域１１５は、ｐ型不純物を含んだ単結晶シリコンで構成されている。
【００８８】
上記説明したように、第３の溝２５と隣接する第２の素子分離領域１７Ｂと第３の溝２５との間に位置する第２の活性領域２１の上部に配置された第３の容量用不純物拡散領域１０４と、第４の溝２６と隣接する第２の素子分離領域１７Ｃと第４の溝２６との間に位置する第２の活性領域２１の上部に配置された第４の容量用不純物拡散領域１１３と、第３の溝２５の底２５Ａに配置された第３の下部不純物拡散領域１０６と、第４の溝２６の底２６Ａに配置された第４の下部不純物拡散領域１１５と、第３の溝２５と第４の溝２６との間に位置する第２の活性領域１９に配置され、第３及び第４の下部不純物拡散領域１０６，１１５と接触する深さとされた第２のビット線用不純物拡散領域１０８と、を有することで、埋め込みダミー電極２９−２と第２の埋め込みゲート電極１０３との間にのみ第２のトランジスタ３３のチャネル領域３３Ａを形成することが可能になると共に、埋め込みダミー電極２９−３と第２の埋め込みゲート電極１１１との間にのみ第２のトランジスタ３４のチャネル領域３４Ａを形成することが可能となる。
【００８９】
これにより、第２の活性領域２１内において、２つのトランジスタ（具体的には、第２のトランジスタ３３，３４）のチャネル領域３３Ａ，３４Ａを離間させて配置することが可能となるので、第３及び第４の容量用不純物拡散領域１０４，１１３に移動する浮遊電子の数を少なくすることができる。
【００９０】
また、第３及び第４の下部不純物拡散領域１０６，１１５により、第３及び第４の下部不純物拡散領域１０６，１１５の下方を介して、第３及び第４の容量用不純物拡散領域１０４，１１３に到達する浮遊電子をトラップすることが可能となるので、第２の活性領域２１内で発生するディスターブ不良を抑制できる。
【００９１】
また、第１の活性領域１９をｐ型半導体で構成すると共に、第１の活性領域１９内に配置される第１のトランジスタ３１，３２をｎチャネルＭＯＳトランジスタで構成し、第１の活性領域１９が接触する第２の素子分離領域１７Ｂを介して、該第１の活性領域１９と接触する第２の活性領域２１をｎ型半導体で構成すると共に、第２の活性領域２１内に配置される第２のトランジスタ３３，３４をｐチャネルＭＯＳトランジスタで構成することにより、第２のトランジスタ３３を構成するゲート電極がオン／オフ動作を繰り返すことで発生する電位分布の変動が第２の素子分離領域１７Ｂを通過して、該第２の素子分離領域１７Ｂと第１のトランジスタ３２の第１の埋め込みゲート電極９４との間に形成されるチャネル領域３２Ａに影響を及ぼすことを抑制可能となる。
これにより、第１のトランジスタ３２の閾値電圧（Ｖｔｈ）の変動をもたらすディスターブ不良を抑制できる。
【００９２】
上記構成とされた第２のトランジスタ３３及び埋め込みダミー電極２９−２を有することにより、埋め込みダミー電極２９−２（第２の埋め込みゲート電極１０３に隣接して配置された埋め込みダミー電極）に対して、第２の埋め込みゲート電極１０３に印加する電圧と同じ大きさの正電圧を印加させることで、埋め込みダミー電極２９−２及び第２の埋め込みゲート電極１０３を、第２のトランジスタ３３のダブルゲートとして機能させることができる。
【００９３】
また、上記構成とされた第２のトランジスタ３４及び埋め込みダミー電極２９−３を有することにより、埋め込みダミー電極２９−３（第２の埋め込みゲート電極１１１に隣接して配置された埋め込みダミー電極）に対して、第２の埋め込みゲート電極１１１に印加する電圧と同じ大きさの正電圧を印加させることで、埋め込みダミー電極２９−３及び第２の埋め込みゲート電極１１１を、第２のトランジスタ３４のダブルゲートとして機能させることができる。
【００９４】
第１のトランジスタ群３５−１は、複数の第１の活性領域１９内に配置された複数の第１のトランジスタ３１，３２により構成されている。
第２のトランジスタ群３５−２は、複数の第２の活性領域２１内に配置された複数の第２のトランジスタ３３，３４により構成されている。
【００９５】
図示していないビットコン形成用層間絶縁膜（後述する図１０Ｂ参照）は、第１の素子分離領域１４上に配置されており、第１及び第２のビットコン開口部４１，４２の一部を区画している。該ビットコン形成用層間絶縁膜としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００９６】
埋め込み絶縁膜３８は、第１及び第２の溝２３，２４の上部を含む第１のゲート絶縁膜８３及び第１の埋め込みゲート電極８５，９４の上面で区画された空間と、第３及び第４の溝２５，２６の上部を含む第２のゲート絶縁膜１０１及び第２の埋め込みゲート電極１０３，１１１の上面で区画された空間と、ダミー電極形成用溝２７−１〜２７−３の上部を含むゲート絶縁膜２８及び埋め込みダミー電極２９−１〜２９−３で区画された空間と、を埋め込むように配置されている。
【００９７】
埋め込み絶縁膜３８は、第１の埋め込みゲート電極８５，９４の上面、及び第２の埋め込みゲート電極１０３，１１１の上面を覆っている。
埋め込み絶縁膜３８の上面は、ビットコン形成用層間絶縁膜（図示せず）の上面に対して面一とされている。埋め込み絶縁膜３８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００９８】
第１のビットコン開口部４１は、第１のビット線用不純物拡散領域９１の上面を露出するように、第１のビット線用不純物拡散領域９１上に配置されている。第１のビットコン開口部４１は、第１のゲート絶縁膜８３及びビットコン形成用層間絶縁膜（図示せず）で区画されている。
【００９９】
第２のビットコン開口部４２は、第２のビット線用不純物拡散領域１０８の上面を露出するように、第２のビット線用不純物拡散領域１０８上に配置されている。第２のビットコン開口部４２は、第２のゲート絶縁膜１０１及びビットコン形成用層間絶縁膜（図示せず）で区画されている。
【０１００】
第１のビット線コンタクトプラグ４４は、第１のビットコン開口部４１を埋め込むように配置されている。これにより、第１のビット線コンタクトプラグ４４の下端は、第１のビット線用不純物拡散領域９１の上面と接触している。
第２のビット線コンタクトプラグ４５は、第２のビットコン開口部４２を埋め込むように配置されている。これにより、第２のビット線コンタクトプラグ４５の下端は、第２のビット線用不純物拡散領域１０８の上面と接触している。
【０１０１】
第１及び第２のビット線コンタクトプラグ４４，４５は、例えば、金属膜で構成することができる。該金属膜としては、例えば、チタンシリサイド（例えば、ＴｉＳｉ２）膜、窒化チタン膜（ＴｉＮ膜）、タングステン膜（Ｗ膜）等を用いることができる。
【０１０２】
第１のビット線４８は、第１のビット線用不純物拡散領９１の上方に配置されると共に、第１及び第２の埋め込みゲート電極８５，９４，１０３，１１１と交差する方向に延在している。第１のビット線４８は、第１のビット線コンタクトプラグ４４の上端と接続されている。これにより、第１のビット線４８は、第１のビット線コンタクトプラグ４４を介して、第１のビット線用不純物拡散領域９１と電気的に接続されている。
【０１０３】
第２のビット線４９は、第２のビット線用不純物拡散領１０８の上方に配置されると共に、第１及び第２の埋め込みゲート電極８５，９４，１０３，１１１と交差する方向に延在している。第２のビット線４９は、Ｙ方向に対して、第１のビット線４８と交互に配列されている。
第２のビット線４９は、第２のビット線コンタクトプラグ４５の上端と接続されている。これにより、第２のビット線４９は、第２のビット線コンタクトプラグ４５を介して、第２のビット線用不純物拡散領域１０８と電気的に接続されている。
第１及び第２のビット線４８，４９を構成する膜としては、例えば、窒化チタン膜、及びタングステン膜を順次積層した積層膜や、窒化チタン膜等を用いることができる。
【０１０４】
なお、第１の実施形態の半導体装置１０では、第１及び第２のビット線コンタクトプラグ４４，４５を構成する導電膜、並びに第１及び第２のビット線４８，４９を構成する導電膜として、不純物を含有したポリシリコン膜を用いることはできない。
先に説明したように、第１及び第２の活性領域１９，２１の導電型が異なる。このため、第１及び第２の活性領域１９，２１に配置される第１のビット線用不純物拡散領域９１の導電型（ｎ型）と第２のビット線用不純物拡散領域１０８の導電型（ｐ型）とが異なる構成とされている。
【０１０５】
これにより、第１及び第２のビット線コンタクトプラグ４４，４５を構成する導電膜、並びに第１及び第２のビット線４８，４９を構成する導電膜として、不純物を含有したポリシリコン膜を用いると、いずれかの領域において導電型が異なる接続が発生して、コンタクト抵抗が増大してしまう。
したがって、本実施の形態の半導体装置１０では、第１及び第２のビット線コンタクトプラグ４４，４５もしくは第１及び第２のビット線コンタクトプラグ４４，４５に接続される第１及び第２のビット線４８，４９を共有可能な金属で構成する必要がある。
【０１０６】
キャップ絶縁膜５１は、第１及び第２のビット線４８，４９の上面を覆うように設けられている。キャップ絶縁膜５１は、第１及び第２のビット線４８，４９の上面を保護すると共に、異方性エッチング（具体的には、ドライエッチング）により第１及び第２のビット線４８，４９の母材となる絶縁膜をパターニングする際のエッチングマスクとして機能する。
キャップ絶縁膜５１としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１０７】
サイドウォール膜５３は、第１及び第２のビット線４８，４９の側面、及びキャップ絶縁膜５１の側面を覆うように設けられている。サイドウォール膜５３としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１０８】
容コン形成用層間絶縁膜５４は、サイドウォール膜５３を介して、第１及び第２のビット線４８，４９間の空間を埋め込むように、ビットコン形成用層間絶縁膜（図示せず）上及び埋め込み絶縁膜３８上に設けられている。容コン形成用層間絶縁膜５４の上面は、キャップ絶縁膜５１の上面に対して面一とされている。
【０１０９】
容コン形成用層間絶縁膜５４としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成されたシリコン酸化膜（ＳｉＯ２膜）、或いは、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））等を用いることができる。
【０１１０】
容量コンタクト孔５６は、第１の容量用不純物拡散領域８７の上面を露出するように、容コン形成用層間絶縁膜５４に設けられている。容量コンタクト孔５７は、第２の容量用不純物拡散領域９６の上面を露出するように、容コン形成用層間絶縁膜５４に設けられている。
容量コンタクト孔５８は、第３の容量用不純物拡散領域１０４の上面を露出するように、容コン形成用層間絶縁膜５４に設けられている。容量コンタクト孔５９は、第３の容量用不純物拡散領域１１３の上面を露出するように、容コン形成用層間絶縁膜５４に設けられている。
【０１１１】
第１の容量コンタクトプラグ６１は、容量コンタクト孔５６を埋め込むように配置されている。これにより、第１の容量コンタクトプラグ６１の下端は、第１の容量用不純物拡散領域８７と電気的に接続されている。第１の容量コンタクトプラグ６１の上面は、容コン形成用層間絶縁膜５４の上面に対して面一とされている。
【０１１２】
第２の容量コンタクトプラグ６２は、容量コンタクト孔５７を埋め込むように配置されている。これにより、第２の容量コンタクトプラグ６２の下端は、第２の容量用不純物拡散領域９６と電気的に接続されている。第２の容量コンタクトプラグ６２の上面は、容コン形成用層間絶縁膜５４の上面に対して面一とされている。
【０１１３】
第３の容量コンタクトプラグ６３は、容量コンタクト孔５８を埋め込むように配置されている。これにより、第３の容量コンタクトプラグ６３の下端は、第３の容量用不純物拡散領域１０４と電気的に接続されている。第３の容量コンタクトプラグ６３の上面は、容コン形成用層間絶縁膜５４の上面に対して面一とされている。
【０１１４】
第４の容量コンタクトプラグ６４は、容量コンタクト孔５９を埋め込むように配置されている。これにより、第４の容量コンタクトプラグ６４の下端は、第４の容量用不純物拡散領域１１３と電気的に接続されている。第４の容量コンタクトプラグ６４の上面は、容コン形成用層間絶縁膜５４の上面に対して面一とされている。
上記第１ないし第４の容量コンタクトプラグ６１〜６４を構成する膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次積層した積層膜を用いることができる。
【０１１５】
図２を参照するに、ストッパー膜６６は、キャップ絶縁膜５１の上面、及び容コン形成用層間絶縁膜５４の上面に設けられている。ストッパー膜６６は、下層に配置された素子（例えば、第１のトランジスタ３１，３２、及び第２のトランジスタ３３，３４）を保護する機能を有する。
ストッパー膜６６としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１１６】
サポート膜６９は、後述する複数の下部電極１２１の上端間に配置されており、複数の下部電極１２１を連結している。サポート膜６９を構成する絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１１７】
第１のキャパシタ７１は、第１の容量コンタクトプラグ６１上に配置されている。第１のキャパシタ７１は、下部電極１２１と、容量絶縁膜１２２と、上部電極１２３と、を有する。
下部電極１２１は、王冠形状（クラウン形状）とされており、第１の容量コンタクトプラグ６１上に配置されている。これにより、下部電極１２１は、第１の容量コンタクトプラグ６１を介して、第１の容量用不純物拡散領域８７と電気的に接続されている。下部電極１２１の下端の周囲は、ストッパー膜６６で囲まれている。
下部電極１２１を構成する導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０１１８】
容量絶縁膜１２２は、ストッパー膜６６及びサポート膜６９から露出された下部電極１２１の表面、ストッパー膜６６の上面、及びサポート膜６９の上下面を覆うように配置されている。容量絶縁膜１２２は、下部電極１２１の内部を埋め込まない厚さとされている。
容量絶縁膜１２２としては、例えば、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ３膜）の単層、或いは、これらの膜のうち、少なくとも２種の膜を積層させた積層膜等を用いることができる。
【０１１９】
上部電極１２３は、容量絶縁膜１２２で囲まれた空間、及び下部電極１２１を埋め込むように設けられている。上部電極１２３の上面は、容量絶縁膜１２２よりも上方に配置されており、平坦な面とされている。
上部電極１２３としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０１２０】
第２のキャパシタ７２は、下部電極１２１が第２の容量コンタクトプラグ６２上に配置されていること以外は、第１のキャパシタ７１と同様な構成とされている。第２のキャパシタ７２は、第２の容量コンタクトプラグ６２と接続されている。第２のキャパシタ７２は、第２の容量コンタクトプラグ６２を介して、第２の容量不純物拡散領域９６と電気的に接続されている。
【０１２１】
第３のキャパシタ７３は、下部電極１２１が第３の容量コンタクトプラグ６３上に配置されていること以外は、第１のキャパシタ７１と同様な構成とされている。第３のキャパシタ７３は、第３の容量コンタクトプラグ６３と接続されている。第３のキャパシタ７３は、第３の容量コンタクトプラグ６３を介して、第３の容量不純物拡散領域１０４と電気的に接続されている。
【０１２２】
第４のキャパシタ７４は、下部電極１２１が第４の容量コンタクトプラグ１１３上に配置されていること以外は、第１のキャパシタ７１と同様な構成とされている。第４のキャパシタ７４は、第４の容量コンタクトプラグ６４と接続されている。第４のキャパシタ７４は、第４の容量コンタクトプラグ６４を介して、第４の容量不純物拡散領域１１３と電気的に接続されている。
【０１２３】
第１のメモリセルＭＣ１は、第１の活性領域１９内に配置された第１のトランジスタ３１と、第１のトランジスタ３１と電気的に接続され、かつ第１の活性領域１９の上方に配置された第１のキャパシタ７１と、を有した構成とされている。
第１のメモリセルＭＣ２は、第１の活性領域１９内に配置された第１のトランジスタ３２と、第１のトランジスタ３２と電気的に接続され、かつ第１の活性領域１９の上方に配置された第２のキャパシタ７２と、を有した構成とされている。
【０１２４】
第２のメモリセルＭＣ３は、第２の活性領域２１内に配置された第２のトランジスタ３３と、第２のトランジスタ３３と電気的に接続され、かつ第２の活性領域２１の上方に配置された第３のキャパシタ７３と、を有した構成とされている。
第２のメモリセルＭＣ４は、第２の活性領域２１内に配置された第２のトランジスタ３４と、第２のトランジスタ３４と電気的に接続され、かつ第２の活性領域２１の上方に配置された第４のキャパシタ７４と、を有した構成とされている。
【０１２５】
層間絶縁膜７６は、上部電極１２３の上面を覆うように配置されている。層間絶縁膜７６としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
保護膜７８は、層間絶縁膜７６上に設けられている。保護膜７８は、パッシベーション膜であり、例えば、シリコン窒化膜（ＳｉＮ膜）やポリイミド樹脂等を用いて構成することができる。
【０１２６】
なお、図示してはいないが、層間絶縁膜７６を複数の絶縁層で構成し、該複数の絶縁層に上部電極１２３と電気的に接続されたビアや配線等を形成してもよい。
この場合、保護膜７８は、上記複数の絶縁層のうち、最上層に配置された絶縁層の上面に設けられた配線を保護する機能を有する。
【０１２７】
図１を参照するに、給電領域７９は、ｐ型半導体領域１８−１のうち、第１の活性領域１９が配置された領域の外側に位置する周辺回路部の素子分離領域までＹ方向に延伸された部分と、ｎ型半導体領域１８−２のうち、第２の活性領域２１が配置された領域の外側に位置する周辺回路部の素子分離領域までＹ方向に延伸された部分と、で構成されている。
【０１２８】
なお、Ｙ方向の一方の端部にｐ型半導体領域１８−１の給電領域及びｎ型半導体領域１８−２の給電領域をまとめて配置させてもよいが、Ｙ方向の一方の端部に複数のｐ型半導体領域１８−１の給電領域をまとめて配置すると共に、他方の端部にｎ型半導体領域１８−２の給電領域をまとめて配置させて、櫛形状のパターンを組み合わせたレイアウトで２つの給電領域を配置させることで、一方の端部に配置される給電コンタクトの数を減少させてもよい。
【０１２９】
なお、図１では、一例として、第１及び第２の活性領域１９，２１をＸ１方向に延在させて配置し、第１及び第２の埋め込みゲート電極８５，９４をＹ方向に延在するように配置させ、第１及び第２のビット線４８，４９をＸ方向に延在させて配置した場合を例に挙げて説明したが、第１及び第２の活性領域１９，２１、第１及び第２の埋め込みゲート電極８５，９４，１０３，１１１、及び第１及び第２のビット線４８，４９のレイアウトは、これに限定されない。
【０１３０】
例えば、第１及び第２の活性領域１９，２１をＸ方向に延在させ、第１及び第２のビット線４８，４９を折れ線状に配置してもよいし、或いは、第１の活性領域１９と第２の活性領域２１とが各々線対称となるように配置してもよい。
【０１３１】
次に、図３を参照して、本実施の形態の半導体装置１０の効果について説明する。
ここでは、第１の活性領域１９内に配置された第１のトランジスタ３２に着目して、以下の説明を行う。
【０１３２】
第１のトランジスタ３２では、第１の埋め込みゲート電極９４と埋め込みダミー電極２９−２との間に位置する第１の活性領域１９がチャネル領域３２Ａとなる。
チャネル領域３２Ａをオン状態にするために、ダブルゲートを構成する第１の埋め込みゲート電極９４及び埋め込みダミー電極２９−２に同じ大きさとされた正電圧Ｖｐｐを印加する。
第１の活性領域１９は、先に説明したように、ｐ型半導体で構成されている。このため、正電圧が印加されると、ｎ型の反転層が形成されて、チャネル領域３２Ａがオン状態となる。
【０１３３】
これにより、第２のキャパシタ７２に対する書き込み、及び読み出しの動作が可能となる。このとき、埋め込みダミー電極２９−２に隣接する第２のトランジスタ３３では、第２の活性領域２１がｎ型半導体で構成されているため、埋め込みダミー電極２９−２に正電圧Ｖｐｐを印加すると、より深いｎ型の蓄積層が形成され、より強いオフ状態となる。
したがって、第２のトランジスタ３３に蓄積されている電荷は漏洩することがない。すなわち、ディスターブ不良を誘発しない。
【０１３４】
また、第１のトランジスタ３２は、第１の埋め込みゲート電極９４及び埋め込みダミー電極２９−２で制御されるダブルゲート構造のトランジスタとして機能させることが可能となる。
【０１３５】
これにより、ディスターブ不良の発生を回避した上で、チャネル領域３２Ａを完全空乏化させることが可能となるので、Ｓ値（サブスレッショルド係数）の向上、及びオフ特性の向上等のセルトランジスタ特性を向上させることができる。
【０１３６】
図４Ａ〜図４Ｃは、本実施の形態の半導体装置のメモリセル部の主要部の動作を説明するための断面図である。図４Ａでは、本実施の形態の半導体装置１０のメモリセル部１１の一部のみ図示する。図４Ａ〜図４Ｃにおいて、図３に示す構造体と同一構成部分には、同一符号を付す。なお、図４Ａ〜図４Ｃでは、メモリセル部の動作の説明に必要な符号のみ図示する。
【０１３７】
次に、図４Ａ〜図４Ｃを参照して、本実施の形態の半導体装置１０のメモリセル部１１の主要部の動作について説明する。
図４Ａに示すように、第１及び第２のトランジスタ３２，３３の両方をオフ状態とする場合には、第１の埋め込みゲート電極９４に負電圧Ｖｋｋ、第２の埋め込みゲート電極１０３に正電圧Ｖｐｐ、埋め込みダミー電極２９−２に中間電位Ｖｈａｌｆをそれぞれ印加する。
【０１３８】
また、図４Ｂに示すように、第１のトランジスタ３２をオン状態にする場合には、第１の埋め込みゲート電極９４に正電圧Ｖｐｐ、埋め込みダミー電極２９−２に正電圧Ｖｐｐを印加する。
この場合、第２のトランジスタ３３のチャネル領域３３Ａがｎ型半導体で構成されているため、埋め込みダミー電極２９−２に正電圧Ｖｐｐを印加することで、チャネル領域３３Ａは、より深いｎ型の蓄積層が形成され、より強いオフ状態となる。
【０１３９】
また、図４Ｃに示すように、第２のトランジスタ３３をオン状態にする場合には、第２の埋め込みゲート電極１０３に負電圧Ｖｋｋ、埋め込みダミー電極２９−２に負電圧Ｖｋｋを印加する。
この場合、第１のトランジスタ３２のチャネル領域３２Ａがｐ型半導体で構成されているため、埋め込みダミー電極２９−２に負電圧Ｖｋｋを印加することで、チャネル領域３２Ａは、より深いｐ型の蓄積層が形成され、より強いオフ状態となる。
【０１４０】
本実施の形態の半導体装置によれば、第１の活性領域１９をｐ型半導体で構成すると共に、第１の活性領域１９内に配置される第１のトランジスタ３１，３２をｎチャネルＭＯＳトランジスタで構成し、第１の活性領域１９が接触する第２の素子分離領域１７Ｂを介して、第１の活性領域１９と接触する第２の活性領域２１をｎ型半導体で構成すると共に、第２の活性領域２１内に配置される第２のトランジスタ３３，３４をｐチャネルＭＯＳトランジスタで構成することにより、第２のトランジスタ３３を構成する第２の埋め込みゲート電極１０３がオン／オフ動作を繰り返すことで発生する電位分布の変動が第２の素子分離領域１７Ｂと第１のトランジスタ３２の第１の埋め込みゲート電極８５との間に形成されるチャネル領域３２Ａに影響を及ぼすことを抑制可能となる。これにより、第１のトランジスタ３２の閾値電圧（Ｖｔｈ）の変動をもたらすディスターブ不良を抑制できる。
【０１４１】
なお、本実施形態の半導体装置１０では、一例として、第１ないし第４の溝２３〜２６の底２３Ａ〜２６Ａに下部不純物拡散領域（具体的には、第１ないし第４の下部不純物拡散領域８８，０８，１０６，１１５のうち、いずれか１つの不純物拡散層）を有した構成を例に挙げて説明したが、本発明は、この構成に限定されない。
【０１４２】
例えば、第１ないし第４の下部不純物拡散領域８８，０８，１０６，１１５を半導体装置１０の構成要素から除き、替わりに、第１ないし第４の底２３Ａ〜２６Ａにサドルフィン構造を設けてもよい。
このような、サドルフィン構造（図示せず）を有する埋め込みゲート型のトランジスタ（図示せず）を第１及び第２のトランジスタ３１〜３４として用いてもよい。このような構造とされた半導体装置（図示せず）は、第１の実施の形態の半導体装置１０と同様の効果を得ることができる。
【０１４３】
また、本実施の形態では、半導体装置１０の一例として、１つの第１の活性領域１９に対して２つの第１のトランジスタ３１，３２を内設すると共に、１つの第２の活性領域２１に対して２つの第２のトランジスタ３３，３４を内設させた場合を例に挙げて説明したが、本発明は、１つの第１の活性領域１９に対して１つの第１のセルトランジスタ（ｎチャネルＭＯＳトランジスタ）を内設し、かつ１つの第２の活性領域２１に、１つの第２のセルトランジスタ（ｐチャネルＭＯＳトランジスタ）を内設させた半導体装置（図示せず）にも適用可能である。このような構成とされた半導体装置（図示せず）は、本実施の形態の半導体装置１０と同様な効果を得ることができる。
【０１４４】
図５〜図１２は、本発明の実施の形態に係る半導体装置のメモリセル部の製造工程を示す図である。図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、及び図１０Ａは、製造途中の半導体装置の平面図である。
図５Ｂは、図５Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。図６Ｂは、図６Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。図６Ｃは、第１のフォトレジストマスクの形状を模式的に示す平面図である。
【０１４５】
図７Ｂは、図７Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。図８Ｂは、図８Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。図９Ｂは、図９Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。図１０Ｂは、図１０Ａに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。図１１及び図１２は、製造途中の半導体装置の断面図であり、その切断面は、図５Ａ〜図１０Ａに示すＤ−Ｄ線断面に対応している。
図５〜図１２において、図１〜図３に示す構造体と同一構成部分には、同一符号を付す。
【０１４６】
次に、図５〜図１２を参照して、本実施の形態の半導体装置１０のメモリセル部１１（図１２参照）の製造方法について説明する。
始めに、図５Ａ及び図５Ｂに示す工程では、半導体基板１３としてｐ型の単結晶シリコン基板を準備し、その後、周知の手法（例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法）により、半導体基板１３の主面１３ａ側に、Ｘ１方向に延在する第１の素子分離領域１４を形成する。
【０１４７】
第１の素子分離領域１４は、Ｙ方向に対して、所定の間隔で複数形成する。このとき、複数の第１の素子分離領域１４は、その上面が半導体基板１３の主面１３ａに対して面一となるように形成する。半導体基板１３の主面１３ａを基準としたときの第１の素子分離領域１４の深さは、例えば、２５０ｎｍとすることができる。
【０１４８】
次いで、第１の素子分離領域１４の形成方法と同様な手法を用いて、半導体基板１３の主面１３ａ側に、Ｙ方向に延在する第２の素子分離領域１７Ａ〜１７Ｃを形成する。
第２の素子分離領域１７Ａ〜１７Ｃは、Ｘ１方向に対して、所定の間隔で複数形成する。このとき、複数の第２の素子分離領域１７Ａ〜１７Ｃは、その上面が半導体基板１３の主面１３ａに対して面一となるように形成する。半導体基板１３の主面１３ａを基準としたときの第２の素子分離領域１７Ａ〜１７Ｃの深さは、例えば、２５０ｎｍとすることができる。
【０１４９】
これにより、隣接する２つの第１の素子分離領域１４と第２の素子分離領域１７Ａ，１７Ｂとで区画され、かつｐ型半導体よりなる複数の第１の活性領域１９−１と、隣接する２つの第１の素子分離領域１４と第２の素子分離領域１７Ｂ，１７Ｃとで区画され、かつｐ型半導体よりなる複数の第２の活性領域２１−１と、が形成される。
【０１５０】
また、この段階において、Ｙ方向に複数配置された第１の活性領域１９−１よりなる第１の活性領域群２０−１と、Ｙ方向に複数配置された第２の活性領域２１−１よりなる第２の活性領域群２２−１と、が形成される。
第１の活性領域１９−１のｐ型不純物濃度は、半導体基板１３のｐ型不純物濃度は等しい。
【０１５１】
次いで、図６Ａ、図６Ｂ、及び図６Ｃに示す工程では、フォトリソグラフィー技術により、図５Ａに示す第１の活性領域群２０−１を露出し、かつ第２の活性領域群２２−１を覆う第１のフォトレジストマスク１３１を形成する。
このとき、図６Ｃに示すように、第１のフォトレジストマスク１３１は、メモリセル領域の端で接続された櫛形状となるように形成する。
【０１５２】
なお、ここでは、第１のフォトレジストマスク１３１の形状の一例として櫛形状を例示したが、第１のフォトレジストマスク１３１の形状は、これに限定されない。例えば、第１のフォトレジストマスク１３１の形状は、ストライプ形状にしてもよい。
【０１５３】
次いで、イオン注入法により、図５Ａに示す第１の活性領域群２０−１（言い換えれば、複数の第１の活性領域１９−１）にｐ型不純物（例えば、ボロン）を選択的にイオン注入することで、複数のｐ型半導体領域１８−１を形成する。
これにより、ｐ型半導体領域１８−１よりなる複数の第１の活性領域１９と、Ｙ方向に配置された複数の第１の活性領域１９よりなる第１の活性領域群２０と、が形成される。
【０１５４】
複数のｐ型半導体領域１８−１は、その上面が半導体基板１３の主面１３ａと一致するように形成する。また、複数のｐ型半導体領域１８−１は、その底が第２の素子分離領域１７Ａ，１７Ｂの下端よりも深い位置に配置されるように形成する。
【０１５５】
なお、上記のイオン注入工程は、第１の活性領域群２０におけるｐ型不純物濃度を半導体基板におけるｐ型不純物濃度よりも高くする必要がある場合に実施すればよい。その必要がない場合には、半導体基板１３としてｐ型単結晶シリコン基板を用いているので、上記説明した第１の活性領域群２０（言い換えれば、複数の第１の活性領域１９）にｐ型不純物をイオン注入する工程を省略して、第１の活性領域群２０を形成してもよい。
この場合、イオン注入用のマスクを形成する工程、該マスクを介したイオン注入工程、及び該マスクの除去工程等が不要となるので、工程数を少なくすることが可能となる。
これにより、本実施の形態の半導体装置１０の製造方法を簡略化することができる。
【０１５６】
次いで、図７Ａ及び図７Ｂに示す工程では、イオン注入法により、図６Ａに示す第１の活性領域群２０（言い換えれば、複数の第１の活性領域１９）にｎ型不純物（例えば、リン）を選択的にイオン注入することで、複数の第１の不純物拡散層１３３を形成する。
このとき、複数の第１の不純物拡散層１３３は、半導体基板１３の主面１３ａを基準とした際の深さが５０ｎｍとなるように形成する。
【０１５７】
第１の不純物拡散層１３３は、後述する図１０Ａ及び図１０Ｂに示す工程において、第１及び第２の溝２３，２４を形成することで、三等分されて、第１の容量用不純物拡散領域８７、第１の不純物拡散領域１３３−１（第１のビット線用不純物拡散領域９１の一部）、及び第２の容量不純物拡散領域９６となる。
【０１５８】
次いで、図８Ａ及び図８Ｂに示す工程では、周知の手法により、図７Ａ及び図７Ｂに示す第１のフォトレジストマスク１３１を除去する。
次いで、フォトリソグラフィー技術により、図５Ａに示す第２の活性領域群２２−１を露出し、かつ図７Ａに示す複数の第１の不純物拡散層１３３の上面、及び第１の不純物拡散層１３３間に配置された第１の素子分離領域１４の上面を覆う第２のフォトレジストマスク１３５を形成する。
このとき、第２のフォトレジストマスク１３５の形状は、図６Ｃに示す第１のフォトレジストマスク１３１と同様な櫛形状にすることができる。
【０１５９】
なお、ここでは、第２のフォトレジストマスク１３５の形状の一例として櫛形状を例示したが、第２のフォトレジストマスク１３５の形状は、これに限定されない。例えば、第２のフォトレジストマスク１３５の形状は、ストライプ形状であってもよい。
【０１６０】
次いで、イオン注入法により、図５Ａに示す第２の活性領域群２２−１（言い換えれば、複数の第２の活性領域２１−１）にｎ型不純物（例えば、リン）を選択的にイオン注入することで、複数のｎ型半導体領域１８−２を形成する。
これにより、ｎ型半導体領域１８−２よりなる複数の第２の活性領域２１と、Ｙ方向に配置された複数の第２の活性領域２１よりなる第２の活性領域群２２と、が形成される。
【０１６１】
複数のｎ型半導体領域１８−２は、その上面が半導体基板１３の主面１３ａと一致するように形成する。また、複数のｎ型半導体領域１８−２は、その底が第２の素子分離領域１７Ｂ，１７Ｃの下端よりも深い位置に配置されるように形成する。
【０１６２】
なお、本実施の形態では、半導体基板１３としてｐ型単結晶シリコン基板を用いた場合を例に挙げて説明したが、例えば、半導体基板１３としてｎ型単結晶シリコン基板を用いることで、上記説明した第２の活性領域群２２−１（言い換えれば、複数の第２の活性領域２１−１）にｎ型不純物をイオン注入する工程を省略することができる。この場合、工程数を少なくすることが可能となるので、本実施の形態の半導体装置１０の製造方法を簡略化できる。
【０１６３】
次いで、図９Ａ及び図９Ｂに示す工程では、イオン注入法により、図８Ａに示す第２の活性領域群２２（言い換えれば、複数の第２の活性領域２１）にｐ型不純物（例えば、ボロン）を選択的にイオン注入することで、複数の第２の不純物拡散層１３６を形成する。
このとき、複数の第２の不純物拡散層１３６は、半導体基板１３の主面１３ａを基準とした際の深さが５０ｎｍとなるように形成する。
【０１６４】
第２の不純物拡散層１３６は、後述する図１０Ａ及び図１０Ｂに示す工程において、第３及び第４の溝２５，２６を形成することで、三等分されて、第３の容量用不純物拡散領域１０４、第２の不純物拡散領域１３６−１（第２のビット線用不純物拡散領域１０８の一部）、及び第４の容量用不純物拡散領域１１３となる。
【０１６５】
次いで、図１０Ａ及び図１０Ｂに示す工程では、周知の手法により、図９Ａ及び図９Ｂに示す第２のフォトレジストマスク１３５を除去する。
次いで、周知の手法により、図９Ａ及び図９Ｂに示す第１の素子分離領域１４の上面、第１の不純物拡散層１３３の上面、及び第２の不純物拡散層１３６の上面に、ダミー電極形成用溝２７−１〜２７−３及び第１ないし第４の溝２３〜２６の形成領域に対応する第１の素子分離領域１４の上面、第２の素子分離領域１７Ａ〜１７Ｃの上面、第１の不純物拡散層１３３の上面、及び第２の不純物拡散層１３６の上面を露出する溝部３６Ａ〜３６Ｇを有するビットコン形成用層間絶縁膜３６を形成する。
【０１６６】
具体的には、ビットコン形成用層間絶縁膜３６は、周知の手法により、ビットコン形成用層間絶縁膜３６の母材として、厚さ２０ｎｍとされた絶縁膜（例えば、シリコン窒化膜（ＳｉＮ膜））を成膜し、次いで、フォトリソグラフィー技術及びドライエッチング技術により、該絶縁膜をパターニングして溝部３６Ａ〜３６Ｇを加工することで形成する。
【０１６７】
このとき、溝部３６Ａは、ダミー電極形成用溝２７−１の形成領域に対応する第２の素子分離領域１７Ａの上面を露出するように形成する。また、溝部３６Ｂは、第１の溝２３の形成領域に対応する第１の不純物拡散層１３３（図９Ｂ参照）の上面を露出するように形成する。また、溝部３６Ｃは、第２の溝２４の形成領域に対応する第１の不純物拡散層１３３（図９Ｂ参照）の上面を露出するように形成する。
また、溝部３６Ｄは、ダミー電極形成用溝２７−２の形成領域に対応する第２の素子分離領域１７Ｂの上面を露出するように形成する。また、溝部３６Ｅは、第３の溝２５の形成領域に対応する第２の不純物拡散層１３６（図９Ｂ参照）の上面を露出するように形成する。また、溝部３６Ｆは、第４の溝２６の形成領域に対応する第２の不純物拡散層１３６（図９Ｂ参照）の上面を露出するように形成する。また、溝部３６Ｇは、ダミー電極形成用溝２７−３の形成領域に対応する第２の素子分離領域１７Ｃの上面を露出するように形成する。
【０１６８】
次いで、溝部３６Ａ〜３６Ｇを有するビットコン形成用層間絶縁膜３６をマスクとする異方性ドライエッチングにより、溝部３６Ａ〜３６Ｇの下方に位置する第１の素子分離領域１４、第２の素子分離領域１７Ａ〜１７Ｃ、第１の不純物拡散層１３３、及び第２の不純物拡散層１３６をエッチングすることで、ダミー電極形成用溝２７−１〜２７−３、及び第１ないし第４の溝２３〜２６を一括形成する。
【０１６９】
このとき、半導体基板１３の主面１３ａを基準としたときのダミー電極形成用溝２７−１〜２７−３の深さ、及び第１ないし第４の溝２３〜２６の深さは、第２の素子分離領域１７Ａ〜１７Ｃの深さよりも浅くする。
具体的には、半導体基板１３の主面１３ａを基準としたときのダミー電極形成用溝２７−１〜２７−３の深さ、及び第１ないし第４の溝２３〜２６の深さは、例えば、１５０ｎｍとすることができる。
【０１７０】
また、第１ないし第４の溝２３〜２６を形成することで、第１及び第２の不純物拡散層１３３，１３６はそれぞれ三等分される。これにより、第１の活性領域１９には、第１の容量用不純物拡散領域８７、第１の不純物拡散領域１３３−１、及び第２の容量不純物拡散領域９６が形成され、第２の活性領域２１には、第３の容量用不純物拡散領域１０４、第２の不純物拡散領域１３６−１、及び第４の容量用不純物拡散領域１１３が形成される。
【０１７１】
次いで、イオン注入法により、第１及び第２の溝２３，２４の底２３Ａ，２４Ａから露出された第１の活性領域１９に対して、選択的にｎ型不純物をイオン注入することで、底２３Ａに配置される第１の下部不純物拡散領域８８、及び底面２４Ａに配置される第２の下部不純物拡散領域９８を一括形成する。
【０１７２】
次いで、イオン注入法により、第３及び第４の溝２５，２６の底２５Ａ，２６Ａから露出された第２の活性領域２１に対して、選択的にｐ型不純物をイオン注入することで、底２５Ａに配置される第３の下部不純物拡散領域１０６、及び底面２６Ａに配置される第４の下部不純物拡散領域１１５を一括形成する。
【０１７３】
次いで、図１１に示す工程では、周知の手法により、図１０Ｂに示すダミー電極形成用溝２７−１，２７−２，２７−３の内面及び溝部３６Ａ，３６Ｄ，３６Ｇの側面を覆うゲート絶縁膜２８と、第１及び第２の溝２３，２４の内面及び溝部３６Ｂ，３６Ｃの側面を覆う第１のゲート絶縁膜８３と、第３及び第４の溝２５，２６の内面、及び溝部３６Ｅ，３６Ｆの内面を覆う第２のゲート絶縁膜１０１と、を一括形成する。
【０１７４】
次いで、周知の手法により、ゲート絶縁膜２８を介して、ダミー電極形成用溝２７−１，２７−２，２７−３の下部を埋め込む埋め込みダミー電極２９−１，２９−２，２９−３と、第１のゲート絶縁膜８３を介して、第１及び第２の溝２３，２４の下部を埋め込む第１の埋め込みゲート電極８５，９４と、第２のゲート絶縁膜１０１を介して、第３及び第４の溝２５，２６の下部を埋め込む第２の埋め込みゲート電極１０３，１１１と、を一括形成する。
【０１７５】
次いで、周知の手法により、第１及び第２の溝２３，２４の上部、第３及び第４の溝２５，２６の上部、及びダミー電極形成用溝２７−１，２７−２，２７−３の上部を埋め込むように、埋め込み絶縁膜３８を形成する。
このとき、埋め込み絶縁膜３８は、その上面がビットコン形成用層間絶縁膜３６の上面に対して面一となるように形成する。埋め込み絶縁膜３８としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【０１７６】
次いで、図１２に示す工程では、周知の手法により、図１１に示す第１の不純物拡散領域１３３−１上に配置されたビットコン形成用層間絶縁膜３６、及び第２の不純物拡散領域１３６−１上に配置されたビットコン形成用層間絶縁膜３６を選択的に除去することで、第１の不純物拡散領域１３３−１の上面を露出する第１のビットコン開口部４１と、第２の不純物拡散領域１３６−１の上面を露出する第２のビットコン開口部４２と、を一括形成する。
【０１７７】
次いで、イオン注入法により、第１のビットコン開口部４１を介して、第１の溝２３と第２の溝２４間に位置する第１の活性領域１９全体に、選択的にｎ型不純物をイオン注入することで、第１及び第２の下部不純物拡散領域８８，９８と接触する深さとされた第１のビット線用不純物拡散領域９１を形成する。
【０１７８】
次いで、イオン注入法により、第２のビットコン開口部４２を介して、第３の溝２５と第４の溝２６間に位置する第２の活性領域２１全体に、選択的にｐ型不純物をイオン注入することで、第３及び第４の下部不純物拡散領域１０６，１１５と接触する深さとされた第２のビット線用不純物拡散領域１０８を形成する。
【０１７９】
次いで、周知の手法により、第１のビット線コンタクトプラグ４４、第２のビット線コンタクトプラグ４５、第１のビット線４８、及び第２のビット線４９の母材となる金属膜を成膜し、その後、該金属膜上に、キャップ絶縁膜５１の母材となる絶縁膜（例えば、シリコン窒化膜（ＳｉＮ膜））を成膜させる。
次いで、フォトリソグラフィー技術及びドライエッチング技術により、該絶縁膜をパターニングすることで、キャップ絶縁膜５１を形成する。
【０１８０】
次いで、キャップ絶縁膜５１をエッチングマスクとする異方性ドライエッチングにより、該金属膜をパターニングすることで、第１のビットコン開口部４１を埋め込む第１のビット線コンタクトプラグ４４と、第２のビットコン開口部４２を埋め込む第２のビット線コンタクトプラグ４５と、第１のビット線コンタクトプラグ４４の上端と一体とされた第１のビット線４８と、第２のビット線コンタクトプラグ４５の上端と一体とされた第２のビット線４９と、を一括形成する。
【０１８１】
これにより、第１のビット線４８は、第１のビット線コンタクトプラグ４４を介して、第１のビット線用不純物拡散領域９１と電気的に接続され、第２のビット線４９は、第２のビット線コンタクトプラグ４５を介して、第２のビット線用不純物拡散領域１０８と電気的に接続される。
【０１８２】
次いで、周知の手法により、第１及び第２のビット線４８，４９の側面、及びキャップ絶縁膜５１の側面を覆うサイドウォール膜５３を形成する。サイドウォール膜５３としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【０１８３】
次いで、周知の手法により、第１及び第２のビット線４８，４９間に形成された空間と、キャップ絶縁膜５１間に形成された空間と、を埋め込む厚さとされた容コン形成用層間絶縁膜５４を形成する。
【０１８４】
具体的には、容コン形成用層間絶縁膜５４は、例えば、絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜）、或いはＳＯＧ法により形成された塗布系の絶縁膜（シリコン酸化膜（ＳｉＯ２膜））を成膜し、その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、該絶縁膜のうち、余分な絶縁膜を除去することで形成する。
このとき、キャップ絶縁膜５１を研磨のストッパー膜として利用する。これにより、容コン形成用層間絶縁膜５４の上面は、キャップ絶縁膜５１の上面に対して面一となる。
【０１８５】
次いで、フォトリソグラフィー技術及びドライエッチング技術により、容コン形成用層間絶縁膜５４に、第１の容量用不純物拡散領域８７の上面を露出する容量コンタクト孔５６と、第２の容量用不純物拡散領域９６の上面を露出する容量コンタクト孔５７と、第３の容量用不純物拡散領域１０４の上面を露出する容量コンタクト孔５８と、第３の容量用不純物拡散領域１１３の上面を露出する容量コンタクト孔５９と、を一括形成する。
【０１８６】
次いで、容量コンタクト孔５６を埋め込み、かつ第１の容量用不純物拡散領域８７と電気的に接続された第１の容量コンタクトプラグ６１と、容量コンタクト孔５７を埋め込み、かつ第２の容量用不純物拡散領域９６と電気的に接続された第２の容量コンタクトプラグ６２と、容量コンタクト孔５８を埋め込み、かつ第３の容量用不純物拡散領域１０４と電気的に接続された第３の容量コンタクトプラグ６３と、容量コンタクト孔５９を埋め込み、かつ第４の容量用不純物拡散領域１１３と電気的に接続された第４の容量コンタクトプラグ６４と、を一括形成する。
このとき、第１ないし第４の容量コンタクトプラグ６１〜６４は、その上面が容コン形成用層間絶縁膜５４の上面に対して面一となるように形成する。
【０１８７】
次いで、周知の手法により、キャップ絶縁膜５１の上面、及び容コン形成用層間絶縁膜５４の上面を覆うシリコン窒化膜（ＳｉＮ膜）と、下部電極形成用絶縁膜（図示せず）と、サポート膜６９の母材となるシリコン窒化膜（ＳｉＮ膜）と、を順次積層させて積層膜を形成する。
【０１８８】
次いで、フォトリソグラフィー技術及びドライエッチング技術により、該積層膜をパターニングすることで、図示していない複数のシリンダ孔（第１ないし第４のキャパシタ７１〜７４のうちのいずれかのキャパシタが形成される孔）を形成する。
次いで、周知の手法により、サポート膜６９の母材となるシリコン窒化膜（ＳｉＮ膜）をパターニングすることで、サポート膜６９を形成する。
【０１８９】
次いで、周知の手法により、複数のシリンダ孔（図示せず）の内面を覆う王冠形状（クラウン形状）とされた下部電極１２１を形成する。これにより、下部電極１２１は、第１ないし第４の容量コンタクトプラグ６１〜６４のうち、いずれか１つのプラグの上端と接続される。下部電極１２１を構成する導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０１９０】
次いで、ウエットエッチング法により、下部電極形成用絶縁膜（図示せず）を除去することで、複数の下部電極１２１の外周側面を露出させる。また、この段階では、複数の下部電極１２１は、その上端に配置されたサポート膜６９により連結されている。
【０１９１】
次いで、周知の手法により、複数の下部電極１２１の表面（内面及び外周側面を含む面）を覆う容量絶縁膜１２２を形成する。このとき、容量絶縁膜１２２は、下部電極１２１の内部を埋め込まない厚さで形成する。
容量絶縁膜１２２としては、例えば、酸化ハフニウム膜（ＨｆＯ２膜）、酸化ジルコニウム膜（ＺｒＯ２膜）、酸化アルミニウム膜（Ａｌ２Ｏ３膜）、チタン酸ストロンチウム膜（ＳｒＴｉＯ３膜）の単層、或いは、これらの膜のうち、少なくとも２種の膜を積層させた積層膜等を用いることができる。
【０１９２】
次いで、周知の手法により、容量絶縁膜１２２で囲まれた空間、及び下部電極１２１内の空間を埋め込む上部電極１２３を形成する。このとき、上部電極１２３は、その上面が平坦な面となるような厚さで形成する。上部電極１２３としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。
【０１９３】
これにより、第１の容量コンタクトプラグ６１上に配置され、かつ下部電極１２１、容量絶縁膜１２２、及び上部電極１２３よりなる第１のキャパシタ７１と、第２の容量コンタクトプラグ６２上に配置され、かつ下部電極１２１、容量絶縁膜１２２、及び上部電極１２３よりなる第２のキャパシタ７２と、第３の容量コンタクトプラグ６３上に配置され、かつ下部電極１２１、容量絶縁膜１２２、及び上部電極１２３よりなる第３のキャパシタ７３と、第４の容量コンタクトプラグ６４上に配置され、かつ下部電極１２１、容量絶縁膜１２２、及び上部電極１２３よりなる第４のキャパシタ７４と、が一括形成される。
【０１９４】
また、第１ないし第４のキャパシタ７１〜７４が形成されることで、第１のトランジスタ３１及び第１のキャパシタ７１を有する第１のメモリセルＭＣ１と、第１のトランジスタ３２及び第２のキャパシタ７２を有する第１のメモリセルＭＣ２と、第２のトランジスタ３３及び第３のキャパシタ７３を有する第２のメモリセルＭＣ３と、第２のトランジスタ３４及び第４のキャパシタ７４を有する第２のメモリセルＭＣ４と、が形成される。
【０１９５】
次いで、周知の手法により、上部電極１２３の上面を覆う層間絶縁膜７６を形成する。層間絶縁膜７６としては、例えば、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
次いで、周知の手法により、層間絶縁膜７６上に保護膜７８を形成する。保護膜７８は、例えば、シリコン窒化膜（ＳｉＮ膜）やポリイミド樹脂等を用いて形成することができる。
【０１９６】
なお、図示してはいないが、層間絶縁膜７６を複数の絶縁層で構成し、該複数の絶縁層に上部電極１２３と電気的に接続されたビアや配線等（図示せず）を形成してもよい。
この場合、保護膜７８は、上記複数の絶縁層のうち、最上層に配置された絶縁層の上面に形成された配線を保護する機能を有する。
【０１９７】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１９８】
本発明は、半導体装置に適用可能である。
【符号の説明】
【０１９９】
１０…半導体装置、１１…メモリセル部、１３…半導体基板、１３ａ…主面、１４…第１の素子分離領域、１４−１…第１の素子分離用溝、１４−２…第１の素子分離用絶縁膜１４−２、１７Ａ〜１７Ｃ…第２の素子分離領域、１７−１…第２の素子分離用溝、１７−２…第２の素子分離用絶縁膜、１８−１…ｐ型半導体領域、１８−２…ｎ型半導体領域、１９，１９−１…第１の活性領域、２０，２０−１…第１の活性領域群、２１，２１−１…第２の活性領域、２２，２２−１…第２の活性領域群、２３…第１の溝、２３Ａ，２４Ａ，２５Ａ，２６Ａ…底、２４…第２の溝、２５…第３の溝、２６…第４の溝、２７−１，２７−２，２７−３…ダミー電極形成用溝、２８…ゲート絶縁膜、２９−１，２９−２，２９−３…埋め込みダミー電極、３１，３２…第１のトランジスタ、３１Ａ，３２Ａ，３３Ａ，３４Ａ…チャネル領域、３３，３４…第２のトランジスタ、３５−１…第１のトランジスタ群、３５−２…第２のトランジスタ群、３６…ビットコン形成用層間絶縁膜、３６Ａ〜３６Ｇ…溝部、３８…埋め込み絶縁膜、４１…第１のビットコン開口部、４２…第２のビットコン開口部、４４…第１のビット線コンタクトプラグ、４５…第２のビット線コンタクトプラグ、４８…第１のビット線、４９…第２のビット線、５１…キャップ絶縁膜、５３…サイドウォール膜、５４…容コン形成用層間絶縁膜、５６〜５９…容量コンタクト孔、６１…第１の容量コンタクトプラグ、６２…第２の容量コンタクトプラグ、６３…第３の容量コンタクトプラグ、６４…第４の容量コンタクトプラグ、６６…ストッパー膜、６９…サポート膜、７１…第１のキャパシタ、７２…第２のキャパシタ、７３…第３のキャパシタ、７４…第４のキャパシタ、７６…層間絶縁膜、７８…保護膜、７９…給電領域、８３…第１のゲート絶縁膜、８５，９４…第１の埋め込みゲート電極、８７…第１の容量用不純物拡散領域、８８…第１の下部不純物拡散領域、９１…第１のビット線用不純物拡散領域、９６…第２の容量不純物拡散領域、９８…第２の下部不純物拡散領域、１０１…第２のゲート絶縁膜、１０３，１１１…第２の埋め込みゲート電極、１０４…第３の容量用不純物拡散領域、１０６…第３の下部不純物拡散領域、１０８…第２のビット線用不純物拡散領域、１１３…第４の容量用不純物拡散領域、１１５…第４の下部不純物拡散領域、１２１…下部電極、１２２…容量絶縁膜、１２３…上部電極、１３１…第１のフォトレジストマスク、１３３…第１の不純物拡散層、１３３−１…第１の不純物拡散領域、１３５…第２のフォトレジストマスク、１３６…第２の不純物拡散層、１３６−１…第２の不純物拡散領域、Ｃ…領域、ＭＣ１，ＭＣ２…第１のメモリセル、ＭＣ３，ＭＣ４…第２のメモリセル
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
2014241327.tif 000010
【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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