(57)【要約】【課題】短チャネル効果を抑制しメモリセルの微細化を実現できる半導体記憶装置を提供する。【解決手段】半導体記憶装置のメモリセルＴＲ（ｎ，ｍ）は、制御ゲート電極５４と、電荷蓄積層５１を含む積層膜とを有する。電荷蓄積層５１は、制御ゲート電極５４の一端部付近に局所的に形成されている。駆動回路は、書き込み動作時に、一方のＰ型不純物拡散領域３２ｍ＋１にドレイン電圧Ｖｆを供給し、他方のＰ型不純物拡散領域３２ｍにドレイン電圧Ｖｆよりも高いソース電圧Ｖｅを供給し、制御ゲート電極５４にドレイン電圧Ｖｆよりも高いゲート電圧Ｖｇを供給することにより、Ｐ型不純物拡散領域３２ｍからＰ型不純物拡散領域３２ｍ＋１に向けて走行した正孔の衝突イオン化により電子−正孔対を発生させ、当該電子−正孔対の電子を電荷蓄積層５１に注入する。【選択図】図８
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【特許請求の範囲】
【請求項１】
Ｎ型導電性の半導体基板の主面に沿って配列された複数のメモリセルと、前記複数のメモリセルを選択的に駆動する駆動回路とを備えた半導体記憶装置であって、
前記各メモリセルは、
前記半導体基板の主面上に形成されたゲート絶縁膜を構成する積層膜と、
前記積層膜上に形成され、所定のゲート長を有する制御ゲート電極と、
前記制御ゲート電極のゲート長方向両側で前記半導体基板内の前記主面の近傍に形成された一対のＰ型不純物拡散領域と
を有し、
前記積層膜は、
前記制御ゲート電極の前記ゲート長方向における一端部付近に局所的に形成されトラップ準位を有する第１の電荷蓄積層と、
前記第１の電荷蓄積層と前記制御ゲート電極との間に介在する第１の上部絶縁膜と、
前記第１の電荷蓄積層と前記主面との間に介在する第１の下部絶縁膜と、
前記制御ゲート電極の前記ゲート長方向における中央部の直下に形成され、前記制御ゲート電極と前記主面との間に介在する中央ゲート絶縁膜と
を含み、
前記駆動回路は、前記第１の電荷蓄積層に対する書き込み動作時に、前記一対のＰ型不純物拡散領域のうち前記制御ゲート電極の当該一端部側の一方のＰ型不純物拡散領域にドレイン電圧を供給し、前記一対のＰ型不純物拡散領域のうちの他方のＰ型不純物拡散領域に前記ドレイン電圧よりも高いソース電圧を供給し、前記制御ゲート電極に前記ドレイン電圧よりも高いゲート電圧を供給することにより、前記他方のＰ型不純物拡散領域から前記一方のＰ型不純物拡散領域に向けて走行した正孔の衝突イオン化を生じさせて電子−正孔対を生成するとともに当該電子−正孔対の電子を前記第１の電荷蓄積層に注入する
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置であって、前記第１の電荷蓄積層に対する書き込み動作時に発生する正孔の衝突イオン化率は、前記第１の電荷蓄積層の直下で最大となることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置であって、
前記各メモリセルは、前記制御ゲート電極の当該一端部の下方で前記半導体基板内に前記一方のＰ型不純物拡散領域よりも低い不純物濃度を有するＮ型不純物拡散領域からなる第１のポケット領域をさらに有し、
前記第１のポケット領域は、前記一方のＰ型不純物拡散領域の先端部と接合する
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１から３のうちのいずれか１項に記載の半導体記憶装置であって、
前記制御ゲート電極の当該一端部は、前記一方のＰ型不純物拡散領域の一部とオーバラップしており、
前記第１の電荷蓄積層は、前記制御ゲート電極における前記一方のＰ型不純物拡散領域とのオーバラップ領域よりも前記ゲート長方向内側の領域に延在している
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１から３のうちのいずれか１項に記載の半導体記憶装置であって、前記第１の電荷蓄積層は、前記一方のＰ型不純物拡散領域から前記ゲート長方向に離間していることを特徴とする半導体記憶装置。
【請求項６】
請求項１から５のうちのいずれか１項に記載の半導体記憶装置であって、前記中央ゲート絶縁膜の厚みは、前記第１の下部絶縁膜、前記第１の電荷蓄積層及び前記第１の上部絶縁膜の合計の厚みよりも薄いことを特徴とする半導体記憶装置。
【請求項７】
請求項１から６のうちのいずれか１項に記載の半導体記憶装置であって、前記第１の上部絶縁膜の厚みは、前記第１の下部絶縁膜の厚みよりも大きいことを特徴とする半導体記憶装置。
【請求項８】
請求項１から７のうちのいずれか１項に記載の半導体記憶装置であって、
前記積層膜は、
前記制御ゲート電極の前記ゲート長方向における他端部付近に局所的に形成されトラップ準位を有する第２の電荷蓄積層と、
前記第２の電荷蓄積層と前記制御ゲート電極との間に介在する第２の上部絶縁膜と、
前記第２の電荷蓄積層と前記主面との間に介在する第２の下部絶縁膜と
をさらに含み、
前記駆動回路は、前記第２の電荷蓄積層に対する書き込み動作時に、前記他方のＰ型不純物拡散領域に前記ドレイン電圧を供給し、前記一方のＰ型不純物拡散領域に前記ソース電圧を供給し、前記制御ゲート電極に前記ゲート電圧を供給することにより、前記一方のＰ型不純物拡散領域から前記他方のＰ型不純物拡散領域に向けて走行した正孔の衝突イオン化を生じさせて電子−正孔対を生成するとともに当該電子−正孔対の電子を前記第２の電荷蓄積層に注入する
ことを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置であって、前記第２の電荷蓄積層に対する書き込み動作時に発生する正孔の衝突イオン化率は、前記第２の電荷蓄積層の直下で最大となることを特徴とする半導体記憶装置。
【請求項１０】
請求項８または９に記載の半導体記憶装置であって、
前記各メモリセルは、前記制御ゲート電極の当該他端部の下方で前記半導体基板内に前記他方のＰ型不純物拡散領域よりも低い不純物濃度を有するＮ型不純物拡散領域からなる第２のポケット領域をさらに有し、
前記第２のポケット領域は、前記他方のＰ型不純物拡散領域の先端部と接合する
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項８から１０のうちのいずれか１項に記載の半導体記憶装置であって、
前記制御ゲート電極の当該他端部は、前記他方のＰ型不純物拡散領域の一部とオーバラップしており、
前記第２の電荷蓄積層は、前記制御ゲート電極における前記他方のＰ型不純物拡散領域のオーバラップ領域よりも前記ゲート長方向内側の領域に延在している
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項８から１１のうちのいずれか１項に記載の半導体記憶装置であって、前記第２の電荷蓄積層は、前記他方のＰ型不純物拡散領域から前記ゲート長方向に離間していることを特徴とする半導体記憶装置。
【請求項１３】
請求項８から１２のうちのいずれか１項に記載の半導体記憶装置であって、前記中央ゲート絶縁膜の厚みは、前記第２の下部絶縁膜、前記第２の電荷蓄積層及び前記第２の上部絶縁膜の合計の厚みよりも薄いことを特徴とする半導体記憶装置。
【請求項１４】
請求項８から１２のうちのいずれか１項に記載の半導体記憶装置であって、前記第２の上部絶縁膜の厚みは、前記第２の下部絶縁膜の厚みよりも大きいことを特徴とする半導体記憶装置。
【請求項１５】
請求項１から１４のうちのいずれか１項に記載の半導体記憶装置であって、
前記半導体基板上に形成され、前記駆動回路に接続された少なくとも１本のワード線と、
前記ワード線と離間して交差するように前記半導体基板上に形成され、前記駆動回路に接続された複数本のビット線と
をさらに備え、
前記複数のメモリセルは、前記ワード線と前記複数本のビット線との交差点付近の領域にそれぞれ形成されており、
前記複数のメモリセルの当該制御ゲート電極は、前記ワード線と電気的に並列に接続され、
前記各メモリセルの当該一対のＰ型不純物拡散領域は、前記複数のビット線のうち隣り合う２本のビット線とそれぞれ電気的に接続されている
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ構造を有する半導体記憶装置及びその製造技術に関するものである。
【背景技術】
【０００２】
一般に、電界効果トランジスタ構造を有する不揮発性半導体メモリは、メモリセルごとに、シリコン基板などの半導体基板上に形成された制御ゲート電極と、この制御ゲート電極と半導体基板との間に介在する積層膜と、制御ゲート電極の両側に形成されたソース領域及びドレイン領域とを備えている。積層膜は、導電性の多結晶シリコン膜もしくは絶縁性のシリコン窒化膜などの電荷蓄積層を含む。各メモリセルを構成するトランジスタの閾値電圧は、電荷蓄積層に蓄積される電荷量に応じて変化するので、その蓄積電荷量を制御することで閾値電圧に応じたビット値をメモリセルに記憶させることができる。また、ソース−ドレイン間を流れる電流量は閾値電圧に応じて変化するので、その電流量を検知することでメモリセルからビット値を読み出すことが可能である。
【０００３】
メモリセルへの情報の書き込みは、電荷蓄積層にキャリア（電子または正孔）を注入することで行われる。逆に、メモリセルからの情報の消去は、量子トンネル効果によりキャリアを電荷蓄積層から引き抜くか、あるいは、注入済みキャリアとは逆極性のキャリアを電荷蓄積層に注入して電子と正孔とを再結合させることにより行われる。電荷蓄積層へのキャリア注入の原理としては、たとえば、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング方式、チャネル・ホットエレクトロン（ＣＨＥ：Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式、ドレイン・アバランシェ・ホットキャリア（ＤＡＨＣ：Ｄｒａｉｎ  Ａｖａｌａｎｃｈｅ  Ｈｏｔ  Ｃａｒｒｉｅｒ）注入方式、並びに、Ｂ４−ホットエレクトロン（Ｂ４−ＨＥ：Ｂａｃｋ  Ｂｉａｓ  ａｓｓｉｓｔｅｄ  Ｂａｎｄ−ｔｏ−Ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ  ｉｎｄｕｃｅｄ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）注入方式が知られている。
【０００４】
電荷蓄積層が多結晶シリコンなどの導電性材料からなる場合、電荷蓄積層は、一般にフローティングゲート（浮遊ゲート）と呼ばれる。一方、多数のトラップ準位を含む窒化膜（キャリアトラップ膜）を電荷蓄積層として有するＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造やＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造も知られている。フローティングゲート型の場合、電荷蓄積層と半導体基板との間に介在する絶縁膜に欠陥があると、この欠陥を通じて電荷蓄積層内のほとんど全ての電荷が漏れ出るという問題がある。これに対し、ＭＯＮＯＳ型やＳＯＮＯＳ型の場合は、電荷蓄積層に注入されたキャリアがトラップされるため、フローティングゲート型の場合のような問題が生じにくい。よって、ＭＯＮＯＳ型やＳＯＮＯＳ型では、フローティングゲート型に比べて電荷保持特性が高く、微細化が容易という利点がある。
【０００５】
フローティングゲート型の不揮発性半導体メモリは、たとえば、特開平９−２４６４０４号公報（特許文献１）及び特開平９−１６２３１３号公報（特許文献２）に開示されている。特許文献１には、Ｐ型チャネルの電界効果トランジスタ構造を有する不揮発性半導体メモリが開示されている。特許文献１の不揮発性半導体メモリは、書き込み動作時に、Ｐ＋型のドレイン領域とフローティングゲートとのオーバラップ領域でバンド間トンネリング（ＢＴＢＴ：Ｂａｎｄ−Ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ）による電子−正孔対を発生させ、これら電子−正孔対の電子のみを基板表面と平行な方向に加速させてホットエレクトロンを生成し、これらホットエレクトロンをフローティングゲートに注入している。一方、特許文献２には、ＦＮトンネリングを利用して消去動作を行うフラッシュメモリセルが開示されている。このフラッシュメモリセルは、制御ゲート電極とソース領域との間または制御ゲート電極とドレイン領域との間にＦＮトンネリング電流を流してフローティングゲートから電子を引き抜くことで消去動作を行う。
【０００６】
一方、ＭＯＮＯＳ型の不揮発性半導体メモリは、たとえば、特開２００２−２６１４９号公報（特許文献３）、特開２００３−３１８２９０号公報（特許文献４）、特開２００９−１５２５５６号公報（特許文献５）及び特開２００６−２１０７０６号公報（特許文献６）に開示されている。
【０００７】
特許文献３には、Ｎ型チャネル構造を有するＭＯＮＯＳ型不揮発性半導体メモリが開示されている。特許文献３の不揮発性半導体メモリは、書き込み動作時には、ソース線をなすｎ型不純物拡散領域でバンド間トンネリングによる正孔（ホール）を発生させ、これら正孔をチャネル形成領域でドリフトさせてホットホールを生成し、これらホットホールを電荷蓄積層である窒化膜に注入している。また、特許文献３の不揮発性半導体メモリは、消去動作時に、ＦＮトンネリングまたは直接トンネリングを利用して電子をチャネルから電荷蓄積層に注入している。
【０００８】
特許文献４には、Ｎ型チャネル構造を有するＭＯＮＯＳ型不揮発性半導体メモリが開示されている。特許文献４の不揮発性半導体メモリは、書き込み動作時には、Ｎ＋型拡散層であるソース領域（第１拡散層）からドレイン領域（第２拡散層）に向けて電子を加速させてドレイン領域近傍でチャネル・ホットエレクトロン（ＣＨＥ）を生成し、これらＣＨＥを電荷蓄積層（捕獲領域）に注入している。また、特許文献４の不揮発性半導体メモリは、消去動作時には、ドレイン領域の端部における制御ゲート電極とオーバラップする領域でバンド間トンネリングによる正孔を発生させ、これら正孔を電荷蓄積層に注入する。
【０００９】
特許文献５には、Ｎ型チャネル構造を有するＭＯＮＯＳ型不揮発性半導体記憶装置が開示されている。特許文献５の不揮発性半導体記憶装置のメモリセルは、書き込み動作時は、ソース領域とドレイン領域との間のチャネル領域で電子を加速させてソース領域及びドレイン領域のいずれか一方とチャネル領域との境界近傍でチャネル・ホットエレクトロン（ＣＨＥ）を生成し、これらＣＨＥを電荷蓄積層であるシリコン窒化膜に注入している。また、特許文献５のメモリセルは、消去動作時には、バンド間トンネリングにより電子−正孔対を発生させ、これら電子−正孔対の正孔の一部をシリコン窒化膜に注入する。
【００１０】
特許文献６には、Ｎ型チャネル構造を有するＭＯＮＯＳ型不揮発性メモリが開示されている。特許文献６の不揮発性メモリは、書き込み動作時には、ソース領域及びドレイン領域を構成する第１及び第２の不純物拡散領域間のチャネル領域で電子を加速させてチャネル・ホットエレクトロン（ＣＨＥ）を生成し、これらＣＨＥを電荷蓄積層に注入している。また、特許文献６の不揮発性メモリは、消去動作時には、バンド間トンネリングによる正孔を発生させ、これら正孔を加速させてホットホールを生成し、これらホットホールを電荷蓄積層に注入する。特許文献６には、消去動作時に、アバランシェ効果によるインパクトイオン化を起こしてホットホールを生成してもよいことが記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平９−２４６４０４号公報（図８及び段落０００６〜０００７など）
【特許文献２】特開平９−１６２３１３号公報（段落０００４〜０００５など）
【特許文献３】特開２００２−２６１４９号公報（図８及び段落００４９〜００５７，図２４及び段落０１０２〜０１１０など）
【特許文献４】特開２００３−３１８２９０号公報（図１，図２及び段落００４７〜００４８など）
【特許文献５】特開２００９−１５２５５６号公報（図１，図４及び段落００２９，００４１〜００４２など）
【特許文献６】特開２００６−２１０７０６号公報（図１及び段落００３３，００４２〜００４３，００７５〜００７７など）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ＭＯＮＯＳ型やＳＯＮＯＳ型の不揮発性半導体メモリの多くは、高速動作が可能なＮ型チャネル構造を採用しているが、Ｎ型チャネル構造の不揮発性半導体メモリは、高いキャリア移動度を有し高速動作を可能とする反面、素子の微細化に伴い、そのゲート長が短くなるとパンチスルーなどの短チャネル効果が顕在化しやすいという問題がある。
【００１３】
上記の特許文献４〜６に開示されているＮ型チャネル構造の不揮発性半導体メモリの場合、書き込み動作時にチャネル・ホットエレクトロン（ＣＨＥ）の生成のために高電流を流す必要があるが、高電流による発熱で素子特性が劣化する懸念がある。
【００１４】
これに対し、上述した特許文献１の不揮発性半導体メモリは、書き込み動作時に、バンド間トンネリング（ＢＴＢＴ）により発生させた電子を加速させて電荷蓄積層に注入するため、ＣＨＥ注入方式と比べると書き込み動作時の消費電力が低いという利点がある。しかしながら、ＢＴＢＴの原理上、制御ゲート電極に対するドレイン領域のオーバラップ領域で電子−正孔対を発生させる必要があるため、ドレイン領域の制御ゲート電極直下へのオーバラップ量をある程度確保しなければならず、オーバラップ量の分だけチャネル長が短くなる。よって、素子の微細化に伴い制御ゲート電極のゲート長が短くなると、短チャネル効果により制御ゲート電極直下の電界を制御することが難しく、ＢＴＢＴによるホットエレクトロンを生成することが難しくなるという問題がある。
【００１５】
上記に鑑みて本発明の目的は、短チャネル効果を抑制しつつメモリセルの微細化を実現することができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の一態様による半導体記憶装置は、Ｎ型導電性の半導体基板の主面に沿って配列された複数のメモリセルと、前記複数のメモリセルを選択的に駆動する駆動回路とを備えた半導体記憶装置であって、前記各メモリセルは、前記半導体基板の主面上に形成されたゲート絶縁膜を構成する積層膜と、前記積層膜上に形成され、所定のゲート長を有する制御ゲート電極と、前記制御ゲート電極のゲート長方向両側で前記半導体基板内の前記主面の近傍に形成された一対のＰ型不純物拡散領域とを有し、前記積層膜は、前記制御ゲート電極の前記ゲート長方向における一端部付近に局所的に形成されトラップ準位を有する電荷蓄積層と、前記電荷蓄積層と前記制御ゲート電極との間に介在する上部絶縁膜と、前記電荷蓄積層と前記主面との間に介在する下部絶縁膜と、前記制御ゲート電極の前記ゲート長方向における中央部の直下に形成され、前記制御ゲート電極と前記主面との間に介在する中央ゲート絶縁膜とを含み、前記駆動回路は、前記電荷蓄積層に対する書き込み動作時に、前記一対のＰ型不純物拡散領域のうち前記制御ゲート電極の当該一端部側の一方のＰ型不純物拡散領域にドレイン電圧を供給し、前記一対のＰ型不純物拡散領域のうちの他方のＰ型不純物拡散領域に前記ドレイン電圧よりも高いソース電圧を供給し、前記制御ゲート電極に前記ドレイン電圧よりも高いゲート電圧を供給することにより、前記他方のＰ型不純物拡散領域から前記一方のＰ型不純物拡散領域に向けて走行した正孔の衝突イオン化を生じさせて電子−正孔対を生成するとともに当該電子−正孔対の電子を前記電荷蓄積層に注入することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、半導体記憶装置は、Ｐ型チャネル構造を有し、書き込み動作時に、ゲート長方向に走行する正孔の衝突イオン化により高エネルギー状態の電子（ホットエレクトロン）を発生させ、これら電子を制御ゲート電極の一端部付近の電荷蓄積層に注入するため、書き込み動作時に電子を効率的に電荷蓄積層に注入することができる。しかも、本発明では、電子と比べて移動度の低い正孔を多数キャリアとして利用するＰ型チャネル構造が採用されるため、Ｎ型チャネル構造と比べるとメモリセルの微細化に起因する短チャネル効果を抑制することが可能である。したがって、短チャネル効果を抑制しつつメモリセルの微細化を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係る実施の形態１の半導体記憶装置の構成の一例を概略的に示すブロック図である。
【図２】実施の形態１のメモリセルアレイの構成例を示す半導体記憶素子群の等価回路図である。
【図３】実施の形態１のメモリセルアレイの一部を拡大して示す平面図である。
【図４】（Ａ）は、図３のメモリセルアレイのＩＶａ−ＩＶａ線における一部断面を概略的に示す図であり、（Ｂ）は、図３のメモリセルアレイのＩＶｂ−ＩＶｂ線における一部断面を概略的に示す図である。
【図５】実施の形態１の半導体記憶素子の断面構成を示す図である。
【図６】（Ａ）〜（Ｇ）は、実施の形態１の半導体記憶素子の製造工程を説明するための断面図である。
【図７】（Ａ）〜（Ｅ）は、実施の形態１の半導体記憶素子の他の製造工程を説明するための断面図である。
【図８】（Ａ）は、実施の形態１の半導体記憶素子に対する第１の書き込み動作を示す断面図であり、（Ｂ）は、実施の形態１の半導体記憶素子に対する第２の書き込み動作を示す断面図である。
【図９】書き込み動作時に実施の形態１のメモリセルアレイのビット線とワード線とに印加すべき電圧を示す図である。
【図１０】（Ａ），（Ｂ）は、読み出し動作時における実施の形態１の選択メモリセルの断面図である。
【図１１】消去動作時における実施の形態１の選択メモリセルの断面図である。
【図１２】実施の形態１の半導体記憶装置の動作の試験結果を示すグラフである。
【図１３】実施の形態１の半導体記憶素子の概略断面図である。
【図１４】実施の形態１のメモリセルの第１の変形例を示す半導体記憶素子の断面図である。
【図１５】実施の形態１のメモリセルの第２の変形例を示す半導体記憶素子の断面図である。
【図１６】実施の形態１のメモリセルの第３の変形例を示す半導体記憶素子の断面図である。
【図１７】本発明に係る実施の形態２のメモリセルを構成する半導体記憶素子の概略断面図である。
【図１８】（Ａ）〜（Ｅ）は、実施の形態２の半導体記憶素子の製造工程を示す概略断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。なお、図面において同様な構成要素には同一符号を付し、その詳細な説明は重複しないようにする。
【００２０】
実施の形態１．
図１は、本発明に係る実施の形態１の半導体記憶装置１の構成の一例を概略的に示すブロック図である。図１に示されるように、半導体記憶装置１は、不揮発性（電源電圧が供給されない状態でもデータを保持し得る特性）を有し、複数のメモリセルをマトリクス状に配列してなるメモリセルアレイ１１を備えている。半導体記憶装置１は、さらに、メモリセルアレイ１１内のメモリセルを選択的に駆動する駆動回路として、アドレスバッファ回路１２、行デコーダ回路１３、列デコーダ回路１４、ゲート回路１５、書き込み回路（プログラミング回路）１６、読み出し回路１７、電源回路１８及び制御部２０を備えている。制御部２０は、これらアドレスバッファ回路１２，行デコーダ回路１３，列デコーダ回路１４，書き込み回路１６，読み出し回路１７及び電源回路１８の動作を個別に制御することができる。電源回路１８は、メモリセルアレイ１１、行デコーダ回路１３、列デコーダ回路１４、書き込み回路１６及び読み出し回路１７の動作にそれぞれ必要な電源電圧を供給する。
【００２１】
メモリセルアレイ１１は、行デコーダ回路１３からＹ軸方向に延在する複数本のワード線Ｗ１，Ｗ２，…，ＷＮ（Ｎは３以上の正整数）と、これらワード線Ｗ１，Ｗ２，…，ＷＮと離間して交差する複数本のビット線Ｂ１，Ｂ２，…，ＢＭ（Ｍは３以上の正整数）とを含む。ビット線Ｂ１〜ＢＭは、列デコーダ回路１４からＸ軸方向（Ｙ軸方向とは交差する方向）に延在している。
【００２２】
図２は、メモリセルアレイ１１の構成例を示す半導体記憶素子群の等価回路図である。図２に示されるように、メモリセルアレイ１１は、ワード線Ｗ１〜ＷＮとビット線Ｂ１，Ｂ２，…，ＢＭとの複数の交差点付近の領域にそれぞれ形成された半導体記憶素子ＴＲ（１，１），ＴＲ（１，２），…，ＴＲ（Ｎ，Ｍ−１）を有し、これら半導体記憶素子ＴＲ（１，１）〜ＴＲ（Ｎ，Ｍ−１）はマトリクス状に配列されている。半導体記憶素子ＴＲ（１，１）〜ＴＲ（Ｎ，Ｍ−１）の各々が、２ビットの多値情報を書き込み可能なメモリセルを構成している。半導体記憶素子ＴＲ（１，１）〜ＴＲ（Ｎ，Ｍ−１）は全て同一構成を有する。また、半導体記憶素子ＴＲ（１，１）〜ＴＲ（Ｎ，Ｍ−１）の各々は、制御ゲートとソース端子とドレイン端子とを含むＰ型チャネル電界効果トランジスタ構造を有する。図２に示されるように、ｎ行目の半導体記憶素子ＴＲ（ｎ，１）〜ＴＲ（ｎ，Ｍ−１）の制御ゲートは、ｎ番目のワード線Ｗｎと電気的に並列に接続されている。また、各半導体記憶素子ＴＲ（ｎ，ｍ）のソース端子とドレイン端子は、隣り合うビット線Ｂｍ，Ｂｍ＋１と電気的に接続されている。
【００２３】
図１に示されるアドレスバッファ回路１２は、制御部２０の制御に従って動作し、外部端子（図示せず）から入力されたアドレス情報を保持する。また、アドレスバッファ回路１２は、当該アドレス情報に基づいて、行アドレスを表す行アドレス信号を生成すると同時に列アドレスを表す列アドレス信号を生成し、これら行アドレス信号及び列アドレス信号を行デコーダ回路１３及び列デコーダ回路１４にそれぞれ供給する。行デコーダ回路１３は、アドレスバッファ回路１２から行アドレス信号が供給されると、ワード線Ｗ１〜ＷＭの中から行アドレスに対応する１つのワード線Ｗｎを選択し、当該選択ワード線Ｗｎに対して半導体記憶装置１の動作モード（書き込み動作、読み出し動作または消去動作のモード）に応じたゲート電圧を印加することができる。
【００２４】
一方、列デコーダ回路１４は、アドレスバッファ回路１２から列アドレス信号が供給されると、ビット線Ｂ１〜ＢＭの中から隣り合う一対のビット線Ｂｍ，Ｂｍ＋１をゲート回路１５に選択させる。ゲート回路１５は、列デコーダ回路１４から供給された選択制御信号に応じて、列アドレスに対応する一対のビット線Ｂｍ，Ｂｍ＋１を書き込み回路１６または読み出し回路１７と接続するスイッチング素子群（図示せず）を有している。
【００２５】
書き込み回路１６は、後述する書き込み動作時及び消去動作時に、選択されたビット線Ｂｍ，Ｂｍ＋１を介して、選択メモリセルの半導体記憶素子ＴＲ（ｎ，ｍ）のソース端子及びドレイン端子に所定の電圧をそれぞれ供給する機能を有する。一方、読み出し回路１７は、後述する読み出し動作時に、選択されたビット線Ｂｍ，Ｂｍ＋１を介して、選択メモリセルの半導体記憶素子ＴＲ（ｎ，ｍ）のソース端子及びドレイン端子に所定の電圧をそれぞれ供給し、これに応じて半導体記憶素子ＴＲ（ｎ，ｍ）を流れる読み出し電流を検出する。制御部２０は、読み出し回路１７で検出された読み出し電流値を基準電流値と比較して選択メモリセルの状態を判定することができる。
【００２６】
図３は、本実施の形態のメモリセルアレイ１１の一部を拡大して示す平面図である。図３に示されるように、ワード線Ｗｎ，Ｗｎ＋１とビット線Ｂｍ，Ｂｍ＋１との交差点付近に半導体記憶素子ＴＲ（ｎ，ｍ），ＴＲ（ｎ，ｍ＋１），ＴＲ（ｎ＋１，ｍ），ＴＲ（ｎ＋１，ｍ＋１）がそれぞれ形成されている。図４（Ａ）は、図３のメモリセルアレイ１１のＩＶａ−ＩＶａ線における一部断面を概略的に示す図であり、図４（Ｂ）は、図３のメモリセルアレイ１１のＩＶｂ−ＩＶｂ線における一部断面を概略的に示す図である。なお、説明の便宜上、図４（Ａ），（Ｂ）に示されている層間絶縁膜６３，７０は、図３では示されていない。
【００２７】
図４（Ａ）に示されるように、半導体記憶素子ＴＲ（ｎ，ｍ）は、Ｐ型シリコン基板からなる半導体基板３０の上方に形成された制御ゲート電極５４を有する。本実施の形態では、半導体基板３０は、当該半導体基板３０の表層部にＮ型ウェル領域３１を含むＰ型シリコン基板であるが、これに限定されるものではない。この半導体基板３０に代えて、たとえば、Ｎ型導電性のエピタキシャル成長層を有する半導体基板や、ＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｏｎ−ＩｎｓｕｌａｔｏｒまたはＳｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。
【００２８】
制御ゲート電極５４と半導体基板３０との間には、ゲート絶縁膜をなす積層膜が形成されている。この積層膜は、制御ゲート電極５４のゲート長方向（Ｙ軸方向）一端部付近に局所的に形成された電荷蓄積層５１と、制御ゲート電極５４のゲート長方向（Ｙ軸方向）他端部付近に局所的に形成された電荷蓄積層５２とを含む。これら電荷蓄積層５１，５２は、たとえば、多数のトラップ準位を有するシリコン窒化膜（Ｓｉ３Ｎ４膜）で構成されればよい。また、積層膜は、一方の電荷蓄積層５１と半導体基板３０との間に介在する下部絶縁膜４２と、一方の電荷蓄積層５１と制御ゲート電極５４の一端部との間に介在する上部絶縁膜４３と、他方の電荷蓄積層５２と半導体基板３０との間に介在する下部絶縁膜４４と、他方の電荷蓄積層５２と制御ゲート電極５４の他端部との間に介在する上部絶縁膜４５と、制御ゲート電極５４の中央部直下に形成された中央ゲート絶縁膜４１とを含む。これら下部絶縁膜４２，４４、上部絶縁膜４３，４５及び中央ゲート絶縁膜４１は、たとえば、シリコン酸化膜で構成されればよい。
【００２９】
制御ゲート電極５４の両側のうち一方の側には、側部絶縁膜４６及び側壁絶縁膜６１からなるサイドウォールスペーサが形成され、その他方の側には、側部絶縁膜４７及び側壁絶縁膜６２からなるサイドウォールスペーサが形成されている。
【００３０】
半導体基板３０の内部には、Ｎ型不純物拡散領域からなるＮ型ウェル領域３１が形成されている。図５に示されるように、このＮ型ウェル領域３１は、高濃度のＮ＋型不純物拡散領域からなるウェルコンタクト領域３５を介して上層配線ＷＣと電気的に接続されている。半導体基板３０のＰ型導電領域は、図５に示されるように、高濃度のＰ＋型不純物拡散領域からなる基板コンタクト領域３６を介して上層配線ＳＣと電気的に接続されている。図１の電源回路１８は、上層配線ＷＣを介してＮ型ウェル領域３１にバイアス電圧Ｖｂを印加することができ、上層配線ＳＣを介して半導体基板３０のＰ型導電領域に基板電圧Ｖｓｕｂを印加することができる。
【００３１】
また、半導体基板３０の主面近傍には、Ｎ型ウェル領域３１と接合する一対のＰ＋型不純物拡散領域３２ｍ，３２ｍ＋１が形成されている。これらＰ＋型不純物拡散領域３２ｍ，３２ｍ＋１は、制御ゲート電極５４の両側に形成され、Ｐ型チャネル電界効果トランジスタのソース領域及びドレイン領域を構成するものである。図５に示されるように、Ｐ＋型不純物拡散領域３２ｍ，３２ｍ＋１は、コンタクトプラグ（図示せず）を介して上方のビット線Ｂｍ，Ｂｍ＋１とそれぞれ電気的に接続される。図１の書き込み回路１６及び読み出し回路１７は、ビット線Ｂｍ，Ｂｍ＋１を介して、Ｐ＋型不純物拡散領域３２ｍ，３２ｍ＋１に動作モードに応じた電圧Ｖｅ，Ｖｆをそれぞれ供給することができる。
【００３２】
さらに、制御ゲート電極５４の一端部の下方には、Ｐ＋型不純物拡散領域３２ｍ＋１の先端部と接合するＮ型不純物拡散領域のポケット領域３７が形成されており、制御ゲート電極５４の他端部の下方には、Ｐ＋型不純物拡散領域３２ｍの先端部と接合するＮ型不純物拡散領域のポケット領域３８が形成されている。これらポケット領域３７，３８は、パンチスルー抑制と正孔の衝突イオン化率（衝突イオン化確率）の分布制御とを主な目的として設けられたものである。ここで、衝突イオン化とは、加速されたキャリア（電子や正孔）が格子原子と衝突することで自由電子と正孔との対（電子−正孔対）を生成する現象を意味し、生成された電子−正孔対のキャリアがさらに格子原子と衝突して電子−正孔対の生成を引き起こすアバランシェ増倍現象をも含むものである。後述するように、ポケット領域３７，３８の形成範囲とその不純物濃度とを調整することで、Ｐ＋型不純物拡散領域３２ｍ，３２ｍ＋１の形成範囲を制御することができる。これにより、書き込み動作時に、Ｐ＋型不純物拡散領域３２ｍ，３２ｍ＋１の一方（ソース領域）から他方（ドレイン領域）に向けて走行する正孔の衝突イオン化率が最大となる位置を制御することができる。
【００３３】
半導体記憶素子ＴＲ（ｎ，ｍ），ＴＲ（ｎ，ｍ＋１）は、シリコン酸化膜などの層間絶縁膜６３で被覆されている。図４（Ａ）に示されるように、この層間絶縁膜６３上に導電性の多結晶シリコン層７１とシリサイド層７２とからなる積層構造がワード線Ｗｋとして形成されている。多結晶シリコン層７１は、半導体記憶素子ＴＲ（ｎ，ｍ），ＴＲ（ｎ，ｍ＋１）の制御ゲート電極５４の上に直接形成される。シリサイド層７２は、たとえば、タングステンなどの高融点金属をシリサイド化することで形成することができる。図１の行デコーダ回路１３は、図５に示されるように、ワード線Ｗｎを介して選択メモリセルの制御ゲート電極５４にゲート電圧Ｖｇを供給する。
【００３４】
一方、図４（Ｂ）に示されるように、半導体記憶素子ＴＲ（ｎ，ｍ），ＴＲ（ｎ＋１，ｍ）間には、半導体基板３０の表層部に素子分離構造３４が介在する。この素子分離構造３４により、行方向（Ｘ軸方向）に隣接する半導体記憶素子ＴＲ（ｎ，ｍ），ＴＲ（ｎ＋１，ｍ）は、互いに電気的に分離される。素子分離構造３４は、高濃度の不純物拡散領域あるいは埋め込み絶縁膜で構成することができる。
【００３５】
次に、上記半導体記憶素子ＴＲ（１，１）〜ＴＲ（Ｎ，Ｍ−１）の製造方法について説明する。図６（Ａ）〜（Ｇ）及び図７（Ａ）〜（Ｅ）は、本実施の形態の半導体記憶素子ＴＲ（ｎ，ｍ）の製造工程を示す概略断面図である。なお、全ての半導体記憶素子ＴＲ（１，１）〜ＴＲ（Ｎ，Ｍ−１）が図６（Ａ）〜（Ｇ）及び図７（Ａ）〜（Ｅ）で示される製造工程で同時に形成される。
【００３６】
まず、図６（Ａ）に示されるように、半導体基板３０としてＰ型シリコン基板を用意する。その後、この半導体基板３０の主面（上面）を熱酸化してスルー酸化膜を形成し、次いで、フォトリソグラフィ技術を用いてこのスルー酸化膜上にレジストパターンを形成する。そして、このレジストパターンをマスクとして、リン（Ｐ）や砒素（Ａｓ）などのＮ型不純物イオンをスルー酸化膜を介して半導体基板３０の内部に注入する。その後、レジストパターンとスルー酸化膜とは除去される。注入されたＮ型不純物イオンを熱処理により活性化させることで図６（Ｂ）に示されるようなＮ型ウェル領域３１が半導体基板３０の内部に形成される。
【００３７】
次に、図６（Ｂ）の半導体基板３０の表面を熱酸化してゲート絶縁膜用の熱酸化膜４０Ｐを形成する。この熱酸化膜４０Ｐは、たとえば、希釈ウエット酸化により８００ｎｍ程度の厚みを持つように形成されればよい。次いで、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、熱酸化膜４０Ｐ上に多結晶シリコン層を１００００ｎｍ程度の厚みで成膜し、この多結晶シリコン層をフォトリソグラフィ技術とエッチング技術とを用いてパターニングする。この結果、図６（Ｃ）に示されるような制御ゲート電極５４が形成される。この制御ゲート電極５４のゲート長Ｌｇは、たとえば７０ｎｍ程度とすることができる。
【００３８】
次に、制御ゲート電極５４をマスクとして図６（Ｃ）の構造に砒素（Ａｓ）などのＮ型不純物イオンを注入する。具体的には、たとえば、数十ＫｅＶ程度の注入エネルギーで５×１０１２〜５×１０１３ｉｏｎｓ／ｃｍ２程度の範囲内のドーズ量の砒素イオンを注入すればよい。注入されたＮ型不純物イオンは、熱処理により活性化される。この結果、図６（Ｄ）に示されるように、制御ゲート電極５４の両側にポケット領域３７，３８用のＮ型不純物拡散領域３７Ｐ，３８Ｐが形成される。なお、注入されたＮ型不純物イオンの活性化は、後の熱処理工程で実行されてもよい。
【００３９】
次に、ウエットエッチングにより熱酸化膜４０Ｐのうち制御ゲート電極５４の両端部直下の部分を除去する。このとき、たとえばフッ酸（ＨＦ）溶液や緩衝フッ酸溶液を使用したウェットエッチングを実行すればよい。この結果、図６（Ｅ）に示されるように、ゲート長方向両端が浸食された酸化膜４０を形成することができる。浸食による食い込み長Ｌｃ（制御ゲート電極５４の端から酸化膜４０の端までの距離）は、たとえば１０ｎｍ程度とすることができる。エッチング条件（エッチング時間など）を調整することで食い込み長Ｌｃを制御することが可能である。
【００４０】
次に、制御ゲート電極５４の外周部及び半導体基板３０の露出部分を熱酸化して図６（Ｆ）に示されるような熱酸化膜４０Ｃを形成する。このとき、たとえば、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法により厚みが４ｎｍ程度の高晶質の熱酸化膜４０Ｃを形成すればよい。続けて、図６（Ｇ）に示されるように、減圧ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法により、図６（Ｆ）の構造上に電荷蓄積層５１，５２用のシリコン窒化膜５０を堆積させる。シリコン窒化膜５０の厚みは、たとえば７ｎｍ程度にすることができる。図６（Ｇ）に示されるように、制御ゲート電極５４の両端部下の凹部４０Ｃａ，４０Ｃｂ内にもシリコン窒化膜５０が堆積されている。
【００４１】
次に、図６（Ｇ）のシリコン窒化膜５０に対して等方性エッチングを実行して凹部４０Ｃａ，４０Ｃｂ以外のシリコン窒化膜材料を除去する。この結果、図７（Ａ）に示されるように、制御ゲート電極５４の両端部付近に電荷蓄積層５１，５２が残存する。具体的には、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）源を有するＩＣＰ型プラズマエッチング装置を用いた反応性イオンエッチングにより等方性エッチングを行うことができる。このＩＣＰ型プラズマエッチング装置は、下部電極と、この下部電極の上方に配置されるＩＣＰコイルと、ＩＣＰコイル及び下部電極にそれぞれ高周波バイアス電力を供給する高周波電源とを備えている。下部電極上には、図６（Ｇ）の構造を有するウエハが試料として配置される。たとえば、エッチングガスとして、ＣＨ２Ｆ２ガス（流量：約５０ｓｃｃｍ）、ＣＨ４ガス（流量：約２０ｓｃｃｍ）及びＯ２ガス（流量：約５０ｓｃｃｍ）を反応室に導入し、ＩＣＰコイルに供給するＲＦパワーを４５０Ｗ、下部電極に供給するＲＦパワーを０Ｗ、基板温度を５０℃、エッチング雰囲気の圧力を２０ｍＴｏｒｒとすることで上記等方性エッチングを実現することが可能である。
【００４２】
次に、たとえば減圧ＣＶＤ法により、図７（Ａ）の構造上にシリコン酸化膜を堆積させる。このとき、たとえば、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料とするＣＶＤ膜を１０ｎｍ程度の厚みで堆積させることができる。この結果、図７（Ｂ）に示されるように熱酸化膜４０ＣとＣＶＤ膜との積層体である絶縁膜４０Ｄが形成される。
【００４３】
次に、たとえば減圧ＣＶＤ法により、図７（Ｃ）に示されるように絶縁膜４０Ｄ上にシリコン窒化膜６０を堆積させる。シリコン窒化膜６０の厚みは、たとえば３０ｎｍ程度にすればよい。次に、図７（Ｃ）の構造に対して全面でエッチバックを実行し、図７（Ｄ）に示される側壁絶縁膜６１，６２を形成する。このエッチバック工程では絶縁膜４０Ｄも部分的にエッチングされる。この結果、図７（Ｄ）に示されるように、制御ゲート電極５４の一方の側には、側部絶縁膜４６及び側壁絶縁膜６１からなるサイドウォールスペーサが形成され、その他方の側には、側部絶縁膜４７及び側壁絶縁膜６２からなるサイドウォールスペーサが形成される。同時に、後のイオン注入工程に対するダメージ吸収層としての残膜４８，４９も形成される。
【００４４】
次に、制御ゲート電極５４及びサイドウォールスペーサをマスクとしてフッ化ボロン（ＢＦ２）などのＰ型不純物イオンを半導体基板３０内に注入する。具体的には、たとえば、１０ＫｅＶ程度の注入エネルギーで１０１４〜１０１５ｉｏｎｓ／ｃｍ２程度の範囲内のドーズ量のフッ化ボロンイオンを注入すればよい。続けて、アニール処理（熱処理）を実行することにより、注入されたＰ型不純物イオンは横方向に拡散し且つ活性化される。この結果、図７（Ｅ）に示されるように、制御ゲート電極５４の両側に、ソース領域及びドレイン領域を構成するＰ＋型不純物拡散領域３２ｍ，３２ｍ＋１が形成される。アニール処理としては、たとえば、酸素雰囲気下の１０００℃で１０秒程度のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を実行すればよい。あるいは、ＲＴＡに代えて、ＦＬＡ（Ｆｌａｓｈ  Ｌａｍｐ  Ａｎｎｅａｌｉｎｇ）を実行してもよい。
【００４５】
その後、図７（Ｅ）の構造上に、層間絶縁膜６３，７０、ワード線Ｗ１〜ＷＭ及びビット線Ｂ１〜ＢＭなどの上部構造を形成することで図４（Ａ）に示した半導体記憶素子ＴＲ（ｎ，ｍ）が作製される。
【００４６】
次に、上記半導体記憶装置１の動作を以下に説明する。
【００４７】
図８（Ａ），（Ｂ）は、半導体記憶装置１の書き込み動作時における選択メモリセルの半導体記憶素子ＴＲ（ｎ，ｍ）の断面図である。図８（Ａ）は、半導体記憶素子ＴＲ（ｎ，ｍ）の２つの電荷蓄積層５１，５２のうち一方の電荷蓄積層５１に対する第１の書き込み動作を例示する図であり、図８（Ｂ）は、他方の電荷蓄積層５２に対する第２の書き込み動作を例示する図である。
【００４８】
第１の書き込み動作では、図８（Ａ）に示されるように、図１の書き込み回路１６は、Ｐ＋型不純物拡散領域３２ｍ（ソース領域）にＧＮＤ電位（＝０ボルト）のソース電圧Ｖｅを印加し、Ｐ＋型不純物拡散領域３２ｍ＋１（ドレイン領域）にソース電圧よりも低い電源電圧Ｖｃｃ１（たとえば−５ボルト〜−６ボルト）のドレイン電圧Ｖｆを印加する。同時に、行デコーダ回路１３は、ワード線Ｗｎに−１ボルトのゲート電圧Ｖｇを印加する。また、バイアス電圧Ｖｂ及び基板電圧Ｖｓｕｂは共にＧＮＤ電位に固定される（Ｖｂ＝Ｖｓｕｂ＝ＧＮＤ）。これにより、ソース領域３２ｍからドレイン領域３２ｍ＋１に向けて正孔が加速され、書き込み対象である電荷蓄積層５１の直下の領域ＩＣＴで衝突イオン化を引き起こす。この正孔の衝突イオン化で発生した電子−正孔対の電子は、高エネルギー状態のホットエレクトロンであるため、下部絶縁膜４２のポテンシャル障壁を乗り越えて電荷蓄積層５１にトラップされる。これにより、半導体記憶素子ＴＲ（ｎ，ｍ）の電界効果トランジスタの閾値電圧が変化する。
【００４９】
この第１の書き込み動作の際、書き込み対象ではない非選択メモリセルについては、図９に示されるように、書き込み回路１６は、ビット線Ｂ１〜ＢｍにＧＮＤ電圧を印加し、ビット線Ｂｍ＋１〜ＢＭには電源電圧Ｖｃｃ１を印加する。このため、非選択メモリセルのソース端子とドレイン端子との間には電位差が生じない。同時に、行デコーダ回路１３は、選択ワード線Ｗｎ以外のワード線Ｗ１〜Ｗｎ−１，Ｗｎ＋１〜ＷＮに対して、電界効果トランジスタをオフ状態にするＧＮＤ電圧を印加する。
【００５０】
一方、第２の書き込み動作では、図８（Ｂ）に示されるように、図１の書き込み回路１６は、Ｐ＋型不純物拡散領域３２ｍ＋１（ソース領域）にＧＮＤ電位のソース電圧Ｖｆを印加し、Ｐ＋型不純物拡散領域３２ｍ（ドレイン領域）にソース電圧よりも低い電源電圧Ｖｃｃ２（たとえば−５ボルト〜−６ボルト）のドレイン電圧Ｖｅを印加する。同時に、行デコーダ回路１３は、ワード線Ｗｎに−１ボルトのゲート電圧Ｖｇを印加する。また、Ｖｂ＝Ｖｓｕｂ＝ＧＮＤ、である。これにより、ソース領域３２ｍ＋１からドレイン領域３２ｍに向けて正孔が加速され、書き込み対象である電荷蓄積層５２の直下の領域ＩＣＴで衝突イオン化を引き起こす。この正孔の衝突イオン化で発生した電子−正孔対の電子は、高エネルギー状態のホットエレクトロンであるため、下部絶縁膜４４のポテンシャル障壁を乗り越えて電荷蓄積層５２にトラップされる。これにより、半導体記憶素子ＴＲ（ｎ，ｍ）の電界効果トランジスタの閾値電圧が変化する。
【００５１】
この第２の書き込み動作の際、書き込み対象ではない非選択メモリセルについては、図９に示されるように、書き込み回路１６は、ビット線Ｂ１〜Ｂｍに電源電圧Ｖｃｃ２を印加し、ビット線Ｂｍ＋１〜ＢＭにはＧＮＤ電圧を印加する。このため、非選択メモリセルのソース端子とドレイン端子との間には電位差が生じない。同時に、行デコーダ回路１３は、選択ワード線Ｗｎ以外のワード線Ｗ１〜Ｗｎ−１，Ｗｎ＋１〜ＷＮに対して、電界効果トランジスタをオフ状態にするＧＮＤ電圧を印加する。
【００５２】
次に、読み出し動作について説明する。図１０（Ａ），（Ｂ）は、半導体記憶装置１の読み出し動作時における選択メモリセルの半導体記憶素子ＴＲ（ｎ，ｍ）の断面図である。選択メモリセルに対する読み出し動作は、第１の読み出し動作と第２の読み出し動作との組み合わせである。
【００５３】
第１の読み出し動作では、図１の読み出し回路１７は、図１０（Ａ）に示されるように、Ｐ＋型不純物拡散領域３２ｍ（ドレイン領域）に−２ボルトのドレイン電圧Ｖｅを印加し、Ｐ＋型不純物拡散領域３２ｍ＋１（ソース領域）にＧＮＤ電位のソース電圧Ｖｆを印加する。同時に、行デコーダ回路１３は、ワード線Ｗｎに−１．５ボルトのゲート電圧Ｖｇを印加する。ここで、Ｖｂ＝Ｖｓｕｂ＝ＧＮＤ、である。このとき、選択メモリセルの電界効果トランジスタは、オン状態となり、ソース領域３２ｍ＋１からドレイン領域３２ｍへチャネル電流を流す。
【００５４】
次に、第２の読み出し動作では、読み出し回路１７は、図１０（Ｂ）に示されるように、Ｐ＋型不純物拡散領域３２ｍ（ソース領域）にＧＮＤ電位のソース電圧Ｖｅを印加し、Ｐ＋型不純物拡散領域３２ｍ＋１（ドレイン領域）に−２ボルトのドレイン電圧Ｖｆを印加する。同時に、行デコーダ回路１３は、ワード線Ｗｎに−１．５ボルトのゲート電圧Ｖｇを印加する。ここで、Ｖｂ＝Ｖｓｕｂ＝ＧＮＤ、である。このとき、選択メモリセルの電界効果トランジスタは、オン状態となり、ソース領域３２ｍからドレイン領域３２ｍ＋１へチャネル電流を流す。
【００５５】
一方の電荷蓄積層５１のみに電子が注入されている場合には、その注入電子は、第１の読み出し動作時にソース領域３２ｍ＋１からドレイン領域３２ｍへ流れるキャリア（正孔）に対して電位障壁を下げるので、チャネル電流が流れやすくなる。逆に、第２の読み出し動作時にソース領域３２ｍからドレイン領域３２ｍ＋１へはチャネル電流が流れにくくなる。他方の電荷蓄積層５２のみに電子が注入されている場合には、その注入電子は、第２の読み出し動作時にソース領域３２ｍからドレイン領域３２ｍ＋１へ流れるキャリア（正孔）に対して電位障壁を下げるので、チャネル電流が流れやすくなる。逆に、第１の読み出し動作時にはソース領域３２ｍ＋１からドレイン領域３２ｍへはチャネル電流が流れにくくなる。双方の電荷蓄積層５１，５２に電子が注入されている場合には、第１の読み出し動作時にソース領域３２ｍ＋１からドレイン領域３２ｍへのチャネル電流が流れやすくなり、第２の読み出し動作時にもソース領域３２ｍからドレイン領域３２ｍ＋１へのチャネル電流が流れやすくなる。
【００５６】
したがって、読み出し回路１７は、第１の読み出し動作時に選択メモリセルに流れる電流値と第２の読み出し動作時に選択メモリセルに流れる電流値とを検出し、これら電流値を基準電流値と比較して選択メモリセルの状態を判定することができる。
【００５７】
次に、消去動作について説明する。図１１は、半導体記憶装置１の消去動作時における選択メモリセルの半導体記憶素子ＴＲ（ｎ，ｍ）の断面図である。図１１に示されるように、図１の書き込み回路１６は、Ｖｅ＝Ｖｆ＝Ｖｂ＝Ｖｓｕｂ＝６．５ボルトに設定し、ゲート電圧Ｖｇを−６．５ボルトに設定する。これにより、電荷蓄積層５１，５２にトラップされている電子が半導体基板３０にＦＮトンネリングするので、電荷蓄積層５１，５２の蓄積電荷が消去される。
【００５８】
図１２は、半導体記憶装置１の動作の試験結果を示すグラフである。このグラフにおいて、横軸は、選択メモリセルの４種類の状態を示し、縦軸は、各状態に対応するセル電流の測定値を正規化して得た値を任意単位（Ａ．Ｕ．：Ａｒｂｉｔｒａｒｙ  Ｕｎｉｔｓ）で示している。選択メモリセルの４種類の状態は、以下に示される通りである。
【００５９】
Ｉｎｉｔｉａｌ：電荷蓄積層５１，５２の双方に電荷が蓄積されない初期状態、
ｘ＿Ｗｒｉｔｅ：ｘ回目に電荷蓄積層５１のみに電荷が蓄積された状態、
ｘ＿Ａｌｌ：ｘ回目に電荷蓄積層５１，５２の双方に電荷が蓄積された状態、
ｘ＿Ｅｒａｓｅ：ｘ回目に電荷蓄積層５１，５２の双方から電荷が消去された状態。
【００６０】
ここで、ｘ＿Ｗｒｉｔｅの書き込み状態は、Ｖｇ＝−１Ｖ，Ｖｆ＝−６Ｖ，Ｖｅ＝Ｖｂ＝Ｖｓｕｂ＝ＧＮＤの電圧を６μ秒印加して得られた状態であり、ｘ＿Ａｌｌの書き込み状態は、Ｖｇ＝−１Ｖ，Ｖｅ＝−６Ｖ，Ｖｆ＝Ｖｂ＝Ｖｓｕｂ＝ＧＮＤの電圧を１０μ秒印加して得られた状態である。また、ｘ＿Ｅｒａｓｅの消去状態は、Ｖｇ＝−６．５Ｖ，Ｖｅ＝Ｖｆ＝Ｖｂ＝Ｖｓｕｂ＝ＧＮＤの電圧を１秒間印加して得られた状態である。セル電流の値は、選択メモリセルの各状態の際に、図１０（Ａ），（Ｂ）のバイアス条件で選択メモリセルに流れるドレイン電流（あるいはソース電流）を測定して得られた値である。
【００６１】
図１２に示されるように、１回目，２回目及び３回目において同じパターンの測定結果が繰り返し得られており、電荷保持特性（リテンション特性）が良好であることが分かる。
【００６２】
以上に説明したように実施の形態１の半導体記憶装置１は、書き込み動作時には、選択メモリセルのソース領域からドレイン領域に向けて走行する正孔の衝突イオン化により高エネルギー状態の電子（ホットエレクトロン）を発生させ、これら電子を電荷蓄積層５１，５２のいずれか一方のみに注入することができる。このため、書き込み動作時にホットエレクトロンを効率的に電荷蓄積層５１，５２のいずれか一方に注入して、各メモリセルに複数ビットの記録（多値記録）を行うことができる。しかも、各メモリセルは、電子と比べて移動度の低い正孔を多数キャリアとして利用するＰ型チャネル構造を有するため、Ｎ型チャネル構造と比べるとメモリセルの微細化に起因する短チャネル効果を抑制することが可能である。したがって、短チャネル効果を抑制しつつメモリセルの微細化を実現することができる。
【００６３】
上述したように特許文献１（特開平９−２４６４０４号公報）には、書き込み用のホットエレクトロンを生成する原理としてＢＴＢＴ（バンド間トンネリング）が提案されている。しかしながら、ＢＴＢＴを発生させるには、半導体基板の主面に垂直な方向の電界分布を制御する必要があるので、ドレイン領域の制御ゲート電極直下へのオーバラップ量をある程度確保しなければならない。よって、オーバラップ量の分だけチャネル長が短くなる。したがって、ＢＴＢＴを採用するメモリセルでは、メモリセルの微細化に伴いゲート長が短くなると、短チャネル効果が現れやすいという問題がある。また、ホットエレクトロンの生成のために、ＢＴＢＴにより発生させた電子を加速させる電界を形成することも必要であるが、ゲート長が短くなると、短チャネル効果により制御ゲート電極直下の電界を制御することが難しく、ホットエレクトロンを生成することも難しくなる。
【００６４】
これに対し、実施の形態１の半導体記憶装置１は、主にソース領域とドレイン領域間の横方向の電界を制御してドレイン領域付近で正孔の衝突イオン化を発生させる。衝突イオン化で発生した電子は、発生当初から高いエネルギー状態を有しているため、本実施の形態のメモリセルは、ＢＴＢＴを使用するメモリセルと比べると、電荷蓄積層５１，５２への電荷注入を効率良く行うことができる。
【００６５】
また、本実施の形態のメモリセルは、図８（Ａ），（Ｂ）に示されるように、Ｐ＋型不純物拡散領域３２ｍ，３２ｍ＋１よりも不純物濃度が低いＮ型のポケット領域３７，３８を有している。これらポケット領域３７，３８の不純物濃度を調整することで、ポケット領域３７とＰ＋型不純物拡散領域３２ｍ＋１との接合領域の位置、並びに、ポケット領域３８とＰ＋型不純物拡散領域３２ｍとの接合領域の位置を制御することができる。たとえば、図６（Ｄ）の工程で注入イオンのドーズ量を増やしてポケット領域３７，３８の不純物濃度を高めると、Ｐ＋型不純物拡散領域３２ｍ，３２ｍ＋１の先端部の位置はそれぞれ制御ゲート電極５４から離れる方向に後退し、逆に、図６（Ｄ）の工程で注入イオンのドーズ量を減らしてポケット領域３７，３８の不純物濃度を低くすると、Ｐ＋型不純物拡散領域３２ｍ，３２ｍ＋１の先端部の位置はそれぞれ制御ゲート電極５４に近づくこととなる。このようにしてＰ＋型不純物拡散領域３２ｍ，３２ｍ＋１の先端部の位置を調整して、正孔の衝突イオン化率の分布を最適化することができる。本実施の形態では、電荷蓄積層５１，５２の直下で正孔の衝突イオン化率が最大となるようにポケット領域３７，３８及びＰ＋型不純物拡散領域３２ｍ，３２ｍ＋１が形成されるので、電荷蓄積層５１，５２へのホットエレクトロン注入を効率的に行うことができる。
【００６６】
また、図１３に示されるように制御ゲート電極５４の両端部は、Ｐ＋型不純物拡散領域３２ｍ，３２ｍ＋１と長さＬｏｖだけオーバラップしている。電荷蓄積層５１，５２はそれぞれ当該オーバラップ領域よりもゲート長方向内側の領域に延在しているので、電子をトラップ可能な領域が広く、書き込み動作時に効率良くホットエレクトロン注入を実行することができる。また、消去動作時には、トラップされた電子を電荷蓄積層５１，５２から効率良く引き抜いて消去することもできる。
【００６７】
また、図１３に示されるように中央ゲート絶縁膜４１の厚みＴｏｘは、制御ゲート電極５４の両端部付近の積層膜の厚みＴｏｎｏよりも薄い。これにより、ゲートの制御性の向上が期待できる。また、図６（Ｅ）の工程で食い込み長Ｌｃを調整し、図６（Ｆ）の工程で制御ゲート電極５４の熱酸化量を調整することで、制御ゲート電極５４の両端部（ゲート端）での積層膜の厚みＴｏｎｏを大きくすることも可能である。これにより、電荷保持特性を向上させることができる。
【００６８】
また、本実施の形態のメモリセルでは、ホットエレクトロンを電荷蓄積層５１，５２に注入しており、上記特許文献３（特開２００２−２６１４９号公報）に記載されているＭＯＮＯＳ型不揮発性半導体メモリのようにホットホール（正孔）を窒化膜に注入することは行われない。正孔は、酸化膜を通過して窒化膜に注入される際に、当該酸化膜内にトラップ準位を形成したり、当該酸化膜と半導体基板との境界で界面準位を形成したりすることが知られている。このようなトラップ準位や界面準位に起因する酸化膜の劣化は、不揮発性半導体メモリの電荷保持特性を劣化させる。本実施の形態のメモリセルは、書き込み動作時に正孔を電荷蓄積層５１，５２に注入しないので、下部絶縁膜４２，４４の劣化を抑制することができる。
【００６９】
次に、上記実施の形態１のメモリセルの種々の変形例について説明する。
【００７０】
図１４は、実施の形態１のメモリセルの第１の変形例を示す半導体記憶素子ＴＲａ（ｎ，ｍ）の断面図である。図１４に示されるように、第１の変形例の半導体記憶素子ＴＲａ（ｎ，ｍ）では、上部絶縁膜４３，４５の厚みＴｂが下部絶縁膜４２，４４の厚みＴａよりも大きい。このため、消去動作時に、制御ゲート電極５４と電荷蓄積層５１，５２との間のトラップキャリア（電子）の授受を抑制することができる。特に、厚みの比率Ｔｂ／Ｔａを７／５以上とすることで、制御ゲート電極５４と電荷蓄積層５１，５２との間のトラップキャリア（電子）の授受を抑制して電荷蓄積層５１，５２からのトラップキャリア引き抜きを効率良く行うことが可能となる。
【００７１】
図１５は、実施の形態１のメモリセルの第２の変形例を示す半導体記憶素子ＴＲｂ（ｎ，ｍ）の断面図である。第２の変形例の半導体記憶素子ＴＲｂ（ｎ，ｍ）では、上記実施の形態の半導体記憶素子ＴＲ（ｎ，ｍ）と同様に、制御ゲート電極５４の両端部は、Ｐ＋型不純物拡散領域３２ｍ，３２ｍ＋１と長さＬｏｖだけオーバラップしており、電荷蓄積層５１，５２はそれぞれ当該オーバラップ領域よりもゲート長方向内側の領域に延在している。第２の変形例では、ブレークダウン電圧が低下しない範囲で電荷蓄積層５１，５２のゲート長方向の長さＬｃｓが大きい値に設定されている。長さＬｃｓは、図６（Ｅ）の工程でエッチング条件を調整して食い込み長Ｌｃを大きくすることで実現可能である。これにより、書き込み動作時にホットエレクトロン注入をより効率良く行うことができる。
【００７２】
図１６は、実施の形態１のメモリセルの第３の変形例を示す半導体記憶素子ＴＲｃ（ｎ，ｍ）の断面図である。第３の変形例の半導体記憶素子ＴＲｃ（ｎ，ｍ）では、電荷蓄積層５１は、Ｐ＋型不純物拡散領域３２ｍ＋１の先端部からゲート長方向にオフセット距離Ｌｏｆｔだけ離間している。同様に、電荷蓄積層５２は、Ｐ＋型不純物拡散領域３２ｍの先端部からゲート長方向にオフセット距離Ｌｏｆｔだけ離間している。オフセット距離Ｌｏｆｔは、たとえば、数ｎｍ〜１００ｎｍ程度とすることができる。このような構造では、メモリセルの微細化によりゲート長が短くなっても、実効ゲート長を確保しつつ、パンチスルーなどの短チャネル効果を抑制することができる。また、初期状態でのソース−ドレイン間のリーク電流を抑制し、メモリセル間の特性バラツキを抑制することもできる。
【００７３】
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図１７は、実施の形態２のメモリセルを構成する半導体記憶素子ＴＲｄ（ｎ，ｍ）の概略断面図である。実施の形態２の半導体記憶装置の構成は、図１７の半導体記憶素子ＴＲｄ（ｎ，ｍ）の構成を除いて、実施の形態１の半導体記憶装置１の構成と同じである。
【００７４】
図１７に示されるように、半導体記憶素子ＴＲｄ（ｎ，ｍ）は、逆Ｌ字状の電荷蓄積層５１ＬとＬ字状の電荷蓄積層５２Ｌとを有する。また、半導体記憶素子ＴＲｄ（ｎ，ｍ）は、電荷蓄積層５１Ｌの外側にサイドウォールスペーサを構成する側部絶縁膜４６Ｌ及び側壁絶縁膜６１Ｌを有し、電荷蓄積層５２Ｌの外側にはサイドウォールスペーサを構成する側部絶縁膜４７Ｌ及び側壁絶縁膜６２Ｌを有している。その他の構成は、上記実施の形態１の半導体記憶素子ＴＲ（ｎ，ｍ）の構成と同じである。
【００７５】
次に、本実施の形態の半導体記憶素子ＴＲｄ（ｎ，ｍ）の製造方法を説明する。図１８（Ａ）〜（Ｅ）は、半導体記憶素子ＴＲｄ（ｎ，ｍ）の製造工程を示す概略断面図である。
【００７６】
まず、実施の形態１の場合と同様に、図６（Ａ）〜（Ｇ）の工程が実行される。次に、次に、図６（Ｇ）のシリコン窒化膜５０に対して異方性エッチングを実行して、図１８（Ａ）に示すような電荷蓄積層５１Ｌ，５２Ｌを形成する。次いで、たとえば減圧ＣＶＤ法により、図１８（Ａ）の構造上にシリコン酸化膜を堆積させる。このとき、たとえば、ＴＥＯＳを原料とするＣＶＤ膜を１０ｎｍ程度の厚みで堆積させることができる。この結果、図１８（Ｂ）に示されるように熱酸化膜４０ＣとＣＶＤ膜との積層体である絶縁膜４０Ｅが形成される。
【００７７】
次に、たとえば減圧ＣＶＤ法により、図１８（Ｃ）に示されるように絶縁膜４０Ｅ上にシリコン窒化膜６０を堆積させる。シリコン窒化膜６０の厚みは、たとえば３０ｎｍ程度にすればよい。次に、図１８（Ｃ）の構造に対して全面でエッチバックを実行し、図１８（Ｄ）に示される側壁絶縁膜６１Ｌ，６２Ｌを形成する。この結果、図１８（Ｄ）に示されるように、制御ゲート電極５４の一方の側には、側部絶縁膜４６Ｌ及び側壁絶縁膜６１Ｌからなるサイドウォールスペーサが形成され、その他方の側には、側部絶縁膜４７Ｌ及び側壁絶縁膜６２Ｌからなるサイドウォールスペーサが形成される。同時に、後のイオン注入工程に対するダメージ吸収層としての残膜４８，４９も形成される。
【００７８】
次に、制御ゲート電極５４及びサイドウォールスペーサをマスクとしてフッ化ボロン（ＢＦ２）などのＰ型不純物イオンを半導体基板３０内に注入し、注入されたＰ型不純物イオンをアニール処理（熱処理）で拡散させ且つ活性化させる。イオン注入の条件とアニール処理の条件は、実施の形態１の製造工程の条件と同じものとすればよい。この結果、図１８（Ｅ）に示されるように、制御ゲート電極５４の両側に、ソース領域及びドレイン領域を構成するＰ＋型不純物拡散領域３２ｍ，３２ｍ＋１が形成される。
【００７９】
その後、図１８（Ｅ）の構造上に、層間絶縁膜６３、ワード線Ｗ１〜ＷＭ及びビット線Ｂ１〜ＢＭなどの上部構造を形成することで図１７（Ａ）に示した半導体記憶素子ＴＲｄ（ｎ，ｍ）が作製される。
【００８０】
以上に説明したように実施の形態２の半導体記憶素子ＴＲｄ（ｎ，ｍ）は、逆Ｌ字状の電荷蓄積層５１ＬとＬ字状の電荷蓄積層５２Ｌとを有している。これら電荷蓄積層５１Ｌ，５２Ｌは、実施の形態１の半導体記憶素子ＴＲ（ｎ，ｍ）の電荷蓄積層５１，５２と比べて、多くの注入電子をトラップすることができる。これにより、メモリセル間の書き込み特性のばらつきを抑制することができる。
【００８１】
以上、図面を参照して本発明に係る種々の実施の形態及びその種々の変形例について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、本発明は、図２に示したメモリセルアレイ１１の等価回路に限定されるものではなく、半導体記憶素子ＴＲ（１，１）〜ＴＲ（Ｎ，Ｍ−１）を用いた他の回路を構成することも可能である。また、上記実施の形態１，２の半導体記憶素子は、不揮発性メモリに適用されることが好適であるが、これに限定されるものではない。
【符号の説明】
【００８２】
１  半導体記憶装置、  １１  メモリセルアレイ、  １２  アドレスバッファ回路、  １３  行デコーダ回路、  １４  列デコーダ回路、  １５  ゲート回路、  １６  書き込み回路、  １７  読み出し回路、  １８  電源回路、  ２０  制御部、  ３０  半導体基板、  ３１  Ｎ型ウェル領域、  ３２ｍ〜３２ｍ＋２  Ｐ＋型不純物拡散領域、  ３４  素子分離構造、  ３５  ウェルコンタクト領域、  ３６  基板コンタクト領域、  ３７，３８  ポケット領域、  ４１  中央ゲート絶縁膜、  ４２，４４  下部絶縁膜、  ４３，４５  上部絶縁膜、  ４６，４７  側部絶縁膜、  ４８，４９  ダメージ吸収用残膜、  ５１，５２  電荷蓄積層、  ５４  制御ゲート電極、  ６０  シリコン窒化膜、  ６１，６２  側壁絶縁膜、  ６３，７０  層間絶縁膜、  ７１  多結晶シリコン層、  ７２  シリサイド層、  Ｂ１〜ＢＭ  ビット線、  Ｗ１〜ＷＭ  ワード線、  ＴＲ（１，１）〜ＴＲ（Ｎ，Ｍ−１）  半導体記憶素子（メモリセル）、  ＴＲａ（ｎ，ｍ），ＴＲｂ（ｎ，ｍ），ＴＲｃ（ｎ，ｍ），ＴＲｄ（ｎ，ｍ）  半導体記憶素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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