(57)【要約】【課題】回路面積の増大を抑制しながら、スプリット型不揮発性記憶装置におけるソース線を低抵抗化する。【解決手段】本実施の形態における半導体記憶装置は、浮遊ゲートの突出部を、トンネル絶縁膜を介して覆う消去ゲートを備え、消去ゲート間における基板上にはメタライズ化されたソース拡散層が形成される。制御ゲートのゲート長をＦとすると、消去ゲートのゲート長Ｌは、０．３Ｆ≦Ｌ＜０．５Ｆを満たす。【選択図】図５
2014203898.tif 000002
【特許請求の範囲】
【請求項１】
上層がメタライズされたソース拡散層と
前記ソース拡散層を挟む基板上に形成された２つのスタック構造と、
前記２つのスタック構造のそれぞれにおける前記ソース拡散層側の側壁に第１側面ゲート絶縁膜及びトンネル絶縁膜を介して形成された消去ゲートと、
を具備し、
前記２つのスタック構造のそれぞれは、浮遊ゲート及び制御ゲートを備え、
前記浮遊ゲートの前記ソース拡散層側の側面の少なくとも一部は、前記制御ゲートにおける前記ソース拡散層側の側面よりも突出した突出部を形成し、
前記突出部は前記トンネル絶縁膜を介して前記消去ゲートに覆われ、
前記制御ゲートのゲート長をＦとすると、前記消去ゲートのゲート長をＬは、
０．３Ｆ≦Ｌ＜０．５Ｆ
を満たす
半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記２つのスタック構造のそれぞれと他のスタック構造との間の基板にはドレイン拡散層が形成され、
前記２つのスタック構造のそれぞれにおける前記ドレイン拡散層側の側壁に第２側面ゲート絶縁膜を介して形成された選択ゲートを更に具備する
半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記制御ゲート、前記選択ゲート、前記消去ゲート、前記ソース拡散層、及び前記ドレイン拡散層のそれぞれは、それぞれ個別の電位に制御される
半導体記憶装置。
【請求項４】
それぞれが、突出部を有する浮遊ゲートと制御ゲートを備える２つのスタック構造を、前記突出部が対向するように形成するステップと、
前記突出部は、前記浮遊ゲートの側面の少なくとも一部が、前記制御ゲートにおける側面よりも突出した領域であり、
前記２つのスタック構造の一の前記突出部と他の前記突出部との間における基板にソース拡散層を形成するステップと、
前記２つのスタック構造及び前記ソース拡散層上にトンネル絶縁膜を介してゲート絶縁膜が形成されるステップと、
前記ゲート絶縁膜に対する自己整合的なエッチバックプロセスにより、前記トンネル絶縁膜を介して前記突出部を覆う消去ゲートと、前記ソース拡散層上の開口部を形成するステップと、
前記開口部を介して前記ソース拡散層の一部をメタライズするステップと
を具備する
半導体記憶装置の製造方法。
【請求項５】
請求項４に記載の半導体記憶装置の製造方法において、
前記２つのスタック構造のそれぞれと他のスタック構造との間の基板にドレイン拡散層を形成するステップと、
前記ゲート絶縁膜に対する自己整合的なエッチバックプロセスにより、前記２つのスタック構造のそれぞれにおける前記ドレイン拡散層側の側壁に選択ゲートを形成するステップと
を具備する
半導体記憶装置の製造方法。
【請求項６】
請求項４又は５に記載の半導体記憶装置の製造方法において、
前記制御ゲートのゲート長をＦとすると、前記消去ゲートのゲート長をＬは、
０．３Ｆ≦Ｌ＜０．５Ｆ
を満たす
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、スプリットゲート型不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ローエンド向けフラッシュ混載マイコンの開発において低コスト化、高集積化は非常に重要なファクターである。浮遊ゲートと消去用ゲートがスペーサを介して分離配置されたスプリットゲート型フラッシュメモリでは、消去に要する電圧が比較的低く、かつ負電圧を使用しない。このため、スプリットゲート型フラッシュメモリは、低容量フラッシュにおけるマクロ占有面積低減に特に有利である。
【０００３】
図１から図３を参照してスプリットゲート型フラッシュメモリの一例を説明する。
【０００４】
図１は、特開２００９−４４１６４に記載の半導体記憶装置の構造を示す断面図である（特許文献１参照）。図１を参照して、特許文献１に記載の半導体記憶装置は、浮遊ゲート９０１の上方に制御ゲート９０２が配置されたスタック構造を備える。当該スタック構造の両側には、選択ゲート９０３、消去ゲート９０４が設けられ、浮遊ゲート９０１において消去ゲート９０４に面する端部は、制御ゲート９０２における消去ゲート９０４側の端面よりも対して外方（消去ゲート９０４側）に突出した突出部９０６を形成する。この突出部９０６から絶縁膜を介して消去ゲート９０４に対し、電荷がトンネリングによって引き抜かれることでメモリセルに記録されたデータが消去される。尚、メモリとして動作する際（書き込み、読み出し、消去動作時）の対浮遊ゲートのカップリングは制御ゲート９０２に印加される電圧によって制御され得る。又、特許文献１に記載の半導体記憶装置では、ソース線９０５は消去ゲート９０４の下方の半導体基板内に、拡散層として構成されている。
【０００５】
図２は、特開２００１−８５５４３に記載の半導体記憶装置の構造を示す断面図である（特許文献２参照）。特許文献２に記載の半導体記憶は、上側が尖頭形状を示す浮遊ゲート９１１と、浮遊ゲート９１１の上方に独立に設けられた消去ゲート９１４を備える。浮遊ゲート９１１の一方の側面には、制御ゲート９１２が設けられ、他方の側面にはソース線９１２が設けられる。ソース線９１３は、浮遊ゲート９１１に対して自己整合的に埋め込まれたドープドポリシリコンのプラグ構造を示す。このような構造により、ソース拡散層９１５を単独で構成するよりもソース拡散層９１５に対する抵抗が低抵抗となり得る。
【０００６】
特許文献２に記載の半導体記憶装置は、特許文献１と同様に、独立した消去ゲート９１４を持つが、独立に制御可能な制御ゲートをもたない構造である。従って、メモリとして動作する際（書き込み、読み出し、消去動作時）の対浮遊ゲートのカップリングはソース線９１２に印加される電圧によって制御されることとなる。このため特に読み出し動作時、浮遊ゲートチャネルを十分に反転できず、この分のセルオン電流が低下することがある。
【０００７】
図３は、特開平１０−１８９７８３に記載の半導体記憶装置の構造を示す断面図である（特許文献３参照）。特許文献３に記載の半導体記憶は、浮遊ゲート９２１の上方に制御ゲート９２２が配置されたスタック構造を備える。浮遊ゲート９２１において、消去ゲート９０４に面する端部は、制御ゲート９２２におけるソース配線９２５側の端面よりも対して外方（ソース配線９２５側）に突出した突出部９２４を形成する。浮遊ゲート９２１の両側には、自己整合的にゲート構造が形成される。このゲート構造のうち、突出部９２４に隣接するゲート構造９２３は、ソース線９２５と直接接続されている。ソース線９２５は配線９２６と直結し、突出部９２４から電荷を引き抜く消去ゲートの役割を兼ねる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−４４１６４
【特許文献２】特開２００１−８５５４３
【特許文献３】特開平１０−１８９７８３
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１に記載の半導体記憶装置では、ソース線９０５と消去ゲート９０４との間に、絶縁膜９０７が設けられているため、ソース線９０５（ソース拡散層）をメタライズできない。このためソース線９０５に対する寄生抵抗が大きくなり、当該寄生抵抗によるセルオン電流が低下する恐れがある。又、ソース線電位を固定するために配置されるコンタクト数を増大する必要があるため、メモリセルアレイの面積が増加する恐れがある。
【００１０】
特許文献２に記載の半導体記憶装置では、ソース線９１３として例えばポリシリコンを埋めたプラグ構造をとっているので、メタライズしていない拡散層との比較では寄生抵抗を低減できる。しかし、ソース専用のポリシリ埋め込み工程が増加することで製造コストが増大する。又、ポリシリプラグ導入による抵抗低減は限定的であり、更なる低抵抗化が求められる。
【００１１】
特許文献３に記載の半導体記憶装置では、ソース電圧印加による電子引き抜きの改善として、スタック構造の両側に形成された側面ゲート構造が、それぞれ直接結線されたビット配線及びソース配線から電子を引き抜いている。このため、当該セル構成では消去に必要な高電圧をソース拡散層に同時に印加する必要があり、ソース拡散層でジャンクションリークが発生し消去電流が大きくなる。これにより、消去電流供給回路（チャージポンプ昇圧回路）の面積を大きくする必要性が生じ、チップコストが高くなる。
【課題を解決するための手段】
【００１２】
本実施の形態における半導体記憶装置は、浮遊ゲートの突出部を覆う消去ゲートを備え、消去ゲート間における基板上にはメタライズ化されたソース拡散層が形成される。
【００１３】
本実施の形態における半導体記憶装置の製造方法は、浮遊ゲートの突出部を覆う消去ゲートと、消去ゲート間の基板に形成されたソース拡散層上の開口部を、自己整合的なエッチバックプロセスによって形成するステップと、ソース拡散層をメタライズするステップを具備する。
【発明の効果】
【００１４】
本発明によれば、回路面積の増大を抑制しながら、スプリット型不揮発性記憶装置におけるソース線を低抵抗化することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、特許文献１に記載の半導体記憶装置の構造を示す断面図である。
【図２】図２は、特許文献２に記載の半導体記憶装置の構造を示す断面図である。
【図３】図３は、特許文献３に記載の半導体記憶装置の構造を示す断面図である。
【図４】図４は、第１の実施の形態における半導体記憶装置のメモリアレイ領域の平面構造の一例を示す平面図である。
【図５】図５は、第１の実施の形態における半導体記憶装置のメモリアレイ領域の断面構造の一例を示す断面図である。
【図６Ａ】図６Ａは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｂ】図６Ｂは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｃ】図６Ｃは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｄ】図６Ｄは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｅ】図６Ｅは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｆ】図６Ｆは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｇ】図６Ｇは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｈ】図６Ｈは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｉ】図６Ｉは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｊ】図６Ｊは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｋ】図６Ｋは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｌ】図６Ｌは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｍ】図６Ｍは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図６Ｎ】図６Ｎは、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図７】図７は、第１の実施の形態における半導体記憶装置の寸法の一例を示す断面図である。
【図８】図８は、実施の形態における半導体記憶装置の消去ゲートコンタクトの周辺領域における平面構造の一例を示す平面図である。
【図９】図９は、実施の形態における半導体記憶装置の消去ゲートコンタクトの周辺領域における断面構造の一例を示す断面図である。
【図１０】図１０は、実施の形態における半導体記憶装置のソースコンタクトの周辺領域における平面構造の一例を示す平面図である。
【図１１】図１１は、実施の形態における半導体記憶装置のソースコンタクトの周辺領域における断面構造の一例を示す断面図である。
【図１２】図１２は、第２の実施の形態における半導体記憶装置のメモリアレイ領域の断面構造の一例を示す断面図である。
【図１３Ａ】図１３Ａは、第２の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図１３Ｂ】図１３Ｂは、第２の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【図１３Ｃ】図１３Ｃは、第２の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。又、構成を区別して参照する場合は、符号に追番を付して説明する。
【００１７】
（概要）
本実施の形態における半導体記憶装置は、それぞれが独立して形成される消去ゲート及び選択ゲートを有するメモリセルが複数設けられたスプリットゲート型不揮発性記憶装置である。本実施の形態による隣接するメモリセルは、メタライズされることで低抵抗化されたソース拡散層を共有する。ソース拡散層に対するメタライズは、隣接するメモリセルの消去ゲート間に設けられた開口部を介して行われる。本実施の形態では、ゲート材料に対する自己整合的なエッチバックプロセスによって消去ゲートが形成されるとともに、当該消去ゲート間にソース拡散層をメタライズするための開口部が形成される。ゲート材料は、それぞれがソース領域側に突出部を有する２つの浮遊ゲートスタックの間に形成される。このため、ゲート材料に対するエッチバックによって形成される消去ゲートは、少なくとも突出部を覆う幅に形成され得る。レジストパターニングによる除去では、ゲート相互の露光目合わせマージンを確保するために十分な消去ゲートの幅を確保する必要があるため、メモリ面積が増大してしまう。一方、本実施の形態による半導体記憶装置によれば、エッチバックプロセスによって消去ゲートを形成しているため、消去ゲートの幅を必要最小限に小さくすることができる。従って、実施の形態による半導体記憶装置の製造方法によれば、メタライズによるソース拡散層の低抵抗化と、消去ゲート幅の縮小（メモリ面積の増大防止）を同時に実現することが可能となる。
【００１８】
１．第１の実施の形態
（メモリセルアレイ領域の構成）
図４及び図５を参照して第１の実施の形態における半導体記憶装置の構成の一例を説明する。図４は、第１の実施の形態における半導体記憶装置のメモリアレイ領域の平面構造の一例を示す平面図である。図４を参照して、半導体記憶装置は、浮遊ゲート３、制御ゲート５、選択ゲート９ｂ、消去ゲート９ａ、ソース拡散層１３、ドレイン拡散層１４によって形成され、それぞれに１ビットの情報が記録されるスプリット型不揮発性メモリセル（以下、メモリセル５００と称す）を複数具備する。図４には、一例として、ソース拡散層１３を介して行方向（Ｘ方向）に隣接する１対のメモリセル５００−１、５００−２が、列方向（Ｙ方向）に３つ設けられたメモリセルアレイが示される。
【００１９】
ソース拡散層１３を介して行方向（Ｘ方向）に隣接するメモリセル５００−１、５００−２は、当該ソース拡散層１３に介して鏡面対称構造を示し、当該ソース拡散層１３を共有する。列方向（Ｙ方向）に配列された複数のメモリセル５００−１は、列方向に延設された制御ゲート５、消去ゲート９ａ、選択ゲート９ｂ、ソース拡散層１３、及びドレイン拡散層１４を共有するとともに、それぞれ個別の浮遊ゲート３を備える。同様に、列方向に配列された複数のメモリセル５００−２は、列方向（Ｙ方向）に延設された制御ゲート５、消去ゲート９ａ、選択ゲート９ｂ、及びソース拡散層１３を共有するとともに、それぞれ個別の浮遊ゲート３及びドレイン拡散層１４を備える。ドレイン拡散層１４にはコンタクト２１が設けられ、図示しないビット線に接続される。尚、ソース拡散層１３上において、メモリセル５００−１、５００−２のそれぞれの消去ゲート９ａ間には、シリサイド１２が形成される。
【００２０】
図５は、第１の実施の形態における半導体記憶装置のメモリアレイ領域の断面構造の一例を示す断面図である。図５を参照して、図４に示すＡ−Ａ’断面構造の一例を説明する。メモリセル５００−１は、スタック構造Ｓ１によって形成され、メモリセル５００−２は、スタック構造Ｓ２によって形成される。以下では、メモリセル５００−１についてその構造の詳細を説明するが、メモリセル５００−２の構造は、ソース拡散層１３に対してメモリセル５００−１の鏡面対称構造を示すため、その説明は省略する。
【００２１】
メモリセル５００−１は、基板１上に設けられ、ゲート絶縁膜２、浮遊ゲート３、ゲート絶縁膜４、制御ゲート５、ハードマスク６、側面ゲート絶縁膜７ａ、７ｂ、トンネル絶縁膜８、消去ゲート９ａ、選択ゲート９ｂ、サイドウォール絶縁膜１０ａ、１０ｂ、シリサイド１１ａ、１１ｂ（電極）、シリサイド１１ｃ、１２、ソース拡散層１３、及びドレイン拡散層１４を具備する。
【００２２】
詳細には、基板１上にゲート絶縁膜２が設けられ、その上層には、Ｚ方向下層側から順に、浮遊ゲート３、ゲート絶縁膜４、制御ゲート５、ハードマスク６が積層されたスタック構造Ｓ１が形成される。スタック構造Ｓ１、Ｓ２の間における基板１には、ソース拡散層１３が形成され、その表面にはシリサイド１２（例示：Ｗｓｉ、ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ）が形成される。又、Ｘ方向において、スタック構造Ｓ１、Ｓ２のそれぞれを挟んでソース拡散層１３に対向する基板１内の領域（スタック構造Ｓ１、Ｓ２に隣接する他のスタックとの間の領域）には、ドレイン拡散層１４が形成される。ここで、浮遊ゲート３のソース拡散層１３側（消去ゲート９ａ側）の側面（端面）の少なくとも一部は、ゲート絶縁膜４、制御ゲート、及びハードマスク６による側面（端面）をＺ方向に延長した面よりも、Ｘ方向においてソース拡散層１３側（消去ゲート９ａ側）に突出し、突出部１００を形成する。突出部１００の水平面上には、側面ゲート絶縁膜７ａ、トンネル絶縁膜８が形成される。
【００２３】
スタック構造Ｓ１におけるソース拡散層１３側の側面には側面ゲート絶縁膜７ａが形成され、ドレイン拡散層１４側の側面には側面ゲート絶縁膜７ｂが形成される。詳細には、側面ゲート絶縁膜７ｂは、ドレイン拡散層１４側のゲート絶縁膜２上において、浮遊ゲート３、ゲート絶縁膜４、制御ゲート５、及びハードマスク６によるドレイン側の端面（以下、ドレイン側スタック側面と称す）を覆うように形成される。一方、側面ゲート絶縁膜７ａは、ソース拡散層１３側に形成された浮遊ゲート３による突出部１００上において、浮遊ゲート３、ゲート絶縁膜４、制御ゲート、及びハードマスク６によるソース側の端面（以下、ソース側スタック側面と称す）を覆うように形成される。ここで、突出部１００は、側面ゲート絶縁膜７ａをＺ方向に延長した面よりもＸ方向においてソース拡散層側（消去ゲート９ａ側）に突出している。
【００２４】
トンネル絶縁膜８は、突出部１００において側面ゲート絶縁膜７ｂによって覆われていない部分、側面ゲート絶縁膜７ａ、及びハードマスク６の少なくとも一部を覆うように形成される。又、トンネル絶縁膜８上の一部には、上部がシリサイド１１ａに覆われ、ソース側の側面がサイドウォール絶縁膜１０ａに覆われた消去ゲート９ａが形成される。消去ゲート９ａの厚さ（Ｚ方向）は、浮遊ゲート３の突出部１００を十分覆う厚さであり、かつ選択ゲート厚さ（Ｚ方向）が、ドレイン拡散層ドーパント注入突き抜けを生じない程度に厚いことが必要である。ここでは、消去ゲート９ａの厚さ（Ｚ方向）は、ゲート絶縁膜２上面から制御ゲート５上面までの厚さ（Ｚ方向）よりも厚くなるように設計される。浮遊ゲート３の突出部１００は、トンネル絶縁膜８を介して消去ゲート９ａに接続される。このため、消去ゲート９ａの厚さ（Ｘ方向）は、トンネル絶縁膜８を介して突出部１００を覆うことができれば任意に設定し得る。ただし、後述するように、スタック構造Ｓ１、Ｓ２間におけるソース拡散層１３上にシリサイド１２を形成するために、メモリセル間における消去ゲート９ａ間を開口する必要がある。このため、当該開口部を形成し得る厚さ（Ｘ方向）に消去ゲート９ａが形成されることが好ましい。又、本実施の形態では、制御ゲート５がハードマスク６で覆われ、自己整合的なエッチバックにより消去ゲート９ａが形成（薄膜化）されているためＺ方向の消去ゲート９ａの膜厚はスタック構造Ｓ１、Ｓ２よりも小さくなる。すなわち消去ゲート９ａの上面は、ハードマスク６の上面よりも低い位置となる。
【００２５】
上部がシリサイド１１ｂに覆われ、ドレイン側の側面がサイドウォール絶縁膜１０ｂに覆われた選択ゲート９ｂが、ドレイン拡散層１４側のゲート絶縁膜２上において、側面ゲート絶縁膜７ｂの一部を覆うように形成される。ここでは、選択ゲート９ｂの厚さ（Ｚ方向）は、ゲート絶縁膜２上面から制御ゲート５上面までの厚さ（Ｚ方向）よりも厚くなるように設計される。選択ゲート９ｂの厚さ（Ｘ方向）は、任意に設定し得る。
【００２６】
（動作）
次に、本実施の形態に係る半導体記憶装置の動作の一例を説明する。本実施の形態における制御ゲート５、選択ゲート９ｂ、消去ゲート９ａ、ソース拡散層１３、及びドレイン拡散層１４は、それぞれ個別の電位に制御され得る。
【００２７】
（１）書き込み動作
図５を参照して、ソース拡散層１３に対してドレイン拡散層１４を高電位とすることで、チャネルのソース側においてホットエレクトロンが得られる。このホットエレクトロンがゲート絶縁膜２を介して浮遊ゲート３に注入されることによって、メモリセル５００にデータが書き込まれた状態となる。データが書き込まれたメモリセルの浮遊ゲート３は負に帯電した状態になる。
【００２８】
（２）消去動作
制御ゲート５に所定の電圧が印加され浮遊ゲート３の突出部１００に電界が集中すると、突出部１００からトンネル絶縁膜８を介したトンネル電流により消去ゲート９ａに電子が引き抜かられる。これにより、メモリセル５００の保持するデータが消去される。
【００２９】
（３）読み出し動作
制御ゲート５に所定の電圧が印加し、制御ゲート５、ソース拡散層１３、及びドレイン拡散層１４によって構成されるトランジスタが活性化される。この際、浮遊ゲート３に注入されている電荷に応じて変化するソース−ドレイン電流の値を検出することで、メモリセル５００で保持されたデータの値が読み出される。
【００３０】
以上のように、本実施の形態における半導体記憶装置は、消去ゲート及び選択ゲートが独立して形成されたスプリット型フラッシュメモリとして動作する。尚、本実施の形態では、消去ゲート９ａとソース拡散層１３が絶縁膜で分離されていることから、消去時に生じる電流はトンネル電流のみとなるため消費電流の増大が抑制される。
【００３１】
（製造方法）
次に、図６Ａから図６Ｎを参照して、第１の実施の形態における半導体記憶装置（メモリセル５００−１、５００−２）の製造方法の一例を説明する。図６Ａから図６Ｎは、図５に示す、第１の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【００３２】
図６Ａを参照して、Ｐ型単結晶シリコンの基板１上に、下層から順に、酸化膜１０２、ゲート材料層１０３（例えばポリシリコン）、ＯＮＯ膜１０４（酸化膜／窒化膜／酸化膜）、ゲート材料層１０５（例えばポリシリコン）、窒化膜１０６が形成され、この上層にリソグラフィによるパターニングのためのフォトマスク５１が形成される。図６Ｂを参照して、フォトマスクエッチングにより、ゲート材料層１０３上の、ＯＮＯ膜１０４（酸化膜／窒化膜／酸化膜）、ゲート材料層１０５、窒化膜１０６がエッチングされ、それぞれゲート絶縁膜４、制御ゲート５、及びハードマスク６による複数のスタック構造Ｓ１、Ｓ２が形成される。この際、ゲート材料層１０３において、スタック構造Ｓ１、Ｓ２が形成された領域以外の領域は、所定の厚さのポリシリコン膜を残しエッチングされる。本実施の形態におけるスタック構造間には、ドレイン領域又はソース領域が形成されるが、本一例では、スタック構造Ｓ１、Ｓ２の間にソース拡散層１３が形成され、スタック構造Ｓ１、Ｓ２と図示しない他のスタック構造との間にドレイン拡散層１４が形成されたレイアウトが示される。
【００３３】
図６Ｃを参照して、メモリセルのソースとなる領域、すなわちスタック構造Ｓ１とＳ２の間の領域が、パターニングされたフォトマスク５２により覆われ、ドレインとなる領域がエッチングされる。この際、スタック構造Ｓ１、Ｓ２のドレイン側は、ハードマスク６に覆われているため、ドレイン領域となる領域上のゲート材料層１０３は、スタック構造Ｓ１、Ｓ２の端面に沿って除去される。
【００３４】
図６Ｄを参照して、スタック構造Ｓ１、Ｓ２の表面に例えば、ＯＮＯ膜（酸化膜／窒化膜／酸化膜）が形成され、当該ＯＮＯ膜が異方性エッチングされることにより、側面ゲート絶縁膜７ａ、７ｂが形成される。ここで、側面ゲート絶縁膜７ａは、ソース側のゲート材料層１０３上において、ゲート絶縁膜４、制御ゲート５、及びハードマスク６によるソース側スタック側面を覆うように形成される。側面ゲート絶縁膜７ｂは、ドレイン側の酸化膜１０２上において、ゲート絶縁膜４、制御ゲート５、及びハードマスク６によるドレイン側スタック側面を覆うように形成される。尚、側面ゲート絶縁膜７ａ、７ｂは、ゲート絶縁膜材料（例えば２酸化シリコン膜）により形成されれば、ＯＮＯ膜に限らず、その層数や窒化シリコン膜等との組み合わせは任意に設計し得る。
【００３５】
図６Ｅを参照して、側面ゲート絶縁膜７ａ、７ｂの周囲に酸化物層が形成され、当該酸化物層が異方性エッチング（エッチバック）されることで、側面ゲート絶縁膜７ａ、７ｂを覆うスペーサ膜６１ａ、６１ｂが形成される。ここで、スペーサ膜６１ａは、ソース側のゲート材料層１０３上において、側面ゲート絶縁膜７ａによるソース側スタック側面を覆うように形成される。スペーサ膜６１ｂは、ドレイン側の酸化膜１０２上において、側面ゲート絶縁膜７ａによるドレイン側スタック側面を覆うように形成される。
【００３６】
図６Ｆを参照して、リソグラフィにより形成されたフォトマスク５３によって、ドレイン側（図示しない他のスタック構造側）の酸化膜１０２及びスペーサ膜６１ｂが覆われ、スタック構造Ｓ１とスタック構造Ｓ２との間のゲート材料層１０３が削除されて開口部が形成される。このとき、スペーサ膜６１ａ及び側面ゲート絶縁膜７ａの厚さ（Ｘ方向）分だけソース側スタック側面より突出した領域（突出部１００）を有する浮遊ゲート３が形成される。このとき、スタック構造Ｓ１とスタック構造Ｓ２との間の領域は、マスクされずに開口部を形成する。
【００３７】
図６Ｇを参照して、スタック構造Ｓ１とスタック構造Ｓ２の間の開口部を介したイオン注入により、スタック構造Ｓ１、Ｓ２の間における基板１内にソース拡散層１３が形成される。その後、エッチングにより、スタック構造Ｓ１とスタック構造Ｓ２の間におけるスペーサ膜６１ａと、不純物が注入された酸化膜１０２が除去される。
【００３８】
図６Ｈを参照して、フォトマスク５３が除去された後、トンネル絶縁膜８の材料となる絶縁膜１０８（例えば２酸化シリコン）がスタック構造Ｓ１、Ｓ２及びその周辺領域の上（例えばウエハ全面）に形成される。ここでは、浮遊ゲート３の突出部１００の表面を覆うように絶縁膜１０８が形成される。
【００３９】
図６Ｉを参照して、リソグラフィにより形成されたフォトマスク５４によって、ソース拡散層１３側の絶縁膜１０８が覆われる。この際、スタック構造Ｓ１、Ｓ２と図示しない他のスタック構造との間の領域はマスクされず、エッチングによって当該領域の絶縁膜１０８及びスペーサ膜６１ｂが除去される。この際、図示しないロジック部に残る絶縁膜が同時に除去されることが好ましい。
【００４０】
図６Ｊを参照して、不要な絶縁膜の除去後、ウェハ全体が熱酸化される。ソース拡散層１３には高濃度の不純物が注入されているため、当該ソース拡散層１３上の絶縁膜１０８は、熱酸化により図示しないロジック部よりも厚い酸化膜２００となる。
【００４１】
図６Ｋを参照して、スタック構造Ｓ１、Ｓ２の上、及びロジック部Ｓ３に消去ゲートのゲート長に相当する厚さのゲート材料層１０９（例えばポリシリコン）が堆積される。このとき、ゲート形状を制御する目的のためゲート材料層１０９上に異なる膜素材の制御膜７０（例えば窒化シリコン）が形成されることが好ましい。ゲート上に別の膜素材の制御膜７０が形成されている場合、ゲート材料とのエッチングレート差が調整されるため、消去ゲート９ａ及び選択ゲート９ｂを矩形に近似した形状に制御することが可能である。
【００４２】
図６Ｌを参照して、ゲート材料層１０９が異方性エッチング（エッチバック）され、サイドウォール状の消去ゲート９ａ及び選択ゲート９ｂが形成される。このとき、スタック構造Ｓ１、Ｓ２の間、及びスタック構造Ｓ１、Ｓ２と図示しない他のスタック構造との間に開口部が形成される。すなわち、メモリセルアレイ全体における拡散層上に開口部が形成されるとともにサイドウォール状の消去ゲート９ａ及び選択ゲート９ｂが形成される。又、ゲート材料層１０９に対するエッチングの前に、ロジック部Ｓ３におけるゲート材料層１０９には、フォトマスク５５によるパターニングが施される。これにより、マスクされずに露出したゲート材料層１０９がエッチングされることで、ゲート絶縁膜９ｃが形成される。
【００４３】
本実施の形態では、異方性エッチングによって自己整合的に消去ゲート９ａを形成している。このため、エッチングに関するパラメータ（エッチング時間やプラズマ濃度等）や制御膜７０の厚さや材料を変更することで、消去ゲート９ａ及び選択ゲート９ｂのゲート長を所望の長さに設定することができる。すなわち、本実施の形態における製造方法によれば、マスクによるパターニングによらず、消去ゲート長や選択ゲート長を、浮遊ゲート３における突出部１００を覆うために必要な最小限の長さに設定することが可能となる。又、本実施の形態における製造方法によれば、マスクによるパターニングによらず、ゲート長の短い２つの消去ゲート９ａ間に、ソース拡散層１３を露出した構造が形成可能となる。
【００４４】
図６Ｍを参照して、本工程又は、図６Ｇから本工程までの任意の工程において、ソース拡散層１３上の絶縁膜が除去される。ここでは、本工程において、ソース拡散層１３上の酸化膜２００が除去され、開口部２０１が形成される。開口部２０１が形成された後、一般的なＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）プロセスにより、メモリセル５００におけるゲート側壁にサイドウォール絶縁膜１０ａ、１０ｂが形成されるとともに、ドレイン拡散層１４が形成される。この際、ロジック部Ｓ３におけるゲート側壁にもサイドウォール絶縁膜１０ｃが形成されるとともに、ドレイン拡散層１４ｃが形成される。詳細には、スタック構造Ｓ１、Ｓ２の間の開口部を維持しながら、側面ゲート絶縁膜７ａを覆うようにサイドウォール絶縁膜１０ａが形成され、側面ゲート絶縁膜７ｂを覆うようにサイドウォール絶縁膜１０ｂが形成される。又、スタック構造Ｓ１、Ｓ２と図示しない他のスタックとの間における基板１内にドレイン拡散層１４が形成される。一方、同工程におけるＬＤＤプロセスにより、ロジック部Ｓ３において、ゲート絶縁膜９ｃの側壁にサイドウォール絶縁膜１０ｃが形成されるとともにドレイン拡散層１４ｃが形成される。ここで、ドレイン拡散層１４上のゲート絶縁膜２はエッチングにより除去される。
【００４５】
消去ゲート９ａの下層には絶縁膜（トンネル絶縁膜８）が残るため、当該絶縁膜とサイドウォール絶縁膜１０ｂとによって、消去ゲート９ａとソース拡散層１３との間は完全に隔絶される。同様に、選択ゲート９ｂの下層には絶縁膜（トンネル絶縁膜８）が残るため、当該絶縁膜とサイドウォール絶縁膜１０ｂとによって、選択ゲート９ｂとドレイン拡散層１４との間は完全に隔絶される。すなわち、サイドウォール絶縁膜１０ａにより、消去ゲート９ａとソース拡散層１３との間の絶縁が確保され、サイドウォール絶縁膜１０ｂにより、選択ゲート９ｂとドレイン拡散層１４との間の絶縁が確保される。
【００４６】
図６Ｎを参照して、ソース拡散層１３、消去ゲート９ａ及び選択ゲート９ｂがメタライズされる。この際、ロジック部Ｓ３におけるゲート絶縁膜９ｃがメタライズされる。詳細には、例えば一般的なサリサイドプロセスにより、ソース拡散層１３、消去ゲート９ａ、選択ゲート９ｂ、ドレイン拡散層１４、１４ｃ、及びゲート絶縁膜９ｃの表面にシリサイド１２、１１ａ、１１ｂ、１１ｃ、１１ｄ、及び１１ｅが形成される。
【００４７】
以上のような工程を経て、図４及び図５に示すメモリセル５００−１、５００−２を含むメモリセルアレイと、ロジック部Ｓ３における論理素子６００（ここではＭＯＳトランジスタ）が形成される。
【００４８】
本実施の形態では、ロジック部Ｓ３の製造工程と同じ工程において、メモリセル５００におけるゲートの作成やドレイン拡散層の形成、あるいはゲート及びソースのメタライズが行われている。このためメモリセル５００を形成する工程数の増加を抑制しながら、微細ゲートの形成やゲート及びソースのメタライズが実現される。
【００４９】
図７は、第１の実施の形態における半導体記憶装置（メモリセル５００−１、５００−２）の寸法の一例を示す断面図である。ここでは、ソースを挟んで行方向（Ｘ方向）に隣接する１対のメモリセル５００−１、５００−２の寸法について説明する。
【００５０】
図７を参照して、スタック構造Ｓ１、Ｓ２のゲート長を“Ｆ”とすると、対となるスタック構造Ｓ１とスタック構造Ｓ２の間隔は“２Ｆ”以上とすることが好ましい。スタック間の間隔を“２Ｆ”以上とすることで、ソース線（ソース拡散層１３）をスタック構造Ｓ１、Ｓ２より離間して精度よく作成することが可能となる。
【００５１】
ここで、側面ゲート絶縁膜７ａの端面から突出部１００の端面までのＸ方向の長さ（突出長）“Ｄ１”は、スペーサ膜６１ａの膜厚（Ｘ方向）に依存し、その成膜プロセス世代として精度コントロール上、“０．１Ｆ”以上であることが好ましい。又、トンネル絶縁膜８の膜厚（Ｘ方向）“Ｄ２”も、同様の理由から“０．１Ｆ”以上であることが好ましい。更に、本実施の形態における消去ゲート９ａは、浮遊ゲート３の突出部１００を最低限十分覆う必要があるため、トンネル絶縁膜８の端面からの厚さ（Ｘ方向）“Ｄ３”が“０．１Ｆ”以上であることが好ましい。以上のことから、消去ゲート９ａのゲート長“Ｌ”（＝Ｄ１＋Ｄ２＋Ｄ３）は、０．３Ｆ以上に設定され得る（Ｌ≧０．３Ｆ）。すなわち、消去ゲート９ａのゲート長は、スタック構造Ｓ１、Ｓ２のゲート長（制御ゲート５のゲート長）“Ｆ”の０．３倍以上に設定され得る。
【００５２】
一方、本実施の形態におけるソース拡散層１３の幅（Ｘ方向）は、スタック構造Ｓ１、Ｓ２のゲート長と同様、“Ｆ”程度の幅が必要であるとともに、開口部２０１を確保するため、少なくとも２つの消去ゲート９ａのゲート長“２Ｌ”よりも広く設定されなければならない。すなわち、ソース拡散層１３の幅“Ｆ”は、２つの消去ゲート９ａのそれぞれの幅“Ｌ”とサイドウォール絶縁膜１０ａの幅の和よりも大きい（２Ｌ＜Ｆ）。
【００５３】
以上より、本実施の形態において浮遊ゲート３の突出部１００を最低限覆い得る消去ゲート９ａのゲート長“Ｌは、設計基本単位Ｆに対し、０．３Ｆ≦Ｌ＜０．５Ｆの関係を充足する値に設定される。
【００５４】
単純なレジストパターニングによる除去を利用して消去ゲート９ａを形成する方法では、ゲート相互の露光目合わせマージンを確保するのに十分な消去ゲート９ａの幅を確保する必要がある。このため、この方法では、微細化された近年のプロセスルール（Ｆ＝２５ｎｍ以下、例えばＦ＝１８ｎｍ）に従って、メタライズを行うための開口部２０１を形成しながら、０．３Ｆ≦Ｌ＜０．５Ｆの関係を充足する消去ゲート９ａを作成することは困難である。しかし、本実施の形態では、自己整合的なエッチバックによって消去ゲート９ａを形成しているため、エッチングレートを適切に調整することで、プロセスに関係なくソース拡散層１３のメタライズのための開口部２０１を維持しながら、０．３Ｆ≦Ｌ＜０．５Ｆの関係を充足する消去ゲート９ａを形成することができる。この結果、メモリ面積を増大することなく、ソース拡散層１３をメタライズすることができ、ソース線を大幅に低抵抗化することが可能となる。
【００５５】
（コンタクト領域の構成）
次に、図８から図１１を参照して、本実施の形態における半導体記憶装置のコンタクト領域の構造について説明する。先ず図８及び図９を参照して、本実施の形態における半導体記憶装置の消去ゲートコンタクトの周辺領域における構造を説明する。
【００５６】
図８は、実施の形態における半導体記憶装置の消去ゲートコンタクトの周辺領域における平面構造の一例を示す平面図である。図９は、実施の形態における半導体記憶装置の消去ゲートコンタクトの周辺領域における断面構造の一例を示すＢ−Ｂ’断面図である。図８及び図９を参照して、隣接する２つのメモリセル５００−１、５００−２を構成する消去ゲート９ａは、メモリセル５００から外れた所定の領域（Ｂ−Ｂ’付近の領域）において１本のゲート絶縁膜として一体化される。これにより、消去ゲート９ａにおいてコンタクト２２を接続する領域を幅広に設定することが可能となる。本実施の形態では、メモリセル５００における消去ゲート９ａの膜厚（Ｘ方向）は、非常に薄いため、メモリセル５００から外れた領域（ソース拡散層１３のない領域）において、隣接するメモリセル５００の２つ消去ゲート９ａを一体化することにより、コンタクト２３が形成され得る消去ゲート９ａ及びシリサイド１１ａ、１１ｂ（電極）の幅（Ｘ方向）を確保することができる。又、ソース拡散層１３のない領域において消去ゲート９ａを一体化しているため、当該領域におけるスタック構造Ｓ１とスタック構造Ｓ２との間隔（Ｘ方向）は、メモリセル５００が設けられた領域よりも狭くすることができる。このため、この領域では、選択ゲート９ｂ及びシリサイド１１ｂの幅（Ｘ方向）を拡張して選択ゲート用のコンタクト２３を設けることが可能となる。尚、ドレイン拡散層１４には図示しないビット線に接続されるコンタクト２１が設けられる。
【００５７】
図９を参照して、消去ゲートコンタクト領域では、ゲート絶縁膜２、浮遊ゲート３、ソース拡散層１３、シリサイド１２、ドレイン拡散層１４は形成されず、ゲート絶縁膜４、制御ゲート５、及びハードマスク６によって形成されるスタック構造Ｓ１、Ｓ２が形成される。スタック構造Ｓ１とスタック構造Ｓ２の間には、側面ゲート絶縁膜７ａ及びトンネル絶縁膜８を介して消去ゲート９ａが形成される。スタック構造Ｓ１とスタック構造Ｓ２の間には、ソース拡散層を形成する必要がないため、当該領域における消去ゲート９ａの幅（Ｘ方向）は、メモリセル５００の消去ゲート９ａに比べて広くすることができる。このため、当該領域における消去ゲート９ａ上にはシリサイド１１ａを介してコンタクト２２が形成される。
【００５８】
図１０は、実施の形態における半導体記憶装置のソースコンタクトの周辺領域における平面構造の一例を示す平面図である。図１１は、実施の形態における半導体記憶装置のソースコンタクトの周辺領域における断面構造の一例を示すＣ−Ｃ’断面図である。図１０及び図１１を参照して、隣接する２つのメモリセル５００−１、５００−２を構成する消去ゲート９ａは、メモリセル５００から外れた所定の領域（Ｃ−Ｃ’付近の領域）において、ソース拡散層１３から離隔するように延設される。この領域におけるソース拡散層１３（シリサイド１２）上にコンタクト２４を設けることで、コンタクト２４と消去ゲート９ａとの接触を回避することができる。すなわち、本実施の形態では、メモリセル５００から外れた所定の領域において、ソース拡散層１３に対するコンタクト２４の形成領域及びコンタクト２４と消去ゲート９ａとの接触マージンを確保する。
【００５９】
コンタクト２４が設けられた領域（Ｃ−Ｃ’）では、行方向（Ｘ方向）に隣り合う２つの消去ゲート９ａ間の間隔（Ｘ方向）はメモリセル領域における間隔に比べて長くなる。このため、当該コンタクト２４の列方向（Ｘ方向）に位置する２つの選択ゲート９ｂ間の間隔もメモリセル領域における間隔に比べて長くなる。図示しないビット線に接続するコンタクト２１は、当該領域ではなく、選択ゲート９ｂの間隔が、狭いメモリセル５００が形成された領域に設けられるため、ソースコンタクト領域において消去ゲート間隔が拡張されても、所要セルピッチが拡張されることはない。
【００６０】
図１１を参照して、ソースゲートコンタクト領域では、ゲート絶縁膜２、浮遊ゲート３、ドレイン拡散層１４は形成されず、ゲート絶縁膜４、制御ゲート５、及びハードマスク６によって形成されるスタック構造Ｓ１、Ｓ２が形成される。スタック構造Ｓ１とスタック構造Ｓ２の間には、側面ゲート絶縁膜７ａ及びトンネル絶縁膜８を介して消去ゲート９ａが形成される。又、ソース拡散層１３（シリサイド１２）上にはコンタクト２４が設けられる。消去ゲート９ａとソース拡散層１３の間には、ソース拡散層１３（シリサイド１２）上に設けられたコンタクト２４との接触マージンが確保される。すなわち、隣接する消去ゲート９ａ間は、メモリセル５００が設けられた領域に比べて拡張される。
【００６１】
２．第２の実施の形態
図１２から図１３Ｃを参照して、第２の実施の形態における半導体記憶装置の構成の一例を説明する。
【００６２】
（構成）
図１２は、第２の実施の形態における半導体記憶装置のメモリアレイ領域の断面構造の一例を示す断面図である。第１の実施の形態では、消去ゲート９ａのみならず選択ゲート９ｂも自己整合的なエッチバックプロセスにより形成しているが、第２の実施の形態では、消去ゲート９ａのみを自己整合的なエッチバックプロセスにより形成する。すなわち、図１２を参照して、第２の実施の形態における選択ゲート９ｂは、側面ゲート絶縁膜７ｂのみならず、スタック構造Ｓ１、Ｓ２上のトンネル絶縁膜８の一部まで覆うように形成される。選択ゲート９ｂの形状以外は、第１の実施の形態と同様である。尚、第２の実施の形態における半導体記憶装置の動作や平面構造は、選択ゲート９ｂの幅（Ｘ方向）を除き、第１の実施の形態と同様であるためその説明は省略する。
【００６３】
（製造方法）
次に、図１３Ａから図１３Ｃを参照して、第２の実施の形態における半導体記憶装置（メモリセル５００−１、５００−２）の製造方法の一例を説明する。図１３Ａから図１３Ｃは、図１２に示す、第２の実施の形態における半導体記憶装置の製造方法の一例を示す断面図である。
【００６４】
先ず、図６Ａから図６Ｋまでと同様な工程により、スタック構造Ｓ１、Ｓ２の上、及びロジック部Ｓ３に消去ゲートのゲート長に相当する厚さのゲート材料層１０９（例えばポリシリコン）が堆積される（図６Ｋ参照）。
【００６５】
図１３Ａを参照して、スタック構造Ｓ１、Ｓ２及びロジック部Ｓ３上に形成されたゲート材料層１０９の上が、フォトマスク５６、５７によりパターニングされ、マスクされずに露出したゲート材料層１０９がエッチングされる。これにより、第１の実施の形態と同様に自己整合的なエッチバックにより、少なくとも浮遊ゲート３の突出部１００を覆う厚さの消去ゲート９ａが形成されるとともに、マスクされたゲート材料が選択ゲート９ｂとして残。この際、ロジック部Ｓ３におけるゲート絶縁膜９ｃも形成される。
【００６６】
図１３Ｂを参照して、本工程又は、図６Ｇから本工程までの任意の工程において、ソース拡散層１３上の絶縁膜が除去される。ここでは、本工程において、ソース拡散層１３上の酸化膜２００が除去され、開口部２０１が形成される。開口部２０１が形成された後、一般的なＬＤＤプロセスにより、メモリセル５００におけるゲート側壁にサイドウォール絶縁膜１０ａ、１０ｂが形成されるとともに、ドレイン拡散層１４が形成され、この際、ロジック部Ｓ３におけるゲート側壁にもサイドウォール絶縁膜１０ｃが形成されるとともに、ドレイン拡散層１４ｃが形成される。
【００６７】
消去ゲート９ａの下層には絶縁膜（トンネル絶縁膜８）が残るため、当該絶縁膜とサイドウォール絶縁膜１０ｂとによって、消去ゲート９ａとソース拡散層１３との間は完全に隔絶される。同様に、選択ゲート９ｂの下層には絶縁膜（トンネル絶縁膜８）が残るため、当該絶縁膜とサイドウォール絶縁膜１０ｂとによって、選択ゲート９ｂとドレイン拡散層１４との間は完全に隔絶される。すなわち、サイドウォール絶縁膜１０ａにより、消去ゲート９ａとソース拡散層１３との間の絶縁が確保され、サイドウォール絶縁膜１０ｂにより、選択ゲート９ｂとドレイン拡散層１４との間の絶縁が確保される。
【００６８】
図１３Ｃを参照して、ソース拡散層１３、消去ゲート９ａ及び選択ゲート９ｂがメタライズされる。この際、ロジック部Ｓ３におけるゲート絶縁膜９ｃがメタライズされる。詳細には、例えば一般的なサリサイドプロセスにより、ソース拡散層１３、消去ゲート９ａ、選択ゲート９ｂ、ドレイン拡散層１４、１４ｃ、及びゲート絶縁膜９ｃの表面にシリサイド１２、１１ａ、１１ｂ、１１ｃ、１１ｄ、及び１１ｅが形成される。
【００６９】
以上のような工程を経て、図１２に示すメモリセル５００−１、５００−２を含むメモリセルアレイと、ロジック部Ｓ３における論理素子６００（ここではＭＯＳトランジスタ）が形成される。
【００７０】
以上のように、消去ゲートを浮遊ゲート／制御ゲートスタックに対する自己整合的なエッチバックプロセスにより形成することで、浮遊ゲートの突出部を覆うために十分な最小寸法の消去ゲートが得られ、行方向に隣接するメモリセル間に形成されたソース拡散層の上方に開口部を面積増加無く設けることができる。これによりソース拡散層をメタライズすることができ、制御ゲート、選択ゲート、消去ゲートがそれぞれ独立した形式のスプリットゲート型メモリセルにおいて低抵抗のソース拡散層を得られる。
【００７１】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【００７２】
１        ：基板
２        ：ゲート絶縁膜
３        ：浮遊ゲート
４        ：ゲート絶縁膜
５        ：制御ゲート
６        ：ハードマスク
７ａ、７ｂ      ：側面ゲート絶縁膜
８        ：トンネル絶縁膜
９ａ      ：消去ゲート
９ｂ      ：選択ゲート
９ｃ      ：ゲート絶縁膜
１０ａ、１０ｂ、１０ｃ    ：サイドウォール絶縁膜
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１２      ：シリサイド
１３      ：ソース拡散層
１４、１４ｃ    ：ドレイン拡散層
２１、２２、２３、２４      ：コンタクト
１００    ：突出部
２０１    ：開口部
５００    ：メモリセル
６００    ：論理素子
Ｓ１      ：スタック構造
Ｓ２      ：スタック構造
Ｓ３      ：ロジック部
【図１】
2014203898.tif 000003
【図２】
2014203898.tif 000004
【図３】
2014203898.tif 000005
【図４】
2014203898.tif 000006
【図５】
2014203898.tif 000007
【図６Ａ】
2014203898.tif 000008
【図６Ｂ】
2014203898.tif 000009
【図６Ｃ】
2014203898.tif 000010
【図６Ｄ】
2014203898.tif 000011
【図６Ｅ】
2014203898.tif 000012
【図６Ｆ】
2014203898.tif 000013
【図６Ｇ】
2014203898.tif 000014
【図６Ｈ】
2014203898.tif 000015
【図６Ｉ】
2014203898.tif 000016
【図６Ｊ】
2014203898.tif 000017
【図６Ｋ】
2014203898.tif 000018
【図６Ｌ】
2014203898.tif 000019
【図６Ｍ】
2014203898.tif 000020
【図６Ｎ】
2014203898.tif 000021
【図７】
2014203898.tif 000022
【図８】
2014203898.tif 000023
【図９】
2014203898.tif 000024
【図１０】
2014203898.tif 000025
【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
2014203898.tif 000029
【図１３Ｃ】
2014203898.tif 000030