(57)【要約】【課題】メモリのデータバス幅が取得できるゲートパルス点数の制約となることを低減すると同時に、ゲートパルスデータとモニタデータとを同じメモリに格納可能な電力変換装置の故障監視装置を提供する。【解決手段】モニタ用メモリに格納される書込みデータを書込む書込み用バッファ７６と、前記書込み用バッファに対するゲートパルスデータおよびモニタデータの書込みデータを発生する複数の書込みデータ発生回路６０，７０ａ〜７０ｎと、発生した書込みデータに対して前記書込み用バッファへの書込み処理を行うバッファアクセス回路７５と、前記電力変換装置の故障解析時にモニタ用メモリから読出されたゲートパルスデータおよびモニタデータを書込む読出し用バッファ８２と、前記モニタ用メモリへの書込みおよび読出し処理と、前記書込み用バッファおよび前記読出し用バッファに対する入出力処理とを行うアクセス制御回路９０とを備えている。【選択図】図１
2014241704.tif 000002
【特許請求の範囲】
【請求項１】
電力変換装置のゲートパスルデータおよびモニタデータをサンプリングしてモニタ用メモリに格納し、前記電力変換装置の故障解析時に前記モニタ用メモリに格納されているゲートパルスデータおよびモニタデータを原因解析に使用するため読み出すようにした電力変換装置の故障監視装置であって、
前記モニタ用メモリに格納されるゲートパルスデータおよびモニタデータをそれぞれ独立かつ並列に先入れ先出しで記憶可能な書込み用バッファと、
前記ゲートパルスデータおよびモニタデータに基づいて前記書込み用バッファに対する書込みデータを発生する複数の書込みデータ発生回路と、
各書込データ発生回路で発生した書込みデータに対して前記書込み用バッファへの書込み処理を行うバッファアクセス回路と、
前記電力変換装置の故障解析時にモニタ用メモリから読出されたゲートパルスデータおよびモニタデータを先入れ先出しで記憶可能な読出し用バッファと、
前記書込み用バッファおよび前記読出し用バッファからアクセス情報を取得して前記モニタ用メモリへの書込みおよび読出し処理と、前記書込み用バッファおよび前記読出し用バッファに対する入出力処理を行うアクセス制御回路と
を備えていることを特徴とする電力変換装置の故障監視装置。
【請求項２】
前記モニタ用メモリは、ゲートパルスデータ用領域およびモニタデータ用領域に区分された上で、前記ゲートパルスデータ用領域および前記モニタデータ用領域はリングバッファとして使用され、前記ゲートパルスデータ用領域および前記モニタデータ用領域内のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納する位置がそれぞれ定められていることを特徴とする請求項１記載の電力変換装置の故障監視装置。
【請求項３】
前記書込み用バッファは、その内部データが複数の書込みデータ発生回路の何れで発生されたデータであるかを表すタグと、前記ゲートパルスデータ又はモニタデータのデータ本体とで構成されていることを特徴とする請求項１又は２に記載の電力変換装置の故障監視装置。
【請求項４】
前記複数の書込みデータ発生回路のうち、サンプリング周期がゲートパルスと比較して遅いモニタデータ用の書込みデータ発生回路は、モニタデータが書込まれるとラッチして前記バッファアクセス回路に出力することを特徴とする請求項１から３の何れか１項に記載の電力変換装置の故障監視装置。
【請求項５】
前記複数の書込データ発生回路のうち、サンプリング周期がモニタデータと比較して速いゲートパルス用の書込データ発生回路は、一定サンプリング周期でゲートパルスデータをラッチし、そのサンプリング毎にラッチしたゲートパルスデータを前記バッファアクセス回路へ出力することを特徴とする請求項１から４の何れか１項に記載の電力変換装置の故障監視装置。
【請求項６】
前記バッファアクセス回路は、処理スケジューリング用のカウンタを備え、該カウンタは、予め決められた規則にしたがって変化し、前記カウンタの値に基づいて前記複数の書込データ発生回路を対象とするように切替えてモニタデータ又はゲートパルスデータを取込み、取込んだモニタデータやゲートパルスデータに、何れの書込みデータ発生回路のデータであるかを表すタグを付加して前記書込み用バッファへ出力することを特徴とする請求項１から５の何れか１項に記載の電力変換装置の故障監視装置。
【請求項７】
前記読出し用バッファは、前記モニタ用メモリの読出し先アドレスを入力する読出しアドレス用ＦＩＦＯと、前記モニタ用メモリから読出されたデータを記憶する読出しデータ用ＦＩＦＯとを備え、
演算処理装置が、前記モニタ用メモリの読出し先アドレスを前記読出しアドレス用ＦＩＦＯに格納し、前記モニタ用メモリに格納されたデータを前記読出しデータ用ＦＩＦＯを介して読出すことを特徴とする請求項１から６の何れか１項に記載の電力変換装置の故障監視装置。
【請求項８】
前記アクセス制御回路は、複数の書込みデータ発生回路毎にレコードポインタを備えていることを特徴とする請求項１から７の何れか１項に記載の電力変換装置の故障監視装置。
【請求項９】
前記アクセス制御回路は、前記読出しバッファからタグ付データを取得し、該タグ付データのタグから何れの書込みデータ発生回路からのデータであるかを判別し、
前記モニタ用メモリ内の該当するデータ用領域の先頭オフセットアドレスと、書込データ発生回路毎のレコードポインタとから当該モニタ用メモリの書込先アドレスを決定し、
前記タグ付データからタグを除去後、前記モニタ用メモリへ書込みを行うとともに、前記レコードポインタをモニタデータの書込み毎に、前記モニタ用メモリ内のモニタデータ用領域がリングバッファとして使用されるように変更し、
故障解析時にモニタデータの前記モニタ用メモリへの書込みを停止する場合に、当該モニタ用メモリ内の該当するデータ用領域のレコードポインタ格納位置にレコードポインタの値の書込みを行う
ことを特徴とする請求項８に記載の電力変換装置の故障監視装置。
【請求項１０】
前記アクセス制御回路は、前記読出し用バッファのアドレス用ＦＩＦＯから読出し先アドレスを取得して、前記モニタ用メモリからデータを読出し、前記読出しデータ用ＦＩＦＯへ格納することを特徴とする請求項７から９の何れか１項に記載の電力変換装置の故障監視装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換装置の故障監視装置に関し、特に、電力変換装置のゲートパルスデータ（ゲートパルスの点弧データ）およびモニタデータをモニタ用メモリに格納する場合に適用して好適なものである。
【背景技術】
【０００２】
直流電力を半導体スイッチング素子にて所定の周波数の交流電力に変換して出力するために、インバータなどの電力変換装置が用いられている。
この電力変換装置としては、図１２に示すように、正極側ラインＬｐ及び負極側ラインＬｎ間にスイッチング素子１０１ａ〜１０１ｎとスイッチング素子１０２ａ〜１０２ａを直列に接続してスイッチングアーム１０３ａ〜１０３ｎを構成し、各スイッチングアーム１０３ａ〜１０３ｎのスイッチング素子１０１ａ〜１０１ｎとスイッチング素子１０２ａ〜１０２ｎとの接続点が多相モータ１０４に接続された構成を有する。
【０００３】
各スイッチング素子１０１ａ〜１０１ｎ及び１０２ａ〜１０２ｎのゲートにはゲートドライユニット（ＧＤＵ）１０５ａ〜１０５ｎが接続され、これらゲートドライブユニット１０５ａ〜１０５ｎにゲートパルス生成部１０６ａ〜１０６ｎからのゲートパルスが供給されている。
ここで、スイッチング素子１０１ａ〜１０１ｎ及び１０２ａ〜１０２ｎは絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などの高速スイッチング素子が適用される場合が多く、ゲートパルスのパルス幅はμｓオーダーでの制御が行われている。
【０００４】
そして、電力変換装置に用いられる半導体スイッチング素子の破壊などの解析を有効に行えるようにするため、図１２に示すように、ゲートパルス生成部１０６ａ〜１０６ｎから出力されるゲートパルス及び多相モータ１０４に流れる電流を検出する電流センサ１０７から出力されるアナログ信号を故障監視装置１１に供給して蓄積し、スイッチング素子の破壊などの故障時に故障監視装置１１に蓄積されたゲートパルスデータや電流モニタデータは有力な原因解析手段となっている。
【０００５】
前述したように、ゲートパルスのパルス幅はμｓオーダーで制御が行われるため、故障監視装置１１においてμｓオーダーでのサンプリングが必要となるが、それをマイクロコンピュータのソフトウェアにより処理すると演算能力上、非常に重い負荷となってしまう。
このため、特許文献１には、ゲートパルスのサンプリング処理と蓄積処理とをハードウェアに担わせる方法が開示されている。
【０００６】
図１３は、従来の電力変換装置の故障監視装置の概略構成を示すブロック図である。
図１３において、ゲートパルス用ハードウェア部１０００には、今回ラッチ部１１１１、前回ラッチ部１１１２、コンパレータ１１１３およびクロック発生器１１１４が設けられている。そして、ゲートパルス１００のラッチ信号がμｓオーダーの間隔でクロック発生器１１１４から発生され、今回ラッチ部１１１１および前回ラッチ１１１２に供給される。また、ゲートパルス１００が今回ラッチ部１１１１および前回ラッチ１１１２に順次供給され、今回ラッチ部１１１１にてゲートパルス１００の今回値がラッチされるとともに、前回ラッチ１１１２にてゲートパルス１００の前回値がラッチされる。そして、今回ラッチ部１１１１および前回ラッチ１１１２にてそれぞれラッチされたゲートパルス１００の今回値および前回値はコンパレータ１１１３にて比較され、ゲートパルス１００の今回値および前回値に差異が検出されると、ゲートパルス１００の今回値が２ポートメモリ１１２０にゲートパルスデータとして格納される。
【０００７】
一方、サンプリング周期が数１００μｓオーダーの各種モニタ信号１１２は、ＣＰＵ１１２１のソフトウェア処理にて２ポートメモリ１１２０に他ポートを介してモニタデータとして格納される。そして、故障検知信号１１１がＣＰＵ１１２１に入力されると、２ポートメモリ１１２０に格納されたゲートパルスデータやモニタデータがＣＰＵ１１２１にて読出され、これらのゲートパルスデータやモニタデータが電力変換装置の故障の原因解析に使用される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−６５８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、電力変換装置においては、図１２に示すように、多相モータや、マルチレベルインバータ、電力変換容量増のためのインバータ多重運転等のようにゲートパルス点数が多いアプリケーションは多い。ところが、図１３に示す故障監視装置において、モニタ用メモリとして市販メモリを使用する場合が多いが、市販メモリのデータバス幅は８ｂｉｔや１６ｂｉｔ等の制約があり、ハードウェアでゲートパルスのサンプリングと蓄積を行う場合、市販メモリのデータバス幅が取得できるゲートパルス点数の制約となるという未解決の課題がある。
【００１０】
また、データの同期性のために、ハードウェアでサンプリングと蓄積を行うゲートパルスデータとソフトウェアで蓄積を行うモニタデータを、同じモニタ用メモリに格納する場合、ハードウェアの格納動作に関わらずソフトウェアの格納処理を行うためには、マルチポートメモリのような特殊なメモリが必要となっているが、そのようなメモリは一般に高価で、メモリ容量も小さいという未解決の課題がある。
【００１１】
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、市販メモリで一般的なシングルポートのメモリを使用してハードウェアでゲートパルスのサンプリング及び蓄積を行う場合に、メモリのデータバス幅が取得できるゲートパルス点数の制約となることを低減すると同時に、ハードウェアでサンプリングと蓄積を行うゲートパルスデータとソフトウェアで蓄積を行うモニタデータとを同じメモリに格納することが可能な電力変換装置の故障監視装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明に係る電力変換装置の故障監視装置における第１の態様は、電力変換装置のゲートパスルデータおよびモニタデータをサンプリングしてモニタ用メモリに格納し、前記電力変換装置の故障解析時に前記モニタ用メモリに格納されているゲートパルスデータおよびモニタデータを原因解析に使用するため読み出すようにした電力変換装置の故障監視装置である。そして、前記モニタ用メモリに格納されるゲートパルスデータおよびモニタデータをそれぞれ先入れ先出しで記憶可能な書込み用バッファと、前記ゲートパルスデータおよびモニタデータに基づいて前記書込み用バッファに対する書込みデータを発生する複数の書込みデータ発生回路と、各書込みデータ発生回路で発生した書込みデータに対して前記書込み用バッファへの書込み処理を行うバッファアクセス回路と、前記電力変換装置の故障解析時にモニタ用メモリから読出されたゲートパルスデータおよびモニタデータを先入れ先出しで記憶可能な読出し用バッファと、前記書込み用バッファおよび前記読出し用バッファからアクセス情報を取得して前記モニタ用メモリへの書込みおよび読出し処理と、前記書込み用バッファおよび前記読出し用バッファに対する入出力処理を行うアクセス制御回路とを備えている。
【００１３】
また、本発明に係る電力変換装置の故障監視装置における第２の態様は、前記モニタ用メモリが、ゲートパルスデータ用領域およびモニタデータ用領域に区分された上で、前記ゲートパルスデータ用領域および前記モニタデータ用領域はリングバッファとして使用され、前記ゲートパルスデータ用領域および前記モニタデータ用領域内のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納する位置がそれぞれ定められている。
【００１４】
また、本発明に係る電力変換装置の故障監視装置における第３の態様は、前記書込み用バッファが、その内部データが複数の書込みデータ発生回路の何れで発生されたデータであるかを表すタグと、前記ゲートパルスデータ又はモニタデータのデータ本体とで構成されている。
また、本発明に係る電力変換装置の故障監視装置における第４の態様は、前記複数の書込みデータ発生回路のうち、サンプリング周期がゲートパルスと比較して遅いモニタデータ用の書込みデータ発生回路が、モニタデータが書込まれるとラッチして前記バッファアクセス回路に出力する構成とされている。
【００１５】
また、本発明に係る電力変換装置の故障監視装置における第５の態様は、前記複数の書込データ発生回路のうち、サンプリング周期がモニタデータと比較して速いゲートパルス用の書込データ発生回路が、一定サンプリング周期でゲートパルスデータをラッチし、そのサンプリング毎にラッチしたゲートパルスデータを前記バッファアクセス回路へ出力する構成とされている。
【００１６】
また、本発明に係る電力変換装置の故障監視装置における第６の態様は、前記バッファアクセス回路が、処理スケジューリング用のカウンタを備え、該カウンタは、予め決められた規則にしたがって変化し、前記カウンタの値に基づいて前記複数の書込データ発生回路を対象とするように切替えてモニタデータ又はゲートパルスデータを取込み、取込んだモニタデータやゲートパルスデータに、何れの書込みデータ発生回路のデータであるかを表すタグを付加して前記書込み用バッファへ出力する構成とされている。
【００１７】
また、本発明に係る電力変換装置の故障監視装置における第７の態様は、前記読出し用バッファが、前記モニタ用メモリの読出し先アドレスを入力する読出しアドレス用ＦＩＦＯと、前記モニタ用メモリから読出されたデータを記憶する読出しデータ用ＦＩＦＯとを備え、演算処理装置が、前記モニタ用メモリの読出し先アドレスを前記読出しアドレス用ＦＩＦＯに格納し、前記モニタ用メモリに格納されたデータを前記読出しデータ用ＦＩＦＯを介して読出す構成とされている。
また、本発明に係る電力変換装置の故障監視装置における第８の態様は、前記アクセス制御回路が、複数の書込みデータ発生回路毎にレコードポインタを備えている。
【００１８】
また、本発明に係る電力変換装置の故障監視装置における第９の態様は、前記アクセス制御回路は、前記読出しバッファからタグ付データを取得し、該タグ付データのタグから何れの書込みデータ発生回路からのデータであるかを判別し、前記モニタ用メモリ内の該当するデータ用領域の先頭オフセットアドレスと、書込データ発生回路毎のレコードポインタとから当該モニタ用メモリの書込先アドレスを決定し、前記タグ付データからタグを除去後、前記モニタ用メモリへ書込みを行うとともに、前記レコードポインタをモニタデータの書込み毎に、前記モニタ用メモリ内のモニタデータ用領域がリングバッファとして使用されるように変更し、故障解析時にモニタデータの前記モニタ用メモリへの書込みを停止する場合に、当該モニタ用メモリ内の該当するデータ用領域のレコードポインタ格納位置にレコードポインタの値の書込みを行う。
また、本発明に係る電力変換装置の故障監視装置における第１０の態様は、前記アクセス制御回路が、前記読出し用バッファのアドレス用ＦＩＦＯから読出し先アドレスを取得して、前記モニタ用メモリからデータを読出し、前記読出しデータ用ＦＩＦＯへ格納する。
【発明の効果】
【００１９】
本発明によれば、市販メモリで一般的なシングルポートのメモリで、ハードウェアでゲートパルスのサンプリングと蓄積を行う場合に、メモリのデータバス幅が取得できるゲートパルス点数の制約となることを低減すると同時に、ハードウェアでサンプリングと蓄積を行うゲートパルスデートとソフトウェアで蓄積を行うモニタデータとを同じメモに格納することが可能となり、さらにハードウェアのサンプリングと蓄積動作のタイミングを考慮せずにモニタデータの蓄積処理を行うソフトウェアを作成することができる。
【００２０】
また、本発明では、モニタデータやパルスデータの書込み用バッファを１つのＦＩＦＯで構成することができ、構成を簡易化することができる。すなわち、ゲートアレイやＦＰＧＡで提供される内蔵メモリ（ＲＡＭやＦＩＦＯメモリ等）は固定サイズであることが一般的である。ＦＩＦＯの本数が多い場合、個々のＦＩＦＯに個別のサイズ（深さ）とすることは困難で、ゲートアレイやＦＰＧＡの内蔵メモリ（ＲＡＭやＦＩＦＯメモリ等）を無駄に使用することになる。本発明ではこの点を防止することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態に係る電力変換装置の故障監視装置の書込み部の概略構成を示すブロック図である。
【図２】本発明の第１実施形態の具体的構成を示すブロック図である。
【図３】図２のＷＤ−ＦＩＦＯ７６のデータ構成を示す説明図である。
【図４】図２のモニタ用ＲＡＭ９５の内部構成を示すブロック図である。
【図５】図２のモニタデータＦＩＦＯ書込みデータ発生回路６０の動作を示すフローチャートである。
【図６】図２のゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｎの動作を示すフローチャートである。
【図７】図２のＦＩＦＯアクセス回路７５によるモニタ用ＲＡＭ９５への書込み動作時のスケジューリング方法を示す図である。
【図８】図２のＦＩＦＯアクセス回路７５の動作を示すフローチャートである。
【図９】図２のＲＡＭアクセス制御回路９０の動作を示すフローチャートである。
【図１０】第１の実施形態における各部の動作サイクルを説明する図である。
【図１１】第１の実施形態におけるＦＩＦＯアクセス回路及びＲＡＭアクセス制御回路９０の処理能力を説明する図である。
【図１２】本発明の一実施形態に係る故障監視装置が適用される電力変換装置の概略構成を示すブロック図である。
【図１３】従来の電力変換装置の故障監視装置の概略構成を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態に係る電力変換装置の故障監視装置について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る電力変換装置の故障監視装置におけるデータ書込部の概略構成を示すブロック図である。
本実施形態では、前述した図１２に示す電力変換装置の故障監視装置１１のデータ書込部が、図１に示すように、前述した電力変換装置の負荷電流のアナログ入力モニタデータであるモニタデータが入力されるモニタデータ書込みデータ発生回路６０と、電力変換装置の各スイッチング素子へのゲートパルスデータが個別に入力されるゲートパルス書込みデータ発生回路７０ａ〜７０ｎとを備えている。
【００２３】
また、データ書込部は、モニタデータ書込みデータ発生回路６０およびゲートパルス書込みデータ発生回路７０ａ〜７０ｎの書込みデータが入力されて先入れ先出しのＦＩＦＯバッファ７６に出力するＦＩＦＯアクセス回路７５と、ＦＩＦＯバッファ７６から出力される書込みデータをモニタ用メモリとしてのモニタ用ＲＡＭ９５に書込むアクセス制御回路９０とを備えている。
【００２４】
なお、モニタデータ書込みデータ発生回路６０は、後述するＣＰＵ２１からゲートパルスデータに比較して遅いモニタデータが書込まれるとラッチし、ラッチしたモニタデータをＦＩＦＯアクセス回路７５へ出力する。ゲートパルスデータ書込みデータ発生回路７０ａ〜７０ｎのそれぞれは、一定サンプリング周期（例えば１ｕｓ）でゲートパルスデータをラッチし、そのサンプリング毎に無条件でモニタ用ＲＡＭ９５へ格納するため、ラッチしたゲートパルスデータをＦＩＦＯアクセス回路７５へ出力する。
【００２５】
そして、ＦＩＦＯアクセス回路７５は、書込みデータ発生回路６０および７０ａ〜７０ｎからのモニタデータおよびゲートパルスデータが入力されると、図３に示すように、入力されるモニタデータおよびゲートパルスデータに当該モニタデータおよびゲートパルスデータを出力した書込みデータ発生回路を表すタグを付加した書込みデータを生成し、生成した書込みデータをＦＩＦＯバッファ７６に出力する。
ＲＡＭアクセス制御回路９０は、バッファ７６に格納されているタグを付加した書込みデータを読込み、タグに基づいて何れの書込データ発生回路からの書込みデータであるかを判別するとともに、モニタ用ＲＡＭ９５の書込アドレスを生成してタグを除去した書込みデータをモニタ用ＲＡＭ９５に書込む。
【００２６】
図２は、本発明の第１実施形態に係る電力変換装置の故障監視装置の概略構成を示すブロック図である。
本実施形態による前述した図１２に示す故障監視装置１１には、図２に示すような、ＣＰＵ２１、モニタ用ＬＳＩ３０およびモニタ用ＲＡＭ９５が設けられている。そして、ＣＰＵ２１は、データバス２１３を介してレジスタ４０、５０、モニタデータＦＩＦＯ書込みデータ発生回路６０、読出しアドレス用ＦＩＦＯ８１および読出しデータ用ＦＩＦＯ８２と接続されている。
【００２７】
また、故障監視装置１１では、前述した図１２の各種センサからのアナログ信号が各種モニタ信号１１２としてＣＰＵ２１に入力されるとともに、図１２のスイッチング素子１０１ａ〜１０１ｎ、１０２ａ〜１０２ｎを駆動するゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎがモニタ用ＬＳＩ３０に入力されるように構成されている。
【００２８】
ここで、図１２のスイッチング素子１０１ａ〜１０１ｎ、１０２ａ〜１０２ｎを駆動するゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎはＮ（Ｎは２以上の整数）個の組に分けられ、例えば、ゲートパルスＧＰａはゲートパルスＧＰ０〜ＧＰ１５、ゲートパルスＧＰｂはゲートパルスＧＰ１６〜ＧＰ３１、ゲートパルスＧＰｎはゲートパルスＧＰ１６×（ｎ−１）〜ＧＰ１６×（ｎ−１）＋１５から構成することができる。また、モニタ用ＲＡＭ９５は、故障が発生するたびに切り替えて使用できるようにページに区分され、各ページはゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎおよびモニタデータごとに領域が区分されている。
【００２９】
図４は、図２のモニタ用ＲＡＭ９５の内部構成を示すブロック図である。
図４において、モニタ用ＲＡＭ９５の内部はページＰ１〜Ｐ４毎に領域９５１〜９５４に区分され、故障が発生するたびにページＰ１〜Ｐ４を切り替えて使用できるように構成されている。そして、モニタ用ＲＡＭ９５の各領域９５１〜９５４の先頭には、ページトップアドレスＰＴ1〜ＰＴ4がそれぞれ付与されている。
【００３０】
そして、各領域９５１〜９５４は、ゲートパルスＧＰａ、ＧＰｂ、ＧＰｃ、ＧＰｄにそれぞれ対応したゲートパルスデータ用領域９５１７ａ、９５１７ｂ、９５１７ｃ、９５１７ｄおよびモニタデータ用領域９５１６に区分され、ゲートパルスデータ用領域９５１７ａ〜９５１７ｄおよびモニタデータ用領域９５１６の先頭には、トップオフセットアドレスＧＯＦa〜ＧＯＦｄ、ＭＯＦがそれぞれ付与されている。
【００３１】
また、ゲートパルスデータ用領域９５１７ａ〜９５１７ｄおよびモニタデータ用領域９５１６はリングバッファとしてそれぞれ使用され、ゲートパルスデータ用領域９５１７ａ〜９５１７ｄおよびモニタデータ用領域９５１６のどのオフセットアドレスが最新または最古のデータであるかを指し示すレコードポインタを格納するためのレコードポインタオフセットアドレスＧＲＰＯＦa〜ＧＲＰＯＦｄ、ＭＲＰＯＦがそれぞれ定められている。
【００３２】
そして、図２のモニタ用ＬＳＩ３０には、モニタデータについてのモニタ用ＲＡＭ９５への書込みデータ６３４を先入れ先出しで入力する書込みデータ用ＦＩＦＯ（ＷＤ−ＦＩＦＯ）６２、Ｎ個の組に分けられゲートパルスデータについてのモニタ用ＲＡＭ９５の書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎを先入れ先出しでそれぞれ入力する書込みデータ用ＦＩＦＯ（ＷＤ−ＦＩＦＯ）７６、モニタ用ＲＡＭ９５の読出し先アドレス８４３を入力する読出しアドレス用ＦＩＦＯ（Ａ−ＦＩＦＯ）８１およびモニタ用ＲＡＭ９５から読出された読出しデータ８４６を記憶する読出しデータ用ＦＩＦＯ（ＲＤ−ＦＩＦＯ）８２が設けられている。
【００３３】
また、モニタ用ＬＳＩ３０には、ＣＰＵ２１から入力されたモニタデータをラッチしてモニタ用ＲＡＭ９５への書込みデータ６３４としてＦＩＦＯアクセス回路７５へ出力するモニタデータＦＩＦＯ書込みデータ発生回路６０、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎをそれぞれサンプリングして得られたゲートパルスデータをモニタ用ＲＡＭ９５の書込みデータ７３４ａ、７３４ｂ、・・・、７３４ｎとして出力するゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎが設けられている。
【００３４】
なお、モニタデータＦＩＦＯ書込みデータ発生回路６０およびゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、それぞれ独立かつ並列に動作することができる。
具体的には、モニタデータＦＩＦＯ書込みデータ発生回路６０は、センサ信号のＡＤ変換結果等のモニタデータがＣＰＵ２１から書込まれると、そのモニタデータをラッチするとともに、データフラグ６３１として「有」を出力する。
【００３５】
また、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ、７０ｂ、・・・、７０ｎは、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎを一定サンプリング周期でそれぞれラッチし、ラッチされたゲートパルスデータのサンプリング毎にモニタ用ＲＡＭ９５への格納が必要かを判定することができる。そして、モニタ用ＲＡＭ９５にゲートパルスデータを格納する場合、データフラグ７３１ａ〜７３１ｎとして「有」を出力する。
さらに、モニタ用ＬＳＩ３０には、各ＦＩＦＯ書込データ発生回路６０、７０ａ〜７０ｎから出力されるデータフラグ６３１、７３１ａ〜７３１ｎと書込みデータ６３４、７３４ａ〜７３４ｎが入力されるＦＩＦＯアクセス回路７５が設けられている。
【００３６】
このＦＩＦＯアクセス回路７５は、内部に処理スケジューリング用のステップ番号カウンタ７５１を備えている。このステップ番号カウンタ７５１は、図７に示すように、予め決められた規則に従い一定周期毎にサイクリックにステップ番号ｓｔｅｐ０〜ｓｔｅｐ４と変化する。このステップ番号の値によってモニタデータＦＩＦＯ書込データ発生回路６０からの取込み処理、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａからの取込み処理、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ｂからの取込み処理、・・・ゲートパルスＦＩＦＯ書込データ発生回路７０ｎからの取込み処理のように処理対象の切換えが行われて行く。この処理対象となる頻度は全てのＦＩＦＯ書込みデータ発生回路で平等とする場合に限らず、ＦＩＦＯ書込データ発生回路毎に重み付けして処理頻度を異なるようにしてもよい。
【００３７】
このＦＩＦＯアクセス回路７５では、モニタデータＦＩＦＯ書込みデータ発生回路６０のデータフラグ６３１が「有」であるときに、ラッチされているモニタデータを書込みデータ６３４として取り込む。そして、取り込んだ書込みデータ６３４にモニタデータＦＩＦＯ書込みデータ発生回路６０を表すタグを付加して書込みデータ６１１として書込み用バッファとしてのＷＤ−ＦＩＦＯ７６へ出力する。
【００３８】
また、ＦＩＦＯアクセス回路７５では、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｎのデータフラグ７３１ａ〜７３１ｎが「有り」の場合に、書込みデータ７３４ａ〜７３４ｎを取り込む。そして、取り込んだ書込データ７３４ａ〜７３４ｎにゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｎを表すタグを付加して書込データ７５１としてＷＤ−ＦＩＦＯ７６へ出力する。
【００３９】
ＷＤ−ＦＩＦＯ７６の各ワードは、図３のデータ構成に示すように、モニタデータやゲートパルスデータの書込データと何れのＦＩＦＯ書込みデータ発生回路６０、７０ａ〜７０ｎのデータであるかを表すタグで構成されている。
ＷＤ−ＦＩＦＯ７６では、タグ付書込みデータが書込まれると、フラグＦＩＦＯＦＧ６４１として「有」をアクセス制御回路としてのＲＡＭアクセス制御回路９０に出力し、ＲＡＭアクセス制御回路９０から読出指令となるＦＩＦＯ−ＲＤ６４２が入力されたときにタグ付書込データをＲＡＭアクセス制御回路９０に出力する。
また、モニタＬＳＩ３０は、モニタ用ＲＡＭ９５の読出し先アドレス８４３を入力する読出しアドレス用ＦＩＦＯ（Ａ−ＦＩＦＯ）８１およびモニタ用ＲＡＭ９５から読出された読出しデータ８４６を記憶する読出しデータ用ＦＩＦＯ（ＲＤ−ＦＩＦＯ）８２が設けられている。
【００４０】
ＲＡＭアクセス制御回路９０は、モニタ用ＲＡＭ９５への書込み時にはＷＤ−ＦＩＦＯ７６から書込みデータを取得して、ＲＡＭアクセス制御回路９０内にてモニタ用ＲＡＭ９５への書込み先アドレスを決定し、モニタ用ＲＡＭ９５へ書き込む。モニタ用ＲＡＭ９５からの読出し時は、Ａ−ＦＩＦＯ８１からモニタ用ＲＡＭ９５の読出し先アドレスを取得し、読み出したデータをＲＤ−ＦＩＦＯ８２へ格納する。
ＲＡＭアクセス制御回路９０は、モニタデータおよびゲートパルスデータの書込み先アドレスをそれぞれ算出するために使用されるレコードポインタＭＲＰおよびＧＲＰa、ＧＲＰb、・・・、ＧＲＰnがそれぞれ格納される領域９６１および９７１ａ、９７１ｂ、・・・、９７１ｎが設けられている。
【００４１】
（モニタデータ格納処理）
ＲＡＭアクセス制御回路９０は、ＷＤ−ＦＩＦＯ７６のフラグＦＩＦＯＦＧが「有」の場合に、ＷＤ−ＦＩＦＯ７６から書込データ６４４を取得し、書込データ６４４のタグがモニタデータＦＩＦＯ書込データ発生回路６０のデータであれば、ＲＡＭアクセス制御回路９０内のモニタデータ用領域のトップオフセットアドレスＭＯＦとＭＲＰからモニタ用ＲＡＭ９５の書込み先アドレスを決定し、モニタ用ＲＡＭ９５へ書込みデータを書込む。レコードポインタＭＲＰの変更処理は、モニタ用ＲＡＭ９５の書込み毎に行われ、図４のモニタ用ＲＡＭ９５のモニタデータ用領域９５１６がリングバッファとなるように変更される。
故障検知信号が受信されモニタデータのモニタ用ＲＡＭ９５への格納が停止される場合には、モニタ用ＲＡＭ９５のモニタデータ用領域９５１６のレコードポインタ格納位置のオフセットアドレスＭＲＰＯＦへ領域９６１のレコードポインタＭＲＰの値を書込む。
【００４２】
（ゲートパルスデータ格納処理）
ＲＡＭアクセス制御回路９０は、ＷＤ−ＦＩＦＯ７６のフラグＦＩＦＯＦＧが「有」の場合に、書込みデータ６４４を取得し、取得した書込みデータのタグがゲートパルスＦＩＦＯ書込みデータ発生回路のデータであれば、ＲＡＭアクセス制御回路９０内の領域９７１ａのレコードポインタＧＲＰａと図４のモニタ用ＲＡＭ９５内のゲートパルストップオフセットアドレスＧＯＦａとからモニタ用ＲＡＭ９５の書込み先アドレスを決定し、モニタ用ＲＡＭ９５へ書込む。レコードポインタＧＲＰａの変更処理は、モニタ用ＲＡＭ９５の書込み毎に行われ、図４のモニタ用ＲＡＭ９５のゲートパルス用領域がリングバッファとなるように変更される。
【００４３】
故障検知信号が受診されゲートパルスデータのモニタ用ＲＡＭ９５への格納が停止される場合には、モニタ用ＲＡＭ９５のゲートパルスデータＧＰａ用領域９５１７ａのレコードポインタ格納位置のオフセットアドレスＧＲＰＯＦａへレコードポインタＧＲＰａの値を書込む。ゲートパルスＦＩＦＯ書込みデータ発生回路７０ｂ〜７０ｎについても、同様のことが行われる。
【００４４】
また、モニタ用ＬＳＩ３０は、モニタ用ＲＡＭ９５へのデータの書込みの実行（ＲＵＮ）または停止（ＳＴＯＰ）を指定するレジスタ４０、データの書込み時や読出し時にモニタ用ＲＡＭ９５のどのページを使用するかを指定するレジスタ５０、レジスタ４０からの指定を遅延させてＲＡＭアクセス制御回路９０に伝える遅延回路４１を備えている。
次に、上記実施形態の動作をモニタデータＦＩＦＯ書込みデータ発生回路６０で実行する書込みデータ発生処理、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｎで実行する書込みデータ発生処理、ＦＩＦＯアクセス回路７５で実行するデータ書込み処理およびＲＡＭアクセス制御回路９０で実行する書込処理を伴って説明する。
【００４５】
先ず、モニタデータはＣＰＵ２１から２００ｕｓ周期で１００Ｗ連続書込みされ、ゲートパルスデータは、図４に示すように、ａ〜ｄの４群あり、ゲートパルスデータａ〜ｄは１ｕｓ周期でサンプリングされる場合を例にとる。ＣＰＵ２１のモニタデータ１００Ｗ書込みとは、１００ｎｓ／１Ｑｗｏｒｄ間隔で１００ｗｏｒｄ分を約１０ｕｓ間に書込むようなゲートパルスデータａ〜ｄ側の動作状況を考慮しないバースト状の書込処理を意味する。
【００４６】
そして、モニタデータＦＩＦＯ書込データ発生回路６０では、図５に示すデータ書込み処理を実行する。このデータ書込み処理は、先ず、ステップＳ６０１で、レジスタ４０の内容ＭＮＴＯＰＥが実行（ＲＵＮ）であるか停止（ＳＴＯＰ）であるかを判定し、停止であるときには内容ＭＮＴＯＰＥが実行となるまで待機し、内容ＭＮＴＯＰＥが実行となるとモニタデータの蓄積動作の開始と判断してステップＳ６０２に移行する。
【００４７】
このステップＳ６０２では、モニタデータＦＩＦＯ書込みデータ発生回路６０を対象とするＣＰＵ−ＷＲ信号２１１がアクティブかどうかを判断する。そして、ＣＰＵ−ＷＲ信号２１１がアクティブの場合にはステップＳ６０３に移行し、モニタデータＦＩＦＯ書込みデータ発生回路６０は、ＣＰＵ２１から送られたモニタデータをラッチしてからステップＳ６０４に移行する。
【００４８】
このステップＳ６０４では、データフラグ６３１を「有」にセットし、次いで、ステップＳ６０５に移行して、ＦＩＦＯアクセス回路７５がラッチしたモニタデータを取込んだか否かを判定し、モニタデータが取込まれていない場合にはこれが取込まれるまで待機し、モニタデータが取込まれたときにはステップＳ６０６に移行する。
このステップＳ６０６では、モニタデータの１００ワード分の処理が終わったかどうかを判断し、モニタデータの１００ワード分の処理を終わっていない場合には、ステップＳ６０２に戻って以上の処理を繰り返し、モニタデータの１００ワード分の処理が終わった場合にはステップＳ６０７に移行する。
【００４９】
このステップＳ６０７では、レジスタ内容ＭＮＴＯＰＥが実行であるか停止であるかを判定し、実行であるときには前記ステップＳ６０２に戻り、停止であるときには書込処理を終了する。
なお、蓄積処理中のモニタデータの格納要求の量はＭ＝１００［ワード／２００μｓ］となる。
また、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｎでは、図６に示す書込処理を実行する。この書込処理では、先ず、ステップＳ７０１で、レジスタ４０の内容ＭＮＴＯＰＥが実行（ｒｕｎ）であるか停止（ｓｔｏｐ）であるかを判定し、内容ＭＮＴＯＰＥが停止であるときには実行となるまで待機し、実行となるとステップＳ７０２に移行する。
【００５０】
このステップＳ７０２では、１ｕｓ毎のタイミングであるか否かを判定し、１ｕｓ毎のタイミングでない場合（ｆａｌｓｅ）には１ｕｓ毎のタイミングとなるまで待機し、１ｕｓ毎のタイミングである場合（ｔｒｕｅ）にはステップＳ７０３に移行してゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎを１ｕｓのタイミングでそれぞれ１６点分だけサンプリングしてからステップＳ７０４に移行する。
【００５１】
このステップＳ７０４では、データフラグ７３１を「有」に設定し、次いでステップＳ７０５に移行して、ＦＩＦＯアクセス回路７５がデータを取込んだか否かを判定し、データを取込んでいないときにはデータを取込むまで待機し、ＦＩＦＯアクセス回路７５がデータを取込んだときにはステップＳ７０６に移行する。
このステップＳ７０６では、レジスタ４０の内容ＭＮＴＯＰＥが実行（ｒｕｎ）であるか停止（ｓｔｏｐ）であるかを判定し、実行（ｒｕｎ）であるときには前記ステップＳ７０２に戻り、停止（ｓｔｏｐ）であるときには書込み処理を終了する。
【００５２】
なお、ゲートパルスＧＰａ、ＧＰｂ、・・・、ＧＰｎに対応した蓄積処理中のゲートパルスデータの格納要求の量はそれぞれＧｎ＝２００［ワード／２００μｓ］となる。
さらに、ＦＩＦＯアクセス回路７５では、図８に示すデータ書込処理を実行する。このデータ書込処理は、先ず、ステップＳ６１１で、カウンタ７５１のカウント値を読込み、カウント値がどのステップを表すか判定する。カウント値ｓｔｅｐ＝０であるときにはモニタデータの取込み処理であると判断してステップＳ６１２に移行し、モニタデータＦＩＦＯ書込みデータ発生回路６０のデータフラグ６３１が「有」であるか「空」であるかを判定する。この判定結果が「空」であるときにはそのまま前記ステップＳ６１１に戻り、判定結果が「有」であるときにはステップＳ６１３に移行する。
【００５３】
このステップＳ６１３では、モニタデータＦＩＦＯ書込みデータ発生回路６０から書込データ６３４を取込み、次いでステップＳ６１４に移行して、書込データ６３４にモニタデータＦＩＦＯ書込データ発生回路６０のデータであることを表すタグを付加し、書込データ６１１としてＷＤ−ＦＩＦＯ７６に書込んでから前記ステップＳ６１１に戻る。
また、ステップＳ６１１の判定結果がｓｔｅｐ＝１であるときにはゲートパルスａを取込む処理であると判断してステップＳ６１５に移行して、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａのデータフラグ７３１ａが「有」であるか「空」であるかを判定する。この判定結果が「空」であるときにはそのまま前記ステップＳ６１１に戻り、判定結果が「有」であるときにはステップＳ６１６に移行する。
【００５４】
このステップＳ６１６では、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａから書込データ７３４ａを取込み、次いでステップＳ６１７に移行して、書込データ７３４ａにゲートパルスＦＩＦＯ書込データ発生回路７０ａのデータであることを表すタグを付加し、これを書込データ６１１としてＷＤ−ＦＩＦＯ７６に書込んでから前記ステップＳ６１１に戻る。
【００５５】
さらに、ステップＳ６１１の判定結果がｓｔｅｐ＝２であるときにゲートパルスｂについてのデータ取込み処理であると判断して、前記ステップＳ６１５〜Ｓ６１７と同様の処理を行ってゲートパルスＦＩＦＯ書込みデータ発生回路７０ｂからデータパルスデータ７３１ｂを取込み、このデータパルスデータ７３１ｂにデータパルスＦＩＦＯ書込みデータ発生回路７０ｂを表すタグを付加し、これを書込データ６１１としてＷＤ−ＦＩＦＯ７６に書込んでから前記ステップＳ６１１に戻る。
【００５６】
また、ステップＳ６１１の判定結果がｓｔｅｐ＝３（又はｓｔｅｐ＝４）であるときにゲートパルスｃ（又はｄ）についてのデータ取込み処理であると判断して、前記ステップＳ６１５〜Ｓ６１７と同様の処理を行ってゲートパルスＦＩＦＯ書込みデータ発生回路７０ｃ（又は７０ｄ）からデータパルスデータ７３１ｃ（又は７３１ｄ）を取込み、このデータパルスデータ７３１ｃ（又は７３１ｄ）にデータパルスＦＩＦＯ書込みデータ発生回路７０ｃ（又は７０ｄ）を表すタグを付加し、これを書込データ６１１としてＷＤ−ＦＩＦＯ７６に書込んでから前記ステップＳ６１１に戻る。
【００５７】
ＲＡＭアクセス制御回路９５では、図９に示すアクセス制御処理を実行する。このアクセス制御処理は、先ず、ステップＳ９０１で遅延回路４１から入力されるＭＮＴＯＰＥdly４１１がｒｕｎであるかｗｒｉｔｅ＿ｒｐであるかｓｔｏｐであるかを判定する。この判定結果が、ｒｕｎであるときにはステップＳ９５１に移行して、ＷＤ−ＦＩＦＯ７６のフラグＦＩＦＯＦＧが「有」であるか「空」であるかを判定する。この判定結果が「空」であるときに前記ステップＳ９０１に戻り、「有」であるときにステップＳ９５２に移行する。
【００５８】
このステップＳ９５２では、ＷＤ−ＦＩＦＯ７６から書込みデータ６４４を読込み、次いでステップＳ９５３に移行して、書込みデータ６４４のタグの値を判定する。この判定結果がタグがモニタデータＦＩＦＯ書込みデータ発生回路６０を表す場合には、ステップＳ９６１に移行する。
このステップＳ９６１では、書込データ６４４に付加されているタグを除去し、次いでステップＳ９６２に移行して、レジスタ５０にセットされているページ番号よりページトップアドレスＰＴｋが決まり、このページトップアドレスＰＴｋとレコードポインタＭＲＰとからアドレスＰＴｋ＋ＭＯＦ＋ＭＲＰが算出され、算出したアドレスへモニタデータの書込みが行われる。
【００５９】
次いで、ステップＳ９６３に移行して、レコードポインタＭＲＰをインクリメントしてからステップＳ９６４に移行する。本実施形態ではステップＳ９６２の実施後にレコードポインタをインクリメントしているが、ステップＳ９６２の実施前にレコードポインタＭＲＰをインクリメントしてもよい。
ステップＳ９６４では、レコードポインタＭＲＰがレコードポインタ格納オフセットＭＲＰＯＦ以上（ＭＲＰ≧ＭＲＰＯＦ）であるか否かを判定し、ＭＲＰ＜ＭＲＰＯＦ（ｆａｌｓｅ）であるときにはそのまま前記ステップＳ９０１へ戻り、ＭＲＰ≧ＭＲＰＯＦ（ｔｒｕｅ）であるときにはステップＳ９６５に移行して、レコードポインタＭＲＰをトップオフセットＭＯＦに設定（ＭＲＰ＝ＭＯＦ）してから前記ステップＳ９０１へ戻る。
【００６０】
また、前記ステップＳ９５３の判定結果がタグの値がゲートパルスＦＩＦＯ書込みデータ発生回路７０ａを表す場合には、ステップＳ９７１に移行して、書込データ６４４に付加されているタグを除去し、次いでステップＳ９７２に移行して、レジスタ５０にセットされているページ番号よりページトップアドレスＰＴｋが決まり、このページトップアドレスＰＴｋとレコードポインタＧＲＰａとからアドレスＰＴｋ＋ＧＯＦａ＋ＧＲＰａが算出され、算出したアドレスへゲートパルスデータの書込みが行われる。
【００６１】
次いで、ステップＳ９７３に移行して、レコードポインタＧＲＰａをインクリメントしてからステップＳ９７４に移行する。この場合もステップＳ９７２の実施後にレコードポインタをインクリメントしているが、ステップＳ９７２の実施前にレコードポインタＧＲＰａをインクリメントしてもよい。
ステップＳ９７４では、レコードポインタＧＲＰａがレコードポインタ格納オフセットＧＲＰＯＦａ以上（ＧＲＰａ≧ＧＲＰＯＦａ）であるか否かを判定し、ＧＲＰａ＜ＧＲＰＯＦａ（ｆａｌｓｅ）であるときにはそのまま前記ステップＳ９１１へ戻り、ＧＲＰａ≧ＧＲＰＯＦａ（ｔｒｕｅ）であるときにはステップＳ９７５に移行して、レコードポインタＧＲＰａをトップオフセットＧＯＦａに設定（ＧＲＰａ＝ＧＯＦａ）してから前記ステップＳ６１１へ戻る。これらステップＳ９７４およびＳ９７５の処理はゲートパルスａ用領域をリングバッファとして使用するための処理である。
【００６２】
同様に、ステップＳ９５３の判定結果がタグの値がゲートパルスＦＩＦＯ書込みデータ発生回路７０ｂを表す場合には、前記ステップＳ９７１〜Ｓ９７５と同様に、ゲートパルス書込データからタグを除去し、ＲＡＭ９５のアドレスＰＴk＋ＧＯＦｂ＋ＧＲＰｂを算出し、算出したアドレスにゲートパルスｂの書込データを書き込んでからゲートパルスデータｂ用領域をリングバッファとして使用するための処理を行ってから前記ステップＳ９０１へ戻る。
【００６３】
さらに、ステップＳ９５３の判定結果がタグの値がゲートパルスＦＩＦＯ書込みデータ発生回路７０ｃ（又は７０ｄ）を表す場合には、前記ステップＳ９７１〜Ｓ９７５と同様に、ゲートパルス書込データからタグを除去し、ＲＡＭ９５のアドレスＰＴk＋ＧＯＦｃ＋ＧＲＰｃ（又はＰＴk＋ＧＯＦｄ＋ＧＲＰｄ）を算出し、算出したアドレスにゲートパルスｃ（又はｄ）の書込データを書き込んでからゲートパルスデータｃ（又はｄ）用領域をリングバッファとして使用するための処理を行ってから前記ステップＳ９０１へ戻る。
【００６４】
また、前記ステップＳ９０１の判定結果がレジスタ内容ＭＮＴＯＰＥdly４１１がｗｒｉｔｅ＿ｒｐであるときには、ポインタ格納処理を行うものと判断してステップＳ１１に移行し、モニタデータについてＲＡＭ９５のアドレスＰＴｋ＋ＭＯＦ＋ＭＲＰＯＦへレコードポインタＭＲＰを書込んでからステップＳ９１２に移行する。
このステップＳ９１２では、ゲートパルスａについてＲＡＭ９５のアドレスＰＴk＋ＧＯＦａ＋ＧＲＰＯＦａへレコードポインタＧＲＰａを書込んでからステップＳ９１３に移行する。
【００６５】
このステップＳ９１３では、ゲートパルスｂについてＲＡＭ９５のアドレスＰＴk＋ＧＯＦｂ＋ＧＲＰＯＦｂへレコードポインタＧＲＰａを書込んでからステップＳ９１４に移行する。
このステップＳ９１４では、ゲートパルスｃについてＲＡＭ９５のアドレスＰＴk＋ＧＯＦｃ＋ＧＲＰＯＦｃへレコードポインタＧＲＰｃを書込んでからステップＳ９１５に移行する。
【００６６】
このステップＳ９１５では、ゲートパルスｄについてＲＡＭ９５のアドレスＰＴk＋ＧＯＦｄ＋ＧＲＰＯＦｄへレコードポインタＧＲＰｄを書込んでからステップＳ９０１へ戻る。
また、ステップＳ９０１の判定結果がｓｔｏｐであるときには、ステップＳ９２１に移行して、Ａ−ＦＩＦＯ８１のフラグＦＩＦＯＦＧ８４１が「有」であるか「空」であるかを判定する。この判定結果が、フラグＦＩＦＯＦＧ８４１が「空」であるときにはそのままステップＳ９０１へ戻り、「有」であるときにはステップＳ９２２に移行する。
【００６７】
このステップＳ９２２では、Ａ−ＦＩＦＯ８１から読出アドレスデータを読込み、次いでステップＳ９２３に移行して、ＲＡＭ９５のアドレスからデータを読込み、次いでステップＳ９２４に移行して、データをＲＤ−ＦＩＦＯ８２に書込んでから前記ステップＳ９０１へ戻る。
このように、上記実施形態によると、モニタデータがＣＰＵ２１でデジタルデータに変換されてモニタデータＦＩＦＯ書込みデータ発生回路６０に格納されるとともに、ゲートパルスａ〜ｄが直接ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｄに一定サンプリング周期毎に書込まれる。
【００６８】
モニタデータＦＩＦＯ書込みデータ発生回路６０では、図５のデータ書込処理を実行することにより、レジスタ４０の内容ＭＮＴＯＰＥが実行（ｒｕｎ）となると、ＣＰＵ２１から出力されるＣＰＵ−ＷＲ信号がアクティブとなることにより、モニタデータをラッチし、データフラグへ「有」を出力する。
同様に、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａ〜７０ｄでは、図６のデータ書込処理を実行することにより、１ｕｓのサンプリング周期毎にゲートパルス１６点をラッチし、データフラグへ「有」を出力する。
【００６９】
これに対して、ＦＩＦＯアクセス回路７５では、図８の書込処理を行うことにより、カウンタ７５１のカウント値がｓｔｅｐ０からｓｔｅｐ４までを一定間隔で繰り返すので、ｓｔｅｐ０でモニタデータＦＩＦＯ書込みデータ発生回路６０のデータフラグ６３１が「有」であるときにモニタデータＦＩＦＯ書込みデータ発生回路６０から書込データを取り込み、この書込データにモニタデータを表すタグを先頭に付加して書込データ６１１としてＷＤ−ＦＩＦＯに書込む。
【００７０】
次の、一定周期では、カウンタ７５１のカウント値がｓｔｅｐ１となるので、ゲートパルスＦＩＦＯ書込みデータ発生回路７０ａからデータフラグが「有」であるときに書込みデータ７３４ａを取り込み、この書込みデータの先頭にゲートパルスａを表すタグを付加して書込データ６１１とし、この書込データ６１１をＷＤ−ＦＩＦＯ７６へ書込む。
同様に、残りの３周期で、ゲートパルスＦＯＦＯ書込みデータ発生回路７０ｂ〜７０ｃの書込データ７３４ｂ〜７３４ｄをデータフラグが「有」であるときに取り込み、書込データ７３４ｂ〜７３４ｄの先頭にゲートパルスｂ〜ｄを表すタグを付加して書込データ６１１としてＷＤ−ＦＩＦＯ７６へ書込む。
【００７１】
このようにして、順次ＷＤ−ＦＩＦＯ７６に書込データ６１１が格納されると、フラグＦＩＦＯＦＧが「有」となるので、ＲＡＭアクセス制御回路９０で、図９の処理をおこなって書込データ６４４を読込み、タグの内容によって、モニタデータ、ゲートパルスデータａ〜ｄの書込処理を行って、モニタ用ＲＡＭ９５にアドレス指定して書込む。
一方、故障検知信号１１１がＣＰＵ２１に入力されると、ＲＡＭアクセス制御回路９０で、Ａ−ＦＩＦＯ８１からの読出しアドレスデータｏｕｔを読込み、これに基づいてモニタ用ＲＡＭ９５から読出しデータｉｎを読出してＲＤ−ＦＩＦＯ８２に書込み、このＲＤ−ＦＩＦＯ８２からデータバスに出力される。
【００７２】
図１０は、図２のＲＡＭアクセス制御回路９０へのアクセス要求とモニタ用ＲＡＭ９５への書込み能力との関係を説明する図である。
本実施形態では、半導体技術の進歩により、一般的にモニタ用ＬＳＩ３０の内外との入出力処理と比較し、モニタ用ＬＳＩ内部でのデータ授受は高速に行うことができるため、図１０に示すように、ＣＰＵのバスサイクルは１００ｎｓに設定し、ゲートパルス書込データ発生回路７０ａ〜７０ｎのバスサイクルは１μｓである。そして、ＦＩＦＯアクセス回路７５の処理サイクルは４０ｎｓであり、モニタ用ＲＡＭ９５のアクセスサイクルは２００ｎｓに設定されている。
【００７３】
これを纏めると、書込データ発生側の要求に対する，ＦＩＦＯアクセス回路７５及びＲＡＭアクセス制御回路９０の処理能力は図１１（ａ）及び（ｂ）に示すようになる。図１１（ａ）では、２００ｕｓ周期中のある１０ｕｓ間にモニタデータのバースト状の書込要求が集中した場合でもＦＩＦＯアクセス回路７５では処理可能なことを示している。
以上により、ＷＤ−ＦＩＦＯ７６のサイズ（深さ）を適切に容易することで、モニタデータとゲートパルスデータａ〜ｎを取りこぼすことなく、モニタ用ＲＡＭ９５への格納処理を行うことができる。
【００７４】
上記実施形態によると、市販メモリで一般的なシングルポートのメモリで、ハードウェアでゲートパルスのサンプリングと蓄積を行う場合に、メモリのデータバス幅が取得できるゲートパルス点数の制約となることを低減すると同時に、ハードウェアでサンプリングと蓄積を行うゲートパルスデートとソフトウェアで蓄積を行うモニタデータとを同じメモに格納することが可能となり、さらにハードウェアのサンプリングと蓄積動作のタイミングを考慮せずにモニタデータの蓄積処理を行うソフトウェアを作成することができる。
【００７５】
また、本発明では、モニタデーやパルスデータの書込み用バッファを１つのＦＩＦＯで構成することができ、構成を簡易化することができる。すなわち、ゲートアレイやＦＰＧＡで提供される内蔵メモリ（ＲＡＭやＦＩＦＯメモリ等）は固定サイズであることが一般的である。ＦＩＦＯの本数が多い場合、個々のＦＩＦＯに個別のサイズ（深さ）とすることは困難で、ゲートアレイやＦＰＧＡの内蔵メモリ（ＲＡＭやＦＩＦＯメモリ等）を無駄に使用することになる。本発明ではこの点を防止することができる。
【００７６】
なお、上述した実施形態では、図７のステップ＝０〜４は一定周期（例えば２００ｎｓ）毎に変化する方法について説明したが、データフラグ６３１，７３１ａ〜７３１ｎが「有」の場合と「空」の場合とでステップ＝０〜４が変化する周期を異ならせてもよく、例えば、データフラグ６３１，７３１ａ〜７３１ｎが「有」の場合にはステップ＝０〜４が２００ｎｓ毎に変化し、データフラグ６３１，７３１ａ〜７３１ｎが「空」の場合にはステップ＝０〜４が１００ｎｓ毎に変化するようにしてもよい。
【００７７】
また、遅延回路４１による遅延量は、モニタ用ＲＡＭ９５への格納要求の発生と格納要求の処理には時間差があることから、ＦＩＦＯ書込みデータ発生回路６０、７０ａ〜７０ｎの格納要求がすべて処理されてから、ＭＮＴＯＰＥがｒｕｎからｓｔｏｐに変化するように設定することができる。
【符号の説明】
【００７８】
１１…故障監視装置
２１…ＣＰＵ
３０…モニタ用ＬＳＩ
４０、５０…レジスタ
４１…遅延回路
６０…モニタデータＦＩＦＯ書込みデータ発生回路
７０ａ、７０ｂ、・・・、７０ｎ…ゲートパルスＦＩＦＯ書込みデータ発生回路
７５…ＦＩＦＯアクセス回路
７５１…カウンタ
７６…ＷＤ−ＦＩＦＯ（書込み用バッファ）
８１…読出しアドレス用ＦＩＦＯ
８２…読出しデータ用ＦＩＦＯ
９０…ＲＡＭアクセス制御回路
９５…モニタ用ＲＡＭ
１０１ａ〜１０１ｎ，１０２ａ〜１０２ｎ…スイッチング素子
１０３ａ〜１０３ｎ…スイッチングアーム
１０４…多相モータ
【図１】
2014241704.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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