(57)【要約】【課題】出力電圧の誤差発生を防止して高調波電流を抑制した５レベル電力変換器を提供する。【解決手段】ダイオードＤＲ１〜ＤＲ６、スイッチング素子ＳＲ１〜ＳＲ４、フライングキャパシタＣＲ１，ＣＲ２によって５レベル電圧変換部２００Ｒを構成し、それと同様の５レベル電圧変換部２００Ｓを設け、前記ＤＲ２およびＤＲ３の共通接続点ＯをリアクトルＬｉｎを介して交流電源の入力端子Ａに接続し、前記ＤＲ５，ＤＳ５のカソードと、ＤＲ６，ＤＳ６のアノードとの間に負荷１２０を接続し、負荷１２０の両端間にクランプキャパシタＣ１，Ｃ２を接続し、前記ＳＲ４、ＳＳ４の端部をＣ１，Ｃ２の共通接続点ＮＰに接続し、ゼロ電圧については唯一のパターンを有した、複数のスイッチングパターンで前記ＳＲ１〜ＳＲ４をオン、オフ制御して、前記ＯとＮＰ間に５レベルの電圧を出力させる。【選択図】図１
2014093838.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧を入力とし、５レベルの電圧を出力する５レベル電力変換器であって、
第１〜第４のダイオードを順次直列接続して成るダイオード直列回路と、前記ダイオード直列回路の両端間に直列に接続された第１および第２のフライングキャパシタと、前記第１および第２のダイオードの共通接続点と第３および第４のダイオードの共通接続点の間に直列に接続された第１および第２のスイッチング素子と、一端が前記第１および第２のスイッチング素子の共通接続点と第１および第２のフライングキャパシタの共通接続点とに接続され、互いに逆の耐圧方向に制御できるスイッチング手段と、によって構成された５レベル電圧変換部を複数個設け、
前記複数の５レベル電圧変換部のうち少なくとも１つの５レベル電圧変換部の、前記第２および第３のダイオードの共通接続点と交流電源の間に接続されたリアクトルと、
直列接続された第１および第２のクランプキャパシタを有し、第１のクランプキャパシタ側端部が前記複数の５レベル電圧変換部の各ダイオード直列回路の一端に各々接続され、第２のクランプキャパシタ側端部が前記各ダイオード直列回路の他端に各々接続され、第１および第２のクランプキャパシタの共通接続点である中性点が、前記複数の５レベル電圧変換部の各スイッチング手段の他端に各々接続されたクランプキャパシタ直列回路と、
複数のスイッチングパターンにより前記第１および第２のスイッチング素子とスイッチング手段をオン、オフ制御することによって、前記第２および第３のダイオードの共通接続点と前記中性点との間に５レベルの電圧を出力させる制御手段であって、ゼロレベルの電圧を出力させる唯一のスイッチングパターンを有した制御手段と、を備えたことを特徴とする５レベル電力変換器。
【請求項２】
前記５レベル電圧変換部は三相交流の各相に各々設けられ、前記各５レベル電圧変換部の第２および第３のダイオードの共通接続点は、前記リアクトルを各々介して三相交流電源のＵ相、Ｖ相、Ｗ相に各々接続されていることを特徴とする請求項１に記載の５レベル電力変換器。
【請求項３】
前記制御手段は、入力力率１制御を行なうことを特徴とする請求項１又は２に記載の５レベル電力変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電圧を５レベルの電圧に変換する５レベル電力変換器に関する。
【背景技術】
【０００２】
５レベル電力変換器、例えばＰＷＭＡＣ／ＤＣ変換器は、ＩＧＢＴなどのスイッチング素子のオン、オフ動作により交流電圧を直流電圧に変換しつつ、交流入力電流の高調波電流を抑制する装置である。従来のＰＷＭＡＣ／ＤＣ変換器において、１２スイッチ５レベルタイプの回路構成の代表例を図１０に示す。
【０００３】
図１０において、三相交流電源１００の各相に対して電圧変換部１１０Ｒ，１１０Ｓ，１１０Ｔが設けられている。電圧変換部１１０Ｒは、直列接続されたスイッチング素子ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４（例えばＩＧＢＴからなる）と、アノードがスイッチング素子ＳＲ１に接続されたダイオードＤＲ１と、カソードがスイッチング素子ＳＲ４に接続されたダイオードＤＲ１´と、スイッチング素子ＳＲ１およびＳＲ２の共通接続点とスイッチング素子ＳＲ３およびＳＲ４の共通接続点との間に接続されたフライングキャパシタＣ１と、ダイオードＤＲ１およびスイッチング素子ＳＲ１の共通接続点とダイオードＤＲ１´およびスイッチング素子ＳＲ４の共通接続点との間に接続されたフライングキャパシタＣ３と、フライングキャパシタＣ３に並列に接続され、ダイオードＤＲ２およびＤＲ２´を直列接続してなるダイオード直列回路とを備えて構成されている。電圧変換部１１０Ｓ，１１０Ｔも前記電圧変換部１１０Ｒと同様に構成されている。
【０００４】
電圧変換部１１０Ｒ，１１０Ｓ，１１０ＴのダイオードＤＲ１，ＤＳ１，ＤＴ１の各カソードは、クランプキャパシタＣ２およびＣ２´を直列接続してなるクランプキャパシタ直列回路のクランプキャパシタＣ２側端に接続され、ダイオードＤＲ１´，ＤＳ１´，ＤＴ１´の各アノードは、前記クランプキャパシタＣ２´側端に接続されている。前記クランプキャパシタ直列回路の両端間には負荷１２０が接続されている。
【０００５】
電圧変換部１１０Ｒのスイッチング素子ＳＲ２およびＳＲ３の共通接続点は、リアクトルＬＲを介して交流電源１００のＲ相に接続され、電圧変換部１１０Ｓのスイッチング素子ＳＳ２およびＳＳ３の共通接続点は、リアクトルＬＳを介して交流電源１００のＳ相に接続され、電圧変換部１１０Ｔのスイッチング素子ＳＴ２およびＳＴ３の共通接続点は、リアクトルＬＴを介して交流電源１００のＴ相に接続されている。
【０００６】
電圧変換部１１０ＲのダイオードＤＲ２およびＤＲ２´の共通接続点と、電圧変換部１１０ＳのダイオードＤＳ２およびＤＳ２´の共通接続点と、電圧変換部１１０ＴのダイオードＤＴ２およびＤＴ２´の共通接続点は、クランプキャパシタＣ２およびＣ２´の共通接続点である端子Ｍ（中性点）に共通に接続されている。
【０００７】
尚、図１０では、電圧変換部１１０Ｒのスイッチング素子ＳＲ２およびＳＲ３の共通接続点を端子Ａとしている。
【０００８】
図１０の回路では、スイッチング素子ＳＲ１〜ＳＲ４、ＳＳ１〜ＳＳ４、ＳＴ１〜ＳＴ４のオン、オフ動作により、三相交流入力相電圧（ＶｉｎＲ，ＶｉｎＳ，ＶｉｎＴ）を直流電圧Ｖｄｃに変換する。
【０００９】
クランプキャパシタ（Ｃ２，Ｃ２´）は、直流電圧Ｖｄｃを中性点Ｍで均等分圧するために設けられている。各キャパシタの印加電圧（Ｖｃ２，Ｖｃ２´）は、Ｖｃ２＝Ｖｃ２´＝Ｖｄｃ／２に保つように制御する。この制御は、従来技術として例えば特許文献１に開示されている。
【００１０】
フライングキャパシタ（Ｃ１，Ｃ１´，Ｃ１″）の電圧（Ｖｃ１，Ｖｃ１´Ｖｃ１″）は、Ｖｃ１＝Ｖｃ１´＝Ｖｃ１″＝Ｖｄｃ／４に保つように制御する。この制御は、フライングキャパシタ電圧の検出、およびスイッチング素子のオン、オフ動作によって、フライングキャパシタを充放電させて行なう。
【００１１】
表１に、図１０の回路でのスイッチングパターン（ＮＯ．１〜ＮＯ．８）、フライングキャパシタＣ１の充放電状態および端子Ａ，Ｍ間の電圧を示す（Ｒ相の場合）。
【００１２】
【表１】
2014093838.tif 000003
【００１３】
本回路では、入力力率１制御を行なうため、各相の入力相電圧（ＶｉｎＲ，ＶｉｎＳ，ＶｉｎＴ）と入力電流（ＩｉｎＲ，ＩｉｎＳ，ＩｉｎＴ）の位相は一致するものみなしている。したがって、入力相電圧の極性を検出してスイッチングパターンを選択する。
【００１４】
端子Ａ，Ｍ間の電圧は次のようになる。  
【００１５】
＜入力相電圧（ＶｉｎＲ）：正の期間＞
スイッチングパターンＮＯ．１では、ＳＲ１，ＳＲ２がオン、ＳＲ３，ＳＲ４がオフ制御され、端子Ａ，Ｍ間には電圧＋Ｖｄｃ／２が出力される。
【００１６】
スイッチングパターンＮＯ．２では、ＳＲ１，ＳＲ３がオン、ＳＲ２，ＳＲ４がオフ制御され、端子Ａ，Ｍ間には電圧＋Ｖｄｃ／４が出力される。
【００１７】
スイッチングパターンＮＯ．３では、ＳＲ２，ＳＲ４がオン、ＳＲ１，ＳＲ３がオフ制御され、端子Ａ，Ｍ間には電圧＋Ｖｄｃ／４が出力される。
【００１８】
スイッチングパターンＮＯ．４では、ＳＲ３，ＳＲ４がオン、ＳＲ１，ＳＲ２がオフ制御され、端子Ａ，Ｍ間には電圧０が出力される。
【００１９】
＜入力相電圧（ＶｉｎＲ）：負の期間＞
スイッチングパターンＮＯ．５では、ＳＲ１，ＳＲ２がオン、ＳＲ３，ＳＲ４がオフ制御され、端子Ａ，Ｍ間には電圧０が出力される。
【００２０】
スイッチングパターンＮＯ．６では、ＳＲ１，ＳＲ３がオン、ＳＲ２，ＳＲ４がオフ制御され、端子Ａ，Ｍ間には電圧−Ｖｄｃ／４が出力される。
【００２１】
スイッチングパターンＮＯ．７では、ＳＲ２，ＳＲ４がオン、ＳＲ１，ＳＲ３がオフ制御され、端子Ａ，Ｍ間には電圧−Ｖｄｃ／４が出力される。
【００２２】
スイッチングパターンＮＯ．８では、ＳＲ３，ＳＲ４がオン、ＳＲ１，ＳＲ２がオフ制御され、端子Ａ，Ｍ間には電圧−Ｖｄｃ／２が出力される。
【００２３】
上記ＮＯ．１〜ＮＯ．８のスイッチングパターンの選択により端子Ａ，Ｍ間には、図１１に示すような５レベルの電圧が得られる。図１１の波形が高調波成分の低い正弦波に近似した波形になるほど、交流入力電流の高調波電流を抑制することができる。上記の動作はＳ相、Ｔ相の場合も同様となる。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】特開平０７−７５３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００２５】
図１０の回路では、三相各相について入力相電圧を検出して極性を判定し、表１のスイッチングパターンＮＯ．１〜ＮＯ．８の選択を行なう。
【００２６】
ここでＲ相について説明すると、ゼロ電圧（＋０、−０）を出力するスイッチングパターンは表１に示すように２つ（ＮＯ．４とＮＯ．５）存在する。一方、入力相電圧ＶｉｎＲの極性が切り替るゼロクロス点において、極性検出遅れ時間ｔ０が発生する。このｔ０の影響で、入力力率１制御を行なっているのにもかかわらず、入力相電圧ＶｉｎＲと入力電流ＩｉｎＲとの極性が一致しない領域が発生する。
【００２７】
この極性が一致しない領域について、図１２を用いて説明する。図１２において、ｔ０の領域では入力電流の極性は負（−）に変換しているのに、ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４は入力相電圧極性が正（＋）の状態から変化しない。その際のスイッチングパターンはＮＯ．８となり、Ａ，Ｍ端子間電圧が−Ｖｄｃ／２となってしまう。これはＡ，Ｍ端子間電圧の誤差になり、入力電流の歪みにつながり、高調波電流を増大させる原因となる。
【００２８】
また、ゼロ電圧を出力するスイッチングパターンが２つあるため（ＮＯ．４とＮＯ．５）、スイッチングパターンの選択が必要となり、制御が複雑となる。
【００２９】
本発明は上記課題を解決するものであり、その目的は、出力電圧の誤差発生を防止して高調波電流を抑制した５レベル電力変換器を提供することにある。
【課題を解決するための手段】
【００３０】
上記課題を解決するための請求項１記載の５レベル電力変換器は、交流電圧を入力とし、５レベルの電圧を出力する５レベル電力変換器であって、第１〜第４のダイオードを順次直列接続して成るダイオード直列回路と、前記ダイオード直列回路の両端間に直列に接続された第１および第２のフライングキャパシタと、前記第１および第２のダイオードの共通接続点と第３および第４のダイオードの共通接続点の間に直列に接続された第１および第２のスイッチング素子と、一端が前記第１および第２のスイッチング素子の共通接続点と第１および第２のフライングキャパシタの共通接続点とに接続され、互いに逆の耐圧方向に制御できるスイッチング手段と、によって構成された５レベル電圧変換部を複数個設け、前記複数の５レベル電圧変換部のうち少なくとも１つの５レベル電圧変換部の、前記第２および第３のダイオードの共通接続点と交流電源の間に接続されたリアクトルと、直列接続された第１および第２のクランプキャパシタを有し、第１のクランプキャパシタ側端部が前記複数の５レベル電圧変換部の各ダイオード直列回路の一端に各々接続され、第２のクランプキャパシタ側端部が前記各ダイオード直列回路の他端に各々接続され、第１および第２のクランプキャパシタの共通接続点である中性点が、前記複数の５レベル電圧変換部の各スイッチング手段の他端に各々接続されたクランプキャパシタ直列回路と、複数のスイッチングパターンにより前記第１および第２のスイッチング素子とスイッチング手段をオン、オフ制御することによって、前記第２および第３のダイオードの共通接続点と前記中性点との間に５レベルの電圧を出力させる制御手段であって、ゼロレベルの電圧を出力させる唯一のスイッチングパターンを有した制御手段と、を備えたことを特徴としている。
【００３１】
また、請求項２に記載の５レベル電力変換器は、請求項１において、前記５レベル電圧変換部は三相交流の各相に各々設けられ、前記各５レベル電圧変換部の第２および第３のダイオードの共通接続点は、前記リアクトルを各々介して三相交流電源のＵ相、Ｖ相、Ｗ相に各々接続されていることを特徴としている。
【００３２】
上記構成によれば、ゼロレベルの電圧を出力させるスイッチングパターンは唯一つであるため、出力電圧に誤差は生じない。このため入力電流の歪みを防いで高調波電流を抑制することができる。また、制御が簡素化される。
【００３３】
また、請求項３に記載の５レベル電力変換器は、請求項１又は２において、前記制御手段は、入力力率１制御を行なうことを特徴としている。
【発明の効果】
【００３４】
本発明によれば、ゼロレベルの電圧を出力させるスイッチングパターンは唯一つであるため、出力電圧に誤差は生じない。このため入力電流の歪みを防いで高調波電流を抑制することができる。また、ゼロレベルの電圧を出力させるスイッチングパターンは唯一つであるため制御が簡素化される。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態例の回路図。
【図２】図１における、電流が正の時の電流経路を示す要部回路図。
【図３】図１における、電流が負の時の電流経路を示す要部回路図。
【図４】本発明の一実施形態例の制御ブロック図。
【図５】本発明の一実施形態例における電圧指令値と三角波キャリア信号との比較を表す説明図。
【図６】図１の回路におけるＯ−ＮＰ間の電圧波形図。
【図７】本発明の他の実施形態例の回路図。
【図８】本発明の他の実施形態例の制御ブロック図。
【図９】本発明の他の実施形態例における電圧指令値と三角波キャリア信号との比較を表す説明図。
【図１０】従来の５レベル電力変換器の一例を示す回路図。
【図１１】図１０の回路におけるＡ，Ｍ間の電圧波形図。
【図１２】図１０の回路において、検出遅れの影響により電圧誤差が発生することを表す説明図。
【発明を実施するための形態】
【００３６】
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。
【実施例１】
【００３７】
図１に本発明の実施例１の５レベル電力変換器を示す。図１において、ＤＲ１〜ＤＲ４は順次直列接続された第１〜第４のダイオードであり、本発明のダイオード直列回路を構成している。ダイオードＤＲ１およびＤＲ２の共通接続点とダイオードＤＲ３およびＤＲ４の共通接続点との間には第１および第２のスイッチング素子ＳＲ１，ＳＲ２が直列に接続されている。
【００３８】
前記ダイオードＤＲ１のカソードとＤＲ４のアノードとの間には、第１および第２のフライングキャパシタＣＲ１，ＣＲ２が直列に接続されている。
【００３９】
前記スイッチング素子ＳＲ１およびＳＲ２の共通接続点とフライングキャパシタＣＲ１およびＣＲ２の共通接続点には、本発明のスイッチング手段としてのスイッチング素子ＳＲ３，ＳＲ４が互いに逆の耐圧方向に直列に接続されている（ＳＲ３，ＳＲ４によって双方向スイッチを構成している）。
【００４０】
前記ダイオードＤＲ１およびフライングキャパシタＣＲ１の共通接続点にはダイオードＤＲ５のアノードが接続され、前記ダイオードＤＲ４およびフライングキャパシタＣＲ２の共通接続点にはダイオードＤＲ６のカソードが接続されている。
【００４１】
前記スイッチング素子ＳＲ１〜ＳＲ４、ダイオードＤＲ１〜ＤＲ６およびフライングキャパシタＣＲ１，ＣＲ２によって５レベル電圧変換部２００Ｒを構成している。
【００４２】
ＤＳ１〜ＤＳ４は順次直列接続された第１〜第４のダイオードであり、本発明のダイオード直列回路を構成している。ダイオードＤＳ１およびＤＳ２の共通接続点とダイオードＤＳ３およびＤＳ４の共通接続点との間には第１および第２のスイッチング素子ＳＳ１，ＳＳ２が直列に接続されている。
【００４３】
前記ダイオードＤＳ１のカソードとＤＳ４のアノードとの間には、第１および第２のフライングキャパシタＣＳ１，ＣＳ２が直列に接続されている。
【００４４】
前記スイッチング素子ＳＳ１およびＳＳ２の共通接続点とフライングキャパシタＣＳ１およびＣＳ２の共通接続点には、本発明のスイッチング手段としてのスイッチング素子ＳＳ３，ＳＳ４が互いに逆の耐圧方向に直列に接続されている（ＳＳ３，ＳＳ４によって双方向スイッチを構成している）。
【００４５】
前記ダイオードＤＳ１およびフライングキャパシタＣＳ１の共通接続点にはダイオードＤＳ５のアノードが接続され、前記ダイオードＤＳ４およびフライングキャパシタＣＳ２の共通接続点にはダイオードＤＳ６のカソードが接続されている。
【００４６】
前記スイッチング素子ＳＳ１〜ＳＳ４、ダイオードＤＳ１〜ＤＳ６およびフライングキャパシタＣＳ１，ＣＳ２によって５レベル電圧変換部２００Ｓを構成している。
【００４７】
１２０は負荷であり、負荷１２０の両端間にはクランプキャパシタＣ１，Ｃ２が直列に接続されている。前記ダイオードＤＲ５，ＤＳ５のカソードはクランプキャパシタＣ１および負荷１２０の共通接続点Ｐに各々接続され、前記ダイオードＤＲ６，ＤＳ６のアノードはクランプキャパシタＣ２および負荷１２０の共通接続点Ｎに各々接続されている。
【００４８】
前記スイッチング素子ＳＲ４，ＳＳ４の端部はクランプキャパシタＣ１およびＣ２の共通接続点（中性点）ＮＰに各々接続されている。前記ダイオードＤＲ２およびＤＲ３の共通接続点ＯはリアクトルＬｉｎを介して入力端子Ａに接続され、ダイオードＤＳ２およびＤＳ３の共通接続点は入力端子Ｂに接続されている。入力端子Ａ，Ｂ間には単相交流電源の電圧Ｖｉｎが印加される。
【００４９】
尚、前記リアクトルＬｉｎは、入力端子Ａ側に代えて、ダイオードＤＳ２およびＤＳ３の共通接続点と入力端子Ｂの間に接続しても良く、また、入力端子Ａ側、Ｂ側の両方に接続しても良い。
【００５０】
図１の回路は、図示省略の制御回路（制御手段）がスイッチング素子ＳＲ１〜ＳＲ４、ＳＳ１〜ＳＳ４をオン、オフ制御することにより、端子Ｐ，Ｎに直流電圧を発生させる回路となっている。
【００５１】
図１の回路では、主電流経路にダイオードを用いているため、入力電圧の極性により出力可能な電圧レベルが変化する。表２に、図１の５レベル電圧変換部２００Ｒ側の回路でのスイッチングパターン（ＮＯ．１〜ＮＯ．７）、フライングキャパシタＣＲ１の充放電状態および端子Ｏ−ＮＰ間の電圧ＶO-NPの一例を示す。
【００５２】
【表２】
2014093838.tif 000004
【００５３】
表２に示すように、図１の回路は１種類のゼロレベルを含む５レベルの電圧を出力する。
【００５４】
ここで、前記表１で述べた従来回路と同様に、クランプキャパシタＣ１，Ｃ２にかかる電圧ＶＣ１，ＶＣ２はともにＶｄｃ／２に保つように制御する。また従来回路と同様、スイッチングパターンＮＯ．２，３とＮＯ．５，６を使い分ける充放電制御によって、フライングキャパシタ電圧ＶＣＲ１，ＶＣＲ２をともにＶｄｃ／４に保つように制御する。
【００５５】
次に、１相での動作を説明する。まず図１の中性点ＮＰを基準とした時の端子Ｏに出力される電圧（出力電圧ＶO-NP）について説明する。図２は、表２に示す入力電圧の極性が正の場合の電流経路を示し、図３は、表２に示す入力電圧が負の場合の電流経路を示している（図２、図３でＮＯ．４は重複している）。なお、本実施形態例では力率１制御を行なっているため、入力電圧Ｖｉｎと入力電流Ｉｉｎは同位相とみなしている。
【００５６】
出力する電圧と電流経路は以下のとおりである。
【００５７】
＜入力電圧（Ｖｉｎ）：正の期間＞
スイッチングパターンＮＯ．１では、スイッチング素子ＳＲ１〜ＳＲ４はすべてオフ制御する。端子Ｏ→ＤＲ２→ＤＲ１→ＤＲ５→端子Ｐとなる経路で電流が流れ、出力電圧ＶO-NPは＋Ｖｄｃ／２を出力する。
【００５８】
スイッチングパターンＮＯ．２では、スイッチング素子ＳＲ３、ＳＲ４をオン制御する。端子Ｏ→ＤＲ２→ＤＲ１→ＣＲ１→ＳＲ３→ＳＲ４→端子ＮＰとなる経路で電流が流れ、出力電圧ＶO-NPは＋Ｖｄｃ／４を出力する。
【００５９】
スイッチングパターンＮＯ．３では、スイッチング素子ＳＲ１、ＳＲ２をオン制御する。端子Ｏ→ＤＲ２→ＳＲ１→ＣＲ１→ＤＲ５→端子Ｐとなる経路で電流が流れ、出力電圧ＶO-NPは＋Ｖｄｃ／４を出力する。
【００６０】
スイッチングパターンＮＯ．４では、スイッチング素子ＳＲ１〜ＳＲ４をオン制御する。端子Ｏ→ＤＲ２→ＳＲ１→ＳＲ３→ＳＲ４→端子ＮＰとなる経路で電流が流れ、出力電圧ＶO-NPは０を出力する（図２）。
【００６１】
＜入力相電圧（Ｖｉｎ）：負の期間＞
スイッチングパターンＮＯ．４では、スイッチング素子ＳＲ１〜ＳＲ４をオン制御する。端子ＮＰ→ＳＲ４→ＳＲ３→ＳＲ２→ＤＲ３→端子Ｏとなる経路で電流が流れ、出力電圧ＶO-NPは０を出力する。
【００６２】
スイッチングパターンＮＯ．５では、スイッチング素子ＳＲ１、ＳＲ２をオン制御する。端子Ｎ→ＤＲ６→ＣＲ２→ＳＲ２→ＤＲ３→端子Ｏとなる経路で電流が流れ、出力電圧ＶO-NPは−Ｖｄｃ／４を出力する。
【００６３】
スイッチングパターンＮＯ．６では、スイッチング素子ＳＲ３、ＳＲ４をオン制御する。端子ＮＰ→ＳＲ４→ＳＲ３→ＣＲ２→ＤＲ４→ＤＲ３→端子Ｏとなる経路で電流が流れ、出力電圧ＶO-NPは−Ｖｄｃ／４を出力する。
【００６４】
スイッチングパターンＮＯ．７では、スイッチング素子ＳＲ１〜ＳＲ４はすべてオフ制御する。端子Ｎ→ＤＲ６→ＤＲ４→ＤＲ３→端子Ｏとなる経路で電流が流れ、出力電圧ＶO-NPは−Ｖｄｃ／２を出力する。
【００６５】
このようにして、図１の回路は、中性点ＮＰを基準とした時の端子Ｏに、１種類のゼロレベルを含む５レベルの電圧を出力することができる。
【００６６】
次に、フライングキャパシタの充放電について説明する。フライングキャパシタ（ＣＲ１，ＣＲ２）は、充電モード・放電モードの２つのうちいずれかを選択してスイッチングさせることで、フライングキャパシタ電圧（ＶＣＲ１，ＶＣＲ２）を一定値に制御する。
【００６７】
フライングキャパシタＣＲ１を充放電する経路は以下のとおりである。
【００６８】
＜入力電圧（Ｖｉｎ）：正の期間＞
スイッチングパターンＮＯ．２（ＣＲ１充電モード）では、ＳＲ１オフ、ＳＲ２オフ、ＳＲ３オン、ＳＲ４オンとすることにより、端子Ｏ→ＤＲ２→ＤＲ１→ＣＲ１→ＳＲ３→ＳＲ４→端子ＮＰとなる経路で電流が流れ、ＣＲ１を充電する。
【００６９】
スイッチングパターンＮＯ．３（ＣＲ１放電モード）では、ＳＲ１オン、ＳＲ２オン、ＳＲ３オフ、ＳＲ４オフとすることにより、端子Ｏ→ＤＲ２→ＳＲ１→ＣＲ１→ＤＲ５→端子Ｐとなる経路で電流が流れ、ＣＲ１を放電する。
【００７０】
＜入力相電圧（Ｖｉｎ）：負の期間＞
スイッチングパターンＮＯ．５（ＣＲ２放電モード）では、ＳＲ１オン、ＳＲ２オン、ＳＲ３オフ、ＳＲ４オフとすることにより、端子Ｎ→ＤＲ６→ＣＲ２→ＳＲ２→ＤＲ３→端子Ｏとなる経路で電流が流れ、ＣＲ２を放電する。
【００７１】
スイッチングパターンＮＯ．６（ＣＲ２充電モード）では、ＳＲ１オフ、ＳＲ２オフ、ＳＲ３オン、ＳＲ４オンとすることにより、端子ＮＰ→ＳＲ４→ＳＲ３→ＣＲ２→ＤＲ４→ＤＲ３→端子Ｏとなる経路で電流が流れ、ＣＲ２を充電する。
【００７２】
このように、同一の電圧レベルを保ちながらフライングキャパシタＣＲ１、ＣＲ２の充電・放電モードを切り替えることができるため、スイッチングパターンを使い分けることにより、ＣＲ１、ＣＲ２の充放電制御が可能となり、ＣＲ１、ＣＲ２の電圧ＶＣＲ１、ＶＣＲ２をＶｄｃ／４に一定制御することができる。
【００７３】
上記の動作（出力電圧、電流経路、フライングキャパシタの充放電）は、５レベル電圧変換部２００Ｓについても同様となる。
【００７４】
次に、実施例１の５レベル電力変換器の制御回路を説明する。図４は本実施例の制御回路のブロック図であり、図１と同一部分は同一符号をもって示している。
【００７５】
図４において、電源は図１の端子Ａ，Ｂ間に接続される単相交流電源であり、５レベルＰＷＭ回路は５レベル電圧変換部２００Ｒ，２００Ｓを含んでいる。
【００７６】
クランプキャパシタＣ１，Ｃ２の直流電圧検出値Ｖｄｃ＿ｄｅｔは直流電圧制御部２１０の加算器２１１に導入され、直流電圧指令値Ｖｄｃ＿ｓｅｔとの偏差がとられる。
【００７７】
ＰＩ制御器２１２は加算器２１１の偏差出力に対してＰＩ（ＡＶＲ）制御をかけてｑ軸電流指令値Ｉｑ＿ｓｅｔを得る。
【００７８】
計器用変圧器ＰＴ、ゼロクロス検出器２２１および位相計算器２２２によって、単相交流電源の電源位相角θを求めている。
【００７９】
また、計器用変圧器ＰＴおよび実効値検出器２２３によって入力電圧Ｖｉｎの実効値Ｖｉｎ＿ｄｅｔを求めている。
【００８０】
入力電流制御部２３０の回転座標変換部２３１は、位相計算器２２２で求められた電源位相角θを用いて、変流器ＣＴを介して検出した入力電流Ｉｉｎをｄ軸電流検出値Ｉｄ＿ｄｅｔとｑ軸電流検出値Ｉｑ＿ｄｅｔに回転座標変換する。
【００８１】
ｑ軸電流検出値Ｉｑ＿ｄｅｔは加算器２３２において、前記ｑ軸電流指令値Ｉｑ＿ｓｅｔとの偏差がとられ、その偏差に対してＰＩ制御器２３３がＰＩ（ＡＣＲ）制御をかけ、さらに加算器２３４において前記入力電圧Ｖｉｎの実効値検出値Ｖｉｎ＿ｄｅｔを加算し、ｑ軸電圧指令値Ｖｑ＊を得る。
【００８２】
一方、本実施例ではｄ軸電流指令値Ｉｄ＿ｓｅｔ＝０とすることで入力力率１制御を行なう。前記ｄ軸電流検出値Ｉｄ＿ｄｅｔは加算器２３５においてＩｄ＿ｓｅｔ＝０との偏差がとられ、ＰＩ制御器２３６は加算器２３５の偏差出力に対してＰＩ（ＡＣＲ）制御をかけてｄ軸電圧指令値Ｖｄ＊を得る。
【００８３】
回転座標逆変換部２３７は、前記電圧指令値Ｖｄ＊、Ｖｑ＊を、前記電源位相角θを用いて回転座標逆変換し、図１の回路のＯ端子およびＮＰ端子間の電圧指令値ＶＲ＊と、Ｂ端子およびＮＰ端子間の電圧指令値ＶＳ＊を得る（ＶＳ＊＝−ＶＲ＊）。
【００８４】
２４０はスイッチングパターン選択部であり、前記電圧指令値ＶＲ＊、ＶＳ＊、キャリア信号生成器２４１から出力される三角波キャリア信号、ゼロクロス検出器２２１の検出信号および前記フライングキャパシタＣＲ１，ＣＲ２，ＣＳ１，ＣＳ２の検出電圧ＶＣＲ１，ＶＣＲ２，ＶＣＳ１，ＶＣＳ２が各々入力される。
【００８５】
スイッチングパターン選択部２４０は、電圧指令値と三角波キャリア信号との比較を表した図５に示すＶＲ＊，ＶＳ＊と三角波キャリア信号（Ｃａｒｒｉｅｒ１〜４）との振幅比較により、５レベルのパルス電圧指令値を得、このパルス電圧指令値と同じレベルの電圧を出力するスイッチングパターンを選択する。
【００８６】
次にＲ相のパルス電圧指令値とスイッチングパターンについて図５および表２とともに説明する。
（１）「ＶＲ＊＞Ｃａｒｒｉｅｒ１」となる場合は、パルス電圧指令値＝＋Ｖｄｃ／２となり、スイッチングパターン（ＮＯ．１）が選択される。
（２）「ＶＲ＊＜Ｃａｒｒｉｅｒ１かつＶＲ＊＞Ｃａｒｒｉｅｒ２」となる場合は、パルス電圧指令値＝＋Ｖｄｃ／４となり、スイッチングパターン（ＮＯ．２またはＮＯ．３）が選択される。フライングキャパシタＣＲ１が充電モードの時はＮＯ．２、放電モードの時はＮＯ．３が選択される。充電モードと放電モードは、フライングキャパシタ電圧（ＶＣＲ１）と指令値（Ｖｄｃ／４）を比較し、ＶＣＲ１が指令値よりも大きければ放電モード、小さければ充電モードが選択される。
（３）「ＶＲ＊＜Ｃａｒｒｉｅｒ２かつＶＲ＊＞Ｃａｒｒｉｅｒ３」となる場合は、パルス電圧指令値＝０となり、スイッチングパターン（ＮＯ．４）が選択される。
（４）「ＶＲ＊＜Ｃａｒｒｉｅｒ３かつＶＲ＊＞Ｃａｒｒｉｅｒ４」となる場合は、パルス電圧指令値＝−Ｖｄｃ／４となり、スイッチングパターン（ＮＯ．５またはＮＯ．６）が選択される。フライングキャパシタＣＲ２が充電モードの時はＮＯ．６、放電モードの時はＮＯ．５が選択される。充電モードと放電モードは、フライングキャパシタ電圧（ＶＣＲ２）と指令値（Ｖｄｃ／４）を比較し、ＶＣＲ２が指令値よりも大きければ放電モード、小さければ充電モードが選択される。
（５）「ＶＲ＊＜Ｃａｒｒｉｅｒ４」となる場合は、パルス電圧指令値＝−Ｖｄｃ／２となり、スイッチングパターン（ＮＯ．７）が選択される。
【００８７】
上記の制御動作により、Ｏ端子とＮＰ端子間の電圧ＶO-NPは、図６に示すような５レベルの交流電圧波形となる。図１１に示す従来回路での電圧波形と同様に、５レベルの電圧を得ることが可能である。
【００８８】
しかも、ゼロ電圧を出力するスイッチングパターンは、入力相電圧の極性に関わらず１種類（ＮＯ．４）しかないため、図１２で説明した従来回路で問題となったゼロクロス点での電圧誤差は発生しない。
【００８９】
このため、電圧誤差による入力電流歪みをなくすことができる。また、制御を簡素化することができる。
【００９０】
Ｓ相（５レベル電圧変換部２００Ｓ側の相）についても同様に、ＶＳ＊と三角波キャリア信号（Ｃａｒｒｉｅｒ１〜４）との振幅比較によりスイッチングパターンを選択する。
【００９１】
尚、図６に示す５レベルの交流電圧を得られるのであれば、図４以外の制御ブロックを適用してもよい。
【００９２】
以上のように実施例１によれば、単相５レベルＡＣ／ＤＣＰＷＭ変換器において、ゼロクロス点での電圧誤差による入力電流歪みをなくすことができる。また、制御を簡素化することができる。
【実施例２】
【００９３】
実施例１が単相回路であったのに対し、実施例２では図７に示すように、三相交流電源１００に対して図１の５レベル電圧変換部２００を三相分（２００Ｒ，２００Ｓ，２００Ｔ）設けて直流電圧を出力するように構成した。図７において、図１と同一部分は同一符号をもって示している。
【００９４】
５レベル電圧変換部２００Ｒ，２００Ｓ，２００Ｔの各入力端子Ｏ，Ｂ，ＣはリアクトルＬＲ，ＬＳ，ＬＴを介して三相交流電源１００のＲ相、Ｓ相、Ｔ相に各々接続されている。
【００９５】
５レベル電圧変換部２００Ｒ，２００Ｓ，２００ＴのダイオードＤＲ５，ＤＳ５，ＤＴ５のカソードは負荷１２０およびクランプキャパシタＣ１の共通接続点Ｐに各々接続され、ダイオードＤＲ６，ＤＳ６，ＤＴ６のアノードは負荷１２０およびクランプキャパシタＣ２の共通接続点Ｎに各々接続されている。
【００９６】
５レベル電圧変換部２００Ｒ，２００Ｓ，２００Ｔのスイッチング素子ＳＲ４，ＳＳ４，ＳＴ４の各端部はクランプキャパシタＣ１およびＣ２の共通接続点ＮＰ（中性点）に接続されている。
【００９７】
図７における５レベル電圧変換部２００Ｒ，２００Ｓ，２００Ｔの動作は図１の５レベル電圧変換部２００と同様である。
【００９８】
次に、実施例２の５レベル電力変換器の制御回路を説明する。図８は本実施例の制御回路のブロック図であり、図７と同一部分は同一符号をもって示している。
【００９９】
図８において、電源は図７の三相交流電源１００であり、５レベルＰＷＭ回路は５レベル電圧変換部２００Ｒ，２００Ｓ，２００Ｔを含んでいる。
【０１００】
クランプキャパシタＣ１，Ｃ２の直流電圧検出値Ｖｄｃ＿ｄｅｔは直流電圧制御部３１０の加算器３１１に導入され、直流電圧指令値Ｖｄｃ＿ｓｅｔとの偏差がとられる。
【０１０１】
ＰＩ制御器３１２は加算器３１１の偏差出力に対してＰＩ（ＡＶＲ）制御をかけてｑ軸電流指令値Ｉｑ＿ｓｅｔを得る。
【０１０２】
計器用変圧器ＰＴ、ゼロクロス検出器３２１および位相計算器３２２によって、三相交流電源の電源位相角θを求めている。
【０１０３】
また、計器用変圧器ＰＴおよび実効値検出器３２３によって入力電圧ＶｉｎＲ，ＶｉｎＳ，ＶｉｎＴの平均実効値検出値Ｖｉｎ＿ｄｅｔを求めている。
【０１０４】
入力電流制御部３３０の回転座標変換部３３１は、位相計算器３２２で求められた電源位相角θを用いて、変流器ＣＴを介して検出した入力電流ＩｉｎＲ，ＩｉｎＳ，ＩｉｎＴをｄ軸電流検出値Ｉｄ＿ｄｅｔとｑ軸電流検出値Ｉｑ＿ｄｅｔに回転座標変換する。
【０１０５】
ｑ軸電流検出値Ｉｑ＿ｄｅｔは加算器３３２において、前記ｑ軸電流指令値Ｉｑ＿ｓｅｔとの偏差がとられ、その偏差に対してＰＩ制御器３３３がＰＩ（ＡＣＲ）制御をかけ、さらに加算器３３４において前記入力電圧ＶｉｎＲ，ＶｉｎＳ，ＶｉｎＴの平均実効値検出値Ｖｉｎ＿ｄｅｔを加算し、ｑ軸電圧指令値Ｖｑ＊を得る。
【０１０６】
一方、本実施例ではｄ軸電流指令値Ｉｄ＿ｓｅｔ＝０とすることで入力力率１制御を行なう。前記ｄ軸電流検出値Ｉｄ＿ｄｅｔは加算器３３５においてＩｄ＿ｓｅｔ＝０との偏差がとられ、ＰＩ制御器３３６は加算器３３５の偏差出力に対してＰＩ（ＡＣＲ）制御をかけてｄ軸電圧指令値Ｖｄ＊を得る。
【０１０７】
回転座標逆変換部３３７は、前記電圧指令値Ｖｄ＊、Ｖｑ＊を、前記電源位相角θを用いて回転座標逆変換し、図７の回路のＯ端子およびＮＰ端子間の電圧指令値ＶＲ＊と、Ｂ端子およびＮＰ端子間の電圧指令値ＶＳ＊と、Ｃ端子およびＮＰ端子間の電圧指令値ＶＴ＊とを得る。
【０１０８】
３４０はスイッチングパターン選択部であり、前記電圧指令値ＶＲ＊、ＶＳ＊、ＶＴ＊、キャリア信号生成器３４１から出力される三角波キャリア信号、ゼロクロス検出器３２１の検出信号および前記フライングキャパシタＣＲ１，ＣＲ２，ＣＳ１，ＣＳ２，ＣＴ１，ＣＴ２の検出電圧ＶＣＲ１，ＶＣＲ２，ＶＣＳ１，ＶＣＳ２，ＶＣＴ１，ＶＣＴ２が各々入力される。
【０１０９】
スイッチングパターン選択部３４０は、電圧指令値と三角波キャリア信号との比較を表した図９に示すＶＲ＊，ＶＳ＊，ＶＴ＊と三角波キャリア信号（Ｃａｒｒｉｅｒ１〜４）との振幅比較により、５レベルのパルス電圧指令値を得、このパルス電圧指令値と同じレベルの電圧を出力するスイッチングパターンを選択する。
【０１１０】
次にＲ相のパルス電圧指令値とスイッチングパターンについて図９および表２とともに説明する。
（１）「ＶＲ＊＞Ｃａｒｒｉｅｒ１」となる場合は、パルス電圧指令値＝＋Ｖｄｃ／２となり、スイッチングパターン（ＮＯ．１）が選択される。
（２）「ＶＲ＊＜Ｃａｒｒｉｅｒ１かつＶＲ＊＞Ｃａｒｒｉｅｒ２」となる場合は、パルス電圧指令値＝＋Ｖｄｃ／４となり、スイッチングパターン（ＮＯ．２またはＮＯ．３）が選択される。フライングキャパシタＣＲ１が充電モードの時はＮＯ．２、放電モードの時はＮＯ．３が選択される。充電モードと放電モードは、フライングキャパシタ電圧（ＶＣＲ１）と指令値（Ｖｄｃ／４）を比較し、ＶＣＲ１が指令値よりも大きければ放電モード、小さければ充電モードが選択される。
（３）「ＶＲ＊＜Ｃａｒｒｉｅｒ２かつＶＲ＊＞Ｃａｒｒｉｅｒ３」となる場合は、パルス電圧指令値＝０となり、スイッチングパターン（ＮＯ．４）が選択される。
（４）「ＶＲ＊＜Ｃａｒｒｉｅｒ３かつＶＲ＊＞Ｃａｒｒｉｅｒ４」となる場合は、パルス電圧指令値＝−Ｖｄｃ／４となり、スイッチングパターン（ＮＯ．５またはＮＯ．６）が選択される。フライングキャパシタＣＲ２が充電モードの時はＮＯ．６、放電モードの時はＮＯ．５が選択される。充電モードと放電モードは、フライングキャパシタ電圧（ＶＣＲ２）と指令値（Ｖｄｃ／４）を比較し、ＶＣＲ２が指令値よりも大きければ放電モード、小さければ充電モードが選択される。
（５）「ＶＲ＊＜Ｃａｒｒｉｅｒ４」となる場合は、パルス電圧指令値＝−Ｖｄｃ／２となり、スイッチングパターン（ＮＯ．７）が選択される。
【０１１１】
上記の制御動作により、Ｏ端子とＮＰ端子間の電圧ＶO-NPは、図６に示すような５レベルの交流電圧波形となる。図１１に示す従来回路での電圧波形と同様に、５レベルの電圧を得ることが可能である。
【０１１２】
しかも、ゼロ電圧を出力するスイッチングパターンは、入力相電圧の極性に関わらず１種類（ＮＯ．４）しかないため、図１２で説明した従来回路で問題となったゼロクロス点での電圧誤差は発生しない。
【０１１３】
このため、電圧誤差による入力電流歪みをなくすことができる。また、制御を簡素化することができる。
【０１１４】
Ｓ相についても同様に、ＶＳ＊と三角波キャリア信号（Ｃａｒｒｉｅｒ１〜４）との振幅比較によりスイッチングパターンを選択する。
【０１１５】
Ｔ相についても同様に、ＶＴ＊と三角波キャリア信号（Ｃａｒｒｉｅｒ１〜４）との振幅比較によりスイッチングパターンを選択する。
【０１１６】
尚、図６に示す５レベルの交流電圧を得られるのであれば、図８以外の制御ブロックを適用してもよい。
【０１１７】
以上のように実施例２によれば、三相５レベルＡＣ／ＤＣＰＷＭ変換器において、ゼロクロス点での電圧誤差による入力電流歪みをなくすことができる。また、制御を簡素化することができる。
【符号の説明】
【０１１８】
１００…三相交流電源
１２０…負荷
２００，２００Ｒ，２００Ｓ，２００Ｔ…５レベル電圧変換部
２１０，３１０…直流電圧制御部
２３０，３３０…入力電流制御部
２４０，３４０…スイッチングパターン選択部
ＳＲ１〜ＳＲ４，ＳＳ１〜ＳＳ４，ＳＴ１〜ＳＴ４…スイッチング素子
ＣＲ１，ＣＲ２，ＣＳ１，ＣＳ２，ＣＴ１，ＣＴ２…フライングキャパシタ
Ｃ１，Ｃ２…クランプキャパシタ
ＤＲ１〜ＤＲ６，ＤＳ１〜ＤＳ６，ＤＴ１〜ＤＴ６…ダイオード
Ｌｉｎ，ＬＲ，ＬＳ，ＬＴ…リアクトル
【図１】
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【図２】
2014093838.tif 000006
【図３】
2014093838.tif 000007
【図４】
2014093838.tif 000008
【図５】
2014093838.tif 000009
【図６】
2014093838.tif 000010
【図７】
2014093838.tif 000011
【図８】
2014093838.tif 000012
【図９】
2014093838.tif 000013
【図１０】
2014093838.tif 000014
【図１１】
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【図１２】
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