(57)【要約】【課題】リーク電流を抑制しつつ半導体基板の表面の拡散層領域の膨張化を抑制する不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置は、半導体基板と、第１方向に沿って延び前記半導体基板を複数の素子領域に分離する素子分離膜と、半導体基板の素子領域上に第１方向に配列された複数のメモリセルを有するセルストリングと、セルストリングの端に配置された選択ゲートトランジスタとを有するセルユニットと、選択ゲートトランジスタの第１方向における素子領域にそれぞれ形成され、第１方向と交差する第２方向に隣接するように形成された複数の拡散層と、複数の拡散層上に形成された層間絶縁膜と、層間絶縁膜を貫通して前記拡散層上に接触するコンタクトと、を備え、複数の拡散層間に隣接する素子分離膜は、その上面が前記半導体基板の上面から下方に位置し、複数の拡散層間の素子分離膜上で且つ半導体基板の上面より下方には、素子分離膜上にシリコン酸化膜を介在してシリコン窒化膜を備える。【選択図】図４
2014138101.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
第１方向に沿って延び、前記半導体基板を複数の素子領域に分離する素子分離膜と、
前記半導体基板の素子領域上に前記第１方向に配列された複数のメモリセルを有するセルストリングと、前記セルストリングの端に配置された選択ゲートトランジスタとを有するセルユニットと、
前記選択ゲートトランジスタの前記第１方向における素子領域にそれぞれ形成され、前記第１方向と交差する第２方向に隣接するように形成された複数の拡散層と、
前記複数の拡散層上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通して前記拡散層上に接触するコンタクトと、を備え、
前記複数の拡散層間に隣接する前記素子分離膜は、その上面が前記半導体基板の上面から下方に位置し、
前記複数の拡散層間の前記素子分離膜上で且つ前記半導体基板の上面より下方には、前記素子分離膜上にシリコン酸化膜を介在してシリコン窒化膜を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記複数の拡散層の底面は、前記素子分離絶縁膜の上面より低いことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１または２記載の不揮発性半導体記憶装置において、
前記複数の拡散層間で前記シリコン酸化膜は窪みを有し、
前記シリコン窒化膜は、
前記窪みの内側に形成される第１シリコン窒化膜と、
前記第１シリコン窒化膜上に形成される第２シリコン窒化膜と、を備えることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置において、
前記第２シリコン窒化膜は、前記第１シリコン窒化膜より厚く形成されることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１から４の何れか一項に記載の不揮発性半導体記憶装置において、
前記半導体基板はシリコン基板により構成され、
前記複数の拡散層は、砒素（Ａｓ）を有していることを特徴とする不揮発性半導体記憶装置。
【請求項６】
半導体基板に第１方向に延び、前記第１方向と交差する第２方向に配置された複数の溝を形成し前記複数の溝内に分離膜を埋込むことにより、前記半導体基板を複数の素子領域に分離する工程と、
前記分離膜の上面を半導体基板の上面より下方に位置させ、前記複数の素子領域の上部を露出する工程と、
窪部を上部に備えるように、前記複数の素子領域の上面上及び上側面上、並びに前記分離膜の上面上に沿ってシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上の窪部に第１シリコン窒化膜を埋込み形成する工程と、
前記第１シリコン窒化膜を形成した後、不純物を前記複数の素子領域の表層に導入する工程と、
前記不純物を活性化することにより複数の拡散層を形成する工程と、
前記第１シリコン窒化膜上に当該第１シリコン窒化膜より厚い第２シリコン窒化膜を形成する工程と、
前記第２シリコン窒化膜上に層間絶縁膜を形成する工程と、
前記第２シリコン窒化膜をストッパとして層間絶縁膜にホールを形成する工程と、
前記ホールを前記複数の拡散層まで貫通させる工程と、
前記ホール内にコンタクトを埋込む工程と、を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ等の不揮発性半導体記憶装置は、セルストリングを選択する選択ゲート間のコンタクト領域において不純物拡散層が形成されている。不純物拡散層が形成されることによってコンタクト抵抗を低減している。コンタクトは、半導体基板が素子分離溝により区画された活性層（素子領域）上に形成される。
【０００３】
しかし、この不純物が原因となり半導体基板中に歪みを生じ拡散層が形成された素子領域が膨張してしまう。これに伴い半導体基板の結晶構造が破壊され結晶欠陥を生じる場合がある。この結晶欠陥はセルストリング同士のショートを誘発しジャンクションリーク電流の増大等の様々な性能劣化の原因となる。このような課題を解決するため、特許文献１が提案されている。しかしながら、特許文献１の手法を用いるとリーク電流が増大してしまう可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４９３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、リーク電流を抑制しつつ半導体基板の表面の拡散層領域の膨張化を抑制する不揮発性半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態は、半導体基板と、第１方向に沿って延び、前記半導体基板を複数の素子領域に分離する素子分離膜と、前記半導体基板の素子領域上に前記第１方向に配列された複数のメモリセルを有するセルストリングと、前記セルストリングの端に配置された選択ゲートトランジスタとを有するセルユニットと、を備える。また、前記選択ゲートトランジスタの前記第１方向における素子領域にそれぞれ形成され、前記第１方向と交差する第２方向に隣接するように形成された複数の拡散層と、前記複数の拡散層上に形成された層間絶縁膜と、前記層間絶縁膜を貫通して前記拡散層上に接触するコンタクトと、を備える。また、前記複数の拡散層間に隣接する前記素子分離膜は、その上面が前記半導体基板の上面から下方に位置する。また、前記複数の拡散層間の前記素子分離膜上で且つ前記半導体基板の上面より下方には、前記素子分離膜上にシリコン酸化膜を介在してシリコン窒化膜を備える。
【０００７】
また、実施形態は、半導体基板に第１方向に延び、前記第１方向と交差する第２方向に配置された複数の溝を形成し前記複数の溝内に分離膜を埋込むことにより、前記半導体基板を複数の素子領域に分離する工程を備える。また、前記分離膜の上面を半導体基板の上面より下方に位置させ、前記複数の素子領域の上部を露出する工程を備える。また、窪部を上部に備えるように、前記複数の素子領域の上面上及び上側面上、並びに前記分離膜の上面上に沿ってシリコン酸化膜を形成する工程を備える。また、前記シリコン酸化膜上の窪部に第１シリコン窒化膜を埋込み形成する工程を備える。また、前記第１シリコン窒化膜を形成した後、不純物を前記複数の素子領域の表層に導入する工程と、前記不純物を活性化することにより複数の拡散層を形成する工程を備える。また、前記第１シリコン窒化膜上に当該第１シリコン窒化膜より厚い第２シリコン窒化膜を形成する工程と、前記第２シリコン窒化膜上に層間絶縁膜を形成する工程を備える。また、前記第２シリコン窒化膜をストッパとして層間絶縁膜にホールを形成する工程と、前記ホールを前記複数の拡散層まで貫通させる工程と、前記ホール内にコンタクトを埋込む工程と、を備える。
【図面の簡単な説明】
【０００８】
【図１】一実施形態に係る不揮発性半導体記憶装置を概略的に示す電気的構成図の一例
【図２】メモリセル領域の一部を概略的に示す平面図の一例
【図３】周辺回路領域の一部を概略的に示す平面図の一例
【図４】不揮発性半導体記憶装置の要部を概略的に示す縦断側面図（（Ａ）は図２の４Ａ−４Ａ線に沿って模式的に示す縦断側面図の一例、（Ｂ）は図２の４Ｂ−４Ｂ線に沿って模式的に示す縦断側面図の一例、（Ｃ）は図２の４Ｃ−４Ｃ線に沿って模式的に示す縦断側面図の一例、（Ｄ）は図２の４Ｄ−４Ｄ線に沿って模式的に示す縦断側面図の一例）
【図５】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１）
【図６】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その２）
【図７】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その３）
【図８】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その４）
【図９】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その５）
【図１０】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その６）
【図１１】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その７）
【図１２】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その８）
【図１３】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その９）
【図１４】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１０）
【図１５】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１１）
【図１６】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１２）
【図１７】（Ａ）〜（Ｄ）はそれぞれ図４（Ａ）〜図４（Ｄ）に対応した部分の一製造段階を模式的に示す縦断側面図の一例（その１３）
【発明を実施するための形態】
【０００９】
不揮発性半導体記憶装置として例えばＮＡＮＤ型フラッシュメモリ装置に適用した一実施形態を図１〜図１７を参照して説明する。
以下の説明において、同一の機能、構成を備えた要素については、同一符号を付している。図面は模式的なものであり、厚みや平面寸法、もしくはそれらの比率等は現実のものとは必ずしも一致しない。上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【００１０】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図により概略的に示した一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置Ａは、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒ、およびメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣを有する。
【００１１】
メモリセルアレイＡｒにはセルユニットＵＣが複数並設されている。セルユニットＵＣは、複数のビット線ＢＬ側にそれぞれ接続されたビット線側選択トランジスタＳＴＤと、共通ソース線ＳＬ側に接続されたソース側選択トランジスタＳＴＳと、これら２個の選択トランジスタＳＴＤ−ＳＴＳ間に直列接続された２のｋ乗個（例えば６４（＝ｍ）個）のメモリセルトランジスタ（以下メモリセルと略す）ＭＴとを備える。なお、選択トランジスタＳＴＤとメモリセルＭＴとの間、選択トランジスタＳＴＳとメモリセルＭＴとの間、にそれぞれダミートランジスタを設けても良い。選択トランジスタＳＴＤ−ＳＴＳ間のメモリセルＭＴはセルストリングを構成する。
【００１２】
図１中、ワード線方向（Ｘ方向）に配列されたメモリセルＭＴは、ワード線ＷＬにより共通接続されている。また、図１中、ワード線方向に配列された選択トランジスタＳＴＤは選択ゲート線ＳＧＬ１により共通接続されている。さらに、図１中、ワード線方向に配列された選択トランジスタＳＴＳは選択ゲート線ＳＧＬ２により共通接続されている。
【００１３】
選択トランジスタＳＴＤのドレイン領域にはビット線コンタクトＣＢが接続されている。ビット線コンタクトＣＢは、図１中のビット線方向（Ｙ方向）に延びるビット線ＢＬに接続されている。また、例えば１ブロックの選択トランジスタＳＴＳのソースは、図１中のワード線方向に延びるソース線ＳＬに共通接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを平面図により示した一例である。図３は、周辺回路領域の一部のレイアウトパターンを平面図により示した一例である。図２に示すように、メモリセル領域Ｍには、ＳＴＩ構造の素子分離領域２が半導体基板１のＹ方向に沿って延伸する。半導体基板１は例えばｐ型のシリコン単結晶基板を用いている。この素子分離領域２はＸ方向に所定間隔で複数本形成されており、これにより、複数の素子領域３をＸ方向に分離している。
【００１５】
また、選択トランジスタＳＴＤを結合する選択ゲート線ＳＧＬ１はワード線方向（Ｘ方向）に沿って延伸する。２つの隣接するブロックＢk、Ｂk＋1の選択ゲート線ＳＧＬ１は、図２中のＹ方向にビット線コンタクトＣＢの形成領域を挟んで構成される。一対の選択ゲート線ＳＧＬ１間の素子領域３上には、ビット線コンタクトＣＢがそれぞれ形成されている。また、選択トランジスタＳＴＳを結合する選択ゲート線ＳＧＬ２はワード線方向（Ｘ方向）に沿って延伸する。
【００１６】
図２に示すメモリセル領域Ｍの平面図において、ワード線ＷＬと交差する素子領域３上にはメモリセルＭＴのゲート電極ＭＧが形成されている。また、選択ゲート線ＳＧＬ１と交差する素子領域３上には選択トランジスタＳＴＤの選択ゲート電極ＳＧが形成されている。また、選択ゲート線ＳＧＬ２と交差する素子領域３上には選択トランジスタＳＴＳの選択ゲート電極ＳＧが形成されている。
【００１７】
図３に示す周辺回路領域Ｐには、ＳＴＩ構造の素子分離領域２２０が半導体基板１に形成されており、素子領域２３０がこの素子分離領域２２０により分離している。
ゲート電極ＰＧはこの素子領域２３０を横切るように形成される。周辺回路領域Ｐのトランジスタは、このゲート電極ＰＧと当該ゲート電極ＰＧの脇に位置して半導体基板１の素子領域２３０の表層に形成されたドレイン／ソース領域を備える。周辺回路領域Ｐには、高耐圧トランジスタや低耐圧トランジスタなど、メモリセルＭＴを駆動するための種々のトランジスタが形成されている。
【００１８】
なお、説明の便宜上、以下では図２に示すように、ブロックＢｋ−Ｂｋ＋１間の領域をコンタクト領域Ｃ１と称し、ブロックＢｋ＋１−Ｂｋ＋２間の領域をコンタクト領域Ｃ２と称する。
【００１９】
以下、図４（Ａ）〜図４（Ｄ）を参照しながらメモリセル領域Ｍ内のメモリセルＭＴ及び選択トランジスタＳＴＤの構造と、コンタクト領域Ｃ１及びＣ２並びにその周辺構造を主に説明する。
【００２０】
図４（Ａ）に示すように、半導体基板１の表層には素子分離溝４が形成されている。素子分離溝４はワード線方向（Ｘ方向）に離間して複数形成されており、それぞれビット線方向（Ｙ方向）に延びるように配置される。これらの素子分離溝４は素子領域３をワード線方向に分離する。素子分離溝４内には素子分離膜５が形成されている。
【００２１】
例えば、この素子分離膜５は素子分離溝４の内側に形成されライナー酸化膜およびそのライナー酸化膜の内側に形成された塗布型酸化膜（何れも図示せず）を備えることができる。コンタクト領域Ｃ１には、素子分離膜５上に堆積したシリコン酸化膜１３、シリコン窒化膜１４ａ，１４ｂが形成されているが、この詳細構造は後述する。ＳＴＩ素子分離膜５は各素子領域３間を電気的に分離するため設けられる。
【００２２】
図４（Ｂ）及び図４（Ｄ）に示すように、ゲート電極ＭＧは、半導体基板１の素子領域３上にトンネル絶縁膜６を介して形成されており、電荷蓄積層となる浮遊電極ＦＧ、および、浮遊電極ＦＧ上に電極間絶縁膜７を介して形成された制御電極ＣＧを備える。なお、電荷蓄積層は、電荷トラップを有する絶縁膜、この絶縁膜と導電体の積層膜にすることもできる。
【００２３】
トンネル絶縁膜６には例えばシリコン酸化膜が用いられる。また、浮遊電極ＦＧには例えばリン（Ｐ）などの不純物がドープされた多結晶シリコンが用いられる。また、電極間絶縁膜７としては、例えば酸化膜／窒化膜／酸化膜によるＯＮＯ膜を母体とした構成を用いている。制御電極ＣＧは、例えばリン（Ｐ）などの不純物がドープされた多結晶シリコン９ａ，９ｂと、この多結晶シリコン９ａ，９ｂの上に形成されたタングステン（Ｗ）膜９ｃとを備える。この制御電極ＣＧを構成する多結晶シリコン９ａ，９ｂ及びタングステン膜９ｃは、それぞれ図４（Ｂ）の奥行方向（Ｘ方向）に沿って延伸しており、これにより図２に示すワード線ＷＬにより結合される。
【００２４】
選択ゲート電極ＳＧは、ゲート電極ＭＧとほぼ同様の構造をなしているものの、電極間絶縁膜７、多結晶シリコン膜９ａに開口が形成されており、当該開口内に多結晶シリコン９ｂが埋込まれることにより多結晶シリコン膜８及び９ｂが接触して構成される。
【００２５】
各ゲート電極ＭＧ及びＳＧ上にはシリコン窒化膜１０が形成されている。このシリコン窒化膜１０はキャップ膜として構成される。ゲート電極ＭＧ−ＭＧ間及びゲート電極ＳＧ−ＭＧ間にはギャップＧが設けられている。なお、ゲート電極ＭＧ−ＭＧ間にもギャップＧが設けられる場合がある。層間絶縁膜１１が、ゲート電極ＭＧ上および選択ゲート電極ＳＧの一部上を渡って構成される。この層間絶縁膜１１は、通常のＣＶＤよりステップカバレッジ条件の悪い条件を用いて例えばシリコン酸化膜により成膜される。
【００２６】
図４（Ｂ）に示すように、隣接するブロックＢk−Ｂk＋1の選択ゲート電極ＳＧ間には、スペーサ膜１２が各選択ゲート電極ＳＧの側壁に沿ってそれぞれ形成されている。これらの選択ゲート電極ＳＧ間にはコンタクト領域Ｃ１が設けられる。このコンタクト領域Ｃ１には、例えば、ＤＤＤ（Double Diffused Drain）構造の拡散層１ａが形成されている。この拡散層１ａは、リン（Ｐ）、砒素（Ａｓ）によるｎ型不純物が導入された後、熱処理され拡散されることにより構成される。なお、拡散層１ａはＤＤＤ構造に限られず、砒素（Ａｓ）を用いた拡散層であってもよい。
【００２７】
シリコン酸化膜１３が、これらの層間絶縁膜１１上、選択ゲート電極ＳＧの上面上のコンタクト領域Ｃ１の周辺一部上、スペーサ膜１２の上側面上、及び、半導体基板１のコンタクト領域Ｃ１の中央上面上に沿って形成されている。なお、シリコン酸化膜１３は半導体基板１のコンタクト領域Ｃ１の中央上面と接している。
【００２８】
また、シリコン酸化膜１３上にはシリコン窒化膜１４が形成されている。このシリコン窒化膜１４は、比較的薄いシリコン窒化膜１４ａと膜厚がシリコン窒化膜１４ａより厚いシリコン窒化膜１４ｂとを積層して構成されている。また、シリコン窒化膜１４はビット線コンタクトＣＢの埋込用コンタクトホールを形成するときのコンタクトストッパとして機能する。
【００２９】
シリコン窒化膜１４上には層間絶縁膜１５が埋込まれている。この層間絶縁膜１５は下部に埋込性の良いシリケートガラス（ＢＰＳＧなど）による酸化膜（図示せず）を用いておりその上に更に酸化膜を積層して構成できる。そして、コンタクトホール１６が、層間絶縁膜１５、シリコン窒化膜１４、シリコン酸化膜１３を貫通して半導体基板１の上面に至るまで形成されており、このコンタクトホール１６内にはビット線コンタクトＣＢが埋込まれている。
【００３０】
ビット線コンタクトＣＢは、層間絶縁膜１５、シリコン窒化膜１４、シリコン酸化膜１３を貫通し、コンタクト領域Ｃ１の高濃度不純物の拡散層１ｃに接触するよう形成され、コンタクトホール１６内に形成されたバリアメタル膜１７と、このバリアメタル膜１７の内側に埋込まれたタングステン膜１８とを含むことができる。
【００３１】
ビット線コンタクトＣＢは、図２および図４（Ｂ）を参照すれば明らかなように、偶数番目のビット線ＢＬに対応したビット線コンタクトＣＢは、一方のブロックＢｋの選択ゲート電極ＳＧに近接して配置されており、奇数番目のビット線ＢＬに対応したビット線コンタクトＣＢは、他方のブロックＢk+1の選択ゲート電極ＳＧに近接して配置されている。したがって、これらのビット線コンタクトＣＢは平面的にジグザグ配置されている。
【００３２】
図４（Ａ）にはコンタクト領域Ｃ１およびその周辺領域の構造についてワード線方向に沿って示している。図４（Ａ）に示すように、素子分離膜５が素子領域３を分離する素子分離溝４内の下部に埋込まれているが、この素子分離膜５の上面は半導体基板１の拡散層１ａの上面より下方に位置している。すなわち半導体基板１の素子領域３は、その上面が素子分離膜５の上面より突出し、素子領域３の上面及び上側面は素子分離膜５により覆われていない。このコンタクト領域Ｃ１の素子領域３および素子分離膜５上には、前述したシリコン酸化膜１３、シリコン窒化膜１４ａ及び１４ｂ、並びに層間絶縁膜１５がライナー状に順に積層されている。
【００３３】
特に図４（Ａ）に示すように、シリコン酸化膜１３が素子領域３の上面及び上側面に沿って形成されると共に素子分離膜５の上面上に沿って形成され、素子分離領域２におけるシリコン酸化膜１３の表内側には窪部（窪み）１３ａ（後述の図１３（Ａ）参照）が設けられる。この窪部１３ａ内にシリコン窒化膜１４が埋込まれている。すなわち、シリコン窒化膜１４は半導体基板１の上面より下方まで埋込まれ、これにより当該シリコン窒化膜１４が隣接する素子領域３の上部間に埋込まれている。
【００３４】
前述したように、半導体基板１の表層にはＤＤＤ構造の拡散層１ａが形成されているが、このＤＤＤ構造の拡散層１ａは、低濃度不純物の拡散層１ｂを外領域に備えると共に、その内側に高濃度不純物の拡散層１ｃを備える。ｎ型ドーパントとしては例えばリン（Ｐ）、砒素（Ａｓ）が用いられ、拡散層１ａの各層１ｂ、１ｃを形成するため２回に分けてイオン注入される。
【００３５】
発明者らは、素子領域３の上部が素子分離膜５の上面より上方に突出していると、当該素子領域３の上部がワード線方向（Ｘ方向）に膨張化することを突き止めた。また、それぞれの拡散層１ａは、選択ゲートトランジスタのＹ方向における素子領域３にそれぞれ形成され、Ｘ方向に隣接するように形成されている。
【００３６】
そこで、本実施形態では、シリコン窒化膜１４が隣接する素子領域３間の素子分離膜５上の窪部１３ａに埋込まれるようにしている。すると、素子領域３の膨張化を抑制でき、ビット線コンタクトＣＢが膨張化した本来接触すべきでない素子領域３に短絡することを防止できる。
【００３７】
また図４（Ｃ）及び図４（Ｄ）に示すように、ソース線ＳＬ側のコンタクト領域Ｃ２でも同様にソース線コンタクトＣＳＬが形成されている。このソース線コンタクトＣＳＬの形成領域及びその周辺領域では、半導体基板１の表層が溝１９の形成処理の際、ビット線コンタクトＣＢの形成領域よりもエッチングが加速されている。このため、図４（Ｃ）に示すように、素子領域３上面上のシリコン酸化膜１３、シリコン窒化膜１４ａ及び１４ｂが除去されている。素子領域３のワード線方向両脇の素子分離膜５の上面上には、シリコン酸化膜１３及びシリコン窒化膜１４ａが埋込まれている。ソース線コンタクトＣＳＬを形成するための溝１９の深さはビット線コンタクトＣＢ用のコンタクトホール１６よりも深くなっている。すなわち、ソース線コンタクトＣＳＬの底面の位置は、ビット線コンタクトＣＢの底面の位置よりも低くなる。
【００３８】
＜製造方法＞
以下、不揮発性半導体記憶装置の製造方法の一例を説明する。なお、添え字（Ａ）を付した図５（Ａ）〜図１７（Ａ）は、図４（Ａ）に対応した領域の製造工程の一段階を示すもので、添え字（Ｂ）を付した図５（Ｂ）〜図１７（Ｂ）は、図４（Ｂ）に対応した領域の製造工程の一段階を示している。同様に、添え字（Ｃ）を付した図５（Ｃ）〜図１７（Ｃ）は、図４（Ｃ）に対応した領域の製造工程の一段階を示すもので、添え字（Ｄ）を付した図５（Ｄ）〜図１７（Ｄ）は、図４（Ｄ）に対応した領域の製造工程の一段階を示している。本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、各工程は実用的に可能であれば必要に応じて入れ替えても良い。
【００３９】
図５（Ａ）〜図５（Ｄ）に示すように、半導体基板１（例えば、ｐ型のシリコン基板）上に熱酸化法によりシリコン酸化膜をトンネル絶縁膜６として形成する。
次に、図６（Ａ）および図６（Ｂ）に示すように、ＣＶＤ法によりシリコン膜８を堆積し、次に、マスク材としてシリコン窒化膜２０、ハードマスク材としてシリコン酸化膜２１、シリコン膜２２を順に堆積し、さらにレジスト２３を塗布する。
【００４０】
以下、図７（Ａ）〜図７（Ｄ）に示す構造に至るまでの工程を概略的に説明する。次に、レジスト２３をフォトリソグラフィ技術によりパターニングしＲＩＥ法を用いて異方性エッチングする。レジスト２３を除去し、レジスト２３下の膜をマスクとして最終的にトンネル絶縁膜６、シリコン膜８及び半導体基板１に素子分離溝４を形成する。また、側壁転写法によるダブルパターニング技術を用いて通常のリソグラフィ技術の限界を超える幅に素子分離溝４を形成することもできる。
【００４１】
次に、ＣＶＤ法を用いてライナー酸化膜（図示せず）を素子分離溝４の内面に沿って形成し、その上に塗布法を用いてポリシラザン溶液を塗布して溝をコーティングし加熱する。これによりポリシラザンをシリコン酸化膜に転換する。これにより素子分離膜５を構成できる。
【００４２】
次に、シリコン窒化膜２０をストッパとして素子分離膜５を平坦化し、ＲＩＥ法により、半導体基板１上面から上方で且つシリコン膜８の上面から下方に所望の高さに素子分離膜５の上面高さを合わせる（図７（Ａ）参照）。次に、ホット燐酸により処理しシリコン窒化膜２０を除去する。すると、図７（Ａ）〜図７（Ｄ）に示す構造を得ることができる。
【００４３】
次に、図８（Ａ）〜図８（Ｄ）に示すように、ＣＶＤ法によりＯＮＯ膜を電極間絶縁膜７として堆積し、次にシリコン膜９ａを薄く堆積した後、当該シリコン膜９ａ上にレジスト（図示せず）を塗布し該レジストをパターニングする。次に、このレジストをマスクとしてシリコン膜９ａおよび電極間絶縁膜７をエッチング加工し、レジストパターンを除去する。次に、シリコン（Ｓｉ）を堆積してシリコン膜９ｂとし、タングステン（Ｗ）を堆積してタングステン膜９ｃとする。シリコン膜９ａ、９ｂは最初に形成されるときにはアモルファス状態となっているが、後の熱処理工程を経ることで最終段階では多結晶シリコン膜に転換している。
【００４４】
次に、図９（Ａ）〜図９（Ｄ）に示すように、タングステン膜９ｃ上にマスク材としてシリコン窒化膜１０をＣＶＤ法により堆積する。
次に、シリコン酸化膜及びシリコン膜（図示せず）をＣＶＤ法により順に堆積し、この堆積構造上にレジスト（図示せず）をパターニングする。そして、これらの膜を順次マスクとして、図１０（Ａ）〜図１０（Ｄ）に示すように、タングステン膜９ｃ、シリコン膜９ｂ及び９ａ、電極間絶縁膜７、シリコン膜８をＲＩＥ法により異方性エッチングする。これにより、メモリセルゲート電極ＭＧ及び選択ゲート電極ＳＧを加工できる。ここで、図１０（Ａ）および図１０（Ｃ）に示すように、コンタクト領域Ｃ１及びＣ２並びにその周辺領域では、半導体基板１の上面と素子分離膜５の上面とがほぼ面一になるように処理されている。ただし、半導体基板１の上面と素子分離膜５の上面とはほぼ面一になっていなくとも良い。
【００４５】
次に、図１１（Ａ）〜図１１（Ｄ）に示すように、ステップカバレッジ条件の悪いプラズマＣＶＤ法を用いてシリコン酸化膜を層間絶縁膜１１として堆積し、このリソグラフィ法によりフォトレジストをパターニングする。
【００４６】
次に、レジストパターン２４をマスクとして、図１２（Ａ）〜図１２（Ｄ）に示すように、選択ゲート電極ＳＧ間の層間絶縁膜１１、トンネル絶縁膜６、半導体基板１をＲＩＥ法によりエッチング加工する。このとき、層間絶縁膜１１がエッチング処理されると、層間絶縁膜１１が、隣接するブロックＢk，Ｂk+1間で対向する選択ゲート電極ＳＧの側壁に沿ってスペーサ膜１２として残留する。このとき同時に素子分離膜５の上面もエッチング処理に曝されることになり、素子分離膜５の上面が半導体基板１の上面より下方に位置するようになる。ここで、コンタクト領域Ｃ１及びＣ２の素子領域３の上部が露出されることになる。すなわち、コンタクト領域Ｃ１及びＣ２においてＸ方向に隣接する素子領域３間に隙間ができると言える。この後、レジストパターン２４を除去する。
【００４７】
次に、図１３（Ａ）〜図１３（Ｄ）に示すように、ＣＶＤ法によりシリコン酸化膜１３を堆積する。シリコン酸化膜１３は素子分離溝４の内面に沿って形成される。ここで、シリコン酸化膜１３の膜厚は、Ｘ方向に隣接する素子領域３間の隙間を埋めない膜厚に設定される。その結果、図１３（Ａ）および図１３（Ｃ）に示すように、窪部１３ａが素子分離膜５上のシリコン酸化膜１３上に形成される。
【００４８】
次に、図１４（Ａ）〜図１４（Ｄ）に示すように、例えば、ＣＶＤ法によりシリコン窒化膜１４ａを薄く堆積する。ここで、シリコン窒化膜１４の膜厚及び堆積条件は、窪部１３ａを埋める条件に設定される。その結果、図１４（Ａ）および図１４（Ｃ）に示すように、コンタクト領域Ｃ１及びＣ２並びにその周辺領域において、シリコン酸化膜１３の上の窪部１３ａにシリコン窒化膜１４ａを埋込むことができる。
【００４９】
次に、図１５（Ａ）〜図１５（Ｄ）に示すように、イオン注入法により選択ゲート電極ＳＧ間のソース／ドレイン、及び、周辺回路ＰＣのｎチャネルトランジスタの形成領域にｎ型不純物を２回に分けて注入し、低濃度不純物導入層、および、高濃度不純物導入層の濃度の異なる不純物導入層を設ける。また、周辺回路ＰＣのｐチャネルトランジスタの形成領域にｐ型不純物を２回に分けて注入し（図示せず）、例えばＲＴＡ（Rapid Thermal Annealing）法により９００℃〜１０５０℃の窒素雰囲気中にて加熱しドーパントを活性化する。すると、ＤＤＤ（Double Diffused Drain）構造の不純物の拡散層１ｂ、１ｃを形成できる。
【００５０】
次に、図１６（Ａ）〜図１６（Ｄ）に示すように、ＣＶＤ法によりシリコン窒化膜１４ｂを堆積する。このシリコン窒化膜１４ｂは、ビット線コンタクトＣＢを形成するためのホール１６及びソース線コンタクトＣＳＬを形成するための溝１９を形成するときのコンタクトストッパとして機能させるため、シリコン窒化膜１４ａより厚く形成する。
【００５１】
次に、図１７（Ａ）〜図１７（Ｄ）に示すように、シリコン酸化膜などによる層間絶縁膜１５をＣＶＤ法により堆積する。
次に、層間絶縁膜１５の上にレジスト（図示せず）をパターニングし、当該レジストパターンをマスクとして、図４（Ａ）〜図４（Ｄ）に示すように、シリコン窒化膜１４ｂをストッパとして層間絶縁膜１５にホール１６をＲＩＥ法により形成する。なお補助的に、シリコン窒化膜１４ａもストッパとして使用することができる。このとき同時に、ソース線コンタクトＣＳＬを形成するための溝１９を形成する。
【００５２】
まず、シリコン窒化膜１４上においてエッチング処理を一旦ストップし、続いて、エッチング条件を変更してシリコン窒化膜１４より下方の絶縁膜のエッチング処理を更に続ける。その結果、半導体基板１の上面に達するまでコンタクトホール１６及び溝１９を形成する。その後、レジストパターンを除去する。
【００５３】
なお、エッチングレートは、ホール１６よりも溝１９の方が大きい。その結果、溝１９の底部の位置はホール１６の底部の位置よりも低くなる。このとき、溝１９において、シリコン窒化膜１４ａを除去することもできる。
【００５４】
次に、バリアメタル膜１７をコンタクトホール１６及び溝１９内に形成し、ＣＶＤ法によりタングステン膜１８をコンタクトホール内に堆積し、コンタクトホール１６及び溝１９上に突出したタングステン膜１８およびバリアメタル膜１７をＣＭＰ法により研磨する。その後、多層配線構造を形成するが、この詳細説明は省略する。
【００５５】
発明者らは、このような一連の製造工程の中で、図１０（Ａ）〜図１０（Ｄ）に示すゲート電極ＭＧ，ＳＧの分断工程、図１２（Ａ）〜図１２（Ｄ）に示すスペーサ膜１２の加工工程の影響から、隣接するブロックＢｋ−Ｂｋ＋１の選択ゲート電極ＳＧ間の半導体基板１の上面が素子分離膜５の上面から突出することを見出している（図１２（Ａ）及び図１２（Ｃ）参照）。
【００５６】
またこの後、図１５（Ａ）〜図１５（Ｄ）に示すドーパント注入工程において、ｎ型ドーパントを高加速及び高ドーズ量の条件にてイオン注入し、９００℃〜１０５０℃の熱処理を施すことでドーパントを活性化すると、当該半導体基板１の表層に結晶欠陥が顕著に現れることが見出されている。特に、質量の重い砒素（Ａｓ）等をｎ型ドーパントとして用いると、特に結晶欠陥が顕著になることが判明している。
【００５７】
本実施形態の技術を用いると、図１２のスペーサ膜１２の加工工程の後、図１３（Ａ）に示すようにシリコン酸化膜１３を半導体基板１の上面及び上側面に沿って形成し、シリコン窒化膜１４ａをシリコン酸化膜１３上の窪部１３ａ内に埋込んでいるため、半導体基板１の素子分離溝４の素子領域３脇に予めシリコン窒化膜１４ａを埋込むことができる。
【００５８】
すると、選択ゲート電極ＳＧ間の半導体基板１にコンタクト接続用の高濃度不純物領域１ｃを形成するときに、高加速、高ドーズ量のドーパントを注入し、９００℃〜１０５０℃で高温熱処理しても素子領域３の膨張化を抑制できる。素子領域３がワード線方向（Ｘ方向）に膨張化すると、ビット線コンタクトＣＢが本来接触すべきでない他の素子領域３に接触する虞があるが、本実施形態に示した工程を採用すれば、この不具合を防止できる。これにより、ビット線コンタクトＣＢと本来接触すべきでない他の素子領域３との間の短絡を防止できる。
【００５９】
また、コンタクト領域Ｃ１において、素子領域３とシリコン窒化膜１４の間にシリコン酸化膜１３が形成されている。その結果、シリコン窒化膜１４の電荷トラップによるＸ方向における素子領域３間のリークを低減できる。また、半導体基板１の素子分離溝４の素子領域３脇に予めシリコン窒化膜１４ａを埋込むことができる。ここで、それぞれの拡散層１ａの底面は素子分離膜５の上面より低い。しかし、ビット線コンタクトＣＢと素子領域３の合わせずれが発生すると、ビット線コンタクトＣＢが、拡散層１ａを突き抜ける可能性がある。
【００６０】
しかし、コンタクト領域Ｃ１において、素子領域３間にシリコン酸化膜１３に加えシリコン窒化膜１４ａが形成されている。ここで、シリコン窒化膜１４ａは窪み１３ａに埋込まれているため、素子分離膜５上において厚く形成されている。すなわち、シリコン窒化膜１４ａのストッパとしての機能が向上する。その結果、ビット線コンタクトＣＢの合わせずれが発生したとしても、素子領域３脇のシリコン窒化膜１４ａの作用によりビット線コンタクトＣＢが拡散層１ａを突き抜けることを防止できる。
【００６１】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。シリコン窒化膜（ＳｉＮ）１４ａ、１４ｂを用いた形態を示したが、シリコン炭窒化膜（ＳｉＣＮ）を用いても良いし、シリコン（Ｓｉ）及び窒素（Ｎ）を含有する絶縁膜を適用すれば良い。また、各メモリセルＭＴに１ビットを割り当てた構成でも複数ビットを割り当てた構成でも適用できる。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６３】
図面中、１は半導体基板、１ａは拡散層、１ｂは低濃度不純物の拡散層、１ｃは高濃度不純物の拡散層、２は素子分離領域、３は素子領域、４は素子分離溝、５は素子分離膜、６はトンネル絶縁膜（ゲート絶縁膜）、ＦＧは浮遊電極、ＳＧは選択ゲート電極、１３ａは窪部（窪み）、１４はシリコン窒化膜、１４ａはシリコン窒化膜（第１シリコン窒化膜）、１４ｂはシリコン窒化膜（第２シリコン窒化膜）、１５は層間絶縁膜、ＣＢはビット線コンタクト（コンタクト）、ＣＳＬはソース線コンタクト（コンタクト）、ＭＴ…ＭＴはセルストリング、を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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