(57)【要約】【課題】半導体装置の性能を向上させる。【解決手段】半導体装置の製造方法において、ｎ型の半導体基板１Ｓ内に、フォトダイオードの一部を構成するｐ型の半導体領域としてのｐ型ウェルＰＷＬを形成し、転送用トランジスタのゲート電極Ｇｔを形成する。次いで、フォトダイオードの他部を構成するｎ型の半導体領域としてのｎ型ウェルＮＷＬを形成した後、半導体基板１Ｓにマイクロ波を照射することで、半導体基板１Ｓを加熱する。その後、転送用トランジスタのドレイン領域を形成する。【選択図】図１９
2014241363.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の半導体基板を準備する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板内に、フォトダイオードの一部を構成する前記第１導電型とは反対の第２導電型である第１半導体領域を形成する工程、
（ｃ）前記半導体基板上に、前記フォトダイオードにより生成された電荷を転送する転送用トランジスタのゲート電極を形成する工程、
（ｄ）前記第１半導体領域に内包されるように、前記フォトダイオードの他部を構成する前記第１導電型の第２半導体領域を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を加熱する工程、
（ｆ）前記（ｅ）工程の後、前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板上に層間絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程では、前記半導体基板にマイクロ波を照射することで、前記半導体基板を構成するシリコン結晶の格子振動を誘起することにより、前記半導体基板を加熱し、
前記（ｅ）工程で使用されるマイクロ波の周波数は、シリコン結晶に共鳴吸収される周波数である、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記マイクロ波の周波数は、５．８ＧＨｚである、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程で使用されるマイクロ波のパワーは、５〜１０ｋＷである、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程におけるマイクロ波による前記半導体基板の加熱時間は、１５〜３０分である、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
（ｈ）前記（ｂ）工程の後、前記（ｄ）工程の前に、前記半導体基板にマイクロ波を照射することで、前記半導体基板を加熱する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
（ｉ）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記半導体基板にマイクロ波を照射することで、前記半導体基板を加熱する工程、
を有する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
（ｉ）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記半導体基板にマイクロ波を照射することで、前記半導体基板を加熱する工程、
を有する、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法において、
（ｊ）前記（ｅ）工程の後、前記半導体基板を、８００℃以上の温度で熱処理する工程、
を有する、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
（ｋ）前記（ｅ）工程の後、前記（ｆ）工程の前に、前記第２半導体領域上に反射防止膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
（ｌ）前記層間絶縁膜を貫通して前記ドレイン領域に達するコンタクトホールを形成する工程、
（ｍ）前記コンタクトホールに導体膜を埋め込むことによりプラグを形成する工程、
（ｎ）前記（ｍ）工程の後、前記層間絶縁膜上に配線層を形成する工程、
を有する、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
（ｏ）前記層間絶縁膜を貫通して前記ドレイン領域に達するコンタクトホールを形成する工程、
（ｐ）前記コンタクトホールに導体膜を埋め込むことによりプラグを形成する工程、
（ｑ）前記（ｐ）工程の後、前記層間絶縁膜上に配線層を形成する工程、
（ｒ）前記（ｑ）工程の後、前記半導体基板に支持基板を取り付ける工程、
（ｓ）前記（ｒ）工程の後、前記半導体基板の裏面を研削する工程、
を有する、半導体装置の製造方法。
【請求項１３】
請求項１記載の半導体装置の製造方法において、
前記第１導電型はｎ型であり、
前記第２導電型はｐ型である、半導体装置の製造方法。
【請求項１４】
（ａ）第１導電型の半導体基板を準備する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板内に、フォトダイオードの一部を構成する前記第１導電型とは反対の第２導電型である第１半導体領域を形成する工程、
（ｃ）前記（ｂ）工程の後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を加熱する工程、
（ｄ）前記半導体基板上に、前記フォトダイオードにより生成された電荷を転送する転送用トランジスタのゲート電極を形成する工程、
（ｅ）前記（ｃ）工程の後、前記第１半導体領域に内包されるように、前記フォトダイオードの他部を構成する前記第１導電型の第２半導体領域を形成する工程、
（ｆ）前記（ｅ）工程の後、前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板上に層間絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
（ｈ）前記（ｆ）工程の後、前記（ｇ）工程の前に、前記半導体基板にマイクロ波を照射することで、前記半導体基板を加熱する工程、
を有する、半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
（ｉ）前記（ｃ）工程の後、前記半導体基板を、８００℃以上の温度で熱処理する工程、
を有する、半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法において、
（ｊ）前記（ｅ）工程の後、前記（ｆ）工程の前に、前記第２半導体領域上に反射防止膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１８】
（ａ）第１導電型の半導体基板を準備する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板内に、フォトダイオードの一部を構成する前記第１導電型とは反対の第２導電型である第１半導体領域を形成する工程、
（ｃ）前記半導体基板上に、前記フォトダイオードにより生成された電荷を転送する転送用トランジスタのゲート電極を形成する工程、
（ｄ）前記第１半導体領域に内包されるように、前記フォトダイオードの他部を構成する前記第１導電型の第２半導体領域を形成する工程、
（ｅ）前記（ｄ）工程の後、前記半導体基板内に、前記転送用トランジスタのドレイン領域を形成する工程、
（ｆ）前記（ｅ）工程の後、前記半導体基板にマイクロ波を照射することで、前記半導体基板を加熱する工程、
（ｇ）前記（ｆ）工程の後、前記半導体基板上に層間絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
（ｈ）前記（ｆ）工程の後、前記半導体基板を、８００℃以上の温度で熱処理する工程、
を有する、半導体装置の製造方法。
【請求項２０】
請求項１８記載の半導体装置の製造方法において、
（ｉ）前記（ｄ）工程の後、前記（ｅ）工程の前に、前記第２半導体領域上に反射防止膜を形成する工程、
を有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、固体撮像素子を含む半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いたＣＭＯＳイメージセンサの開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。フォトダイオードおよび転送用トランジスタは、半導体基板の画素領域に形成される。一方、半導体基板の周辺回路領域には、論理回路を構成するトランジスタ、すなわちロジックトランジスタが形成される。
【０００３】
固体撮像素子としてのＣＭＯＳイメージセンサを備えた半導体装置の製造工程は、イオン注入により不純物を導入する工程と、イオン注入により導入した不純物を活性化するか、またはイオン注入により発生した結晶欠陥を回復させるためのアニール、すなわち熱処理を行う工程とを含む。この不純物を活性化するか、結晶欠陥を回復させるためのアニールを行う方法として、通常、バッチ式もしくは枚葉式のアニール炉によるファーネスアニール、ＲＴＡ（Rapid Thermal Anneal）またはレーザアニールなどが用いられている。これらの方法によりアニールを行う場合には、８００℃以上の高温でアニールを行う必要がある。
【０００４】
一方、このようなアニールをより低温で行う方法として、マイクロ波アニールが用いられている。
【０００５】
特開２０１１−７７４０８号公報（特許文献１）には、マイクロ波アニールにより結晶欠陥を回復させること、および、フラッシュランプアニールまたはレーザアニールにより、イオン注入により導入された不純物イオンを活性化する技術が開示されている。
【０００６】
特開２００２−４３３２９号公報（特許文献２）には、不純物元素を活性化する工程を、ファーネスアニール炉を用いる熱アニール法で行う技術が開示されている。
【０００７】
特開平１−１２０８１７号公報（特許文献３）には、ｐ型シリコン基板にイオン注入した後、マイクロ波を照射して、不純物イオンを活性化する技術が開示されている。
【０００８】
特開２０１２−１０９５０３号公報（特許文献４）には、シリサイド層を形成する際に、枚葉式の熱伝導型アニール装置を用いて第１の熱処理を行った後、マイクロ波アニール装置を用いて第２の熱処理を行う技術が開示されている。
【０００９】
特開２０１３−５１３１７号公報（特許文献５）には、固体撮像素子を構成するフォトダイオードおよび転送用トランジスタを半導体基板に形成し、さらに、半導体基板上に層間絶縁膜を形成した後、半導体基板にマイクロ波を照射することで、半導体基板を加熱する技術が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−７７４０８号公報
【特許文献２】特開２００２−４３３２９号公報
【特許文献３】特開平１−１２０８１７号公報
【特許文献４】特開２０１２−１０９５０３号公報
【特許文献５】特開２０１３−５１３１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
通常の半導体装置の製造工程では、数工程ごとに１０００℃程度の高温で活性化アニールを行って、イオン注入により導入された不純物を活性化させる。また、活性化アニールを行うことにより、イオン注入により発生した結晶欠陥を回復させることが期待される。
【００１２】
しかしながら、通常の半導体装置の製造工程では、イオン注入後の活性化アニールを行う前、例えば反射防止膜を形成する際に、半導体基板が例えば６００℃程度の温度まで加熱されることがある。この６００℃程度の温度では、点欠陥などの結晶欠陥は、若干は回復するものの、完全には回復せず、点欠陥が拡散して形成した転位となって、半導体基板中に一定量残った状態となる。転位は結晶中の応力を推進力として、運動・増殖する。そして、このように半導体基板中に一定の転位欠陥が残った状態では、その後、例えば１０００℃程度の高温で活性化アニールを行った場合でも、残った転位欠陥を完全に回復させることが難しい。
【００１３】
したがって、点欠陥および、転位を減らす効果を増加させるためには、より高温でアニールを行うことが有効である。しかしながら、画素領域と周辺回路領域とを備えた半導体装置の製造工程では、８００℃以上の温度でのアニールを行うと、周辺回路領域で不純物が拡散し、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などのトランジスタまたはその他の素子を含めた半導体素子の特性を変動させるおそれがあり、半導体装置の性能が低下する。したがって、画素領域に形成されるフォトダイオードなどの結晶欠陥を回復させる観点からは、高温でアニールを行うことが望ましいが、周辺回路領域に形成される半導体素子の特性の変動を抑制する観点からは、高温でアニールを行うことは望ましくなく、高温でアニールを行うことができる工程およびその回数には制限がある。
【００１４】
さらに、高温でアニールを行わないと結晶欠陥を回復させることができないファーネスアニールなどに代え、より低温でアニールを行っても結晶欠陥を回復させることができるマイクロ波アニールを用いることも考えられる。しかし、イオン注入による結晶欠陥を回復させるためにマイクロ波アニールを行う場合には、マイクロ波アニールを行う順序によっては、結晶欠陥を回復させる効果が減少し、半導体装置の性能が低下する。
【００１５】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
一実施の形態によれば、半導体装置の製造方法において、ｎ型の半導体基板内に、フォトダイオードの一部を構成するｐ型の半導体領域を形成し、転送用トランジスタのゲート電極を形成する。次いで、フォトダイオードの他部を構成するｎ型の半導体領域を形成した後、半導体基板にマイクロ波を照射することで、半導体基板を加熱する。その後、転送用トランジスタのドレイン領域を形成する。
【００１７】
また、他の実施の形態によれば、半導体装置の製造方法において、ｎ型の半導体基板内に、フォトダイオードの一部を構成するｐ型の半導体領域を形成した後、半導体基板にマイクロ波を照射することで、半導体基板を加熱する。その後、転送用トランジスタのゲート電極を形成し、フォトダイオードの他部を構成するｎ型の半導体領域を形成し、転送用トランジスタのドレイン領域を形成する。
【００１８】
さらに、他の実施の形態によれば、半導体装置の製造方法において、ｎ型の半導体基板内に、フォトダイオードの一部を構成するｐ型の半導体領域を形成し、転送用トランジスタのゲート電極を形成し、フォトダイオードの他部を構成するｎ型の半導体領域を形成する。次いで、転送用トランジスタのドレイン領域を形成した後、半導体基板にマイクロ波を照射することで、半導体基板を加熱する。
【発明の効果】
【００１９】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１の半導体装置の構成例を示す回路ブロック図である。
【図２】画素の構成例を示す回路図である。
【図３】実施の形態１の半導体装置の画素を示す平面図である。
【図４】各プラグの結線例の一例を示す図である。
【図５】実施の形態１の半導体装置が形成される半導体基板および素子領域を示す平面図である。
【図６】実施の形態１の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
【図７】実施の形態１の半導体装置の構成を示す断面図である。
【図８】実施の形態１の半導体装置の構成を示す断面図である。
【図９】実施の形態１の半導体装置の別の構成を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３６】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３７】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３８】実施の形態１の半導体装置の製造工程を示す断面図である。
【図３９】実施の形態１の第１変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４０】実施の形態１の第１変形例の半導体装置の製造工程を示す断面図である。
【図４１】実施の形態１の第２変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４２】実施の形態１の第２変形例の半導体装置の製造工程を示す断面図である。
【図４３】ｐｎ接合によるフォトダイオードのバンド構造を示す図である。
【図４４】半導体基板に対して砒素のイオン注入を行ったときのドーズ量と、ＴＷ値との関係を示すグラフである。
【図４５】半導体基板にイオン注入を行い、さらに、各種の方法および条件でアニールを行った後のＴＷ値と、アニール温度との関係を示すグラフである。
【図４６】半導体基板にイオン注入を行い、さらに、実施の形態１の実施例１としてマイクロ波アニールを行った後のＴＷ値と、アニール時間との関係を示すグラフである。
【図４７】半導体基板にイオン注入を行い、さらに、比較例１のファーネスアニールを行った状態でのカソードルミネッセンス法における分析結果を示すグラフである。
【図４８】半導体基板にイオン注入を行い、さらに、実施例１のマイクロ波アニールを行った状態でのカソードルミネッセンス法における分析結果を示すグラフである。
【図４９】半導体基板内に導入されたホウ素の不純物濃度プロファイルを示すグラフである。
【図５０】イオン注入を行った後のシリコンの結晶格子を模式的に示す図である。
【図５１】イオン注入を行った後のシリコンの結晶格子を模式的に示す図である。
【図５２】イオン注入を行った後のシリコンの結晶格子を模式的に示す図である。
【図５３】イオン注入を行った後のシリコンの結晶格子を模式的に示す図である。
【図５４】比較例４および実施例１において、一定の数の画素のうち白点が発生した画素の数、すなわち白点数を測定した結果を比較して示すグラフである。
【図５５】比較例４および実施例１において、周辺回路領域に形成されたＭＩＳＦＥＴの閾値電圧を測定した結果を比較して示すグラフである。
【図５６】実施の形態２の半導体装置の構成を示す断面図である。
【図５７】実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図５８】実施の形態２の半導体装置の製造工程を示す断面図である。
【図５９】実施の形態２の半導体装置の製造工程を示す断面図である。
【図６０】実施の形態２の半導体装置の製造工程を示す断面図である。
【図６１】実施の形態２の半導体装置の製造工程を示す断面図である。
【図６２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図６３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図６４】実施の形態２の変形例の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
【００２６】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００２７】
なお、以下の実施の形態においてＡ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
【００２８】
（実施の形態１）
以下、図面を参照しながら本実施の形態１の半導体装置の構造および製造工程について詳細に説明する。本実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサとしてのＣＭＯＳイメージセンサである例について説明する。
【００２９】
＜半導体装置の構成＞
図１は、実施の形態１の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状に配置された４行４列の１６個の画素を示すが、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
【００３０】
図１に示す画素領域１Ａには、複数の画素がアレイ状に配置され、その周囲には、垂直走査回路１０２や水平走査回路１０５などの駆動回路が配置されている。すなわち、本実施の形態１の半導体装置は、画素がアレイ状に複数配置された画素アレイを有する。
【００３１】
各画素ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路１０２と接続され、出力線ＯＬはそれぞれ列回路１０３と接続されている。列回路１０３はスイッチＳｗを介して出力アンプ１０４と接続されている。各スイッチＳｗは水平走査回路１０５と接続され、水平走査回路１０５により制御される。
【００３２】
例えば、垂直走査回路１０２および水平走査回路１０５により選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプ１０４を介して出力される。
【００３３】
画素ＰＵの構成は、例えば、図２に示すように、フォトダイオードＰＤと、４つのＭＯＳＦＥＴとで構成される。これらのＭＯＳＦＥＴは、ｎチャネル型であり、ＲＳＴはリセットトランジスタ、ＴＸは転送用トランジスタ、ＳＥＬは選択トランジスタ、ＡＭＩは増幅トランジスタである。転送用トランジスタＴＸは、フォトダイオードＰＤにより生成された電荷を転送する。なお、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。また、ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略であり、ＭＩＳＦＥＴと示されることもある。さらに、ＦＥＴ（Field Effect Transistor）は、電界効果トランジスタの略である。
【００３４】
図２に示す回路例においては、接地電位ＧＮＤとノードｎ１との間にフォトダイオードＰＤと転送用トランジスタＴＸとが直列に接続されている。ノードｎ１と電源電位ＶＤＤとの間にはリセットトランジスタＲＳＴが接続されている。電源電位ＶＤＤは、電源電位線ＬＶＤＤ（後述する図４参照）の電位である。電源電位ＶＤＤと出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードｎ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送用トランジスタＴＸのゲート電極は転送線ＬＴＸと接続されている。
【００３５】
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げてＨレベルとし、転送用トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送用トランジスタＴＸをオフ状態とする。
【００３６】
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。つまり、フォトダイオードＰＤは、入射光を受光して電荷を生成する。
【００３７】
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げてＬレベルとし、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げてＨレベルとし、選択トランジスタＳＥＬおよび転送用トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤにより生成された電荷が転送用トランジスタＴＸのノードｎ１側の端部（後述する図３に示すフローティングディフュージョンＦＤ）に転送される。このとき、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路１０３およびスイッチＳｗを介して出力アンプ１０４から出力信号として読み出される。
【００３８】
図３は、実施の形態１の半導体装置の画素を示す平面図である。また、図４は、各プラグの結線例の一例を示す図である。
【００３９】
図３および図４に示すように、本実施の形態１の半導体装置の画素ＰＵ（図１参照）は、フォトダイオードＰＤと転送用トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有する。さらに、画素ＰＵは、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、接地電位線ＬＧＮＤと接続されているプラグＰｇが配置されている活性領域ＡｃＧとを有する。
【００４０】
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはプラグＰｒ１、Ｐｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
【００４１】
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、平面視において、ゲート電極Ｇｔの両側のうちの一方には、フォトダイオードＰＤが配置されている。また、平面視において、ゲート電極Ｇｔの両側のうちの他方には、電荷蓄積部または浮遊拡散層としての機能を有する、フローティングディフュージョンＦＤが配置されている。フォトダイオードＰＤは、ｐｎ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物領域、すなわち半導体領域より構成される。また、フローティングディフュージョンＦＤは、例えば、ｎ型の不純物領域、すなわち半導体領域で構成される。このフローティングディフュージョンＦＤ上には、プラグＰｆｄが配置されている。
【００４２】
すなわち、フローティングディフュージョン（半導体領域）ＦＤは、活性領域ＡｃＴＰの内部に形成されている。
【００４３】
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、活性領域ＡｃＡＳのゲート電極Ｇａ側の端部にはプラグＰａが配置され、活性領域ＡｃＡＳのゲート電極Ｇｓ側の端部にはプラグＰｓが配置されている。ゲート電極Ｇａおよびゲート電極Ｇｓの両側は、ソース・ドレイン領域であり、このゲート電極Ｇａおよびゲート電極Ｇｓとソース・ドレイン領域とにより、直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
【００４４】
活性領域ＡｃＧの上部にはプラグＰｇが配置されている。このプラグＰｇは、接地電位線ＬＧＮＤと接続される。よって、活性領域ＡｃＧは、半導体基板のウェル領域に、接地電位ＧＮＤを印加するための給電領域である。
【００４５】
上記プラグＰｒ１、プラグＰｒ２、プラグＰｇ、プラグＰｆｄ、プラグＰａおよびプラグＰｓを、複数の配線層（例えば、後述する図７に示す配線Ｍ１〜Ｍ３）により接続する。また、ゲート電極Ｇｒ、ゲート電極Ｇｔ、ゲート電極Ｇａおよびゲート電極Ｇｓのそれぞれの上のプラグＰｒｇ、プラグＰｔｇ、プラグＰａｇおよびプラグＰｓｇを、複数の配線層（例えば、後述する図７に示す配線Ｍ１〜Ｍ３）により接続する。これにより、図１および図２に示す回路を構成することができる。
【００４６】
図５は、実施の形態１の半導体装置が形成される半導体基板および素子領域を示す平面図である。図５に示すように、半導体基板１Ｓは、半導体基板１Ｓの表面側に、複数の素子領域ＣＨＰを有し、図１に示す画素領域１Ａは、画素領域１Ａと異なる周辺回路領域２Ａとともに１つの素子領域ＣＨＰに形成される。前述した活性領域ＡｃＴＰは、半導体基板１Ｓの表面側の画素領域１Ａに形成されている。また、周辺回路領域２Ａには、論理回路、すなわちロジック回路が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。
【００４７】
なお、半導体基板１Ｓは、第１主面としての表面と、表面と反対側の、第２主面としての裏面を有するものとし、表面側に、素子領域ＣＨＰが形成されるものとする。
【００４８】
図６は、実施の形態１の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
【００４９】
図６に示すように、周辺回路領域２Ａには、ロジックトランジスタとしてのトランジスタＬＴが配置されている。このトランジスタＬＴは、電子をキャリアとするＮ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）および正孔をキャリアとするＰ型ＭＯＳＦＥＴで構成され、図６に示すトランジスタＬＴは、論理回路を構成するトランジスタ、例えばＮＭＯＳＦＥＴのうちの一つである。半導体基板１Ｓの表面側の周辺回路領域２Ａには、活性領域ＡｃＬが形成されている。活性領域ＡｃＬには、ゲート電極Ｇｌｔが配置され、ゲート電極Ｇｌｔの両側であって、活性領域ＡｃＬの内部には、図８を用いて後述する高濃度半導体領域ＮＲを含むソース・ドレイン領域が形成されている。また、ソース・ドレイン領域上、すなわち活性領域ＡｃＬ上には、プラグＰｔ１、Ｐｔ２が配置されている。
【００５０】
図６においては、１つのトランジスタＬＴのみを示している。しかし、周辺回路領域２Ａには、複数のトランジスタが配置されている。これらの複数のトランジスタのソース・ドレイン領域上のプラグまたはゲート電極上のプラグを複数の配線層（例えば、後述する図７に示す配線Ｍ１〜Ｍ３）により接続することで、論理回路を構成することができる。また、トランジスタ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
【００５１】
なお、以下では、トランジスタＬＴがｎチャネル型のＭＩＳＦＥＴである例を説明するが、例えばＣＭＩＳＦＥＴを構成する場合など、トランジスタＬＴがｐチャネル型のＭＩＳＦＥＴであってもよい。
【００５２】
＜画素領域および周辺回路領域の素子構造＞
次いで、画素領域および周辺回路領域の素子構造を説明する。図７および図８は、実施の形態１の半導体装置の構成を示す断面図である。図７は、図３のＡ−Ａ断面に対応している。図８は、図６のＢ−Ｂ断面に対応している。
【００５３】
図７に示すように、半導体基板１Ｓの画素領域１Ａの活性領域ＡｃＴＰには、ｐ型ウェルＰＷＬおよびｎ型ウェルＮＷＬからなるフォトダイオードＰＤ（図３参照）と、転送用トランジスタＴＸとが形成されている。図８に示すように、半導体基板１Ｓの周辺回路領域２Ａの活性領域ＡｃＬには、トランジスタＬＴが形成されている。
【００５４】
半導体基板１Ｓは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）を含有する単結晶シリコンである。活性領域ＡｃＴＰの外周には素子分離領域ＬＣＳが配置されている。このように、素子分離領域ＬＣＳで囲まれた半導体基板１Ｓの露出領域が、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域となる。
【００５５】
活性領域ＡｃＴＰおよび活性領域ＡｃＬには、ホウ素（Ｂ）などのｐ型不純物を導入した半導体領域としてのｐ型ウェルＰＷＬが形成されている。
【００５６】
図７に示すように、活性領域ＡｃＴＰにおいては、ｐ型ウェルＰＷＬに内包されるように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入した半導体領域としてのｎ型ウェルＮＷＬが形成されている。このｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによって、フォトダイオードが構成される。
【００５７】
このｎ型ウェルＮＷＬの表面の一部には、ｐ＋型半導体領域ＰＲが形成されている。このｐ＋型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型ウェルＮＷＬの表面に、正孔を多数キャリアとするｐ＋型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制でき、暗電流の増加を抑制することができる。
【００５８】
また、ｎ型ウェルＮＷＬの一部と平面的に重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを介して配置され、その両側の側壁には、側壁絶縁膜としてのサイドウォールＳＷが形成されている。
【００５９】
このゲート電極Ｇｔの一方（フォトダイオードと逆側）には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型の高濃度半導体領域ＮＲが形成されている。ｎ型の高濃度半導体領域ＮＲは、フローティングディフュージョンＦＤとしての半導体領域であり、転送用トランジスタＴＸのドレイン領域でもある。
【００６０】
フォトダイオードＰＤ（図３参照）の表面、すなわちｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面には、キャップ絶縁膜ＣＡＰが形成されている。このキャップ絶縁膜ＣＡＰは、半導体基板１Ｓの表面特性、すなわち界面特性を良好に保つために形成される。このキャップ絶縁膜ＣＡＰ上には、反射防止膜ＡＲＦが形成されている。すなわち、反射防止膜ＡＲＦは、ｎ型ウェルＮＷＬ上に形成されている。
【００６１】
一方、図８に示すように、活性領域ＡｃＬのｐ型ウェルＰＷＬ上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｌｔが形成されており、その両側の側壁には、サイドウォールＳＷが形成されている。また、両側の側壁にサイドウォールＳＷが形成されたゲート電極Ｇｌｔのさらに両側のｐ型ウェルＰＷＬ中には、ソース・ドレイン領域が形成されている。このソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度半導体領域ＮＭ、すなわちｎ−型半導体領域ＮＭ、および、ｎ型の高濃度半導体領域ＮＲ、すなわちｎ＋型半導体領域ＮＲからなる。また、ｎ型の高濃度半導体領域ＮＲの表面には、例えばニッケルシリサイドなどの金属シリサイドからなるシリサイド層ＳＩＬが形成されている。すなわち、ｎ型の高濃度半導体領域ＮＲの上層部には、シリサイド層ＳＩＬが形成されている。
【００６２】
なお、フローティングディフュージョンＦＤとしてのｎ型の高濃度半導体領域ＮＲの表面には、シリサイド層が形成されていない。すなわち、フローティングディフュージョンＦＤの上層部には、シリサイド層が形成されていない。
【００６３】
画素領域１Ａでは、ゲート電極Ｇｔおよび反射防止膜ＡＲＦ上を含めて半導体基板１Ｓを覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通して、フローティングディフュージョンＦＤとしてのｎ型の高濃度半導体領域ＮＲに達するプラグＰｆｄが形成されている。また、周辺回路領域２Ａでは、ゲート電極Ｇｌｔを含めて半導体基板１Ｓを覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通して、ｎ型の高濃度半導体領域ＮＲの表面、すなわち上層部に形成されたシリサイド層ＳＩＬに達するプラグＰｔ１およびプラグＰｔ２が形成されている。
【００６４】
層間絶縁膜ＩＬ１は、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン膜から形成されている。そして、プラグＰｆｄ、プラグＰｔ１およびプラグＰｔ２は、層間絶縁膜ＩＬ１に形成されたコンタクトホールに、例えば、チタン膜およびチタン膜上に形成された窒化チタン膜、すなわちチタン／窒化チタン膜からなるバリア導体膜と、バリア導体膜上に形成されたタングステン膜とを埋め込むことにより形成されている。
【００６５】
なお、図７および図８に表れないプラグも層間絶縁膜ＩＬ１中に形成されている。また、図７および図８には表れないが、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩも、ｐ型ウェルＰＷＬ上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側のｐ型ウェルＰＷＬ中に形成されたソース・ドレイン領域を有する（図３参照）。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩは直列に接続されているため、一方のソース・ドレイン領域を共有している（図３参照）。
【００６６】
そして、画素領域１Ａおよび周辺回路領域２Ａで、プラグＰｆｄ、プラグＰｔ１およびプラグＰｔ２を形成した層間絶縁膜ＩＬ１上には、例えば、層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２に配線Ｍ１が形成されている。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜から形成されるが、これに限定されるものではなく、酸化シリコン膜よりも誘電率の低い低誘電率膜から形成することもできる。低誘電率膜としては、例えば、ＳｉＯＣ膜を挙げることができる。また、配線Ｍ１は、例えば、銅配線から形成されており、ダマシン法を使用することにより形成することができる。なお、配線Ｍ１は、銅配線に限定されるものではなく、アルミニウム配線から形成することもできる。
【００６７】
配線Ｍ１を形成した層間絶縁膜ＩＬ２上には、例えば、酸化シリコン膜や低誘電率膜からなる層間絶縁膜ＩＬ３が形成されており、この層間絶縁膜ＩＬ３に配線Ｍ２が形成されている。また、配線Ｍ２を形成した層間絶縁膜ＩＬ３上には、層間絶縁膜ＩＬ４が形成されており、この層間絶縁膜ＩＬ４に配線Ｍ３が形成されている。配線Ｍ１〜Ｍ３は、配線層を形成している。配線Ｍ１〜Ｍ３は、フォトダイオードと平面的に重ならないように形成されている。これは、フォトダイオードに入射する光が配線Ｍ１〜Ｍ３によって遮られないようにするためである。
【００６８】
さらに、配線Ｍ３を形成した層間絶縁膜ＩＬ４上には、マイクロレンズＭＬが搭載されている。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタが設けられていてもよい。
【００６９】
図７において、光が画素ＰＵ（図１参照）に照射されると、まず、入射光は、マイクロレンズＭＬを通過する。その後、可視光に対して透明な層間絶縁膜ＩＬ４〜ＩＬ１を通過した後、反射防止膜ＡＲＦに入射する。反射防止膜ＡＲＦでは、入射光の反射が抑制されて充分な光量の入射光がフォトダイオードに入射する。フォトダイオードでは、入射光のエネルギーがシリコンのバンドギャップよりも大きいため、光電変換により入射光が吸収されて正孔電子対が生成される。このとき生成された電子は、ｎ型ウェルＮＷＬに蓄積される。そして、適切なタイミングで、転送用トランジスタＴＸをオンする。具体的には、転送用トランジスタＴＸのゲート電極にしきい値電圧以上の電圧を印加する。すると、ゲート絶縁膜直下のチャネル形成領域にチャネル領域が形成され、転送用トランジスタＴＸのソース領域としてのｎ型ウェルＮＷＬと、転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲとが、電気的に導通することになる。この結果、ｎ型ウェルＮＷＬに蓄積された電子は、チャネル領域を通ってドレイン領域に達し、ドレイン領域から配線層を伝わって外部回路に取り出される。
【００７０】
以上のようにして、画素ＰＵ（図１参照）のデバイス構造が形成されているが、本実施の形態１では、図７に示すデバイス構造だけではなく、図９に示すデバイス構造も対象としている。図９は、実施の形態１の半導体装置の別の構成を示す断面図である。図９は、図３のＡ−Ａ断面に対応している。
【００７１】
図７のデバイス構造と、図９のデバイス構造は、ほぼ同様の構成をしているが、以下の点が相違する。すなわち、転送用トランジスタのドレイン領域としてのｎ型の高濃度半導体領域ＮＲの表面、すなわち上層部に、シリサイド層ＳＩＬを形成している点である。これにより、図９に示すデバイス構造では、ｎ型の高濃度半導体領域ＮＲとプラグＰｆｄとの接続抵抗を低減することができる。なお、シリサイド層ＳＩＬは、例えば、ニッケルプラチナシリサイド層、ニッケルシリサイド層、チタンシリサイド層、コバルトシリサイド層、あるいは、プラチナシリサイド層などから形成することができる。
【００７２】
＜半導体装置の製造方法＞
次いで、本実施の形態１の半導体装置の製造方法について説明する。
【００７３】
図１０は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図１１〜図３８は、実施の形態１の半導体装置の製造工程を示す断面図である。なお、図１０は、実施の形態１の半導体装置の製造工程のうち、主として画素領域１Ａにおける製造工程を示す。また、図１１〜図３８の各断面図は、図３のＡ−Ａ断面または図６のＢ−Ｂ断面に対応している。
【００７４】
図１１および図１２に示すように、半導体基板１Ｓとして、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含有した、ｎ型の単結晶シリコン基板を準備する（図１０のステップＳ１１）。
【００７５】
次いで、半導体基板１Ｓに素子分離領域ＬＣＳを形成する。素子分離領域ＬＣＳは、熱酸化膜からなる。例えば、半導体基板１Ｓのうち、活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域となる領域を窒化シリコン膜で覆い、熱酸化することにより、酸化シリコン膜等の絶縁部材からなる素子分離領域ＬＣＳを形成する。このような素子分離方法をＬＯＣＯＳ（Local oxidation of silicon）法という。この素子分離領域ＬＣＳにより活性領域ＡｃＴＰおよび活性領域ＡｃＬ等の活性領域が区画、すなわち形成される。
【００７６】
なお、活性領域ＡｃＴＰは、画素領域１Ａに形成され、活性領域ＡｃＬは、周辺回路領域２Ａに形成される。
【００７７】
ＬＯＣＯＳ法に代えてＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域を形成してもよい。この場合、素子分離領域は、半導体基板１Ｓ中の溝内に埋め込まれた絶縁部材からなる。例えば、上記窒化シリコン膜をマスクとして半導体基板１Ｓをエッチングすることにより、分離溝を形成する。次いで、この分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域を形成する。
【００７８】
次いで、図１３および図１４に示すように、画素領域１Ａで、フォトダイオードを構成するｐ型ウェルＰＷＬを形成し、周辺回路領域２Ａで、ｐ型ウェルＰＷＬを形成する（図１０のステップＳ１２）。
【００７９】
このステップＳ１２では、フォトリソグラフィ技術およびイオン注入法を使用することにより、活性領域ＡｃＴＰ内、および、活性領域ＡｃＬ内で、半導体基板１Ｓ内に、ホウ素（Ｂ）などのｐ型不純物を導入する。これにより、画素領域１Ａおよび周辺回路領域２Ａで、ｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬの導電型はｐ型であり、半導体基板１Ｓの導電型であるｎ型の反対の導電型である。
【００８０】
次いで、図１５および図１６に示すように、画素領域１Ａで、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｔを形成し、周辺回路領域２Ａで、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｌｔを形成する（図１０のステップＳ１３）。
【００８１】
まず、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓを熱酸化することにより、ｐ型ウェルＰＷＬの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸとして、窒化シリコン膜や酸窒化シリコン膜などを用いてもよい。また、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜などのいわゆる高誘電体膜、すなわち窒化シリコン膜よりも誘電率の高い膜を用いてもよい。これらの膜は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。
【００８２】
次に、ゲート絶縁膜ＧＯＸ上を含む半導体基板１Ｓ上に、導電膜として、例えば多結晶シリコン膜を、ＣＶＤ法などを用いて形成する。次に、導電膜をパターニングする。具体的には、導電膜上にフォトレジスト膜（図示は省略）を形成し、フォトリソグラフィ技術を用いて露光・現像することにより、ゲート電極Ｇｔおよびゲート電極Ｇｌｔの形成予定領域にフォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクとして、導電膜および酸化シリコン膜をエッチングする。これにより、画素領域１Ａで、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを介して、導電膜からなるゲート電極Ｇｔを形成し、周辺回路領域２Ａで、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを介して、導電膜からなるゲート電極Ｇｌｔを形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。このようなフォトレジスト膜の形成から除去までの工程をパターニングという。この際、例えば図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａを形成してもよい。
【００８３】
なお、ステップＳ１３の工程については、ステップＳ１２を行ってｐ型ウェルＰＷＬを形成した後、後述するステップＳ１８を行う前の、いずれかの時点で行うことができる。
【００８４】
次いで、図１７および図１８に示すように、画素領域１Ａで、ゲート電極Ｇｔの一方の側（図１７中の左側）のｐ型ウェルＰＷＬに内包されるように、フォトダイオードを構成するｎ型ウェルＮＷＬを形成する（図１０のステップＳ１４）。
【００８５】
例えば、ゲート電極Ｇｔの一方の側を開口したフォトレジスト膜（図示は省略）をマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、図１７に示すように、ｐ型ウェルＰＷＬに内包されたｎ型ウェルＮＷＬを形成する。このｐ型ウェルＰＷＬとｎ型ウェルＮＷＬによってフォトダイオードが構成される。そして、このｎ型ウェルＮＷＬの一部は、転送用トランジスタのゲート電極Ｇｔと平面視においてオーバラップするように形成される。このようにｎ型ウェルＮＷＬの一部と転送用トランジスタのゲート電極Ｇｔとをオーバラップさせることにより、ｎ型ウェルＮＷＬを転送用トランジスタのソース領域としても機能させることができる。
【００８６】
なお、このステップＳ１４の工程では、図１８に示すように、周辺回路領域２Ａにおいて、ゲート電極Ｇｌｔの表面を含めて半導体基板１Ｓ上に、例えばレジスト膜ＲＳ１が形成されている。すなわち、周辺回路領域２Ａにおいて、ｐ型ウェルＰＷＬは、ｎ型の不純物イオンがイオン注入されないように、例えばレジスト膜ＲＳ１により覆われている。
【００８７】
次いで、図１９に示すように、マイクロ波アニールを行う（図１０のステップＳＭＷＡ１）。例えば、半導体基板１Ｓの表面または裏面から、シリコン結晶に共鳴吸収される周波数、例えば５．８ＧＨｚのマイクロ波を照射することで、半導体基板１Ｓを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起されることにより、半導体基板１Ｓが加熱される。具体的には、例えば２〜１０ｋＷ程度のパワーで、５〜３０分程度の間、マイクロ波を照射することができる。
【００８８】
ステップＳ１４の工程において、ｎ型ウェルＮＷＬを形成する際にイオン注入法を使用するため、半導体基板１Ｓの内部の深い領域を含めてｎ型ウェルＮＷＬに多数の結晶欠陥が形成される。一方、マイクロ波アニールを行うことで、シリコン結晶の格子振動を直接誘起することができるので、半導体基板１Ｓの内部の深い領域を含めて、均一にシリコン結晶を加熱することができる。これにより、ｎ型ウェルＮＷＬに形成された結晶欠陥が、半導体基板の表面から例えば５００ｎｍ〜数μｍの深さの領域に形成された場合でも、ｎ型ウェルＮＷＬに形成された結晶欠陥を回復させることができる。
【００８９】
図４６を用いて後述するように、好適には、例えば５〜１０ｋＷ程度のパワーで、１５〜３０分程度の間、マイクロ波を照射することができる。これにより、ｎ型ウェルＮＷＬに形成された結晶欠陥をより効率よく回復させることができる。
【００９０】
また、マイクロ波アニールによれば、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるために高温にする必要がないので、周辺回路領域２Ａで不純物が拡散することを防止または抑制することができる。したがって、マイクロ波アニールによれば、周辺回路領域２Ａで形成されるＭＩＳＦＥＴの特性が劣化することを防止または抑制することができる。
【００９１】
次いで、図２０および図２１に示すように、画素領域１Ａにおいて、ｎ型ウェルＮＷＬの表面領域にｐ＋型半導体領域ＰＲを形成する（図１０のステップＳ１５）。例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型ウェルＮＷＬの表面領域に、ｐ型の不純物イオンをイオン注入する。これにより、図２０に示すように、ｎ型ウェルＮＷＬの表面領域に、ｐ＋型半導体領域ＰＲを形成する。
【００９２】
なお、このステップＳ１５の工程では、図２１に示すように、周辺回路領域２Ａにおいて、ゲート電極Ｇｌｔの表面を含めて半導体基板１Ｓ上に、例えばレジスト膜ＲＳ２が形成されている。すなわち、周辺回路領域２Ａにおいて、ｐ型ウェルＰＷＬは、ｐ型の不純物イオンがイオン注入されないように、例えばレジスト膜ＲＳ２により覆われている。
【００９３】
マイクロ波アニールに代え、例えばアニール炉によるファーネスアニールを行う場合には、周辺回路の特性変動が起こるといった問題がある。一方、マイクロ波アニールの場合は低温であり、周辺回路の不純物拡散が抑えられ、特性変動はない。さらに、図５３を用いて後述するように、マイクロ波アニールを行った後で、例えば活性化アニール時のアニール炉によるファーネスアニールを行う場合には、シリコンの結晶格子中の転位の発生を抑制することができる。したがって、マイクロ波アニールによる結晶欠陥の回復分に加え、シリコンの結晶格子中の転位の発生を抑制しつつ、ｎ型ウェルＮＷＬに形成された結晶欠陥をさらに効率よく回復させることができる。
【００９４】
次いで、図２２および図２３に示すように、周辺回路領域２Ａで、ゲート電極Ｇｌｔの両側のｐ型ウェルＰＷＬ中に、ｎ型の低濃度半導体領域ＮＭを形成する。例えば、周辺回路領域２Ａを開口したフォトレジスト膜（図示は省略）およびゲート電極Ｇｌｔをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ゲート電極Ｇｌｔの両側のｐ型ウェルＰＷＬ中に、ｎ型の低濃度半導体領域ＮＭを形成する。
【００９５】
なお、このｎ型の低濃度半導体領域ＮＭを形成する工程では、図２２に示すように、画素領域１Ａにおいて、ゲート電極Ｇｔの表面を含めて半導体基板１Ｓ上に、例えばレジスト膜ＲＳ３が形成されている。すなわち、画素領域１Ａで、ｐ型ウェルＰＷＬ、ｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲは、ｎ型の不純物イオンがイオン注入されないように、例えばレジスト膜ＲＳ３により覆われている。
【００９６】
次いで、図２４および図２５に示すように、画素領域１Ａで、キャップ絶縁膜ＣＡＰを形成する（図１０のステップＳ１６）。
【００９７】
まず、ゲート電極Ｇｔおよびゲート電極Ｇｌｔの側壁に、絶縁膜よりなるサイドウォールＳＷを形成する。例えば、半導体基板１Ｓ上に絶縁膜として酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を、ＣＶＤ法などを用いて堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法などを用いて異方性エッチングする。これにより、ゲート電極Ｇｔおよびゲート電極Ｇｌｔの側壁に、絶縁膜からなるサイドウォールＳＷを残存させることができる。
【００９８】
このようにしてサイドウォールＳＷを形成した後、画素領域１Ａで、キャップ絶縁膜ＣＡＰを形成する。例えば、半導体基板１Ｓ上に、絶縁膜として酸化シリコン膜をＣＶＤ法などにより形成した後、この絶縁膜をパターニングする。これにより、画素領域１Ａにおいて、ゲート電極Ｇｔの一方の側のｎ型ウェルＮＷＬおよびｐ＋型半導体領域ＰＲの表面領域に、酸化シリコン膜からなるキャップ絶縁膜ＣＡＰを形成する。キャップ絶縁膜ＣＡＰを構成する絶縁膜として、酸化シリコン膜に代えて窒化シリコン膜を用いてもよい。
【００９９】
次いで、図２４および図２５に示すように、画素領域１Ａで、反射防止膜ＡＲＦを形成する（図１０のステップＳ１７）。
【０１００】
半導体基板１Ｓ上に、反射防止膜ＡＲＦとして、例えば、酸窒化シリコン膜をＣＶＤ法などにより形成した後、この酸窒化シリコン膜をパターニングする。これにより、ゲート電極Ｇｔの一方の側のキャップ絶縁膜ＣＡＰ上に、すなわちゲート電極Ｇｔの一方の側のｎ型ウェルＮＷＬ上に、反射防止膜ＡＲＦを形成する。
【０１０１】
なお、サイドウォールＳＷと反射防止膜ＡＲＦは一度に形成することもできる。例えば、サイドウォールＳＷの成膜後に画素領域１Ａのフォトダイオード領域のみにレジストマスクを形成し、ＲＩＥ法により異方性エッチングすることで、周辺回路領域２Ａおよび画素領域１ＡのフローティングディフュージョンＦＤ（図７参照）側にはサイドウォールＳＷが形成され、画素領域１Ａのフォトダイオード側には反射防止膜ＡＲＦが形成されることになる。
【０１０２】
次いで、図２６および図２７に示すように、画素領域１Ａにおいて、ゲート電極Ｇｔの他方の側（図２６中の右側）のｐ型ウェルＰＷＬ中に、転送用トランジスタのドレイン領域となるｎ型の高濃度半導体領域ＮＲを形成する（図１０のステップＳ１８）。例えば、反射防止膜ＡＲＦおよびゲート電極Ｇｔをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、図２６に示すように、転送用トランジスタＴＸのゲート電極Ｇｔの他方の側（図２６中の右側）のｐ型ウェルＰＷＬ中に、ｎ型の高濃度半導体領域ＮＲを形成する。このｎ型の高濃度半導体領域ＮＲは、転送用トランジスタＴＸのドレイン領域でもあり、フォトダイオードのフローティングディフュージョンＦＤとなる半導体領域でもある。
【０１０３】
このステップＳ１８の工程では、好適には、周辺回路領域２Ａにおいて、ゲート電極ＧｌｔおよびサイドウォールＳＷの合成体の両側のｐ型ウェルＰＷＬ中に、ｎ型の高濃度半導体領域ＮＲを形成する。例えば、ゲート電極ＧｌｔおよびサイドウォールＳＷをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、図２７に示すように、トランジスタＬＴのソース・ドレイン領域、すなわち、ｎ型の低濃度半導体領域ＮＭおよびｎ型の高濃度半導体領域ＮＲよりなるＬＤＤ構造のソース・ドレイン領域を形成することができる。
【０１０４】
なお、このステップＳ１８の工程を利用して、例えば図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩのソース・ドレイン領域を形成してもよい。
【０１０５】
また、周辺回路領域２Ａにｐ型ＭＩＳＦＥＴが形成される場合には、周辺回路領域２Ａにおいて、ｐ型ＭＩＳＦＥＴのソース・ドレイン領域となるｐ型の高濃度半導体領域を形成してもよい。例えば、周辺回路領域２Ａの図示しないｐ型ＭＩＳＦＥＴのゲート電極の両側のｎ型ウェル中にｐ型の不純物イオンをイオン注入する。このｐ型の不純物イオンとしては、例えば、ホウ素（Ｂ）を用いることができる。この際、活性領域ＡｃＧにホウ素をイオン注入してもよい。
【０１０６】
次いで、以上の工程で注入した不純物を活性化させるために、活性化アニールを行う（図１０のステップＳ１９）。なお、各不純物の注入の順序は上記工程の順序に制限されるものではない。また、複数の同じ導電型の半導体領域については、一度の工程で同時に不純物を注入することが可能であり、各不純物の注入工程を調整することができる。
【０１０７】
なお、ステップＳ１９の活性化アニール以外にも、マイクロ波アニールの後、８００℃以上の温度でのアニールを、周辺回路の閾値電圧が変動しない範囲で適宜実施してもよい。
【０１０８】
以上の工程により、半導体基板１Ｓの画素領域１Ａに、フォトダイオードＰＤ（図３参照）、転送用トランジスタＴＸ、ならびに、図２６および図２７の断面図に表れない他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが形成される（図３参照）。また、半導体基板１Ｓの周辺回路領域２Ａに、ＭＩＳＦＥＴとしてのトランジスタＬＴが形成される（図６参照）。
【０１０９】
次いで、図２８〜図３１に示すように、シリサイド層を形成する（図１０のステップＳ２０）。
【０１１０】
このステップＳ２０の工程では、まず、図２８および図２９に示すように、シリサイドブロッキング膜ＳＢＦを形成した後、金属膜ＭＦを形成する。例えば、半導体基板１Ｓ上に、絶縁膜として、酸化シリコン膜をＣＶＤ法などにより形成し、酸化シリコン膜をパターニングする。これにより、半導体基板１Ｓの画素領域１Ａでは、フローティングディフュージョンＦＤ上、反射防止膜ＡＲＦ上およびゲート電極Ｇｔ上を覆うシリサイドブロッキング膜ＳＢＦを形成する。また、この他、シリサイド層の形成が不要な領域には、シリサイドブロッキング膜ＳＢＦを残存させる。一方、半導体基板１Ｓの周辺回路領域２Ａでは、トランジスタＬＴのソース・ドレイン領域としてのｎ型の高濃度半導体領域ＮＲの表面、すなわち上層部にシリサイド層ＳＩＬ（後述する図３１参照）を形成するため、トランジスタＬＴ上を覆うシリサイドブロッキング膜ＳＢＦを形成しない。
【０１１１】
次いで、半導体基板１Ｓ上に、金属膜ＭＦとして例えばニッケル（Ｎｉ）膜を、スパッタリング法などを用いて形成する。ニッケル膜の他、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜、またはプラチナ（Ｐｔ）膜などの金属およびこれらの合金膜を用いてもよい。
【０１１２】
次いで、半導体基板１Ｓに対して熱処理を施すことにより、図３０および図３１に示すように、半導体基板１Ｓの周辺回路領域２Ａで、金属膜ＭＦと、ｎ型の高濃度半導体領域ＮＲを構成するシリコンとを反応させて、例えばニッケルシリサイド層からなるシリサイド層ＳＩＬを形成する。一方、半導体基板１Ｓの画素領域１Ａでは、シリサイド層を形成しない。その後、未反応の金属膜ＭＦを除去する。このようにして、画素領域１ＡのフローティングディフュージョンＦＤ上に、シリサイド層を形成せず、周辺回路領域２Ａのｎ型の高濃度半導体領域ＮＲおよびゲート電極Ｇｌｔ上に、シリサイド層ＳＩＬを形成する。
【０１１３】
なお、この際、例えば図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａ、ならびに、ソース・ドレイン領域の表面、すなわち上層部にも、シリサイド層が形成される。このシリサイド層により各領域とプラグとの接続抵抗を小さくすることができる。
【０１１４】
以上の工程を行って用意される半導体基板１Ｓは、画素領域１Ａに形成され、シリコンからなり、フローティングディフュージョンＦＤおよび転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲを有する。また、半導体基板１Ｓは、周辺回路領域２Ａに形成され、シリコンからなり、トランジスタＬＴのソース・ドレイン領域としてのｎ型の高濃度半導体領域ＮＲを有する。さらに、半導体基板１Ｓは、トランジスタＬＴのソース・ドレイン領域としての高濃度半導体領域ＮＲの表面、すなわち上層部に形成されたシリサイド層ＳＩＬを有する。
【０１１５】
なお、このステップＳ２０の工程で、画素領域１Ａにおいて、転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲの表面にシリサイド層ＳＩＬを形成するときは、図３２に示すように、このｎ型の高濃度半導体領域ＮＲの表面で、シリサイドブロッキング膜ＳＢＦを除去する。次いで、図３２に示すように、半導体基板１Ｓ上に、金属膜ＭＦとして例えばニッケル（Ｎｉ）膜を、スパッタリング法などを用いて形成する。その後、半導体基板１Ｓに対して熱処理を行う。これにより、図３３に示すように、画素領域１Ａで、金属膜ＭＦと、フローティングディフュージョンＦＤおよび転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲを構成するシリコンとを反応させて、シリサイド層ＳＩＬを形成する。
【０１１６】
次いで、図３４および図３５に示すように、画素領域１Ａおよび周辺回路領域２Ａで、半導体基板１Ｓ上に、層間絶縁膜ＩＬ１を形成する（図１０のステップＳ２１）。なお、以下の工程では、図３０に示したように、フローティングディフュージョンＦＤおよび転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲの表面でシリサイド層が形成されていない場合を例示して説明する。
【０１１７】
例えば、半導体基板１Ｓ上に、ＴＥＯＳガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を堆積する。この後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて平坦化する。
【０１１８】
次いで、図３６および図３７に示すように、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールＣＨｆｄ、コンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２を形成する。フローティングディフュージョンＦＤおよび転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通してｎ型の高濃度半導体領域ＮＲに達するコンタクトホールＣＨｆｄを形成する。また、トランジスタＬＴのソース・ドレイン領域としてのｎ型の高濃度半導体領域ＮＲの上方で、層間絶縁膜ＩＬ１を貫通し、ソース・ドレイン領域としてのｎ型の高濃度半導体領域ＮＲの表面、すなわち上層部に形成されたシリサイド層ＳＩＬに達するコンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２を形成する。
【０１１９】
この際、転送用トランジスタＴＸのゲート電極Ｇｔ上にもコンタクトホールが形成される。また、この際、例えば図３に示した他のトランジスタ、すなわちリセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの、ゲート電極Ｇｒ、ゲート電極Ｇｓおよびゲート電極Ｇａ、ならびに、ソース・ドレイン領域上にも、コンタクトホールが形成される。
【０１２０】
次いで、図３６および図３７に示すように、コンタクトホールＣＨｆｄ、コンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２の内部に導電膜を埋め込むことにより、プラグＰｆｄ、プラグＰｔ１およびプラグＰｔ２を形成する。
【０１２１】
まず、コンタクトホールＣＨｆｄ、コンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２の底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜およびチタン膜上の窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆる拡散バリア性を有する。
【０１２２】
そして、コンタクトホールＣＨｆｄ、コンタクトホールＣＨｔ１およびコンタクトホールＣＨｔ２を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰｆｄ、プラグＰｔ１およびプラグＰｔ２を形成することができる。
【０１２３】
次いで、図３８および図８に示すように、プラグＰｆｄ、プラグＰｔ１およびプラグＰｔ２が形成された層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する。例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜とその上部の酸化シリコン膜との積層膜をＣＶＤ法などで形成する。次いで、これらの積層膜をパターニングすることにより、配線溝を形成する。次いで、配線溝の内部を含む層間絶縁膜ＩＬ２上に、バリア膜としてタンタル（Ｔａ）膜とその上部の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次いで、バリア膜上にシード膜（図示は省略）として薄い銅膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。
【０１２４】
次いで、層間絶縁膜ＩＬ２上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。このように、配線溝の内部にバリア膜、シード膜および銅膜を埋め込むことにより配線Ｍ１を形成することができる（シングルダマシン法）。
【０１２５】
以下、同様にして、図３８および図８に示すように、配線Ｍ１を形成した層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成し、層間絶縁膜ＩＬ３中に配線Ｍ２を形成し、配線Ｍ２を形成した層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成し、層間絶縁膜ＩＬ４中に配線Ｍ３を形成する。
【０１２６】
次いで、図７に示すように、最上層の層間絶縁膜ＩＬ４上に、フォトダイオードを構成するｎ型ウェルＮＷＬと平面視において重なるように、オンチップレンズとしてのマイクロレンズＭＬを取り付ける。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタを設けてもよい。
【０１２７】
以上の工程により、本実施の形態１の半導体装置を製造することができる。
【０１２８】
なお、本実施の形態１において、例えば半導体基板１Ｓ、ｐ型ウェルＰＷＬ、ｎ型ウェルＮＷＬ、ｐ＋型半導体領域ＰＲおよびｎ型の高濃度半導体領域ＮＲのそれぞれの導電型を、一括して反対の導電型に変えてもよい（以下の各変形例、ならびに、実施の形態２およびその各変形例においても同様）。
【０１２９】
＜半導体装置の製造方法の第１変形例＞
次いで、本実施の形態１の第１変形例について説明する。図３９は、実施の形態１の第１変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４０は、実施の形態１の第１変形例の半導体装置の製造工程を示す断面図である。なお、図３９は、実施の形態１の第１変形例の半導体装置の製造工程のうち、主として画素領域１Ａに対する製造工程を示す。また、図４０の断面図は、図３のＡ−Ａ断面に対応している。
【０１３０】
本第１変形例の半導体装置の製造方法は、ステップＳ１２の工程を行った後、ステップＳ１３の工程を行う前に、マイクロ波アニールを行う点で、実施の形態１の半導体装置の製造方法と異なる。
【０１３１】
本第１変形例では、図１０のステップＳ１１およびステップＳ１２と同様の工程（図３９のステップＳ１１およびステップＳ１２）を行って、図１３および図１４に示したように、ｐ型ウェルＰＷＬを形成した後、図４０に示すように、マイクロ波アニールを行う（図３９のステップＳＭＷＡ２）。例えば、半導体基板１Ｓの表面または裏面から、シリコン結晶に共鳴吸収される周波数、例えば５．８ＧＨｚのマイクロ波を照射することで、半導体基板１Ｓを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起される。この結果、半導体基板１Ｓが加熱されることになる。具体的には、例えば２〜１０ｋＷ程度のパワーで、５〜３０分程度の間、マイクロ波を照射することができる。
【０１３２】
ステップＳ１２の工程において、ｐ型ウェルＰＷＬを形成する際にイオン注入法を使用するため、半導体基板１Ｓの内部の深い領域を含めてｐ型ウェルＰＷＬに多数の結晶欠陥が形成される。一方、マイクロ波アニールを行うことで、シリコン結晶の格子振動を直接誘起することができるので、半導体基板１Ｓの内部の深い領域を含めて、均一にシリコン結晶を加熱することができる。これにより、ｐ型ウェルＰＷＬに形成された結晶欠陥が、半導体基板の表面から例えば５００ｎｍ〜数μｍの深さの領域に形成された場合でも、ｐ型ウェルＰＷＬに形成された結晶欠陥を回復させることができる。
【０１３３】
図４６を用いて後述するように、好適には、例えば５〜１０ｋＷ程度のパワーで、１５〜３０分程度の間、マイクロ波を照射することができる。これにより、ｐ型ウェルＰＷＬに形成された結晶欠陥をより効率よく回復させることができる。
【０１３４】
また、マイクロ波アニールによれば、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるために高温にする必要がないので、周辺回路領域２Ａで不純物が拡散することを防止または抑制することができる。したがって、マイクロ波アニールによれば、周辺回路領域２Ａで形成されるＭＩＳＦＥＴの特性が劣化することを防止または抑制することができる。
【０１３５】
マイクロ波アニールに代え、例えばアニール炉によるファーネスアニールを行う場合には、周辺回路の特性変動が起こるといった問題がある。一方、マイクロ波アニールの場合は低温であり、周辺回路の不純物拡散が抑えられ、特性変動はない。さらに、図５３を用いて後述するように、マイクロ波アニールを行った後で、例えば活性化アニール時のアニール炉によるファーネスアニールを行う場合には、シリコンの結晶格子中の転位の発生を抑制することができる。したがって、マイクロ波アニールによる結晶欠陥の回復分に加え、シリコンの結晶格子中の転位の発生を抑制しつつ、ｐ型ウェルＰＷＬに形成された結晶欠陥をさらに効率よく回復させることができる。
【０１３６】
その後、図１０のステップＳ１３、ステップＳ１４、および、ステップＳ１５〜ステップＳ２１と同様の工程（図３９のステップＳ１３〜ステップＳ２１）を行って、層間絶縁膜ＩＬ１を形成することができる。さらにその後の工程も、実施の形態１と同様にすることができる。
【０１３７】
なお、本第１変形例では、ステップＳＭＷＡ２のマイクロ波アニールの工程に加え、実施の形態１と同様に、ステップＳ１４の工程を行った後、ステップＳ１５の工程を行う前に、図１９に示したように、マイクロ波アニールを行うことができる（図１０のステップＳＭＷＡ１）。これにより、実施の形態１のステップＳＭＷＡ１による効果と同様の効果を得ることができ、それぞれの工程で形成された結晶欠陥をその都度すぐに回復させることができる。
【０１３８】
＜半導体装置の製造方法の第２変形例＞
次いで、本実施の形態１の第２変形例について説明する。図４１は、実施の形態１の第２変形例の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４２は、実施の形態１の第２変形例の半導体装置の製造工程を示す断面図である。なお、図４１は、実施の形態１の第２変形例の半導体装置の製造工程のうち、主として画素領域１Ａに対する製造工程を示す。また、図４２の断面図は、図３のＡ−Ａ断面に対応している。
【０１３９】
本第２変形例の半導体装置の製造方法は、ステップＳ１８の工程を行った後、ステップＳ１９の工程を行う前に、マイクロ波アニールを行う点で、実施の形態１の半導体装置の製造方法と異なる。
【０１４０】
本第２変形例では、図１０のステップＳ１１〜ステップＳ１４およびステップＳ１５〜ステップＳ１８と同様の工程（図４１のステップＳ１１〜ステップＳ１８）を行って、図２６および図２７に示したように、転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲを形成する。そして、このｎ型の高濃度半導体領域ＮＲを形成した後、図４２に示すように、マイクロ波アニールを行う（図４１のステップＳＭＷＡ３）。例えば、半導体基板１Ｓの表面または裏面から、シリコン結晶に共鳴吸収される周波数、例えば５．８ＧＨｚのマイクロ波を照射することで、半導体基板１Ｓを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起される。この結果、半導体基板１Ｓが加熱されることになる。具体的には、例えば２〜１０ｋＷ程度のパワーで、５〜３０分程度の間、マイクロ波を照射することができる。
【０１４１】
ステップＳ１８の工程において、ｎ型の高濃度半導体領域ＮＲを形成する際にイオン注入法を使用するため、ｎ型の高濃度半導体領域ＮＲに多数の結晶欠陥が形成される。一方、マイクロ波アニールを行うことで、シリコン結晶の格子振動を直接誘起することができるので、均一にシリコン結晶を加熱することができる。これにより、ｎ型の高濃度半導体領域ＮＲに形成された結晶欠陥を回復させることができる。
【０１４２】
図４６を用いて後述するように、好適には、例えば５〜１０ｋＷ程度のパワーで、１５〜３０分程度の間、マイクロ波を照射することができる。これにより、ｎ型の高濃度半導体領域ＮＲに形成された結晶欠陥をより効率よく回復させることができる。
【０１４３】
また、マイクロ波アニールによれば、半導体基板１Ｓに形成されている結晶欠陥を回復させるために高温にする必要がないので、周辺回路領域２Ａで不純物が拡散することを防止または抑制することができ、周辺回路領域２Ａで形成されるＭＩＳＦＥＴの特性が劣化することを防止または抑制することができる。
【０１４４】
その後、図１０のステップＳ１９〜ステップＳ２１と同様の工程（図４１のステップＳ１９〜ステップＳ２１）を行って、層間絶縁膜ＩＬ１を形成することができる。さらにその後の工程も、実施の形態１と同様にすることができる。
【０１４５】
このとき、図１０のステップＳ１９と同様の工程（図４１のステップＳ１９）を行って、半導体基板１Ｓに対して活性化アニールを行うことで、実施の形態１と同様に、シリコンの結晶格子中の転位の発生を抑制しつつ、ｎ型ウェルＮＷＬに形成された結晶欠陥を回復させることができる。つまり、本第２変形例では、ステップＳ１９の活性化アニールを行うことで、マイクロ波アニールの後、半導体基板１Ｓを、例えば８００℃以上の温度で熱処理することができる。
【０１４６】
ただし、本第２変形例では、図４１のステップＳ１１〜ステップＳ１８の工程を行う際に、半導体基板が例えば６００℃程度の温度まで加熱され、シリコンの結晶格子中に転位が発生していることがある。このような転位が発生した場合、発生した転位をマイクロ波アニールにより消滅させることは容易ではない。そのため、本第２変形例では、実施の形態１および実施の形態１の第１変形例よりは、ｐ型ウェルＰＷＬおよびｎ型ウェルＮＷＬの各層の結晶欠陥を回復させる効果は、小さくなる。
【０１４７】
なお、本第２変形例では、実施の形態１と同様に、ステップＳ１４の工程を行った後、ステップＳ１５の工程を行う前に、図１９に示したように、マイクロ波アニールを行うことができる（図１０のステップＳＭＷＡ１）。これにより、実施の形態１のステップＳＭＷＡ１による効果と同様の効果を得ることができ、それぞれの工程で形成された結晶欠陥をその都度すぐに回復させることができる。
【０１４８】
また、本第２変形例では、実施の形態１の第１変形例と同様に、ステップＳ１２の工程を行った後、ステップＳ１３の工程を行う前に、図４０に示したように、マイクロ波アニールを行うことができる（図３９のステップＳＭＷＡ２）。これにより、実施の形態１の第１変形例のステップＳＭＷＡ２による効果と同様の効果を得ることができ、それぞれの工程で形成された結晶欠陥をその都度すぐに回復させることができる。
【０１４９】
さらに、本第２変形例では、図１０のステップＳＭＷＡ１のマイクロ波アニール、および、図３９のステップＳＭＷＡ２のマイクロ波アニールを行うことができる。これにより、実施の形態１のステップＳＭＷＡ１による効果、および、実施の形態１の第１変形例のステップＳＭＷＡ２による効果と同様の効果を得ることができ、それぞれの工程で形成された結晶欠陥をその都度すぐに回復させることができる。
【０１５０】
すなわち、本実施の形態１の変形例として、ステップＳＭＷＡ１、ステップＳＭＷＡ２およびステップＳＭＷＡ３のいずれか２つのステップまたは３つのステップを組み合わせて行うことができる。これにより、組み合わせたそれぞれのステップのマイクロ波アニールの効果と同様の効果を得ることができ、それぞれの工程で形成された結晶欠陥をその都度すぐに回復させることができる。
【０１５１】
＜イメージセンサにおける結晶欠陥について＞
上述した構成を有するイメージセンサでは、暗電流を低減して性能向上を図ることが重要である。暗電流とは、光を照射していない状態でも電流が流れる現象をいい、この暗電流が増加すると、光が照射されていないにもかかわらず、光が照射されていると判断されて誤点灯を起こして白点が発生し、表示される画像の劣化を引き起こすことになる。このことから、イメージセンサでは、できるだけ暗電流を低減することが、イメージセンサの特性を向上させる観点から必要である。暗電流の原因の１つとして考えられるのが、フォトダイオードを構成する半導体領域に形成される結晶欠陥である。
【０１５２】
図４３は、ｐｎ接合によるフォトダイオードのバンド構造を示す図である。図４３に示すように、左側領域が、ｐ型ウェルＰＷＬに相当するｐ型半導体領域であり、右側領域が、ｎ型ウェルＮＷＬに相当するｎ型半導体領域である。そして、ｐ型半導体領域とｎ型半導体領域の境界が中央領域であり、空乏層となっている。
【０１５３】
図４３に示すｎ型半導体領域において、結晶欠陥が存在しない場合、価電子帯と伝導帯との間に欠陥準位が形成されず、バンドギャップ以上のエネルギーを有する光が入射しなければ、価電子帯に存在する電子は、伝導帯にほとんど励起されない。そのため、結晶欠陥のない理想的なフォトダイオードでは、光が照射されなければ、伝導帯に励起される電子がほとんどないため、フォトダイオードを流れる暗電流は非常に小さくなる。
【０１５４】
一方、図４３に示すように、ｎ型半導体領域において、結晶欠陥が存在する場合、価電子帯と伝導帯との間に欠陥準位ＤＦＬが形成されるため、バンドギャップ以上のエネルギーを有するエネルギーを有する光が照射されなくても、容易に、価電子帯から欠陥準位ＤＦＬを介して伝導帯へ電子が励起されてしまう。すなわち、結晶欠陥が存在する場合、フォトダイオードに光が照射されない場合であっても、熱的な励起現象などによって、価電子帯から欠陥準位ＤＦＬを介して伝導帯へ電子が励起されてしまい、これによって、暗電流が増加してしまう。したがって、イメージセンサにおいて暗電流を低減するためには、フォトダイオードに存在する結晶欠陥を低減することが必要である。
【０１５５】
＜欠陥密度の測定方法および欠陥密度の温度依存性について＞
次に、結晶欠陥の評価方法について説明する。以下では、結晶欠陥の評価方法として、ＴＷ（Thermal Wave）法を用いた方法について説明する。ＴＷ法は、例えば、W.L.Smith et al., “Ion implant monitoring with thermal wave technology”, Appl. Phys. Lett. 47, 584 (1985)、に開示されている。また、ＴＷ法は、例えば、D.Fournier et al., “Photothermal investigation of transport in semiconductors: Theory and experiment”, J. Appl. Phys. 59, 787 (1986)、に開示されている。
【０１５６】
ＴＷ法では、例えば数ＭＨｚの周波数で変調されたアルゴンイオン（Ａｒ＋）レーザ光をポンプ光として被測定試料の表面に照射した状態で、同一の領域に、例えばヘリウム−ネオン（Ｈｅ−Ｎｅ）レーザ光をプローブ光として照射する。そして、ＴＷ法では、プローブ光の反射光を検出して得たＴＷ値の測定値に基づいて、欠陥密度を評価する。
【０１５７】
図４４は、半導体基板に対して砒素（Ａｓ）のイオン注入を行ったときの注入量、すなわちドーズ量と、ＴＷ値との関係を示すグラフである。図４４では、１６０ｋｅＶおよび３６０ｋｅＶのそれぞれのエネルギーでイオン注入を行った後、アニールを行う前にＴＷ値を測定した結果を示す。
【０１５８】
図４４に示すように、１６０ｋｅＶおよび３６０ｋｅＶのいずれのエネルギーでイオン注入した場合でも、ドーズ量の増加に伴って、ＴＷ値が増加している。また、アニールを行う前にあっては、ドーズ量の増加に伴って、半導体基板中の欠陥密度が増加するものと考えられる。したがって、図４４の結果から、ドーズ量、すなわち欠陥密度の増加に伴って、ＴＷ値も増加することが明らかであるため、ＴＷ値を測定することで、半導体基板中の欠陥密度を測定することができる。
【０１５９】
＜欠陥密度のアニール条件依存性について＞
図４５は、半導体基板にイオン注入を行い、さらに、各種の方法および条件でアニールを行った後のＴＷ値と、アニール温度との関係を示すグラフである。図４５では、３６０ｋｅＶのエネルギー、および、５×１０１２ｃｍ−２のドーズ量でイオン注入を行い、さらに、比較例１としてアニール炉によるファーネスアニール、比較例２として赤外線ランプ加熱炉によるＲＴＡ、比較例３としてレーザアニールを行った後に、ＴＷ値を測定した結果を示す。図４５では、アニール炉によるファーネスアニールをＦＡと表記し、レーザアニールをＬＡと表記している。
【０１６０】
図４５に示すように、アニール炉によるファーネスアニール（比較例１）およびＲＴＡ（比較例２）のいずれにおいても、アニール温度が５００℃以下の範囲であるときは、ＴＷ値を５００以下にすることはできない。また、レーザアニール（比較例３）においては、アニール時間は短くなるものの、アニール温度を１０００℃以下にすることは困難である。
【０１６１】
一方、図４５では、３６０ｋｅＶのエネルギー、および、５×１０１２ｃｍ−２のドーズ量のイオン注入条件でイオン注入を行い、さらに、本実施の形態１の実施例１としてマイクロ波アニールを行った後に、ＴＷ値を測定した結果をも示す。図４５では、マイクロ波アニールをＭＷＡと表記している。
【０１６２】
また、図４６は、半導体基板にイオン注入を行い、さらに、実施の形態１の実施例１としてマイクロ波アニールを行った後のＴＷ値と、アニール時間の関係を示すグラフである。なお、実施例１で使用されたマイクロ波のパワーは、５ｋＷである。
【０１６３】
図４５に示すように、マイクロ波アニール（実施例１）については、アニール時間が５分（３００秒）、１５分（９００秒）、３０分（１８００秒）のいずれにおいても、アニール温度は４００℃以下の範囲であるにも関わらず、ＴＷ値が５００以下である。そして、マイクロ波アニール（実施例１）については、アニール炉によるファーネスアニール（比較例１）、ＲＴＡ（比較例２）およびレーザアニール（比較例３）のいずれに対しても、同一のＴＷ値を得るために必要なアニール温度が低下している。また、図４６に示すように、マイクロ波アニール（実施例１）については、アニール時間が５分、１５分、３０分と増加するのに伴って、ＴＷ値が減少している。これは、アニール時間の増加の効果に加え、アニール時間の増加に伴ってアニール温度が少し上昇することにもよるものと考えられる。
【０１６４】
なお、図４６に示すように、アニール時間が５分から１５分に増加したときのＴＷ値の減少率は、アニール時間が１５分から３０分に増加した場合のＴＷ値の減少率よりも大きい。したがって、好適には、アニール時間は、１５分以上３０分以下である。アニール時間が１５分未満の場合、十分なＴＷ値の減少の効果が得られないおそれがある。一方、アニール時間が３０分を超える場合、半導体装置の製造時間が長くなり、製造コストが増大するおそれがある。
【０１６５】
＜マイクロ波アニールの利点について＞
ここで、マイクロ波アニールの利点について説明する。
【０１６６】
例えば比較例１などの通常のアニールにおいては、半導体基板１Ｓの表面からの熱伝導によって、半導体基板１Ｓの内部が加熱されるため、半導体基板１Ｓの内部に進むにつれて、表面よりも温度が低い状態となる。フォトダイオードでは、半導体基板の表面から例えば５００ｎｍ〜数μｍの深さの領域に結晶欠陥が形成されるため、この結晶欠陥を回復させるためには、半導体基板１Ｓの内部まで高温にする必要がある。
【０１６７】
このように、結晶欠陥を回復させる効果を増加させるためには、より高温でアニールを行うことが有効である。したがって、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるためには、半導体基板１Ｓに対して、結晶欠陥を回復させるために必要な温度以上の温度、例えば８００℃以上の温度での熱処理が必要となる。いいかえれば、半導体基板１Ｓに対して、例えばアニール炉によるファーネスアニールなどの、マイクロ波アニール以外の通常の熱処理を８００℃未満の温度で行う場合には、結晶欠陥を回復させることができない。
【０１６８】
しかしながら、画素領域と周辺回路領域とを備えた半導体装置の製造工程では、８００℃以上の温度でのアニールを行うと、周辺回路領域で不純物が拡散し、ＭＩＳＦＥＴなどのトランジスタまたはその他の素子を含めた半導体素子の特性を変動させるおそれがあり、半導体装置の性能が低下する。したがって、画素領域に形成されるフォトダイオードなどの結晶欠陥を回復させる観点からは、高温でアニールを行うことが望ましいが、周辺回路領域に形成される半導体素子の特性の変動を抑制する観点からは、高温でアニールを行うことは望ましくない。
【０１６９】
一方、本実施の形態１で使用するマイクロ波アニールにおいては、半導体基板１Ｓに、シリコン結晶に共鳴吸収される周波数（５．８ＧＨｚ）のマイクロ波を照射する。これにより、半導体基板１Ｓを構成するシリコン結晶にマイクロ波が共鳴吸収されてシリコン結晶の格子振動が直接誘起され、半導体基板１Ｓが加熱される。したがって、本実施の形態１におけるマイクロ波アニールによれば、半導体基板１Ｓの深さ方向に存在するシリコン結晶を均一に加熱することができるので、半導体基板１Ｓの内部の深い領域に形成されている結晶欠陥を回復させるために必要な温度以上に加熱する必要がなくなる。
【０１７０】
図４５に示すように、本実施の形態１におけるマイクロ波アニールによれば、例えば４００℃以下という低温でアニールを行う場合でも、結晶欠陥を回復させることができる。そのため、周辺回路領域に形成されているトランジスタ、および、画素領域に形成されている転送用トランジスタなどを含めて、半導体基板１Ｓの表面に形成されている半導体素子の特性の変動を抑制することができる。
【０１７１】
次に、本実施の形態１におけるマイクロ波アニールによれば、従来のファーネスアニールなどと同様に、半導体基板１Ｓの内部に形成されている結晶欠陥を回復させることができるという、別の検証結果について説明する。
【０１７２】
図４７は、半導体基板にイオン注入を行い、さらに、比較例１のファーネスアニールを行った状態でのカソードルミネッセンス（ＣＬ）法における分析結果を示すグラフである。図４７では、比較例１のファーネスアニールとして、例えば９００℃で３０分程度のアニールを行ったときの一例についての分析結果を示す。なお、図示は省略するが、半導体基板内に結晶欠陥が存在する場合、例えば１４００ｎｍよりも大きな波長の範囲においてブロードな発光が観測される。
【０１７３】
図４７に示すように、比較例１では、大きな波長の範囲においてブロードな発光が観測されていない。したがって、半導体基板にイオン注入を行い、さらに、比較例１のファーネスアニールを行った場合、半導体基板内に存在する結晶欠陥が回復していることがわかる。
【０１７４】
図４８は、半導体基板にイオン注入を行い、さらに、実施例１のマイクロ波アニールを行った状態でのカソードルミネッセンス法における分析結果を示すグラフである。図４８では、実施例１のマイクロ波アニールとして、例えば、マイクロ波のパワーを２〜１０ｋＷとし、４００℃以下で５〜３０分程度のアニールを行ったときの一例についての分析結果を示す。
【０１７５】
図４８に示すように、実施例１では、大きな波長の範囲においてブロードな発光が観測されていない。したがって、半導体基板にイオン注入を行い、さらに、実施例１のマイクロ波アニールを行った場合、半導体基板内に存在する結晶欠陥が回復していることがわかる。
【０１７６】
図４７と図４８を比較すると、４００℃以下という低温でのマイクロ波アニールでも、９００℃程度という高温でのアニールと同等の結晶回復特性が得られていることがわかる。すなわち、本実施の形態１におけるマイクロ波アニールにおいては、例えば、９００℃程度で実施されるファーネスアニールなどの通常のアニールに比べて、充分に低い４００℃以下という温度条件においても、半導体基板内の結晶欠陥を充分に回復させることができるのである。図４６を用いて前述したように、本実施の形態１におけるマイクロ波アニールにおいては、半導体基板内に存在する結晶欠陥を充分に回復させる観点から、マイクロ波のパワーを５〜１０ｋＷとし、アニール時間を１５〜３０分とすることが望ましい。
【０１７７】
さらに、本実施の形態１におけるマイクロ波アニールによれば、半導体基板内に導入された導電型不純物の拡散を抑制できるという検証結果について説明する。
【０１７８】
図４９は、半導体基板内に導入されたホウ素（Ｂ）の不純物濃度プロファイルを示すグラフである。図４９において、横軸は、半導体基板の表面からの深さを示しており、縦軸は、ホウ素の不純物濃度を示している。また、図４９において、グラフ（１）は、半導体基板内にイオン注入法を使用してホウ素を導入しただけの状態、すなわちアニール前における不純物プロファイルを示している。そして、グラフ（２）は、ホウ素を導入した後、比較例１のファーネスアニールを行った場合におけるアニール後の不純物プロファイルを示している。さらに、グラフ（３）は、ホウ素を導入した後、実施例１のマイクロ波アニールを行った場合におけるアニール後の不純物プロファイルを示している。
【０１７９】
図４９に示すように、半導体基板内にイオン注入法を使用してホウ素（Ｂ）を導入しただけの状態（グラフ（１））において、半導体基板の深さ方向への不純物の拡散が最も少なくなっていることがわかる。このことは、どのようなアニールを行っても、アニールを行う前に比べ、不純物としてのホウ素が拡散してしまうことを示している。
【０１８０】
ところが、グラフ（２）とグラフ（３）に示すように、比較例１のファーネスアニールを行った場合（グラフ（２））における不純物プロファイルよりも、実施例１のマイクロ波アニールを行った場合（グラフ（３））における不純物プロファイルの方が、半導体基板の深さ方向への不純物の拡散が抑制されている。これは、比較例１におけるアニール温度が９００℃程度であるのに対し、実施例１におけるアニール温度が例えば４００℃以下であり、比較例１におけるアニール炉によるファーネスアニールを行う場合に比べ、本実施の形態１におけるマイクロ波アニールを行う場合、不純物の拡散を抑制できるためである。
【０１８１】
なお、図４９では、不純物の一例として、ｐ型不純物であるホウ素（Ｂ）について説明した。しかし、ｎ型不純物であるリン（Ｐ）や砒素（Ａｓ）についても、比較例１のファーネスアニールを行う場合に比べ、本実施の形態１のマイクロ波アニールを行う場合、不純物の拡散を抑制できる。
【０１８２】
以上のことから、本実施の形態１におけるマイクロ波アニールの利点は、比較例１などの従来のアニールに比べてはるかに低い温度での熱処理でありながら、結晶欠陥を回復させる効果において、従来のアニールと同等の効果を得ることができる点である。これにより、本実施の形態１によれば、過大な熱負荷を与えることなく、半導体基板内に存在する結晶欠陥を回復させることができる。
【０１８３】
＜追加アニールについて＞
次に、本実施の形態１のマイクロ波アニールを行うことにより転位の発生が抑制されることについて、説明する。
【０１８４】
図５０〜図５３は、イオン注入を行った後のシリコンの結晶格子を模式的に示す図である。図５０は、イオン注入を行った直後のシリコンの結晶格子を示し、図５１は、イオン注入を行った後、比較例２のＲＴＡをマイクロ波アニールと同等の温度で行った後のシリコンの結晶格子を示す。また、図５２は、イオン注入を行った後、実施例１のマイクロ波アニールを行った後のシリコンの結晶格子を示し、図５３は、実施例１のマイクロ波アニールを行った後に、活性化アニール、例えば比較例２の８００℃以上の温度でのＲＴＡを行った後のシリコンの結晶格子を示す。なお、図５０〜図５３は、砒素（Ａｓ）をイオン注入した場合について示す。
【０１８５】
図５０に示すように、イオン注入を行った直後は、シリコンの結晶格子に空孔が発生し、格子間にシリコン（Ｓｉ）および砒素（Ａｓ）が存在している。そして、イオン注入を行った後、比較例２のＲＴＡを例えば６００℃の温度で行うと、半導体基板が昇温されるため、空孔、不純物としてのＡｓ、および、Ｓｉが拡散することで、空孔密度を急速に減少させようとする。転位は空孔密度を下げる役割を果たすため、図５１に示すように、格子間のＳｉおよびＡｓは減少するものの、結晶格子に転位が発生すると考えられる。
【０１８６】
このように、結晶格子に転位からなる結晶欠陥が発生すると、その後、発生した転位からなる結晶欠陥を回復させることが難しい。例えば通常の半導体装置の製造工程では、活性化アニールを行う前、例えば反射防止膜を形成する際に、半導体基板が６００℃程度の温度まで加熱されることがある。この６００℃程度の温度では、結晶欠陥は、若干は回復するものの、完全には回復しないので、半導体基板中には一定の転位が残った状態となる。そして、このように半導体基板中に一定の結晶欠陥が残った状態では、その後、１０００℃程度の高温で活性化アニールを行った場合でも、残った結晶欠陥を完全に回復させることが難しい。
【０１８７】
一方、イオン注入を行った後、実施例１のマイクロ波アニールを行うと、半導体基板が低温でアニールされるため、空孔、不純物としてのＡｓ、および、Ｓｉの広範な拡散は抑制され、近接した範囲で拡散が発生することになる。そのため、図５２に示すように、格子間のＡｓおよびＳｉはあまり減少しないが、結晶格子の空孔はある程度Ａｓに置換されるか、または、再びＳｉにより埋められるので、転位の発生が抑制されると考えられる。
【０１８８】
さらに、実施例１のマイクロ波アニールを行った後、比較例２のＲＴＡを追加アニールとして行った場合には、マイクロ波アニールを行って空孔密度がある程度減少した後であるため、図５３に示すように、ＲＴＡを行って半導体基板が高温でアニールされた場合でも、転位の発生が抑制され、結晶を完全に回復できると考えられる。そして、新たな転位からなる結晶欠陥の発生を抑制しつつ、マイクロ波アニールにより回復した結晶欠陥をさらに回復させることができる。
【０１８９】
すなわち、イオン注入の直後のマイクロ波アニールと、そのマイクロ波アニール後の例えば８００℃以上の高温でのアニールとを組み合わせて行うことで、結晶格子に転位を発生させることなく、結晶欠陥を回復させることができる。
【０１９０】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１では、画素領域にフォトダイオードなどを形成し、周辺回路領域に半導体素子を形成する半導体装置の製造工程において、イオン注入を行った後、活性化アニールを行う前に、マイクロ波アニールを行う。これにより、通常のアニールに比べ、より低温でアニールを行うことができ、不純物の拡散を抑制できるので、周辺回路領域に形成される半導体素子の特性の変動を抑制しつつ、画素領域に形成されるフォトダイオードなどの結晶欠陥を回復させることができる。そのため、半導体装置の性能を向上させることができる。
【０１９１】
また、好適には、イオン注入を行い、マイクロ波アニールを行った後に、例えば８００℃以上の温度で通常の活性化アニールを行う。前述したように、マイクロ波アニールを行うことで、例えばイオン注入の際に発生した転位からなる結晶欠陥が回復している。そのため、マイクロ波アニールを行った後、例えば８００℃以上の温度でファーネスアニールなどの通常のアニールを行う際に、転位の発生が抑制されるので、転位の増殖による結晶欠陥の発生を抑制しつつ、マイクロ波アニールにより回復した結晶欠陥をさらに回復させることができる。
【０１９２】
図５４は、比較例４および実施例１において、一定の数の画素のうち白点が発生した画素の数、すなわち白点数を測定した結果を比較して示すグラフである。図５４の縦軸は、比較例４および実施例１における白点数を例えば比較例４における白点数で規格化するなどして任意の単位で示すものである。比較例４は、マイクロ波アニールを行わずに活性化アニールを施した場合である。
【０１９３】
図５４に示すように、実施例１における白点数は、比較例４、すなわちマイクロ波アニールを行わずに活性化アニールを施した場合における白点数に比べ、減少した。
【０１９４】
図５５は、比較例４および実施例１において、周辺回路領域に形成されたＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）を測定した結果を比較して示すグラフである。図５５の縦軸は、比較例４および実施例１におけるＶｔｈを、例えば比較例４、すなわちマイクロ波アニールを行わずに活性化アニールを施した場合におけるＶｔｈで規格化するなどして任意の単位で示すものである。
【０１９５】
図５５に示すように、実施例１におけるＶｔｈは、比較例４におけるＶｔｈに比べ、変化、すなわちＶｔｈシフトが発生しなかった。したがって、本実施の形態１によれば、マイクロ波アニールが低温であるために、不純物の拡散を抑えることで周辺回路領域に形成されたＭＩＳＦＥＴのＶｔｈシフトを発生させないようにすることができる。
【０１９６】
（実施の形態２）
実施の形態１では、半導体装置が、半導体基板の表面側から光を入射する表面照射型のイメージセンサである例について説明した。一方、実施の形態２では、半導体装置が、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサである例について説明する。
【０１９７】
例えば、表面照射型のイメージセンサでは、マイクロレンズに入射した光は、層間絶縁膜を透過してフォトダイオードに照射される。層間絶縁膜のうちフォトダイオードの上方に位置する部分には、配線層は形成されておらず、光の透過領域となっているが、イメージセンサの画素数の増加や小型化に伴って、この光の透過領域の面積が小さくなり、表面照射型のイメージセンサでは、フォトダイオードに入射する光量が減少するおそれがある。
【０１９８】
そこで、半導体基板の裏面側から光を入射させて、この入射光を効率よくフォトダイオードに到達させる裏面照射型のイメージセンサが提案されている。
【０１９９】
本実施の形態２の半導体装置の構成、および、周辺回路領域の素子構造については、図１〜図６および図８を用いて説明した実施の形態１の半導体装置の構成、および、周辺回路領域の素子構造と同様であり、その説明を省略する。
【０２００】
＜画素領域の素子構造＞
次いで、画素領域の素子構造を説明する。図５６は、実施の形態２の半導体装置の構成を示す断面図である。図５６は、図３のＡ−Ａ断面に対応している。
【０２０１】
図５６に示すように、半導体基板１Ｓにフォトダイオードと転送用トランジスタＴＸが形成され、かつ、半導体基板１Ｓの表面側（図５６中の下側）に層間絶縁膜および配線層が形成されている点は、実施の形態１と同様である。そして、さらに、本実施の形態２では、層間絶縁膜の下層に、密着膜ＯＸＦが形成されており、この密着膜ＯＸＦの下層に支持基板ＳＳが配置されている。
【０２０２】
また、本実施の形態２では、半導体基板１Ｓの厚さが、実施の形態１に比べて薄くなっており、かつ、半導体基板１Ｓの裏面（図５６中の上面）に、例えば、酸窒化シリコン膜から形成された反射防止膜ＡＲＦが形成されており、この反射防止膜ＡＲＦ上にマイクロレンズＭＬが搭載されている。なお、半導体基板１Ｓと反射防止膜ＡＲＦとの間にｐ＋型半導体領域が形成されていてもよい。
【０２０３】
このように構成されている画素領域１Ａにおいて、マイクロレンズＭＬに光が入射されると、マイクロレンズＭＬに入射された光は、反射防止膜ＡＲＦを介して半導体基板１Ｓの裏面に到達する。そして、半導体基板１Ｓの裏面に到達した光は、半導体基板１Ｓの内部に入り込み、フォトダイオードに照射される。
【０２０４】
＜半導体装置の製造方法＞
次いで、本実施の形態２の半導体装置の製造方法について説明する。なお、以下では、画素領域における製造工程について説明する。
【０２０５】
図５７は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図５８〜図６３は、実施の形態２の半導体装置の製造工程を示す断面図である。なお、図５７は、実施の形態２の半導体装置の製造工程のうち、主として画素領域１Ａにおける製造工程を示す。また、図５８〜図６３の各断面図は、図３のＡ−Ａ断面に対応している。
【０２０６】
本実施の形態２の半導体装置の製造方法は、キャップ絶縁膜を形成した後、ドレイン領域を形成する前に、反射防止膜を形成しない点で、実施の形態１の半導体装置の製造方法と異なる。
【０２０７】
本実施の形態２では、図１０のステップＳ１１〜ステップＳ１４およびステップＳＭＷＡ１と同様の工程（図５７のステップＳ１１〜ステップＳ１４およびステップＳＭＷＡ１）を行う。
【０２０８】
次いで、図５８に示すように、画素領域１Ａで、ｐ＋型半導体領域ＰＲおよびキャップ絶縁膜ＣＡＰを形成する（図５７のステップＳ１５およびステップＳ１６）。このステップＳ１５およびステップＳ１６の各々の工程は、実施の形態１のステップＳ１５およびステップＳ１６のそれぞれの工程と同様にすることができる。
【０２０９】
次いで、図５９に示すように、画素領域１Ａにおいて、ゲート電極Ｇｔの他方の側（図５９中の右側）のｐ型ウェルＰＷＬ中に、フローティングディフュージョンＦＤおよび転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲを形成する（図５７のステップＳ１８）。このステップＳ１８の工程は、実施の形態１のステップＳ１８の工程と同様にすることができる。
【０２１０】
その後、図１０のステップＳ１９〜ステップＳ２１と同様の工程（図５７のステップＳ１９〜ステップＳ２１）を行って、図６０に示すように、層間絶縁膜ＩＬ１を形成する。そして、図３６と同様にコンタクトホールＣＨｆｄを形成した後、図６１に示すように、プラグＰｆｄ、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する。このコンタクトホールＣＨｆｄ、プラグＰｆｄ、層間絶縁膜ＩＬ２〜ＩＬ４および配線Ｍ１〜Ｍ３を形成する工程は、実施の形態１と同様にすることができる。ただし、図６０および図６１に示す構造は、反射防止膜が形成されていない点が、それぞれ実施の形態１における図３４および図３８に示す構造と異なる。
【０２１１】
なお、図６０および図６１では、フローティングディフュージョンＦＤおよび転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲの表面にはシリサイド層が形成されていない例を示す（後述する図６２および図６３においても同様）。しかし、実施の形態１において図９を用いて説明したように、フローティングディフュージョンＦＤおよび転送用トランジスタＴＸのドレイン領域としてのｎ型の高濃度半導体領域ＮＲの表面にシリサイド層が形成されていてもよい。
【０２１２】
次に、図６２に示すように、配線Ｍ３を形成した層間絶縁膜ＩＬ４の表面を下側に向け、この層間絶縁膜ＩＬ４の表面に、例えば、酸化シリコン膜からなる密着膜ＯＸＦを介して支持基板ＳＳを配置する。これにより、半導体基板１Ｓの裏面が上を向いた状態で支持基板ＳＳに固定される。そして、図６３に示すように、上を向いた半導体基板１Ｓの裏面を研削する。これにより、半導体基板１Ｓの厚さを薄くすることができる。
【０２１３】
その後、図５６に示すように、半導体基板１Ｓの裏面上に、例えば、酸窒化シリコン膜からなる反射防止膜ＡＲＦを形成する。なお、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓの上面側を向いている裏面に、ホウ素（Ｂ）などのｐ型不純物を導入し、半導体基板１Ｓと反射防止膜ＡＲＦとの間にｐ＋型半導体領域を形成してもよい。
【０２１４】
そして、図５６に示すように、反射防止膜ＡＲＦ上に、フォトダイオードを構成するｎ型ウェルＮＷＬと平面視において重なるように、マイクロレンズＭＬを取り付ける。以上のようにして、本実施の形態２におけるイメージセンサとしての半導体装置を製造することができる。
【０２１５】
＜半導体装置の製造方法の変形例＞
次いで、本実施の形態２の変形例について説明する。図６４は、実施の形態２の変形例の半導体装置の製造工程を示す断面図である。また、図６４の断面図は、図３のＡ−Ａ断面に対応している。
【０２１６】
本実施の形態２の半導体装置の製造方法でも、実施の形態１の半導体装置の製造方法の第１変形例と同様に、図５７のステップＳ１２の工程を行った後、図５７のステップＳ１３の工程を行う前に、図３９のステップＳＭＷＡ２と同様の工程によるマイクロ波アニールを行うことができる。
【０２１７】
また、本実施の形態２の半導体装置の製造方法でも、実施の形態１の半導体装置の製造方法の第２変形例と同様に、図５７のステップＳ１８の工程を行った後、図５７のステップＳ１９の工程を行う前に、図６４に示すように、図４１のステップＳＭＷＡ３と同様の工程によるマイクロ波アニールを行うことができる。
【０２１８】
すなわち、実施の形態１の各変形例と同様に、本実施の形態２の変形例として、ステップＳＭＷＡ１、ステップＳＭＷＡ２およびステップＳＭＷＡ３のいずれか２つのステップまたは３つのステップを組み合わせて行うことができる。これにより、組み合わせたそれぞれのステップのマイクロ波アニールの効果と同様の効果を得ることができ、それぞれの工程で形成された結晶欠陥をその都度すぐに回復させることができる。
【０２１９】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２では、実施の形態１と同様に、画素領域にフォトダイオードなどを形成し、周辺回路領域に半導体素子を形成する半導体装置の製造工程において、イオン注入を行った後、活性化アニールを行う前に、マイクロ波アニールを行う。これにより、実施の形態１と同様の効果を有し、周辺回路領域に形成される半導体素子の特性を確保しつつ、画素領域に形成されるフォトダイオードなどの結晶欠陥を回復させることができる。そのため、半導体装置の性能を向上させることができる。
【０２２０】
また、実施の形態１と同様に、好適には、イオン注入を行い、その直後にマイクロ波アニールを行った後に、例えば８００℃以上の温度で通常のアニールを行うことで、転位の増殖からなる結晶欠陥の発生を抑制しつつ、マイクロ波アニールにより回復した結晶欠陥をさらに回復させることができる。
【０２２１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２２２】
１Ａ  画素領域
１Ｓ  半導体基板
２Ａ  周辺回路領域
１０２  垂直走査回路
１０３  列回路
１０４  出力アンプ
１０５  水平走査回路
ＡｃＡＳ、ＡｃＧ、ＡｃＬ、ＡｃＲ、ＡｃＴＰ  活性領域
ＡＭＩ  増幅トランジスタ
ＡＲＦ  反射防止膜
ＣＡＰ  キャップ絶縁膜
ＣＨｆｄ、ＣＨｔ１、ＣＨｔ２  コンタクトホール
ＣＨＰ  素子領域
ＤＦＬ  欠陥準位
ＦＤ  フローティングディフュージョン
Ｇａ、Ｇｌｔ、Ｇｒ、Ｇｓ、Ｇｔ  ゲート電極
ＧＮＤ  接地電位
ＧＯＸ  ゲート絶縁膜
ＩＬ１〜ＩＬ４  層間絶縁膜
ＬＣＳ  素子分離領域
ＬＧＮＤ  接地電位線
ＬＲＳＴ  リセット線
ＬＴ  トランジスタ
ＬＴＸ  転送線
ＬＶＤＤ  電源電位線
Ｍ１〜Ｍ３  配線
ＭＦ  金属膜
ＭＬ  マイクロレンズ
ｎ１  ノード
ＮＭ  低濃度半導体領域（ｎ−型半導体領域）
ＮＲ  高濃度半導体領域（ｎ＋型半導体領域）
ＮＷＬ  ｎ型ウェル
ＯＬ  出力線
ＯＸＦ  密着膜
Ｐａ、Ｐａｇ、Ｐｆｄ、Ｐｇ、Ｐｒ１、Ｐｒ２、Ｐｒｇ  プラグ
ＰＤ  フォトダイオード
ＰＲ  ｐ＋型半導体領域
Ｐｓ、Ｐｓｇ、Ｐｔ１、Ｐｔ２、Ｐｔｇ  プラグ
ＰＵ  画素
ＰＷＬ  ｐ型ウェル
ＲＳ１〜ＲＳ３  レジスト膜
ＲＳＴ  リセットトランジスタ
ＳＢＦ  シリサイドブロッキング膜
ＳＥＬ  選択トランジスタ
ＳＩＬ  シリサイド層
ＳＬ  選択線
ＳＳ  支持基板
Ｓｗ  スイッチ
ＳＷ  サイドウォール
ＴＸ  転送用トランジスタ
ＶＤＤ  電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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