(57)【要約】【課題】比較的小さな回路規模で、抵抗変化型素子の書き込み制御を確実に実行し、且つ素子間の抵抗状態のばらつきを抑制する。【解決手段】第１の電源端子と、自身に流れる電流に対応して第１の抵抗値又は第１の抵抗値より大きい第２の抵抗値のいずれか一方の抵抗値となる抵抗変化型素子と、第１の電源端子と抵抗変化型素子の一端との間に設けられた第１のスイッチ回路と、第１のスイッチ回路を制御する制御回路と、を備える。ここで、制御回路は、抵抗変化型素子を第２の抵抗値から第１の抵抗値へ変化させる時に、第１のスイッチ回路に流れる電流値が大きくなったことを検知して第１のスイッチ回路を切断状態とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の電源端子と、
自身に流れる電流に対応して第１の抵抗値又は前記第１の抵抗値より大きい第２の抵抗値のいずれか一方の抵抗値となる抵抗変化型素子と、
前記第１の電源端子と前記抵抗変化型素子の一端との間に設けられた第１のスイッチ回路と、
前記第１のスイッチ回路を制御する制御回路と、
を備え、
前記制御回路は、前記抵抗変化型素子を前記第２の抵抗値から前記第１の抵抗値へ変化させる時に、前記第１のスイッチ回路に流れる電流値が大きくなったことを検知して前記第１のスイッチ回路を切断状態とする、ことを特徴とする半導体装置。
【請求項２】
第２の電源端子と、
前記第２の電源端子と前記抵抗変化型素子の一端との間に設けられた第２のスイッチ回路と、
をさらに備え、
前記制御回路は、前記抵抗変化型素子を前記第１の抵抗値から前記第２の抵抗値へ変化させる時に、前記第１のスイッチ回路を切断状態とし、前記第２のスイッチ回路を導通状態とする、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第２の電源端子と、
前記第２の電源端子と前記抵抗変化型素子の一端との間に設けられた第２のスイッチ回路と、
をさらに備え、
前記制御回路は、前記抵抗変化型素子を前記第１の抵抗値から前記第２の抵抗値へ変化させる時に、前記第１のスイッチ回路を切断状態とし、前記第２のスイッチ回路に流れる電流値が小さくなったことを検知して前記第２のスイッチ回路を切断状態とする、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１のスイッチ回路は、
前記抵抗変化型素子の一端の電圧を基準電圧と比較する比較器と、
前記第１の電源端子と前記抵抗変化型素子の一端との間に設けられた第１トランジスタと、
を含み、
前記比較器の出力信号に基づいて前記第１トランジスタをオン／オフ制御すること、を特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第１のスイッチ回路は、
前記第１トランジスタと直列に接続された第２トランジスタをさらに含み、
書き込みデータの信号に基づいて前記第２トランジスタをオン／オフ制御すること、を特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記第１のスイッチ回路は、
前記比較器の出力信号を所定時間遅延させる遅延回路をさらに含み、
前記遅延回路の出力信号に基づいて前記第１トランジスタをオン／オフ制御すること、を特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記第１のスイッチ回路は、
前記第１トランジスタの制御電極にバイアス電圧を供給するバイアス回路をさらに含み、
前記バイアス回路が、前記抵抗変化型素子に流す電流を設定する、ことを特徴とする請求項４乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記遅延回路が、前記第１トランジスタの制御電極にバイアス電圧を供給することにより、前記抵抗変化型素子に流す電流を設定する、ことを特徴とする請求項４乃至６のいずれか一に記載の半導体装置。
【請求項９】
前記第１のスイッチ回路の前記比較器の出力信号を入力し、前記比較器の出力信号により、前記抵抗変化型素子が前記第２の抵抗値から前記第１の抵抗値に変化したか否かを判定する終了検出回路をさらに備えた、ことを特徴とする請求項４乃至８のいずれか一に記載の半導体装置。
【請求項１０】
複数の前記抵抗変化型素子に書き込みを行う、複数の前記第１のスイッチ回路を備え、
前記終了検出回路は、前記複数の第１のスイッチ回路の比較器の出力信号を入力し、
前記複数の第１のスイッチ回路の比較器の出力信号の論理演算により、前記複数の抵抗変化型素子が前記第２の抵抗値から前記第１の抵抗値に変化したか否かを判定する、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記抵抗変化型素子の他端に電圧を印加するドライバ回路をさらに備え、
前記制御回路は、
前記抵抗変化型素子を前記第２の抵抗値から前記第１の抵抗値へ変化させる時に、前記ドライバ回路が前記第１の電源端子の電圧よりも低い電圧を印加するように制御する、ことを特徴とする請求項２乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記制御回路は、
前記抵抗変化型素子を前記第１の抵抗値から前記第２の抵抗値へ変化させる時に、前記ドライバ回路が前記第２の電源端子の電圧よりも高い電圧を印加するように制御する、ことを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、本発明は、抵抗変化型素子を記憶素子として備える半導体装置に関する。
【背景技術】
【０００２】
現在の不揮発性の半導体記憶装置としては、フラッシュメモリが広く用いられているが、フラッシュメモリを置き換えることのできる様々な大容量の半導体記憶装置の開発が進んでいる。中でも、下部電極と金属酸化物と上部電極の積層構造を有し、下部電極と上部電極の間に電気的ストレスを印加することにより抵抗特性が変化する抵抗変化型素子であるＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が注目されている。抵抗変化型素子では、抵抗状態は、電源を切断した後も保持されるので、不揮発性メモリとなる。
【０００３】
抵抗変化型素子の書き込みには、高抵抗状態を低抵抗状態に変化させる書き込みと、低抵抗状態を高抵抗状態に変化させる書き込みと、の２通りの書き込みが必要である。以後の記載では、高抵抗状態を低抵抗状態に変化させる書き込みをＳＥＴ書き込み、低抵抗状態を高抵抗状態に変化させる書き込みをＲＥＳＥＴ書き込みと呼ぶことにする。
【０００４】
また、本明細書では、低抵抗状態を「１」、高抵抗状態を「０」とする。すなわち、ＳＥＴ書き込みは「１」をライトする動作であり、ＲＥＳＥＴ書き込みは「０」をライトする動作である。
【０００５】
このＳＥＴ書き込み及びＲＥＳＥＴ書き込みの動作には、ＳＥＴ書き込みとＲＥＳＥＴ書き込みで抵抗変化型素子に同一方向に電圧を印加して書き込みを行うユニポーラ型と、ＳＥＴ書き込みとＲＥＳＥＴ書き込みでは抵抗変化型素子に逆方向に電圧を印加して書き込みを行うバイポーラ型とがある。図１２を参照して、バイポーラ型の書き込み動作について説明する。図１２では、横軸に抵抗変化型素子の電極間に印加される電圧、縦軸にそのときに両端間に流れる電流値をプロットしている。最初に、抵抗変化型素子は高抵抗状態にあるとする。この高抵抗状態にあるとき、抵抗変化型素子の端子間に正の電圧ＶＳＥＴを印加する（図１２のＡ点）と、抵抗変化型素子は高抵抗状態から低抵抗状態にＳＥＴ書き込みセットされる（図１２のＡ点からＢ点に遷移）。このときに流れる最大電流をＩＣＯＭＰとする。
【０００６】
一方、低抵抗状態から高抵抗状態へのＲＥＳＥＴ書き込みは、ＳＥＴ書き込みとは逆方向に電圧を印加する。すなわち、低抵抗状態にある抵抗変化型素子にＳＥＴ書き込みとは逆方向に電圧ＶＲＥＳＥＴを印加する（図１２のＣ点。このときに流れる電流をＩＲＳＴとする。すると抵抗変化型素子は低抵抗状態からリセットされ、高抵抗状態に戻る（図１２のＣ点からＤ点へ遷移）。
【０００７】
上記の抵抗変化型素子をマトリックス状に配置してメモリシステムを構成する場合、抵抗変化型素子間にはプロセスばらつきが存在するため、同一の書き込み条件でＳＥＴ書き込み又はＲＥＳＥＴ書き込みを行うと、得られる抵抗値に、ばらつきが発生するという問題がある。
【０００８】
そこで、書き込み動作で発生する抵抗状態のばらつきの問題を解消するため、例えば、特許文献１には、以下のような不揮発性記憶装置が開示されている。該不揮発性記憶装置は、抵抗変化型素子に所定の電圧を印加した後、抵抗変化型素子の両端電圧が所定の判定電圧値を下回るまでの減衰時間を計測することにより抵抗値情報を得るセンスアンプを備えている。そして、書き込み、或いはベリファイ時の追加書き込みを行う際に、該センスアンプで読み出した抵抗値情報に基づいた書き込みを行うことで、抵抗状態のばらつきを抑制している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−２５８３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
以下の分析は、本発明により与えられる。
【００１１】
特許文献１に記載された不揮発性記憶装置では、書き込み、或いはベリファイ時の追加書き込みを行う際に、書き込み制御を確実に実行し、抵抗変化型素子間の抵抗状態のばらつきを抑制することができる。しかしながら、該不揮発性記憶装置では、抵抗値情報を生成し保持するためのカウンタ、及びそれらを制御する回路等が必要になり、回路規模が大きくなってしまうという問題がある。
【００１２】
かくて、比較的小さな回路規模で、書き込み制御を確実に実行し、且つ抵抗変化型素子間の抵抗状態のばらつきを抑制することが望まれている。
【課題を解決するための手段】
【００１３】
本発明の第１の視点による半導体装置は、第１の電源端子と、自身に流れる電流に対応して第１の抵抗値又は前記第１の抵抗値より大きい第２の抵抗値のいずれか一方の抵抗値となる抵抗変化型素子と、前記第１の電源端子と前記抵抗変化型素子の一端との間に設けられた第１のスイッチ回路と、前記第１のスイッチ回路を制御する制御回路と、を備える。ここで、前記制御回路は、前記抵抗変化型素子を前記第２の抵抗値から前記第１の抵抗値へ変化させる時に、前記第１のスイッチ回路に流れる電流値が大きくなったことを検知して前記第１のスイッチ回路を切断状態とする。
【発明の効果】
【００１４】
本発明の半導体装置によれば、比較的小さな回路規模で、書き込み制御を確実に実行し、且つ抵抗変化型素子間の抵抗状態のばらつきを抑制することに貢献しうる半導体装置を提供することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に係る半導体装置の全体構成を示すブロック図である。
【図２】第１の実施形態に係る半導体装置のメモリセルアレイを示すブロック図である。
【図３】第１の実施形態に係る半導体装置のメモリセルマットを示すブロック図である。
【図４】第１の実施形態に係る半導体装置のメモリセル、ビット単位のＹスイッチ、ライトアンプ、ソース線ドライバを示すブロック図である。
【図５】第１の実施形態に係る半導体装置のライトアンプの回路図である。
【図６】第１の実施形態に係る半導体装置の制御回路の回路図である。
【図７】第１の実施形態に係る半導体装置の動作を示すタイミングチャートである。
【図８】第１の実施形態に係る半導体装置の動作を説明するための図である。
【図９】第１の実施形態に係る半導体装置の第１のスイッチ回路の動作を説明するための図である。
【図１０】第２の実施形態に係る半導体装置のライトアンプの回路図である。
【図１１】第２の実施形態に係る半導体装置の制御回路の回路図である。
【図１２】抵抗変化型素子の書き込み動作を説明するための図である。
【発明を実施するための形態】
【００１６】
まず、本発明の実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１７】
本発明の一実施形態における半導体装置１０（図１）は、図５に示すように、第１の電源端子１５０と、自身に流れる電流に対応して第１の抵抗値（「低抵抗状態」の抵抗値）又は第１の抵抗値より大きい第２の抵抗値（「高抵抗状態」の抵抗値）のいずれか一方の抵抗値となる抵抗変化型素子（図４の８１、８２）と、第１の電源端子１５０と抵抗変化型素子（図４の８１、８２）の一端との間に設けられた第１のスイッチ回路１５１と、第１のスイッチ回路１５１を制御する制御回路（図６の１６０）と、を備える。ここで、制御回路（図６の１６０）は、抵抗変化型素子（図４の８１、８２）を第２の抵抗値から第１の抵抗値へ変化させる時に、第１のスイッチ回路１５１に流れる電流値が大きくなったことを検知して第１のスイッチ回路１５１を切断状態とする。
【００１８】
上記の構成によれば、抵抗変化型素子（図４の８１、８２）を高抵抗状態から低抵抗状態に変化させる時（即ち、ＳＥＴ書き込み時）に、第１のスイッチ回路１５１に流れる電流値が大きくなったことを検知することにより、抵抗変化型素子が低抵抗状態に変化したことを検出し、抵抗変化型素子（図４の８１、８２）に供給する電流を停止するように制御している。これにより、抵抗変化型素子が電流を流し始めてから低抵抗状態になるまでの時間にばらつきがあったとしても、確実にＳＥＴ書き込みを実行し、且つＳＥＴ書き込み後の各抵抗変化型素子の抵抗状態のばらつきを抑制することが可能になる。
【００１９】
上記半導体装置１０（図１）は、図５に示すように、第２の電源端子１５３と、第２の電源端子１５３と抵抗変化型素子（図４の８１、８２）の一端との間に設けられた第２のスイッチ回路１５２と、をさらに備え、制御回路（図６の１６０）は、抵抗変化型素子（図４の８１、８２）を第１の抵抗値から前記第２の抵抗値へ変化させる時に、第１のスイッチ回路１５１を切断状態とし、第２のスイッチ回路１５２を導通状態とするようにしてもよい。
【００２０】
上記半導体装置１０（図１）は、図５の第２のスイッチ回路１５２に代えて、図１０に示す第２のスイッチ回路１７２を備えるようにしてもよい。ここで、制御回路（図１１の２６０）は、抵抗変化型素子（図４の８１、８２）を第１の抵抗値から第２の抵抗値へ変化させる時に、第１のスイッチ回路１５１を切断状態とし、第２のスイッチ回路１７２に流れる電流値が小さくなったことを検知して第２のスイッチ回路１７２を切断状態とするようにしてもよい。
【００２１】
上記第１のスイッチ回路１５１は、図５に示すように、抵抗変化型素子（図４の８１、８２）の一端の電圧を基準電圧ＶＲＥＦ１と比較する比較器１５４と、第１の電源端子１５０と抵抗変化型素子（図４の８１、８２）の一端との間に設けられた第１トランジスタ１５５と、を含み、比較器１５４の出力信号に基づいて第１トランジスタ１５５をオン／オフ制御するようにしてもよい。
【００２２】
上記第１のスイッチ回路１５１は、図５に示すように、第１トランジスタ１５５と直列に接続された第２トランジスタ１５６をさらに含み、書き込みデータの信号（図５のＩＯ＿０等）に基づいて第２トランジスタ１５６をオン／オフ制御するようにしてもよい。
【００２３】
上記第１のスイッチ回路１５１は、図５に示すように、比較器１５４の出力信号を所定時間遅延させる遅延回路１５７をさらに含み、遅延回路１５７の出力信号に基づいて第１トランジスタ１５５をオン／オフ制御するようにしてもよい。
【００２４】
上記第１のスイッチ回路１５１は、第１トランジスタ１５５の制御電極（ゲート）にバイアス電圧Ｖｗｒｉｔｅを供給するバイアス回路をさらに含み、バイアス回路が、抵抗変化型素子（図４の８１、８２）に流す電流を設定するようにしてもよい。
【００２５】
上記第１のスイッチ回路１５１において、遅延回路１５７が、第１トランジスタ１５５の制御電極（ゲート）にバイアス電圧Ｖｗｒｉｔｅを供給することにより、抵抗変化型素子（図４の８１、８２）に流す電流を設定するようにしてもよい。
【００２６】
第１のスイッチ回路の比較器（図５の１５４等）の出力信号（図５のＡ＿０等）を入力し、比較器（図５の１５４等）の出力信号（図５のＡ＿０等）により、抵抗変化型素子（図４の８１、８２）が第２の抵抗値から第１の抵抗値に変化したか否かを判定する終了検出回路（図６の１６５）をさらに備えるようにしてもよい。
【００２７】
上記半導体装置１０は、複数の抵抗変化型素子（図４の８１、８２）に書き込みを行う、複数の第１のスイッチ回路（図３のライトアンプ４１ａ〜ｈに含まれる各々の第１のスイッチ回路）を備えるものであってよい。ここで、上記終了検出回路（図６の１６５）は、図６に示すように、複数の第１のスイッチ回路の比較器（図５の１５４等）の出力信号（Ａ＿０〜Ａ＿７）を入力し、複数の第１のスイッチ回路の比較器の出力信号（Ａ＿０〜Ａ＿７）の論理演算（ＮＯＲ回路１６５による論理演算）により、複数の抵抗変化型素子（図４の８１、８２等）が第２の抵抗値から第１の抵抗値に変化したか否かを判定するようにしてもよい。
【００２８】
上記半導体装置１０は、図４に示すように、抵抗変化型素子（図４の８１、８２）の他端に電圧を印加するドライバ回路（ＳＤＲＶ０等）をさらに備え、制御回路（図６の１６０）は、抵抗変化型素子（図４の８１、８２）を第２の抵抗値から前記第１の抵抗値へ変化させる時に、ドライバ回路（ＳＤＲＶ０）が第１の電源端子の電圧ＶＳＥＴよりも低い電圧（例えば、電圧ＶＳＳ）を印加するように制御するようにしてもよい。
【００２９】
また、制御回路１６０は、抵抗変化型素子（図４の８１、８２）を第１の抵抗値から第２の抵抗値へ変化させる時に、ドライバ回路（ＳＤＲＶ０等）が第２の電源端子の電圧（電圧ＶＳＳ）よりも高い電圧（例えば、電圧ＶＲＥＳＥＴ）を印加するように制御するようにしてもよい。
【００３０】
以下、本発明の各実施形態について、図面を参照して詳しく説明する。
【００３１】
［第１の実施形態］
（第１の実施形態の構成）
第１の実施形態の構成について、図１を参照しながら詳細に説明する。図１は、本発明の第１の実施形態に係る半導体装置１０全体のブロック図である。図１において、メモリセルアレイ１２は、二次元的に配置された複数の抵抗変化型メモリセル（図４の７１、７２等）を具備している。各抵抗変化型メモリセルは、抵抗変化型素子（ＲｅＲＡＭ）（図４の８１、８２）とセルトランジスタ（図４の１０４、１０５等）で構成される。各抵抗変化型素子は、高抵抗状態「０」と低抵抗状態「１」のいずれかの抵抗状態を記憶し、不揮発性記憶素子として機能する。また、セルトランジスタ（図４の１０４、１０５等）は、ＮＭＯＳトランジスタが好適である。半導体装置１０は、メモリセルアレイ１２に対してアクセスする抵抗変化型メモリセルを選択し、高抵抗状態を低抵抗状態に変化させるＳＥＴ書き込み、低抵抗状態を高抵抗状態に変化させるＲＥＳＥＴ書き込み、抵抗状態の読み出しの動作を行う。
【００３２】
図１において、メモリセルアレイ１２以外のブロックは、メモリセルアレイ１２に対して、上記の動作を制御している。
【００３３】
まず、アドレス入力回路１４は、アクセスする抵抗変化型メモリセルのアドレスＡＤＤを入力する。次に、アドレスラッチ回路１６は、入力されたアドレスＡＤＤをラッチし、ロウアドレスＡＤＤ＿ｒｏｗと、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎに分離して、ロウ制御回路２６、カラム制御回路２４に夫々、供給する。
【００３４】
ここで、ロウ制御回路２６は、不図示のロウデコーダを有し、ロウアドレスＡＤＤ＿ｒｏｗからロウ選択信号をデコードする。上記ロウ選択信号により選択された（サブ）ワード線（以降、「選択（サブ）ワード線」という）がアクティブになる。また、カラム制御回路２４は、不図示のカラムデコーダを有し、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎからカラム選択信号をデコードする。上記カラム選択信号により選択されたビット線（以降、「選択ビット線」という）がアクティブになる。
【００３５】
メモリセルアレイ１２内の複数の抵抗変化型メモリセルは、複数の（サブ）ワード線と複数のビット線の交点に二次元的に配置され、それらのうち、選択（サブ）ワード線と選択ビット線の両方に接続されている抵抗変化型メモリセルが選択され、アクセスされる。具体的には、例えば、図４のＢＬ０が選択ビット線、図４の（サブ）ワード線ＷＬが選択（サブ）ワード線の場合、セルトランジスタ１０４はオン状態であり、共通ソース線４と選択ビット線ＢＬ０の間に電圧を印加して、抵抗変化型メモリセル７１の抵抗変化型素子８１に電流を流すことで、書き込み動作を行う。
【００３６】
クロック入力回路３４は、外部から半導体装置１０に供給される相補の外部クロック信号ＣＫ、／ＣＫを受け、内部クロックＩＣＬＫを生成して、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路３６、及びタイミングジェネレータ３８に供給する。タイミングジェネレータ３８は、内部クロックＩＣＬＫを基に、半導体装置１０内で必要な種々のタイミング信号を生成し、各部へ供給する。なお、本明細書において、信号名の／はＬｏｗレベルがアクティブの信号であることを示している。また、ＤＬＬ回路３６は、内部クロックＩＣＬＫから、クロック信号ＬＣＬＫを生成し、ＦＩＦＯ回路２８、入出力回路３０に対し供給する。ＦＩＦＯ回路２８、入出力回路３０は、供給されたクロック信号ＬＣＬＫに同期して動作する。
【００３７】
データ入出力端子ＤＱは入出力回路３０と接続され、データ入出力端子ＤＱに書き込みデータが入力されると、クロック信号ＬＣＬＫに同期して書き込みデータが入出力回路３０に取り込まれる。また、入出力回路３０はＦＩＦＯ回路２８と接続され、取り込まれた書き込みデータを、必要に応じて直列データに変換し、ＦＩＦＯ回路２８を介してメモリセルアレイ１２内部のＩＯ線（図３のＩＯ＿０−７）に出力する。そして、各ＩＯ線の信号は、ライトアンプ（ＷＡＭＰ；図４の４１ａ等）に供給される。
【００３８】
次に、コマンド入力回路１８は、制御信号として、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力する。コマンドデコード回路２０は、これらの信号／ＲＡＳ、／ＣＡＳ、／ＷＥ等をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置１０内の各部に出力する。また、モードレジスタ２２には、半導体装置１０の動作モードが設定される。
【００３９】
次に、内部電源発生回路３２は、外部から供給される電源ＶＤＤ、ＶＳＳを入力し、半導体装置１０内の各部で必要な電圧ＶＰＰ、ＶＰＥＲＩ、ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＲＥＦ１等を生成し、各部へ供給する。ここで、電圧ＶＳＥＴは、ライトアンプ（図４の４１ａ等）に供給され、ＳＥＴ書き込み時に使用される。また、電圧ＶＲＥＳＥＴは、ソース線ドライバ（図４の１ｃ等）に供給され、ＲＥＳＥＴ書き込み時に使用される。また、電圧ＶＲＥＦ１は、ライトアンプ（図４の４１ａ、図５の４１）の基準電圧端子１５９に供給される。
【００４０】
次に、図２を参照し、メモリセルアレイ１２の構成について、より詳細に説明する。図２に示すように、メモリセルアレイ１２は、複数のメモリセルマット（７ａ〜７ｄ、８ａ〜８ｄ、９ａ〜９ｄ）を含んで構成される。これらのメモリセルマットは、二次元的に配置され、図２では、メモリセルアレイ１２が４行Ｍ列のメモリセルマットで構成される場合を例示している。但し、メモリセルマットの配置は、４行Ｍ列に限定されず、任意の配置が可能である。
【００４１】
図２に示すように、４行Ｍ列のメモリセルマットは列単位の領域に分けられ、夫々の領域ごとにソース線が共通化される。具体的には、第０列のメモリセルマットには共通ソース線４が配設され、第１列のメモリセルマットには共通ソース線５が配設され、第Ｍ−１列のメモリセルマットには共通ソース線６が配設されている。
【００４２】
図２上では、列単位の領域内でソース線が行方向に５本、列方向に２本、配置されるように示されているが、共通ソース線（４、５、６）は、実際には、例えば、共通の拡散層、又は１層ベタの配線で構成される。
【００４３】
また、各メモリセルマットの両サイドには、Ｙスイッチ群（ＹＳＷ群）、及びライトアンプ群（ＷＡＭＰ群）が配置されている。
【００４４】
また、ワード線は、メインワード線とサブワード線による階層構造となっており、メインワード線ドライバ（ＭＷＤ）は、列毎に１つ配置され、サブワード線ドライバ（ＳＷＤ）は、メモリセルマット毎に配置されている。この階層構造において、抵抗変化型メモリセルに直接接続されるのは、サブワード線である。
【００４５】
また、各メモリセルマットに対して、少なくとも１つ以上のソース線ドライバを配置することが、安定した電流供給の観点から望ましく、図２に示すように、第１の実施形態では、各メモリセルマットのサブワード線ドライバＳＷＤ（２１ａ〜２１ｄ、２３ａ〜２３ｄ、２５ａ〜２５ｄ）の両サイドにソース線ドライバ（１ａ〜１ｊ、２ａ〜２ｊ、３ａ〜３ｊ）を配置している。但し、それに限定されず、ソース線ドライバは、任意の配置が可能である。
【００４６】
次に、図３を参照し、１つのメモリセルマット７ａ、即ち、０行０列のメモリセルマットに関連する部分（図２の一点鎖線内）について、その構成をより詳細に説明する。図３において、メモリセルマット７ａは、二次元的に配置された５１２×５１２個の抵抗変化型メモリセルを有している。ロウアドレスＡＤＤ＿ｒｏｗは９ビットであり、９ビットのうちの６ビットがメインワード線の１つを選択するのに用いられる。また、残りの３ビットがロウ選択信号ＦＸ＿０−７の１つを選択するのに用いられ、サブワード線ドライバ２１ａに供給される。
【００４７】
一方、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎも９ビットであるが、３ビット毎に分離したＡＤＤ＿ｃｏｌｕｍｎ＿ｈ、ＡＤＤ＿ｃｏｌｕｍｎ＿ｍ、ＡＤＤ＿ｃｏｌｕｍｎ＿ｌに対して、夫々デコードする。ここで、ＡＤＤ＿ｃｏｌｕｍｎ＿ｈは上位側３ビットであり、ＡＤＤ＿ｃｏｌｕｍｎ＿ｌは下位側３ビットである。また、ＡＤＤ＿ｃｏｌｕｍｎ＿ｍは、残りの中間の３ビットである。そして、ＡＤＤ＿ｃｏｌｕｍｎ＿ｈをデコードした８本のカラム選択信号をＹ１＿０−７、ＡＤＤ＿ｃｏｌｕｍｎ＿ｍをデコードした８本のカラム選択信号をＹ２＿０−７、ＡＤＤ＿ｃｏｌｕｍｎ＿ｌをデコードした８本のカラム選択信号をＹ３＿０−７とする。
【００４８】
上記したロウ選択信号ＦＸ＿０−７による選択（サブ）ワード線と、上記したカラム選択信号Ｙ１＿０−７、Ｙ２＿０−７、Ｙ３＿０−７による選択ビット線の交点に位置する抵抗変化型メモリセルがアクセスされる。
【００４９】
また、図２のメモリセルマット７ａの両サイドに配置された２つのライトアンプ群（ＷＡＭＰ群）は、図３に示すように、一方が、４つのライトアンプ（４１ａ、４１ｃ、４１ｅ、４１ｇ）を含み、他方が、４つのライトアンプ（４１ｂ、４１ｄ、４１ｆ、４１ｈ）を含んでいる。
【００５０】
また、図２のメモリセルマット７ａの両サイドに配置された２つのＹスイッチ群（ＹＳＷ群）は、図３において、一方のＹスイッチ群は、４つのＹスイッチ（５１ａ、５１ｃ、５１ｅ、５１ｇ）を含み、他方のＹスイッチ群は、４つのＹスイッチ（５１ｂ、５１ｄ、５１ｆ、５１ｈ）を含んでいる。
【００５１】
また、図２のメモリセルマット７ａに隣接して配置されている４つのソース線ドライバ（１ａ、１ｂ、１ｃ、１ｄ）のうち、図３では、ソース線ドライバ１ｃ、１ｄを示している（ソース線ドライバ１ａ、１ｂは図３には不図示であるが、実際にはメモリセルマット７ａに隣接して接続されている）。
【００５２】
共通ソース線４の電位を制御するソース線ドライバ（１ｃ、１ｄ）には、制御回路（図６の１６０）から、制御信号として、セット信号ＳＥＴ０、リセット信号ＲＥＳＥＴ０、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０が供給される。一方、選択ビット線の電位を制御するライトアンプ（４１ａ〜４１ｈ）には、制御回路（図６の１６０）から、制御信号として、セット信号ＳＥＴ０、リセット信号ＲＥＳＥＴ０が供給される。
【００５３】
また、図３において、８本のＩＯ線（ＩＯ＿０−７）が配線されている。８本のＩＯ線（ＩＯ＿０−７）は、外部入出力端子ＤＱから入出力回路３０、及びＦＩＦＯ回路２８を介して入力される８ビットの書き込みデータの各ビットに対応した信号を保持する。そして、８ビットの書き込みが終了し、外部入出力端子ＤＱから次の８ビットの書き込みデータが入力されると、８本のＩＯ線（ＩＯ＿０−７）の信号は更新される。
【００５４】
次に、カラム選択信号Ｙ１、Ｙ２、Ｙ３と、選択ビット線の関係について、詳細に説明する。５１２本のビット線ＢＬ＿０−５１１は、６４本のビット線からなる８つのグループに分割される。第１のグループはＢＬ＿０−６３、第２のグループはＢＬ＿６４−１２７、第３のグループはＢＬ＿１２８−１９１、第４のグループはＢＬ＿１９２−２５５、第５のグループはＢＬ＿２５６−３１９、第６のグループはＢＬ＿３２０−３８３、第７のグループはＢＬ＿３８４−４４７、第８のグループはＢＬ＿４４８−５１１である。
【００５５】
上記第１〜第８のグループのうち、どのグループを選択するかは、カラム選択信号Ｙ１＿０−７により決められる。図３に示すように、第１のグループのビット線ＢＬ＿０−６３に接続されている８つのＹスイッチ（５１ａ〜５１ｈ）に対して、カラム選択信号Ｙ１＿０が供給される。それにより、カラム選択信号Ｙ１＿０がアクティブの場合、第１のグループのビット線ＢＬ＿０−６３が、選択される。同様に、カラム選択信号Ｙ１＿１、Ｙ１＿２、．．．、Ｙ１＿７に対して、第２のグループ、第３のグループ、．．．、第８のグループのビット線が、夫々選択される。
【００５６】
次に、各グループ内において、８つのＹスイッチのうち、どのＹスイッチを選択するかは、カラム選択信号Ｙ３＿０−７により決められる。例えば、図３に示すように、第１のグループの場合、８つのＹスイッチ５１ａ〜５１ｈに対して、カラム選択信号Ｙ３＿０〜Ｙ３＿７を夫々供給し、カラム選択信号Ｙ３＿０−７のうちアクティブとなる配線に接続されたＹスイッチを選択している。
【００５７】
また、図３に示すように、偶数番目のビット線と、奇数番目のビット線は、交互に両サイドのＹスイッチに振り分けられ配線される。各Ｙスイッチは、８本のビット線と接続される。具体的には、Ｙスイッチ５１ａは、ビット線ＢＬ０、ＢＬ２、．．．、ＢＬ１４と接続される。Ｙスイッチ５１ｂは、ビット線ＢＬ１、ＢＬ３、．．．．、ＢＬ１５と接続される。Ｙスイッチ５１ｃは、ビット線ＢＬ１６、ＢＬ１８、．．．．、ＢＬ３０と接続される。Ｙスイッチ５１ｄは、ビット線ＢＬ１７、ＢＬ１９、．．．．、ＢＬ３１と接続される。Ｙスイッチ５１ｅは、ビット線ＢＬ３２、ＢＬ３４、．．．．、ＢＬ４６と接続される。Ｙスイッチ５１ｆは、ビット線ＢＬ３３、ＢＬ３５、．．．．、ＢＬ４７と接続される。Ｙスイッチ５１ｇは、ビット線ＢＬ４８、ＢＬ５０、．．．．、ＢＬ６２と接続される。Ｙスイッチ５１ｈは、ビット線ＢＬ４９、ＢＬ５１、．．．．、ＢＬ６３と接続される。
【００５８】
次に、各Ｙスイッチ内で、どのビット線を選択するかは、各Ｙスイッチに供給されるカラム選択信号Ｙ２＿０−７により決められる。例えば、Ｙスイッチ５１ａにおいて、カラム選択信号Ｙ２＿０−７に基づいて、ビット線ＢＬ０、ＢＬ２、．．．．、ＢＬ１４のいずれかが選択される。具体的には、Ｙ２＿０がアクティブの場合、ビット線ＢＬ０が選択され、Ｙ２＿１がアクティブの場合、ビット線ＢＬ２が選択され、Ｙ２＿７がアクティブの場合、ビット線ＢＬ１４が選択される。
【００５９】
以上説明したように、カラム選択信号Ｙ１、Ｙ２、Ｙ３に基づいて、１つのビット線が選択ビット線として選択される。しかしながら、図３において、複数のビット線を選択ビット線とすることも可能である。例えば、カラム選択信号Ｙ３＿０−７を全て、Ｈｉｇｈレベル（アクティブ）に設定すると、各グループ内の８つのＹスイッチから、各々１本ずつのビット線を選択ビット線とすることができる。このようにすることで、８つの抵抗変化型メモリセルを同時にアクセスすることができる。
【００６０】
また、図３に示すように、各Ｙスイッチ（５１ａ〜５１ｈ等）に対して、夫々、ライトアンプ（４１ａ〜４１ｈ等）を設けているので、複数の選択ビット線に対して同時に電圧供給を行う能力が確保されている。
【００６１】
次に、図４を参照し、ソース線ドライバ１ｃ、ライトアンプ４１ａ、ビット単位のＹスイッチ５２、抵抗変化型メモリセル（７１、７２）の構成について、より詳細に説明する。図４は、図３において破線枠の領域を詳細に示したブロック図である。但し、図４では、Ｙスイッチ５１ａに含まれる８つのビット単位のＹスイッチのうち、１つのビット単位のＹスイッチ５２のみを示している。また、ビット単位のＹスイッチ５２にビット線ＢＬ＿０を介して、抵抗変化型メモリセル７１が、接続されていることを示している。
【００６２】
図４において、ソース線ドライバ１ｃは、第１のソース線ドライバ回路５６と、第２のソース線ドライバ回路５８を具備している。第１のソース線ドライバ回路５６の出力ノードＮ１、第２のソース線ドライバ回路５８の出力ノードＮ２は、いずれも共通ソース線４と接続されている。
【００６３】
第１のソース線ドライバ回路５６は、ＰＭＯＳトランジスタ９３と、ＮＭＯＳトランジスタ１０２と、インバータ回路９１とで構成される。ＰＭＯＳトランジスタ９３と、ＮＭＯＳトランジスタ１０２は、電圧源ＶＲＥＳＥＴと接地との間に直列に接続される。具体的には、ＰＭＯＳトランジスタ９３のソースが電圧源ＶＲＥＳＥＴと接続され、ＰＭＯＳトランジスタ９３のドレインとＮＭＯＳトランジスタ１０２のドレインは共にノードＮ１に接続され、ＮＭＯＳトランジスタ１０２のソースは接地と接続される。また、ＰＭＯＳトランジスタ９３のゲートはインバータ回路９１を介してリセット信号ＲＥＳＥＴ０の配線と接続される。また、ＮＭＯＳトランジスタ１０２のゲートはセット信号ＳＥＴ０の配線と接続される。
【００６４】
第２のソース線ドライバ回路５８は、ＰＭＯＳトランジスタ９４と、ＮＭＯＳトランジスタ１０３とで構成される。ＰＭＯＳトランジスタ９４と、ＮＭＯＳトランジスタ１０３は、電圧源ＶＲＥＳＥＴと接地との間に直列に接続される。具体的には、ＰＭＯＳトランジスタ９４のソースが電圧源ＶＲＥＳＥＴと接続され、ＰＭＯＳトランジスタ９４のドレインとＮＭＯＳトランジスタ１０３のドレインは共にノードＮ２に接続され、ＮＭＯＳトランジスタ１０３のソースは接地と接続される。また、ＰＭＯＳトランジスタ９４のゲートとＮＭＯＳトランジスタ１０３のゲートは共にプリリセット信号ＰＲＥ＿ＲＥＳＥＴ０の配線に接続される。
【００６５】
尚、第２のソース線ドライバ回路のＰＭＯＳトランジスタ９４は、第１のソース線ドライバ回路のＰＭＯＳトランジスタ９３よりも電流駆動能力が小さいトランジスタとする。具体的には、例えば、ＰＭＯＳトランジスタ９４のチャネル幅を、ＰＭＯＳトランジスタ９３のチャネル幅よりも小さくする。同様に、第２のソース線ドライバ回路のＮＭＯＳトランジスタ１０３は、第１のソース線ドライバ回路のＮＭＯＳトランジスタ１０２よりも電流駆動能力が小さいトランジスタとする。具体的には、例えば、ＮＭＯＳトランジスタ１０３のチャネル幅を、ＮＭＯＳトランジスタ１０２のチャネル幅よりも小さくする。
【００６６】
次に、ライトアンプ（ＷＡＭＰ）４１ａは、ＳＥＴ書き込み時及びＲＥＳＥＴ書き込み時に、ビット単位のＹスイッチ（５２等）を介して、抵抗変化型素子（８１、８２等）に流す書き込み電流を供給する。ライトアンプ４１ａの詳細については後述する。
【００６７】
次に、ビット単位のＹスイッチ５２の構成を詳細に説明する。ビット単位のＹスイッチ５２は、ビット線選択スイッチ６０と、ビット線共通ソース線接続スイッチ６１と、インバータ回路６２、６４と、ＮＡＮＤ回路２６３で構成される。ここで、ビット線選択スイッチ６０と、ビット線共通ソース線接続スイッチ６１は、いずれも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成されるトランスファゲートである。ビット線選択スイッチ６０は、ライトアンプ４１ａの出力と、ビット線ＢＬ０との導通／非導通を制御するスイッチである。一方、ビット線共通ソース線接続スイッチ６１は、共通ソース線４とビット線ＢＬ０との導通／非導通を制御するスイッチである。
【００６８】
ビット線選択スイッチ６０と、ビット線共通ソース線接続スイッチ６１は、いずれも、インバータ回路６４の出力である制御信号Ｃ１により、相補に制御される。具体的には、制御信号Ｃ１がＨｉｇｈレベルのとき、ビット線選択スイッチ６０は導通状態になり、ビット線共通ソース線接続スイッチ６１は非導通状態になる。その結果、ビット線ＢＬ０はライトアンプ４１ａと導通する。一方、制御信号Ｃ１がＬｏｗレベルのとき、ビット線選択スイッチ６０は非導通状態になり、ビット線共通ソース線接続スイッチ６１は導通状態になる。その結果、ビット線ＢＬ０は共通ソース線４と導通する。
【００６９】
次に、制御信号Ｃ１の生成に関連した部分の構成について説明する。ＮＡＮＤ回路２６３の３つの入力端子には、カラム選択信号Ｙ１＿０、Ｙ２＿０、Ｙ３＿０が入力される。カラム選択信号Ｙ１＿０＝Ｙ２＿０＝Ｙ３＿０＝１の場合に、制御信号Ｃ１＝１となり、ビット線ＢＬ０はライトアンプ４１ａと導通し、選択ビット線となる。また、上記以外の場合には、制御信号Ｃ１＝０となり、ビット線ＢＬ０は選択ビット線とならずに、共通ソース線４側と導通する。
【００７０】
尚、図４では、ビット単位のＹスイッチ５２について説明したが、その他のビット単位のＹスイッチの構成は、ビット単位のＹスイッチ５２と同じであり、Ｙ１＿ｉ、Ｙ２＿ｊ、Ｙ３＿ｋ（ｉ、ｊ、ｋ＝０〜７）の組み合わせのカラム選択信号がそれぞれ供給される点が異なるだけである。
【００７１】
次に、図５を参照しながら、ライトアンプ（ＷＡＭＰ）４１の構成について説明する。図３における半導体装置１０に含まれる各ライトアンプ（ＷＡＭＰ）（例えば、４１ａ〜ｈ）の構成は、図５に示すライトアンプ（ＷＡＭＰ）４１の構成を有している。図５に示すように、ライトアンプ４１は、ＳＥＴ書き込み時に動作する第１のスイッチ回路１５１と、ＲＥＳＥＴ書き込み時に動作する第２のスイッチ回路１５２により構成される。図５に示すように、第１のスイッチ回路１５１は、第１の電源端子１５０とノードＮｏｕｔの間に接続される。また、第２のスイッチ回路１５２は、ノードＮｏｕｔと第２の電源端子１５３の間に接続される。ノードＮｏｕｔは、ＯＵＴ＿０の配線を介してビット単位のＹスイッチ（図４の５２等）と接続される。
【００７２】
第１のスイッチ回路１５１には、第１の電源端子１５０、基準電圧端子１５９を介してそれぞれ電圧ＶＳＥＴ、電圧ＶＲＥＦ１が供給される。また、第２のスイッチ回路１５２には、第２の電源端子１５３を介して電圧ＶＳＳが供給される。また、制御回路１６０（図６）から、第１及び第２のスイッチ回路（１５１、１５２）に対して、それぞれセット信号ＳＥＴ０、リセット信号ＲＥＳＥＴ０が供給される。また、書き込みデータの信号として、ＩＯ線の信号のうち、ＩＯ＿０がインバータ回路１６３を介して、第１及び第２のスイッチ回路（１５１、１５２）に供給される。
【００７３】
ＳＥＴ書き込み時には、ライトアンプ４１は、ＯＵＴ＿０の配線を介して、抵抗変化型素子（図４の８１等）に書き込み電流を供給する。それにより、図４のＡ→Ｂの方向に電流が流れてＳＥＴ書き込みが行われる。一方、ＲＥＳＥＴ書き込み時には、ソース線ドライバ（図４のＳＤＲＶ）は抵抗変化型素子（図４の８１等）に書き込み電流を供給する。それにより、図４のＢ→Ａの方向に電流が流れ、ライトアンプ４１ａはＯＵＴ＿０の配線を介してその電流を引き込む。これによりＲＥＳＥＴ書き込みが行われる。
【００７４】
第１のスイッチ回路１５１は、ＮＭＯＳトランジスタ（第１トランジスタ）１５５と、ＰＭＯＳトランジスタ（第２トランジスタ）１５６と、比較器１５４と、ＡＮＤ回路１５８と、遅延回路１５７により構成される。ＰＭＯＳトランジスタ１５６とＮＭＯＳトランジスタ１５５は、第１の電源端子１５０とノードＮｏｕｔの間に直列に接続される。ＰＭＯＳトランジスタ１５６のゲートには、書き込みデータの信号のうち、ＩＯ＿０がインバータ回路１６３を介して供給される。これにより、ＩＯ＿０がＨｉｇｈレベル（ＳＥＴ書き込みを行うビット）のときにＰＭＯＳトランジスタ１５６を導通させ、ＩＯ＿０がＬｏｗレベル（ＳＥＴ書き込みを行わないビット）のときにＰＭＯＳトランジスタ１５６を非導通にする。
【００７５】
もし、ＮＭＯＳトランジタ１５５のゲートを、セット信号ＳＥＴ０と直接接続した場合は、ＳＥＴ書き込み時にＮＭＯＳトランジタ１５５を導通し、それ以外は非導通にすることができる。そして、前述したＰＭＯＳトランジスタ１５６の制御と組み合わせることで、第１のスイッチ回路１５１をＳＥＴ書き込み時で且つＩＯ＿０がＨｉｇｈレベル（ＳＥＴ書き込みを行うビット）のときだけ導通し、それ以外は遮断することで、ＳＥＴ書き込みの制御を行うことができる。しかしながら、その方法の場合には、前述した抵抗変化型素子のプロセスばらつきの問題に対応することができない。そこで、抵抗変化型素子のプロセスばらつきの問題に対応するため、第１の実施形態の第１のスイッチ回路１５１では、ＮＭＯＳトランジタ１５５のゲートに供給する電圧を、図５に示すように比較器１５４、ＡＮＤ回路１５８、及び遅延回路１５７により生成している。
【００７６】
比較器１５４の非反転入力端子はノードＮｍｏｎと接続され、比較器１５４の反転入力端子には、基準電圧端子１５９を介して電圧ＶＲＥＦ１が供給される。ここで、電圧ＶＲＥＦ１は、電圧ＶＳＥＴより小さく、且つ抵抗変化型素子（図４の８１等）が低抵抗状態に変化した時のノードＮｍｏｎの電圧よりも少し大きな電圧としておくことが好ましい。これにより、比較器１５４により抵抗変化型素子（図４の８１等）が低抵抗状態に変化したことを検出することができる。
【００７７】
比較器１５４は、ノードＮｍｏｎの電圧を監視し、抵抗変化型素子（図４の８１等）が低抵抗状態に変化したことによりノードＮｍｏｎの電圧が電圧ＶＲＥＦ１よりも低下したことを検出すると、比較器１５４の出力信号Ａ＿０が、ＨｉｇｈレベルからＬｏｗレベルに遷移する。ＳＥＴ書き込み時にはセット信号ＳＥＴ０は活性化されＨｉｇｈレベルであるため、ＡＮＤ回路１５８の出力も、比較器１５４の出力信号Ａ＿０と同様にＨｉｇｈレベルからＬｏｗレベルに遷移する。また、ＡＮＤ回路１５８の出力端子は遅延回路１５７の入力端子と接続されている。ここで、遅延回路１５７は、ＡＮＤ回路１５８の出力端子におけるＨｉｇｈレベルからＬｏｗレベルの遷移を、所定時間τだけ遅延して出力する。そして、遅延回路１５７の出力がＮＭＯＳトランジタ１５５のゲートを制御する。これにより、ノードＮｍｏｎの電圧が電圧ＶＲＥＦ１よりも低下したタイミングから、時間τ後に、第１のスイッチ回路１５１は遮断し、抵抗変化型素子（図４の８１等）に流す書き込み電流を停止する。
【００７８】
また、遅延回路１５７は、ＮＭＯＳトランジスタ１５５を導通状態に制御する時には、ＮＭＯＳトランジスタ１５５のゲートにバイアス電圧Ｖｗｒｉｔｅを供給している。バイアス電圧Ｖｗｒｉｔｅにより、ＳＥＴ書き込み時に抵抗変化型素子（図４の８１等）に流す書き込み電流が設定される。バイアス電圧Ｖｗｒｉｔｅを大きくすると書きこみ電流は大きくなり、バイアス電圧Ｖｗｒｉｔｅを小さくすると書きこみ電流は小さくなる。
【００７９】
次に、図９を参照して、上記したＳＥＴ書き込み時の第１スイッチ回路１５１の動作について説明する。図９は、３つの抵抗変化型素子のそれぞれにライトアンプが接続され、同時にＳＥＴ書き込みを行う場合を想定している。図９の上図は、各ライトアンプの比較器の出力信号（Ａ＿０、Ａ＿１、Ａ＿２）を示している。図９の下図は、各抵抗変化型素子に流れる電流波形（Ｉｃｅｌｌ＿０、Ｉｃｅｌｌ＿１、Ｉｃｅｌｌ＿２）である。
【００８０】
図９において、タイミングｔａで各ライトアンプは各抵抗変化型素子に電圧ＶＳＥＴが印加され、電流を流し始める。しかしながら、抵抗変化型素子はすぐに低抵抗状態に変化するのではなく、ある時間が経過した後に抵抗状態の変化を開始する。その抵抗状態が変化するまでの時間は、プロセスばらつきにより素子毎に異なりばらついている。図９を参照すると、３つの抵抗変化型素子は、それぞれタイミングｔｂ、ｔｃ、ｔｄで、その抵抗状態を低抵抗状態に変化する。
【００８１】
各第１のスイッチ回路１５１では、各抵抗変化型素子が低抵抗状態に変化したタイミング（ｔｂ、ｔｃ、ｔｄ）で、ノードＮｍｏｎの電圧が、電圧ＶＲＥＦ１より低くなり、比較器１５４の出力信号Ａ＿０、Ａ＿１、Ａ＿２は、それぞれ（ｔｂ、ｔｃ、ｔｄ）のタイミングで、ＨｉｇｈレベルからＬｏｗレベルに遷移する。そして、遅延回路１５７により、（ｔｂ、ｔｃ、ｔｄ）のタイミングからτ時間後に、ＮＭＯＳトランジスタ１５５がターンオフし、書き込み電流が停止される。従って、図９の下図のように、各抵抗変化型素子には、それぞれ（ｔｂ、ｔｃ、ｔｄ）のタイミングから時間τの間は、電流が流れる（図９のＩｃｅｌｌ＿０、Ｉｃｅｌｌ＿１、Ｉｃｅｌｌ＿２）。
【００８２】
第１のスイッチ回路１５１において、もし、比較器１５４の出力信号に基づいた制御を行わずに、一定期間の書き込み電流の供給を行った場合は、以下のようなばらつきの問題が生じる。まず、早いタイミング（例えば、ｔｂ）で抵抗状態が変化する抵抗変化型素子には、過電流が供給され、所望の抵抗状態からばらついた抵抗状態になってしまう。また、遅いタイミング（例えば、ｔｄ）で抵抗状態が変化する抵抗変化型素子では、低抵抗状態に変化する前に電流供給期間が終わってしまう場合があり、その場合には書込み不良になってしまう。
【００８３】
一方、図５の第１のスイッチ回路１５１によれば、抵抗変化型素子が低抵抗状態に変化するタイミングがばらついたとしても、図９に示すように、各抵抗変化型素子に対して、抵抗状態が変化してからτ時間後に電流の供給を停止するように制御することができる。これにより、ＳＥＴ書き込みを確実に実行すると共に、ＳＥＴ書き込み後の各抵抗変化型素子の抵抗状態のばらつきを抑制することが可能になる。
【００８４】
尚、時間τの遅延は、ＳＥＴ書き込みを確実に行い、得られる抵抗値と閾値との間のマージンを確保するためのものである。遅延回路１５７をなくして遅延を行わずに、低抵抗状態に変化したタイミング（図９のｔｂ、ｔｃ、ｔｄ）で、すぐに書き込み電流を停止させるようにしてもよい。この場合、上記のマージンは小さくなるが、回路を小規模化することができるメリットがある。
【００８５】
次に、第２のスイッチ回路１５２の詳細について説明する。ＲＥＳＥＴ書き込み時に動作する第２のスイッチ回路１５２では、抵抗状態の変化を監視して書き込み電流を停止させる機構をとっていない。その理由は、ＲＥＳＥＴ書き込みは、電流を流す状態（低抵抗状態）から電流を流さない状態（高抵抗状態）に変化させる動作であり、過電流の供給により抵抗値がばらつくという問題が相対的に小さいためである。
【００８６】
第２のスイッチ回路１５２は、図５に示すように、ＮＭＯＳトランジスタ１６１及び１６２により構成され、ＮＭＯＳトランジスタ１６１及び１６２は、ノードＮｏｕｔと第２の電極端子１５３の間に直列に接続される。ここで、ＮＭＯＳトランジスタ１６１のゲートには、リセット信号ＲＥＳＥＴ０が供給される。また、ＮＭＯＳトランジスタ１６２のゲートには、インバータ回路１６３を介して、書き込みデータの信号のＩＯ＿０が供給される。
【００８７】
上記の構成により、第２のスイッチ回路１５２は、ＲＥＳＥＴ書き込み時でリセット信号ＲＥＳＥＴ０がＨｉｇｈレベルで、且つＩＯ＿０がＬｏｗレベル（ＲＥＳＥＴ書き込みを行うビット）のときだけ導通し、それ以外は遮断する。第２のスイッチ回路１５２は、導通時に、抵抗変化型素子（図４の８１等）からの電流をグランドに引き込んでいる。
【００８８】
次に、図６を参照して、第１の実施形態の半導体装置１０における制御回路１６０について説明する。図６に示すように、制御回路１６０は、複数のライトアンプ（図３のＷＡＭＰ４１ａ〜ｈ）の比較器１５４の出力（Ａ＿０〜Ａ＿７）を入力し、論理演算により終了検出信号ＥＮＤ＿Ａを出力する終了検出回路１６５を備えている。ここで、終了検出回路１６５は、８入力１出力のＮＯＲ回路で構成される。
【００８９】
第１の実施形態の半導体装置１０によれば、各抵抗変化型素子に対して抵抗状態のばらつきがないようにＳＥＴ書き込みを行うことが可能となるが、ＳＥＴ書き込みのシーケンス期間を以ってしてもＳＥＴ書き込みが完了しない場合に、終了検出回路１６５はそれを検出することができる。
【００９０】
図６において、各抵抗変化型素子に対応するライトアンプ（図３のＷＡＭＰ４１ａ〜ｈ）の比較器１５４の出力信号（Ａ＿０〜Ａ＿７）のうち、ＳＥＴ書き込みが完了したものはＬｏｗレベルに遷移し、ＳＥＴ書き込みが完了していないものはＨｉｇｈレベルである。終了検出回路１６５の出力ＥＮＤ＿Ａは、全てのＳＥＴ書き込みが完了した場合にＨｉｇｈレベルになり、少なくとも１つのＳＥＴ書き込みが未完了の場合は、Ｌｏｗレベルとなる。信号ＥＮＤ＿Ａを、例えば、所定の入出力端子ＤＱから外部に出力することで、ＳＥＴ書き込みの未完了状態を外部のコントローラ等に通知することが可能になる。
【００９１】
また、図６の制御回路１６０は、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０、セット信号ＳＥＴ０、リセット信号ＲＥＳＥＴ０等の制御信号を、Ｙスイッチ（５１ａ〜ｈ）、ライトアンプ（４１ａ〜ｈ）、ソース線ドライバ（１ａ〜ｊ、２ａ〜ｊ、３ａ〜ｊ）等に供給している。
【００９２】
（第１の実施形態の動作）
次に、第１の実施形態について、図６を参照しながら詳細に説明する。図７は、第１の実施形態に係る半導体装置１０の動作を示すタイミングチャートである。図７は、上から順に、コマンド（ＣＯＭ）、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０、リセット信号ＲＥＳＥＴ０、カラム選択信号Ｙ１、Ｙ２、カラム選択信号Ｙ３、ＩＯ線の信号ＩＯ＿０−７、セット信号ＳＥＴ０、書き込みデータ（Ｗｒｉｔｅ  ｄａｔａ）、終了検出回路１６５の出力ＥＮＤ＿Ａを、それぞれ示している。
【００９３】
図７は、図３で示された５１２×５１２個の抵抗変化型メモリセルを備えたメモリセルマットにおいて、８ビットデータ（０１０１０１０１）を所定のアドレスに書き込む場合を想定している。ここで、８ビットデータ（０１０１０１０１）は、内部のＩＯ線において、左側から順に、ＩＯ＿０、ＩＯ＿１、．．．．、ＩＯ＿６、ＩＯ＿７の信号と対応しているとする。上記８ビットデータを、カラム選択信号Ｙ３＿０−７を全てアクティブとし、上位のカラム選択信号Ｙ１、Ｙ２により８つの抵抗変化型メモリセルを選択して、各ビットのデータを書き込むとする。
【００９４】
但し、８ビットデータ（０１０１０１０１）を順番にライトするには、ビット毎に、ソース線ドライバを反転駆動することが必要になるため、ソース線を共通化する場合には非効率となる。そこで、第１の実施形態では、書き込むデータパターンに依らずに、まず、全ビットでリセット書き込みを行い（００００００００）、選択された８つの抵抗変化型メモリセルの抵抗変化型素子を高抵抗状態にする。その後、ＳＥＴ書き込みのビット（低抵抗状態にするビット）に対して、ＳＥＴ書き込みを行う。具体的には、ＩＯ＿１、ＩＯ＿３、ＩＯ＿５、ＩＯ＿７に対してＳＥＴ書き込みを行う。
【００９５】
次に、図７のタイミングｔ１〜ｔ９における夫々の動作を説明する。まず、不図示のアクティブコマンドが発行されて、（サブ）ワード線の選択が行われ、続いて時刻ｔ１のタイミングで、図７に示すように、ライトコマンド（Ｗｒｉｔｅ）が発行される。
【００９６】
次に、タイミングｔ１〜ｔ２の初期状態の期間では、カラム選択信号Ｙ１、Ｙ２、Ｙ３はいずれも未選択の状態であり、Ｌｏｗレベルである。そのため、図４の制御信号Ｃ１は、全てのセルにおいてＬｏｗレベルであり、各ビット単位のＹスイッチのビット線共通ソース線接続スイッチは導通し、全てのビット線ＢＬ＿０−５１１は、共通ソース線４と導通している。また、初期状態では、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０はＨｉｇｈレベル、リセット信号ＲＥＳＥＴ０はＬｏｗレベル、セット信号ＳＥＴ０はＬｏｗレベルである。それにより、タイミングｔ１〜ｔ２の期間では、ソース線ドライバ（１ｃ等）のトランジスタのうち、ＮＭＯＳトランジスタ１０３だけがオンし、共通ソース線４、及び全てのビット線ＢＬ＿０−５１１の電位は、Ｌｏｗレベルを保持している。
【００９７】
次に、タイミングｔ２で、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０がＬｏｗレベルに遷移し、第２のソース線ドライバ回路５８において、ＮＭＯＳトランジスタ１０３はオフになり、ＰＭＯＳトランジスタ９４がオンになる。これにより、電圧源ＶＲＥＳＥＴからＰＭＯＳトランジスタ９４を介して、共通ソース線４がプリチャージされる。このプリチャージを行う所定の第１の期間（図６のｔ２〜ｔ３）の長さは、共通ソース線４に対して十分なプリチャージが完了する時間を共通ソース線４の配線容量等から予め算出し、設定しておく。
【００９８】
タイミングｔ２で、共通ソース線４の電位は、０からＶＲＥＳＥＴに変化するが、電流駆動能力の小さなＰＭＯＳトランジスタ９４により、共通ソース線４を駆動しているので、０からＶＲＥＳＥＴの電位変化に起因するピーク電流の発生を抑えることができる。尚、このタイミングで全てのビット線ＢＬ＿０−５１１も、電位ＶＲＥＳＥＴにプリチャージする。
【００９９】
次に、タイミングｔ３で、ＲＥＳＥＴ書き込みを開始する。カラム選択信号Ｙ１、Ｙ２を夫々設定し、図８の（ａ）に示すように、カラム選択信号Ｙ３＿０−７を全てＨｉｇｈレベル（アクティブ）にして、８つのビット線を選択ビット線とする。８つのＩＯ線の信号ＩＯ＿０−７は、全ビットにＲＥＳＥＴ書き込みを行うため、全てＬｏｗレベルの信号に設定しておく。
【０１００】
また、リセット信号ＲＥＳＥＴ０をＨｉｇｈレベルに遷移することにより、第１のソース線ドライバ回路５６においてＰＭＯＳトランジスタ９３がオンし、電圧源ＶＲＥＳＥＴからＰＭＯＳトランジスタ９３を介して共通ソース線４に電流供給する状態となる。尚、第２のソース線ドライバ回路５８のＰＭＯＳトランジスタ回路９４も依然オンしている。但し、電流駆動能力はＰＭＯＳトランジスタ９３のほうが、ＰＭＯＳトランジスタ９４よりも大きいため、この期間においては、共通ソース線４に供給する電流は、主として第１のソース線ドライバ回路５６により駆動される。
【０１０１】
また、カラム選択信号Ｙ１、Ｙ２、Ｙ３によって選択される８つのビット単位のＹスイッチ回路（図４の５２等）において、制御信号Ｃ１がＨｉｇｈレベルになり、ビット線選択スイッチ６０が導通し、８つの選択ビット線は、ライトアンプ（４１ａ〜４１ｈ）と導通する。また、ライトアンプ（４１ａ〜４１ｈ）において、ＲＥＳＥＴ０がＨｉｇｈレベル、ＩＯ＿０〜７がＬｏｗレベルであるため、第２のスイッチ回路１５２のＮＭＯＳトランジスタ１６１及び１６２がオンし、ＯＵＴ＿０は０電位になる。
【０１０２】
以上により、タイミングｔ３〜ｔ５の期間において、８つの選択ビット線は０電位になり、それ以外のビット線と共通ソース線４は電位ＶＲＥＳＥＴとなる。そして、選択したサブワード線ＷＬがＨｉｇｈレベルであるため、８つの選択ビット線に対応したセルトランジスタが導通し、選択した８つの抵抗変化型メモリセルにおいて共通ソース線４から選択ビット線の方向に、抵抗変化型素子を介して電流が流れる。
【０１０３】
ここで、選択された８つの抵抗変化型素子は、電流を流し始めたタイミングｔ３で、すぐに高抵抗状態に変化するのではなく、ある時間経過後に、高抵抗状態に変化する。ここで、高抵抗状態に変化するタイミングは、各抵抗変化型素子間でばらつく。
【０１０４】
次に、選択された８つの抵抗変化型素子が高抵抗状態に変化した後、タイミングｔ５で、ＲＥＳＥＴ書き込みの際に遷移させたリセット信号ＲＥＳＥＴ０、カラム選択信号Ｙ３＿０−７を元のＬｏｗレベルに戻す。そして、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０をＨｉｇｈレベルに遷移させる。すると、ソース線ドライバ（１ｃ等）において、第２のソース線ドライバ回路５８のＮＭＯＳトランジスタ１０３のみがオンし、共通ソース線４にチャージされた電荷をＮＭＯＳトランジスタ１０３を介して放電することにより、共通ソース線４の電位を電位ＶＲＥＳＥＴから０電位に遷移させる。上記の放電を行う所定の第２の期間（図６のｔ５〜ｔ６）の長さは、共通ソース線４にチャージされた電荷の放電が完了する時間を共通ソース線４の配線容量等から予め算出し、設定しておく。このとき、電流駆動能力の小さなトランジスタ１０３を介して、共通ソース線４にチャージされた電荷を放電しているので、ＶＲＥＳＥＴから０への電位変化に起因するピーク電流の発生を抑えることができる。尚、この期間で全てのビット線ＢＬ＿０−５１１も、０電位にする。
【０１０５】
次に、タイミングｔ６で、ＳＥＴ書き込みを開始する。８つのＩＯ線の信号ＩＯ＿０−７は、書き込みデータのデータパターン（０１０１０１０１）の信号に対応する電圧を保持する。そして、セット信号ＳＥＴ０をＨｉｇｈレベルに遷移することにより、第１のソース線ドライバ回路５６においてＮＭＯＳトランジスタ１０２がオンし、ＮＭＯＳトランジスタ１０２を介して共通ソース線４に０電位を出力する状態となる。尚、第２のソース線ドライバ回路５８のＮＭＯＳトランジスタ１０３も依然オンしている。但し、電流駆動能力はＮＭＯＳトランジスタ１０２のほうが、ＮＭＯＳトランジスタ１０３よりも大きいため、この期間において、共通ソース線４から引き込む電流は、主として第１のソース線ドライバ回路５６による。
【０１０６】
また、タイミングｔ６で開始するＳＥＴ書き込みでは、８つのビットのうち、ＳＥＴ書き込みのビット（低抵抗状態にするビット）に対して、１ビットずつ順番にＳＥＴ書き込みを行っていく。セット書き込みのビットは、８つのＩＯ線の信号のうち、ＩＯ＿１、ＩＯ＿３、ＩＯ＿５、ＩＯ＿７に保持された信号である。この４つに対応するカラム選択信号Ｙ３は、Ｙ３＿１、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７である。そこで、図８の（ｂ）に示すように、カラム選択信号Ｙ３を、Ｙ３＿１、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７の順番に時系列にアクティブにする。
【０１０７】
また、カラム選択信号Ｙ１、Ｙ２、及びＹ３＿１、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７によって選択される４つのビット単位のＹスイッチ回路（図５の５２等）において、選択時には、制御信号Ｃ１がＨｉｇｈレベルになり、ビット線選択スイッチ６０が導通し、選択ビット線は、ライトアンプ（４１ａ〜４１ｈ）と、導通する。
【０１０８】
以上のように、時刻ｔ６〜ｔ８の期間において、４つの選択ビット線のうち、時系列で選択された選択ビット線は電位ＶＳＥＴになり、その他のビット線と共通ソース線４は電位０となる。そして、選択されたサブワード線ＷＬがＨｉｇｈレベルであるため、時系列で順次選択される選択ビット線に対応したセルトランジスタが導通し、時系列で選択された選択ビット線から共通ソース線４の方向に、抵抗変化型素子を介して電流が流れ、抵抗変化型素子にＳＥＴ書き込みが行われる。そして、図８（ｂ）に示すように、カラム選択信号Ｙ３を、Ｙ３＿１、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７の順にＨｉｇｈレベルにすることにより、順次ＳＥＴ書き込みが行われる。
【０１０９】
選択された４つの抵抗変化型素子は、抵抗変化型素子に電流を流し始めるとすぐに低抵抗状態に変化するのではなく、ある時間経過後に、低抵抗状態に変化する。ここで、電流を流し始めてから低抵抗状態に変化するまでの時間は、各抵抗変化型素子間でばらつく。
【０１１０】
ここで、時系列で選択される抵抗変化型素子に対応するライトアンプでは、図９で説明したように、ライトアンプのノードＮｍｏｎの電圧を監視して低抵抗状態への変化を検出し、各抵抗変化型素子が低抵抗状態に変化してからτ時間後に電流を停止するように制御する。これにより、抵抗変化型素子間で低抵抗状態に変化するまでの時間にばらつきがあったとしても、ＳＥＴ書き込みを確実に実行し、且つＳＥＴ書き込み後の各抵抗変化型素子の抵抗状態のばらつきを抑制することが可能になる。
【０１１１】
タイミングｔ８で、時系列で最後に選択された抵抗変化型素子のＳＥＴ書き込みが完了すると、８つのライトアンプ４１ａ〜ｈの比較器の出力信号Ａ＿０〜Ａ＿７が全てＬｏｗレベルとなる。これにより、図６の終了検出回路１６５の出力ＥＮＤ＿ＡがＨｉｇｈレベルに遷移する。ＥＮＤ＿ＡのＨｉｇｈレベルは、ＳＥＴ書き込みが正常に完了したことを示している。
【０１１２】
タイミングｔ９において、ＳＥＴ書き込みの際に遷移させた信号を元に戻し、初期状態ｔ１と同じ状態にする。
【０１１３】
以上説明したように、第１の実施形態に係る半導体装置１０によれば、以下に示す効果が得られる。
【０１１４】
まず、ＳＥＴ書き込み時に、ライトアンプ４１においてノードＮｍｏｎの電圧を監視することにより、第１のスイッチ回路１５１に流れる電流値（即ち、抵抗変化型素子に流れる電流値）が大きくなったことを検知し、抵抗変化型素子が低抵抗状態に変化したことを検出し、抵抗変化型素子に供給する電流を停止するように制御している。これにより、各抵抗変化型素子間で低抵抗状態に変化するまでの時間にばらつきがあったとしても、ＳＥＴ書き込みの制御を確実に実行し、且つＳＥＴ書き込み後の各抵抗変化型素子の抵抗状態のばらつきを抑制するという効果が得られる。具体的には、例えば、過電流の供給による書き込み後の抵抗状態のばらつきや、未書き込みなどの問題が解消される。
【０１１５】
このように、ＳＥＴ書き込みの制御を確実に実行することが可能になるため、ＳＥＴ書き込み後にベリファイを行う必要がなくなるという効果が得られる。それにより、ベリファイのための読み出し、及び未書き込みと判定された場合の追加書き込みが不要になるため、ＳＥＴ書き込みが高速化されると共に、消費電力が削減される。尚、ＲＥＳＥＴ書き込みは、前述したように、電流を流す状態（低抵抗状態）から電流を流さない状態（高抵抗状態）に変化させる動作であり、過電流の供給により抵抗値がばらつくという問題が相対的に小さいため、抵抗状態の変化を監視して書き込み電流を停止させる機構を使用していない。
【０１１６】
また、終了検出回路１６５により、確実にＳＥＴ書き込みが実行されたことを確認することができるという効果が得られる。
【０１１７】
また、第１の実施形態では、ＳＥＴ書き込み制御を確実に実行するにあたり、自身の抵抗状態が変化したことを検知してＳＥＴ書き込み制御を自己整合的に終了するようにしている。従って、第１の実施形態では、抵抗状態の変化を検知するための回路を追加するだけでよく、特許文献１に記載の不揮発性記憶装置に比べて、小規模な回路で実現することができるという効果が得られる。また、前述したように書き込み制御を自己整合的に行っているため、制御の追加は不要であるという効果が得られる。
【０１１８】
［第２の実施形態］
第２の実施形態について、図１０、図１１を参照しながら説明する。図１０は第２の実施形態に係る半導体装置のライトアンプ１４１の回路図である。図１０を図５（第１の実施形態のライトアンプ４１）と比較すると分かるように、図１０では、第２のスイッチ回路１７２にも、抵抗状態の変化を監視して書き込み電流を停止させる機構を設けている。その他は第１の実施形態と同様であるため、同じ参照符号を付し重複する説明は省略する。
【０１１９】
図１０において、第２のスイッチ回路１７２は、比較器１７３と、ＡＮＤ回路１７４と、ＮＭＯＳトランジスタ１６２、１７５により構成される。第２のスイッチ回路１７２では、ＮＭＯＳトランジスタ１７５のゲートに供給する電圧を、図１０に示すように、比較器１７３、ＡＮＤ回路１７４により生成している。
【０１２０】
比較器１７３の反転入力端子はノードＮｍｏｎ２と接続され、比較器１７３の非反転入力端子には、基準電圧端子２５９を介して電圧ＶＲＥＦ２が供給される。ここで、電圧ＶＲＥＦ２は、ＲＥＳＥＴ書き込み時にソース線ドライバが印加する電圧ＶＲＥＳＥＴより小さく、電圧ＶＲＥＦ１より大きい値であり、且つ抵抗変化型素子（図４の８１等）が高抵抗状態に変化した時のノードＮｍｏｎの電圧よりも少し小さな電圧としておくことが好ましい。これにより、比較器１５４により抵抗変化型素子（図４の８１等）が高抵抗状態に変化したことを検出することができる。
【０１２１】
比較器１７３は、ノードＮｍｏｎ２の電圧を監視し、抵抗変化型素子（図４の８１等）が高抵抗状態に変化したことによってノードＮｍｏｎ２の電圧が電圧ＶＲＥＦ２よりも上昇ことを検出すると、比較器１７３の出力信号Ｂ＿０が、ＨｉｇｈレベルからＬｏｗレベルに遷移する。ＲＥＳＥＴ書き込み時にはリセット信号ＲＥＳＥＴ０は活性化されＨｉｇｈレベルであるため、ＡＮＤ回路１７４の出力も、比較器１７３の出力信号Ｂ＿０と同様にＨｉｇｈレベルからＬｏｗレベルに遷移する。そして、ＡＮＤ回路１７４の出力端子はＮＭＯＳトランジタ１７５のゲートを制御する。これにより、ノードＮｍｏｎ２の電圧が電圧ＶＲＥＦ２よりも上昇したタイミングで、第２のスイッチ回路１７２は遮断し、抵抗変化型素子（図４の８１等）に流す書き込み電流を停止している。
【０１２２】
第２のスイッチ回路１７２では、第１のスイッチ回路１５１の遅延回路１５７に相当する遅延回路を設けていない。遅延回路を設けていないので、ＲＥＳＥＴ書き込み時のマージンは小さくなるが、回路を小規模化できるメリットが得られる。尚、ＲＥＳＥＴ書き込みのマージンを十分確保するために、第２のスイッチ回路１７２においてもＡＮＤ回路１７４の出力端子とＮＭＯＳトランジスタ１７５のゲートの間に遅延回路を設けるようにしてもよい。
【０１２３】
第２の実施形態では、ＲＥＳＥＴ書き込み時に、各抵抗変化型素子に電流を流し始めてから高抵抗状態に変化するまでの時間にばらつきがあったとしても、第２のスイッチ回路１７２により、各抵抗変化型素子が高抵抗状態に変化したことを検知して書き込み電流を停止するようにしている。それにより、ＲＥＳＥＴ書き込みを確実に実行すると共に、書き込み後の各抵抗変化型素子の抵抗状態のばらつきを低減することが可能になる。
【０１２４】
次に、図１１を参照して、第２の実施形態の制御回路２６０について説明する。図１１に示すように、制御回路２６０は、ＳＥＴ書き込みの終了検出回路１６５に加えて、新たに、ＲＥＳＥＴ書き込みの終了検出回路２６５を追加している。終了検出回路２６５は、複数のライトアンプ（図１０のＷＡＭＰ１４１等）の比較器１７３の出力（Ｂ＿０〜Ｂ＿７）を入力し、論理演算により終了検出信号ＥＮＤ＿Ｂを出力する。ここで、終了検出回路２６５は、８入力１出力のＮＯＲ回路で構成される。終了検出回路２６５は、ＲＥＳＥＴ書き込みのシーケンス期間を以ってしてもＲＥＳＥＴ書き込みが完了しない場合に、それを検出することができる。
【０１２５】
各抵抗変化型素子に対応するライトアンプ（図１０のＷＡＭＰ１４１等）の比較器１７３の出力信号（Ｂ＿０〜Ｂ＿７）のうち、ＲＥＳＥＴ書き込みが完了したものはＬｏｗレベルに遷移し、ＲＥＳＥＴ書き込みが完了していないものはＨｉｇｈレベルである。終了検出回路２６５の出力ＥＮＤ＿Ｂは、全てのＲＥＳＥＴ書き込みが完了した場合にＨｉｇｈレベルになり、少なくとも１つのＲＥＳＥＴ書き込みが未完了の場合は、Ｌｏｗレベルとなる。信号ＥＮＤ＿Ｂを、信号ＥＮＤ＿Ａと同様に、例えば、所定の入出力端子ＤＱから外部に出力することで、ＲＥＳＥＴ書き込みの未完了状態を外部のコントローラ等に通知することが可能になる。
【０１２６】
以上説明したように、第２の実施形態によれば、第１の実施形態の効果に加えて、ＲＥＳＥＴ書き込み時に、ＲＥＳＥＴ書き込みを確実に実行すると共に、ＲＥＳＥＴ書き込み後の各抵抗変化型素子の抵抗状態のばらつきを低減することができるという効果が得られる。また、終了検出回路２６５により、確実にＲＥＳＥＴ書き込みが実行されたことを確認することができるという効果が得られる。
【産業上の利用可能性】
【０１２７】
本発明の半導体装置は、不揮発性の記憶セルを備えた半導体装置に適用することができる。また、本発明の半導体装置で使用する抵抗変化型素子は、抵抗に電流を流すことにより抵抗値を変えられる素子であれば、どのような動作原理に基づく抵抗変化型素子であってもよい。
【０１２８】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１２９】
１ａ〜１ｊ、２ａ〜２ｊ、３ａ〜３ｊ：ソース線ドライバ（ＳＤＲＶ）
４、５、６：共通ソース線（ＳＬ）
７ａ〜７ｄ、８ａ〜８ｄ、９ａ〜９ｄ：メモリセルマット
１０：半導体装置
１１、１３、１５：メインワード線ドライバ（ＭＷＤ）
１２：メモリセルアレイ
１４：アドレス入力回路
１６：アドレスラッチ回路
１８：コマンド入力回路
２０：コマンドデコード回路
２１ａ〜２１ｄ、２３ａ〜２３ｄ、２５ａ〜２５ｄ：サブワード線ドライバ（ＳＷＤ）
２２：モードレジスタ
２４：カラム制御回路
２６：ロウ制御回路
２８：ＦＩＦＯ回路
３０：入出力回路
３２：内部電源発生回路
３４：クロック入力回路
３６：ＤＬＬ回路
３８：タイミングジェネレータ
４１、４１ａ〜ｈ、１４１：ライトアンプ（ＷＡＭＰ）
５１ａ〜ｈ：Ｙスイッチ（ＹＳＷ）
５２：ビット単位のＹスイッチ（ビット単位のＹＳＷ）
５６：第１のソース線ドライバ回路
５８：第２のソース線ドライバ回路
６０：ビット線選択スイッチ
６１：ビット線共通ソース線接続スイッチ
６２、６４、９１、１６３：インバータ回路
７１、７２：抵抗変化型メモリセル
８１、８２：抵抗変化型素子
９３、９４：ＰＭＯＳトランジスタ
１０２、１０３、１６１、１６２、１７５：ＮＭＯＳトランジスタ
１０４、１０５：セルトランジスタ
１５０：第１の電源端子
１５１：第１のスイッチ回路
１５２、１７２：第２のスイッチ回路
１５３：第２の電源端子
１５４、１７３：比較器
１５５：ＮＭＯＳトランジスタ（第１トランジスタ）
１５６：ＰＭＯＳトランジスタ（第２トランジスタ）
１５７：遅延回路
１５８、１７４：ＡＮＤ回路
１５９、２５９：基準電圧端子
１６０、２６０：制御回路
１６５、２６５：終了検出回路（ＮＯＲ回路）
２６３：ＮＡＮＤ回路
ＭＷＬ：メインワード線
ＷＬ：（サブ）ワード線
ＢＬ：ビット線
ＩＯ＿０〜ＩＯ＿７：ＩＯ線
Ｙ１：上位カラム選択信号
Ｙ２：下位カラム選択信号
ＦＸ：ロウ選択信号
ＳＥＴ０：セット信号
ＲＥＳＥＴ０：リセット信号
ＰＲＥ＿ＲＥＳＥＴ０：プリリセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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