(57)【要約】【課題】不純物のイオン注入工程の数を少なくする。【解決手段】第１トランジスタＴＲ１の第１ソース領域ＳＯＵ１及び第１ドレイン領域ＤＲＮ１は第１導電型であり、第２トランジスタＴＲ２の第２ソース領域ＳＯＵ２及び第２ドレイン領域ＤＲＮ２は第２導電型である。第１トランジスタＴＲ１は、第２導電型の第１ディープウェルＤＷ１内に形成されており、第２トランジスタＴＲ２の第２ドレイン領域ＤＲＮ２は第２導電型の第２ディープウェルＤＷ２内に形成されている。そして、第１ディープウェルＤＷ１と第２ディープウェルＤＷ２は、同一のイオン注入工程で形成されている。このため、半導体層ＥＰＩの表面を基準にした深さでみた場合、第２ディープウェルＤＷ２の不純物濃度のピーク位置は、第１ディープウェルＤＷ１のピーク位置の９０％以上１１０％以下の位置にある。【選択図】図１
2014203970.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層を用いて形成された第１トランジスタ及び第２トランジスタと、
を備え、
前記第１トランジスタは、
前記半導体層に形成された第２導電型の第１ディープウェルと、
前記第１ディープウェルに形成された第１導電型の第１ソース領域と、
前記第１ディープウェルに形成され、平面視において前記第１ソース領域から離れている第１導電型の第１低濃度領域と、
前記第１低濃度領域に形成された第１導電型の第１ドレイン領域と、
前記半導体層上に形成され、平面視において前記第１ソース領域及び前記第１低濃度領域の間に位置する第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に位置している第１ゲート電極と、
を有し、
前記第２トランジスタは、
前記半導体層に形成された第２導電型の第２ディープウェルと、
前記半導体層に形成された第２導電型の第２ソース領域と、
前記第２ディープウェルに形成された第２導電型の第２ドレイン領域と、
前記第２ディープウェルに形成され、平面視において前記第２ドレイン領域と前記第２ソース領域の間に位置している第１導電型の第２低濃度領域と、
前記半導体層上に形成され、平面視において前記第２ソース領域及び前記第２低濃度領域の間に位置する第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に位置している第２ゲート電極と、
を有し、
前記半導体層の表面を基準にした深さでみた場合、前記第２ディープウェルの不純物濃度のピーク位置は、前記第１ディープウェルのピーク位置の９０％以上１１０％以下の位置にある半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２ソース領域及び前記第２ゲート絶縁膜は、平面視において前記第２ディープウェルの外に位置する半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第２ソース領域及び前記第２ゲート絶縁膜は、平面視において前記第２ディープウェルの中に位置し、
前記第２ディープウェルに形成され、前記第２ソース領域の周囲を囲む第１導電型の第３低濃度領域を有する半導体装置。
【請求項４】
請求項１〜３のいずれか一項に記載の半導体装置において、
第３トランジスタ及び第４トランジスタを備え、
前記第３トランジスタは、
前記半導体層に形成された第２導電型の第３ディープウェルと、
前記第３ディープウェルに形成された第１導電型の第３ソース領域及び第３ドレイン領域と、
前記半導体層上に形成され、平面視において前記第３ソース領域及び前記第３ドレイン領域の間に位置する第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に位置している第３ゲート電極と、
を有し、
前記第４トランジスタは、
前記半導体層に形成された第２導電型の第４ディープウェルと、
前記第４ディープウェルに形成された第１導電型ウェルと、
前記第１導電型ウェルに形成された第２導電型の第４ソース領域及び第４ドレイン領域と、
前記半導体層上に形成され、平面視において前記第４ソース領域及び前記第４ドレイン領域の間に位置する第４ゲート絶縁膜と、
前記第４ゲート絶縁膜上に位置している第４ゲート電極と、
を有し、
前記半導体層の表面を基準にした深さでみた場合、前記第３ディープウェルの不純物濃度のピーク位置及び前記第４ディープウェルの不純物濃度のピーク位置は、いずれも、前記第１ディープウェルのピーク位置の９０％以上１１０％以下の位置にある半導体装置。
【請求項５】
第１導電型の半導体層に、第２導電型の第１ディープウェル及び第２ディープウェルを同一のイオン注入工程で形成する工程と、
前記第１ディープウェルに第１導電型の第１低濃度領域を形成するとともに、前記第２ディープウェルに第１導電型の第２低濃度領域を形成する工程と、
前記第１ディープウェルに第１導電型の第１ソース領域を形成し、かつ前記第１低濃度領域内に第１導電型の第１ドレイン領域を形成する工程と、
前記第２ディープウェルに第２導電型の第２ドレイン領域を形成するとともに、前記第２低濃度領域を介して前記第２ドレイン領域とは逆側に第２導電型の第２ソース領域を形成する工程と、
前記半導体層上に、前記第１ソース領域及び前記第１低濃度領域の間に位置する第１ゲート絶縁膜を形成するとともに、前記第２ソース領域及び前記第２低濃度領域の間に位置する第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１ゲート電極を形成するとともに、前記第２ゲート絶縁膜上に第２ゲート電極を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えばトランジスタを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
耐圧を要求されるトランジスタの一例として、特許文献１に記載の構造がある。特許文献１に記載のトランジスタは、ドレインをゲートから離すことによって耐圧を持たせるものである。またこのトランジスタは、ドレインとゲートの間に位置する低濃度不純物層に、逆導電型の埋込不純物層を有している。
【０００３】
また特許文献２，３，４には、耐圧の高いトランジスタと、耐圧の低いトランジスタとを一つの基板上に形成した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２９１２６３号公報
【特許文献２】特開２００３−２４９５７０号公報
【特許文献３】特開２００７−２５０６２１号公報
【特許文献４】特開２００６−２０３２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
耐圧の高いＰチャネル型のトランジスタとＮチャネル型のトランジスタを同一基板上に形成する場合、不純物のイオン注入工程の数が多くなる。本発明者は、このような場合において不純物のイオン注入工程数を少なくすることを検討した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、半導体装置は、第１トランジスタ及び第２トランジスタを有している。第１トランジスタ及び第２トランジスタは、第１導電型の半導体層を用いて形成されている。第１トランジスタのソース領域及びドレイン領域は第１導電型であり、第２トランジスタのソース領域及びドレイン領域は第２導電型である。第１トランジスタは、第２導電型の第１ディープウェル内に形成されている。また第２トランジスタのドレイン領域は、第２導電型の第２ディープウェル内に形成されている。そして、第１ディープウェルと第２ディープウェルは、同一のイオン注入工程で形成されている。このため、半導体層の表面を基準にした深さでみた場合、第２ディープウェルの不純物濃度のピーク位置は、第１ディープウェルのピーク位置の９０％以上１１０％以下の位置にある。
【発明の効果】
【０００７】
前記一実施の形態によれば、耐圧の高いＰチャネル型のトランジスタとＮチャネル型のトランジスタを同一基板上に形成する場合において、不純物のイオン注入工程数を少なくすることができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図３】第１トランジスタの平面図である。
【図４】第２トランジスタの平面図である。
【図５】図１（ａ）のＡ−Ａ´断面における不純物濃度の深さ方向のプロファイルを示す図である。
【図６】図１（ａ）のＢ−Ｂ´断面における不純物濃度の深さ方向のプロファイルを示す図である。
【図７】図１（ａ）のＣ−Ｃ´断面における不純物濃度の深さ方向のプロファイルを示す図である。
【図８】図１（ｂ）のＤ−Ｄ´断面における不純物濃度の深さ方向のプロファイルを示す図である。
【図９】図１（ｂ）のＥ−Ｅ´断面における不純物濃度の深さ方向のプロファイルを示す図である。
【図１０】図１（ｂ）のＦ−Ｆ´断面における不純物濃度の深さ方向のプロファイルを示す図である。
【図１１】半導体装置の製造方法を示す断面図である。
【図１２】半導体装置の製造方法を示す断面図である。
【図１３】半導体装置の製造方法を示す断面図である。
【図１４】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１５】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１６】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】第４の実施形態に係る半導体装置の構成を示す図である。
【図１８】半導体装置を有する電気機器の構成を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
以下、第１導電型をｎ型として、第２導電型をｐ型として説明を行う。ただし、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
【００１１】
（第１の実施形態）
図１及び図２は、第１の実施形態に係る半導体装置ＳＣの構成を示す断面図である。半導体装置ＳＣは、第１トランジスタＴＲ１、第２トランジスタＴＲ２、第３トランジスタＴＲ３、及び第４トランジスタＴＲ４を有している。第１トランジスタＴＲ１は第２トランジスタＴＲ２と相補的であり、第３トランジスタＴＲ３は第４トランジスタＴＲ４と相補的である。第１トランジスタＴＲ１及び第２トランジスタＴＲ２の耐圧は、第３トランジスタＴＲ３及び第４トランジスタＴＲ４の耐圧よりも高くなっている。図１（ａ）は第１トランジスタＴＲ１の構造を示しており、図１（ｂ）は第２トランジスタＴＲ２の構造を示している。また図２（ａ）は第３トランジスタＴＲ３の構造を示しており、図２（ｂ）は第４トランジスタＴＲ４の構造を示している。
【００１２】
半導体装置ＳＣは、基板ＳＵＢを用いて形成されている。基板ＳＵＢは、半導体基板ＢＳＢ上にｎ型の半導体層ＥＰＩをエピタキシャル成長させたものである。基板ＳＵＢは、例えばバルクのシリコン基板であり、半導体層ＥＰＩは、例えばｎ型のシリコン層である。第１トランジスタＴＲ１、第２トランジスタＴＲ２、第３トランジスタＴＲ３、及び第４トランジスタＴＲ４は、半導体層ＥＰＩを用いて形成されている。
【００１３】
まず、図１（ａ）を用いて第１トランジスタＴＲ１の構成を説明する。第１トランジスタＴＲ１は、第１ディープウェルＤＷ１、第１ソース領域ＳＯＵ１、第１低濃度領域ＬＤＦ１、第１ドレイン領域ＤＲＮ１、第１ゲート絶縁膜ＧＩ１、及び第１ゲート電極ＧＥ１を有している。
【００１４】
第１ディープウェルＤＷ１は半導体層ＥＰＩの表層に形成されたｐ型の不純物領域である。第１ソース領域ＳＯＵ１は、第１ディープウェルＤＷ１の表層に形成されており、ｎ型を有している。
【００１５】
第１低濃度領域ＬＤＦ１は、第１ディープウェルＤＷ１の表層に形成されたｎ型の不純物領域であり、平面視において第１ソース領域ＳＯＵ１から離れている。第１低濃度領域ＬＤＦ１は、第１ディープウェルＤＷ１よりも浅く形成されている。第１低濃度領域ＬＤＦ１の不純物濃度は、第１ソース領域ＳＯＵ１及び第１ドレイン領域ＤＲＮ１よりも低い。
【００１６】
第１ドレイン領域ＤＲＮ１は、第１低濃度領域ＬＤＦ１の表層に形成されたｎ型の不純物領域である。第１ドレイン領域ＤＲＮ１は、第１低濃度領域ＬＤＦ１よりも浅く形成されている。
【００１７】
第１ゲート絶縁膜ＧＩ１は半導体層ＥＰＩ上に形成されており、平面視において少なくとも一部が第１ソース領域ＳＯＵ１及び第１低濃度領域ＬＤＦ１の間に位置している。第１ゲート電極ＧＥ１は第１ゲート絶縁膜ＧＩ１上に位置している。
【００１８】
また半導体層ＥＰＩ上には素子分離膜ＥＩＳが形成されている。素子分離膜ＥＩＳは、第１ゲート絶縁膜ＧＩ１と第１ドレイン領域ＤＲＮ１の間にも形成されている。そして第１ゲート電極ＧＥ１の一部は素子分離膜ＥＩＳの上に位置している。
【００１９】
このように、第１トランジスタＴＲ１は第１ディープウェルＤＷ１を用いて形成されている。そして第１トランジスタＴＲ１は、第１ディープウェルＤＷ１に固定電位（例えばソース電位）を与えるために、第１バックゲート領域ＢＧ１を有している。第１バックゲート領域ＢＧ１はｐ型の不純物領域であり、第１ディープウェルＤＷ１の表層に形成されている。第１ドレイン領域ＤＲＮ１及び第１ソース領域ＳＯＵ１と、第１バックゲート領域ＢＧ１の間には、素子分離膜ＥＩＳが形成されている。
【００２０】
次に、図１（ｂ）を用いて第２トランジスタＴＲ２の構成を説明する。第２トランジスタＴＲ２は、第２ディープウェルＤＷ２、第２ソース領域ＳＯＵ２、第２ドレイン領域ＤＲＮ２、第２低濃度領域ＬＤＦ２、第２ゲート絶縁膜ＧＩ２、及び第２ゲート電極ＧＥ２を有している。
【００２１】
第２ディープウェルＤＷ２は半導体層ＥＰＩの表層に形成されたｐ型の不純物領域である。第２ソース領域ＳＯＵ２は、第２ディープウェルＤＷ２の表層に形成されており、ｐ型を有している。第２ドレイン領域ＤＲＮ２は、第２ディープウェルＤＷ２の表層に形成されており、ｐ型を有している。
【００２２】
第２低濃度領域ＬＤＦ２は第２ディープウェルＤＷ２に形成されたｎ型の不純物領域であり、平面視において第２ドレイン領域ＤＲＮ２と第２ソース領域ＳＯＵ２の間に位置している。第２低濃度領域ＬＤＦ２は第２ディープウェルＤＷ２よりも浅く形成されている。第２低濃度領域ＬＤＦ２の不純物濃度は、第１トランジスタＴＲ１の第１ソース領域ＳＯＵ１の不純物濃度よりも低い。本図に示す例では、第２低濃度領域ＬＤＦ２は、平面視で第２ドレイン領域ＤＲＮ２を囲むように形成されているが、第２ドレイン領域ＤＲＮ２の下には形成されていない。
【００２３】
第２ゲート絶縁膜ＧＩ２は半導体層ＥＰＩ上に形成されており、平面視において第２ソース領域ＳＯＵ２及び第２低濃度領域ＬＤＦ２の間に位置している。第２ゲート電極ＧＥ２は第２ゲート絶縁膜ＧＩ２上に位置している。また、素子分離膜ＥＩＳは、第２ゲート絶縁膜ＧＩ２と第２ドレイン領域ＤＲＮ２の間にも形成されている。そして第２ゲート電極ＧＥ２の一部は素子分離膜ＥＩＳの上に位置している。
【００２４】
なお、第２トランジスタＴＲ２は、ｎ型のウェルＷＬ２（第３低濃度領域）を用いて形成されている。ウェルＷＬ２は半導体層ＥＰＩの表層に、第２ディープウェルＤＷ２よりも浅く形成されている。そして平面視において、ウェルＷＬ２は第２ディープウェルＤＷ２よりも広い。第２ソース領域ＳＯＵ２はウェルＷＬ２の表層に形成されている。言い換えると、第２ソース領域ＳＯＵ２は第２ディープウェルＤＷ２の外に位置しており、かつ、ウェルＷＬ２によって周囲を囲まれている。
【００２５】
また、第２トランジスタＴＲ２は、第２バックゲート領域ＢＧ２を有している。第２バックゲート領域ＢＧ２はｎ型の不純物領域であり、ウェルＷＬ２の表層に形成されている。第２バックゲート領域ＢＧ２は、ウェルＷＬ２に固定電位（例えばソース電位）を印加するために設けられている。第２ドレイン領域ＤＲＮ２及び第２ソース領域ＳＯＵ２と、第２バックゲート領域ＢＧ２の間には、素子分離膜ＥＩＳが形成されている。そして第２低濃度領域ＬＤＦ２は、第２ドレイン領域ＤＲＮ２と第２バックゲート領域ＢＧ２の間にも形成されている。
【００２６】
そして後述するように、第１ディープウェルＤＷ１と第２ディープウェルＤＷ２は同一のイオン注入工程で形成されている。このため、半導体層ＥＰＩの表面を基準にした深さでみた場合、第２ディープウェルＤＷ２の不純物濃度のピーク位置は、第１ディープウェルＤＷ１のピーク位置の９０％以上１１０％以下の位置にある。
【００２７】
次に、図２（ａ）を用いて第３トランジスタＴＲ３の構成を説明する。前記第３トランジスタは、第３ディープウェルＤＷ３、第３ソース領域ＳＯＵ３、第３ドレイン領域ＤＲＮ３、第３ゲート絶縁膜ＧＩ３、及び第３ゲート電極ＧＥ３を有している。第３ディープウェルＤＷ３はｐ型の不純物層であり、半導体層ＥＰＩの表層に形成されている。第３ソース領域ＳＯＵ３及び第３ドレイン領域ＤＲＮ３は、ｎ型の不純物領域であり、第３ディープウェルＤＷ３の表層に形成されている。第３ゲート絶縁膜ＧＩ３は半導体層ＥＰＩ上に形成されており、平面視において第３ソース領域ＳＯＵ３及び第３ドレイン領域ＤＲＮ３の間に位置している。第３ゲート電極ＧＥ３は第３ゲート絶縁膜ＧＩ３上に形成されている。また、第３ソース領域ＳＯＵ３と第３ドレイン領域ＤＲＮ３の間には、素子分離膜ＥＩＳが形成されていない。
【００２８】
また、第３トランジスタＴＲ３は、第３バックゲート領域ＢＧ３を有している。第３バックゲート領域ＢＧ３はｐ型の不純物領域であり、第３ディープウェルＤＷ３の表層に形成されている。第３バックゲート領域ＢＧ３は、第３ディープウェルＤＷ３に固定電位（例えばソース電位）を印加するために設けられている。第３ドレイン領域ＤＲＮ３及び第３ソース領域ＳＯＵ３と、第３バックゲート領域ＢＧ３の間には、素子分離膜ＥＩＳが形成されている。
【００２９】
次に、図２（ｂ）を用いて第４トランジスタＴＲ４の構成を説明する。前記第４トランジスタは、第４ディープウェルＤＷ４、ウェルＷＬ４（第１導電型ウェル）、第４ソース領域ＳＯＵ４、第４ドレイン領域ＤＲＮ４、第４ゲート絶縁膜ＧＩ４、及び第４ゲート電極ＧＥ４を有している。第４ディープウェルＤＷ４はｐ型の不純物層であり、半導体層ＥＰＩの表層に形成されている。ウェルＷＬ４はｎ型であり、第４ディープウェルＤＷ４の表層に形成されている。第４ソース領域ＳＯＵ４及び第４ドレイン領域ＤＲＮ４は、ｐ型の不純物領域であり、ウェルＷＬ４の表層に形成されている。第４ゲート絶縁膜ＧＩ４は半導体層ＥＰＩ上に形成されており、平面視において第４ソース領域ＳＯＵ４及び第４ドレイン領域ＤＲＮ４の間に位置している。第４ゲート電極ＧＥ４は第４ゲート絶縁膜ＧＩ４上に形成されている。また、第４ソース領域ＳＯＵ４と第４ドレイン領域ＤＲＮ４の間には、素子分離膜ＥＩＳが形成されていない。
【００３０】
また、第４トランジスタＴＲ４は、第５バックゲート領域ＢＧ５を有している。第５バックゲート領域ＢＧ５はｎ型の不純物領域であり、ウェルＷＬ４の表層に形成されている。第５バックゲート領域ＢＧ５は、ウェルＷＬ４に固定電位（例えばソース電位）を印加するために設けられている。第４ドレイン領域ＤＲＮ４及び第４ソース領域ＳＯＵ４と、第５バックゲート領域ＢＧ５の間には、素子分離膜ＥＩＳが形成されている。
【００３１】
また、第４トランジスタＴＲ４の近くには、第４バックゲート領域ＢＧ４が形成されている。第４バックゲート領域ＢＧ４はｐ型の不純物領域であり、第４ディープウェルＤＷ４の表層に形成されている。第４バックゲート領域ＢＧ４は、第４ディープウェルＤＷ４に固定電位を印加するために設けられている。
【００３２】
そして、第３ディープウェルＤＷ３及び第４ディープウェルＤＷ４は、第１ディープウェルＤＷ１と同一のイオン注入工程で形成されている。このため、半導体層ＥＰＩの表面を基準にした深さでみた場合、第３ディープウェルＤＷ３の不純物濃度のピーク位置及び第４ディープウェルＤＷ４の不純物濃度のピーク位置は、第１ディープウェルＤＷ１のピーク位置の９０％以上１１０％以下の位置にある。
【００３３】
図３は第１トランジスタＴＲ１の平面図である。上記したように、第１トランジスタＴＲ１は第１ディープウェルＤＷ１を用いて形成されている。そして第１バックゲート領域ＢＧ１は第１ソース領域ＳＯＵ１、第１低濃度領域ＬＤＦ１、第１ドレイン領域ＤＲＮ１、及び第１ゲート電極ＧＥ１を囲んでいる。
【００３４】
図４は第２トランジスタＴＲ２の平面図である。上記したように、第２トランジスタＴＲ２はウェルＷＬ２を用いて形成されている。そして第２バックゲート領域ＢＧ２は、第２ソース領域ＳＯＵ２、第２低濃度領域ＬＤＦ２、第２ドレイン領域ＤＲＮ２、及び第２ゲート電極ＧＥ２を囲んでいる。
【００３５】
図５は図１（ａ）のＡ−Ａ´断面における不純物濃度の深さ方向のプロファイルを示しており、図６は図１（ａ）のＢ−Ｂ´断面における不純物濃度の深さ方向の濃度プロファイルを示しており、図７は図１（ａ）のＣ−Ｃ´断面におけるにおける不純物濃度の深さ方向の濃度プロファイルを示している。また、図８は図１（ｂ）のＤ−Ｄ´断面における不純物濃度の深さ方向のプロファイルを示しており、図９は図１（ｂ）のＥ−Ｅ´断面における不純物濃度の深さ方向の濃度プロファイルを示しており、図１０は図１（ｂ）のＦ−Ｆ´断面におけるにおける不純物濃度の深さ方向の濃度プロファイルを示している。これらのプロファイルは、シミュレーションによって得られたものである。各図において、左端が半導体層ＥＰＩの表面に対応している。また横軸の単位は同一である。
【００３６】
図６と図９を比較すると、半導体層ＥＰＩの表面を基準にした深さでみた場合、第２ディープウェルＤＷ２の不純物濃度のピーク位置は、第１ディープウェルＤＷ１のピーク位置の９０％以上１１０％以下の位置にあることが分かる。また第２ディープウェルＤＷ２の下端は、第１ディープウェルＤＷ１の下端の９０％以上１１０％以下の位置にあることも分かる。これらのことは、図７と図１０を比較しても明らかである。
【００３７】
また、第１低濃度領域ＬＤＦ１及び第２低濃度領域ＬＤＦ２は同一のイオン注入工程によって形成されている。このため、図６，７と図９を比較して明らかなように、半導体層ＥＰＩの表面を基準にした深さでみた場合、第２低濃度領域ＬＤＦ２の下端は、第１低濃度領域ＬＤＦ１の下端の９０％以上１１０％以下の位置にあることが分かる。
【００３８】
図１１〜図１３は、半導体装置ＳＣの製造方法を示す断面図である。本図に示す製造方法は、以下の工程を有している。まず、半導体層ＥＰＩに、第１ディープウェルＤＷ１及び第２ディープウェルＤＷ２を、同一のイオン注入工程で形成する。次いで、第１ディープウェルＤＷ１に第１低濃度領域ＬＤＦ１を形成するとともに、第２ディープウェルＤＷ２に第２低濃度領域ＬＤＦ２を形成する。次いで、第１ディープウェルＤＷ１に第１ソース領域ＳＯＵ１を形成するとともに、第１低濃度領域ＬＤＦ１に第１ドレイン領域ＤＲＮ１を形成する。次いで、第２ディープウェルＤＷ２に第２ドレイン領域ＤＲＮ２を形成するとともに、第２低濃度領域ＬＤＦ２を介して第２ドレイン領域ＤＲＮ２とは逆側に、第２ソース領域ＳＯＵ２を形成する。次いで、第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２を形成し、さらに、第１ゲート電極ＧＥ１及び第２ゲート電極ＧＥ２を形成する。以下、詳細に説明する。
【００３９】
まず図１１（ａ）に示すように、基板ＳＵＢを準備する。次いで、基板ＳＵＢの半導体層ＥＰＩに、素子分離膜ＥＩＳを形成する。素子分離膜ＥＩＳは、例えばＬＯＣＯＳ法によって形成されるが、ＳＴＩ法によって形成されても良い。次いで、半導体層ＥＰＩ上にレジストパターンＰＲ１を形成する。次いで、レジストパターンＰＲ１をマスクとして半導体層ＥＰＩにｐ型の不純物イオンを注入する。これにより、第１ディープウェルＤＷ１、第２ディープウェルＤＷ２、第３ディープウェルＤＷ３、及び第４ディープウェルＤＷ４が形成される。
【００４０】
その後、図１１（ｂ）に示すように、レジストパターンＰＲ１を除去する。次いで、半導体層ＥＰＩ上にレジストパターンＰＲ２を形成する。次いで、レジストパターンＰＲ２をマスクとして半導体層ＥＰＩにｎ型の不純物イオンを注入する。これにより、第１低濃度領域ＬＤＦ１、第２低濃度領域ＬＤＦ２、及びウェルＷＬ２，ＷＬ４が形成される。
【００４１】
その後、図１２（ａ）に示すように、レジストパターンＰＲ２を除去する。次いで、半導体層ＥＰＩに、第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２を形成し、さらに第３ゲート絶縁膜ＧＩ３及び第４ゲート絶縁膜ＧＩ４を形成する。第１ゲート絶縁膜ＧＩ１及び第２ゲート絶縁膜ＧＩ２は、第３ゲート絶縁膜ＧＩ３及び第４ゲート絶縁膜ＧＩ４よりも膜厚が薄いため、第３ゲート絶縁膜ＧＩ３及び第４ゲート絶縁膜ＧＩ４とは別工程で少なくとも一部が形成される。
【００４２】
その後、第１ゲート絶縁膜ＧＩ１、第２ゲート絶縁膜ＧＩ２、第３ゲート絶縁膜ＧＩ３、第４ゲート絶縁膜ＧＩ４及び素子分離膜ＥＩＳ上に導電膜（例えばポリシリコン膜）を形成する。次いで、この導電膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして導電膜をエッチングする。これにより、第１ゲート電極ＧＥ１、第２ゲート電極ＧＥ２、第３ゲート電極ＧＥ３、及び第４ゲート電極ＧＥ４が形成される。その後、レジストパターンを除去する。
【００４３】
次いで、図１２（ｂ）に示すように、半導体層ＥＰＩ上にレジストパターンＰＲ３を形成し、レジストパターンＰＲ３をマスクとしてｎ型の不純物イオンを注入する。これにより、第１ソース領域ＳＯＵ１、第１ドレイン領域ＤＲＮ１、第３ソース領域ＳＯＵ３、第３ドレイン領域ＤＲＮ３、第２バックゲート領域ＢＧ２、及び第４バックゲート領域ＢＧ４が形成される。
【００４４】
その後、図１３に示すように、レジストパターンＰＲ３を除去する。次いで、半導体層ＥＰＩ上にレジストパターンＰＲ４を形成し、レジストパターンＰＲ４をマスクとしてｐ型の不純物イオンを注入する。これにより、第２ソース領域ＳＯＵ２、第２ドレイン領域ＤＲＮ２、第４ソース領域ＳＯＵ４、第４ドレイン領域ＤＲＮ４、第１バックゲート領域ＢＧ１、及び第３バックゲート領域ＢＧ３が形成される。
【００４５】
その後、半導体層ＥＰＩ上に多層配線層を形成する。多層配線層の最上層には、電極パッドが形成される。
【００４６】
以上、本実施形態によれば、第１トランジスタＴＲ１は第１ディープウェルＤＷ１の中に形成されている。そして第１トランジスタＴＲ１の第１ゲート電極ＧＥ１と第１ドレイン領域ＤＲＮ１は互いに離れており、その間には第１低濃度領域ＬＤＦ１が設けられている。従って、第１トランジスタＴＲ１の耐圧は高くなる。
【００４７】
また、第２トランジスタＴＲ２の第２ゲート電極ＧＥ２と第２ドレイン領域ＤＲＮ２は互いに離れている。第２ドレイン領域ＤＲＮ２の周囲には第２ディープウェルＤＷ２が形成されており、かつ第２ディープウェルＤＷ２のうち第２ドレイン領域ＤＲＮ２と第２ゲート電極ＧＥ２の間に位置する領域には第２低濃度領域ＬＤＦ２が設けられている。従って、第２トランジスタＴＲ２の耐圧は高くなる。
【００４８】
より具体的には、半導体層ＥＰＩ、第１低濃度領域ＬＤＦ１、及び第２低濃度領域ＬＤＦ２の電位を同一の電位（ソース電位）にした場合を考える。このとき、第１トランジスタＴＲ１の耐圧は、第１低濃度領域ＬＤＦ１と第１ディープウェルＤＷ１の接合部分にできる空乏層が、第１ディープウェルＤＷ１の下端にできる空乏層に繋がったとき（すなわち第１ディープウェルＤＷ１が完全に空乏化したとき）に最も大きくなる。そしてこの耐圧の最大値は、第１低濃度領域ＬＤＦ１の下端から第１ディープウェルＤＷ１の下端までの距離で定まる。
【００４９】
また、第２トランジスタＴＲ２の耐圧も、第２低濃度領域ＬＤＦ２と第１ディープウェルＤＷ１の接合部分にできる空乏層が、第１ディープウェルＤＷ１の下端にできる空乏層に繋がったとき（すなわち第２ディープウェルＤＷ２が完全に空乏化したとき）に最も大きくなる。そしてこの耐圧の最大値は、第２低濃度領域ＬＤＦ２の下端から第１ディープウェルＤＷ１の下端までの距離で定まる。
【００５０】
そして第１ディープウェルＤＷ１と第２ディープウェルＤＷ２は同一工程で形成されている。従って、不純物のイオン注入工程数を少なくすることができる。また本実施形態では、第１低濃度領域ＬＤＦ１と第２低濃度領域ＬＤＦ２も同一のイオン注入工程で形成されている。従って、不純物のイオン注入工程数をさらに少なくすることができる。
【００５１】
また本実施形態では、第３ディープウェルＤＷ３及び第４ディープウェルＤＷ４も、第１ディープウェルＤＷ１と同一工程で形成している。このため、不純物のイオン注入工程数をさらに少なくすることができる。
【００５２】
なお、本実施形態において、半導体装置ＳＣは、第３トランジスタＴＲ３及び第４トランジスタＴＲ４を有していなくてもよい。この場合においても、第１トランジスタＴＲ１及び第２トランジスタＴＲ２を形成するために必要なイオン注入工程の回数を減らすことができる。これは、後述の実施形態においても同様である。
【００５３】
（第２の実施形態）
図１４の各図は、第２の実施形態に係る半導体装置ＳＣの構成を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＣは、第２トランジスタＴＲ２の構造を除いて、第１の実施形態に係る半導体装置ＳＣと同様の構成である。
【００５４】
まず、第２ディープウェルＤＷ２は第２トランジスタＴＲ２の全面に形成されている。このため、ウェルＷＬ２も、第２ディープウェルＤＷ２の表層に位置している。言い換えると、第２ソース領域ＳＯＵ２及び第２ゲート絶縁膜ＧＩ２は第２ディープウェルＤＷ２の中に位置しており、かつ、ウェルＷＬ２によって周囲を囲まれている。
【００５５】
本実施形態によっても、第１の実施形態と同様の効果が得られる。
【００５６】
また、図１に示した構造では、第１低濃度領域ＬＤＦ１と第１ソース領域ＳＯＵ１の間にも第１ディープウェルＤＷ１が形成されているのに対し、第２低濃度領域ＬＤＦ２と第２ソース領域ＳＯＵ２の間には第２ディープウェルＤＷ２が形成されていない。このため、第２低濃度領域ＬＤＦ２の第１ゲート絶縁膜ＧＩ１側の端部における不純物の実質的な濃度プロファイルは、第１低濃度領域ＬＤＦ１の第１ゲート絶縁膜ＧＩ１側における不純物の横方向の実質的な濃度プロファイルとは異なってしまう。この場合、第１トランジスタＴＲ１において第１ディープウェルＤＷ１を完全に空乏化するために必要な第１ディープウェルＤＷ１の濃度が、第２トランジスタＴＲ２において第１ディープウェルＤＷ１を完全に空乏化するために必要な第２ディープウェルＤＷ２の濃度プロファイルとは異なる可能性が出てくる。
【００５７】
これに対して本実施形態では、ウェルＷＬ２も、第２ディープウェルＤＷ２の表層に位置している。すなわち本実施形態では、ウェルＷＬ２内にも、第１ディープウェルＤＷ１と同等のｐ型の不純物が含まれている。従って、第２低濃度領域ＬＤＦ２の第１ゲート絶縁膜ＧＩ１側の端部における不純物の実質的な濃度プロファイルと、第１低濃度領域ＬＤＦ１の第１ゲート絶縁膜ＧＩ１側における不純物の横方向の実質的な濃度プロファイルとの差を小さくすることができる。このため、第１トランジスタＴＲ１の耐圧と第２トランジスタＴＲ２の耐圧の双方を高くすることができる。
【００５８】
（第３の実施形態）
図１５は、第３の実施形態に係る半導体装置ＳＣの構成を示す図である。本実施形態に係る半導体装置ＳＣは、ウェルＷＬ２を有していない点を除いて、第１の実施形態に係る半導体装置ＳＣと同様の構成である。
【００５９】
なお、図１６に示すように、第２の実施形態に係る半導体装置ＳＣからウェルＷＬ２を除いた構成にしても良い。
【００６０】
本実施形態によっても、第１又は第２の実施形態と同様の効果が得られる。
【００６１】
（第４の実施形態）
図１７は、第４の実施形態に係る半導体装置ＳＣの構成を示す図である。本実施形態に係る半導体装置ＳＣは、縦型トランジスタＰＴＲを有している点を除いて、第１〜第３の実施形態に係る半導体装置ＳＣのいずれかと同様の構成である。なお本図では、第１トランジスタＴＲ１、第２トランジスタＴＲ２、及び第４トランジスタＴＲ４の図示を省略している。
【００６２】
縦型トランジスタＰＴＲは、半導体基板ＢＳＢとドレイン層としており、半導体層ＥＰＩをドリフト領域としている。半導体基板ＢＳＢの裏面には、ドレイン電極ＤＲＥが設けられている。また、半導体層ＥＰＩ内には、ベース領域ＢＳＥ及び第５ソース領域ＳＯＵ５が形成されている。第５ソース領域ＳＯＵ５は、ベース領域ＢＳＥの表層に形成されている。またベース領域ＢＳＥの表層には、ｐ型領域ＢＥが形成されている。ｐ型領域ＢＥは、ベース領域ＢＳＥに固定電位（例えばソース電位）を印加するために設けられている。
【００６３】
縦型トランジスタＰＴＲの第５ゲート電極ＧＥ５は、トレンチゲート構造を有している。具体的には、半導体層ＥＰＩにはトレンチが形成されており、このトレンチの側壁に第５ゲート絶縁膜ＧＩ５が形成されている。そしてこのトレンチ内に、第５ゲート電極ＧＥ５が埋め込まれている。第５ゲート電極ＧＥ５は、例えばポリシリコンによって形成されている。なお、第５ゲート電極ＧＥ５の下端は、ベース領域ＢＳＥを突き抜けている。
【００６４】
縦型トランジスタＰＴＲは、電力を制御するために設けられており、第１トランジスタＴＲ１、第２トランジスタＴＲ２、第３トランジスタＴＲ３、及び第４トランジスタＴＲ４は、縦型トランジスタＰＴＲを制御するために設けられている。具体的には、第３トランジスタＴＲ３及び第４トランジスタＴＲ４を有する制御回路は、第１トランジスタＴＲ１及び第２トランジスタＴＲ２を有する回路を介して縦型トランジスタＰＴＲの第５ゲート電極ＧＥ５に接続している。
【００６５】
図１８は、半導体装置ＳＣを有する電気機器ＥＤの構成を示す回路図である。電気機器ＥＤは、例えば車両に用いられており、電源ＢＴ、制御装置ＣＴＲ、及び負荷ＬＤを有している。電源ＢＴは例えば車両に搭載されているバッテリーである。負荷ＬＤは、例えば車両に搭載されている電子部品、例えばヘッドランプである。そして制御装置ＣＴＲは、電源ＢＴから負荷ＬＤに供給する電力を制御している。
【００６６】
制御装置ＣＴＲは、回路基板（例えばプリント配線基板）上に半導体装置ＳＣ，ＭＣを搭載したものである。半導体装置ＳＣは図１５を用いて説明した構成を有している。半導体装置ＭＣは、マイコンであり、回路基板の配線を介して半導体装置ＳＣに接続している。半導体装置ＭＣは、半導体装置ＳＣを制御している。詳細には、半導体装置ＭＣは、半導体装置ＳＣの制御回路に制御信号を入力する。そして制御回路は、半導体装置ＭＣから入力された制御信号に従って、縦型トランジスタＰＴＲの第５ゲート電極ＧＥ５に信号を入力する。縦型トランジスタＰＴＲが制御されることにより、電源ＢＴからの電力が、適宜負荷ＬＤに供給される。
【００６７】
本実施形態によれば、半導体装置ＳＣの製造コストが低いため、電気機器ＥＤのコストも低くなる。
【００６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６９】
ＢＥ ｐ型領域
ＢＧ１ 第１バックゲート領域
ＢＧ２ 第２バックゲート領域
ＢＧ３ 第３バックゲート領域
ＢＧ４ 第４バックゲート領域
ＢＧ５ 第５バックゲート領域
ＢＳＢ 半導体基板
ＢＳＥ ベース領域
ＢＴ 電源
ＣＴＲ 制御装置
ＤＲＥ ドレイン電極
ＤＲＮ１ 第１ドレイン領域
ＤＲＮ２ 第２ドレイン領域
ＤＲＮ３ 第３ドレイン領域
ＤＲＮ４ 第４ドレイン領域
ＤＷ１ 第１ディープウェル
ＤＷ２ 第２ディープウェル
ＤＷ３ 第３ディープウェル
ＤＷ４ 第４ディープウェル
ＥＤ 電気機器
ＥＩＳ 素子分離膜
ＥＰＩ 半導体層
ＧＥ１ 第１ゲート電極
ＧＥ２ 第２ゲート電極
ＧＥ３ 第３ゲート電極
ＧＥ４ 第４ゲート電極
ＧＥ５ 第５ゲート電極
ＧＩ１ 第１ゲート絶縁膜
ＧＩ２ 第２ゲート絶縁膜
ＧＩ３ 第３ゲート絶縁膜
ＧＩ４ 第４ゲート絶縁膜
ＧＩ５ 第５ゲート絶縁膜
ＬＤ 負荷
ＬＤＦ１ 第１低濃度領域
ＬＤＦ２ 第２低濃度領域
ＭＣ 半導体装置
ＰＲ１ レジストパターン
ＰＲ２ レジストパターン
ＰＲ３ レジストパターン
ＰＲ４ レジストパターン
ＰＴＲ 縦型トランジスタ
ＳＣ 半導体装置
ＳＯＵ１ 第１ソース領域
ＳＯＵ２ 第２ソース領域
ＳＯＵ３ 第３ソース領域
ＳＯＵ４ 第４ソース領域
ＳＯＵ５ 第５ソース領域
ＳＵＢ 基板
ＴＲ１ 第１トランジスタ
ＴＲ２ 第２トランジスタ
ＴＲ３ 第３トランジスタ
ＴＲ４ 第４トランジスタ
ＷＬ２ ウェル
ＷＬ４ ウェル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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