(57)【要約】      （修正有）【課題】実装の信頼性の向上に役立つフリップチップ型半導体発光素子を提供する。【解決手段】サファイア基板１上にn型GaN層２、InGaN/GaN多重井戸活性層３、p型GaN層４が形成され、p型GaN層４及びn型GaN層２上に、p側電極５及びn側電極６が形成される。p側電極５及びn側電極６のAuバンプ接着領域以外の領域を覆うように酸化シリコンよりなる絶縁層７が形成され、サファイア基板１の上面には、光取り出し面の作用をする光散乱が大きい凹凸面１ａ及び光散乱が小さい平坦面１ｂが設けられる。平坦面１ｂはp側電極５とn側電極６との少なくとも2つの境界に対向する。この平坦面１ｂを介してp側電極５とn側電極６との境界に対応する実装基板の導体パターンの境界を上から確認でき、この結果、アライメント検査工程においてフェイスダウン実装後の半導体発光素子と実装基板とのアライメント検査を迅速かつ正確に実行できる。【選択図】図１
2014203874.tif 000002
【特許請求の範囲】
【請求項１】
実装基板にフェイスダウン実装されるべきフリップチップ型半導体発光素子であって、
該フリップチップ型半導体発光素子の前記実装基板に対向しない側の光取り出し面を光散乱が大きい凹凸面及び光散乱が小さい平坦面により構成したフリップチップ型半導体発光素子。
【請求項２】
前記平坦面は前記フリップチップ型半導体発光素子のp側電極又はn側電極の少なくとも一箇所の境界に対向して形成された請求項１に記載のフリップチップ型半導体発光素子。
【請求項３】
前記平坦面は前記フリップチップ型半導体発光素子のp側電極及びn側電極の少なくとも2箇所の境界に対向して形成された請求項２に記載のフリップチップ型半導体発光素子。
【請求項４】
前記半導体発光素子は、実装基板の法線方向から見たときに四角形であり、その対角線又は中心線によって４つの象限に分けたとき、前記2箇所の境界はそれぞれ異なる象限に属している請求項３に記載のフリップチップ型半導体発光素子。
【請求項５】
前記平坦面の面積は実装基板の法線方向から見たときの半導体発光素子の面積に対して１０％以下である請求項１に記載のフリップチップ型半導体発光素子。
【請求項６】
請求項１〜５のいずれかに記載のフリップチップ型半導体発光素子と、
実装基板と
を具備し、
前記フリップチップ型半導体発光素子は前記実装基板にフェイスダウン実装された半導体装置。
【請求項７】
フリップチップ型半導体発光素子の上側に光取り出し面として光散乱が大きい凹凸面及び光散乱が小さい平坦面を形成する光取り出し面形成工程と、
前記フリップチップ型半導体発光素子をp側導体パターン及びn側導体パターンが形成された実装基板にフェイスダウン実装するフェイスダウン工程と、
前記平坦面を介して前記実装基板の前記p側導体パターンと前記n側導体パターンとの境界を観測することにより前記フリップチップ型半導体発光素子と前記実装基板とのアライメント検査を行うアライメント検査工程と
を具備し、
前記フリップチップ型半導体発光素子の前記平坦面が前記フリップチップ型半導体発光素子のp側電極とn側電極との少なくとも2つの境界に対向するようにした半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフリップチップ型半導体発光素子、フリップチップ型半導体発光素子を実装した半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子を実装基板に実装する半導体装置の製造方法としては、半導体素子の表面電極と実装基板の電極とをワイヤによって電気的に接続するワイヤボンディング実装方法を用いていたが、最近は、フリップチップ半導体素子をバンプと呼ばれる突起状端子をアレイ状にボンディングした実装基板にフェイスダウン実装するフリップチップ実装方法が用いられている（参照：特許文献１、２）。
【０００３】
ワイヤボンディング実装方法に比較して、フリップチップ実装方法は、配線長が短いために電気的特性がよいので、高周波回路素子の実装に適している。また、小型化、薄型化の点で有利であるので、携帯機器の実装に適している。さらに、放熱性に優れているので、発光ダイオード（LED）素子、レーザダイオード（LD）素子等の半導体発光素子の実装にも適している。
【０００４】
上述のフリップチップ実装方法において、フリップチップ型半導体発光素子の電極と実装基板のバンプとの接合を行う工法として、導電性接着剤（ペースト）を用いる導電性ペースト接合工法、共晶はんだ及び高温はんだを用いるはんだ接合工法、バンプに荷重を印加する圧接工法、バンプに超音波を印加する超音波接合工法等がある。このうち、超音波接合工法は、コスト、接合信頼性、接合荷重、接合ピッチ精度等において総合的に優れている。
【０００５】
他方、フリップチップ型半導体発光素子においては、光取り出し効率を向上させるために、光散乱用光取り出し凹凸面が上面全体に形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３４０５１４号公報（特許第３５３１４７５号公報）
【特許文献２】特開２００３−１１０１４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のフリップチップ型半導体発光素子を実装基板にフリップチップ実装した場合、加熱超音波圧着後に、たとえフリップチップ型半導体発光素子と実装基板との位置関係がずれても、全面に形成された光取り出し凹凸面の光散乱のために、フリップチップ型半導体発光素子の電極と実装基板のバンプとの位置関係のずれ、つまり、フリップチップ型半導体発光素子と実装基板とのアライメント精度をフリップチップ型半導体発光素子の上面から確認できない。従って、フリップチップ型半導体発光素子の電極が実装基板のバンプからずれることがある。この結果、リーク電流の発生、電流集中による破壊を招き、実装後の信頼性が低下するという課題がある。
【課題を解決するための手段】
【０００８】
上述の課題を解決するために、本発明に係るフリップチップ型半導体発光素子は、実装基板にフェイスダウン実装されるべきフリップチップ型半導体発光素子であって、このフリップチップ型半導体発光素子の実装基板に対向しない側の光取り出し面を光散乱が大きい凹凸面及び光散乱が小さい平坦面により構成したものである。これにより、フェイスダウン実装後に、フリップチップ型半導体発光素子と実装基板とのアライメント精度をフリップチップ型半導体発光素子の上面の光取り出し面の光散乱が小さい平坦面を介して確認するようになる。
【０００９】
また、本発明に係る半導体装置は、上述のフリップチップ型半導体発光素子と、実装基板とを具備し、フリップチップ型半導体発光素子は実装基板にフェイスダウン実装されたものである。
【００１０】
さらに、本発明に係る半導体装置の製造方法は、フリップチップ型半導体発光素子の上側に光取り出し面として光散乱が大きい凹凸面及び光散乱が小さい平坦面を形成する光取り出し面形成工程と、フリップチップ型半導体発光素子の下側をp側導体パターン及びn側導体パターンが形成された実装基板にフェイスダウン実装するフェイスダウン工程と、平坦面を介して実装基板のp側導体パターンとn側導体パターンとの境界を観測することによりフリップチップ型半導体発光素子と実装基板とのアライメント検査を行うアライメント検査工程とを具備し、フリップチップ型半導体発光素子の上記平坦面がフリップチップ型半導体発光素子のp側電極とn側電極との少なくとも2つの境界に対向するようにしたものである。
【発明の効果】
【００１１】
本発明によれば、フリップチップ型半導体発光素子と実装基板とのアライメント精度を迅速かつ正確に確認でき、実装後の信頼性を向上できる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係るフリップチップ型半導体発光素子の実施の形態を示す断面図である。
【図２】図１のフリップチップ型半導体発光素子の最上面の光取り出し面の平面図である。
【図３】図１のフリップチップ型半導体発光素子の最下面のp側電極、n側電極の平面図である。
【図４】図１のフリップチップ型半導体発光素子がフェイスダウン実装されるべき実装基板の断面図である。
【図５】図４の実装基板の導体パターンの平面図である。
【図６】本発明に係る半導体装置の製造方法を説明するためのフローチャートである。
【図７】図６のバンプ形成工程を説明するための断面図である。
【図８】図６のフェイスダウン実装工程を説明するための断面図である。
【図９】図６のアライメント検査工程を説明するための上面図である。
【発明を実施するための形態】
【００１３】
図１は本発明に係るフリップチップ型半導体発光素子の実施の形態を示す断面図、図２及び図３は図１のフリップチップ型半導体発光素子の光取り出し面の平面図及びp側電極及びn側電極の平面図である。尚、図１、図２、図３のフリップチップ型半導体発光素子はたとえばサイズ1.0mm×1.2mm、厚さ0.1mmの発光ダイオード（LED）素子である。また、図１は図２、図３のI-I線断面図である。
【００１４】
図１において、サファイア基板１上にSiドープn型GaN層２、InGaN/GaN多重井戸（MQW）活性層３、Mgドープp型GaN層４が形成されている。また、p型GaN層４及びn型GaN層２上に、AgNiTiPtAuよりなるp側電極５及びn側電極６が形成されている。p側電極５及びn側電極６のAuバンプ接着領域BR1、BR2（図３に図示）以外の領域を覆うように酸化シリコン（SiO２）よりなる絶縁層７が形成されている。
【００１５】
図２、図３をも参照すると、サファイア基板１の上面には、光取り出し面の作用をする光散乱が大きい凹凸面１ａ及び光散乱が小さい平坦面１ｂが設けられている。この平坦面１ｂを介してp側電極５とn側電極６との境界８に対応する実装基板の導体パターンの境界を上から確認でき、この結果、後述のアライメント検査工程においてフェイスダウン実装後の半導体発光素子と実装基板とのアライメント検査を迅速かつ正確に実行できる。
【００１６】
尚、平坦面１ｂは、形状によっては少なくとも１つのn側電極６またはp側電極５の境界に対向して設ければよい。より望ましくは、少なくとも２つのn側電極６またはp側電極５の境界に対向して設けるとよい。半導体発光素子の上面視形状を対角線または中心線で４つの象限に分けた際に、平坦面１ｂが異なる象限に属するようにすると、x方向、y方向、θ角方向のアライメントを合わせやすく、好ましい。たとえば、図２に示すごとく、半導体発光素子の重心Oから距離Dが等しい２つのn側電極６に対向して設ければよい。
【００１７】
また、平坦面１ｂの面積は、上面視したときの半導体発光素子全体の面積に対して１０％以下とすることが好ましい。これを上回ると、半導体発光素子の光取り出し効率を高めることができないからである。
【００１８】
図４は図１〜図３の半導体発光素子がフェイスダウン実装される実装基板の断面図、図５は図４の実装基板の上面図である。尚、図４は図５のIV-IV線断面図である。
【００１９】
図４、図５に示すように、実装基板１１上には、半導体発光素子のp側電極５、n側電極６のそれぞれに接続されるp側導体パターン１２、n側導体パターン１３が形成されている。この場合、p側導体パターン１２とn側導体パターン１３とは電気的に分離されている。図３のp側電極５とn側電極６との境界８はp側導体パターン１２とn側導体パターン１３との境界１４に対向している。また、p側導体パターン１２には、後述のAuバンプB1がボンディングされるバンプボンディング領域R1が設けられ、他方、n側導体パターン１３には、後述のAuバンプB2がボンディングされるバンプボンディング領域R2が設けられている。
【００２０】
次に、図１、図２、図３のフリップチップ型半導体発光素子及び図４、図５の実装基板を含む半導体装置の製造方法を図６を参照して説明する。
【００２１】
始めに、ステップ６０１にて、光取り出し面としての光散乱が大きい凹凸面１ａ、光散乱が小さい平坦面１ｂの形成前の図１、図２、図３のフリップチップ型半導体発光素子を通常の方法で形成する。つまり、サファイア基板１上にn型GaN層２、InGaN/GaN MQW活性層３及びp型GaN層４をエピタキシャル成長法によって形成させ、次いで、p側電極５及びn側電極６を形成する。
【００２２】
次に、ステップ６０２にて、サファイア基板１上に酸化シリコンパターンをCVD法／エッチング法によって形成する。この酸化シリコンパターンは平坦面１ｂに対応する２つのn側電極６の中心に対して直径120μmの円及び140μmの円の差異である幅20μmの環状をなしている。次いで、この酸化シリコンパターンをマスクとしてバッファードフッ酸によるウェットエッチングにより凹凸面１ａを形成する。次いで、酸化シリコンパターンを除去して平坦面１ｂを露出させる。尚、凹凸面１ａは、リフトオフ法、インプリント等のプレス法、あるいはウェットブラスト法等によっても形成できる。
【００２３】
他方、ステップ６０３にて、図７に示すごとく、実装基板１１のp側導体パターン１２のバンプボンディング領域R1及びn側導体パターン１３のバンプボンディング領域R2上にAuバンプB1、B2（図７にB2のみ図示）を加圧超音波法によってボンディングする。この場合、p側導体パターン１２に対して10個のAuバンプB1、n側導体パターン１３に対しては6個のAuバンプB2が設けられる。半導体発光素子の実装後のAuバンプB1、B2の直径は約80μm、高さは約20μmである。尚、AuバンプB1、B2の直径及び高さは半導体発光素子実装時のつぶし量により変化するものの、20μmより高い高さたとえば30μm程度であってもよい。
【００２４】
次に、ステップ６０４〜６０６を参照すると、図８に示すごとく、図７のAuバンプB1、B2が形成された実装基板１１に凹凸面１ａ、平坦面１ｂが形成されたフリップチップ型半導体発光素子をフェイスダウン実装する。以下、ステップ６０４〜６０７について詳細に説明する。
【００２５】
ステップ６０４にて、フリップチップ型半導体発光素子のn側電極６及び実装基板のAuバンプB2及びn側導体パターン１３を画像認識する。
【００２６】
次に、ステップ６０５にて、ステップ６０４において画像認識された結果に基づいて、図８に示すごとく、フリップチップ型半導体発光素子を実装基板に重ね合わせる。
【００２７】
次に、ステップ６０６にて、加熱すると共に超音波によって圧着させ、フェイスダウン実装工程が終了する。尚、このとき、フリップチップ型半導体発光素子と実装基板との位置関係がずれることがある。
【００２８】
最後に、ステップ６０７にて、フリップチップ型半導体発光素子と実装基板とのアライメント検査をする。すなわち、光取り出し面の平坦面１ｂから顕微鏡にてフリップチップ型半導体発光素子のn側電極６と実装基板１１上のAuバンプB2とのX方向、Y方向、θ角方向のアライメントを検査する。このとき、実際には、フリップチップ型半導体発光素子の平坦面１ｂに関して実装基板１１の導体パターン１２、１３の境界が正しい位置で観察できるか否かで上記アライメント検査が行われる。この結果、図９の（Ａ）に示すごとく、平坦面１ｂに関して導体パターン１２、１３の境界１４が正しい位置で観察されれば、AuバンプB2はフリップチップ型半導体発光素子のn側電極６に対して正しく対向しているとみなす。この結果、アライメント検査は合格したとしてステップ６０８にて後工程に進む。他方、図９の（Ｂ）、（Ｃ）に示すごとく、平坦面１ｂに関して導体パターン１２、１３の境界１４がずれて正しくない位置で観察されれば、AuバンプB2はフリップチップ型半導体発光素子のn側電極６に対して正しく対向していないとみなす。この結果、アライメント検査は不合格としてステップ６０９にて当該フリップチップ型半導体発光素子と実装基板との圧着体は廃棄される。
【００２９】
尚、上述の実施の形態においては、サファイア基板上に光取り出し面の凹凸面及び平坦面を形成したが、サファイア基板を除去した場合には、n型GaN層に光取り出し面の凹凸面及び平坦面を形成する。また、成長基板をサファイア基板の代わりにGaN基板とすることもできる。
【００３０】
また、本発明は、上述の実施の形態の自明の範囲の種々の変更例に適用し得る。
【符号の説明】
【００３１】
１：サファイア基板
２：n型GaN層
３：InGaN/GaN多重井戸（MQW）活性層
４：p型GaN層
５：p側電極
６：n側電極
７：絶縁層
８：境界
１１：実装基板
１２：p側導体パターン
１３：n側導体パターン
１４：境界
B1、B2：バンプ
BR1、BR2：バンプ接着領域
R1、R2：バンプボンディング領域
【図１】
2014203874.tif 000003
【図２】
2014203874.tif 000004
【図３】
2014203874.tif 000005
【図４】
2014203874.tif 000006
【図５】
2014203874.tif 000007
【図６】
2014203874.tif 000008
【図７】
2014203874.tif 000009
【図８】
2014203874.tif 000010
【図９】
2014203874.tif 000011