(57)【要約】【課題】ＤＣカット用キャパシタを必要とせずに、ゲート接地ＦＥＴとソース接地ＦＥＴに適切なバイアス電圧を印加することで、広帯域に単相差動変換が可能なアクティブバランを得る。【解決手段】ゲート接地ＦＥＴ４を含むＦＥＴ１０〜１２からなるカレントミラー回路により構成され、ゲート接地ＦＥＴ４とソース接地ＦＥＴ５に、カレントミラー回路に供給される参照電流に応じてゲート接地ＦＥＴ４とソース接地ＦＥＴ５の相互コンダクタンスの絶対値が等しくなるようにバイアスを印加するカスコード電流源回路１５を備えた。  よって、ＤＣカット用キャパシタを必要とせずに、ゲート接地ＦＥＴ４とソース接地ＦＥＴ５の相互コンダクタンスの絶対値が等しくなるようにバイアスを印加することができるため、広帯域に渡って高精度な単相差動変換を可能とすることができる。【選択図】図１
2014207524.tif 000002
【特許請求の範囲】
【請求項１】
単相信号が入力される入力端子にソース端子が接続されたゲート接地ＦＥＴと、
上記入力端子にゲート端子が接続されたソース接地ＦＥＴと、
上記ゲート接地ＦＥＴのドレイン端子、および上記ソース接地ＦＥＴのドレイン端子にそれぞれ接続され、差動信号が出力される出力端子と、
上記ゲート接地ＦＥＴを含むカレントミラー回路により構成され、上記ゲート接地ＦＥＴと上記ソース接地ＦＥＴに、該カレントミラー回路に供給される参照電流に応じて該ゲート接地ＦＥＴと該ソース接地ＦＥＴの相互コンダクタンスの絶対値が等しくなるようにバイアスを印加するカスコード電流源回路とを備えたアクティブバラン。
【請求項２】
上記入力端子と上記ゲート接地ＦＥＴのソース端子との間に接続された抵抗を備えたことを特徴とする請求項１記載のアクティブバラン。
【請求項３】
上記ソース接地ＦＥＴのソース端子と接地との間に接続された抵抗を備えたことを特徴とする請求項１記載のアクティブバラン。
【請求項４】
上記カレントミラー回路に参照電流を供給する電流源と、
上記差動信号のコモンモード電圧を検出するコモンモード検出回路と、
上記コモンモード検出回路により検出されるコモンモード電圧が一定になるように、上記電流源から供給される参照電流を制御する参照電流制御回路とを備えたことを特徴とする請求項１記載のアクティブバラン。
【請求項５】
単相信号が入力される入力端子にエミッタ端子が接続されたベース接地ＢＪＴと、
上記入力端子にベース端子が接続されたエミッタ接地ＢＪＴと、
上記ベース接地ＢＪＴのコレクタ端子、および上記エミッタ接地ＢＪＴのコレクタ端子にそれぞれ接続され、差動信号が出力される出力端子と、
上記ベース接地ＢＪＴを含むカレントミラー回路により構成され、上記ベース接地ＢＪＴと上記エミッタ接地ＢＪＴに、該カレントミラー回路に供給される参照電流に応じて該ベース接地ＢＪＴと該エミッタ接地ＢＪＴの相互コンダクタンスの絶対値が等しくなるようにバイアスを印加するカスコード電流源回路とを備えたアクティブバラン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブバラン（平衡／不平衡変換回路）に関する。
【背景技術】
【０００２】
図８は従来のアクティブバランを示す回路図である（例えば、下記非特許文献１参照）。
従来のアクティブバランは、図８に示すように、単相信号入力端子１０１、差動信号出力端子１０２，１０３、ゲート接地ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）１０４、ソース接地ＦＥＴ１０５、負荷抵抗１０６，１０７、電源端子１０８、バイアス端子１０９，１１０、バイアス抵抗１１１、ＤＣカット用キャパシタ（Cin）１１２から構成されている。
【０００３】
次に動作について説明する。
単相信号入力端子１０１から入力された単相信号は、ゲート接地ＦＥＴ１０４のソース端子およびソース接地ＦＥＴ１０５のゲート端子に入力され、ゲート接地ＦＥＴ１０４のドレイン端子およびソース接地ＦＥＴ１０５のドレイン端子に接続された差動信号出力端子１０２，１０３から差動出力信号が取り出される。
このとき、ソース接地ＦＥＴ１０５の入力インピーダンスは、十分に大きいので、ゲート接地ＦＥＴ１０４の相互コンダクタンスを調整することで、広帯域に入力整合をとることができる。
【０００４】
ソース接地ＦＥＴ１０５とゲート接地ＦＥＴ１０４の相互コンダクタンスの絶対値が等しくなるように、ソース接地ＦＥＴ１０５に、バイアス端子１１０よりバイアス電圧を印加することで、高精度に単相差動変換を行うことができるが、そのためにＤＣカット用キャパシタ（Cin）１１２が必要となる。
しかしながら、ＤＣカット用キャパシタ（Cin）１１２があることによって、ソース接地ＦＥＴ１０５側で通過位相差の周波数特性（群遅延）が生じ、正相出力と逆相出力のバランスが崩れるため、広帯域な単相差動変換ができない。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】S．C．Blaakmeer et al，“The BLIXER，a Wideband Balun-LNA-IQ-Mixer Topology”IEEE J．Solid-State Circuits，Vol．43，No．12，Dec．2008
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、従来のアクティブバランでは、ＤＣカット用キャパシタ（Cin）１１２に起因して、広帯域な単相差動変換ができないという課題があった。
【０００７】
本発明は、上記のような課題を解決するためになされたもので、ＤＣカット用キャパシタを必要とせずに、ゲート接地ＦＥＴとソース接地ＦＥＴに適切なバイアス電圧を印加することで、広帯域に単相差動変換が可能なアクティブバランを得ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明のアクティブバランは、ゲート接地ＦＥＴを含むカレントミラー回路により構成され、ゲート接地ＦＥＴとソース接地ＦＥＴに、カレントミラー回路に供給される参照電流に応じてゲート接地ＦＥＴとソース接地ＦＥＴの相互コンダクタンスの絶対値が等しくなるようにバイアスを印加するカスコード電流源回路を備えたものである。
【発明の効果】
【０００９】
本発明によれば、ＤＣカット用キャパシタを必要とせずに、ゲート接地ＦＥＴとソース接地ＦＥＴに適切なバイアス電圧を印加し、広帯域に単相差動変換が可能なアクティブバランが得られる効果がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１によるアクティブバランを示す回路図である。
【図２】本発明の実施の形態２によるアクティブバランを有するカスコードＬＮＡを示す回路図である。
【図３】本発明の実施の形態３によるアクティブバランを有する可変利得増幅器を示す回路図である。
【図４】本発明の実施の形態４によるアクティブバランを有するダブルバランスミクサを示す回路図である。
【図５】本発明の実施の形態５によるアクティブバランを示す回路図である。
【図６】本発明の実施の形態６によるアクティブバランを示す回路図である。
【図７】本発明の実施の形態７によるアクティブバランを示す回路図である。
【図８】従来のアクティブバランを示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
実施の形態１．
図１は本発明の実施の形態１によるアクティブバランを示す回路図である。
実施の形態１によるアクティブバランは、図１に示すように、単相信号入力端子１、差動信号出力端子２，３、ゲート接地ＦＥＴ４、ソース接地ＦＥＴ５、負荷抵抗６，７、電源端子８、バイアス端子９、ＦＥＴ１０〜１２から構成されている。
なお、ゲート接地ＦＥＴ４およびＦＥＴ１０〜１２により、カスコード電流源回路１５を構成する。
【００１２】
次に、上記のように構成されたアクティブバランの動作について説明する。
単相信号入力端子１から入力された単相信号は、ゲート接地ＦＥＴ４のソース端子およびソース接地ＦＥＴ５のゲート端子に入力され、ゲート接地ＦＥＴ４のドレイン端子およびソース接地ＦＥＴ５のドレイン端子に接続された差動信号出力端子２，３から差動信号が出力される。
【００１３】
ここで、ゲート接地ＦＥＴ４とＦＥＴ１０のゲート幅、ソース接地ＦＥＴ５とＦＥＴ１１，１２のゲート幅がそれぞれ等しいとする。
ゲート接地ＦＥＴ４およびＦＥＴ１０〜１２は、カスコード電流源回路１５を構成しており、バイアス端子９から印加された参照電流と等しい電流が、ゲート接地ＦＥＴ４に流れることになる。
また、ゲート接地ＦＥＴ４のソース端子に接続された、ソース接地ＦＥＴ５のゲート電圧は、ＦＥＴ１１のゲート電圧と等しくなるため、ソース接地ＦＥＴ５にもゲート接地ＦＥＴ４と等しい電流が流れる。
これにより、ゲート接地ＦＥＴ４とソース接地ＦＥＴ５の相互コンダクタンスの絶対値が等しくなり、高精度な単相差動変換が可能となる。
【００１４】
上記構成において、ゲート接地ＦＥＴ４の相互コンダクタンスを調整することで、広帯域に入力整合をとることができる。
【００１５】
以上のように、本実施の形態１によれば、ゲート接地ＦＥＴ４を含むＦＥＴ１０〜１２からなるカレントミラー回路により構成され、ゲート接地ＦＥＴ４とソース接地ＦＥＴ５に、カレントミラー回路に供給される参照電流に応じてゲート接地ＦＥＴ４とソース接地ＦＥＴ５の相互コンダクタンスの絶対値が等しくなるようにバイアスを印加するカスコード電流源回路１５を備えた。
よって、ＤＣカット用キャパシタを必要とせずに、ゲート接地ＦＥＴ４とソース接地ＦＥＴ５の相互コンダクタンスの絶対値が等しくなるようにバイアスを印加することができるため、広帯域に渡って高精度な単相差動変換を可能とすることができる。
【００１６】
実施の形態２．
図２は本発明の実施の形態２によるアクティブバランを有するカスコードＬＮＡ（Low Noise Amplifier：低雑音アンプ）を示す回路図である。
図１におけるゲート接地ＦＥＴ４およびソース接地ＦＥＴ５と、差動信号出力端子２，３への分岐部との間に、ゲート接地ＦＥＴ２１，２２を接続し、バイアス端子２３よりゲートバイアス電圧を印加することで、単相差動変換機能を持つカスコードＬＮＡとして動作する。
ゲート接地ＦＥＴ２１，２２を接続してカスコード構成することで、後段に接続する回路のインピーダンスの影響を低減し、高利得な単相差動変換機能付きＬＮＡを得ることができる。
【００１７】
実施の形態３．
図３は本発明の実施の形態３によるアクティブバランを有する可変利得増幅器を示す回路図である。
図１におけるゲート接地ＦＥＴ４およびソース接地ＦＥＴ５と、差動信号出力端子２，３への分岐部との間に、差動対のゲート接地ＦＥＴ３１，３２、ゲート接地ＦＥＴ３３，３４を接続し、バイアス端子３５，３６より差動対のゲートバイアス電圧Ｖｃ，Ｖｒを制御することで、単相差動変換機能を持つ可変利得増幅器として動作する。
差動対のゲート接地ＦＥＴ３１，３２、ゲート接地ＦＥＴ３３，３４のゲートバイアス電圧を制御することで、高精度な利得可変特性を有する単相差動変換機能付き可変利得増幅器を得ることができる。
【００１８】
実施の形態４．
図４は本発明の実施の形態４によるアクティブバランを有するダブルバランスミクサを示す回路図である。
図１におけるゲート接地ＦＥＴ４およびソース接地ＦＥＴ５と、差動信号出力端子２，３への分岐部との間に、差動対のゲート接地ＦＥＴ４１，４２、ゲート接地ＦＥＴ４３，４４を接続し、差動局部発振信号入力端子４５，４６より差動局部発振信号を供給することで、単相差動変換機能を持つダブルバランスミクサとして動作する。
ダブルバランスミクサを受信用ダウンコンバージョンミクサとして用いる場合、ＲＦ帯単相入力信号は、アクティブバランによって差動信号に変換された後、ダブルバランスミクサのスイッチ段となるゲート接地ＦＥＴ４１，４２、ゲート接地ＦＥＴ４３，４４によりスイッチングされ、差動信号出力端子２，３からＩＦ帯信号が出力される。
ダブルバランス構成とすることで、出力に現れる偶数次の歪み成分を低減した単相差動変換機能付きダブルバランスミクサを得ることができる。
【００１９】
なお、本実施の形態１から本実施の形態４では、ＦＥＴを使用した回路を例にとって説明したが、ＦＥＴをバイポーラトランジスタ（BJT：Bipolar Junction Transistor）に置き換えても同じ効果が得られる。
その場合、ＦＥＴにおけるゲート、ドレイン、ソースは、ＢＪＴにおけるベース、コレクタ、エミッタに置き換わる。
【００２０】
実施の形態５．
図５は本発明の実施の形態５によるアクティブバランを示す回路図である。
実施の形態５によるアクティブバランは、図５に示すように、単相信号入力端子１とゲート接地ＦＥＴ４のソース端子との間に接続された抵抗（Rg）５１から構成されている。
その他の構成については、図１と同様である。
【００２１】
次に、上記のように構成されたアクティブバランの動作について説明する。
単相信号入力端子１から入力された単相信号は、抵抗（Rg）５１を介してゲート接地ＦＥＴ４のソース端子と、ソース接地ＦＥＴ５のゲート端子に入力され、ゲート接地ＦＥＴ４のドレイン端子およびソース接地ＦＥＴ５のドレイン端子に接続された差動信号出力端子２，３から差動信号が出力される。
【００２２】
上記構成において、ゲート接地ＦＥＴ４の相互コンダクタンスを大きくしても、抵抗（Rg）５１の抵抗値を調整することで、広帯域に入力整合をとることができる。
ゲート接地ＦＥＴ４の相互コンダクタンスの増加に合わせて、ソース接地ＦＥＴ５の相互コンダクタンスを増加させることで、ゲート接地ＦＥＴ４およびソース接地ＦＥＴ５のドレイン電流が増加する。
上記動作により、ゲート接地ＦＥＴ４のドレイン電流によって制限されていた線形性を改善する効果がある。
【００２３】
以上のように、本実施の形態５によれば、単相信号入力端子１とゲート接地ＦＥＴ４のソース端子との間に接続された抵抗（Rg）５１を備えた。
よって、抵抗（Rg）５１の抵抗値を調整することで、広帯域に入力整合をとることができる。
また、ゲート接地ＦＥＴ４のドレイン電流によって制限されていた線形性を改善することができる。
【００２４】
実施の形態６．
図６は本発明の実施の形態６によるアクティブバランを示す回路図である。
実施の形態６によるアクティブバランは、図６に示すように、ソース接地ＦＥＴ５のソース端子と接地との間に接続された抵抗（Rs）６１、ＦＥＴ１０のソース端子とＦＥＴ１１のドレイン端子との間に接続された抵抗６２、ＦＥＴ１１のソース端子と接地との間に接続された抵抗６３、ＦＥＴ１２のソース端子と接地との間に接続された抵抗６４から構成されている。
その他の構成については、図５と同様である。
【００２５】
次に、上記のように構成されたアクティブバランの動作について説明する。
単相信号入力端子１から入力された単相信号は、抵抗（Rg）５１を介してゲート接地ＦＥＴ４のソース端子と、ソース接地ＦＥＴ５のゲート端子に入力され、ゲート接地ＦＥＴ４のドレイン端子およびソース接地ＦＥＴ５のドレイン端子に接続された差動信号出力端子２，３から差動信号が出力される。
【００２６】
ここで、ゲート接地ＦＥＴ４とＦＥＴ１０のゲート幅、ソース接地ＦＥＴ５とＦＥＴ１１，１２のゲート幅がそれぞれ等しいとする。
また、抵抗（Rg）５１，６１〜６４の抵抗値が等しいとする。
よって、ゲート接地ＦＥＴ４のソース端子に接続された抵抗（Rg）５１と同じ抵抗値を有する抵抗６１〜６４を、ＦＥＴ１０〜１２、ソース接地ＦＥＴ５のソース端子に接続したので、カレントミラー回路の平衡をとることができる。
【００２７】
上記構成において、ソース接地ＦＥＴ５の相互コンダクタンスを増加させると、ソース接地ＦＥＴ５のドレイン電流が増加するが、抵抗（Rs）６１の抵抗値を調整することで、ソース接地ＦＥＴ５のドレイン−ソース間電圧を低下させることができる。
上記動作により、ソース接地ＦＥＴ５のドレイン−ソース間の耐圧により制限されていた線形性を改善する効果がある。
【００２８】
以上のように、本実施の形態６によれば、ソース接地ＦＥＴ５のソース端子と接地との間に接続された抵抗（Rs）６１を備えた。
よって、抵抗（Rs）６１の抵抗値を調整することで、ソース接地ＦＥＴ５のドレイン−ソース間電圧を低下させることができ、ソース接地ＦＥＴ５のドレイン−ソース間の耐圧により制限されていた線形性を改善することができる。
また、ゲート接地ＦＥＴ４のソース端子に接続された抵抗（Rg）５１と同じ抵抗値を有する抵抗６１〜６４を、ＦＥＴ１０〜１２、ソース接地ＦＥＴ５のソース端子に接続した。
よって、カレントミラー回路の平衡をとることができる。
【００２９】
実施の形態７．
図７は本発明の実施の形態７によるアクティブバランを示す回路図である。
実施の形態７によるアクティブバランは、図７に示すように、カスコード電流源回路１５に参照電流を供給する電流源７１、差動信号のコモンモード電圧を検出するコモンモード検出回路７２、コモンモード検出回路７２により検出されるコモンモード電圧と参照電圧端子７４に加えられる参照電圧Ｖｒｅｆとを比較し、検出されるコモンモード電圧が参照電圧Ｖｒｅｆに一定になるように、電流源７１から供給される参照電流を制御するコンパレータ（参照電流制御回路）７３から構成されている。
その他の構成については、図１と同様である。
【００３０】
次に、上記のように構成されたアクティブバランの動作について説明する。
カスコード電流源回路１５に印加される参照電流は、電流源７１によって決定され、ゲート接地ＦＥＴ４およびソース接地ＦＥＴ５の相互コンダクタンスが等しくなるようにバイアス電圧が印加される。
コモンモード検出回路７２は、差動出力のコモンモード電圧を検出し、コンパレータ７３によってコモンモード電圧と参照電圧Ｖｒｅｆを比較した結果に応じて、電流源７１を制御する。
上記コモンモードフィードバックの構成により、カスコード電流源回路１５における素子のミスマッチや、バイポーラトランジスタを用いた場合のベース電流の誤差によって発生するコモンモード電圧を抑制し、高精度な単相作動変換が可能となる効果がある。
【００３１】
以上のように、本実施の形態７によれば、カスコード電流源回路１５に参照電流を供給する電流源７１と、差動信号のコモンモード電圧を検出するコモンモード検出回路７２と、検出されるコモンモード電圧が参照電圧Ｖｒｅｆに一定になるように、電流源７１から供給される参照電流を制御するコンパレータ７３とを備えた。
よって、カスコード電流源回路１５における素子のミスマッチや、バイポーラトランジスタを用いた場合のベース電流の誤差によって発生するコモンモード電圧を抑制し、高精度な単相作動変換を可能とすることができる。
【００３２】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００３３】
１  単相信号入力端子、２，３  差動信号出力端子、４，２１，２２，３１〜３４，４１〜４４  ゲート接地ＦＥＴ、５  ソース接地ＦＥＴ、６，７  負荷抵抗、８  電源端子、９，２３，３５，３６  バイアス端子、１０〜１２  ＦＥＴ、１５  カスコード電流源回路、４５，４６  差動局部発振信号入力端子、５１，６１〜６４  抵抗、７１  電流源、７２  コモンモード検出回路、７３  コンパレータ（参照電流制御回路）、７４  参照電圧端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2014207524.tif 000008
【図７】
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【図８】
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