(57)【要約】【課題】半導体素子と配線層との接合不良を抑制しつつ、半導体素子に対する冷却効率の低下を抑制し得る半導体装置を提供すること。【解決手段】パワーモジュール１は、エミッタ電極２１とゲート電極２２とが下面２０Ａに形成された半導体素子２０と、エミッタ電極２１に接続された柱状のポスト３１と、ゲート電極２２に接続された柱状のポスト３４とを有する。また、パワーモジュール１は、ポスト３１と接合材３２を介して電気的に接合された第１配線層１４と、ポスト３４と接合材３５を介して電気的に接合された第２配線層１５とを有する回路基板１０を有する。第１配線層１４及び第２配線層１５には、接合材３２，３５の形成領域を仕切る溝部１４Ｘ，１５Ｘがそれぞれ形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電極を備えた半導体素子と、
前記電極の一面に複数接続されるとともに、前記一面に接合される端面とは反対側の接合面の面積が、前記一面の面積よりも小さい導電性の柱状の電極端子と、
前記接合面に設けられた接合材を介して前記電極端子と電気的に接合された配線層を備えた回路基板と、を有することを特徴とする半導体装置。
【請求項２】
前記電極には、前記半導体素子の第１面に形成された第１電極と前記第１面に形成された前記第１電極と異なる第２電極とを含み、
前記電極端子には、前記第１電極に接続された柱状の導電性の第１電極端子と前記第２電極に接続された柱状の導電性の第２電極端子とを含み、
前記配線層には、前記第１電極端子と第１接合材を介して電気的に接合された第１配線層と前記第２電極端子と第２接合材を介して電気的に接合された第２配線層とを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子及び前記回路基板の少なくとも一方に形成され、隣り合う前記第１接合材の形成領域と前記第２接合材の形成領域とを仕切る仕切部材と、を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記仕切部材は、前記第１配線層に形成された第１段差部及び前記第２配線層に形成された第２段差部の少なくとも一方の段差部であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１段差部は、前記第１電極と対向する前記第１配線層に形成された第１溝部であり、
前記第２段差部は、前記第２電極と対向する前記第２配線層に形成された第２溝部であり、
前記第１電極端子は、前記第１接合材を介して前記第１溝部の底面を構成する前記第１配線層に電気的に接合され、
前記第２電極端子は、前記第２接合材を介して前記第２溝部の底面を構成する前記第２配線層に電気的に接合されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記仕切部材は、前記半導体素子の前記第１の面、及び前記第１配線層と前記第２配線層が形成された前記回路基板の面の少なくとも一方の面に形成された絶縁性の堰部であることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１電極端子及び前記第２電極端子は同じ高さになるように形成されていることを特徴とする請求項２〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記接合材は、金、銀又は銅から選択される金属、もしくは金、銀及び銅の少なくとも一種を含む合金からなる金属ナノ粒子を含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記電極端子は、銅又は銅を含む合金からなることを特徴とする請求項１〜請求項８のうちいずれか１項に記載の半導体装置。
【請求項１０】
前記接合材は、前記電極端子に比べて薄いことを特徴とする請求項１〜請求項９のうちいずれか１項に記載の半導体装置。
【請求項１１】
第１の面に形成された第１電極及び第２電極にそれぞれ接続された柱状の導電性の第１電極端子及び第２電極端子を有する半導体素子と、第１配線層と第２配線層とを有する回路基板とを、金属ナノ粒子と分散媒とを含む金属ナノ粒子ペーストからなる第１接合材を前記第１電極端子と前記第１配線層との間に介在させ、金属ナノ粒子と分散媒とを含む金属ナノ粒子ペーストからなる第２接合材を前記第２電極端子と前記第２配線層との間に介在させた状態で、前記第１電極端子と前記第１配線層を対向させ、且つ前記第２電極端子と前記第２配線層を対向させるように位置合わせする工程と、
前記位置合わせされた前記半導体素子と前記回路基板とを接近させるように加圧する加圧工程と、
を含み、前記第１接合材を介して前記第１配線層に前記第１電極端子を電気的に接合するとともに、前記第２接合材を介して前記第２配線層に前記第２電極端子を電気的に接合する半導体装置の製造方法であって、
前記加圧工程における前記半導体素子及び前記回路基板の少なくとも一方には、隣り合う前記第１接合材の形成領域と前記第２接合材の形成領域とを仕切る仕切部材が形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
電力変換装置などに使用される半導体装置としては、例えば、特許文献１に記載のパワー半導体モジュールが知られている。
特許文献１に記載のパワー半導体モジュールは、配線基板と、配線基板に実装された半導体チップを備えている。配線基板は、絶縁体層と、絶縁体層上に形成されたエミッタ用電極、ゲート用電極及びリードフレーム用電極とを備えている。半導体チップの第１面には、ゲート電極及びエミッタ電極が形成されている。半導体チップの第１面と反対側の第２面には、コレクタ電極が形成されている。ゲート電極及びエミッタ電極は、それぞれ、ゲート用半田層及びエミッタ用半田層によってゲート用電極とエミッタ用電極に半田接合されている。コレクタ電極は、リードフレームに接合されるとともに、リードフレームは、コレクタ用半田層によってコレクタ用電極に半田接合されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４０８５５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体チップの各電極を配線基板に半田接合するときに、配線基板の傾きなどに伴い半田層の厚みに偏りが生じると、接合不良が生じやすくなる。この接合不良を解消するために半田層の厚さを十分確保して半田層の厚みに偏りが生じても半導体チップと配線基板の接合を良好に行うことも考えられるが、半田層の厚みが厚くなると、半導体チップに対する冷却効率が低下するおそれがある。
【０００５】
本発明は、従来技術のこのような問題点に鑑みてなされたものであり、その目的は、半導体素子と配線層との接合不良を抑制しつつ、半導体素子に対する冷却効率の低下を抑制し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、請求項１に記載の発明は、電極を備えた半導体素子と、前記電極の一面に複数接続されるとともに、前記一面に接合される端面とは反対側の接合面の面積が、前記一面の面積よりも小さい導電性の柱状の電極端子と、前記接合面に設けられた接合材を介して前記電極端子と電気的に接合された配線層を備えた回路基板と、を有することを要旨とする。
【０００７】
この発明によれば、それぞれの電極端子の接合面の面積は、電極端子が設けられる電極の一面の面積に比べて小さくなる。配線層に電極を直接接合する場合（電極端子を介さずに接合する場合）、電極の配線層に対向する面（電極の一面）の全面を配線層に接合する必要がある。電極の配線層に対向する面の全面を配線層に接合する場合、接合材の厚みに偏りが生じると、わずかな偏りでも接合不良の原因となる。本発明のように、それぞれの電極端子の接合面の面積を、電極端子が設けられる電極の一面の面積に比べて小さくすることで、接合材の厚みに偏りが生じてもそれぞれの電極端子の接合面の全面を配線層に接合しやすい。このため、接合材の厚みが偏ることによる半導体素子と配線層との接合不良を抑制することができる。また、接合材の厚みが偏っても電極端子の接合面の全面を配線層に接合しやすいため、接合不良を解消するために接合材を厚くする必要がなく、接合材を薄くすることができる。そして、熱伝導率が低い接合材を用いた場合でも接合材を薄くすることができるため、半導体素子に対する冷却効率の低下を抑制し得る。
【０００８】
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記電極には、第１面に形成された第１電極と前記第１面に形成された前記第１電極と異なる第２電極とを含み、前記電極端子には、前記第１電極に接続された柱状の導電性の第１電極端子と前記第２電極に接続された柱状の導電性の第２電極端子とを含み、前記配線層には、前記第１電極端子と第１接合材を介して電気的に接合された第１配線層と前記第２電極端子と第２接合材を介して電気的に接合された第２配線層とを含むことを要旨とする。
【０００９】
この発明によれば、第１接合材の厚みと第２接合材の厚みは、各電極を各配線層に直接接合する場合に比べて薄くなる（接合材の量が少なくなる）ため、半導体素子を回路基板の実装する際に、第１接合材及び第２接合材が変形する場合であっても、変形量が少ない。このため、各接合材が変形することで、第１接合材と第２接合材が電気的に接合されることが抑制され、第１接合材及び第２接合材を介して第１配線層と第２配線層が短絡することが抑制される。したがって、同一面（第１面）に複数の電極が形成される場合であっても、それぞれの電極を配線層に好適に接合することができる。
【００１０】
請求項３に記載の発明は、請求項２に記載の半導体装置において、前記半導体素子及び前記回路基板の少なくとも一方に形成され、隣り合う前記第１接合材の形成領域と前記第２接合材の形成領域とを仕切る仕切部材と、を有することを要旨とする。
【００１１】
この発明によれば、第１接合材の形成領域と第２接合材の形成領域とが仕切部材によって仕切られるため、半導体素子を回路基板に実装する際に第１接合材及び第２接合材が変形する場合であっても、それら第１接合材と第２接合材とが互いに接続されることが更に抑制される。このため、第１接合材及び第２接合材を介して第１配線層と第２配線層が短絡されることを更に抑制することができる。したがって、第１配線層と第２配線層とを近接して形成することができ、第１電極端子と第２電極端子との間隔を小さくすることができる。ひいては、半導体装置全体を小型化することができる。
【００１２】
請求項４に記載の発明は、請求項３に記載の半導体装置であって、前記仕切部材は、前記第１配線層に形成された第１段差部及び前記第２配線層に形成された第２段差部の少なくとも一方の段差部であることを要旨とする。
【００１３】
この発明によれば、第１配線層に仕切部材としての第１段差部が形成される場合には、第１接合材が第２配線層に接続されることが抑制される。また、第２配線層に仕切部材としての第２段差部が形成される場合には、第２接合材が第１配線層に接続されることが抑制される。さらに、第１配線層及び第２配線層に仕切部材としての第１段差部及び第２段差部がそれぞれ形成される場合には、第１段差部に第２接合材が接続されることが抑制され、第２段差部に第１接合材が接続されることが抑制される。このため、この場合には、第１段差部及び第２段差部を金属により形成することができ、仕切部材を半導体素子の放熱部材として機能させることができる。
【００１４】
請求項５に記載の発明は、請求項４に記載の半導体装置であって、前記第１段差部は、前記第１電極と対向する前記第１配線層に形成された第１溝部であり、前記第２段差部は、前記第２電極と対向する前記第２配線層に形成された第２溝部であり、前記第１電極端子は、前記第１接合材を介して前記第１溝部の底面を構成する前記第１配線層に電気的に接合され、前記第２電極端子は、前記第２接合材を介して前記第２溝部の底面を構成する前記第２配線層に電気的に接合されていることを要旨とする。
【００１５】
この発明によれば、第１溝部内において第１電極端子と第１配線層とが接合され、第２溝部内において第２電極端子と第２配線層とが接合される。これにより、第１電極端子及び第２電極端子の一部を第１溝部及び第２溝部内に侵入させた状態で回路基板に半導体素子を実装することができるため、半導体装置を高さ方向に小型化することができる。
【００１６】
請求項６に記載の発明は、請求項３に記載の半導体装置において、前記仕切部材は、前記半導体素子の前記第１の面、及び前記第１配線層と前記第２配線層が形成された前記回路基板の面の少なくとも一方の面に形成された絶縁性の堰部であることを要旨とする。この発明によれば、堰部を細く形成することにより、第１電極端子と第２電極端子との間隔を容易に小さくすることができる。
【００１７】
請求項７に記載の発明は、請求項２〜６のいずれか１項に記載の半導体装置において、前記第１電極端子及び前記第２電極端子は同じ高さになるように形成されていることを要旨とする。この発明によれば、第１電極端子及び第２電極端子を第１配線層及び第２配線層にそれぞれ好適に接合させることができる。
【００１８】
請求項８に記載の発明は、請求項１〜７のいずれか１項に記載の半導体装置において、前記第１接合材及び前記第２接合材は、金、銀又は銅から選択される金属、もしくは金、銀及び銅の少なくとも一種を含む合金からなる金属ナノ粒子を含むことを要旨とする。この発明では、金属ナノ粒子を含む第１接合材によって第１電極端子と第１配線層とが接合され、金属ナノ粒子を含む第２接合材によって第２電極端子と第２配線層とが接合される。このような第１接合材及び第２接合材によれば、環境保全の要求に伴って使用が制限されている鉛を用いる必要がないため、環境負荷を小さくすることができる。また、第１接合材及び第２接合材を加圧する工程を含んで第１電極端子と第１配線層との接合、及び第２電極端子と第２配線層との接合を行う場合には、第１接合材及び第２接合材の厚さを、接合材として半田バンプを用いる場合よりも薄く形成することができる。これにより、接合材を薄く形成することができるため、半導体素子で発生した熱を第１電極端子及び第２電極端子等を介して回路基板に効率良く放熱することができる。
【００１９】
請求項９に記載の発明は、請求項１〜請求項８のうちいずれか１項に記載の半導体装置であって、前記電極端子は、銅又は銅を含む合金からなることを要旨とする。
この発明によれば、電極端子の熱伝導率が高くなり、半導体素子に対する冷却効率を向上させることができる。
【００２０】
請求項１０に記載の発明は、請求項１〜請求項９のうちいずれか１項に記載の半導体装置であって、前記接合材は、前記電極端子に比べて薄いことを要旨とする。
この発明によれば、熱伝導率の低い接合材を薄く形成することができるため、半導体素子で発生した熱を第１電極端子及び第２電極端子等を介して回路基板に効率良く放熱することができる。
【００２１】
請求項１１に記載の発明は、第１の面に形成された第１電極及び第２電極にそれぞれ接続された柱状の導電性の第１電極端子及び第２電極端子を有する半導体素子と、第１配線層と第２配線層とを有する回路基板とを、金属ナノ粒子と分散媒とを含む金属ナノ粒子ペーストからなる第１接合材を前記第１電極端子と前記第１配線層との間に介在させ、金属ナノ粒子と分散媒とを含む金属ナノ粒子ペーストからなる第２接合材を前記第２電極端子と前記第２配線層との間に介在させた状態で、前記第１ポストと前記第１配線層を対向させ、且つ前記第２ポストと前記第２配線層を対向させるように位置合わせする工程と、前記位置合わせされた前記半導体素子と前記回路基板とを接近させるように加圧する加圧工程と、を含み、前記第１接合材を介して前記第１配線層に前記第１電極端子を電気的に接合するとともに、前記第２接合材を介して前記第２配線層に前記第２電極端子を電気的に接合する半導体装置の製造方法であって、前記加圧工程における前記半導体素子及び前記回路基板の少なくとも一方には、隣り合う前記第１接合材の形成領域と前記第２接合材の形成領域とを仕切る仕切部材が形成されていることを要旨とする。
【００２２】
この発明によれば、加圧工程によって第１接合材及び第２接合材が変形した場合であっても、隣り合う第１接合材及び第２接合材の形成領域が仕切部材によって仕切られているため、それら第１接合材と第２接合材とが互いに接続されることが抑制される。このため、第１接合材及び第２接合材を介して第１配線層と第２配線層が短絡されることを抑制することができる。したがって、第１配線層と第２配線層とを近接して形成することができ、第１電極端子と第２電極端子との間隔を小さくすることができる。ひいては、半導体装置全体を小型化することができる。
【００２３】
また、第１接合材及び第２接合材を加圧する加圧工程を含んで第１電極端子と第１配線層との接合、及び第２電極端子と第２配線層との接合が行われる。このため、第１接合材及び第２接合材の厚さを薄く形成しても十分な接合強度を得ることができるため、第１接合材及び第２接合材の厚さを、接合材として半田バンプを用いる場合よりも薄く形成することができる。これにより、熱伝導率の低い接合材を薄く形成することができるため、半導体素子で発生した熱を第１電極端子及び第２電極端子等を介して回路基板に効率良く放熱することができる。
【発明の効果】
【００２４】
本発明によれば、半導体素子と配線層との接合不良を抑制しつつ、半導体素子に対する冷却効率の低下を抑制し得る。
【図面の簡単な説明】
【００２５】
【図１】一実施形態のパワーモジュールを示す概略断面図。
【図２】一実施形態の半導体素子とポストの関係を示す概略平面図。
【図３】比較例の半導体装置を示す概略断面図。
【図４】一実施形態のパワーモジュールの製造方法を示す概略断面図。
【図５】（ａ）、（ｂ）は、一実施形態のパワーモジュールの製造方法を示す概略断面図。
【図６】変形例のパワーモジュールの製造方法を示す概略断面図。
【図７】変形例のパワーモジュールを示す概略断面図。
【図８】（ａ）、（ｂ）は、変形例のパワーモジュールの製造方法を示す概略断面図。
【図９】変形例のパワーモジュールを示す概略断面図。
【図１０】変形例のパワーモジュールを示す概略断面図。
【発明を実施するための形態】
【００２６】
以下、本発明を具体化した一実施形態を図１〜図５に従って説明する。なお、図１〜図５は、図示の都合上、一部の寸法を誇張して分かりやすくするために、それぞれの部分の幅、長さ、厚さ等の寸法の比は実際の比と異なっている。また、図１〜図５では、各部材の断面構造を分かりやすくするために一部の部材のハッチングを省略し、接合材を梨地模様で示している。
【００２７】
まず、半導体装置としてのパワーモジュール１の構造について図１及び図２に従って説明する。本実施形態のパワーモジュール１は、例えば車両用インバータに適用される。この車両用インバータは車両に搭載され、バッテリの直流電力を交流電力に変換して走行モータを駆動するためのものである。
【００２８】
図１に示すように、パワーモジュール１は、回路基板１０と、その回路基板１０に搭載された半導体素子２０と、その半導体素子２０と電気的に接続された上部電極（バスバ）４０と、回路基板１０と半導体素子２０との間に形成されたアンダーフィル樹脂５０とを有している。
【００２９】
回路基板１０は、絶縁基板１１の両面に金属層１２，１３を形成してなる。詳しくは、絶縁基板１１の一方の面（図１では、下面）１１Ａに金属層１２が形成され、絶縁基板１１の他方の面（図１では、上面）１１Ｂに金属層１３が形成されている。絶縁基板１１は、例えば平面視略矩形状の薄板である。この絶縁基板１１としては、例えば窒化アルミニウム、アルミナ、窒化ケイ素等からなるセラミック基板が用いられる。
【００３０】
金属層１２は、通電により発熱する半導体素子２０の放熱部材として機能する。また、図示は省略するが、金属層１２の下面にヒートシンク等の冷却器が取り付けられた場合に、その冷却器と上記絶縁基板１１とを接合する接合層としても機能する。この金属層１２は、例えばアルミニウム系金属や銅により形成されている。なお、アルミニウム系金属とはアルミニウム又はアルミニウム合金を意味する。
【００３１】
金属層１３は、配線層（電極）として機能するとともに、半導体素子２０の放熱部材として機能する。金属層１３は、例えばアルミニウム系金属や銅により形成されている。この金属層１３は、半導体素子２０の搭載面となる絶縁基板１１の上面１１Ｂにパターン形成されている。具体的には、絶縁基板１１の上面１１Ｂには、第１配線層１４と、その第１配線層１４と電気的に分離された第２配線層１５とからなる上記金属層１３が形成されている。これら第１配線層１４及び第２配線層１５は、開口部１３Ｘによって互いに分離されている。
【００３２】
第１配線層１４には、溝部１４Ｘが形成されている。この溝部１４Ｘは、半導体素子２０のエミッタ電極２１と対向する位置に形成され、第１配線層１４の上面から第１配線層１４の厚さ方向の中途位置まで形成されている。また、第２配線層１５には、溝部１５Ｘが形成されている。この溝部１５Ｘは、半導体素子２０のゲート電極２２と対向する位置に形成され、第２配線層１５の上面から第２配線層１５の厚さ方向の中途位置まで形成されている。
【００３３】
半導体素子２０としては、例えば絶縁ゲートバイポーラ型トランジスタ（insulated gate bipolar transistor：ＩＧＢＴ）、パワーＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）等のパワー半導体素子が用いられる。
【００３４】
図１及び図２に示すように、平面視矩形状をなす半導体素子２０の第１面としての一方の面（図１では、下面）２０Ａには平面視矩形状をなすエミッタ電極２１及び平面視矩形状をなすゲート電極２２が形成され、半導体素子２０の他方の面（図１では、上面）にはコレクタ電極２３が形成されている。本実施形態の半導体素子２０は、他方の面の全面がコレクタ電極２３となっている。エミッタ電極２１は、その長手方向が半導体素子２０の長手方向と一致するように形成されている。一方、ゲート電極２２は、その長手方向が半導体素子２０の短手方向と一致するように形成されている。この半導体素子２０は、縦方向（上下方向）に電流が流れるようになっている。
【００３５】
エミッタ電極２１の下面には、ピラーバンプ３０が複数（図１では、５つ）形成されている。ピラーバンプ３０は、エミッタ電極２１の長手方向に５組形成されるとともに、それぞれの組は、短手方向に４つずつ形成されたピラーバンプ３０からなる。したがって、ピラーバンプ３０は、合計２０個形成されている。
【００３６】
各ピラーバンプ３０は、エミッタ電極２１の下面（電極の一面）から下方に延びるように立設された柱状（ピラー状）の導電性のポスト３１（第１電極端子）と、そのポスト３１の下面に形成された接合材３２（第１接合材）とを有している。それぞれのポスト３１の下面の面積は、エミッタ電極２１の下面の面積よりも小さい。これらピラーバンプ３０は、上記第１配線層１４の溝部１４Ｘと対向する位置に形成され、その溝部１４Ｘ内において第１配線層１４にフリップチップ接合されている。具体的には、上面がエミッタ電極２１に接合されることで、エミッタ電極２１と電気的に接続されたポスト３１が、下面に設けられた接合材３２を介して上記溝部１４Ｘの底面を構成する第１配線層１４と電気的に接続されている。これにより、エミッタ電極２１は、複数のピラーバンプ３０（複数のポスト３１及び接合材３２）を介して第１配線層１４に電気的に接続されている。
【００３７】
各ポスト３１は、例えば略円柱状に形成されている。各ポスト３１の直径は例えば２００〜４００μｍ程度とすることができ、各ポスト３１の高さは例えば２０〜８０μｍ程度とすることができる（図では、説明の便宜上ポスト３１の直径と高さの比を考慮せずに示している）。また、各ポスト３１は、例えば銅や銅合金により形成されている。
【００３８】
各接合材３２は、その平面形状がポスト３１の平面形状よりも大きく形成されている。また、各接合材３２は、その厚みがポスト３１よりも薄くなっている。接合材３２の平面形状は、図示は省略するが、上記ポスト３１の平面形状と同様に円形状に形成されている。そして、この接合材３２は、その全てが上記溝部１４Ｘ内に収容されている。すなわち、溝部１４Ｘ、具体的には第２配線層１５と対向する側の溝部１４Ｘの側壁は、接合材３２が他の第２配線層１５に広がるのを防止する仕切部材として機能する。具体的には、溝部１４Ｘの上記側壁は、奥行き方向に連続するように形成された壁であり、奥行き方向のいずれの箇所においても接合材３２が第２配線層１５に広がるのを防止する。なお、上記接合材３２の高さは、例えば１〜１０μｍ程度とすることができる。また、接合材３２としては、例えば金属ナノ粒子が含まれる接合材や半田などが用いられる。金属ナノ粒子は、例えば銀、金、銅などの金属又はこれらの金属を少なくとも一種以上含む合金により形成されている。
【００３９】
ゲート電極２２の下面には、ピラーバンプ３３が形成されている。ピラーバンプ３３は、ゲート電極２２の長手方向に４つ形成されている。ピラーバンプ３３は、ゲート電極２２の下面（電極の一面）から下方に延びるように立設された柱状（ピラー状）の導電性のポスト３４（第２電極端子）と、そのポスト３４の下面に形成された接合材３５（第２接合材）とを有している。それぞれのポスト３４の下面の面積は、ゲート電極２２の下面の面積よりも小さい。このピラーバンプ３３は、上記第２配線層１５の溝部１５Ｘと対向する位置に形成され、その溝部１５Ｘ内において第２配線層１５にフリップチップ接合されている。具体的には、上面がゲート電極２２に接合されることで、ゲート電極２２と電気的に接続されたポスト３４が、下面に設けられた接合材３５を介して上記溝部１５Ｘの底面を構成する第２配線層１５と電気的に接続されている。これにより、ゲート電極２２は、ピラーバンプ３３（ポスト３４及び接合材３５）を介して第２配線層１５と電気的に接続されている。
【００４０】
ポスト３４は、例えば略円柱状に形成されている。このポスト３４の直径は、例えば２００〜４００μｍ程度とすることができる。また、ポスト３４は、上記ポスト３１と同じ高さになるように形成されている。このため、ポスト３４の高さは、例えば２０〜８０μｍ程度とすることができる（図では、説明の便宜上ポスト３４の直径と高さの比を考慮せずに示している）。また、ポスト３４は、例えば銅や銅合金により形成されている。
【００４１】
上記接合材３５は、その平面形状がポスト３４の平面形状よりも大きく形成されている。また、各接合材３５は、その厚みがポスト３４よりも薄くなっている。接合材３５の平面形状は、図示は省略するが、上記ポスト３４の平面形状と同様に円形状に形成されている。そして、この接合材３５は、その全てが上記溝部１５Ｘ内に収容されている。すなわち、溝部１５Ｘ、具体的には第１配線層１４と対向する側の溝部１５Ｘの側壁は、接合材３５が他の接合材３２及び他の第１配線層１４に広がるのを防止する仕切部材として機能する。具体的には、溝部１５Ｘの上記側壁は、奥行き方向に連続するように形成された壁であり、奥行き方向のいずれの箇所においても接合材３５が接合材３２及び第１配線層１４に広がるのを防止する。なお、接合材３５の高さは、例えば１〜１０μｍ程度とすることができる。また、接合材３５としては、例えば金属ナノ粒子が含まれる接合材や半田などが用いられる。金属ナノ粒子は、例えば銀、金、銅などの金属又はこれらの金属を少なくとも一種以上含む合金により形成されている。
【００４２】
このように半導体素子２０のエミッタ電極２１及びゲート電極２２は、半導体素子２０に形成されたピラーバンプ３０，３３をそれぞれ介して、回路基板１０の第１配線層１４及び第２配線層１５と電気的に接続されている。すなわち、半導体素子２０は回路基板１０にフリップチップ実装されている。本実施形態において、ピラーバンプ３０，３３は、第１電極としてのエミッタ電極２１と第２電極としてのゲート電極２２の二つの電極がある面（一方の面２０Ａ）に設けられている。
【００４３】
一方、半導体素子２０の上面（コレクタ電極２３）には、接合材２５により上部電極４０が接合されている。これにより、コレクタ電極２３が上部電極４０と電気的に接続されている。なお、接合材２５としては、例えば金属ナノ粒子が含まれる接合材や半田などが用いられる。金属ナノ粒子は、例えば銀、金、銅などの金属又はこれらの金属を少なくとも一種以上含む合金により形成されている。また、上部電極４０は、例えばアルミニウム系金属や銅により形成されている。
【００４４】
アンダーフィル樹脂５０は、回路基板１０と半導体素子２０との隙間を充填するように形成されている。このアンダーフィル樹脂５０は、ピラーバンプ３０と第１配線層１４との接合部分、及びピラーバンプ３３と第２配線層１５との接合部分の接合強度を向上させるために形成された樹脂である。なお、アンダーフィル樹脂５０は、例えばエポキシ系樹脂などの絶縁性樹脂により形成されている。
【００４５】
次に比較例のパワーモジュール１００について説明する。
図３に示すように、パワーモジュール１００は、エミッタ電極２１の第１配線層１４に対向する面（下面）の全面（以下、単に「エミッタ電極２１の全面」という）が半田層１０１によって第１配線層１４に接合されている。また、パワーモジュール１００は、ゲート電極２２の配線層１５に対向する面（下面）の全面（以下、単に「ゲート電極２２の全面」という）が半田層１０２によって第２配線層１５に接合されている。パワーモジュール１００は、上記した構成以外は、実施形態に記載のパワーモジュール１と同一の構成となっている。半田層１０１の厚みは、ピラーバンプ３０の厚み（軸方向の長さ）と同一となっている。また、半田層１０２の厚みは、ピラーバンプ３３の厚み（軸方向の長さ）と同一となっている。
【００４６】
次に、比較例のパワーモジュール１００の半田層１０１，１０２の熱抵抗と、実施形態のパワーモジュール１のピラーバンプ３０，３３の熱抵抗を比較する。なお、ピラーバンプ３０，３３の接合材３２，３５として、比較的熱伝導率の低い半田を用いた場合と比較するものとする。
【００４７】
半田層１０１でエミッタ電極２１と第１配線層１４を接合するとともに、半田層１０２でゲート電極２２と第２配線層１５を接合したときの半田層１０１，１０２の熱抵抗Ｒｓは、以下の（１）式から導出することができる。
【００４８】
【数１】
2014007366.tif 000003
ここで、ｔｓは半田層１０１，１０２の厚さ、ａは半導体素子２０の一方の面２０Ａの面積に対するエミッタ電極２１の全面の面積とゲート電極２２の全面の面積の合計の割合、ｆｓは半田層１０１，１０２を形成する半田の熱伝導率を示す。
【００４９】
ピラーバンプ３０でエミッタ電極２１と第１配線層１４を接合するとともに、ピラーバンプ３３でゲート電極２２と第２配線層１５を接合したときのピラーバンプ３０，３３の熱抵抗は、以下の（２）式から導出することができる。
【００５０】
【数２】
2014007366.tif 000004
ここで、ｔｃｃはポスト３１，３４の厚さ（軸方向の長さ）、ｂはエミッタ電極２１の全面の面積とゲート電極２２の全面の面積の合計面積に対する全てのポスト３１，３４の下面の面積の合計の割合、ｆｃは銅の熱伝導率、ｔｃｓは接合材３２，３５の厚さ、ｆｓは半田の熱伝導率を示す。
【００５１】
一例として、Ｓ＝４・１０−５［ｍ２］、ａ＝０．５、ｔｓ＝８・１０―５［ｍ］、ｂ＝０．５、ｔｃｃ＝５・１０−５「ｍ」、ｔｃｓ＝３・１０−５［ｍ］、ｆｓ＝６２．９、ｆｃ＝４００の場合のＲｓとＲｂを導出する。
【００５２】
（１）式より、Ｒｓ＝０．０６４［ｋ／Ｗ］、（２）式よりＲｂ＝０．０６０［ｋ／Ｗ］となる。したがって、パワーモジュール１とパワーモジュール１００は、熱抵抗が略同一となる。したがって、本実施形態のパワーモジュール１は、エミッタ電極２１の全面とゲート電極２２の全面を半田層１０１，１０２によって直接接合したパワーモジュール１００と熱抵抗（熱伝導率）がほぼ同一となっている。
【００５３】
次に、上記パワーモジュール１の製造方法を説明するとともに、そのパワーモジュール１の作用を説明する。
図４に示すように、まず、絶縁基板１１の両面に金属層１２，１３が形成された回路基板１０を準備する。絶縁基板１１の上面１１Ｂにパターン形成された金属層１３、つまり第１配線層１４及び第２配線層１５は、例えばサブトラクティブ法やセミアディティブ法などの各種の配線形成方法により形成される。また、第１配線層１４の溝部１４Ｘ及び第２配線層１５の溝部１５Ｘは、例えばエッチング加工やプレス加工などにより形成される。
【００５４】
また、エミッタ電極２１の下面に導電性のポスト３１が複数立設され、ゲート電極２２の下面に導電性のポスト３４が立設された半導体素子２０を準備する。ポスト３１，３４は、例えば電解めっき法により形成される。詳述すると、例えばスパッタ法などによりエミッタ電極２１及びゲート電極２２の下面を含む半導体素子２０の下面２０Ａを覆うようにシード層を形成し、ポスト３１，３４の形成領域に対応する部分のシード層を露出させたレジスト層を形成する。次に、レジスト層をめっきマスクとし、シード層を給電層とした電解めっき法により、エミッタ電極２１及びゲート電極２２の下面に柱状のポスト３１，３４をそれぞれ形成する。このとき、本実施形態のポスト３１，３４は、同じ高さになるように形成される。なお、上記電解めっき法でポスト３１，３４を形成する場合には、上記レジスト層の形状を適宜調整することにより、ポスト３１，３４の高さ、形状等を適宜設定することができる。
【００５５】
次に、ポスト３１の下面に上記接合材３２（図１参照）となる接合材３２Ａを付与するとともに、ポスト３４の下面に上記接合材３５（図１参照）となる接合材３５Ａを付与する。ここで、接合材３２Ａ，３５Ａとしては、例えば金属ナノ粒子ペーストやクリーム半田が用いられる。金属ナノ粒子ペーストは、例えば銀、金、銅などの金属又はこれらの金属を少なくとも一種以上含む合金からなる金属ナノ粒子を分散媒中に分散させたものである。分散媒としては、例えばトルエン、キシレン、テルピネオール、エチレングリコール、デカノール、テトラデカンなどの有機溶剤が用いられる。なお、このような接合材３２Ａ，３５Ａは、インクジェットやディスペンサによる吐出供給やスクリーン印刷などの方法によってポスト３１，３４の下面に付与することができる。
【００５６】
また、上記半導体素子２０の上面（コレクタ電極２３）と上部電極４０との間に接合材２５Ａを介在させる。例えばコレクタ電極２３に接合材２５Ａを付与し、その接合材２５Ａを介してコレクタ電極２３に接続されるように上部電極４０を接合材２５Ａ上に配置する。なお、接合材２５Ａとしては、例えば上記接合材３２Ａ，３５Ａと同様の金属ナノ粒子ペーストやクリーム半田が用いられる。
【００５７】
そして、図４に示す工程では、回路基板１０と半導体素子２０とを相対的に位置合わせする。具体的には、各ポスト３１と第１配線層１４との間に接合材３２Ａを介在させた状態で、複数のポスト３１と第１配線層１４の溝部１４Ｘとが互いに対向するように、回路基板１０と半導体素子２０とを位置合わせする。また、ポスト３４と第２配線層１５との間に接合材３５Ａを介在させた状態で、ポスト３４と第２配線層１５の溝部１５Ｘとが互いに対向するように、回路基板１０と半導体素子２０とを位置合わせする。なお、この位置合わせ工程は、従来のフリップチップ実装方法の場合と同様の方法により実施することができる。
【００５８】
次に、図５（ａ）に示す工程では、ポスト３１に付与された接合材３２Ａを第１配線層１４の溝部１４Ｘの底面に接触させ、ポスト３４に付与された接合材３５Ａを第２配線層１５の溝部１５Ｘの底面に接触させた状態で、半導体素子２０（上部電極４０）側から加圧する。なお、この加圧工程では、例えば５ＭＰａ程度で加圧が行われる。このような加圧工程によって、図５（ｂ）に示すように、接合材２５Ａ，３２Ａ，３５Ａ（金属ナノ粒子ペーストやクリーム半田）が圧縮され、それら接合材２５Ａ，３２Ａ，３５Ａが絶縁基板１１の上面１１Ｂに平行な平面方向（図中の横方向）に広がるように変形する。すると、接合材３５Ａと隣り合う接合材３２Ａが接合材３５Ａ及び第２配線層１５に向かって広がり、接合材３５Ａが接合材３２Ａ及び第１配線層１４に向かって広がる。このとき、第１配線層１４に溝部１４Ｘが形成され、第２配線層１５に溝部１５Ｘが形成されている。このため、第２配線層１５に向かって広がる接合材３２Ａが溝部１４Ｘの側壁によってまず堰き止められ、第１配線層１４に向かって広がる接合材３５Ａが溝部１５Ｘの側壁によってまず堰き止められる。さらに、第１配線層１４と第２配線層１５との間に開口部１３Ｘ（凹部）が形成されているため、仮に接合材３２Ａが溝部１４Ｘの側壁を乗り越えた場合であっても、直ちに接合材３２Ａと第２配線層１５とが接続されることが抑制される。同様に、接合材３５Ａが溝部１５Ｘの側壁を乗り越えた場合であっても、直ちに接合材３５Ａと第１配線層１４とが接続されることが抑制される。これにより、接合材３２Ａが接合材３５Ａ及び第２配線層１５に接続されることが好適に抑制され、接合材３５Ａが接合材３２Ａ及び第１配線層１４に接続されることが好適に抑制される。したがって、接合材３２Ａや接合材３５Ａを介して第１配線層１４と第２配線層１５が電気的に接続されることを抑制することができる。このように、上記溝部１４Ｘ及び溝部１５Ｘは、接合材３２Ａ（接合材３２）の形成領域と接合材３５Ａ（接合材３５）の形成領域とを仕切る仕切部材として機能する。より具体的には、溝部１４Ｘは、接合材３２の形成領域と接合材３５及び第２配線層１５の形成領域とを仕切る仕切部材として機能し、上記溝部１５Ｘは、接合材３５の形成領域と接合材３２及び第１配線層１４の形成領域とを仕切る仕切部材として機能する。
【００５９】
また、比較例のパワーモジュール１００はエミッタ電極２１とゲート電極２２の全面に半田層１０１，１０２が形成されているので、半田層の厚みが大きくなり、半田自体が流動し厚みが不均一になってしまい、接合不良の原因になる。しかし、本実施形態のパワーモジュール１ではポスト３１，３４それぞれの下面の面積はエミッタ電極２１、ゲート電極２２の下面の面積より十分小さいので接合材３２Ａ，３５Ａの厚みが小さくなり厚みの偏りが小さくなる。また、接合材として半田を用いた場合でもポスト３１，３４が独立して形成されているので、接合材３２Ａ，３５Ａが流動する虞がほとんどない。従って、比較例のパワーモジュール１００に比べてはるかに接合不良が抑制される。
【００６０】
続いて、回路基板１０、半導体素子２０及び上部電極４０を加熱する。すると、接合材２５Ａ，３２Ａ，３５Ａ（金属ナノ粒子ペースト）中の分散媒が蒸発し、金属ナノ粒子の焼結反応が進行する。これにより、その金属ナノ粒子焼結体からなる接合材２５，３２，３５が形成され、接合材３２によってポスト３１と第１配線層１４とが接合され、接合材３５によってポスト３４と第２配線層１５とが接合される。また、接合材２５によってコレクタ電極２３と上部電極４０とが接合される。以上の工程により、回路基板１０上に半導体素子２０がフリップチップ実装され、その半導体素子２０上に上部電極４０が接合された構造体を得ることができる。
【００６１】
その後、回路基板１０と半導体素子２０との間にアンダーフィル樹脂５０を充填し、そのアンダーフィル樹脂５０を硬化することにより、図１に示したパワーモジュール１を製造することができる。
【００６２】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）エミッタ電極２１に接続されたポスト３１及びゲート電極２２に接続されたポスト３４の下面に接合材３２，３５を設けて、この接合材３２，３５によって半導体素子２０と配線層１４，１５を接合することで、接合材３２，３５の厚みに偏りが生じることを抑制している。このため、接合材３２，３５の厚みが偏ることによる接合不良が抑制されている。また、接合材３２，３５の厚みの偏りを補うために接合材３２，３５の厚みを厚くする必要がなく、接合材３２，３５を薄くすることができる。接合材として半田を用いたとしても比較例のパワーモジュール１００に比べて、半導体素子２０と配線層１４，１５の接合材３２，３５を介した接合面積は減っているが、熱抵抗はほぼ同一であり、半導体素子２０に対する冷却効率の低下も抑制されている。
【００６３】
（２）ピラーバンプ３０，３３は、複数の電極（エミッタ電極２１とゲート電極２２）が設けられる一方の面２０Ａに設けられている。ピラーバンプ３０，３３を設けることで接合材３２，３５を薄くすることができるため、半導体素子２０を回路基板１０の実装する際に、接合材３２及び接合材３５が変形する場合であっても、変形量が少ない。したがって、接合材３２と接合材３５が電気的に接合されることが抑制され、接合材３２及び接合材３５を介して第１配線層１４と第２配線層１５が短絡することが抑制される。一般に、同一面に設けられた複数の電極を配線層に接合する場合には、短絡を防ぐために、それぞれの電極と配線層をワイヤで接合する。本実施形態のように、接合材３２と接合材３５の変形を抑制して短絡を防止することで、同一面に設けられた複数の電極を好適に配線層に接合することができる。このため、電極と配線層を接続するワイヤが不要となり、部品点数の削減が図られる。
【００６４】
（３）近年、電子機器の小型化及び高機能化の進展に伴って、その電子機器に組み込まれる半導体装置に対して小型化や高密度化が求められている。このような要求に応えるために、様々な構造の半導体装置が提案されている。この種の半導体装置では、回路基板に半導体素子を実装する方法としてフリップチップ実装が広く利用されている。このフリップチップ実装では、半導体素子にバンプと呼ばれる突起状の電極端子が形成され、そのバンプを介して半導体素子が回路基板の電極に直接電気的に接合される。特に、バンプとして半田バンプを用いたフリップチップ実装が多く利用されている。このような半導体装置では、ワイヤボンディングで半導体素子を回路基板に実装する場合に比べて配線長を短くすることができ、さらに半導体装置全体を小型化することができる。ところで、近年の半導体装置では、装置の更なる小型化のためにバンプピッチ（隣り合うバンプ同士の間隔）の狭小化が求められている。しかし、上記フリップチップ実装では、半田バンプを溶融させてそのバンプと回路基板の電極とを電気的に接合しているため、バンプピッチの狭小化に伴って、バンプを介して隣り合う電極が互いに接続される、いわゆる半田ブリッジなどの問題が生じる。このため、このような場合には、半田ブリッジが発生しないようにバンプのピッチを広く確保する必要があり、半導体装置の更なる小型化を阻害するという問題がある。
【００６５】
本実施形態のパワーモジュール１では、第１配線層１４と接合される接合材３２の形成領域と、接合材３５及びその接合材３５と接合される第２配線層１５の形成領域とを仕切る溝部１４Ｘを第１配線層１４に形成するようにした。また、接合材３５の形成領域と接合材３２及び第１配線層１４の形成領域とを仕切る溝部１５Ｘを第２配線層１５に形成するようにした。これにより、接合材３２，３５を介して第１配線層１４と第２配線層１５が短絡されることを好適に抑制することができる。このため、第１配線層１４と第２配線層１５とを近接して形成することができ、隣り合うピラーバンプ３０，３３のピッチを小さくすることができる。ひいては、パワーモジュール１全体を小型化することができる。
【００６６】
（４）ピラーバンプ３０，３３は、その大部分が半導体素子２０実装時の加圧処理によっても形状がほとんど変化しないポスト３１，３４によって構成されている。このため、半田バンプにより半導体素子２０を実装する場合に比べて、隣り合うピラーバンプ３０，３３のピッチを狭小化することができる。
【００６７】
ところで、近年の半導体装置では、バンプピッチの狭小化といった２次元的な微細化の要求と併せて、回路基板１０と半導体素子２０との間隔を一定の高さだけ確保するといった３次元的な要素も求められている。しかし、半田バンプにより半導体素子２０を実装する場合には、上記要求に応えるために半田バンプを大きく形成する必要があるため、上述した半田ブリッジが発生しやすくなる。
【００６８】
これに対し、本実施形態のピラーバンプ３０，３３では、ポスト３１，３４の高さを適宜調整することにより、回路基板１０と半導体素子２０との間隔を所望の距離に容易に設定することができる。
【００６９】
（５）金属ナノ粒子ペーストである接合材３２Ａによりポスト３１と第１配線層１４とを接合し、金属ナノ粒子ペーストである接合材３５Ａによりポスト３４と第２配線層１５とを接合するようにした。このような接合時に加圧の必要な接合材３２Ａ，３５Ａを用いる場合であっても、上述のように溝部１４Ｘ，１５Ｘを形成したことにより、上記加圧によって変形した接合材３２Ａ，３５Ａを介して第１配線層１４と第２配線層１５が短絡されることを抑制することができる。
【００７０】
また、上述のような接合時に加圧の必要な接合材３２Ａ，３５Ａを用いる場合には、その接合材３２Ａ，３５Ａを薄く形成しても十分な接合強度を得ることができる。このため、それら接合材３２Ａ，３５Ａの厚さを、接合材として半田バンプを用いる場合よりも薄く形成することができる。したがって、接合後の接合材３２，３５の厚さも薄く形成することができる。これにより、熱伝導率の低い接合材を薄く形成することができるため、半導体素子２０で発生した熱をポスト３１，３４等を介して回路基板１０に効率良く放熱することができる。
【００７１】
（６）仕切部材として機能する溝部１４Ｘ，１５Ｘを第１配線層１４及び第２配線層１５にそれぞれ形成するようにした。この場合には、溝部１４Ｘには接合材３５Ａ（接合材３５）が接続されず、溝部１５Ｘには接合材３２Ａ（接合材３２）が接続されないため、金属製の仕切部材を形成することができる。これにより、仕切部材を半導体素子２０の放熱部材として機能させることができる。
【００７２】
また、第１配線層１４及び第２配線層１５に形成された溝部１４Ｘ，１５Ｘが仕切部材として機能するため、第１配線層１４及び第２配線層１５とは別の部材（絶縁層など）を仕切部材として設けることなく、第１配線層１４と第２配線層１５の短絡を抑制することができる。
【００７３】
（７）接合材３２を介してポスト３１と溝部１４Ｘの底面を構成する第１配線層１４とを接合し、接合材３５を介してポスト３４と溝部１５Ｘの底面を構成する第２配線層１５とを接合するようにした。このため、溝部１４Ｘ内においてポスト３１と第１配線層１４とが接合され、溝部１５Ｘ内においてポスト３４と第２配線層１５とが接合される。これにより、ポスト３１，３４の一部を溝部１４Ｘ，１５Ｘ内に侵入させた状態で回路基板１０に半導体素子２０を実装することができるため、半導体素子２０の放熱部材としても機能するポスト３１，３４を厚く形成して熱伝導性を向上させつつも、パワーモジュール１を高さ方向に小型化することができる。
【００７４】
（８）ポスト３１とポスト３４とを同じ高さになるように形成した。これにより、ポスト３１及びポスト３４を第１配線層１４及び第２配線層１５にそれぞれ好適に接合することができる。
【００７５】
（９）ポスト３１，３４を、銅又は銅を含む金属から形成した。これにより、ポスト３１，３４の熱伝導率が高くなり、半導体素子２０に対する冷却効率を向上させることができる。
【００７６】
（１０）各ピラーバンプ３０，３３のそれぞれの接合材３２，３５は、それぞれのポスト３１，３４よりも薄くなっている。これにより、熱伝導率の低い接合材３２，３５を薄く形成することができるため、半導体素子２０で発生した熱がポスト３１，３４を介して回路基板１０に効率良く放熱される。
【００７７】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
○  上記実施形態では、半導体素子２０を回路基板１０に実装する際に、接合材３２Ａ，３５Ａをポスト３１，３４にそれぞれ付与するようにした。これに限らず、例えば図６に示されるように、金属ナノ粒子ペーストからなる接合材３２Ｂ，３５Ｂを第１配線層１４及び第２配線層１５にそれぞれ付与するようにしてもよい。具体的には、接合材３２Ｂ，３５Ｂを溝部１４Ｘ，１５Ｘ内にそれぞれ付与するようにしてもよい。
【００７８】
あるいは、ポスト３１，３４の下面及び溝部１４Ｘ，１５Ｘ内の双方に接合材を付与するようにしてもよい。
○  上記実施形態では、エミッタ電極２１の下面に形成された複数のピラーバンプ３０の全てが溝部１４Ｘの底面を構成する第１配線層１４と接続されるように上記溝部１４Ｘを形成するようにした。これに限らず、少なくともピラーバンプ３３と隣り合うピラーバンプ３０が溝部１４Ｘの底面を構成する第１配線層１４と接続されるように溝部１４Ｘを形成するようにしてもよい。すなわち、ピラーバンプ３３と隣り合うピラーバンプ３０の接合材３２の広がりを防止する仕切部材としての溝部１４Ｘが形成されていれば十分である。
【００７９】
○  上記実施形態では、仕切部材としての溝部１４Ｘ，１５Ｘを第１配線層１４及び第２配線層１５にそれぞれ形成するようにした。これに限らず、例えば図７に示されるように、第１配線層１４Ａと第２配線層１５Ａとの間に仕切部材としての堰部６０を形成するようにしてもよい。具体的には、接合材３２の形成領域と接合材３５の形成領域を仕切る絶縁性の堰部６０を形成するようにしてもよい。この堰部６０は、例えばポリイミド系樹脂などの絶縁性樹脂により形成されている。この堰部６０は、図８（ａ）に示されるように絶縁基板１１の上面１１Ｂに形成するようにしてもよく、図８（ｂ）に示されるように半導体素子２０の下面２０Ａに形成するようにしてもよい。あるいは、絶縁基板１１の上面１１Ｂ及び半導体素子２０の下面２０Ａの双方に堰部６０に相当する仕切部材を形成するようにしてもよい。このような堰部６０は、例えばフォトリソグラフィ法、印刷法や所定形状の薄板を貼り付ける方法などにより形成することができる。
【００８０】
上記堰部６０を形成した場合には、第２配線層１５Ａに向かって接合材３２Ａが広がっても、その接合材３２Ａの広がりが堰部６０で堰き止められ、第１配線層１４Ａに向かって接合材３５Ａが広がっても、その接合材３５Ａの広がりが堰部６０で堰き止められる。これにより、ピラーバンプ３０，３３のピッチが狭小化された場合であっても、図７に示すように、接合材３２，３５を介して第１配線層１４Ａと第２配線層１５Ａが短絡されることを抑制することができる。さらに、堰部６０の幅を細く形成することにより、ピラーバンプ３０，３３のピッチを容易に小さくすることができる。
【００８１】
なお、堰部６０を形成した場合には、上記溝部１４Ｘ，１５Ｘを省略することができる。この場合には、図７に示すように、ピラーバンプ３０が第１配線層１４Ａの上面に接合され、ピラーバンプ３３が第２配線層１５Ａの上面に接合される。
【００８２】
○  図９に示すように、上記実施形態において、溝部１４Ｘ及び溝部１５Ｘが形成されていなくてもよい。すなわち、仕切部材が設けられていなくてもよい。この場合であっても、接合材３２，３５が薄いため、接合材３２，３５の変形量が少なく、接合材３２と接合材３５が電気的に接合されにくい。
【００８３】
○  図９に示すように、半導体素子２０の一方の面２０Ａに複数のエミッタ電極２１Ａが形成されていてもよい。この場合、それぞれのエミッタ電極２１Ａにピラーバンプ３０が設けられる。
【００８４】
○  図１０に示すように、電極としてのコレクタ電極２３にピラーバンプ５１を形成してもよい。ピラーバンプ５１は、実施形態に記載のピラーバンプ３０，３３と同一の構成となっている。具体的にいえば、ピラーバンプ５１は、コレクタ電極２３の上面から上方に延びるように立設された柱状の導電性のポスト５２と、そのポスト５２の上面（接合面）に形成された接合材５３とを有している。そして、コレクタ電極２３は、ピラーバンプ５１を介して上部電極４０に接合されている。この場合、エミッタ電極２１とゲート電極２２にピラーバンプ３０，３３を設けてもよいし、設けなくてもよい。また、エミッタ電極２１とゲート電極２２のいずれかにピラーバンプ３０，３３を設けてもよい。
【００８５】
○  上記実施形態では、第１配線層１４に第１段差部としての溝部１４Ｘを形成し、第２配線層１５に第２段差部としての溝部１５Ｘを形成するようにした。これに限らず、仕切部材として溝部１４Ｘ及び溝部１５Ｘの少なくとも一方の溝部を形成するようにしてもよい。
【００８６】
○  上記実施形態では、ピラーバンプ３０が溝部１４Ｘの底面を構成する第１配線層１４と接続されるように溝部１４Ｘを形成するようにした。これに限らず、例えばポスト３４と隣り合うポスト３１と、第２配線層１５と対向する第１配線層１４の周縁部との間に、第１段差部（仕切部材）としての溝部を形成するようにしてもよい。この場合には、半導体素子２０実装時の加圧処理によって平面方向に広がる接合材３２Ａが上記溝部に流れ込むため、その接合材３２Ａが第２配線層１５まで広がるのを好適に抑制することができる。また、例えばポスト３４と隣り合うポスト３１と、第２配線層１５と対向する第１配線層１４の周縁部との間に、第１段差部（仕切部材）としての突出部を形成するようにしてもよい。この場合には、半導体素子２０実装時の加圧処理によって平面方向に広がる接合材３２Ａが上記突出部によって堰き止められるため、その接合材３２Ａが第２配線層１５まで広がるのを好適に抑制することができる。
【００８７】
○  上記実施形態では、ピラーバンプ３３が溝部１５Ｘの底面を構成する第２配線層１５と接続されるように溝部１５Ｘを形成するようにした。これに限らず、例えばポスト３４と、第１配線層１４と対向する第２配線層１５の周縁部との間に、第２段差部（仕切部材）としての溝部又は突出部を形成するようにしてもよい。
【００８８】
○  上記実施形態における加圧工程（図５（ａ）参照）では、半導体素子２０側（上部電極４０側）から加圧するようにしたが、回路基板１０側から加圧するようにしてもよい。すなわち、上記加圧工程では、半導体素子２０と回路基板１０とを接近させるように加圧処理を行うようにすればよい。
【００８９】
○  上記実施形態では、加圧処理の後に加熱処理を行うようにしたが、例えば加圧処理の前に加熱処理を行うようにしてもよい。また、加圧処理と加熱処理を同時に行うようにしてもよい。
【００９０】
○  上記実施形態では、回路基板１０に半導体素子２０を実装する工程と、半導体素子２０のコレクタ電極２３に上部電極４０を接合する工程とを同時に行うようにした。これに限らず、例えば回路基板１０に半導体素子２０を実装した後に、その実装後の半導体素子２０に上部電極４０を接合するようにしてもよい。
【００９１】
○  上記実施形態では、銅又は銅合金からなる第１及び第２配線層１４，１５上に接合材３２，３５を接合するようにした。これに限らず、例えば第１及び第２配線層１４，１５上に所要のめっき（例えば、ニッケルめっきや金めっき等）を施すようにしてもよい。この場合には、図５（ａ）に示した加圧処理を省略することができる。
【００９２】
○  上記実施形態の接合材３２，３５として、金属ナノ粒子を含む接合材を用いるようにした。これに限らず、例えば接合材３２，３５として、半田からなる接合材を用いるようにしてもよい。この場合には、図５（ａ）に示した加圧処理を省略することができる。すなわち、この場合には、上記半田を溶融・凝固させることにより、接合材３２を介してポスト３１と第１配線層１４とが接合されるとともに、接合材３５を介してポスト３４と第２配線層１５とが接合される。このように半田が一旦溶融される場合であっても、仕切部材としての溝部１４Ｘ，１５Ｘや堰部６０によって隣り合う接合材３２，３５が接続されることを抑制することができる。
【００９３】
○  上記実施形態では、ポスト３１，３４を略円柱状に形成するようにした。これに限らず、例えばポスト３１，３４を三角柱状や四角柱状等の多角柱状に形成するようにしてもよい。
【００９４】
○  上記実施形態では、エミッタ電極２１の下面に複数のピラーバンプ３０を形成するようにした。これに限らず、上記複数のピラーバンプ３０を１つのピラーバンプに置き換えるようにしてもよい。
【００９５】
○  上記実施形態では、半導体素子２０の下面２０Ａ（第１の面）にエミッタ電極２１とゲート電極２２を形成するようにしたが、その下面２０Ａに形成される電極の種類は特に限定されない。例えば半導体素子２０の下面２０Ａにコレクタ電極とゲート電極を形成するようにしてもよい。
【００９６】
○  上記実施形態における上部電極４０の下面に接合材２５の形成領域を仕切る溝部を形成するようにしてもよい。
○  上記実施形態における上部電極４０を省略してもよい。
【００９７】
○  上記実施形態における金属層１２を省略してもよい。
○  上記実施形態におけるアンダーフィル樹脂５０を省略してもよい。
次に、上記実施形態及び別例から把握できる技術的思想について以下に追記する。
【００９８】
（イ）第１電極と前記第１電極と異なる第２電極とが第１の面に形成された半導体素子と、前記第１電極に接続された柱状の導電性の第１電極端子と、前記第２電極に接続された柱状の導電性の第２電極端子と、前記第１電極端子と第１接合材を介して電気的に接合された第１配線層と、前記第２電極端子と第２接合材を介して電気的に接合された第２配線層とを有する回路基板と、前記半導体素子及び前記回路基板の少なくとも一方に形成され、隣り合う前記第１接合材の形成領域と前記第２接合材の形成領域とを仕切る仕切部材と、を有することを特徴とする半導体装置。
【符号の説明】
【００９９】
１…パワーモジュール（半導体装置）、１０…回路基板、１１…絶縁基板、１４，１４Ａ…第１配線層、１４Ｘ…溝部（仕切部材、第１段差部）、１５，１５Ａ…第２配線層、１５Ｘ…溝部（仕切部材、第２段差部）、２０…半導体素子、２１…エミッタ電極（第１電極）、２２…ゲート電極（第２電極）、２３…コレクタ電極（電極）、３１…ポスト（第１電極端子）、３２…接合材（第１接合材）、３４…ポスト（第２電極端子）、３５…接合材（第２接合材）、６０…堰部（仕切部材）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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