(57)【要約】【課題】外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する記憶回路を提供する。【解決手段】マスタスレーブラッチの形式の記憶回路２は、ビット記憶回路として機能するスレーブステージ６を含む。スレーブステージ６は、通常モードで動作しているとき、偶数のインバータ１０、１２を含み、乱数生成モードで動作しているとき、奇数のインバータ１０、１２、１４を含み、したがって自励リング発振器として機能する、インバータチェーンを含む。乱数生成モードから通常モードに戻ると、発振は消失し、安定擬似乱数ビット値がビット値記憶回路６から出力される。【選択図】図１
2014102833.tif 000002
【特許請求の範囲】
【請求項１】
外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する、データ値の記憶回路であって、前記記憶回路は、
ビット値記憶回路であって、該ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有する、前記ビット値記憶回路を備え、
前記ビット値記憶回路が、
（ｉ）前記記憶回路が前記通常モードで動作しているとき、前記ビット値記憶回路は、前記出力ノードで、前記出力ビット値として前記外部ビット値に対応する安定出力ビット値を生成し、
（ｉｉ）前記記憶回路が前記乱数生成モードで動作しているとき、前記ビット値記憶回路は、前記出力ノードで発振出力ビット値を生成し、前記乱数生成モードから前記通常モードへ変化しても、安定擬似乱数ビット値として前記出力ビット値を残すように構成される、前記記憶回路。
【請求項２】
前記ビット値記憶回路が、複数のシリアル接続されたインバータのインバータチェーンを備え、前記入力ノードが前記チェーンに沿って第１の位置に位置し、前記出力ノードが前記チェーンに沿って第２の位置に位置する、請求項１に記載の記憶回路。
【請求項３】
前記ビット値記憶回路が、前記インバータチェーンに配置され、
（ｉ）前記記憶回路が前記通常モードで動作しているとき、偶数のインバータを含むことから、および
（ｉｉ）前記記憶回路が前記乱数生成モードで動作しているとき、奇数のインバータを含むことから、前記チェーンの周囲でフィードバック経路を切り替えるように構成される、マルチプレクサを備える、請求項２に記載の記憶回路。
【請求項４】
前記奇数のインバータが、リング発振器として機能する３つのインバータを備える、請求項３に記載の記憶回路。
【請求項５】
前記偶数のインバータが、２つのインバータを備え、該２つのインバータのうちの１つが前記第２の位置から前記第１の位置へのフィードバック経路を提供するように機能する、請求項３に記載の記憶回路。
【請求項６】
前記記憶回路がマスタスレーブラッチであり、前記ビット値記憶回路がスレーブステージを備え、前記記憶回路が、伝送ゲートを介して、前記スレーブステージの前記入力ノードに連結されたマスタステージをさらに備える、請求項１に記載の記憶回路。
【請求項７】
前記マスタスレーブから前記スレーブステージへの信号値の伝送が、前記伝送ゲートに印加されるクロック信号によって制御され、前記伝送ゲートが、前記乱数生成モードの間に前記マスタステージから前記スレーブステージへ信号値を伝送しないように、ブロック信号レベルを有する前記クロック信号によって制御される、請求項６に記載の記憶回路。
【請求項８】
前記記憶回路がマスタスレーブラッチであり、前記ビット値記憶回路がスレーブステージを備え、前記記憶回路が、伝送ゲートを介して、前記スレーブステージの前記入力ノードに連結されたマスタステージをさらに備え、
前記マスタスレーブから前記スレーブステージへの信号値の伝送が、前記伝送ゲートに印加されるクロック信号によって制御され、前記伝送ゲートが、前記マスタステージから前記スレーブステージへ信号値を伝送しないように、ブロック信号レベルを有する前記クロック信号によって制御され、
前記マルチプレクサは、前記クロック信号が、前記インバータチェーンが偶数のインバータを含む通常モードと、前記インバータチェーンが奇数のインバータを含む乱数生成モードとの間で前記記憶回路を切り替える前記ブロック信号レベルを有するとき、モード制御信号によって制御される、
請求項３に記載の記憶回路。
【請求項９】
請求項１に記載の記憶回路を備える、データを処理するための装置であって、
前記記憶回路から前記安定擬似乱数ビット値を受信し、前記擬似乱数信号値よりも、経時的に信号値のより均等な分布を有するホワイトニングされた擬似乱数信号を生成するために、前記擬似乱数ビット値に応じて処理を実施するように連結された信号ホワイトニング回路をさらに備える、前記装置。
【請求項１０】
前記記憶回路が、前記ホワイトニング回路のためのエントロピー源を提供するように、前記ホワイトニング回路内に埋め込まれる、請求項９に記載の装置。
【請求項１１】
請求項１に記載の複数の記憶回路が、前記ホワイトニング回路のための複数のエントロピー源を提供するように、前記ホワイトニング回路内に埋め込まれる、請求項１０に記載の装置。
【請求項１２】
前記ホワイトニング回路が、線形フィードバックシフトレジスタ回路である、請求項９に記載の装置。
【請求項１３】
外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する、データ値の記憶回路であって、前記記憶回路は、
ビット値を記憶するため、および前記ビット値記憶回路の外側から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有する、ビット値記憶手段を備え、
前記ビット値記憶手段が、
（ｉ）前記記憶回路が前記通常モードで動作しているとき、前記ビット値記憶手段は、前記出力ノードで、前記出力ビット値として前記外部ビット値に対応する安定した出力ビット値を生成し、
（ｉｉ）前記記憶回路が前記乱数生成モードで動作しているとき、前記ビット値記憶手段は、前記出力ノードで発振出力ビット値を生成し、前記乱数生成モードから前記通常モードへ変化しても、安定擬似乱数ビット値として前記出力ビット値を残すように構成される、前記記憶回路。
【請求項１４】
外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する記憶回路を動作させる方法であって、
前記ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有するビット値記憶回路内にビット値を記憶するステップと、
前記記憶回路が前記通常モードで動作しているとき、前記出力ノードで、前記出力ビット値として前記外部ビット値に対応する安定出力ビット値を生成するステップと、
前記記憶回路が前記乱数生成モードで動作しているとき、前記乱数生成モードから前記通常モードへ変化が、安定擬似乱数ビット値として前記出力ビット値を残すように、前記出力ノードで、発振出力ビット値を生成するステップと、を含む、前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理システムの分野に関する。より具体的には、本発明は、データ値を受信および記憶するための記憶回路の分野に関する。
【背景技術】
【０００２】
データ値を受信および記憶する記憶回路を含むデータ処理システムを提供することは周知である。データ値を受信および記憶する周知の記憶回路として、例えば、マスタスレーブラッチ、およびトランスペアレントラッチ等が挙げられる。これらの記憶回路は、記憶回路の外部からデータ値を受信し、その値を記憶してから、次いで、そのデータ値をシステムの別の部分へ出力する、順次素子として機能する。
【０００３】
いくつかのデータ処理システム内では、擬似乱数ビット値を生成することが可能であるハードウェアを有することが望ましく、マルチビット擬似乱数を生成するために、他の擬似乱数ビット値または回路と組み合わせて使用されてもよい。擬似乱数は、セキュリティ関連のアプリケーション内等、多様な目的で有用である。擬似乱数生成器の一例は、本明細書と同じ出願人に譲渡されている、米国特許第８，２８５，７６７号に記載される。この擬似乱数生成器は、乱数ビット値の生成専用である自己完結型回路である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第８，２８５，７６７号
【発明の概要】
【課題を解決するための手段】
【０００５】
一態様から見ると、本発明は、外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する記憶回路を提供し、該データ値記憶回路は、
該ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有する、ビット値記憶回路を備え、
該ビット値記憶回路が、
（ｉ）該記憶回路が該通常モードで動作しているとき、該ビット値記憶回路は、該出力ノードで、該出力ビット値として該外部ビット値に対応する安定出力ビット値を生成し、
（ｉｉ）該記憶回路が該乱数生成モードで動作しているとき、該ビット値記憶回路は、該出力ノードで発振出力ビット値を生成し、該乱数生成モードから該通常モードへ変化しても、安定擬似乱数ビット値として該出力ビット値を残すように構成される。
【０００６】
本技法は、外部ビット値を受信および記憶するための通常モードを有する記憶回路が、擬似乱数ビット値を生成するために再使用することができる、多数の回路素子を既に含んでいることを認識する。具体的には、記憶回路の外部から受信された外部ビット値に対応する安定出力ビット値を生成するために、通常モードで動作するビット値記憶回路は、乱数生成モードも有するように適合することができる。安定出力ビット値は、受信された外部ビット値と同じであってもよく、または外部ビット値の補数であってもよい。記憶回路が通常モードで動作しているとき、外部ビット値と安定出力ビット値の間には、１対１の直接関係が存在する。通常モードにおいて、記憶回路は、外部ビット値を受信し、例えば、クロック信号の制御の下で、ビット値記憶回路ステート内に記憶し、これによって、外部ビット値を表現する安定出力ビット値の出力となる。
ビット値記憶回路は、それが発振する乱数生成モードも提供するように構成される。記憶回路が乱数生成モードから通常モードに切り替えられるとき、出力ビット値は、安定擬似乱数ビット値として形成され、例えば、発振ビット値の最終ビット値が、その発振サイクル内で有効無作為に位置付けられた位相で捕獲される。
【０００７】
ビット値記憶回路は、多種多様な方式で形成することができる。いくつかの実施形態において、ビット値記憶回路は、複数のシリアル接続されたインバータから形成されたインバータチェーンを備え、このチェーンに沿って第１の位置に位置する入力ノードと、このチェーンに沿って第２の位置に位置する出力ノードとを含む。そのようなインバータチェーンは、安定ビット値を記憶するために使用することができる信号フィードバックを提供することに非常に適している。
【０００８】
いくつかの実施形態において、マルチプレクサがインバータチェーンに配置され、記憶回路が通常モードで動作しているときの偶数のインバータを含むことから、記憶回路が乱数生成モードで動作しているときの奇数のインバータを含むように、チェーン周囲のフィードバック経路を切り替えるように構成される。チェーンから奇数のインバータが選択されているとき、自励発振器が形成され、これが高周波数で発振する。
【０００９】
チェーンの中のインバータの数は変動できることが理解されるであろう。インバータの数が小さい奇数であると、高周波数リング発振器が形成される。チェーンで３つのインバータが使用される場合、これは高周波数を有し、発振が任意の位相で停止したときに、擬似乱数ビット値を生成することに非常に適する。この形式は、通常モード中にフィードバック経路を提供するために使用することができる２つのインバータを採用するチェーンに比べて、相対的に低量の追加のリソースを使用する。
【００１０】
記憶回路は多様多種の形式を有し得るが、一例示的形式には、ビット値記憶回路がスレーブステージを備える、マスタスレーブラッチがあり、記憶回路は、伝送ゲートを介して、スレーブステージの入力ノードに連結されたマスタステージをさらに備える。そのようなマスタスレーブラッチは、集積回路内で一般的であり、これらのうちの１つ以上は、本技法を使用して乱数生成器として機能するように適合されてもよい。これらの乱数生成器は、これらの動作の検出をより困難な状態にするように、および生成されるあらゆる乱数と関連する安全性を向上するように、回路を通じて分散することができる。
【００１１】
マスタスレーブラッチの状況において、伝送ゲートは、クロック信号によって制御され、乱数生成モードは、伝送ゲートがマスタステージからスレーブステージへの信号回路をブロックしているとき、スレーブステージ内で便利にサポートされてもよい。
【００１２】
伝送ゲートがマスタステージからスレーブステージへの信号経路をブロックしているとき、インバータチェーン内のインバータステージの数を切り替えるために使用されたマルチプレクサは、通常モードと乱数生成モードとの間でスレーブステージを切り替えるために制御することができる。
【００１３】
本技法の信号記憶回路は、記憶回路から安定擬似乱数ビット値を受信し、未処理の擬似乱数信号値よりも経時的により均等に分布された信号値を含む、ホワイトニングされた擬似乱数信号を生成するために、この擬似乱数ビットレートに応じて処理を実施する信号ホワイトニング回路を含む、データを処理するための装置内で使用するために非常に適している。ある程度の乱数度を有する信号を取得し、より均等な分布の乱数度を有する信号を生成することができるホワイトニング回路は、記憶回路によって生成された擬似乱数ビット値の有用度を高める際に有用である。
【００１４】
いくつかの例示的実装では、ホワイトニング回路内に通常モードおよび乱数生成モードの両方を有する記憶回路のうちの１つ以上を埋め込んだ。このような埋め込み型記憶回路は、その後ホワイトニングされる乱数をホワイトニング回路に有効にシードしてもよい。埋め込み型記憶回路は、ホワイトニング回路のためのエントロピー源を提供する。
【００１５】
ホワイトニング回路の１つの有用な形式は、レジスタステージのうちの１つ以上が、本明細書に記載されるような通常モードと乱数生成モードとを有する記憶回路を備えてもよい、線形フィードバックシフトレジスタである。
【００１６】
別の態様から見ると、本発明は、外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する記憶回路を提供し、該データ値記憶回路は、
ビット値を記憶するため、および該ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有するためのビット値記憶手段を備え、
該ビット値記憶手段が、
（ｉ）該記憶回路が該通常モードで動作しているとき、該ビット値記憶手段は、該出力ノードで、該出力ビット値として該外部ビット値に対応する安定した出力ビット値を生成し、
（ｉｉ）該記憶回路が該乱数生成モードで動作しているとき、該ビット値記憶手段は、該出力ノードで発振出力ビット値を生成し、該乱数生成モードから該通常モードへ変化しても、安定擬似乱数ビット値として該出力ビット値を残すように構成される。
【００１７】
さらなる態様から見ると、本発明は、外部ビット値を受信および記憶するための通常モードと、乱数生成モードとを有する記憶回路を動作させる方法を提供し、該方法は、
該ビット値記憶回路の外部から入力ビット値を受信するための入力ノードと、出力ビット値を出力するための出力ノードとを有する、ビット値記憶回路内にビット値を記憶するステップと、
該記憶回路が該通常モードで動作しているとき、該出力ノードで、該出力ビット値として該外部ビット値に対応する安定出力ビット値を生成するステップと、
該記憶回路が該乱数生成モードで動作しているとき、該乱数生成モードから該通常モードへと変化は、安定擬似乱数ビット値として該出力ビット値を残すように、該出力ノードで、発振出力ビット値を生成するステップと、を含む。
【００１８】
本発明の上記および他の目的、特徴、および利点は、添付の図面を参照して一読される、例示的実施形態の以下の詳細説明から明らかであろう。
【図面の簡単な説明】
【００１９】
【図１】通常モードと乱数生成モードとを備える記憶回路を模式的に示す。
【図２】擬似乱数ビット値の生成を助けるために使用されてもよい、そのクロックエッジ内にジッタを含むクロック信号を模式的に示す。
【図３】図１の回路のための多様な制御信号を示す真理値表である。
【図４】通常モードで動作する記憶回路を模式的に示す。
【図５】乱数生成モードで動作する記憶回路を模式的に示す。
【図６】その中に埋め込まれた、乱数生成モードを備える複数の記憶回路を有する線形フィードバックシフトレジスタの形式のホワイトニング回路を含む、データを処理するための装置を模式的に示す。
【図７】乱数生成モードを有するトランスペアレントラッチの形式の別の例示的記憶回路を模式的に示す。
【発明を実施するための形態】
【００２０】
図１は、マスタスレーブラッチの形式の記憶回路２を模式的に示す。マスタスレーブラッチは、伝送ゲート８によって、スレーブステージ６から分離されるマスタステージ４を含む。スレーブステージ６は、モード選択信号ＲＧＥＮに基づいて、通常モードおよび乱数生成モード両方で動作する、ビット値記憶回路である。スレーブステージ６は、３つのインバータ１０、１２、１４から形成されるインバータチェーンを含む。伝送ゲート１６、１８から形成されるマルチプレクサは、スレーブステージ６の入力ノード２０に印加される、インバータ１４からの出力、またはインバータ１２からの出力のいずれかを選択するように機能する。
【００２１】
マルチプレクサ１６、１８が、入力ノード２０に入力するためにインバータ１４から出力を選択すると、インバータチェーンの奇数のインバータ（すなわち、３つ）１０、１２、１４が存在し、したがって、リング発振器が形成され、出力ビット値が出力ノード２２で発振する。この発振は、電源ノイズ等の因子として完全に安定せず、ショットノイズがインバータ１０、１２，１４の動作に影響を与える。
【００２２】
マルチプレクサ１６、１８が、入力ノード２０に入力するためにインバータ１２の出力を選択すると、インバータチェーンの偶数のインバータ（すなわち、２つ）１０，１２が存在し、したがって、入力ノード２０からの入力ビット値の反転に対応して、安定出力ビット値が入力ノード２２で生成される。
【００２３】
記憶回路２が、モード信号ＲＧＥＮによって乱数生成モードの動作から通常モードに切り替えられると、出力ノード２２の出力信号値は、発振サイクル内のその現在値で有効にフリーズする。信号値が、その高レベルと低レベルとの中間である場合、通常モードの間にインバータ１０、１２のフィードバックの作用の下で、これらのレベルのうちの１つに落ち着くことが理解されるであろう。ノイズはまた、モード信号ＲＧＥＮの切り替えの際にも存在し、これは、記憶回路２が乱数生成モードから通常モードに切り替わるとき、出力ノード２２から出力された擬似乱数ビット値の乱数度に寄与することに役立つ。
【００２４】
マスタステージ４は同様に、インバータチェーンから形成されてもよいが、この場合、典型的に、入力マルチプレクサ２４を介して、外部信号ＤＩＮからマスタステージ４内へ捕獲された信号値を維持するように安定フィードバックを提供するために機能する２つのインバータだけを含む。この例示的実施形態の入力マルチプレクサ２４はまた、スキャン可能信号ＳＥの制御の下でシリアルスキャン経路ＳＩを含むが、そのようなスキャン機能性は完全に任意選択であることが理解されるであろう。
【００２５】
図２は、乱数生成モードの間にインバータチェーン１０、１２、１４によって形成された自励リング発振器に影響を与える多様な因子に応じて、発振中の出力モード２２からの出力がどのように変動し得るかを示す信号図である。基板ノイズ、電源ノイズ、ドリフト、ならびに温度変動等の因子は、有効に無作為のサイクルからサイクルへのジッタとなり、次いで、出力ビット値がサンプルされるとき、安定擬似乱数ビット値を生じる、出力ビット値の位相ノイズになり得る。
【００２６】
図３は、クロック信号ＣＬＫおよびモード信号ＲＧＥＮの制御の下での記憶回路２の動作を示す真理値表である。クロック信号が低く、モード信号が高い場合、記憶回路２は、乱数生成モードで動作し、リング発振器１０、１２、１４は自励する。クロック信号ＣＬＫが高い場合、またはクロック信号が低く、かつモード信号も低い場合、記憶回路２は、マスタスレーブラッチが、外部信号ＤＩＮを受信し、その信号をビット記憶回路（スレーブステージ６）に記憶してから、次いで、その出力を信号するように、通常モードで動作する。クロック信号が高い場合、動作は、モード信号の信号レベルに関係なく、通常モードである。
【００２７】
図４は、通常モードの記憶回路２の動作を模式的に示す。通常モードにおいて、伝送ゲート１６は、ブロックされたままであるので、発振につながる、奇数のインバータを備えるインバータのフィードバックチェーンが存在しない。伝送ゲート８がブロックされているとき、伝送ゲート１８が開き、この場合、インバータ１０、１２は、マルチプレクサ２４を通じて、ならびにマスタステージ４および伝送ゲート８を介して、入力ノード２０に入力される外部ビット値ＤＩＮに基づいて、出力ノード２２から安定出力ビット値を生成するように、フィードバックを提供する。伝送ゲート８が開くと、伝送ゲート１６が閉じるので、インバータ１２を介する出力ノード２２からのフィードバック経路がブロックされ、したがって、マスタステージ４は、入力ノード２０で入力ビット値に変化を課すことができる。
【００２８】
図５は、乱数生成モード中の記憶回路２の動作を模式的に示す。乱数生成モードにおいて、伝送ゲート８がブロックされ、伝送ゲート１８が開き、伝送ゲート１６が閉じる。インバータ１０、１２、１４は、奇数のインバータを含むインバータチェーンを形成し、したがって、自励リング発振器を提供するので、出力ノード２２で信号が発振する。通常モードに戻ると、伝送ゲート１８がブロックされるので、発振サイクルに対して位相内で有効無作為に選択される、発振サイクルの時点で発振が消失する。このように、フリーズステートを表現する、出力ノード２２で形成された安定擬似乱数ビット値は、乱数値を有することになる。
【００２９】
図１、４、および５に示されるように、伝送ゲート８は、クロック信号、ＤＣＬＫ、！ＤＣＬＫによって制御される。シリアルチェーンインバータ長を選択するようにマルチプレクサとして機能する伝送ゲート１６、１８は、信号Ｇ１、！Ｇ１、Ｇ２、および！Ｇ２によって制御され、これらはそれ自体、クロック信号！ＤＣＬＫと、モード信号ＲＧＥＮと、モード信号！ＲＧＥＮの反転とから派生する。
【００３０】
図１、４、および５のマスタスレーブラッチ２は、
スレーブステージ６の外部から入力ビット値を受信するための入力ノード２０と、出力ビット値を出力するための出力ノード２２とを有するスレーブステージ６内にビット値を記憶し、
該マスタスレーブラッチ２が通常モードで動作しているとき、出力ノード２２で、出力ビットとして外部ビット値ＤＩＮに対応する安定出力ビット値を生成し、
該マスタスレーブラッチ２が乱数生成モードで動作しているとき、出力ノード２２で、乱数生成モードから通常モードへ変化しても、安定擬似乱数ビット値として出力ビット値を残すように、発振出力ビット値を生成する方法に従って動作する。
【００３１】
図６は、線形フィードバックシフトレジスタ２８の形式のホワイトニング回路を含む集積回路２６のように、データを処理するための装置を模式的に示す。線形フィードバックシフトレジスタはそれ自体、この例において、図１に示される形式の８つのマスタスレーブラッチＭＳＬから形成される。これらのマスタスレーブラッチの選択されたラッチからの出力は、論理組み合わせ回路３０に入力され、論理の組み合わせ対象となり、クロック信号ｃｌｋによってクロック発振されるシフトレジスタにフィードバック信号を生成する。線形フィードバックシフトレジスタ２８は、図１のマスタスレーブラッチを使用して、マルチビット擬似乱数をシードすることができる。具体的には、モード信号ｒｇｅｎは、マスタスレーブラッチＭＳＬの各々を、それが発振する乱数生成モードに切り替えるように印加されてもよい。スイッチが通常モードに戻ると、擬似乱数ビット値は、マスタスレーブラッチＭＳＬの各々に捕獲される。個別のマスタスレーブラッチに適用される形式および印加されるノイズにおける差は、捕獲する擬似乱数ビット値の間にほとんど相関関係が存在しないことを意味し、したがって、線形フィードバックシフトレジスタのシードは、有効な擬似乱数を用いて行われる。
【００３２】
マスタスレーブラッチによる擬似乱数ビット値の生成に何らかの歪みが存在する場合、乱数は「ホワイト」ではない、すなわち、可能なビット値に対する均等な分布を有さない。線形フィードバックシフトレジスタ２８の動作は、信号値のより均等な分布を有するように、そのような擬似乱数信号を迅速にホワイトニングする。線形フィードバックシフトレジスタ２８内に埋め込まれたマスタスレーブラッチは、ホワイトニング回路に擬似乱数をシードする、ホワイトニング回路のためのエントロピー源を提供する。
【００３３】
図７は、本技法を採用してもよい、記憶回路３２のさらなる例示的な実施形態である。この例は、伝送ゲート３２およびビット値記憶回路３６から形成されるトランスペアレントラッチである。ビット値記憶回路３６は、インバータチェーンとして形成された３つのインバータ３８、４０、４２を備える。モード信号ｒｇｅｎの制御下のマルチプレクサ４４は、入力ノード４６に入力するために、第２のインバータ４０または第３のインバータ４２いずれかからの出力を選択する。インバータ３８は、入力ノード４６の入力ビット値に基づいて、出力ノード４８上で出力ビット値を駆動する。
【００３４】
通常モードにおいて、インバータ４４は、入力ノード４６に入力するために、インバータ４０の出力を選択する。伝送ゲート３４を経由して受信された外部ビット値信号は、入力ノード４６で現在保持されているどのような値をもオーバーライトし、新しい値を出力ノード４８に強制してもよい。第２のインバータ４０を通過するフィードバック経路は、そのようなオーバーライトを促進するために一時的に中断することができる。乱数生成モードにおいて、マルチプレクサ４４は、入力ノード４６に入力するために、インバータ４２からの出力を選択する。乱数生成モードのインバータチェーン３８、４０、４２は、出力ビット値が出力ノード４８で発振するように、自励リング発振器を形成する。乱数生成モードから通常モードに戻ると、安定擬似乱数ビット値が捕獲され、出力ノード４８から出力される。
【００３５】
本発明の例示的実施形態は、本明細書において、添付の図面を参照して詳細を記載したが、本発明はそれらの正確な実施形態に限定されないこと、および添付の請求項によって定義される本発明の範囲および精神から逸脱することなく、当業者によってその中に多様な変更および変形が有効であり得ることを理解されたい。
【図１】
2014102833.tif 000003
【図２】
2014102833.tif 000004
【図３】
2014102833.tif 000005
【図４】
2014102833.tif 000006
【図５】
2014102833.tif 000007
【図６】
2014102833.tif 000008
【図７】
2014102833.tif 000009
【手続補正書】
【提出日】平成25年12月12日(2013.12.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図２は、乱数生成モードの間にインバータチェーン１０、１２、１４によって形成された自励リング発振器に影響を与える多様な因子に応じて、発振中の出力ノード２２からの出力がどのように変動し得るかを示す信号図である。基板ノイズ、電源ノイズ、ドリフト、ならびに温度変動等の因子は、有効に無作為のサイクルからサイクルへのジッタとなり、次いで、出力ビット値がサンプルされるとき、安定擬似乱数ビット値を生じる、出力ビット値の位相ノイズになり得る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図４は、通常モードの記憶回路２の動作を模式的に示す。通常モードにおいて、伝送ゲート１８は、ブロックされたままであるので、発振につながる、奇数のインバータを備えるインバータのフィードバックチェーンが存在しない。伝送ゲート８がブロックされているとき、伝送ゲート１６が開き、この場合、インバータ１０、１２は、マルチプレクサ２４を通じて、ならびにマスタステージ４および伝送ゲート８を介して、入力ノード２０に入力される外部ビット値ＤＩＮに基づいて、出力ノード２２から安定出力ビット値を生成するように、フィードバックを提供する。伝送ゲート８が開くと、伝送ゲート１６が閉じるので、インバータ１２を介する出力ノード２２からのフィードバック経路がブロックされ、したがって、マスタステージ４は、入力ノード２０で入力ビット値に変化を課すことができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
図７は、本技法を採用してもよい、記憶回路３２のさらなる例示的な実施形態である。この例は、伝送ゲート３４およびビット値記憶回路３６から形成されるトランスペアレントラッチである。ビット値記憶回路３６は、インバータチェーンとして形成された３つのインバータ３８、４０、４２を備える。モード信号ｒｇｅｎの制御下のマルチプレクサ４４は、入力ノード４６に入力するために、第２のインバータ４０または第３のインバータ４２いずれかからの出力を選択する。インバータ３８は、入力ノード４６の入力ビット値に基づいて、出力ノード４８上で出力ビット値を駆動する。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
前記マスタステージから前記スレーブステージへの信号値の伝送が、前記伝送ゲートに印加されるクロック信号によって制御され、前記伝送ゲートが、前記乱数生成モードの間に前記マスタステージから前記スレーブステージへ信号値を伝送しないように、ブロック信号レベルを有する前記クロック信号によって制御される、請求項６に記載の記憶回路。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2014102833.tif 000010
【外国語明細書】
2014102833000001.pdf