(57)【要約】【課題】読出しデータ値の判定を高精度で行なうことができる不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法を提供する。【解決手段】  メモリセルから記憶電位を読み出した後に当該メモリセルに参照電位を書込み、当該記憶電位と、当該メモリセルより読み出した当該参照電位と、を比較することによりデータの読出しを行う半導体記憶装置において、当該記憶電位に応じて容量値が変化する容量素子と、当該容量素子にオフセット指令信号を供給するオフセット指令信号供給部と、を具備する。【選択図】図１
2014207032.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルから記憶電位を読み出した後に前記メモリセルに参照電位を書込み、前記記憶電位と、前記メモリセルより読み出した前記参照電位と、を比較することによりデータの読出しを行う不揮発性半導体記憶装置であって、
前記記憶電位に応じて容量値が変化する第１の容量素子と、
前記第1の容量素子にオフセット指令信号を供給するオフセット指令信号供給部と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記記憶電位は前記第１の容量素子の一方の端子に印加され、前記オフセット指令信号の電位は前記第1の容量素子の他方の端子に印加され、前記第1の容量素子は前記端子間の電位差に応じた容量値を呈し、
前記オフセット指令信号の電位は、
前記メモリセルからの前記記憶電位の読出し時における第１指令電位から前記記憶電位と前記参照電位との比較時における第２指令電位に遷移し、
前記記憶電位が第１記憶電位のときに前記第１記憶電位と前記第１指令電位との間に生じる電位差と、前記第１記憶電位と前記第２指令電位との間に生じる電位差との間の範囲である第１電位差範囲内における前記第１の容量素子の総容量値が、
前記記憶電位が前記第１の電位より低い第２記憶電位のときに前記第２記憶電位と前記第１指令電位との間に生じる電位差と、前記第２記憶電位と前記第２指令電位との間に生じる電位差との間の範囲である第２電位差範囲内における前記第１の容量素子の総容量値より小さくなるように設定されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１電位差範囲においては前記第1の容量素子の空乏領域の占める割合が前記第1の容量素子の蓄積領域の占める割合よりも大きく、前記第２電位差範囲においては前記蓄積領域の占める割合が前記空乏領域の占める割合よりも大きいことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第２電位差範囲において前記蓄積領域が占める割合は、前記第１電位差範囲において前記蓄積領域が占める割合よりも大きいことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記記憶電位と前記参照電位の比較時に、
前記第２指令電位を前記第２記憶電位より低い電位に遷移させ、
前記記憶電位を変化させることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記オフセット指令信号供給部は、
前記第1の容量素子に接続される第2の容量素子と、
前記第2の容量素子に接続される信号供給部と、
を具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルからの前記記憶電位の読出し時に、前記第1の容量素子の第1の端子と、前記第2の容量素子の一方の端子と、の接続点にオフセット指令電位が印加され、
前記オフセット指令電位が印加される前記第１の容量素子の前記第１の端子と、前記記憶電位が印加される前記第１の容量素子の第２の端子と、の間の電位差が、
前記記憶電位が前記第１記憶電位のときには空乏領域に対応する電位差となり、
前記記憶電位が前記第２記憶電位のときには蓄積領域に対応する電位差となるように設定されていることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記オフセット指令電位を、
前記記憶電位と前記参照電位の比較時に、
前記第２記憶電位より低い電位に遷移させ、
前記記憶電位を変化させることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１の容量素子が、
MOSキャパシタであることを特徴とする、
請求項１から８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
メモリセルから読み出した記憶電位と、参照電位とを比較することにより、データの読出しを行う不揮発性半導体記憶装置であって、
前記記憶電位に依存して容量値が変化する容量素子と、
前記容量素子にオフセット指令電位を供給するオフセット指令信号供給部と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項１１】
第１の電位または第１の電位より低い第２の電位を記憶電位としてメモリセルから読出す自己参照方法の不揮発性半導体記憶装置であって、
第１の端子と第２の端子を備え、前記第１の端子と前記第２の端子との間の電位差の増加に応じて容量値が増加する容量素子と、
前記第１の端子に前記メモリセルの前記記憶電位を印加する手段と、
前記第２の端子に印加された電位を前記第１の電位より高い電位から前記第２の電位より低い電位に変化させる手段と、
を具備し、前記メモリセルより読み出される前記記憶電位の前記第１の電位と前記第２の電位との間の電位差を拡大することを特徴とする不揮発性半導体記憶装置。
【請求項１２】
第１の電位または第１の電位より低い第２の電位を記憶電位としてメモリセルから読出す自己参照方法の不揮発性半導体記憶装置であって、
第１の端子と第２の端子を備え、前記第１の端子と前記第２の端子との間の電位差の減少に応じて容量値が増加する容量素子と、
前記第１の端子に前記メモリセルの前記記憶電位を印加する手段と、
前記第２の端子に印加された電位を前記第２の電位より低い電位をもつ第３の電位から、前記第３の電位より低い第４の電位に変化させる手段と、
を具備し、前記メモリセルより読み出される前記記憶電位の前記第１の電位と前記第２の電位との間の電位差を拡大することを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記メモリセルが、
強誘電体キャパシタを有することを特徴とする、
請求項１から１２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１４】
メモリセルからの出力電位を読出し電位として保持する読出し電位保持ステップと、
前記読出し電位を降下させてオフセット電位を得る電位降下ステップと、
参照電位を保持する参照電位保持ステップと、
前記オフセット電位と前記参照電位とを比較する電位比較ステップとを含み、
前記電位降下ステップにおいて、前記読出し電位の電位に応じて変化する容量素子の容量値に応じて前記読出し電位の降下量を異ならせることを特徴とする不揮発性記憶装置データ読出し方法。
【請求項１５】
前記参照電位が、
前記読み出し電位保持ステップで前記読出し電位を記録した前記メモリセルより読み出されることを特徴とする請求項１４に記載の不揮発性記憶装置データ読出し方法。
【請求項１６】
前記電位降下ステップにおいては、オフセット指令信号により前記容量値を降下させることを特徴とする請求項１４に記載の不揮発性記憶装置データ読出し方法。
【請求項１７】
前記メモリセルが、
強誘電体キャパシタを有することを特徴とする、
請求項１４から１６のいずれか１項に記載の不揮発性記憶装置データ読出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを用いてデータを読み書きする不揮発性半導体記憶装置、及びメモリセルに記憶されているデータを読み出す不揮発性記憶装置データ読出し方法に関する。
【背景技術】
【０００２】
一般に、１トランジスタ１キャパシタ（１Ｔ１Ｃ）型のメモリセルを用いた不揮発性半導体メモリにおいてデータを読み出すときには、読み出しデータの論理値が”０”であるか”１”であるかを判定するための参照電位をメモリ内で生成する。参照電位の生成方法としては、いわゆるダミーセルを用いる方法と、データ読み出し対象のメモリセル（以下、読出しセルと称する）自体を用いる方法（以下、自己参照方法と称する）が知られている。ダミーセルを用いる方法の場合、例えばダミーセルと読出しセルへのアクセス頻度の違い等によってこれら両セルの特性が経時的に互いに解離して、読出しデータ値の判定精度が低下するおそれがある。これに対して、自己参照方法の場合、読出しセル自体を用いて参照電位を生成するので、経時的な特性変動があったとしても、読出しデータ値の判定精度を高く保つことができるという利点がある。
【０００３】
例えば特許文献１には、自己参照方法を用いて読出しデータ値の判定を行なうメモリ装置が開示されている。当該装置においては、最初に１つのセルから記憶データを読み出してこれにオフセットを加えて読出電圧とし、次に当該１つのセルからデータを再度読み出してこれを参照電圧とする。そして、読出電圧と参照電圧とを比較して、最初に読み出した記憶データの論理値が”０”であるか”１”を判定する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１９１２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１のメモリ装置におけるオフセット量は、ビット線の配線容量によって定まるものであり、読出しデータの論理値が”０”の場合と”１”の場合とで同一となる。それ故、読出しデータの論理値が”０”のときの電圧レベルと”１”のときの電圧レベルとの間の差が小さい場合には、参照電圧との比較による論理値判定の精度が低下してしまうという問題があった。
【０００６】
本発明は上記した如き問題点に鑑みてなされたものであって、読出しデータ値の判定を高精度で行なうことができる不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による不揮発性半導体記憶装置は、メモリセルから記憶電位を読み出した後に前記メモリセルに参照電位を書込み、前記記憶電位と、前記メモリセルより読み出した前記参照電位と、を比較することによりデータの読出しを行う不揮発性半導体記憶装置であって、前記記憶電位に応じて容量値が変化する第１の容量素子と、前記第１の容量素子にオフセット指令信号を供給するオフセット指令信号供給部と、を具備することを特徴とする。
【０００８】
また、本発明による不揮発性半導体記憶装置は、メモリセルから読み出した記憶電位と、参照電位とを比較することにより、データの読出しを行う不揮発性半導体記憶装置であって、前記記憶電位に依存して容量値が変化する容量素子と、前記容量素子にオフセット指令電位を供給するオフセット指令信号供給部と、を具備することを特徴とする。
【０００９】
また、本発明による不揮発性半導体記憶装置は、第１の電位または第１の電位より低い第２の電位を記憶電位としてメモリセルから読出す自己参照方法の不揮発性半導体記憶装置であって、第１の端子と第２の端子を備え、前記第１の端子と前記第２の端子との間の電位差の増加に応じて容量値が増加する容量素子と、前記第１の端子に前記メモリセルの前記記憶電位を印加する手段と、前記第２の端子に印加された電位を前記第１の電位より高い電位から前記第２の電位より低い電位に変化させる手段と、を具備し、前記メモリセルより読み出される前記記憶電位の前記第１の電位と前記第２の電位との間の電位差を拡大することを特徴とする。
【００１０】
また、本発明による不揮発性半導体記憶装置は、第１の電位または第１の電位より低い第２の電位を記憶電位としてメモリセルから読出す自己参照方法の不揮発性半導体記憶装置であって、第１の端子と第２の端子を備え、前記第１の端子と前記第２の端子との間の電位差の減少に応じて容量値が増加する容量素子と、前記第１の端子に前記メモリセルの前記記憶電位を印加する手段と、前記第２の端子に印加された電位を前記第２の電位より低い電位をもつ第３の電位から、前記第３の電位より低い第４の電位に変化させる手段と、を具備し、前記メモリセルより読み出される前記記憶電位の前記第１の電位と前記第２の電位との間の電位差を拡大することを特徴とする。
【００１１】
また、本発明による不揮発性記憶装置データ読出し方法は、メモリセルからの出力電位を読出し電位として保持する読出し電位保持ステップと、前記読出し電位を降下させてオフセット電位を得る電位降下ステップと、参照電位を保持する参照電位保持ステップと、前記オフセット電位と前記参照電位とを比較する電位比較ステップとを含み、前記電位降下ステップにおいて、前記読出し電位の電位に応じて変化する容量素子の容量値に応じて前記読出し電位の降下量を異ならせることを特徴とする。
【発明の効果】
【００１２】
本発明による不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法によれば、読出しデータ値の判定を高精度で行なうことができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施例である不揮発性半導体記憶装置（以下、メモリ装置と称する）の構成を示すブロック図である。
【図２】データ読出し時の信号変化を示すタイムチャートである。
【図３】読出しデータ値毎の電位差と容量との関係を示す図である。
【図４】記憶データ値に応じた読出し電位を示すタイムチャートである。
【図５】第２の実施例であるメモリ装置の構成を示すブロック図である。
【図６】データ読出し時の信号変化を示すタイムチャートである。
【図７】読出しデータ値毎の電位差と容量との関係を示す図である。
【図８】第１の変形例における読出しデータ値毎の電位差と容量との関係を示す図である。
【図９】第２の変形例における読出しデータ値毎の電位差と容量との関係を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１５】
＜第１の実施例＞
図１には、本実施例であるメモリ装置１Ａの構成が示されている。
【００１６】
メモリセルＭ０は、セル容量２とセルトランジスタ３とからなる。セル容量２の一端はプレート線９に接続され、プレート線９上の信号ＰＬ０が供給される。セル容量２の他端はセルトランジスタ３のドレインに接続されている。セルトランジスタ３のソースは、互いに隣接する一対のビット線７１及び８１のうちの一方のビット線７１に接続されている。メモリセルＭ１は、セル容量４とセルトランジスタ５とからなる。セル容量４の一端はプレート線１０に接続され、プレート線１０上の信号ＰＬ１が供給される。セル容量４の他端はセルトランジスタ５のドレインに接続されている。セルトランジスタ５のソースは他方のビット線８１に接続されている。セルトランジスタ３及び５の各々のゲートは共通のワード線６に接続されている。当該ゲートの各々には、ワード線６上のメモリ選択信号ＷＬ０が供給される。セル容量２及び４の各々は、例えば強誘電体キャパシタである。セルトランジスタ３及び５の各々は、例えばＮＭＯＳトランジスタである。以下、ワード線６と、プレート線9及び１０とをまとめて選択線群と称する。選択線群はビット線７１及び８１と交叉している。メモリセルＭ１及びＭ２は、その交叉位置に配置されている。
【００１７】
プリチャージトランジスタ１１のソースはビット線７１に接続されており、ドレインは例えば接地電位等の書込み電位に接続されており、ゲートにはプリチャージ信号ＥＱ０が入力される。プリチャージトランジスタ１２のソースはビット線８１に接続されており、ドレインは例えば接地電位等の書込み電位に接続されており、ゲートにはプリチャージ信号ＥＱ１が入力される。プリチャージトランジスタ１１及び１２の各々は、例えばＮＭＯＳトランジスタである。プリチャージトランジスタ１１は、プリチャージ信号ＥＱ０に応じてビット線７１と接地電位等の書込み電位との間を選択的に接続状態又は開放状態とするスイッチとして動作する。プリチャージトランジスタ１１がオン状態であり、且つプレート線９に信号ＰＬ０が印加され、ワード線６上のメモリ選択信号ＷＬ０によりメモリセルＭ０が選択されたときに、メモリセルＭ０に例えば論理値”０”などの参照データが書き込まれる。同様に、プリチャージトランジスタ１２は、プリチャージ信号ＥＱ１に応じてビット線８１と接地電位等の書込み電位との間を選択的に接続状態又は開放状態とするスイッチとして動作する。プリチャージトランジスタ１２がオン状態であり、且つプレート線１０に信号ＰＬ１が印加され、ワード線６上のメモリ選択信号ＷＬ０によりメモリセルＭ１が選択されたときに、メモリセルＭ１に例えば論理値”０”などの参照データが書き込まれる。
【００１８】
ビット線７１は、スイッチ（以下、「ＳＷ」と表記する）１３を介して電位保持線７２と接続されている。ビット線８１は、ＳＷ１６を介して電位保持線８２と接続されている。ＳＷ１４の一端はビット線７１に接続され、他端は電位保持線８２に接続されている。ＳＷ１５の一端は電位保持線７２に接続され、他端はビット線８１に接続されている。ＳＷ１３〜１６の各々は、開閉信号（図示せず。ビット線選択信号とも称する）に応じてオンオフする。ＳＷ１３〜１６の各々は、開閉信号に応じて、ビット線７１及び８１のうちの一方と電位保持線７２及び８２のうちの一方とを選択的に接続する接続スイッチということもできる。
【００１９】
センスアンプ１７は、一方の端子に接続された電位保持線７２の電位と、他方の端子に接続された電位保持線８２の電位との差を増幅する。電位保持線７２の電位は、寄生容量２０によって維持される。電位保持線８２の電位は、寄生容量１９によって維持される。
【００２０】
容量素子２１が電位保持線７２に接続されている。以下、容量素子２１がＮＭＯＳトランジスタである場合の例について説明する。トランジスタ２１のソースとドレインとは互いに接続されており、且つ電位保持線７２に接続されている。トランジスタ２１は、ＭＯＳ容量素子として機能する。トランジスタ２１のゲートにはインバータ２２からの出力であるオフセット指令電位ＡＤａが印加される。インバータ２２の入力にはオフセット指令信号ｓｉｇ０が入力される。トランジスタ２１の呈する容量値は、電位保持線７２上の電位に応じて変化する。
【００２１】
電位保持線７２の側に存在するトータルの容量値と、電位保持線８２の側に存在するトータルの容量値とを揃えるために容量素子４０を設けることが望ましい。容量素子４０の一端は電位保持線８２に接続されており、他端には接地電位ＶＳＳが入力される。容量素子４０の容量値はトランジスタ２１の呈する容量値と同一又は略同一とすることが望ましい。容量素子４０は例えば、ソースとドレインとが電位保持線８２に接続され、ゲートに接地電位ＶＳＳが入力されるＮＭＯＳトランジスタである。
【００２２】
オフセット指令信号供給部５０は、オフセット指令信号を生成し、これを容量素子２１を介して電位保持線７２に供給する。オフセット指令信号は、ＳＷ１３〜１６のオンオフタイミングとの関係で適当なタイミングにより供給される。
【００２３】
以下、図２を参照しつつ、メモリ装置１Ａのデータ読出し動作について説明する。
【００２４】
初期状態において、ＳＷ１３はオン状態であり、ＳＷ１４はオフ状態である。
【００２５】
先ず、メモリ選択信号ＷＬ０の信号レベルを”Ｈ”として、メモリセルＭ０を選択する。
【００２６】
次に、時刻Ｔ０において、信号ＰＬ０の信号レベルを”Ｈ”とし、メモリセルＭ０に記憶されているデータを読み出す。電位保持線７２の電位ＢＬＳＡは、メモリセルＭ０から読み出されたデータ値に応じた記憶電位により定まる。図２においては、読み出されたデータ値が”０”である場合の電位ＢＬＳＡを電位Ｂ０、データ値が”１”である場合の電位ＢＬＳＡを電位Ｂ１として示している。電位ＢＬＳＡは、時刻Ｔ１の時点から寄生容量２０が充電されるに従って上昇する。以下、当該読み出しを「最初の読出し」と称する。
【００２７】
次に、時刻Ｔ１において、ＳＷ１開閉信号の信号レベルを”Ｌ”として、ＳＷ１３をオフする。ＳＷ１３がオフ状態になった後も、電位ＢＬＳＡは寄生容量２０によって維持される。
【００２８】
次に、時刻Ｔ２において、プリチャージ信号ＥＱ０の信号レベルを”Ｈ”とし、プリチャージトランジスタ１１をオンする。これにより、ビット線７１の電位がＶＳＳレベルとなり、メモリセルＭ０に論理値”０”が書き込まれる。
【００２９】
次に、時刻Ｔ３において、オフセット指令信号Ｓｉｇ０の信号レベルを”Ｈ”とする。これにより、オフセット指令電位ＡＤａは、電位ＶＣＡＰ１から電位ＶＳＳに低下する。その結果、電位ＢＬＳＡが下がる。最初に読み出されたデータ値が”０”である場合の電位Ｂ０と、データ値が”１”である場合の電位Ｂ１とでは下げ幅が異なる。降下後の電位ＢＬＳＡをオフセット電位とも称する。
【００３０】
次に、時刻Ｔ４において、ＳＷ２開閉信号の信号レベルを”Ｈ”としてＳＷ１４を開く。また、信号ＰＬ０の信号レベルを”Ｈ”とする。これにより、電位保持線８２にもデータ値”０”が読み出される。電位保持線８２の電位ＲＥＦは、メモリセルＭ０から読み出されたデータ値に応じて定まる。電位ＲＥＦは、電位Ｂ０と電位Ｂ１との間に位置し、寄生容量１９によって維持される。
【００３１】
次に、時刻Ｔ５において、ＳＷ２開閉信号の信号レベルを”Ｌ”としてＳＷ１４を閉じる。ＳＷ１４が閉じた後も、電位ＲＥＦは寄生容量１９によって維持される。
【００３２】
次に、時刻Ｔ６において、センスアンプ１７が、電位ＢＬＳＡと電位ＲＥＦとの電位差を増幅する。その結果、最初の読出しデータ値が”０”の場合には電位Ｂ０が低下し、最初の読出しデータ値が”１”の場合には電位Ｂ１が上昇する。
【００３３】
以下、図３を参照しつつ、容量素子２１の容量値について説明する。図１のように容量素子２１がトランジスタ２１からなる場合には、横軸はトランジスタ２１のゲート−ソース／ドレイン間の電位差であり、縦軸はゲート−ソース／ドレイン間の容量値である。当該電位差は、トランジスタ２１のゲートに印加されるオフセット指令電位ＡＤａと、ソース／ドレインに印加される電位ＢＬＳＡとの間の電位差である。オフセット指令電位ＡＤａは、インバータ２２に入力されるオフセット指令信号ｓｉｇ０の信号レベルによって調整される。トランジスタ２１の空乏領域においては、電位差が大きくなるにつれて容量値が増加する。一方、トランジスタ２１の蓄積領域においては、電位差が更に大きくなっても容量値はほぼ一定である。このように、電位差の大きさに対して容量値が正の勾配を有している。換言すれば、トランジスタ２１の呈する容量値は、前記記憶電位とオフセット指令電位ＡＤａに応じて変化する。
【００３４】
読出しデータ値が”１”のときの電位ＢＬＳＡ（図２の電位Ｂ１）は、読出しデータ値が”０”のときの電位ＢＬＳＡ（図２の電位Ｂ０）よりも高い。電位ＢＬＳＡ降下前におけるトランジスタ２１のゲートへの印加オフセット指令電位ＡＤａは、電位Ｂ１よりも更に高くなるように設定されている。その結果、読出しデータ値が”０”のときのゲート−ソース／ドレイン間の電位差は、読出しデータ値が”１”のときのゲート−ソース／ドレイン間の電位差よりも大きくなる。電位ＢＬＳＡ降下後、メモリセルＭ０から最初に読み出されたデータ値（”０”又は”１”）に応じた電位が保持される側の電位保持線７２の電位が安定するまでには、電位保持線７２に接続された容量素子２１に電荷が蓄積される必要がある。上記のような電位差の関係から、読出しデータ値が”０”のときに蓄積される電荷の総量（以下、総容量値と記す）は、読出しデータ値が”１”のときの当該総容量値よりも大きくなる。
【００３５】
詳細には、読出しデータ値が”０”のときには、区間Ｄ０ａ内に相当する電荷が蓄積される。換言すれば、読出しデータ値が”０”のときには、トランジスタ２１は区間Ｄ０ａ内の総容量値を呈する。電位差ＶＣ０ａ＝電位ＶＣＡＰ１−電位Ｂ０である。区間Ｄ０ａは、電位ＶＣＡＰ１に応じて定まる。読出しデータ値が”０”のときの電位差が比較的大きいことから、区間Ｄ０ａは蓄積領域側に位置している。一方、読出しデータ値が”１”のときには、区間Ｄ１ａ内に相当する電荷が蓄積される。換言すれば、読出しデータ値が”１”のときには、トランジスタ２１は区間Ｄ１ａ内の総容量値を呈する。電位差ＶＣ１ａ＝電位ＶＣＡＰ１−電位Ｂ１である。また、区間Ｄ１ａも、電位ＶＣＡＰ１に応じて定まる。読出しデータ値が”１”のときの電位差が比較的小さいことから、区間Ｄ１ａは空乏領域側に位置している。区間Ｄ０ａ内の総容量値の方が、区間Ｄ１ａ内の総容量値よりも大きい。それ故、図２の時刻Ｔ３において電位ＢＬＳＡを降下させたときには、電位Ｂ０の降下量の方が電位Ｂ１の降下量よりも大きくなる。
【００３６】
以下、図４を参照しつつ、電位Ｂ０及びＢ１の降下量について説明する。図４のタイムチャートの縦軸は電位であり、横軸は時間である。時刻Ｔ３におけるオフセットによる電位Ｂ０の降下量ΔＶ０の方が電位Ｂ１の降下量ΔＶ１よりも大きい。換言すれば、読出しデータ値が”０”のときのオフセット量が、読出しデータ値が”１”のときのオフセット量よりも大きい。その結果、降下前の電位Ｂ０と電位Ｂ１との電位差ΔＶａよりも、降下後の電位Ｂ０と電位Ｂ１との電位差ΔＶｄの方が大きくなっている。
【００３７】
かかる動作により、降下前の電位Ｂ０と電位Ｂ１との間の電位差が小さい場合であっても、降下後の電位Ｂ０と電位Ｂ１との間の電位差を広げることができる。それ故、電位ＢＬＳＡと電位ＲＥＦの大小を比較判定したときに誤判定を低減することができる。換言すれば、最初の読出しデータ値が”０”であるか”１”であるかの判定精度を向上させることができる。
【００３８】
このように、本実施例のメモリ装置１Ａにおいては、メモリセルＭ０から最初に読み出されたデータ値（”０”又は”１”）に応じた電位ＢＬＳＡが保持される側の電位保持線７２に、当該電位に応じて容量値が変化する容量素子２１が接続されている。電位ＢＬＳＡが小さい程、容量素子２１の容量値が大きくなるように構成されている。容量素子２１は、上記実施例のようにトランジスタ２１とインバータ２２とから構成され得る。また、ＢＬＳＡ電位降下前におけるオフセット指令電位ＡＤａすなわち電位ＶＣＡＰ１は電位ＢＬＳＡよりも大きく設定される。この場合、電位ＢＬＳＡが小さい程、トランジスタ２１のゲート−ソース／ドレイン間電位差が大きくなるので、容量素子２１の総容量値も大きくなる。総容量値は、トランジスタ２１の蓄積領域から空乏層領域までの区間（図３の区間Ｄ０ａ）に含まれる容量の総量となる。一方、電位ＢＬＳＡが大きい程、トランジスタ２１のゲート−ソース／ドレイン間電位差が小さくなるので、容量素子２１の総容量値も小さくなる。総容量値は、主にトランジスタ２１の空乏層領域（図３の区間Ｄ０ａ）に含まれる容量の総量となる。それ故、最初に読み出されたデータ値が”０”のときの方が、データ値が”１”のときよりも、電位ＢＬＳＡの降下量が大きくなる。その結果、降下前の電位Ｂ０と電位Ｂ１との間の電位差が小さい場合であっても、降下後の電位Ｂ０と電位Ｂ１との間の電位差を広げることができ、最初の読出しデータ値が”０”であるか”１”であるかの判定精度を向上させることができる。
【００３９】
＜第２の実施例＞
図５には、本実施例であるメモリ装置１Ｂの構成が示されている。メモリ装置１Ｂは、オフセット指令電圧の調整手段を備えている。その他の構成は第１の実施例と同様である。
【００４０】
容量素子３１は、電位保持線７２に接続されている。以下、容量素子３１がＮＭＯＳトランジスタからなる場合について説明する。トランジスタ３１のソースとドレインとは互いに接続されて、且つ電位保持線７２に接続されている。トランジスタ３１は、ＭＯＳ容量素子として機能する。トランジスタ３１のゲートはノードｎ２に接続されている。ノードｎ２は、スイッチ３４を介してプリチャージ電位ＶＣＡＰ２に接続されている。スイッチ３４は、例えばＰＭＯＳトランジスタである。この場合、当該トランジスタのドレインがプリチャージ電位ＶＣＡＰ２に接続され、ソースがノードｎ２に接続され、ゲートに開閉信号ｓｉｇ１が入力される。また、ノードｎ２には、トランジスタ３３のゲートが接続されている。トランジスタ３３は、例えばＮＭＯＳトランジスタである。トランジスタ３３のソースとドレインとは互いに接続されて、且つインバータ３２の出力に接続されている。トランジスタ３３は、ＭＯＳ容量素子として機能する。インバータ３２の入力には信号供給部５１が出力するオフセット指令信号ｓｉｇ２が入力される。ここで、スイッチ３４、トランジスタ３３、インバータ３２そして信号供給部５１は、オフセット指令信号供給部５２を形成する。
【００４１】
以下、図６を参照しつつ、電位保持線７２の電位ＢＬＳＡの降下について説明する。時刻Ｔ２より前の状態は第１の実施例と同様とし、電位保持線７２の電位ＢＬＳＡは寄生容量２０により電位Ｖ２に維持されているとする。
【００４２】
先ず、時刻Ｔ２において、プリチャージ信号ＥＱ０の信号レベルを”Ｈ”とし、プリチャージトランジスタ１１をオンする。これにより、ビット線７１の電位がＶＳＳレベルとなり、メモリセルＭ０に論理値”０”が書き込まれる。また、時刻Ｔ２において、開閉信号ｓｉｇ１の電位を接地電位ＶＳＳからプリチャージ電位ＶＣＡＰ２に変化させ、スイッチ３４をオフする。スイッチオフ前は、ノードｎ２がプリチャージ電位ＶＣＡＰ２に固定されているが、スイッチオフによりノードｎ２の電位が変化し得る状態となる。
【００４３】
次に、時刻Ｔ３において、インバータ３２に入力されるオフセット指令信号ｓｉｇ２の電位を接地電位ＶＳＳから電位ＶＤＤに変化させる。
【００４４】
これに伴い、インバータ３２の出力に接続されているノードｎ１の電位は電位ＶＤＤから接地電位ＶＳＳに変化する。
【００４５】
このとき、ノードｎ２の電位は、プリチャージ電位ＶＣＡＰ２から”α”だけ低下してＶＣＡＰ２−αとなる。”α”は以下の式から求められる。
【００４６】
α＝Ｃ１×（Ｃ１＋Ｃ２）×ＶＤＤ／（Ｃ１×Ｃ２＋Ｃ２×Ｃ３＋Ｃ３×Ｃ１）
ここで、Ｃ１はトランジスタ３３の容量値であり、Ｃ２はトランジスタ３１の容量値であり、Ｃ３は寄生容量２０の容量値である。容量値Ｃ１及びＣ２はプリチャージ電位ＶＣＡＰ２の大きさに応じて定まる。
【００４７】
また、電位ＢＬＳＡは、”β”だけ低下してＶ２−βとなる。”β”は以下の式から求められる。
【００４８】
β＝Ｃ１×Ｃ２×ＶＤＤ／（Ｃ１×Ｃ２＋Ｃ２×Ｃ３＋Ｃ３×Ｃ１）
容量値Ｃ１及びＣ２はプリチャージ電位ＶＣＡＰ２の大きさに応じて定まるので、プリチャージ電位ＶＣＡＰ２の大きさを変更することによって電位ＢＬＳＡの降下量の大きさを調整することができる。時刻Ｔ４以降の動作は第１の実施例と同様である。
【００４９】
以下、図７を参照しつつ、容量素子３１の容量値について説明する。横軸はトランジスタ３１のゲート−ソース／ドレイン間の電位差であり、縦軸はゲート−ソース／ドレイン間の容量値である。当該電位差は、トランジスタ３１のゲートに印加される電位すなわちノードｎ２のオフセット指令電位ＡＤｂと、ソース／ドレインに印加される電位ＢＬＳＡとの間の電位差である。オフセット指令電位ＡＤｂは、プリチャージ電位ＶＣＡＰ２の大きさを変更することによって調整できる。トランジスタ３１の空乏領域においては、電位差が大きくなるにつれて容量値が増加する。一方、トランジスタ３１の蓄積領域においては、電位差が更に大きくなっても容量値はほぼ一定である。このように、電位差の大きさに対して容量値が正の勾配を有している。
【００５０】
読出しデータ値が”１”のときの電位ＢＬＳＡ（図６の電位Ｂ１）は、読出しデータ値が”０”のときの電位ＢＬＳＡ（図６の電位Ｂ０）よりも高い。電位ＢＬＳＡ降下前におけるトランジスタ３１のゲートへの印加オフセット指令電位ＡＤｂは、電位Ｂ１よりも更に高くなるように設定されている。その結果、読出しデータ値が”０”のときのゲート−ソース／ドレイン間の電位差は、読出しデータ値が”１”のときのゲート−ソース／ドレイン間の電位差よりも大きくなる。電位ＢＬＳＡ降下後、メモリセルＭ０から最初に読み出されたデータ値（”０”又は”１”）に応じた電位が保持される側の電位保持線７２の電位が安定するまでには、電位保持線７２に接続された容量素子３１に電荷が蓄積される必要がある。
【００５１】
詳細には、読出しデータ値が”０”のときには、区間Ｄ０ｂ内に相当する電荷が蓄積される。換言すれば、読出しデータ値が”０”のときには、トランジスタ３１は区間Ｄ０ｂ内の総容量値を呈する。読出しデータ値が”０”のときの電位差が比較的大きいことから、区間Ｄ０ｂは蓄積領域側に位置している。読出しデータ値が”０”のときのトランジスタ３１のゲート−ソース／ドレイン間の電位差ＶＣ０ｂ＝ＶＣＡＰ２−Ｂ０となる。区間Ｄ０ｂは、ＶＣ０ｂ−α〜ＶＣ０ｂである。
【００５２】
一方、読出しデータ値が”１”のときには、区間Ｄ１ｂ内に相当する電荷が蓄積される。換言すれば、読出しデータ値が”１”のときには、トランジスタ３１は区間Ｄ１ｂ内の総容量値を呈する。読出しデータ値が”１”のときの電位差が比較的小さいことから、区間Ｄ１ｂは空乏領域付近に位置している。読出しデータ値が”１”のときのトランジスタ３１のゲート−ソース／ドレイン間の電位差ＶＣ１ｂ＝ＶＣＡＰ２−Ｂ１となる。区間Ｄ１ｂは、ＶＣ１ｂ−α〜ＶＣ１ｂである。
【００５３】
区間Ｄ０ｂ内の総容量値の方が、区間Ｄ１ｂ内の総容量値よりも大きい。それ故、図６の時刻Ｔ３において電位ＢＬＳＡを降下させたときには、電位Ｂ０の降下量の方が電位Ｂ１の降下量よりも大きくなる。換言すれば、読出しデータ値が”０”のときのオフセット量が、読出しデータ値が”１”のときのオフセット量よりも大きくなる。その結果、図４に示されるのと同様に、降下前の電位Ｂ０と電位Ｂ１との電位差ΔＶａよりも、降下後の電位Ｂ０と電位Ｂ１との電位差ΔＶｄの方が大きくなる。かかる動作により、降下前の電位Ｂ０と電位Ｂ１との間の電位差が小さい場合であっても、降下後の電位Ｂ０と電位Ｂ１との間の電位差を広げることができる。
【００５４】
上記したように、本実施例のメモリ装置１Ｂにおいては、プリチャージ電位ＶＣＡＰ２の大きさを調整することによって、電位保持線７２の電位ＢＬＳＡの降下量の大きさαを調整することができる。すなわち、プリチャージ電位ＶＣＡＰ２の大きさを調整することによって、最初の読出しデータ値に応じて定まる電位ＢＬＳＡのオフセット量を細かく調整できる。換言すれば、プリチャージ電位ＶＣＡＰ２の大きさを調整することによって、電位保持線７２に接続されている容量素子３１の容量値を、第１の実施例に比較してより細かく調整することができる。かかる調整により、読出しデータ値が”０”のときに容量素子３１に蓄積される電荷量を蓄積領域の電荷量とし、且つ読出しデータ値が”１”のときの容量素子３１に蓄積される電荷量を空乏領域の電荷量とすることができる。それ故、読出しデータが”０”のときの蓄積電荷量と、読出しデータが”１”のときの蓄積電荷量との差をより大きくすることができ、降下後の電位Ｂ０とＢ１との差をより大きくすることができる。それによって、読出しデータ値の判定精度を更に向上させることができる。
【００５５】
なお、第１及び第２の実施例におけるメモリセルＭ０及びＭ１の各々は強誘電体メモリであるが、これに限られない。メモリ装置１Ａ及び１Ｂは、例えばダミーセルの参照電位とメモリセルの読出し電位を比較するＦＲＡＳＨメモリなどの不揮発性メモリ全般に適用可能である。
【００５６】
また、第１及び第２の実施例のメモリ装置１Ａ及び１Ｂは、ビット線及び電位保持線を各２つ、プレート線を２つ、ワード線を１つ含むものであるが、これに限られない。メモリ装置１Ａ及び１Ｂは、更に多くのビット線、電位保持線、プレート線及びワード線とその本数に応じたメモリセルとを含むメモリセルアレイにも適用可能である。
【００５７】
＜第１の変形例＞
以下、図８を参照しつつ、第１の実施例をベースとして変形例について説明する。第１の実施例の容量素子２１はトランジスタ２１であり、そのゲート−ソース／ドレイン間の電位差と容量値との関係を利用した場合の例であるが、これに限られない。例えば、図８に示されるように電位ＢＬＳＡとオフセット指令電位ＡＤａとの間の電位差に比例する容量値を呈する容量素子を、トランジスタ２１の代わりに用いることができる。この場合においても、読出しデータ値が”０”のときの容量値（区間Ｄ０ｃ内の容量値）が、読出しデータ値が”１”のときの容量値（区間Ｄ１ｃ内の容量値）よりも大きくなる。それ故、読出しデータ値が”０”のときの当該電位差は、読出しデータ値が”１”のときの当該電位差よりも大きくなる。その結果、上記実施例と同様の効果を奏することができる。また、容量値は必ずしも電位差に比例する必要はなく、容量値が正の勾配を有する各種素子又は回路であればトランジスタ２１の代わりに用いることができる。
【００５８】
＜第２の変形例＞
以下、図９を参照しつつ、第１の実施例をベースとして他の変形例について説明する。第１の実施例は、トランジスタ２１のゲートに印加されるオフセット指令電位ＡＤａを、読出しデータ値が”１”のときに電位保持線７２に生じる電位Ｂ１よりも大きくなるようにオフセット指令信号ｓｉｇ０の電位を設定し、且つ容量素子２１の容量値が正の勾配を有する場合の例であるが、これに限られない。すなわち、オフセット指令電位ＡＤａを、読出しデータ値が”０”のときに電位保持線７２に生じる電位Ｂ０よりも小さくなるようにオフセット指令信号ｓｉｇ０の電位を設定し、且つ容量素子２１として容量値が負の勾配を有する素子を用いることができる。
【００５９】
この場合、電位ＢＬＳＡ降下前における、読出しデータ値が”０”のときの電位保持線７２の電位Ｂ０とオフセット指令電位ＡＤａとの電位差は、読出しデータ値が”１”のときの電位保持線７２の電位Ｂ１とオフセット指令電位ＡＤａとの電位差よりも小さくなる。また、容量値が負の勾配を有していることから、電位ＢＬＳＡ降下後における、読出しデータ値が”０”のときの容量素子２１の蓄積電荷量（図９の区間Ｄ０ｄ内の容量）は、読出しデータ値が”０”のときの容量素子２１の蓄積電荷量（図９の区間Ｄ１ｄ内の容量）よりも大きくなる。
【００６０】
それ故、図２の時刻Ｔ３において電位ＢＬＳＡを降下させたときには、上記実施例と同様に電位Ｂ０の降下量の方が電位Ｂ１の降下量よりも大きくなる。その結果、上記実施例と同様の効果を奏することができる。また、第２の実施例においても、上記第２の変形例と同様の構成とし、同様の効果を奏することができる。
【符号の説明】
【００６１】
１Ａ、１Ｂ  不揮発性半導体記憶装置（メモリ装置）
２、４  セル容量
３、５  セルトランジスタ
６  ワード線
７１、８１  ビット線
７２、８２  電位保持線
９、１０  プレート線
１１、１２  プリチャージトランジスタ
１３〜１６  スイッチ
１７  センスアンプ
１９、２０  寄生容量
２１、３１、３３  トランジスタ
２２、３２  インバータ
３４  スイッチ
４０  容量素子
５０、５２  オフセット指令信号供給部
５１  信号供給部
Ｍ０、Ｍ１  メモリセル
【図１】
2014207032.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2014207032.tif 000008
【図７】
2014207032.tif 000009
【図８】
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【図９】
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