(57)【要約】【課題】改良された静電放電回路を提供する。【解決手段】集積回路１００は、第１のノードと、グランドに結合されるように構成されている第２のノードと、出力ドライバ２１０と、第１のノード、第２のノード、および出力ドライバに電気的に結合されている静電放電回路２００とを含む。静電放電回路は、第１のノードにおける静電放電事象を検出するように構成されているハイパスフィルタ２３０と、ハイパスフィルタおよび出力ドライバに電気的に結合され、ハイパスフィルタが静電放電事象を検出したときに、ハイパスフィルタから信号を受信し、ハイパスフィルタからの信号に応答して出力ドライバの入力を第２のノードへ分路するように構成されている駆動段回路２４０と、駆動段回路に電気的に結合され、駆動段回路をバイアスするように構成されている降圧回路２２０とを含む。【選択図】  図２
2014155222.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
入力または出力を受信するように構成されている第１のノードと、
基準電圧に結合されるように構成されている第２のノードと、
前記第１のノードおよび前記第２のノードに電気的に結合されている出力ドライバと、
前記第１のノード、前記第２のノード、および前記出力ドライバに電気的に結合されている静電放電回路とを備え、該静電放電回路は、
前記第１のノードにおける静電放電事象を検出するように構成されているハイパスフィルタと、
前記ハイパスフィルタおよび前記出力ドライバに電気的に結合されている駆動段回路であって、該駆動段回路は、前記ハイパスフィルタが静電放電事象を検出したときに、前記ハイパスフィルタから信号を受信するように構成されており、前記ハイパスフィルタからの前記信号に応答して前記出力ドライバの入力を前記第２のノードへ分路するようにさらに構成されている、前記駆動段回路と、
前記駆動段回路に電気的に結合されており、前記駆動段回路をバイアスするように構成されている降圧回路とを含む、集積回路。
【請求項２】
前記ハイパスフィルタは、
第１の端子および第２の端子を含む第１のキャパシタであって、該第１のキャパシタの前記第１の端子は前記第１のノードに結合されている、前記第１のキャパシタと、
ゲート、ソース、およびドレインを含む第１のトランジスタであって、該第１のトランジスタのソースは前記第１のキャパシタの前記第２の端子に結合されており、該第１のトランジスタの前記ゲートおよび前記ドレインは前記第２のノードに結合されている、前記第１のトランジスタとを含む、請求項１に記載の集積回路。
【請求項３】
前記ハイパスフィルタは、
第１の端子および第２の端子を含む第１のキャパシタであって、該第１のキャパシタの前記第１の端子は前記第１のノードに結合されている、前記第１のキャパシタと、
第１の端子および第２の端子を含む第１の抵抗器であって、該第１の抵抗器の前記第１の端子は前記第１のキャパシタの前記第２の端子に結合されており、該第１の抵抗器の前記第２の端子は前記第２のノードに結合されている、前記第１の抵抗器とを含む、請求項１に記載の集積回路。
【請求項４】
前記駆動段回路は、
ゲート、ソース、およびドレインを含む第１のトランジスタであって、該第１のトランジスタの前記ドレインは前記第１のノードに結合されており、該第１のトランジスタの前記ゲートは前記ハイパスフィルタに結合されている、前記第１のトランジスタと、
ゲート、ソース、およびドレインを含む第２のトランジスタであって、該第２のトランジスタの前記ソースは前記第１のトランジスタの前記ソースに結合されており、該第２のトランジスタの前記ゲートは前記降圧回路に結合されている、前記第２のトランジスタと、
ゲート、ソース、およびドレインを含む第３のトランジスタであって、該第３のトランジスタの前記ドレインは前記第２のトランジスタの前記ドレインに結合されており、該第３のトランジスタの前記ゲートは前記降圧回路に結合されており、該第３のトランジスタの前記ソースは前記第２のノードに結合されている、前記第３のトランジスタと、
ゲート、ソース、およびドレインを含む第４のトランジスタであって、該第４のトランジスタの前記ゲートは前記第２のトランジスタの前記ドレインに結合されており、該第４のトランジスタの前記ソースは前記第２のノードに結合されており、該第４のトランジスタの前記ドレインは前記出力ドライバに結合されている、前記第４のトランジスタとを含む、請求項１に記載の集積回路。
【請求項５】
静電放電回路は、ラッチ回路をさらに含み、該ラッチ回路は、
ゲート、ソース、およびドレインを含む第５のトランジスタであって、該第５のトランジスタの前記ゲートは前記第３のトランジスタの前記ゲートに結合されており、該第５のトランジスタのソースは前記第２のノードに結合されており、該第５のトランジスタのドレインは前記第１のトランジスタのゲートに結合されている、前記第５のトランジスタと、
ゲート、ソース、およびドレインを含む第６のトランジスタであって、該第６のトランジスタの前記ゲートは前記第４のトランジスタの前記ゲートに結合されており、該第６のトランジスタの前記ソースは前記第２のノードに結合されており、該第６のトランジスタの前記ドレインは前記降圧回路に結合されている、前記第６のトランジスタと、
第１の端子および第２の端子を含む抵抗器であって、該抵抗器の前記第１の端子は前記第２のノードに結合されており、該抵抗器の前記第２の端子は前記第４のトランジスタの前記ゲートに結合されている、前記抵抗器とを含む、請求項４に記載の集積回路。
【請求項６】
前記ラッチ回路は、
第１の端子および第２の端子を有するツェナーダイオードであって、該ツェナーダイオードの前記第１の端子は前記第２のノードに結合されており、該ツェナーダイオードの前記第２の端子は前記第１のトランジスタの前記ゲートに結合されている、前記ツェナーダイオードと、
第１の端子および第２の端子を含むキャパシタであって、該キャパシタの第１の端子は前記第２のノードに結合されており、該キャパシタの第２の端子は前記降圧回路に結合されている、前記キャパシタとをさらに含む、請求項５に記載の集積回路。
【請求項７】
前記ハイパスフィルタは、
第１の端子および第２の端子を含む第１のキャパシタであって、該第１のキャパシタの前記第１の端子は前記第１のノードに結合されており、該第１のキャパシタの前記第２の端子は前記第１のトランジスタの前記ゲートに結合されている、前記第１のキャパシタと、
ゲート、ソース、およびドレインを含む第５のトランジスタであって、該第５のトランジスタのソースは前記第１のキャパシタの前記第２の端子に結合されており、該第５のトランジスタの前記ゲートおよび前記ドレインは前記第２のノードに結合されている、前記第５のトランジスタとを含む、請求項４に記載の集積回路。
【請求項８】
前記降圧回路は分圧器を含む、請求項１に記載の集積回路。
【請求項９】
第１のノード、第２のノード、および出力ドライバに結合されるように構成されている静電放電回路であって、
前記第１のノードにおける静電放電事象を検出するように構成されているハイパスフィルタと、
前記ハイパスフィルタおよび前記出力ドライバに電気的に結合されている駆動段回路であって、該駆動段回路は、前記ハイパスフィルタが前記静電放電事象を検出したときに、前記ハイパスフィルタから信号を受信するように構成されており、さらに前記ハイパスフィルタからの前記信号に応答して前記出力ドライバの入力を前記第２のノードへ分路するように構成されている、駆動段回路と、
前記駆動段回路に電気的に結合されており、前記駆動段回路をバイアスするように構成されている降圧回路とを備える、静電放電回路。
【請求項１０】
前記ハイパスフィルタは、
第１の端子および第２の端子を含む第１のキャパシタであって、該第１のキャパシタの前記第１の端子は前記第１のノードに結合されている、前記第１のキャパシタと、
ゲート、ソース、およびドレインを含む第１のトランジスタであって、該第１のトランジスタのソースは前記第１のキャパシタの前記第２の端子に結合されており、該第１のトランジスタの前記ゲートおよび前記ドレインは前記第２のノードに結合されている、前記第１のトランジスタとを含む、請求項９に記載の静電放電回路。
【請求項１１】
前記ハイパスフィルタは、
第１の端子および第２の端子を含む第１のキャパシタであって、該第１のキャパシタの前記第１の端子は前記第１のノードに結合されている、前記第１のキャパシタと、
第１の端子および第２の端子を含む第１の抵抗器であって、該第１の抵抗器の前記第１の端子は前記第１のキャパシタの前記第２の端子に結合されており、該第１の抵抗器の前記第２の端子は前記第２のノードに結合されている、前記第１の抵抗器とを含む、請求項９に記載の静電放電回路。
【請求項１２】
前記駆動段回路は、
ゲート、ソース、およびドレインを含む第１のトランジスタであって、該第１のトランジスタの前記ドレインは前記第１のノードに結合されており、該第１のトランジスタの前記ゲートは前記ハイパスフィルタに結合されている、前記第１のトランジスタと、
ゲート、ソース、およびドレインを含む第２のトランジスタであって、該第２のトランジスタの前記ソースは前記第１のトランジスタの前記ソースに結合されており、該第２のトランジスタの前記ゲートは前記降圧回路に結合されている、前記第２のトランジスタと、
ゲート、ソース、およびドレインを含む第３のトランジスタであって、該第３のトランジスタの前記ドレインは前記第２のトランジスタの前記ドレインに結合されており、該第３のトランジスタの前記ゲートは前記降圧回路に結合されており、該第３のトランジスタの前記ソースは前記第２のノードに結合されている、前記第３のトランジスタと、
ゲート、ソース、およびドレインを含む第４のトランジスタであって、該第４のトランジスタの前記ゲートは前記第２のトランジスタの前記ドレインに結合されており、該第４のトランジスタの前記ソースは前記第２のノードに結合されており、該第４のトランジスタの前記ドレインは前記出力ドライバに結合されている、前記第４のトランジスタとを含む、請求項９に記載の静電放電回路。
【請求項１３】
前記静電放電回路はラッチ回路をさらに備え、該ラッチ回路は、
ゲート、ソース、およびドレインを含む第５のトランジスタであって、該第５のトランジスタの前記ゲートは前記第３のトランジスタの前記ゲートに結合されており、該第５のトランジスタのソースは前記第２のノードに結合されており、該第５のトランジスタのドレインは前記第１のトランジスタのゲートに結合されている、前記第５のトランジスタと、
ゲート、ソース、およびドレインを含む第６のトランジスタであって、該第６のトランジスタの前記ゲートは前記第４のトランジスタの前記ゲートに結合されており、該第６のトランジスタの前記ソースは前記第２のノードに結合されており、該第６のトランジスタの前記ドレインは前記降圧回路に結合されている、前記第６のトランジスタと、
第１の端子および第２の端子を含む抵抗器であって、該抵抗器の前記第１の端子は前記第２のノードに結合されており、該抵抗器の前記第２の端子は前記第４のトランジスタの前記ゲートに結合されている、前記抵抗器とを含む、請求項１２に記載の静電放電回路。
【請求項１４】
前記ラッチ回路は、
第１の端子および第２の端子を有するツェナーダイオードであって、該ツェナーダイオードの前記第１の端子は前記第２のノードに結合されており、該ツェナーダイオードの前記第２の端子は前記第１のトランジスタの前記ゲートに結合されている、前記ツェナーダイオードと、
第１の端子および第２の端子を含む第１のキャパシタであって、該第１のキャパシタの第１の端子は前記第２のノードに結合されており、該第１のキャパシタの第２の端子は前記降圧回路に結合されている、前記第１のキャパシタとをさらに含む、請求項１３に記載の静電放電回路。
【請求項１５】
前記ハイパスフィルタは、
第１の端子および第２の端子を含む第２のキャパシタであって、該第２のキャパシタの前記第１の端子は前記第１のノードに結合されており、該第２のキャパシタの前記第２の端子は前記第１のトランジスタの前記ゲートに結合されている、前記第２のキャパシタと、
ゲート、ソース、およびドレインを含む第７のトランジスタであって、該第７のトランジスタのソースは前記第２のキャパシタの前記第２の端子に結合されており、該第７のトランジスタの前記ゲートおよび前記ドレインは前記第２のノードに結合されている、前記第７のトランジスタとを含む、請求項１４に記載の静電放電回路。
【請求項１６】
前記降圧回路は分圧器を含む、請求項９に記載の静電放電回路。
【請求項１７】
出力ドライバの入力をグランドに分路するための方法であって、
ハイパスフィルタを介して、静電放電事象を検出すること、
前記ハイパスフィルタによって、前記静電放電事象を示す信号を駆動段回路に送ること、
前記駆動段回路によって、前記出力ドライバの前記入力をグランドに分路することを備える、方法。
【請求項１８】
前記駆動段回路が前記出力ドライバの前記入力をグランドに分路する速度を増大させるために前記駆動段回路において電圧バイアスを増大させることをさらに備える、請求項１７に記載の方法。
【請求項１９】
前記ハイパスフィルタによって、前記静電放電事象が終わると前記駆動段回路に対する前記静電放電事象を示す前記信号を止めること、
前記駆動段回路によって、前記ハイパスフィルタが前記信号を送るのを止めたときに、前記出力ドライバの前記入力をグランドに分路するのを止めることをさらに備える、請求項１８に記載の方法。
【請求項２０】
前記駆動段回路が前記出力ドライバの前記入力を分路するのを止める速度を増大させるために前記駆動段回路における前記電圧バイアスを散逸させることをさらに備える、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下は回路に関し、より詳細には静電放電保護を提供するための静電放電回路に関する。
【背景技術】
【０００２】
集積回路は今日、事実上すべての電子装置内に存在する。集積回路は、たとえば、車両、コンピュータ、携帯電話、家庭用電化製品および任意の他の消費者または商用電子デバイス内に見ることができる。しかしながら、集積回路は静電放電の影響を受けやすい。いくつかの場合において、静電放電は、集積回路に対する深刻な損傷を引き起こし、電子装置の動作を停止する可能性がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６９１９６０２号明細書
【特許文献２】米国特許第７０２７２７６号明細書
【特許文献３】米国特許第７２８３３４２号明細書
【図面の簡単な説明】
【０００４】
【図１】一実施形態に応じた、例示的なパッケージ集積回路（ＩＣ）を示す図。
【図２】一実施形態に応じた、出力ドライバを保護するように構成されているＥＳＤ回路を示すブロック図。
【図３】一実施形態に応じた、例示的なＥＳＤ回路を示す回路レベル図。
【図４】一実施形態に応じた、別の例示的なＥＳＤ回路を示す回路レベル図。
【図５】一実施形態に応じた、ＥＳＤ回路を動作させるための方法を示すフローチャート。
【発明を実施するための形態】
【０００５】
以下、添付の図面とともに例示的な実施形態を説明する。図面において同様の参照符号は同様の要素を示す。
さまざまな例示的な実施形態に応じて、集積回路のための静電放電（ＥＳＤ）回路が提供される。ＥＳＤ回路は、集積回路のための静電放電保護を提供する。図面および詳細な説明は集積回路の態様においてＥＳＤ回路を説明するが、ＥＳＤ回路は静電放電の影響を受ける任意の回路に使用されることができる。さらに、ＥＳＤ回路はまた、回路がまだウェハ上にある間にも集積回路のための保護を提供し得る。
【０００６】
図１は、一実施形態に応じた、例示的なパッケージ集積回路（ＩＣ）１００を示す。ＩＣ１００は、中央処理装置（ＣＰＵ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・ロジック・コントローラ（ＰＬＣ）、マイクロコントローラ、グラフィックス・プロセッシング・ユニット（ＧＰＵ）、フィジックス・プロセッシング・ユニット（ＰＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、アナログ回路、センサ、または任意の他のタイプの回路であってもよい。ＩＣ１００は、いくつかの出力または入出力（Ｉ／Ｏ）のいずれかの外部コネクタ１１０（以下、それらの両方をＩ／Ｏ外部コネクタと称する）を含む。Ｉ／Ｏ外部コネクタ１１０の数およびレイアウトはＩＣのタイプに応じて変更することができる。Ｉ／Ｏ外部コネクタ１１０は、入力信号を受信し、かつ／または出力信号を提供するのに使用されてもよい。Ｉ／Ｏ外部コネクタの用途はＩＣ１００の用途に応じて大きく変更することができる。ＩＣは、第１の基準電圧に結合するための少なくとも１つの外部コネクタ１２０と、第２の基準電圧またはグランド基準に結合するための少なくとも１つの外部コネクタ１３０とをさらに含む。
【０００７】
Ｉ／Ｏ外部コネクタ１１０はＥＳＤの影響を受ける場合がある。ＥＳＤとは、一般的に、接触、電気的短絡、または絶縁破壊によって引き起こされる、２つの物体間に突然電気が流れることである。しかしながら、ＥＳＤは、摩擦帯電による静電気の蓄積によって、または静電誘導によって、もしくはさまざまな他の発生源からによっても引き起こされる可能性がある。ＩＣ１００は潜在的にＥＳＤによって損傷を受け得る。従って、ＩＣ１００に、下記にさらに詳細に説明するように、出力ドライバを保護するように構成されているＥＳＤ回路が設けられる。
【０００８】
図２は、一実施形態に応じた、出力ドライバ２１０を保護するように構成されているＥＳＤ回路２００を示すブロック図である。出力ドライバ２１０は、信号の送信を補助する任意の回路であってもよい。ＥＳＤ回路は、集積回路自体の上にあってもよく、または、集積回路と集積回路のパッケージングとの間に結合されてもよい。一実施形態において、たとえば、各Ｉ／Ｏノードがそれ自体のＥＳＤ回路２００を有してもよい。別の実施形態において、たとえば、各ＥＳＤ回路２００は、回路内で１つ以上のＩ／Ｏノードに結合されてもよい。一実施形態において、たとえば、ＥＳＤ回路は降圧回路２２０を含む。降圧回路２２０は、下記にさらに詳細に説明するように、ＥＳＤ回路２００内の他の要素に対するバイアス電圧を提供する。一実施形態において、たとえば、降圧回路２２０は分圧器回路であってもよい。分圧器回路は、たとえば、直列に配列されているいくつかの抵抗器を含み得る。抵抗器の数および抵抗器の値は、ＥＳＤ回路２００の構成要素によって必要とされるバイアス電圧に応じて変更することができる。他の実施形態では、たとえば、分圧器回路は、ローパスＲＣフィルタ、誘導性分割器、容量性分割器または任意の他のタイプの分圧器回路であり得る。他の実施形態では、たとえば、降圧回路は、ダイオード接続ＮＭＯＳまたはＰＭＯＳストリング（それらのゲートが個々にそれら自体のドレインに接続されているＮＭＯＳまたはＰＭＯＳの連なり）を含み得る。また他の実施形態では、たとえば、降圧回路２２０は、降圧形コンバータ、または電圧を下げることが可能な任意の他の回路であってもよい。
【０００９】
ＥＳＤ回路２００は、ハイパスフィルタ２３０をも含む。ハイパスフィルタ２３０は、図１に示す外部コネクタ１１０のようなＩ／Ｏノードに結合されており、Ｉ／ＯノードにおけるＥＳＤ事象を検出するように構成されている。一実施形態において、たとえば、ハイパスフィルタ２３０は、下記にさらに詳細に説明するように、キャパシタおよびトランジスタを含んでもよい。他の実施形態では、たとえば、ハイパスフィルタ２３０は、キャパシタおよび抵抗器、または抵抗器およびインダクタを含んでもよい。Ｉ／ＯノードにおいてＥＳＤ事象が検出されると、ハイパスフィルタ２３０は駆動段回路２４０に信号を送る。ハイパスフィルタ２３０から信号を受信すると、下記にさらに詳細に説明するように、駆動段回路２４０はＩ／Ｏノードをローにプルし、ＩＣ１００をＥＳＤ事象から保護する。
【００１０】
一実施形態において、たとえば、ＥＳＤ回路はラッチ回路２５０をも含んでもよい。ラッチ回路２５０は、ラッチ回路を含まない実施形態と比較して、ＥＳＤ事象の間に出力ドライバ２１０を保護するために、ＥＳＤ回路が出力ドライバ２１０の入力を分路する速度を増大させる。下記にさらに詳細に説明するように、ラッチ回路２５０は、ＩＣ１００が通常動作に戻る速度も増大させることができる。
【００１１】
図３は、一実施形態に応じた、例示的なＥＳＤ回路３００を示す回路レベル図である。ＥＳＤ回路３００は、降圧回路３１０と、ハイパスフィルタ３２０と、駆動段回路３３０とを含む。ＥＳＤ回路３００の出力は出力ドライバ３４０に結合される。
【００１２】
降圧回路３１０は、分圧器として構成されている一連の抵抗器３１２（１）〜３１２（Ｎ）を含む。降圧回路３１０は、下記にさらに詳細に説明するように、駆動段回路３３０に電気的に結合されているノード３５０においてバイアス電圧を出力する。抵抗器３１２（１）〜３１２（Ｎ）の値および出力バイアス電圧は、使用される抵抗器の数およびシステムの需要に応じて変更することができる。一実施形態において、たとえば、分圧器のＤＣ電流消費を抑制するためにキロオーム範囲の総抵抗が所望される場合がある。抵抗器３１２（１）は、Ｉ／Ｏノード（図３においてＩ／Ｏと図示されている）に電気的に結合されている。抵抗器３１２（Ｎ）は、グランドまたは別の二次基準電圧に結合されるように構成されているＩ／Ｏノード（図３においてＧＮＤと図示されており、以下グランドと称する）に電気的に結合されている。
【００１３】
ハイパスフィルタ３２０は、Ｉ／Ｏノードに結合されているキャパシタ３２２を含む。Ｉ／ＯノードがＥＳＤ事象を受けると、下記にさらに詳細に説明するように、キャパシタはＩ／Ｏノードを駆動段回路３３０に結合する。ハイパスフィルタ３２０は、キャパシタとグランドとの間に結合されているトランジスタ３２４をさらに含む。一実施形態において、たとえば、トランジスタ３２４は高電圧金属酸化膜半導体電界効果トランジスタ（ＨＶ  ＭＯＳＦＥＴ）であってもよい。一実施形態において、たとえば、Ｉ／ＯノードにおけるＩ／Ｏ電圧は４０ボルト以上であり得る。従って、これらの事例において、Ｉ／Ｏノードにおいて４０Ｖの入力電圧を維持するためにＨＶ  ＭＯＳＦＥＴが必要とされ得る。トランジスタ３２４は抵抗器と同様に作用し、キャパシタ３２２とともにハイパスフィルタ３２０を通過する信号の周波数に影響を与える。言い換えれば、キャパシタ３２２のサイズおよびトランジスタ３２４によってもたらされる抵抗は、どの信号がハイパスフィルタを通過することができるかに影響を与える。ＥＳＤ事象は、高周波数において発生し、およそナノ秒程度の立ち上がり時間を有し（ＥＳＤ放電の立ち上がり時間として１０ｎｓが一般的に推定されている）、このため、ＥＳＤ事象は、ハイパスフィルタを通過することになる。対照的に、Ｉ／Ｏノードにおける入力または出力は一般的により低い周波数にあり（ＥＳＤ事象の立ち上がり時間は約１０ｎｓであるため、ハイパスフィルタの時定数は、たとえば、１００ｎｓで設計されることができる。従って、１μｓの立ち上がり時間を有する通常回路動作信号はハイパスフィルタによってフィルタリング除外されることになる）、従って、Ｉ／Ｏノード上の電圧は、通常動作の間、キャパシタ３２２を通じて駆動段回路３３０に結合されないことになる。別の実施形態では、たとえば、トランジスタ３２４ではなく、そのゲートがそのドレインに結合されているＮＭＯＳが使用され得る。さらに別の実施形態では、たとえば、トランジスタ３２４は１つ以上の抵抗器と置き換わってもよい。
【００１４】
図３に示す例示的な駆動段回路３３０は４つのトランジスタ３３２〜３３８を含む。一実施形態において、たとえば、トランジスタ３３２〜３３８はＨＶ  ＭＯＳＦＥＴであってもよい。トランジスタ３３２のゲートはハイパスフィルタ３２０内のキャパシタ３２２に電気的に結合されている。トランジスタ３３２のドレインはＩ／Ｏノードに電気的に結合されている。トランジスタ３３２のソースはトランジスタ３３４のソースに電気的に結合されている。トランジスタ３３４のゲートは降圧回路３１０のノード３５０に電気的に結合されている。トランジスタ３３４のドレインは、ノード３６０においてトランジスタ３３６のドレインおよびトランジスタ３３８のゲートに電気的に結合されている。トランジスタ３３６のゲートは降圧回路３１０のノード３５０に電気的に結合されている。トランジスタ３３６のソースはグランドに結合されている。トランジスタ３３８のソースもグランドに電気的に結合されている。トランジスタ３３８のドレインがＥＳＤ回路３００の出力であり、出力ドライバ３４０に電気的に結合されている。ＥＳＤ回路の出力はノード３７０と図示されている。
【００１５】
一実施形態において、たとえば、出力ドライバ３４０はトランジスタ３４２を含んでもよい。トランジスタ３４２はＨＶ  ＭＯＳＦＥＴまたは任意の他のタイプのトランジスタであってもよい。トランジスタ３４２のゲートは、駆動段回路３３０のトランジスタ３３８のドレインに電気的に結合されている。トランジスタ３４２のドレインはＩ／Ｏノードに電気的に結合されている。トランジスタ３４２のソースはグランドに電気的に結合されている。（別の実施形態では、たとえば、出力ドライバ３４０は直列に積層された２つ以上のＮＭＯＳトランジスタを含んでもよい。この実施形態では、たとえば、ノード３７０は積層されたＮＭＯＳトランジスタの１つ以上のゲート（複数の場合もあり）に接続されてもよい。
【００１６】
通常動作中、ＥＳＤ事象が発生していないとき、駆動段回路３３０からの出力はないはずである。ハイパスフィルタが非ＥＳＤ事象を遮断するため、Ｉ／Ｏゲートにおける電圧は、ハイパスフィルタ３２０内のキャパシタ３２２を通じて駆動段回路３３０内のトランジスタ３３２のゲートには結合されない。トランジスタ３２４、３３４および３３８はオフになり（すなわち、導電しない）、トランジスタ３３６はオンになる（すなわち、導電する）。
【００１７】
ＥＳＤ事象中、Ｉ／Ｏノードはキャパシタ３２２を通じてトランジスタ３３２に結合される。トランジスタ３３２のゲートおよびソースにわたるゲート−ソース電圧がトランジスタ３３２をオンにする。Ｉ／Ｏノード上のＥＳＤ事象の電圧によって引き起こされるノード３５０における電位が、トランジスタ３３４のゲート−ソース電圧がトランジスタ３３４の閾値電圧を超えるようにするため、トランジスタ３３４もオンになる。トランジスタ３３２および３３４はノード３６０をハイにプルする（すなわち、ノード３６０がトランジスタ３３２および３３４を通じてＩ／Ｏノードに結合される）。ノード３６０がハイにプルされると、トランジスタ３３８のゲート−ソース電圧がトランジスタ３３８の閾値電圧を超え、トランジスタ３３８をオンにする。トランジスタ３３８がオンになると、トランジスタ３３８はＥＳＤ回路の出力（すなわち、ノード３７０）をグランドに結合し、出力ドライバ３４０を保護する。図３に示す実施形態において、ノード３７０がグランドに電気的に結合されると、出力ドライバ３４０のトランジスタ３４２のゲートはグランドに結合される。従って、トランジスタ３４２のゲートおよびソースはＥＳＤ事象中グランドに結合され、トランジスタ３４２のゲート−ソース電圧が実質的に０になり、ＥＳＤ事象中トランジスタ３４２がオフのままであることが保証される。
【００１８】
Ｉ／Ｏノード上の電圧が低下する（ＥＳＤ事象が終わったために）と、キャパシタ３２２内に蓄積されていた電圧がトランジスタ３２４を通じて散逸し始め、駆動段回路３３０内のトランジスタ３３２のゲートにおける電圧が下降する。トランジスタ３３２のゲート−ソース電圧がトランジスタ３３２の閾値電圧を下回って下降すると、トランジスタ３３２はオフになる。さらに、ＥＳＤ事象から降圧回路３１０を通じて電圧が下降するときに起こるノード３５０における電圧の降下によって、トランジスタ３３４がオフになる。ノード３６０はもはやトランジスタ３３２および３３４を通じてＩ／Ｏゲートに結合されていないため、ノード３６０における電位がトランジスタ３３６を通じてグランドに散逸し始め、それによって、トランジスタ３３８のゲート−ソース電圧がトランジスタ３３８の閾値電圧を下回って下降し、従って、トランジスタ３３８がオフになり、駆動段回路３３０がオフになる。
【００１９】
図４は、一実施形態に応じた、別の例示的なＥＳＤ回路４００を示す回路レベル図である。ＥＳＤ回路４００は、降圧回路４１０と、ハイパスフィルタ４２０と、駆動段回路４３０と、ラッチ回路４４０とを含む。ＥＳＤ回路４００の出力は出力ドライバ４５０に結合される。
【００２０】
降圧回路４１０は、分圧器として構成されている一連の抵抗器４１２（１）〜４１２（Ｎ）を含む。降圧回路４１０は、下記にさらに詳細に説明するように、駆動段回路４３０に電気的に結合されているノード４６０においてバイアス電圧を出力する。上述のように、抵抗器４１２（１）〜４１２（Ｎ）の値および出力バイアス電圧は、ＩＣ１００の要求に応じて変更することができる。抵抗器４１２（１）は、Ｉ／Ｏノード（図４においてＩ／Ｏと図示されている）に電気的に結合されている。抵抗器４１２（Ｎ）は、グランドまたは別の二次基準電圧に結合されるように構成されているＩ／Ｏノード（図４においてＧＮＤと図示されており、以下グランドと称する）に電気的に結合されている。
【００２１】
ハイパスフィルタ４２０は、Ｉ／Ｏノードに結合されているキャパシタ４２２を含む。Ｉ／ＯノードがＥＳＤ事象を受けると、下記にさらに詳細に説明するように、キャパシタはＩ／Ｏゲートを駆動段回路４３０に結合する。ハイパスフィルタ４２０は、キャパシタとグランドとの間に結合されているトランジスタ４２４をさらに含む。一実施形態において、たとえば、トランジスタ４２４は高電圧金属酸化膜半導体電界効果トランジスタ（ＨＶ  ＭＯＳＦＥＴ）であってもよい。トランジスタ４２４は抵抗器と同様に作用し、キャパシタ４２２とともにハイパスフィルタ４２０を通過する信号の周波数に影響を与える。言い換えれば、キャパシタ４２２のサイズおよびトランジスタ４２４によってもたらされる抵抗は、どの信号がハイパスフィルタを通過することができるかに影響を与える。ＥＳＤ事象は高い周波数において発生し、そのため、ハイパスフィルタを通過することになる。対照的に、Ｉ／Ｏノードにおける入力または出力は概してより低い周波数にあり、従って、Ｉ／Ｏノード上の電圧はキャパシタ４２２を通じて駆動段回路４３０に結合されないことになる。別の実施形態では、たとえば、トランジスタ４２４は１つ以上の抵抗器と置き換わってもよい。トランジスタ４２４のソースは、下記にさらに詳細に説明するように、ラッチ回路４４０に結合されている。
【００２２】
図４に示す例示的な駆動段回路４３０は４つのトランジスタ４３２〜４３８を含む。一実施形態において、たとえば、トランジスタ４３２〜４３８はＨＶ  ＭＯＳＦＥＴであってもよい。トランジスタ４３２のゲートはハイパスフィルタ４２０内のキャパシタ４２２に電気的に結合されている。トランジスタ４３２のドレインはＩ／Ｏノードに電気的に結合されている。トランジスタ４３２のソースはトランジスタ４３４のソースに電気的に結合されている。トランジスタ４３４のゲートは降圧回路４１０のノード４６０に電気的に結合されている。トランジスタ４３４のドレインは、ノード４７０においてトランジスタ４３６のドレインおよびトランジスタ４３８のゲートに電気的に結合されている。トランジスタ４３６のゲートは降圧回路４１０のノード４６０に電気的に結合されている。トランジスタ４３６のソースはグランドに結合されている。トランジスタ４３８のソースもグランドに電気的に結合されている。トランジスタ４３８のドレインがＥＳＤ回路４００の出力であり、出力ドライバ４５０に電気的に結合されている。ＥＳＤ回路の出力は図４においてはノード４８０と図示されている。
【００２３】
一実施形態において、たとえば、ラッチ回路４４０は、降圧回路４１０のノード４６０と、グランドまたは他の二次基準電圧に結合されるように構成されているＩ／Ｏノードとの間に結合されているキャパシタ４４１を含んでもよい。別の実施形態では、たとえば、キャパシタ４４１は省かれてもよいが、下記にさらに詳細に説明するように、降圧回路４１０のノード４６０とグランドとの間に寄生容量が依然として生成され得る。ラッチ回路４４０は、トランジスタ４３２とのゲートとグランドとの間に電気的に結合されている１つ以上のツェナーダイオード４４２をさらに含む。１つ以上のツェナーダイオード４４２は、トランジスタ４３２のゲートにおける最高電位電圧を、１つ以上のツェナーダイオード４４２の合成絶縁破壊電圧に制限する。ツェナーダイオードの数は、各ツェナーダイオード４４２の絶縁破壊電圧およびトランジスタ４３２の定格ゲート−ソース電圧に応じて変更されてもよい。ラッチ回路４４０は、トランジスタ４４３〜４４４をさらに含む。一実施形態において、たとえば、トランジスタ４４３〜４４４はＨＶ  ＭＯＳＦＥＴであってもよい。トランジスタ４４３のソースはグランドに電気的に結合されており、トランジスタ４４３のゲートはノード４６０に電気的に結合されており、トランジスタ４４３のドレインはトランジスタ４３２のゲートに結合されている。トランジスタ４４４のソースはグランドに電気的に結合されており、トランジスタ４４４のドレインはノード４６０に電気的に結合されている。トランジスタ４４４のゲートは抵抗器４４５の第１の端子に結合されている。抵抗器４４５の第１の端子はノード４７０にも結合されている。抵抗器４４５の第２の端子はグランドに結合されている。
【００２４】
一実施形態において、たとえば、出力ドライバ４５０はトランジスタ４５２を含んでもよい。トランジスタ４５２はＨＶ  ＭＯＳＦＥＴまたは任意の他のタイプのトランジスタであってもよい。トランジスタ４５２のゲートは、駆動段回路４３０のトランジスタ４３８のドレインに電気的に結合されている。トランジスタ４５２のドレインはＩ／Ｏノードに電気的に結合されている。トランジスタ４５２のソースはグランドに電気的に結合されている。
【００２５】
通常動作中、ＥＳＤ事象が発生していないとき、駆動段回路４３０からの出力はないはずである。ハイパスフィルタ４２０が非ＥＳＤ事象を遮断するため、Ｉ／Ｏゲートにおける電圧はハイパスフィルタ４２０内のキャパシタ４２２を通じて駆動段回路４３０内のトランジスタ４３２のゲートには結合されない。トランジスタ４２４、４３４、４３８および４４４はオフになり（すなわち、導電しない）、トランジスタ４３６および４４３はオンになる（すなわち、導電する）。
【００２６】
ＥＳＤ事象中、Ｉ／Ｏノードはキャパシタ４２２を通じてトランジスタ４３２に結合される。トランジスタ４３２のゲートおよびソースにわたるゲート−ソース電圧がトランジスタ４３２をオンにする。Ｉ／Ｏノード上のＥＳＤ事象の電圧によって引き起こされるノード４６０における電位が、トランジスタ４３４のゲート−ソース電圧がトランジスタ４３４の閾値電圧を超えるようにするため、トランジスタ４３４もオンになる。トランジスタ４３２および４３４はノード４７０をハイにプルする（すなわち、ノード４７０はトランジスタ４３２および４３４を通じてＩ／Ｏノードに結合される）。ノード４７０がハイにプルされると、トランジスタ４４４がノード４６０をグランドにラッチし、ノード４７０における電圧バイアスが増大する。従って、トランジスタ４３８のゲート−ソース電圧がトランジスタ４３８の閾値電圧を超え、トランジスタ４３８がオンになる。トランジスタ４３８がオンになると、トランジスタ４３８はＥＳＤ回路の出力（すなわち、ノード４８０）をグランドに結合し、出力ドライバ４５０を保護する。図４に示す実施形態において、ノード４８０がグランドに電気的に結合されると、出力ドライバ４５０のトランジスタ４５２のゲートはグランドに結合される。従って、トランジスタ４５２のゲートおよびソースはＥＳＤ事象中グランドに結合され、トランジスタ４５２のゲート−ソース電圧が実質的に０になり、ＥＳＤ事象中トランジスタ４５２がオフのままであることが保証される。ＥＳＤ事象中にトランジスタ４５２がオフのままであることを保証することによって、ＥＳＤ回路４００は一切の潜在的なＥＳＤエネルギーが出力ドライバ４５０を通じて放電することを防止する。
【００２７】
Ｉ／Ｏノード上の電圧が低下する（ＥＳＤ事象が終わったために）と、キャパシタ４２２内に蓄積されていた電圧がトランジスタ４２４（または他の実施形態では抵抗器）を通じて散逸し始め、駆動段回路内のトランジスタ４３２のゲートにおける電圧が下降する。トランジスタ４３２のゲート−ソース電圧がトランジスタ４３２の閾値電圧を下回って下降すると、その後、ノード４７０における電位がトランジスタ４３６を通じてグランドまで、および、抵抗器４４５を通じてグランドまで散逸し始め、それによって、トランジスタ４３８のゲート−ソース電圧がトランジスタ４３８の閾値電圧を下回って下降し、従って、トランジスタ４３８がオフになって駆動段回路がオフになる。さらに、ノード４７０における電位電圧の散逸によって、トランジスタ４４４がオフになり、トランジスタ４３６が低インピーダンス状態に戻ることが可能になり、駆動段回路がオフになる。従って、ノード４６０は降圧回路４１０を通じて充電を開始し、これによってトランジスタ４４３がオンになる。トランジスタ４４３のオン状態によって、トランジスタ４３２のゲート上の低電圧電位が保証され、それによって、トランジスタ４３２のより良好なノイズ排除性がもたらされる。従って、この実施形態において、ラッチ回路４４０は図３に示す実施形態と比較して、ＥＳＤ回路がオンする速度を増大させて、出力ドライバ４５０を保護し、ＥＳＤ回路がオフする速度を増大させて、ＩＣ１００を通常動作に戻す。一実施形態において、たとえば、ラッチ回路４４０は、１００ナノ秒のＥＳＤ事象以内に集積回路を通常動作に戻すことができる。さらに、ラッチ回路４４０の１つ以上のツェナーダイオード４４２が、ノード４７０における結合がトランジスタ４３２のゲート酸化物に損傷を与えないことを保証する。
【００２８】
図５は、一実施形態に応じた、ＥＳＤ回路を動作させるための方法５００を示すフローチャートである。方法は、図２〜図４に示すもののようなハイパスフィルタがＥＳＤ事象を検出すると開始する。（ステップ５１０）。その後、たとえば、図３〜図４に示すようにＥＳＤ事象の影響を受けているゲートをキャパシタを通じて駆動段回路に結合することによって、ハイパスフィルタがＥＳＤ事象が発生していることを示す信号を駆動段回路に送る。（ステップ５２０）。駆動段回路は、ハイパスフィルタから信号を受信すると、出力ドライバの入力をグランドに分路する。（ステップ５３０）。一実施形態において、たとえば、図４に示すラッチ回路のような、駆動段回路に結合されているラッチ回路が、駆動段回路のノードにおける電圧バイアスを増大させて、駆動段回路が出力ドライバの入力をグランドに分路する速度を増大させる。（ステップ５４０）。図４に見られるように、たとえば、トランジスタ４４４がノード４６０をグランドにラッチしてトランジスタ４３６をオフにし、ノード４７０における電圧を増大させる。ＥＳＤ事象が終わった後、ハイパスフィルタは駆動段回路に信号を送るのを止める。（ステップ５５０）。図３〜図４に示すように、たとえば、キャパシタ上に蓄積されている電荷がトランジスタまたは抵抗器を通じてグランドまで散逸して、駆動段回路を、ＥＳＤ事象の影響を受けているゲートから実質的に分離する。従って、キャパシタの両端電圧が図４に示すトランジスタ４３２の閾値電圧を下回って下降すると、ハイパスフィルタは、信号を送るのを止めることができる。駆動段回路は、ハイパスフィルタからの信号の受信が停止されると、出力ドライバの入力をグランドに分路するのを止め、従って、集積回路を通常動作に戻す。（ステップ５６０）。一実施形態において、たとえば、集積回路が通常動作に戻る速度を増大させるために、ラッチ回路は、ノード（たとえば、図４に示すノード４７０）における電圧を散逸させることもできる。（ステップ５７０）。
【００２９】
一実施形態において、たとえば、集積回路が提供される。集積回路は、限定ではないが、入力または出力を受信するように構成されている第１のノードと、グランドに結合されるように構成されている第２のノードと、第１のノードおよび第２のノードに電気的に結合されている出力ドライバと、第１のノード、第２のノード、および出力ドライバに電気的に結合されているＥＳＤ回路とを含む。ＥＳＤ回路は、限定ではないが、第１のノードにおける静電放電事象を検出するように構成されているハイパスフィルタと、ハイパスフィルタおよび出力ドライバに電気的に結合されている駆動段回路であって、当該駆動段回路は、ハイパスフィルタが静電放電事象を検出したときに、ハイパスフィルタから信号を受信するように構成されており、さらにハイパスフィルタからの信号に応答して出力ドライバの入力を第２のノードへ分路するように構成されている、駆動段回路と、駆動段回路に電気的に結合されており、駆動段回路をバイアスするように構成されている降圧回路とを含んでもよい。ハイパスフィルタは、限定ではないが、第１の端子および第２の端子を含む第１のキャパシタであって、当該第１のキャパシタの第１の端子は第１のノードに結合されている、第１のキャパシタと、ゲート、ソース、およびドレインを含む第１のトランジスタであって、当該第１のトランジスタのソースは第１のキャパシタの第２の端子に結合されており、第１のトランジスタのゲートおよびドレインは第２のノードに結合されている、第１のトランジスタとを含んでもよい。別の実施形態において、たとえば、ハイパスフィルタは、限定ではないが、第１の端子および第２の端子を含む第１のキャパシタであって、当該第１のキャパシタの第１の端子は第１のノードに結合されている、第１のキャパシタと、第１の端子および第２の端子を含む第１の抵抗器であって、当該第１の抵抗器の第１の端子は第１のキャパシタの第２の端子に結合されており、当該第１の抵抗器の第２の端子は第２のノードに結合されている、第１の抵抗器とを含んでもよい。駆動段回路は、限定ではないが、ゲート、ソース、およびドレインを含む第１のトランジスタであって、当該第１のトランジスタのドレインは第１のノードに結合されており、当該第１のトランジスタのゲートはハイパスフィルタに結合されている、第１のトランジスタと、ゲート、ソース、およびドレインを含む第２のトランジスタであって、当該第２のトランジスタのソースは第１のトランジスタのソースに結合されており、当該第２のトランジスタのゲートは降圧回路に結合されている、第２のトランジスタと、ゲート、ソース、およびドレインを含む第３のトランジスタであって、当該第３のトランジスタのドレインは第２のトランジスタのドレインに結合されており、当該第３のトランジスタのゲートは降圧回路に結合されており、当該第３のトランジスタのソースは第２のノードに結合されている、第３のトランジスタと、ゲート、ソース、およびドレインを含む第４のトランジスタであって、当該第４のトランジスタのゲートは第２のトランジスタのドレインに結合されており、当該第４のトランジスタのソースは第２のノードに結合されており、当該第４のトランジスタのドレインは出力ドライバに結合されている、第４のトランジスタとを含んでもよい。ＥＳＤ回路は、ラッチ回路をさらに含んでもよく、当該ラッチ回路は、限定ではないが、ゲート、ソース、およびドレインを含む第５のトランジスタであって、当該第５のトランジスタのゲートは第３のトランジスタのゲートに結合されており、当該第５のトランジスタのソースは第２のノードに結合されており、当該第５のトランジスタのドレインは第１のトランジスタのゲートに結合されている、第５のトランジスタと、ゲート、ソース、およびドレインを含む第６のトランジスタであって、当該第６のトランジスタのゲートは第４のトランジスタのゲートに結合されており、当該第６のトランジスタのソースは第２のノードに結合されており、当該第６のトランジスタのドレインは降圧回路に結合されている、第６のトランジスタと、第１の端子および第２の端子を含む抵抗器であって、当該抵抗器の第１の端子は第２のノードに結合されており、当該抵抗器の第２の端子は第４のトランジスタのゲートに結合されている、抵抗器とを含む。ラッチ回路は、第１の端子および第２の端子を含むツェナーダイオードであって、当該ツェナーダイオードの第１の端子は第２のノードに結合されており、当該ツェナーダイオードの第２の端子は第１のトランジスタのゲートに結合されている、ツェナーダイオードと、第１の端子および第２の端子を含むキャパシタであって、当該キャパシタの第１の端子は第２のノードに結合されており、当該キャパシタの第２の端子は降圧回路に結合されている、キャパシタとをさらに含んでもよい。ハイパスフィルタは、限定ではないが、第１の端子および第２の端子を含む第１のキャパシタであって、当該第１のキャパシタの第１の端子は第１のノードに結合されており、当該第１のキャパシタの第２の端子は第１のトランジスタのゲートに結合されている、第１のキャパシタと、ゲート、ソース、およびドレインを含む第５のトランジスタであって、当該第５のトランジスタのソースは第１のキャパシタの第２の端子に結合されており、当該第５のトランジスタのゲートおよびドレインは第２のノードに結合されている、第５のトランジスタとを含んでもよい。一実施形態において、たとえば、降圧回路は分圧器であってもよい。
【００３０】
別の例示的な実施形態において、たとえば、第１のノード、第２のノード、および出力ドライバに結合されるように構成されているＥＳＤ回路が提供される。ＥＳＤ回路は、限定ではないが、第１のノードにおける静電放電事象を検出するように構成されているハイパスフィルタと、ハイパスフィルタおよび出力ドライバに電気的に結合されている駆動段回路であって、当該駆動段回路は、ハイパスフィルタが静電放電事象を検出したときに、ハイパスフィルタから信号を受信するように構成されており、さらにハイパスフィルタからの信号に応答して出力ドライバの入力を第２のノードへ分路するように構成されている、駆動段回路と、駆動段回路に電気的に結合されており、駆動段回路をバイアスするように構成されている降圧回路とを含んでもよい。一実施形態において、たとえば、ハイパスフィルタは、限定ではないが、第１の端子および第２の端子を含む第１のキャパシタであって、当該第１のキャパシタの第１の端子は第１のノードに結合されている、第１のキャパシタと、ゲート、ソース、およびドレインを含む第１のトランジスタであって、当該第１のトランジスタのソースは第１のキャパシタの第２の端子に結合されており、第１のトランジスタのゲートおよびドレインは第２のノードに結合されている、第１のトランジスタとを含む。別の実施形態において、たとえば、ハイパスフィルタは、限定ではないが、第１の端子および第２の端子を含む第１のキャパシタであって、当該第１のキャパシタの第１の端子は第１のノードに結合されている、第１のキャパシタと、第１の端子および第２の端子を含む第１の抵抗器であって、当該第１の抵抗器の第１の端子は第１のキャパシタの第２の端子に結合されており、当該第１の抵抗器の第２の端子は第２のノードに結合されている、第１の抵抗器とを含む。駆動段回路は、限定ではないが、ゲート、ソース、およびドレインを含む第１のトランジスタであって、当該第１のトランジスタのドレインは第１のノードに結合されており、当該第１のトランジスタのゲートはハイパスフィルタに結合されている、第１のトランジスタと、ゲート、ソース、およびドレインを含む第２のトランジスタであって、当該第２のトランジスタのソースは第１のトランジスタのソースに結合されており、当該第２のトランジスタのゲートは降圧回路に結合されている、第２のトランジスタと、ゲート、ソース、およびドレインを含む第３のトランジスタであって、当該第３のトランジスタのドレインは第２のトランジスタのドレインに結合されており、当該第３のトランジスタのゲートは降圧回路に結合されており、当該第３のトランジスタのソースは第２のノードに結合されている、第３のトランジスタと、ゲート、ソース、およびドレインを含む第４のトランジスタであって、当該第４のトランジスタのゲートは第２のトランジスタのドレインに結合されており、当該第４のトランジスタのソースは第２のノードに結合されており、当該第４のトランジスタのドレインは出力ドライバに結合されている、第４のトランジスタとを含んでもよい。ＥＳＤ回路は、ラッチ回路をさらに含んでもよく、当該ラッチ回路は、限定ではないが、ゲート、ソース、およびドレインを含む第５のトランジスタであって、当該第５のトランジスタのゲートは第３のトランジスタのゲートに結合されており、当該第５のトランジスタのソースは第２のノードに結合されており、当該第５のトランジスタのドレインは第１のトランジスタのゲートに結合されている、第５のトランジスタと、ゲート、ソース、およびドレインを含む第６のトランジスタであって、当該第６のトランジスタのゲートは第４のトランジスタのゲートに結合されており、当該第６のトランジスタのソースは第２のノードに結合されており、当該第６のトランジスタのドレインは降圧回路に結合されている、第６のトランジスタと、第１の端子および第２の端子を含む抵抗器であって、当該抵抗器の第１の端子は第２のノードに結合されており、当該抵抗器の第２の端子は第４のトランジスタのゲートに結合されている、抵抗器とを含む。一実施形態において、たとえば、ラッチ回路は、第１の端子および第２の端子を含むツェナーダイオードであって、当該ツェナーダイオードの第１の端子は第２のノードに結合されており、当該ツェナーダイオードの第２の端子は第１のトランジスタのゲートに結合されている、ツェナーダイオードと、第１の端子および第２の端子を含む第１のキャパシタであって、当該第１のキャパシタの第１の端子は第２のノードに結合されており、当該第１のキャパシタの第２の端子は降圧回路に結合されている、第１のキャパシタとをさらに含む。ハイパスフィルタは、限定ではないが、第１の端子および第２の端子を含む第２のキャパシタであって、当該第２のキャパシタの第１の端子は第１のノードに結合されており、当該第２のキャパシタの第２の端子は第１のトランジスタのゲートに結合されている、第２のキャパシタと、ゲート、ソース、およびドレインを含む第７のトランジスタであって、当該第７のトランジスタのソースは第２のキャパシタの第２の端子に結合されており、当該第７のトランジスタのゲートおよびドレインは第２のノードに結合されている、第７のトランジスタとを含んでもよい。一実施形態において、たとえば、降圧回路は、限定ではないが分圧器を含む。
【００３１】
別の例示的な実施形態において、たとえば、出力ドライバの入力をグランドに分路するための方法が提供される。方法は、限定ではないが、ハイパスフィルタを介して、静電放電事象を検出すること、ハイパスフィルタによって、静電放電事象を示す信号を駆動段回路に送ること、駆動段回路によって、出力ドライバの入力をグランドに分路することを含んでもよい。方法は、駆動段回路が出力ドライバの入力をグランドに分路する速度を増大させるために駆動段回路において電圧バイアスを増大させることをさらに含んでもよい。方法は、ハイパスフィルタによって、静電放電事象が終わると駆動段回路に対する静電放電事象を示す信号を止めること、駆動段回路によって、ハイパスフィルタが信号を送るのを止めると出力ドライバの入力をグランドに分路するのを止めることをさらに含んでもよい。方法は、駆動段回路が出力ドライバの入力を分路するのを止める速度を増大させるために駆動段回路における電圧バイアスを散逸させることをさらに含んでもよい。
【００３２】
「例示的な」という用語は、本明細書においては、任意の数の代替形態を含んでもよい１つの例、事例または実例を表すのに使用されている。「例示的」として本明細書に記載される一切の実施態様は、必ずしも他の実施態様よりも好適または有利であるとは解釈されるべきではない。
【００３３】
いくつかの例示的な実施形態が上記の説明において提示されてきたが、膨大な数の代替的であるが等価な変形形態が存在し、本明細書に提示の例は本実施形態の範囲、適用可能性、または構成を限定するようには決して意図されていないことを諒解されたい。逆に、特許請求の範囲およびそれらの適法の均等物から逸脱することなく、本明細書に記載のさまざまな特徴の機能および構成にさまざまな変更を行うことができる。
【符号の説明】
【００３４】
１００…ＩＣ（パッケージ集積回路）、１１０、１１０、１２０、１３０…外部コネクタ、２００…ＥＳＤ回路、２１０…出力ドライバ、２２０…降圧回路、２３０…ハイパスフィルタ、２４０…駆動段回路、２５０…ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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