(57)【要約】【課題】簡単な構成でデータ転送帯域を増加させ、低コストで高速なシリアル通信でのデータ転送を実現できるようにする。【解決手段】シリアル送信装置のデータ分割部が、転送データを分割して複数の分割データを生成し、複数のパラシリ変換部が、送信制御部によるタイミング制御に従って、接続されたデータ信号線に分割データをシリアルデータに変換して送信し、シリアル受信装置の複数のシリパラ変換部が、接続されたデータ信号線からシリアルデータを受信してパラレルデータに変換し、データ復元部が、複数のシリパラ変換部で変換されたパラレルデータを、変換が完了した順番で結合して転送データを復元する。【選択図】図５
2014138389.tif 000002
【特許請求の範囲】
【請求項１】
複数のデータ出力端子を有する送信装置であって、
送信する転送データを分割して複数の分割データを生成するデータ分割手段と、
前記複数のデータ出力端子の１つにそれぞれ接続され、前記分割データをシリアルデータに変換し、当該データ出力端子へ出力する複数の第１の変換手段と、
前記複数の第１の変換手段が前記データ出力端子よりシリアルデータを送信する際の送信開始のタイミングを異ならせる送信制御手段とを有することを特徴とする送信装置。
【請求項２】
前記送信制御手段は、前記シリアルデータを受信する受信側で、受信した前記シリアルデータを前記分割データに変換し、変換が完了した順番で前記分割データを結合して得られるデータと、前記転送データとが同じになるように前記送信開始のタイミングを異ならせることを特徴とする請求項１記載の送信装置。
【請求項３】
前記送信制御手段は、前記データ分割手段により生成された前記複数の分割データの前記転送データにおける配置順と同じ順番で、前記シリアルデータを受信して前記分割データに変換する受信側での受信した前記シリアルデータから前記分割データへの変換が完了するように前記送信開始のタイミングを異ならせることを特徴とする請求項１記載の送信装置。
【請求項４】
前記送信制御手段は、
前記データ分割手段により生成された前記複数の分割データを前記複数の第１の変換手段の何れかに順次分配するデータ分配手段と、
前記データ分配手段が前記第１の変換手段に前記分割データを分配するタイミングを生成する分配タイミング生成手段とを有し、
前記分配タイミング生成手段が前記分割データを分配するタイミングを制御することによって前記送信開始のタイミングを異ならせることを特徴とする請求項１乃至３の何れか１項に記載の送信装置。
【請求項５】
前記データ分割手段は、送信する前記転送データを所定の単位で分割して前記複数の分割データを生成することを特徴とする請求項１乃至４の何れか１項に記載の送信装置。
【請求項６】
複数のデータ入力端子を有する受信装置であって、
前記複数のデータ入力端子の１つにそれぞれ接続され、各々の送信開始タイミングが異なるシリアルデータを当該データ入力端子から受信し、受信した前記シリアルデータをパラレルデータに変換する複数の第２の変換手段と、
前記複数の第２の変換手段により変換された前記パラレルデータを、変換が完了した順番で結合して転送データを復元するデータ復元手段とを有することを特徴とする受信装置。
【請求項７】
送信装置と受信装置が複数のデータ信号線を介して接続された情報処理システムであって、
前記送信装置は、
送信する転送データを分割して複数の分割データを生成するデータ分割手段と、
前記複数のデータ信号線の１つにそれぞれ接続され、前記分割データをシリアルデータに変換し、当該データ信号線へ出力する複数の第１の変換手段と、
前記複数の第１の変換手段が前記データ信号線を介してシリアルデータを送信する際の送信開始のタイミングを異ならせる送信制御手段とを有し、
前記受信装置は、
前記複数のデータ信号線の１つにそれぞれ接続され、前記シリアルデータを受信してパラレルデータに変換する複数の第２の変換手段と、
前記複数の第２の変換手段により変換された前記パラレルデータを、変換が完了した順番で結合して前記転送データを復元するデータ復元手段とを有することを特徴とする情報処理システム。
【請求項８】
前記データ信号線は貫通電極であり、前記送信装置と前記受信装置とが重なっていることを特徴とする請求項７記載の情報処理システム。
【請求項９】
複数のデータ出力端子を有する送信装置の制御方法であって、
送信する転送データを分割するデータ分割工程と、
前記分割工程で分割したデータをシリアルデータに変換し、当該データ出力端子へ出力する第１の変換工程と、
前記第１の変換工程でシリアルデータを送信する際の送信開始のタイミングを前記データ出力端子毎に異ならせる送信制御工程とを有することを特徴とする制御方法。
【請求項１０】
複数のデータ入力端子を有する受信装置の制御方法であって、
各々の送信開始タイミングが異なるシリアルデータを前記データ入力端子から受信し、受信したシリアルデータをパラレルデータに変換する第２の変換工程と、
前記第２の変換工程で変換したパラレルデータを、変換が完了した順番で結合するデータ復元工程とを有することを特徴とする制御方法。
【請求項１１】
複数のデータ信号線を介して接続された２つの通信装置の通信方法であって、
送信する転送データを分割して複数の分割データを生成するデータ分割工程と、
前記分割データをシリアルデータに変換し、前記分割データ毎に１つの前記データ信号線へ出力する第１の変換工程と、
前記第１の変換工程で前記シリアルデータを送信する際の送信開始のタイミングを前記分割データ毎に異ならせる送信制御工程と、
前記データ信号線から前記シリアルデータを受信してパラレルデータに変換する第２の変換工程と、
前記第２の変換工程で変換された前記パラレルデータを、変換が完了した順番で結合して前記転送データを復元するデータ復元工程とを有することを特徴とする通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信装置、受信装置、情報処理システム、制御方法及び通信方法に関し、装置間のデータ転送技術に関する。
【背景技術】
【０００２】
集積回路の集積度の向上や処理能力の向上は目を見張るものがあるが、集積回路間でのデータのやりとりも増加しており、データ転送帯域の向上が望まれている。パラレル転送方式によりデータを並列に転送することで、データ転送帯域を増加させることは可能である。しかし、それに伴って集積回路の端子数が増え、コストが増加したり、データ信号線間のスキュー調整が困難になったりするので、近年は、集積回路間のデータ転送に高速なシリアル転送方式を採用することが増えている。シリアル転送方式においてデータ転送帯域を増加させるには、転送速度を上げるか、転送速度はそのままでシリアルデータを並列に転送する必要がある。しかし、シリアルデータを並列に転送する場合には、転送速度が高速であるほどデータ信号線間のスキューを高い精度で揃えなければならない。
【０００３】
下記特許文献１によれば、高速シリアル転送の受信装置で、クロックやシリアルデータが入力される入力端子と内部回路間の接続や、内部回路の出力先の接続を切り替えることで、集積回路の端子配列を柔軟に変更することができる。これにより、実装される回路基板上での配線制約を緩和し、データ信号線の等長配線を容易化できる。また、回路基板上で高密度な実装が要求されることにより、データ信号線を迂回させる領域がなく、等長配線できない場合には、データ信号線毎に設けたデータを遅延させる回路によってデータ信号線間のスキューを揃えることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−６５５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載の技術では、端子配列の変更に対応した接続の切り替えをシリアル転送開始前に完了しておく必要がある。そのため、受信装置には端子配列の変更に対応した接続の設定を行うためのＣＰＵ（Central Processing Unit）による制御や端子の追加が必要となり、コストが増加してしまう。また、データ信号線毎にデータを遅延させる回路を設けると、シリアル通信を行う装置のコストが増加してしまう。
【課題を解決するための手段】
【０００６】
本発明に係る送信装置は、複数のデータ出力端子を有する送信装置であって、送信する転送データを分割して複数の分割データを生成するデータ分割手段と、前記複数のデータ出力端子の１つにそれぞれ接続され、前記分割データをシリアルデータに変換し、当該データ出力端子へ出力する複数の第１の変換手段と、前記複数の第１の変換手段が前記データ出力端子よりシリアルデータを送信する際の送信開始のタイミングを異ならせる送信制御手段とを有することを特徴とする。
本発明に係る受信装置は、複数のデータ入力端子を有する受信装置であって、前記複数のデータ入力端子の１つにそれぞれ接続され、各々の送信開始タイミングが異なるシリアルデータを当該データ入力端子から受信し、受信した前記シリアルデータをパラレルデータに変換する複数の第２の変換手段と、前記複数の第２の変換手段により変換された前記パラレルデータを、変換が完了した順番で結合して転送データを復元するデータ復元手段とを有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、簡単な構成でデータ転送帯域を増加させることができ、低コストで高速なシリアル通信でのデータ転送を行うことができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態における情報処理システムの構成例を示す図である。
【図２】本実施形態におけるシリアル通信装置間の構成例を示す図である。
【図３】本実施形態におけるクロック信号線及びデータ信号線に係る構成の例を示す図である。
【図４】本実施形態でのシリアル通信によるパケット転送を説明するための図である。
【図５】本実施形態におけるシリアル送信装置の構成例を示す図である。
【図６】本実施形態におけるシリアル受信装置の構成例を示す図である。
【図７】本実施形態でのタイミング信号とパケット転送の例を示す波形図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
図１は、本発明の一実施形態に係るシリアル通信装置を有する情報処理システムの構成例を示すブロック図である。図１には、シリアル通信装置を有する集積回路１、２が回路基板（ボード）上に実装され、その回路基板に形成された複数のデータ信号線を介して集積回路１、２間でシリアル通信によりデータ転送する情報処理システムを例として示している。
【００１１】
第１の集積回路１は、ＣＰＵ（Central Processing Unit）１０、ＲＯＭ（Read Only Memory）１１、ＲＡＭ（Random Access Memory）１２、第１のバス１３、及びシリアル送信装置１００を有する。また、第２の集積回路２は、制御部２０、２１、２２、第２のバス２３、及びシリアル受信装置２００を有する。
【００１２】
第１の集積回路１において、ＣＰＵ１０、ＲＯＭ１１、ＲＡＭ１２は、第１のバス１３に接続されている。また、第２の集積回路２において、制御部２０、２１、２２は、第２のバス２３に接続されている。そして、第１の集積回路１の第１のバス１３と第２の集積回路２の第２のバス２３とは、シリアル送信装置１００、複数のデータ信号線、及びシリアル受信装置２００を介して接続されている。この構成は、例えば汎用のコンピュータにおける２チップセットの構成で代表的な構成の一つである。
【００１３】
ＣＰＵ１０は、ＲＯＭ１１に格納されているプログラムをＲＡＭ１２に展開し、ＲＡＭ１２からプログラムを読み込んで実行する。制御部２０、２１、２２は、図示しない各種の周辺装置を制御する。例えば、制御部２０は、ＰＣＩ（Peripheral Components Interconnect）規格に準拠した周辺装置を制御し、制御部２１は、ＵＳＢ（Universal Serial Bus）規格に準拠した周辺装置を制御する。また、例えば制御部２２は、ＩＤＥ（Integrated Drive Electronics）方式で接続された周辺装置を制御する。
【００１４】
シリアル送信装置１００は、ＣＰＵ１０又は図示しないＤＭＡＣ（Direct Memory Access Controller）を介して所定のプロトコルに従って送信されるデータを、シリアル通信によってシリアル受信装置２００へ転送する。シリアル受信装置２００は、シリアル送信装置１００から取得したデータを、所定のプロトコル（第１のバス１３と同一のプロトコルでなくても良い。）に従って第２のバス２３に接続された制御部２０〜２２に転送する。なお、本実施形態に係るシリアル通信装置を有する情報処理システムの構成は、図１に示した構成に限らず、集積回路間においてシリアル通信によって転送データを送受信する伝送装置について適用できる。
【００１５】
図２は、本実施形態におけるシリアル通信装置間の構成例を示す図である。図２には、シリアル送信装置１００とシリアル受信装置２００との間で、ソースシンクロナス（source synchronous）方式でシリアル通信を行う構成を示している。ソースシンクロナス方式は、送信側からデータ信号とは別にクロック信号を伝送し、受信側では受信したクロック信号を用いてデータ信号をサンプリングし通信を行う。
【００１６】
シリアル通信に係るシリアル送信装置１００のクロック出力端子とシリアル受信装置２００のクロック入力端子とが、クロック信号線３０１を介して接続される。また、シリアル通信に係るシリアル送信装置１００のデータ出力端子とシリアル受信装置２００のデータ入力端子とが、データ信号線Ａ３０２、データ信号線Ｂ３０３、データ信号線Ｃ３０４、及びデータ信号線Ｄ３０５を介して接続される。
【００１７】
クロック信号線３０１を介して、シリアル送信装置１００からシリアル受信装置２００へクロック信号が伝送される。また、それぞれのデータ信号線３０２〜３０５を介して、シリアル送信装置１００からシリアル受信装置２００へデータ信号（シリアルデータ）が伝送される。データ信号線３０２〜３０５を介して伝送されるデータ信号（シリアルデータ）は、クロック信号線３０１を介して伝送されるクロック信号に同期している。
【００１８】
ここで、データ信号線３０２〜３０５のそれぞれ１つのデータ信号線が、装置間においてシリアル通信によりデータを送受信するための１つの通信経路（チャネル）に相当する。すなわち、図２に示した例では、シリアル送信装置１００とシリアル受信装置２００との間に４つのシリアル通信経路が形成され、通信経路毎にデータ信号（シリアルデータ）が伝送される。
【００１９】
なお、図２においては、ソースシンクロナス方式を適用した場合を示したが、本実施形態はエンベデッドクロック（embedded clock）方式も適用可能である。エンベデッドクロック方式は、送信するデータ信号にクロック成分を埋め込み、受信側でデータ信号からクロックを抽出し、抽出したクロックを用いてデータをサンプリングし通信を行う。エンベデッドクロック方式を適用した場合には、シリアル送信装置１００とシリアル受信装置２００との間にクロック信号線３０１を設けずに、データ信号線３０２〜３０５を介して伝送されるデータ信号の各々にクロック成分を埋め込むようにすれば良い。
【００２０】
図３は、本実施形態におけるクロック信号線３０１及びデータ信号線３０２〜３０５に係る構成の一例を示す図である。ここでは、本実施形態におけるクロック信号線３０１とデータ信号線３０２〜３０５とに係る構成を、センターアライン方式と呼ばれる、クロック信号の立ち上がりがデータ信号の遷移と遷移の間の時間的な中央にくるように構成される方式を例に示す。なお、本実施形態は、図３に示す例に限らず、エッジアライン方式と呼ばれる、クロック信号の立ち上がりがデータ信号の時間的な遷移点にくるように構成される方式についても適用可能である。
【００２１】
近年、集積回路の動作の高速化により、クロック信号の周期が短くなり、またプリント基板上の配線の影響や、集積回路内のプロセスのバラつきの影響によって、設計マージンの確保が困難になってきている。そのため、図３に示すシリアル送信装置１００は、クロック信号を遅延させるための遅延素子３０６と、クロック信号とデータ信号の位相を調整するために、遅延素子３０６に指示を与える位相調整機構３０７とを有する。装置間の接続確認後、クロック信号の立ち上がりが、データ信号の遷移と遷移の間の時間的な中央にくるように、遅延素子３０６及び位相調整機構３０７によりクロック信号の遅延量を調整する。
【００２２】
なお、本実施形態は、クロック信号とデータ信号の位相を調整するためにデータ信号を遅延させる場合にも適用できる。また、図３には、クロック信号の立ち上がりのみの使用によるＳＤＲ（Single Data Rate）方式を例として示しているが、クロック信号の立ち上がり及び立下りを使用するＤＤＲ（Double Data Rate）方式にも適用可能である。
【００２３】
図４は、本実施形態でのシリアル通信によるパケット転送を説明するための図である。本実施形態におけるシリアル通信を、送信すべき一つのパケットを３２ビット単位に分割して、分割した３２ビットの分割データを４つのデータ信号線Ａ〜Ｄで並列にシリアル転送する場合を例として説明する。
【００２４】
例えば、データ信号線Ａでは、時刻ｔ０〜ｔ３の期間においてデータ信号の値が“０”であり、これによりデータ信号線Ａを介してのデータ転送がないことをシリアル送信装置１００及びシリアル受信装置２００が互いに認識している。時刻ｔ４にて、転送開始を示すスタートビットとしてシリアル送信装置１００がデータ信号線Ａにおけるデータ信号の値を“１”にセットすることで、分割データの転送開始を互いの装置で認識する。これに続く３２サイクル（時刻ｔ５〜ｔ３６）の期間において、データ信号線Ａではシリアル転送による分割データの転送が行われる。
【００２５】
データ信号線Ａと同様に、データ信号線Ｂ、データ信号線Ｃ、データ信号線Ｄでもデータ信号線Ａと並列してシリアル転送による分割データの転送が行われる。データ信号線Ａでは、１つ目の分割データの転送が完了した後、引き続き時刻ｔ３７にてスタートビットとしてデータ信号線Ａにおけるデータ信号の値が“１”にセットされ、次の分割データの転送が行われる（時刻ｔ３８〜ｔ６９）。送信する分割データの転送が終了した後は、データ信号線Ａのデータ信号の値を“０”にセットすることで、データ信号線Ａを介してのデータ転送がないことを互いの装置が認識することとなる。
【００２６】
図５は、本実施形態におけるシリアル送信装置１００の構成例を示す図である。論理層１０１は、第１のバス１３から取得した転送データからパケットを生成する。データ分割部１０２は、論理層１０１から受信したパケットを所定のビット単位に分割して分割データを生成する。本実施形態では、データ分割部１０２は、受信したパケットを３２ビット単位で分割するとする。なお、パケットが３２ビットの倍数でない場合には、最後の分割データはダミーのビットを付加して３２ビットとする。
【００２７】
送信制御部１０３は、データ分配部１０４及び分配タイミング生成部１０５を有する。データ分配部１０４は、データ分割部１０２から受信した分割データを、分配タイミング生成部１０５が出力するタイミング信号に従って、パラシリ（パラレル−シリアル）変換部１０６〜１０９へ順次分配する。この例では、データ分配部１０４は、パラシリ変換部１０６→パラシリ変換部１０７→パラシリ変換部１０８→パラシリ変換部１０９→パラシリ変換部１０６→…という順番で、分割データをパラシリ変換部１０６〜１０９へ分配するものとする。
【００２８】
第１の変換手段の一例であるパラシリ変換部１０６〜１０９は、それぞれがデータ信号線Ａ３０２〜データ信号線Ｄ３０５に接続される。パラシリ変換部１０６〜１０９は、データ分配部１０４から受信した３２ビットの分割データをシリアルデータに変換し、それにスタートビットを付加して、接続されたデータ信号線Ａ３０２〜データ信号線Ｄ３０５に送出する。本実施形態では、データ分割部１０２からパラシリ変換部１０６〜１０９へ分割データを分配するタイミングを制御することによって、データ信号線Ａ３０２〜データ信号線Ｄ３０５でのシリアルデータの送信開始タイミングを異ならせる。
【００２９】
図６は、本実施形態におけるシリアル受信装置２００の構成例を示す図である。第２の変換手段の一例であるシリパラ（シリアル−パラレル）変換部２０３〜２０６は、それぞれがデータ信号線Ａ３０２〜データ信号線Ｄ３０５に接続されている。シリパラ変換部２０３〜２０６は、接続されたデータ信号線Ａ３０２〜データ信号線Ｄ３０５を介して受信したシリアルデータを３２ビットのパラレルデータに変換し、分割データを生成する。データ復元部２０２は、シリパラ変換部２０３〜２０６が分割データの生成を完了した順番で、生成された分割データを結合して連続するパラレルデータとして組み立ててパケットを復元する。論理層２０１は、データ復元部２０２が生成したパケットの解析を行い、第２のバス２３にデータを送出する。
【００３０】
図７は、本実施形態での分配タイミング生成部１０５が生成するタイミング信号とパケット転送の例を示す波形図である。図７には、一つのパケットを３２ビット単位に分割することで、分割データ＜１＞〜分割データ＜５＞の５つの分割データに分割し、分割データ毎にデータ信号線Ａ〜Ｄによりシリアル転送する場合を例として示している。また、図７に示す例において、シリアル送信装置１００のデータ分割部１０２は、パケットを５つに分割し（分割データ＜１＞〜分割データ＜５＞）、時刻ｔ２からデータ分配部１０４へ連続して出力しているものとする。
【００３１】
シリアル送信装置１００の分配タイミング生成部１０５は、まず、データ分配部１０４が分配すべき分割データが存在するか（条件１）、及び分配先のパラシリ変換部１０６〜１０９がデータ分配部１０４から分割データを受信可能であるかを判定する（条件２）。次に、分配タイミング生成部１０５は、タイミング信号を有効にして分配される分割データと前回に分配された分割データについて、シリアル受信装置２００のシリパラ変換部２０３〜２０６で生成される順番が分配された順番と同じになるかを判定する（条件３）。これらの３つの条件（条件１〜条件３）がすべて成立する場合に、分配タイミング生成部１０５は、出力するタイミング信号を有効とする（値“１”をセットする）。
【００３２】
時刻ｔ３にて、データ分配部１０４が分配すべき分割データ（分割データ＜１＞）が存在しており、分配先となるパラシリ変換部１０６はデータ信号線Ａに対してシリアルデータを転送中でないのでデータ分配部１０４から分割データを受信可能である。また、時刻ｔ２はリセット直後であり、時刻ｔ２以前に分配された分割データがなく、分割データ間の順番を保証する必要がない。すなわち、前述した条件１〜条件３の３つの条件が成立するため、分配タイミング生成部１０５は、タイミング信号を有効にする。
【００３３】
また、時刻ｔ４では、データ分配部１０４が分配すべき分割データ＜２＞が存在し、分配先となるパラシリ変換部１０７はデータ信号線Ｂに対してシリアルデータを転送中でないのでデータ分配部１０４から分割データを受信可能である。また、時刻ｔ４でタイミング信号を有効にして分割データ＜２＞をパラシリ変換部１０７に分配しても、シリアル受信装置２００ではシリパラ変換部２０３が分割データ＜１＞を生成した後に、シリパラ変換部２０４が分割データ＜２＞を生成することが保証できる。前述した条件１〜条件３の３つの条件が成立するため、分配タイミング生成部１０５は、タイミング信号を有効にする。
【００３４】
同様に、分配タイミング生成部１０５は、時刻ｔ５、ｔ６においても、前述した条件１〜条件３の３つの条件が成立するためにタイミング信号を有効にする。続く時刻ｔ７〜ｔ３５の期間においては、すべてのパラシリ変換部１０６〜１０９がシリアルデータを転送中でありデータ分配部１０４から分割データを受信できないため、タイミング信号を有効にすることはできない。
【００３５】
パラシリ変換部１０６がデータ分配部１０４から分割データを受信できるようになるのは、分割データ＜１＞の最後のシリアルデータの転送を完了する時刻ｔ３６となる。時刻ｔ３６では、タイミング信号を有効にした場合でも、シリパラ変換部２０６が分割データ＜４＞を生成した後に、シリパラ変換部２０３が分割データ＜５＞を生成することが保証できる。したがって、前述した条件１〜条件３の３つの条件が成立するため、分配タイミング生成部１０５は、タイミング信号を有効にする。
【００３６】
データ分配部１０４は、分配タイミング生成部１０５が出力するタイミング信号に基づいて、データ分割部１０２から受信した分割データをパラシリ変換部１０６〜１０９に順次分配する。本例において分割データは、パラシリ変換部１０６→パラシリ変換部１０７→パラシリ変換部１０８→パラシリ変換部１０９→パラシリ変換部１０６→…という順番で分配される。
【００３７】
時刻ｔ３ではタイミング信号が有効であるため、データ分配部１０４は、分割データ＜１＞をパラシリ変換部１０６に分配する。同様に、データ分配部１０４は、タイミング信号が有効である時刻ｔ４では分割データ＜２＞をパラシリ変換部１０７へ分配し、時刻ｔ５では分割データ＜３＞をパラシリ変換部１０８へ分配し、時刻ｔ６では分割データ＜４＞をパラシリ変換部１０９へ分配する。また、タイミング信号が有効である時刻ｔ３６では、データ分配部１０４は、分割データ＜５＞をパラシリ変換部１０６へ分配する。
【００３８】
パラシリ変換部１０６〜１０９は、データ分配部１０４から分割データが分配されると、その分割データをシリアルデータに変換する。そして、パラシリ変換部１０６〜１０９は、変換したシリアルデータにスタートビットを付加して、分割データが分配された次のサイクルから、接続されたデータ信号線Ａ〜Ｄに送出する。
【００３９】
シリアル受信装置２００のシリパラ変換部２０３〜２０６は、接続されたデータ信号線Ａ〜Ｄにより伝送されたシリアルデータを受信してパラレルデータに変換し、分割データを生成する。時刻ｔ３６にて、シリパラ変換部２０３が分割データ＜１＞の生成を完了する。同様に、時刻ｔ３７にてシリパラ変換部２０４が分割データ＜２＞の生成を完了し、時刻ｔ３８にてシリパラ変換部２０５が分割データ＜３＞の生成を完了し、時刻ｔ３９にてシリパラ変換部２０６が分割データ＜４＞の生成を完了する。また、時刻ｔ６９にてシリパラ変換部２０３が分割データ＜５＞の生成を完了する。
【００４０】
データ復元部２０２は、シリパラ変換部２０３〜２０６が分割データの生成を完了した順番で分割データを結合し連続するパラレルデータとして組み立ててパケットを復元する。本実施形態では、シリアル受信装置２００において、転送データにおける複数の分割データの配置順と同じ順番で、受信したシリアルデータからの分割データの生成が完了するように、シリアル送信装置１００からの送信開始のタイミングが制御されている。つまり、シリアル送信装置１００の分配タイミング生成部１０５により、データ分配部１０４が分配する分割データの順番と、シリアル受信装置２００のシリパラ変換部２０３〜２０６が生成する分割データの順番とが同じになることが保証されている。したがって、生成を完了した順番でデータ復元部２０２が分割データをパラレルデータとして組み立てることで、シリアル受信装置２００ではパケットを正しく復元することができる。
【００４１】
本実施形態によれば、シリアル送信装置１００は、分割データの順番とシリアル受信装置２００のシリパラ変換部２０３〜２０６が生成する分割データの順番とが同じになるようにタイミングを制御して、分割データを変換したシリアルデータを送信する。また、シリアル受信装置２００は、受信したシリアルデータからシリパラ変換部２０３〜２０６が生成した分割データを、生成を完了した順番で結合しデータを復元する。これにより、複数のデータ信号線Ａ〜Ｄを用いたシリアル通信において、シリアル送信装置１００のデータ出力端子とシリアル受信装置２００のデータ入力端子とを自由に接続してシリアル転送方式でのデータ転送を行うことができる。したがって、複雑な回路や設定を必要とせずに、回路基板上でのデータ信号線の等長配線を容易化すること等が可能になり、低いコストでデータ転送帯域を増加させ、高速なシリアル通信でのデータ転送を実現することができる。
【００４２】
ここで、回路基板上での実装の都合によって等長配線ができずに、例えば図２に示したデータ信号線Ｃ３０４だけが他のデータ信号線よりも遅延が１サイクル分だけ少なくなってしまうことが考えられる。そのような場合にはシリアル送信装置１００において、分配タイミング生成部１０５は、タイミング信号を有効にしてデータ分配部１０４が分割データをパラシリ変換部１０７に分配した後、１サイクルの間隔を空けてタイミング信号を有効にするようにすれば良い。これにより、データ分配部１０４が分配する分割データとシリパラ変換部２０３〜２０６が生成する分割データの順番とは同じになることが保証され、正しく転送データを復元できるシリアル通信を行うことができる。このような場合であっても、本実施形態によれば、データ信号線毎にスキューを調整するための遅延回路等を設ける必要がなく、高速なシリアル通信を低コストで実現することができる。
【００４３】
また、前述した実施形態では、集積回路間におけるシリアル通信について説明したが、本発明はこれに限定されるものではなく、同一の集積回路内における回路ブロック間でのチップ内のシリアル通信にも適用可能である。また、シリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に位置する集積回路間におけるシリアル通信においても適用可能である。例えば、シリアル送信装置１００とシリアル受信装置２００の其々は積層の１つであり、互いに重なり合っている。もちろん、シリアル送信装置１００とシリアル受信装置２００との間に異なる機能を実現する層を挟んでいてもよいが、配線遅延の関係上、隣接していることがより好ましい。
【００４４】
（本発明の他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、前述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。
【００４５】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００４６】
１、２：集積回路  １００：シリアル送信装置  １０２：データ分割部  １０３：送信制御部  １０４：データ分配部  １０５：分配タイミング生成部  １０６〜１０９：パラシリ（パラレル−シリアル）変換部  ２００：シリアル受信装置  ２０２：データ復元部  ２０３〜２０６：シリパラ（シリアル−パラレル）変換部  ３０１：クロック信号線  ３０２〜３０５：データ信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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