(57)【要約】【課題】特定の端子から、他の端子に接続されたバッファ回路のテストを行える半導体装置を提供する。【解決手段】半導体装置は、第１モードのとき、複数の入出力端子に入力される入力信号を複数の入力バッファを介して複数のノードへ供給し、第２モードのとき、複数の入出力端子のうちの第１入出力端子に入力される入力信号を対応する第１入力バッファを介して複数のノードへ供給する入力セレクト回路と、第１入力バッファを除く複数の入力バッファの出力側に接続され、第１入力バッファを除く複数の入力バッファの出力の一つを選択信号に応じて選択出力する出力セレクト回路と、複数のノードの一つである第１ノードと第１入出力端子に接続された第１出力バッファとの間の接続線の途中に挿入接続され、第１モードのとき、第１ノードに供給される出力信号を第１出力バッファへ供給し、第２モードのとき、出力セレクト回路の出力を第１出力バッファへ供給する出力切替回路と、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の入出力端子を含む複数の入出力端子と、
前記複数の入出力端子にそれぞれ接続され、前記第１の入出力端子に接続される第１の入力バッファを含む複数の入力バッファと、
前記複数の入出力端子にそれぞれ接続され、前記第１の入出力端子に接続される第１の出力バッファを含む複数の出力バッファと、
前記複数の入出力端子にそれぞれ対応し、前記第１の入出力端子に対応する第１のノードを含む複数のノードと、
前記複数の入力バッファと前記複数のノードとの間に接続され、第１のモードのとき、前記複数の入出力端子にそれぞれ入力される入力信号を前記複数の入力バッファを介して前記複数のノードへそれぞれ供給し、第２のモードのとき、前記第１の入出力端子に入力される入力信号を前記第１の入力バッファを介して前記複数のノードへ供給するように、モード信号に応じて入力信号経路を切り替える入力セレクト回路と、
前記複数のノードと前記複数の入出力端子との間にそれぞれ接続され、前記複数のノードに供給される出力信号を前記複数の入出力端子へそれぞれ供給する複数の接続線と、
前記第１の入力バッファを除く前記複数の入力バッファの出力側に接続され、前記第１の入力バッファを除く前記複数の入力バッファの出力のうちの一つを選択信号に応じて選択して出力する出力セレクト回路と、
前記第１のノードと前記第１の出力バッファとの間に接続された接続線の途中に挿入接続され、前記第１のモードのとき、前記第１のノードに供給される出力信号を前記第１の出力バッファへ供給し、前記第２のモードのとき、前記出力セレクト回路の出力を前記第１の出力バッファへ供給する出力切り替え回路と、
を含むことを特徴とする半導体装置。
【請求項２】
前記複数の入力バッファ及び前記複数の出力バッファのイネーブル／ディセーブルを制御するとともに前記選択信号を生成する制御回路をさらに含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記出力セレクト回路は、
前記第１の入出力端子に対応する前記入力バッファを除く前記複数の入力バッファの出力のそれぞれと前記選択信号の対応ビットとの否定論理積を出力する複数の第１のＮＡＮＤ回路と、
これら複数の第１のＮＡＮＤ回路をカスケード接続する複数の第２のＮＡＮＤ回路と、
前記複数の第２のＮＡＮＤ回路のうち奇数段目に位置するＮＡＮＤ回路の出力を論理反転して次段へ出力する１又は複数のＮＯＴ回路と、
を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１のパッドと、
第２のパッドと、
入力側が前記第１のパッドに接続され、出力側が第１のノードに接続された第１のバッファと、
入力側が第２のノードに接続され、出力側が前記第１のパッドに接続された第２のバッファと、
入力側が前記第２のパッドに接続され、出力側が第３のノードに接続された第３のバッファと、
入力側が第４のノードに接続され、出力側が前記第２のパッドに接続された第４のバッファと、
第１の制御信号がアクティブである間、第５のノードの電位の論理レベルが前記第３のノードの電位の論理レベルと同じになるように制御する第１の制御回路と、
前記第２のノードが、前記第１のノードか前記第５のノードのいずれか一方と接続するように切り替える第１の切り替え回路と、
前記第１および第４のノードに接続された内部回路と、
を含むことを特徴とする半導体装置。
【請求項５】
前記第４のノードが、前記第１のノードか前記第３のノードのいずれか一方と接続するように切り替える第２の切り替え回路を、更に有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の切り替え回路が、前記第１のノードと前記第２のノードとを接続するように切り替える間、前記第２の切り替え回路は、前記第３のノードと前記第４のノードとを接続するように切り替えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の制御信号がアクティブである間、前記第１の切り替え回路は前記第２のノードが前記第５のノードと接続するように切り替えることを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の制御信号がアクティブである間、前記第１および第２のバッファはともに動作状態にあることを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第１の制御信号がアクティブである間、前記第２のパッドには外部からの信号の供給が無く、前記第１のパッドにはプロービングにより信号が供給されることを特徴とする請求項４乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
第３のパッドと、
入力側が前記第３のパッドに接続され、出力側が第６のノードに接続された第５のバッファと、
入力側が第７のノードに接続され、出力側が前記第３のパッドに接続された第６のバッファと、を更に有し、
前記第１の制御回路は、第２の制御信号がアクティブである間、第５のノードの電位の論理レベルが前記第６のノードの電位の論理レベルと同じになるように制御し、
前記内部回路は前記第７のノードにも接続されていることを特徴とする請求項４乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第７のノードが、前記第６のノードか前記第１のノードのいずれか一方と接続するように切り替える第３の切り替え回路を、更に有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
半導体基板上において、第１の入出力回路を介して内部回路に電気的に接続されて配置された第１のパッドに、プローブを接触させる工程と、
前記プローブにテスト入力信号を入力することで、前記第１のパッドおよび前記第１の入出力回路を介して、前記内部回路に前記テスト入力信号を送信する工程と、
前記テスト入力信号を受けて前記内部回路から出力されたテスト出力信号を、前記半導体基板上の第２のパッドに接続された第２の入出力回路、前記第１の入出力回路、および、前記第１のパッドを介して前記プローブから読み出す工程と、
を含む半導体装置のテスト方法。
【請求項１３】
前記テスト入力信号を送信する工程は、前記テスト入力信号を複数の分岐入力信号に分岐させる工程と、前記複数の分岐入力信号を前記内部回路へ並列に送信する工程とを含み、
前記テスト出力信号を読み出す工程は、前記内部回路から並列に複数の読み出し信号を得る工程と、前記複数の読み出し信号のうち前記第２のパッドに対応する信号を前記テスト出力信号として選択的に前記第１のパッドへ供給する工程とを含む、
ことを特徴とする請求項１２に記載の半導体装置のテスト方法。
【請求項１４】
前記テスト出力信号を読み出す工程は、さらに、
信号経路を変更する工程と、
前記複数の読み出し信号のうち前記半導体基板上の第３のパッドに対応する信号を、前記第３のパッドに接続された第３の入出力回路及び前記第１の入出力回路を介して、選択的に前記テスト出力信号として前記第１のパッドへ供給する工程と、
を含むことを特徴とする請求項１３に記載の半導体装置のテスト方法。
【請求項１５】
前記テスト出力信号を読み出す工程は、さらに、
前記第１の入出力回路及び前記第２の入出力回路にそれぞれ含まれる入力バッファ及び出力バッファをともに動作状態にする工程を含む、
ことを特徴とする請求項１２又は１３に記載の半導体装置のテスト方法。
【請求項１６】
前記テスト出力信号を読み出す工程は、さらに、
前記第１の入出力回路、前記第２の入出力回路及び第３の入出力回路にそれぞれ含まれる入力バッファ及び出力バッファをともに動作状態にする工程を含む、
ことを特徴とする請求項１４に記載の半導体装置のテスト方法。
【請求項１７】
半導体基板上に、内部回路と、第１の入出力回路と、前記第１の入出力回路を介して前記内部回路に電気的に接続された第１のパッドと、第２の入出力回路と、前記第２の入出力回路を介して前記内部回路に電気的に接続された第２のパッドと、を形成する工程と、
前記第２の入出力回路をテストする工程と、を有し、
前記テストする工程は、
前記第１のパッドにプローブを接触させる工程と、
前記プローブにテスト入力信号を入力することで、前記第１のパッドおよび前記第１の入出力回路を介して、前記内部回路に前記テスト入力信号を送信する工程と、
前記テスト入力信号を受けて前記内部回路から出力されたテスト出力信号を、前記第２の入出力回路、前記第１の入出力回路、および、前記第１のパッドを介して前記プローブから読み出す工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
前記テスト入力信号を送信する工程は、前記テスト入力信号を複数の分岐入力信号に分岐させる工程と、前記複数の分岐入力信号を前記内部回路へ並列に送信する工程とを含み、
前記テスト出力信号を読み出す工程は、前記内部回路から並列に複数の読み出し信号を得る工程と、前記複数の読み出し信号のうち前記第２のパッドに対応する信号を前記テスト出力信号として選択的に前記第１のパッドへ供給する工程とを含む、
ことを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記テスト出力信号を読み出す工程は、さらに、
信号経路を変更する工程と、
前記複数の読み出し信号のうち前記半導体基板上の第３のパッドに対応する信号を、前記第３のパッドに接続された第３の入出力回路及び前記第１の入出力回路を介して、選択的に前記テスト出力信号として前記第１のパッドへ供給する工程と、
を含むことを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記テスト出力信号を読み出す工程は、さらに、
前記第１の入出力回路及び前記第２の入出力回路にそれぞれ含まれる入力バッファ及び出力バッファをともに動作状態にする工程を含む、
ことを特徴とする請求項１７又は１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、そのテスト方法及びそれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１に記載された半導体装置は、複数の端子と、これら複数の端子に対応する複数の駆動部と、複数の端子と複数の駆動部との間に接続されたデータ制御部とを含んでいる。
【０００３】
データ制御部は、通常モードでは、複数の端子に入力されたパラレルデータを複数の駆動部に出力する。データ制御部は、また、テストモードでは、複数の端子のうちの特定の一つに入力されたシリアルデータを、パラレルデータに変換し、変換後のパラレルデータを複数の駆動部に出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１８２３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された半導体装置では、テストモードにおいて、特定の端子に入力されたデータを複数の駆動部へ出力（書き込み動作）させることができる。このため、テストモード時にプローブを接触させるべき端子の数を実際の端子の数よりも少なくすることが期待できる。しかしながら、この半導体装置には、各端子に接続されたバッファ回路の動作テストを行うには、全ての端子にプローブを接触させなければならないという問題点がある。
【０００６】
また、特許文献１には、複数の駆動部から特定の端子へのデータの出力（読み出し動作）についての記載は見当たらない。したがって、特許文献１の半導体装置では、読み出し動作テストを行うためには、全ての端子にプローブを接触させなければならないという問題点がある。仮に、読み出し動作についても、書き込み動作と同じ信号経路を利用できるとしても、特定の端子以外の端子に接続されたバッファ回路の動作テストを行うことができないことは、上記と同様である。
【０００７】
このように、特許文献１に記載された半導体装置には、全ての端子にプローブを接触させなければ、端子に接続されたバッファ回路のテストを行うことができないという問題点がある。
【課題を解決するための手段】
【０００８】
本発明の一実施の形態に係る半導体装置は、第１の入出力端子を含む複数の入出力端子と、前記複数の入出力端子にそれぞれ接続され、前記第１の入出力端子に接続される第１の入力バッファを含む複数の入力バッファと、前記複数の入出力端子にそれぞれ接続され、前記第１の入出力端子に接続される第１の出力バッファを含む複数の出力バッファと、前記複数の入出力端子にそれぞれ対応し、前記第１の入出力端子に対応する第１のノードを含む複数のノードと、前記複数の入力バッファと前記複数のノードとの間に接続され、第１のモードのとき、前記複数の入出力端子にそれぞれ入力される入力信号を前記複数の入力バッファを介して前記複数のノードへそれぞれ供給し、第２のモードのとき、前記第１の入出力端子に入力される入力信号を前記第１の入力バッファを介して前記複数のノードへ供給するように、モード信号に応じて入力信号経路を切り替える入力セレクト回路と、前記複数のノードと前記複数の入出力端子との間にそれぞれ接続され、前記複数のノードに供給される出力信号を前記複数の入出力端子へそれぞれ供給する複数の接続線と、前記第１の入力バッファを除く前記複数の入力バッファの出力側に接続され、前記第１の入力バッファを除く前記複数の入力バッファの出力のうちの一つを選択信号に応じて選択して出力する出力セレクト回路と、前記第１のノードと前記第１の出力バッファとの間に接続された接続線の途中に挿入接続され、前記第１のモードのとき、前記第１のノードに供給される出力信号を前記第１の出力バッファへ供給し、前記第２のモードのとき、前記出力セレクト回路の出力を前記第１の出力バッファへ供給する出力切り替え回路と、を含む。
【０００９】
本発明の他の実施の形態に係る半導体装置は、第１のパッドと、第２のパッドと、入力側が前記第１のパッドに接続され、出力側が第１のノードに接続された第１のバッファと、入力側が第２のノードに接続され、出力側が前記第１のパッドに接続された第２のバッファと、入力側が前記第２のパッドに接続され、出力側が第３のノードに接続された第３のバッファと、入力側が第４のノードに接続され、出力側が前記第２のパッドに接続された第４のバッファと、第１の制御信号がアクティブである間、第５のノードの電位の論理レベルが前記第３のノードの電位の論理レベルと同じになるように制御する第１の制御回路と、前記第２のノードが、前記第１のノードか前記第５のノードのいずれか一方と接続するように切り替える第１の切り替え回路と、前記第１および第４のノードに接続された内部回路と、を含む。
【００１０】
本発明のさらに他の実施の形態に係る半導体装置のテスト方法は、半導体基板上において、第１の入出力回路を介して内部回路に電気的に接続されて配置された第１のパッドに、プローブを接触させる工程と、前記プローブにテスト入力信号を入力することで、前記第１のパッドおよび前記第１の入出力回路を介して、前記内部回路に前記テスト入力信号を送信する工程と、前記テスト入力信号を受けて前記内部回路から出力されたテスト出力信号を、前記半導体基板上の第２のパッドに接続された第２の入出力回路、前記第１の入出力回路、および、前記第１のパッドを介して前記プローブから読み出す工程と、を含む。
【発明の効果】
【００１１】
本発明によれば、特定の入出力端子以外の入出力端子に接続された出力バッファの出力を、同じ入出力端子に接続された入力バッファを介して、特定の入出力端子に接続された出力バッファへ選択的に供給するようにしたことで、特定の入出力端子から、全ての入出力端子に接続された入力バッファ及び出力バッファの動作テストを行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す概略図である。
【図２】図１の半導体装置に含まれるＤＱ入出力回路の主要部の構成を示す回路図である。
【図３】図２のＤＱ入出力回路のテストモード時の書き込み動作を説明するための図である。
【図４】図２のＤＱ入出力回路のテストモード時の読み出し動作の第１の状態を示す図である。
【図５】選択信号を出力する回路の一例を示す図である。
【図６】図２のＤＱ入出力回路のテストモード時の読み出し動作の第２の状態を示す図である。
【図７】図２のＤＱ入出力回路のテストモード時の読み出し動作の第３の状態を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１４】
まず、図１を参照して本発明の第１の実施の形態に係る半導体装置の全体の概略構成について説明する。ここでは、半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例示するが、複数の入出力端子を備える他の半導体装置にも本発明は適用可能である。
【００１５】
図示の半導体装置１０は、内部クロック発生回路１０１、コマンドデコーダ１０２、制御回路１０３、モードレジスタ１０４、ロウアドレスバッファ・リフレッシュカウンタ１０５、カラムアドレスバッファ・バーストカウンタ１０６、メモリセルアレイ１０７、ロウデコーダ１０８、カラムデコーダ１０９、センスアンプ１１０、データ制御回路１１１、ラッチ回路１１２、ＤＬＬ（Dray Locked Loop）１１３、ＤＱ（データ）入出力回路１１４、及びデータ入出力端子１１５を備えている。
【００１６】
半導体装置１０は、外部から与えられるクロック信号（ＣＫ，／ＣＫ，ＣＫＥ）、アドレス信号（Ａｄｄｒｅｓｓ）及びコマンド信号（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）に応じて、メモリセルアレイ１０７に含まれるメモリセルに対して、データ端子ＤＱ０〜ＤＱｎから入力されるデータを書き込み、また書き込まれたデータを読み出すことができる。また、半導体装置１０は、上記信号の組み合わせにより、通常モード及びテストモードを含む各種動作モードに応じた動作が可能である。これらの書き込み動作及び読み出し動作やモード切替動作については、よく知られているので、ここでは、その詳細な説明を省略する。
【００１７】
以下、本発明の特徴的部分について詳細に説明する。本発明は、上記構成のうち、特にＤＱ入出力回路１１４に関するものである。なお、ＤＱ入出力回路１１４よりもメモリセルアレイ１０７側の構成要素を一まとめにして内部回路と呼ぶことがある。
【００１８】
図２に示すように、ＤＱ入出力回路１１４は、複数（ここでは４個、第１乃至第４）のデータ入出力端子（もしくはパッド）（ＤＱ０〜ＤＱ３）１１５にそれぞれ接続される複数（第１乃至第４）の入出力回路３００−１〜３００−４を有している。第１の入出力回路３００−１は、第１及び第２のバッファ、即ち、第１の入力バッファ２０１−１と第１の出力バッファ２０２−１を含む。第２の入出力回路３００−２は、第３及び第４のバッファ、即ち、第２の入力バッファ２０１−２と第２の出力バッファ２０２−２を含む。第３の入出力回路３００−３は、第５及び第６のバッファ、即ち、第３の入力バッファ２０１−３と第３の出力バッファ２０２−３を含む。第４の入出力回路３００−４は、第７及び第８のバッファ、即ち、第４の入力バッファ２０１−４と第４の出力バッファ２０２−４を含む。
【００１９】
また、ＤＱ入出力回路１１４は、入力セレクト回路２０３と、出力セレクト回路（第１の制御回路）と２０４と、出力切替回路（第１の切替回路）２０５とを有している。
【００２０】
ここで、複数のデータ入出力端子１１５は、特定の入出力端子（第１の入出力端子、ここでは、ＤＱ３）とその他の入出力端子（ＤＱ０〜ＤＱ２）とに分類される。第１の入出力端子（ＤＱ３）は、半導体装置１０のテストを行うときにテスターのプローブが押し当てられる（プロービング）端子である。本実施の形態では、第１の入出力端子の数を１個としたが、データ入出力端子１１５の数に応じて２個以上としてもよい。
【００２１】
複数の入力バッファのうち、その入力側が第１の入出力端子（ＤＱ３）に接続された（第１の）入力バッファ２０１−１の出力側は、第１の入出力端子（ＤＱ３）に対応付けられた（第１の）ノード２０６−１に接続線で接続される。
【００２２】
また、複数の出力バッファのうち、その出力側が第１の入出力端子（ＤＱ３）に接続された（第１の）出力バッファ２０２−１は、出力切替回路２０５の接続端子の一つである第２のノードに接続される。
【００２３】
特定の入力端子以外の入出力端子（ＤＱ０〜ＤＱ２）に接続された入力バッファ２０１−２〜２０１−４の出力側は、入力セレクト回路２０３に含まれるスイッチ（第２乃至第４の切替回路）２０７−１〜２０７−３の接続端子の一つ（第３，６及び８のノード）に接続される。スイッチ２０７−１〜２０７−３は、その他の入出力端子（ＤＱ０〜ＤＱ２）に対応付けされた（第４，７及び９の）ノード２０６−２〜２０６−４にそれぞれ接続されている。
【００２４】
また、特定の入力端子以外の入出力端子（ＤＱ０〜ＤＱ２）に接続された出力バッファ２０２−２〜２０２〜４の入力側は、対応する（第４，７及び９の）ノード２０６−２〜２０６−４にそれぞれ接続線で接続される。
【００２５】
入力セレクト回路２０３は、前述のように複数（ここでは３個）のスイッチ２０７−１〜２０７−３を含む。これらのスイッチ２０７−１〜２０７−３は、テストモード信号により制御される。具体的には、これらのスイッチ２０７−１〜２０７−３は、テストモード信号に応じて、その他の入出力端子（ＤＱ０〜ＤＱ２）に接続された入力バッファ２０１−２〜２０１−４の出力をそれぞれ対応するノード２０６−２〜２０６−４へ供給するか、あるいは第１の入出力端子（ＤＱ３）に接続された入力バッファ２０１−１の出力をノード２０６−２〜２０６−４へ供給する。換言すると、これらのスイッチ２０７−１〜２０７−３は、テストモード信号に応じて、第４，７及び９のノード２０６−２〜２０６−４を、第３，６及び８のノードに接続するか、または第１のノードに接続する。
【００２６】
出力セレクト回路２０４は、複数のＮＡＮＤ回路と１以上のＮＯＴ回路とを含む。複数のＮＡＮＤ回路は、その他の入出力端子（ＤＱ０〜ＤＱ２）に接続された入力バッファ２０１−２〜２０２−４にそれぞれ接続される複数（ここでは３個）の第１のＮＡＮＤ回路２０８−１〜２０８−３と、これら複数の第１のＮＡＮＤ回路をカスケード接続する１以上（ここでは２個）の第２のＮＡＮＤ回路２０９−１〜２０９−２とを含む。ＮＯＴ回路２１０は、第２のＮＡＮＤ回路のうち奇数段目（ここでは１段目）のＮＡＮＤ回路の出力側に接続される。出力セレクト回路２０４は、デコード信号１〜３（第１乃至第３の制御信号）からなる選択信号に応じて入力バッファ２０１−２〜２０２−４の出力のうち一つを選択して、出力切替回路２０５へ出力する。換言すると、出力セレクト回路２０４は、第１乃至第３の制御信号に応じて第３，６及び９のノードのうちの一つを選択し、第５のノードの電位の論理レベルが選択したノードの電位の論理レベルと同じになるように制御する。
【００２７】
出力切替回路２０５は、テストモード信号によって制御されるスイッチを含む。このスイッチは、第１のノード２０６−１が接続される接続端子、第２のバッファが接続される接続端子（第２のノード）及び出力セレクト回路２０４の出力に接続される接続端子（第５のノード）を備える。出力切替回路２０５は、テストモード信号に応じて、ノード２０６−１又は出力セレクト回路２０４（第５ノード）を選択して、出力バッファ２０２−１（第２のノード）に接続する。
【００２８】
次に、上述のように構成されたＤＱ入出力回路１１４の動作について説明する。なお、テストモード信号及び選択信号は、制御回路１０３（図１参照）から与えられる。また、入力バッファ２０１−１〜２０１−４及び出力バッファ２０２−１〜２０２−４のイネーブル／ディセーブルを制御するイネーブル／ディセーブル制御信号もまた、制御回路１０３（図１参照）から与えられる。
【００２９】
まず、図２を参照して、通常モード（第１のモード）時の動作について説明する。
【００３０】
通常モードでは、テストモード信号が“Ｌ”であり、入力セレクト回路２０３のスイッチ２０７−１〜２０７−３は、入力バッファ２０１−２〜２０２−４の出力を対応するノード２０６−２〜２０６−４へ供給する状態になる。また、出力切替回路２０５は、ノード２０６−１に供給される信号を出力バッファ２０２−１へ供給する状態になる。
【００３１】
書き込み動作を行う場合、入力バッファ２０１−１〜２０１−４はイネーブルとされ、出力バッファ２０２−１〜２０２−４はディセーブルとされる。これにより、複数のＤＱ入出力端子１１５に入力された入力信号（書き込みデータ）は、それぞれ対応する入力バッファ２０１−１〜２０１−４を介して、対応するノード２０６−１〜２０６−４に供給される。ノード２０６−１〜２０６−４に供給された書き込みデータは、メモリセルアレイ１０７の対応するセルに書き込まれる。
【００３２】
読み出し動作を行う場合、入力バッファ２０１−１〜２０１−４はディセーブルとされ、出力バッファ２０２−１〜２０２−４はイネーブルとされる。これにより、メモリセルアレイ１０７から読み出され複数のノード２０６−１〜２０６−４に供給された読み出しデータ（出力信号）は、対応する出力バッファ２０２−１〜２０２−４を介して、対応するＤＱ入出力端子１１５に供給される。
【００３３】
なお、出力セレクト回路２０４は、通常モード動作時においては、入力バッファ２０１−１〜２０１−４にとっての単なる負荷となる。この負荷は、通常動作に影響するほどの大きなものではない。
【００３４】
次に、テストモード（縮退モード；第２のモード）における動作について、図３乃至図７を参照して説明する。
【００３５】
テストモードでは、テストモード信号が“Ｈ”であり、入力セレクト回路２０３のスイッチ２０７−１〜２０７−３は、入力バッファ２０１−１の出力を全てのノード２０６−１〜２０６−４へ供給する状態になる。換言すると、第１のノード２０６−１を第４，７及び９のノード２０６−２〜２０６−４に接続する状態になる。また、出力切替回路２０５は、出力セレクト回路２０４の出力を出力バッファ２０２−１へ供給する状態になる。換言すると、第５のノードを第２のノードに接続する状態になる。
【００３６】
図３を参照して、書き込み動作について説明する。書き込み動作のとき、全ての入力バッファ２０１−１〜２０２−４はイネーブルにされ、全ての出力バッファ２０２−１〜２０２−４は、ディセーブルにされる。
【００３７】
テスター（図示せず）のプローブ３０１は、第１のデータ入出力端子（ＤＱ３）に押し当てられる。他のデータ入出力端子（ＤＱ０〜ＤＱ２）は、このとき使用されない。
【００３８】
第１のデータ入出力端子（ＤＱ３）に入力されたテスト入力信号は、入力バッファ２０１−１を介して、対応するノード２０６−１に供給されるとともに、入力セレクト回路２０３を介して分岐され、他の全てのノード２０６−２〜２０６−４にも供給される。
【００３９】
このとき、出力セレクト回路２０４は出力切替回路２０５を介して出力バッファ２０２−１に接続されるが、出力バッファ２０２−１がディセーブル状態なので動作には関与しない。
【００４０】
ノード２０６−１〜２０６−４に供給されたテスト入力信号（書き込みデータ）は、パラレルに内部回路側へ送信され、メモリセルアレイ１０７の対応するメモリセルに書き込まれる。
【００４１】
次に、テストモードにおける読み出し動作について説明する。読み出し動作のとき、入力バッファ２０１−１〜２０２−４及び出力バッファ２０２−１〜２０２−４は、全てイネーブルにされる。また、選択信号により、出力セレクト回路２０４を制御し、ノード２０６−１〜２０６−４のうちのどのノードに供給された読み出しデータ（テスト出力信号）を出力切替回路２０５へ出力するかを選択する。換言すると、選択信号により、どのデータ入出力端子に接続された入力バッファ及び出力バッファをテスト対象とするか決定する。
【００４２】
選択信号は、たとえば、カウンター等を利用して生成することができる。図５に示すような出力イネーブル入力を持つアンド回路を用いることで、通常モードでは選択信号（デコード信号１〜３）が出力されず、テストモード時に選択信号（デコード信号１〜３）が出力されるようにすることができる。選択信号は、入力バッファ２０１−２〜２０１−４にそれぞれ接続された第１のＮＡＮＤ回路２０８−１〜２０８−３に、デコード信号１〜３（第１〜３の制御信号）としてビット毎に供給される。
【００４３】
メモリセルアレイ１０７からのデータの読み出しは、複数のメモリセルに対してパラレルに行われる。複数のメモリセルから読み出された読み出しデータは、対応するノード２０６−１〜２０６−４にそれぞれ出力される。
【００４４】
図４は、データ入出力端子ＤＱ０に対応するノード２０６−２に読み出された読み出しデータを、データ入出力端子ＤＱ０に接続された入力バッファ２０１−２を経由して、出力セレクト回路２０４から出力切替回路２０５へ出力させる場合（第１の状態）を示している。この場合のテスト対象は、入力バッファ２０１−２及び出力バッファ２０２−２である。
【００４５】
選択信号のデコード信号１を“Ｈ”（第１の制御信号をアクティブ）とすることで、入力バッファ２０１−２に接続された第１のＮＡＮＤ回路２０８−１の出力を、読み出しデータを論理反転した信号とする。また、他のデコード信号２，３を“Ｌ” （第２，３の制御信号をインアクティブ）とすることで、入力バッファ２０１−３，２０１−４に接続された第１のＮＡＮＤ回路２０８−２，２０８−３の出力を、“Ｈ”に固定する。この結果、第１のＮＡＮＤ回路２０８−１の出力は、第２のＮＡＮＤ回路２０９−１，２０９−２とその間に接続されたＮＯＴ回路２１０とを経由して、出力切替回路２０５へ出力される。そして、出力セレクト回路２０４から出力された信号は、出力切替回路２０５及び出力バッファ２０２−１を介して、データ入出力端子ＤＱ３へ出力される。
【００４６】
データ入出力端子ＤＱ３へ出力された出力信号は、プローブ３０１を介してテスター（図示せず）へ出力される。
【００４７】
データ入出力端子ＤＱ３へ出力された出力信号は、データ入出力端子ＤＱ０に接続された出力バッファ２０２−２及び入力バッファ２０１−２を経由したものである。したがって、この出力信号に基づいて、入力バッファ２０１−２及び出力バッファ２０２−２の動作状態、たとえば故障、を検知することができる。
【００４８】
なお、ノード２０６−１，２０６−３，２０６−４に供給された読み出しデータは、どのデータ入出力端子１１５にも出力されることはなく、また、入力セレクト回路２０３や出力セレクト回路２０４の動作に関与もしない。
【００４９】
図６に、ノード２０６−３に読み出された読み出しデータを、第１のデータ入出力端子（ＤＱ３）へ出力させる場合（第２の制御信号をアクティブにした第２の状態）を示す。また、図７に、ノード２０６−４に読み出された読み出しデータを、第１のデータ入出力端子（ＤＱ３）へ出力させる場合（第３の制御信号をアクティブにした第３の状態）を示す。
【００５０】
図６及び図７に示す場合においても、図４を参照して説明したのと同様に、選択信号（デコード信号１〜３）で選択した第１のＮＡＮＤ回路２０８に入力された読み出し信号が、選択的に第１のデータ入出力端子ＤＱ３へ出力される。この信号も、テスト対象の出力バッファと入力バッファとを経由した信号なので、これらの信号に基づいてテスト対象の出力バッファ及び入力バッファの動作状態を検知することができる。
【００５１】
以上のように、本実施の形態に係る半導体装置では、特定のデータ入出力端子からデータの書き込み及び読み出しを行うテストモードにおいて、全てのデータ入出力端子に接続された出力バッファ及び入力バッファの動作テストを選択的に行うことができる。
【００５２】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変形・変更が可能である。たとえば、特許文献１に記載されているように、書き込み動作をシリアル／パラレル変換回路及びスイッチ部を用いて行うようにしてもよい。
【符号の説明】
【００５３】
１０    半導体装置
１０１    内部クロック発生回路
１０２    コマンドデコーダ
１０３    制御回路
１０４    モードレジスタ
１０５    ロウアドレスバッファ・リフレッシュカウンタ
１０６    カラムアドレスバッファ・バーストカウンタ
１０７    メモリセルアレイ
１０８    ロウデコーダ
１０９    カラムデコーダ
１１０    センスアンプ
１１１    データ制御回路
１１２    ラッチ回路
１１３    ＤＬＬ
１１４    ＤＱ入出力回路
１１５    データ入出力端子
２０１−１〜２０１−４    入力バッファ
２０２−１〜２０２−４    出力バッファ
２０３    入力セレクト回路
２０４    出力セレクト回路
２０５    出力切替回路
２０６−１〜２０６−４    ノード
２０７−１〜２０７−３    スイッチ
２０８−１〜２０８−３    第１のＮＡＮＤ回路
２０９−１〜２０９−２    第２のＮＡＮＤ回路
２１０    ＮＯＴ回路
３００−１〜３００−４    入出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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