(57)【要約】【課題】特性の良好な半導体装置を提供する。特に、撮像特性を向上させることのできる半導体装置を提供する。【解決手段】半導体装置（ＣＭＯＳイメージセンサ）において、光を受光して電荷を生成するフォトダイオードＰＤと、フォトダイオードＰＤで生成された電荷を転送する転送用トランジスタＴＸとを含む画素を複数有するように構成する。さらに、フォトダイオードＰＤが配置されている活性領域ＡｃＴＰと、その上部に、接地電位が印加されるコンタクト部Ｐｇが配置されている活性領域ＡｃＧとを有するように構成し、活性領域ＡｃＧにゲッタリング領域ＧＥＴが配置されるように構成する。【選択図】図３
2014007316.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の主面側に形成され、平面視において、絶縁部材からなる素子分離領域でそれぞれが囲われた第１活性領域および第２活性領域と、
前記第１活性領域の内部に形成されるフォトダイオードと、
前記第１活性領域に形成され、前記フォトダイオードに平面視において隣接して配置され、前記フォトダイオードで生成された電荷を転送する転送トランジスタのゲート電極と、
前記第２活性領域に接続され、接地電位が印加されるコンタクト部と、
前記第２活性領域の前記第１の主面側に形成されるゲッタリング領域と、
を有する半導体装置。
【請求項２】
前記フォトダイオードおよび前記ゲッタリング領域は、前記半導体基板内に形成される第１導電型の第１半導体領域上に配置され、
前記接地電位は、前記コンタクト部および前記ゲッタリング領域を介して前記第１半導体領域に印加されている請求項１記載の半導体装置。
【請求項３】
前記フォトダイオードと前記転送トランジスタの前記ゲート電極とを含む一画素がアレイ状に複数配置された画素アレイを有し、
前記画素アレイは、複数の前記第２活性領域を有し、
前記複数の第２活性領域の一部に、前記ゲッタリング領域が配置されている請求項１記載の半導体装置。
【請求項４】
前記フォトダイオードと前記転送トランジスタの前記ゲート電極とを含む一画素がアレイ状に複数配置された画素アレイを有し、
前記画素アレイは、複数の前記第２活性領域を有し、
前記複数の第２活性領域のすべてに、前記ゲッタリング領域が配置されている請求項１記載の半導体装置。
【請求項５】
前記第２活性領域は、前記画素毎に配置されている請求項３または請求項４記載の半導体装置。
【請求項６】
前記画素アレイは、Ｍ個×Ｎ個（但し、Ｍ、Ｎは、自然数）の画素を有し、
前記第２活性領域は、ｍ個×ｎ個（但し、ｍ、ｎは自然数）の画素領域毎に配置されている請求項３または請求項４記載の半導体装置。
【請求項７】
前記フォトダイオードと前記転送トランジスタの前記ゲート電極とを含む一画素はリセットトランジスタを更に有し、
前記リセットトランジスタは前記電荷を放出し、平面視において、絶縁部材からなる素子分離領域で囲われた第３活性領域に形成されている請求項１記載の半導体装置。
【請求項８】
前記画素は増幅トランジスタを更に有し、
前記増幅トランジスタは前記電荷の量に応じた電気信号を増幅し、平面視において、絶縁部材からなる素子分離領域で囲われた第４活性領域に形成されている請求項７記載の半導体装置。
【請求項９】
前記第２活性領域に設けられるシリサイド層を更に有し、
前記ゲッタリング領域は、前記シリサイド層の下面に接するように設けられ、
前記コンタクト部は、前記シリサイド層の上面に接するように設けられている請求項１記載の半導体装置。
【請求項１０】
前記ゲッタリング領域の前記第２活性領域の表面からの深さは１００ｎｍ以下である請求項１記載の半導体装置。
【請求項１１】
前記ゲッタリング領域は、炭素含有領域である請求項１０記載の半導体装置。
【請求項１２】
前記ゲッタリング領域の炭素濃度は、１×１０19／ｃｍ3以上１×１０21／ｃｍ3以下で、前記ゲッタリング領域のシリコン結晶格子に置換された炭素原子濃度は０．１％以上、１．５％以下である請求項１１記載の半導体装置。
【請求項１３】
前記転送トランジスタは、ｎチャンネル型のトランジスタである請求項２記載の半導体装置。
【請求項１４】
前記素子分離領域は、ＬＯＣＯＳまたはＳＴＩである請求項１記載の半導体装置。
【請求項１５】
光を受光して電荷を生成するフォトダイオードと、
前記フォトダイオードで生成された前記電荷を転送する転送用トランジスタのゲート電極と、
前記転送トランジスタの前記ゲート電極の一端に設けられる第１半導体領域と、
前記フォトダイオード、前記ゲート電極および前記第１半導体領域が形成されている第１活性領域と、
接地電位が印加される第１コンタクト部が接続されている第２活性領域と、を有し、
前記第２活性領域に、第１シリサイド層と前記第1シリサイド層の下部に位置するゲッタリング領域とが配置され、
前記転送用トランジスタの前記第１半導体領域上には、第２シリサイド層が配置され、前記第２シリサイド層の下部にはゲッタリング領域が配置されないことを特徴とする半導体装置。
【請求項１６】
前記第１半導体領域上に前記第２シリサイド層を介して第２コンタクト部が配置されている請求項１５記載の半導体装置。
【請求項１７】
前記第１活性領域と前記第２活性領域は、平面視において、それぞれ絶縁部材からなる素子分離領域で囲われて配置されている請求項１６記載の半導体装置。
【請求項１８】
前記ゲッタリング領域の前記第２活性領域の表面からの深さは１００ｎｍ以下である請求項１５記載の半導体装置。
【請求項１９】
前記ゲッタリング領域は、炭素含有領域である請求項１８記載の半導体装置。
【請求項２０】
前記ゲッタリング領域の炭素濃度は、１×１０19／ｃｍ3以上１×１０21／ｃｍ3以下で、前記ゲッタリング領域のシリコン結晶格子に置換された炭素原子濃度は０．１％以上、１．５％以下である請求項１９記載の半導体装置。
【請求項２１】
前記フォトダイオードおよび前記ゲッタリング領域は、前記半導体基板内に形成される第１導電型の第１半導体領域上に配置され、
前記接地電位は、前記第１コンタクト部および前記ゲッタリング領域を介して前記第１半導体領域に印加されている請求項１７記載の半導体装置。
【請求項２２】
前記転送トランジスタは、ｎチャンネル型のトランジスタである請求項２１記載の半導体装置。
【請求項２３】
前記素子分離領域は、ＬＯＣＯＳまたはＳＴＩである請求項２１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、固体撮像素子を含む半導体装置に適用可能な技術に関する。
【背景技術】
【０００２】
固体撮像素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）を用いた固体撮像素子（ＣＭＯＳイメージセンサ）の開発が進められている。このＣＭＯＳイメージセンサは、フォトダイオードと転送用トランジスタとを有する複数の画素を含んで構成される。
【０００３】
例えば、下記特許文献１（特開２００７−１６５４５０号公報）には、入射光に応じた量の電荷を生成および蓄積する光電変換部と、光電変換部に蓄積された電荷が転送される電荷検出領域を含む画素を有する固体撮像素子が開示されている。さらに、この光電変換部の電荷蓄積領域を第一の第１導電型半導体層で構成し、互いに隣接する画素間を電気的に分離する分離領域を第２導電型半導体層で構成し、分離領域内の高濃度の第二の第１導電型半導体層でゲッタリング層を構成する技術が開示されている。
【０００４】
また、下記特許文献２（特開２００７−８８４０６号公報）には、ダミーモート領域に高濃度のｐ型不純物イオンを注入することによって金属イオン汚染をゲッタリングし、漏れ電流を低減できるようにしたＣＭＯＳイメージセンサが開示されている。
【０００５】
また、下記特許文献３（特開２００２−３５３４３４号公報）には、半導体基板にＣ（炭素）を導入して埋込ゲッターシンク層を形成し、半導体基板の表面にＳｉを結晶成長させて結晶成長層を形成し、結晶成長層に固体撮像素子を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１６５４５０号公報
【特許文献２】特開２００７−８８４０６号公報
【特許文献３】特開２００２−３５３４３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＣＭＯＳイメージセンサを構成するフォトダイオードは、光の受光部であり、例えば、ｐ型半導体領域とｎ型半導体領域から構成される。ＣＭＯＳイメージセンサにおいては、例えば、ｐ型半導体領域で生じる光電変換により生じた電荷をｎ型半導体領域を介して回路素子（ＭＯＳ）を介して信号として読み出す。
【０００８】
しかしながら、このｐ型およびｎ型半導体領域に不純物金属（汚染金属、例えば、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｎｉ等）が存在すると、当該金属に起因する発光準位の形成が引き起こされる。このような発光準位は、価電子帯と伝導帯との間に位置し、光が照射されていない状態であっても、発光準位を介して正孔電子対が生成され、生成された電子による暗電流が生じる。このような暗電流が増加すると、光が照射されていないにもかかわらず、信号（ノイズ）に基づき誤点灯（白点）してしまう。このような誤点灯は、暗時白点と呼ばれる。
【０００９】
このような、暗時白点が生じると被写体を正確に撮影することができず、撮像特性を劣化させてしまう。
【００１０】
よって、ＣＭＯＳイメージセンサなどのフォトダイオードとＭＯＳとを有する半導体装置において、金属汚染対策が望まれる。このような金属汚染対策としてＳｉ基板の裏面にゲッタリング層としてポリシリコンを形成したポリバックシール技術や、上記特許文献３に記載のように、ゲッタリング層として炭素（Ｃ）をドープした上で素子形成用のエピタキシャル層を形成するようなＢＭＤ（bulk micro defect）技術が検討されている。しかしながら、これらの技術は金属汚染対策として充分ではない。
【００１１】
特に、ＭＯＳの微細化に伴い、熱処理の負荷が小さくなると、表面から混入した金属の拡散距離が小さく、上記ポリバックシール技術やＢＭＤ技術では充分な効果が得られない。
【００１２】
よって、金属汚染対策、特に、ＭＯＳの微細化に伴い表面から混入した金属の拡散距離が小さい場合であっても効果的にゲッタリングを行うことができる半導体装置（ＣＭＯＳイメージセンサ）の構造の検討が望まれる。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本願において開示される代表的な実施の形態に示される半導体装置は、半導体基板の第１の主面側に形成され、平面視において、絶縁部材からなる素子分離領域でそれぞれが囲われた第１活性領域および第２活性領域を有する。そして、さらに、第１活性領域の内部に形成されるフォトダイオードと、第１活性領域に形成され、フォトダイオードに平面視において隣接して配置され、フォトダイオードで生成された電荷を転送する転送トランジスタのゲート電極と、を有する。そして、さらに、第２活性領域に接続され、接地電位が印加されるコンタクト部と、第２活性領域の第１の主面側に形成されるゲッタリング領域と、を有する。
【発明の効果】
【００１６】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１の半導体装置の構成例を示す回路ブロック図である。
【図２】画素の構成例を示す回路図である。
【図３】実施の形態１の半導体装置の画素を示す平面図である。
【図４】各コンタクト部の結線例の一例を示す図である。
【図５】実施の形態１の半導体装置が形成される半導体ウエハおよびチップ領域を示す平面図である。
【図６】実施の形態１の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。
【図７】実施の形態１の半導体装置の画素領域に形成される複数の画素を示す平面図である。
【図８】実施の形態１の半導体装置の構成を示す図３のＡ−Ａ部に対応する断面図である。
【図９】実施の形態１の半導体装置の構成を示す図３のＢ−Ｂ部に対応する断面図である。
【図１０】実施の形態１の半導体装置の構成を示す図６のＣ−Ｃ部に対応する断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図２６】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図２７】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図２８】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図２９】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図３０】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図３１】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図３２】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図３３】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図３４】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図３５】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図３６】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図３７】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図３８】実施の形態１の半導体装置の製造工程を示す図３のＡ−Ａ部に対応する断面図である。
【図３９】実施の形態１の半導体装置の製造工程を示す図３のＢ−Ｂ部に対応する断面図である。
【図４０】実施の形態１の半導体装置の製造工程を示す図６のＣ−Ｃ部に対応する断面図である。
【図４１】実施の形態１の半導体装置の他の構成を示す図３のＡ−Ａ部に対応する断面図である。
【図４２】実施の形態１の半導体装置の他の構成を示す図３のＢ−Ｂ部に対応する断面図である。
【図４３】実施の形態１の半導体装置の他の構成を示す図６のＣ−Ｃ部に対応する断面図である。
【図４４】（Ａ）および（Ｂ）は、汚染金属による電子の様子を模式的に示す断面図である。
【図４５】シリサイド膜を設けた場合の汚染金属による電子の様子を模式的に示す断面図である。
【図４６】ゲッタリング領域および金属シリサイドの近傍におけるポテンシャルを示すバンド図である。
【図４７】イメージセンサの光電変換の様子を示す模式図である。
【図４８】１つの画素に１つのゲッタリング領域を設けた実施の形態１の構成を模式的に示す平面図である。
【図４９】複数の画素に１つのゲッタリング領域を設けた実施の形態２の構成を模式的に示す平面図である。
【図５０】複数の画素に１つのゲッタリング領域を設けた実施の形態２の構成を示す平面図である。
【図５１】複数の画素に１つのゲッタリング領域を設けた実施の形態２の他の構成を模式的に示す平面図である。
【図５２】デザインルールに対する熱処理の負荷を示すグラフである。
【図５３】熱処理時間と拡散距離との関係を示すグラフである。
【図５４】汚染金属を捕獲可能な領域を示す平面図である。
【図５５】実施の形態３の半導体装置の画素を示す平面図である。
【図５６】実施の形態４の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００２３】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置（ＣＭＯＳイメージセンサ）の構造と製法について詳細に説明する。
【００２４】
［構造説明］
図１は、本実施の形態の半導体装置の構成例を示す回路ブロック図である。図２は、画素の構成例を示す回路図である。なお、図１では、アレイ状（行列状）に配置された４行４列（４×４）の１６個の画素を示すが、実際にカメラなどの電子機器に使用される画素数は数百万のものがある。
【００２５】
図１に示す画素領域１Ａには、複数の画素がアレイ状に配置され、その周囲には、垂直走査回路１０２や水平走査回路１０５などの駆動回路が配置されている。各画素（セル、画素ユニット）ＰＵは、選択線ＳＬおよび出力線ＯＬの交点に配置されている。選択線ＳＬは垂直走査回路１０２と接続され、出力線ＯＬはそれぞれ列回路１０３と接続されている。列回路１０３はスイッチＳｗを介して出力アンプ１０４と接続されている。各スイッチＳｗは水平走査回路１０５と接続され、水平走査回路１０５により制御される。
【００２６】
例えば、垂直走査回路１０２および水平走査回路１０５により選択された画素ＰＵから読み出された電気信号は、出力線ＯＬおよび出力アンプ１０４を介して出力される。
【００２７】
画素ＰＵの構成は、例えば、図２に示すように、フォトダイオードＰＤと、４つのＭＯＳＦＥＴ（ＲＳＴ、ＴＸ、ＳＥＬ、ＡＭＩ）とで構成される。これらのＭＯＳＦＥＴは、ｎチャネル型であり、ＲＳＴはリセットトランジスタ、ＴＸは転送用トランジスタ、ＳＥＬは選択トランジスタ、ＡＭＩは増幅トランジスタである。なお、これらのトランジスタの他に、他のトランジスタや容量素子などの素子が組み込まれることもある。また、これらのトランジスタの接続形態には種々の変形・応用形態がある。また、ＭＯＳＦＥＴは、ＭＯＳ Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と示されることもある。
【００２８】
図２に示す回路例においては、接地電位（ＧＮＤ）とノードｎ１との間にフォトダイオードＰＤと転送用トランジスタＴＸとが直列に接続されている。ノードｎ１と電源電位（ＶＤＤ、電源電位線ＬＶＤＤ）との間にはリセットトランジスタＲＳＴが接続されている。電源電位（ＶＤＤ）と出力線ＯＬとの間には、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが直列に接続されている。この増幅トランジスタＡＭＩのゲート電極はノードｎ１に接続されている。また、リセットトランジスタＲＳＴのゲート電極はリセット線ＬＲＳＴに接続されている。また、選択トランジスタＳＥＬのゲート電極は選択線ＳＬと接続され、転送用トランジスタＴＸのゲート電極は転送線（第２選択線）ＬＴＸと接続されている。
【００２９】
例えば、転送線ＬＴＸおよびリセット線ＬＲＳＴを立ち上げ（Ｈレベルとし）、転送用トランジスタＴＸおよびリセットトランジスタＲＳＴをオン状態とする。この結果、フォトダイオードＰＤの電荷が抜かれて空乏化される。その後、転送用トランジスタＴＸをオフ状態とする。
【００３０】
この後、例えば、カメラなどの電子機器のメカニカルシャッターを開くと、シャッターが開いている間、フォトダイオードＰＤにおいて、入射光によって電荷が発生し、蓄積される。
【００３１】
次いで、シャッターを閉じた後、リセット線ＬＲＳＴを立ち下げ（Ｌレベルとし）、リセットトランジスタＲＳＴをオフ状態とする。さらに、選択線ＳＬおよび転送線ＬＴＸを立ち上げ（Ｈレベルとし）、選択トランジスタＳＥＬおよび転送用トランジスタＴＸをオン状態とする。これにより、フォトダイオードＰＤの電荷が転送用トランジスタＴＸのノードｎ１側の端部（フローティングディフュージョンＦＤ）に転送される。即ち、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤから転送された電荷に応じた値に変化し、この値が、増幅トランジスタＡＭＩにより増幅され出力線ＯＬに表れる。この出力線ＯＬの電位が、電気信号（受光信号）となり、列回路１０３およびスイッチＳｗを介して出力アンプ１０４から出力信号として読み出される。
【００３２】
図３は、本実施の形態の半導体装置の画素を示す平面図である。本実施の形態の半導体装置の特徴的な構成は、図３の破線部に示される。即ち、本実施の形態の半導体装置は、フォトダイオードＰＤと転送用トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、ゲッタリング領域ＧＥＴが配置されている活性領域ＡｃＧとを有する。また、活性領域ＡｃＧ上には、接地電位線（ＬＧＮＤ）と接続されているコンタクト部（コンタクトプラグ、プラグ、接続部）Ｐｇが配置されている。
【００３３】
このように、上記構成においては、活性領域ＡｃＧの表面部にゲッタリング領域ＧＥＴを設けたので、汚染金属（例えば、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｎｉ等）を捕獲することができる。また、汚染金属からの電子（ｅ）を、接地電位ＧＮＤに接続されているコンタクト部Ｐｇを介して逃がすことができる。よって、汚染金属に起因する暗電流や暗時白点を低減することができ、撮像特性を向上させることができる。また、給電領域（活性領域ＡｃＧ、ゲッタリング領域ＧＥＴ）を、平面視において、絶縁部材からなる素子分離領域で囲むことにより、ＰＮ接合分離よりも効果的に汚染金属からの電子（ｅ）を逃がすことができる。
【００３４】
さらに、図３を参照しながら本実施の形態の半導体装置の構成を具体的に説明する。図３に示すように、本実施の形態の半導体装置の画素ＰＵは、フォトダイオードＰＤと転送用トランジスタＴＸとが配置されている活性領域ＡｃＴＰと、リセットトランジスタＲＳＴが配置されている活性領域ＡｃＲとを有する。さらに、選択トランジスタＳＥＬと増幅トランジスタＡＭＩとが配置されている活性領域ＡｃＡＳと、接地電位線ＬＧＮＤと接続されているコンタクト部（コンタクトプラグ、プラグ、接続部）Ｐｇが配置されている活性領域ＡｃＧとを有する。
【００３５】
活性領域ＡｃＲには、ゲート電極Ｇｒが配置され、その両側のソース・ドレイン領域上にはコンタクト部Ｐｒ１、Ｐｒ２が配置されている。このゲート電極Ｇｒとソース・ドレイン領域とによりリセットトランジスタＲＳＴが構成される。
【００３６】
活性領域ＡｃＴＰには、ゲート電極Ｇｔが配置され、その両側のうちの一方には、フォトダイオードＰＤが配置され、他方にはフローティングディフュージョン（電荷蓄積部、浮遊拡散層）ＦＤが配置される。フォトダイオードＰＤは、ｐｎ接合ダイオードであり、例えば、複数のｎ型またはｐ型の不純物領域（半導体領域）より構成される。また、フローティングディフュージョンＦＤは、例えば、ｎ型の不純物領域で構成される。このフローティングディフュージョンＦＤ上には、コンタクト部Ｐｆｄが配置される。
【００３７】
活性領域ＡｃＡＳには、ゲート電極Ｇａおよびゲート電極Ｇｓが配置され、ゲート電極Ｇａ側の端部にはコンタクト部Ｐａが配置され、ゲート電極Ｇｓ側の端部にはコンタクト部Ｐｓが配置されている。ゲート電極（Ｇａ、Ｇｓ）の両側は、ソース・ドレイン領域であり、このゲート電極（Ｇａ、Ｇｓ）とソース・ドレイン領域とにより直列に接続された選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩが構成されている。
【００３８】
活性領域ＡｃＧには、ゲッタリング領域ＧＥＴが配置され、この上部にはコンタクト部Ｐｇが配置されている。ゲッタリング領域ＧＥＴは、例えば、炭素（Ｃ）やホウ素（Ｂ）などのゲッタリング用の不純物を打ち込んだ領域である。このような不純物の打ち込みにより、半導体基板内に結晶欠陥や歪みなどが生じ、この結晶欠陥や歪みなど（ゲッタリングサイト）に、汚染金属を捕捉させて固着させることができる。このように、ゲッタリング領域とは、ゲッタリングサイトを形成した領域（層）のことを意味する。また、上記コンタクト部Ｐｇは、接地電位線（ＬＧＮＤ）と接続される。よって、活性領域ＡｃＧは、半導体基板（ウエル領域）に、接地電位ＧＮＤを印加するための給電領域と言える。
【００３９】
上記コンタクト部（Ｐｒ１、Ｐｒ２、Ｐｇ、Ｐｆｄ、Ｐａ、Ｐｓ）およびゲート電極（Ｇｒ、Ｇｔ、Ｇａ、Ｇｓ）上のコンタクト部（Ｐｒｇ、Ｐｔｇ、Ｐａｇ、Ｐｓｇ）を、複数の配線層（例えば、第１層配線Ｍ１〜第３層配線Ｍ３）により接続することで、図１および図２に示す回路を構成することができる。図４に、各コンタクト部の結線例の一例を示す。
【００４０】
図５は、本実施の形態の半導体装置が形成される半導体ウエハおよびチップ領域を示す平面図である。図５に示すように、半導体ウエハＷは、複数のチップ領域ＣＨを有し、図１に示す画素領域１Ａは、周辺回路領域２Ａとともに１つのチップ領域ＣＨに形成される。この周辺回路領域２Ａには、論理回路（ロジック回路）が配置されている。この論理回路は、例えば、画素領域１Ａから出力される出力信号を演算し、この演算結果に基づき画像データが出力される。
【００４１】
図６は、本実施の形態の半導体装置の周辺回路領域に形成されるトランジスタを示す平面図である。図７は、本実施の形態の半導体装置の画素領域に形成される複数の画素を示す平面図である。
【００４２】
図６に示すように、周辺回路領域２Ａには、トランジスタ（ロジックトランジスタ）ＬＴが配置されている。このトランジスタＬＴは、電子をキャリアとするＮ型ＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）および正孔をキャリアとするＰ型ＭＯＳＦＥＴで構成され、図６は、論理回路を構成するトランジスタ、例えばＮＭＯＳＦＥＴのうちの一つである。活性領域ＡｃＬには、ゲート電極Ｇｌｔが配置され、その両側のソース・ドレイン領域上にはコンタクト部Ｐｔ１、Ｐｔ２が配置されている。図６においては、１つのトランジスタＬＴのみを示しているが、周辺回路領域２Ａには、複数のトランジスタが配置され、これらのソース・ドレイン領域上のコンタクト部またはゲート電極上のコンタクト部を複数の配線層（例えば、第１層配線Ｍ１〜第３層配線Ｍ３）により接続することで、論理回路を構成することができる。また、トランジスタ以外の素子、例えば、容量素子や他の構成のトランジスタなどが論理回路に組み込まれる場合もある。
【００４３】
図７に示すように、画素領域には、図３に示す画素ＰＵがＸ方向およびＹ方向に複数並んで配置され、画素アレイを構成している。図７では、２×２の画素ＰＵを示してある。
【００４４】
次いで、本実施の形態の半導体装置の断面図を参照しながら、本実施の形態の半導体装置の構成を説明する。図８〜図１０は、本実施の形態の半導体装置の構成を示す断面図である。図８は、図３のＡ−Ａ断面に対応し、図９は、図３のＢ−Ｂ断面に対応する。図１０は、図６のＣ−Ｃ断面に対応する。
【００４５】
図８および図９に示すように、半導体基板１Ｓの画素領域１Ａの活性領域ＡｃＴＰには、フォトダイオード（ｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬ、ＰＤ）と転送用トランジスタＴＸが形成されている。また、活性領域ＡｃＧの表面部（上面部、上方部）には、ゲッタリング領域ＧＥＴが形成されている（図９）。図１０に示すように、半導体基板１Ｓの周辺回路領域２Ａの活性領域ＡｃＬには、トランジスタＬＴが形成されている。
【００４６】
半導体基板１Ｓは、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物（ドナー）を含有する単結晶シリコンである。活性領域ＡｃＴＰの外周には素子分離領域ＬＣＳが配置されている。このように、素子分離領域ＬＣＳで囲まれた半導体基板１Ｓの露出領域が活性領域（ＡｃＴＰ、ＡｃＧ、ＡｃＬ等）となる。
【００４７】
活性領域（ＡｃＴＰ、ＡｃＧ、ＡｃＬ等）には、ホウ素（Ｂ）などのｐ型不純物を導入したｐ型ウエルＰＷＬが形成されている。
【００４８】
活性領域ＡｃＴＰにおいては、ｐ型ウエルＰＷＬに内包されるように、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ型ウエルＮＷＬが形成されている。このｐ型ウエルＰＷＬ（ｐ-型半導体領域）とｎ型ウエルＮＷＬ（ｎ-型半導体領域）によって、フォトダイオード（ｐｎ接合ダイオード、ＰＤ）が構成される。
【００４９】
このｎ型ウエルＮＷＬの表面の一部には、ｐ+型半導体領域ＰＲが形成されている。このｐ+型半導体領域ＰＲは、半導体基板１Ｓの表面に多数形成されている界面準位に基づく電子の発生を抑制する目的で形成される。すなわち、半導体基板１Ｓの表面領域では、界面準位の影響により、光が照射されていない状態でも電子が発生し、暗電流の増加を引き起こす場合がある。このため、電子を多数キャリアとするｎ型ウエルＮＷＬの表面に、正孔を多数キャリアとするｐ+型半導体領域ＰＲを形成することにより、光が照射されていない状態での電子の発生を抑制でき、暗電流の増加を抑制することができる。
【００５０】
また、ｎ型ウエルＮＷＬの一部と平面的に重なるように、ゲート電極Ｇｔが形成されている。このゲート電極Ｇｔは、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを介して配置され、その両側の側壁には、サイドウォール（側壁膜）ＳＷが形成されている。
【００５１】
このゲート電極Ｇｔの一方（フォトダイオードＰＤと逆側）には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入したｎ+型半導体領域よりなるフローティングディフュージョンＦＤが形成されている。
【００５２】
以上のようにして、半導体基板１Ｓ上にフォトダイオード（ＰＤ）と転送用トランジスタＴＸが形成されている。具体的に、フォトダイオード（ＰＤ）は、ｐ型ウエルＰＷＬとｎ型ウエルＮＷＬによって形成されており、また、転送用トランジスタＴＸは、ｎ型ウエルＮＷＬをソース領域とし、フローティングディフュージョンＦＤをドレイン領域としている。このソース領域とドレイン領域で挟まれた領域がチャネル形成領域となり、このチャネル形成領域上にゲート絶縁膜ＧＯＸを介してゲート電極Ｇｔが形成されている。また、フローティングディフュージョンＦＤ上には、シリサイド膜ＳＩＬが形成されている。
【００５３】
フォトダイオード（ＰＤ）の表面（ｎ型ウエルＮＷＬおよびｐ+型半導体領域ＰＲの表面）には、キャップ絶縁膜ＣＡＰが形成されている。このキャップ絶縁膜ＣＡＰは、半導体基板１Ｓの表面特性（界面特性）を良好に保つために形成される。このキャップ絶縁膜ＣＡＰ上には、反射防止膜ＡＲＦが形成されている。
【００５４】
活性領域ＡｃＧの表面部（上面部、上方部）には、ゲッタリング領域ＧＥＴが形成されている（図９）。このゲッタリング領域ＧＥＴの下部には、ｐ型ウエルＰＷＬが形成されている。このｐ型ウエルＰＷＬにコンタクト部Ｐｇを介して接地電位（ＧＮＤ）が印加される。
【００５５】
また、ゲッタリング領域ＧＥＴ上にはシリサイド膜ＳＩＬが形成されている。言い換えれば、活性領域ＡｃＧのシリサイド膜ＳＩＬの下部にはゲッタリング領域ＧＥＴが形成されている。これに対し、フローティングディフュージョンＦＤのシリサイド膜ＳＩＬの下部にはゲッタリング領域ＧＥＴは形成されない構成となっている（図９）。
【００５６】
活性領域ＡｃＬのｐ型ウエルＰＷＬ上には、ゲート絶縁膜ＧＯＸを介してゲート電極Ｇｌｔが形成されている（図１０）。このゲート電極Ｇｌｔの両側のｐ型ウエルＰＷＬ中には、ソース・ドレイン領域が形成されている。このソース・ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度半導体領域（ｎ-型半導体領域）ＮＭおよびｎ型の高濃度半導体領域（ｎ+型半導体領域）ＮＲよりなる。また、ｎ型の高濃度半導体領域ＮＲの表面には、シリサイド膜ＳＩＬが形成されている。
【００５７】
反射防止膜ＡＲＦ、転送用トランジスタＴＸ、ゲッタリング領域ＧＥＴおよびトランジスタＬＴ等の上部には、層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１中には、導電性膜よりなるコンタクト部（Ｐｆｄ、Ｐｇ、Ｐｔ１、Ｐｔ２等）が形成されている。コンタクト部Ｐｆｄは、フローティングディフュージョンＦＤの上部に形成され、コンタクト部Ｐｇは、ゲッタリング領域ＧＥＴの上部に形成されている。コンタクト部Ｐｔ１、Ｐｔ２は、トランジスタＬＴのソース・ドレイン領域（高濃度半導体領域ＮＲ）の上部に形成されている。
【００５８】
層間絶縁膜ＩＬ１上には層間絶縁膜ＩＬ２が形成され、コンタクト部（Ｐｆｄ、Ｐｇ、Ｐｔ１、Ｐｔ２）上には第１層配線Ｍ１が形成されている。この第１層配線Ｍ１上には、さらに、層間絶縁膜や配線が積層されている（図３８〜図４０参照）。
【００５９】
なお、図８〜図１０に表れないコンタクト部も層間絶縁膜ＩＬ１中に形成されている。また、図８〜図１０においては、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩの断面が表れないが、これらのトランジスタも、ｐ型ウエルＰＷＬ上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の両側のｐ型ウエルＰＷＬ中に形成されたソース・ドレイン領域を有する。選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩは直列に接続されているため、一方のソース・ドレイン領域を共有している（図３参照）。
【００６０】
［製法説明］
次いで、図１１〜図４０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図１１〜図４０は、本実施の形態の半導体装置の製造工程を示す断面図である。各断面図は、図３のＡ−Ａ断面、図３のＢ−Ｂ断面または図６のＣ−Ｃ断面に対応する。
【００６１】
図１１〜図１３に示すように、半導体基板１Ｓとして、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を含有した単結晶シリコン基板を準備する。
【００６２】
次いで、半導体基板１Ｓに素子分離領域ＬＣＳを形成する。素子分離領域ＬＣＳは、熱酸化膜よりなる。例えば、半導体基板１Ｓの活性領域（ＡｃＴＰ、ＡｃＧ、ＡｃＬ等）となる領域を窒化シリコン膜で覆い、熱酸化することにより、酸化シリコン膜等の絶縁部材よりなる素子分離領域ＬＣＳを形成する。このような素子分離方法をＬＯＣＯＳ（local oxidation of silicon）法という。この素子分離領域ＬＣＳにより活性領域（ＡｃＴＰ、ＡｃＧ、ＡｃＬ等）が区画される。
【００６３】
ＬＯＣＯＳ法に代えてＳＴＩ（shallow trench isolation）法を用いて素子分離領域を形成してもよい（例えば、図４４参照）。この場合、素子分離領域は、半導体基板１Ｓ中の溝内に埋め込まれた絶縁部材よりなる。例えば、上記窒化シリコン膜をマスクとして半導体基板１Ｓをエッチングすることにより、分離溝を形成する。次いで、この分離溝の内部に酸化シリコン膜などの絶縁膜を埋め込むことにより素子分離領域（トレンチ分離ＳＴＩ）を形成する。
【００６４】
次いで、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ（活性領域（ＡｃＴＰ、ＡｃＧ、ＡｃＬ等））内に、ボロン（Ｂ）などのｐ型不純物を導入することにより、ｐ型ウエルＰＷＬを形成する。活性領域ＡｃＧの下部のｐ型ウエルＰＷＬは、素子分離領域ＬＣＳの下部を介して活性領域ＡｃＴＰの下部まで延在している。
【００６５】
次いで、フォトリソグラフィ技術およびイオン注入法を使用することにより、活性領域ＡｃＧの表面にゲッタリング用の不純物を導入することにより、ゲッタリング領域ＧＥＴを形成する（図１２）。ゲッタリング領域ＧＥＴ（ゲッタリング用の不純物の導入深さ）は、フォトダイオード（ｐｎ接合ダイオード、ＰＤ）を構成するｎ型ウエル（ＮＷＬ）より浅く形成することが好ましい。また、ゲッタリング領域ＧＥＴの深さ（ゲッタリング用の不純物の導入深さ、活性領域の表面からその底部までの距離）は、１００ｎｍ以下であることが好ましい。
【００６６】
上記範囲であれば、ゲッタリング用の不純物を容易に注入でき、また、活性領域ＡｃＧの比較的表面部にゲッタリング領域ＧＥＴが配置されるため、低温プロセス化が進み汚染金属の拡散距離が小さくなった場合でも、ゲッタリング効果を有効に発揮することができる。
【００６７】
ゲッタリング用の不純物として炭素（Ｃ）または炭素化合物を導入する。炭素（Ｃ）または炭素化合物としては、例えば、カーボンクラスター（Ｃ16Ｈｘ+、Ｃ7Ｈｘ+）をイオン注入する。ここでは、カーボンクラスター（Ｃ7Ｈｘ+）を、１０ｋｅＶのエネルギーで、５×１０15／ｃｍ2の濃度でイオン打ち込みする。次いで、熱処理（アニール処理）を施す。
【００６８】
ゲッタリング用の不純物の注入領域はアモルファス化しているため、熱処理を施すことにより再結晶化させる。この再結晶化の際に、導入された炭素元素による歪が生じ、欠陥が形成される。このようにして形成された炭素含有領域の欠陥（ゲッタリングサイト）に汚染金属が捕獲されゲッタリング機能を奏する。また、形成された炭素含有領域（ゲッタリング領域）の炭素濃度は、例えば、１×１０19／ｃｍ3以上１×１０21／ｃｍ3以下である。また、Ｓｉ結晶格子に置換された炭素原子濃度は、例えば、０．１％以上、１．５％以下である。この炭素濃度は、領域における最高濃度であり、例えば、エネルギー分散型蛍光Ｘ線分析装置（ＥＤＸ）、電子エネルギー損失分光装置（Electron Energy-Loss Spectroscopy:ＥＥＬＳ）または二次イオン質量分析装置（ＳＩＭＳ）などを用いて測定することができる。
【００６９】
また、ゲッタリング用の不純物として、上記の炭素に加え、ホウ素（Ｂ）またはホウ素化合物を用いてもよい。ホウ素（Ｂ）またはホウ素化合物としては、例えば、デカボラン（Ｂ10Ｈ14）やオクタデカボラン（Ｂ18Ｈ22）のイオン（ボロンクラスターイオン）を用いることができる。これらのイオンの注入後、熱処理を行い、ホウ素元素によるゲッタリングサイトを形成する。ホウ素含有領域は、銅（Ｃｕ）などのイオン性の金属ゲッタリング効果が大きい。
【００７０】
次いで、図１４〜図１６に示すように、画素領域１Ａおよび周辺回路領域２Ａに、ゲート絶縁膜ＧＯＸを介してゲート電極（Ｇｔ、Ｇｌｔ）を形成する。例えば、半導体基板１Ｓを熱酸化することにより、ｐ型ウエルＰＷＬの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸとして、窒化シリコン膜や酸窒化シリコン膜などを用いてもよい。また、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜などのいわゆる高誘電体膜（酸化シリコン膜よりも誘電率の高い膜）を用いてもよい。これらの膜は、例えば、ＣＶＤ（Chemical Vapor Deposition；化学気相成長）法を用いて形成することができる。
【００７１】
次いで、ゲート絶縁膜ＧＯＸ上を含む半導体基板１Ｓ上に、導電性膜として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて形成する。次いで、導電性膜をパターニングする。具体的には、導電性膜上にフォトレジスト膜（図示せず）を形成し、露光・現像（フォトリソグラフィ）することにより、ゲート電極（Ｇｔ、Ｇｌｔ）の形成予定領域にフォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクとして、導電性膜および酸化シリコン膜（ゲート絶縁膜ＧＯＸ）をエッチングすることにより、ゲート電極（Ｇｔ、Ｇｌｔ）を形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。このようなフォトレジスト膜の形成から除去までの工程をパターニングという。なお、この際、他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）のゲート電極（Ｇｒ、Ｇｓ、Ｇａ）を形成してもよい。
【００７２】
次いで、ゲート電極Ｇｌｔの両側のｐ型ウエルＰＷＬ中に、ｎ型の低濃度半導体領域ＮＭを形成する。例えば、周辺回路領域２Ａを開口したフォトレジスト膜（図示せず）およびゲート電極Ｇｌｔをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ゲート電極Ｇｌｔの両側のｐ型ウエルＰＷＬ中に、ｎ型の低濃度半導体領域ＮＭを形成する（図１６）。
【００７３】
次いで、図１７〜図１９に示すように、画素領域１Ａにおいて、ゲート電極Ｇｌｔの一方の側（図１７中の左側）のｐ型ウエルＰＷＬ中に、ｎ型ウエルＮＷＬを形成する。例えば、ゲート電極Ｇｔの一方の側を開口したフォトレジスト膜（図示せず）をマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ｐ型ウエルＰＷＬに内包されたｎ型ウエルＮＷＬを形成する（図１７）。このｐ型ウエルＰＷＬとｎ型ウエルＮＷＬによってフォトダイオードが構成される。そして、このｎ型ウエルＮＷＬの一部は、転送用トランジスタのゲート電極Ｇｔと平面視においてオーバラップするように形成される。このようにｎ型ウエルＮＷＬの一部と転送用トランジスタのゲート電極Ｇｔとをオーバラップさせることにより、ｎ型ウエルＮＷＬを転送用トランジスタのソース領域としても機能させることができる。
【００７４】
次いで、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型ウエルＮＷＬの表面領域に、ｐ型の不純物イオンをイオン注入する。これにより、ｎ型ウエルＮＷＬの表面領域にｐ+型半導体領域ＰＲを形成する（図１７）。次いで、アニール処理（加熱処理）を施し、ｎ型ウエルＮＷＬにおいてイオン注入により形成された結晶欠陥を回復させる。このアニール処理は、これまでのプロセスで混入した金属をゲッタリングサイトに集める効果も兼ね備える。
【００７５】
次いで、図２０〜図２２に示すように、ゲート電極（Ｇｔ、Ｇｌｔ）の側壁に絶縁膜よりなるサイドウォール（側壁絶縁膜、側壁スペーサ）ＳＷを形成し、さらに、ゲート電極ＧｌｔおよびサイドウォールＳＷの合成体の両側のｐ型ウエルＰＷＬ中に、ｎ型の高濃度半導体領域ＮＲを形成する。例えば、半導体基板１Ｓ上に絶縁膜として酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＣＶＤ法などを用いて堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法などを用いて異方性エッチングする。これにより、ゲート電極（Ｇｔ、Ｇｌｔ）の側壁に絶縁膜よりなるサイドウォールＳＷを残存させることができる。次いで、例えば、周辺回路領域２Ａを開口したフォトレジスト膜（図示せず）、ゲート電極ＧｌｔおよびサイドウォールＳＷをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、ゲート電極ＧｌｔおよびサイドウォールＳＷの合成体の両側のｐ型ウエルＰＷＬ中にｎ型の高濃度半導体領域ＮＲを形成する（図２２）。次いで、イオン注入に用いたフォトレジスト膜（図示せず）を、アッシングなどにより除去する。これにより、トランジスタＬＴのソース・ドレイン領域、即ち、ｎ型の低濃度半導体領域ＮＭおよびｎ型の高濃度半導体領域ＮＲよりなるＬＤＤ構造のソース・ドレイン領域を形成することができる。
【００７６】
次いで、図２３〜図２５に示すように、画素領域１Ａにおいて、キャップ絶縁膜ＣＡＰおよび反射防止膜ＡＲＦを形成する。例えば、半導体基板１Ｓ上に、絶縁膜として酸化シリコン膜をＣＶＤ法などにより形成した後、この絶縁膜をパターニングする。これにより、ゲート電極Ｇｔの一方の側のｎ型ウエルＮＷＬおよびｐ+型半導体領域ＰＲの表面領域に酸化シリコン膜からなるキャップ絶縁膜ＣＡＰを形成する。酸化シリコン膜に代えて窒化シリコン膜を用いてもよい。
【００７７】
次いで、半導体基板１Ｓ上に、反射防止膜ＡＲＦとして、例えば、酸窒化シリコン膜をＣＶＤ法などにより形成した後、この酸窒化シリコン膜をパターニングする。これにより、ゲート電極Ｇｔの一方の側のキャップ絶縁膜ＣＡＰ上に反射防止膜ＡＲＦを形成する。
【００７８】
次いで、図２６〜図２８に示すように、画素領域１Ａにおいて、ゲート電極Ｇｔの他方の側（図２６中の右側）のｐ型ウエルＰＷＬ中に、フローティングディフュージョン（ｎ+型半導体領域）ＦＤを形成する。例えば、ゲート電極Ｇｔの他方の側を開口したフォトレジスト膜（図示せず）およびゲート電極Ｇｔをマスクとして、ｎ型の不純物イオンをイオン注入する。これにより、転送用トランジスタＴＸのゲート電極Ｇｔの他方の側（図２６中の右側）のｐ型ウエルＰＷＬ中に、フローティングディフュージョンＦＤを形成する（図２６）。なお、この工程を利用して、他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）のソース・ドレイン領域（ｎ型の高濃度半導体領域）を形成してもよい。また、この工程を利用して、上記トランジスタＬＴのソース・ドレイン領域（ｎ型の高濃度半導体領域）を形成してもよい。
【００７９】
次いで、周辺回路領域２ＡのＰ型ＭＯＳＦＥＴのソース・ドレイン領域（ｐ型の高濃度半導体領域）を形成してもよい。例えば、周辺回路領域２Ａの図示しないＰ型ＭＯＳＦＥＴのゲート電極の両側のｎ型ウエル中にｐ型の不純物イオンをイオン注入する。このｐ型の不純物イオンとしては、例えば、ホウ素（Ｂ）を用いることができる。この際、活性領域ＡｃＧ（ゲッタリング領域ＧＥＴ）にホウ素（Ｂ）をイオン注入してもよい。
【００８０】
次いで、以上の工程で注入した不純物を活性化させるために、活性化アニールを行う。この活性化アニールは、これまでのプロセスで混入した金属をゲッタリングサイトに集める効果も兼ね備える。なお、各不純物の注入の順序は上記工程の順序に制限されるものではない。また、複数の同じ導電型の半導体領域については、一度の工程で同時に不純物を注入することが可能であり、各不純物の注入工程を調整することができる。
【００８１】
以上の工程により、半導体基板１Ｓの画素領域１Ａに、フォトダイオード（ＰＤ）、転送用トランジスタＴＸおよび図１１〜図２８の断面図に表れない他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）が形成される。また、半導体基板１Ｓの周辺回路領域２Ａに、トランジスタＬＴが形成される（図３、図６参照）。
【００８２】
次いで、図２９〜図３１に示すように、シリサイドブロッキング膜ＳＢＦを形成した後、金属膜ＭＦを形成する。例えば、半導体基板１Ｓ上に、絶縁膜として、酸化シリコン膜をＣＶＤ法などにより形成し、酸化シリコン膜をパターニングすることにより、フローティングディフュージョンＦＤ上に開口を有し、反射防止膜ＡＲＦおよびゲート電極Ｇｔ上を覆うシリサイドブロッキング膜ＳＢＦを形成する。なお、この他、シリサイド膜ＳＩＬの形成が不要な領域には、シリサイドブロッキング膜（酸化シリコン膜）ＳＢＦを残存させる。
【００８３】
次いで、半導体基板１Ｓ上に、金属膜ＭＦとして例えばニッケル（Ｎｉ）膜をスパッタリング法などを用いて形成する。ニッケル膜の他、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜、またはプラチナ（Ｐｔ）膜などの金属およびこれらの合金膜を用いてもよい。次いで、半導体基板１Ｓに対して熱処理を施すことにより、金属膜ＭＦと半導体基板１Ｓ（フローティングディフュージョンＦＤ、ゲッタリング領域ＧＥＴ、ｎ+型半導体領域ＮＲ）を構成するシリコンとを反応させて、シリサイド膜（ここでは、ニッケルシリサイド膜）ＳＩＬを形成する。また、金属膜ＭＦとゲート電極Ｇｌｔを構成するシリコンとを反応させて、シリサイド膜ＳＩＬを形成する。次いで、未反応の金属膜ＭＦを除去する。このようにして、画素領域１ＡのフローティングディフュージョンＦＤおよびゲッタリング領域ＧＥＴ上に、シリサイド膜（金属シリサイド膜）ＳＩＬを形成し、周辺回路領域２Ａのｎ+型半導体領域ＮＲおよびゲート電極Ｇｌｔ上に、シリサイド膜ＳＩＬを形成する（図３２〜図３４）。なお、この際、断面図に表れない他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）のゲート電極（Ｇｒ、Ｇｓ、Ｇａ）およびソース・ドレイン領域（ｎ+型半導体領域）上にもシリサイド膜が形成される。このシリサイド膜ＳＩＬにより各領域とコンタクト部との接続抵抗を小さくすることができる。また、金属シリサイドの形成の際、金属膜ＭＦによる金属汚染が懸念されるが、本実施の形態においては、ゲッタリング領域ＧＥＴにより汚染金属を低減することができる。
【００８４】
次いで、図３５〜図３７に示すように、層間絶縁膜ＩＬ１およびコンタクト部（Ｐｆｄ、Ｐｇ、Ｐｔ１、Ｐｔ２等）を形成する。例えば、半導体基板１Ｓ上に、ＴＥＯＳ（tetra ethyl ortho silicate）ガスを原料ガスとしたＣＶＤ法により酸化シリコン膜を堆積する。この後、必要に応じて、層間絶縁膜ＩＬ１の表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて平坦化する。
【００８５】
次いで、層間絶縁膜ＩＬ１をパターニングすることにより、フローティングディフュージョンＦＤ、ｎ+型半導体領域ＮＲおよびゲッタリング領域ＧＥＴ（シリサイド膜ＳＩＬ）上にコンタクトホールを形成する。この際、転送用トランジスタＴＸのゲート電極Ｇｔ上にもコンタクトホールが形成される。また、この際、断面図に表れない他のトランジスタ（リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩ）のゲート電極（Ｇｒ、Ｇｓ、Ｇａ）およびソース・ドレイン領域（シリサイド膜）上にもコンタクトホールが形成される（図３参照）。
【００８６】
次いで、コンタクトホールの内部に導電性膜を埋め込むことによりコンタクト部（Ｐｆｄ、Ｐｇ、Ｐｔ１、Ｐｔ２等）を形成する。例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア膜として、チタン膜および窒化チタン膜の積層膜をスパッタリング法などで堆積する。このバリア膜は、後述する主導電性膜（ここでは、タングステン）が、半導体基板１Ｓ中の各構成部位へ拡散するのを低減する機能を有する。
【００８７】
次いで、バリア膜上に、主導電性膜として、タングステン（Ｗ）膜を、コンタクトホールを埋め込む程度の膜厚で、ＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜ＩＬ１上の不要なバリア膜および主導電性膜をＣＭＰ法などを用いて除去する。これにより、コンタクトホールの内部に、バリア膜および主導電性膜よりなるコンタクト部（Ｐｆｄ、Ｐｇ、Ｐｔ１、Ｐｔ２等）が形成される。
【００８８】
次いで、図３８〜図４０に示すように、コンタクト部（Ｐｆｄ、Ｐｇ、Ｐｔ１、Ｐｔ２等）の上方の層間絶縁膜（ＩＬ２〜ＩＬ４）および配線（Ｍ１〜Ｍ３）を形成する。例えば、層間絶縁膜ＩＬ１上に、層間絶縁膜ＩＬ２として窒化シリコン膜とその上部の酸化シリコン膜との積層膜をＣＶＤ法などで形成する。次いで、これらの積層膜をパターニングすることにより、配線溝を形成する。次いで、配線溝の内部を含む層間絶縁膜ＩＬ２上に、バリア膜としてタンタル（Ｔａ）膜とその上部の窒化タンタル（ＴａＮ）膜との積層膜をスパッタリング法などで堆積する。次いで、バリア膜上にシード膜（図示せず）として薄い銅膜をスパッタリング法などで堆積し、電解メッキ法によりシード膜上に銅膜を堆積する。
【００８９】
次いで、層間絶縁膜ＩＬ２上の不要なバリア膜、シード膜および銅膜をＣＭＰ法などにより除去する。このように、配線溝の内部にバリア膜、シード膜および銅膜を埋め込むことにより第１層配線Ｍ１を形成することができる（シングルダマシン法）。
【００９０】
次いで、層間絶縁膜ＩＬ３中にコンタクト部（図示せず）および第２層配線Ｍ２を形成し、層間絶縁膜ＩＬ４中にコンタクト部（図示せず）および第３層配線Ｍ３を形成する。例えば、層間絶縁膜ＩＬ３中に、コンタクトホールおよび配線溝を形成し、これらの内部にバリア膜、シード膜および銅膜を埋め込むことにより、コンタクト部（図示せず）および第２層配線Ｍ２を同時に形成する（デュアルダマシン法）。また、層間絶縁膜ＩＬ４中のコンタクト部（図示せず）および第３層配線Ｍ３も同様に形成することができる。この第３層配線Ｍ３の上部にさらに配線を形成してもよい。
【００９１】
なお、上記工程においては、配線溝に銅膜などの導電性膜を埋め込むこと（ダマシン法）により配線を形成したが、パターニングにより配線を形成してもよい。例えば、層間絶縁膜ＩＬ１上に、アルミニウム膜などよりなる導電性膜をスパッタリング法などで堆積した後、この導電性膜をパターニングすることにより第１層配線Ｍ１を形成してもよい。第２層配線Ｍ２および第３層配線Ｍ３も同様に導電性膜のパターニングにより形成してもよい。
【００９２】
次いで、最上層の層間絶縁膜ＩＬ４上に、フォトダイオード（ｎ型ウエルＮＷＬ）と平面視において重なるようにマイクロレンズ（オンチップレンズ）ＭＬを取り付ける（図３８）。なお、マイクロレンズＭＬと層間絶縁膜ＩＬ４との間にカラーフィルタを設けてもよい。
【００９３】
以上の工程により、本実施の形態の半導体装置を形成することができる。
【００９４】
なお、上記工程においては、シリサイド膜（金属シリサイド膜）ＳＩＬを形成したが、シリサイド膜を省略してもよい。図４１〜図４３は、本実施の形態の半導体装置の他の構成を示す断面図である。図４１は、図３のＡ−Ａ断面に対応し、図４２は、図３のＢ−Ｂ断面に対応する。図４３は、図６のＣ−Ｃ断面に対応する。
【００９５】
図４１〜図４３に示すように、シリサイド膜ＳＩＬを省略してもよい。この場合、画素領域１ＡのフローティングディフュージョンＦＤおよびゲッタリング領域ＧＥＴ上に、直接コンタクト部（Ｐｆｄ、Ｐｇ）が配置される構成となる（図４１、図４２）。また、周辺回路領域２Ａのｎ+型半導体領域ＮＲ上に、直接コンタクト部（Ｐｔ１、Ｐｔ２）が配置される構成となる（図４３）。
【００９６】
このように、本実施の形態においては、活性領域ＡｃＧの表面部にゲッタリング領域ＧＥＴを設けたので、汚染金属（例えば、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｎｉ等）を捕獲することができる。よって、汚染金属に起因する暗電流や暗時白点を低減することができ、撮像特性を向上させることができる。
【００９７】
特に、活性領域ＡｃＧの表面部にゲッタリング領域ＧＥＴを設けることで、低温プロセスにおいても効果的に汚染金属を除去することができる。例えば、前述のＢＭＤ技術などを用い、深さ１０μｍ以上の深い位置にゲッタリング層を設けた場合には、低温プロセスにおいては、汚染金属がゲッタリング層まで拡散せず、暗電流や暗時白点の要因となってしまう。また、前述のＢＭＤ技術を用いた場合にはコスト面においても不利である。
【００９８】
特に、画素数の増加および画像の高精細化に伴い、周辺回路領域２Ａの論理回路（ロジック）における演算の高速化の要求は大きくなる一方である。そのためには、周辺回路領域２Ａの論理回路（ロジック）の微細化を図る必要があり、例えば、ゲート長やソース・ドレイン領域の微細化が必要となる。このような微細な素子の形成のためには、高温プロセスでの対応は不可能であり、低温プロセス（低サーマルバジェットプロセス）が必須となってくる。このようなプロセス温度の低温度化が進むと、上記ＢＭＤ技術のような比較的深い位置でのゲッタリングの効果は益々希薄なものとなる。
【００９９】
これに対し、本実施の形態においては、活性領域ＡｃＧの表面部にゲッタリング領域ＧＥＴを設けたので、低温プロセスにおいても効果的に汚染金属を除去することができる。
【０１００】
さらに、本実施の形態においては、接地電位ＧＮＤを印加するための給電領域（活性領域ＡｃＧ）を利用して、ゲッタリング領域ＧＥＴを設けたので、ゲッタリング用の領域を増やすことなく、撮像特性を向上させることができる。言い換えれば、画素の小面積化を図ることができる。また、画素の高密度化を図ることができる。
【０１０１】
そもそも、接地電位ＧＮＤを印加するｐ型ウエルＰＷＬは、画素アレイの下部において、素子分離領域ＬＣＳの下部を介して繋がっている。よって、画素アレイの周囲において接地電位ＧＮＤを印加するための給電領域を設けることも可能である。しかしながら、ウエルと基板間との容量が、ウエル電位の変化により振動パルス（ノイズ）となり、出力信号に悪影響を与える。特に、画素アレイの場所によってウエルと基板間との容量が異なる場合には、撮像特性のばらつきが生じる。よって、画素アレイの内部において、接地電位ＧＮＤを印加する給電領域（活性領域ＡｃＧ）を設け、ウエル電位の変動や場所によるばらつきを小さくすることが好ましい。また、ゲッタリング領域ＧＥＴは、充分な導電性を有するため、接地電位ＧＮＤの印加を阻害することはない。このように、本実施の形態において、活性領域ＡｃＧは、接地電位ＧＮＤを印加する給電領域とゲッタリング領域ＧＥＴを兼ね備えるものである。
【０１０２】
また、本実施の形態においては、接地電位ＧＮＤを印加するための給電領域（活性領域ＡｃＧ）にゲッタリング領域ＧＥＴを設けたので、効果的に暗電流や暗時白点を低減することができる。図４４は、汚染金属による電子の様子を模式的に示す断面図である。図４４（Ａ）に示すように、ゲッタリング領域ＧＥＴを設けない場合においては、ｐ型ウエルＰＷＬ中の汚染金属から生じた電子（ｅ）が、フォトダイオード（ＰＤ）を構成するｎ型ウエルＮＷＬに取り込まれ、暗電流となる。これに対し、図４４（Ｂ）に示すように、本実施の形態のように、ゲッタリング領域ＧＥＴを設けた場合には、このゲッタリング領域ＧＥＴにより汚染金属が引き寄せられる。さらに、この汚染金属から電子（ｅ）が生じても、接地電位ＧＮＤに接続されているコンタクト部Ｐｇを介して電子（ｅ）を逃がすことができる。このように、暗電流の元となる電子（ｅ）を容易に排除することができる。
【０１０３】
また、本実施の形態においては、給電領域（活性領域ＡｃＧ、ゲッタリング領域ＧＥＴ）を平面視において、ＬＯＣＯＳ法やＳＴＩ法を用いた素子分離領域で囲むことにより、微細化に容易に対応することができる。例えば、前述の特許文献１に記載のように、ＰＮ接合分離を利用してゲッタリング層を他の部位と分離することも可能である。しかしながら、ＰＮ接合分離を微細化する場合、耐圧が劣化する恐れがある。また、ＰＮ接合分離は、各領域をポテンシャルの差を利用して分離が行われているにすぎないため、捕獲された金属による準位を介して電子（またはホール）がフォトダイオードＰＤに流れ込みやすくなる。このような金属による準位の影響を低減するためには、高い電圧を印加し、ポテンシャルを高く設定する必要がある。このため、低電力化に対応し難い。
【０１０４】
これに対し、本実施の形態のＬＯＣＯＳ法やＳＴＩ法を用いた素子分離によれば、微細化や低電力化に容易に対応することができる。また、電気的特性に関しても捕獲された金属による電子（またはホール）のフォトダイオードＰＤへの流れ込みを効果的に低減することができる。よって、汚染金属に起因する暗電流や暗時白点を低減することができ、撮像特性を向上させることができる。
【０１０５】
また、本実施の形態においては、ゲッタリング領域ＧＥＴ上にはシリサイド膜ＳＩＬが形成されている。言い換えれば、ゲッタリング領域ＧＥＴはシリサイド膜ＳＩＬの下面に接するように設けられている。また、このシリサイド膜ＳＩＬの上面に接するようにコンタクト部Ｐｇが設けられている。
【０１０６】
このように、Ｓｉ（シリコン）よりも仕事関数の小さい金属シリサイドをゲッタリング領域ＧＥＴ上に形成することにより、汚染金属からの電子（ｅ）がよりコンタクト部Ｐｇに流れ込みやすくなる。図４５は、シリサイド膜を設けた場合の汚染金属による電子の様子を模式的に示す断面図である。また、図４６は、ゲッタリング領域および金属シリサイドの近傍におけるポテンシャルを示すバンド図である。
【０１０７】
図４６に示すように、捕獲された金属が禁制帯に準位を形成すると、電子（ｅ）の発生源となる。これにより電子（ｅ）が生じても、電子（ｅ）は、仕事関数のより小さい金属シリサイドに流れ込む。このように、金属シリサイドによりコンタクト部Ｐｇを介して効果的に電子（ｅ）を逃がすことができる（図４５）。その結果、暗電流の元となる電子を容易に排除することができる。
【０１０８】
また、フローティングディフュージョンＦＤのシリサイド膜ＳＩＬの下部にはゲッタリング領域ＧＥＴを形成しない構成とすことで、フローティングディフュージョンＦＤ部における汚染金属による電子（ｅ）の取り込みを低減することができる。例えば、フローティングディフュージョンＦＤのシリサイド膜ＳＩＬの下部にゲッタリング領域ＧＥＴを形成した場合、禁制帯に準位を形成した金属からの電子（ｅ）が、フローティングディフュージョンＦＤに流れ込み暗電流が生じてしまう。
【０１０９】
このように、フローティングディフュージョンＦＤのシリサイド膜ＳＩＬの下部にはゲッタリング領域ＧＥＴを形成しない構成とするとともに、ゲッタリング領域ＧＥＴ上にはシリサイド膜ＳＩＬを形成することにより、効果的に汚染金属からの電子（ｅ）を排除すことができる。
【０１１０】
次いで、イメージセンサの概略構成およびカラーフィルタを説明する。図４７は、イメージセンサの光電変換の様子を示す模式図である。図４７に示すように、イメージセンサ（チップ領域ＣＨ）は、レンズＬの結像位置に配置される。被写体から発せられた光はレンズＬに入射し結像する。レンズＬによって結像された画像がイメージセンサに照射される。
【０１１１】
イメージセンサにおいては、前述したように入射光を電気信号に変換し、この電気信号を信号処理することにより画像が生成される。信号処理は、例えば、周辺回路領域２Ａに形成された信号演算用の論理回路（ロジック）などを用いて行われる。
【０１１２】
また、イメージセンサは、前述したように、マイクロレンズＭＬおよびフォトダイオードＰＤを有している（図３８参照）。
【０１１３】
マイクロレンズＭＬは、受光面での入射光を収束させてフォトダイオードＰＤに照射する。これにより、フォトダイオードＰＤ間の隙間（例えば、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬ、増幅トランジスタＡＭＩなどの形成領域、図３、図４参照）に対応する入射光を含む広範囲の入射光をフォトダイオードＰＤに照射でき、効率よく光電変換を行うことができる。
【０１１４】
また、フォトダイオードＰＤは、光の明暗を区別できるが、色を識別する機能を有さないので、カラー画像を生成するためには、カラーフィルタＣＦを用いる必要がある。カラーフィルタＣＦは、ＲＧＢ（Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ）のいわゆる“光の３原色”を用いた原色フィルタを有する。このような原色フィルタをフォトダイオードＰＤの前に置くことにより、それぞれの色に対応したフォトダイオードＰＤとすることができる。例えば、「赤」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは赤色用の光量を検知するものとなり、「緑」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは緑色用の光量を検知するものとなる。さらに、「青」のカラーフィルタＣＦを前面に置かれたフォトダイオードＰＤは青色用の光量を検知するものとなる。
【０１１５】
そして、各色に対応したフォトダイオードＰＤの光量に応じて、「光の３原色による加色混合」により様々な色を生成することができる。なお、カラーフィルタＣＦとして、ＲＧＢの原色フィルタの他に、補色フィルタを用いる場合がある。補色フィルタは、例えば、シアン（Ｃ）、マゼンダ（Ｍ）、イエロー（Ｙ）にグリーン（Ｇ）を加えた４種類の色で構成されている。
【０１１６】
（実施の形態２）
実施の形態１においては、１つの画素ＰＵに、１つのゲッタリング領域ＧＥＴを設けたが、複数の画素毎に、ゲッタリング領域ＧＥＴを設けてもよい。図４８は、１つの画素に１つのゲッタリング領域を設けた実施の形態１の構成を模式的に示す平面図である。図４９および図５０は、複数の画素に１つのゲッタリング領域を設けた実施の形態２の構成を示す平面図である。図５１は、複数の画素に１つのゲッタリング領域を設けた実施の形態２の他の構成を模式的に示す平面図である。
【０１１７】
まず、図４８に示すように、実施の形態１においては、１つの画素ＰＵに、１つのゲッタリング領域ＧＥＴ（活性領域ＡｃＧ）を設けた（図３、図７等参照）。このゲッタリング領域ＧＥＴ上のコンタクト部を接続するように接地電位線ＬＧＮＤが配置されている。なお、実施の形態１においては、画素ＰＵ毎に設けられた活性領域（給電領域）ＡｃＧのすべてに、ゲッタリング領域ＧＥＴを設けたが、画素ＰＵ毎に設けられた活性領域（給電領域）ＡｃＧの一部に、ゲッタリング領域ＧＥＴを設けてもよい。
【０１１８】
これに対し、本実施の形態においては、複数の画素毎に、ゲッタリング領域ＧＥＴを設ける（図４９、図５０）。
【０１１９】
図４９においては、２×２の４つの画素毎にゲッタリング領域ＧＥＴ（活性領域ＡｃＧ）を設けている。ここでは、ゲッタリング領域ＧＥＴを４つの画素ＰＵの中心に配置している。言い換えれば、４つの画素でゲッタリング領域ＧＥＴを共用している。具体的には、図５０に示す２×２の４つの画素領域の略中心部にゲッタリング領域ＧＥＴ（活性領域ＡｃＧ）を配置することができる。
【０１２０】
例えば、図４７に示したように、光の３原色であるＲＧＢのうち、Ｇを２つとし、ＲＧＧＢの４つを１つのグループ（ピクセルユニット）として繰り返して配置することがある。このような場合に、４つの画素でゲッタリング領域ＧＥＴを共用することで、レイアウト設計が容易となる。また、画素の小面積化や画素の高密度化を図ることができる。また、１画素の領域におけるフォトダイオードＰＤの形成領域を大きく確保することができ、受光感度を向上させることができる。また、１画素の領域における配線の引き回し領域を大きくすることができる。これにより、配線間隔を大きく確保することができ、配線間の容量の低減やショートなどの不具合を防止することができる。
【０１２１】
なお、上記４つの画素（ピクセルユニット）で、ゲッタリング領域ＧＥＴのみならず、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＩを共用してもよい。
【０１２２】
図５１においては、Ｍ×Ｎ（Ｍ行Ｎ列、Ｘ方向にＭ個で、Ｙ方向にＮ個）の画素ＰＵが配置された画素領域（画素アレイ）１Ａにおいて、ｍ×ｎの画素ＰＵ毎にゲッタリング領域ＧＥＴ（活性領域ＡｃＧ）を設けている。なお、Ｍ、Ｎ、ｍおよびｎは自然数である。この場合も、ｍ×ｎの画素の領域の略中心部にゲッタリング領域ＧＥＴを設けることができる。このように、ある繰り返し単位毎にゲッタリング領域ＧＥＴを設けることでレイアウト設計が容易となる。また、画素の小面積化や画素の高密度化を図ることができる。また、１画素の領域におけるフォトダイオードＰＤの形成領域を大きく確保することができ、受光感度を向上させることができる。また、１画素の領域における配線の引き回し領域を大きくすることができる。これにより、配線間隔を大きく確保することができ、配線間の容量の低減やショートなどの不具合を防止することができる。
【０１２３】
次いで、ｍ×ｎの画素の領域の好適値について説明する。図５２は、デザインルールに対する熱処理の負荷（熱処理最高温度×時間）を示すグラフである。図５３は、例えば、Ｎｉ原子のような、拡散係数が大きい場合の熱処理時間に対するゲッタリング領域に捕獲可能な距離との関係を示すグラフである。図５４は、汚染金属を捕獲可能な領域を示す模式的な平面図である。
【０１２４】
図５２に示すように、デザインルール［μｍ］、即ち、周辺回路領域２Ａで許容される最小のライン幅またはスペース幅（例えば、トランジスタＬＴのゲート長）が、小さくなるにしたがって、熱処理負荷（図５２においては、任意単位である［ａ．ｕ．］として縦軸に示している）は小さくなる。これは、前述したように、微細なトランジスタを形成するためには、ゲート長のみならず、ソース・ドレイン領域などの拡散領域も微細に形成する必要があるためである。
【０１２５】
一方、図５３に示すように、熱処理温度が低いほど、または熱処理（アニール）時間［ｓ］が短くなるほど、ゲッタリング領域に捕獲できる金属の距離［μｍ］は小さくなる。
【０１２６】
ここで、図５４に示すように、汚染金属（Ｍｅｔａｌ）を捕獲可能な領域をゲッタリングの中心から距離ｒとすると、ｒ（拡散距離）×ｒ×３．１４のゲッタリング有効面積毎にゲッタリング領域ＧＥＴを設けることが好ましい。
【０１２７】
例えば、ＢＭＤ技術、即ち、半導体基板１Ｓの内部のゲッタリング領域は、深さ７〜１０μｍ程度の位置に形成される。また、ポリバックシール技術、即ち、半導体基板１Ｓの裏面のゲッタリング領域は、深さ７２５μｍ程度の位置に形成される。
【０１２８】
よって、例えば、ｒを１０μｍ以下に設定することで、上記ゲッタリング領域（ＢＭＤ技術、ポリバックシール技術）と比較し、より効果的にゲッタリング効果を奏することができる。言い換えれば、上記ゲッタリング領域（ＢＭＤ技術、ポリバックシール技術）で捕獲し得ない汚染金属を本実施の形態のゲッタリング領域ＧＥＴで捕獲することが可能となる。
【０１２９】
例えば、１画素ＰＵの領域を、５μｍ×５μｍとした場合には、ゲッタリング有効面積（７μｍ×７μｍ×３．１４、１０μｍ×１０μｍ×３．１４）から１０〜１３個の画素毎に１個のゲッタリング領域ＧＥＴを形成すれば、上記ゲッタリング領域（ＢＭＤ技術、ポリバックシール技術）より効果的にゲッタリング効果を奏することができる。また、１画素ＰＵの領域を、３μｍ×３μｍとした場合には、ゲッタリング有効面積（７μｍ×７μｍ×３．１４、１０μｍ×１０μｍ×３．１４）から１７〜３５個の画素毎に１個のゲッタリング領域ＧＥＴを形成すれば、上記ゲッタリング領域（ＢＭＤ技術、ポリバックシール技術）より効果的にゲッタリング効果を奏することができる。
【０１３０】
また、Ｎｉ（ニッケル）原子より重い原子による金属汚染が懸念される場合には、拡散係数がより小さくなるため、ゲッタリング領域ＧＥＴの形成割合を多くすることで、より効果的にゲッタリング効果を奏することができる。
【０１３１】
（実施の形態３）
実施の形態１においては、接地電位ＧＮＤを印加するための給電領域（活性領域ＡｃＧ）を利用して、ゲッタリング領域ＧＥＴを設けたが、ゲッタリング領域ＧＥＴを給電領域（活性領域ＡｃＧ）とは個別に設けてもよい。
【０１３２】
図５５は、本実施の形態の半導体装置の画素を示す平面図である。図５５に示すように、接地電位ＧＮＤを印加するための給電領域（活性領域ＡｃＧ）とは別に、活性領域ＡｃＧＥＴを設け、その表面部にゲッタリング領域ＧＥＴが配置されている。なお、他の構成は、図３を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１３３】
また、本実施の形態においては、給電領域（活性領域ＡｃＧ）とは別に、ゲッタリング領域ＧＥＴ用の活性領域ＡｃＧＥＴを設けているため、活性領域ＡｃＧＥＴを接地電位ＧＮＤと接続する必要は無い。但し、図４４（Ｂ）および図４５を参照しながら説明したように、汚染金属からの電子を、接地電位ＧＮＤに接続されているコンタクト部を介して効率的に排除することができるため、活性領域ＡｃＧＥＴ上にコンタクト部Ｐｇｅｔを配置し、接地電位線（ＬＧＮＤ）と接続することが好ましい。
【０１３４】
ここで、接地電位ＧＮＤを印加するための給電領域（活性領域ＡｃＧ）と活性領域ＡｃＧＥＴの表面部のゲッタリング領域ＧＥＴとの構成について説明する。給電領域（活性領域ＡｃＧ）は、画素アレイの下部において、素子分離領域ＬＣＳの下部を介して繋がっているｐ型ウエルＰＷＬの露出領域である。よって、給電領域（活性領域ＡｃＧ）は、ボロン（Ｂ）などのｐ型不純物の注入領域である。これに対し、ゲッタリング領域ＧＥＴは、実施の形態１で説明したように、炭素（Ｃ）やホウ素（Ｂ）などのゲッタリング用の不純物を打ち込んだ領域である。このような不純物の打ち込みにより、領域内に結晶欠陥（例えば、転位）や歪みなどが生じ、この結晶欠陥や歪みなど（ゲッタリングサイト）に、汚染金属を捕捉させて固着させることができる。このように、ゲッタリング領域とは、ゲッタリングサイトを有する領域であり、ゲッタリング領域ＧＥＴは、通常の給電領域（活性領域ＡｃＧ）より結晶欠陥や歪みなど（ゲッタリングサイト）が多い領域であると言える。
【０１３５】
（実施の形態４）
実施の形態１では、半導体基板１Ｓの表面側（ゲート電極Ｇｔの形成面側）から光を入射する表面照射型のイメージセンサを用いたが、半導体基板の裏面側から光を入射する裏面照射型のイメージセンサを用いてもよい。
【０１３６】
図５６は、本実施の形態の半導体装置の構成を示す断面図である。図５６は、例えば、図３のＡ−Ａ断面図と対応し、図３８に示す実施の形態１におけるデバイス構造とほぼ同様の構成である。
【０１３７】
図５６において、半導体基板１Ｓにフォトダイオード（ｐ型ウエルＰＷＬおよびｎ型ウエルＮＷＬ、ＰＤ）と転送用トランジスタＴＸが形成され、かつ、半導体基板１Ｓの表面側（図５６の下側）に層間絶縁膜（ＩＬ１〜ＩＬ４）および配線層（Ｍ１〜Ｍ３）が形成されている点は、実施の形態１（図３８）と同様である。
【０１３８】
ここで、本実施の形態では、層間絶縁膜ＩＬ４の下層に、密着膜ＯＸＦが形成されており、この密着膜ＯＸＦの下層に支持基板２Ｓが配置されている。
【０１３９】
また、本実施の形態では、半導体基板１Ｓの厚さが、実施の形態１に比べて薄くなっている。なお、半導体基板１Ｓの裏面部（図５６の上側）をｐ+型半導体領域としてもよい。また、図示は省略するが、半導体基板１Ｓの裏面上には、反射防止膜やカラーフィルタを介してマイクロレンズが搭載される。
【０１４０】
この場合、半導体基板１Ｓの裏面側から入射した光が、マイクロレンズおよびカラーフィルタ等を介して半導体基板１Ｓ中のフォトダイオード（ＰＤ）に照射される。
【０１４１】
また、裏面照射型のイメージセンサにおいては、表面照射型のイメージセンサと比較し、入射光を効率よくフォトダイオードに到達させることができ、撮像特性を向上させることができる。
【０１４２】
このような、裏面照射型のイメージセンサにおいても、図３に示すように、１つの画素ＰＵ中の給電領域（活性領域ＡｃＧ）にゲッタリング領域ＧＥＴを設けることができる。また、複数の画素毎にゲッタリング領域ＧＥＴを設けることができる。
【０１４３】
これにより、実施の形態１の場合と同様に、低温プロセスにおいても効果的に汚染金属を除去することができ、さらに、ゲッタリング用の領域を増やすことなく、撮像特性を向上させることができる。また、接地電位ＧＮＤを印加するための給電領域（活性領域ＡｃＧ）を利用してゲッタリング領域ＧＥＴを設けることにより、効果的に暗電流や暗時白点を低減することができる。
【０１４４】
（実施の形態５）
実施の形態１においては、活性領域ＡｃＧの表面部にゲッタリング領域ＧＥＴを設けた（図９等参照）が、このような半導体基板１Ｓの表面部のゲッタリング領域ＧＥＴに加え、半導体基板１Ｓの内部（素子形成層の下部）のゲッタリング領域（ＢＭＤ技術）ＧＥＴ１または半導体基板１Ｓの裏面のゲッタリング領域（ポリバックシール技術）ＧＥＴ２を併用してもよい。
【０１４５】
例えば、半導体基板１Ｓの内部のゲッタリング領域ＧＥＴ１は、次のように形成する。まず、シリコン基板の表面部に炭素（Ｃ）をドープすることによりゲッタリング領域ＧＥＴ１を形成する。次いで、このゲッタリング領域ＧＥＴ１上に素子形成用のエピタキシャル層を形成する。このエピタキシャル層に、実施の形態１等で説明した半導体装置（ＣＭＯＳイメージセンサ）を形成する。これにより、活性領域ＡｃＧの表面部のゲッタリング領域ＧＥＴおよび素子形成用のエピタキシャル層の下部のゲッタリング領域ＧＥＴ１を有する半導体装置を形成することができる。
【０１４６】
また、半導体基板１Ｓの裏面にゲッタリング領域ＧＥＴ２としてポリシリコンをあらかじめ形成しておき、この半導体基板１Ｓ上に実施の形態１等で説明した半導体装置（ＣＭＯＳイメージセンサ）を形成する。これにより、活性領域ＡｃＧの表面部のゲッタリング領域ＧＥＴおよび半導体基板１Ｓの裏面のゲッタリング領域ＧＥＴ２を有する半導体装置を形成することができる。
【０１４７】
但し、上記ゲッタリング領域ＧＥＴ１、ＧＥＴ２は、半導体基板１Ｓの裏面研磨工程により除去され得る。これに対し、活性領域ＡｃＧの表面部のゲッタリング領域ＧＥＴは、残存することとなるが、実施の形態１等で詳細に説明したように、ゲッタリング領域ＧＥＴが残存しても問題はなく、ゲッタリング領域ＧＥＴに接地電位ＧＮＤを印加することで、ゲッタリングの効果を向上させることができる。
【０１４８】
特に、活性領域ＡｃＧの表面部のゲッタリング領域ＧＥＴと上記ゲッタリング領域ＧＥＴ１、ＧＥＴ２とを併用することで、低温プロセス化が進み汚染金属の拡散距離が小さくなった場合でも、素子形成部から比較的深い位置にあるゲッタリング領域ＧＥＴ１、ＧＥＴ２で捕獲し損なった汚染金属を、活性領域ＡｃＧの表面部のゲッタリング領域ＧＥＴにより捕獲することができる。例えば、ゲッタリング領域ＧＥＴ１は、素子形成部の表面から７〜１０μｍ程度の位置にあり、また、ゲッタリング領域ＧＥＴ２は、素子形成部の表面から７２５μｍ程度の位置にある。特に、相対的に浅い位置に形成されるゲッタリング領域ＧＥＴ１においても、その上部に素子形成用のエピタキシャル層を形成する必要があるため、より浅い位置にゲッタリング領域ＧＥＴ１を形成することは困難である。これに対し、活性領域ＡｃＧの表面部のゲッタリング領域ＧＥＴは、微細化による低温プロセスに対応し易く、他のゲッタリング領域ＧＥＴ１、ＧＥＴ２と比較し、その効果が大きいものである。
【０１４９】
以上のように、半導体基板１Ｓの表面部のゲッタリング領域ＧＥＴに加え、半導体基板１Ｓの内部（素子形成層の下部）のゲッタリング領域ＧＥＴ１または半導体基板１Ｓの裏面のゲッタリング領域ＧＥＴ２を併用してもよい。
【０１５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１５１】
また、上記実施の形態は、以下の［付記］のようにも記載され得るが、本発明の範囲は、以下の付記に限定されるものではない。
［付記］
［付記１］
Ｍ個×Ｎ個（但し、Ｍ、Ｎは、自然数）の画素をアレイ状に複数有する画素アレイを有し、
前記画素は、
光を受光して電荷を生成するフォトダイオードと、前記フォトダイオードで生成された前記電荷を転送する転送用トランジスタのゲート電極と、を有し、
前記フォトダイオードおよび前記ゲート電極は、第１活性領域に配置され、
前記第１活性領域とは異なる領域に形成され、ゲッタリング領域が配置される第２活性領域を更に有し、
前記第２活性領域は、ｍ個×ｎ個（但し、ｍ、ｎは自然数）の画素領域毎に配置される半導体装置。
［付記２］
前記第２活性領域上に、接地電位が印加されるコンタクト部が配置されている付記１記載の半導体装置。
［付記３］
前記第１活性領域と前記第２活性領域は、平面視において、それぞれ絶縁部材からなる素子分離領域で囲われて配置されている付記２記載の半導体装置。
［付記４］
前記第２活性領域に設けられるシリサイド層を更に有し、
前記ゲッタリング領域は、前記シリサイド層の下面に接するように設けられ、
前記コンタクト部は、前記シリサイド層の上面に接するように設けられている付記３記載の半導体装置。
［付記５］
前記フォトダイオードは、第１半導体領域中に配置された第２半導体領域を有し、
前記第１半導体領域は、前記第２活性領域まで延在し、
前記接地電位は、前記コンタクト部を介して前記第１半導体領域に印加されている付記３記載の半導体装置。
［付記６］
前記転送トランジスタは、ｎチャンネル型のトランジスタである付記５記載の半導体装置。
［付記７］
前記素子分離領域は、ＬＯＣＯＳまたはＳＴＩである付記５記載の半導体装置。
【符号の説明】
【０１５２】
１Ａ    画素領域
１Ｓ    半導体基板
２Ａ    周辺回路領域
２Ｓ    支持基板
１０２    垂直走査回路
１０３    列回路
１０４    出力アンプ
１０５    水平走査回路
ＡＭＩ    増幅トランジスタ
ＡＲＦ    反射防止膜
ＡｃＡＳ    活性領域
ＡｃＧ    活性領域
ＡｃＧＥＴ    活性領域
ＡｃＬ    活性領域
ＡｃＲ    活性領域
ＡｃＴＰ    活性領域
ＣＡＰ    キャップ絶縁膜
ＣＦ    カラーフィルタ
ＣＨ    チップ領域
ＦＤ    フローティングディフュージョン
Ｇ    ゲート電極
ＧＥＴ    ゲッタリング領域
ＧＮＤ    接地電位
ＧＯＸ    ゲート絶縁膜
Ｇａ    ゲート電極
Ｇｌｔ    ゲート電極
Ｇｒ    ゲート電極
Ｇｓ    ゲート電極
Ｇｔ    ゲート電極
ＩＬ１    層間絶縁膜
ＩＬ２    層間絶縁膜
ＩＬ３    層間絶縁膜
ＩＬ４    層間絶縁膜
Ｌ    レンズ
ＬＣＳ    素子分離領域
ＬＧＮＤ    接地電位線
ＬＲＳＴ    リセット線
ＬＴ    トランジスタ
ＬＴＸ    転送線
Ｍ１    第１層配線
Ｍ２    第２層配線
Ｍ３    第３層配線
ＭＦ    金属膜
ＭＬ    マイクロレンズ
ＮＭ    低濃度半導体領域（ｎ-半導体領域）
ＮＲ    高濃度半導体領域（ｎ+半導体領域）
ＮＷＬ    ｎ型ウエル
ＯＬ    出力線
ＯＸＦ    密着膜
ＰＤ    フォトダイオード
ＰＲ    ｐ+型半導体領域
ＰＵ    画素
ＰＷＬ    ｐ型ウエル
Ｐａ    コンタクト部
Ｐｆｄ    コンタクト部
Ｐｇ    コンタクト部
Ｐｇｅｔ    コンタクト部
Ｐｒ１、Ｐｒ２    コンタクト部
Ｐｓ    コンタクト部
Ｐｔ１、Ｐｔ２    コンタクト部
ＲＳＴ    リセットトランジスタ
ＳＢＦ    シリサイドブロッキング膜
ＳＥＬ    選択トランジスタ
ＳＩＬ    シリサイド膜
ＳＬ    選択線
ＳＴＩ    トレンチ分離
ＳＷ    サイドウォール
Ｓｗ    スイッチ
ＴＸ    転送用トランジスタ
Ｗ    半導体ウエハ
ｎ１    ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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