(57)【要約】【課題】反りの発生を抑制できる半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、パッケージ基板１０と、半導体チップ２０とを有する。半導体チップ２０は素子形成面を下にしてパッケージ基板１０に実装されており、半導体チップ２０の素子形成面と反対側には、熱膨張係数調整部材２３が設けられている。この熱膨張係数調整部材２３は、半導体チップ２０に形成された孔又は溝内に半導体チップ２０とは熱膨張係数が異なる物質を埋めて形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
パッケージ基板と、
前記パッケージ基板上に実装された半導体チップと、
前記半導体チップの素子形成面と反対側に埋め込まれ、前記半導体チップの熱膨張係数を前記パッケージ基板の熱膨張係数に近づける熱膨張係数調整部材と
を有することを特徴とする半導体装置。
【請求項２】
前記熱膨張係数調整部材が、前記半導体チップに形成された孔又は溝に前記半導体チップの主材料と異なる物質を埋め込んで形成されたものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記熱膨張係数調整部材の密度が、前記パッケージ基板の配線密度に応じて設定されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体チップの素子形成面と反対の側に孔又は溝を形成する工程と、
前記孔又は溝内に前記半導体チップとは熱膨張係数が異なる物質を埋めて熱膨張係数調整部材を形成する工程と、
前記半導体チップをパッケージ基板に接合する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記熱膨張係数が異なる物質が、銅であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高性能化にともない、半導体装置の入出力端子の数が著しく増加している。このため、従来のワイヤーボンディングを使用したパッケージでは入出力端子の増加に対応できなくなり、ワイヤーボンディングを使用したパッケージに代えてフリップチップパッケージが採用されるようになった。
【０００３】
フリップチップパッケージの半導体装置では、半導体チップの電極面上にはんだボールを形成する。そして、パッケージ基板の電極の上にはんだボールが載るように半導体チップを配置し、リフローと呼ばれる熱処理を行う。この熱処理によりはんだボールが溶融し、半導体チップの電極とパッケージ基板の電極とがはんだを介して電気的且つ機械的に接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−６６５２２号公報
【特許文献２】特開２０１０−１０３２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
反りの発生を抑制できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
開示の技術の一観点によれば、パッケージ基板と、前記パッケージ基板上に実装された半導体チップと、前記半導体チップの素子形成面と反対側に埋め込まれ、前記半導体チップの熱膨張係数を前記パッケージ基板の熱膨張係数に近づける熱膨張係数調整部材とを有する半導体装置が提供される。
【０００７】
開示の技術の他の一観点によれば、半導体チップの素子形成面と反対の側に孔又は溝を形成する工程と、前記孔又は溝内に前記半導体チップとは熱膨張係数が異なる物質を埋めて熱膨張係数調整部材を形成する工程と、前記半導体チップをパッケージ基板に接合する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
上記一観点に係る半導体装置及び製造方法によれば、半導体チップに埋め込まれた熱膨張係数調整部材により、パッケージ基板と半導体チップとの熱膨張係数の差が小さくなり、反りの発生を抑制できる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態に係る半導体装置を示す断面図である。
【図２】図２は、実施形態に係る半導体装置及び比較例に係る半導体装置の反りをシミュレーション計算して調べた結果を示す図である。
【図３】図３は、実施形態に係る半導体装置の製造方法を示す断面図（その１）である。
【図４】図４は、実施形態に係る半導体装置の製造方法を示す断面図（その２）である。
【図５】図５は、パッケージ基板に設けられた銅配線の密度に応じて半導体チップのビア密度を部分的に調整した例を示す模式図である。
【図６】図６は、半導体チップの裏面に溝を形成し、溝内に半導体チップと異なる物質を埋め込んで熱膨張係数調整部材とした例を示す模式図である。
【発明を実施するための形態】
【００１０】
前述したように、フリップチップパッケージの半導体装置では、はんだボールをリフローして半導体チップとパッケージ基板とを接続している。しかし、半導体チップとパッケージ基板との熱膨張係数が異なるため、リフロー後の冷却にともなって反りが発生する。
【００１１】
これにより、半導体チップに形成された素子に大きな応力が印加されて特性が変化したり、極端な場合は半導体チップが破損することもある。また、反りのために半導体装置と回路基板（二次実装基板）とを接合することが困難になり、接続不良が発生することもある。
【００１２】
以下の実施形態では、反りの発生を抑制できる半導体装置及びその製造方法について説明する。
【００１３】
（実施形態）
図１は、実施形態に係る半導体装置を示す断面図である。
【００１４】
この図１に示すように、本実施形態に係る半導体装置は、パッケージ基板１０と、パッケージ基板１０上に実装された半導体チップ２０とを有する。
【００１５】
パッケージ基板１０の上側の面には多数の電極１１が比較的小さなピッチで配置されており、下側の面には多数の電極１２が比較的大きなピッチで配置されている。これらの電極１１と電極１２とは、パッケージ基板１０内に形成された多層配線（図示せず）を介して電気的に接続されている。また、パッケージ基板１０の電極１２の下には、回路基板（二次実装基板）に接続するためのはんだボール１３が接続されている。
【００１６】
一方、半導体チップ２０は、素子が形成された側の面（以下、表面という）を下にしてパッケージ基板１０の上に実装されている。半導体チップ２０の表面には多数の電極２１が配置されており、それらの電極２１は半導体チップ２０に形成されたトランジスタ等の素子（図示せず）と電気的に接続している。
【００１７】
前述のパッケージ基板１０の電極１１は、半導体チップ２０の電極２１に対応する位置に形成されている。電極２１の下にははんだボール２２が形成されており、電極２１とパッケージ基板１０の電極１１とは、はんだボール２２を介して電気的且つ機械的に接続されている。
【００１８】
半導体チップ２０の裏面（図１では上側の面）側には、半導体チップ２０に設けられた孔にＣｕ（銅）を埋め込んで形成されたＣｕビア２３が多数設けられている。Ｃｕビア２３は、熱膨張係数調整部材の一例である。
【００１９】
本実施形態では半導体チップ２０の孔にＣｕを埋め込んでビア２３としているが、孔内に埋め込む物質は半導体チップ２０の主材料（シリコン）よりも熱膨張係数が大きいものであればよく、Ｃｕに限定されない。孔内に例えばＷ（タングステン）を埋め込んでビア２３としてもよい。
【００２０】
但し、半導体チップ２０の主材料の熱膨張係数よりもパッケージ基板１０の熱膨張係数のほうが小さい場合は、半導体チップ２０の主材料よりも熱膨張係数が小さい物質を孔内に埋め込む。
【００２１】
図２は、本実施形態に係る半導体装置の反りをシミュレーション計算して調べた結果を示す図である。図２には、比較例として、半導体チップにビア２３が設けられていないこと以外は実施形態と同様の半導体装置の反りをシミュレーション計算した結果も併せて示している。
【００２２】
ここで、半導体チップ２０の大きさは、５２ｍｍ（縦）×５２ｍｍ（横）×０．５５ｍｍ（厚さ）としている。また、パッケージ基板１０の大きさは７２ｍｍ（縦）×７２ｍｍ（横）×１．４５ｍｍ（厚さ）としている。
【００２３】
図２において、横軸はパッケージ基板１０の中心を原点とした横方向の位置を示し、縦軸は横方向の各位置におけるパッケージ基板１０の縦方向のずれ量を示している。また、ここでは、パッケージ基板１０の端部における縦方向のずれ量を、反りの大きさと定義する。
【００２４】
シミュレーションに際し、半導体チップ２０の主材料であるシリコンの熱膨張係数は３．６ｐｐｍ／Ｋとし、パッケージ基板１０の熱膨張係数は１０．８ｐｐｍ／Ｋとしている。また、はんだボール２２の溶融温度を４５９Ｋ（１８６℃）とし、リフロー時にはこの温度まで半導体チップ２０及びパッケージ基板１０を加熱し、その後室温（２９８Ｋ）まで冷却するものとしている。
【００２５】
更に、Ｃｕビア２３は、その直径が１００μｍ、長さが２７５μｍであり、半導体チップ２０の裏面全体に０．１５ｍｍのピッチで配置されているものとしている。更にまた、ビア２３に埋め込まれた銅の熱膨張係数は１７．２ｐｐｍ／Ｋとしている。
【００２６】
図２からわかるように、Ｃｕビア２３がない比較例の半導体装置では、パッケージ基板に０．４８ｍｍの反りが発生する。これに対し、実施形態の半導体装置では、パッケージ基板１０の反りは０．０１２ｍｍと極めて少ない。
【００２７】
本実施形態では、半導体チップ２０の裏面側に多数のＣｕビア２３を設けているので、半導体チップ２０の熱膨張係数がパッケージ基板１０の熱膨張係数に近づく。これにより、熱膨張係数の差に起因する反りの発生が抑制され、半導体装置の製造歩留まり及び信頼性が向上するという効果を奏する。
【００２８】
図３〜図４は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２９】
まず、半導体基板（ウェハ）３１の表面側に、公知の方法によりトランジスタ及びその他の素子並びに配線層等を形成する。その後、半導体基板３１を反転し、図３（ａ）のように半導体基板３１の裏面上にフォトレジストを塗布して、フォトレジスト膜３２を形成する。
【００３０】
次に、所定のパターンが設けられた露光マスク（図示せず）を使用してフォトレジスト膜３２を露光し、その後現像処理を実施して、図３（ｂ）に示すように、フォトレジスト膜３２の所定の位置に開口部３２ａを形成する。開口部３２ａの直径は、例えば１００μｍとする。
【００３１】
その後、フォトレジスト膜３２をマスクとし、半導体基板３１を例えばその厚さの半分程度までエッチングして、図３（ｃ）に示すように孔３１ａを形成する。
【００３２】
次に、フォトレジスト膜３２を除去した後、図４（ａ）に示すように、スパッタ法等により半導体基板３１の裏面上にバリアメタル３３として例えばＴｉ（チタン）膜又はＴａ（タンタル）膜を３０ｎｍの厚さに形成し、孔３１ａの壁面をバリアメタル３３で覆う。その後、スパッタ法等により、バリアメタル３３の上に、シード層３４として例えばＣｕ膜を２００ｎｍの厚さに形成する。
【００３３】
バリアメタル３３は、下地とシード層３４との密着性を向上させる効果と、Ｃｕの酸化や拡散を防止する効果とを有する。
【００３４】
次に、図４（ｂ）に示すように、シード層３４の上にＣｕを電解めっきしてＣｕ膜３５を形成し、孔３１ａ内にＣｕを充填する。
【００３５】
次に、ＣＭＰ（Chemical Mechanical Polishing）法等により、図４（ｃ）に示すように半導体基板３１が露出するまでＣｕ膜３５、シード層３４及びバリアメタル３３を研磨する。研磨後に孔３１ａ内に残ったＣｕがＣｕビア２３となる。
【００３６】
次いで、ダイシング装置により半導体基板３１を切断し、個々の半導体チップに分離する。その後、半導体チップをパッケージ基板上に配置し、リフロー処理を行う。このようにして、図１に示す構造の半導体装置が完成する。
【００３７】
なお、Ｃｕビアの２３の直径、深さ及び配設ピッチ等は、予め有限要素法等のシミュレーション計算を行って、反りが所望の値（例えば０．０１ｍｍ）以下となるように決定することが好ましい。
【００３８】
また、上述の製造方法では半導体基板にトランジスタ等の素子及び配線層等を形成してからＣｕビアを形成する場合について説明したが、半導体基板にＣｕビアを形成した後、トランジスタ等の素子及び配線層等を形成してもよい。
【００３９】
（その他の実施形態）
上述の実施形態では、半導体チップの裏面側にＣｕビアを均一に配置した場合について説明したが、パッケージ基板に設けられた銅配線の密度に応じて半導体チップのＣｕビア密度を部分的に調整することが好ましい。
【００４０】
図５は、パッケージ基板に設けられた銅配線の密度に応じて半導体チップのビア密度を部分的に調整した例を示す模式図である。
【００４１】
この図５のようにパッケージ基板１０の銅配線１５の密度が高い場所に対応する半導体チップ２０の領域には、Ｃｕビア２３を高密度に配置する。また、パッケージ基板１０の銅配線１５の密度が低い場所に対応する半導体チップ２０の領域には、Ｃｕビア２３を低密度に配置する。これにより、熱膨張係数の差に起因する反りをより一層低減することができる。
【００４２】
また、上述の実施形態では半導体チップの裏面に孔を形成し、孔内に半導体チップと異なる物質を埋め込んで熱膨張係数調整部材（ビア２３）としている。しかし、例えば図６に示すように、半導体チップ２０の裏面に溝２０ｂを形成し、溝２０ｂ内に半導体チップ２０と異なる物質を埋め込んで熱膨張係数調整部材としてもよい。
【００４３】
以上の諸実施形態に関し、更に以下の付記を開示する。
【００４４】
（付記１）パッケージ基板と、
前記パッケージ基板上に実装された半導体チップと、
前記半導体チップの素子形成面と反対側に埋め込まれ、前記半導体チップの熱膨張係数を前記パッケージ基板の熱膨張係数に近づける熱膨張係数調整部材と
を有することを特徴とする半導体装置。
【００４５】
（付記２）前記熱膨張係数調整部材が、前記半導体チップに形成された孔又は溝に前記半導体チップの主材料と異なる物質を埋め込んで形成されたものであることを特徴とする付記１に記載の半導体装置。
【００４６】
（付記３）前記主材料と異なる物質が、銅であることを特徴とする付記２に記載の半導体装置。
【００４７】
（付記４）前記熱膨張係数調整部材の密度が、前記パッケージ基板の配線密度に応じて設定されていることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００４８】
（付記５）半導体チップの素子形成面と反対の側に孔又は溝を形成する工程と、
前記孔又は溝内に前記半導体チップとは熱膨張係数が異なる物質を埋めて熱膨張係数調整部材を形成する工程と、
前記半導体チップをパッケージ基板に接合する工程と
を有することを特徴とする半導体装置の製造方法。
【００４９】
（付記６）前記熱膨張係数が異なる物質が、銅であることを特徴とする付記５に記載の半導体装置の製造方法。
【００５０】
（付記７）前記パッケージ基板の配線密度に応じて、前記半導体チップに形成する孔又は溝の密度を設定することを特徴とする付記５又は６に記載の半導体装置の製造方法。
【符号の説明】
【００５１】
１０…パッケージ基板、１１，１２…電極、１３…はんだボール、１５…銅配線、２０…半導体チップ、２０ｂ…溝、２１…電極、２２…はんだボール、２３…Ｃｕビア（熱膨張係数調整部材）、３１…半導体基板、３１ａ…孔、３２…フォトレジスト膜、３３…バリアメタル、３４…シード層、３５…Ｃｕ膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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