(57)【要約】【課題】セルサイズの縮小を図ることが可能なフリップフロップ回路を提供する。【解決手段】フリップフロップ回路は、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣとの間で、ＭＯＳトランジスタが共有化されている。【選択図】図２
2014155163.tif 000002
【特許請求の範囲】
【請求項１】
電源にソースが接続され、データ信号に基づいた第１の信号が供給される第１のノードにゲートが接続された第１のｐＭＯＳトランジスタと、
前記電源にソースが接続され、クロック信号に基づいた第２の信号が供給される第２のノードにゲートが接続された第２のｐＭＯＳトランジスタと、  
前記第１および第２のｐＭＯＳトランジスタのドレインにソースが接続され、マスタラッチとスレーブラッチを接続する中間ノードにドレインが接続された第３のｐＭＯＳトランジスタと、
前記中間ノードと前記第３のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第１のノードがゲートに接続された第１のｎＭＯＳトランジスタと、
前記中間ノードと前記第３のｐＭＯＳトランジスタと前記第１のｎＭＯＳトランジスタのドレインにドレインが接続され、接地にソースが接続され、前記第３のｐＭＯＳトランジスタのゲートにゲートが接続された第２のｎＭＯＳトランジスタと、
前記第３のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタのゲートにドレインが接続され、前記第２のノードにゲートが接続された第４のｐＭＯＳトランジスタと、
前記電源にソースが接続され、前記中間ノードにゲートが接続された第５のｐＭＯＳトランジスタと、
前記第５のｐＭＯＳトランジスタのドレインにソースが接続され、スレーブラッチの出力信号が供給される第３のノードにドレインが接続され、前記第２のノードにゲートが接続された第６のｐＭＯＳトランジスタと、
前記電源にソースが接続され、前記第３のノードと前記第６のｐＭＯＳトランジスタのドレインにドレインが接続された第７のｐＭＯＳトランジスタと、
前記第３のノードと前記第６および前記第７のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第７のｐＭＯＳトランジスタのゲートにゲートが接続された第３のｎＭＯＳトランジスタと、
前記第３のｎＭＯＳトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記中間ノードにゲートが接続された第４のｎＭＯＳトランジスタと、
前記第３のｎＭＯＳトランジスタのソースと前記第４のｎＭＯＳトランジスタのドレインにドレインが接続され、前記接地にソースが接続され、前記第２のノードにゲートが接続された第５のｎＭＯＳトランジスタと、
前記電源にソースが接続され、前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートにドレインが接続され、前記第２のノードにゲートが接続された第８のｐＭＯＳトランジスタと、
前記電源にソースが接続され、前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートと前記第８のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第３のノードにゲートが接続された第９のｐＭＯＳトランジスタと、
前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートと、前記第８および前記９のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第３のノードにゲートが接続された第６のｎＭＯＳトランジスタと、
前記第６のｎＭＯＳトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記第２のノードにゲートが接続された第７のｎＭＯＳトランジスタと、を備え、
前記第３のノードの第３の信号に基づいて出力信号を出力し、
前記第１のｎＭＯＳトランジスタのソースは、前記第６のｎＭＯＳトランジスタのソースと前記第７のｎＭＯＳトランジスタのドレインに接続され、
前記第４のｐＭＯＳトランジスタのソースは、前記第５のｐＭＯＳトランジスタのドレインと前記第６のｐＭＯＳトランジスタのソースに接続され、
前記第４のｐＭＯＳトランジスタのドレインは、前記第３のｎＭＯＳトランジスタのソースと前記第４および前記第５のｎＭＯＳトランジスタのドレインに接続されている
ことを特徴とするフリップフロップ回路。
【請求項２】
前記データ信号が供給されるデータ端子と、
前記クロック信号が供給されるクロック端子と、
前記出力信号を出力する出力端子と、
前記データ信号が前記データ端子を介して供給され、前記第１の信号を前記第１のノードに出力するデータ入力回路と、
前記クロック信号が前記クロック端子を介して供給され、前記第２の信号を前記第２のノードに出力するクロック入力回路と、
前記第３の信号が前記第３のノードを介して供給され、前記出力信号を出力端子に出力する出力回路と、をさらに備える
ことを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
スキャンテストデータ信号が供給されるテスト端子と、
切替信号が供給される切替端子と、
前記スキャンテストデータ信号が前記テスト端子を介して供給され、前記スキャンテストデータ信号に基づいた第４の信号を前記第１のノードに出力するテスト入力回路と、
前記切替信号が前記切替端子を介して供給され、前記切替信号に基づいた第５の信号を第４のノードに出力する切替入力回路と、をさらに備え、
前記切替信号と前記第５の信号とに応じて、前記データ入力回路が出力する前記第１の信号、又は、前記テスト入力回路が出力する前記第４の信号の何れか一方のみが、前記第１のノードに供給される
ことを特徴とする請求項１に記載のフリップフロップ回路。
【請求項４】
前記第５のｐＭＯＳトランジスタのソースにソースが接続され、前記第５のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第５のｐＭＯＳトランジスタのゲートにゲートが接続された追加ｐＭＯＳトランジスタと、
前記第４のｎＭＯＳトランジスタのソースにソースが接続され、前記第４のｎＭＯＳトランジスタのドレインにドレインが接続され、前記第４のｎＭＯＳトランジスタのゲートにゲートが接続された第１の追加ｎＭＯＳトランジスタと、
前記第５のｎＭＯＳトランジスタのソースにソースが接続され、前記第５のｎＭＯＳトランジスタのドレインにドレインが接続され、前記第５のｎＭＯＳトランジスタのゲートにゲートが接続された第２の追加ｎＭＯＳトランジスタと、
前記第７のｎＭＯＳトランジスタのソースにソースが接続され、前記第７のｎＭＯＳトランジスタのドレインにドレインが接続され、前記第７のｎＭＯＳトランジスタのゲートにゲートが接続された第３の追加ｎＭＯＳトランジスタと、の少なくとも何れか１つをさらに備える
ことを特徴とする請求項１に記載のフリップフロップ回路。
【請求項５】
前記追加ｐＭＯＳトランジスタのサイズは、前記第５のｐＭＯＳトランジスタのサイズと同じであり、
前記第１の追加ｎＭＯＳトランジスタのサイズは、前記第４のｎＭＯＳトランジスタのサイズと同じであり、
前記第２の追加ｐＭＯＳトランジスタのサイズは、前記第５のｎＭＯＳトランジスタのサイズと同じであり、
前記第３の追加ｐＭＯＳトランジスタのサイズは、前記第７のｎＭＯＳトランジスタのサイズと同じであることを特徴とする請求項６に記載のフリップフロップ回路。
【請求項６】
前記電源にソースが接続され、前記第３のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタのゲートと、前記第４のｐＭＯＳトランジスタのドレインと、前記第３のｎＭＯＳトランジスタのソースにドレインが接続され、クリア信号がゲートに供給される第１のクリア用ｐＭＯＳトランジスタと、
前記電源にソースが接続され、前記第３のノードと、前記第６および前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのドレインにドレインが接続され、前記クリア信号がゲートに供給される第２のクリア用ｐＭＯＳトランジスタと、
前記第３のｎＭＯＳトランジスタのソースと、前記第３のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタのゲートと、前記第４のｐＭＯＳトランジスタと前記第１のクリア用ｐＭＯＳトランジスタのドレインとドレインが接続され、前記第４および前記５のｎＭＯＳトランジスタのドレインとソースが接続され、前記クリア信号がゲートに供給される第１のクリア用ｎＭＯＳトランジスタと、をさらに備えることを特徴とする請求項１に記載のフリップフロップ回路。
【請求項７】
前記電源にソースが接続され、前記中間ノードと前記第３のｐＭＯＳトランジスタのドレインにドレインが接続され、セット信号がゲートに供給される第１のセット用ｐＭＯＳトランジスタと、
前記中間ノードと前記第３のｐＭＯＳトランジスタと前記第１のセット用ｐＭＯＳトランジスタのドレインにドレインが接続され、前記第１および前記第２のｎＭＯＳトランジスタのドレインにソースが接続され、前記セット信号がゲートに供給される第１のセット用ｎＭＯＳトランジスタと、
前記電源にソースが接続され、前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートと、前記第８および前記第９のｐＭＯＳトランジスタのドレインにドレインが接続され、前記セット信号がゲートに供給される第２のセット用ｐＭＯＳトランジスタと、
前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートと、前記第８および前記第９のｐＭＯＳトランジスタと前記第２のセット用のｐＭＯＳトランジスタのドレインとドレインが接続され、前記第６のｎＭＯＳトランジスタのドレインとソースが接続され、前記セット信号がゲートに供給される第２のセット用ｎＭＯＳトランジスタと、をさらに備える
ことを特徴とする請求項１に記載のフリップフロップ回路。
【請求項８】
電源にソースが接続され、データ信号に基づいた第１の信号が供給される第１のノードにゲートが接続された第１のｐＭＯＳトランジスタと、
前記電源にソースが接続され、クロック信号に基づいた第２の信号が供給される第２のノードにゲートが接続された第２のｐＭＯＳトランジスタと、  
前記第１および第２のｐＭＯＳトランジスタのドレインにソースが接続され、マスタラッチとスレーブラッチを接続する中間ノードにドレインが接続された第３のｐＭＯＳトランジスタと、
前記中間ノードと前記第３のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第１のノードがゲートに接続された第１のｎＭＯＳトランジスタと、
前記中間ノードと前記第３のｐＭＯＳトランジスタのドレインと前記第１のｎＭＯＳトランジスタのドレインにドレインが接続され、接地にソースが接続され、前記第３のｐＭＯＳトランジスタのゲートにゲートが接続された第２のｎＭＯＳトランジスタと、
前記第３のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタのゲートにドレインが接続され、前記第２のノードにゲートが接続された第４のｐＭＯＳトランジスタと、
前記電源にソースが接続され、前記中間ノードにゲートが接続された第５のｐＭＯＳトランジスタと、
前記第５のｐＭＯＳトランジスタのドレインにソースが接続され、スレーブラッチの出力信号が出力される第３のノードにドレインが接続され、前記第２のノードにゲートが接続された第６のｐＭＯＳトランジスタと、
前記電源にソースが接続され、前記第３のノードと前記第６のｐＭＯＳトランジスタのドレインにドレインが接続された第７のｐＭＯＳトランジスタと、
前記第３のノードと前記第６および前記第７のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第７のｐＭＯＳトランジスタのゲートにゲートが接続された第３のｎＭＯＳトランジスタと、
前記第３のｎＭＯＳトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記中間ノードにゲートが接続された第４のｎＭＯＳトランジスタと、
前記第３のｎＭＯＳトランジスタのソースと前記第４のｎＭＯＳトランジスタのドレインにドレインが接続され、前記接地にソースが接続され、前記第２のノードにゲートが接続された第５のｎＭＯＳトランジスタと、
前記電源にソースが接続され、前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートにドレインが接続され、前記第２のノードにゲートが接続された第８のｐＭＯＳトランジスタと、
前記電源にソースが接続され、前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートと、前記第８のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第３のノードにゲートが接続された第９のｐＭＯＳトランジスタと、
前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートと、前記第８および前記第９のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第３のノードにゲートが接続された第６のｎＭＯＳトランジスタと、
前記第６のｎＭＯＳトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記第２のノードにゲートが接続された第７のｎＭＯＳトランジスタと、
前記第１のｎＭＯＳトランジスタのドレインと前記接地との間に接続され、前記第２のノードにゲートが接続された第８のｎＭＯＳトランジスタと、
前記電源と前記第４のｐＭＯＳトランジスタのソースとの間に接続され、前記第２のノードにゲートが接続された第１０のｐＭＯＳトランジスタと、
前記第３のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタのゲートと前記第４のｐＭＯＳトランジスタのドレインにドレインが接続され、前記接地とソースが接続され、前記第２のノードにゲートが接続された第９のｎＭＯＳトランジスタと、
前記第３のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタのゲートと前記第４のｐＭＯＳトランジスタのドレインと前記第９のｎＭＯＳトランジスタのドレインとドレインが接続され、前記接地とソースが接続され、前記中間ノードにゲートが接続された第１０のｎＭＯＳトランジスタと、を備え、
前記第３のノードの第３の信号に基づいて出力信号を出力し、
前記第８のｎＭＯＳトランジスタと前記第７のｎＭＯＳトランジスタ、
前記第９のｎＭＯＳトランジスタと前記第５のｎＭＯＳトランジスタ、
前記第１０のｎＭＯＳトランジスタと前記第４のｎＭＯＳトランジスタ、又は、
前記第１０のｐＭＯＳトランジスタと前記第５のｐＭＯＳトランジスタで示される各組み合わせのうち、少なくとも１つの組み合わせにおけるトランジスタは共通する１つのトランジスタとして構成されている
ことを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、フリップフロップ回路に関する。
【背景技術】
【０００２】
従来、フリップフロップ回路には、トランスファーゲート・クロックドインバータを用いて、マスタラッチ回路およびスレーブラッチ回路を構成したタイプがる。
【０００３】
また、他のフリップフロップ回路には、２入力ＮＡＮＤ回路などの単純ゲートやＡＮＤ−ＯＲ回路などの複合ゲートを用いて、マスタラッチ回路およびスレーブラッチ回路を構成したタイプがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−４０８２６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
セルサイズの縮小を図ることが可能なフリップフロップ回路を提供する。
【課題を解決するための手段】
【０００６】
実施例に従ったフリップフロップ回路は、電源にソースが接続され、データ信号に基づいた第１の信号が供給される第１のノードにゲートが接続された第１のｐＭＯＳトランジスタを備える。フリップフロップ回路は、前記電源にソースが接続され、クロック信号に基づいた第２の信号が供給される第２のノードにゲートが接続された第２のｐＭＯＳトランジスタを備える。フリップフロップ回路は、前記第１および第２のｐＭＯＳトランジスタのドレインにソースが接続され、マスタラッチとスレーブラッチを接続する中間ノードにドレインが接続された第３のｐＭＯＳトランジスタを備える。フリップフロップ回路は、前記中間ノードと前記第３のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第１のノードがゲートに接続された第１のｎＭＯＳトランジスタを備える。フリップフロップ回路は、前記中間ノードと前記第３のｐＭＯＳトランジスタと前記第１のｎＭＯＳトランジスタのドレインにドレインが接続され、接地にソースが接続され、前記第３のｐＭＯＳトランジスタのゲートにゲートが接続された第２のｎＭＯＳトランジスタを備える。フリップフロップ回路は、前記第３のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタのゲートにドレインが接続され、前記第２のノードにゲートが接続された第４のｐＭＯＳトランジスタを備える。フリップフロップ回路は、前記電源にソースが接続され、前記中間ノードにゲートが接続された第５のｐＭＯＳトランジスタを備える。フリップフロップ回路は、前記第５のｐＭＯＳトランジスタのドレインにソースが接続され、スレーブラッチの出力信号が出力される第３のノードにドレインが接続され、前記第２のノードにゲートが接続された第６のｐＭＯＳトランジスタを備える。フリップフロップ回路は、前記電源にソースが接続され、前記第３のノードと前記第６のｐＭＯＳトランジスタのドレインにドレインが接続された第７のｐＭＯＳトランジスタ備える。フリップフロップ回路は、前記第３のノードと前記第６および前記第７のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第７のｐＭＯＳトランジスタのゲートにゲートが接続された第３のｎＭＯＳトランジスタを備える。フリップフロップ回路は、前記第３のｎＭＯＳトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記中間ノードにゲートが接続された第４のｎＭＯＳトランジスタを備える。フリップフロップ回路は、前記第３のｎＭＯＳトランジスタのソースと前記第４のｎＭＯＳトランジスタのドレインにドレインが接続され、前記接地にソースが接続され、前記第２のノードにゲートが接続された第５のｎＭＯＳトランジスタを備える。フリップフロップ回路は、前記電源にソースが接続され、前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートにドレインが接続され、前記第２のノードにゲートが接続された第８のｐＭＯＳトランジスタを備える。フリップフロップ回路は、前記電源にソースが接続され、前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートと、前記第８のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第３のノードにゲートが接続された第９のｐＭＯＳトランジスタを備える。フリップフロップ回路は、前記第７のｐＭＯＳトランジスタと前記第３のｎＭＯＳトランジスタのゲートと、前記第８および前記第９のｐＭＯＳトランジスタのドレインにドレインが接続され、前記第３のノードにゲートが接続された第６のｎＭＯＳトランジスタを備える。フリップフロップ回路は、前記第６のｎＭＯＳトランジスタのソースにドレインが接続され、前記接地にソースが接続され、前記第２のノードにゲートが接続された第７のｎＭＯＳトランジスタと、を備える。フリップフロップ回路は、前記第３のノードの第３の信号に基づいて出力信号を出力する。前記第１のｎＭＯＳトランジスタのソースは、前記第６のｎＭＯＳトランジスタのソースと前記第７のｎＭＯＳトランジスタのドレインに接続されている。前記第４のｐＭＯＳトランジスタのソースは、前記第５のｐＭＯＳトランジスタのドレインと前記第６のｐＭＯＳトランジスタのソースに接続されている。前記第４のｐＭＯＳトランジスタのドレインは、前記第３のｐＭＯＳトランジスタと前記第２のｎＭＯＳトランジスタのゲートと、前記第３のｎＭＯＳトランジスタのソースと、前記第４および前記第５のｎＭＯＳトランジスタのドレインに接続されている。
【図面の簡単な説明】
【０００７】
【図１】図１は、比較例に係るフリップフロップ回路１００Ｘの構成の一例を示す図である。
【図２】図２は、実施例１に係るフリップフロップ回路１００の構成の一例を示す図である。
【図３】図３は、比較例に係るフリップフロップ回路２００Ｘの構成の一例を示す図である。
【図４】図４は、実施例２に係るフリップフロップ回路２００の構成の一例を示す図である。
【図５】図５は、実施例３に係るフリップフロップ回路３００の構成の一例を示す図である。
【図６】図６は、実施例４に係るフリップフロップ回路４００の構成の一例を示す図である。
【図７】図７は、実施例５に係るフリップフロップ回路５００の構成の一例を示す図である。
【発明を実施するための形態】
【０００８】
以下、各実施例について図面に基づいて説明する。
【実施例１】
【０００９】
先ず、比較例に係るフリップフロップ回路１００Ｘの構成の一例について説明する。
【００１０】
図１は、比較例に係るフリップフロップ回路１００Ｘの構成の一例を示す図である。
【００１１】
図１に示すように、フリップフロップ回路１００Ｘは、マスタラッチ回路ＭＲＣと、スレーブラッチ回路ＳＲＣと、データ端子ＴＤと、クロック端子ＴＣＰと、出力端子ＴＱと、テスト端子ＴＴＩと、切替端子ＴＴＥと、データ入力回路ＩＮＤと、クロック入力回路ＩＮＣＰと、テスト入力回路ＩＮＴＩと、切替入力回路ＩＮＴＥと、出力回路ＯＱと、を備える。
【００１２】
マスタラッチ回路ＭＲＣは、第１のｐＭＯＳトランジスタＰＭ１と、第２のｐＭＯＳトランジスタＰＭ２と、第３のｐＭＯＳトランジスタＰＭ３と、第４のｐＭＯＳトランジスタＰＭ４と、第１０のｐＭＯＳトランジスタＰＭ１０と、第１のｎＭＯＳトランジスタＮＭ１と、第２のｎＭＯＳトランジスタＮＭ２と、第８のｎＭＯＳトランジスタＮＭ８と、第９のｎＭＯＳトランジスタＮＭ９と、第１０のｎＭＯＳトランジスタＮＭ１０と、を有する。
【００１３】
これらのＭＯＳトランジスタは、第１のｐＭＯＳトランジスタＰＭ１と、第２のｐＭＯＳトランジスタＰＭ２と、第３のｐＭＯＳトランジスタＰＭ３と、第１のｎＭＯＳトランジスタＮＭ１と、第２のｎＭＯＳトランジスタＮＭ２と、第８のｎＭＯＳトランジスタＮＭ８でマスタラッチ回路ＭＲＣのＡＮＤ−ＯＲ−Ｉｎｖｅｒｔｅｒ（ＡＯＩ）回路と、第４のｐＭＯＳトランジスタＰＭ４と、第１０のｐＭＯＳトランジスタＰＭ１０と、第９のｎＭＯＳトランジスタＮＭ９と、第１０のｎＭＯＳトランジスタＮＭ１０でＮＯＲ回路を構成している。
【００１４】
また、スレーブラッチ回路ＳＲＣは、第５のｐＭＯＳトランジスタＰＭ５と、第６のｐＭＯＳトランジスタＰＭ６と、第７のｐＭＯＳトランジスタＰＭ７と、第８のｐＭＯＳトランジスタＰＭ８と、第９のｐＭＯＳトランジスタＰＭ９と、第３のｎＭＯＳトランジスタＮＭ３と、第４のｎＭＯＳトランジスタＮＭ４と、第５のｎＭＯＳトランジスタＮＭ５と、第６のｎＭＯＳトランジスタＮＭ６と、第７のｎＭＯＳトランジスタＮＭ７と、を有する。  
これらのＭＯＳトランジスタは、第５のｐＭＯＳトランジスタＰＭ５と、第６のｐＭＯＳトランジスタＰＭ６と、第７のｐＭＯＳトランジスタＰＭ７と、第３のｎＭＯＳトランジスタＮＭ３と、第４のｎＭＯＳトランジスタＮＭ４と、第５のｎＭＯＳトランジスタＮＭ５でスレーブラッチ回路ＳＲＣのＯＲ−ＡＮＤ−Ｉｎｖｅｒｔｅｒ（ＯＡＩ）回路と、第８のｐＭＯＳトランジスタＰＭ８と、第９のｐＭＯＳトランジスタＰＭ９と、第６のｎＭＯＳトランジスタＮＭ６と、第７のｎＭＯＳトランジスタＮＭ７でＮＡＮＤ回路を構成している。
【００１５】
クロック入力回路ＩＮＣＰが出力する第２の信号ＣＰＮは、マスタラッチ回路ＭＲＣおよびスレーブラッチ回路ＳＲＣに供給されるようになっている。
【００１６】
ここで、比較例に係るフリップフロップ回路１００Ｘの動作を考慮して、共有化が可能なＭＯＳトランジスタについて検討する。
【００１７】
例えば、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルであり且つマスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣを接続する中間ノードＡの信号が”Ｈｉｇｈ”レベルである場合は、第９のｎＭＯＳトランジスタＮＭ９がオン、第１０のｎＭＯＳトランジスタＮＭ１０がオン、第１０のｐＭＯＳトランジスタＰＭ１０がオフ、第４のｐＭＯＳトランジスタＰＭ４がオフになっている。
【００１８】
このため、第９のｎＭＯＳトランジスタＮＭ９と第１０のｎＭＯＳトランジスタＮＭ１０のドレインは、”Ｌｏｗ”レベルになる。そのとき、第４のｎＭＯＳトランジスタＮＭ４はオン、第５のｎＭＯＳトランジスタＮＭ５はオンになっている。このため、第４のｎＭＯＳトランジスタＮＭ４と第５のｎＭＯＳトランジスタＮＭ５のドレインは”Ｌｏｗ”レベルになる。  
また、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルであり且つ中間ノードＡの信号が”Ｌｏｗ”レベルである場合は、第９のｎＭＯＳトランジスタＮＭ９がオン、第１０のｎＭＯＳトランジスタＮＭ１０がオフ、第１０のｐＭＯＳトランジスタＰＭ１０がオン、第４のｐＭＯＳトランジスタＰＭ４がオフになっている。
【００１９】
このため、第９のｎＭＯＳトランジスタＮＭ９と第１０のｎＭＯＳトランジスタＮＭ１０のドレインは、”Ｌｏｗ”レベルになる。そのとき、第４のｎＭＯＳトランジスタＮＭ４はオフ、第５のｎＭＯＳトランジスタＮＭ５はオンになっている。このため、第４のｎＭＯＳトランジスタＮＭ４と第５のｎＭＯＳトランジスタＮＭ５のドレインは、”Ｌｏｗ”レベルになる。
【００２０】
また、第２の信号ＣＰＮが”Ｌｏｗ”レベルであり且つ中間ノードＡの信号が”Ｈｉｇｈ”レベルである場合は、第９のｎＭＯＳトランジスタＮＭ９がオフ、第１０のｎＭＯＳトランジスタＮＭ１０がオン、第１０のｐＭＯＳトランジスタＰＭ１０がオフ、第４のｐＭＯＳトランジスタＰＭ４がオンになっている。
【００２１】
このため、第９のｎＭＯＳトランジスタＮＭ９と第１０のｎＭＯＳトランジスタＮＭ１０のドレインは、”Ｌｏｗ”レベルになる。
【００２２】
そのとき、第４のｎＭＯＳトランジスタＮＭ４はオン、第５のｎＭＯＳトランジスタＮＭ５はオフになっている。このため、第４のｎＭＯＳトランジスタＮＭ４と第５のｎＭＯＳトランジスタＮＭ５のドレインは、”Ｌｏｗ”レベルになる。
【００２３】
また、第２の信号ＣＰＮが”Ｌｏｗ”レベルであり且つ中間ノードＡの信号が”Ｌｏｗ”レベルの場合は、第９のｎＭＯＳトランジスタＮＭ９と第１０のｎＭＯＳトランジスタＮＭ１０がオフ、第１０のｐＭＯＳトランジスタＰＭ１０と第４のｐＭＯＳトランジスタＰＭ４がオンされる。
【００２４】
このため、第９のｎＭＯＳトランジスタＮＭ９と第１０のｎＭＯＳトランジスタＮＭ１０のドレインは”Ｈｉｇｈ”レベルになる。そのとき、第４のｎＭＯＳトランジスタＮＭ４と第５のｎＭＯＳトランジスタＮＭ５がオフされ、第４のｎＭＯＳトランジスタＮＭ４と第５のｎＭＯＳトランジスタＮＭ５のドレインは不定になる。
【００２５】
しかし、第５のｐＭＯＳトランジスタＰＭ５と第６のｐＭＯＳトランジスタＰＭ６がオンする。このため、第３のｎＭＯＳトランジスタＮＭ３のドレインは、”Ｈｉｇｈ”レベルの状態になる。
【００２６】
したがって、第３のｎＭＯＳトランジスタＮＭ３のオンオフに拘わらず第３のｎＭＯＳトランジスタＮＭ３のソース（第４のｎＭＯＳトランジスタＮＭ４、第５のｎＭＯＳトランジスタＮＭ５のドレイン)が”Ｈｉｇｈ”レベルの状態になっていてもよい。
【００２７】
以上のことから、第２の信号ＣＰＮ／中間ノードＡの信号に拘わらず、第９のｎＭＯＳトランジスタＮＭ９と第１０のｎＭＯＳトランジスタＮＭ１０のドレインと、第４のｎＭＯＳトランジスタＮＭ４と第５のｎＭＯＳトランジスタＮＭ５のドレインは同一状態になる。
【００２８】
このため、第９のｎＭＯＳトランジスタＮＭ９と第５のｎＭＯＳトランジスタＮＭ５を共通化することが可能である。さらに、第４のｎＭＯＳトランジスタＮＭ４と第１０のｎＭＯＳトランジスタＮＭ１０を共有化することが可能である。
【００２９】
次に、第１０のｐＭＯＳトランジスタＰＭ１０と第５のｐＭＯＳトランジスタＰＭ５は、ともに中間ノードＡにゲートが接続され、ともにソースが電源ＶＤＤにされている。さらに、第１０のｐＭＯＳトランジスタＰＭ１０のドレインは、第２の信号ＣＰＮがゲートに入力される第４のｐＭＯＳトランジスタＰＭ４にソースに、接続されている。さらに、第５のｐＭＯＳトランジスタＰＭ５のドレインは、第２の信号ＣＰＮがゲートに入力される第６のｐＭＯＳトランジスタＰＭ６のソースに、接続されている。
【００３０】
そして、中間ノードＡの信号が”Ｌｏｗ”レベルと”Ｈｉｇｈ”レベルのどちらでも第１０のｐＭＯＳトランジスタＰＭ１０と第５のｐＭＯＳトランジスタＰＭ５のドレインは同一信号レベルとなる。
【００３１】
このため、第１０のｐＭＯＳトランジスタＰＭ１０と第５のｐＭＯＳトランジスタＰＭ５とは、共通化が可能となっている。
【００３２】
次に、第８のｎＭＯＳトランジスタＮＭ８と第７のｎＭＯＳトランジスタＮＭ７は、ともにソースが接地ＶＳＳに接続され、ゲートには第２の信号ＣＰＮが入力される。さらに、第８のｎＭＯＳトランジスタＮＭ８のドレインは、第１のｎＭＯＳトランジスタＮＭ１のソースに接続されている。さらに、第７のｎＭＯＳトランジスタＮＭ７のドレインは、第６のｎＭＯＳトランジスタＮＭ６のソースに接続されている。
【００３３】
そして、第２の信号ＣＰＮが”Ｌｏｗ”レベルと”Ｈｉｇｈ”レベルのどちらでも第８のｎＭＯＳトランジスタＮＭ８と第７のｎＭＯＳトランジスタＮＭ７のドレインは、同一信号レベルとなる。
【００３４】
このため、第８のｎＭＯＳトランジスタＮＭ８と第７のｎＭＯＳトランジスタＮＭ７とは、共通化が可能となっている。
【００３５】
以上の関係を考慮して、以下、ＭＯＳトランジスタを共有化したフリップフロップ回路の構成の例について説明する。
【００３６】
ここで、図２は、実施例１に係るフリップフロップ回路１００の構成の一例を示す図である。なお、この図２において、図１と同じ符号は、図１に示す比較例と同様の構成を示す。
【００３７】
図２に示すように、フリップフロップ回路１００は、マスタラッチ回路ＭＲＣと、スレーブラッチ回路ＳＲＣと、データ端子ＴＤと、クロック端子ＴＣＰと、出力端子ＴＱと、テスト端子ＴＴＩと、切替端子ＴＴＥと、データ入力回路ＩＮＤと、クロック入力回路ＩＮＣＰと、テスト入力回路ＩＮＴＩと、切替入力回路ＩＮＴＥと、出力回路ＯＱと、を備える。
【００３８】
データ端子ＴＤは、データ信号Ｄが供給されるようになっている。
【００３９】
データ入力回路ＩＮＤは、データ信号Ｄがデータ端子ＴＤを介して供給され、第１の信号Ｓ１を第１のノードＺ１に出力するようになっている。ここでは、第１の信号Ｓ１は、データ信号Ｄを反転した信号である。
【００４０】
このデータ入力回路ＩＮＤは、例えば、図２に示すように、第１の入力ｐＭＯＳトランジスタＰＸ１と、第１の入力ｎＭＯＳトランジスタＮＸ１と、第３の入力ｐＭＯＳトランジスタＰＸ３と、第３の入力ｎＭＯＳトランジスタＮＸ３と、を有する。
【００４１】
第１の入力ｐＭＯＳトランジスタＰＸ１は、電源ＶＤＤにソースが接続され、第１のノードＺ１に（第３の入力ｐＭＯＳトランジスタＰＸ３を介して）ドレインが接続され、データ端子ＴＤにゲートが接続されている。
【００４２】
第１の入力ｎＭＯＳトランジスタＮＸ１は、第１のノードＺ１に（第３の入力ｎＭＯＳトランジスタＮＸ３を介して）ドレインが接続され、接地ＶＳＳにソースが接続され、データ端子ＴＤにゲートが接続されている。
【００４３】
第３の入力ｐＭＯＳトランジスタＰＸ３は、第１の入力ｐＭＯＳトランジスタＰＸ１のドレインと第１のノードＺ１との間に接続され、切替端子ＴＴＥにゲートが接続されている。
【００４４】
第３の入力ｎＭＯＳトランジスタＮＸ３は、第１のノードＺ１と第１の入力ｎＭＯＳトランジスタＮＸ１のドレインとの間に接続され、第４のノードＺ４にゲートが接続されている。
【００４５】
また、クロック端子ＴＣＰは、クロック信号ＣＰが供給されるようになっている。
【００４６】
クロック入力回路ＩＮＣＰは、クロック信号ＣＰがクロック端子ＴＣＰを介して供給され、第２の信号ＣＰＮを第２のノードＺ２に出力するようになっている。ここでは、第２の信号ＣＰＮは、クロック信号ＣＰを反転した信号である。なお、第２の信号ＣＰＮは、クロック信号ＣＰであるようにしてもよい。
【００４７】
このクロック入力回路ＩＮＣＰは、例えば、図２に示すように、第２の入力ｐＭＯＳトランジスタＰＸ２と、第２の入力ｎＭＯＳトランジスタＮＸ２と、を有する。
【００４８】
第２の入力ｐＭＯＳトランジスタＰＸ２は、電源ＶＤＤにソースが接続され、第２のノードＺ２にドレインが接続され、クロック端子ＴＣＰにゲートが接続されている。
【００４９】
第２の入力ｎＭＯＳトランジスタＮＸ２は、第２のノードＺ２にドレインが接続され、接地ＶＳＳにソースが接続され、クロック端子ＴＣＰにゲートが接続されている。
【００５０】
また、テスト端子ＴＴＩは、スキャンテストデータ信号ＴＩが供給されるようになっている。
【００５１】
テスト入力回路ＩＮＴＩは、スキャンテストデータ信号ＴＩがテスト端子ＴＴＩを介して供給され、スキャンテストデータ信号ＴＩに基づいた第４の信号Ｓ４を第１のノードＺ１に出力するようになっている。
【００５２】
このテスト入力回路ＩＮＴＩは、例えば、図２に示すように、第４の入力ｐＭＯＳトランジスタＰＸ４と、第５の入力ｐＭＯＳトランジスタＰＸ５と、第４の入力ｎＭＯＳトランジスタＮＸ４と、第５の入力ｎＭＯＳトランジスタＮＸ５と、を有する。
【００５３】
第４の入力ｐＭＯＳトランジスタＰＸ４は、電源ＶＤＤにソースが接続され、第１のノードＺ１に（第５の入力ｐＭＯＳトランジスタＰＸ５を介して）ドレインが接続され、テスト端子ＴＴＩにゲートが接続されている。  
第４の入力ｎＭＯＳトランジスタＮＸ４は、第１のノードＺ１に（第５の入力ｎＭＯＳトランジスタＮＸ５を介して）ドレインが接続され、接地ＶＳＳにソースが接続され、テスト端子ＴＴＩにゲートが接続されている。  
第５の入力ｐＭＯＳトランジスタＰＸ５は、第４の入力ｐＭＯＳトランジスタＰＸ４のドレインと第１のノードＺ１との間に接続され、第４のノードＺ４にゲートが接続されている。
【００５４】
第５の入力ｎＭＯＳトランジスタＮＸ５は、第１のノードＺ１と第４の入力ｎＭＯＳトランジスタＮＸ４のドレインとの間に接続され、切替端子ＴＴＥにゲートが接続されている。
【００５５】
また、切替端子ＴＴＥは、データ信号Ｄとスキャンテストデータ信号ＴＩの切替信号ＴＥが供給されるようになっている。
【００５６】
切替入力回路ＩＮＴＥは、切替信号ＴＥが切替端子ＴＴＥを介して供給され、切替信号ＴＥに基づいた第５の信号ＮＴＥを第４のノードＺ４に出力するようになっている。
【００５７】
この切替入力回路ＩＮＴＥは、例えば、図１に示すように、第６の入力ｐＭＯＳトランジスタＰＸ６と、第６の入力ｎＭＯＳトランジスタＮＸ６と、を有する。
【００５８】
第６の入力ｐＭＯＳトランジスタＰＸ６は、電源ＶＤＤにソースが接続され、第４のノードＺ４にドレインが接続され、切替端子ＴＴＥにゲートが接続されている。
【００５９】
第６の入力ｎＭＯＳトランジスタＮＸ６は、第４のノードＺ４にドレインが接続され、接地ＶＳＳにソースが接続され、切替端子ＴＴＥにゲートが接続されている。
【００６０】
上記構成により、フリップフロップ回路１００において、切替信号ＴＥと第５の信号ＮＴＥとに応じて、データ入力回路ＩＮＤが出力する第１の信号Ｓ１、又は、テスト入力回路ＩＮＴＩが出力する第４の信号Ｓ４の何れか一方のみが、第１のノードＺ１に供給される。
【００６１】
また、出力端子ＴＱは、出力信号Ｑを出力するようになっている。
【００６２】
出力回路ＯＱは、第３の信号Ｓ３が第３のノードＺ３を介して供給され、出力信号Ｑを出力端子ＴＱに出力するようになっている。ここでは、出力信号Ｑは、第３の信号Ｓ３を反転した信号である。なお、第３の信号Ｓ３は、出力信号Ｑであるようにしてもよい。
【００６３】
この出力回路ＯＱは、例えば、図２に示すように、出力ｐＭＯＳトランジスタＰＹと、出力ｎＭＯＳトランジスタＮＹと、有する。
【００６４】
出力ｐＭＯＳトランジスタＰＹは、電源ＶＤＤにソースが接続され、第３のノードＺ３にゲートが接続され、出力端子ＴＱにドレインが接続されている。
【００６５】
出力ｎＭＯＳトランジスタＮＹは、第３のノードＺ３にゲートが接続され、接地ＶＳＳにソースが接続され、出力端子ＴＱにドレインが接続されている。
【００６６】
すなわち、フリップフロップ回路１００は、第３のノードＺ３の第３の信号Ｓ３に基づいて出力信号Ｑを出力するようになっている。
【００６７】
ここで、マスタラッチ回路ＭＲＣは、第１のｐＭＯＳトランジスタＰＭ１と、第２のｐＭＯＳトランジスタＰＭ２と、第３のｐＭＯＳトランジスタＰＭ３と、第４のｐＭＯＳトランジスタＰＭ４と、第１のｎＭＯＳトランジスタＮＭ１と、第２のｎＭＯＳトランジスタＮＭ２と、を有する。
【００６８】
また、スレーブラッチ回路ＳＲＣは、第５のｐＭＯＳトランジスタＰＭ５と、第６のｐＭＯＳトランジスタＰＭ６と、第７のｐＭＯＳトランジスタＰＭ７と、第８のｐＭＯＳトランジスタＰＭ８と、第９のｐＭＯＳトランジスタＰＭ９と、第３のｎＭＯＳトランジスタＮＭ３と、第４のｎＭＯＳトランジスタＮＭ４と、第５のｎＭＯＳトランジスタＮＭ５と、第６のｎＭＯＳトランジスタＮＭ６と、第７のｎＭＯＳトランジスタＮＭ７と、を有する。
【００６９】
なお、既述のように、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣとの間で、第５のｐＭＯＳトランジスタＰＭ５、第４のｎＭＯＳトランジスタＮＭ４、第５のｎＭＯＳトランジスタＮＭ５、および、第７のｎＭＯＳトランジスタＮＭ７は、共有されている。
【００７０】
図２に示すように、第１のｐＭＯＳトランジスタＰＭ１は、電源ＶＤＤにソースが接続され、データ信号Ｄに基づいた第１の信号Ｓ１か、スキャンテストデータ信号ＴＩに基づいた信号Ｓ４のどちらかが供給される第１のノードＺ１にゲートが接続されている。
【００７１】
第２のｐＭＯＳトランジスタＰＭ２は、電源ＶＤＤにソースが接続され、クロック信号ＣＰに基づいた第２の信号ＣＰＮが供給される第２のノードＺ２にゲートが接続されている。  
第３のｐＭＯＳトランジスタＰＭ３は、第１および第２のｐＭＯＳトランジスタＰＭ１、ＰＭ２のドレインにソースが接続され、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣを接続する中間ノードＡにドレインが接続されている。
【００７２】
第１のｎＭＯＳトランジスタＮＭ１は、中間ノードＡと、第３のｐＭＯＳトランジスタＰＭ３のドレインにドレインが接続され、第１のノードＺ１がゲートに接続されている。
【００７３】
第２のｎＭＯＳトランジスタＮＭ２は、中間ノードＡと、第３のｐＭＯＳトランジスタＰＭ３のドレインと第１のｎＭＯＳトランジスタＮＭ１のドレインにドレインが接続され、接地ＶＳＳにソースが接続され、第３のｐＭＯＳトランジスタＰＭ３のゲートにゲートが接続されている。
【００７４】
第４のｐＭＯＳトランジスタＰＭ４は、第３のｐＭＯＳトランジスタＰＭ３と第２のｎＭＯＳトランジスタＮＭ２のゲートにドレインが接続され、第２のノードＺ２にゲートが接続されている。
【００７５】
第５のｐＭＯＳトランジスタＰＭ５は、電源ＶＤＤにソースが接続され、中間ノードＡにゲートが接続されている。
【００７６】
第６のｐＭＯＳトランジスタＰＭ６は、第５のｐＭＯＳトランジスタＰＭ５のドレインにソースが接続され、第３のノードＺ３にドレインが接続され、第２のノードＺ２にゲートが接続されている。
【００７７】
第７のｐＭＯＳトランジスタＰＭ７は、電源ＶＤＤにソースが接続され、第３のノードＺ３と第６のｐＭＯＳトランジスタＰＭ６のドレインにドレインが接続されている。
【００７８】
第３のｎＭＯＳトランジスタＮＭ３は、第３のノードＺ３と第６のｐＭＯＳトランジスタＰＭ６と第７のｐＭＯＳトランジスタＰＭ７のドレインにドレインが接続され、第７のｐＭＯＳトランジスタＰＭ７のゲートにゲートが接続されている。
【００７９】
第４のｎＭＯＳトランジスタＮＭ４は、第３のｎＭＯＳトランジスタＮＭ３のソースにドレインが接続され、接地ＶＳＳにソースが接続され、中間ノードＡにゲートが接続されている。
【００８０】
第５のｎＭＯＳトランジスタＮＭ５は、第３のｎＭＯＳトランジスタＮＭ３のソースと第４のｎＭＯＳトランジスタＮＭ４のドレインにドレインが接続され、接地ＶＳＳにソースが接続され、第２のノードＺ２にゲートが接続されている。
【００８１】
第８のｐＭＯＳトランジスタＰＭ８は、電源ＶＤＤにソースが接続され、第７のｐＭＯＳトランジスタＰＭ７と第３のｎＭＯＳトランジスタＮＭ３のゲートにドレインが接続され、第２のノードＺ２にゲートが接続されている。
【００８２】
第９のｐＭＯＳトランジスタＰＭ９は、電源ＶＤＤにソースが接続され、第７のｐＭＯＳトランジスタＰＭ７と第３のｎＭＯＳトランジスタＮＭ３のゲートと、第８のｐＭＯＳトランジスタＰＭ８のドレインにドレインが接続され、第３のノードＺ３にゲートが接続されている。
【００８３】
第６のｎＭＯＳトランジスタＮＭ６は、第７のｐＭＯＳトランジスタＰＭ７と第３のｎＭＯＳトランジスタＮＭ３のゲートと、第８のｐＭＯＳトランジスタＰＭ８と第９のｐＭＯＳトランジスタＰＭ９のドレインにドレインが接続され、第３のノードＺ３にゲートが接続されている。
【００８４】
第７のｎＭＯＳトランジスタＮＭ７は、第６のｎＭＯＳトランジスタＮＭ６のソースにドレインが接続され、接地ＶＳＳにソースが接続され、第２のノードＺ２にゲートが接続されている。
【００８５】
ここで、実施例１に係るフリップフロップ回路１００は、比較例に係るフリップフロップ回路１００Ｘと比較して、以下の点で接続関係が異なる。
【００８６】
第１のｎＭＯＳトランジスタＮＭ１のソースは、第６のｎＭＯＳトランジスタＮＭ６のソースと第７のｎＭＯＳトランジスタＮＭ７のドレインに接続されている（図２の点線）。  
また、第４のｐＭＯＳトランジスタＰＭ４のソースは、第５のｐＭＯＳトランジスタＰＭ５のドレインと第６のｐＭＯＳトランジスタＰＭ６のソースに接続されている（図２の点線）。  
また、第４のｐＭＯＳトランジスタＰＭ４のドレインは、第３のｎＭＯＳトランジスタＮＭ３のソースと、第４のｎＭＯＳトランジスタＮＭ４と第５のｎＭＯＳトランジスタＮＭ５のドレインに接続されている（図２の点線）。  
このように、実施例１に係るフリップフロップ回路１００は、比較例に係るフリップフロップ回路１００Ｘと比較して、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣとの間で、ＭＯＳトランジスタが共有化されている。
【００８７】
すなわち、図２に示す実施例１に係るフリップフロップ回路１００は、図１に示す比較例に係るフリップフロップ回路１００Ｘと比較して、ＭＯＳトランジスタを３４個から３０個まで削減できる。すなわち、実施例１によれば、フリップフロップ回路のセルサイズの縮小をすることができる。
【００８８】
実施例１では、ＭＯＳトランジスタの共有化を４つのＭＯＳトランジスタに対して行っているが、少なくとも１つ以上のＭＯＳトランジスタに対して共有化を行っても、セルサイズの縮小を行うことが出来る。
【００８９】
すなわち、第８のｎＭＯＳトランジスタＮＭ８と第７のｎＭＯＳトランジスタＮＭ７、第９のｎＭＯＳトランジスタＮＭ９と第５のｎＭＯＳトランジスタＮＭ５、第１０のｎＭＯＳトランジスタＮＭ１０と第４のｎＭＯＳトランジタＮＭ４、又は、第１０のｐＭＯＳトランジスタＰＭ１０と第５のｐＭＯＳトランジスタＰＭ５で示される各組み合わせのうち、少なくとも１つの組み合わせにおけるトランジスタは共通する１つのトランジスタとして構成されていればよい。
【００９０】
特に、実施例１において、マスタラッチ回路とスレーブラッチ回路を接続している中間ノードＡで、ゲート入力され負荷となるＭＯＳトランジスタは、第５のｐＭＯＳトランジスタＰＭ５と第４のｎＭＯＳトランジスタＮＭ４の２個である。この実施例１は、比較例の場合の第５のｐＭＯＳトランジスタＰＭ５と第４のｎＭＯＳトランジスタＮＭ４と第１０のｐＭＯＳトランジスタＰＭ１０と第１０のｎＭＯＳトランジスタＮＭ１０の４個と比較して、この負荷となるＭＯＳトランジスタが削減される。
【００９１】
これにより、クロック信号ＣＰに応じて、マスタラッチ回路ＭＲＣに保持されている信号が中間ノードＡ・スレーブラッチ回路ＳＲＣ・出力回路を通して出力信号Ｑを出力するスピードを高速化することができる。
【００９２】
以上のように、本実施例１に係るフリップフロップ回路によれば、セルサイズの縮小を図りつつ、フリップフロップ回路を高速化することができる。
【実施例２】
【００９３】
図３は、比較例に係るフリップフロップ回路２００Ｘの構成の一例を示す図である。
【００９４】
図３に示すように、フリップフロップ回路２００Ｘは、マスタラッチ回路ＭＲＣと、スレーブラッチ回路ＳＲＣと、データ端子ＴＤと、クロック端子ＴＣＰと、出力端子ＴＱと、データ入力回路ＩＮＤと、クロック入力回路ＩＮＣＰと、出力回路ＯＱと、を備える。
【００９５】
すなわち、図３に示す比較例に係るフリップフロップ回路２００Ｘは、図１に示すフリップフロップ回路１００Ｘと比較して、テスト端子ＴＴＩと、切替端子ＴＴＥと、テスト入力回路ＩＮＴＩと、切替入力回路ＩＮＴＥと、が省略されている。
【００９６】
このフリップフロップ回路２００Ｘのその他の構成は、図１に示すフリップフロップ回路１００Ｘと同様である。
【００９７】
ここで、以上のような構成を有するフリップフロップ回路２００Ｘの動作の例について説明する。
【００９８】
例えば、データ信号Ｄが”Ｌｏｗ”レベルであり、クロック信号ＣＰが”Ｌｏｗ”レベルのときは、第２の入力ｐＭＯＳトランジスタＰＸ２がオンし、第２の入力ｎＭＯＳトランジスタＮＸ２がオフする。これにより、第２の信号ＣＰＮは”Ｈｉｇｈ”レベルとなる。
【００９９】
このとき、第１の入力ＰＭＯＳトランジスタＰＸ１がオンし、第１の入力ＮＭＯＳトランジスタＮＸ１がオフする。このため、マスタラッチ回路ＭＲＣの第１のｐＭＯＳトランジスタＰＭ１と第１のｎＭＯＳトランジスタＮＭ１の入力は”Ｈｉｇｈ”レベルとなる。
【０１００】
そして、マスタラッチ回路ＭＲＣにおいて、第１のｐＭＯＳトランジスタＰＭ１はオフし、第１のｎＭＯＳトランジスタＮＭ１はオンし、第２のｐＭＯＳトランジスタＰＭ２はオフし、第８のｎＭＯＳトランジスタＮＭ８はオンし、第４のｐＭＯＳトランジスタＰＭ４はオフし、第９のｎＭＯＳトランジスタＮＭ９はオンする。
【０１０１】
そして、第９のｎＭＯＳトランジスタＮＭ９がオンしているため、第９のｎＭＯＳトランジスタＮＭ９のドレインは“Ｌｏｗ”が出力され、第３のｐＭＯＳトランジスタＰＭ３はオンし、第２のｎＭＯＳトランジスタＮＭ２はオフし、第１のｎＭＯＳトランジスタＮＭ１と第８のｎＭＯＳトランジスタＮＭ８がオンする。これにより、中間ノードＡは”Ｌｏｗ”レベルが出力されているため、第１０のｐＭＯＳトランジスタＰＭ１０はオン、第１０のｎＭＯＳトランジスタＮＭ１０はオフする。
【０１０２】
そして、スレーブラッチ回路ＳＲＣにおいて、中間ノードＡが”Ｌｏｗ”レベルのため、第５のｐＭＯＳトランジスタＰＭ５はオンし、第４のｎＭＯＳトランジスタＮＭ４はオフし、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルのため第６のｐＭＯＳトランジスタＰＭ６はオフし、第５のｎＭＯＳトランジスタＮＭ５はオンし、第８のｐＭＯＳトランジスタＰＭ８はオフし、第７のｎＭＯＳトランジスタＮＭ７はオンする。
【０１０３】
ここで、スレーブラッチ回路ＳＲＣの第５のｐＭＯＳトランジスタＰＭ５と、第６のｐＭＯＳトランジスタＰＭ６と、第７のｐＭＯＳトランジスタＰＭ７と、第３のｎＭＯＳトランジスタＮＭ３と、第４のｎＭＯＳトランジスタＮＭ４と、第５のｎＭＯＳトランジスタＮＭ５で構成されたＯＡＩ回路、第８のｐＭＯＳトランジスタＰＭ８と、第９のｐＭＯＳトランジスタＰＭ９と、第６のｎＭＯＳトランジスタＮＭ６と、第７のｎＭＯＳトランジスタＮＭ７で構成されたＮＡＮＤ回路ともに出力が確定していない。このため、第７のｐＭＯＳトランジスタＰＭ７、第３のｎＭＯＳトランジスタＮＭ３、第９のｐＭＯＳトランジスタＰＭ９、第６のｎＭＯＳトランジスタＮＭ６は、オンかオフは不定となる。
【０１０４】
これにより、スレーブラッチ回路ＳＲＣの出力（すなわち、第３のノードＺ３の信号）が不定となる。このため、出力回路ＯＱ（出力ｐＭＯＳトランジスタＰＹ，出力ｎＭＯＳトランジスタＮＹ）の出力信号Ｑも不定となる。
【０１０５】
次に、クロック信号ＣＰが”Ｌｏｗ”すなわち第２の信号ＣＰＮは”Ｈｉｇｈ”レベルが維持されたまま、データ信号Ｄを”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルに変化させる。これにより、第１の入力ｐＭＯＳトランジスタＰＸ１はオフし、第１の入力ｎＭＯＳトランジスタＮＸ１はオンする。このため、マスタラッチ回路ＭＲＣの第１のｐＭＯＳトランジスタＰＭ１と第１のｎＭＯＳトランジスタＮＭ１のゲートは、”Ｌｏｗ”レベルとなる。
【０１０６】
これにより、マスタラッチ回路ＭＲＣにおいて、第１のｐＭＯＳトランジスタＰＭ１はオンし、第１のｎＭＯＳトランジスタＮＭ１はオフする。さらに、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルのため、第２のｐＭＯＳトランジスタＰＭ２はオフし、第８のｎＭＯＳトランジスタＮＭ８はオンし、第４のｐＭＯＳトランジスタＰＭ４はオフし、第９のｎＭＯＳトランジスタＮＭ９はオンする。
【０１０７】
そして、第９のｎＭＯＳトランジスタＮＭ９がオンしているため、第９のｎＭＯＳトランジスタＮＭ９のドレインは”Ｌｏｗ”レベルとなり、第３のｐＭＯＳトランジスタＰＭ３はオンし、第２のｎＭＯＳトランジスタＮＭ２はオフする。
【０１０８】
そして、第１のｐＭＯＳトランジスタＰＭ１と第３のｐＭＯＳトランジスタＰＭ３がオンしているため、中間ノードＡは”Ｈｉｇｈ”レベルが出力されている。このため、第１０のｐＭＯＳトランジスタＰＭ１０がオフし、第１０のｎＭＯＳトランジスタＮＭ１０はオンする。
【０１０９】
そして、スレーブラッチ回路ＳＲＣにおいて、中間ノードＡが”Ｈｉｇｈ”レベルのため、第５のｐＭＯＳトランジスタＰＭ５はオフし、第４のｎＭＯＳトランジスタＮＭ４はオンする。さらに、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルのため第６のｐＭＯＳトランジスタＰＭ６はオフし、第５のｎＭＯＳトランジスタＮＭ５はオンし、第８のｐＭＯＳトランジスタＰＭ８はオフし、第７のｎＭＯＳトランジスタＮＭ７はオンする。
【０１１０】
第７のｐＭＯＳトランジスタＰＭ７、第３のｎＭＯＳトランジスタＮＭ３、第９のｐＭＯＳトランジスタＰＭ９、第６のｎＭＯＳトランジスタＮＭ６は、オンかオフは不定となる。
【０１１１】
そして、スレーブラッチ回路ＳＲＣの出力が不定のため、出力回路ＯＱ（出力ｐＭＯＳトランジスタＰＹ、出力ｎＭＯＳトランジスタＮＹ）の出力信号Ｑも不定となる。
【０１１２】
次に、データ信号Ｄを”Ｈｉｇｈ”レベルに維持したまま、クロック信号ＣＰを”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルに変化させる。これにより、第２の信号ＣＰＮは”Ｌｏｗ”レベルになり、第１の入力ＰＭＯＳトランジスタＰＸ１はオフし、第１の入力ＮＭＯＳトランジスタＮＸ１はオンしている。このため、第１のｐＭＯＳトランジスタＰＭ１と第１のｎＭＯＳトランジスタＮＭ１のゲートは、”Ｌｏｗ”レベルとなる。
【０１１３】
そして、マスタラッチ回路ＭＲＣにおいて、第１のｐＭＯＳトランジスタＰＭ１はオンし、第１のｎＭＯＳトランジスタＮＭ１はオフする。そして、第２の信号ＣＰＮが”Ｌｏｗ”レベルのため、第２のｐＭＯＳトランジスタＰＭ２はオンし、第８のｎＭＯＳトランジスタＮＭ８はオフし、第４のｐＭＯＳトランジスタＰＭ４はオンし、第９のｎＭＯＳトランジスタＮＭ９はオフする。
【０１１４】
さらに、クロック信号ＣＰが”Ｌｏｗ”レベルの前状態のときに中間ノードＡが”Ｈｉｇｈ”レベルだった。このため、クロック信号ＣＰを”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルに変化させた後でも、第１０のｐＭＯＳトランジスタＰＭ１０がオフし、第１０のｎＭＯＳトランジスタＮＭ１０がオンする。これにより、第１０のｎＭＯＳトランジスタＮＭ１０のドレインが”Ｌｏｗ”レベルとなり、第３のｐＭＯＳトランジスタＰＭ３はオンし、第２のｎＭＯＳトランジスタＮＭ２はオフする。
【０１１５】
これにより、マスタラッチ回路ＭＲＣの出力（中間ノードＡ）は、”Ｈｉｇｈ”レベルが保持される。
【０１１６】
スレーブラッチ回路ＳＲＣは、中間ノードＡが”Ｈｉｇｈ”レベルのため、第５のｐＭＯＳトランジスタＰＭ５はオフし、第４のｎＭＯＳトランジスタＮＭ４はオンする。そして、第２の信号ＣＰＮが”Ｌｏｗ”レベルのため、第６のｐＭＯＳトランジスタＰＭ６はオンし、第５のｎＭＯＳトランジスタＮＭ５はオフし、第８のｐＭＯＳトランジスタＰＭ８はオンし、第７のｎＭＯＳトランジスタＮＭ７はオフする。
【０１１７】
第８のｐＭＯＳトランジスタＰＭ８がオンしているので、第８のｐＭＯＳトランジスタＰＭ８のドレインは”Ｈｉｇｈ”レベルになり、第７のｐＭＯＳトランジスタＰＭ７がオフし、第３のｎＭＯＳトランジスタＮＭ３がオンする。そして、第３のｎＭＯＳトランジスタＮＭ３と第４のｎＭＯＳトランジスタＮＭ４がオンしているため、第３のｎＭＯＳトランジスタＮＭ３のドレインは”Ｌｏｗ”レベルになり、第９のｐＭＯＳトランジスタＰＭ９がオンし、第６のｎＭＯＳトランジスタＮＭ６がオフする。
【０１１８】
スレーブラッチ回路ＳＲＣの出力（すなわち、第３のノードＺ３の信号）が”Ｌｏｗ”レベルになるため、出力回路ＯＱ（出力ｐＭＯＳトランジスタＰＹ，出力ｎＭＯＳトランジスタＮＹ）の出力信号Ｑも”Ｈｉｇｈ”レベルとなる。
【０１１９】
次に、データ信号Ｄを”Ｈｉｇｈ”レベルのまま、クロック信号ＣＰを”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルに変化させる。これにより、第２の信号ＣＰＮは”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルになる。これにより、第１の入力ＰＭＯＳトランジスタＰＸ１はオフし、第１の入力ＮＭＯＳトランジスタＮＸ１はオンのままである。
【０１２０】
このため、マスタラッチ回路ＭＲＣにおいて、第１のｐＭＯＳトランジスタＰＭ１と第１のｎＭＯＳトランジスタＮＭ１のゲートは、”Ｌｏｗ”レベルとなる。
【０１２１】
マスタラッチ回路ＭＲＣにおいて、第１のｐＭＯＳトランジスタＰＭ１はオンし、第１のｎＭＯＳトランジスタＮＭ１はオフする。そして、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルのため、第２のｐＭＯＳトランジスタＰＭ２はオフし、第８のｎＭＯＳトランジスタＮＭ８はオンし、第４のｐＭＯＳトランジスタＰＭ４はオフし、第９のｎＭＯＳトランジスタＮＭ９はオンする。
【０１２２】
そして、第９のｎＭＯＳトランジスタＮＭ９がオンしているため、第９のｎＭＯＳトランジスタＮＭ９のドレインは”Ｌｏｗ”レベルとなり、第３のｐＭＯＳトランジスタＰＭ３はオンし、第２のｎＭＯＳトランジスタＮＭ２はオフする。そして、第１のｐＭＯＳトランジスタＰＭ１と第３のｐＭＯＳトランジスタＰＭ３がオンしているため、中間ノードＡは”Ｈｉｇｈ”レベルが出力されている。このため、第１０のｐＭＯＳトランジスタＰＭ１０がオフし、第１０のｎＭＯＳトランジスタＮＭ１０はオンする。
【０１２３】
そして、スレーブラッチ回路ＳＲＣは、中間ノードＡが”Ｈｉｇｈ”レベルのため、第５のｐＭＯＳトランジスタＰＭ５はオフし、第４のｎＭＯＳトランジスタＮＭ４はオンする。第２の信号ＣＰＮが”Ｈｉｇｈ”レベルのため、第６のｐＭＯＳトランジスタＰＭ６はオフし、第５のｎＭＯＳトランジスタＮＭ５はオンし、第８のｐＭＯＳトランジスタＰＭ８はオフし、第７のｎＭＯＳトランジスタＮＭ７はオンする。
【０１２４】
第３のノードＺ３が前状態で”Ｌｏｗ”レベルだったため、第９のｐＭＯＳトランジスタＰＭ９がオンし、第６のｎＭＯＳトランジスタＮＭ６がオフする。このため、第９のｐＭＯＳトランジスタＰＭ９のドレインは”Ｈｉｇｈ”レベルのため、第７のｐＭＯＳトランジスタＰＭ７はオフし、第３のｎＭＯＳトランジスタＮＭ３はオンする。そして、第３のノードＺ３は”Ｌｏｗ”レベルを保持する。
【０１２５】
そして、スレーブラッチ回路ＳＲＣの出力（すなわち、第３のノードＺ３の信号）が”Ｌｏｗ”レベルのため、出力回路ＯＱ（出力ｐＭＯＳトランジスタＰＹ，出力ｎＭＯＳトランジスタＮＹ）の出力信号Ｑも”Ｈｉｇｈ”レベルとなる。
【０１２６】
次に、クロック信号ＣＰを”Ｌｏｗ”レベルのまま、データ信号Ｄを”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルに変化させる。これにより、第２の信号ＣＰＮは”Ｈｉｇｈ”レベルが維持され、第１の入力ｐＭＯＳトランジスタＰＸ１はオンし、第１の入力ＮＭＯＳトランジスタＮＸ１はオフする。
【０１２７】
マスタラッチ回路ＭＲＣにおいて、第１のｐＭＯＳトランジスタＰＭ１と第１のｎＭＯＳトランジスタＮＭ１のゲートは”Ｈｉｇｈ”レベルとなるため、第１のｐＭＯＳトランジスタＰＭ１がオフし、第１のｎＭＯＳトランジスタＮＭ１はオンする。そして、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルのため、第２のｐＭＯＳトランジスタＰＭ２はオフし、第８のｎＭＯＳトランジスタＮＭ８はオンし、第４のｐＭＯＳトランジスタＰＭ４はオフし、第９のｎＭＯＳトランジスタＮＭ９はオンする。
【０１２８】
そして、第９のｎＭＯＳトランジスタＮＭ９がオンしているため、第９のｎＭＯＳトランジスタＮＭ９のドレインは”Ｌｏｗ”レベルとなり、第３のｐＭＯＳトランジスタＰＭ３はオンし、第２のｎＭＯＳトランジスタＮＭ２はオフする。さらに、第１のｎＭＯＳトランジスタＮＭ１と第８のｎＭＯＳトランジスタＮＭ８がオンしているため、中間ノードＡは、”Ｌｏｗ”レベルが出力されている。このため、第１０のｐＭＯＳトランジスタＰＭ１０がオンし、第１０のｎＭＯＳトランジスタＮＭ１０がオフする。
【０１２９】
そして、スレーブラッチ回路ＳＲＣにおいて、中間ノードＡが”Ｌｏｗ”レベルのため、第５のｐＭＯＳトランジスタＰＭ５はオンし、第４のｎＭＯＳトランジスタＮＭ４はオフする。そして、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルのため、第６のｐＭＯＳトランジスタＰＭ６はオフし、第５のｎＭＯＳトランジスタＮＭ５はオンし、第８のｐＭＯＳトランジスタＰＭ８はオフし、第７のｎＭＯＳトランジスタＮＭ７はオンする。さらに、第３のノードＺ３が前状態で”Ｌｏｗ”レベルだったため、第９のｐＭＯＳトランジスタＰＭ９がオンし、第６のｎＭＯＳトランジスタＮＭ６がオフする。このため、第９のｐＭＯＳトランジスタＰＭ９のドレインは”Ｈｉｇｈ”レベルとなり、第７のｐＭＯＳトランジスタＰＭ７はオフし、第３のｎＭＯＳトランジスタＮＭ３はオンする。これにより、第３のｎＭＯＳトランジスタＮＭ３と第５のｎＭＯＳトランジスタＮＭ５がオンのため、第３のｎＭＯＳトランジスタＮＭ３のドレインは”Ｌｏｗ”レベルとなり、第３のノードＺ３は”Ｌｏｗ”レベルを保持する。
【０１３０】
スレーブラッチ回路ＳＲＣの出力（すなわち、第３のノードＺ３の信号）が”Ｌｏｗ”レベルのため、出力回路ＯＱ（出力ｐＭＯＳトランジスタＰＹ，出力ｎＭＯＳトランジスタＮＹ）出力信号Ｑも”Ｈｉｇｈ”レベルが保持される。
【０１３１】
次に、データ信号Ｄを”Ｌｏｗ”レベルのまま、クロック信号ＣＰを”Ｌｏｗ”レベルから”Ｈｉｇｈ”レベルに変化させる。これにより、第２の信号ＣＰＮは”Ｌｏｗ”レベルになる。そして、第１の入力ＰＭＯＳトランジスタＰＸ１はオンし、第１の入力ＮＭＯＳトランジスタＮＸ１はオフしている。
【０１３２】
このため、第１のｐＭＯＳトランジスタＰＭ１と第１のｎＭＯＳトランジスタＮＭ１のゲートは、”Ｈｉｇｈ”レベルのままである。
【０１３３】
マスタラッチ回路ＭＲＣにおいて、第１のｐＭＯＳトランジスタＰＭ１がオフし、第１のｎＭＯＳトランジスタＮＭ１はオンしている。そして、第２の信号ＣＰＮが”Ｌｏｗ”レベルのため、第２のｐＭＯＳトランジスタＰＭ２はオンし、第８のｎＭＯＳトランジスタＮＭ８はオフし、第４のｐＭＯＳトランジスタＰＭ４はオンし、第９のｎＭＯＳトランジスタＮＭ９はオフする。
【０１３４】
そして、中間ノードＡは前状態で”Ｌｏｗ”レベルだったため、第１０のｐＭＯＳトランジスタＰＭ１０がオンし、第１０のｎＭＯＳトランジスタＮＭ１０がオフしている。これにより、第４のｐＭＯＳトランジスタＰＭ４のドレインが”Ｈｉｇｈ”レベルのため、第３のｐＭＯＳトランジスタＰＭ３がオフし、第２のｎＭＯＳトランジスタＮＭ２がオンする。したがって、中間ノードＡは、”Ｌｏｗ”レベルに保持される。
【０１３５】
そして、スレーブラッチ回路ＳＲＣは、中間ノードＡが”Ｌｏｗ”レベルのため、第５のｐＭＯＳトランジスタＰＭ５はオンし、第４のｎＭＯＳトランジスタＮＭ４はオフする。第２の信号ＣＰＮが”Ｌｏｗ”レベルのため、第６のｐＭＯＳトランジスタＰＭ６はオンし、第５のｎＭＯＳトランジスタＮＭ５はオフし、第８のｐＭＯＳトランジスタＰＭ８はオンし、第７のｎＭＯＳトランジスタＮＭ７はオフする。
【０１３６】
第５のｐＭＯＳトランジスタＰＭ５と第６のｐＭＯＳトランジスタＰＭ６がオンするため、第６のｐＭＯＳトランジスタＰＭ６のドレインは”Ｈｉｇｈ”レベルとなり、第３のノードＺ３は”Ｈｉｇｈ”レベルとなり、第９のｐＭＯＳトランジスタＰＭ９はオフし、第６のｎＭＯＳトランジスタＮＭ６はオンする。第８のｐＭＯＳトランジスタＰＭ８がオンするため、第８のｐＭＯＳトランジスタＰＭ８のドレインが”Ｈｉｇｈ”レベルとなり、第７のｐＭＯＳトランジスタＰＭ７はオフ、第３のｎＭＯＳトランジスタＮＭ３はオンとなる。
【０１３７】
スレーブラッチ回路ＳＲＣの出力（すなわち、第３のノードＺ３の信号）が”Ｈｉｇｈ”レベルのため、出力回路ＯＱ（出力ｐＭＯＳトランジスタＰＹ，出力ｎＭＯＳトランジスタＮＹ）の出力信号Ｑも”Ｌｏｗ”レベルになる。
【０１３８】
次に、データ信号Ｄを”Ｌｏｗ”レベルのまま、クロック信号ＣＰを”Ｈｉｇｈ”レベルから”Ｌｏｗ”レベルに変化させる。これにより、第２の信号ＣＰＮは”Ｈｉｇｈ”レベルになり、第１の入力ＰＭＯＳトランジスタＰＸ１はオンし、第１の入力ＮＭＯＳトランジスタＮＸ１はオフしている。このため、第１のｐＭＯＳトランジスタＰＭ１と第１のｎＭＯＳトランジスタＮＭ１のゲートは、”Ｈｉｇｈ”レベルのままとなる。
【０１３９】
そして、マスタラッチ回路ＭＲＣにおいて、第１のｐＭＯＳトランジスタＰＭ１がオフし、第１のｎＭＯＳトランジスタＮＭ１はオンする。さらに、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルのため、第２のｐＭＯＳトランジスタＰＭ２はオフし、第８のｎＭＯＳトランジスタＮＭ８はオンし、第４のｐＭＯＳトランジスタＰＭ４はオフし、第９のｎＭＯＳトランジスタＮＭ９はオンする。
【０１４０】
そして、第１のｎＭＯＳトランジスタＮＭ１と第８のｎＭＯＳトランジスタＮＭ８がオンするため、中間ノードＡは”Ｌｏｗ”レベルが出力される。これにより、第１０のｐＭＯＳトランジスタＰＭ１０がオンし、第１０のｎＭＯＳトランジスタＮＭ１０がオフし、第９のｎＭＯＳトランジスタＮＭ９がオンする。このため、第３のｐＭＯＳトランジスタＰＭ３はオン、第２のｎＭＯＳトランジスタＮＭ２はオフとなる。
【０１４１】
そして、スレーブラッチ回路ＳＲＣにおいて、中間ノードＡが”Ｌｏｗ”レベルのため、第５のｐＭＯＳトランジスタＰＭ５はオンし、第４のｎＭＯＳトランジスタＮＭ４はオフする。そして、第２の信号ＣＰＮが”Ｈｉｇｈ”レベルのため、第６のｐＭＯＳトランジスタＰＭ６はオフし、第５のｎＭＯＳトランジスタＮＭ５はオンし、第８のｐＭＯＳトランジスタＰＭ８はオフし、第７のｎＭＯＳトランジスタＮＭ７はオンする。
【０１４２】
そして、第３のノードＺ３は”Ｈｉｇｈ”レベルだったため、第９のｐＭＯＳトランジスタＰＭ９がオフし、第６のｎＭＯＳトランジスタＮＭ６がオンしている。これにより、第７のｐＭＯＳトランジスタＰＭ７がオン、第３のｎＭＯＳトランジスタＮＭ３がオフとなり、第３のノードＺ３は”Ｈｉｇｈ”レベルが保持される。
【０１４３】
そして、スレーブラッチ回路ＳＲＣの出力（すなわち、第３のノードＺ３の信号）が”Ｈｉｇｈ”レベルのため、出力回路ＯＱ（出力ｐＭＯＳトランジスタＰＹ，出力ｎＭＯＳトランジスタＮＹ）の出力信号Ｑは”Ｌｏｗ”レベルに保持される。
【０１４４】
以上のようにして、フリップフロップ回路２００Ｘは、データ信号Ｄおよびクロック信号ＣＰに応じて動作する。すなわち、データ信号が”Ｌｏｗ”レベル、クロック信号が”Ｌｏｗ”レベルの場合は、出力信号が”Ｌｏｗ”レベルとなる。データ信号が”Ｈｉｇｈ”レベル、クロック信号が”Ｌｏｗ”レベルの場合は、出力信号が”Ｈｉｇｈ”レベルとなる。クロック信号が”Ｈｉｇｈ”レベルの場合は、データ信号が”Ｌｏｗ”レベルや”Ｈｉｇｈ”レベルに拘わらず、出力信号は前状態を保持する。
【０１４５】
ここで、図４は、実施例２に係るフリップフロップ回路２００の構成の一例を示す図である。なお、この図４において、図２と同じ符号は、実施例１と同様の構成を示す。
【０１４６】
図４に示すように、フリップフロップ回路２００は、マスタラッチ回路ＭＲＣと、スレーブラッチ回路ＳＲＣと、データ端子ＴＤと、クロック端子ＴＣＰと、出力端子ＴＱと、データ入力回路ＩＮＤと、クロック入力回路ＩＮＣＰと、出力回路ＯＱと、を備える。
【０１４７】
すなわち、図４に示す実施例２に係るフリップフロップ回路２００は、図２に示すフリップフロップ回路１００と比較して、テスト端子ＴＴＩと、切替端子ＴＴＥと、テスト入力回路ＩＮＴＩと、切替入力回路ＩＮＴＥと、が省略されている。
【０１４８】
このフリップフロップ回路２００のその他の構成は、図２に示す実施例１に係るフリップフロップ回路１００と同様である。
【０１４９】
ここで、この実施例２に係るフリップフロップ回路２００は、実施例１と同様に、比較例に係るフリップフロップ回路２００Ｘと比較して、以下の点で接続関係が異なる。
【０１５０】
第１のｎＭＯＳトランジスタＮＭ１のソースは、第６のｎＭＯＳトランジスタＮＭ６のソースと第７のｎＭＯＳトランジスタＰＭ７のドレインに接続されている（図４の点線）。  
また、第４のｐＭＯＳトランジスタＰＭ４のソースは、第５のｐＭＯＳトランジスタＰＭ５のドレインと第６のｐＭＯＳトランジスタＰＭ６のソースに接続されている（図４の点線）。
【０１５１】
また、第４のｐＭＯＳトランジスタＰＭ４のドレインは、第３のｎＭＯＳトランジスタＮＭ３のソースと、第４のｎＭＯＳトランジスタＮＭ４と第５のｎＭＯＳトランジスタＮＭ５のドレインに接続されている（図４の点線）。  
このように、実施例２に係るフリップフロップ回路２００は、比較例に係るフリップフロップ回路２００Ｘと比較して、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣとの間で、ＭＯＳトランジスタが共有化されている。
【０１５２】
すなわち、図４に示す実施例２に係るフリップフロップ回路２００は、図３に示す比較例に係るフリップフロップ回路２００Ｘと比較して、ＭＯＳトランジスタを２６個から２２個まで削減できる。すなわち、実施例２によれば、フリップフロップ回路のセルサイズの縮小をすることができる。
【０１５３】
特に、実施例２において、マスタラッチ回路とスレーブラッチ回路を接続している中間ノードＡで、ゲート入力され負荷となるＭＯＳトランジスタは、第５のｐＭＯＳトランジスタＰＭ５と第４のｎＭＯＳトランジスタＮＭ４の２個である。この実施例２は、実施例１と同様に、比較例の負荷４トランジスタと比較して、この負荷となるＭＯＳトランジスタが削減される。
【０１５４】
これにより、クロック信号ＣＰに応じて、マスタラッチ回路ＭＲＣに保持されている信号が中間ノードＡ・スレーブラッチ回路ＳＲＣ・出力回路を通して出力信号Ｑを出力するスピードを高速化することができる。
【０１５５】
なお、この実施例２に係るフリップフロップ回路２００も、既述の比較例に係るフリップフロップ回路２００Ｘの動作と同様である。
【０１５６】
以上のように、本実施例２に係るフリップフロップ回路によれば、実施例１と同様に、セルサイズの縮小を図りつつ、フリップフロップ回路を高速化することができる。
【実施例３】
【０１５７】
図５は、実施例３に係るフリップフロップ回路３００の構成の一例を示す図である。なお、この図５において、図２と同じ符号は、実施例１と同様の構成を示す。
【０１５８】
図５に示すように、フリップフロップ回路３００は、マスタラッチ回路ＭＲＣと、スレーブラッチ回路ＳＲＣと、データ端子ＴＤと、クロック端子ＴＣＰと、出力端子ＴＱと、テスト端子ＴＴＩと、切替端子ＴＴＥと、テスト入力回路ＩＮＴＩと、切替入力回路ＩＮＴＥと、データ入力回路ＩＮＤと、クロック入力回路ＩＮＣＰと、出力回路ＯＱと、を備える。
【０１５９】
特に、図５に示すように、この実施例３に係るフリップフロップ回路３００（スレーブラッチ回路ＳＲＣ）は、実施例１のフリップフロップ回路１００と比較して、追加ｐＭＯＳトランジスタＰＡと、第１の追加ｎＭＯＳトランジスタＮＡ１と、第２の追加ｎＭＯＳトランジスタＮＡ２と、第３の追加ｎＭＯＳトランジスタＮＡ３と、をさらに備える。
【０１６０】
追加ｐＭＯＳトランジスタＰＡは第５のｐＭＯＳトランジスタＰＭ５と並列に接続される。すなわち、第５のｐＭＯＳトランジスタＰＭ５のソースにソースが接続され、第５のｐＭＯＳトランジスタＰＭ５のドレインにドレインが接続され、第５のｐＭＯＳトランジスタＰＭ５のゲートにゲートが接続されている。
【０１６１】
この追加ｐＭＯＳトランジスタＰＡのサイズは、例えば、第５のｐＭＯＳトランジスタＰＭ５のサイズと同じである。
【０１６２】
また、第１の追加ｎＭＯＳトランジスタＮＡ１は第４のｎＭＯＳトランジスタＮＭ４と並列に接続される。すなわち、第４のｎＭＯＳトランジスタＮＭ４のソースにソースが接続され、第４のｎＭＯＳトランジスタＮＭ４のドレインにドレインが接続され、第４のｎＭＯＳトランジスタＮＭ４のゲートにゲートが接続されている。
【０１６３】
この第１の追加ｎＭＯＳトランジスタＮＡ１のサイズは、例えば、第４のｎＭＯＳトランジスタＮＭ４のサイズと同じである。
【０１６４】
また、第２の追加ｎＭＯＳトランジスタＮＡ２は第５のｎＭＯＳトランジスタＮＭ５と並列に接続される。すなわち、第５のｎＭＯＳトランジスタＮＭ５のソースにソースが接続され、第５のｎＭＯＳトランジスタＮＭ５のドレインにドレインが接続され、第５のｎＭＯＳトランジスタＮＭ５のゲートにゲートが接続されている。
【０１６５】
この第２の追加ｐＭＯＳトランジスタＮＡ２のサイズは、例えば、第５のｎＭＯＳトランジスタＮＭ５のサイズと同じである。
【０１６６】
第３の追加ｐＭＯＳトランジスタＮＡ３は第７のｎＭＯＳトランジスタＮＭ７と並列に接続される。すなわち、第７のｎＭＯＳトランジスタＮＭ７のソースにソースが接続され、第７のｎＭＯＳトランジスタＮＭ７のドレインにドレインが接続され、第７のｎＭＯＳトランジスタＮＭ７のゲートにゲートが接続されている。
【０１６７】
この第３の追加ｐＭＯＳトランジスタＮＡ３のサイズは、例えば、第７のｎＭＯＳトランジスタＮＭ７のサイズと同じである。
【０１６８】
なお、フリップフロップ回路３００は、実施例１のフリップフロップ回路１００と比較して、追加ｐＭＯＳトランジスタＰＡと、第１の追加ｎＭＯＳトランジスタＮＡ１と、第２の追加ｎＭＯＳトランジスタＮＡ２と、第３の追加ｎＭＯＳトランジスタＮＡ３と、の少なくとも何れか１つをさらに備えるようにしてもよい。
【０１６９】
このフリップフロップ回路３００のその他の構成は、図２に示す実施例１に係るフリップフロップ回路１００と同様である。すなわち、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣとの間で、ＭＯＳトランジスタが共有化されている。
【０１７０】
既述の図２に示すフリップフロップ回路１００では、クロック信号ＣＰの変化後、マスタラッチ回路ＭＲＣから中間ノードＡを経由して出力端子ＴＱに信号が伝搬する際に、第１０のｐＭＯＳトランジスタＰＭ１０および第１０のｎＭＯＳトランジスタＮＭ１０は、中間ノードＡに対して負荷となるマスタラッチのフィードバックトランジスタとしてしか機能していなかった。
【０１７１】
一方、図５に示すフリップフロップ回路３００では、スレーブラッチ回路ＳＲＣのトランジスタ駆動力が増加するので、スレーブラッチ回路ＳＲＣから出力端子ＴＱへの遅延時間が短くなる。
【０１７２】
また、図５に示すフリップフロップ回路３００では、ＭＯＳトランジスタの個数は３０個から３４個へと増える。しかし、共通化したＭＯＳトランジスタが２個になっているので、共通化したトランジスタのどちらかが故障したとしても、もう１個のトランジスタが動作するため、セルの歩留まりを向上させることができる。
【０１７３】
以上のように、本実施例３に係るフリップフロップ回路によれば、セルの歩留まりを向上させつつ、フリップフロップ回路の動作を高速化させることが出来る。
【実施例４】
【０１７４】
図６は、実施例４に係るフリップフロップ回路４００の構成の一例を示す図である。なお、この図６において、図２と同じ符号は、実施例１と同様の構成を示す。
【０１７５】
図６に示すように、フリップフロップ回路４００は、マスタラッチ回路ＭＲＣと、スレーブラッチ回路ＳＲＣと、データ端子ＴＤと、クロック端子ＴＣＰと、出力端子ＴＱと、テスト端子ＴＴＩと、切替端子ＴＴＥと、テスト入力回路ＩＮＴＩと、切替入力回路ＩＮＴＥと、データ入力回路ＩＮＤと、クロック入力回路ＩＮＣＰと、出力回路ＯＱと、を備える。
【０１７６】
特に、図６に示すように、この実施例４に係るフリップフロップ回路４００（マスタラッチ回路ＭＲＣ、スレーブラッチ回路ＳＲＣ）は、実施例１のフリップフロップ回路１００と比較して、第１のクリア用ｐＭＯＳトランジスタＰＣ１と、第２のクリア用ｐＭＯＳトランジスタＰＣ２と、第１のクリア用ｎＭＯＳトランジスタＮＣ１と、をさらに備える。
【０１７７】
第１のクリア用ｐＭＯＳトランジスタＰＣ１は、電源ＶＤＤにソースが接続され、第３のｐＭＯＳトランジスタＰＭ３と第２のｎＭＯＳトランジスタＮＭ２のゲートと、第４のｐＭＯＳトランジスタＰＭ４のドレイン、第３のｎＭＯＳトランジスタＮＭ３のソースにドレインが接続され、クリア信号ＣＤがゲートに供給されるようになっている。
【０１７８】
第２のクリア用ｐＭＯＳトランジスタＰＣ２は、電源ＶＤＤにソースが接続され、第３のノードＺ３と第６のｐＭＯＳトランジスタＰＭ６と第７のｐＭＯＳトランジスタＰＭ７と第３のｎＭＯＳトランジスタＮＭ３のドレインにドレインが接続され、クリア信号ＣＤがゲートに供給されるようになっている。
【０１７９】
第１のクリア用ｎＭＯＳトランジスタＮＣ１は、第３のｎＭＯＳトランジスタＮＭ３のソースと、第４のｐＭＯＳトランジスタＰＭ４のドレインと第１のクリア用ｐＭＯＳトランジスタＰＣ１のドレインと、第３のｐＭＯＳトランジスタＰＭ３と第２のｎＭＯＳトランジスタのゲートにドレインが接続され、第４のｎＭＯＳトランジスタＮＭ４と第５のｎＭＯＳトランジスタＮＭ５のドレインとソースが接続され、クリア信号ＣＤがゲートに供給されるようになっている。
【０１８０】
このフリップフロップ回路４００のその他の構成は、図２に示す実施例１に係るフリップフロップ回路１００と同様である。すなわち、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣとの間で、ＭＯＳトランジスタが共有化されている。
【０１８１】
したがって、フリップフロップ回路４００は、実施例１と同様に、比較例である図１のフリップフロップ回路にクリア回路を加えた場合に比べてフリップフロップ回路のセルサイズの縮小をすることができる。
【０１８２】
以上のような構成を有する実施例４に係るフリップフロップ回路４００のクリア信号ＣＤに応じた動作の一例について説明する。
【０１８３】
例えば、クリア信号ＣＤが”Ｈｉｇｈ”レベルの場合は、第１のクリア用ｐＭＯＳトランジスタＰＣ１、および第２のクリア用ｐＭＯＳトランジスタＰＣ２がオフし、第１のクリア用ｎＭＯＳトランジスタＮＣ１がオンとなる。
【０１８４】
この場合、フリップフロップ回路４００は、既述の実施例１のフリップフロップ回路１００と同様のフリップフロップ動作を実行する。
【０１８５】
一方、クリア信号ＣＤが”Ｌｏｗ”レベルの場合は、第１のクリア用ｐＭＯＳトランジスタＰＣ１、および第２のクリア用ｐＭＯＳトランジスタＰＣ２がオンし、第１のクリア用ｎＭＯＳトランジスタＰＣ１がオフする。
【０１８６】
これにより、第１のクリア用ｐＭＯＳトランジスタＰＣ１のドレインは、データ信号Ｄおよびクロック信号ＣＰに拘わらず、”Ｈｉｇｈ”レベルになる。そして、第３のｐＭＯＳトランジスタＰＭ３がオフし、第２のｎＭＯＳトランジスタＮＭ２がオンする。
【０１８７】
したがって、中間ノードＡは、常に、”Ｌｏｗ”レベルとなる。
【０１８８】
さらに、第２のクリア用ｐＭＯＳトランジスタＰＣ２のドレインは、データ信号Ｄおよびクロック信号ＣＰに拘わらず、”Ｈｉｇｈ”レベルになる。そして、第１のクリア用ｎＭＯＳトランジスタＮＣ１はオフする。
【０１８９】
これにより、第３のｎＭＯＳトランジスタＮＭ３，第４のｎＭＯＳトランジスタＮＭ４，および第５のｎＭＯＳトランジスタＮＭ５のゲート入力に拘わらず、第３のｎＭＯＳトランジスタＮＭ３のドレインは、”Ｈｉｇｈ”レベルとなる。
【０１９０】
したがって、第３のノードＺ３は、“Ｈｉｇｈ”レベルとなり、出力信号Ｑは、Ｌｏｗ”レベルになる。
【０１９１】
このように、フリップフロップ回路４００は、クリア信号ＣＤが”Ｌｏｗ”レベルの場合、出力信号Ｑが”Ｌｏｗ”レベルに制御されるようになっている。
【０１９２】
また、既述のように、実施例４に係るフリップフロップ回路４００は、比較例に係るフリップフロップ回路１００Ｘと比較して、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣとの間で、ＭＯＳトランジスタが共有化されている。
【０１９３】
特に、この実施例４は、実施例１と同様に、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣを接続している中間ノードＡで、ゲート入力され負荷となるＭＯＳトランジスタは、第５のｐＭＯＳトランジスタＰＭ５と第４のｎＭＯＳトランジスタＮＭ４の２個である。すなわち、この実施例４は、比較例と比較して、この負荷となるＭＯＳトランジスタが削減される。
【０１９４】
これにより、クロック信号ＣＰに応じて、マスタラッチ回路ＭＲＣに保持されている信号が中間ノードＡ・スレーブラッチ回路ＳＲＣ・出力回路を通して出力信号Ｑを出力するスピードを高速化することができる。
【０１９５】
以上のように、本実施例４に係るフリップフロップ回路によれば、クリア回路を持たせつつ、実施例１と同様に、セルサイズの縮小を図りつつ、フリップフロップ回路を高速化することができる。
【実施例５】
【０１９６】
図７は、実施例５に係るフリップフロップ回路５００の構成の一例を示す図である。なお、この図７において、図２と同じ符号は、実施例１と同様の構成を示す。
【０１９７】
図７に示すように、フリップフロップ回路５００は、マスタラッチ回路ＭＲＣと、スレーブラッチ回路ＳＲＣと、データ端子ＴＤと、クロック端子ＴＣＰと、出力端子ＴＱと、テスト端子ＴＴＩと、切替端子ＴＴＥと、テスト入力回路ＩＮＴＩと、切替入力回路ＩＮＴＥと、データ入力回路ＩＮＤと、クロック入力回路ＩＮＣＰと、出力回路ＯＱと、を備える。
【０１９８】
特に、図７に示すように、この実施例５に係るフリップフロップ回路５００（マスタラッチ回路ＭＲＣ、スレーブラッチ回路ＳＲＣ）は、実施例１のフリップフロップ回路１００と比較して、第１のセット用ｐＭＯＳトランジスタＰＳ１と、第１のセット用ｎＭＯＳトランジスタＮＳ１と、第２のセット用ｐＭＯＳトランジスタＰＳ２と、第２のセット用ｎＭＯＳトランジスタＮＳ２と、をさらに備える。
【０１９９】
第１のセット用ｐＭＯＳトランジスタＰＳ１は、電源ＶＤＤにソースが接続され、中間ノードＡと第３のｐＭＯＳトランジスタＰＭ３のドレインにドレインが接続され、セット信号ＳＤがゲートに供給されるようになっている。
【０２００】
第１のセット用ｎＭＯＳトランジスタＮＳ１は、中間ノードＡと第３のｐＭＯＳトランジスタＰＭ３と第１のセット用ｐＭＯＳトランジスタＰＳ１のドレインにドレインが接続され、第１のｎＭＯＳトランジスタＮＭ１と第２のｎＭＯＳトランジスタＮＭ２のドレインにソースが接続され、セット信号ＳＤがゲートに供給されるようになっている。
【０２０１】
第２のセット用ｐＭＯＳトランジスタＰＳ２は、電源ＶＤＤにソースが接続され、第７のｐＭＯＳトランジスタＰＭ７と第３のｎＭＯＳトランジスタＮＭ３のゲートと、第８のｐＭＯＳトランジスタＰＭ８と第９のｐＭＯＳトランジスタＰＭ９のドレインにドレインが接続され、セット信号ＳＤがゲートに供給されるようになっている。
【０２０２】
第２のセット用ｎＭＯＳトランジスタＮＳ２は、第７のｐＭＯＳトランジスタＰＭ７と第３のｎＭＯＳトランジスタＮＭ３のゲートと、第８のｐＭＯＳトランジスタＰＭ８と第９のｐＭＯＳトランジスタＰＭ９と第２のセット用ｐＭＯＳトランジスタＰＳ２のドレインにドレインが接続され、第６のｎＭＯＳトランジスタＮＭ６のドレインとソースが接続され、セット信号ＳＤがゲートに供給されるようになっている。
【０２０３】
このフリップフロップ回路５００のその他の構成は、図２に示す実施例１に係るフリップフロップ回路１００と同様である。すなわち、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣとの間で、ＭＯＳトランジスタが共有化されている。
【０２０４】
したがって、フリップフロップ回路５００は、実施例１と同様に、比較例である図１のフリップフロップ回路にセット回路を加えた場合に比べてフリップフロップ回路のセルサイズの縮小をすることができる。
【０２０５】
以上のような構成を有する実施例５に係るフリップフロップ回路５００のセット信号ＳＤに応じた動作の一例について説明する。
【０２０６】
例えば、セット信号ＳＤが”Ｈｉｇｈ”レベルの場合は、第１のセット用ｐＭＯＳトランジスタＰＳ１，および第２のセット用ｐＭＯＳトランジスタＰＳ２がオフし、第１のセット用ｎＭＯＳトランジスタＮＳ１、第２のセット用ｎＭＯＳトランジスタＮＳ２がオンする。
【０２０７】
この場合、フリップフロップ回路５００は、既述の実施例１のフリップフロップ回路１００と同様のフリップフロップ動作を実行する。
【０２０８】
一方、セット信号ＳＤが”Ｌｏｗ”レベルの場合は、第１のセット用ｐＭＯＳトランジスタＰＳ１，および第２のセット用ｐＭＯＳトランジスタＰＳ２がオンし、第１のセット用ｎＭＯＳトランジスタＮＳ１，および第２のセット用ｎＭＯＳトランジスタＮＳ２がオフする。
【０２０９】
これにより、マスタラッチ回路ＭＲＣの第１のセット用ｐＭＯＳトランジスタＰＳ１のドレイン、すなわち中間ノードＡは、常に”Ｈｉｇｈ”レベルになる。
【０２１０】
そして、スレーブラッチ回路ＳＲＣでは、中間ノードＡが”Ｈｉｇｈ”レベルになっているため、第５のｐＭＯＳトランジスタＰＭ５はオフし、第４のｎＭＯＳトランジスタＮＭ４はオンし、第２のセット用ｐＭＯＳトランジスタＰＳ２がオンする。
【０２１１】
これにより、第７のｐＭＯＳトランジスタＰＭ７がオフ、第３のｎＭＯＳトランジスタＮＭ３がオンされる。
【０２１２】
したがって、第３のノードＺ３は、“Ｌｏｗ”レベルとなり、出力信号Ｑは、”Ｈｉｇｈ”レベルになる。
【０２１３】
このように、フリップフロップ回路５００は、セット信号ＳＤが”Ｌｏｗ”レベルの場合、出力信号Ｑが”Ｈｉｇｈ”レベルに制御されるようになっている。
【０２１４】
また、既述のように、実施例５に係るフリップフロップ回路５００は、比較例に係るフリップフロップ回路１００Ｘと比較して、マスタラッチ回路ＭＲＣとスレーブラッチ回路ＳＲＣとの間で、ＭＯＳトランジスタが共有化されている。
【０２１５】
特に、この実施例５は、実施例１と同様に、マスタラッチ回路とスレーブラッチ回路を接続している中間ノードＡで、ゲート入力され負荷となるＭＯＳトランジスタは、第５のｐＭＯＳトランジスタＰＭ５と第４のｎＭＯＳトランジスタＮＭ４の２個である。すなわち、この実施例５は、比較例と比較して、この負荷となるＭＯＳトランジスタが削減される。
【０２１６】
これにより、クロック信号ＣＰに応じて出力信号Ｑを出力するスピードを高速化することができる。
【０２１７】
以上のように、本実施例５に係るフリップフロップ回路によれば、実施例１と同様に、セルサイズの縮小を図りつつ、フリップフロップ回路を高速化することができる。
【０２１８】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０２１９】
１００、１００Ｘ、２００、２００Ｘ、３００、４００、５００  フリップフロップ回路
ＭＲＣ  マスタラッチ回路
ＳＲＣ  スレーブラッチ回路
ＴＤ  データ端子
ＴＣＰ  クロック端子
ＴＱ  出力端子
ＴＴＩ  テスト端子
ＴＴＥ  切替端子
ＩＮＤ  データ入力回路
ＩＮＣＰ  クロック入力回路
ＩＮＴＩ  テスト入力回路
ＩＮＴＥ  切替入力回路
ＯＱ  出力回路  
【図１】
2014155163.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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