(57)【要約】【課題】比較的簡易な構成で極めて効率の良い放熱を実現するカーボン材料埋め込み型シリコン基板を提供し、信頼性の高い電子デバイスを得る。【解決手段】半導体デバイスは、裏面に放熱機構が形成されたシリコン基板１と、シリコン基板１の表面に形成された、トランジスタ素子２０ａを含む素子層３１とを含み、放熱機構は、シリコン基板の裏面に形成された複数の第１の孔１ａに形成された、シリコン基板１よりも熱伝導率の高い高熱伝導材料であるカーボン材料、例えばＣＮＴ４と、シリコン基板１の裏面側を覆うように、ＣＮＴ４と熱的に接続された熱伝導性膜であるカーボン材料、例えば多層グラフェン膜とを有する。【選択図】図１６
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【特許請求の範囲】
【請求項１】
裏面に放熱機構が形成された基板と、
前記基板の表面に形成された、機能素子を含む素子層と
を含み、
前記放熱機構は、
前記基板の裏面に形成された複数の第１の孔に形成された、前記基板よりも熱伝導率の高い第１の高熱伝導材料と、
前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続された第１の熱伝導性膜と
を有することを特徴とする電子デバイス。
【請求項２】
前記第１の高熱伝導材料は、第１のカーボンナノチューブであることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
前記第１の熱伝導性膜は、グラフェンを有して形成されており、
前記第１の熱伝導性膜を覆う、前記グラフェンを成長するための第１の触媒膜を更に含むこと特徴とする請求項２に記載の電子デバイス。
【請求項４】
前記放熱機構は、前記第１の孔の底面と前記第１のカーボンナノチューブの端部との間に、前記第１のカーボンナノチューブを成長するための第１の触媒を有することを特徴とする請求項２又は３に記載の電子デバイス。
【請求項５】
前記放熱機構は、前記第１の触媒と前記第１のカーボンナノチューブの端部との間に第１の下地材料を有することを特徴とする請求項４に記載の電子デバイス。
【請求項６】
前記基板の表面に前記素子層を貫通して形成された第２の孔に、前記第１の高熱伝導材料と熱的に接続されるように形成された、前記基板よりも熱伝導率の高い第２の高熱伝導材料を更に有することを特徴とする請求項１〜５のいずれか１項に記載の電子デバイス。
【請求項７】
前記基板の表面側を覆うように、前記第２の高熱伝導材料と熱的に接続された第２の熱伝導性膜を更に有することを特徴とする請求項６に記載の電子デバイス。
【請求項８】
前記第２の高熱伝導材料は、第２のカーボンナノチューブであることを特徴とする請求項６又は７に記載の電子デバイス。
【請求項９】
前記第２の熱伝導性膜は、グラフェンを有して形成されており、
前記第２の熱伝導性膜を覆う、前記グラフェンを成長するための第２の触媒膜を更に含むこと特徴とする請求項８に記載の電子デバイス。
【請求項１０】
請求項１〜９のいずれか１項に記載の電子デバイスを複数備えており、
前記各電子デバイスが接続層を介して積層されてなることを特徴とする積層電子デバイス。
【請求項１１】
基板と、
前記基板の裏面に形成された放熱機構と
を含み、
前記放熱機構は、
前記基板の裏面に形成された複数の孔の底面から当該孔の途中深さまで埋め込むように形成された、前記基板よりも熱伝導率の高い高熱伝導材料と、
前記基板の表面から前記孔内の残余部分を埋め込み前記高熱伝導材料を前記基板内で封止する封止材料と
を有することを特徴とする基板構造。
【請求項１２】
前記高熱伝導材料はカーボンナノチューブであることを特徴とする請求項１１に記載の基板構造。
【請求項１３】
前記放熱機構は、前記孔の底面と前記カーボンナノチューブの端部との間に、前記カーボンナノチューブを成長するための触媒を有することを特徴とする請求項１２に記載の基板構造。
【請求項１４】
前記放熱機構は、前記触媒と前記カーボンナノチューブの端部との間に下地材料を有することを特徴とする請求項１３に記載の基板構造。
【請求項１５】
基板の裏面に複数の第１の孔を形成する工程と、
前記第１の孔に、前記基板よりも熱伝導率の高い第１の高熱伝導材料を形成する工程と、
前記基板の表面に、機能素子を含む素子層を形成する工程と、
前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続される第１の熱伝導性膜を形成する工程と
を含むことを特徴とする電子デバイスの製造方法。
【請求項１６】
前記第１の高熱伝導材料は、第１のカーボンナノチューブであることを特徴とする請求項１５に記載の電子デバイスの製造方法。
【請求項１７】
前記第１の熱伝導性膜を覆うように、グラフェンを成長するための第１の触媒膜を形成する工程と、
前記第１の熱伝導性膜を熱処理してグラフェンを形成する工程と
を更に含むことを特徴とする請求項１６に記載の電子デバイスの製造方法。
【請求項１８】
前記第１の孔の底面から当該第１の孔の途中深さまで、前記第１の高熱伝導材料を形成し、
前記基板の表面から前記第１の孔内を封止材料で埋め込み、前記第１の高熱伝導材料を前記基板内に封止する工程を更に含み、
前記封止材料で前記第１の高熱伝導材料を前記基板内に封止した状態で、前記素子層を形成することを特徴とする請求項１５〜１７のいずれか１項に記載の電子デバイスの製造方法。
【請求項１９】
前記基板の表面に前記素子層を貫通する第２の孔を形成する工程と、
前記第２の孔に、前記第１の高熱伝導材料と熱的に接続される第２の高熱伝導材料を形成する工程と
を更に含むことを特徴とする請求項１５〜１８のいずれか１項に記載の電子デバイスの製造方法。
【請求項２０】
前記基板の表面側を覆うように、前記第２の高熱伝導材料と熱的に接続される第２の熱伝導性膜を形成する工程を更に含むことを特徴とする請求項１９に記載の電子デバイスの製造方法。
【請求項２１】
前記第２の高熱伝導材料は、第２のカーボンナノチューブであることを特徴とする請求項１９又は２０に記載の電子デバイスの製造方法。
【請求項２２】
前記第２の熱伝導性膜を覆うように、グラフェンを成長するための第２の触媒膜を形成する工程と、
前記第２の熱伝導性膜を熱処理してグラフェンを形成する工程と
を更に含むことを特徴とする請求項２１に記載の電子デバイスの製造方法。
【請求項２３】
基板の裏面に複数の孔を形成する工程と、
前記孔の底面から当該孔の途中深さまで埋め込むように、前記基板よりも熱伝導率の高い高熱伝導材料を形成する工程と、
前記基板の表面から前記孔内を封止材料で埋め込み、前記高熱伝導材料を前記基板内で封止する工程と
を含むことを特徴とする基板構造の製造方法。
【請求項２４】
前記高熱伝導材料はカーボンナノチューブであることを特徴とする請求項２３に記載の基板構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス及びその製造方法、並びに基板構造及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、電子デバイス、例えば半導体デバイスにおいて、その放熱技術としては、半導体基板とヒートシンクとの間の接続を改善したもの等がある（特許文献１，２を参照）。また、半導体デバイスの発熱体に熱伝導率の高い材料を直接接続して、放熱を行う構成等も案出されている（特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−５０１７０号公報
【特許文献２】特開２０１０−１１４１２０号公報
【特許文献３】特開２００５−１０９１３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
現在のところ、電子デバイスの放熱機構として、基板自体の熱抵抗を改善することに着目したものはない。基板の放熱性を向上させることで、比較的簡易な構成で極めて効率の良い放熱が可能となると期待され、今後の研究開発が待たれる現況にある。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、比較的簡易な構成で極めて効率の良い放熱を実現する信頼性の高い電子デバイス及びその製造方法、並びに基板構造及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の電子デバイスは、裏面に放熱機構が形成された基板と、前記基板の表面に形成された、機能素子を含む素子層とを含み、前記放熱機構は、前記基板の裏面に形成された複数の第１の孔に形成された、前記基板よりも熱伝導率の高い第１の高熱伝導材料と、前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続された第１の熱伝導性膜とを有する。
【０００７】
本発明の基板構造は、基板と、前記基板の裏面に形成された放熱機構とを含み、前記放熱機構は、前記基板の裏面に形成された複数の孔の底面から当該孔の途中深さまで埋め込むように形成された、前記基板よりも熱伝導率の高い高熱伝導材料と、前記基板の表面から前記孔内の残余部分を埋め込み前記高熱伝導材料を前記基板内で封止する封止材料とを有する。
【０００８】
本発明の電子デバイスの製造方法は、基板の裏面に複数の第１の孔を形成する工程と、前記第１の孔に、前記基板よりも熱伝導率の高い第１の高熱伝導材料を形成する工程と、前記基板の表面に、機能素子を含む素子層を形成する工程と、前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続される第１の熱伝導性膜を形成する工程とを含む。
【０００９】
本発明の基板構造の製造方法は、基板の裏面に複数の孔を形成する工程と、前記孔の底面から当該孔の途中深さまで埋め込むように、前記基板よりも熱伝導率の高い高熱伝導材料を形成する工程と、前記基板の表面から前記孔内を封止材料で埋め込み、前記高熱伝導材料を前記基板内で封止する工程とを含む。
【発明の効果】
【００１０】
本発明によれば、比較的簡易な構成で極めて効率の良い放熱を可能とする信頼性の高い電子デバイス及び基板構造が実現する。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。
【図６】図３のシリコン基板の裏面の様子を示す概略平面図である。
【図７】第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。
【図１１】図８の工程に代わって行う工程を示す概略断面図である。
【図１２】図９の工程に代わって行う工程を示す概略断面図である。
【図１３】図８〜図１０の諸工程に代わって行う工程を示す概略断面図である。
【図１４】図１０に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。
【図１６】図１５に引き続き、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。
【図１７】図７の工程を詳細に示す概略断面図である。
【図１８】図１７に引き続き、図７の工程を詳細に示す概略断面図である。
【図１９】第２の実施形態の変形例による積層半導体デバイスの概略構成を示す断面図である。
【図２０】第２の実施形態の変形例の他の例による積層半導体デバイスの概略構成を示す断面図である。
【図２１】第３の実施形態による半導体デバイスの製造方法の主要工程を示す概略断面図である。
【図２２】図２１に引き続き、第３の実施形態による半導体デバイスの製造方法の主要工程を示す概略断面図である。
【図２３】図２２に引き続き、第３の実施形態による半導体デバイスの製造方法の主要工程を示す概略断面図である。
【図２４】第３の実施形態の変形例による積層半導体デバイスの概略構成を示す断面図である。
【図２５】第３の実施形態の変形例の他の例による積層半導体デバイスの概略構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１３】
（第１の実施形態）
本実施形態では、電子デバイスに適用される基板構造の構成を、その製造方法と共に開示する。ここでは、半導体デバイスに適用される半導体基板の基板構造について説明する。
図１〜図５は、第１の実施形態による基板構造の製造方法を工程順に示す概略断面図である。
【００１４】
先ず、図１に示すように、シリコン基板１の裏面に複数の孔１ａを形成する。
基板として、例えばシリコン基板１０を用意する。シリコン基板１は、例えば７７５μｍ程度の厚みとされている。
シリコン基板１の裏面をリソグラフィー及びドライエッチングにより所定深さまで加工する。これにより、シリコン基板１の裏面に非貫通の複数の１ａが形成される。孔１ａは、例えばその径が２０μｍ〜１００μｍ程度、ここでは５０μｍ程度とされ、深さが基板の厚さ以下、例えば、７００μｍ程度とされる。
【００１５】
続いて、図２に示すように、シリコン基板１の孔１ａの底面に、下地材料２及び触媒材料３を順次形成する。
詳細には、先ず、ＡＬＤ法、スパッタ法等により、例えばＴａ，ＴａＮ等を１５ｎｍ程度の厚みに堆積する。これにより、シリコン基板１の孔１ａの底面及び側面には、バリアメタルである下地材料２が形成される。
次に、真空蒸着法等により、触媒材料を数ｎｍ、例えば、１ｎｍ程度の厚みに堆積する。触媒材料としては、Ｃｏ，Ｎｉ，Ｆｅ等から選ばれた１種又は２種以上と、Ｔｉ，ＴｉＮ，ＴｉＯ2，Ｖ，Ａｌ等から選ばれた１種又は２種以上との混合材料を用いる。例えばＣｏ／Ｔｉ又はＣｏ／Ｖが選ばれる。これにより、シリコン基板１の孔１ａの底面には、下地材料２上に触媒材料３が形成される。
その後、シリコン基板１の裏面に対して斜めミリングを施し、シリコン基板１の裏面に堆積された下地材料及び触媒材料を除去する。あるいは、シリコン基板１の裏面に対して斜め成膜を施し、シリコン基板１の裏面に堆積された触媒材料を不活化しても良い。
【００１６】
続いて、図３に示すように、孔１ａ内に高熱伝導材料、例えばＣＮＴ４を形成する。
詳細には、プラズマＣＶＤ法や熱ＣＶＤ法により、成長温度を基板材料の融点以下、例えば、８００℃程度に設定し、電界の印加方向を基板表面に垂直な方向として、カーボン・ナノ・チューブ（ＣＮＴ）の成長処理を実行する。これにより、孔１ａの底面に存する触媒材料２から起立するようにＣＮＴ４が形成される。ＣＮＴ４は、孔１ａを充填しない程度の長さに、例えば２００μｍ程度の長さに形成される。ＣＮＴは基板材料であるシリコンよりも熱伝導率が高く放熱性に優れた材料であり、シリコン基板１の複数の孔１ａをそれぞれＣＮＴ４で一部埋め込む構成は、適用される電子デバイスの放熱機構となる。このときのシリコン基板１の裏面の様子を図６に示す。
【００１７】
なお、シリコン基板１の裏面に孔１ａを形成した後、ドライエッチングのマスクに用いたレジストマスクを除去せず、レジストマスクが形成された状態で下地材料２及び触媒材料３を形成しても良い。この場合、レジストマスクをその上に存する下地材料及び触媒材料と共にアッシング処理又は所定の薬液を用いたウェットエッチングにより除去した後、図３のようにＣＮＴ４を形成する。
【００１８】
続いて、図４に示すように、シリコン基板１の裏面から孔１ａを封止材料５で埋め込み、ＣＮＴ４を封止する。
詳細には、種々の汚染に強い封止材料、例えばＳＯＧ（Spin On Glass）材料を封止材料５として用いて、シリコン基板１の裏面から孔１ａの残余部分を埋め込む。あるいは、熱伝導性の良い材料、例えば、Ｃｕをメッキしたり、ナノダイア材料を塗布して封止材料５として用いても良い。これにより、孔１ａ内に形成されたＣＮＴ４が封止材料５で封止される。
以上により、本実施形態による、放熱機構を備えた基板構造が形成される。
【００１９】
本実施形態では、封止材料５によってＣＮＴ４を封止することにより、その後に基板構造を用いて電子デバイスを形成する場合に、その諸工程でＣＮＴ４が汚染されることなく所期の状態に保持される。そのため、電子デバイスにおいて、所望の放熱機構を確実に形成することができる。
【００２０】
なお、図５に示すように、シリコン基板１の表面を、下地材料２が露出しない限度でグラインド等により研削し、シリコン基板１を適宜薄化するようにしても良い。
【００２１】
以上説明したように、本実施形態による基板構造によれば、シリコン基板１自体に、熱伝導に優れた高熱伝導材料、例えばＣＮＴを用いた比較的簡素な構成の放熱機構を備えている。この基板構造を半導体デバイス等の電子デバイスに適用することにより、極めて効率の良い放熱を可能とする信頼性の高い電子デバイスが実現する。
【００２２】
（第２の実施形態）
本実施形態では、電子デバイスとして、ＭＯＳ構造のトランジスタ素子を機能素子として備えた半導体デバイスを、その製造方法と共に開示する。なお、半導体デバイスとして、本実施形態のＭＯＳトランジスタ以外でも各種のメモリ素子、キャパシタ素子等を機能素子として有するものが適用できる。
図７〜図１６は、第２の実施形態による半導体デバイスの製造方法を工程順に示す概略断面図である。なお、第１の実施形態による基板構造のものと同じ構成部材等については、同符号を付して詳しい説明を省略する。
【００２３】
本実施形態では、第１の実施形態で開示した基板構造を半導体デバイスに適用する。
先ず、図７に示すように、第１の実施形態による基板構造、ここでは図５の基板構造を用い、そのシリコン基板１の表面上に、機能素子としてＭＯＳ構造のトランジスタ素子２０ａ及びその配線構造２０ｂを備えた素子層３１を形成する。
【００２４】
素子層３１の形成工程について、図１７及び図１８を用いて説明する。なお、図１７及び図１８では、シリコン基板１の表層部分のみを示す。
【００２５】
先ず、図１７（ａ）に示すように、トランジスタ素子２０ａを形成する。
詳細には、先ず、シリコン基板１の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に所定の導電型の不純物をイオン注入し、ウェル１２を形成する。
【００２６】
次に、素子活性領域に熱酸化等によりゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により多結晶シリコン膜及び膜厚例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００２７】
次に、キャップ膜１５をマスクとして素子活性領域にウェル１２と逆導電型の不純物をイオン注入し、いわゆるエクステンション領域１６を形成する。
【００２８】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００２９】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域にエクステンション領域１６と同じ導電型の不純物をイオン注入し、エクステンション領域１６と重畳されるソース／ドレイン領域１８を形成する。以上により、トランジスタ素子２０ａが形成される。
【００３０】
続いて、図１７（ｂ）に示すように、層間絶縁膜１９を形成する。
詳細には、トランジスタ素子２０ａを覆うように、例えばシリコン酸化物を堆積し、層間絶縁膜１９を形成する。層間絶縁膜１９は、化学機械研磨（ＣＭＰ）によりその表面を研磨する。
【００３１】
続いて、図１７（ｃ）に示すように、層間絶縁膜１９にコンタクト孔１９ａを形成する。
詳細には、層間絶縁膜１９をリソグラフィー及びドライエッチングにより加工する。これにより、ソース／ドレイン領域１８の表面の一部を露出するコンタクト孔１９ａが形成される。
【００３２】
続いて、図１８（ａ）に示すように、コンタクトプラグ２１を形成する。
詳細には、コンタクト孔１９ａを埋め込む厚みに、層間絶縁膜１９上に導電材料、例えばタングステン（Ｗ）をＣＶＤ法等により堆積する。
ＷをＣＭＰで表面研磨し、コンタクト孔１９ａ内のみにＷを残す。以上により、コンタクト孔１９ａをＷで充填してなるコンタクトプラグ２１が形成される。
【００３３】
続いて、図１８（ｂ）に示すように、配線構造２０ｂを形成する。
詳細には、先ず、層間絶縁膜１９上に配線材料、例えばアルミニウム（Ａｌ）合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングによりＡｌ合金を加工する。以上により、層間絶縁膜１９上に、コンタクトプラグ２１と電気的に接続された配線２２が形成される。
【００３４】
次に、層間絶縁膜１９上に配線２２を覆うように、例えばシリコン酸化物を堆積し、層間絶縁膜２３を形成する。
次に、層間絶縁膜２３をリソグラフィー及びドライエッチングにより加工し、配線２２の表面の一部を露出するビア孔２３ａを形成する。
次に、ビア孔２３ａを埋め込む厚みに、層間絶縁膜２３上に導電材料、例えばタングステン（Ｗ）をＣＶＤ法等により堆積する。ＷをＣＭＰで表面研磨し、ビア孔２３ａ内のみにＷを残す。以上により、ビア孔２３ａをＷで充填してなるビアプラグ２４が形成される。
【００３５】
次に、層間絶縁膜２３上に配線材料、例えばＡｌ合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングによりＡｌ合金を加工する。以上により、層間絶縁膜２３上に、ビアプラグ２４と電気的に接続された配線２５が形成される。
【００３６】
以上により、層間絶縁膜１９，２３内にトランジスタ素子２０ａ及び配線構造２０ｂを備えた素子層３１が形成される。
なお、上記の例では、素子層３１の配線構造２０ｂを２層の配線で形成したが、更に多層に配線を積層形成し、素子層を形成するようにしても良い。
【００３７】
続いて、図８に示すように、素子層３１及びシリコン基板１に、複数の孔、例えば孔１ｂ，１ｃを形成する。
孔１ｂ，１ｃは、素子層３１のトランジスタ素子２０ａ及び配線構造２０ｂの非形成部位に形成される。詳細には、孔１ｂは、上記の非形成部位であって孔１ａ上に相当する箇所で、下地材料２の表面を露出するように形成される。孔１ｃは、上記の非形成部位であって例えば隣り合う２つの孔１ａ上に相当する箇所で、下地材料２の表面を露出するように形成される。孔１ｂ，１ｃは、リソグラフィー及びドライエッチングにより、素子層３１及びシリコン基板１の表層を一部除去することで形成される。
なお、素子層３１におけるトランジスタ素子２０ａ及び配線構造２０ｂの形成状況等に応じて、孔１ｂのみ形成する場合や孔１ｃのみ形成する場合等も考えられる。
【００３８】
続いて、図９に示すように、孔１ｂ，１ｃの底面に、触媒材料３２を形成する。
詳細には、真空蒸着法等により、触媒材料を数ｎｍ、例えば１ｎｍ程度の厚みに堆積する。触媒材料としては、Ｃｏ，Ｎｉ，Ｆｅ等から選ばれた１種又は２種以上と、Ｔｉ，ＴｉＮ，ＴｉＯ2，Ｖ，Ａｌ等から選ばれた１種又は２種以上との混合材料を用いる。例えばＣｏ／Ｔｉ又はＣｏ／Ｖが選ばれる。これにより、孔１ｂ，１ｃの底面に触媒材料３２が形成される。
その後、素子層３１の表面に対して斜めミリングを施し、素子層３１の裏面に堆積された下地材料及び触媒材料を除去する。あるいは、素子層３１の表面に対して斜め成膜を施し、素子層３１の裏面に堆積された触媒材料を不活化しても良い。
【００３９】
続いて、図１０に示すように、孔１ｂ，１ｃ内に高熱伝導材料、例えばＣＮＴ３３を形成する。
詳細には、プラズマＣＶＤ法や熱ＣＶＤ法により、素子層３１に悪影響が及ばない温度、例えば４００℃程度に設定し、電界の印加方向を基板表面に垂直な方向として、ＣＮＴの成長処理を実行する。これにより、孔１ｂ，１ｃの底面に存する触媒材料３２から起立するようにＣＮＴ３３が形成される。ＣＮＴ３３は、孔１ｂ，１ｃを充填する長さに形成される。孔１ａのＣＮＴ４と、孔１ｂ，１ｃのＣＮＴ３３とが、触媒材料３，３２及び下地材料２を介して熱的に接続される。
【００４０】
なお、孔１ｂ，１ｃを形成した後、レジストマスクを除去せず、レジストマスクが形成された状態で触媒材料３２を形成しても良い。この場合、レジストマスクをその上に存する触媒材料と共にアッシング処理又は所定の薬液を用いたウェットエッチングにより除去した後、図１０のようにＣＮＴ３３を形成する。
【００４１】
ここで、図８及び図９の諸工程に代わって、図１１及び図１２の諸工程を行うようにしても良い。
先ず、図１１に示すように、素子層３１及びシリコン基板１に、複数の孔、例えば孔１ｄ，１ｅを形成する。
孔１０ｄ，１０ｅは、素子層３１のトランジスタ素子２０ａ及び配線構造２０ｂの非形成部位に形成される。詳細には、孔１ｄは、上記の非形成部位であって孔１ａ上に相当する箇所で、触媒材料３の表面を露出するように形成される。孔１ｅは、上記の非形成部位であって例えば隣り合う２つの孔１ａ上に相当する箇所で、触媒材料３の表面を露出するように形成される。孔１ｄ，１ｅは、リソグラフィー及びドライエッチングにより、素子層３１及びシリコン基板１の表層の一部、及び下地材料２を除去することで形成される。
【００４２】
図１１の状態では、孔１ｄは、その底面に触媒材料３が露出しているため、新たに触媒材料を形成する必要はない。孔１ｅは、その底面には触媒材料の非形成部位があるため、底面全体に触媒材料を形成する必要がある。そこで図１２に示すように、孔１１ｅの底面に、真空蒸着法等により、触媒材料３２を形成する。
その後、素子層３１の表面に対して斜めミリングを施し、素子層３１の裏面に堆積された触媒材料を除去する。そして、図１０と同様にＣＮＴ３３を形成する。
【００４３】
また、例えば孔１ｅを形成せず、孔１ｄのみを形成するような場合には、孔１ｄを形成した後、ＣＮＴ３３を形成する代わりに、図１３に示すように、既に形成されたＣＮＴ４の先端を再成長するようにしても良い。この場合、図１３の工程の後、再成長したＣＮＴ４の先端に残存する触媒材料３を斜めミリングで除去する。
【００４４】
図８〜図１０に続いて図１４に示すように、シリコン基板１の表面側に熱伝導層３４を形成する。
詳細には、素子層３１の表面を覆うように、熱伝導性に優れた膜、ここではＤＬＣ（Diamond Like Carbon）を、光電子制御プラズマＣＶＤ法等により例えば１００ｎｍ程度の厚みに形成する。熱伝導層３４は、孔１ｃ，２ｄ内のＣＮＴ３３と熱的に接続される。
【００４５】
続いて、図１５に示すように、シリコン基板１の裏面を研削して封止材料５を除去する。
詳細には、シリコン基板１の裏面を、孔１ａ内のＣＮＴ４の先端が露出するまでグラインド等により研削する。これにより、シリコン基板１が適宜薄化されて封止材料５が除去される。このとき、シリコン基板１及び素子層３１の総計の厚みが例えば５０μｍ１００μｍ程度とされる。ＣＮＴ４の長さが５０μｍ程度と短く封止材料５が高熱伝導性材料で施されている場合は、孔１ａ内の封止材料５が残っても良い。
【００４６】
続いて、図１６に示すように、シリコン基板１の裏面側に熱伝導層３５を形成する。
詳細には、シリコン基板１の裏面を覆うように、熱伝導性に優れた膜、ここではＤＬＣを、光電子制御プラズマＣＶＤ法等により例えば１００ｎｍ程度の厚みに形成する。熱伝導層３５は、孔１ａ内のＣＮＴ４と熱的に接続される。
しかる後、ダイシング工程を行い、半導体チップごとに切り出される。
【００４７】
本実施形態では、熱的に接続されたＣＮＴ４，３３と熱伝導層３４，３５とにより、シリコン基板１内を介したシリコン基板１の表裏面に、半導体デバイスの放熱機構が構成される。この放熱機構では、素子層３１等で発生した熱が、ＣＮＴ４，３３で垂直方向に伝達し、熱伝導層３４，３５で水平方向に亘って伝達し、効率良く排熱される。
【００４８】
以上説明したように、本実施形態によれば、比較的簡易な構成で極めて効率の良い放熱を可能とする信頼性の高い半導体デバイスが実現する。
【００４９】
（変形例）
ここで、第２の実施形態の変形例について説明する。
図１９は、第２の実施形態の変形例による積層半導体デバイスの概略構成を示す断面図である。
【００５０】
本例では、第２の実施形態により作製された図１６の半導体デバイス（半導体デバイス４１とする）を、接着層４２を介して複数積層し、積層半導体デバイスを作製する。
接着層４２は、熱伝導層３４，３５の密着性に優れると共に熱伝導性の高い材料、例えばインジウムや金属ペーストを材料とし、数μｍ程度の厚みに形成される。
【００５１】
この積層半導体デバイスでは、下側の半導体デバイス４１の熱伝導層３４と上側の半導体デバイス４１の熱伝導層３５とが接着層４２を介して熱的に接続されており、各半導体デバイス４１の放熱機構が熱的に一体化される。この構成により、極めて効率の良い排熱が実現する。
【００５２】
また、本例の他の例として、図２０に示すように、半導体デバイス４１において熱伝導層３４，３５を形成することなく、上下の半導体デバイス４１を接着層４２により接着固定するようにしても良い。この構成により、全体として薄く小型の積層半導体デバイスが実現する。
【００５３】
（第３の実施形態）
本実施形態では、第２の実施形態と同様に、シリコン基板自体に放熱機構が形成された半導体デバイスを開示するが、第１及び第２の熱伝導性膜が異なる点等で第１の実施形態と相違する。
図２１〜図２３は、第３の実施形態による半導体デバイスの製造方法の主要工程を示す概略断面図である。なお、第２の実施形態による半導体デバイスのものと同じ構成部材等については、同符号を付して詳しい説明を省略する。
【００５４】
先ず、第２の実施形態と同様に、図７〜図１０の諸工程を実行する。
続いて、図２１に示すように、シリコン基板１の表面側にアモルファス・カーボン層５１及び触媒層５２を順次形成する。
詳細には、先ず、素子層３１の表面を覆うように、アモルファス・カーボン層５１をスパッタ法等により例えば６０ｎｍ程度の厚みに形成する。アモルファス・カーボン層５１は、孔１ｃ，２ｄ内のＣＮＴ３３と接触する。
次に、アモルファス・カーボン層５１上に、後述するグラフェン成長の触媒となる触媒層５２を形成する。触媒層５２は、Ｃｏ、Ｎｉ，Ｐｔ、Ｆｅ等から選ばれた少なくとも一種、例えばＣｏを材料として、スパッタ法等により例えば１００ｎｍ程度の厚みに形成する。
【００５５】
続いて、第２の実施形態の図１５と同様に、シリコン基板１の裏面を研削して封止材料５を除去する。
続いて、図２２に示すように、シリコン基板１の裏面側にアモルファス・カーボン層５３及び触媒層５４を順次形成する。
詳細には、シリコン基板１の裏面を覆うように、アモルファス・カーボン層５３を（スパッタ）法等により例えば（６０ｎｍ）程度の厚みに形成する。アモルファス・カーボン層５３は、孔１ａ内のＣＮＴ４と接触する。
次に、アモルファス・カーボン層５３上に、後述するグラフェン成長の触媒となる触媒層５３４を形成する。触媒層５４は、Ｃｏ、Ｎｉ，Ｐｔ、Ｆｅ等から選ばれた少なくとも一種、例えばＣｏを材料として、スパッタ法等により例えば１００ｎｍ程度の厚みに形成する。
【００５６】
続いて、図２３に示すように、熱処理によりグラフェン層５５，５６を形成する。
詳細には、図２２の構造体を、４００℃程度〜１０００℃程度、例えば８００℃程度で熱処理する。これにより、触媒層５２が触媒として機能してアモルファス・カーボン層５１のアモルファス・カーボンがグラフェンとなり、グラフェン層５５が形成される。同時に、触媒層５４が触媒として機能してアモルファス・カーボン層５３のアモルファス・カーボンがグラフェンとなり、グラフェン層５６が形成される。
【００５７】
グラフェン層５５では、ＣＮＴ３３との接触部位でＣＮＴ３３が再成長し、グラフェンと一体形成される。これにより、ＣＮＴ３３とグラフェン層５５との優れた熱的接続が確保される。
グラフェン層５６では、ＣＮＴ４との接触部位でＣＮＴ４が再成長し、グラフェンと一体形成される。これにより、ＣＮＴ４とグラフェン層５６との優れた熱的接続が確保される。
しかる後、ダイシング工程を行い、半導体チップごとに切り出される。
【００５８】
本実施形態では、一体化して確実な熱的接続がなされたＣＮＴ４，３３とグラフェン層５５，５６とにより、シリコン基板１内を介したシリコン基板１の表裏面に、半導体デバイスの放熱機構が構成される。この放熱機構では、素子層３１等で発生した熱が、ＣＮＴ４，３３で垂直方向に伝達し、グラフェン層５５，５６で水平方向に亘って伝達し、極めて効率良く排熱される。
【００５９】
以上説明したように、本実施形態によれば、比較的簡易な構成で極めて効率の良い放熱を可能とする信頼性の高い半導体デバイスが実現する。
【００６０】
（変形例）
ここで、第３の実施形態の変形例について説明する。
図２４は、第３の実施形態の変形例による積層半導体デバイスの概略構成を示す断面図である。
【００６１】
本例では、第３の実施形態により作製された図２２の半導体デバイス（半導体デバイス６１とする）を、接着層６２を介して複数積層し、積層半導体デバイスを作製する。
接着層６２は、触媒層５２，５４の密着性に優れると共に熱伝導性の高い材料、例えばインジウムや金属ペーストを材料とし、数μｍ程度の厚みに形成される。
【００６２】
この積層半導体デバイスでは、下側の半導体デバイス６１の触媒層５２と上側の半導体デバイス６１の触媒層５４とが接着層６２を介して熱的に接続されており、各半導体デバイス６１の放熱機構が熱的に一体化される。この構成により、極めて効率の良い排熱が実現する。
【００６３】
また、本例の他の例として、図２５に示すように、半導体デバイス６１において触媒層５２，５４を酸等を用いて除去した後、上下の半導体デバイス６１を接着層６２により接着固定するようにしても良い。この構成により、全体として薄く小型の積層半導体デバイスが実現する。
【００６４】
以下、電子デバイス及びその製造方法、並びに基板構造及びその製造方法の諸態様を付記としてまとめて記載する。
【００６５】
（付記１）裏面に放熱機構が形成された基板と、
前記基板の表面に形成された、機能素子を含む素子層と
を含み、
前記放熱機構は、
前記基板の裏面に形成された複数の第１の孔に形成された、前記基板よりも熱伝導率の高い第１の高熱伝導材料と、
前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続された第１の熱伝導性膜と
を有することを特徴とする電子デバイス。
【００６６】
（付記２）前記第１の高熱伝導材料は、第１のカーボンナノチューブであることを特徴とする付記１に記載の電子デバイス。
【００６７】
（付記３）前記第１の熱伝導性膜は、グラフェンを有して形成されており、
前記第１の熱伝導性膜を覆う、前記グラフェンを成長するための第１の触媒膜を更に含むこと特徴とする付記２に記載の電子デバイス。
【００６８】
（付記４）前記放熱機構は、前記第１の孔の底面と前記第１のカーボンナノチューブの端部との間に、前記第１のカーボンナノチューブを成長するための第１の触媒を有することを特徴とする付記２又は３に記載の電子デバイス。
【００６９】
（付記５）前記放熱機構は、前記第１の触媒と前記第１のカーボンナノチューブの端部との間に第１の下地材料を有することを特徴とする付記４に記載の電子デバイス。
【００７０】
（付記６）前記基板の表面に前記素子層を貫通して形成された第２の孔に、前記第１の高熱伝導材料と熱的に接続されるように形成された、前記基板よりも熱伝導率の高い第２の高熱伝導材料を更に有することを特徴とする付記１〜５のいずれか１項に記載の電子デバイス。
【００７１】
（付記７）前記基板の表面側を覆うように、前記第２の高熱伝導材料と熱的に接続された第２の熱伝導性膜を更に有することを特徴とする付記６に記載の電子デバイス。
【００７２】
（付記８）前記第２の高熱伝導材料は、第２のカーボンナノチューブであることを特徴とする付記６又は７に記載の電子デバイス。
【００７３】
（付記９）前記第２の熱伝導性膜は、グラフェンを有して形成されており、
前記第２の熱伝導性膜を覆う、前記グラフェンを成長するための第２の触媒膜を更に含むこと特徴とする付記８に記載の電子デバイス。
【００７４】
（付記１０）付記１〜９のいずれか１項に記載の電子デバイスを複数備えており、
前記各電子デバイスが接続層を介して積層されてなることを特徴とする積層電子デバイス。
【００７５】
（付記１１）基板と、
前記基板の裏面に形成された放熱機構と
を含み、
前記放熱機構は、
前記基板の裏面に形成された複数の孔の底面から当該孔の途中深さまで埋め込むように形成された、前記基板よりも熱伝導率の高い高熱伝導材料と、
前記基板の表面から前記孔内の残余部分を埋め込み前記高熱伝導材料を前記基板内で封止する封止材料と
を有することを特徴とする基板構造。
【００７６】
（付記１２）前記高熱伝導材料はカーボンナノチューブであることを特徴とする付記１１に記載の基板構造。
【００７７】
（付記１３）前記放熱機構は、前記孔の底面と前記カーボンナノチューブの端部との間に、前記カーボンナノチューブを成長するための触媒を有することを特徴とする付記１２に記載の基板構造。
【００７８】
（付記１４）前記放熱機構は、前記触媒と前記カーボンナノチューブの端部との間に下地材料を有することを特徴とする付記１３に記載の基板構造。
【００７９】
（付記１５）基板の裏面に複数の第１の孔を形成する工程と、
前記第１の孔に、前記基板よりも熱伝導率の高い第１の高熱伝導材料を形成する工程と、
前記基板の表面に、機能素子を含む素子層を形成する工程と、
前記基板の裏面側を覆うように、前記第１の高熱伝導材料と熱的に接続される第１の熱伝導性膜を形成する工程と
を含むことを特徴とする電子デバイスの製造方法。
【００８０】
（付記１６）前記第１の高熱伝導材料は、第１のカーボンナノチューブであることを特徴とする付記１５に記載の電子デバイスの製造方法。
【００８１】
（付記１７）前記第１の熱伝導性膜を覆うように、グラフェンを成長するための第１の触媒膜を形成する工程と、
前記第１の熱伝導性膜を熱処理してグラフェンを形成する工程と
を更に含むことを特徴とする付記１６に記載の電子デバイスの製造方法。
【００８２】
（付記１８）前記第１の孔の底面から当該第１の孔の途中深さまで、前記第１の高熱伝導材料を形成し、
前記基板の表面から前記第１の孔内を封止材料で埋め込み、前記第１の高熱伝導材料を前記基板内に封止する工程を更に含み、
前記封止材料で前記第１の高熱伝導材料を前記基板内に封止した状態で、前記素子層を形成することを特徴とする付記１５〜１７のいずれか１項に記載の電子デバイスの製造方法。
【００８３】
（付記１９）前記基板の表面に前記素子層を貫通する第２の孔を形成する工程と、
前記第２の孔に、前記第１の高熱伝導材料と熱的に接続される第２の高熱伝導材料を形成する工程と
を更に含むことを特徴とする付記１５〜１８のいずれか１項に記載の電子デバイスの製造方法。
【００８４】
（付記２０）前記基板の表面側を覆うように、前記第２の高熱伝導材料と熱的に接続される第２の熱伝導性膜を形成する工程を更に含むことを特徴とする付記１９に記載の電子デバイスの製造方法。
【００８５】
（付記２１）前記第２の高熱伝導材料は、第２のカーボンナノチューブであることを特徴とする付記１９又は２０に記載の電子デバイスの製造方法。
【００８６】
（付記２２）前記第２の熱伝導性膜を覆うように、グラフェンを成長するための第２の触媒膜を形成する工程と、
前記第２の熱伝導性膜を熱処理してグラフェンを形成する工程と
を更に含むことを特徴とする付記２１に記載の電子デバイスの製造方法。
【００８７】
（付記２３）基板の裏面に複数の孔を形成する工程と、
前記孔の底面から当該孔の途中深さまで埋め込むように、前記基板よりも熱伝導率の高い高熱伝導材料を形成する工程と、
前記基板の表面から前記孔内を封止材料で埋め込み、前記高熱伝導材料を前記基板内で封止する工程と
を含むことを特徴とする基板構造の製造方法。
【００８８】
（付記２４）前記高熱伝導材料はカーボンナノチューブであることを特徴とする付記２３に記載の基板構造の製造方法。
【符号の説明】
【００８９】
１  シリコン基板
１ａ，１ｂ，１ｃ，１ｄ，１ｅ  孔
２  下地材料
３，３２  触媒材料
４，３３  ＣＮＴ
５  封止材料
１１  素子分離構造
１３  ゲート絶縁膜
１４  ゲート電極
１５  キャップ膜
１６  エクステンション領域
１７  サイドウォール絶縁膜
１８  ソース／ドレイン領域
１９，２３  層間絶縁膜
１９ａ  コンタクト孔
２０ａ  トランジスタ素子
２０ｂ  配線構造
２１  コンタクトプラグ
２２，２５  配線
２３ａ  ビア孔
２４  ビアプラグ
３１  素子層
３４，３５  熱伝導層
４１，６１  半導体デバイス
５１，５３  アモルファス・カーボン層
５２，５４  触媒層
５５，５６  グラフェン層
【図１】
2014138178.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2014138178.tif 000007
【図６】
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【図７】
2014138178.tif 000009
【図８】
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【図９】
2014138178.tif 000011
【図１０】
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【図１１】
2014138178.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2014138178.tif 000017
【図１６】
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【図１７】
2014138178.tif 000019
【図１８】
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【図１９】
2014138178.tif 000021
【図２０】
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【図２１】
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【図２２】
2014138178.tif 000024
【図２３】
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【図２４】
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【図２５】
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