(57)【要約】【課題】ＥＳＤ耐量を向上させることができる半導体装置およびその製造方法を提供することである。【解決手段】  第２ｐウエル層１０を形成する際にスリットマスク５を配置することで、第２ｐウエル層１０の不純物濃度を一部低下させる。この不純物濃度が低下した第２ｐウエル層１０に第２ｎオフセット層１７を形成することで、この箇所での第２ｎオフセット層１７の厚さＴを従来より広くすることができる。第２ｎオフセット層１７の厚さＴを厚くすることで、ドレインに逆バイアスが印加された際に低い電圧で空乏層３０がｎドレイン層２２に到達することがなく、局所的な電界集中による熱破壊を防ぐことが出来る。その結果、ＥＳＤ耐量を向上させることができる。  また、フォトレジストマスク３を交換するだけでよいのでプロセス工程の増加はない。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上もしくは表面層に配置される第２導電型のウエル層と、
前記第２導電型のウエル層の表面層に選択的に配置される第１導電型の第２ウエル層と、
前記第１導電型の第２ウエル層の表面層に離して配置される第２導電型の第１オフセット層および第２導電型の第２オフセット層と、
前記第２オフセット層の表面層に配置され、前記第２オフセット層より不純物濃度の高い第２導電型の高濃度層と、前記高濃度層を囲むように配置されるＬＯＣＯＳ酸化膜と、を備える半導体装置において、
前記高濃度層の下の前記第２ウエル層の拡散深さが、前記ＬＯＣＯＳ酸化膜下の前記第２ウエル層の拡散深さより浅いことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板上に配置される第１導電型のウエル層および第２導電型のウエル層と、前記第２導電型のウエル層の表面層に選択的に配置される第１導電型の第２ウエル層と、を備え、
前記第１導電型の第２ウエル層の表面層に離して配置される第２導電型の第１オフセット層および第２導電型の第２オフセット層と、
前記第１オフセット層の表面層に配置される第２導電型のソース層と、前記第２オフセット層の表面層に配置される第２導電型のドレイン層と、前記ソース層に接して前記第２オフセット層とは反対側の前記第２ウエル層の表面層に配置される第１導電型の半導体層と、前記第１オフセット層と前記第２オフセット層に挟まれた前記第２ウエル層上にゲート絶縁膜を介して配置されるゲート電極と、前記ドレイン層を囲むように配置され、前記ゲート絶縁膜と接して配置されるＬＯＣＯＳ酸化膜と、を備える半導体装置において、
前記第２ウエル層は、前記高濃度ドレイン層の下の底部が、前記ＬＯＣＯＳ酸化膜下の底部より浅い領域を備えたことを特徴とする半導体装置。
【請求項３】
前記第２ウエル層と前記高濃度ドレイン層との間の前記第２オフセット層の厚さが、０．８μｍ以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型の半導体基板上に配置される第１導電型のウエル層および第２導電型のウエル層と、前記第２導電型のウエル層の表面層に選択的に配置される第１導電型の第２ウエル層と、を備える半導体装置の製造方法において、
前記第１導電型の半導体基板上または表面層に前記第１導電型のウエル層および前記第２導電型のウエル層を形成する工程と、
第１開口部と該第１開口部に囲まれた、または、前記第１開口部を分離するように形成された第２開口部を備えたフォトレジストマスクを用いて、第１導電型の不純物をイオン注入し、その後、ドライブ処理して前記第２開口部に対応する領域の深さが前記第１開口部に対応する領域の深さより浅い領域を備えた前記第２ウエル層を形成する工程と、
該第２ウエル層の表面層に第２導電型の第１オフセット層を形成する工程と、
第２導電型の第２オフセット層を前記第１オフセット層と離して前記第２ウエル層の深さが浅い領域上に形成する工程と、
前記第２オフセット層上に第３開口部を備えたＬＯＣＯＳ酸化膜を形成する工程と、
前記第１オフセット層と第２オフセット層に挟まれた前記第２ウエル層上および前記第２オフセット層上に前記ＬＯＣＯＳ酸化膜と接するようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第１オフセット層の表面層に第２導電型のソース層を形成する工程と、
前記第２オフセット層の表面層に前記ＬＯＣＯＳ酸化膜をマスクとして第２導電型の不純物をイオン注入し、ドライブ処理して、第２導電型のドレイン層を形成する工程と、
前記第１オフセット層表面から前記第２ウエル層に接する第１導電型の半導体層を形成する工程と、
前記ソース層および前記半導体層に電気的に接続するソース電極と、前記ドレイン層に電気的に接続するドレイン電極とを形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記不純物が、ボロンであることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ドレイン層の下の前記第２ウエル層の不純物濃度を前記ＬＯＣＯＳ酸化膜の下の前記第２ウエル層の不純物濃度に近づけるように前記第２開口部の面積を調節することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１オフセット層および前記第２オフセット層をリン不純物のイオン注入とドライブ処理により同時に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
前記第１導電型のウエル層もしくは前記第２導電型のウエル層がエピタキシャル層で形成され、前記第２導電型のウエル層もしくは前記第１導電型のウエル層が拡散形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、浮遊電位を基準とする駆動回路に適用する半導体装置および製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などのパワーデバイスは、モータ制御用のインバータのほか、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、液晶パネルなどのＦＰＤ（Ｆｌａｔ  Ｐａｎｅｌ  Ｄｉｓｐｌａｙ）電源用途、エアコンや照明といった家電用インバータなど多くの分野で利用されている。
【０００３】
従来、このパワーデバイスの駆動および制御には、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路が用いられている。しかし、近年ではＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）技術の進歩により、ＡＣ１００Ｖ、２００Ｖの民生用電源からＡＣ４００Ｖの産業用電源などに用いられる２００Ｖから１２００Ｖまでの耐圧クラスの高耐圧ＩＣが実用化されている。
【０００４】
高耐圧ＩＣのバリエーションは豊富で、パワーデバイスを制御するハイサイドゲートドライバとローサイドゲートドライバを内蔵したゲートドライバＩＣや、過熱保護、過電流保護機能を内蔵した製品、さらには制御回路やパワーデバイスを同一半導体基板上に集積したワンチップインバータＩＣなどが系列化されている。
【０００５】
この高耐圧ＩＣは、実装ボードの部品点数削減によるインバータシステム全体としての小型化や高効率化に大きく貢献している。
一般に高耐圧ＩＣでは、ＩＣ内部にハイサイドおよびローサイド駆動用のロジックデバイスを内蔵している。このロジックデバイスはソースドレイン耐圧が２０〜３０Ｖ程度のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴであり、ドライバ回路にも使用される。
【０００６】
通常、高耐圧ＩＣ内部の入出力（Ｉ／Ｏ）端子には、このｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ以外にＥＳＤ（Ｅｌｅｃｔｒｉｃ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護用にダイオードなどの保護素子が、電源端子とグランド端子間もしくは、ハイサイド電源端子とハイサイド電位基準端子間に並列に接続されている。
【０００７】
半導体デバイスのＥＳＤによる静電破壊とは、静電気によってＩＣやＬＳＩのゲート酸化膜破壊や拡散層のジャンクション破壊、アルミ配線の溶断などを引き起こす破壊現象のことである。この静電気は、電圧にすると数百Ｖから数千Ｖに達することが多く、このような高電圧がＩＣなどの入出力端子に印加されると、ＩＣの内部回路や配線などが破壊されることがある。
【０００８】
高耐圧ＩＣにおけるドライバ回路の出力端子などは、前記のｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴがプッシュプル構成になるために、ＥＳＤサージ破壊は問題になることは少ない。しかし、異常検出などの保護機能などを内蔵した高耐圧ＩＣの場合は、異常電流検出の出力端子には、低電圧で外付けのマイコンなどに信号を入力するために、オープンドレイン構成のｎチャネルＭＯＳＦＥＴなどが使用されることが多い。
【０００９】
このオープンドレインのｎチャネルＭＯＳＦＥＴでは、電源側へ抜けるｐチャネルＭＯＳＦＥＴのボディダイオード（内蔵ダイオード）の経路がないため、ＥＳＤサージや電源ノイズなどでｎチャネルＭＯＳＦＥＴ自身がジャンクション（接合）破壊を引き起こすことが多い。
【００１０】
そのため、この異常検出の出力端子などには、ＥＳＤ保護用ダイオードなどを大面積で設ける必要があり、高機能のＩＣでは保護素子面積の増大によりチップサイズが増加するというコスト的な課題がある。
【００１１】
また、パワーＩＣ、特にハイサイドトリプルウエル構造を内蔵した高耐圧ＩＣに使用されるハイサイドウエル上のｎチャネルＭＯＳＦＥＴでは、ＥＳＤ耐量が低下しやすく、それを防止するために、面積の大きなＥＳＤ用保護ダイオードが必要になるという課題がある。
【００１２】
図１０は、従来の半導体装置５００について説明する図であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＢ部拡大図であり、第２ｎオフセット層６７内の空乏層８０を示した図である。この半導体装置はトリプルウエル構造のハイサイドｎチャネルＭＯＳＦＥＴ５０１である。
【００１３】
このハイサイドｎチャネルＭＯＳＦＥＴ５０１は、トリプルウエル構造（第１ｐウエル層５３、図示するｎウエル層５２および第２ｐウエル層６０で構成される）のハイサイドｎチャネルＭＯＳＦＥＴを有する。図１０はトリプルウエル構造のハイサイドｎチャネルＭＯＳＦＥＴの要部断面図である。
【００１４】
この半導体装置５００を構成するｎチャネルＭＯＳＦＥＴ５０１は、ｐ半導体基板５１の表面層に配置される第１ｐウェル層５３およびｎウエル層５２と、このｎウエル層５２の表面層に拡散により形成される第２ｐウエル層６０と、を備える。第１ｐウエル層５３はｐ半導体基板５１に所定電位を与えるために表面層にコンタクト層７５を備える。
【００１５】
また、第２ｐウエル層６０の表面層に互いに離して選択的に拡散により形成される第１ｎオフセット層６６および第２ｎオフセット層６７と、この第２ｎオフセット層６７の表面層に拡散により形成されるｎドレイン層７２と、第１ｎオフセット層６６の表面層に拡散により形成されるｎソース層７３と、を備える。また、第１ｎオフセット層６７に接し、第２ｐウエル層６０と接続するｐベース層７１と、ｐベース層７１とｎソース層７３に接するｐコンタクト層７４と、を備える。
【００１６】
また、第２ｎオフセット層６７上、第２ｐウエル層６０上、ｎウエル層５２上、ｐ半導体基板５１上にＬＯＣＯＳ酸化膜（以下、ＬＯＣＯＳ５８と略す）が設けられている。
また、第１ｎオフセット層６６と第２ｎオフセット層６７に挟まれたｐウエル層６０上に厚膜ゲート酸化膜６９が設けられ、厚膜ゲート酸化膜６９上からＬＯＣＯＳ６８上に延在してゲート電極７０が設けられている。
【００１７】
また、ｎドレイン層７２と接続する図示しないドレイン電極と、ｎソース層７３およびｐコンタクト層７４と接続する図示しないソース電極と、を備える。
前記のゲート電極７０下に配置される第２ｐウエル層６０はバックゲート領域となる。
【００１８】
後述する図１１に示すように、ｎチャネルＭＯＳＦＥＴ５０１は、ＬＯＣＯＳ６８下や厚膜ゲート酸化膜６９下のｎウエル層５２上に形成された第２ｐウエル層６０の表面は局部的に低濃度となる。これは、パイロ（Ｐｙｒｏ）酸化工程時のボロン不純物のアウトディフュージョン（吸出し）効果があるためである。
【００１９】
しかし、ｎドレイン層７２下の第２ｐウエル層６０の表面は、ＬＯＣＯＳ６８が形成されないので、前記のアウトディフュージョン効果がない。そのため、ボロン濃度はＬＯＣＯＳ６８や厚膜ゲート酸化膜６９下に比べて高濃度となる。
【００２０】
図１１は、不純物濃度と深さの関係を示す図であり、同図（ａ）は第２ｐウエル層６０につい説明する図であり、同図（ｂ）は第２ｎオフセット層６７についてを説明する図である。
【００２１】
同図（ａ）において、ボロン濃度はＬＯＣＯＳ６８下の方がアウトデフュージョン（吸出し）によりｎドレイン層７２下より低下する。これは言い換えるとｎドレイン層７２下の領域６１のボロン濃度がＬＯＣＯＳ６８下の領域６２のボロン濃度より高くくなる。一方、ボロン不純物は表面のＬＯＣＯＳ６８に吸収されるため、ｎウエル層５２との接合箇所Ｑでは第２ｐウエル層６０のボロン濃度は両者で同じである。
【００２２】
そのため、同図（ｂ）に示すように、ｎチャネルＭＯＳＦＥＴ５０１のドレインドリフト領域として形成する第２ｎオフセット層６７はＬＯＣＯＳ６８下の方の厚さＴ１が厚く、ｎドレイン層７２下の方の厚さＴｏは薄くなる。その結果、従来構造では、ｎドレイン層７２下の第２ｎオフセット層６７の厚さＴｏは１μｍ未満と狭くなる。ドレインにＥＳＤサージが印加されると、第２ｐウエル層６０と第２ｎオフセット層６７の接合部から空乏化する。この空乏化の過程において、ｎドレイン層７２下の第２ｎオフセット層６７の厚Ｔｏさが１μｍ未満と小さいめ、低い逆方向電圧で空乏層８０が広がり、その空乏層８０がｎドレイン層７２まで到達して、局所的な電界集中を引き起こす（図１０の×印）。
【００２３】
その結果、ＥＳＤサージがドレインに印加されると、このｎドレイン層７２下で電界集中を起こし、例えば、１７００Ｖ程度の低いＥＳＤ印加電圧でジャンクション（接合）破壊に至る。
【００２４】
図１２は、従来のハイサイド構造のｎチャネルＭＯＳＦＥＴ５０１のドレインにＥＳＤサージが入力されたときのドレイン電圧とドレイン電流の関係を示す図である。この図は、アバランシェブレークダウン後のスナップバック波形の様子を示している。
【００２５】
図１０のｎチャネルＭＯＳＦＥＴ５０１においては、ｎドレイン層７２下の第２ｎオフセット層６７が浅いために、第２ｎオフセット層６７と第２ｐウエル層６０の接合部で電界が集中し、ブレークダウン電圧が低くなる。さらに、ｎドレイン層７２下の第２ｎオフセット層６７が完全空乏化するために、図１２に示すように、スナップバック後に負性抵抗になり局部的な電流集中に陥いる。そのため、ＥＳＤ耐量が低下する。
【００２６】
従来、パワーＩＣなどのドライバ素子として用いるＭＯＳＦＥＴのＥＳＤ耐量を向上させるためには、ＥＳＤサージがドレインに入力されたとき、ドレイン端の電界を緩和して局所的な電流集中を避けることが重要である。そのためには、下記の非特許文献１のように、ドレインに追加のバッファ層を導入して空乏層をｎドレイン層に達しないようにすることである。
【００２７】
その手段としては、アバランシェ後に負性抵抗になるのを抑制するアダプティブリサーフ（バッファ）構造の採用や特許文献１のように、ドレイン側にｐ+アノード層を追加してサイリスタ構造とするなどがある。
【００２８】
非特許文献１では、ＬＤＭＯＳのドレインに追加のバッファ層を導入して、逆バイアス時に空乏層がｎドレイン層に達しないようにすることで、バッファ層部分が抵抗成分として機能させる。
【００２９】
これにより、アバランシェ後に発生する局所的な電流集中をこの抵抗成分で抑制し、セル全体で均等に電流を流すことが出来るため、単位素子面積あたりのＥＳＤ耐量が向上する。
【００３０】
また、特許文献１では、ドレイン層のＬＯＣＯＳ酸化膜側の端部でアバランシェ降伏が起こり、これにより電子とホールが発生する。発生した電子はドレイン層に流れ込み、ホールはバックゲート層に流れ込む。そのとき、ｎドレイン層、ｐベース（バックゲート）層、ｎソース層による寄生バイポーラトランジスタがオン状態となる。この寄生バイポーラトランジスタがオン状態になることにより、ソース層とドレイン層間の電圧が低い電圧にクランプされＥＳＤサージ電圧を抑制する。
【００３１】
しかし、ドレイン層の端部において局所的な電流集中が起こると、この領域で熱暴走が生じる。そのため、十分なＥＳＤ耐量が得られず、ドレイン層がジャンクション破壊することがある。この破壊を防止するために、ドレイン側にｐ+アノード層を追加することで、寄生バイポーラがオンした後、ｐ+アノード層からホールが注入され、サイリスタ動作に移行して保持電圧を低くし、電流集中を抑制する。
【００３２】
しかし、非特許文献１および特許文献１では、ＬＤＭＯＳのＥＳＤ耐量の向上のために、ドレイン側にバッファ層を追加しなければならないことや、深いｐ+アノード層を追加する必要がある。そのために、専用マスクでのパターニング・イオン注入工程を伴い、プロセス工数が増加し、コストアップとなる。
【００３３】
また、前記の対策をトリプルウエル構造のハイサイド領域に適用しようとすると、ハイサイドの高電位層となるｎウエル層上にバックゲート領域となるウエル層とソース・ドレイン層となるｎオフセット層を形成してハイサイド側のｎチャネルＭＯＳＦＥＴを構成する必要がある。
【００３４】
しかし、アダプティブリサーフ（バッファ）層をドレイン側のｎオフセット層よりも深く形成すると、アダプティブリサーフ（バッファ）層と高電位のｎウエル層間のパンチスルー耐圧が低下する問題が発生する。
【００３５】
また、ドレイン側へのｐ+アノード層追加に関しては、ハイサイドｎウエル層上のｐウエル層とｎオフセット層上に配置したｐ+アノード層間で起こるパンチスルーや接合耐圧の低下を招くため適用が困難である。
【００３６】
いずれにしても、非特許文献１および特許文献１では、トリプルウエル構造のハイサイドロジックデバイスについて、ＥＳＤ耐量を改善することについての記載や示唆は見当たらない。
【００３７】
つぎに、特許文献２について説明する。この特許文献２では、イオン注入面積が大きく異なるマスクパターンを有するフォトマスクを用いる。高濃度ｐウェル領域となる領域にはフォトレジストのない開口部を、低濃度ｐウェル領域となる領域にはスリット状にフォトレジストの残った開口部を前記フォトマスクを用いて形成し、イオン注入することにより、工程短縮、チップのコスト低減を図ることが記載している。
【００３８】
しかし、この高濃度ｐウェル領域を形成するためのフォトレジスト開口部と低濃度ｐウェル領域を形成するためのフォトレジスト開口部は２つの領域に分かれて、それぞれ別のウェル領域として形成される。そのため、同一のｐウェル領域内の一部にスリット状のレジスト開口部は設けられていない。
【００３９】
また、特許文献３では、高耐圧半導体装置は、ｐ-型シリコン基板上に設けられ、かつｐ-ウエル領域に囲まれたｎ-型領域と、ドレイン電極と接続されるドレインｎ+領域と、を備える。ドレインｎ+領域と離れて設けられ、かつドレインｎ+領域を囲むｐベース領域と、ｐベース領域内に形成されたソースｎ+領域と、を備える。また、ｎ-型領域を貫通し、かつシリコン基板に達するｐ-領域が設けられている。ｎ-型領域は、ｐ-領域により２つに分離されている。一方のｎ-型領域は、ドレインｎ+領域を備えている。他方のｎ-型領域は、フローティング電位を有する。この高耐圧半導体装置において、スイッチング応答速度が速い高耐圧トランジスタ、および電力損失および誤動作を抑制した駆動回路とすることが記載されている。
【先行技術文献】
【特許文献】
【００４０】
【特許文献１】特開２００２−９４０６３号公報
【特許文献２】特開平１１−１１１８５５号公報
【特許文献３】特表２０１２−５１９３７１号公報
【非特許文献】
【００４１】
【非特許文献１】Ａ  Ｎｅｗ  Ａｄａｐｔｉｖｅ  Ｒｅｓｕｒｆ  Ｃｏｎｃｅｐｔ  ｆｏｒ  ２０Ｖ  ＬＤＭＯＳ  Ｗｉｔｈｏｕｔ  Ｂｒｅａｋｄｏｗｎ  Ｖｏｌｔａｇｅ  Ｄｅｇｒａｄａｔｉｏｎ  ａｔ  Ｈｉｇｈ  Ｃｕｒｒｅｎｔ，  ＩＳＰＳＤ，１９９８（Ｋｙｏｔｏ）  ｐｐ．６５−６８．
【発明の概要】
【発明が解決しようとする課題】
【００４２】
前記した従来技術において、ＭＯＳＦＥＴのＥＳＤ耐量を向上させることができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００４３】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、第１導電型の半導体基板上もしくは表面層に配置される第２導電型のウエル層と、前記第２導電型のウエル層の表面層に選択的に配置される第１導電型の第２ウエル層と、前記第１導電型の第２ウエル層の表面層に離して配置される第２導電型の第１オフセット層および第２導電型の第２オフセット層と、前記第２オフセット層の表面層に配置され、前記第２オフセット層より不純物濃度の高い第２導電型の高濃度層と、前記高濃度層を囲むように配置されるＬＯＣＯＳ酸化膜と、を備える半導体装置において、前記高濃度層の下の前記第２ウエル層の拡散深さが、前記ＬＯＣＯＳ酸化膜下の前記第２ウエル層の拡散深さより浅い構成とする。
【００４４】
また、特許請求の範囲の請求項２記載の発明によれば、第１導電型の半導体基板上に配置される第１導電型のウエル層および第２導電型のウエル層と、前記第２導電型のウエル層の表面層に選択的に配置される第１導電型の第２ウエル層と、を備え、前記第１導電型の第２ウエル層の表面層に離して配置される第２導電型の第１オフセット層および第２導電型の第２オフセット層と、前記第１オフセット層の表面層に配置される第２導電型のソース層と、前記第２オフセット層の表面層に配置される第２導電型のドレイン層と、前記ソース層に接して前記第２オフセット層とは反対側の前記第２ウエル層の表面層に配置される第１導電型の半導体層と、前記第１オフセット層と前記第２オフセット層に挟まれた前記第２ウエル層上にゲート絶縁膜を介して配置されるゲート電極と、前記ドレイン層を囲むように配置され、前記ゲート絶縁膜と接して配置されるＬＯＣＯＳ酸化膜と、を備える半導体装置において、前記第２ウエル層は、前記高濃度ドレイン層の下の底部が、前記ＬＯＣＯＳ酸化膜下の底部より浅い領域を備えた構成とする。
【００４５】
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記第２ウエル層と前記高濃度ドレイン層との間の前記第２オフセット層の厚さが、０．８μｍ以上であるとよい。
【００４６】
また、特許請求の範囲の請求項４に記載の発明によれば、第１導電型の半導体基板上に配置される第１導電型のウエル層および第２導電型のウエル層と、前記第２導電型のウエル層の表面層に選択的に配置される第１導電型の第２ウエル層と、を備える半導体装置の製造方法において、前記第１導電型の半導体基板上または表面層に前記第１導電型のウエル層および前記第２導電型のウエル層を形成する工程と、第１開口部と該第１開口部に囲まれた、または、前記第１開口部を分離するように形成された第２開口部を備えたフォトレジストマスクを用いて、第１導電型の不純物をイオン注入し、その後、ドライブ処理して前記第２開口部に対応する領域の深さが前記第１開口部に対応する領域の深さより浅い領域を備えた前記第２ウエル層を形成する工程と、該第２ウエル層の表面層に第２導電型の第１オフセット層を形成する工程と、第２導電型の第２オフセット層を前記第１オフセット層と離して前記第２ウエル層の深さが浅い領域上に形成する工程と、前記第２オフセット層上に第３開口部を備えたＬＯＣＯＳ酸化膜を形成する工程と、前記第１オフセット層と第２オフセット層に挟まれた前記第２ウエル層上および前記第２オフセット層上に前記ＬＯＣＯＳ酸化膜と接するようにゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第１オフセット層の表面層に第２導電型のソース層を形成する工程と、前記第２オフセット層の表面層に前記ＬＯＣＯＳ酸化膜をマスクとして第２導電型の不純物をイオン注入し、ドライブ処理して、第２導電型のドレイン層を形成する工程と、前記第１オフセット層表面から前記第２ウエル層に接する第１導電型の半導体層を形成する工程と、前記ソース層および前記半導体層に電気的に接続するソース電極と、前記ドレイン層に電気的に接続するドレイン電極とを形成する半導体装置の製造方法とする。
【００４７】
また、特許請求の範囲の請求項５に記載の発明によれば、請求項４に記載の発明において、前記不純物が、ボロンであるとよい。
また、特許請求の範囲の請求項６に記載の発明によれば、請求項４に記載の発明において、前記ドレイン層の下の前記第２ウエル層の不純物濃度を前記ＬＯＣＯＳ酸化膜の下の前記第２ウエル層の不純物濃度に近づけるように前記第２開口部の面積を調節するとよい
。
【００４８】
また、特許請求の範囲の請求項７に記載の発明によれば、請求項４に記載の発明において、前記第１オフセット層および前記第２オフセット層をリン不純物のイオン注入とドライブ処理により同時に形成するとよい。
【００４９】
また、特許請求の範囲の請求項８に記載の発明によれば、請求項４に記載の発明において、前記第１導電型のウエル層もしくは前記第２導電型のウエル層がエピタキシャル層で形成され、前記第２導電型のウエル層もしくは前記第１導電型のウエル層が拡散形成されるとよい。
【発明の効果】
【００５０】
この発明によれば、ＥＳＤ耐量を向上させることができる半導体装置およびその製造方法を提供することができる。
また、ＭＯＳＦＥＴのＥＳＤ耐量が向上するため、保護素子の追加や耐量確保のために無駄なＭＯＳサイズの増加などを行う必要がなく、チップサイズを小さくすることができる。
【００５１】
また、プロセス工数の増加を抑え、ＭＯＳＦＥＴのＥＳＤ耐量を向上させることができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００５２】
【図１】この発明の第１実施例に係る半導体装置１００のを説明する図であり、（ａ）は要部断面図、（ｂ）は（ａ）のＡ部拡大図、（ｃ）は第２ｎオフセット層内に広がる空乏層の図である。
【図２】図１（ｂ）のＹ１−Ｙ１、Ｙ２−Ｙ２における各層の不純物濃度と深さの関係を示す図であり、（ａ）は第２ｐウエル層１０の深さを説明する図、（ｂ）は第２ｎオフセット層１７の厚さＴを説明する図である。
【図３】半導体装置１００を構成するハイサイド構造のｎチャネルＭＯＳＦＥＴ１０１のドレインにＥＳＤサージが入力されたときのｎチャネルＭＯＳＦＥＴ１０１のドレイン電圧とドレイン電流の関係を示す図である
【図４】この発明の第２実施例に係る半導体装置１００の要部製造工程断面図である。
【図５】図４に続く、この発明の第２実施例に係る半導体装置１００の要部製造工程断面図である。
【図６】図５に続く、この発明の第２実施例に係る半導体装置１００の要部製造工程断面図である。
【図７】各層の不純物濃度と深さの関係を示す図であり（ａ）は第２ｐウエル層６０の場合の図であり、（ｂ）は第２ｎオフセット層６７の図である。
【図８】スリットマスク５の図であり、（ａ）は開口部５ａおよび非開口部５ｂともストライプ状のスリットマスク５の平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図、（ｃ）は非開口部５ｂが格子状で開口部５ａが四角形のスリットマスク５の平面図である。
【図９】ＥＳＤ耐量と非開口部５ｂの幅Ｗの関係を説明する図である。
【図１０】従来の半導体装置５００について説明する図であり、（ａ）は要部断面図、（ｂ）は（ａ）のＢ部拡大図であり、第２ｎオフセット層６７内の空乏層８０を示した図である。
【図１１】不純物濃度と深さの関係を示す図であり、（ａ）は第２ｐウエル層６０につい説明する図であり、（ｂ）は第２ｎオフセット層６７についてを説明する図である。
【図１２】従来のハイサイド構造のｎチャネルＭＯＳＦＥＴ５０１のドレインにＥＳＤサージが入力されたときのドレイン電圧とドレイン電流の関係を示す図である。
【図１３】高耐圧ＩＣにおける一般的なゲート駆動回路図である。
【図１４】図１３に示すハイサイド駆動回路８０３を構成するｎチャネルＭＯＳＦＥＴ１０１備えた半導体装置２００の例を示す図であり、同図（ａ）は、要部平面図、同図（ｂ）は同図（ａ）のＺ−Ｚ線における要部断面図である。
【発明を実施するための形態】
【００５３】
実施の形態を以下の実施例で説明する。
【実施例１】
【００５４】
図１は、この発明の第１実施例に係る半導体装置１００のを説明する図であり、同図（ａ）は要部断面図、同図（ｂ）は同図（ａ）のＡ部拡大図、同図（ｃ）は第２ｎオフセット層１７内に広がる空乏層を示す図である。この半導体装置１００はトリプルウエル構造（第１ｐウエル層２５、ｎウエル層２および第２ｐウエル層１０で構成される）のｎチャネルＭＯＳＦＥＴ１０１を有する。
【００５５】
この半導体装置１００を構成するｎチャネルＭＯＳＦＥＴ１０１は、ｐ半導体基板１の表面層に配置される図示しない第１ｐウェル層およびｎウエル層２と、このｎウエル層２の表面層に拡散形成される第２ｐウエル層１０と、を備える。ｎウエル層２の表面層には拡散により形成されるｎコンタクト層２７を備える。前記の第１ｐウエル層２５はｐ半導体基板１に電位を与えるための領域である。第１ｐウエル層２５の表面層には拡散により形成されるｐコンタクト層２６を備える。また、第１ｐウエル層２５はｎウエル層２の外周を囲むように形成しｎウエル層２を他の領域と分離する分離領域として形成することもできる。
【００５６】
第２ｐウエル層１０の表面層に選択的に互いに離して拡散により形成される第１ｎオフセット層１６および第２ｎオフセット層１７とを備える。この第２ｎオフセット層１７の表面層に拡散により形成されるｎドレイン層２２と、第１ｎオフセット層１６の表面層に拡散により形成されるｎソース層２３と、を備える。第１ｎオフセット層１６に接し、第２ｐウエル層１０と接する拡散により形成されるｐベース層２１と、ｐベース層２１とｎソース層２３に接する拡散により形成されるｐコンタクト層２４と、を備える。
【００５７】
第２ｎオフセット層１７上、第２ｐウエル層１０上、ｎウエル層２上、ｐ半導体基板１上にはＬＯＣＯＳ酸化膜（以下、ＬＯＣＯＳ１８と略す）が設けられている。
第１ｎオフセット層１６と第２ｎオフセット層１７に挟まれた第２ｐウエル層１０上には厚膜ゲート酸化膜１９が配置され、厚膜ゲート酸化膜１９上とＬＯＣＯＳ１８にはゲート電極２０が配置される。
【００５８】
また、ｐ半導体基板１の表面に層間絶縁膜２８を備え、ｎドレイン層２２に電気的に接続するドレイン電極２９−１、ｎソース層２３とｐコンタクト層２４に電気的に接続するソース電極２９−２、ｎコンタクト層２７に電気的に接続するコンタクト電極２９−３およびｐコンタクト層２６に電気的に接続するコンタクト電極２９−４を備えている前記のゲート電極２０下の第２ｐウエル層１０はバックゲート領域となる。
【００５９】
本発明の構造においては、第２ｐウエル層１０のｎドレイン層２２下の領域１１の不純物濃度を従来より低く形成しているため、図１（ｂ）に示す第２ｎオフセット層１７の厚さＴ（ｎドレイン層２２の底部からの深さ）を従来より広げることができる。その結果、図１（ｃ）に示すように、サージが印加されたときに、空乏層３０がｎドレイン層２２に到達しなくなり、この箇所での電界集中が防止されて、ＥＳＤ耐量を向上させることができる。
【００６０】
また、第２ｐウエル層１０のｎドレイン層２２下の領域１１の一部の拡散深さＤはＬＯＣＯＳ１８下の領域１２の拡散深さＥより浅くなるので、ｎドレイン層２２下で段差Ｃが形成される。
【００６１】
図２は、図１（ｂ）のＹ１−Ｙ１、Ｙ２−Ｙ２における各層の不純物濃度と深さの関係を示す図であり、同図（ａ）は第２ｐウエル層１０の深さを説明する図、同図（ｂ）は第２ｎオフセット層１７の厚さＴを説明する図である。
【００６２】
図２（ａ）において、製造方法で説明するマスク効果により、第２ｐウエル層１０のｎドレイン層２２下の領域１１の深さは第２ｐウエル層１０のＬＯＣＯＳ１８下の領域１２の深さより浅くなる。また、第２ｐウエル層１０のｎドレイン層２２下の領域１１の不純物濃度が第２ｐウエル層１０のＬＯＣＯＳ１８下の領域１２の不純物濃度に表面近傍で近づけることができる。
【００６３】
図２（ｂ）において、マスク効果により、領域１１の不純物濃度が低くなるため、ｎドレイン層２２下の第２ｎオフセット層１７の厚さＴを従来より厚くすることができる。具体的には第２ｎオフセット層１７の厚さＴを従来より０．２μｍ以上厚くすることができるので、第２ｎオフセット層１７の厚さＴを０．８μｍ以上にすることができる。
【００６４】
次に、半導体装置１００の適用例について説明する。
図１３は、高耐圧ＩＣにおける一般的なゲート駆動回路図である。高耐圧ＩＣ（ＨＶＩＣ）８０６は上側アームのＩＧＢＴ８０１の低電位側の主端子であるエミッタ電位（Ｖｓ）を基準とする電源Ｖｂにより動作するハイサイド駆動回路８０３を備えている。また、図示しない制御回路からハイサイド駆動回路８０３に信号を伝達するレベルシフタ８０４を備えている。さらに、図示しない制御回路からの信号を受けて下側アームのＩＧＢＴ８０２を駆動し、下側アームのＩＧＢＴ８０２の低電位側の主端子であるエミッタ電位（ＣＯＭ）を基準とする電源Ｖｃｃにより動作するローサイド駆動回路８０５を備えている。レベルシフタ８０４にはレベルシフト抵抗８０７が接続されており、このレベルシフト抵抗８０７に流す電流をレベルシフタ８０４で制御することにより、制御回路の信号をハイサイド駆動回路８０３に伝達する仕組みである。
【００６５】
レベルシフタ８０４での電力損失を小さくするため、セット（ＯＮ）用とリセット（ＯＦＦ）用の２つのレベルシフタ８０４を備えるのが普通である。
レベルシフタ８０４には通常、高耐圧ＭＯＳＦＥＴが用いられる。高耐圧ＩＣはＩＧＢＴ等のオン／オフに伴い発生する過電圧に耐える必要があるため、ＡＣ２００Ｖ用インバータの場合は６００Ｖ以上、ＡＣ４００Ｖ用インバータの場合には１２００Ｖ以上の耐圧が求められる。
【００６６】
ＣＯＭ端子には、通常グランド電位が接続され、Ｖｄｃは、ＣＯＭを基準とする１００Ｖ以上の高電圧電源であり、Ｖｂは、Ｖｓ（浮遊電位）を基準とする１５Ｖ〜３０Ｖ程度の低電圧電源である。また、Ｖｃｃは、ＣＯＭを基準とする１５Ｖ〜３０Ｖ程度の低電圧電源である。
【００６７】
図１３に示すハイサイド側のドライバ８０８、ＲＳ−ＦＦ８０９およびローサイド駆動回路８０５のドライバを構成する図示しないｎチャネルＭＯＳＦＥＴに本発明のｎチャネルＭＯＳＦＥＴ１０１を適用できる。また、ＭＯＳＦＥＴ８５１に本発明のｎチャネルＭＯＳＦＥＴ１０１を適用できる。ＭＯＳＦＥＴ８５１は、ＩＧＢＴ８０２のエミッタに接続されたシャント抵抗８５２の高電位側と接続される異常検出部により異常電流を検出した場合にゲートにオン信号が与えられ、外部の制御回路（図示せず）に異常信号を出力する。
【００６８】
図１４は、図１３に示すハイサイド駆動回路８０３を構成するｎチャネルＭＯＳＦＥＴ１０１備えた半導体装置２００の例を示す図であり、同図（ａ）は、要部平面図、同図（ｂ）は同図（ａ）のＺ−Ｚ線における要部断面図である。
【００６９】
半導体装置２００では、半導体装置１００では示していないｐチャネルＭＯＳＦＥＴ２０５を示している。また、ｎウエル層２を囲むように第１ｐウエル層２５が形成されている。さらに、図１で示した半導体装置１００と比べて、ｎウエル層２と第１ｐウエル層２５との間にｎウエル層２よりも不純物濃度の低いｎ-層２０１を形成し耐圧領域としている。ｎ-層２０１を形成せず、ｎウエル層２において、外周部に回路を形成せずに耐圧領域としてもよい。ｎチャネルＭＯＳＦＥＴ１０１は半導体装置１００と同じである。
【００７０】
図１３に示すハイサイド駆動回路８０３は、ｎウエル層２内に形成されている。
図１４に示すｎチャネルＭＯＳＦＥＴ１０１は、ｐチャネルＭＯＳＦＥＴ２０５と共にＣＭＯＳ回路を構成する。このＣＭＯＳ回路は、図１３のドライバ８０８を構成する。
【００７１】
ハイサイド駆動回路８０３を構成する半導体装置２００の場合、ｐ半導体基板１は第１ｐウエル層２５、ｐコンタクト層２６を介してグランドに電気的に接続する。ｎウエル層２はｎコンタクト層２７を介してＶｂに電気的に接続し、第２ｐウエル層１０はｐベース層２１、ｐコンタクト層２４を介してｎソース層２３と共にＶｓに電気的に接続する。ｎドレイン層２２は、ソースがＶｂに接続されたｐチャネルＭＯＳＦＥＴのドレイン接続されている。また、図１４に記載のようにドライバ８０８に形成されるｎチャネルＭＯＳＦＥＴ１０１の一部は、ｎドレイン層２２がＩＧＢＴ８０１のゲートに電気的に接続する。
【００７２】
図３は、ｎチャネルＭＯＳＦＥＴ１０１を図１４に記載のようなハイサイド駆動回路８０３を構成した場合において、ドレインにＥＳＤサージが入力されたときのｎチャネルＭＯＳＦＥＴ１０１のドレイン電圧とドレイン電流の関係を示す図である。この図は、アバランシェブレークダウン後のスナップバック波形の様子を従来(点線)と比較して示している。
【００７３】
図１に示すｎチャネルＭＯＳＦＥＴ１０１においては、ｎドレイン層２２下の第２ｎオフセット層１７の厚さＴが厚いために、第２ｎオフセット層１７と領域１１の接合部における電界が緩和され、ブレークダウン電圧が従来と比較して高くなる。さらに、図１（ｃ）に示すように、ｎドレイン層２２下の第２ｎオフセット層１７が完全空乏化（空乏層３０が全域に広がる）せずに抵抗成分として機能するために、スナップバック後に負性抵抗にならずに局部的な電流集中に陥らない。そのため、ＥＳＤ耐量が飛躍的に改善される。
【００７４】
このように、ＥＳＤサージがｎドレイン層２２に印加された際に、第２ｎオフセット層１７内の空乏層３０が低い電圧でｎドレイン層２２に到達することがなく、局所的な電界集中による熱破壊を防ぐことが出来る。
【実施例２】
【００７５】
図４〜図６は、この発明の第２実施例に係る半導体装置１００の製造方法であり、工程順に示した要部製造工程断面図である。ここでは半導体装置１００を構成するｎチャネルＭＯＳＦＥＴ１０１についてその製造方法を説明する。
【００７６】
図４（ａ）において、ｐ半導体基板１上にｎウエル層２と図示しない第１ｐウエル層２５をそれぞれ形成する。このｎウエル層２上に第２ｐウエル層１０をバックゲート領域として形成する。また、前記ｎウエル層２および第１ｐウエル層２５は共に拡散で形成される場合と、どちらか一方のウエルをエピタキシャル層で形成する場合がある。例えばｎウエル層２をエピタキシャル層で形成する場合は、ｐ半導体基板１上にｎ型のエピタキシャル層を形成した後、第１ｐウエル層２５をｎエピタキシャル層の表面からｐ半導体基板１に達する深さで拡散で形成する。第１ｐウエル層２５の平面形状を環状に形成しｐウエル層２５に囲まれた領域をｎウエル層２とする。
【００７７】
これらを形成する過程において、図示しないバッファ酸化膜上に、第２ｐウエル層１０を形成するフォトレジストマスク３を形成する。このフォトレジストマスク３は、ｎドレイン層２２を形成する予定箇所４にはスリット状の開口部５ａと非開口部５ｂを有するスリットマスク５を有している。このスリットマスク５を有するフォトレジストマスク３がボロン不純物６のイオン注入７を行う時のマスクとなる。従来のフォトレジストマスクでは開口部５ａのみ形成されスリット状の非開口部５ｂは形成されていない。このスリットマスク５を有するフォトレジストマスク３を被覆した後で、ボロン不純物６のイオン注入７を行うのは、第２ｎオフセット層１７の厚さＴを拡げるために、ｎドレイン層２２下の領域１１のボロン濃度を低下させることにある。その結果、ＬＯＣＯＳ酸化膜（以下、ＬＯＣＯＳ１８と略す）形成時にアウトデフュージョンで低下したＬＯＣＯＳ１８下の領域１２のボロン濃度にｎドレイン層２２下の領域１１のボロン濃度は近づくことになる。
【００７８】
続いて、このフォトレジストマスク３を用いて第２ｐウエル層１０を形成するために、ボロン不純物６のイオン注入７を行なう。図８はこのとき用いるフォトレジストマスク３のスリットマスク５の図であり、同図（ａ）は開口部５ａおよび非開口部５ｂともストライプ状のスリットマスク５の平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図、同図（ｃ）は非開口部５ｂが格子状で開口部５ａが四角形のスリットマスク５の平面図である。勿論、フォトレジストマスク３の平面形状はこれに限るものではない。但し、非開口部５ｂの幅Ｗはボロン不純物６の横方向拡散距離の２倍以下にする必要がある。なぜなら、２倍以上になると横方向拡散で広がったｐ拡散層同士が繋がらなくなり、ｎウエル層２が第２ｎオフセット層１７に接してこの箇所で耐圧が維持できなくなるためである。
【００７９】
つぎに、図４（ｂ）において、高温ドライブ処理によってｎウエル層２内にフォトレジストマスク３を介してイオン注入７されたボロン不純物６が横方向拡散に広がり、互いに繋がって第２ｐウエル層１０を形成する。しかし、ｎドレイン層２２が形成される予定箇所４ではスリットマスク５の影響でイオン注入されるボロン不純物６の濃度が低くなる。このために、高温ドライブ処理後に形成される第２ｐウエル層１０の不純物濃度はｎドレイン層２２が形成される予定箇所４の表面から底部までの領域１１ではその他の箇所９の表面から底部までの領域１２に比べて低くなる。また、領域１１の拡散深さＤも領域１２の拡散深さＥに比べて浅くなる。その不純物濃度と拡散深さの関係を図７（ａ）に示す。Ｙ２−Ｙ２における第２ｐウエル層１０の不純物濃度と拡散深さＤはスリットマスク５の非開口率（＝（非開口部５ｂの面積／（非開口部５ｂの面積＋開口部５ａの面積））×１００（％）：遮蔽率）を変えることで、可変できる。例えば、非開口率を０％（開口率１００％で従来の製造方法）から大きくしてゆくと、Ｙ２−Ｙ２線における第２ｐウエル層１０の不純物濃度が低下してゆき、拡散深さＤは浅くなってゆく。
【００８０】
つぎに、図４（ｃ）において、フォトレジストマスク１３を用いて、第２ｐウエル層１０上にソース側の第１ｎオフセット層１６とドレイン側の第２ｎオフセット層１７を離して形成するために、リン不純物１４のイオン注入１５を行う。
【００８１】
つぎに、図５（ｄ）において、高温ドライブ処理により第２ｐウエル層１０の表面層にソース側の第１ｎオフセット層１６とドレイン側の第２ｎオフセット層１７を形成する。第２ｎオフセット層１７が形成される側の第２ｐウエル層１０において、領域１２の不純物濃度に対して領域１１の不純物濃度が高いので、ｎドレイン層２２が形成される予定箇所４の第２ｎオフセット層１７の拡散深さＦはその他の箇所９の拡散深さＧに比べて浅くなる。その不純物濃度と深さの関係を図７（ｂ）に示す。
【００８２】
つぎに、図５（ｅ）において、ＬＯＣＯＳ１８をパイロ（Ｐｙｒｏ）酸化で形成し、このＬＯＣＯＳ１８に繋がる厚膜ゲート酸化膜１９とその上にポリシリコンでゲート電極２０を形成する。この工程において、第２ｐウエル層１０の不純物濃度は、図７（ｃ）に示すように、Ｙ１−Ｙ１においては、ＬＯＣＯＳ１８形成前の図７（ｃ）の点線Ｙ１−Ｙ１が、ＬＯＣＯＳ１８形成後は図７（ｃ）の実線Ｙ１−Ｙ１のように低下する。一方、ＬＯＣＯＳ１８が形成されないｎドレイン層２２が形成される予定箇所４のＹ２−Ｙ２における不純物濃度は低下しない（図７（ａ）のＹ２−Ｙ２と同じ）。その結果、スリットマスク５の非開口部５ｂを所定の大きくすることで、ＬＯＣＯＳ１８が形成されない箇所の領域１１のボロン濃度（図７（ｃ）のＹ２−Ｙ２）に、ＬＯＣＯＳ１８下の領域１２のボロン濃度（図７（ｃ）の実線Ｙ１−Ｙ１）を近づけることができる。この工程が終了した段階で、ＬＯＣＯＳ１８ありの箇所（図７（ｃ）のＹ１−Ｙ１）の第２ｎオフセット層１７の深さＩにＬＯＣＯＳなしの箇所（図のＹ２−Ｙ２）の第２ｎオフセット層１７の深さＨが近づく。
【００８３】
つぎに、図５（ｆ）において、ＬＯＣＯＳ１８と図示しないフォトレジストマスクを用いて第２ｐウエル層１０のコンタクト層となるｐベース層２１を形成する。
つぎに、図６（ｇ）において、ＬＯＣＯＳ１８および図示しないフォトレジストをマスクにして、第２ｎオフセット層１７の表面層にｎドレイン層２２、第１ｎオフセット層１６の表面層にｎソース層２３およびｎウエル層２の表面層にｎコンタクト層２７をそれぞれ砒素不純物のイオン注入工程とアニール処理工程により形成する。この段階で、ｎドレイン層２２の形成により、ｎドレイン層２２下の第２ｎオフセット層１７の厚さＴは薄くなる。しかし、後述するように、このｎドレイン層２２下の第２ｎオフセット層１７の厚さＴは、従来構造に比べれば厚くなる。また、ｐベース層２１に接続するｐコンタクト層２４および図示しない第１ｐウエル層２５の表面層に図示しないｐコンタクト層２６をＬＯＣＯＳ１８と図示しないフォトレジストマスクを用いて形成する。
【００８４】
前記したように、ＬＯＣＯＳ１８下の領域１２のボロン濃度にｎドレイン層２２下の領域１１のボロン濃度を近づけることで、ｎドレイン層２２下の第２ｎオフセット層１７の厚さＴを従来より厚くできる。その結果、ｎチャネルＭＯＳＦＥＴ１０１のドレインにＥＳＤサージが印加されたときに、前記したように、ｎドレイン層２２下で電界集中することがなくなり、アバランシェ後の局部発熱による破壊が抑制され、ＥＳＤ耐量を向上させることができる。
【００８５】
次に図６（ｈ）に記載のように、層間絶縁膜２８を形成後、ドレイン電極２９−１、ソース電極２９−２、コンタクト電極２９−３および図示しないコンタクト電極２９−４を形成する。これらの工程により、ｎチャネルＭＯＳＦＥＴが作りこまれる。
【００８６】
前記の工程で形成された各層の諸元について具体例で説明する。ｎチャネルＭＯＳＦＥＴ１０１のｎドレイン層２２下のドレインドリフト領域である第２ｎオフセット層１７の拡散深さＦ、ｎドレイン層２２の拡散深さＫとすると、第２ｎオフセット層１７の厚さＴはＦ−Ｋとなる。従来構造では、図１０（ｂ）に示すように、第２ｎオフセット層６７の拡散深さＦｏ、ｎドレイン層７２の拡散深さＫｏ、第２ｎオフセット層１７の厚さＴｏとすると、Ｆo＝１．０μｍ、Ｋo＝０．４μｍであるのでＴｏ＝０．６μｍと薄い。
【００８７】
本発明では、第２ｐウエル層１０をスリットマスク５を用いて、ボロン不純物をイオン注入して形成する。その後のドライブ工程で、ボロン不純物の横方向拡散によってスリット状の拡散層を繋げて第２ｐウエル層１０とする。そのため、領域１１のボロン濃度は低くなる。また、領域１１の拡散深さＤは領域１２の拡散深さＥに比べ浅い領域を備えている。ボロン濃度が低い領域１１を備えた第２ｐウエル層１０の表面層に第２ｎオフセット層１７を形成し、さらにｎドレイン層２２を形成することで、ｎドレイン層２２下の第２ｎオフセット層１７の厚さＴ(＝Ｆ−Ｋ)を０．８〜１．０μｍと、従来構造より厚く形成することができる。つまり、第２ｎオフセット層１７の厚さＴを従来構造(Ｔｏ＝０．６μｍ)に比べて０．２μｍ〜０．４μｍ厚くすることができる。その結果、前記したようにＥＳＤ耐量の向上を図ることができる。
【００８８】
また、前記したように、スリットマスク５の非開口率を大きくすると、このｎドレイン層２２下の第２ｎオフセット層１７の厚さＴを厚くすることができる。
しかし、非開口率を大きくし過ぎると、領域１１の不純物濃度がｎウエル層２の不純物濃度以下になる。つまり領域１１がｎ転してｎウエル層２と第２ｎオフセット層１７が繋がり、ＥＳＤ耐量を著しく低下させる。そのため、非開口部率は５０％程度にするのが望ましい。
【００８９】
また、非開口部５ｂの幅（非開口部幅Ｗ）を広げてゆくと、ボロン不純物の横方向拡散で形成される拡散層同士の重複箇所が狭くなる。そうすると、この重複箇所での第２ｐウエル層１０のボロン濃度が低下し過ぎて、その後に形成される第２ｎオフセット層１７がｎウエル層２と繋がり、良好な第２ｎオフセット層１７が形成されなくなる。その結果、ＥＳＤ耐量が著しく低下する。
【００９０】
つぎに、スリットマスク５の非開口部幅Ｗについて説明する。領域１１の拡散深さＤを４．０μｍとすると、横方向拡散が拡散深さのおよそ８割程度拡散するため、３．２μｍ横方向に拡散する。そのため、熱処理による横方向拡散で拡散層が繋がるには、最低でも３．２μｍ×２＝６．４μｍ以下の非開口部幅Ｗに設定する必要がある。
【００９１】
前記のことから、Ｗ≦Ｄ×０．８×２とする必要がある。
図９は、ＥＳＤ耐量とスリットマスク５の非開口部幅Ｗの関係を説明する図である。横軸は非開口部幅Ｗ（任意スケール）で、縦軸は従来構造を基準にしたＥＳＤ耐量である。従って、縦軸の値は従来構造のＥＳＤ耐量を１としたときの値である。
【００９２】
前記したように、スリットマスク５は、例えば、図８（ａ）のような場合はスリット状（ストライプ状）の開口部５ａとこの開口部５ａに挟まれた非開口部５ｂを有する。非開口部幅Ｗがゼロの場合はスリット状の開口部５ａがなくなり、ｎドレイン層２２が形成される予定箇所４を被覆するスリットマスク５が全域で開口している。非開口部幅Ｗを増加させると、領域１１の不純物濃度が低下する。そのため、第２ｎオフセット層１７の幅Ｔが広がる。その結果、ＥＳＤ耐量は増加する。しかし、非開口部幅Ｗが広くなり過ぎると、ドライブ工程で拡散層が重複箇所が少なくなり、ＥＳＤ耐量は低下する。さらに広がると、重複箇所がなくなり、領域１１は分割されるようになり、耐圧確保が困難になり、ＥＳＤ耐量は著しく低下する。
【００９３】
上記のことから、図９で示すように、非開口部幅Ｗに対してＥＳＤ耐量はピーク値を持つようになる。その結果、従来のＥＳＤ耐量より大きくなるように非開口部幅Ｗの範囲を設定する必要がある。また、最適な非開口部幅Ｗとすることで、従来構造のＥＳＤ耐量より本発明の構造は１．５倍程度までＥＳＤ耐量を向上させることができる。従って、本発明においては、非開口部幅Ｗの範囲を従来構造のＥＳＤ耐量より大きくなる範囲とする。
【００９４】
本発明により、ハイサイドｎチャネルＭＯＳＦＥＴ１０１のドレイン側のｎドレイン層２２下の第２ｎオフセット層１７を十分厚く形成できるため、ドレインにＥＳＤサージが印加されても、低い電圧で空乏層３０がｎドレイン層２２に到達することがなく、第２ｎオフセット層１７は抵抗成分として機能する。そのため、アバランシェ後に局所的な電流集中が発生しにくくなる。これは、ｎチャネルＭＯＳＦＥＴ１０１は多数のＭＯＳＦＥＴセルで構成されており、このＭＯＳＦＥＴセルの各ドレイン側の接合部（第２ｐウエル層１０と第２ｎオフセット層１７の接合）で抵抗成分により、均等にアバランシェ電流を流すことができるからである。さらに、この抵抗成分は負性抵抗にならないために、局部的な発熱が抑えられるからである。
【００９５】
本発明では、従来のフォトレジストマスクをスリットマスク５を有するフォトレジストマスク３に変更し、各プロセスは従来と変わらないため、プロセス工数の増加はない。
また、このスリットマスク５の非開口部幅Ｗを調整することで、ｎチャネルＭＯＳＦＥＴのＥＳＤ耐量を１．５倍程度にまで向上させｎチャネルＭＯＳＦＥＴ１０１のＥＳＤ耐量が向上するので、保護素子の追加や耐量確保のために活性領域（主電流が流れる領域）の増加などを行う必要がない。そのため、チップサイズを小さくすることができる。
【００９６】
前記のことを纏めると、この発明は、局所的な電界集中による熱破壊を防止し、プロセス工数の増加を抑え、ｎチャネルＭＯＳＦＥＴ１０１のＥＳＤ耐量を向上させることができて、チップサイズを小さくできる半導体装置およびその製造方法を提供することができる。また、本発明は、前記した半導体装置１００（例えば、高耐圧ＩＣ）を構成するｎチャネルＭＯＳＦＥＴ１０１以外にも、グランド電位基準で使用せず、ハイサイド電位基準で使用する半導体素子（デバイス）にも適用できる。
【符号の説明】
【００９７】
１    ｐ半導体基板
２    ｎウエル層
３    フォトレジストマスク
４    予定箇所
５    スリットマスク
５ａ  開口部
５ｂ  非開口部
６    ボロン不純物
７    イオン注入
９    その他の箇所
１０    第２ｐウエル層
１１    領域
１２    領域
１３    フォトレジストマスク
１４    リン不純物
１５    イオン注入
１６    第１ｎオフセット層
１７    第２ｎオフセット層
１８    ＬＯＣＯＳ
１９    厚膜ゲート酸化膜
２０    ゲート電極
２１    ｐベース層
２２    ｎドレイン層
２３    ｎソース層
２４、２６  ｐコンタクト層
２５    第１ｐウエル層
２７    ｎコンタクト層
２８    層間絶縁膜
２９−１    ドレイン電極
２９−２    ソース電極
２９−３、２９−４    コンタクト電極
３０    空乏層
１００、２００    半導体装置
１０１    ｎチャネルＭＯＳＦＥＴ
２０１    ｎ-層
２０５    ｐチャネルＭＯＳＦＥＴ
Ｔ    ｎドレイン層２２下の第２ｎオフセット層１７の厚さ
Ｃ    段差
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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