(57)【要約】【課題】簡単な工程によって形成できる垂直型半導体素子のパッド構造物及びパッド構造物を含む配線構造物を提供する。【解決手段】本発明の垂直型半導体素子のパッド構造物は、端部の上部面に第１パッド領域を含み、端部が第１位置まで延びるライン形状を有する第１導電ラインと、第１導電ラインと離隔して第１導電ライン上に備わり、端部の上部面に第２パッド領域を含み、端部が第１位置まで延びるライン形状を有し、第１パッド領域が露出するように第１パッド領域と垂直方向に対向する部位に窪み部を有する第２導電ラインと、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
端部の上部面に第１パッド領域を含み、端部が第１位置まで延びるライン形状を有する第１導電ラインと、
前記第１導電ラインと離隔して前記第１導電ライン上に備わり、端部の上部面に第２パッド領域を含み、端部が前記第１位置まで延びるライン形状を有し、前記第１パッド領域が露出するように前記第１パッド領域と垂直方向に対向する部位に窪み部を有する第２導電ラインと、を備えることを特徴とする垂直型半導体素子のパッド構造物。
【請求項２】
前記第１及び第２導電ラインは１階段層を形成し、垂直である第１方向に複数の該階段層が積層されることを特徴とする請求項１に記載の垂直型半導体素子のパッド構造物。
【請求項３】
前記階段層が積層された構造物において、上部の階段層が下部の階段層より端部の長さがさらに短い形態の階段形状を有することを特徴とする請求項２に記載の垂直型半導体素子のパッド構造物。  
【請求項４】
前記第２導電ラインに含まれる窪み部は、端部の角部を除去して開いた形状、またはホール形状を有することを特徴とする請求項１に記載の垂直型半導体素子のパッド構造物。  
【請求項５】
互いに離隔して垂直方向である第１方向に順次に積層され、水平方向である第２方向に延びるライン形状を有する第１ワードライン及び第２ワードラインを含み、該第２ワードラインが端部の部位に前記第１ワードラインの上部面の少なくとも一部を露出させる窪み部を含む第１の階段層と、
前記第１の階段層上に備わり、前記第２方向に延びるライン形状を有する第３ワードライン及び第４ワードラインを含み、該第４ワードラインが端部の部位に前記第３ワードラインの上部面の少なくとも一部を露出させる窪み部を含み、前記第１の階段層より短い端部の長さを有する第２の階段層と、
前記窪み部を通じて露出した第１ワードライン上部面に接触する第１コンタクトプラグと、
前記第２ワードラインの上部面に接触する第２コンタクトプラグと、
前記窪み部を通じて露出した第３ワードライン上部面に接触する第３コンタクトプラグと、
前記第４ワードラインの上部面に接触する第４コンタクトプラグと、を備えることを特徴とする垂直型半導体素子の配線構造物。
【請求項６】
前記第２の階段層上に、前記第１方向に複数の階段層が垂直に積層され、上部の階段層が下部の階段層より端部の長さがさらに短い形態の階段形状を有する第３〜第ｎ階段層をさらに含むことを特徴とする請求項５に記載の垂直型半導体素子の配線構造物。
【請求項７】
前記第１及び第２の階段層がそれぞれ積層された複数個の階段形状の構造物をさらに含み、
前記複数個の構造物は、前記ワードラインの延長方向と直交する第３方向に互いに平行するように配置されることを特徴とする請求項５に記載の垂直型半導体素子の配線構造物。
【請求項８】
前記第１及び第２コンタクトプラグは、前記第１の階段層上でジグザグ状に配置され、
前記第３及び第４コンタクトプラグは、前記第２の階段層上でジグザグ状に配置されることを特徴とする請求項５に記載の垂直型半導体素子の配線構造物。
【請求項９】
前記第１及び第２コンタクトプラグは、前記第１の階段層上で一列に配置され、
前記第３及び第４コンタクトプラグは、前記第２の階段層上で一列に配置されることを特徴とする請求項５に記載の垂直型半導体素子の配線構造物。
【請求項１０】
前記第１〜第４コンタクトプラグにそれぞれ電気的に接続される第１〜第４配線ラインをさらに含むことを特徴とする請求項５に記載の垂直型半導体素子の配線構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、垂直型半導体素子のパッド構造物及び配線構造物に関し、より詳細には、垂直型不揮発性メモリ素子の階段型パッド構造物及びそれを含む配線構造物に関する。
【背景技術】
【０００２】
最近、半導体素子の高集積化のために３次元に垂直配列されるメモリセルを具備する垂直型半導体素子が提案されている。垂直型半導体素子は、各メモリセルが垂直方向に積層された構造を有するため、垂直方向に積層された各セルに電気信号を印加しなければならない。従って、セルに電気信号を印加するためのパッド構造及び配線構造は非常に複雑である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１１／０２８４９４６号明細書
【特許文献２】米国特許出願公開第２０１０／００２０６０８号明細書
【特許文献３】米国特許出願公開第２０１０／００５２０４２号明細書
【特許文献４】米国特許出願公開第２０１０／０１５５８２６号明細書
【特許文献５】米国特許出願公開第２０１０／０３２３５０５号明細書
【特許文献６】特開２０１１−２２２９９４号公報
【特許文献７】特開２００９−１７０６６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、簡単な工程によって形成できる垂直型半導体素子のパッド構造物を提供することにある。
【０００５】
また、本発明の目的は、上記パッド構造物を含む配線構造物を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様による垂直半導体素子のパッド構造物は、端部の上部面に第１パッド領域を含み、端部が第１位置まで延びるライン形状を有する第１導電ラインと、前記第１導電ラインと離隔して前記第１導電ライン上に備わり、端部の上部面に第２パッド領域を含み、端部が前記第１位置まで延びるライン形状を有し、前記第１パッド領域が露出するように前記第１パッド領域と垂直方向に対向する部位に窪み部を有する第２導電ラインと、を備える。
【０００７】
前記第１及び第２導電ラインは、１階段層を形成し、垂直である第１方向に複数の該階段層が積層される形状を有し得る。
前記階段層が積層された構造物において、上部の階段層が下部の階段層より端部の長さがさらに短い形態の階段形状を有し得る。
前記第２導電ラインに含まれる窪み部は、端部の角部を除去して開いた形状、またはホール形状を有し得る。
【０００８】
上記目的を達成するためになされた本発明の一態様による垂直半導体素子の配線構造物は、互いに離隔して垂直方向である第１方向に順次に積層され、水平方向である第２方向に延びるライン形状を有する第１ワードライン及び第２ワードラインを含み、該第２ワードラインが端部の部位に前記第１ワードラインの上部面の少なくとも一部を露出させる窪み部を含む第１の階段層と、前記第１の階段層上に備わり、前記第２方向に延びるライン形状を有する第３ワードライン及び第４ワードラインを含み、該第４ワードラインが端部の部位に前記第３ワードラインの上部面の少なくとも一部を露出させる窪み部を含み、前記第１の階段層より短い端部の長さを有する第２の階段層と、前記窪み部を通じて露出した第１ワードライン上部面に接触する第１コンタクトプラグと、前記第２ワードラインの上部面に接触する第２コンタクトプラグと、前記窪み部を通じて露出した第３ワードライン上部面に接触する第３コンタクトプラグと、前記第４ワードラインの上部面に接触する第４コンタクトプラグと、を備える。
【０００９】
前記垂直半導体素子の配線構造物は、前記第２の階段層上に、前記第１方向に複数の階断層が垂直に積層され、上部の階段層が下部の階段層より端部の長さがさらに短い形態の階段形状を有する第３〜第ｎ階段層をさらに含むことができる。
前記垂直半導体素子の配線構造物は、前記第１及び第２の階段層がそれぞれ積層された複数個の階段形状の構造物を更に含むことができ、前記複数個の構造物は、前記ワードラインの延長方向と直交する第３方向に互いに平行するように配置され得る。
前記第１及び第２コンタクトプラグは、前記第１の階段層上でジグザグ状に配置され、前記第３及び第４コンタクトプラグは、前記第２の階段層上でジグザグ状に配置され得る。
前記第１及び第２コンタクトプラグは、前記第１の階段層上で一列に配置され、前記第３及び第４コンタクトプラグは、前記第２の階段層上で一列に配置され得る。
前記垂直半導体素子の配線構造物は、前記第１〜第４コンタクトプラグにそれぞれ電気的に接続される第１〜第４配線ラインをさらに含むことができる。
【００１０】
前記垂直半導体素子の配線構造物は、前記第１及び第２コンタクトプラグの両側にそれぞれ延びる第１及び第２配線ラインを備え、前記第１配線ラインと第１コンタクトプラグとを接続する第１パッドパターンを備え、前記第２配線ラインと第２コンタクトプラグとを接続する第２パッドパターンを備え、前記第３及び第４コンタクトプラグの両側にそれぞれ延びる第３及び第４配線ラインを備え、前記第３配線ラインと第３コンタクトプラグを接続する第３パッドパターンを備え、前記第４配線ラインと第４コンタクトプラグとを接続する第４パッドパターンを備えることができる。
、前記第２及び第４ワードラインに含まれる窪み部は、端部の角部を除去して開いた形状、またはホール形状を有し得る。
【００１１】
上記目的を達成するためになされた本発明の他の態様による垂直半導体素子の配線構造物は、ｎ層によって互いに離隔して垂直方向である第１方向に順次に積層され、水平方向である第２方向にそれぞれ延びる第１〜第ｎ層ワードラインを含み、第２〜第ｎ層ワードラインには下部に位置するワードラインの端部の一部を露出させる窪み部を含む第１の階段層と、前記第１の階段層上に備わり、前記下部から上部に行くにつれて端部の長さが短くなる階段形状を有し、ｍ層によって順次に垂直に積層されて前記第２方向に延びる第１〜第ｍワードラインを含み、第２〜第ｍ層ワードラインには下部に位置するワードラインの端部の一部を露出させる窪み部を含む第２の階段層と、前記窪み部を通じて露出したワードラインの上部面にそれぞれ接触する第１コンタクトプラグと、前記各段階層内の最上部ワードラインの上部面にそれぞれ接触する第２コンタクトプラグと、を備える。
【００１２】
前記垂直半導体素子の配線構造物は、前記第１及び第２の階段層を含む階段層がそれぞれ積層された複数個の階段形状の構造物をさらに含むことができ、前記複数個の構造物は、前記ワードラインの延長方向と直交する第３方向に互いに平行するように配置され得る。
前記垂直半導体素子の配線構造物は、同じ層に形成されるワードラインに接続される第１コンタクトプラグ及び第２コンタクトプラグをそれぞれ電気的に接続する配線ラインをさらに含むことができる。
【発明の効果】
【００１３】
本発明によれば、垂直型半導体素子のパッド構造物を、簡単な工程を通じて形成できる。また、本発明による配線構造物は簡単な構造を有する。従って、配線構造物を形成するための工程費用を削減することができる。  
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【図２】本発明の他の実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【図３】本発明の他の実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【図４】本発明の更に他の実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【図５】本発明の一実施形態による垂直型半導体素子の配線構造物を説明するための斜視図である。
【図６】本発明の一実施形態による垂直型半導体素子の配線構造物を説明するための平面図である。
【図７】図６をＡ−Ａ’に沿って切断した断面図ある。
【図８】図６をＢ−Ｂ’に沿って切断した断面図である。
【図９】本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための斜視図である。
【図１０】本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための平面図である。
【図１１】図１０をＡ−Ａ’に沿って切断した断面図である。
【図１２】図１０をＢ−Ｂ’に沿って切断した断面図である。
【図１３】本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための平面図である。
【図１４】図１３をＩ−Ｉ’に沿って切断した断面図である。
【図１５】図１３をＩＩ−ＩＩ’に沿って切断した断面図である。
【図１６】本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための平面図である。
【図１７】図１６をＩ−Ｉ’に沿って切断した断面図である。
【図１８】図１６をＩＩ−ＩＩ’に沿って切断した断面図である。
【図１９】図１に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図２０】図１に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図２１】図１に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図２２】図１に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図２３】図１に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図２４】図１に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図２５】図１に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図２６】図１に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図２７】図１に示した垂直型半導体素子の階段型パッド構造物の他の形成方法を説明するための斜視図である。
【図２８】図１に示した垂直型半導体素子の階段型パッド構造物の他の形成方法を説明するための斜視図である。
【図２９】本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【図３０】図２９に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図３１】図２９に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【図３２】図２９に示した垂直型半導体素子の階段型パッド構造物の他の形成方法を説明するための斜視図である。
【図３３】図２９に示した垂直型半導体素子の階段型パッド構造物の他の形成方法を説明するための斜視図である。
【図３４】図５〜図８に示した配線構造物の形成方法を説明するための斜視図である。
【図３５】図５〜図８に示した配線構造物の形成方法を説明するための斜視図である。
【図３６】本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図である。
【図３７】図３６に示した階段型パッド構造物の斜視図である。
【図３８】本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【図３９】本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図である。
【図４０】図３９に示した階段型パッド構造物の斜視図である。
【図４１】本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【図４２】本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図である。
【図４３】本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図である。
【図４４】本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【図４５】本発明の一実施形態による情報処理システムを図示したブロックダイアグラムである。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態の具体例を、図面を参照ながら、詳細に説明する。
【００１６】
本発明の各図面において、構造物のサイズは、本発明の説明の都合上、実際より拡大して図示している。
【００１７】
本明細書において、多様な構成要素を説明するために、第１、第２等の用語を使用しているが、構成要素はこれらの用語によって限定されない。これらの用語は、１つの構成要素を他の構成要素と区別する目的で使用する。
【００１８】
本明細書で使用する用語は、単に特定の実施形態を説明するために使用するものであって、本発明を限定しようとする意図で使用していない。本明細書において、単数の表現は、文脈上明白に単数であると特定していない限り、複数の表現を含む。本明細書において、「含む」または「有する」等の用語は、明細書に記載された特徴、数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものが存在するということを意味する。したがって、１つまたはそれ以上の他の特徴や数字、段階、動作、構成要素、部品、またはこれらを組み合わせたものの存在または付加の可能性を予め排除しない。
【００１９】
本明細書において、各層（膜）、領域、電極、パターン、または構造物が、他の対象物である基板、各層（膜）、領域、電極、またはパターンの「上に」、「上部に」、または「下部」に形成されると表現する場合がある。この場合、各層（膜）、領域、電極、パターン、または構造物が、直接に他の基板、各層（膜）、領域、またはパターンの上に形成されるかまたは下に位置するということを意味するものだけではない。即ち、他の層（膜）、他の領域、他の電極、他のパターン、または他の構造物が、他の対象物や基板などの上に追加的に形成することも意味する。
【００２０】
本明細書に開示する各実施形態およびその変形例に関する特定の構造的ないし機能的説明は、単に各実施形態およびその変形例を説明するための目的で例示したものである。本発明の実施形態は多様な形態で実施可能であり、本明細書で説明した実施形態に限定されない。即ち、本発明は多様に変更でき、種々な実施形態を有することができる。図面で例示した特定の実施形態は、本発明の本質を理解するために、本明細書で詳細に説明したものである。したがって、本発明の保護範囲は、これらの特定の開示形態に限定されず、本発明の技術的思想及び特許請求の範囲に含まれる全ての変更、均等物ないし代替物を含むと理解すべきである。
【００２１】
図１は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【００２２】
以下において、基板上面に対して垂直な方向を第１方向、基板上面に平行して互いに直交する２つの方向をそれぞれ第２及び第３方向として定義する。第２方向はワードラインの延長方向である。また、図面上において矢印で表示した方向及びその反対方向は全て同じ方向と見なす。上述した方向の定義は、以後の全ての図面において同じである。
【００２３】
図１には、ワードラインの部分を明確に示すために、基板、第１絶縁膜などを示していない。後述する図２６には、図１で省略した基板及び第１絶縁膜を示している。
【００２４】
図１及び図２６を参照すると、メモリセルが形成されるセル形成領域Ａとこれらのセルを接続するための配線が形成される配線形成領域Ｂを含む基板（図示せず）が設けられる。配線形成領域Ｂは、セル形成領域Ａの両側の端部の部位に位置する。
【００２５】
セル形成領域の基板上には第１方向に沿って延びる柱状構造物１２０を備える。柱状構造物１２０の底面は基板表面に接触する形状を有する。図示していないが、柱状構造物１２０の側壁を囲むように順次に積層されたトンネル絶縁膜パターン、第１電荷保存膜パターン、及び第１ブロッキング膜パターンが含まれる。
【００２６】
柱状構造物１２０は、内部が充填されたシリンダ型のチャネルパターン、またはその内部が空いた中空シリンダ型（例えば、マカロニ型）のチャネルパターンを含む。チャネルパターンがマカロニ型の場合、チャネルパターンの内部は絶縁物質で満たされる。また、柱状構造物と基板表面が直接接触する下部部位は内部が充填されたシリンダ型のチャネルパターンを有し、残りの上部部位は内部が空いた中空シリンダ型のチャネルパターンを有してもよい。柱状構造物１２０は、チャネルパターンを含み、多様な形態で設計され得る。従って、柱状構造物１２０は上述した構造に限定されない。
【００２７】
基板１００上にはパッド絶縁膜１０２を備える。パッド絶縁膜１０２上には第１方向に互いに離隔するように配置されたワードライン１３０ａ、１３０ｂを備える。ワードライン１３０ａとワードライン１３０ｂとの間には第１絶縁膜１０６が挿入される。即ち、ワードライン１３０ａ、１３０ｂ、及び第１絶縁膜１０６が繰り返し積層された形状を有する。ワードライン１３０ａとワードライン１３０ｂとは第１絶縁膜１０６によって第１方向に互いに絶縁される。
【００２８】
ワードライン１３０ａ、１３０ｂは、柱状構造物１２０を囲んで第２方向に延びる。即ち、柱状構造物１２０はワードライン１３０ａ、１３０ｂを貫通する形状を有する。例えば、ワードライン１３０ａ、１３０ｂは柱状構造物のブロッキング膜パターン上に形成される。また、ワードライン１３０ａ、１３０ｂは第２方向にセル形成領域Ａ及び配線形成領域Ｂまで延びた形状を有する。ワードライン１３０ａ、１３０ｂは導電物質を含む。一例として、ワードライン１３０ａ、１３０ｂは金属物質、導電性半導体物質、金属窒化物などを含む。
【００２９】
第１方向に、ワードライン１３０ａ、１３０ｂ、及び第１絶縁膜１０６が繰り返し積層された構造をワードライン構造物と称する。ワードライン構造物は第３方向に互いに平行するように繰り返して配置される。
【００３０】
セル形成領域Ａのワードライン１３０ａ、１３０ｂは、各セルのコントロールゲートまたは選択トランジスタのゲートとして提供される。
【００３１】
上記構造を有する垂直型半導体素子は、ＮＡＮＤフラッシュメモリ素子であってもよい。柱状構造物の最下部及び最上部のトランジスタは選択トランジスタとして提供される。また、選択トランジスタの間にセルトランジスタが接続された構造を有する。
【００３２】
配線形成領域Ｂのワードライン１３０ａ、１３０ｂは、配線を形成するためのパッド領域として提供される。以下において、配線形成領域に位置するワードラインの端部の部位をパッド構造物１２６と称する。
【００３３】
パッド構造物１２６は階段形状を有する。即ち、パッド構造物１２６は複数の階段層１３２を含む。パッド構造物１２６は上部から下部に行くにつれて第２方向にさらに長く延びた形状を有する。パッド構造物１２６は下部が上部に比べて側方にさらに突出する。
【００３４】
パッド構造物１２６において、１つの同一階段層１３２には少なくとも２つのワードラインが垂直方向に積層される。即ち、１層の階段層１３２には少なくとも２つのワードライン１３０ａ、１３０ｂ、及びワードライン１３０ａとワードライン１３０ｂとの間に位置する２つの第１絶縁膜１０６を含む。本実施形態の場合、１層の階段層１３２には２つのワードライン１３０ａ、１３０ｂが積層される。以下、１層の階段層１３２で下部に位置するワードラインを第１ワードライン１３０ａ、上部に位置するワードラインを第２ワードライン１３０ｂ、として説明する。このように、１層の階段層１３２に２つのワードライン１３０ａ、１３０ｂが積層されるため、図示するように、８つのワードラインが積層される場合、４層の階段層１３２を具備する。
【００３５】
また、１層の階段層１３２に位置するワードライン１３０ａ、１３０ｂは上部面から見て、各ワードラインの上部面の少なくとも一部が互いに重ならない。従って、１層の階段層１３２に含まれる第１及び第２ワードライン１３０ａ、１３０ｂの端部はその形状がそれぞれ異なる。
【００３６】
本実施形態の場合、第２ワードライン１３０ｂは、端部の一部分をエッチングして形成した窪み部１３６を含み、エッチングしていない部位が側方に突出した形状を有する。窪み部１３６は、側壁の一部が開いた形状を有する。以下において、上記のような形状の窪み部１３６を開放窪み部と称する。
【００３７】
即ち、第２ワードライン１３０ｂは、第３方向に沿って、前方部分に窪み部１３６を含み、後方部分が側方に突出した形状を有する。窪み部１３６は２つの角が開いた形状を有する。従って、１つの第２ワードラインは１つの突出した部位を有する。
【００３８】
一方、第１ワードライン１３０ａは、上述した窪み部を具備せずに第２ワードラインの突出した部位まで延びた形状を有する。従って、第２ワードラインの窪み部１３６を通じて、第１ワードライン１３０ａの上部面の一部分は第２ワードライン１３０ｂによって遮られない。この時、第１ワードライン１３０ａの上部には第１絶縁膜１０６が残る。
【００３９】
第２ワードライン１３０ｂの突出した部位は、第２パッド領域１３４ｂとして提供される。また、第１ワードライン１３０ａにおいて、窪み部１３６によって露出した部位は第１パッド領域１３４ａとして提供される。第１及び第２パッド領域１３４ａ、１３４ｂは、後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
【００４０】
ワードライン構造物の端部の部位は、上述した階段型パッド構造物１２６の形状を有する。即ち、第３方向に平行して配置される各ワードライン構造物は全て同じ形状を有する。従って、第３方向に並んで配置される各ワードライン構造物は同じ形状の階段型パッド構造物１２６を有する。
【００４１】
図示していないが、階段型パッド構造物１２６は上部層間絶縁膜によって覆われる。
【００４２】
図１では、階段型パッド構造物が片方の端部の部位にだけ配置されている。しかし、これとは異なる他の実施形態として、階段型パッド構造物を反対側の端部の部位にも同じ形態を有して配置してもよい。即ち、第２方向に沿って両側に階段型パッド構造物が配置される。
【００４３】
図２は、本発明の他の実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【００４４】
図２に示す階段型パッド構造物は、パッド領域のワードライン形状を除いて図１に示した階段型パッド構造物と同一である。従って、図１を参照した説明と重複する説明は省略する。図２では１つの階段型パッド構造物だけを示しているが、図示したものと同じパッド構造物が第３方向に並んで配置される。
【００４５】
図２を参照すると、階段型パッド構造物において、１層の階段層１３２には少なくとも２つのワードライン１３０ａ、１３０ｂが第１方向に積層さる。本実施形態の場合、１層の階段層１３２には２つのワードライン１３０ａ、１３０ｂが積層される。
【００４６】
１層の階段層１３２において、上部に位置する第２ワードライン１３０ｂは端部の一部分がエッチングされて形成された開放窪み部１３６ａを含み、エッチングされていない部位が側方に突出した形状を有する。第２ワードライン１３０ｂにおいて、第３方向に沿って、前方部分に窪み部１３６ａが含まれ、窪み部１３６ａの前後には側方に突出した形状を有する。窪み部１３６ａは１つの角部が矩形に開かれた形状を有する。窪み部１３６ａの開かれた部位は、ワードラインの第２方向の端部に該当する。従って、１つの第２ワードラインは窪み部１３６ａの両側に２つの突出部位を有する。
【００４７】
一方、第１ワードライン１３０ａは、窪み部１３６ａを具備せずに第２ワードライン１３０ｂの突出した部位まで延びた形状を有する。従って、第２ワードライン１３０ｂの窪み部１３６ａを通じて、第１ワードライン１３０ａの上部面の一部分は第２ワードライン１３０ｂによって遮られない。
【００４８】
第２ワードライン１３０ｂの突出した部位は、第２パッド領域１３４ｂとして提供される。また、第１ワードラインにおいて、窪み部１３６ａによって露出した部位は第１パッド領域１３４ａとして提供される。第１及び第２パッド領域１３４ａ、１３４ｂは、後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
【００４９】
図３は、本発明の他の実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【００５０】
図３に示す階段型パッド構造物は、パッド領域のワードライン形状を除いて図１に示した階段型パッド構造物と同一である。従って、図１を参照した説明と重複する説明は省略する。図３では１つの階段型パッド構造物だけを示しているが、図示したものと同じパッド構造物が第３方向に互いに平行するように配置される。
【００５１】
図３を参照すると、階段型パッド構造物において、１層の階段層１３２には少なくとも２つのワードライン１３０ａ、１３０ｂが垂直方向に積層される。本実施形態の場合、１層の階段層１３２には２つのワードライン１３０ａ、１３０ｂが積層される。
【００５２】
１層の階段層１３２において、上部に位置する第２ワードライン１３０ｂは端部の部位に閉じられた開口部１３６ｂ、即ちホール形状の開口部１３６ｂを含む。開口部１３６ｂが形成されていない第２ワードライン１３０ｂの端部の上部面は第２パッド領域１３４ｂとして提供される。
【００５３】
第１ワードライン１３０ａは、開口部１３６ｂを含まずに第２ワードライン１３０ｂの端部まで延びた形状を有する。従って、第２ワードライン１３０ｂの開口部を通じて、第１ワードライン１３０ａの上部面の一部分は第２ワードライン１３０ｂによって遮られない。開口部１３６ｂを通じて露出した第１ワードライン１３０ａの上部面は第１パッド領域１３４ａとして提供される。
【００５４】
第１及び第２パッド領域１３４ａ、１３４ｂは、後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
【００５５】
図４は、本発明の更に他の実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【００５６】
図４では１つの階段型パッド構造物だけを示しているが、図示したものと同じパッド構造物が第３方向に並んで配置される。
【００５７】
図４を参照すると、階段型パッド構造物において、１層の階段層１３２ａ、１３２ｂには１つ以上のワードライン１３０ａ〜１３０ｄが垂直方向に積層される。各階段層１３２ａ、１３２ｂは、同じ数のワードライン１３０ａ〜１３０ｄを有してもよいが、それぞれ異なる層数のワードライン１３０ａ〜１３０ｄを有してもよい。
【００５８】
本実施形態の場合、図示するように、階段型パッド構造物において、最下部の第１及び第２の階段層１３２ａには１層のワードライン１３０ａが含まれる。また、第３及び第４の階段層１３２ｂには３層のワードライン１３０ｂ〜１３０ｄが含まれる。このように、階段型パッド構造物において１層の階段層に含まれるワードラインの積層数は限定されない。
【００５９】
第１及び第２の階段層１３２ａには１層のワードライン１３０ａが含まれるため、第１及び第２の階段層１３２ａに含まれるワードライン１３０ａの端部には窪み部が形成されない。
【００６０】
第３及び第４の階段層１３２ｂには３階建て（３層）のワードライン１３０ｂ〜１３０ｄが含まれるため、第３及び第４の階段層１３２ｂに含まれる各ワードライン１３０ｂ〜１３０ｄはそれぞれ異なる形状を有する。以下、１層の階段層で最下部に位置するワードラインから順次に第１〜第３ワードライン１３０ｂ〜１３０ｄとして説明する。
【００６１】
１層の階段層において最上部のワードラインには、階段層に含まれるワードラインの数より１つ小さい数の窪み部を有する。従って、第３ワードライン１３０ｄは２つの窪み部を有する。第３ワードライン１３０ｄは第１及び第２窪み部１３７ａ、１３７ｂを含む。
【００６２】
第２ワードライン１３０ｃは１つの窪み部を含む。１つの窪み部１３７ｂは第３ワードライン１３０ｄの第１及び第２窪み部１３７ａ、１３７ｂのうちのいずれか１つと重なるように配置される。例えば、第２ワードライン１３０ｃに含まれる窪み部１３７ｂは第３ワードラインの第２窪み部１３７ｂとオーバーラップする。従って、第２ワードライン１３０ｃは第３ワードライン１３０ｄの第１窪み部１３７ａを通じて端部の上部面が一部露出する。第２ワードライン１３０ｃの露出した端部の上部面は第２パッド領域１３５ｂとして提供される。
【００６３】
第１ワードライン１３０ｂには窪み部が含まれず、第２及び第３ワードラインの端部まで延びた形状を有する。従って、第２及び第３ワードラインで互いにオーバーラップする窪み部１３７ｂを通じて、第１ワードライン１３０ｂの上部面の一部分は第２及び第３ワードラインによって遮られずに露出する。第１ワードライン１３０ｂの露出した上部面は第１パッド領域１３５ａとして提供される。
【００６４】
第１〜第３パッド領域１３５ａ〜１３５ｃは、後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
【００６５】
図４では、第２及び第３ワードラインに含まれるそれぞれの窪み部が図２に示したものと同一であることを示している。しかし、第２及び第３ワードラインに含まれる窪み部の形状はこれに限定されない。例えば、第２及び第３ワードラインに含まれる開口部の形状は図１または図３に示したものと同一であってもよい。
【００６６】
上述の実施形態で説明したように、本発明の更に他の実施形態による垂直型半導体素子はワードラインの積層数より小さい階段層を含む階段型パッド構造物を有する。このような構造のパッド構造物を有する場合、各層のワードラインを互いに電気的に接続するための配線の最適化が必要である。以下、最適化された配線構造物について説明する。
【００６７】
以下の図面では、図２に示したパッド構造物上に配線構造物が形成されたものを図示した。しかし、配線構造物が形成されるパッド構造物は図２に示した構造に限定されない。即ち、各実施形態による配線構造物はワードラインの積層数より少ない階段層を含む階段型パッド構造物を含む垂直型半導体素子に全て適用することができる。
【００６８】
図５は、本発明の一実施形態による垂直型半導体素子の配線構造物を説明するための斜視図であり、図６は、本発明の一実施形態による垂直型半導体素子の配線構造物を説明するための平面図であり、図７及び図８は、本発明の一実施形態による垂直型半導体素子の配線構造物を説明するための断面図である。
【００６９】
図６では、簡潔に示すために上部コンタクトプラグ及び上部配線を省略した。
【００７０】
図６の平面図に示すように、階段型パッド構造物１２６はセル形成領域の両側に対称に具備され得る。しかし、セル形成領域の両側の階段型パッド構造物１２６にそれぞれ配線構造物を備える必要はなく、いずれか一方の階段型パッド構造物１２６にだけ配線構造物を形成することも可能である。本実施形態では、両側に備わる階段型パッド構造物１２６のうちのいずれか一方の端部に位置する階段型パッド構造物１２６にだけ配線構造物を備える。このように、一方の端部にだけ配線構造物を形成する場合、配線構造物に接続される回路を一方の領域に集中させることができる。従って、回路設計配置が簡単になる。
【００７１】
図５及び図６を参照すると、階段型パッド構造物１２６を覆う上部層間絶縁膜（図示せず）を備える。上部層間絶縁膜の内部及び上部にはパッド構造物１２６の各パッド領域に接続される配線構造物を備える。配線構造物は第１及び第２コンタクトプラグ１７０ａ、１７０ｂ、第１及び第２配線ライン１７２ａ、１７２ｂ、上部コンタクトプラグ（図示せず）、及び上部配線（図示せず）を含む。
【００７２】
第１及び第２コンタクトプラグ１７０ａ、１７０ｂは、上部層間絶縁膜を貫通して第１及び第２パッド領域１３４ａ、１３４ｂに接触する。第１コンタクトプラグ１７０ａは１層の階段層１３２内の第１パッド領域１３４ａに接触する。第２コンタクトプラグ１７０ｂは１層の階段層１３２内の第２パッド領域１３４ｂに接触する。
【００７３】
同じ階段層１３２に位置する第１コンタクトプラグ１７０ａは第３方向に並行に配置される。また、同じ階段層１３２に位置する第２コンタクトプラグ１７０ｂは第３方向に並行に配置される。一方、同じ階段層１３２に位置する第１コンタクトプラグ１７０ａと第２コンタクトプラグ１７０ｂとは第３方向に一列に並んで配置されず、互いにジグザグ状に配置される。従って、第１及び第２コンタクトプラグ１７０ａ、１７０ｂはそれぞれ第１及び第２パッド領域１３４ａ、１３４ｂの中心部からいずれか一方の方向に偏って位置する。
【００７４】
同じ階段層１３２に位置する第１コンタクトプラグ１７０ａ上には第１配線ライン１７２ａを備える。即ち、第１配線ライン１７２ａによって同じ階段層に位置する第１コンタクトプラグ１７０ａは互いに電気的に接続される。第１配線ライン１７２ａは第３方向に延びた形状を有する。
【００７５】
また、同じ階段層１３２に位置する第２コンタクトプラグ１７０ｂ上には第２配線ライン１７２ｂを備える。即ち、第２配線ライン１７２ｂによって同じ階段層に位置する第２コンタクトプラグ１７０ｂは互いに電気的に接続される。第２配線ライン１７２ｂは第３方向に延びた形状を有する。
【００７６】
第１及び第２コンタクトプラグ１７０ａ、１７０ｂが第３方向にジグザグ状に配置されているため、第１及び第２配線ライン１７２ａ、１７２ｂは一定間隔で離隔される。また、第１及び第２配線ライン１７２ａ、１７２ｂは互いに交互に配置される。
【００７７】
図７は図６をＡ−Ａ’に沿って切断した断面図であり、図８は図６をＢ−Ｂ’に沿って切断した断面図である。即ち、図７は第１パッド領域部位を第２方向に切断したものであり、図８は第２パッド領域部位を第２方向に切断したものである。
【００７８】
図７では、第１パッド領域１３４ａに接触する第１コンタクトプラグ１７０ａを備える。第１コンタクトプラグ１７０ａは第１配線ライン１７２ａに接触する。また、第１配線ライン１７２ａ上には上部コンタクトプラグ１７４及び上部導電ライン１７６を備える。
【００７９】
図８では、第２パッド領域１３４ｂに接触する第２コンタクトプラグ１７０ｂを備える。第２コンタクトプラグ１７０ｂは第２配線ライン１７２ｂに接触する。また、前記第２配線ライン１７２ｂ上には上部コンタクトプラグ１７４及び上部導電ライン１７６を備える。
【００８０】
上部コンタクトプラグ１７４及び上部導電ライン１７６は、同じ層のパッド領域にそれぞれ接触する第１及び第２配線ライン１７２ａ、１７２ｂを再び電気的に接続するための配線である。
【００８１】
上部コンタクトプラグ１７４は同じ層のパッド領域にそれぞれ接触する第１及び第２配線ライン１７２ａ、１７２ｂの上部面に接触する。上部導電ライン１７６は上部コンタクトプラグ１７４の上部面に接触して第２方向に延びるライン形状を有する。従って、上部コンタクトプラグ１７４及び上部導電ライン１７６は少なくともワードライン１３０ａ、１３０ｂの積層層数と同じ個数備わる。各層を互いに接続する上部導電ライン１７６は互いに離隔して平行に配置される。
【００８２】
図９は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための斜視図であり、図１０は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための平面図であり、図１１及び図１２は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための断面図である。
【００８３】
図９及び図１０では、簡潔に示すために上部コンタクトプラグ及び上部配線を省略した。
【００８４】
図１０の平面図に示すように、階段型パッド構造物はセル形成領域Ａの両側に備えられ得る。本実施形態では、階段型パッド構造物の両側のうちのいずれか一方の端部に位置する階段型パッド構造物にだけ配線構造物を備える。
【００８５】
図９及び図１０を参照すると、階段型パッド構造物において、１層の階段層１３２内の第１パッド領域１３４ａには第１コンタクトプラグ１８０ａを備える。また、１層の階段層１３２内の第２パッド領域１３４ｂには第２コンタクトプラグ１８０ｂを備える。
【００８６】
同じ階段層１３２に位置する第１及び第２コンタクトプラグ１８０ａ、１８０ｂは第３方向に互いに並行して一列に配置される。即ち、同じ階段層１３２に位置する第１及び第２コンタクトプラグ１８０ａ、１８０ｂはジグザグ状に配置されない。従って、第１及び第２コンタクトプラグ１８０ａ、１８０ｂは、第１及び第２パッド領域１３４ａ、１３４ｂの中心部に位置する。
【００８７】
同じ階段層１３２に位置する第１コンタクトプラグ１８０ａ上には第１パッドパターン１８２ｃを備える。第３方向に並行に配置され、第１パッドパターン１８２ｃの側壁と接触して第３方向に延びた第１配線ライン１８２ａを備える。即ち、第１パッドパターン１８２ｃ及び第１配線ライン１８２ａによって同じ階段層１３２に位置する第１コンタクトプラグ１８０ａは互いに電気的に接続される。
【００８８】
同じ階段層１３２に位置する第２コンタクトプラグ１８０ｂ上には第２パッドパターン１８２ｄを備える。また、第３方向に並行に配置され、第２パッドパターン１８２ｄの側壁と接触して第３方向に延びた第２配線ライン１８２ｂを備える。
【００８９】
第１及び第２パッドパターン１８２ｃ、１８２ｄは、第１及び第２配線ライン１８２ａ、１８２ｂが互いに離隔しながらそれぞれ第１及び第２コンタクトプラグ１８０ａ、１８０ｂに電気的に接続されるようにするために備わる。第１及び第２配線ライン１８２ａ、１８２ｂは第１及び第２コンタクトプラグ１８０ａ、１８０ｂの間に位置する。
【００９０】
図１１は図１０をＡ−Ａ’に沿って切断した断面図であり、図１２は図１０をＢ−Ｂ’に沿って切断した断面図である。即ち、図１１は第１パッド領域部位を第２方向に切断したものであり、図１２は第２パッド領域部位を第２方向に切断したものである。
【００９１】
図１１では、第１パッド領域１３４ａに接触する第１コンタクトプラグ１８０ａを備える。第１コンタクトプラグ１８０ａは第１パッドパターン１８２ｃに接触することによって第１配線ライン１８２ａに電気的に接続される。また、第１配線ライン１８２ａに電気的に接続される上部コンタクトプラグ１７４及び上部導電ライン１７６を備える。
【００９２】
図１２では、第２パッド領域１３４ｂに接触する第２コンタクトプラグ１８０ｂを備える。第２コンタクトプラグ１８０ｂは第２パッドパターン１８２ｄに接触することによって第２配線ライン１８２ｂに電気的に接続される。また、第２配線ライン１８２ｂに電気的に接続される上部コンタクトプラグ１７４及び上部導電ライン１７６を備える。
【００９３】
上部コンタクトプラグ１７４及び上部導電ライン１７６は、同じ層のパッド領域にそれぞれ接触する第１及び第２配線ライン１８２ａ、１８２ｂを再び電気的に接続するための配線である。上部コンタクトプラグ１７４は、相対的に広い上部面を有する第１及び第２パッドパターン１８２ｃ、１８２ｄ部位にそれぞれ接触することが望ましい。上部導電ライン１７６は上部コンタクトプラグ１７４に接続されて第２方向に延びたライン形状を有する。
【００９４】
図１３は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための平面図であり、図１４及び図１５は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための断面図である。
【００９５】
図１４は図１３をＩ−Ｉ’に沿って切断した断面図であり、図１５は図１３をＩＩ−ＩＩ’に沿って切断した断面図である。
【００９６】
図１３の平面図に示すように、階段型パッド構造物はセル形成領域の両側に対称的に備えられ得る。本実施形態では、階段型パッド構造物の両側にそれぞれ配線構造物を備える。このように、両側にそれぞれ配線構造物を形成する場合、配線形成のための水平面積が増加するので容易に配線構造物を形成できる。
【００９７】
以下では、１層の階段層内において、第１パッド領域に接触するコンタクトプラグを第１コンタクトプラグ１９０ａ、１９０ｃと称し、第２パッド領域に接続するコンタクトプラグを第２コンタクトプラグ１９０ｂ、１９０ｄと称して説明する。
【００９８】
図１３及び図１４を参照して、左側に位置する階段型パッド構造物を先に説明する。左側に位置する階段型パッド構造物には、１層の階段層１３０に含まれる２つのパッド領域１３４ａ、１３４ｂのうちのいずれか１つのパッド領域にだけコンタクトプラグが形成される。また、各層の階段層別に、それぞれ異なるパッド領域に接触するコンタクトプラグが交互に備わる。
【００９９】
一例として、図示するように、最下部の階段層である第１の階段層には第１パッド領域１３４ａに接触する第１コンタクトプラグ１９０ａを備える。その次の第２の階段層には第２パッド領域１３４ｂに接触する第２コンタクトプラグ１９０ｂを備える。その次の第３の階段層には再び第１パッド領域１３４ａに接触する第１コンタクトプラグ１９０ａを備える。即ち、階段層別に第１及び第２コンタクトプラグ１９０ａ、１９０ｂが交互に配置される。第１及び第２コンタクトプラグ１９０ａ、１９０ｂはそれぞれ第１及び第２パッド領域１３４ａ、１３４ｂの中心部に位置する。
【０１００】
このように、左側に位置する階段型パッド構造物には階段層に含まれる半分のパッド領域に対する電気配線を備える。
【０１０１】
同じ階段層に位置する第１コンタクトプラグ１９０ａ上には第１配線ライン１９２ａを備える。即ち、第１配線ライン１９２ａにより同じ階段層に位置する第１コンタクトプラグ１９０ａは互いに電気的に接続される。第１配線ライン１９２ａは第３方向に延びた形状を有する。
【０１０２】
また、同じ階段層に位置する第２コンタクトプラグ１９０ｂ上には第２配線ライン１９２ｂを備える。即ち、第２配線ライン１９２ｂによって同じ階段層に位置する第２コンタクトプラグ１９０ｂは互いに電気的に接続される。第２配線ライン１９２ｂは第３方向に延びた形状を有する。
【０１０３】
第１及び第２配線ライン１９２ａ、１９２ｂは交互に配置される。
【０１０４】
同じ層のパッド領域にそれぞれ接触する第１及び第２配線ライン１９２ａ、１９２ｂを再び接続するための上部配線を備える。上部配線は第１上部コンタクトプラグ１９４ａ及び第１上部導電ライン１９６ａを含む。第１上部導電ライン１９６ａは第２方向に延びる。各層を互いに接続する第１上部導電ライン１９６ａは互いに離隔して平行に配置される。
【０１０５】
図１３及び図１５を参照して、右側に位置する階段型パッド構造物を説明する。右側に位置する階段型パッド構造物には、左側に位置する階段型パッド構造物で配線が形成されていないパッド領域部位にそれぞれ配線を備える。
【０１０６】
一例として、図示するように、最下部の階段層である第１の階段層には第２パッド領域１３４ｂに接触する第３コンタクトプラグ１９０ｃを備える。その次の第２の階段層には第１パッド領域１３４ａに接触する第４コンタクトプラグ１９０ｄを備える。その次の第３の階段層には再び第２パッド領域１３４ｂに接触する第３コンタクトプラグ１９０ｃを備える。即ち、階段層別に第３及び第４コンタクトプラグ１９０ｃ、１９０ｄが交互に配置される。第３及び第４コンタクトプラグ１９０ｃ、１９０ｄはそれぞれ第２及び第１パッド領域１３４ｂ、１３４ａの中心部に位置する。
【０１０７】
このように、右側に位置する階段型パッド構造物には階段層に含まれる残りの半分のパッド領域に対する電気配線を備える。
【０１０８】
同じ階段層に位置する第３コンタクトプラグ１９０ｃ上には第３配線ライン１９２ｃを備える。即ち、第３配線ライン１９２ｃによって同じ階段層に位置する第３コンタクトプラグ１９０ｃは互いに電気的に接続される。第３配線ライン１９２ｃは第３方向に延びた形状を有する。
【０１０９】
また、同じ階段層に位置する第４コンタクトプラグ１９０ｄ上には第４配線ライン１９２ｄを備える。即ち、第４配線ライン１９２ｄによって同じ階段層に位置する第４コンタクトプラグ１９０ｄは互いに電気的に接続される。第４配線ライン１９２ｄは第３方向に延びた形状を有する。
【０１１０】
第３及び第４配線ライン１９２ｃ、１９２ｄは互いに交互に配置される。
【０１１１】
同じ層のパッド領域にそれぞれ接触する第３及び第４配線ライン１９２ｃ、１９２ｄを再び接続するための上部配線を備える。上部配線は第２上部コンタクトプラグ１９４ｂ及び第２上部導電ライン１９６ｂを含む。
【０１１２】
第２上部導電ライン１９６ｂは第２方向に延びる。第２上部導電ライン１９６ｂは互いに離隔して平行に配置される。
【０１１３】
図１６は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための平面図であり、図１７及び図１８は、本発明の他の実施形態による垂直型半導体素子の配線構造物を説明するための断面図である。
【０１１４】
図１７は図１６をＩ−Ｉ’に沿って切断した断面図であり、図１８は図１６をＩＩ−ＩＩ’に沿って切断した断面図である。
【０１１５】
図１６の平面図に示すように、階段型パッド構造物はセル形成領域の両側に対称的に備えられ得る。本実施形態では、両側に備わる階段型パッド構造物の両側にそれぞれ配線構造物を備える。
【０１１６】
以下、１層の階段層内において、第１パッド領域に接触するコンタクトプラグを第１コンタクトプラグと称し、第２パッド領域と接触するコンタクトプラグを第２コンタクトプラグと称して説明する。
【０１１７】
図１６及び図１７を参照して、左側に位置する階段型パッド構造物を先に説明する。左側に位置する階段型パッド構造物には、１層の階段層に含まれる２つのパッド領域のうちのいずれか１つのパッド領域にだけコンタクトプラグが形成される。また、各層の階段層別に、１つのパッド領域に接触するコンタクトプラグが備わる。
【０１１８】
一例として、図示するように、全ての階段層には第１パッド領域１３４ａに接触する第１コンタクトプラグ２００ａを備える。即ち、階段層別に第１コンタクトプラグ２００ａが一列に並んで配置される。第１コンタクトプラグ２００ａは第１パッド領域の中心部に位置する。  
【０１１９】
このように、左側に位置する階段型パッド構造物には階段層に含まれる半分のパッド領域に対する電気配線を備える。
【０１２０】
同じ階段層に位置する第１コンタクトプラグ２００ａを接続する第１配線ライン２０２ａを備える。第１配線ライン２０２ａは第３方向に延びた形状を有する。左側に形成された階段層には第１コンタクトプラグ２００ａだけが備わるため、第１配線ライン２０２ａだけが平行に配置される。
【０１２１】
同じ層の第１パッド領域にそれぞれ接触する第１配線ライン２０２ａを再び接続するための上部配線を備える。上部配線は第１上部コンタクトプラグ２０４ａ及び第１上部導電ライン２０６ａを含む。第１上部導電ライン２０６ａは第２方向に延びる。
【０１２２】
図１６及び図１８を参照して、右側に位置する階段型パッド構造物を説明する。右側に位置する階段型パッド構造物には左側に位置する階段型パッド構造物で配線が形成されていないパッド領域部位にそれぞれ配線を備える。
【０１２３】
一例として、図示するように、全ての階段層には第２パッド領域１３４ｂに接触する第２コンタクトプラグ２００ｂを備える。即ち、階段層別に第２コンタクトプラグ２００ｂが一列に並んで配置される。第２コンタクトプラグ２００ｂは第２パッド領域１３４ｂの中心部に位置する。
【０１２４】
このように、右側に位置する階段型パッド構造物には階段層に含まれる残りの半分のパッド領域に対する電気配線を備える。
【０１２５】
同じ階段層に位置する第２コンタクトプラグ２００ｂを接続する第２配線ライン２０２ｂを備える。第２配線ライン２０２ｂは第３方向に延びた形状を有する。右側に形成された階段層には第２コンタクトプラグ２００ｂだけが備わるため、第２配線ライン２０２ｂだけが平行に配置される。
【０１２６】
同じ層のパッド領域にそれぞれ接触する第２配線ライン２０２ｂを再び接続するための上部配線を備える。上部配線は第２上部コンタクトプラグ２０４ｂ及び第２上部導電ライン２０６ｂを含む。第２上部導電ライン２０６ｂは第２方向に延びる。
【０１２７】
以下、上述した階段型パッド構造物の形成方法について説明する。
【０１２８】
図１９〜図２６は、図１に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【０１２９】
図１９を参照すると、メモリセルが形成されるセル形成領域Ａ及び配線形成領域Ｂを含む半導体基板１００を設ける。半導体基板１００は単結晶シリコン基板である。
【０１３０】
半導体基板１００上にパッド絶縁膜１０２を形成する。パッド絶縁膜１０２上に犠牲膜１０４及び第１絶縁膜１０６を順次に繰り返して形成する。第１絶縁膜１０６はシリコン酸化物を蒸着して形成する。犠牲膜１０４は第１絶縁膜１０６とエッチング選択比を有する物質で形成する。一例として、犠牲膜１０４はシリコン窒化物で形成される。
【０１３１】
犠牲膜１０４の積層数は、セルトランジスタ及び選択トランジスタの積層数と同一である。従って、トランジスタの積層数によって犠牲膜１０４の積層数が変わる。犠牲膜１０４が６層構造で形成される例を示したが、第１絶縁膜１０６及び犠牲膜１０４が積層される数はこれに限定されるものではない。
【０１３２】
図２０及び図２１を参照すると、第１絶縁膜１０６及び犠牲膜１０４の一部をエッチングして端部の部位が階段形状を有する第１予備階段型構造物（図２１参照）１１０を形成する。第１予備階段型構造物１１０は、各階段層１１０ａ〜１１０ｄを含み、各階段層１１０ａ〜１１０ｄには少なくとも２層の犠牲膜１０４が含まれる。また、犠牲膜１０４の間には第１絶縁膜１０６がを配置される。
【０１３３】
図示するように、第１予備階段型構造物１１０の各階段層１１０ａ〜１１０ｄに含まれる最上部膜は第１絶縁膜１０６になる。しかし、他の実施形態として、第１予備階段型構造物１１０の各階段層１１０ａ〜１１０ｄに含まれる最上部膜は犠牲膜１０４になってもよい。
【０１３４】
本実施形態において、第１予備階段型構造物１１０の各階段層には２層の犠牲膜１０４及び２層の第１絶縁膜１０６が含まれる。従って、図示するように、合計４層の階段層１１０ａ〜１１０ｄが形成される。以下、各層別に第１の階段層〜第４の階段層１１０ａ〜１１０ｄと称して説明する。
【０１３５】
第１予備階段型構造物１１０は一側面にだけ形成される例を示したが、実際には端部の部位の４つの側面に形成され得る。
【０１３６】
以下、第１予備階段型構造物１１０を形成する方法の一実施形態を説明する。
【０１３７】
先ず、図２０を参照すると、最上部層の第１絶縁膜１０６上に第１フォトレジスト膜を形成し、第１フォトレジスト膜に対して第１のフォトリソグラフィ工程を行って第１フォトレジストパターン（図示せず）を形成する。第１フォトレジストパターンは最下部の階段層を形成するためのマスクとして提供される。従って、最下部の第１の階段層１１０ａが形成される部位の上部を露出する形状を有する。第１フォトレジストパターンを用いて２層の犠牲膜１０４が除去されるようにエッチングを行う。この時、犠牲膜１０４の間の第１絶縁膜１０６も共に除去される。
【０１３８】
この後、第１フォトレジストパターンの側方の一部を除去する第１トリミング工程を行って第２フォトレジストパターン１１２を形成する。第２フォトレジストパターンは第１及び第２の階段層１１０ａ、１１０ｂが形成される部位の上部を露出する形状を有する。第２フォトレジストパターン１１２を用いて２層の犠牲膜が除去されるようにエッチングを行う。この時、犠牲膜１０４の間の第１絶縁膜１０６も共に除去される。
【０１３９】
上記工程によって、図２０に示す未完成の階段型構造物１０８が形成される。
【０１４０】
図２１を参照すると、第２トリミング工程を行って第３フォトレジストパターン（図示せず）を形成し、これをエッチングマスクとして用いて２層の犠牲膜１０４及び犠牲膜１０４の間の第１絶縁膜１０６が除去されるようにエッチング工程を行う。上記工程を通じて、図２１に示した第１予備階段型構造物１１０を形成する。この後、フォトレジストパターン１１２を除去する。
【０１４１】
本実施形態では２回のトリミング工程及びエッチング工程を行って第１予備階段型構造物１１０を形成した。しかし、犠牲膜１０４及び第１絶縁膜１０６の積層数が増加する場合は、より多くの回数のトリミング工程及びエッチング工程を繰り返し行って第１予備階段型構造物を形成する。
【０１４２】
このように、１層の階段層を形成するためにフォトレジストパターン形成、トリミング工程、及びエッチング工程の一連の工程を行わなければならない。従って、階段層の層数が増加するほど行うべき工程の数も非常に増加することになる。しかし、本実施形態の場合、１層の階段層１１０ａ〜１１０ｄ内に２層の犠牲膜１０４が含まれるため、第１予備階段型構造物１１０内に含まれる階段層の層数が非常に減少する。
【０１４３】
一般的な階段型構造物では、１層の階段層内に１層の犠牲膜が含まれる。一般的な構造に比べると、本実施形態による第１予備階段型構造物１１０内には一般的な構造の１／２の階段層が含まれる。したがって、本実施形態によれば第１予備階段型構造物を形成するのに必要な工程数が非常に減少し、第１予備階段型構造物１１０を容易に形成することができる。
【０１４４】
図２２を参照すると、第１予備階段型構造物１１０で第２パッド領域に該当する部位を選択的に覆うエッチングマスクパターン１１４を形成する。エッチングマスクパターン１１４はフォトレジストパターンを含む。
【０１４５】
図示するように、第１予備階段型構造物１１０の一側の部位を部分的に覆うエッチングマスクパターン１１４を形成する場合は、後続の工程を通じて図１に示した階段形状を有する構造を形成する。
【０１４６】
一方、エッチングマスクパターン１１４の露出部位を変更して図１に示した構造とは違う形態の階段型構造物を形成してもよい。例えば、露出した部位がホール形状を有する場合、図３に示した形状の階段型構造物を形成する。
【０１４７】
図２３を参照すると、エッチングマスクパターン１１４をエッチングマスクとして用い、露出した部位の１層の第１絶縁膜１０６及び犠牲膜１０４をそれぞれエッチングして第２予備階段型構造物１１６を形成する。
【０１４８】
上記エッチング工程において、第１予備階段型構造物１１０の各階段層１１０ａ〜１１０ｄで上部に位置する犠牲膜１０４だけがエッチングされる。従って、第２予備階段型構造物１１６は、エッチングされた部位で下部の犠牲膜１０４の一部分が露出する。以下、上記エッチングされた部位を窪み部１１８と称して説明する。
【０１４９】
即ち、第２予備階段型構造物１１６で１層の階段層１１６ａ〜１１６ｄ内にはそれぞれ２層の犠牲膜１０４が含まれるが、２層の犠牲膜１０４の上部表面の少なくとも一部分が第１方向に互いに重ならない形状を有する。
【０１５０】
図２４を参照すると、第２予備階段型構造物１１６を覆う第１上部層間絶縁膜（図示せず）を形成する。
【０１５１】
この後、第２予備階段型構造物１１６を貫通して基板に接触する柱状構造物１２０を形成する。柱状構造物１２０は、チャネルパターンを含み、多様な形態で設計される。例えば、柱状構造物はチャネルパターンだけで形成される。他の実施形態として、柱状構造物はチャネルパターンを含み、チャネルパターン上にトンネル絶縁膜、電荷保存膜、及びブロッキング膜のうちの少なくとも１つの膜を含む。従って、柱状構造物１２０は特定構造に限定されるものではない。
【０１５２】
以下、柱状構造物１２０を形成するための一実施形態を簡単に説明する。
【０１５３】
第１上部層間絶縁膜、第１絶縁膜１０６、犠牲膜１０４、及びパッド絶縁膜を貫通して基板１００の上面を露出させる複数個のチャネルホール１１９を形成する。チャネルホール１１９は、第２及び第３方向に沿って一列に配置され、複数個で形成される。
【０１５４】
チャネルホール１１９内に第１ブロッキング膜（図示せず）、第１電荷保存膜（図示せず）、トンネル絶縁膜（図示せず）、及び第１チャネル膜（図示せず）を順次に形成する。第１ブロッキング膜はシリコン酸化物のような酸化物を使って形成し、第１電荷保存膜はシリコン窒化物のような窒化物を使って形成し、トンネル絶縁膜はシリコン酸化物のような酸化物を使って形成する。第１チャネル膜は不純物がドーピングされているか、またはドーピングされていないポリシリコン或いは非晶質シリコンを使って形成する。
【０１５５】
チャネルホール１１９の底面に位置する第１チャネル膜、トンネル絶縁膜、第１電荷保存膜、及び第１ブロッキング膜を除去する。上記工程によって、チャネルホールの側壁には第１チャネル膜パターン、トンネル絶縁膜パターン、第１電荷保存膜パターン、及び第１ブロッキング膜パターンが形成される。
【０１５６】
この後、第１チャネル膜上に第２チャネル膜を形成する。第２チャネル膜上にチャネルホール１１９の内部を充填する絶縁膜を形成して平坦化する。平坦化工程によって、第１チャネル膜及び第２チャネル膜が積層されたチャネルパターン及び絶縁パターンがそれぞれ形成される。絶縁パターンの上部の一部を除去してリセス部を形成した後、導電物質を形成して導電パターンを形成する。
【０１５７】
上記工程を行うと、チャネルパターンがマカロニ形状を有する柱状構造物１２０を形成することができる。
【０１５８】
図２５を参照すると、第２予備階段型構造物１１６の一部分をエッチングして、第２方向に延びた基板が露出する形態の開口部１２４を形成する。開口部１２４が形成されることによって、第２予備階段型構造物１１６がそれぞれ切断されて第２方向に延びたライン形状の第３予備階段型構造物１２２が形成される。
【０１５９】
開口部１２４が形成される位置によって、第３予備階段型構造物１２２の形状が変わる。
【０１６０】
開口部１２４の形成位置が窪み部１１８の端部の一部を含むようにする場合には、図２５に示した形態の第３予備階段型構造物１２２が形成される。即ち、第３予備階段型構造物１２２に含まれる窪み部１１８は２つの角が開いた形状を有する。
【０１６１】
他の実施形態として、開口部１２４が窪み部１１８の端部と離隔する場合、図２に示したものと同じ形態の第３予備階段型構造物が形成される。即ち、この場合には、第３予備階段型構造物１２２の窪み部は１つの角部が開いた形状を有する。
【０１６２】
図２６及び図１を参照すると、ゲートリプレースメント工程を通じて犠牲膜１０４をワードラインに代替させて階段型パッド構造物１２６を形成する。以下、ゲートリプレースメント工程について説明する。
【０１６３】
開口部１２４の側壁に露出した犠牲膜１０４を除去してギャップ（図示せず）部位を形成する。ギャップを通じて、柱状構造物の側壁が露出される。
【０１６４】
ギャップ内部の露出した柱状構造物の表面上に第２ブロッキング膜（図示せず）を形成する。第２ブロッキング膜上にバリア金属膜（図示せず）を形成する。代表的な実施形態によると、第２ブロッキング膜は、例えば、アルミニウム酸化物、ハフニウム酸化物、ランタン酸化物、ランタンアルミニウム酸化物、ランタンハフニウム酸化物、ハフニウムアルミニウム酸化物、チタン酸化物、タンタル酸化物、ジルコニウム酸化物などの金属酸化物を用いて形成される。しかし、他の実施形態として、ギャップの表面上に第２ブロッキング膜を形成しなくてもよい。
【０１６５】
柱状構造物の側壁はメモリセルを構成する積層構造を有する。従って、柱状構造物に含まれる薄膜によってギャップ表面に形成される膜は異なる。
【０１６６】
第２ブロッキング膜上にバリア金属膜（図示せず）及び金属膜を形成してギャップ内部を完全に充填する。
【０１６７】
バリア金属膜は、例えば、チタン、チタン窒化物、タンタル、タンタル窒化物を用いて形成される。これらは単独または２つ以上を積層して形成される。バリア金属膜はギャップの表面プロファイルに沿って形成される。バリア金属膜によってギャップが完全に充填されることはない。
【０１６８】
金属膜は、例えば、タングステンのような電気抵抗の低い金属を用いて形成される。金属膜は、例えば、タングステンを含む。
【０１６９】
ギャップ内部にだけ金属膜が残るように金属膜を部分的に除去する。即ち、開口部１２４の内部に形成された金属膜を除去する。除去工程は湿式エッチング工程を含む。
【０１７０】
上記除去工程を行うと、図２６及び図１に示すように、犠牲膜１０４が形成された部位がバリア金属膜パターン及び金属パターンを含む導電膜パターン１３０に代替される。導電膜パターン１３０はその位置によってセルトランジスタ及び選択トランジスタのゲートとして提供される。また、各ゲートは第２方向に接続された形状を有することによってワードライン１３０として提供される。また、ワードライン１３０の端部の部位は階段形状を有し、上部面がパッド領域として提供される。１層の階段層１３２には２層の第１及び第２ワードライン１３０ａ、１３０ｂが含まれ、第１及び第２ワードライン１３０ａ、１３０ｂはそれぞれ第１及び第２パッド領域１３４ａ、１３４ｂを含む。
【０１７１】
本実施形態では、ゲートプレースメント工程を通じて犠牲膜をワードラインに代替した。
【０１７２】
他の実施形態では、犠牲膜１０４をポリシリコンのような導電物質で形成する。この場合には、図２５の開口部１２４の形成工程及び図２６の犠牲膜除去及び金属膜代替工程を行わなくてもよい。従って、図２４に形成された構造の形態が完成された階段型パッド構造物である。
【０１７３】
上述した工程によって、図１に示した垂直型半導体素子の階段型パッド構造物が完成する。
【０１７４】
図２７及び図２８は、図１に示した垂直型半導体素子の階段型パッド構造物の他の形成方法を説明するための斜視図である。
【０１７５】
最初に、図１９を参照して説明した工程を行って、図１９に示した構造を形成する。
【０１７６】
図２７を参照すると、配線形成領域Ｂに位置する最上部層の第１絶縁膜１０６及び犠牲膜１０４の一部分をエッチングする。この時、第１絶縁膜１０６及び犠牲膜１０４の最上部の１層だけをエッチングする。エッチングされた部分とエッチングしていない部分の上部面には段差ができる。エッチングによって上部面が低くなった部分を段差部１４０と称する。この場合、第１絶縁膜１０６及び犠牲膜１０４の最上部の１層だけをエッチングする。段差部１４０は各階段層で第１パッド領域と対向する部位となる。
【０１７７】
図２８及び図２１を参照すると、段差部１４０を含む構造物で第１絶縁膜１０６及び犠牲膜１０４の一部をエッチングして端部の部位が階段形状を有する予備階段型構造物１１６を形成する。上記工程によって形成される予備階段型構造物１１６は図２３に示した第２予備階段型構造物１１６と同じ形状を有する。
【０１７８】
以下、上記予備階段型構造物を形成する方法の一実施形態を説明する。
【０１７９】
図２８を参照すると、段差部１４０を含む構造物上に第１フォトレジスト膜を形成し、第１フォトレジスト膜に対して第１のフォトリソグラフィ工程を行って第１フォトレジストパターン（図示せず）を形成する。第１フォトレジストパターンは最下部の階段層を形成するためのマスクとして提供される。従って、最下部の第１の階段層が形成される部位の上部を露出する形状を有する。第１フォトレジストパターンを用いて２層の犠牲膜及び第１絶縁膜が除去されるようにエッチングを行う。
【０１８０】
この後、第１フォトレジストパターンの側方の一部を除去する第１トリミング工程を行って第２フォトレジストパターン１４２を形成する。第２フォトレジストパターンは第１の階段層及び第２の階段層が形成される部位の上部を露出する形状を有する。第２フォトレジストパターン１４２を用いて２層の犠牲膜及び第１絶縁膜が除去されるようにエッチングを行う。上記工程を行うと、同じ階段層に段差部１４０が含まれ、段差部１４０は他の部位に比べてさらに１層低い形状を有する。
【０１８１】
再度、図２３を参照すると、トリミング工程及び２層の犠牲膜及び第１絶縁膜が除去される工程サイクルを繰り返し行って予備階段型構造物を形成する。即ち、第２トリミング工程を行って第３フォトレジストパターンを形成し、これをエッチングマスクとして用いて２層の犠牲膜及び第１絶縁膜が除去されるようにエッチングを行う。このように、最下部層である第１の階段層が形成されるまで上記工程を繰り返し行うことによって予備階段型構造物を形成する。この後、第３フォトレジストパターンを除去する。
【０１８２】
上記工程を遂行すると、図２３に示したものと同じ構造が形成される。このように、積層構造物に段差部１４０を予め形成した後、エッチング工程を行って同じ階段層内に窪み部１１８を含む予備階段型構造物１１６を形成することができる。従って、簡単な工程を通じて予備階段型構造物１１６を形成することができる。
【０１８３】
その後、図２４〜図２６を参照して説明した工程を同様に行うことによって、図１に示した垂直型半導体素子の階段型パッド構造物を形成する。
【０１８４】
図２９は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【０１８５】
図２９の階段型パッド構造物は、列毎にパッド領域のワードラインの開口部形状がそれぞれ異なることを除いては図１に示した階段型パッド構造物と同じである。従って、図１を参照した説明と重複する説明は省略する。
【０１８６】
図２９を参照すると、パッド構造物において、１層の階段層には少なくとも２つのワードライン２５０ａ、２５０ｂが垂直方向に積層される。本実施形態の場合、１層の階段層には２つのワードラインが積層される。１層の階段層で下部に位置するワードラインを第１ワードライン２５０ａと称し、上部に位置するワードラインを第２ワードライン２５０ｂと称する。
【０１８７】
１層の階段層で上部に位置する第２ワードライン２５０ｂは端部の一部分がエッチングされて形成された窪み部１３６ａを含み、エッチングしていない部位が側方に突出した形状を有する。窪み部１３６ａは２つの角部が開いた形状を有する。従って、１つの第２ワードライン２５０ｂは１つの突出した部位を有する。
【０１８８】
一方、第１ワードライン２５０ａは端部に突出する部位がなく、第２ワードライン２５０ｂの突出した部位まで延びた形状を有する。従って、第２ワードライン２５０ｂの窪み部１３６ａを通じて、第１ワードライン２５０ａの上部面の一部分は第２ワードライン２５０ｂによって遮られない。
【０１８９】
第２ワードライン２５０ｂの突出した部位が第２パッド領域２５４ｂとして提供される。また、第１ワードライン２５０ａで、窪み部１３６ａによって露出した部位が第１パッド領域２５４ａとして提供される。第１及び第２パッド領域２５４ａ、２５４ｂは後述する電気配線のためのコンタクトプラグが接触できる程度の十分な上部面積を有するように形成される。
【０１９０】
図示するように、パッド構造物２４８は互いに離隔して平行に配置される。隣接するパッド構造物２４８で、第２ワードラインにそれぞれ形成された窪み部１３６ａは、パッド構造物２４８の間の第２方向に延びる仮想ラインを中心に互いに対称な形状を有する。従って、隣接するパッド構造物２４８は同じ形状を有しない。即ち、互いに隣接して配置される第２ワードライン２５０ｂに含まれるそれぞれの窪み部１３６ａは互いに対向して配置される。
【０１９１】
パッド構造物２４８の第３方向の同じ階段層に位置するパッド領域を観察すると、２つの第１パッド領域２５４ａ及び２つの第２パッド領域２５４ｂが交互に配置される。即ち、第３方向に互いに隣り合って同じパッド領域が配置される。
【０１９２】
図３０及び図３１は、図２９に示した垂直型半導体素子の階段型パッド構造物の形成方法を説明するための斜視図である。
【０１９３】
図２９に示した垂直型半導体素子の階段型パッド構造物は、図１に示した垂直型半導体素子の階段型パッド構造物の形成方法と同様の方法で行われるので、重複部分は省略する。
【０１９４】
最初に、図１９〜図２１を参照して説明した工程を行って、図２１に示した第１予備階段型構造物１１０を形成する。
【０１９５】
図３０を参照すると、第１予備階段型構造物１１０で第２パッド領域に該当する部位を選択的に覆うエッチングマスクパターン１１４ａを形成する。即ち、エッチングマスクパターン１１４ａは第１パッド領域部位を露出する。エッチングマスクパターン１１４ａはフォトレジストパターンを含む。
【０１９６】
本実施形態の場合、互いに隣接する予備階段型パッド構造物の第１パッド領域は第３方向で互いに対向している。従って、エッチングマスクパターン１１４ａの露出部位の幅は隣接する２つの階段型パッド構造物の第１パッド領域の幅が合わされたものと同じである。
【０１９７】
図３１を参照すると、エッチングマスクパターン１１４ａをエッチングマスクとして用い、露出した部位の１層の犠牲膜及び第１絶縁膜をそれぞれエッチングして第２予備階段型構造物２４０を形成する。
【０１９８】
上記エッチング工程において、第２予備階段型構造物２４０に含まれる各階段層２４０ａ〜２４０ｄにおいて、上部に位置する犠牲膜１０４だけがエッチングされる。従って、第２予備階段型構造物２４０はエッチングされた部位で下部の犠牲膜と重ならない。
【０１９９】
その後、図２４〜図２６を参照して説明した工程を同様に行って、図２９に示した垂直型半導体素子の階段型パッド構造物を形成する。
【０２００】
図３２及び図３３は、図２９に示した垂直型半導体素子の階段型パッド構造物の他の形成方法を説明するための斜視図である。
【０２０１】
最初に、図１９を参照して説明した工程を行って、図１９に示した構造を形成する。
【０２０２】
図３２を参照すると、最上部に形成された第１絶縁膜１０６及び犠牲膜１０４で配線形成領域Ｂの一部をエッチングして段差部１４０ａを形成する。段差部１４０ａはエッチングによって上部面が低くなった部位をいう。この時、第１絶縁膜１０６及び犠牲膜１０４の最上部一層だけをエッチングする。段差部１４０ａは階各段層で第１パッド領域と対向する部位となる。互いに隣接する階段型パッド構造物は、第３方向に第１パッド領域が互いに対向する。
【０２０３】
図３３及び図３１を参照すると、段差部１４０ａを含む構造物で第１絶縁膜１０６及び犠牲膜１０４の一部をエッチングして端部の部位が階段形状を有する予備階段型構造物２４０を形成する。
【０２０４】
以下、上記予備階段型構造物の形成方法について一実施形態を説明する。
【０２０５】
図３３を参照すると、段差部１４０ａを含む構造物上に第１フォトレジスト膜を形成し、第１フォトレジスト膜に対して第１のフォトリソグラフィ工程を行って第１フォトレジストパターン（図示せず）を形成する。第１フォトレジストパターンは、最下部の階段層を形成するためのマスクとして提供される。第１フォトレジストパターンを用いて２層の犠牲膜１０４及び第１絶縁膜１０６が除去されるようにエッチングする。
【０２０６】
この後、第１フォトレジストパターンの側方の一部を除去する第１トリミング工程を行って第２フォトレジストパターン１４２ａを形成する。第２フォトレジストパターン１４２ａは第１の階段層及び第２の階段層が形成される部位の上部を露出する形状を有する。第２フォトレジストパターン１４２ａを用いて２層の犠牲膜１０４及び第１絶縁膜１０６が除去されるようにエッチングする。
【０２０７】
上記工程を行うと、段差部１４０ａが形成されている部位は段差部が形成されていない部位に比べて１層がさらに低い形状を有するようになる。
【０２０８】
再度、図３１を参照すると、トリミング工程及び２層の犠牲膜が除去される工程サイクルを繰り返し行う。最下部層である第１の階段層が形成されるまで上記工程を繰り返して行うことによって予備階段型構造物２４０を形成する。この後、フォトレジストパターンを除去する。
【０２０９】
その後、図２４〜図２６を参照して説明した工程を同様に行う。図２５を参照して、予備階段型構造物２４０を切断して開口部１２４を形成する工程において、開口部１２４は段差部１４０ａの中心部を横切るライン形状を有する。上記工程を行って、図２９に示した垂直型半導体素子の階段型パッド構造物を形成する。
【０２１０】
本実施形態の階段型パッド構造物に後述の配線形成工程を遂行する。階段型パッド構造物に形成される配線は、図６、図１０、図１３、及び図１６に示した配線のうちのいずれか１つである。
【０２１１】
以下、上記方法で形成された階段型パッド構造物に図５〜図８に示した配線構造物を形成する方法を簡単に説明する。
【０２１２】
図３４及び図３５は、図５〜図８に示した配線構造物の形成方法を説明するための斜視図である。
【０２１３】
図３４を参照すると、階段型パッド構造物の間の開口部１２４に絶縁パターン（図示せず）を形成する。また、階段型パッド構造物及び絶縁パターンを覆う上部層間絶縁膜（図示せず）を形成する。
【０２１４】
上部層間絶縁膜の一部分をエッチングして、ワードラインの第１パッド領域及び第２パッド領域をそれぞれ露出する第１及び第２コンタクトホールを形成する。同一階段層に位置する第１及び第２コンタクトホールは第３方向に一列に並んで配置されず、互いにジグザグ状に配置される。
【０２１５】
その後、第１及び第２コンタクトホールの内部に導電物質を充填して第１及び第２コンタクトプラグ１７０ａ、１７０ｂを形成する。
【０２１６】
図３５を参照すると、第１及び第２コンタクトプラグ１７０ａ、１７０ｂ上にそれぞれ第１及び第２配線ライン１７２ａ、１７２ｂを形成する。第１及び第２配線ライン１７２ａ、１７２ｂは導電膜を形成した後、パターニングして形成する。他の実施形態として、第１及び第２配線ライン１７２ａ、１７２ｂは、ダマシン方法（ｄａｍａｓｃｅｎｅ  ｍｅｔｈｏｄ）で形成してもよい。上記工程を行うと、図６に示したものと同じ構造が形成される。
【０２１７】
再度、図５を参照すると、第１及び第２配線ライン１７２ａ、１７２ｂを覆う層間絶縁膜を形成する。層間絶縁膜を貫通する上部コンタクトホールを形成する。上部コンタクトホールは同じ層のパッド領域にそれぞれ接触する第１及び第２配線ライン１７２ａ、１７２ｂの上部面を露出させる。
【０２１８】
この後、上部コンタクトホール内に導電物質を充填して上部コンタクトプラグ１７４を形成する。また、上部コンタクトプラグ１７４上に上部導電ライン１７６を形成する。上部導電ライン１７６は第２方向に延びたライン形状を有する。
【０２１９】
上述した工程を行うと、図５〜図８に示した配線構造物が形成される。
【０２２０】
一方、上述した工程において、コンタクトプラグの形成位置及び配線の位置を変更することによって、図９及び図１０に示した配線構造物、図１３に示した配線構造物、及び図１６に示した配線構造物をそれぞれ形成することができる。
【０２２１】
以下、多様な形状を有する階段型パッド構造物に対する実施形態について説明する。
【０２２２】
図３６は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図であり、図３７は、図３６に示した階段型パッド構造物の斜視図である。
【０２２３】
図３６及び図３７を参照すると、配線形成領域に位置するワードラインの積層構造であるパッド構造物を備える。パッド構造物は階段形状を有し、各階段層内には１つのワードライン３００、３００ａが含まれる。
【０２２４】
パッド構造物が階段形状を有することによって、各ワードライン３００、３００ａの端部は互いにオーバーラップしなくなる。各ワードライン３００、３００ａの端部の上部面部位はコンタクトプラグが形成されるためのパッド領域として提供される。
【０２２５】
図示するように、垂直方向に積層される各ワードライン３００、３００ａのうち少なくとも１つのワードライン３００ａの端部の側壁は、隣接する他のワードラインと異なる形状を有する。ワードライン３００、３００ａのうちから端部の側壁が区別されるワードライン３００ａは、工程不良確認及びワードラインの層数確認などのために提供できる。端部の側壁が区別されるワードライン３００ａを第１ワードライン３００ａと称する。また、第１ワードライン３００ａではない他のワードラインは第２ワードライン３００と称する。
【０２２６】
第１及び第２ワードライン３００ａ、３００は、端部の側壁がそれぞれ異なる傾斜を有する。例えば、第２ワードライン３００は垂直傾斜を有する。また、第１ワードライン３００ａは第２ワードライン３００に比べて緩やかな傾斜を有する。
【０２２７】
このように、端部の側壁が区別される第１ワードライン３００ａが備わることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
【０２２８】
図３８は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【０２２９】
図３８は一部階段層の端部側壁が区別される傾斜を有することを除いては図１に示した階段型パッド構造物と同様の構造を有する。
【０２３０】
即ち、階段型パッド構造物に含まれる各階段層３０４のうちの少なくとも１層の階段層３０４ａの端部の側壁は、隣接する他の階段層３０４と異なる形状を有する。階段層３０４のうち、端部の側壁が区別される階段層３０４ａは工程不良確認及びワードラインの層数確認などのためのものとして提供される。端部の側壁が区別される階段層３０４ａを確認用階段層３０４ａと称する。図示するように、確認用階段層３０４ａ内には２つのワードライン３０２ａが含まれる。
【０２３１】
確認用階段層３０４ａ内に含まれる２つのワードライン３０２ａは他のワードラインとは互いに区別される傾斜を有する。例えば、確認用階段層３０４ａ以外の残りの階段層内の第２ワードライン３０２は垂直傾斜を有する。確認用階段層３０４ａ内の第１ワードライン３０２ａは緩やかな傾斜を有する。
【０２３２】
このように、端部の側壁が区別される第１ワードライン３０２ａを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
【０２３３】
図３９は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図であり、図４０は、図３９に示した階段型パッド構造物の斜視図である。
【０２３４】
図３９及び図４０を参照すると、配線形成領域に位置するワードラインの積層構造であるパッド構造物を備える。パッド構造物は階段形状を有し、各階段層内には１つのワードラインが含まれる。
【０２３５】
パッド構造物が階段形状を有することによって、各ワードライン３１０、３１０ａの端部は互いにオーバーラップしなくなる。各ワードライン３１０、３１０ａの端部の上部面部位はコンタクトプラグが形成されるためのパッド領域として提供される。
【０２３６】
垂直方向に積層される各ワードライン３１０、３１０ａのうちの少なくとも１つのワードライン３１０ａは、隣接する他のワードライン３１０とは異なる面積のパッド領域を有する。即ち、垂直方向に積層されたワードラインのうちの少なくとも１つは、第１面積の第１パッド領域を有し、残りのワードラインは第１面積とは異なる第２面積の第２パッド領域を有する。図示するように、第１パッド領域は確認のためのパッド領域として提供され、第２パッド領域より広い形状を有する。
【０２３７】
第１パッド領域を含むワードラインを第１ワードライン３１０ａと称する。また、第２パッド領域を含むワードラインを第２ワードライン３１０と称する。
【０２３８】
このように、第１ワードライン３１０ａを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
【０２３９】
図４１は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【０２４０】
図４１はパッド領域の面積を除いては図１に示した階段型パッド構造物と同様の構造を有する。
【０２４１】
即ち、階段型パッド構造物に含まれる各階段層３１４、３１４ａのうちの少なくとも１層の階段層３１４ａに含まれるパッド領域の上部面の面積は、隣接する他の階段層３１４に含まれるパッド領域の上部面の面積とは異なる。パッド領域の上部面の面積が区別される階段層３１４ａは、工程不良確認及びワードラインの層数確認などのためのものとして提供される。パッド領域の上部面の面積が区別される階段層を確認用階段層３１４ａと称する。図示するように、確認用階段層３１４ａ内には２つのワードライン３１２ａ、３１２ｂが含まれる。
【０２４２】
確認用階段層３１４ａ内に含まれる２つのワードライン３１２ａ、３１２ｂは、他のワードライン３１２とは互いに区別されるパッド領域の上部面の面積を有する。例えば、確認用階段層３１４ａ以外の残りの階段層３１４には第２面籍を有する第２パッド領域が含まれる。確認用階段層３１４ａ内には第２面積より広い第１面籍を有する第１パッド領域が含まれる。
【０２４３】
このように、パッド領域の面積が区別される確認用階段層３１４ａを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
【０２４４】
図４２は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図である。
【０２４５】
図４２を参照すると、配線形成領域に位置するワードラインの積層構造であるパッド構造物を備える。パッド構造物は階段形状を有し、各階段層内には１つのワードラインが含まれる。
【０２４６】
垂直方向に積層される各ワードラインのうちの少なくとも１つの第１ワードライン３１０ｂは、隣接する他のワードラインである第２ワードライン３１０と区別される。即ち、垂直方向に積層されるワードラインのうちの第１ワードライン３１０ｂは、第１面積の第１パッド領域を有し、第２ワードライン３１０は第１面積とは異なる第２パッド領域を有する。第１ワードライン３１０ｂは確認のためのワードラインとして提供される。図示するように、本実施形態において、第１パッド領域は第２パッド領域より狭い形状を有する。
【０２４７】
このように、第１ワードライン３１０ｂが備わることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
【０２４８】
図４３は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための断面図である。
【０２４９】
図４３を参照すると、配線形成領域に位置するワードラインの積層構造であるパッド構造物を備える。パッド構造物は階段形状を有し、各階段層内には１つのワードラインが含まれる。
【０２５０】
パッド構造物が階段形状を有することによって、各ワードラインの端部は互いにオーバーラップしなくなる。各ワードラインの端部の上部面部位はコンタクトプラグが形成されるためのパッド領域として提供される。
【０２５１】
図示するように、垂直方向に積層される各ワードライン３２０、３２０ａのうちの少なくとも１つのワードライン３２０ａは、他のワードライン３２０とは異なる物質を含む。
【０２５２】
即ち、他の物質を含むワードラインを第１ワードライン３２０ａと称する、第１ワードライン３２０ａは第１物質で形成される。第１ワードライン３２０ａは工程不良確認及びワードラインの層数確認などのためのワードラインとして提供される。また、第１ワードライン３２０ａではない他のワードラインは第２ワードライン３２０と称する。第２ワードライン３２０は第１物質と区別される第２物質で形成される。
【０２５３】
このように、第１物質を含む第１ワードラインを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
【０２５４】
図４４は、本発明の一実施形態による垂直型半導体素子の階段型パッド構造物を説明するための斜視図である。
【０２５５】
図４４は少なくとも１つのワードラインに含まれる物質を除いては図１に示した階段型パッド構造物と同様の構造を有する。
【０２５６】
即ち、階段型パッド構造物に含まれるワードライン３２２、３２２ａのうちの少なくとも１つのワードライン３２２ａは、隣接する他のワードライン３２２と区別される物質を含む。
【０２５７】
このように、他のワードラインと区別される物質で形成される確認用ワードライン３２２ａを備えることによって、工程不良確認及びワードラインの層数確認などを容易に行うことができる。
【０２５８】
図４５は、本発明の一実施形態による情報処理システムを図示したブロックダイアグラムである。
【０２５９】
図４５を参照すると、情報処理システム１１００は、本発明の実施形態による垂直型非揮発性メモリ素子１１１１を備える。
【０２６０】
情報処理システム１１００は、メモリシステム１１１０とそれぞれシステムバス１１６０に電気的に接続されたモデム１１２０、中央処理装置１１３０、ＲＡＭ１１４０、ユーザーインターフェース１１５０を含む。メモリシステム１１１０には中央処理装置１１３０によって処理されたデータ、または外部から入力されたデータが保存される。メモリシステム１１１０に本発明の実施形態による垂直型不揮発性メモリ素子１１１１を備えることによって、情報処理システム１１００は大容量のデータを安定的に保存することができる。
【０２６１】
図示していないが、本実施形態による情報処理システム１１００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（ＣＩＳ）、モバイルＤＲＡＭ、または入出力装置などがさらに提供される。
【産業上の利用可能性】
【０２６２】
本発明は垂直型不揮発性メモリ素子に利用することができる。特に、本発明によると、より簡単な工程を通じて垂直型不揮発性メモリ素子を製造することができる。
【０２６３】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０２６４】
１００    基板
１０２    パッド絶縁膜
１０４、１０４ａ    犠牲膜
１０６、１０６ａ    第１絶縁膜
１０８    階段型構造物
１１０    第１予備階段型構造物
１１０ａ〜１１０ｄ、１１６ａ〜１１６ｄ、１３２、３０４ａ、３１４ａ    階段層
１１２、１４２、１４２ａ    第２フォトレジストパターン
１１４、１１４ａ    エッチングマスクパターン
１１６、２４０    （第２）予備階段型構造物
１１８、１３６、１３６ａ、１３６ｂ、２３６ａ    窪み部
１１９    チャネルホール
１２０    柱状構造物
１２２    第３予備階段型構造物
１２４    開口部
１２６、２４８    （階段型）パッド構造物
１３０    導電膜パターン
１３０ａ、１３０ｂ、３１２ａ、３１２ｂ、３２２、３２２ａ    ワードライン
１３０ｃ、２５０ｂ、３００、３１０、３２０    第２ワードライン
１３０ｄ    第３ワードライン
１３４ａ、１３５ａ、２５４ａ    第１パッド領域
１３４ｂ、１３５ｂ、２５４ｂ    第２パッド領域
１３５ｃ    第３パッド領域
１３７ａ、１３７ｂ    第１及び第２窪み部
１４０    段差部
１７０ａ、１８０ａ、１９０ａ、１９０ｃ、２００ａ    第１コンタクトプラグ
１７０ｂ、１８０ｂ、１９０ｂ、１９０ｄ、２００ｂ    第２コンタクトプラグ
１７２ａ、１８２ａ、１９２ａ、２０２ａ    第１配線ライン
１７２ｂ、１８２ｂ、１９２ｂ、２０２ｂ    第２配線ライン
１７４    上部コンタクトプラグ
１７６    上部導電ライン
１９２ｃ    第３配線ライン
１９２ｄ    第４配線ライン
１８２ｃ、１８２ｄ    第１及び第２パッドパターン
１９４ａ、２０４ａ    第１上部コンタクトプラグ
１９６ａ、２０６ａ    第１上部導電ライン
１９４ｂ    第２上部コンタクトプラグ
１９６ｂ、２０６ｂ    第２上部導電ライン
１９０ｃ、１９０ｄ    第３及び第４コンタクトプラグ
２５０ａ、３００ａ、３１０ａ、３１０ｂ、３２０ａ    （第１）ワードライン
１１０ａ〜１１０ｄ、２４０ａ〜２４０    第１〜第４の階段層
１１００    情報処理システム
１１１０    メモリシステム
１１１１    垂直型不揮発性メモリ素子
１１２０    モデム
１１３０    中央処理装置
１１４０    ＲＡＭ
１１５０    ユーザーインターフェース
１１６０    システムバス
【図１】
2014138188.tif 000003
【図２】
2014138188.tif 000004
【図３】
2014138188.tif 000005
【図４】
2014138188.tif 000006
【図５】
2014138188.tif 000007
【図６】
2014138188.tif 000008
【図７】
2014138188.tif 000009
【図８】
2014138188.tif 000010
【図９】
2014138188.tif 000011
【図１０】
2014138188.tif 000012
【図１１】
2014138188.tif 000013
【図１２】
2014138188.tif 000014
【図１３】
2014138188.tif 000015
【図１４】
2014138188.tif 000016
【図１５】
2014138188.tif 000017
【図１６】
2014138188.tif 000018
【図１７】
2014138188.tif 000019
【図１８】
2014138188.tif 000020
【図１９】
2014138188.tif 000021
【図２０】
2014138188.tif 000022
【図２１】
2014138188.tif 000023
【図２２】
2014138188.tif 000024
【図２３】
2014138188.tif 000025
【図２４】
2014138188.tif 000026
【図２５】
2014138188.tif 000027
【図２６】
2014138188.tif 000028
【図２７】
2014138188.tif 000029
【図２８】
2014138188.tif 000030
【図２９】
2014138188.tif 000031
【図３０】
2014138188.tif 000032
【図３１】
2014138188.tif 000033
【図３２】
2014138188.tif 000034
【図３３】
2014138188.tif 000035
【図３４】
2014138188.tif 000036
【図３５】
2014138188.tif 000037
【図３６】
2014138188.tif 000038
【図３７】
2014138188.tif 000039
【図３８】
2014138188.tif 000040
【図３９】
2014138188.tif 000041
【図４０】
2014138188.tif 000042
【図４１】
2014138188.tif 000043
【図４２】
2014138188.tif 000044
【図４３】
2014138188.tif 000045
【図４４】
2014138188.tif 000046
【図４５】
2014138188.tif 000047