(57)【要約】【課題】電気特性の安定した酸化物半導体膜を用いたトランジスタを提供する。オン特性の高い酸化物半導体膜を用いたトランジスタを提供する。【解決手段】低抵抗の酸化物半導体膜を形成し、当該酸化物半導体膜のチャネル領域を高抵抗化させる。なお、低抵抗の酸化物半導体膜は、酸化物半導体膜に対し、酸化物半導体膜を低抵抗化させる処理を行うことで形成する。酸化物半導体膜を低抵抗化させる処理は、例えば、レーザ光処理または４５０℃以上７４０℃以下での加熱処理によって行えばよい。また、低抵抗の酸化物半導体膜のチャネル領域を高抵抗化させる処理は、例えば、プラズマ酸化または酸素イオン注入によって行えばよい。【選択図】図１
2014007393.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面を有する基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜を低抵抗化させる処理を行った後、前記酸化物半導体膜上に一対の電極を形成し、
前記酸化物半導体膜の前記一対の電極と重ならない領域に対し、前記酸化物半導体膜を高抵抗化させる処理を行った後、前記酸化物半導体膜および前記一対の電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記酸化物半導体膜上にゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項２】
絶縁表面を有する基板上に酸化物半導体膜を形成し、
前記酸化物半導体膜を低抵抗化させる処理を行った後、前記酸化物半導体膜上にゲート絶縁膜を成膜し、
前記ゲート絶縁膜を介して前記酸化物半導体膜の一部と重なる犠牲層を形成し、
前記犠牲層上に第１の絶縁膜を成膜し、
前記第１の絶縁膜を上面の高さが揃うように除去することで前記犠牲層の上面の一部を露出させた後、前記犠牲層および残りの前記第１の絶縁膜を、上面の高さが揃うように除去することで前記犠牲層の上面の全てを露出させ、上面の全てが露出した前記犠牲層を除去することで、前記ゲート絶縁膜の一部を露出する第２の絶縁膜を形成し、
前記酸化物半導体膜の前記第２の絶縁膜と重ならない領域に対し、前記酸化物半導体膜を高抵抗化させる処理を行った後、前記ゲート絶縁膜および前記第２の絶縁膜上に導電膜を形成し、
前記導電膜を上面の高さが揃うように除去し、前記第２の絶縁膜の上面を露出させることで、ゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項３】
絶縁表面を有する基板上にゲート電極を形成し、
前記ゲート電極上にゲート絶縁膜を成膜し、
前記ゲート絶縁膜を介して前記ゲート電極上に酸化物半導体膜を形成し、
前記酸化物半導体膜を低抵抗化させる処理を行った後、前記酸化物半導体膜上に一対の電極を形成し、
前記酸化物半導体膜の前記一対の電極と重ならない領域に対し、前記酸化物半導体膜を高抵抗化させる処理を行うことを特徴とする半導体装置の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記酸化物半導体膜を低抵抗化させる処理として、レーザ光処理を行うことを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項３のいずれか一において、
前記酸化物半導体膜を低抵抗化させる処理として、４５０℃以上７４０℃以下での加熱処理を行うことを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記酸化物半導体膜を高抵抗化させる処理として、プラズマ酸化または酸素イオン注入を行うことを特徴とする半導体装置の作製方法。
【請求項７】
ゲート電極と、
前記ゲート電極と接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ゲート電極と重ねて設けられた酸化物半導体膜と、
前記酸化物半導体膜上で前記酸化物半導体膜と接して設けられた一対の電極と、を有し、
前記酸化物半導体膜の前記一対の電極と重なる領域は、前記酸化物半導体膜の前記一対の電極と重ならない領域よりも結晶性が高いことを特徴とする半導体装置。
【請求項８】
請求項７において、
前記酸化物半導体膜の前記一対の電極と重なる領域が多結晶であることを特徴とする半導体装置。
【請求項９】
酸化物半導体膜と、
前記酸化物半導体膜上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記酸化物半導体膜上に設けられたゲート電極と、を有し、
前記酸化物半導体膜の前記ゲート電極と重ならない領域は、前記酸化物半導体膜の前記ゲート電極と重なる領域よりも結晶性が高いことを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記酸化物半導体膜の前記ゲート電極と重ならない領域が多結晶であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体膜、酸化物半導体膜の形成方法、半導体装置および半導体装置の作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般をいい、電気光学装置、半導体回路および電子機器などは全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体膜を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体膜としてシリコン膜が知られている。
【０００４】
トランジスタに用いられるシリコン膜は、用途によって非晶質シリコン膜と多結晶シリコン膜とが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコン膜を用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコン膜を用いると好適である。多結晶シリコン膜は、非晶質シリコン膜に対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
【０００５】
さらに、近年では酸化物半導体膜が注目されている。例えば、キャリア密度が１０１８／ｃｍ３未満であるインジウム、ガリウムおよび亜鉛を含む非晶質酸化物膜を用いたトランジスタが開示されている（特許文献１参照。）。
【０００６】
酸化物半導体膜は、スパッタリング法を用いて成膜できるため、大型の表示装置を構成するトランジスタに適している。また、酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコン膜を用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
【０００７】
さらに、特許文献２によれば、酸化物半導体膜を用いたトランジスタは、オフ電流を極めて小さくすることが可能であり、当該特徴を利用して半導体集積回路にも好適に用いることができる。
【０００８】
酸化物半導体膜を用いたトランジスタに、安定した電気特性を与える方法として、酸化物半導体膜への酸素ドーピング技術が開示されている（特許文献３参照。）。特許文献３に開示された技術を用いることで、酸化物半導体膜中の不純物濃度および酸素欠損を低減することができる。その結果、酸化物半導体膜を用いたトランジスタの電気特性のばらつきを低減し、信頼性を向上させることができる。
【０００９】
また、酸化物半導体膜を用いたトランジスタのオン特性を向上させるため、ソース電極（ドレイン電極）と酸化物半導体膜との間に低抵抗のバッファ層を設け、接触抵抗を低減する技術が開示されている（特許文献４参照。）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−１６５５２８号公報
【特許文献２】特開２０１１−１５１３７７号公報
【特許文献３】特開２０１１−２４３９７６号公報
【特許文献４】特開２０１１−９７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
電気特性の安定した酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。
【００１２】
オン特性の高い酸化物半導体膜を用いたトランジスタを提供することを課題の一とする。
【課題を解決するための手段】
【００１３】
本発明の一態様は、低抵抗の酸化物半導体膜を形成し、当該酸化物半導体膜のチャネル領域を高抵抗化させる半導体装置の作製方法である。
【００１４】
なお、低抵抗の酸化物半導体膜は、酸化物半導体膜に対し、酸化物半導体膜を低抵抗化させる処理を行うことで形成する。酸化物半導体膜を低抵抗化させる処理は、例えば、レーザ光処理または４５０℃以上７４０℃以下での加熱処理によって行えばよい。
【００１５】
４５０℃以上７４０℃以下での加熱処理は、具体的には、不活性ガス雰囲気または減圧状態で行えばよい。
【００１６】
レーザ光処理は、具体的には、発振波長３０８ｎｍのエキシマレーザ装置を用い、エネルギー密度を１００ｍＪ／ｃｍ２以上６００ｍＪ／ｃｍ２以下、好ましくは２００ｍＪ／ｃｍ２以上５００ｍＪ／ｃｍ２以下、さらに好ましくは２５０ｍＪ／ｃｍ２以上４００ｍＪ／ｃｍ２以下として行えばよい。ただし、レーザ光処理は、この条件に限定されるものではない。
【００１７】
レーザ光処理または４５０℃以上７４０℃以下での加熱処理を行うことで、酸化物半導体膜の不純物濃度を低減するとともに、酸素欠損を形成することができる。また、酸化物半導体膜の結晶性が高まる。その結果、低抵抗の酸化物半導体膜を得ることができる。
【００１８】
低抵抗の酸化物半導体膜のチャネル領域を高抵抗化させる処理は、例えば、プラズマ酸化または酸素イオン注入によって行えばよい。
【００１９】
低抵抗の酸化物半導体膜は、不純物濃度が低く、酸素欠損を多く含む酸化物半導体膜である。従って、プラズマ酸化または酸素イオン注入を行い、酸素欠損を低減することで、高抵抗化させることができる。このようにして得られた高抵抗の酸化物半導体膜は、不純物濃度が低く、かつ酸素欠損が少ない酸化物半導体膜である。即ち、当該酸化物半導体膜は、キャリア発生源などの極めて低減された酸化物半導体膜である。従って、当該酸化物半導体膜を用いたトランジスタは、オフ電流が極めて低く、安定した電気特性を有する。
【００２０】
また、高抵抗化されない領域は、低抵抗のままである。従って、当該酸化物半導体膜を用いたトランジスタは、寄生抵抗の低いトランジスタであり、オン特性の高いトランジスタである。
【００２１】
または、本発明の一態様は、絶縁表面を有する基板上に酸化物半導体膜を形成し、酸化物半導体膜を低抵抗化させる処理を行った後、酸化物半導体膜上に一対の電極を形成し、酸化物半導体膜の一対の電極と重ならない領域に対し、酸化物半導体膜を高抵抗化させる処理を行った後、酸化物半導体膜および一対の電極上にゲート絶縁膜を形成し、ゲート絶縁膜を介して酸化物半導体膜上にゲート電極を形成する半導体装置の作製方法である。
【００２２】
または、本発明の一態様は、絶縁表面を有する基板上に酸化物半導体膜を形成し、酸化物半導体膜を低抵抗化させる処理を行った後、酸化物半導体膜上にゲート絶縁膜を成膜し、ゲート絶縁膜を介して酸化物半導体膜の一部と重なる犠牲層を形成し、犠牲層上に第１の絶縁膜を成膜し、第１の絶縁膜を上面の高さが揃うように除去することで犠牲層の上面の一部を露出させた後、犠牲層および残りの第１の絶縁膜を、上面の高さが揃うように除去することで犠牲層の上面の全てを露出させ、上面の全てが露出した犠牲層を除去することで、ゲート絶縁膜の一部を露出する第２の絶縁膜を形成し、酸化物半導体膜の第２の絶縁膜と重ならない領域に対し、酸化物半導体膜を高抵抗化させる処理を行った後、ゲート絶縁膜および第２の絶縁膜上に導電膜を形成し、導電膜を上面の高さが揃うように除去し、第２の絶縁膜の上面を露出させることで、ゲート電極を形成する半導体装置の作製方法である。
【００２３】
または、本発明の一態様は、絶縁表面を有する基板上にゲート電極を形成し、ゲート電極上にゲート絶縁膜を成膜し、ゲート絶縁膜を介してゲート電極上に酸化物半導体膜を形成し、酸化物半導体膜を低抵抗化させる処理を行った後、酸化物半導体膜上に一対の電極を形成し、酸化物半導体膜の一対の電極と重ならない領域に対し、酸化物半導体膜を高抵抗化させる処理を行う半導体装置の作製方法である。
【００２４】
または、本発明の一態様は、ゲート電極と、ゲート電極と接して設けられたゲート絶縁膜と、ゲート絶縁膜を介してゲート電極と重ねて設けられた酸化物半導体膜と、酸化物半導体膜上で酸化物半導体膜と接して設けられた一対の電極と、を有し、酸化物半導体膜の一対の電極と重なる領域は、酸化物半導体膜の一対の電極と重ならない領域よりも結晶性が高い半導体装置である。
【００２５】
酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜上に設けられたゲート電極と、を有し、酸化物半導体膜のゲート電極と重ならない領域は、酸化物半導体膜のゲート電極と重なる領域よりも結晶性が高いことを特徴とする半導体装置である。
【発明の効果】
【００２６】
不純物が低減され、酸素欠損が少ない酸化物半導体膜を形成することにより、電気特性の安定した酸化物半導体膜を用いたトランジスタを提供することができる。
【００２７】
寄生抵抗を低くすることにより、オン特性の高い酸化物半導体膜を用いたトランジスタを提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図２】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図３】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図４】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図５】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図６】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図７】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図８】本発明の一態様に係るトランジスタの一例を示す上面図および断面図。
【図９】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図１０】本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。
【図１１】本発明の一態様に係る半導体装置の回路図および断面図。
【図１２】本発明の一態様に係る半導体装置の回路図。
【図１３】本発明の一態様に係る半導体装置の回路図および断面図。
【図１４】本発明の一態様に係る半導体装置の回路図。
【図１５】本発明の一態様に係る半導体装置の回路図、断面図および電気特性を示す図。
【図１６】本発明の一態様に係る半導体装置の回路図、電気特性を示す図および断面図。
【図１７】本発明の一態様に係るＣＰＵの構成を示すブロック図。
【図１８】本発明の一態様に係る、ＥＬ素子を用いた表示装置の画素の一部の断面図、発光層の断面図および回路図。
【図１９】本発明の一態様に係る、液晶素子を用いた表示装置の画素の回路図および断面図。
【図２０】本発明の一態様に係る電子機器を説明する図。
【図２１】レーザ光処理後の酸化物半導体膜のシート抵抗値を示す図。
【図２２】レーザ光処理後の酸化物半導体膜のＸＲＤを示す図。
【図２３】レーザ光処理後の酸化物半導体膜の断面ＴＥ像を示す図。
【図２４】レーザ光処理後の酸化物半導体膜の断面ＴＥ像を示す図。
【図２５】レーザ光処理後の酸化物半導体膜の断面ＴＥ像を示す図。
【図２６】レーザ光処理後の酸化物半導体膜の抵抗値と、その後酸素イオン注入を行った酸化物半導体膜の抵抗値を示す図。
【発明を実施するための形態】
【００２９】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
【００３０】
また、電圧は、ある電位と基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差を示す場合が多い。よって、電圧を電位と言い換えることが可能である。
【００３１】
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
【００３２】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【００３３】
（実施の形態１）
本実施の形態では、本発明の一態様に係るトランジスタおよびその作製方法について説明する。
【００３４】
図１（Ａ）は本発明の一態様に係るトランジスタの上面図である。図１（Ａ）に示す一点鎖線Ａ１−Ａ２に対応する断面図を図１（Ｂ）に示す。また、図１（Ａ）に示す一点鎖線Ａ３−Ａ４に対応する断面図を図１（Ｃ）に示す。なお、簡単のため、図１（Ａ）においては、ゲート絶縁膜１１２などを省略して示す。
【００３５】
図１（Ｂ）に示すトランジスタは、基板１００上に設けられた下地絶縁膜１０２と、下地絶縁膜１０２上に設けられた、低抵抗領域１０６ａ、低抵抗領域１０６ｂおよび高抵抗領域１０６ｃを含む酸化物半導体膜１０６と、低抵抗領域１０６ａおよび低抵抗領域１０６ｂとそれぞれ接して設けられたソース電極１１６ａおよびドレイン電極１１６ｂと、酸化物半導体膜１０６、ソース電極１１６ａおよびドレイン電極１１６ｂ上に設けられたゲート絶縁膜１１２と、ゲート絶縁膜１１２を介して酸化物半導体膜１０６上に設けられたゲート電極１０４と、を有する。なお、図１（Ｂ）に示すトランジスタは、下地絶縁膜１０２を有するが、これに限定されない。例えば、下地絶縁膜１０２を有さなくても構わない。なお、ソース電極１１６ａおよびドレイン電極１１６ｂを合わせて一対の電極と読み替えてもよい。
【００３６】
より具体的には、酸化物半導体膜１０６に含まれる低抵抗領域１０６ａおよび低抵抗領域１０６ｂは、酸化物半導体膜１０６において、ソース電極１１６ａおよびドレイン電極１１６ｂと図１（Ａ）に示す上面図で重なる領域である。また、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃは、酸化物半導体膜１０６において、ソース電極１１６ａおよびドレイン電極１１６ｂと図１（Ａ）に示す上面図で重ならない領域である。従って、酸化物半導体膜１０６に含まれる低抵抗領域１０６ａおよび低抵抗領域１０６ｂは、それぞれトランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃの一部（ソース電極１１６ａおよびドレイン電極１１６ｂに挟まれる領域）は、トランジスタのチャネル領域として機能する。
【００３７】
酸化物半導体膜１０６に含まれる低抵抗領域１０６ａおよび低抵抗領域１０６ｂは、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃと比べて結晶性の高い領域である。特に酸化物半導体膜１０６に含まれる低抵抗領域１０６ａおよび低抵抗領域１０６ｂが多結晶領域を有すると好ましい。また、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃは、非晶質領域を有しても構わない。
【００３８】
酸化物半導体膜１０６に含まれる低抵抗領域１０６ａおよび低抵抗領域１０６ｂは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）としてもよい。
【００３９】
ＣＡＡＣ−ＯＳに含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳに含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳには明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳは、粒界に起因する電子移動度の低下が抑制される。
【００４０】
ＣＡＡＣ−ＯＳに含まれる結晶部は、例えば、ｃ軸が酸化物半導体膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状または六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【００４１】
酸化物半導体膜１０６は、例えば、Ｉｎ−Ｍ−Ｚｎ酸化物を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ酸化物から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜１０６中の酸素欠損の生成が抑制される。なお、酸化物半導体膜の酸素欠損はキャリアを生成することがある。そのため、金属元素Ｍの作用によって、酸化物半導体膜１０６中のキャリア密度が増大し、オフ電流が増大することを抑制できる。また、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
【００４２】
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍの代わりにＳｉまたはＧｅを用いても構わない。
【００４３】
また、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃは、水素濃度を、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とする。これは、酸化物半導体膜に含まれる水素が、意図しないキャリアを生成することがあるためである。生成されたキャリアは、トランジスタのオフ電流を増大させ、かつトランジスタの電気特性を変動させる要因となる。従って、トランジスタのチャネル領域である高抵抗領域１０６ｃの水素濃度を上述の範囲とすることで、トランジスタのオフ電流の増大を抑制し、かつトランジスタの電気特性の変動を抑制することができる。
【００４４】
以上に示した酸化物半導体膜１０６は、シリコン膜と比べて１〜２ｅＶ程度バンドギャップが大きい。そのため、酸化物半導体膜１０６を用いたトランジスタは、衝突イオン化が起こりにくく、アバランシェブレークダウンが起こりにくい。即ち、当該トランジスタは、ホットキャリア劣化が起こりにくいといえる。
【００４５】
また、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃはキャリア発生源が少ないため、酸化物半導体膜１０６の厚さが厚い場合（例えば、１５ｎｍ以上１００ｎｍ未満）でも、ゲート電極１０４の電界によってチャネル領域を完全空乏化させることができる。従って、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃがチャネル領域であるトランジスタは、パンチスルー現象によるオフ電流の増大およびしきい値電圧の変動が起こらない。
【００４６】
酸化物半導体膜中の酸素欠損は、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔｒｏｎ  Ｓｐｉｎ  Ｒｅｓｏｎａｎｃｅ）によって評価できる。即ち、酸素欠損を有さない（酸素欠損量の少ない）酸化物半導体膜は、ＥＳＲによって、酸素欠損に起因する信号を有さない酸化物半導体膜と言い換えることができる。具体的には、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃは、酸素欠損に起因するスピン密度が、５×１０１６ｓｐｉｎｓ／ｃｍ３未満である。なお、酸化物半導体膜が酸素欠損を有すると、ＥＳＲにてｇ値が１．９３近傍に対称性を有する信号が現れる。
【００４７】
酸化物半導体膜は、ドナー（水素、酸素欠損など）濃度を極めて低くすることにより、当該酸化物半導体膜を用いたトランジスタを、オフ電流の極めて小さいトランジスタとすることができる。具体的には、チャネル長が３μｍ、チャネル幅が１μｍのときのトランジスタのオフ電流を、１×１０−２１Ａ以下、または１×１０−２５Ａ以下とすることができる。
【００４８】
基板１００に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００４９】
また、基板１００として、第５世代（１０００ｍｍ×１２００ｍｍまたは１３００ｍｍ×１５００ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２５００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８８０ｍｍ×３１３０ｍｍ）などの大型ガラス基板を用いる場合、半導体装置の作製工程における加熱処理などで生じる基板１００の縮みによって、微細な加工が困難になる場合ある。そのため、前述したような大型ガラス基板を基板１００として用いる場合、加熱処理による縮みの小さいものを用いることが好ましい。例えば、基板１００として、４００℃、好ましくは４５０℃、さらに好ましくは５００℃の温度で１時間加熱処理を行った後の縮み量が１０ｐｐｍ以下、好ましくは５ｐｐｍ以下、さらに好ましくは３ｐｐｍ以下となる大型ガラス基板を用いればよい。
【００５０】
また、基板１００として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１００に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。
【００５１】
下地絶縁膜１０２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、単層で、または積層で用いる。好ましくは、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜および窒化シリコン膜を一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【００５２】
なお、下地絶縁膜１０２の、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃと重なる領域が過剰酸素を含む絶縁膜であると好ましい。
【００５３】
過剰酸素を含む絶縁膜は、加熱処理などによって酸素を放出することができる絶縁膜である。言い換えると、過剰酸素を含む絶縁膜は、加熱処理によって酸素を放出する機能を有する絶縁膜である。
【００５４】
下地絶縁膜１０２の、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃと重なる領域が過剰酸素を含む絶縁膜である場合、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃの酸素欠損を低減することができる。
【００５５】
ここで、加熱処理によって酸素を放出するとは、ＴＤＳ（Ｔｈｅｒｍａｌ  Ｄｅｓｏｒｐｔｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて放出される酸素が酸素原子に換算して１×１０１８ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以上または１×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００５６】
ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。
【００５７】
測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。
【００５８】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（ＮＯ２）は、数式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるガスの全てが酸素分子由来と仮定する。質量数３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００５９】
【数１】
2014007393.tif 000003
【００６０】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。数式（１）の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定した。
【００６１】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００６２】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００６３】
または、加熱処理によって酸素を放出する絶縁膜とは、過酸化ラジカルを含む絶縁膜をいう。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０１７ｓｐｉｎｓ／ｃｍ３以上である絶縁膜をいう。なお、過酸化ラジカルを含む絶縁膜とは、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有する絶縁膜をいう。
【００６４】
または、過剰酸素を含む絶縁膜は、酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯＸ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ＲＢＳにより測定した値である。
【００６５】
ソース電極１１６ａおよびドレイン電極１１６ｂは、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金の導電膜を、単層で、または積層で用いればよい。なお、ソース電極１１６ａとドレイン電極１１６ｂは同一組成であってもよいし、異なる組成であってもよい。
【００６６】
ゲート絶縁膜１１２は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、単層で、または積層で用いる。好ましくは、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜および窒化シリコン膜を一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【００６７】
なお、ゲート絶縁膜１１２は、過剰酸素を含む絶縁膜であると好ましい。
【００６８】
ゲート絶縁膜１１２が過剰酸素を含む絶縁膜である場合、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃの酸素欠損を低減することができる。
【００６９】
ゲート電極１０４は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金の導電膜を、単層で、または積層で用いればよい。
【００７０】
以上に示したトランジスタにおいて、酸化物半導体膜１０６に含まれる低抵抗領域１０６ａおよび低抵抗領域１０６ｂが高い結晶性を有する。従って、寄生抵抗の低減された、オン特性の高いトランジスタである。また、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃは、不純物濃度が低く、酸素欠損が少ないため、電気特性の安定したトランジスタである。
【００７１】
次に、図１に示したトランジスタの作製方法について説明する。なお、トランジスタの作製方法は、図１（Ｂ）に対応する断面図を用いて説明する。
【００７２】
まず、基板１００上に下地絶縁膜１０２を成膜する（図２（Ａ）参照。）。下地絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ  Ｌａｓｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用い、下地絶縁膜１０２として示した絶縁膜から選択して成膜すればよい。
【００７３】
次に、酸化物半導体膜１３６ａを成膜する（図２（Ｂ）参照。）。酸化物半導体膜１３６ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い、酸化物半導体膜１０６として示した酸化物膜から選択して成膜すればよい。
【００７４】
次に、酸化物半導体膜１３６ａに対し、酸化物半導体膜を低抵抗化させる処理を行い、低抵抗の酸化物半導体膜１３６ｂを形成する（図２（Ｃ）参照。）。酸化物半導体膜１３６ａを低抵抗化させる処理は、例えば、レーザ光処理または４５０℃以上７４０℃以下での加熱処理によって行えばよい。
【００７５】
４５０℃以上７４０℃以下での加熱処理は、具体的には、不活性ガス雰囲気または減圧状態で行えばよい。加熱処理の時間は、例えば１分以上２４時間以内、好ましくは６分以上５時間以内、さらに好ましくは３０分以上２時間以内とすればよい。
【００７６】
レーザ光処理は、具体的には、発振波長３０８ｎｍのエキシマレーザ装置を用い、エネルギー密度を１００ｍＪ／ｃｍ２以上６００ｍＪ／ｃｍ２以下、好ましくは２００ｍＪ／ｃｍ２以上５００ｍＪ／ｃｍ２以下、さらに好ましくは２５０ｍＪ／ｃｍ２以上４００ｍＪ／ｃｍ２以下として行えばよい。ただし、レーザ光処理は、この条件に限定されるものではない。原理的には、レーザ光処理対象となる酸化物半導体膜のバンドギャップ（２〜４ｅＶ程度）よりも高エネルギーの発振波長であるレーザ装置を用いればよい。例えば、発振波長１９３ｎｍ、２４８ｎｍまたは３５１ｎｍのエキシマレーザ装置を用いてもよい。または、半導体レーザ装置、固体レーザ装置などを用いてもよい。ただし、半導体レーザ装置および固体レーザ装置の基本波は長波長であるため、高調波を用いる。
【００７７】
レーザ光処理を用いることによって、実効上極めて高温での加熱処理を行っても基板１００の縮みを低減することができる。また、基板１００面内の任意の領域のみにレーザ光処理を行うことで、レーザ光処理に掛かる時間を短くでき、生産性を高めることができる。なお、基板１００を加熱しながらレーザ光処理を行ってもよい。
【００７８】
レーザ光処理または４５０℃以上７４０℃以下での加熱処理を行うことで、酸化物半導体膜１３６ａの不純物濃度を低減するとともに、酸素欠損を形成することができる。また、結晶性が高まる。そのため、低抵抗の酸化物半導体膜１３６ｂを得ることができる。
【００７９】
次に、酸化物半導体膜１３６ｂを加工し、島状である酸化物半導体膜１３６を形成する。
【００８０】
次に、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を成膜する。当該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い、ソース電極１１６ａおよびドレイン電極１１６ｂとして示した導電膜から選択して成膜すればよい。
【００８１】
次に、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜を加工して、ソース電極１１６ａおよびドレイン電極１１６ｂを形成する（図３（Ａ）参照。）。
【００８２】
次に、酸化物半導体膜１３６の、ソース電極１１６ａおよびドレイン電極１１６ｂと重ならない領域に対し、酸化物半導体膜を高抵抗化させる処理を行う。
【００８３】
酸化物半導体膜１３６を高抵抗化させる処理は、例えば、プラズマ酸化または酸素イオン注入によって行えばよい。本実施の形態では酸素イオン１３０を注入する（図３（Ｂ）参照。）。
【００８４】
低抵抗化された酸化物半導体膜１３６は、不純物濃度が低く、酸素欠損を多く含む酸化物半導体膜である。従って、プラズマ酸化または酸素イオン注入を行い、酸素欠損を低減することで、高抵抗化させることができる。このようにして得られた高抵抗の酸化物半導体膜は、不純物濃度が低く、かつ酸素欠損が少ない酸化物半導体膜である。
【００８５】
酸化物半導体膜１３６を高抵抗化させる処理を行うことで、酸化物半導体膜１３６のソース電極１１６ａおよびドレイン電極１１６ｂと重ならない領域を高抵抗領域とすることができる。また、酸化物半導体膜１３６のソース電極１１６ａおよびドレイン電極１１６ｂと重なる領域は低抵抗領域のままである。このようにして、低抵抗領域１０６ａ、低抵抗領域１０６ｂおよび高抵抗領域１０６ｃを含む酸化物半導体膜１０６を形成することができる（図３（Ｃ）参照。）。
【００８６】
なお、酸化物半導体膜１３６を高抵抗化させる処理により、ソース電極１１６ａおよびドレイン電極１１６ｂの表面が酸化することがある。ソース電極１１６ａおよびドレイン電極１１６ｂの表面が酸化することによる寄生抵抗の増大は、ソース電極１１６ａおよびドレイン電極１１６ｂが十分な厚さを有する場合には無視できる。具体的には、ソース電極１１６ａおよびドレイン電極１１６ｂの厚さが５０ｎｍ以上、好ましくは１００ｎｍ以上あればよい。
【００８７】
また、ソース電極１１６ａおよびドレイン電極１１６ｂの表面を酸化させることにより、ソース電極１１６ａおよびドレイン電極１１６ｂとゲート電極１０４との間でリーク電流が発生することを抑制できる場合がある。
【００８８】
なお、酸化物半導体膜１３６を高抵抗化させる処理、または同様の処理により、下地絶縁膜１０２の、酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃと重なる領域へ過剰酸素を含ませても構わない。
【００８９】
次に、ゲート絶縁膜１１２を成膜する。ゲート絶縁膜１１２は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い、ゲート絶縁膜１１２として示した絶縁膜から選択して成膜すればよい。
【００９０】
なお、ソース電極１１６ａおよびドレイン電極１１６ｂを形成した後に代えて、ゲート絶縁膜１１２を成膜した後で酸化物半導体膜１３６を高抵抗化させる処理を行ってもよい。その場合、酸化物半導体膜１３６を高抵抗化させる処理、または同様の処理により、ゲート絶縁膜１１２、または下地絶縁膜１０２の酸化物半導体膜１０６に含まれる高抵抗領域１０６ｃと重なる領域へ、過剰酸素を含ませても構わない。
【００９１】
次に、ゲート電極１０４となる導電膜を成膜する。当該導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い、ゲート電極１０４として示した導電膜から選択して成膜すればよい。
【００９２】
次に、ゲート電極１０４となる導電膜を加工して、ゲート電極１０４を形成する（図３（Ｄ）参照。）。
【００９３】
以上のようにして、図１に示したトランジスタを作製することができる。
【００９４】
当該トランジスタにおいて、ソース領域およびドレイン領域として機能する領域は低抵抗である。従って、当該酸化物半導体膜を用いたトランジスタは、寄生抵抗の低いトランジスタであり、オン特性の高いトランジスタである。また、当該酸化物半導体膜のチャネル領域は、キャリア発生源の低減された酸化物半導体膜である。従って、当該酸化物半導体膜を用いたトランジスタは、オフ電流が低く、安定した電気特性を有する。
【００９５】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【００９６】
（実施の形態２）
本実施の形態では、実施の形態１で示したトランジスタと異なる構造であるトランジスタおよびその作製方法について説明する。
【００９７】
図４（Ａ）は本発明の一態様に係るトランジスタの上面図である。図４（Ａ）に示す一点鎖線Ｂ１−Ｂ２に対応する断面図を図４（Ｂ）に示す。また、図４（Ａ）に示す一点鎖線Ｂ３−Ｂ４に対応する断面図を図４（Ｃ）に示す。なお、簡単のため、図４（Ａ）においては、ゲート絶縁膜２１２などを省略して示す。
【００９８】
図４（Ｂ）に示すトランジスタは、基板２００上に設けられた下地絶縁膜２０２と、下地絶縁膜２０２上に設けられた、低抵抗領域２０６ａ、低抵抗領域２０６ｂおよび高抵抗領域２０６ｃを含む酸化物半導体膜２０６と、酸化物半導体膜２０６上に設けられたゲート絶縁膜２１２と、ゲート絶縁膜２１２を介して酸化物半導体膜２０６に含まれる高抵抗領域２０６ｃ上に設けられたゲート電極２０４と、ゲート絶縁膜２１２上にあり、ゲート電極２０４と上面の高さの揃った絶縁膜２１８と、を有する。なお、図４（Ｂ）に示すトランジスタは、下地絶縁膜２０２が設けられた構造であるが、これに限定されない。例えば、下地絶縁膜２０２を設けない構造としても構わない。
【００９９】
より具体的には、酸化物半導体膜２０６に含まれる低抵抗領域２０６ａおよび低抵抗領域２０６ｂは、酸化物半導体膜２０６において、ゲート電極２０４と重ならない領域である。また、酸化物半導体膜２０６に含まれる高抵抗領域２０６ｃは、酸化物半導体膜２０６において、ゲート電極２０４と重なる領域である。従って、酸化物半導体膜２０６に含まれる低抵抗領域２０６ａおよび低抵抗領域２０６ｂは、それぞれトランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜２０６に含まれる高抵抗領域２０６ｃは、トランジスタのチャネル領域として機能する。
【０１００】
なお、酸化物半導体膜２０６は酸化物半導体膜１０６の記載を参照する。また、酸化物半導体膜２０６に含まれる低抵抗領域２０６ａ、低抵抗領域２０６ｂおよび高抵抗領域２０６ｃは、酸化物半導体膜１０６に含まれる低抵抗領域１０６ａ、低抵抗領域１０６ｂおよび高抵抗領域１０６ｃの記載を参照する。
【０１０１】
基板２００は、基板１００の記載を参照する。
【０１０２】
下地絶縁膜２０２は、下地絶縁膜１０２の記載を参照する。
【０１０３】
ゲート絶縁膜２１２は、ゲート絶縁膜１１２の記載を参照する。
【０１０４】
ゲート電極２０４は、ゲート電極１０４の記載を参照する。
【０１０５】
絶縁膜２１８は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、単層で、または積層で用いる。好ましくは、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜および窒化シリコン膜を一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【０１０６】
次に、図４に示したトランジスタの作製方法について説明する。なお、トランジスタの作製方法は、図４（Ｂ）に対応する断面図を用いて説明する。
【０１０７】
まず、基板２００上に下地絶縁膜２０２を成膜する。下地絶縁膜２０２の成膜方法は、下地絶縁膜１０２の成膜方法の記載を参照する。
【０１０８】
次に、酸化物半導体膜２３６を形成する。酸化物半導体膜２３６の形成方法は、酸化物半導体膜１３６の形成方法の記載を参照する。
【０１０９】
次に、ゲート絶縁膜２１２を成膜する（図５（Ａ）参照。）。ゲート絶縁膜２１２の成膜方法はゲート絶縁膜１１２の成膜方法の記載を参照する。
【０１１０】
次に、犠牲層２３４となる絶縁膜、半導体膜または導電膜を成膜する。犠牲層２３４となる絶縁膜、半導体膜または導電膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。なお、犠牲層２３４は、後に成膜する絶縁膜２４８（後の絶縁膜２１８）と選択的エッチングが可能であればよく、絶縁膜、半導体膜および導電膜の種類は問わない。本実施の形態では、犠牲層２３４となる絶縁膜、半導体膜または導電膜は、ゲート電極１０４として示した導電膜から選択して成膜する。
【０１１１】
次に、犠牲層２３４となる導電膜を加工し、犠牲層２３４を形成する（図５（Ｂ）参照。）。
【０１１２】
次に、絶縁膜２４８を成膜する（図５（Ｃ）参照。）。絶縁膜２４８は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用い、絶縁膜２１８として示した絶縁膜から選択して成膜すればよい。絶縁膜２４８の厚さが犠牲層２３４の厚さよりも厚いと、後の工程が容易となるため好ましい。
【０１１３】
次に、絶縁膜２４８を上面の高さが揃うように除去し、犠牲層２３４の上面の一部を露出させる。その後、さらに絶縁膜２４８および犠牲層２３４を上面の高さが揃うように除去することで、上面の全てが露出した犠牲層２３５、および犠牲層２３５と上面の高さの揃った絶縁膜２４９を形成する（図５（Ｄ）参照。）。
【０１１４】
なお、上面の高さが揃うように除去する方法としては、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を用いればよい。または、平坦化膜を形成することで上面の高さを揃えた後に、エッチング速度を制御しつつ上面からエッチング処理をしてもよい。
【０１１５】
次に、犠牲層２３５をエッチングし、絶縁膜２４９をエッチングしない条件でエッチング処理を行い、犠牲層２３５を除去する（図６（Ａ）参照。）。犠牲層２３５が除去されることにより、絶縁膜２４９はゲート絶縁膜２１２の一部を露出する絶縁膜となる。
【０１１６】
なお、犠牲層２３５を除去するとともに、ゲート絶縁膜２１２を除去しても構わない。
【０１１７】
次に、酸化物半導体膜２３６の、絶縁膜２４９と重ならない領域に対し、酸化物半導体膜を高抵抗化させる処理を行う。
【０１１８】
酸化物半導体膜２３６を高抵抗化させる処理は、例えば、プラズマ酸化または酸素イオン注入によって行えばよい。本実施の形態では酸素イオン２３０を注入する（図６（Ｂ）参照。）。
【０１１９】
低抵抗化された酸化物半導体膜２３６は、不純物濃度が低く、酸素欠損を多く含む酸化物半導体膜である。従って、プラズマ酸化または酸素イオン注入を行い、酸素欠損を低減することで、高抵抗化させることができる。このようにして得られた高抵抗の酸化物半導体膜は、不純物濃度が低く、かつ酸素欠損が少ない酸化物半導体膜である。
【０１２０】
酸化物半導体膜２３６を高抵抗化させる処理を行うことで、酸化物半導体膜２３６の絶縁膜２４９と重ならない領域を高抵抗領域とすることができる。また、酸化物半導体膜２３６の絶縁膜２４９と重なる領域は低抵抗領域のままである。このようにして、低抵抗領域２０６ａ、低抵抗領域２０６ｂおよび高抵抗領域２０６ｃを含む酸化物半導体膜２０６を形成することができる（図６（Ｃ）参照。）。
【０１２１】
なお、酸化物半導体膜２３６を高抵抗化させる処理、または同様の処理により、ゲート絶縁膜２１２の酸化物半導体膜２０６に含まれる高抵抗領域２０６ｃと重なる領域、または下地絶縁膜２０２の酸化物半導体膜２０６に含まれる高抵抗領域２０６ｃと重なる領域へ、過剰酸素を含ませても構わない。
【０１２２】
その後、ゲート絶縁膜２１２を除去しても構わない。
【０１２３】
なお、犠牲層２３５を除去するとともにゲート絶縁膜２１２を除去した場合、または酸化物半導体膜２３６を高抵抗化させる処理を行った後でゲート絶縁膜２１２を除去した場合、この後ゲート絶縁膜を形成する。
【０１２４】
次に、導電膜２０５を成膜する（図６（Ｄ）参照。）。導電膜２０５の成膜方法は、ゲート電極１０４となる導電膜の成膜方法の記載を参照する。
【０１２５】
次に、導電膜２０５を上面の高さが揃うように除去し、絶縁膜２４９の上面を露出させる。その後、追加で絶縁膜２４９および導電膜２０５を上面の高さが揃うように除去することで、ゲート電極２０４、およびゲート電極２０４と上面の高さの揃った絶縁膜２１８を形成する（図７（Ａ）参照。）。なお、追加で絶縁膜２４９および導電膜２０５を上面の高さが揃うように除去することで、基板２００やそのほかの層に起因した凹凸の影響を緩和でき、トランジスタの歩留まりを高めることができる。
【０１２６】
以上のようにして、図４に示したトランジスタを作製することができる。
【０１２７】
当該トランジスタにおいて、ソース領域およびドレイン領域として機能する領域は低抵抗である。従って、当該酸化物半導体膜を用いたトランジスタは、寄生抵抗の低いトランジスタであり、オン特性の高いトランジスタである。また、当該酸化物半導体膜のチャネル領域は、キャリア発生源の低減された酸化物半導体膜である。従って、当該酸化物半導体膜を用いたトランジスタは、オフ電流が低く、安定した電気特性を有する。
【０１２８】
次に、絶縁膜および絶縁膜上の配線を形成してもよい。配線の形成方法の一例を以下に示す。まず、絶縁膜２２０を成膜する。次に、ゲート絶縁膜２１２、絶縁膜２１８および絶縁膜２２０を加工することで酸化物半導体膜２０６に含まれる低抵抗領域２０６ａおよび低抵抗領域２０６ｂを露出する。次に、配線２２４ａおよび配線２２４ｂとなる導電膜を成膜し、当該導電膜を加工して、配線２２４ａおよび配線２２４ｂを形成する（図７（Ｂ）参照。）。
【０１２９】
絶縁膜および絶縁膜上の配線の詳細な形成方法は、他の絶縁膜、導電膜の成膜方法などの記載を参照する。
【０１３０】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０１３１】
（実施の形態３）
本実施の形態では、実施の形態１および実施の形態２で示したトランジスタと異なる構造であるトランジスタおよびその作製方法について説明する。
【０１３２】
図８（Ａ）は本発明の一態様に係るトランジスタの上面図である。図８（Ａ）に示す一点鎖線Ｃ１−Ｃ２に対応する断面図を図８（Ｂ）に示す。また、図８（Ａ）に示す一点鎖線Ｃ３−Ｃ４に対応する断面図を図８（Ｃ）に示す。なお、簡単のため、図８（Ａ）においては、ゲート絶縁膜３１２などを省略して示す。
【０１３３】
図８（Ｂ）に示すトランジスタは、基板３００上に設けられた下地絶縁膜３０２と、下地絶縁膜３０２上に設けられたゲート電極３０４と、ゲート電極３０４上に設けられたゲート絶縁膜３１２と、ゲート絶縁膜３１２を介してゲート電極３０４上に設けられた、低抵抗領域３０６ａ、低抵抗領域３０６ｂおよび高抵抗領域３０６ｃを含む酸化物半導体膜３０６と、低抵抗領域３０６ａおよび低抵抗領域３０６ｂとそれぞれ接して設けられたソース電極３１６ａおよびドレイン電極３１６ｂと、を有する。なお、図８（Ｂ）に示すトランジスタは、下地絶縁膜３０２の設けられた構造であるが、これに限定されない。例えば、下地絶縁膜３０２を設けない構造としても構わない。なお、ソース電極３１６ａおよびドレイン電極３１６ｂを合わせて一対の電極と読み替えてもよい。
【０１３４】
より具体的には、酸化物半導体膜３０６に含まれる低抵抗領域３０６ａおよび低抵抗領域３０６ｂは、酸化物半導体膜３０６において、ソース電極３１６ａおよびドレイン電極３１６ｂと重なる領域である。また、酸化物半導体膜３０６に含まれる高抵抗領域３０６ｃは、酸化物半導体膜３０６において、ソース電極３１６ａおよびドレイン電極３１６ｂと重ならない領域である。従って、酸化物半導体膜３０６に含まれる低抵抗領域３０６ａおよび低抵抗領域３０６ｂは、それぞれトランジスタのソース領域およびドレイン領域として機能する。また、酸化物半導体膜３０６に含まれる高抵抗領域３０６ｃの一部（ソース電極３１６ａおよびドレイン電極３１６ｂに挟まれる領域）は、トランジスタのチャネル領域として機能する。
【０１３５】
なお、酸化物半導体膜３０６は酸化物半導体膜１０６の記載を参照する。また、酸化物半導体膜３０６に含まれる低抵抗領域３０６ａ、低抵抗領域３０６ｂおよび高抵抗領域３０６ｃは、酸化物半導体膜１０６に含まれる低抵抗領域１０６ａ、低抵抗領域１０６ｂおよび高抵抗領域１０６ｃの記載を参照する。
【０１３６】
基板３００は、基板１００の記載を参照する。
【０１３７】
下地絶縁膜３０２は、下地絶縁膜１０２の記載を参照する。
【０１３８】
ゲート電極３０４は、ゲート電極１０４の記載を参照する。
【０１３９】
ゲート絶縁膜３１２は、ゲート絶縁膜１１２の記載を参照する。
【０１４０】
ソース電極３１６ａおよびドレイン電極３１６ｂは、ソース電極１１６ａおよびドレイン電極１１６ｂの記載を参照する。
【０１４１】
なお、図８には記載しないが、酸化物半導体膜３０６、ソース電極３１６ａおよびドレイン電極３１６ｂ上に保護絶縁膜を設けてもよい。
【０１４２】
保護絶縁膜は、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜、酸化イットリウム膜、酸化ジルコニウム膜、酸化ガリウム膜、酸化タンタル膜、酸化マグネシウム膜、酸化ランタン膜、酸化セリウム膜および酸化ネオジム膜を一種以上含む絶縁膜を、単層で、または積層で用いる。好ましくは、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜および窒化シリコン膜を一種以上含む絶縁膜を、単層で、または積層で用いればよい。
【０１４３】
なお、保護絶縁膜は、過剰酸素を含む絶縁膜であると好ましい。保護絶縁膜が過剰酸素を含む絶縁膜である場合、酸化物半導体膜３０６に含まれる高抵抗領域３０６ｃの酸素欠損を低減することができる。
【０１４４】
また、保護絶縁膜を介して酸化物半導体膜３０６上にバックゲート電極を設けても構わない。バックゲート電極が設けられることにより、しきい値電圧の制御が容易となる。また、ゲート電極３０４とバックゲート電極とを接続することにより、トランジスタのオン電流を高めることができる。または、バックゲート電極を負電位（トランジスタのソースよりも低い電位またはＧＮＤ未満の電位）またはＧＮＤとすることにより、トランジスタのオフ電流を低減することができる。
【０１４５】
次に、図８に示したトランジスタの作製方法について説明する。なお、トランジスタの作製方法は、図８（Ｂ）に対応する断面図を用いて説明する。
【０１４６】
まず、基板３００上に下地絶縁膜３０２を成膜する（図９（Ａ）参照。）。下地絶縁膜３０２の成膜方法は、下地絶縁膜１０２の成膜方法の記載を参照する。
【０１４７】
次に、ゲート電極３０４となる導電膜を成膜する。当該導電膜の成膜方法は、ゲート電極１０４となる導電膜の成膜方法の記載を参照する。
【０１４８】
次に、ゲート電極３０４となる導電膜を加工して、ゲート電極３０４を形成する（図９（Ｂ）参照。）。
【０１４９】
次に、ゲート絶縁膜３１２を成膜する（図９（Ｃ）参照。）。ゲート絶縁膜３１２の成膜方法はゲート絶縁膜１１２の成膜方法の記載を参照する。
【０１５０】
次に、酸化物半導体膜３３６ａを成膜する（図９（Ｄ）参照。）。酸化物半導体膜３３６ａの成膜方法は、酸化物半導体膜１３６ａの成膜方法の記載を参照する。
【０１５１】
次に、酸化物半導体膜３３６ａに対し、酸化物半導体膜を低抵抗化させる処理を行い、低抵抗の酸化物半導体膜３３６ｂを形成する（図１０（Ａ）参照。）。酸化物半導体膜３３６ａを低抵抗化させる処理は、実施の形態１の記載を参照する。
【０１５２】
次に、酸化物半導体膜３３６ｂを加工し、島状である酸化物半導体膜３３６を形成する。
【０１５３】
次に、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜を成膜する。当該導電膜は、ソース電極１１６ａおよびドレイン電極１１６ｂとなる導電膜の成膜方法の記載を参照する。
【０１５４】
次に、ソース電極３１６ａおよびドレイン電極３１６ｂとなる導電膜を加工して、ソース電極３１６ａおよびドレイン電極３１６ｂを形成する（図１０（Ｂ）参照。）。
【０１５５】
次に、酸化物半導体膜３３６の、ソース電極３１６ａおよびドレイン電極３１６ｂと重ならない領域に対し、酸化物半導体膜を高抵抗化させる処理を行う。
【０１５６】
酸化物半導体膜３３６を高抵抗化させる処理は、実施の形態１の記載を参照する。本実施の形態では酸素イオン３３０を注入する（図１０（Ｃ）参照。）。
【０１５７】
低抵抗化された酸化物半導体膜３３６は、不純物濃度が低く、酸素欠損を多く含む酸化物半導体膜である。従って、プラズマ酸化または酸素イオン注入を行い、酸素欠損を低減することで、高抵抗化させることができる。このようにして得られた高抵抗の酸化物半導体膜は、不純物濃度が低く、かつ酸素欠損が少ない酸化物半導体膜である。
【０１５８】
酸化物半導体膜３３６を高抵抗化させる処理を行うことで、酸化物半導体膜３３６のソース電極３１６ａおよびドレイン電極３１６ｂと重ならない領域を高抵抗領域とすることができる。また、酸化物半導体膜３３６のソース電極３１６ａおよびドレイン電極３１６ｂと重なる領域は低抵抗領域のままである。このようにして、低抵抗領域３０６ａ、低抵抗領域３０６ｂおよび高抵抗領域３０６ｃを含む酸化物半導体膜３０６を形成することができる（図１０（Ｄ）参照。）。
【０１５９】
なお、酸化物半導体膜３３６を高抵抗化させる処理により、ソース電極３１６ａおよびドレイン電極３１６ｂの表面が酸化することがある。ソース電極３１６ａおよびドレイン電極３１６ｂの表面が酸化することによる寄生抵抗の増大は、ソース電極３１６ａおよびドレイン電極３１６ｂが十分な厚さを有する場合には無視できる。具体的には、ソース電極３１６ａおよびドレイン電極３１６ｂの厚さが５０ｎｍ以上、好ましくは１００ｎｍ以上あればよい。
【０１６０】
なお、酸化物半導体膜３３６を高抵抗化させる処理、または同様の処理により、ゲート絶縁膜３１２の酸化物半導体膜３０６に含まれる高抵抗領域３０６ｃと重なる領域へ過剰酸素を含ませても構わない。
【０１６１】
以上のようにして、図８に示したトランジスタを作製することができる。
【０１６２】
当該トランジスタにおいて、ソース領域およびドレイン領域として機能する領域は低抵抗である。従って、当該酸化物半導体膜を用いたトランジスタは、寄生抵抗の低いトランジスタであり、オン特性の高いトランジスタである。また、当該酸化物半導体膜のチャネル領域は、キャリア発生源の低減された酸化物半導体膜である。従って、当該酸化物半導体膜を用いたトランジスタは、オフ電流が低く、安定した電気特性を有する。
【０１６３】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０１６４】
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体装置である論理回路について説明する。
【０１６５】
図１１（Ａ）に、ｐチャネル型トランジスタおよびｎチャネル型トランジスタを用いたＮＯＴ回路（インバータ）の一例である回路図を示す。
【０１６６】
ｐチャネル型トランジスタであるトランジスタＴｒ１ａは、例えばシリコンを用いたトランジスタを適用すればよい。ただし、トランジスタＴｒ１ａは、シリコンを用いたトランジスタに限定されない。トランジスタＴｒ１ａのしきい値電圧をＶｔｈ１ａとする。
【０１６７】
ｎチャネル型トランジスタであるトランジスタＴｒ２ａは、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いればよい。トランジスタＴｒ２ａのしきい値電圧をＶｔｈ２ａとする。
【０１６８】
ここで、トランジスタＴｒ１ａのゲートは入力端子ＶｉｎおよびトランジスタＴｒ２ａのゲートと接続される。また、トランジスタＴｒ１ａのソースは電源電位（ＶＤＤ）と電気的に接続される。また、トランジスタＴｒ１ａのドレインは、トランジスタＴｒ２ａのドレインおよび出力端子Ｖｏｕｔと接続される。また、トランジスタＴｒ２ａのソースは接地電位（ＧＮＤ）と接続される。また、トランジスタＴｒ２ａのバックゲートはバックゲート線ＢＧＬと接続される。本実施の形態では、トランジスタＴｒ２ａがバックゲートを有する構成について示すが、これに限定されるものではない。例えば、トランジスタＴｒ２ａがバックゲートを有さない構成であっても構わないし、トランジスタＴｒ１ａがバックゲートを有する構成であっても構わない。
【０１６９】
例えば、トランジスタＴｒ１ａのしきい値電圧Ｖｔｈ１ａは、符号を反転させたＶＤＤよりも高く、かつ０Ｖ未満とする（−ＶＤＤ＜Ｖｔｈ１ａ＜０Ｖ）。また、トランジスタＴｒ２ａのしきい値電圧Ｖｔｈ２ａは、０Ｖより高く、かつＶＤＤ未満とする（０Ｖ＜Ｖｔｈ２ａ＜ＶＤＤ）。なお、各トランジスタのしきい値電圧の制御のために、バックゲートを用いても構わない。
【０１７０】
ここで、入力端子Ｖｉｎの電位をＶＤＤとすると、トランジスタＴｒ１ａのゲート電圧は０Ｖとなり、トランジスタＴｒ１ａはオフする。また、トランジスタＴｒ２ａのゲート電圧はＶＤＤとなり、トランジスタＴｒ２ａはオンする。従って、出力端子Ｖｏｕｔは、ＧＮＤと電気的に接続され、ＧＮＤが与えられる。
【０１７１】
また、入力端子Ｖｉｎの電位をＧＮＤとすると、トランジスタＴｒ１ａのゲート電圧はＶＤＤとなり、トランジスタＴｒ１ａはオンする。またトランジスタＴｒ２ａのゲート電圧は０Ｖとなり、トランジスタＴｒ２ａはオフする。従って、出力端子Ｖｏｕｔは、ＶＤＤと電気的に接続され、ＶＤＤが与えられる。
【０１７２】
以上に示したように、図１１（Ａ）に示す回路図において、入力端子Ｖｉｎの電位がＶＤＤの場合は出力端子ＶｏｕｔからＧＮＤを出力し、入力端子Ｖｉｎの電位がＧＮＤの場合は出力端子ＶｏｕｔからＶＤＤを出力する。
【０１７３】
なお、図１１（Ｂ）は、図１１（Ａ）に対応した半導体装置の断面図の一例である。
【０１７４】
図１１（Ｂ）は、トランジスタＴｒ１ａと、トランジスタＴｒ１ａ上に設けられたトランジスタＴｒ２ａと、を有する半導体装置の断面図である。
【０１７５】
なお、図１１（Ｂ）では、トランジスタＴｒ２ａに図１で示したトランジスタを適用している。そのため、トランジスタＴｒ２ａの各構成のうち、以下で特に説明しないものについては、図１の記載を参照する。
【０１７６】
ここで、トランジスタＴｒ１ａは、半導体基板６５０と、半導体基板６５０に設けられたチャネル領域６５６、ソース領域６５７ａおよびドレイン領域６５７ｂと、半導体基板６５０に設けられた溝部を埋める素子分離層６６４と、半導体基板６５０上に設けられたゲート絶縁膜６６２と、ゲート絶縁膜６６２を介してチャネル領域６５６上に設けられたゲート電極６５４と、を有する。
【０１７７】
半導体基板６５０は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板を用いればよい。
【０１７８】
本実施の形態では半導体基板にトランジスタＴｒ１ａが設けられた構成を示しているが、これに限定されるものではない。例えば、半導体基板の代わりに絶縁表面を有する基板を用い、絶縁表面上に半導体膜を設ける構成としても構わない。ここで、絶縁表面を有する基板として、例えば、ガラス基板、セラミック基板、石英基板またはサファイア基板を用いればよい。
【０１７９】
ソース領域６５７ａおよびドレイン領域６５７ｂは、半導体基板６５０にｐ型の導電型を付与する不純物を含む領域である。
【０１８０】
素子分離層６６４は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０１８１】
ゲート絶縁膜６６２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０１８２】
ゲート電極６５４は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金の導電膜を、単層で、または積層で用いればよい。
【０１８３】
ゲート電極６５４は、トランジスタＴｒ１ａのゲート電極としてだけでなく、トランジスタＴｒ２ａのゲート電極としても機能する。そのため、下地絶縁膜１０２は、トランジスタＴｒ２ａのゲート絶縁膜として機能する。
【０１８４】
トランジスタＴｒ２ａのゲート電極１０４は、図１に示したトランジスタのゲート電極１０４の記載を参照する。ただし、ゲート電極１０４は、トランジスタＴｒ２ａのバックゲート電極として機能する。
【０１８５】
なお、図１１（Ｂ）に示す半導体装置は、ゲート電極６５４の上面と高さの揃った上面を有する絶縁膜６９０が設けられる。ただし、絶縁膜６９０を有さない構造としても構わない。
【０１８６】
絶縁膜６９０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０１８７】
ゲート絶縁膜６６２、絶縁膜６９０および下地絶縁膜１０２は、トランジスタＴｒ１ａのドレイン領域６５７ｂに達する開口部を有する。トランジスタＴｒ２ａのドレイン電極１１６ｂは、当該開口部を介してトランジスタＴｒ１ａのドレイン領域６５７ｂと接する。
【０１８８】
トランジスタＴｒ２ａに先の実施の形態で示したトランジスタを適用すると、トランジスタＴｒ２ａはオフ電流の極めて小さいトランジスタであるため、トランジスタＴｒ２ａがオフのときの貫通電流も極めて小さくなる。従って、消費電力の低いインバータとすることができる。
【０１８９】
なお、図１１（Ａ）に示したインバータを組み合わせることによって、図１２（Ａ）に示すＮＡＮＤ回路を構成してもよい。図１２（Ａ）に示す回路図には、ｐチャネル型トランジスタであるトランジスタＴｒ１ｂおよびトランジスタＴｒ４ｂと、ｎチャネル型トランジスタであるトランジスタＴｒ２ｂおよびトランジスタＴｒ３ｂと、を有する。なお、トランジスタＴｒ１ｂおよびトランジスタＴｒ４ｂとして、例えばシリコンを用いたトランジスタを適用すればよい。また、トランジスタＴｒ２ｂおよびトランジスタＴｒ３ｂとして先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すればよい。
【０１９０】
また、図１１（Ａ）に示したインバータを組み合わせることによって、図１２（Ｂ）に示すＮＯＲ回路を構成してもよい。図１２（Ｂ）に示す回路図には、ｐチャネル型トランジスタであるトランジスタＴｒ１ｃおよびトランジスタＴｒ２ｃと、ｎチャネル型トランジスタであるトランジスタＴｒ３ｃおよびトランジスタＴｒ４ｃと、を有する。なお、トランジスタＴｒ１ｃおよびトランジスタＴｒ２ｃとして、例えばシリコンを用いたトランジスタを適用すればよい。また、トランジスタＴｒ３ｃおよびトランジスタＴｒ４ｃとして先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すればよい。
【０１９１】
以上は、ｐチャネル型トランジスタおよびｎチャネル型トランジスタを用いたインバータで構成した論理回路の一例であるが、ｎチャネル型トランジスタのみを用いたインバータから論理回路を構成しても構わない。一例を図１３（Ａ）に示す。
【０１９２】
図１３（Ａ）に示す回路図は、デプレッション型トランジスタであるトランジスタＴｒ１ｄと、エンハンスメント型トランジスタであるトランジスタＴｒ２ｄと、を有する。
【０１９３】
デプレッション型トランジスタであるトランジスタＴｒ１ｄは、例えば、酸化物半導体膜を用いたトランジスタを用いればよい。ただし、トランジスタＴｒ１ｄは、酸化物半導体膜を用いたトランジスタに限定されない。例えば、シリコンを用いたトランジスタを用いても構わない。トランジスタＴｒ１ｄのしきい値電圧をＶｔｈ１ｄとする。また、デプレッション型トランジスタに代えて、十分抵抗の低い抵抗素子を設けても構わない。
【０１９４】
エンハンスメント型トランジスタであるトランジスタＴｒ２ｄは、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いればよい。トランジスタＴｒ２ｄのしきい値電圧をＶｔｈ２ｄとする。
【０１９５】
なお、トランジスタＴｒ１ｄに先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いても構わない。その場合、トランジスタＴｒ２ｄに先の実施の形態で示した酸化物半導体膜を用いたトランジスタ以外を用いても構わない。
【０１９６】
ここで、トランジスタＴｒ１ｄのゲートは入力端子ＶｉｎおよびトランジスタＴｒ２ｄのゲートと接続される。また、トランジスタＴｒ１ｄのドレインはＶＤＤと電気的に接続される。また、トランジスタＴｒ１ｄのソースは、トランジスタＴｒ２ｄのドレインおよび出力端子Ｖｏｕｔと接続される。また、トランジスタＴｒ２ｄのソースはＧＮＤと接続される。また、トランジスタＴｒ２ｄのバックゲートはバックゲート線ＢＧＬと接続される。本実施の形態では、トランジスタＴｒ２ｄがバックゲートを有する構成について示すが、これに限定されるものではない。例えば、トランジスタＴｒ２ｄがバックゲートを有さない構成であっても構わないし、トランジスタＴｒ１ｄがバックゲートを有する構成であっても構わない。
【０１９７】
例えば、トランジスタＴｒ１ｄのしきい値電圧Ｖｔｈ１ｄは０Ｖ未満とする（Ｖｔｈ１ｄ＜０Ｖ）。従って、トランジスタＴｒ１ｄはゲート電圧によらずオンである。即ち、トランジスタＴｒ１ｄは抵抗の十分低い抵抗素子として機能する。また、トランジスタＴｒ２ｄのしきい値電圧Ｖｔｈ２ｄは、０Ｖより高く、かつＶＤＤ未満とする（０Ｖ＜Ｖｔｈ２ｄ＜ＶＤＤ）。なお、各トランジスタのしきい値電圧の制御のために、バックゲートを用いても構わない。また、トランジスタＴｒ１ｄに代えて抵抗の十分低い抵抗素子を設けても構わない。
【０１９８】
ここで、入力端子Ｖｉｎの電位をＶＤＤとすると、トランジスタＴｒ２ｄのゲート電圧はＶＤＤとなり、トランジスタＴｒ２ｄはオンする。従って、出力端子Ｖｏｕｔは、ＧＮＤと電気的に接続され、ＧＮＤが与えられる。
【０１９９】
また、入力端子Ｖｉｎの電位をＧＮＤとすると、トランジスタＴｒ２ｄのゲート電圧は０Ｖとなり、トランジスタＴｒ２ｄはオフする。従って、出力端子Ｖｏｕｔは、ＶＤＤと電気的に接続され、ＶＤＤが与えられる。なお、厳密には、出力端子Ｖｏｕｔから出力される電位は、ＶＤＤからトランジスタＴｒ１ｄの抵抗の分だけ電圧降下した電位となる。ただし、トランジスタＴｒ１ｄの抵抗が十分低いため、前述の電圧降下の影響は無視できる。
【０２００】
以上に示したように、図１３（Ａ）に示す回路図において、入力端子Ｖｉｎの電位がＶＤＤの場合は出力端子ＶｏｕｔからＧＮＤを出力し、入力端子Ｖｉｎの電位がＧＮＤの場合は出力端子ＶｏｕｔからＶＤＤを出力する。
【０２０１】
なお、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを同一平面に作製しても構わない。こうすることで、インバータの作製が容易となる。このとき、トランジスタＴｒ１ｄおよびトランジスタＴｒ２ｄの少なくとも一方にバックゲートを設けると好ましい。作製したトランジスタがデプレッション型トランジスタである場合、トランジスタＴｒ２ｄのバックゲートによってしきい値電圧Ｖｔｈ２ｄを前述の範囲にすればよい。また、作製したトランジスタがエンハンスメント型トランジスタである場合、トランジスタＴｒ１ｄのバックゲートによってしきい値電圧Ｖｔｈ１ｄを前述の範囲にすればよい。なお、トランジスタＴｒ１ｄおよびトランジスタＴｒ２ｄのしきい値電圧を、それぞれ異なるバックゲートによって制御しても構わない。
【０２０２】
または、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを重ねて作製しても構わない。こうすることで、インバータの面積を縮小することができる。
【０２０３】
図１３（Ｂ）は、トランジスタＴｒ１ｄとトランジスタＴｒ２ｄを重ねて作製した半導体装置の断面図の一例である。
【０２０４】
図１３（Ｂ）において、トランジスタＴｒ１ｄは、図１に示したトランジスタの記載を参照する。また、トランジスタＴｒ２ｄは、図１に示したトランジスタとは、酸化物半導体膜とソース電極およびドレイン電極との接する位置が異なる構造のトランジスタを適用している。そのため、トランジスタＴｒ２ｄの構造で、以下で特に説明しないものについては、図１の記載を参照する。
【０２０５】
なお、トランジスタＴｒ２ｄは、トランジスタＴｒ１ｄ上に設けられた絶縁膜８０２と、絶縁膜８０２上に設けられたソース電極８１６ａおよびドレイン電極８１６ｂと、絶縁膜８０２、ソース電極８１６ａおよびドレイン電極８１６ｂ上に設けられた酸化物半導体膜８０６と、酸化物半導体膜８０６上に設けられたゲート絶縁膜８１２と、ゲート絶縁膜８１２上にあり、酸化物半導体膜８０６と重畳して設けられたゲート電極８１４と、を有する。
【０２０６】
ゲート電極１０４は、トランジスタＴｒ１ｄのゲート電極としてだけでなく、トランジスタＴｒ２ｄのゲート電極としても機能する。そのため、絶縁膜８０２は、トランジスタＴｒ２ｄのゲート絶縁膜として機能する。
【０２０７】
トランジスタＴｒ２ｄのソース電極８１６ａおよびドレイン電極８１６ｂは、図１に示したトランジスタのソース電極１１６ａおよびドレイン電極１１６ｂの記載を参照する。
【０２０８】
トランジスタＴｒ２ｄの酸化物半導体膜８０６は、図１に示したトランジスタの酸化物半導体膜１０６の記載を参照する。
【０２０９】
トランジスタＴｒ２ｄのゲート絶縁膜８１２は、図１に示したトランジスタのゲート絶縁膜１１２の記載を参照する。
【０２１０】
トランジスタＴｒ２ｄのゲート電極８１４は、図１に示したトランジスタのゲート電極１０４の記載を参照する。ただし、ゲート電極８１４は、トランジスタＴｒ２ｄのバックゲート電極として機能する。
【０２１１】
なお、図１３（Ｂ）に示す半導体装置は、ゲート電極１０４の上面と高さの揃った上面を有する絶縁膜１２０が設けられる。ただし、絶縁膜１２０を有さない構造としても構わない。
【０２１２】
絶縁膜１２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０２１３】
ゲート絶縁膜１１２、絶縁膜１２０および絶縁膜８０２は、トランジスタＴｒ１ｄのドレイン電極１１６ｂに達する開口部を有する。トランジスタＴｒ２ｄのソース電極８１６ａは、当該開口部を介してトランジスタＴｒ１ｄのドレイン電極１１６ｂと接する。
【０２１４】
トランジスタＴｒ１ｄに先の実施の形態で示したトランジスタを適用すると、トランジスタＴｒ１ｄはオフ電流の極めて小さいトランジスタであるため、トランジスタＴｒ１ｄがオフのときの貫通電流も極めて小さくなる。従って、消費電力の低いインバータとすることができる。
【０２１５】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０２１６】
（実施の形態５）
本実施の形態では、実施の形態４で示したインバータの回路を応用したフリップフロップで構成する半導体装置であるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）について説明する。
【０２１７】
ＳＲＡＭはフリップフロップを用いてデータを保持するため、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とは異なり、リフレッシュ動作が不要である。そのため、データの保持時の消費電力を抑えることができる。また、容量素子を用いないため、高速動作の求められる用途に好適である。
【０２１８】
図１４は、本発明の一態様に係るＳＲＡＭのメモリセルに対応する回路図である。なお、図１４には一つのメモリセルのみを示すが、当該メモリセルを複数配置したメモリセルアレイに適用しても構わない。
【０２１９】
図１４に示すメモリセルは、トランジスタＴｒ１ｅと、トランジスタＴｒ２ｅと、トランジスタＴｒ３ｅと、トランジスタＴｒ４ｅと、トランジスタＴｒ５ｅと、トランジスタＴｒ６ｅと、を有する。トランジスタＴｒ１ｅおよびトランジスタＴｒ２ｅはｐチャネル型トランジスタであり、トランジスタＴｒ３ｅおよびトランジスタＴｒ４ｅはｎチャネル型トランジスタである。トランジスタＴｒ１ｅのゲートは、トランジスタＴｒ２ｅのドレイン、トランジスタＴｒ３ｅのゲート、トランジスタＴｒ４ｅのドレイン、ならびにトランジスタＴｒ６ｅのソースおよびドレインの一方と電気的に接続される。トランジスタＴｒ１ｅのソースはＶＤＤと電気的に接続される。トランジスタＴｒ１ｅのドレインは、トランジスタＴｒ２ｅのゲート、トランジスタＴｒ３ｅのドレイン、トランジスタＴｒ４ｅのゲートおよびトランジスタＴｒ５ｅのソースおよびドレインの一方と電気的に接続される。トランジスタＴｒ２ｅのソースはＶＤＤと電気的に接続される。トランジスタＴｒ３ｅのソースはＧＮＤと電気的に接続される。トランジスタＴｒ３ｅのバックゲートはバックゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ４ｅのソースはＧＮＤと電気的に接続される。トランジスタＴｒ４ｅのバックゲートはバックゲート線ＢＧＬに電気的に接続される。トランジスタＴｒ５ｅのゲートはワード線ＷＬに電気的に接続される。トランジスタＴｒ５ｅのソースおよびドレインの他方はビット線ＢＬＢに電気的に接続される。トランジスタＴｒ６ｅのゲートはワード線ＷＬに電気的に接続される。トランジスタＴｒ６ｅのソースおよびドレインの他方はビット線ＢＬに電気的に接続される。
【０２２０】
なお、本実施の形態では、トランジスタＴｒ５ｅおよびトランジスタＴｒ６ｅとしてｎチャネル型トランジスタを適用した例を示す。ただし、トランジスタＴｒ５ｅおよびトランジスタＴｒ６ｅは、ｎチャネル型トランジスタに限定されず、ｐチャネル型トランジスタを適用することもできる。その場合、後に示す書き込み、保持および読み出しの方法も適宜変更すればよい。
【０２２１】
このように、トランジスタＴｒ１ｅおよびトランジスタＴｒ３ｅを有するインバータと、トランジスタＴｒ２ｅおよびトランジスタＴｒ４ｅを有するインバータとをリング接続することで、フリップフロップが構成される。
【０２２２】
ｐチャネル型トランジスタとしては、例えばシリコンを用いたトランジスタを適用すればよい。ただし、ｐチャネル型トランジスタは、シリコンを用いたトランジスタに限定されない。また、ｎチャネル型トランジスタとしては、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いればよい。
【０２２３】
本実施の形態では、トランジスタＴｒ３ｅおよびトランジスタＴｒ４ｅとして、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用する。当該トランジスタは、オフ電流が極めて小さいため、貫通電流も極めて小さくなる。
【０２２４】
なお、トランジスタＴｒ１ｅおよびトランジスタＴｒ２ｅとして、ｐチャネル型トランジスタに代えて、ｎチャネル型トランジスタを適用することもできる。トランジスタＴｒ１ｅおよびトランジスタＴｒ２ｅとしてｎチャネル型トランジスタを用いる場合、図１３に関する説明を参酌してデプレッション型トランジスタを適用すればよい。
【０２２５】
図１４に示したメモリセルの書き込み、保持および読み出しについて以下に説明する。
【０２２６】
書き込み時は、まずビット線ＢＬおよびビット線ＢＬＢにデータ０またはデータ１に対応する電位を印加する。
【０２２７】
例えば、データ１を書き込みたい場合、ビット線ＢＬをＶＤＤ、ビット線ＢＬＢをＧＮＤとする。次に、ワード線ＷＬにトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧にＶＤＤを加えた電位以上の電位（ＶＨ）を印加する。
【０２２８】
次に、ワード線ＷＬの電位をトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ１が保持される。ＳＲＡＭの場合、データの保持で流れる電流はトランジスタのリーク電流のみとなる。ここで、ＳＲＡＭを構成するトランジスタの一部に先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用することにより、当該トランジスタのオフ電流は極めて小さいため、即ち当該トランジスタに起因したリーク電流は極めて小さいため、データ保持のための待機電力を小さくすることができる。
【０２２９】
読み出し時は、あらかじめビット線ＢＬおよびビット線ＢＬＢをＶＤＤとする。次に、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬはＶＤＤのまま変化しないが、ビット線ＢＬＢはトランジスタＴｒ５ｅおよびトランジスタＴｒ３ｅを介して放電し、ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプ（図示せず）にて増幅することにより保持されたデータ１を読み出すことができる。
【０２３０】
なお、データ０を書き込みたい場合は、ビット線ＢＬをＧＮＤ、ビット線ＢＬＢをＶＤＤとし、その後ワード線ＷＬにＶＨを印加すればよい。次に、ワード線ＷＬの電位をトランジスタＴｒ５ｅ、トランジスタＴｒ６ｅのしきい値電圧未満とすることで、フリップフロップに書き込んだデータ０が保持される。読み出し時は、あらかじめビット線ＢＬおよびビット線ＢＬＢをＶＤＤとし、ワード線ＷＬにＶＨを印加することで、ビット線ＢＬＢはＶＤＤのまま変化しないが、ビット線ＢＬはトランジスタＴｒ６ｅおよびトランジスタＴｒ４ｅを介して放電し、ＧＮＤとなる。このビット線ＢＬとビット線ＢＬＢとの電位差をセンスアンプにて増幅することにより保持されたデータ０を読み出すことができる。
【０２３１】
本実施の形態より、待機電力の小さいＳＲＡＭを提供することができる。
【０２３２】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０２３３】
（実施の形態６）
先の実施の形態に示した酸化物半導体膜を用いたトランジスタは、オフ電流を極めて小さくすることができる。即ち、当該トランジスタを介した電荷のリークが起こりにくい電気特性を有する。
【０２３４】
以下では、このような電気特性を有するトランジスタを適用した、既知の記憶素子を有する半導体装置と比べ、機能的に優れた記憶素子を有する半導体装置について説明する。
【０２３５】
まず、半導体装置について、図１５を用いて具体的に示す。なお、図１５（Ａ）は半導体装置のメモリセルアレイを示す回路図である。図１５（Ｂ）はメモリセルの回路図である。また、図１５（Ｃ）は、図１５（Ｂ）に示すメモリセルに相当する断面構造の一例である。また、図１５（Ｄ）は図１５（Ｂ）に示すメモリセルの電気特性を示す図である。
【０２３６】
図１５（Ａ）に示すメモリセルアレイは、メモリセル５５６と、ビット線５５３と、ワード線５５４と、容量線５５５と、センスアンプ５５８と、をそれぞれ複数有する。
【０２３７】
なお、ビット線５５３およびワード線５５４がグリッド状に設けられ、各メモリセル５５６はビット線５５３およびワード線５５４の交点に付き一つずつ配置される。ビット線５５３はセンスアンプ５５８と接続される。センスアンプ５５８は、ビット線５５３の電位をデータとして読み出す機能を有する。
【０２３８】
図１５（Ｂ）より、メモリセル５５６は、トランジスタ５５１と、キャパシタ５５２と、を有する。また、トランジスタ５５１のゲートはワード線５５４と電気的に接続される。トランジスタ５５１のソースはビット線５５３と電気的に接続される。トランジスタ５５１のドレインはキャパシタ５５２の一端と電気的に接続される。キャパシタ５５２の他端は容量線５５５に電気的に接続される。
【０２３９】
図１５（Ｃ）は、メモリセルの断面構造の一例である。図１５（Ｃ）は、トランジスタ５５１と、トランジスタ５５１に接続される配線２２４ａおよび配線２２４ｂと、トランジスタ５５１、配線２２４ａおよび配線２２４ｂ上に設けられた絶縁膜５２０と、絶縁膜５２０上に設けられたキャパシタ５５２と、を有する半導体装置の断面図である。
【０２４０】
なお、図１５（Ｃ）では、トランジスタ５５１に図４で示したトランジスタを適用している。そのため、トランジスタ５５１の各構成のうち、以下で特に説明しないものについては、先の実施の形態での説明の記載を参照する。
【０２４１】
絶縁膜５２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。または、絶縁膜５２０として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
【０２４２】
キャパシタ５５２は、配線２２４ｂと接する電極５２６と、電極５２６と重畳する電極５２８と、電極５２６および電極５２８に挟まれた絶縁膜５２２と、を有する。
【０２４３】
電極５２６は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金の導電膜を、単層で、または積層で用いればよい。
【０２４４】
電極５２８は、アルミニウム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタルおよびタングステンを一種以上含む、単体、窒化物、酸化物または合金の導電膜を、単層で、または積層で用いればよい。
【０２４５】
絶縁膜５２２は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。
【０２４６】
なお、図１５（Ｃ）では、トランジスタ５５１とキャパシタ５５２とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ５５１およびキャパシタ５５２を同一平面に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。なお、本明細書において、ＡがＢに重畳するとは、Ａの少なくとも一部がＢの少なくとも一部と重なって設けられることをいう。
【０２４７】
ここで、図１５（Ｃ）における配線２２４ａは図１５（Ｂ）におけるビット線５５３と電気的に接続される。また、図１５（Ｃ）におけるゲート電極２０４は図１５（Ｂ）におけるワード線５５４と電気的に接続される。また、図１５（Ｃ）における電極５２８は図１５（Ｂ）における容量線５５５と電気的に接続される。
【０２４８】
図１５（Ｄ）に示すように、キャパシタ５５２に保持された電圧は、トランジスタ５５１のリークによって時間が経つと徐々に低減していく。当初Ｖ０からＶ１まで充電された電圧は、時間が経過するとデータ１を読み出す限界点であるＶＡまで低減する。この期間を保持期間Ｔ＿１とする。即ち、２値メモリセルの場合、保持期間Ｔ＿１の間にリフレッシュをする必要がある。
【０２４９】
例えば、トランジスタ５５１のオフ電流が十分小さくない場合、キャパシタ５５２に保持された電圧の時間変化が大きいため、保持期間Ｔ＿１が短くなる。従って、頻繁にリフレッシュをする必要がある。リフレッシュの頻度が高まると、半導体装置の消費電力が高まってしまう。
【０２５０】
本実施の形態では、トランジスタ５５１のオフ電流が極めて小さいため、保持期間Ｔ＿１を極めて長くすることができる。また、リフレッシュの頻度を少なくすることが可能となるため、消費電力を低減することができる。例えば、オフ電流が１×１０−２１Ａから１×１０−２５Ａであるトランジスタ５５１でメモリセルを構成すると、電力を供給せずに数日間から数十年間に渡ってデータを保持することが可能となる。
【０２５１】
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体装置を得ることができる。
【０２５２】
次に、図１５とは異なる半導体装置について、図１６を用いて説明する。なお、図１６（Ａ）は半導体装置を構成するメモリセルおよび配線を含む回路図である。また、図１６（Ｂ）は図１６（Ａ）に示すメモリセルの電気特性を示す図である。また、図１６（Ｃ）は、図１６（Ａ）に示すメモリセルに相当する断面図の一例である。
【０２５３】
図１６（Ａ）より、メモリセルは、トランジスタ６７１と、トランジスタ６７２と、キャパシタ６７３とを有する。ここで、トランジスタ６７１のゲートはワード線６７６と電気的に接続される。トランジスタ６７１のソースはソース線６７４と電気的に接続される。トランジスタ６７１のドレインはトランジスタ６７２のゲートおよびキャパシタ６７３の一端と電気的に接続され、この部分をノード６７９とする。トランジスタ６７２のソースはソース線６７５と電気的に接続される。トランジスタ６７２のドレインはドレイン線６７７と電気的に接続される。キャパシタ６７３の他端は容量線６７８と電気的に接続される。
【０２５４】
なお、図１６に示す半導体装置は、ノード６７９の電位に応じて、トランジスタ６７２の見かけ上のしきい値電圧が変動することを利用したものである。例えば、図１６（Ｂ）は容量線６７８の電圧ＶＣＬと、トランジスタ６７２を流れるドレイン電流Ｉｄ＿２との関係を説明する図である。
【０２５５】
なお、トランジスタ６７１を介してノード６７９の電位を調整することができる。例えば、ソース線６７４の電位を電源電位ＶＤＤとする。このとき、ワード線６７６の電位をトランジスタ６７１のしきい値電圧Ｖｔｈに電源電位ＶＤＤを加えた電位以上とすることで、ノード６７９の電位をＨＩＧＨにすることができる。また、ワード線６７６の電位をトランジスタ６７１のしきい値電圧Ｖｔｈ以下とすることで、ノード６７９の電位をＬＯＷにすることができる。
【０２５６】
そのため、トランジスタ６７２は、ＬＯＷで示したＶＣＬ−Ｉｄ＿２カーブと、ＨＩＧＨで示したＶＣＬ−Ｉｄ＿２カーブのいずれかの電気特性となる。即ち、ＬＯＷでは、ＶＣＬ＝０ＶにてＩｄ＿２が小さいため、データ０となる。また、ＨＩＧＨでは、ＶＣＬ＝０ＶにてＩｄ＿２が大きいため、データ１となる。このようにして、データを記憶することができる。
【０２５７】
図１６（Ｃ）は、メモリセルの断面構造の一例である。図１６（Ｃ）は、トランジスタ６７２と、トランジスタ６７２上に設けられた絶縁膜６６８と、絶縁膜６６８上に設けられたトランジスタ６７１と、トランジスタ６７１上に設けられた絶縁膜６２０と、絶縁膜６２０上に設けられたキャパシタ６７３と、を有する半導体装置の断面図である。
【０２５８】
絶縁膜６２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。または、絶縁膜６２０として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
【０２５９】
なお、図１６（Ｃ）では、トランジスタ６７１に図１で示したトランジスタを適用している。そのため、トランジスタ６７１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の記載を参照する。
【０２６０】
結晶性シリコンを用いたトランジスタは、酸化物半導体膜を用いたトランジスタと比べて、オン特性を高めやすい利点を有する。従って、高いオン特性の求められるトランジスタ６７２に好適といえる。
【０２６１】
ここで、トランジスタ６７２は、半導体基板６５０に設けられたチャネル領域６５６および不純物領域６５７と、半導体基板６５０に設けられた溝部を埋める素子分離層６６４と、半導体基板６５０上に設けられたゲート絶縁膜６６２と、ゲート絶縁膜６６２を介してチャネル領域６５６上に設けられたゲート電極６５４と、を有する。トランジスタ６７２は、図１１（Ｂ）で示したトランジスタＴｒ１ａの記載を参照する。
【０２６２】
絶縁膜６６８は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。または、絶縁膜６６８として、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
【０２６３】
絶縁膜６６８および下地絶縁膜１０２は、トランジスタ６７２のゲート電極６５４に達する開口部を有する。トランジスタ６７１のドレイン電極１１６ｂは、当該開口部を介してトランジスタ６７２のゲート電極６５４と接する。
【０２６４】
キャパシタ６７３は、ドレイン電極１１６ｂと接する電極６２６と、電極６２６と重畳する電極６２８と、電極６２６および電極６２８に挟まれた絶縁膜６２２と、を有する。
【０２６５】
電極６２６は、電極５２６の記載を参照する。
【０２６６】
電極６２８は、電極５２８の記載を参照する。
【０２６７】
ここで、図１６（Ｃ）におけるソース電極１１６ａは図１６（Ａ）におけるソース線６７４と電気的に接続される。また、図１６（Ｃ）におけるゲート電極４０４は図１６（Ａ）におけるワード線６７６と電気的に接続される。また、図１６（Ｃ）における電極６２８は図１６（Ａ）における容量線６７８と電気的に接続される。
【０２６８】
なお、図１６（Ｃ）では、トランジスタ６７１とキャパシタ６７３とが、異なる層に設けられた例を示すが、これに限定されない。例えば、トランジスタ６７１およびキャパシタ６７３を同一平面に設けても構わない。このような構造とすることで、メモリセルの上に同様の構成のメモリセルを重畳させることができる。メモリセルを何層も重畳させることで、メモリセル１つ分の面積に多数のメモリセルを集積化することができる。よって、半導体装置の集積度を高めることができる。
【０２６９】
ここで、トランジスタ６７１として、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを適用すると、当該トランジスタはオフ電流が極めて小さいため、ノード６７９に蓄積された電荷がトランジスタ６７１を介してリークすることを抑制できる。そのため、長期間に渡ってデータを保持することができる。また、フラッシュメモリと比較して、書き込み時に高い電圧が不要であるため、消費電力を小さく、動作速度を速くすることができる。
【０２７０】
以上のように、本発明の一態様によって、集積度が高く、消費電力の小さい半導体装置を得ることができる。
【０２７１】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０２７２】
（実施の形態７）
先の実施の形態に示した酸化物半導体膜を用いたトランジスタまたは記憶素子を有する半導体装置を少なくとも一部に用いてＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を構成することができる。
【０２７３】
図１７（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１７（Ａ）に示すＣＰＵは、基板１１９０上に、演算論理装置（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図１７（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２７４】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０２７５】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行う。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行う。
【０２７６】
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０２７７】
図１７（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子が設けられている。レジスタ１１９６には、先の実施の形態に示した記憶素子を有する半導体装置を用いることができる。
【０２７８】
図１７（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作を行う。即ち、レジスタ１１９６が有する記憶素子において、フリップフロップによるデータの保持を行うか、キャパシタによるデータの保持を行う。フリップフロップによってデータが保持されている場合、レジスタ１１９６内の記憶素子への、電源電圧の供給が行われる。キャパシタによってデータが保持されている場合、キャパシタへのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給を停止することができる。
【０２７９】
電源停止に関しては、図１７（Ｂ）または図１７（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１７（Ｂ）および図１７（Ｃ）の回路の説明を行う。
【０２８０】
図１７（Ｂ）および図１７（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いた構成の一例を示す。
【０２８１】
図１７（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、それぞれの記憶素子１１４２には、先の実施の形態で示した記憶素子を有する半導体装置を用いることができる。記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが与えられている。さらに、記憶素子群１１４３が有するそれぞれの記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０２８２】
図１７（Ｂ）では、スイッチング素子１１４１として、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いている。当該トランジスタはオフ電流を極めて小さくすることができる。当該トランジスタは、そのゲートに与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０２８３】
なお、図１７（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、これに限定されず、トランジスタを複数有していてもよい。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよいし、直列と並列が組み合わされて接続されていてもよい。
【０２８４】
また、図１７（Ｃ）には、記憶素子群１１４３が有するそれぞれの記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが与えられている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有するそれぞれの記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０２８５】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０２８６】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などのＬＳＩにも応用可能である。
【０２８７】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０２８８】
（実施の形態８）
本実施の形態では、先の実施の形態で示したトランジスタを適用した表示装置について説明する。
【０２８９】
表示装置に設けられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。また、電子インクなど、電気的作用によりコントラストが変化する表示媒体も表示素子として適用することができる。本実施の形態では、表示装置の一例としてＥＬ素子を用いた表示装置および液晶素子を用いた表示装置について説明する。
【０２９０】
なお、本実施の形態における表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
【０２９１】
また、本実施の形態における表示装置は画像表示デバイス、表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０２９２】
図１８（Ａ）は、ＥＬ素子を用いた表示装置の回路図の一例である。
【０２９３】
図１８（Ａ）に示す表示装置は、スイッチ素子７４３と、トランジスタ７４１と、キャパシタ７４２と、発光素子７１９と、を有する。
【０２９４】
トランジスタ７４１のゲートはスイッチ素子７４３の一端およびキャパシタ７４２の一端と電気的に接続される。トランジスタ７４１のソースは発光素子７１９の一端と電気的に接続される。トランジスタ７４１のドレインはキャパシタ７４２の他端と電気的に接続され、電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他端は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
【０２９５】
なお、トランジスタ７４１は、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いる。当該トランジスタは、良好なスイッチング特性を有する。そのため、表示品位の高い表示装置とすることができる。
【０２９６】
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高い表示装置とすることができる。また、スイッチ素子７４３として、先の実施の形態で示した酸化物半導体膜を用いたトランジスタを用いてもよい。スイッチ素子７４３として当該トランジスタを用いることで、トランジスタ７４１と同一工程によってスイッチ素子７４３を作製することができ、表示装置の生産性を高めることができる。
【０２９７】
図１８（Ｂ）に、トランジスタ７４１、キャパシタ７４２および発光素子７１９を含めた画素の断面の一部を示す。
【０２９８】
なお、図１８（Ｂ）は、トランジスタ７４１とキャパシタ７４２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７４２をトランジスタ７４１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７４１とキャパシタ７４２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
【０２９９】
図１８（Ｂ）では、トランジスタ７４１として、図８に示したトランジスタに保護絶縁膜３１８の設けられた構造を適用した例を示す。そのため、トランジスタ７４１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の記載を参照する。なお、保護絶縁膜３１８については、下地絶縁膜１０２についての記載を参照する。
【０３００】
トランジスタ７４１およびキャパシタ７４２上には、絶縁膜７２０が設けられる。
【０３０１】
ここで、絶縁膜７２０および保護絶縁膜３１８には、トランジスタ７４１のソース電極３１６ａに達する開口部が設けられる。
【０３０２】
絶縁膜７２０上には、電極７８１が設けられる。電極７８１は、絶縁膜７２０および保護絶縁膜３１８に設けられた開口部を介してトランジスタ７４１のソース電極３１６ａと接する。
【０３０３】
電極７８１上には、電極７８１に達する開口部を有する隔壁７８４が設けられる。
【０３０４】
隔壁７８４上には、隔壁７８４に設けられた開口部で電極７８１と接する発光層７８２が設けられる。
【０３０５】
発光層７８２上には、電極７８３が設けられる。
【０３０６】
電極７８１、発光層７８２および電極７８３の重畳する領域が、発光素子７１９となる。
【０３０７】
なお、絶縁膜７２０は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
【０３０８】
発光層７８２は、一層に限定されず、複数種の発光層などを積層して設けてもよい。例えば、図１８（Ｃ）に示すような構造とすればよい。図１８（Ｃ）は、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、中間層７８５ｃ、発光層７８６ｃおよび中間層７８５ｄの順番で積層した構造である。このとき、発光層７８６ａ、発光層７８６ｂおよび発光層７８６ｃに適切な発光色の発光層を用いると演色性の高い、または発光効率の高い、発光素子７１９を形成することができる。
【０３０９】
発光層を複数種積層して設けることで、白色光を得てもよい。図１８（Ｂ）には示さないが、白色光を着色層を介して取り出す構造としても構わない。
【０３１０】
ここでは発光層を３層および中間層を４層設けた構造を示しているが、これに限定されるものではなく、適宜発光層の数および中間層の数を変更することができる。例えば、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂおよび中間層７８５ｃのみで構成することもできる。また、中間層７８５ａ、発光層７８６ａ、中間層７８５ｂ、発光層７８６ｂ、発光層７８６ｃおよび中間層７８５ｄで構成し、中間層７８５ｃを省いた構造としても構わない。
【０３１１】
また、中間層は、正孔注入層、正孔輸送層、電子輸送層および電子注入層などを積層構造で用いることができる。なお、中間層は、これらの層を全て備えなくてもよい。これらの層は適宜選択して設ければよい。なお、同様の機能を有する層を重複して設けてもよい。また、中間層としてキャリア発生層のほか、電子リレー層などを適宜加えてもよい。
【０３１２】
電極７８１は、可視光透過性を有する導電膜を用いればよい。可視光透過性を有するとは、可視光領域（例えば４００ｎｍ〜８００ｎｍの波長範囲）における平均の透過率が７０％以上、特に８０％以上であることをいう。
【０３１３】
電極７８１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ酸化物膜、Ｚｎ酸化物膜およびＳｎ酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。例えば５ｎｍの膜厚を有するＡｇ膜、Ｍｇ膜またはＡｇ−Ｍｇ合金膜を用いてもよい。
【０３１４】
または、電極７８１は、可視光を効率よく反射する膜が好ましい。電極７８１は、例えば、リチウム、アルミニウム、チタン、マグネシウム、ランタン、銀、シリコンまたはニッケルを含む膜を用いればよい。
【０３１５】
電極７８３は、電極７８１として示した膜から選択して用いることができる。ただし、電極７８１が可視光透過性を有する場合は、電極７８３が可視光を効率よく反射すると好ましい。また、電極７８１が可視光を効率よく反射する場合は、電極７８３が可視光透過性を有すると好ましい。
【０３１６】
なお、電極７８１および電極７８３を図１８（Ｂ）に示す構造で設けているが、電極７８１と電極７８３を入れ替えても構わない。アノードとして機能する電極には、仕事関数の大きい導電膜を用いることが好ましく、カソードとして機能する電極には仕事関数の小さい導電膜を用いることが好ましい。ただし、アノードと接してキャリア発生層を設ける場合には、仕事関数を考慮せずに様々な導電膜をアノードに用いることができる。
【０３１７】
隔壁７８４は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
【０３１８】
発光素子７１９と接続するトランジスタ７４１は、高いオン特性および安定した電気特性を有する。そのため、表示品位の高い表示装置を提供することができる。
【０３１９】
次に、液晶素子を用いた表示装置について説明する。
【０３２０】
図１９（Ａ）は、液晶素子を用いた表示装置の画素の構成例を示す回路図である。図１９（Ａ）に示す画素７５０は、トランジスタ７５１と、キャパシタ７５２と、一対の電極間に液晶の充填された素子（以下液晶素子ともいう）７５３とを有する。
【０３２１】
トランジスタ７５１では、ソースおよびドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
【０３２２】
キャパシタ７５２では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
【０３２３】
液晶素子７５３では、一方の電極がトランジスタ７５１のソースおよびドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述のキャパシタ７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
【０３２４】
図１９（Ｂ）に、画素７５０の断面の一部を示す。
【０３２５】
図１９（Ｂ）には、トランジスタ７５１とキャパシタ７５２とが、同一平面に設けられた例を示す。このような構造とすることで、キャパシタ７５２をトランジスタ７５１のゲート電極、ゲート絶縁膜およびソース電極（ドレイン電極）と同一平面に作製することができる。このように、トランジスタ７５１とキャパシタ７５２とを同一平面に設けることにより、表示装置の作製工程を短縮化し、生産性を高めることができる。
【０３２６】
トランジスタ７５１としては、先の実施の形態で示したトランジスタを適用することができる。図１９（Ｂ）においては、図８に示したトランジスタを適用した例を示す。そのため、トランジスタ７５１の各構成のうち、以下で特に説明しないものについては、先の実施の形態の記載を参照する。なお、トランジスタ７５１は、図８のトランジスタに保護絶縁膜３１８の設けられた構造である。
【０３２７】
なお、トランジスタ７５１は極めてオフ電流の小さいトランジスタとすることができる。従って、キャパシタ７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい表示装置とすることができる。
【０３２８】
トランジスタ７５１およびキャパシタ７５２上には、絶縁膜７２１が設けられる。
【０３２９】
ここで、絶縁膜７２１および保護絶縁膜３１８には、トランジスタ７５１のドレイン電極３１６ｂに達する開口部が設けられる。
【０３３０】
絶縁膜７２１上には、電極７９１が設けられる。電極７９１は、絶縁膜７２１および保護絶縁膜３１８に設けられた開口部を介してトランジスタ７５１のドレイン電極３１６ｂと接する。
【０３３１】
電極７９１上には、配向膜として機能する絶縁膜７９２が設けられる。
【０３３２】
絶縁膜７９２上には、液晶層７９３が設けられる。
【０３３３】
液晶層７９３上には、配向膜として機能する絶縁膜７９４が設けられる。
【０３３４】
絶縁膜７９４上には、スペーサ７９５が設けられる。
【０３３５】
スペーサ７９５および絶縁膜７９４上には、電極７９６が設けられる。
【０３３６】
電極７９６上には、基板７９７が設けられる。
【０３３７】
なお、絶縁膜７２１は、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を選択して、単層で、または積層で用いればよい。または、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂などの樹脂膜を用いても構わない。
【０３３８】
液晶層７９３は、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶などを用いればよい。これらの液晶は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相などを示す。
【０３３９】
なお、液晶層７９３として、ブルー相を示す液晶を用いてもよい。その場合、配向膜として機能する絶縁膜７９２および絶縁膜７９４を設けない構成とすればよい。
【０３４０】
電極７９１は、可視光透過性を有する導電膜を用いればよい。
【０３４１】
電極７９１としては、例えば、Ｉｎ−Ｚｎ−Ｗ酸化物膜、Ｉｎ−Ｓｎ酸化物膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ酸化物膜、Ｚｎ酸化物膜およびＳｎ酸化物膜などの酸化物膜を用いればよい。また、前述の酸化物膜は、Ａｌ、Ｇａ、Ｓｂ、Ｆなどが微量添加されてもよい。また、光を透過する程度の金属薄膜（好ましくは、５ｎｍ〜３０ｎｍ程度）を用いることもできる。
【０３４２】
または、電極７９１は、可視光を効率よく反射する膜が好ましい。電極７９１は、例えば、アルミニウム、チタン、クロム、銅、モリブデン、銀、タンタルまたはタングステンを含む膜を用いればよい。
【０３４３】
電極７９６は、電極７９１として示した膜から選択して用いることができる。ただし、電極７９１が可視光透過性を有する場合は、電極７９６が可視光を効率よく反射すると好ましい。また、電極７９１が可視光を効率よく反射する場合は、電極７９６が可視光透過性を有すると好ましい。
【０３４４】
なお、電極７９１および電極７９６を図１９（Ｂ）に示す構造で設けているが、電極７９１と電極７９６を入れ替えても構わない。
【０３４５】
絶縁膜７９２および絶縁膜７９４は、有機化合物または無機化合物から選択して用いればよい。
【０３４６】
スペーサ７９５は、有機化合物または無機化合物から選択して用いればよい。なお、スペーサ７９５の形状は、柱状、球状など様々にとることができる。
【０３４７】
電極７９１、絶縁膜７９２、液晶層７９３、絶縁膜７９４および電極７９６の重畳する領域が、液晶素子７５３となる。
【０３４８】
基板７９７は、ガラス、樹脂または金属などを用いればよい。基板７９７は可とう性を有してもよい。
【０３４９】
液晶素子７５３と接続するトランジスタ７５１は、高いオン特性および安定した電気特性を有する。そのため、表示品位の高い表示装置を提供することができる。また、トランジスタ７５１はオフ電流を極めて小さくできるため、消費電力の小さい表示装置を提供することができる。
【０３５０】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【０３５１】
（実施の形態９）
本実施の形態では、先の実施の形態で示した半導体装置を適用した電子機器の例について説明する。
【０３５２】
図２０（Ａ）は携帯型情報端末である。図２０（Ａ）に示す携帯型情報端末は、筐体９３００と、ボタン９３０１と、マイクロフォン９３０２と、表示部９３０３と、スピーカ９３０４と、カメラ９３０５と、を具備し、携帯型電話機としての機能を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３０３に適用することができる。
【０３５３】
図２０（Ｂ）は、ディスプレイである。図２０（Ｂ）に示すディスプレイは、筐体９３１０と、表示部９３１１と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３１１に適用することができる。
【０３５４】
図２０（Ｃ）は、デジタルスチルカメラである。図２０（Ｃ）に示すデジタルスチルカメラは、筐体９３２０と、ボタン９３２１と、マイクロフォン９３２２と、表示部９３２３と、を具備する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９３２３に適用することができる。
【０３５５】
図２０（Ｄ）は２つ折り可能な携帯情報端末である。図２０（Ｄ）に示す２つ折り可能な携帯情報端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、留め具９６３３、操作スイッチ９６３８、を有する。本発明の一形態は、本体内部にある演算装置、無線回路または記憶回路に適用することができる。または、本発明の一態様は表示部９６３１ａおよび表示部９６３１ｂに適用することができる。
【０３５６】
なお、表示部９６３１ａまたは／および表示部９６３１ｂは、一部または全部をタッチパネルとすることができ、表示された操作キーに触れることでデータ入力などを行うことができる。
【０３５７】
本発明の一態様に係る半導体装置を用いることで、性能が高く、かつ消費電力が小さい電子機器を提供することができる。
【０３５８】
本実施の形態は、適宜他の実施の形態、実施例と組み合わせて用いることができる。
【実施例１】
【０３５９】
本実施例では、酸化物半導体膜に対し、酸化物半導体膜を低抵抗化させる処理を行った例を示す。
【０３６０】
以下に試料の作製方法を示す。
【０３６１】
まず、ガラス基板を準備した。
【０３６２】
次に、酸化シリコン膜を３００ｎｍの厚さで成膜した。
【０３６３】
次に、ＣＭＰ処理を行い、酸化シリコン膜の上面の凹凸を低減し、平坦化した。
【０３６４】
次に、酸化アルミニウム膜を１０ｎｍの厚さで成膜した。
【０３６５】
次に、第１の酸化物半導体膜を１０ｎｍ、１５ｎｍまたは３０ｎｍの厚さで成膜した。第１の酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用いたスパッタリング法により、酸素ガスを４５ｓｃｃｍ流しつつ圧力を０．４Ｐａに調整し、基板−ターゲット間距離を６０ｍｍ、基板温度を３００℃として、電力を０．５ｋＷ（ＤＣ）印加することで成膜した。
【０３６６】
または、第２の酸化物半導体膜を５ｎｍ、１０ｎｍ、１５ｎｍまたは３０ｎｍの厚さで成膜した。第２の酸化物半導体膜は、Ｉｎ−Ｓｎ−Ｚｎ酸化物（Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用いたスパッタリング法により、酸素ガスを５０ｓｃｃｍ流しつつ圧力を０．４Ｐａに調整し、基板−ターゲット間距離を６０ｍｍ、基板温度を２００℃として、電力を０．５ｋＷ（ＤＣ）印加することで成膜した。
【０３６７】
次に、作製した試料に対し、レーザ光処理を行った。レーザ光処理は、発振波長３０８ｎｍのエキシマレーザ装置を用い、エネルギー密度を１２０．９ｍＪ／ｃｍ２以上７００．４ｍＪ／ｃｍ２以下とした。
【０３６８】
試料へのレーザ光処理後の、エネルギー密度とシート抵抗値との関係を図２１に示す。シート抵抗値の測定には四探針法を用いた。なお、図２１では、シンボル白抜き丸が酸化物半導体膜の厚さが５ｎｍの試料を示し（ただし、図２１（Ａ）に、この条件はない。）、シンボル黒丸が酸化物半導体膜の厚さが１０ｎｍの試料を示し、シンボル白抜き三角が酸化物半導体膜の厚さが１５ｎｍの試料を示し、シンボル黒三角が酸化物半導体膜の厚さが３０ｎｍの試料を示す。また、図２１（Ａ）に第１の酸化物半導体膜を用いた試料を示し、図２１（Ｂ）に第２の酸化物半導体膜を用いた試料を示す。
【０３６９】
図２１より、レーザ光処理のエネルギー密度を調整することで、酸化物半導体膜のシート抵抗値を低減できることがわかる。
【０３７０】
次に、酸化物半導体膜に対しレーザ光処理を行った試料の結晶状態を評価した。結晶状態の評価はＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）および透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって行った。
【０３７１】
なお、ＸＲＤは、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用い、Ｏｕｔ  ｏｆ  Ｐｌａｎｅ法で測定した。また、ＴＥＭは日立Ｈ−９０００ＮＡＲを用いた。
【０３７２】
以下に試料の作製方法を示す。
【０３７３】
まず、ガラス基板を準備した。
【０３７４】
次に、酸化シリコン膜を３００ｎｍの厚さで成膜した。
【０３７５】
次に、酸化アルミニウム膜を２０ｎｍの厚さで成膜した。
【０３７６】
次に、酸化物半導体膜を３０ｎｍの厚さで成膜した。酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用いたスパッタリング法により、アルゴンガスを３０ｓｃｃｍおよび酸素ガスを１５ｓｃｃｍ流しつつ圧力を０．４Ｐａに調整し、基板−ターゲット間距離を６０ｍｍ、基板温度を３００℃として、電力を０．５ｋＷ（ＤＣ）印加することで成膜した。
【０３７７】
次に、作製した試料に対し、レーザ光処理を行った。レーザ光処理は、発振波長３０８ｎｍのエキシマレーザ装置を用い、エネルギー密度を１４０ｍＪ／ｃｍ２、２０１ｍＪ／ｃｍ２、３００ｍＪ／ｃｍ２、３４９ｍＪ／ｃｍ２または４５１ｍＪ／ｃｍ２とした。
【０３７８】
次に、当該試料のＸＲＤを測定した。結果を図２２に示す。なお、図２２において、エネルギー密度を１４０ｍＪ／ｃｍ２の試料はカーブ４００１、２０１ｍＪ／ｃｍ２の試料はカーブ４００２、３００ｍＪ／ｃｍ２の試料はカーブ４００３、３４９ｍＪ／ｃｍ２の試料はカーブ４００４、４５１ｍＪ／ｃｍ２の試料はカーブ４００５として示す。
【０３７９】
図２２より、エネルギー密度が１４０ｍＪ／ｃｍ２、２０１ｍＪ／ｃｍ２の試料において、特別な回折強度のピークは見られなかった。また、エネルギー密度が３００ｍＪ／ｃｍ２の試料において（０  ０  ９）面の回折強度のピークが見られた。また、エネルギー密度が３４９ｍＪ／ｃｍ２の試料において（０  ０  ６）面、（０  ０  ９）面、（０  ０  １２）面、（０  ０  １５）面および（０  ０  １８）面を示す回折強度のピークが見られ、特に（０  ０  ９）面を示す回折強度のピークが大きかった。また、エネルギー密度が４５１ｍＪ／ｃｍ２の試料において（０  ０  ６）面および（０  ０  ９）面を示す回折強度のピークが見られた。なお、（０  ０  ６）面を示す回折強度のピークは２θが２０．４２°に、（０  ０  ９）面を示す回折強度のピークは２θが３０．８４°に、（０  ０  １２）面を示す回折強度のピークは２θが４１．５２°に、（０  ０  １５）面を示す回折強度のピークは２θが５２．６２°に、（０  ０  １８）面を示す回折強度のピークは２θが６４．２３°に、それぞれ現れる。
【０３８０】
また、同試料のＴＥＭによる断面ＴＥ（Ｔｒａｎｓｍｉｔｔｅｄ  Ｅｌｅｃｔｒｏｎ）像（透過電子像ともいう。）を観察した。なお、加速電圧は３００ｋＶ、倍率は４００万倍とした。結果を図２３、図２４および図２５に示す。なお、図２３（Ａ）はエネルギー密度が１４０ｍＪ／ｃｍ２の試料、図２３（Ｂ）はエネルギー密度が２０１ｍＪ／ｃｍ２の試料、図２４（Ａ）はエネルギー密度が３００ｍＪ／ｃｍ２の試料、図２４（Ｂ）はエネルギー密度が３４９ｍＪ／ｃｍ２の試料、図２５（Ａ）はエネルギー密度が４５１ｍＪ／ｃｍ２の試料を示す。
【０３８１】
図２３、図２４および図２５より、エネルギー密度が１４０ｍＪ／ｃｍ２、２０１ｍＪ／ｃｍ２の試料において、酸化物半導体膜は非晶質であった。また、エネルギー密度が３００ｍＪ／ｃｍ２の試料において、酸化物半導体膜の結晶化が見られた。また、エネルギー密度が３４９ｍＪ／ｃｍ２の試料において、酸化物半導体膜の結晶化が見られた。当該試料は多結晶であった。また、エネルギー密度が４５１ｍＪ／ｃｍ２の試料において、酸化物半導体膜の結晶化が見られた。当該試料は、エネルギー密度が３４９ｍＪ／ｃｍ２の試料と比べ、結晶性が低下していた。なお、図２５（Ｂ）は、図２５（Ａ）に対応する観察箇所を倍率２００万倍で観察したＴＥ像である。図２５（Ｂ）より、エネルギー密度が４５１ｍＪ／ｃｍ２の試料は、酸化窒化シリコン膜、酸化アルミニウム膜および酸化物半導体膜の混合層が形成されていることがわかった。
【０３８２】
レーザ光処理のエネルギー密度を高めることで酸化物半導体膜を結晶化できることがわかった。しかしながら、レーザ光処理のエネルギー密度が高すぎると、結晶性が低下し、下地膜との混合領域が形成されることがわかった。即ち、酸化物半導体膜の結晶性を高めるためには適切なエネルギー密度でレーザ光処理を行うことが重要であることがわかった。
【０３８３】
酸化物半導体膜のシート抵抗値と結晶状態を比較することにより、酸化物半導体膜が結晶化され、酸化物半導体膜のシート抵抗値が低減することがわかる。また、レーザ光処理のエネルギー密度が高すぎると、結晶性が低下し、下地膜との混合領域が形成されるため、シート抵抗値が上昇することがわかる。
【実施例２】
【０３８４】
本実施例では、レーザ光処理によって低抵抗化した酸化物半導体膜に対し、酸化物半導体膜を高抵抗化させる処理を行った例を示す。
【０３８５】
以下に試料の作製方法を示す。
【０３８６】
まず、ガラス基板を準備した。
【０３８７】
次に、酸化シリコン膜を３００ｎｍの厚さで成膜した。
【０３８８】
次に、酸化アルミニウム膜を１０ｎｍの厚さで成膜した。
【０３８９】
次に、第１の酸化物半導体膜を３０ｎｍの厚さで成膜した。第１の酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）ターゲットを用いたスパッタリング法により、酸素ガスを４５ｓｃｃｍ流しつつ圧力を０．４Ｐａに調整し、基板−ターゲット間距離を６０ｍｍ、基板温度を３００℃として、電力を０．５ｋＷ（ＤＣ）印加することで成膜した。
【０３９０】
または、第２の酸化物半導体膜を１５ｎｍの厚さで成膜した。第２の酸化物半導体膜は、Ｉｎ−Ｓｎ−Ｚｎ酸化物（Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３［原子数比］）ターゲットを用いたスパッタリング法により、酸素ガスを５０ｓｃｃｍ流しつつ圧力を０．４Ｐａに調整し、基板−ターゲット間距離を６０ｍｍ、基板温度を２００℃として、電力を０．５ｋＷ（ＤＣ）印加することで成膜した。
【０３９１】
次に、作製した試料に対し、レーザ光処理を行った。レーザ光処理は、発振波長３０８ｎｍのエキシマレーザ装置を用い、第１の酸化物半導体膜を用いた試料はエネルギー密度を３９１ｍＪ／ｃｍ２、第２の酸化物半導体膜を用いた試料は２９８ｍＪ／ｃｍ２とした。
【０３９２】
次に、作製した試料に対し、加熱処理を行った。加熱処理は、窒素ガス雰囲気下において４５０℃で１時間処理した後、酸素ガス雰囲気下において４５０℃で１時間処理した。
【０３９３】
次に、酸化物半導体膜を加工し、島状の酸化物半導体膜を形成した。
【０３９４】
次に、酸化窒化シリコン膜を１００ｎｍの厚さで成膜した。
【０３９５】
試料の一部に対し、酸素イオン注入を行った。酸素イオン注入は、加速電圧を２５ｋＶ、注入量を１×１０１６ｉｏｎｓ／ｃｍ２とした。
【０３９６】
次に、酸化アルミニウム膜を５０ｎｍの厚さで成膜した。
【０３９７】
次に、酸化窒化シリコン膜を３００ｎｍの厚さで成膜した。
【０３９８】
次に、１００ｎｍの厚さの酸化窒化シリコン膜、５０ｎｍの厚さの酸化アルミニウム膜および３００ｎｍの厚さの酸化窒化シリコン膜を加工し、酸化物半導体膜の一部を露出した。
【０３９９】
次に、チタン膜を３００ｎｍの厚さで成膜した。
【０４００】
次に、チタン膜を加工し、少なくとも酸化物半導体膜と一部が接する一対の電極を形成した。
【０４０１】
次に、作製した試料に対し、加熱処理を行った。加熱処理は、大気雰囲気下において３００℃で１時間処理した。
【０４０２】
次に、チタン膜からなる一対の電極間の抵抗値を測定した。なお、一対の電極同士は離して設けられている。また、一対の電極はチタン膜を用いており、酸化物半導体膜よりも十分に低抵抗であるため、一対の電極間の抵抗値は、おおよそ酸化物半導体膜の抵抗値と一致するものとする。
【０４０３】
また、酸化物半導体膜の一対の電極間の領域は、電極幅６９１００μｍをとし、電極間距離３μｍ、１０μｍ、５０μｍ、１００μｍ、２００μｍまたは５００μｍとした。このようにして一試料に対し、６点の抵抗値を測定した。次に、横軸に電極間距離、縦軸に測定した６点の抵抗値をプロットした。次に、当該プロットを線形近似した直線の傾きと、電極幅（６９１００μｍ）との積を算出し、シート抵抗値とした。
【０４０４】
図２６は、各試料のシート抵抗値であり、酸素イオン注入有無の比較を示す。なお、図２６において、白抜きのバーが第１の酸化物半導体膜を用いた試料のシート抵抗値を示し、網掛けのバーが第２の酸化物半導体膜を用いた試料のシート抵抗値を示す。
【０４０５】
図２６より、いずれの試料においても、レーザ光処理によって低抵抗化した酸化物半導体膜が酸素イオン注入によって高抵抗化することがわかった。
【符号の説明】
【０４０６】
１００    基板
１０２    下地絶縁膜
１０４    ゲート電極
１０６    酸化物半導体膜
１０６ａ    低抵抗領域
１０６ｂ    低抵抗領域
１０６ｃ    高抵抗領域
１１２    ゲート絶縁膜
１１６ａ    ソース電極
１１６ｂ    ドレイン電極
１２０    絶縁膜
１３０    酸素イオン
１３６    酸化物半導体膜
１３６ａ    酸化物半導体膜
１３６ｂ    酸化物半導体膜
２００    基板
２０２    下地絶縁膜
２０４    ゲート電極
２０５    導電膜
２０６    酸化物半導体膜
２０６ａ    低抵抗領域
２０６ｂ    低抵抗領域
２０６ｃ    高抵抗領域
２１２    ゲート絶縁膜
２１８    絶縁膜
２２０    絶縁膜
２２４ａ    配線
２２４ｂ    配線
２３０    酸素イオン
２３４    犠牲層
２３５    犠牲層
２３６    酸化物半導体膜
２４８    絶縁膜
２４９    絶縁膜
３００    基板
３０２    下地絶縁膜
３０４    ゲート電極
３０６    酸化物半導体膜
３０６ａ    低抵抗領域
３０６ｂ    低抵抗領域
３０６ｃ    高抵抗領域
３１２    ゲート絶縁膜
３１６ａ    ソース電極
３１６ｂ    ドレイン電極
３１８    保護絶縁膜
３３０    酸素イオン
３３６    酸化物半導体膜
３３６ａ    酸化物半導体膜
３３６ｂ    酸化物半導体膜
４０４    ゲート電極
５２０    絶縁膜
５２２    絶縁膜
５２６    電極
５２８    電極
５５１    トランジスタ
５５２    キャパシタ
５５３    ビット線
５５４    ワード線
５５５    容量線
５５６    メモリセル
５５８    センスアンプ
６２０    絶縁膜
６２２    絶縁膜
６２６    電極
６２８    電極
６５０    半導体基板
６５４    ゲート電極
６５６    チャネル領域
６５７    不純物領域
６５７ａ    ソース領域
６５７ｂ    ドレイン領域
６６２    ゲート絶縁膜
６６４    素子分離層
６６８    絶縁膜
６７１    トランジスタ
６７２    トランジスタ
６７３    キャパシタ
６７４    ソース線
６７５    ソース線
６７６    ワード線
６７７    ドレイン線
６７８    容量線
６７９    ノード
６９０    絶縁膜
７１９    発光素子
７２０    絶縁膜
７２１    絶縁膜
７４１    トランジスタ
７４２    キャパシタ
７４３    スイッチ素子
７４４    信号線
７５０    画素
７５１    トランジスタ
７５２    キャパシタ
７５３    液晶素子
７５４    走査線
７５５    信号線
７８１    電極
７８２    発光層
７８３    電極
７８４    隔壁
７８５ａ    中間層
７８５ｂ    中間層
７８５ｃ    中間層
７８５ｄ    中間層
７８６ａ    発光層
７８６ｂ    発光層
７８６ｃ    発光層
７９１    電極
７９２    絶縁膜
７９３    液晶層
７９４    絶縁膜
７９５    スペーサ
７９６    電極
７９７    基板
８０２    絶縁膜
８０６    酸化物半導体膜
８１２    ゲート絶縁膜
８１４    ゲート電極
８１６ａ    ソース電極
８１６ｂ    ドレイン電極
１１４１    スイッチング素子
１１４２    記憶素子
１１４３    記憶素子群
１１８９    ＲＯＭインターフェース
１１９０    基板
１１９１    ＡＬＵ
１１９２    ＡＬＵコントローラ
１１９３    インストラクションデコーダ
１１９４    インタラプトコントローラ
１１９５    タイミングコントローラ
１１９６    レジスタ
１１９７    レジスタコントローラ
１１９８    バスインターフェース
１１９９    ＲＯＭ
４００１    カーブ
４００２    カーブ
４００３    カーブ
４００４    カーブ
４００５    カーブ
９３００    筐体
９３０１    ボタン
９３０２    マイクロフォン
９３０３    表示部
９３０４    スピーカ
９３０５    カメラ
９３１０    筐体
９３１１    表示部
９３２０    筐体
９３２１    ボタン
９３２２    マイクロフォン
９３２３    表示部
９６３０    筐体
９６３１ａ    表示部
９６３１ｂ    表示部
９６３３    留め具
９６３８    操作スイッチ
【図１】
2014007393.tif 000004
【図２】
2014007393.tif 000005
【図３】
2014007393.tif 000006
【図４】
2014007393.tif 000007
【図５】
2014007393.tif 000008
【図６】
2014007393.tif 000009
【図７】
2014007393.tif 000010
【図８】
2014007393.tif 000011
【図９】
2014007393.tif 000012
【図１０】
2014007393.tif 000013
【図１１】
2014007393.tif 000014
【図１２】
2014007393.tif 000015
【図１３】
2014007393.tif 000016
【図１４】
2014007393.tif 000017
【図１５】
2014007393.tif 000018
【図１６】
2014007393.tif 000019
【図１７】
2014007393.tif 000020
【図１８】
2014007393.tif 000021
【図１９】
2014007393.tif 000022
【図２０】
2014007393.tif 000023
【図２１】
2014007393.tif 000024
【図２２】
2014007393.tif 000025
【図２６】
2014007393.tif 000026
【図２３】
2014007393.tif 000027
【図２４】
2014007393.tif 000028
【図２５】
2014007393.tif 000029