(57)【要約】【課題】走査信号であるゲート信号の表示品位に与える影響を低減し、表示装置の表示品位を向上させる技術を提供すること。【解決手段】スイッチング素子のゲート電極とドレイン電極とによって形成される、各表示画素の寄生コンデンサにおいて、立ち下げ時に所定の鈍りを有するゲート電圧Ｖｇ１がゲートラインに印加された際に、画素電極と対向電極との間の電位がほぼ等しくなるように、ゲート電極とドレイン電極との重なり面積が形成されている。電圧印加部がゲート電圧Ｖｇ１をゲートラインに印加する際に、波形成形部は、各ゲートラインに印加されるゲート電圧Ｖｇ１の立ち下げ時の波形を鈍らせる。【選択図】図６
2014032282.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応してスイッチング素子と画素電極とを含む表示画素が配置されるとともに、隣接する前記ゲートラインの間に配置され、前記画素電極との間で保持容量を形成する複数の保持容量ラインと、前記画素電極と対向する対向電極とを備える表示装置であって、
各ゲートラインにゲート電圧を印加する電圧印加部と、
前記電圧印加部が前記各ゲートラインに前記ゲート電圧を印加するタイミングを設定する設定部と、
前記各ゲートラインに印加される前記ゲート電圧の立ち下げ時の波形を鈍らせる波形成形部と、を備え、
前記スイッチング素子のゲート電極とドレイン電極とによって形成される、各表示画素の寄生コンデンサにおいて、立ち下げ時に所定の鈍りを有する前記ゲート電圧が前記ゲートラインに印加された際に、前記画素電極と前記対向電極との間の電位がほぼ等しくなるように、前記ゲート電極と前記ドレイン電極との重なり面積が形成されてなり、
前記電圧印加部は、第１ゲートラインに接続する第１表示画素、および前記第１ゲートラインに隣接する第２ゲートラインに接続する第２表示画素、および前記第１ゲートラインと異なる側において前記第２ゲートラインに隣接する第３ゲートラインに接続する第３表示画素につき、前記第１ゲートラインに印加する前記ゲート電圧を立ち下げて前記第１表示画素をオフする際に、前記第２ゲートラインおよび前記第３ゲートラインに印加する前記ゲート電圧を立ち上げて前記第２表示画素および前記第３表示画素をオンする、表示装置。
【請求項２】
前記重なり面積は、前記ゲート電圧が印加される前記ゲートラインの端部から前記表示画素が遠ざかるほど、より大きく形成されている、請求項１に記載の表示装置。
【請求項３】
前記ドレイン電極は、前記画素電極に接続されるドレイン電極ラインを含む、
請求項１または請求項２に記載の表示装置。
【請求項４】
前記設定部は、前記第１ゲートラインに印加する前記ゲート電圧を立ち下げる第１タイミングと、前記第２ゲートラインおよび前記第３ゲートラインに印加する前記ゲート電圧を立ち上げる第２タイミングとを異なるタイミングに設定する、請求項１から請求項３のいずれか一項に記載の表示装置。
【請求項５】
各ゲートラインのライン幅は、前記ゲートラインの端部から前記表示画素が遠ざかるほど、より広く形成されている、請求項１から請求項４のいずれか一項に記載の表示装置。
【請求項６】
各ゲートラインのライン幅は、前記ゲートラインの端部から前記表示画素が遠ざかるほど連続的により広くなるように形成されている、請求項５に記載の表示装置。
【請求項７】
各ゲートラインのライン幅は、前記ゲートラインの端部から前記表示画素が遠ざかるほど、より狭く形成されている、請求項１から請求項４のいずれか一項に記載の表示装置。
【請求項８】
各ゲートラインのライン幅は、前記ゲートラインの端部から前記表示画素が遠ざかるほど連続的により狭くなるように形成されている、請求項７に記載の表示装置。
【請求項９】
前記表示装置が液晶パネルを用いた液晶表示装置である、請求項１から請求項８のいずれか一項に記載の表示装置。
【請求項１０】
請求項１から請求項９のいずれか一項に記載の表示装置を備えるテレビ受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の走査信号であるゲート信号の表示品位に与える影響を低減する技術に関する。
【背景技術】
【０００２】
近年、表示装置として、大画面テレビジョンなどの高性能な液晶表示装置が普及しつつある（例えば、特許文献１）。これらの液晶表示装置は複数の表示画素を含んでおり、表示画素にゲートライン、ソースラインなどの配線を介して信号を入力することで、表示画素を個別に制御するとともに、表示画素と保持容量ラインとの間に設けられた保持容量を用いて入力された信号を保持することで、液晶表示装置に表示画像を形成している。
【０００３】
これらの液晶表示装置では、３Ｄ表示や視野角特性の改善などの目的から、液晶表示装置を高速に駆動する技術が求められている。液晶表示装置を高速に駆動する方法として、いわゆる「Ｗソースパネル」が実現化されている。Ｗソースパネルでは、ソースラインに沿う方向に並ぶ各表示画素群に対してそれぞれ２本のソースラインが設けられている。そして、Ｗソースパネルを駆動する際には、ソースラインに沿う方向に隣接して配置された２つの表示画素を選択し、その２つの表示画素を同時に制御する。つまり、表示画素に信号を入力する場合には、隣接して配置された２本のゲートラインに印加する電圧を同時にオン電圧に切り換え、当該２本のソースラインにそれぞれ対応する信号を入力する。また、表示画素に信号を入力し終わった場合には、当該２本のゲートラインに印加する電圧を同時にオフ電圧に切り換える。Ｗソースパネルを備えた表示装置では、同時に２つの表示画素を制御することができ、一度に１つの表示画素しか制御できない従来の表示装置に比べ、高速駆動が可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１８３８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、Ｗソースパネルの表示装置では、従来の表示装置に比べて、ゲート信号による保持容量ラインに発生するリップルの影響によって振幅の差が大きくなってしまう問題が生じていた。すなわち、保持容量ラインは、隣接するゲートラインの間に配置され、一般に隣接するゲートラインに印加される電圧の変化に伴ってリップルが発生する。このリップルの影響によって表示画素に輝度差が生じ、表示品質が低下する。
【０００６】
また、大型液晶表示装置では、パネル端部から遠ざかるにしたがって、パネル端部に設置されたゲートドライバから出力されるゲート信号の波形に鈍りが生じる。これによって、例えば、パネル端部とパネル中央部とにおける、ゲート信号によるソース信号の引き込み量にバラツキが生じ、最適対向電圧にバラツキが生じる。それにより、表示品質が低下する。
【０００７】
本発明は、このような状況に鑑みてなされたものであり、走査信号であるゲート信号の表示品位に与える影響を低減し、表示装置の表示品位を向上させる技術を提供する。
【課題を解決するための手段】
【０００８】
本明細書によって開示される表示装置は、複数のゲートラインと複数のソースラインとが交差する部分のそれぞれに対応してスイッチング素子と画素電極とを含む表示画素が配置されるとともに、隣接する前記ゲートラインの間に配置され、前記画素電極との間で保持容量を形成する複数の保持容量ラインと、前記画素電極と対向する対向電極とを備える表示装置であって、各ゲートラインにゲート電圧を印加する電圧印加部と、前記電圧印加部が前記各ゲートラインに前記ゲート電圧を印加するタイミングを設定する設定部と、前記各ゲートラインに印加される前記ゲート電圧の立ち下げ時の波形を鈍らせる波形成形部と、を備え、前記スイッチング素子のゲート電極とドレイン電極とによって形成される、各表示画素の寄生コンデンサにおいて、立ち下げ時に所定の鈍りを有する前記ゲート電圧が前記ゲートラインに印加された際に、前記画素電極と前記対向電極との間の電位がほぼ等しくなるように、前記ゲート電極と前記ドレイン電極との重なり面積が形成されてなり、前記電圧印加部は、第１ゲートラインに接続する第１表示画素、および前記第１ゲートラインに隣接する第２ゲートラインに接続する第２表示画素、および前記第１ゲートラインと異なる側において前記第２ゲートラインに隣接する第３ゲートラインに接続する第３表示画素につき、前記第１ゲートラインに印加する前記ゲート電圧を立ち下げて前記第１表示画素をオフする際に、前記第２ゲートラインおよび前記第３ゲートラインに印加する前記ゲート電圧を立ち上げて前記第２表示画素および前記第３表示画素をオンする。
【０００９】
本構成によれば、立ち下がり部が所定の鈍りを有するゲート信号（ゲート電圧）がゲートラインに印加された際に、画素電極と対向電極との間の電位がほぼ等しくなるように、ゲート電極とドレイン電極との重なり面積が形成されている。また、そのように形成された表示装置において、第２ゲートラインおよび第３ゲートラインに同時にゲート信号を印加するパネル、すなわち、Ｗソースパネルにおけるゲート信号による保持容量ラインに発生するリップルの振幅のバラツキが抑制されるように、ゲート信号の立ち下がり部の鈍りを最適化することによって、リップルの振幅のバラツキを抑制することができる。その結果、Ｗソースパネルのゲート信号に起因して表示装置に発生するフリッカと、表示装置の端部と表示装置の内部との最適対向電圧のバラツキとを、同時に改善できる。したがって、走査信号であるゲート信号の表示品位に与える影響を低減し、液晶示装置の表示品位を向上させることができる。
【００１０】
上記表示装置において、前記重なり面積は、前記ゲート電圧が印加される前記ゲートラインの端部から前記表示画素が遠ざかるほど、より大きく形成されるようにしてもよい。
本構成によれば、重なり面積を、ゲート電圧が印加されるゲートラインの端部から表示画素が遠ざかるほど、より大きく形成することによって、ソース電圧の引き込み量をゲートラインの端部から表示画素が遠ざかるほど大きくして、最適対向電圧のバラツキを好適に低減することができる。
【００１１】
また、上記表示装置において、前記ドレイン電極は、前記画素電極に接続されるドレイン電極ラインを含むようにしてもよい。
本構成によれば、ドレイン電極ラインを利用することによって、重なり面積の調整範囲を拡げることができる。
【００１２】
また、上記表示装置において、前記設定部は、前記第１ゲートラインに印加する前記ゲート電圧を立ち下げる第１タイミングと、前記第２ゲートラインおよび前記第３ゲートラインに印加する前記ゲート電圧を立ち上げる第２タイミングとを異なるタイミングに設定するようにしてもよい。
本構成によれば、第１タイミングと第２タイミングとが異なるタイミングに設定されている。そのため、第１タイミングと第２タイミングとが同一のタイミングに設定された場合のように、第１の保持容量ラインにおいて、第１ゲートライン及び第２ゲートラインからの影響によって発生するリップルが合成されて減衰したリップルが発生することが抑制される。これによって、保持容量ラインに発生するリップルに、減衰したリップルと、増幅したリップルとが混在してしまうことがなく、各保持容量ラインに発生するリップルの振幅の差を抑制することができ、表示品位を向上させることができる。
【００１３】
また、上記表示装置において、各ゲートラインのライン幅は、前記ゲートラインの端部から前記表示画素が遠ざかるほど、より広く形成されるようにしてもよい。その際、各ゲートラインのライン幅は、前記ゲートラインの端部から前記表示画素が遠ざかるほど連続的により広くなるように形成されることが好ましい。
本構成によれば、ゲートラインの端部から表示画素が遠ざかることによるゲートラインの抵抗値の増加を低減できるため、ゲートラインの端部から表示画素が遠ざかることによるゲート電圧の鈍りの影響を低減できる。
【００１４】
また、上記表示装置において、各ゲートラインのライン幅は、前記ゲートラインの端部から前記表示画素が遠ざかるほど、より狭く形成されるようにしてもよい。その際、各ゲートラインのライン幅は、ゲートラインの端部から表示画素が遠ざかるほど連続的により狭くなるように形成されることが好ましい。
本構成によれば、ゲートスローブの効果を大きくできるため、保持容量ラインに発生するリップルを低減でき、フリッカを低減できる。
【００１５】
また、上記表示装置が液晶パネルを用いた液晶表示装置であることが好ましい。この表示装置によれば、液晶パネルを用いた液晶表示装置の表示品位を向上させることができる。
【００１６】
本発明は、上記の表示装置を備えるテレビ受信装置にも具現化される。このテレビ受信装置によれば、テレビ受信装置の表示品位を向上させることができる。
【発明の効果】
【００１７】
本発明によれば、走査信号であるゲート信号の表示品位に与える影響を低減し、表示装置の表示品位を向上させる。
【図面の簡単な説明】
【００１８】
【図１】一実施形態の液晶表示装置の構成を概略的に示すブロック図
【図２】ピクセルの等価回路図
【図３】寄生容量の容量調整を示す説明する平面図
【図４】波形成形部の回路図
【図５】表示処理の各処理を示すフローチャート
【図６】ゲート電圧の波形を概略的に示すタイムチャート
【図７】ゲート電圧とリップルの関係を示すタイムチャート
【発明を実施するための形態】
【００１９】
＜実施形態＞
本発明の一実施形態を、図１〜図７を参照して説明する。
１．液晶表示装置の構成
図１に示すように、液晶表示装置（表示装置の一例）１０は、テレビ受信用の表示装置であり、駆動回路１２、表示部１４、バックライト駆動回路１６、および電源装置１８を含む。表示部１４は、液晶パネル４０およびバックライトユニット６０を含む。
【００２０】
液晶パネル４０は、画像を表示する表示領域４２を有する。図２に、表示領域４２の等価回路を示す。表示領域４２は、複数のゲートラインＧＬ、複数のソースラインＳＬ、複数のピクセル（表示画素の一例）Ｐ、複数の保持容量ラインＣＳを含む。ゲートラインＧＬは、アルミなどの導電性材料で形成されており、紙面横方向に配置されている。ソースラインＳＬは、同じくアルミなどの導電性材料で形成されており、紙面縦方向に配置されている。表示領域４２において、ゲートラインＧＬとソースラインＳＬは直交しており、ゲートラインＧＬとソースラインＳＬとが交差する部分のそれぞれにピクセルＰが配置されている。
【００２１】
ピクセルＰは、液晶パネル４０を駆動する際の単位表示素子であり、それぞれ２つのスイッチング素子、ここではＴＦＴ（薄膜トランジスタ）４８と２つのピクセル電極（画素電極の一例）４６を含む。ＴＦＴ４８には、スイッチ電極（ゲート電極の一例）４８Ａとデータ電極４８Ｂ、４８Ｃが設けられている。ゲート電極４８Ａは対応するゲートラインＧＬに接続されており、一方のデータ電極（ソース電極の一例）４８Ｂは対応するソースラインＳＬに接続されており、他方のデータ電極（ドレイン電極）４８Ｃは、ドレイン電極ライン４８ＣＬを介してピクセル電極４６に接続されている。ピクセル電極４６は、ＩＴＯなどの導電性材料で形成された電極であり、液晶パネル４０内に封入された液晶分子を介して、共通電位Ｖｃｏｍとされる対向電極５２に対向配置されている。ここでは共通電位Ｖｃｏｍは、例えば接地電位とされ例が示される。なお、共通電位Ｖｃｏｍは、接地電位に限られない。
【００２２】
また、同一のピクセルＰに含まれる２つのスイッチング素子４８は、同一のゲートラインＧＬに接続される。また、同一のピクセルＰに含まれる２つのスイッチング素子４８は、同一のソースラインＳＬに接続されている。ゲートラインＧＬに沿う方向に並んで配置されている複数のピクセルＰは、同一のゲートラインＧＬに接続されている。
【００２３】
その一方、ソースラインＳＬに沿う方向に並んで配置されている複数のピクセルＰは、必ずしも同一のソースラインＳＬに接続されない。本実施形態の液晶パネル４０は、ソースラインＳＬに沿う方向に並んで配置されている複数のピクセルＰに対して２本のソースラインＳＬ（例えば、ソースラインＳＬ１、ＳＬ２）が設けられる、いわゆる「Ｗソースパネル」である。そのため、当該複数のピクセルＰに含まれる任意のピクセルＰが一方のソースラインＳＬに接続されている場合、そのピクセルＰにソースラインＳＬに沿う方向に隣接するピクセルＰは他方のソースラインＳＬに接続されている。つまり、ソースラインＳＬ１、ＳＬ２に沿う方向に並んで配置されているピクセルＰ１、Ｐ２、Ｐ３，Ｐ４において、ピクセルＰ１、Ｐ３がソースラインＳＬ１に接続されており、ピクセルＰ２、Ｐ４がソースラインＳＬ２に接続されている。
【００２４】
保持容量ラインＣＳは、アルミなどの導電性材料で形成されており、紙面横方向に配置されている。保持容量ラインＣＳは、隣接するゲートラインＧＬの間に配置されるとともに、ソースラインＳＬに沿う方向に隣接するピクセルＰの間に配置されている。ピクセルＰに含まれるピクセル電極４６は、絶縁体を介して保持容量ラインＣＳから絶縁されている。ピクセル電極４６は、当該絶縁体を介して隣接する保持容量ラインＣＳと対向配置されており、ピクセル電極４６と隣接する保持容量ラインＣＳとの間に保持容量５０が形成されている。
【００２５】
保持容量ラインＣＳは、ソースラインＳＬに沿う方向において隣接する両側のピクセルＰのピクセル電極４６との間に保持容量５０を形成している。そのため、保持容量ラインＣＳは、ソースラインＳＬに沿う方向の一方側に隣接するピクセルＰのピクセル電極４６を介して、当該一方側に隣接するゲートラインＧＬからの影響を受ける。また、保持容量ラインＣＳは、ソースラインＳＬに沿う方向の他方側に隣接するピクセルＰのピクセル電極４６を介して、当該他方側に隣接するゲートラインＧＬからの影響を受ける。つまり、保持容量ラインＣＳは、隣接する両側のゲートラインＧＬからの影響を受ける。
【００２６】
また、図３に示されるように、ゲート電極４８Ａとドレイン電極４８Ｃとの重なり部分には、寄生容量（寄生コンデンサ）Ｃｇｄが形成される。重なり部分の面積である重なり面積Ｓｇｄ（図３に斜線で示される領域）は、ゲート電極４８Ａの容量調整部４９の長さｄを変更することによって、調整される。すなわち、容量調整部４９の長さｄを変更することによって、寄生容量Ｃｇｄによる内面補正（いわゆる、Ｃｇｄグラデーション）が行われる。
【００２７】
本実施形態では、Ｃｇｄグラデーションを行うために、各ピクセルＰにおいて、ゲート電極４８Ａの容量調整部４９の長さｄを変更することによって、所定の立ち下がり時の鈍り（以下、「ゲートスロープＧｓｐ」と記す）を有するゲート電圧ＶｇがゲートラインＧＬに印加された際に、画素電極４６と対向電極５２との間の電位差がほぼ等しくなるように、ゲート電極４８Ａとドレイン電極４８Ｃとの重なり面積Ｓｇｄが形成されている。言い換えれば、各ピクセルＰの最適対向電圧がほぼ等しくなるように、重なり面積Ｓｇｄが形成されている。なお、本実施形態において、ゲート電圧とゲート信号とを同一の意味で使用し、ゲート電圧とゲート信号とを同一の符号「Ｖｇ」で示す。
【００２８】
その際、重なり面積Ｓｇｄは、ゲート電圧Ｖｇが印加されるゲートラインＧＬの端部からピクセルＰが遠ざかるほど、より大きく形成されている。これによって、ソース電圧（画素電極電圧）の引き込み量をゲートラインＧＬの端部からピクセルＰが遠ざかるほど大きくして、最適対向電圧のバラツキを低減している。すなわち、ゲート電圧の波形が、ゲートラインＧＬの抵抗および液晶容量の影響で、ゲートラインＧＬの端部から遠ざかるにしたがって鈍り、それによって、ソース電圧（画素電極電圧）の引き込み量にバラツキが生じる。その結果、最適対向電圧にピクセルＰごとにバラツキが生じる。最適対向電圧のバラツキは、表示品質の低下を引き起こす。そのため、最適対向電圧のバラツキを低減することによって、表示品質の低下が抑制される。
【００２９】
例えば、液晶パネル４０が６０インチの大きさである場合、各ゲートラインＧＬにおいて、ゲートラインＧＬの端部（パネル端部）での、ゲート電極４８Ａとドレイン電極４８Ｃとの重なり量は、例えば５％とされ、ゲートラインＧＬの中央部（パネル中央部）では重なり量は、例えば１４％とされる。言い換えれば、ゲートラインＧＬの中央部での重なり面積ＳｇｄがゲートラインＧＬの端部での重なり面積Ｓｇｄの２．８倍となるように、ゲート電極４８Ａの容量調整部４９が形成されている。なお、容量調整部４９の形状は図３に示された形状に限られない。要は、重なり面積Ｓｇｄを調整できる形状であればよい。
また、ドレイン電極４８Ｃは、画素電極に接続されるドレイン電極ライン４８ＣＬを含むものとし、ドレイン電極ライン４８ＣＬを含めて重なり面積Ｓｇｄを調整するようにしてもよい。この場合、ドレイン電極ライン４８ＣＬを利用することによって、重なり面積Ｓｇｄの調整範囲を拡げることができる。すなわち、最適対向電圧のバラツキの調整範囲を拡大することができる。
【００３０】
バックライトユニット６０は、液晶パネル４０の背面に配置されている。バックライトユニット６０は、光源であるＬＥＤ６４（Light Emitting Diode：発光ダイオード）と、導光板６２を備えている。ＬＥＤ６４は、導光板６２の側面に対向して配置されている。導光板６２は、その主面が液晶パネル４０に対向して配置されている。導光板６２では、ＬＥＤ６４から側面に入射された光を液晶パネル４０に対向する主面に導光している。そのため、導光板６２の側面は、ＬＥＤ６４から照射された光を導光板６２内に取り込む入光面６２Ａとして機能している。また導光板６２の主面は、導光板６２内を導光した光を液晶パネル４０へと照射する出光面６２Ｂとして機能している。このようにバックライトユニット６０は、その長辺側の両端部にＬＥＤ６４が配置され、その中央に導光板６２を配してなる、いわゆるエッジライト型（サイドライト型）とされている。
【００３１】
また、バックライト駆動回路１６は、バックライトユニット６０を構成する複数のＬＥＤ６４に接続されており、これらＬＥＤ６４を駆動している。バックライト駆動回路１６は、各ＬＥＤ６４に電流を供給し、ＬＥＤ６４に供給する電流量を制御することによって、各ＬＥＤ６４から導光板６２に入光される光量を制御している。
【００３２】
電源装置１８は、駆動回路１２に接続されており、液晶パネル４０の表示に必要な各種電圧を生成するのに必要な複数の基準電圧Ｖを駆動回路１２に供給する。基準電圧Ｖには、少なくとも液晶パネル４０のピクセルＰに含まれるスイッチング素子４８をオンさせるのに必要なオン電圧Ｖｏｎおよびオフ電圧Ｖｏｆｆを含む。
【００３３】
駆動回路１２は、中央処理装置（以下「ＣＰＵ」という）２０、ＲＯＭ、ＲＡＭ等からなるメモリ２２を含む。メモリ２２には、プログラム、ガンマ関数等が記憶されており、ＣＰＵ２０は、メモリ２２から読み出したプログラムに従って、計時部２４、タイミング設定部２６、電圧生成部２８、電圧印加部３０等として機能する。ＣＰＵ２０は、外部装置から階調値データとして構成される画像データが入力されると、液晶パネル４０の表示に必要な各種電圧を生成し、生成した電圧を所定のタイミングで液晶パネル４０に印加する。
【００３４】
電圧印加部３０は、各ゲートラインＧＬにゲート電圧Ｖｇを印加する。電圧印加部３０は、各ゲートラインＧＬに印加されるゲート電圧Ｖｇの立ち下げ時の波形を鈍らせる波形成形部３１を含む。
【００３５】
波形成形部３１は、図４に示されるように、例えば、トランジスタＴｒ１，Ｔｒ２、抵抗Ｒ１，Ｒ２、ダイオードＤ１を含む。トランジスタＴｒ１は、ＮＰＮ型トランジスタであり、トランジスタＴｒ２は、ＮチャネルＦＥＴである。
【００３６】
トランジスタＴｒ２のゲートＧにＬ（ロー）レベルのゲートスロープ信号Ｇｓｌｏｐｅが印加されている場合、トランジスタＴｒ２はオフ状態にある。そのため、トランジスタＴｒ１はオンして、電源装置１８から供給される電源電圧ＶＤＤ、例えば、３５Ｖのゲートハイレベル信号ＶＧＨが生成される（図６参照）。一方、トランジスタＴｒ２のゲートＧにＨ（ハイ）レベルのゲートスロープ信号Ｇｓｌｏｐｅが印加されると、トランジスタＴｒ２はオンされる。このとき、トランジスタＴｒ１のベース電圧は、抵抗Ｒ１，Ｒ２による電源電圧ＶＤＤの分圧電圧まで低下し、ゲートハイレベル信号ＶＧＨは、ダイオードＤ１、抵抗Ｒ２、およびトランジスタＴｒ２を介して、グランド側に引き込まれる。それによって、ゲートスロープ信号ＧｓｌｏｐｅのＨレベル期間中において、ゲートハイレベル信号ＶＧＨに鈍りが生じることとなる（図６参照）。
【００３７】
タイミング設定部（設定部の一例）２６は、電圧印加部３０が各ゲートラインＧＬにゲート電圧Ｖｇを印加するタイミングを設定する。
【００３８】
２．表示処理
図５から図７を用いて、液晶表示装置１０の表示処理を説明する。
【００３９】
図５に示すように、駆動回路１２のＣＰＵ２０は、外部装置から画像データが入力されると処理を開始し、各種電圧を生成する（ステップＳ１２）。その際、ＣＰＵ２０は電圧生成部として機能し、電源装置１８から供給される基準電圧Ｖ、およびメモリ２２に記憶されたガンマ関数を用いて、画像データからソースラインＳＬに印加するデータ電圧Ｖｄを生成する。また、ＣＰＵ２０は、ゲートクロック信号ＧＣＫ、ゲートラインＧＬに印加するゲート電圧Ｖｇ（オン電圧Ｖｏｎおよびオフ電圧Ｖｏｆｆ）、および保持容量ラインＣＳに印加する保持電圧Ｖｃ等を生成する。
【００４０】
次に、ＣＰＵ２０は、生成したゲート電圧Ｖｇ等を印加するタイミングを設定する（ステップＳ１４）。その際、ＣＰＵ２０は計時部２４およびタイミング設定部２６として機能する。ＣＰＵ２０は、液晶表示装置１０を起動後、ＣＰＵ２０が制御を開始してからの経過時間Ｔを計時している。ＣＰＵ２０は、経過時間Ｔを用いて、同一のピクセルＰに接続されるゲートラインＧＬ、ソースラインＳＬ、保持容量ラインＣＳに電圧を印加するタイミングを設定する。
【００４１】
また、ＣＰＵ２０は、経過時間Ｔを用いて、液晶パネル４０に複数本形成されたラインの各々に電圧を印加するタイミングを設定する。例えば、液晶パネル４０には複数のゲートラインＧＬが形成されており、各々のゲートラインＧＬに順次オン電圧Ｖｏｎ（ゲートライン選択時電圧）を入力することで、液晶パネル４０に含まれる全てのピクセルＰが表示可能となる。ＣＰＵ２０は、経過時間Ｔを用いて、各々のゲートラインＧＬに印加する電圧をオフ電圧Ｖｏｆｆ（ゲートライン非選択時電圧）からオン電圧Ｖｏｎに切り換える（すなわち、立ち上げ）タイミングと、オン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換える（すなわち、立ち下げ）タイミングと、を設定する。なお、本実施形態では、例えば、図６に示されるように、２フレーム反転駆動に対応したタイミングが設定される。
【００４２】
次に、ＣＰＵ２０は、設定したタイミングに基づいて、生成した各種電圧を液晶パネル４０に印加する（ステップＳ１６）。その際、ＣＰＵ２０は電圧印加部として機能する。ＣＰＵ２０は、液晶パネル４０に設けられた各ラインに接続されており、生成した各種電圧を対応するラインに印加する。
【００４３】
液晶パネル４０では、制御の対象となるピクセルＰのゲートラインＧＬに印加されるゲート電圧がオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換わると、ピクセルＰのスイッチング素子４８がオンに切り換わる。
【００４４】
また、液晶パネル４０では、ピクセルＰのスイッチング素子４８がオンに切り換わるのに同期して、ソースラインＳＬへのデータ電圧Ｖｄの印加が開始され、印加されたデータ電圧Ｖｄがデータ電極４８Ｂ、４８Ｃを介してピクセル電極４６に印加される。データ電圧Ｖｄがピクセル電極４６に印加されると、ピクセル電極４６に対応配置された液晶分子が所定の配向方向から偏向し、ピクセルＰの光透過率が変化する。表示部１４では、液晶パネル４０の背面に配置されているバックライトユニット６０から液晶パネル４０に向かって所定輝度の光が照射されている。そのため、ピクセルＰの透過率が変化することで、ピクセルＰの表示輝度を変化させることができる。ピクセルＰにおける液晶分子の光透過率は、データ電圧Ｖｄによって種々に変化させることができ、これによって、ピクセルＰを所望の表示輝度に制御することができる。
【００４５】
ゲートラインＧＬに印加されるゲート電圧がオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換わってから所定の表示期間経過後、ゲートラインＧＬに印加されるゲート電圧がオン電圧Ｖｏｎからオフ電圧Ｖｏｆｆに切り換わると、ピクセルＰのスイッチング素子４８がオフに切り換わる。また、ピクセルＰのスイッチング素子４８がオフに切り換わるのに同期して、ソースラインＳＬへのデータ電圧Ｖｄの印加が終了される。これによって、ピクセル電極４６の電圧が、スイッチング素子４８をオフする直前の電圧に維持される。
【００４６】
また、ピクセル電極４６にデータ電圧Ｖｄが印加されるのに先だって、保持容量ラインＣＳに保持電圧Ｖｃが印加されている。これによってピクセル電極４６の電圧が保持され、所定の表示期間に亘ってピクセルＰの表示輝度が保持される。
【００４７】
３．印加タイミング
図２に示すように、本実施形態では、液晶パネル４０としていわゆる「Ｗソースパネル」を用いており、同時に２つのピクセルＰを制御している。そのため、本実施形態の液晶パネル４０では、ソースラインＳＬに沿う方向に並んで配置されている２つのピクセルＰ（例えばピクセルＰ２、Ｐ３）を同時に制御することが可能である。例えば、ピクセルＰ２、Ｐ３に電圧を印加する際には、ゲートラインＧＬ２、ＧＬ３に印加する電圧を同時にオフ電圧からオン電圧に切り換え、ソースラインＳＬ１、ＳＬ２に各ピクセルＰに対応したデータ電圧Ｖｄを入力する。また、ピクセルＰ２、Ｐ３に電圧を印加するのを終える際には、ゲートラインＧＬ２、Ｇ３に印加する電圧を同時にオン電圧からオフ電圧に切り換える。同様に、ピクセルＰ１はピクセルＰ１よりも紙面上側に配置されたピクセルＰと同時に制御されており、ピクセルＰ４はピクセルＰ４よりも紙面下側に配置されたピクセルＰと同時に制御されている。
【００４８】
すなわち、本実施形態では、電圧印加部３０は、「Ｗソースパネル」を駆動するためのゲート信号（ゲート電圧）ＶｇをゲートラインＧＬに印加する。すなわち、第１ゲートラインＧＬ１に接続する第１表示画素Ｐ１、および第１ゲートラインＧＬ１に隣接する第２ゲートラインＧＬ２に接続する第２表示画素Ｐ２、および第１ゲートラインＧＬ１と異なる側において第２ゲートラインＧＬ２に隣接する第３ゲートラインＧＬ３に接続する第３表示画素Ｐ３につき、第１ゲートラインＧＬ１に印加するゲート電圧Ｖｇ１を立ち下げて第１表示画素Ｐ１をオフする際に、第２ゲートラインＧＬ２および第３ゲートラインＧＬ３に印加するゲート電圧Ｖｇ２，Ｖｇ３を立ち上げて第２表示画素Ｐ２および第３表示画素Ｐ３をオンする。
【００４９】
図７に、本実施形態の駆動方法による、ピクセルＰ１〜Ｐ４が制御される期間におけるゲートラインＧＬ１〜Ｇ４及び保持容量ラインＣＳ１〜ＣＳ３の電圧の変化を示す。ここで、Ｖｕは、保持容量ラインＣＳに発生する正電圧側のリップルの振幅を意味しており、Ｖｄは、保持容量ラインＣＳに発生する負電圧側のリップルの振幅を意味している。また、図４に示す期間において、駆動回路１２から保持容量ラインＣＳ１〜ＣＳ３の各々に、一定の保持電圧Ｖｃが印加されている。
【００５０】
図６および図７に示すように、本実施形態の駆動方法では、例えば、ゲートクロック信号ＧＣＫが立ち下がる時刻ｔ０において、ゲートラインＧＬ１に印加するゲート電圧Ｖｇ１をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換える（立ち上げる）。これによって、ゲートラインＧＬ１に接続されているピクセルＰ１に保持容量５０を介して接続されている保持容量ラインＣＳ１に振幅Ｖｕ１のリップルが発生する。
【００５１】
次に、図６の時刻ｔ１において、ゲートスロープ信号ＧｓｌｏｐｅがＨレベルに立ち上げられ、時刻ｔ１から、例えば２．５μｓ（マイクロ秒）の期間、Ｈレベルとされ、時刻ｔ１から２．５μｓ経過後に、Ｌレベルに立ち下げられる。この期間において、ゲートハイレベル信号ＶＧＨが鈍り、それによってゲート電圧Ｖｇ１のオン電圧Ｖｏｎも鈍る。
【００５２】
次に、時刻ｔ２において、ゲートスロープ信号ＧｓｌｏｐｅがＨレベルに立ち上ると、ゲートハイレベル信号ＶＧＨの電圧がオン電圧Ｖｏｎとなり、その直後、ゲート電圧Ｖｇ１がオン電圧Ｖｏｎに切替えられる。このとき、保持容量ラインＣＳ１に振幅Ｖｕ１より小さいリップルが発生する（図５参照）。
【００５３】
次いで、図６の時刻ｔ３において、再び、ゲートスロープ信号ＧｓｌｏｐｅがＨレベルに立ち上げられ、時刻ｔ３から、例えば２．５μｓの期間、Ｈレベルとされ、時刻ｔ３から２．５μｓ経過後に、Ｌレベルに立ち下げられる。この期間において、時刻ｔ１からｔ２までの期間と同様に、ゲートハイレベル信号ＶＧＨが鈍り、それによってゲート電圧Ｖｇ１のオン電圧Ｖｏｎも鈍る。そして、ゲートクロック信号ＧＣＫが立ち上がる時刻ｔ４において、ゲート電圧Ｖｇ１がオフ電圧Ｖｏｆｆに切替えられる。そして、例えば、時刻ｔ４の０．２μｓ後に、ゲートスロープ信号ＧｓｌｏｐｅがＬレベルに立ち下げられる。
【００５４】
また、時刻ｔ４において、図５に示されるように、ゲートラインＧＬ２，ＧＬ３に印加するゲート電圧Ｖｇ２，Ｖｇ３をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換える（立ち上げる）。これによって、保持容量ラインＣＳ１に振幅Ｖｕ１より小さいリップルが発生する。また、ゲートラインＧＬ２、３に接続されているピクセルＰ２、３の双方に保持容量５０を介して接続されている保持容量ラインＣＳ２には、各々のゲートラインＧＬ２、３により発生する振幅Ｖｕ１のリップルが合成されて、振幅Ｖｕ２のリップルが発生する。振幅Ｖｕ２は、振幅Ｖｕ１よりも大きく、振幅Ｖｕ１の略２倍の振幅となる。また、また、ゲートラインＧＬ３、４に接続されているピクセルＰ３、４の双方に保持容量５０を介して接続されている保持容量ラインＣＳ３には、振幅Ｖｕ１のリップルが発生する。
【００５５】
次に、ゲート電圧Ｖｇ１と同様に、図５の時刻ｔ５のほぼ２．５μｓ前から、ゲート電圧Ｖｇ２，Ｖｇ３の立ち下がりにゲートスロープＧｓｐが形成される。そのため、時刻ｔ５において、保持容量ラインＣＳ１に振幅Ｖｕ１より小さいのリップルが発生し、保持容量ラインＣＳ２に振幅Ｖｕ１のリップルが発生し、保持容量ラインＣＳ３に振幅Ｖｕ１より小さいリップルが発生する。
【００５６】
次いで、ゲート電圧Ｖｇ１と同様に、図５の時刻ｔ６のほぼ２．５μｓ前から、ゲート電圧Ｖｇ２，Ｖｇ３のゲートスロープＧｓｐが形成される。また、時刻ｔ６において、ゲートラインＧＬ４に印加するゲート電圧Ｖｇ４をオフ電圧Ｖｏｆｆからオン電圧Ｖｏｎに切り換える（立ち上げる）。これによって、時刻ｔ６において、保持容量ラインＣＳ１に振幅Ｖｕ１より小さいリップルが発生し、保持容量ラインＣＳ２に振幅Ｖｕ２より小さいリップルが発生し、保持容量ラインＣＳ３に振幅Ｖｕ１より小さいリップルが発生する。
【００５７】
このように、本実施形態の駆動方法では、ゲート電圧Ｖｇの立ち下がり時に、予め所定のゲートスロープＧｓｐが与えられる。そのため、図５の点線で示される、ゲートスロープＧｓｐが与えられない場合と比べると、保持容量ラインＣＳに発生するリップルの振幅のバラツキが抑制される。これによって、Ｗソースパネルの２フレーム反転時に発生するフリッカを改善できる。
【００５８】
なお、ゲート電圧Ｖｇの立ち下がりを鈍らせるための、ゲートスロープ信号ＧｓｌｏｐｅのＨレベル期間の適正値、すなわち、ゲートスロープＧｓｐの期間の適正値は、液晶パネル４０の作成前および作成後の実験に基づいて決定される。例えば、所定のゲートスロープ期間を有するゲート信号（ゲート電圧）ＶｇをゲートラインＧＬに印加した際に、各ピクセルＰの最適対向電圧がぼぼ同一となるように、各ピクセルＰの容量調整部４９の長さｄを変更することによって、寄生容量Ｃｇｄによる内面補正（Ｃｇｄグラデーション）がなされた液晶パネル４０を作成する。次いで、ゲートスロープ期間を変更して、作成された液晶パネル４０のフリッカ量および内面対向バラツキが測定される。そして、フリッカ量を所定レベルとする条件と、内面対向バラツキを所定レベルとする条件とを満たす値として、ゲートスロープ期間の適正値が決定される。その際、液晶パネル４０の大きさ等、その他の液晶パネル４０の駆動条件を加味して、ゲートスロープ期間の適正値が決定される。そのようにして決定されたゲートスロープ期間は、上記したように、例えば２．５μｓとされる。
【００５９】
なお、ゲートスロープ期間の適正値を決定する際、フリッカ量を所定レベルとする条件および内面対向バラツキを所定レベルとする条件のどちら優先して決定するかは、任意である。例えば、ゲートスロープ期間の適正値を決定する際、フリッカ量を所定レベルとするゲートスロープ期間の範囲を先に決定して、内面対向バラツキを所定レベルとするゲートスロープ期間を決定してもよい。あるいは、逆に、内面対向バラツキを所定レベルとするゲートスロープ期間の範囲を先に決定して、フリッカ量を所定レベルとするゲートスロープ期間を決定するようにしてもよい。
【００６０】
また、ゲート電圧Ｖｇの立ち下がりの鈍らせ具合の調整、すなわち、ゲートスロープＧｓｐの調整は、図４に示した波形成形部３１の分圧抵抗Ｒ１，Ｒ２の分圧比を調整することによっても可能である。
【００６１】
４．本実施形態の効果
本実施形態では、立ち下がり部が所定のゲートスロープＧｓｐを有するゲート信号（ゲート電圧）ＶｇがゲートラインＧＬに印加された際に、液晶パネル４０の端部と、液晶パネル４０の内部との最適対向電圧のバラツキが所定範囲内となるように低減されるように、各ピクセルＰのゲート電極４８Ａとドレイン電極４８Ｃとの重なり量が調整されて、各ピクセルＰが形成されている。また、そのように形成されたピクセルＰ（液晶パネル４０）において、Ｗソースパネルにおけるゲート信号Ｖｇによる保持容量ラインＣＳに発生するリップルの振幅のバラツキが抑制されるように、例えば、ゲートスロープ信号ＧｓｌｏｐｅのＨレベル期間を調整することによって、ゲート信号Ｖｇの立ち下がり部のゲートスロープＧｓｐが最適化される。
そのため、Ｗソースパネルの２フレーム反転時に発生するフリッカと、液晶パネル４０の端部と、液晶パネル４０の内部との最適対向電圧のバラツキとを、同時に改善できる。したがって、走査信号であるゲート信号Ｖｇの表示品位に与える影響を低減し、液晶示装置４０の表示品位を向上させることができる。
【００６２】
＜他の実施形態＞
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００６３】
（１）上記実施形態では、駆動回路１２を液晶パネル４０から分離した例を用いて説明を行ったが、本発明はこれに限られない。例えば、ＣＰＵ２０等の駆動回路１２の一部がゲートドライバ、ソースドライバ等として液晶パネル４０上に配置されていても良い。また、駆動回路１２を液晶パネル４０から分離した場合であっても、ＣＰＵ２０、タイミング設定部、電圧印加部（ゲートドライバ等）および波形成形部を個別の回路で構成するようにしてもよい。
【００６４】
（２）上記実施形態では、第１ゲートラインＧＬ１に印加するゲート電圧Ｖｇ１を立ち下げるタイミング（第１タイミング）と、第２ゲートラインＧＬ２および第３ゲートラインＧＬ３に印加するゲート電圧Ｖｇ２，Ｖｇ３を立ち上げるタイミング（第２タイミング）とを、ほぼ同一タイミング（時刻ｔ４：図７参照）に設定する例を示したが、これに限られず、第１タイミングと第２タイミングとを異なるタイミングに設定するようにしてもよい。
この場合、第１タイミングと第２タイミングとが同一のタイミングに設定された場合のように、第１の保持容量ラインＣＳ１において、第１ゲートラインＧＬ１および第２ゲートラインＧＬ２からの影響によって発生するリップルが合成されて減衰したリップルが発生することが抑制される。これによって、保持容量ラインＣＳに発生するリップルに、減衰したリップルと、増幅したリップルとが混在してしまうことがなく、各保持容量ラインＣＳに発生するリップルの振幅の差を抑制することができ、表示品位を向上させることができる。
【００６５】
（３）各ゲートラインＧＬのライン幅は、ゲートラインＧＬの端部から表示画素Ｐが遠ざかるほど、より広く形成されるようにしてもよい。その際、各ゲートラインＧＬのライン幅は、ゲートラインＧＬの端部から表示画素が遠ざかるほど連続的により広くなるように形成されるようにしてもよい。
この場合、ゲートラインＧＬの端部から表示画素が遠ざかることによるゲートラインＧＬの抵抗値の増加を低減できるため、ゲートラインＧＬの端部から表示画素が遠ざかることによるゲート電圧Ｖｇの鈍りの影響を低減できる。
【００６６】
（４）あるいは、各ゲートラインＧＬのライン幅は、ゲートラインＧＬの端部から表示画素Ｐが遠ざかるほど、より狭く形成されるようにしてもよい。その際、各ゲートラインのライン幅は、ゲートラインの端部から表示画素が遠ざかるほど連続的により狭くなるように形成されるようにしてもよい。
この場合、ゲートスローブの効果を大きくできるため、保持容量ラインＣＳに発生するリップルを低減でき、フリッカを低減できる。
【符号の説明】
【００６７】
１０…液晶表示装置、１２…駆動回路、１８…電源装置、２０…ＣＰＵ、２６…タイミング設定部、２８…電圧生成部、３０…電圧印加部、３１…波形成形部、４０…液晶パネル、４６…ピクセル電極、４６Ａ…ピクセル電極、４８…スイッチング素子、４８Ａ…ゲート電極、４８Ｂ…ソース電極、４８Ｃ…ドレイン電極、４９…容量調整部、５０…保持容量、５２…対向電極、Ｃｇｄ…寄生容量、ＣＳ…保持容量ライン、Ｐ…ピクセル、ＧＬ…ゲートライン、ＳＬ…ソースライン、ＣＳ…保持容量ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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