(57)【要約】【課題】貫通電極を持つ半導体装置の電気的特性の変動を抑制または防止する。【解決手段】半導体基板ＳＳには、第１の面とその裏側の第２の面との間を貫通する貫通孔ＴＨｓが形成されている。この貫通孔ＴＨｓには、貫通電極ＴＶｐが形成されている。この貫通電極ＴＶｐは、貫通孔ＴＨｓの大径側に中空部ＨＳが形成されるように貫通孔ＴＨｓの小径側に主導体膜Ｍが埋め込まれることで形成されている。中空部ＨＳには、樹脂等により形成された絶縁膜Ｒが埋め込まれている。この構成により、貫通電極ＴＶｐの熱膨張に因る応力を、半導体基板ＳＳよりも柔らかい絶縁膜Ｒに逃がすことができる。その結果、貫通電極ＴＶｐから半導体基板ＳＳに加わる応力を緩和できるので、半導体基板ＳＳに形成されたＭＯＳＦＥＴＱの電気的特性の変動を抑制または防止できる。【選択図】図１
2014093392.tif 000002
【特許請求の範囲】
【請求項１】
第１の面およびその裏側の第２の面を有する半導体基板と、
前記半導体基板に設けられた素子と、
前記半導体基板の第１の面と第２の面とを貫通する貫通孔と、
前記貫通孔内の偏った位置に中空部が形成されるように前記貫通孔内の一部に電極材料を埋め込むことで形成される貫通電極と、
前記中空部内に埋め込まれた絶縁膜と、
を有する半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記貫通孔の側面に傾斜を設けた半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記貫通孔の小径側に前記電極材料を埋め込み、前記貫通孔の大径側に前記中空部を形成した半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記半導体基板の前記第１の面および前記第２の面のうち、前記貫通孔の小径側の面に前記素子を設けた半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記電極材料が銅を含む半導体装置。
【請求項６】
第１の面およびその裏側の第２の面を有する半導体基板に素子を形成する工程と、
前記半導体基板にその厚さ方向に延びる貫通孔を形成する工程と、
前記貫通孔内の偏った位置に中空部が形成されるように前記貫通孔内の一部に電極材料を埋め込むことで貫通電極を形成する工程と、
前記中空部内に絶縁膜を埋め込む工程と、
を有する半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、前記貫通孔の側面に傾斜を形成する半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、前記貫通孔の小径側に前記電極材料を埋め込み、前記貫通孔の大径側に前記中空部を形成する半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、前記半導体基板の前記第１の面および前記第２の面のうち、前記貫通孔の小径側の面に前記素子を形成する工程を有する半導体装置の製造方法。
【請求項１０】
請求項６記載の半導体装置の製造方法において、前記電極材料が銅を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、貫通電極を持つ半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
貫通電極を持つ半導体装置については、例えば特許文献１に記載があり、半導体基板の主裏面間を貫通する貫通孔内に形成された貫通電極の構造が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１８６８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、貫通孔内に銅（Ｃｕ）等のような導体膜を埋め込むことで貫通電極を形成した場合、導体膜の埋め込み完了時には貫通電極を構成する導体膜と、その周囲の半導体基板を構成するシリコン（Ｓｉ）等のような半導体との熱平衡状態が保たれている。
【０００５】
しかし、貫通電極を構成するＣｕ等のような導体膜の熱膨張係数は半導体基板を構成するＳｉ等のような半導体の熱膨張係数に比べて非常に大きいため、通電により半導体装置全体の温度が上昇すると、貫通電極を構成する導体膜が熱膨張し、その周囲の半導体基板部分に圧縮応力がかかる。この圧縮応力に因り、半導体基板に形成された素子に歪が生じ、素子の電気的特性が変動してしまう問題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体基板の第１の面とその裏側の第２の面との間を貫通する貫通孔内の偏った位置に中空部が形成されるように、貫通孔の一部に電極材料を埋め込むことで貫通電極を形成したものである。また、中空部には絶縁膜が埋め込まれている。
【０００８】
また、一実施の形態によれば、半導体基板の第１の面とその裏側の第２の面との間を貫通する貫通孔内の偏った位置に中空部が形成されるように、貫通孔の一部に電極材料を埋め込むことで貫通電極を形成する工程を有するものである。また、中空部に絶縁膜を埋め込む工程を有するものである。
【発明の効果】
【０００９】
一実施の形態によれば、貫通電極を持つ半導体装置の電気的特性の変動を抑制または防止することができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態の半導体装置を構成する半導体基板の要部断面図である。
【図２】図１に貫通電極に因る応力を示した半導体基板の要部断面図である。
【図３】一実施の形態の半導体装置を構成する半導体基板の要部断面図である。
【図４】図１の半導体装置を構成する半導体基板を複数積み重ねた構造の一例の要部断面図である。
【図５】一実施の形態の半導体装置を用いてシステムを構築した三次元積層ＬＳＩモジュールの一例の断面図である。
【図６】図５の三次元積層ＬＳＩモジュールを構成するロジックチップの要部拡大断面図である。
【図７】図６のロジックチップの製造工程中の半導体基板の要部断面図である。
【図８】図７に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図９】図８に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図１０】図９に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図１１】図１０に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図１２】図１１に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図１３】一実施の形態の半導体装置を構成するロジックチップの要部拡大断面図である。
【図１４】図１３のロジックチップの製造工程中の半導体基板の要部断面図である。
【図１５】図１４に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図１６】図１５に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図１７】図１６に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図１８】図１７に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図１９】図１８に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図２０】図１９に続くロジックチップの製造工程中の半導体基板の要部断面図である。
【図２１】一本実施の形態の半導体装置を構成する半導体基板の要部断面図である。
【図２２】図２１に貫通電極に因る応力を示した半導体基板の要部断面図である。
【図２３】図２１の貫通電極の具体例を示した要部断面図である。
【図２４】一本実施の形態の半導体装置を構成する半導体基板の要部断面図である。
【図２５】図２４に貫通電極に因る応力を示した半導体基板の要部断面図である。
【図２６】図２４の貫通電極の具体例を示した要部断面図である。
【図２７】本発明者らが検討した貫通電極が配置された半導体基板の要部平面図である。
【図２８】図２７のＸ１−Ｘ１線の断面図である。
【図２９】圧縮応力の緩和を目的として本発明者らが検討した貫通電極が配置された半導体基板の要部平面図である。
【図３０】図２９のＸ２−Ｘ２線の断面図である。
【図３１】貫通孔内における主導体膜の膜厚を均一にすることを目的として本発明者らが検討した貫通電極が配置された半導体基板の要部断面図である。
【図３２】貫通孔内における主導体膜の膜厚の均一性を目的として本発明者らが検討した貫通電極が配置された半導体基板の要部断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
（実施の形態１）
最初に、実施の形態の説明に先立って、本発明者らが検討した貫通電極について説明する。
【００１４】
図２７は本発明者らが検討した貫通電極が配置された半導体基板の要部平面図、図２８は図２７のＸ１−Ｘ１線の断面図である。
【００１５】
半導体基板ＳＳは、例えばｐ型またはｎ型のシリコン（Ｓｉ）単結晶により形成されており、第１の面とその裏側の第２の面とを有している。この半導体基板ＳＳには、第１の面と第２の面との間を貫通する貫通孔ＴＨｖが形成されている。貫通孔ＴＨｖは、例えば、円柱状に形成されており、その貫通孔ＴＨｖ内には、銅（Ｃｕ）等のような主導体膜Ｍが充填されることで貫通電極ＴＶｆが形成されている。この場合、主導体膜Ｍの充填完了時には貫通電極ＴＶｆを構成するＣｕ等のような主導体膜Ｍと、その周囲の半導体基板ＳＳを構成するＳｉ等のような半導体との熱平衡状態が保たれている。
【００１６】
しかし、Ｃｕ等のような主導体膜Ｍの熱膨張係数はＳｉ等のような半導体基板ＳＳの熱膨張係数に比べて非常に大きいため、通電により半導体装置全体の温度が上昇すると、貫通電極ＴＶｆを構成する主導体膜Ｍが熱膨張し、主導体膜Ｍからその周囲の半導体基板ＳＳ部分に向かって図２７および図２８の矢印Ｐ１で示す圧縮応力がかかる。
【００１７】
この圧縮応力は、２００〜５００ＭＰａ程度となるため、貫通電極ＴＶｆの周囲のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）Ｑに歪が生じ、ＭＯＳＦＥＴＱの電気的特性が変動してしまう。例えばＭＯＳＦＥＴＱのオン電流の変化を貫通電極ＴＶｆからの距離でモニタすると、例えば１０μｍ以内では、３〜５％の電流変化率が発生する。
【００１８】
次に、図２９は上記した圧縮応力の緩和を目的として本発明者らが検討した貫通電極が配置された半導体基板の要部平面図、図３０は図２９のＸ２−Ｘ２線の断面図である。なお、図２９および図３０中の矢印（Ｐ２を含む）は応力を示している。
【００１９】
この貫通電極ＴＶｃは、貫通孔ＴＨｖ内に主導体膜Ｍを充填せず、貫通孔ＴＨｖの内壁面に薄い主導体膜Ｍを形成し、中央の中空部ＨＳに樹脂等の絶縁膜Ｒを充填することで形成されている。この場合、貫通孔ＴＨｖ内の主導体膜Ｍが薄い上、熱膨張に因る応力を半導体基板ＳＳよりも柔らかい絶縁膜Ｒ側に逃がすことができる。このため、図２９および図３０の矢印Ｐ２で示すように、貫通電極ＴＶｃの周囲の半導体基板ＳＳ部分に加わる圧縮応力を緩和することができる。その結果、貫通電極ＴＶｃの周囲のＭＯＳＦＥＴＱの電気的特性の変動を抑制または防止することができる。
【００２０】
しかし、この場合、貫通孔ＴＨｖの内壁面に膜厚が均一になるように主導体膜Ｍを形成することが難しく、貫通電極ＴＶｃの抵抗が高くなる問題がある。また、貫通孔ＴＨｖ内の中空部ＨＳに絶縁膜Ｒを充填することも難しいという問題もある。
【００２１】
次に、図３１および図３２は上記した貫通孔内における主導体膜の膜厚の均一性を目的として本発明者らが検討した貫通電極が配置された半導体基板の要部断面図である。なお、図３２中の矢印（Ｐ３を含む）は応力を示している。
【００２２】
この貫通電極ＴＶｃは、例えば円錐形状に形成された貫通孔ＴＨｓの内壁面に薄い主導体膜Ｍを形成し、中央の中空部ＨＳに樹脂Ｒを充填することで形成されている。この場合も、図２９および図３０で説明したのと同様に、図３２の矢印Ｐ３で示すように、貫通電極ＴＶｃの周囲の半導体基板ＳＳ部分に加わる圧縮応力を緩和することができるので、貫通電極ＴＶｃの周囲のＭＯＳＦＥＴＱの電気的特性の変動を抑制または防止することができる。
【００２３】
しかも、貫通孔ＴＨｓが円錐形状に形成されていることにより、図３０に比べて、貫通孔ＴＨｓ内に膜厚の均一な主導体膜Ｍを形成することができるので、貫通電極ＴＶｃの抵抗を低減することができる。また、図３０に比べて、貫通孔ＴＨｓ内の中空部ＨＳ内への絶縁膜Ｒの埋め込みも容易にすることができる。
【００２４】
しかし、近年は素子集積度の向上が要求されており、貫通孔の径が小さくなりアスペクト比も高くなる傾向にあるので、貫通孔を円錐形状に形成したとしても貫通孔ＴＨｓ内に均一な膜厚の主導体膜Ｍを形成することや絶縁膜Ｒを充填することが難しくなる場合がある。そこで、本実施の形態においては、以下のようにした。
【００２５】
図１は本実施の形態１の半導体装置を構成する半導体基板の要部断面図、図２は図１に貫通電極に因る応力を示した半導体基板の要部断面図である。なお、図２中の矢印（Ｐ４，Ｐ５を含む）は応力を示している。
【００２６】
半導体基板ＳＳは、例えばｐ型またはｎ型のＳｉ単結晶により形成されており、第１の面（図１および図２の上面）とその裏側の第２の面（図１および図２の下面）とを有している。この半導体基板ＳＳには、第１の面および第２の面の間を貫通する貫通孔ＴＨｓが形成されている。貫通孔ＴＨｓは、例えば、第２の面から第１の面に向かって縮径するような円錐状に形成されており、その内壁面に傾斜が形成されている。なお、貫通孔ＴＨｓの大径側の直径は、例えば５μｍ〜１０μｍ程度である。
【００２７】
この貫通孔ＴＨｓ内には貫通電極ＴＶｐが形成されている。貫通電極ＴＶｐは、貫通孔ＴＨｓ内の高さ（深さ）方向の偏った位置に中空部ＨＳが形成されるように貫通孔ＴＨｓ内の一部に主導体膜（電極材料）Ｍの一部を埋め込むことで形成されている。
【００２８】
すなわち、貫通孔ＴＨｓの小径側は主導体膜Ｍで埋め込まれている。ここでは、例えば貫通孔ＴＨｓの深さ（高さ）方向のほぼ半分が主導体膜Ｍで埋め込まれている。主導体膜Ｍの埋め込み位置は、例えば貫通孔ＴＨｓのアスペクト比により決められている。一方、貫通孔ＴＨｓの大径側には、貫通孔ＴＨｓの内壁面に薄く主導体膜Ｍが形成されているが主導体膜Ｍで埋め込まれておらず中空部ＨＳが形成されている。
【００２９】
貫通孔ＴＨｓの小径側と大径型の主導体膜Ｍは、例えばＣｕにより形成されており、互いに電気的に接続されている。中空部ＨＳは、例えば樹脂のような絶縁膜Ｒにより埋め込まれている。
【００３０】
このような貫通電極ＴＶｐの外周部には、貫通電極ＴＶｐの一部を構成するバリアメタル（電極材料）ＢＭが形成されている。バリアメタルＢＭは、Ｃｕの拡散を抑制または防止するための導体膜であり、例えばＴｉＮ、窒化タンタル（ＴａＮ）またはチタンタングステン（ＴｉＷ）により形成されている。
【００３１】
また、そのバリアメタルＢＭの外周には、絶縁膜ｉＡが形成されている。絶縁膜ｉＡは、例えば酸化シリコン（ＳｉＯ）により形成されている。これにより、貫通電極ＴＶｐと半導体基板ＳＳとの電気的な分離（絶縁）がなされている。
【００３２】
貫通電極ＴＶｐの小径側には、バンプ電極ＢＢが形成されている。このバンプ電極ＢＢは、貫通電極ＴＶｐの主導体膜Ｍの一部を盛り上げることにより形成されている。一方、貫通電極ＴＶｐの大径側は中空部ＨＳが形成されているので、貫通電極ＴＶｐの位置から少し離れた位置にバンプ電極ＢＣが形成されている。このバンプ電極ＢＣも貫通電極ＴＶｐの主導体膜Ｍの一部を盛り上げることにより形成されている。
【００３３】
また、半導体基板ＳＳにおいて貫通孔ＴＨｓの小径側の第１の面側には、ＭＯＳＦＥＴＱ等のような素子が設けられている。ＭＯＳＦＥＴＱは、ソース、ドレイン用の半導体領域ＳＤ，ＳＤと、ゲート絶縁膜Ｇｉと、ゲート電極ＧＰとを有している。
【００３４】
このような本実施の形態１の半導体装置の貫通電極ＴＶｐにおいては、貫通孔ＴＨｓ内における主導体膜Ｍの体積が図２７および図２８の場合よりも小さい。また、図２の矢印Ｐ４，Ｐ５に示すように、貫通孔ＴＨｓ内の主導体膜Ｍの熱膨張による応力を半導体基板ＳＳよりも柔らかい絶縁膜Ｒ側に逃がすことができる。このため、貫通電極ＴＶｐの周囲の半導体基板ＳＳ部分に加わる圧縮応力を緩和することができるので、貫通電極ＴＶｐの周囲のＭＯＳＦＥＴＱの電気的特性の変動を抑制または防止することができる。
【００３５】
また、貫通孔ＴＨｓの内壁面に傾斜が形成されている上、貫通孔ＴＨｓの一部を主導体膜Ｍで埋め込むことにより、貫通孔ＴＨｓ内に形成される主導体膜Ｍの膜厚を図３０および図３１の場合よりも均一にすることができる。このため、貫通電極ＴＶｐの抵抗を低減することができる。
【００３６】
また、貫通孔ＴＨｓ内の一部に主導体膜Ｍを埋め込むことにより、貫通孔ＴＨｓ内の中空部ＨＳのアスペクト比を小さくすることができるので、中空部ＨＳ内への絶縁膜Ｒの充填を図３０および図３１の場合よりも容易にすることができる。
【００３７】
また、主導体膜Ｍを形成するためのメッキ処理の時間を貫通孔ＴＨｓ内に主導体膜Ｍを充填する場合（図２７および図２８参照）よりも短縮することができる。したがって、半導体装置のコストの低減を推進することができる。
【００３８】
また、図３は本実施の形態の半導体装置を構成する半導体基板の要部断面図である。この図３では、ＭＯＳＦＥＴＱが半導体基板ＳＳにおいて貫通孔ＴＨｓの大径側に設けられている。このように半導体基板ＳＳにおいて貫通孔ＴＨｓの大径側にＭＯＳＦＥＴＱを設けても良いが、図１等に示したように半導体基板ＳＳにおいて貫通孔ＴＨｓの小径側にＭＯＳＦＥＴＱを設けることにより、ＭＯＳＦＥＴＱを図３の場合よりも貫通電極ＴＶｐに近づけることができる。このため、ＭＯＳＦＥＴＱの集積度を向上させることができる。
【００３９】
次に、図４は図１の半導体装置を構成する半導体基板を複数積み重ねた構造の一例の要部断面図である。
【００４０】
上下の半導体基板ＳＳの貫通電極ＴＶｐは、上側の半導体基板ＳＳの貫通電極ＴＶｐのバンプ電極ＢＢが、下側の半導体基板ＳＳの貫通電極ＴＶｐのバンプ電極ＢＣに接合された状態で互いに電気的に接続されている。上下の半導体基板ＳＳは、各々のバンプ電極ＢＢ，ＢＣの平面位置がずれている分、上下の半導体基板ＳＳの平面位置を互いの対向面に沿ってずらした状態で半導体基板ＳＳの厚さ方向に積み重ねられている。
【００４１】
次に、図１で示した貫通電極ＴＶｐを持つ半導体装置の具体例について説明する。
【００４２】
図５は、本実施の形態１の半導体装置を用いてシステムを構築した三次元積層ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）モジュールの一例の断面図である。
【００４３】
三次元積層ＬＳＩモジュールＭＬは、配線基板ＬＳと、その上に実装されたロジックチップ（半導体装置）ＬＣと、その上に実装されたインターポーザＳＰと、さらにその上に実装されたメモリチップＭＣとを備えている。
【００４４】
最下層の配線基板ＬＳは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第１の面（図５の下面）とその裏側の第２の面（図５の上面）とを有している。配線基板ＬＳの絶縁基材は、例えばガラスエポキシ樹脂やポリイミド樹脂のような樹脂により形成されている。また、配線基板ＬＳの配線は、例えばＣｕにより形成されている。
【００４５】
配線基板ＬＳの第１の面および第２の面には複数のバンプ電極ＢＡ，ＢＢが接続されている。バンプ電極ＢＡ，ＢＢは、配線基板ＬＳの内部に形成された配線を通じて互いに電気的に接続されている。
【００４６】
この配線基板ＬＳ上に実装されたロジックチップＬＣは、論理回路が形成された半導体チップである。このロジックチップＬＣは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第１の面とその裏側の第２の面とを有している。ロジックチップＬＣの半導体基板は、例えばＳｉ単結晶により形成されている。
【００４７】
ロジックチップＬＣは、その第１の面（図５の下面）を配線基板ＬＳの第２の面（図５の上面）に対向させた状態で実装されている。そのロジックチップＬＣの第１の面には、ＭＯＳＦＥＴ等のような複数の素子と、これらを電気的に接続して論理回路を構成する配線とが形成されている。
【００４８】
また、ロジックチップＬＣには、その第１の面と第２の面との間を貫通する複数の貫通電極ＴＶｐが形成されている。貫通電極ＴＶｐは、図１等に示した部分埋込型の貫通電極構造になっている。この貫通電極ＴＶｐは、ロジックチップＬＣの第１の面においてバンプ電極ＢＢを通じて配線基板ＬＳと電気的に接続され、ロジックチップＬＣの第２の面においてバンプ電極ＢＣを通じてインターポーザＳＰと電気的に接続されている。
【００４９】
なお、ロジックチップＬＣの貫通電極ＴＶｐは、信号や電源を流すための配線として使用される場合の他、ロジックチップＬＣと配線基板ＬＳまたはインターポーザＳＰとを機械的に接合するために使用される場合やロジックチップＬＣで動作中に生じた熱を逃がすために使用される場合もある。
【００５０】
このロジックチップＬＣ上に実装されたインターポーザＳＰは、ロジックチップＬＣとメモリチップＭＣとを電気的に接続する中継部材である。このインターポーザＳＰは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第１の面（図５の下面）とその裏側の第２の面（図５の上面）とを有している。インターポーザＳＰの半導体基板は、例えばＳｉにより形成されている。
【００５１】
また、インターポーザＳＰには、その第１の面と第２の面との間を貫通する複数の貫通電極ＴＶｆが形成されている。貫通電極ＴＶｆは、図２７および図２８に示した完全充填型の貫通電極構造となっている。この貫通電極ＴＶｆは、インターポーザＳＰの第１の面においてバンプ電極ＢＣを通じてロジックチップＬＣと電気的に接続され、インターポーザＳＰの第２の面においてバンプ電極ＢＤを通じてメモリチップＭＣと電気的に接続されている。
【００５２】
このインターポーザＳＰには、素子および回路は形成されていないが、それに限定されるものではなく、素子や回路を形成しても良い。ただし、インターポーザＳＰに素子を形成する場合には、図２７および図２８に示した完全充填型の貫通電極ＴＶｆに代えて図１〜図３に示した部分埋込型の貫通電極ＴＶｐを設ける。
【００５３】
なお、このインターポーザＳＰの貫通電極ＴＶｆは、信号や電源を流すための配線として使用される場合の他、インターポーザＳＰとロジックチップＬＣまたはメモリチップＭＣとを機械的に接合するために使用される場合やロジックチップＬＣやメモリチップＭＣで動作中に生じた熱を逃がすために使用される場合もある。
【００５４】
このインターポーザＳＰ上に実装されたメモリチップＭＣは、例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のようなメモリ回路が形成された半導体チップである。メモリチップＭＣは、例えば平面四角形の薄板状に形成されており、その厚さ方向に交差する第１の面（図５の下面）とその裏側の第２の面（図５の上面）とを有している。メモリチップＭＣの半導体基板は、例えばＳｉにより形成されている。
【００５５】
メモリチップＭＣの第１の面には、ＭＯＳＦＥＴ等のような複数の素子と、これらを電気的に接続してメモリ回路を構成する配線とが形成されている。メモリチップＭＣは、素子等が形成された第１の面をインターポーザＳＰの第２の面に対向させた状態で実装されており、バンプ電極ＢＤを通じてインターポーザＳＰと電気的に接続されている。
【００５６】
次に、図６は図５の三次元積層ＬＳＩモジュールを構成するロジックチップの要部拡大断面図である。
【００５７】
ロジックチップＬＣを構成する半導体基板ＳＳは、例えばｐ型またはｎ型のＳｉ単結晶により形成されている。半導体基板ＳＳの厚さは、例えば２０μｍ〜５０μｍ程度である。
【００５８】
この半導体基板ＳＳには、その厚さ方向に延びる貫通孔ＴＨｓが形成されている。貫通孔ＴＨｓは、例えば半導体基板ＳＳの第２の面（図６の下面）から第１の面（図６の上面）に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。なお、貫通孔ＴＨｓの大径側の直径は、例えば５μｍ〜１０μｍ程度である。
【００５９】
この貫通孔ＴＨｓ内には、上記した貫通電極ＴＶｐが形成されている。貫通電極ＴＶｐは、上記主導体膜Ｍと、その外周（貫通孔ＴＨｓの側面および底面）を覆う上記バリアメタルＢＭとで構成されている。
【００６０】
本実施の形態において貫通電極ＴＶｐの主導体膜Ｍは、貫通孔ＴＨｓの小径側に埋め込まれた部分と、貫通孔ＴＨｓの大径側に薄く被着された部分とにより形成されている。貫通孔ＴＨｓの小径側は、例えば貫通孔ＴＨｓの全深さのほぼ半分が主導体膜Ｍで埋め込まれている。ただし、主導体膜Ｍの埋め込み位置は、例えば貫通孔ＴＨｓのアスペクト比により決められており、貫通孔ＴＨｓのほぼ半分に限定されるものではない。
【００６１】
貫通孔ＴＨｓの大径側には中空部ＨＳが形成されている。中空部ＨＳ内には、例えば感光性ポリイミド樹脂等のような絶縁膜Ｒが埋め込まれている。絶縁膜Ｒは、樹脂に限定されるものではないが、主導体膜Ｍの熱膨張に因る応力緩和の観点から半導体基板ＳＳよりも柔らかい材質のものが好ましく、例えばシリコーンゲルでも良い。
【００６２】
この貫通電極ＴＶｐの外周には、上記したように絶縁膜ｉＡが形成されており、貫通電極ＴＶｐと半導体基板ＳＳとの電気的な分離（絶縁）がなされている。
【００６３】
また、半導体基板ＳＳにおいて貫通孔ＴＨｓの小径側の面には、上記ＭＯＳＦＥＴＱが設けられている。ＭＯＳＦＥＴＱを半導体基板ＳＳにおいて貫通孔ＴＨｓの小径側の面に設けることにより、ＭＯＳＦＥＴＱを半導体基板ＳＳにおいて貫通孔ＴＨｓの大径側の面に設ける場合よりも貫通電極ＴＶｐに近づけることができるので、ＭＯＳＦＥＴＱの集積度を向上させることができる。
【００６４】
また、半導体基板ＳＳの第１の面（図６の上面）上には、配線層ＷＬが形成されている。配線層ＷＬには、ＭＯＳＦＥＴＱ等のような素子を覆う絶縁膜ｉＢ，ｉＣと、ＭＯＳＦＥＴ等のような素子の電極を外部に引き出すプラグＰＡ，ＰＢおよび配線ＷＡ，ＷＢと、上記バンプ電極ＢＢとが形成されている。
【００６５】
絶縁膜ｉＢ，ｉＣは、例えば酸化シリコンにより形成されており、半導体基板ＳＳの第１の面上に下層から順に積層されている。下層の絶縁膜ｉＢ上には配線ＷＡが形成されている。この配線ＷＡは、例えばチタンまたは窒化チタン等のような下地導体膜上にアルミニウム（Ａｌ）のような主導体膜が積層されることで形成されている。
【００６６】
また、配線ＷＡは、絶縁膜ｉＢに穿孔されたコンタクトホール内のプラグＰＡを通じてＭＯＳＦＥＴＱのソース、ドレイン用の半導体領域ＳＤと電気的に接続されている。プラグＰＡは、例えばチタン（Ｔｉ）またはＴｉＮ等のような下地導体膜上にタングステン（Ｗ）のような主導体膜が積層されることで形成されている。
【００６７】
このような配線ＷＡは、絶縁膜ｉＣにより覆われている。この絶縁膜ｉＣ上には、配線ＷＢが形成されている。配線ＷＢは、例えばＴｉまたはＴｉＮ等のような下地導体膜上にアルミニウム（Ａｌ）のような主導体膜が積層されることで形成されている。配線ＷＢは、絶縁膜ｉＣに穿孔されたコンタクトホール内のプラグＰＢを通じて配線ＷＡと電気的に接続されている。プラグＰＢの構成は、例えばプラグＰＡと同じである。この配線ＷＢ上の一部に上記したバンプ電極ＢＢが接合されている。
【００６８】
次に、本実施の形態１のロジックチップの製造方法の一例について図７〜図１２を参照しながら説明する。なお、図７〜図１２は図６のロジックチップの製造工程中の半導体基板の要部断面図である。また、ここでは、例えば半導体装置の配線形成工程が終了した後に貫通電極を形成する、いわゆるビアラスト法を適用した場合について説明する。
【００６９】
まず、図７に示すように、例えばｐ型またはｎ型のＳｉ単結晶により形成された半導体基板ＳＳを用意する。この段階の半導体基板ＳＳの厚さは、ロジックチップＬＣの半導体基板ＳＳの厚さよりも厚く、例えば７７５μｍ程度である。
【００７０】
この半導体基板ＳＳの第１の面（図７の上面）には、ＭＯＳＦＥＴＱ等のような素子が形成されている。また、半導体基板ＳＳの第２の面上には、絶縁膜ｉＢ，ｉＣ、プラグＰＡ，ＰＢ、配線ＷＡ，ＷＢおよびバンプ電極ＢＢを含む配線層ＷＬが形成されている。
【００７１】
続いて、図８に示すように、半導体基板ＳＳの第１の面と、ガラス基板ＧＳＳの主面とを、それらの間に介在された接着層ＪＬにより接着し、半導体基板ＳＳをガラス基板ＧＳＳに固定する。
【００７２】
この状態で、半導体基板ＳＳの第２の面を化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法や他の研磨法あるいはそれらの組み合わせにより研磨する。これにより、図９に示すように、半導体基板ＳＳの厚さを図７の段階よりも薄くする。この段階の半導体基板ＳＳの厚さは、例えば２０μｍ〜５０μｍ程度である。
【００７３】
半導体基板ＳＳを薄くする他の方法として、例えば半導体基板ＳＳの第２の面側を予め決められた厚さ分だけエッチング処理により除去した後、残りの部分を上記した研磨法により研磨することで除去しても良い。
【００７４】
次いで、図１０に示すように、半導体基板ＳＳの第２の面上に、貫通孔形成領域を除く領域が覆われるようなレジスト膜ＲＬを形成した後、そのレジスト膜ＲＬをエッチングマスクとして、半導体基板ＳＳおよび絶縁膜ｉＢに貫通孔ＴＨｓを形成する。貫通孔ＴＨｓは、例えば半導体基板ＳＳの第２の面（図１０の上面）から第１の面（図１０の下面）に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。なお、貫通孔ＴＨｓの大径側の直径は、例えば５μｍ〜１０μｍ程度である。
【００７５】
続いて、レジスト膜ＲＬを除去した後、図１１に示すように、半導体基板ＳＳの第２の面および貫通孔ＴＨｓの側面に低温ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）酸化処理等により絶縁膜ｉＡを形成する。その後、半導体基板ＳＳの第２の面、貫通孔ＴＨｓの側面および底面に、例えばＴｉＮ、ＴａＮまたはＴｉＷ等のようなバリアメタルＢＭをスパッタリング法やＣＶＤ法等により被着する。
【００７６】
続いて、図１２に示すように、バリアメタルＢＭおよび絶縁膜ｉＡをエッチング処理によりパターニングした後、貫通孔ＴＨｓ内に、例えばＣｕ等のような主導体膜Ｍを２段メッキ法等により形成する。すなわち、１回目のメッキ処理では貫通孔ＴＨｓ内に薄い主導体膜Ｍを均一な厚さになるように形成する。続いて、２回目のメッキ処理では貫通孔ＴＨｓ内の底部（小径部）側での主導体膜の成長が貫通孔ＴＨｓの表面（大径部）側での主導体膜の成長よりも速くなるように促進剤を調整することで貫通孔ＴＨｓの底部（小径側）を主導体膜Ｍで埋め込む。この時、主導体膜Ｍによりバンプ電極ＢＣも形成する。
【００７７】
ただし、２段メッキ法に代えて、１回のメッキ処理工程において、貫通孔ＴＨｓの底部（小径部）での主導体膜の成長が貫通孔ＴＨｓの表面（大径部）側での主導体膜の成長よりも速くなるように促進剤を調整することで貫通孔ＴＨｓ内の底部（小径部）に主導体膜Ｍの一部を埋め込むようにしても良い。
【００７８】
その後、貫通孔ＴＨｓの大径側の中空部ＨＳを、例えばリフトオフ法を用いて感光性ポリイミド樹脂等のような絶縁膜Ｒにより埋め込む。その後、半導体基板ＳＳをガラス基板ＧＳＳから剥離し、通常の半導体装置の製造工程を経て、図６に示したロジックチップＬＣを製造する。
【００７９】
（実施の形態２）
図１３は図５の三次元積層ＬＳＩモジュールを構成する本実施の形態２のロジックチップの要部拡大断面図である。
【００８０】
本実施の形態２は、上記図３の具体例を示すものである。すなわち、ロジックチップＬＣを構成する半導体基板ＳＳにおいて貫通電極ＴＨｓの大径側の第１の面（図１３の上面）にＭＯＳＦＥＴＱが形成されている。ここでは、貫通孔ＴＨｓが半導体基板ＳＳの第１の面上の絶縁膜ｉＢの上面から半導体基板ＳＳの第２の面（図１３の下面）に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。
【００８１】
この貫通孔ＴＨｓ内には、上記した貫通電極ＴＶｐが形成されている。貫通電極ＴＶｐの構成自体は前記実施の形態１と同じである。したがって、前記実施の形態１と同様の効果を得ることができる。
【００８２】
また、半導体基板ＳＳの第２の面の貫通電極ＴＶｐの下部に、例えばＣｕ等により形成されたバンプ電極ＢＣが接合されている。なお、ここでは絶縁膜ｉＢが、絶縁膜ｉＢ１，ｉＢ２の積層膜により形成されている。絶縁膜ｉＢ１，ｉＢ２は、いずれも酸化シリコンにより形成されている。ただし、上層の絶縁膜ｉＢ２の下層部に、Ｃｕの拡散を防止する絶縁膜として、例えば酸化シリコンよりも誘電率の低い低誘電率絶縁膜を薄く設けても良い。低誘電率絶縁膜には、例えばＳｉＣＮやＳｉＯＣがある。
【００８３】
次に、本実施の形態２のロジックチップの製造方法の一例について図１４〜図２０を参照しながら説明する。なお、図１４〜図２０は図１３のロジックチップの製造工程中の半導体基板の要部断面図である。ここでは、例えば半導体装置の回路形成工程が終了した後、回路間の配線接続が行われる前に貫通電極を形成する、いわゆるビアミドル法を適用した場合について説明する。
【００８４】
まず、図１４に示すように、例えばｐ型またはｎ型のＳｉ単結晶により形成された半導体基板ＳＳを用意する。この段階の半導体基板ＳＳの厚さは、図１３のロジックチップＬＣの半導体基板ＳＳの厚さよりも厚く、例えば７７５μｍ程度である。
【００８５】
この半導体基板ＳＳの第１の面（図１４の上面）には、ＭＯＳＦＥＴＱ等のような素子および絶縁膜ｉＢ１が形成されているが、配線層ＷＬは形成されていない。
【００８６】
続いて、図１５に示すように、半導体基板ＳＳの素子が形成された第１の面（図１５の上面）上に、貫通孔形成領域を除く領域が覆われるようなレジスト膜ＲＬを形成した後、そのレジスト膜ＲＬをエッチングマスクとして、半導体基板ＳＳおよび絶縁膜ｉＢ１に貫通孔ＴＨｓを形成する。
【００８７】
ここでの貫通孔ＴＨｓは、例えば半導体基板ＳＳの第１の面（図１５の上面）から第２の面（図１５の下面）に向かって縮径するような円錐形状に形成されており、その側面には傾斜が形成されている。なお、貫通孔ＴＨｓの大径側の直径は、例えば５μｍ〜１０μｍ程度である。
【００８８】
その後、レジスト膜ＲＬを除去した後、図１６に示すように、貫通孔ＴＨｓの側面に低温ＣＶＤ酸化処理等により絶縁膜ｉＡを形成した後、半導体基板ＳＳの第１の面上に、上記したバリアメタルＢＭをスパッタリング法またはＣＶＤ法等により被着する。
【００８９】
続いて、そのバリアメタルＢＭをエッチングすることにより、図１７に示すように、貫通孔ＴＨｓの側面および底面にバリアメタルＢＭを形成した後、その貫通孔ＴＨｓ内に、例えばＣｕ等のような主導体膜Ｍを前記実施の形態１と同様に形成する。これにより、貫通孔ＴＨｓ内に貫通電極ＴＶｐを形成する。
【００９０】
その後、貫通孔ＴＨｓの大径側の中空部ＨＳ内に、前記実施の形態１と同様に、例えば感光性ポリイミド樹脂等のような絶縁膜Ｒを埋め込んだ後、絶縁膜ｉＢ１，Ｒを覆うように絶縁膜ｉＢ２を堆積する。
【００９１】
さらに、その後、図１８に示すように、プラグＰＡおよび配線ＷＡを形成し、絶縁膜ｉＣを堆積した後、プラグＰＢ、配線ＷＢおよびバンプ電極ＢＢを形成して配線層ＷＬを形成する。
【００９２】
次いで、図１９に示すように、半導体基板ＳＳの第１の面と、ガラス基板ＧＳＳの主面とを、それらの間に介在された接着層ＪＬにより接着し、半導体基板ＳＳをガラス基板ＧＳＳに固定する。この状態で、半導体基板ＳＳの第２の面を、貫通電極ＴＶｐの小径側の主導体膜Ｍが露出されるまで、前記実施の形態１と同様に研磨する。これにより、図２０に示すように、半導体基板ＳＳの厚さを図１９の段階よりも薄くする。この段階の半導体基板ＳＳの厚さは、例えば２０μｍ〜５０μｍ程度である。
【００９３】
半導体基板ＳＳを薄くする他の方法として、例えば半導体基板ＳＳの第２の面側を予め決められた厚さ分だけエッチング処理により除去した後、残りの部分を上記した研磨法により研磨して除去しても良い。
【００９４】
続いて、半導体基板ＳＳの第２の面の貫通電極ＴＶｐの露出部分に、例えばＣｕにより形成されたバンプ電極ＢＣをメッキ法等により形成した後、半導体基板ＳＳをガラス基板ＧＳＳから剥離し、通常の半導体装置の製造工程を経て、図１３に示したロジックチップＬＣを製造する。
【００９５】
（実施の形態３）
図２１は本実施の形態３の半導体装置を構成する半導体基板の要部断面図、図２２は図２１に貫通電極に因る応力を示した半導体基板の要部断面図である。なお、図２２中の矢印（Ｐ６，Ｐ７を含む）は応力を示している。
【００９６】
本実施の形態３では、貫通孔ＴＨｖの形状が、例えば円柱状に形成されている。ここでは、貫通孔ＴＨｖにおいて半導体基板ＳＳの第１の面（図２１の上面）側が主導体膜Ｍで埋め込まれている。また、例えば貫通孔ＴＨｖの深さ（高さ）方向のほぼ半分が主導体膜Ｍで埋め込まれている。ただし、この場合も主導体膜Ｍの埋め込み位置は、例えば貫通孔ＴＨｖのアスペクト比により決められており、貫通孔ＴＨｖのほぼ半分に限定されるものではない。
【００９７】
一方、貫通孔ＴＨｖにおいて半導体基板の第２の面（図２１の下面）側は、貫通孔ＴＨｖの内壁面に主導体膜Ｍが薄く被着されているが主導体膜Ｍで埋め込まれておらず中空部ＨＳが形成されている。中空部ＨＳには、上記同様に絶縁膜Ｒが埋め込まれている。
【００９８】
また、ＭＯＳＦＥＴＱは、半導体基板ＳＳの第１の面側（貫通孔ＴＨｖ内に主導体膜Ｍが埋め込まれている側）に形成されている。
【００９９】
本実施の形態３においても、貫通孔ＴＨｖ内の主導体膜Ｍの体積が図２７および図２８の場合よりも小さい上、図２２の矢印Ｐ６，Ｐ７で示すように主導体膜Ｍの熱膨張に因る応力を半導体基板ＳＳよりも柔らかい絶縁膜Ｒ側に逃がすことができる。このため、貫通電極ＴＶｐの周囲の半導体基板ＳＳ部分に加わる圧縮応力を緩和することができるので、貫通電極ＴＶｐの周囲のＭＯＳＦＥＴＱの電気的特性の変動を抑制または防止することができる。
【０１００】
また、貫通孔ＴＨｖ内の一部に主導体膜Ｍを埋め込むことにより、貫通孔ＴＨｖに形成される主導体膜Ｍの膜厚を図２７および図２８の場合よりも均一にすることができる。このため、貫通電極ＴＶｐの抵抗を低減することができる。
【０１０１】
また、貫通孔ＴＨｖ内の一部に主導体膜Ｍを埋め込むことにより、貫通孔ＴＨｖ内の中空部ＨＳのアスペクト比を小さくすることができるので、中空部ＨＳ内への絶縁膜Ｒの充填を図２７および図２８の場合よりも容易にすることができる。
【０１０２】
また、主導体膜Ｍを形成するためのメッキ処理の時間を貫通孔ＴＨｖ内に主導体膜Ｍを充填する場合（図２７および図２８参照）よりも短縮することができる。したがって、半導体装置のコストの低減を推進することができる。
【０１０３】
図２３は、本実施の形態３の貫通電極ＴＶｐの具体例を示した断面図である。
【０１０４】
図２３の貫通電極ＴＶｐは、図６の場合と同様にビアラスト法により形成されている。ただし、図２３の貫通孔ＴＨｖは、その形状が、例えば円柱状に形成されている。貫通孔ＴＨｖの直径は、例えば５μｍ〜１０μｍである。これ以外は、図６と同じなので説明を省略する。また、本実施の形態３の貫通電極ＴＶｐの形成方法（ビアラスト法）も図７〜図１２で説明したものと同じなので説明を省略する。
【０１０５】
（実施の形態４）
図２４は本実施の形態４の半導体装置を構成する半導体基板の要部断面図、図２５は図２４に貫通電極に因る応力を示した半導体基板の要部断面図である。なお、図２５中の矢印（Ｐ６，Ｐ７を含む）は応力を示している。
【０１０６】
本実施の形態４においては、貫通孔ＴＨｖの形状は前記実施の形態３と同じである。ただし、本実施の形態４においては、貫通孔ＴＨｖの中空部ＨＳの位置が前記実施の形態３と逆になっている。すなわち、半導体基板ＳＳにおいて貫通孔ＴＨｖ内の中空部ＨＳ側の面にＭＯＳＦＥＴＱが形成されている。これ以外の構造は前記実施の形態３と同じなので説明を省略する。
【０１０７】
この場合、貫通孔ＴＨｖ内の中空部ＨＳが形成された側は主導体膜Ｍの膜厚が相対的に薄いので、熱膨張により発生する応力も小さい。このため、貫通孔ＴＨｖ内の中空部ＨＳが形成された側の面にＭＯＳＦＥＴＱを設ける場合の方が、前記実施の形態３の場合よりもＭＯＳＦＥＴＱを貫通電極ＴＶｐに近づけることができる。したがって、本実施の形態４によれば、前記実施の形態３の場合よりもＭＯＳＦＥＴＱの集積度を向上させることができる。これ以外の効果は前記実施の形態３と同じなので説明を省略する。
【０１０８】
図２６は、本実施の形態４の貫通電極ＴＶｐの具体例を示した断面図である。
【０１０９】
図２６の貫通電極ＴＶｐは、図１３の場合と同様にビアミドル法により形成されている。ただし、図２６の貫通孔ＴＨｖは、その形状が、例えば円柱状に形成されている。貫通孔ＴＨｖの直径は、例えば５μｍ〜１０μｍである。これ以外は、図１３と同じなので説明を省略する。また、本実施の形態４の貫通電極ＴＶｐの形成方法（ビアミドル法）も図１４〜図２０で説明したものと同じなので説明を省略する。
【０１１０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１１１】
例えば前記実施の形態では、ロジックチップに適用した場合について説明したが、これに限定されるものではなく、例えばセンサやマイクロ電子機械（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ：ＭＥＭＳ）等、貫通電極を備える他の半導体装置にも適用できる。
【符号の説明】
【０１１２】
ＭＬ  三次元積層ＬＳＩモジュール
ＬＳ  配線基板
ＬＣ  ロジックチップ
ＳＳ  半導体基板
Ｑ  ＭＯＳＦＥＴ
ＳＤ  半導体領域
Ｇｉ  ゲート絶縁膜
ＧＰ  ゲート電極
ｉＡ，ｉＢ，ｉＣ  絶縁膜
ＷＬ  配線層
ＷＡ，ＷＢ  配線
ＰＡ，ＰＢ  プラグ
ＳＰ  インターポーザ
ＭＣ  メモリチップ
ＢＡ，ＢＢ，ＢＣ，ＢＤ  バンプ電極
ＴＨｓ  貫通孔
ＴＨｖ  貫通孔
ＴＶｐ  貫通電極
ＴＶｃ  貫通電極
ＴＶｆ  貫通電極
ＢＭ  バリアメタル
Ｍ  主導体膜
Ｒ  絶縁膜
ＨＳ  中空部
【図１】
2014093392.tif 000003
【図２】
2014093392.tif 000004
【図３】
2014093392.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2014093392.tif 000009
【図８】
2014093392.tif 000010
【図９】
2014093392.tif 000011
【図１０】
2014093392.tif 000012
【図１１】
2014093392.tif 000013
【図１２】
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【図１３】
2014093392.tif 000015
【図１４】
2014093392.tif 000016
【図１５】
2014093392.tif 000017
【図１６】
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【図１７】
2014093392.tif 000019
【図１８】
2014093392.tif 000020
【図１９】
2014093392.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2014093392.tif 000031
【図３０】
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【図３１】
2014093392.tif 000033
【図３２】
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