(57)【要約】【課題】チップ面積の削減。【解決手段】第１の電源に接続され、２つの第１導電型トランジスタで構成される第１のカレントミラー回路と、第２の電源に接続され、２つの第２導電型トランジスタで構成される第２のカレントミラー回路と、第１のカレントミラー回路の出力側トランジスタのドレインにソースを接続し、第２のカレントミラー回路の入力側トランジスタのドレインにドレインを接続し、ゲートに第１のバイアス電圧が与えられる第１の第１導電型のトランジスタと、第２のカレントミラー回路の出力側トランジスタのドレインにソースを接続し、第１のカレントミラー回路の入力側トランジスタのドレインにドレインを接続し、ゲートに第２のバイアス電圧が与えられる第１の第２導電型のトランジスタと、第２のカレントミラー回路の出力側トランジスタのソースと第２の電源との間に挿入される抵抗素子と、を備える。【選択図】図１
2014207545.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源に接続され、２つの第１導電型トランジスタで構成される第１のカレントミラー回路と、
第２の電源に接続され、２つの第２導電型トランジスタで構成される第２のカレントミラー回路と、
前記第１のカレントミラー回路の出力側トランジスタのドレインにソースを接続し、前記第２のカレントミラー回路の入力側トランジスタのドレインにドレインを接続し、ゲートに第１のバイアス電圧が与えられる第１の第１導電型のトランジスタと、
前記第２のカレントミラー回路の出力側トランジスタのドレインにソースを接続し、前記第１のカレントミラー回路の入力側トランジスタのドレインにドレインを接続し、ゲートに第２のバイアス電圧が与えられる第１の第２導電型のトランジスタと、
前記第２のカレントミラー回路の出力側トランジスタのソースと前記第２の電源との間に挿入される抵抗素子と、
を備える定電流回路。
【請求項２】
前記第２のカレントミラー回路の入力側トランジスタのドレインにソースを接続し、前記第１の第１導電型のトランジスタのドレインにドレインを接続し、ゲートに前記第２のバイアス電圧が与えられる第２の第２導電型のトランジスタをさらに備え、
前記第２のカレントミラー回路の入力側トランジスタは、ゲートを該入力側トランジスタのドレインに替えて前記第２の第２導電型のトランジスタのドレインに接続し、ドレインを前記第１の第１導電型のトランジスタのドレインに替えて前記第２の第２導電型のトランジスタのソースに接続する請求項１の定電流回路。
【請求項３】
前記第１の電源と前記第１のカレントミラー回路の出力側トランジスタのドレインとの電位差が、前記第１の電源と前記第１のカレントミラー回路の入力側トランジスタのドレインとの電位差よりも所定の値だけ大きくなるように、前記第１の第１導電型のトランジスタのゲートに前記第１のバイアス電圧を与える請求項１または２記載の定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電流回路に関し、例えば、カレントミラー回路を用いた定電流回路に関する。
【背景技術】
【０００２】
図５に示すようなカレントミラー回路を用いた定電流回路が知られている（特許文献１、２参照）。
【０００３】
図５において、ダイオード接続とされたＰＭＯＳトランジスタＭＰ１０１とＰＭＯＳトランジスタＭＰ１０２とで第１のカレントミラー回路を構成する。また、ダイオード接続とされたＮＭＯＳトランジスタＭＮ１０１とＮＭＯＳトランジスタＭＮ１０２とで第２のカレントミラー回路を構成し、ＮＭＯＳトランジスタＭＮ１０２のソースは抵抗素子Ｒ１０１を介して接地される。ＰＭＯＳトランジスタＭＰ１０１のドレインとＮＭＯＳトランジスタＭＮ１０２のドレインとが接続される。また、ＰＭＯＳトランジスタＭＰ１０２のドレインとＮＭＯＳトランジスタＭＮ１０１のドレインとが接続される。ここで、ＰＭＯＳトランジスタＭＰ１０２のＫ値（ゲート幅Ｗとゲート長Ｌの比）をＰＭＯＳトランジスタＭＰ１０１のＫ値のｋ倍とする。
【０００４】
このような構成において、特許文献１を参照するならば、ＰＭＯＳトランジスタＭＰ１０１に流れる電流Ｉ１０２は、式（１）で表され、抵抗素子Ｒ１０１の抵抗値Ｒのみで定まることが示されている。すなわち、電源電圧に依存しない定電流回路が構成される。
Ｉ１０２＝（ｋ１／２−１）２／（β・Ｒ２）      ・・・・（１）
ここで、βは、移動度μ、ゲート酸化膜の容量Ｃｏｘ、ゲート長Ｌ、ゲート幅Ｗを用いて、式（２）で表される。
β＝Ｗ・μ・Ｃｏｘ／Ｌ      ・・・・（２）
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１９１１６６号公報
【特許文献２】特開２０１２−７３９４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下に関連技術の分析を与える。
【０００７】
ところで、抵抗素子は、集積化する際に拡散層の抵抗やポリシリコン膜で作られるため、例えばトランジスタの何倍もの面積が必要とされ、チップ面積を小さくしようとすれば、より低い抵抗値であることが好ましい。
【０００８】
式（１）を参照するならば、第１のカレントミラー回路における２つのトランジスタのサイズ比ｋをできるだけ１に近づけることで、抵抗素子Ｒ１０１の抵抗値Ｒを低くすることが可能であることが示される。ここで、定電流回路をチップ化する際には、２つのトランジスタのサイズ比は、整数比であることが好ましい。すなわち、製造プロセスなどや温度特性などを考慮するならば、同一構造のトランジスタを複数個並列接続して回路上の一つのトランジスタを構成することがばらつきの少ない回路を実現する上で好ましい。しかしながら、２つのトランジスタのサイズ比ｋをできるだけ１に近づけることは、トランジスタの個数の増大と共に回路構成の複雑化を招いてしまう。
【０００９】
例えば、基本のトランジスタをそれぞれ５個、４個を並列接続してＮＭＯＳトランジスタＭＮ１０２、ＭＮ１０１をそれぞれ構成し、ｋ＝５／４とする場合、９個の基本のトランジスタが必要とされる。さらに、ｋをできるだけ１に近づけるには、基本のトランジスタの数が急速に増大してしまい、チップ面積を小さくすることが困難となる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
そこで、本発明者は、第１のカレントミラー回路を構成する２つのトランジスタに流れる電流比を、２つのトランジスタのサイズ比ではなく、２つのトランジスタのドレイン・ソース間電圧差に基づいて設定することで、抵抗素子の抵抗値を低くすることが可能であるとの知見を得た。
【００１２】
すなわち、ＭＯＳトランジスタの動作域である強反転領域の飽和領域において、ＭＯＳトランジスタのドレイン電流Ｉｄは、式（３）で表される。
Ｉｄ＝β・（Ｖｇｓ−Ｖｔｈ）２・（１＋λＶｄｓ）／２      ・・・・（３）
ここで、Ｖｇｓはゲート・ソース間電位、Ｖｔｈは閾値、λはチャネル長変調係数、Ｖｄｓはドレイン・ソース間電位である。
【００１３】
通常、λは１／Ｖｄｓに比べて非常に小さいので、式（３）は式（４）で近似され、式（４）に基づいて特許文献１等の定電流回路が設計されている。
Ｉｄ＝β・（Ｖｇｓ−Ｖｔｈ）２／２      ・・・・（４）
【００１４】
以上のように本発明者は、厳密式である式（３）を適用し、２つのトランジスタのドレイン・ソース間電位Ｖｄｓの差によって生じるドレイン電流の差に着目して新規な定電流回路を創案した。
【００１５】
一実施の形態によれば、定電流回路は、第１の電源に接続され、２つの第１導電型トランジスタで構成される第１のカレントミラー回路と、第２の電源に接続され、２つの第２導電型トランジスタで構成される第２のカレントミラー回路と、第１のカレントミラー回路の出力側トランジスタのドレインにソースを接続し、第２のカレントミラー回路の入力側トランジスタのドレインにドレインを接続し、ゲートに第１のバイアス電圧が与えられる第１の第１導電型のトランジスタと、第２のカレントミラー回路の出力側トランジスタのドレインにソースを接続し、第１のカレントミラー回路の入力側トランジスタのドレインにドレインを接続し、ゲートに第２のバイアス電圧が与えられる第１の第２導電型のトランジスタと、第２のカレントミラー回路の出力側トランジスタのソースと第２の電源との間に挿入される抵抗素子と、を備える。
【発明の効果】
【００１６】
一実施の形態によれば、チップ面積を小さくすることができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態に係る定電流回路の回路図である。
【図２】第２の実施形態に係る定電流回路の回路図である。
【図３】第３の実施形態に係る定電流回路の回路図である。
【図４】第３の実施形態に係る定電流回路の他の回路図である。
【図５】先行技術文献における定電流回路の回路図である。
【発明を実施するための形態】
【００１８】
以下、実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１９】
一つの好ましい形態に係る定電流回路は、第１の電源（図１のＶＤＤ）に接続され、２つの第１導電型トランジスタで構成される第１のカレントミラー回路と、第２の電源（図１のＧＮＤ）に接続され、２つの第２導電型トランジスタで構成される第２のカレントミラー回路と、第１のカレントミラー回路の出力側トランジスタ（図１のＭＰ２）のドレインにソースを接続し、第２のカレントミラー回路の入力側トランジスタ（図１のＭＮ１）のドレインにドレインを接続し、ゲートに第１のバイアス電圧（図１のＶｂ１）が与えられる第１の第１導電型のトランジスタ（図１のＭＰ３）と、第２のカレントミラー回路の出力側トランジスタ（図１のＭＮ２）のドレインにソースを接続し、第１のカレントミラー回路の入力側トランジスタ（図１のＭＰ１）のドレインにドレインを接続し、ゲートに第２のバイアス電圧（図１のＶｂ２）が与えられる第１の第２導電型のトランジスタ（図１のＭＮ３）と、第２のカレントミラー回路の出力側トランジスタのソースと第２の電源との間に挿入される抵抗素子（図１のＲ１）と、を備える。
【００２０】
以上のような定電流回路によれば、第１のバイアス電圧に基づいて第１のカレントミラー回路の２つの第１導電型トランジスタにおけるドレイン・ソース間電圧に差を設定する。これによって２つの第１導電型トランジスタに流れる電流の差を小さく設定することが可能である。したがって、トランジスタの数を増大させること無く、集積化する際のチップ面積を小さくすることができる。
【００２１】
定電流回路において、第２のカレントミラー回路の入力側トランジスタのドレインにソースを接続し、第１の第１導電型のトランジスタのドレインにドレインを接続し、ゲートに第２のバイアス電圧が与えられる第２の第２導電型のトランジスタ（図２のＭＮ４）をさらに備え、第２のカレントミラー回路の入力側トランジスタは、ゲートを該入力側トランジスタのドレインに替えて第２の第２導電型のトランジスタのドレインに接続し、ドレインを第１の第１導電型のトランジスタのドレインに替えて第２の第２導電型のトランジスタのソースに接続するようにしてもよい。
【００２２】
定電流回路において、第１の電源と第１のカレントミラー回路の出力側トランジスタのドレインとの電位差が、第１の電源と第１のカレントミラー回路の入力側トランジスタのドレインとの電位差よりも所定の値だけ大きくなるように、第１の第１導電型のトランジスタのゲートに第１のバイアス電圧を与えることが好ましい。
【００２３】
以下、より具体的な実施の形態に即し、図面を参照して詳しく説明する。
【００２４】
［実施形態１］
図１は、第１の実施形態に係る定電流回路の回路図である。図１において、定電流回路は、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３、抵抗素子Ｒ１を備える。
【００２５】
ＰＭＯＳトランジスタＭＰ１は、ドレインおよびゲートをＮＭＯＳトランジスタＭＮ３のドレインに接続し、ソースを電源ＶＤＤに接続する。ＰＭＯＳトランジスタＭＰ２は、ドレインをＰＭＯＳトランジスタＭＰ３のソースに接続し、ゲートをＰＭＯＳトランジスタＭＰ１のゲートに接続し、ソースを電源ＶＤＤに接続する。ＰＭＯＳトランジスタＭＰ３は、ドレインをＮＭＯＳトランジスタＭＮ１のドレインに接続し、ゲートにバイアス電圧Ｖｂ１が与えられ、ＰＭＯＳトランジスタＭＰ２に対してカスコード接続とされる。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、第１のカレントミラー回路を構成する。
【００２６】
ＮＭＯＳトランジスタＭＮ１は、ドレインおよびゲートをＰＭＯＳトランジスタＭＰ３のドレインに接続し、ソースを接地する。ＮＭＯＳトランジスタＭＮ２は、ドレインをＮＭＯＳトランジスタＭＮ３のソースに接続し、ゲートをＮＭＯＳトランジスタＭＮ１のゲートに接続し、ソースを抵抗素子Ｒ１を介して接地する。ＮＭＯＳトランジスタＭＮ３は、ドレインをＰＭＯＳトランジスタＭＰ１のドレインに接続し、ゲートにバイアス電圧Ｖｂ２が与えられ、ＮＭＯＳトランジスタＭＮ２に対してカスコード接続とされる。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、第２のカレントミラー回路を構成する。
【００２７】
ここで、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のＫ値（トランジスタのＷ／Ｌ）は等しく、第二のカレントミラー回路のＮＭＯＳトランジスタＭＮ１、ＭＮ２のＫ値も等しく設定する。
【００２８】
ゲートにバイアス電圧Ｖｂ１が与えられるＰＭＯＳトランジスタＭＰ３がバイアス回路として第１のカレントミラー回路のＰＭＯＳトランジスタＭＰ２のドレイン電圧を調節し、ＰＭＯＳトランジスタＭＰ２のドレイン・ソース間電圧ＶｄｓＭＰ２がＰＭＯＳトランジスタＭＰ１のドレイン・ソース間電圧ＶｄｓＭＰ１より大きくなるように設定する。また、ゲートにバイアス電圧Ｖｂ２が与えられるＮＭＯＳトランジスタＭＮ３がバイアス回路として第２のカレントミラー回路のＮＭＯＳトランジスタＭＮ２のドレイン電圧を調節し、ＮＭＯＳトランジスタＭＮ１のドレイン・ソース間電圧ＶｄｓＭＮ１とＮＭＯＳトランジスタＭＮ２のドレイン・ソース間電圧ＶｄｓＭＮ２が等しくなるように設定する。
【００２９】
第１のカレントミラー回路に流れる電流に関し、ＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ１のドレイン・ソース間電圧の差によるチャネル長変調効果によって、第１のカレントミラー回路の定電流Ｉ１とＩ２には、式（５）、（６）で示される小さな電流差が発生する。
Ｉ２＝１／２・μ・Ｃｏｘ・Ｋ（ＶｇｓＭＰ１−Ｖｔｈ）２・（１＋λＶｄｓＭＰ１）      ・・・（５）
Ｉ１＝１／２・μ・Ｃｏｘ・Ｋ（ＶｇｓＭＰ２−Ｖｔｈ）２・（１＋λＶｄｓＭＰ２）      ・・・（６）
Ｉ１＞Ｉ２      ・・・（７）
ここで、μは移動度、Ｃｏｘはゲート絶縁膜の容量、ゲート長はＬ、ゲート幅はＷ、Ｋ値はＷ／Ｌ、閾値電圧はＶｔｈ、λはチャネル長変調係数である。
【００３０】
第２のカレントミラー回路は、式（５）、（６）のそれぞれで表される電流Ｉ１とＩ２の電流差によって、ＮＭＯＳトランジスタＭＮ１のゲート・ソース間電圧ＶｇｓＭＮ１とＮＭＯＳトランジスタＭＮ２のゲート・ソース間電圧ＶｇｓＭＮ２との間に微小な電位差ΔＶｇｓを発生させる。
ＶｇｓＭＮ１＞ＶｇｓＭＮ２      ・・・（８）
ΔＶｇｓ＝ＶｇｓＭＮ１−ＶｇｓＭＮ２＝（Ｉ１／β）１／２−（Ｉ２／β）１／２      ・・・（９）
【００３１】
ＮＭＯＳトランジスタＭＮ１のＶｇｓＭＮ１とＮＭＯＳトランジスタＭＮ２のＶｇｓＭＮ２の微小な電位差ΔＶｇｓにより、抵抗素子Ｒ１には、式（１０）で示す定電流Ｉ２が流れる。
Ｉ２＝（ＶｇｓＭＮ１−ＶｇｓＭＮ２）／Ｒ１      ・・・（１０）
【００３２】
定電流Ｉ２は、式（１０）から、ＶｇｓＭＮ１とＶｇｓＭＮ２と抵抗素子Ｒ１の抵抗値Ｒ１とによって決まる。式（１０）によれば、ΔＶｇｓを小さくすることで、抵抗値Ｒ１を低くすることができ、結果として抵抗素子Ｒ１の面積を小さくすることができる。例えば、チャネル長変調係数による電流Ｉ１とＩ２の電流差は、一般的に５％もないため、式（９）において、Ｔ＝２５℃でΔＶｇｓ＝約１．３ｍＶであり、１０ｎＡの定電流Ｉ２を流そうとすると、抵抗値Ｒ１は約１３０ｋΩとなる。
【００３３】
このような回路構成において、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のＫ値（トランジスタのＷ／Ｌ）は等しく、第二のカレントミラー回路のＮＭＯＳトランジスタＭＮ１、ＭＮ２のＫ値も等しい（ｋ＝１）。すなわち、カレントミラー回路は、同一構造の基本トランジスタのみで構成され、先行技術文献を適用する場合における多数の基本トランジスタの組合せで構成する必要が無い。従って、回路構成が簡単でトランジスタの数を増大させること無く、集積化する際のチップ面積を小さくすることができる。
【００３４】
［実施形態２］
図２は、第２の実施形態に係る定電流回路の回路図である。図２において、図１と同一の符号は、同一物を表し、その説明を省略する。図２の定電流回路は、図１の定電流回路にＮＭＯＳトランジスタＭＮ４が追加される。
【００３５】
ＮＭＯＳトランジスタＭＮ４は、ドレインをＰＭＯＳトランジスタＭＰ３のドレインに接続し、ソースをＮＭＯＳトランジスタＭＮ１のドレインに接続し、ゲートにバイアス電圧Ｖｂ２が与えられる。なお、ＮＭＯＳトランジスタＭＮ１は、図１の接続に替えて、ドレインに接続されていたゲートをＮＭＯＳトランジスタＭＮ４のドレインに接続し、ドレインをＮＭＯＳトランジスタＭＮ４のソースに接続する。すなわち、ＮＭＯＳトランジスタＭＮ４は、ＮＭＯＳトランジスタＭＮ１に対してカスコード接続とされる。
【００３６】
このような構成の定電流回路において、それぞれのゲートにバイアス電圧Ｖｂ２が与えられるＮＭＯＳトランジスタＭＮ３、ＭＮ４によって、第２のカレントミラー回路のＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２のそれぞれドレイン電圧をバイアスする。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のＫ値（トランジスタのＷ／Ｌ）は等しい一般的なカスコード電流回路構成となっている。したがって、バイアス電圧Ｖｂ２によらずＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２のそれぞれのドレイン電圧は等しくなる。
【００３７】
第２の実施形態の定電流回路では、ＬＳＩの個体差による定電流Ｉ２のバラツキをより小さくすることが出来る。その理由は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のそれぞれのドレイン電圧がバイアス電圧Ｖｂ２の精度によらず等しく設定される。この結果、ＮＭＯＳトランジスタＭＮ１、ＭＮ２と抵抗素子Ｒ１からなる第２のカレントミラー回路のミラー比の精度が高くなるためである。
【００３８】
［実施形態３］
図３は、第３の実施形態に係る定電流回路の回路図である。図３において、図２と同一の符号は、同一物を表し、その説明を省略する。図３の定電流回路は、図２の定電流回路に対して具体的なバイアス回路１０と出力回路２０とをさらに備え、定電流回路として種々の回路に適用可能な具体的な回路例を示したものである。
【００３９】
図３の定電流回路は、図２の定電流回路に対し、バイアス回路１０としてＮＭＯＳトランジスタＭＮ１１〜ＭＮ１５が追加される。また、出力回路２０としてＮＭＯＳトランジスタＭＮ１６、ＭＮ１７、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２が追加される。
【００４０】
ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３は、全てダイオード接続とされ、直列接続形態で電源ＶＤＤ、接地間に接続される。ＮＭＯＳトランジスタＭＮ１３のドレインは、ＰＭＯＳトランジスタＭＰ３、ＭＰ１２のそれぞれのゲートに接続され、ＰＭＯＳトランジスタＭＰ３、ＭＰ１２のゲートにバイアス電圧Ｖｂ１を与える。この場合、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のサイズ比を設定することでバイアス電圧Ｖｂ１が調整可能である。
【００４１】
ＮＭＯＳトランジスタＭＮ１４、ＭＮ１５は、全てダイオード接続され、直列接続形態で電源ＶＤＤ、接地間に接続される。ＮＭＯＳトランジスタＭＮ１５のドレインは、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ１７のそれぞれのゲートに接続され、ＮＭＯＳトランジスタＭＮ３、ＭＮ４、ＭＮ１７のゲートにバイアス電圧Ｖｂ２を与える。この場合、ＮＭＯＳトランジスタＭＮ１４、ＭＮ１５のサイズ比を設定することでバイアス電圧Ｖｂ２は調整可能である。
【００４２】
ＮＭＯＳトランジスタＭＮ１６は、ソースを接地し、ゲートをＮＭＯＳトランジスタＭＮ１のゲートに接続し、ドレインをＮＭＯＳトランジスタＭＮ１７のソースに接続する。ＮＭＯＳトランジスタＭＮ１７は、ドレインに出力電流Ｉｏ１を引き込む。ＮＭＯＳトランジスタＭＮ１６は、ＮＭＯＳトランジスタＭＮ１とカレントミラー回路を構成し、カスコード接続とされるＮＭＯＳトランジスタＭＮ１７を負荷とする。ＮＭＯＳトランジスタＭＮ１６とＮＭＯＳトランジスタＭＮ１とが同じサイズ比であれば、出力電流Ｉｏ１は、電流Ｉ１と等しくなる。
【００４３】
ＰＭＯＳトランジスタＭＰ１１は、ソースを電源ＶＤＤに接続し、ゲートをＰＭＯＳトランジスタＭＰ１のゲートに接続し、ドレインをＰＭＯＳトランジスタＭＰ１２のソースに接続する。ＰＭＯＳトランジスタＭＰ１２は、ドレインから出力電流Ｉｏ２を送出する。ＰＭＯＳトランジスタＭＰ１１は、ＰＭＯＳトランジスタＭＰ１とカレントミラー回路を構成し、カスコード接続とされるＰＭＯＳトランジスタＭＰ１２を負荷とする。ＰＭＯＳトランジスタＭＰ１１とＰＭＯＳトランジスタＭＰ１とが同じサイズ比であれば、出力電流Ｉｏ２は、電流Ｉ１と等しくなる。
【００４４】
以上のような構成の定電流回路では、バイアス回路１０と出力回路２０の回路例が示され、定電流回路として種々の回路に適用可能である。
【００４５】
図４は、第３の実施形態に係る定電流回路の他の回路図である。図４に示す定電流回路は、図３において、電源ＶＤＤと接地とを入れ替え、全てのＰＭＯＳトランジスタＭＰ１〜ＭＰ３、ＭＰ１１、ＭＰ１２をそれぞれＮＭＯＳトランジスタＭＮ１ａ〜ＭＮ３ａ、ＭＮ１１ａ、ＭＮ１２ａとし、全てのＮＭＯＳトランジスタＭＮ１〜ＭＮ４、ＭＮ１１〜ＭＮ１７をそれぞれＰＭＯＳトランジスタＭＰ１ａ〜ＭＰ４ａ、ＭＰ１１ａ〜ＭＰ１７ａとして構成した回路（全ての符号に関し、図３に対し「ａ」を付している）である。
【００４６】
このように全ての電源およびトランジスタの導電型を反転して構成することによっても、同様な定電流回路を実現することができることは言うまでもない。
【００４７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４８】
なお、前述の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００４９】
１０、１０ａ  バイアス回路
２０、２０ａ  出力回路
ＭＮ１〜ＭＮ４、ＭＮ１１〜ＭＮ１７、ＭＮ１ａ〜ＭＮ３ａ、ＭＮ１１ａ、ＭＮ１２ａ  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ３、ＭＰ１１、ＭＰ１２、ＭＰ１ａ〜ＭＰ４ａ、ＭＰ１１ａ〜ＭＰ１７ａ  ＰＭＯＳトランジスタ
Ｒ１、Ｒ１ａ  抵抗素子
【図１】
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【図２】
2014207545.tif 000004
【図３】
2014207545.tif 000005
【図４】
2014207545.tif 000006
【図５】
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