(57)【要約】【課題】小型化を実現し得る半導体装置及びその製造方法を提供する。【解決手段】素子分離領域１４を半導体基板１０に形成する工程と、第１導電型の第１の不純物を導入することにより第１導電型の第１のウェル１６ａと第２のウェル１６ｂとを形成する工程と、第２導電型の第２の不純物を導入することにより第２導電型の第３のウェル２０ａを形成するとともに、第１のウェルと第２のウェルとの間の領域に第２の不純物を導入することにより第２導電型の分離用ウェル３２を形成する工程と、第１のウェルと第２のウェルとの間の領域に第２導電型の第３の不純物を更に導入する工程とを有している。【選択図】図１３
2014207361.tif 000002
【特許請求の範囲】
【請求項１】
素子領域を画定する素子分離領域を半導体基板に形成する工程と、
前記半導体基板の第１の領域に第１導電型の第１の不純物を導入することにより、前記第１導電型の第１のウェルを形成するとともに、前記半導体基板の第２の領域に前記第１の不純物を導入することにより、前記第１導電型の第２のウェルを形成する工程と、
前記半導体基板の第３の領域に、前記第１導電型の反対の導電型である第２導電型の第２の不純物を導入することにより、前記第２導電型の第３のウェルを形成するとともに、前記第１のウェルと前記第２のウェルとの間の前記半導体基板の第４の領域に前記第２の不純物を導入することにより、前記第２導電型の第１の分離用ウェルを形成する工程と、
前記第４の領域に前記第２導電型の第３の不純物を導入する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第３の不純物を導入する工程は、前記半導体基板の第５の領域に前記第３の不純物を導入して前記第２導電型の第４のウェルを形成する工程とともに行われる
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程では、前記第４の領域に前記素子分離領域の第１の部分を形成し、
前記第１の分離用ウェルは、前記第１の部分の下の前記半導体基板に位置する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記第３のウェルを形成する工程では、前記半導体基板の第６の領域に前記第２の不純物を導入することにより、前記第２導電型の第５のウェルを更に形成し、
前記第１のウェル及び前記第２のウェルを形成する工程では、前記第３のウェルと前記第５のウェルとの間の前記半導体基板の第７の領域に前記第１の不純物を導入することにより、前記第１導電型の第２の分離用ウェルを更に形成し、
前記第７の領域に前記第１導電型の第４の不純物を導入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第４の領域に前記第２導電型の第５の不純物を導入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板に形成され、素子領域を画定する素子分離領域と、
半導体基板に形成された第１導電型の第１のウェルと、
前記半導体基板に形成された前記第１導電型の第２のウェルと、
前記半導体基板内に形成され、前記第１導電型の反対の導電型である第２導電型の第３のウェルと、
前記半導体基板内に形成された、前記第２導電型の第４のウェルと、
前記第１のウェルと前記第２のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の第１の分離用ウェルとを有し、
前記素子分離領域の底面より深く、前記第１のウェルの底面より浅い第１の深さにおける前記第１の分離用ウェル内の前記第２導電型の不純物の濃度は、前記第１の深さにおける前記第３のウェル内の前記第２導電型の不純物の濃度と、前記第１の深さにおける前記第４のウェル内の前記第２導電型の不純物の濃度との和と同等である
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記半導体基板に形成された前記第２導電型の第５のウェルと、
前記半導体基板に形成された前記第１導電型の第６のウェルと、
前記第３のウェルと前記第５のウェルとの間の領域における前記素子分離領域の下に形成された前記第１導電型の第２の分離用ウェルとを有し、
前記素子分離領域の底面より深く、前記第３のウェルの底面より浅い第２の深さにおける前記第２の分離用ウェル内の前記第１導電型の不純物の濃度は、前記第２の深さにおける前記第１のウェル内の前記第１導電型の不純物の濃度と、前記第２の深さにおける前記第６のウェル内の前記第１導電型の不純物の濃度との和と同等である
ことを特徴とする半導体装置。
【請求項８】
半導体基板に形成され、素子領域を画定する素子分離領域と、
前記半導体基板に形成された第１導電型の第１のウェルと、
前記半導体基板に形成された前記第１導電型の第２のウェルと、
前記半導体基板に形成され、前記第１導電型の反対の導電型である第２導電型の複数のウェルと、
前記第１のウェルと前記第２のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の分離用ウェルであって、前記第２導電型の前記複数のウェルのうちの前記第２導電型の不純物の濃度が最も高いウェルよりも前記第２導電型の不純物の濃度が高い分離用ウェルと
を有することを特徴とする半導体装置。
【請求項９】
半導体基板に形成され、素子領域を画定する素子分離領域と、
半導体基板に形成された第１導電型の第１のウェルと、
前記半導体基板に形成された前記第１導電型の第２のウェルと、
前記半導体基板内に形成され、前記第１導電型の反対の導電型である第２導電型の第３のウェルと、
前記半導体基板内に形成された、前記第２導電型の第４のウェルと、
前記第１のウェルと前記第２のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の分離用ウェルとを有し、
前記素子分離領域の底面より深く、前記第１のウェルの底面より浅い第１の深さにおける前記分離用ウェル内前記第２導電型の不純物の濃度は、前記第１の深さにおける前記第３のウェル内の前記第２導電型の不純物の濃度と、前記第１の深さにおける前記第４のウェル内の前記第２導電型の不純物の濃度との和よりも高い
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近時では、トランジスタが形成されるウェルにバイアス電圧を印加することが提案されている。
【０００３】
トランジスタが形成されたウェルにバイアス電圧を印加することにより、当該トランジスタの閾値電圧を調整することが可能である。
【０００４】
更には、互いに電気的に分離された同じ導電型のウェルに、それぞれ異なるバイアス電圧を印加することも提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２７７３２０号公報
【特許文献２】特開２００１−１５６９５号公報
【特許文献３】特開２００２−１３４７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体装置の小型化を実現すべく、互いに異なるバイアス電圧が印加されるウェル間の距離を小さくした場合には、大きなリーク電流が流れてしまう。
【０００７】
本発明の目的は、小型化を実現し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、素子領域を画定する素子分離領域を半導体基板に形成する工程と、前記半導体基板の第１の領域に第１導電型の第１の不純物を導入することにより、前記第１導電型の第１のウェルを形成するとともに、前記半導体基板の第２の領域に前記第１の不純物を導入することにより、前記第１導電型の第２のウェルを形成する工程と、前記半導体基板の第３の領域に、前記第１導電型の反対の導電型である第２導電型の第２の不純物を導入することにより、前記第２導電型の第３のウェルを形成するとともに、前記第１のウェルと前記第２のウェルとの間の前記半導体基板の第４の領域に前記第２の不純物を導入することにより、前記第２導電型の第１の分離用ウェルを形成する工程と、前記第４の領域に前記第２導電型の第３の不純物を導入する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【０００９】
実施形態の他の観点によれば、半導体基板に形成され、素子領域を画定する素子分離領域と、半導体基板に形成された第１導電型の第１のウェルと、前記半導体基板に形成された前記第１導電型の第２のウェルと、前記半導体基板内に形成され、前記第１導電型の反対の導電型である第２導電型の第３のウェルと、前記半導体基板内に形成された、前記第２導電型の第４のウェルと、前記第１のウェルと前記第２のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の第１の分離用ウェルとを有し、前記素子分離領域の底面より深く、前記第１のウェルの底面より浅い第１の深さにおける前記第１の分離用ウェル内の前記第２導電型の不純物の濃度は、前記第１の深さにおける前記第３のウェル内の前記第２導電型の不純物の濃度と、前記第１の深さにおける前記第４のウェル内の前記第２導電型の不純物の濃度との和と同等であることを特徴とする半導体装置が提供される。
【００１０】
実施形態の更に他の観点によれば、半導体基板に形成され、素子領域を画定する素子分離領域と、前記半導体基板に形成された第１導電型の第１のウェルと、前記半導体基板に形成された前記第１導電型の第２のウェルと、前記半導体基板に形成され、前記第１導電型の反対の導電型である第２導電型の複数のウェルと、前記第１のウェルと前記第２のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の分離用ウェルであって、前記第２導電型の前記複数のウェルのうちの前記第２導電型の不純物の濃度が最も高いウェルよりも前記第２導電型の不純物の濃度が高い分離用ウェルとを有することを特徴とする半導体装置が提供される。
【００１１】
実施形態の更に他の観点によれば、半導体基板に形成され、素子領域を画定する素子分離領域と、半導体基板に形成された第１導電型の第１のウェルと、前記半導体基板に形成された前記第１導電型の第２のウェルと、前記半導体基板内に形成され、前記第１導電型の反対の導電型である第２導電型の第３のウェルと、前記半導体基板内に形成された、前記第２導電型の第４のウェルと、前記第１のウェルと前記第２のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の分離用ウェルとを有し、前記素子分離領域の底面より深く、前記第１のウェルの底面より浅い第１の深さにおける前記分離用ウェル内前記第２導電型の不純物の濃度は、前記第１の深さにおける前記第３のウェル内の前記第２導電型の不純物の濃度と、前記第１の深さにおける前記第４のウェル内の前記第２導電型の不純物の濃度との和よりも高いことを特徴とする半導体装置が提供される。
【発明の効果】
【００１２】
開示の半導体装置及びその製造方法によれば、第１導電型の第１のウェルと第１導電型の第２のウェルとの間に、第２導電型の不純物が比較的高濃度に導入された第２導電型の分離用ウェルが形成されている。分離用ウェルにおける第２導電型の不純物濃度が比較的高いため、第１のウェルと第２のウェルとの間の距離を比較的小さく設定した場合であっても、大きなリーク電流が流れるのを防止することができる。第１のウェルと第２のウェルとの間の距離を小さくすることができるため、半導体装置の小型化を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１実施形態による半導体装置を示す断面図である。
【図２】図２は、第１実施形態による半導体装置の一部を示す平面図及び断面図（その１）である。
【図３】図３は、第１実施形態による半導体装置の一部を示す平面図及び断面図（その２）である。
【図４】図４は、分離用ウェルのパターンの生成方法の例を示す平面図（その１）である。
【図５】図５は、分離用ウェルのパターンの生成方法の例を示す平面図（その２）である。
【図６】図６は、マクロを配する場合における分離用ウェルの配置例を示す平面図（その１）である。
【図７】図６は、マクロを配する場合における分離用ウェルの配置例を示す平面図（その２）である。
【図８】図８は、互いに近接する２つのＮウェル間に位置するＰ型ウェルの不純物濃度とリーク電流との関係を示すグラフである。
【図９】図９は、互いに近接する２つのＮ型ウェル間の距離とリーク電流との関係を示すグラフである。
【図１０】図１０は、互いに近接するＮ型ウェル間の距離と、リーク電流を許容値以下に設定するためのＰ型ウェルの不純物濃度との関係を示すグラフである。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１７】図１７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】図１８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】図１９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２０】図２０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２１】図２１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２２】図２２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図２３】図２３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２４】図２４は、第３実施形態による半導体装置を示す断面図である。
【図２５】図２５は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】図２６は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】図２７は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】図２８は、第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２９】図２９は、第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３０】図３０は、第３実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３１】図３１は、第３実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３２】図３２は、第４実施形態による半導体装置を示す断面図である。
【図３３】図３３は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３４】図３４は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３５】図３５は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３６】図３６は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３７】図３７は、第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３８】図３８は、第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３９】図３９は、参考例による半導体装置を示す平面図である。
【発明を実施するための形態】
【００１４】
図３９は、参考例による半導体装置を示す平面図である。
【００１５】
図３９（ａ）に示すように、例えばＰ型の半導体基板（図示せず）には、素子分離領域（図示せず）により画定された素子領域（活性領域）１１２ｃ、１１２ｄが形成されている。素子領域１１２ｃ、１１２ｄを含む領域には、例えばＮ型ウェル１２０ａ、１２０ｂがそれぞれ形成されている。Ｎ型ウェル１２０ａ、１２０ｂを囲むようにＰ型ウェル１１６が形成されている。Ｎ型ウェル１２０ａの周囲にはＰ型ウェル１１６が存在しており、Ｎ型ウェル１２０ａの下側にはＰ型の半導体基板が存在している。また、Ｎ型ウェル１２０ｂの周囲にはＰ型ウェル１１６が存在しており、Ｎ型ウェル１２０ａの下側にはＰ型の半導体基板が存在している。このため、Ｎ型ウェル１２０ａとＮ型ウェル１２０ｂとは電気的に分離されている。Ｎ型ウェル１２０ａとＮ型ウェル１２０ｂとには、互いに異なるバイアス電圧が印加される場合がある。
【００１６】
半導体装置の更なる小型化を実現すべく、図３９（ｂ）のように、Ｎ型ウェル１０２ａとＮ型ウェル１０２ｂとの間の距離Ｄ１０２を小さく設定した場合には、Ｎ型ウェル１２０ａとＮ型ウェル１２０ｂとの間におけるリーク電流が大きくなってしまう場合がある。
【００１７】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法を図１乃至図１６を用いて説明する。
【００１８】
（半導体装置）
まず、本実施形態による半導体装置について図１乃至図１０を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。
【００１９】
図１に示すように、半導体基板１０には、素子領域１２ａ〜１２ｈを画定する素子分離領域１４が形成されている。半導体基板１０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。素子分離領域１４の材料としては、例えば二酸化シリコンが用いられている。素子分離領域１４の深さは、例えば２５０〜３５０ｎｍ程度である。
【００２０】
図１における紙面左側の領域ＬＮ１は、第１の低電圧ＮＭＯＳトランジスタ（第１の低耐圧ＮＭＯＳトランジスタ）が形成される領域を示している。第１の低電圧ＮＭＯＳトランジスタが形成される領域ＬＮ１の紙面右側の領域は、第２の低電圧ＮＭＯＳトランジスタ（第２の低耐圧ＮＭＯＳトランジスタ）が形成される領域ＬＮ２を示している。
【００２１】
第２の低電圧ＮＭＯＳトランジスタが形成される領域ＬＮ２の紙面右側の領域は、第１の低電圧ＰＭＯＳトランジスタ（第１の低耐圧ＰＭＯＳトランジスタ）が形成される領域ＬＰ１を示している。第１の低電圧ＰＭＯＳトランジスタが形成される領域ＬＰ１の紙面右側の領域は、第２の低電圧ＰＭＯＳトランジスタ（第２の低耐圧ＰＭＯＳトランジスタ）が形成される領域ＬＰ２を示している。
【００２２】
第２の低電圧ＰＭＯＳトランジスタが形成される領域ＬＰ２の紙面右側の領域は、第１の高電圧ＮＭＯＳトランジスタ（第１の高耐圧ＮＭＯＳトランジスタ）が形成される領域ＨＮ１を示している。第１の高電圧ＮＭＯＳトランジスタが形成される領域ＨＮ１の紙面右側の領域は、第２の高電圧ＮＭＯＳトランジスタ（第２の高耐圧ＮＭＯＳトランジスタ）が形成される領域ＨＮ２を示している。
【００２３】
第２の高電圧ＮＭＯＳトランジスタが形成される領域ＨＮ２の紙面右側の領域は、第１の高電圧ＰＭＯＳトランジスタ（第１の高耐圧ＰＭＯＳトランジスタ）が形成される領域ＨＰ１を示している。第２の高電圧ＰＭＯＳトランジスタが形成される領域ＨＰ１の紙面右側の領域は、第２の高電圧ＰＭＯＳトランジスタ（第２の高耐圧ＰＭＯＳトランジスタ）が形成される領域ＨＰ２を示している。
【００２４】
第１の低電圧ＮＭＯＳトランジスタが形成される素子領域１２ａを含む領域ＬＮ１には、低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ａが形成されている。第２の低電圧ＮＭＯＳトランジスタが形成される素子領域１２ｂを含む領域ＬＮ２には、低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ｂが形成されている。低電圧用ＮＭＯＳトランジスタ用のＰ型ウェル１６ａ，１６ｂにおけるＰ型のドーパント不純物のピーク濃度は、例えば４×１０１７ｃｍ−３程度とする。各々の素子領域１２ａ、１２ｂには、Ｐ型のチャネルドープ層（閾値電圧制御層）１８ａ、１８ｂがそれぞれ形成されている。
【００２５】
第１の低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｃを含む領域ＬＰ１には、低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ａが形成されている。第２の低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｄを含む領域ＬＰ２には、低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ｂが形成されている。低電圧用ＰＭＯＳトランジスタ用のＮ型ウェル２０ａ、２０ｂにおけるＮ型のドーパント不純物のピーク濃度は、例えば３×１０１７ｃｍ−３程度とする。各々の素子領域１２ｃ、１２ｄには、Ｎ型のチャネルドープ層２２ａ、２２ｂがそれぞれ形成されている。
【００２６】
第１の高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｅを含む領域ＨＮ１には、高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ａが形成されている。第２の高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｄを含む領域ＨＮ２には、高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ｂが形成されている。高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ａ、２４ｂにおけるＰ型のドーパント不純物のピーク濃度は、例えば３×１０１７ｃｍ−３程度とする。各々の素子領域１２ｅ、１２ｆには、Ｐ型のチャネルドープ層２６ａ、２６ｂがそれぞれ形成されている。
【００２７】
第１の高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｇを含む領域ＨＰ１には、高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ａが形成されている。第２の高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｈを含む領域ＨＰ２には、高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ｂが形成されている。高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ａ、２８ｂにおけるＰ型のドーパント不純物のピーク濃度は、例えば３×１０１７ｃｍ−３程度とする。各々の素子領域１２ｇ、１２ｈには、Ｎ型のチャネルドープ層３０ａ、３０ｂがそれぞれ形成されている。
【００２８】
第１の低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ａと第２の低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ｂとの間の領域には、分離用Ｎ型ウェル（Ｎ型不純物層）３２が形成されている。分離用Ｎ型ウェル３２は、Ｐ型ウェル１６ａとＰ型ウェル１６ｂとを電気に分離するためのものである。Ｐ型ウェル１６ａとＰ型ウェル１６ｂとは、それぞれ異なるバイアス電圧（ウェルバイアス）が印加される場合がある。
【００２９】
なお、Ｐ型ウェル１６ａとＰ型ウェル１６ｂとに同じバイアス電圧が印加されてもよい。
【００３０】
互いに異なるバイアス電圧がＰ型ウェル１６ａとＰ型ウェル１６ｂとに印加された際におけるリーク電流を十分に低減すべく、分離用Ｎ型ウェル３２には、Ｎ型のドーパント不純物が比較的高濃度に導入されている。分離用Ｎ型ウェル３２におけるＮ型のドーパント不純物の濃度は、半導体基板１０に形成された複数のＮ型ウェルのうちの、Ｎ型のドーパント不純物の濃度が最も高いＮ型ウェルよりも、Ｎ型のドーパント不純物の濃度が高い。分離用Ｎ型ウェル３２におけるＮ型のドーパント不純物のピーク濃度は、例えば６×１０１７ｃｍ−３程度とする。分離用Ｎ型ウェル３２は、Ｎ型のドーパント不純物を複数回注入することにより形成されたものである。ここでは、Ｎ型のドーパント不純物の注入を例えば２回行うことにより、分離用Ｎ型ウェル３２が形成されている。具体的には、低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ａ、２０ｂを形成するためのＮ型のドーパント不純物の注入の際に、分離用Ｎ型ウェル３２が形成される領域にも、Ｎ型のドーパント不純物が導入されている。また、高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ａ、２８ｂを形成するためのＮ型のドーパント不純物の注入の際にも、分離用Ｎ型ウェル３２が形成される領域に、Ｎ型のドーパント不純物が導入されている。素子分離領域１４の底面より深く、Ｐ型ウェル１６ａの底面より浅い第１の深さにおける分離用ウェル３２のＮ型不純物濃度は、第１の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第１の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和と同等である。
【００３１】
第１の低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ａと第２の低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ｂとの間の領域には、分離用Ｐ型ウェル（Ｐ型不純物層）３４が形成されている。分離用Ｐ型ウェル３４は、Ｎ型ウェル２０ａとＮ型ウェル２０ｂとを電気に分離するためのものである。Ｎ型ウェル２０ａとＮ型ウェル２０ｂとは、それぞれ異なるバイアス電圧が印加される場合がある。
【００３２】
なお、Ｎ型ウェル２０ａとＮ型ウェル２０ｂとに同じバイアス電圧が印加されてもよい。
【００３３】
互いに異なるバイアス電圧がＮ型ウェル２０ａとＮ型ウェル２０ｂとに印加された際におけるリーク電流を十分に低減すべく、分離用Ｐ型ウェル３４には、Ｐ型のドーパント不純物が比較的高濃度に導入されている。分離用Ｐ型ウェル３４におけるＰ型のドーパント不純物の濃度は、半導体基板１０に形成された複数のＰ型ウェルのうちの、Ｐ型のドーパント不純物の濃度が最も高いＰ型ウェルよりも、Ｐ型のドーパント不純物の濃度が高い。分離用Ｐ型ウェル３４におけるＰ型のドーパント不純物のピーク濃度は、例えば７×１０１７ｃｍ−３程度とする。分離用Ｐ型ウェル３４は、Ｐ型のドーパント不純物を複数回注入することにより形成されたものである。ここでは、Ｐ型のドーパント不純物の注入を２回行うことにより、分離用Ｐ型ウェル３４が形成されている。具体的には、低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ａ、１６ｂを形成するためのＰ型のドーパント不純物の注入の際に、分離用Ｐ型ウェル３４が形成される領域にもＰ型のドーパント不純物が導入されている。また、高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ａ、２４ｂを形成するためのＰ型のドーパント不純物の注入の際にも、分離用Ｐ型ウェル３４が形成される領域にＰ型のドーパント不純物が導入されている。素子分離領域１４の底面より深く、Ｎ型ウェル２０ａの底面より浅い第２の深さにおける分離用ウェル３４のＰ型不純物濃度は、第２の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第２の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和と同等である。
【００３４】
第１の高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ａと第２の高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ｂとの間の領域には、分離用Ｎ型ウェル３６が形成されている。分離用Ｎ型ウェル３６は、Ｐ型ウェル２４ａとＰ型ウェル２４ｂとを電気に分離するためのものである。Ｐ型ウェル２４ａと第２のＰ型ウェル２４ｂとは、それぞれ異なるバイアス電圧が印加される場合がある。
【００３５】
なお、Ｐ型ウェル２４ａと第２のＰ型ウェル２４ｂとに同じバイアス電圧が印加されてもよい。
【００３６】
互いに異なるバイアス電圧がＰ型ウェル２４ａとＰ型ウェル２４ｂとに印加された際におけるリーク電流を十分に低減すべく、分離用Ｎ型ウェル３６には、Ｎ型のドーパント不純物が比較的高濃度に導入されている。分離用Ｎ型ウェル３６におけるＮ型のドーパント不純物の濃度は、半導体基板１０に形成された複数のＮ型ウェルのうちの、Ｎ型のドーパント不純物の濃度が最も高いＮ型ウェルよりも、Ｎ型のドーパント不純物の濃度が高い。分離用Ｎ型ウェル３６におけるＮ型のドーパント不純物のピーク濃度は、例えば６×１０１７ｃｍ−３程度とする。分離用Ｎ型ウェル３６は、Ｎ型のドーパント不純物を複数回注入することにより形成されたものである。ここでは、Ｎ型のドーパント不純物の注入を２回行うことにより、分離用Ｎ型ウェル３６が形成されている。具体的には、低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ａ、２０ｂを形成するためのＮ型のドーパント不純物の注入の際に、分離用Ｎ型ウェル３６が形成される領域にもＮ型のドーパント不純物が導入されている。また、高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ａ、２８ｂを形成するためのＮ型のドーパント不純物の注入の際にも、分離用Ｎ型ウェル３６が形成される領域にＮ型のドーパント不純物が導入されている。素子分離領域１４の底面より深く、Ｐ型ウェル２４ａの底面より浅い第３の深さにおける分離用ウェル３６のＮ型不純物濃度は、第３の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第３の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和と同等である。
【００３７】
第１の高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ａと第２の高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ｂとの間の領域には、分離用Ｐ型ウェル３８が形成されている。分離用Ｐ型ウェル３８は、Ｎ型ウェル２８ａとＮ型ウェル２８ｂとを電気に分離するためのものである。Ｎ型ウェル２８ａとＮ型ウェル２８ｂとは、それぞれ異なるバイアス電圧が印加される場合がある。
【００３８】
なお、Ｎ型ウェル２８ａとＮ型ウェル２８ｂとに同じバイアス電圧が印加されてもよい。
【００３９】
互いに異なるバイアス電圧がＮ型ウェル２８ａとＮ型ウェル２８ｂとに印加された際におけるリーク電流を十分に低減すべく、分離用Ｐ型ウェル３８には、Ｐ型のドーパント不純物が比較的高濃度に導入されている。分離用Ｐ型ウェル３８におけるＰ型のドーパント不純物の濃度は、半導体基板１０に形成された複数のＰ型ウェルのうちの、Ｐ型のドーパント不純物の濃度が最も高いＰ型ウェルよりも、Ｐ型のドーパント不純物の濃度が高い。分離用Ｐ型ウェル３８におけるＰ型のドーパント不純物のピーク濃度は、例えば７×１０１７ｃｍ−３程度とする。分離用Ｐ型ウェル３８は、Ｐ型のドーパント不純物を複数回注入することにより形成されたものである。ここでは、Ｐ型のドーパント不純物の注入を２回行うことにより、分離用Ｐ型ウェル３８が形成されている。具体的には、低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ａ、１６ｂを形成するためのＰ型のドーパント不純物の注入の際に、分離用Ｐ型ウェル３８が形成される領域にもＰ型のドーパント不純物が導入されている。また、高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ａ、２４ｂを形成するためのＰ型のドーパント不純物の注入の際にも、分離用Ｐ型ウェル３８が形成される領域にＰ型のドーパント不純物が導入されている。素子分離領域１４の底面より深く、Ｎ型ウェル２８ａの底面より浅い第４の深さにおける分離用ウェル３８のＰ型不純物濃度は、第４の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第４の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和と同等である。
【００４０】
第１の低電圧ＮＭＯＳトランジスタが形成される素子領域１２ａを含む領域ＮＬ１と第２の低電圧ＮＭＯＳトランジスタが形成される素子領域１２ｂを含む領域ＬＮ２とを含む領域には、Ｎ型の埋め込みウェル（埋め込み不純物層）４０ａが形成されている。Ｎ型の埋め込みウェル４０ａは、Ｐ型ウェル１６ａ、１６ｂとＰ型の半導体基板１０とを電気的に分離するためのものである。Ｎ型の埋め込みウェル４０ａは、Ｎ型ウェル２０ａや分離用Ｎ型ウェル３２にも接続されている。Ｎ型の埋め込みウェル４０ａの上面は、半導体基板１０の上面から離間している。
【００４１】
第１の高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｅを含む領域ＨＮ１と第２の高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｆを含む領域ＨＮ２とを含む領域には、Ｎ型の埋め込みウェル４０ｂが形成されている。Ｎ型の埋め込みウェル４０ｂは、Ｐ型ウェル１２ｅ、１２ｆとＰ型の半導体基板１０とを電気的に分離するためのものである。Ｎ型の埋め込みウェル４０ｂは、Ｎ型ウェル２０ｂ、２８ａや分離用Ｎ型ウェル３６にも接続されている。Ｎ型の埋め込みウェル４０ｂの上面は、半導体基板１０の上面から離間している。
【００４２】
第１の低電圧ＮＭＯＳトランジスタが形成されるＰ型ウェル１６ａの側部には分離用Ｎ型ウェル３２や図示しないＮ型ウェル等が配されている。即ち、Ｐ型ウェル１６ａは、Ｎ型のウェルにより囲われている。また、Ｐ型ウェル１６ａの下には、Ｎ型の埋め込みウェル４０ａが配されている。このため、Ｐ型ウェル１６ａは、Ｐ型ウェル１６ｂやＰ型の半導体基板１０から電気的に分離されている。また、第２の低電圧ＮＭＯＳトランジスタが形成されるＰ型ウェル１６ｂの側部には、分離用Ｎ型ウェル３２やＮ型ウェル２０ａ等が配されている。即ち、Ｐ型ウェル１６ｂは、Ｎ型のウェルにより囲われている。また、Ｐ型ウェル１６ｂの下には、Ｎ型の埋め込みウェル４０ａが配されている。このため、Ｐ型ウェル１６ｂは、Ｐ型ウェル１６ａやＰ型の半導体基板１０から電気的に分離されている。Ｐ型ウェル１６ａとＰ型ウェル１６ｂとが互いに電気的に分離されているため、互いに異なるバイアス電圧をＰ型ウェル１６ａとＰ型ウェル１６ｂとに印加することが可能である。分離用Ｎ型ウェル３２におけるＮ型の不純物濃度が比較的高いため、Ｐ型ウェル１６ａとＰ型ウェル１６ｂとの間の距離を比較的小さく設定した場合であっても、Ｐ型ウェル１６ａとＰ型ウェル１６ｂとの間のリーク電流は極めて小さい。
【００４３】
第１の低電圧ＰＭＯＳトランジスタが形成されるＮ型ウェル２０ａの側部には、分離用Ｐ型ウェル３２やＰ型ウェル１６ｂ等が配されている。即ち、Ｎ型ウェル２０ａは、Ｐ型のウェルにより囲われている。また、Ｎ型ウェル２０ｂの下には、Ｐ型の半導体基板１０の一部が位置している。また、第２の低電圧ＰＭＯＳトランジスタが形成されるＮ型ウェル２０ｂの側部には、分離用Ｐ型ウェル３４やＰ型ウェル２４ａ等が配されている。即ち、Ｎ型ウェル２０ｂは、Ｐ型のウェルにより囲われている。また、Ｎ型ウェル２０ｂの下には、Ｐ型の半導体基板１０の一部が位置している。このため、Ｎ型ウェル２０ａとＮ型ウェル２０ｂとは電気的に分離されており、互いに異なるバイアス電圧をＮ型ウェル２０ａとＮ型ウェル２０ｂとに印加することが可能である。分離用Ｐ型ウェル３４におけるＰ型の不純物濃度が比較的高いため、Ｎ型ウェル２０ａとＮ型ウェル２０ｂとの間の距離を比較的小さく設定した場合であっても、Ｎ型ウェル２０ａとＮ型ウェル２０ｂとの間のリーク電流は極めて小さい。
【００４４】
第１の高電圧ＮＭＯＳトランジスタが形成されるＰ型ウェル２４ａの側部には、分離用Ｎ型ウェル３６やＮ型ウェル２０ｂ等が配されている。即ち、Ｐ型ウェル２４ａはＮ型のウェルにより囲われている。また、Ｐ型ウェル２４ａの下には、Ｎ型の埋め込みウェル４０ｂが配されている。このため、Ｐ型ウェル２４ａは、Ｐ型ウェル２４ｂやＰ型の半導体基板１０から電気的に分離されている。また、第２の高電圧ＮＭＯＳトランジスタが形成されるＰ型ウェル２４ｂの側部には、分離用Ｎ型ウェル３６やＮ型ウェル２８ａ等が配されている。即ち、Ｐ型のウェル２４ｂは、Ｎ型のウェルにより囲われている。また、Ｐ型ウェル２４ｂの下には、Ｎ型の埋め込みウェル４０ｂが配されている。このため、Ｐ型ウェル２４ｂは、Ｐ型ウェル２４ａやＰ型の半導体基板１０等から電気的に分離されている。Ｐ型ウェル２４ａとＰ型ウェル２４ｂとが電気的に分離されているため、Ｐ型ウェル２４ａとＰ型ウェル２４ｂとには互いに異なるバイアス電圧を印加することが可能である。分離用Ｎ型ウェル３６におけるＮ型の不純物濃度が比較的高いため、Ｐ型ウェル２４ａとＰ型ウェル２４ｂとの間の距離を比較的小さく設定した場合であっても、Ｐ型ウェル２４ａとＰ型ウェル２４ｂとの間のリーク電流は極めて小さい。
【００４５】
第１の高電圧ＰＭＯＳトランジスタが形成されるＮ型ウェル２８ａの側部には、分離用Ｐ型ウェル３８やＰ型ウェル２４ｂ等が配されている。即ち、Ｎ型ウェル２８ａは、Ｐ型のウェルにより囲われている。また、Ｎ型ウェル２８ｂの下には、Ｐ型の半導体基板１０の一部が位置している。また、第２の高電圧ＰＭＯＳトランジスタが形成されるＮ型ウェル２８ｂの側部には、分離用Ｐ型ウェル３８や図示しないＰ型ウェル等が配されている。即ち、Ｎ型ウェル２８ｂは、Ｐ型のウェルにより囲われている。また、Ｎ型ウェル２８ｂの下には、Ｐ型の半導体基板１０の一部が位置している。このため、Ｎ型ウェル２８ａとＮ型ウェル２８ｂとは電気的に分離されており、Ｎ型ウェル２８ａとＮ型ウェル２８ｂとに互いに異なるバイアス電圧を印加することが可能である。分離用Ｐ型ウェル３８におけるＰ型の不純物濃度が比較的高いため、Ｎ型ウェル２８ａとＮ型ウェル２８ｂとの間の距離を比較的小さく設定した場合であっても、Ｎ型ウェル２８ａとＮ型ウェル２８ｂとの間のリーク電流は極めて小さい。
【００４６】
第１の低電圧ＮＭＯＳトランジスタが形成される素子領域１２ａ及び第２の低電圧ＮＭＯＳトランジスタが形成される素子領域１２ｂにおいては、半導体基板１０上にゲート絶縁膜４２ａを介してゲート電極４４ａが形成されている。
【００４７】
低電圧ＮＭＯＳトランジスタのゲート電極４４ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成する低濃度不純物領域（エクステンション領域）４６が形成されている。
【００４８】
第１の低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｃ及び第２の低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｄにおいては、半導体基板１０上にゲート絶縁膜４２ａを介してゲート電極４４ｂが形成されている。
【００４９】
低電圧ＰＭＯＳトランジスタのゲート電極４４ｂの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成する低濃度不純物領域４８が形成されている。
【００５０】
第１の高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｅ及び第２の高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｆにおいては、半導体基板１０上にゲート絶縁膜４２ｂを介してゲート電極４４ｃが形成されている。
【００５１】
高電圧ＮＭＯＳトランジスタのゲート電極４４ｃの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成する低濃度不純物領域５０が形成されている。
【００５２】
第１の高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｇ及び第２の高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｈにおいては、半導体基板１０上にゲート絶縁膜４２ｂを介してゲート電極４４ｄが形成されている。
【００５３】
高電圧ＰＭＯＳトランジスタのゲート電極４４ｄの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の浅い領域を形成する低濃度不純物領域５２が形成されている。
【００５４】
高電圧トランジスタ７０ａ、７０ｂ、７６ａ、７６ｂ用のゲート絶縁膜４２ｂの膜厚は、低電圧トランジスタ５９ａ、５９ｂ、６４ａ、６４ｂ用のゲート絶縁膜４２ａの膜厚より大きく設定されている。
【００５５】
ゲート電極４４ａ〜４４ｄの側壁部分には、それぞれサイドウォール絶縁膜５４が形成されている。
【００５６】
サイドウォール絶縁膜５４が形成された低電圧ＮＭＯＳトランジスタのゲート電極４４ａの両側の半導体基板２０内には、エクステンションソース／ドレイン構造の深い領域を形成する高濃度不純物領域５６が形成されている。低濃度不純物領域４６と高濃度不純物領域５６とにより、Ｎ型のソース／ドレイン領域５８が形成されている。
【００５７】
こうして、ゲート電極４４ａとソース／ドレイン領域５８とをそれぞれ有する第１の低電圧ＮＭＯＳトランジスタ５９ａ及び第２の低電圧ＮＭＯＳトランジスタ５９ｂが形成されている。
【００５８】
サイドウォール絶縁膜５４が形成された低電圧ＰＭＯＳトランジスタのゲート電極４４ｂの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成する高濃度不純物領域６０が形成されている。低濃度不純物領域４８と高濃度不純物領域６０とにより、Ｐ型のソース／ドレイン領域６２が形成されている。
【００５９】
こうして、ゲート電極４４ｂとソース／ドレイン領域６２とをそれぞれ有する第１の低電圧ＰＭＯＳトランジスタ６４ａ及び第２の低電圧ＰＭＯＳトランジスタ６４ｂが形成されている。
【００６０】
サイドウォール絶縁膜５４が形成された高電圧ＮＭＯＳトランジスタのゲート電極４４ｃの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成する高濃度不純物領域６６が形成されている。低濃度不純物領域５０と高濃度不純物領域６６とにより、Ｎ型のソース／ドレイン領域６８が形成されている。
【００６１】
こうして、ゲート電極４４ｃとソース／ドレイン領域６８とをそれぞれ有する第１の高電圧ＮＭＯＳトランジスタ７０ａ及び第２の高電圧ＮＭＯＳトランジスタ７０ｂが形成されている。
【００６２】
サイドウォール絶縁膜５４が形成された高電圧ＰＭＯＳトランジスタのゲート電極４４ｄの両側の半導体基板１０内には、エクステンションソース／ドレイン構造の深い領域を形成する高濃度不純物領域７２が形成されている。低濃度不純物領域５２と高濃度不純物領域７２とにより、Ｐ型のソース／ドレイン領域７４が形成されている。
【００６３】
こうして、ゲート電極４４ｄとソース／ドレイン領域７４とをそれぞれ有する第１の高電圧ＰＭＯＳトランジスタ７６ａ及び第２の高電圧ＰＭＯＳトランジスタ７６ｂが形成されている。
【００６４】
低電圧ＮＭＯＳトランジスタ５９ａ、５９ｂ、低電圧ＰＭＯＳトランジスタ６４ａ、６４ｂ、高電圧ＮＭＯＳトランジスタ７０ａ、７０ｂ及び高電圧ＰＭＯＳトランジスタ７６ａ、７６ｂが形成された半導体基板１０上には、層間絶縁膜７８が形成されている。層間絶縁膜７８としては、例えば膜厚２５０〜４００ｎｍ程度のシリコン酸化膜が用いられている。
【００６５】
層間絶縁膜７８には、ソース／ドレイン領域５８，６２，６８，７４にそれぞれ達するコンタクトホール８０が形成されている。
【００６６】
コンタクトホール８０内には、例えばタングステンの導体プラグ８２が埋め込まれている。
【００６７】
導体プラグ８２が埋め込まれた層間絶縁膜８０上には、層間絶縁膜８４が形成されている。
【００６８】
層間絶縁膜８４には、配線８６を埋め込むための溝８８が形成されている。溝８８の底面には、導体プラグ８２の上面が露出している。
【００６９】
溝８８内には、例えばＣｕの配線８６が埋め込まれている。
【００７０】
図２は、本実施形態による半導体装置の一部を示す平面図及び断面図（その１）である。図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＡ−Ａ′線断面図である。
【００７１】
図２に示すように、低電圧ＮＭＯＳトランジスタが形成される素子領域１２ａを含む領域には、Ｐ型ウェル１６ａが形成されている。Ｐ型ウェル１６ａが形成された領域内には、Ｐ型ウェル１６ａに所望のバイアス電圧を印加するためのＰ型のウェルタップ領域（コンタクト領域）９０ａが形成されている。
【００７２】
また、低電圧ＮＭＯＳトランジスタが形成される素子領域１２ｂを含む領域には、Ｐ型ウェル１６ｂが形成されている。Ｐ型ウェル１６ｂが形成された領域内には、Ｐ型ウェル１６ｂに所望のバイアス電圧を印加するためのＰ型のウェルタップ領域９０ｂが形成されている。
【００７３】
また、低電圧ＮＭＯＳトランジスタが形成される素子領域１２ｋを含む領域には、Ｐ型ウェル１６ｃが形成されている。Ｐ型ウェル１６ｃには、Ｐ型のチャネルドープ層１８ｃが形成されている。Ｐ型ウェル１６ｃが形成された領域内には、Ｐ型ウェル１６ｃに所望のバイアス電圧を印加するためのＰ型のウェルタップ領域９０ｃが形成されている。
【００７４】
これらのＰ型ウェル１６ａ〜１６ｃには、互いに異なるバイアス電圧が印加されてもよいし、同じバイアス電圧が印加されてもよい。
【００７５】
Ｐ型ウェル１６ａ〜１６ｃを囲うようにＮ型ウェル２０が形成されている。Ｎ型ウェル２０は、低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｉを含む領域に形成されている。Ｎ型ウェル２０が形成された領域内には、Ｎ型ウェル２０に所望のバイアス電圧を印加するためのＮ型のウェルタップ領域９４が形成されている。
【００７６】
また、高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｅを含む領域には、Ｐ型ウェル２４ａ形成されている。Ｐ型ウェル２４ａが形成された領域内には、Ｐ型ウェル２４ａに所望のバイアス電圧を印加するためのＰ型のウェルタップ領域９２が形成されている。
【００７７】
Ｐ型ウェル２４ａを囲うようにＮ型ウェル２８が形成されている。Ｎ型ウェル２８は、高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｊを含む領域に形成されている。Ｎ型ウェル２８が形成された領域内には、Ｎ型ウェル２８に所望のバイアス電圧を印加するためのＮ型のウェルタップ領域９６が形成されている。
【００７８】
Ｐ型ウェル１６ａとＰ型ウェル１６ｂとの間の距離Ｄ１が比較的小さい箇所においては、Ｎ型のドーパント不純物が比較的高濃度に導入された分離用Ｎ型ウェル３２が形成されている。
【００７９】
一方、Ｐ型ウェル１６ｂとＰ型ウェル１６ｃとの間の距離Ｄ２が比較的大きい箇所においては、当該箇所におけるＮ型不純物の濃度はＮ型ウェル２０と同等となっている。Ｐ型ウェル１６ｂとＰ型ウェル１６ｃとの間におけるＮ型ウェル２０の不純物濃度を比較的高く設定していないのは、Ｐ型ウェル１６ｂとＰ型ウェル１６ｄとの間の距離Ｄ２が比較的大きいため、リーク電流が流れにくいためである。
【００８０】
このように、互いに隣接するＮ型ウェル１６ａ、１６ｂの間の距離Ｄ１が比較的小さい箇所においてはＰ型不純物を比較的高濃度に導入した分離用ウェル３２が設けられる。
【００８１】
一方、互いに隣接するＮ型ウェル１６ｂ、１６ｃの間の距離が比較的大きい箇所においては、当該箇所におけるＰ型不純物の濃度を敢えて高く設定しなくてもよい。
【００８２】
なお、高電圧ＮＭＯＳトランジスタが形成されるＰ型ウェル２４ａ、２４ｂ（図１参照）についても、同様である。即ち、Ｐ型ウェル２４ａとＰ型ウェル２４ｂとの間の距離が比較的に小さい箇所に、分離用Ｎ型ウェル３６（図１参照）を選択的に設ければよい。
【００８３】
図２（ａ）に示すように、低電圧ＮＭＯＳトランジスタが形成される素子領域１２ａ、１２ｂ、１２ｋと低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｉとに交差するように、ゲート配線（ゲート電極）４４が配されている。また、図２（ｂ）に示すように、低電圧ＮＭＯＳトランジスタが形成される素子領域１２ａ、１２ｂ、１２ｋにおいては、ゲート電極４４ａとソース／ドレイン領域５８とを有する低電圧ＮＭＯＳトランジスタ５９ａ、５９ｂ、５９ｃがそれぞれ形成されている。
【００８４】
また、図２（ａ）に示すように、高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｅと高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｊとに交差するように、ゲート配線４４が配されている。また、図２（ｂ）に示すように、高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｅにおいては、ゲート電極４４ｃとソース／ドレイン領域６８とを有する高電圧ＮＭＯＳトランジスタ７０ａが形成されている。
【００８５】
図３は、本実施形態による半導体装置の一部を示す平面図及び断面図（その２）である。図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）のＢ−Ｂ′線断面図である。
【００８６】
図３に示すように、低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｃを含む領域には、Ｎ型ウェル２０ａが形成されている。Ｎ型ウェル２０ａが形成された領域内には、Ｎ型ウェル２０ａに所望のバイアス電圧を印加するためのＮ型のウェルタップ領域（コンタクト領域）９８ａが形成されている。
【００８７】
また、低電圧ＰＭＯＳトランジスタが形成される素子領域２０ｂを含む領域には、Ｎ型ウェル２０ｂが形成されている。Ｎ型ウェル２０ｂが形成された領域内には、Ｎ型ウェル２０ｂに所望のバイアス電圧を印加するためのＮ型のウェルタップ領域９８ｂが形成されている。
【００８８】
また、低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｌを含む領域には、Ｎ型ウェル２０ｃが形成されている。Ｎ型のウェル２０ｃには、Ｎ型のチャネルドープ層２２ｃが形成されている。Ｎ型ウェル２０ｃが形成された領域内には、Ｎ型ウェル２０ｃに所望のバイアス電圧を印加するためのＮ型のウェルタップ領域９８ｃが形成されている。
【００８９】
Ｎ型ウェル２０ａ〜２０ｃを囲うようにＰ型ウェル１６が形成されている。Ｐ型ウェル１６は、低電圧ＮＭＯＳトランジスタが形成される素子領域１２ｍを含む領域に形成されている。Ｐ型ウェル１６が形成された領域内には、Ｐ型ウェル１６に所望のバイアス電圧を印加するためのＰ型のウェルタップ領域１００が形成されている。
【００９０】
また、高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｇを含む領域には、Ｎ型ウェル２８ａ形成されている。Ｎ型ウェル２８ａが形成された領域内には、Ｎ型ウェル２８ａに所望のバイアス電圧を印加するためのＮ型のウェルタップ領域１０２が形成されている。
【００９１】
Ｎ型ウェル２８ａを囲うようにＰ型ウェル２４が形成されている。Ｐ型ウェル２４は、高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｎを含む領域に形成されている。Ｐ型ウェル２４が形成された領域内には、Ｐ型ウェル２４に所望のバイアス電圧を印加するためのＰ型のウェルタップ領域１０４が形成されている。
【００９２】
Ｎ型ウェル２０ａとＮ型ウェル２０ｂとの距離Ｄ３が比較的小さい箇所においては、Ｐ型のドーパント不純物が比較的高濃度に導入された分離用Ｐ型ウェル３４が形成されている。
【００９３】
一方、Ｎ型ウェル２０ｂとＮ型ウェル２０ｃとの間の距離Ｄ４が比較的大きい箇所においては、当該箇所におけるＰ型不純物の濃度はＰ型ウェル１６と同等となっている。Ｎ型ウェル２０ｂとＮ型ウェル２０ｃとの間におけるＰ型ウェル１６の不純物濃度を比較的高く設定していないのは、Ｎ型ウェル２０ｂとＮ型ウェル２０ｄとの間の距離Ｄ４が比較的大きいため、リーク電流が流れにくいためである。
【００９４】
このように、互いに隣接するＰ型ウェル２０ａ、２０ｂの間の距離Ｄ３が比較的小さい箇所においては、Ｎ型不純物を比較的高濃度に導入した分離用ウェル３４が設けられる。
【００９５】
一方、互いに隣接するＰ型ウェル２０ｂ、２０ｃの間の距離が比較的大きい箇所においては、当該箇所におけるＮ型不純物の濃度を敢えて高く設定しなくてもよい。
【００９６】
なお、高電圧ＰＭＯＳトランジスタが形成されるＮ型ウェル２８ａ、２８ｂ（図１参照）についても、同様である。即ち、Ｎ型ウェル２８ａとＮ型ウェル２８ｂとの間の距離が比較的に小さい箇所に、分離用Ｐ型ウェル３８（図１参照）を選択的に設ければよい。
【００９７】
図３（ａ）に示すように、低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｃ、１２ｄ、１２ｌと低電圧ＮＭＯＳトランジスタが形成される素子領域１２ｍとに交差するように、ゲート配線４４が配されている。また、図３（ｂ）に示すように、低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｃ、１２ｄ、１２ｌにおいては、ゲート電極４４ｂとソース／ドレイン領域６２とを有する低電圧ＮＭＯＳトランジスタ６４ａ、６４ｂ、６４ｃがそれぞれ形成されている。
【００９８】
また、図３（ａ）に示すように、高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｇと高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｎとに交差するように、ゲート配線４４が配されている。また、図３（ｂ）に示すように、高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｇにおいては、ゲート電極４４ｄとソース／ドレイン領域７４とを有する高電圧ＰＭＯＳトランジスタ７６ａが形成されている。
【００９９】
こうして、本実施形態による半導体装置が形成されている。
【０１００】
このように、本実施形態によれば、互いに近接するＰ型ウェル１６ａ、２４ａとＰ型ウェル１６ｂ、２４ｂとの間に、Ｎ型不純物が比較的高濃度に導入された分離用Ｎ型ウェル３２、３６がそれぞれ形成されている。分離用Ｎ型ウェル３２、３６におけるＮ型不純物の濃度が比較的高いため、Ｐ型ウェル１６ａ、２４ａとＰ型ウェル１６ｂ、２４ｂとの間の距離を比較的小さく設定した場合であっても、大きなリーク電流が流れるのを防止することができる。また、互いに近接するＮ型ウェル２０ａ、２８ａとＮ型ウェル２０ｂ、２８ｂとの間に、Ｐ型不純物が比較的高濃度に導入された分離用Ｐ型ウェル３４、３８が形成されている。分離用Ｐ型ウェル３４、３８におけるＰ型不純物の濃度が比較的高いため、Ｎ型ウェル２０ａ、２８ａとＮ型ウェル２０ｂ、２８ｂとの間の距離を比較的小さく設定した場合であっても、大きなリーク電流が流れるのを防止することができる。従って、本実施形態によれば、半導体装置の小型化を実現することができる。
【０１０１】
（分離用ウェルのパターンの生成方法）
次に、分離用ウェルのパターンの生成方法の例について、図４及び図５を用いて説明する、図４及び図５は、分離用ウェルのパターンの生成方法の例を示す平面図である。
【０１０２】
まず、図４（ａ）に示すように、例えば、Ｐ型ウェル１６のパターン及びＮ型ウェル２０ａ〜２０ｃのパターンを配する。ここでは、Ｎ型ウェル２０ａとＮ型ウェル２０ｂとの間の距離が比較的小さくなっており、Ｎ型ウェル２０ｂとＮ型ウェル２０ｃとの間の距離が比較的大きくなっている場合を例に説明する。
【０１０３】
次に、図４（ｂ）に示すように、Ｎ型ウェル２０ａ〜２０ｃのパターンを、Ｘ方向及びＹ方向に、それぞれ所定寸法ａずつ拡大し、拡大により重なり合ったパターン同士をマージ（合併）する。図４（ｂ）における太線のパターン１０６ａ、１０６ｂは、マージ処理を行った後のパターンを示している。
【０１０４】
次に、図５（ａ）に示すように、パターン１０６ａ、１０６ｂを、Ｘ方向及びＹ方向に、それぞれ所定寸法ａずつ縮小する。図５（ａ）における太線のパターン１０８ａ、１０８ｂは、縮小処理を行った後のパターンを示している。
【０１０５】
次に、図５（ａ）に示すパターン１０６ａ、１０６ｂと図４（ａ）に示す元のパターン２０ａ〜２０ｃとの差分の領域を求める。かかる差分の領域は、分離用ウェル３４が形成される領域に相当する。Ｐ型の分離用ウェル３４のパターンは、低電圧ＮＭＯＳトランジスタが形成されるＰ型ウェルのパターンにマージされるとともに、高電圧ＮＭＯＳトランジスタが形成されるＰ型ウェルのパターンにもマージされる。従って、低電圧ＮＭＯＳトランジスタが形成されるＰ型ウェルを形成する際に、分離用ウェル３４が形成される領域にもＰ型のドーパント不純物が導入される。また、高電圧ＮＭＯＳトランジスタが形成されるＰ型ウェルを形成する際に、分離用ウェル３４が形成される領域に、更にＰ型のドーパント不純物が導入される。
【０１０６】
図６及び図７は、マクロを配する場合における分離用ウェルの配置例を示す平面図である。図６は、分離用ウェルを配する前の状態を示しており、図７は、分離用ウェルを配した後の状態を示している。
【０１０７】
図６に示すように、複数のマクロＭ１〜Ｍ４が配される。例えば、マクロＭ１〜Ｍ３は、ウェルにバイアス電圧が印加されるマクロである。例えば、マクロＭ４は、ウェルにバイアス電圧が印加されないマクロである。なお、ウェルにバイアス電圧を印加するのは、動作速度や消費電力等の調整等を行うためである。マクロ毎に最適化を図るため、印加されるバイアス電圧は、マクロ毎に異なる。
【０１０８】
図７に示すように、Ｐ型ウェル１６同士の距離が小さくなっている箇所に、分離用Ｎ型ウェル３２が選択的に配される。
【０１０９】
また、Ｎ型ウェル２０同士の距離が小さくなっている箇所に、分離用Ｐ型ウェル３４が選択的に配される。
【０１１０】
なお、図７では、分離用Ｎ型ウェル３２と分離用Ｐ型ウェル３４の両方を配する場合を例に説明したが、分離用Ｎ型ウェル３２及び分離用Ｐ型ウェル３４のうち、効果が高い方のみを配するようにしてもよい。
【０１１１】
図８は、互いに近接する２つのＮ型ウェル間に位置するＰ型ウェルの不純物濃度と、リーク電流との関係を示すグラフである。図８における横軸は、互いに近接する２つのＮ型ウェルの間に位置するＰ型ウェルの不純物濃度を示している。図８における縦軸は、互いに隣接する２つのＮ型ウェル間のリーク電流を示している。
【０１１２】
互いに近接する２つのＮ型ウェルの間の距離が、０．４４μｍ、０．６μｍ、０．８μｍ、１μｍ、１．２μｍの場合について、それぞれ測定を行った。測定の際の周囲温度は、１２５℃とした。
【０１１３】
図８から分かるように、互いに近接する２つのＮ型ウェルの間に位置するＰ型ウェルの不純物濃度を高くことにより、互いに近接する２つのＮ型ウェル間のリーク電流を低減することが可能である。
【０１１４】
図９は、互いに近接する２つのＮ型ウェル間の距離とリーク電流との関係を示すグラフである。図９における横軸は、互いに近接する２つのＮ型ウェル間の距離を示している。図９における縦軸は、互いに近接する２つのＮ型ウェル間のリーク電流を示している。
【０１１５】
互いに近接する２つのＮ型ウェル間に位置するＰ型ウェルの不純物濃度が４×１０１３ｃｍ−３、７×１０１３ｃｍ−３の場合について、それぞれ測定を行った。測定の際の周囲温度は、１２５℃とした。
【０１１６】
図９から分かるように、互いに近接するＮ型ウェル間に位置するＰ型ウェルの不純物濃度が４×１０１３ｃｍ−３の場合、リーク電流が１×１０−８Ａ程度となるのは、互いに隣接するＮ型ウェル間の距離が約０．９μｍ程度のときである。
【０１１７】
また、互いに近接するＮ型ウェル間に位置するＰ型ウェルの不純物濃度が７×１０１３ｃｍ−３の場合、リーク電流が１×１０−８Ａ程度となるのは、互いに隣接するＮ型ウェル間の距離が約０．８μｍ程度のときである。
【０１１８】
従って、互いに近接するＮ型ウェル間に位置するＰ型ウェルの不純物濃度を４×１０１３ｃｍ−３から７×１０１３ｃｍ−３に高めることで、互いに隣接するＮ型ウェル間の距離を約０．１μｍ程度小さくすることが可能となる。
【０１１９】
図１０は、互いに近接するＮ型ウェル間の距離と、リーク電流を許容値以下に設定するためのＰ型ウェルの不純物濃度との関係を示すグラフである。図１０における横軸は、互いに近接するＮ型ウェル間の距離を示している。図１０における縦軸は、リーク電流を許容値以下に設定するために要するＰ型ウェルの不純物濃度を示している。
【０１２０】
測定の際の周囲温度は、１２５℃とした。リーク電流の許容値は、１×１０−８Ａとした。
【０１２１】
図１０から分かるように、互いに近接するＮ型ウェル間に位置するＰ型ウェルの不純物濃度を高くすることにより、互いに近接するＮ型ウェル間の距離を小さくすることが可能である。
【０１２２】
互いに近接するＮ型ウェル間の距離を極めて小さくする場合、Ｐ型ウェル１６ａ、１６ｂに導入するＰ型不純物の濃度とＰ型ウェル２４ａ、２４ｂに導入するＰ型不純物の濃度との和よりも、分離用ウェル３４、３８のＰ型不純物の濃度を高くすることを要する。この場合には、Ｐ型不純物を追加注入するためのマスクを更に形成し、かかるマスクを用いて、分離用ウェル３４、３８が形成される領域にＰ型のドーパント不純物を追加注入すればよい。
【０１２３】
また、互いに近接するＰ型ウェル間の距離を極めて小さくする場合、Ｎ型ウェル２０ａ、２０ｂに導入するＮ型不純物の濃度とＮ型ウェル２８ａ、２８ｂに導入するＮ型不純物の濃度との和よりも、分離用ウェル３２、３６のＮ型不純物の濃度を高くすることを要する。この場合には、Ｎ型不純物を追加注入するためのマスクを更に形成し、かかるマスクを用いて、分離用ウェル３２，３６が形成される領域にＮ型のドーパント不純物を追加注入すればよい。
【０１２４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図１１乃至図１６を用いて説明する。図１１乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２５】
まず、図１１（ａ）に示すように、例えばＳＴＩ法により、半導体基板１０に、複数の素子領域１２ａ〜１２ｈを画定する素子分離領域１４を形成する。半導体基板１０としては、例えばＰ型のシリコン基板を用いる。素子分離領域１４の材料としては、例えば二酸化シリコンを用いる。素子分離領域１４の深さは、例えば２５０〜３５０ｎｍ程度とする。
【０１２６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１０を形成する。
【０１２７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１０をパターニングする。これにより、低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ａ、１６ｂが形成される領域をそれぞれ露出する開口部１１２、及び、分離用Ｐ型ウェル３４、３８が形成される領域をそれぞれ露出する開口部１１２がフォトレジスト膜１１０に形成される（図１１（ｂ）参照）。
【０１２８】
次に、フォトレジスト膜１１０をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ）を用いる。加速エネルギーは、例えば１３５ｋｅＶ程度とする。ドーズ量は、例えば４．０×１０１３ｃｍ−２程度とする。これにより、Ｐ型ウェル１６ａ、１６ｂ及び分離用Ｐ型ウェル３３、３７が形成される。分離用Ｐ型ウェル３３，３７は、後工程においてＰ型のドーパント不純物を更に導入することにより、分離用Ｐ型ウェル４４，４８となるものである。Ｐ型ウェル１６ａ、１６ｂや分離用Ｐ型ウェル３３，３７の厚さは、例えば１μｍ程度となる。Ｐ型ウェル１６ａ、１６ｂや分離用Ｐ型ウェル３３，３７におけるＰ型のドーパント不純物のピーク濃度は、例えば４×１０１７ｃｍ−３程度となる。
【０１２９】
次に、フォトレジスト膜１１０をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のチャネルドープ層１８ａ、１８ｂを形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば１０ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１３〜２．５×１０１３ｃｍ−２程度とする。
【０１３０】
この後、例えばアッシングにより、フォトレジスト膜１１０を剥離する。
【０１３１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１４を形成する。
【０１３２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１４をパターニングする。これにより、低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ａ、２０ｂが形成される領域をそれぞれ露出する開口部１１６、及び、分離用Ｎ型ウェル３２、３６が形成される領域をそれぞれ露出する開口部１１６がフォトレジスト膜１１４に形成される（図１２（ａ）参照）。
【０１３３】
次に、フォトレジスト膜１１４をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。Ｎ型のドーパント不純物としては、例えばリン（Ｐ）を用いる。加速エネルギーは、例えば３３０ｋｅＶ程度とする。ドーズ量は、例えば３．０×１０１３ｃｍ−２程度とする。これにより、Ｎ型ウェル２０ａ、２０ｂ及び分離用Ｎ型ウェル３１、３５が形成される。分離用Ｎ型ウェル３１，３５は、後工程においてＮ型のドーパント不純物を更に導入することにより、分離用Ｎ型ウェル３２，３６となるものである。Ｎ型ウェル２０ａ、２０ｂや分離用Ｎ型ウェル３１，３５の厚さは、例えば１μｍ程度となる。Ｎ型ウェル２０ａ、２０ｂや分離用Ｎ型ウェル３１，３５におけるＮ型のドーパント不純物のピーク濃度は、例えば３×１０１７ｃｍ−３程度となる。
【０１３４】
次に、フォトレジスト膜１１４をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のチャネルドープ層２２ａ、２２ｂを形成する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。加速エネルギーは、例えば５０〜１００ｋｅＶ程度とする。ドーズ量は、例えば０．８×１０１３〜１．４×１０１３ｃｍ−２程度とする。
【０１３５】
この後、例えばアッシングにより、フォトレジスト膜１１４を剥離する。
【０１３６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１１８を形成する。
【０１３７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１１８をパターニングする。これにより、高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ａ、２４ｂが形成される領域をそれぞれ露出する開口部１２０、及び、分離用Ｐ型ウェル３４，３８が形成される領域をそれぞれ露出する開口部１２０がフォトレジスト膜１１８に形成される（図１２（ｂ）参照）。
【０１３８】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入する。これにより、Ｐ型ウェル２４ａ、２４ｂが形成される。また、分離用Ｐ型ウェル３３，３７にＰ型のドーパント不純物が更に導入され、分離用Ｐ型ウェル３４，３８となる。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば１５０ｋｅＶ程度とする。ドーズ量は、例えば３．０×１０１３ｃｍ−２程度とする。Ｐ型ウェル２４ａ、２４ｂや分離用Ｐ型ウェル３４，３８の厚さは、例えば１μｍ程度となる。Ｐ型ウェル２４ａ、２４ｂにおけるＰ型のドーパント不純物のピーク濃度は、例えば３×１０１７ｃｍ−３程度となる。分離用Ｐ型ウェル３４，３８におけるＰ型のドーパント不純物のピーク濃度は、例えば７×１０１７ｃｍ−３程度となる。素子分離領域１４の底面より深い第２の深さにおける分離用ウェル３４のＰ型不純物濃度は、第２の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第２の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和と同等となる。また、素子分離領域１４の底面より深い第４の深さにおける分離用ウェル３８のＰ型不純物濃度は、第４の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第４の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和と同等となる。
【０１３９】
次に、フォトレジスト膜１１８をマスクとし、例えばイオン注入法により、Ｐ型のドーパント不純物を半導体基板１０内に導入することにより、Ｐ型のチャネルドープ層２６ａ、２６ｂを形成する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば１０ｋｅＶ程度とする。ドーズ量は、例えば２．０×１０１２〜５．０×１０１２ｃｍ−２程度とする。
【０１４０】
この後、例えばアッシングにより、フォトレジスト膜１１８を剥離する。
【０１４１】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１２２を形成する。
【０１４２】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２２をパターニングする。これにより、高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ａ、２８ｂが形成される領域をそれぞれ露出する開口部１２４、及び、分離用Ｎ型ウェル３２，３６が形成される領域をそれぞれ露出する開口部１２４がフォトレジスト膜１２２に形成される（図１３（ａ）参照）。
【０１４３】
次に、フォトレジスト膜１２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入する。これにより、Ｎ型ウェル２８ａ、２８ｂが形成される。また、分離用Ｎ型ウェル３１、３５にＮ型のドーパント不純物が更に導入され、分離用Ｎ型ウェル３２，３６となる。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば３６０ｋｅＶ程度とする。ドーズ量は、例えば３．０×１０１３ｃｍ−２程度とする。Ｎ型ウェル２８ａ、２８ｂ及び分離用Ｎ型ウェル３２，３６の厚さは、例えば１μｍ程度となる。Ｎ型ウェル２８ａ、２８ｂにおけるＮ型のドーパント不純物のピーク濃度は、例えば３×１０１７ｃｍ−３程度となる。分離用Ｎ型ウェル３２，３６におけるＮ型のドーパント不純物のピーク濃度は、例えば６×１０１７ｃｍ−３程度となる。素子分離領域１４の底面より深い第１の深さにおける分離用Ｎ型ウェル３２のＮ型不純物濃度は、第１の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第１の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和と同等となる。また、素子分離領域１４の底面より深い第３の深さにおける分離用Ｎ型ウェル３６のＮ型不純物濃度は、第３の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第３の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和と同等となる。
【０１４４】
次に、フォトレジスト膜１２２をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型のチャネルドープ層３０ａ、３０ｂを形成する。Ｎ型のドーパント不純物としては、例えばＡｓを用いる。加速エネルギーは、例えば１００ｋｅＶ程度とする。ドーズ量は、例えば０．７×１０１２〜１．５×１０１２ｃｍ−２程度とする。
【０１４５】
この後、例えばアッシングにより、フォトレジスト膜１２２を剥離する。
【０１４６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１２６を形成する。
【０１４７】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜１２６をパターニングする。これにより、Ｎ型の埋め込みウェル４０ａ、４０ｂが形成される領域をそれぞれ露出する開口部１２８がフォトレジスト膜１２６に形成される（図１３（ｂ）参照）。
【０１４８】
次に、フォトレジスト膜１２６をマスクとし、例えばイオン注入法により、Ｎ型のドーパント不純物を半導体基板１０内に導入することにより、Ｎ型の埋め込みウェル４０ａ、４０ｂを形成する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば５００〜８００ｋｅＶ程度とする。ドーズ量は、例えば１．０×１０１３〜２．０×１０１３ｃｍ−２程度とする。埋め込みウェル４０ａ、４０ｂの上面と半導体基板１０の上面との間の距離は、例えば０．５〜０．９μｍ程度とする。こうして、Ｎ型の埋め込みウェル４０ａ、４０ｂが半導体基板１０内に形成される。
【０１４９】
この後、例えばアッシングにより、フォトレジスト膜１２６を剥離する。
【０１５０】
次に、全面に、例えば熱酸化法により、膜厚６〜８ｎｍ程度のシリコン酸化膜を形成する。
【０１５１】
次に、フォトリソグラフィ技術を用い、低電圧ＮＭＯＳトランジスタが形成される領域と低電圧ＰＭＯＳトランジスタが形成される領域のシリコン酸化膜をエッチング除去する。
【０１５２】
次に、全面に、例えば熱酸化法により、膜厚１．４〜１．７ｎｍ程度のシリコン酸化膜を形成する。こうして、低電圧ＮＭＯＳトランジスタが形成される素子領域１２ａ、１２ｂと低電圧ＰＭＯＳトランジスタが形成される素子領域１２ｃ、１２ｄに、低電圧ＭＯＳトランジスタ用のゲート絶縁膜４２ａが形成される（図１４（ａ）参照）。低電圧ＭＯＳトランジスタ用のゲート絶縁膜４２ａの膜厚は、例えば１．４〜１．７ｎｍ程度とする。一方、高電圧ＮＭＯＳトランジスタが形成される素子領域１２ｅ、１２ｆと高電圧ＰＭＯＳトランジスタが形成される素子領域１２ｇ、１２ｈには、高電圧ＭＯＳトランジスタ用のゲート絶縁膜４２ｂが形成される。高電圧ＭＯＳトランジスタ用のゲート絶縁膜４２ｂの膜厚は、例えば６〜８ｎｍ程度とする。
【０１５３】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えば膜厚９０〜１２０ｎｍ程度のポリシリコン膜を形成する。
【０１５４】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート電極４４ａ〜４４ｄの形状にパターニングする（図１４（ｂ）参照）。
【０１５５】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１５６】
次に、フォトリソグラフィ技術を用い、低電圧ＮＭＯＳトランジスタが形成される領域ＬＮ１，ＬＮ２と高電圧ＮＭＯＳトランジスタＨＮ１、ＨＮ２が形成される領域とを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１５７】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、ゲート電極４４ａ〜４４ｄの両側の半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばＡｓを用いる。加速エネルギーは、例えば１．０〜２．０ｋｅＶ程度とする。ドーズ量は、例えば３×１０１４〜１０×１０１４ｃｍ−２程度とする。こうして、エクステンションソース／ドレイン構造の浅い領域を形成するＮ型の低濃度不純物領域（エクステンション領域）４６、５０が形成される（図１５（ａ）参照）。
【０１５８】
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
【０１５９】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１６０】
次に、フォトリソグラフィ技術を用い、低電圧ＰＭＯＳトランジスタが形成される領域ＬＰ１、ＬＰ２と高電圧ＰＭＯＳトランジスタが形成される領域ＨＰ１，ＨＰ２とを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１６１】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、ゲート電極４４ａ〜４４ｄの両側の半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば０．３〜０．７ｋｅＶ程度とする。ドーズ量は、例えば１．５×１０１４〜４．０×１０１４ｃｍ−２程度とする。こうして、エクステンションソース／ドレイン構造の浅い領域を形成するＰ型の低濃度不純物領域４８、５２が形成される。
【０１６２】
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
【０１６３】
次に、全面に、例えばＣＶＤ法により、例えば膜厚６０〜８０ｎｍ程度のシリコン酸化膜を形成する。
【０１６４】
次に、シリコン酸化膜を異方性エッチングすることにより、ゲート電極４４ａ〜４４ｄの側壁部分にシリコン酸化膜のサイドウォール絶縁膜５４を形成する（図１５（ｂ）参照）。
【０１６５】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１６６】
次に、フォトリソグラフィ技術を用い、低電圧ＮＭＯＳトランジスタが形成される領域ＬＮ１，ＬＮ２と高電圧ＮＭＯＳトランジスタが形成される領域ＨＮ１，ＨＮ２とを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１６７】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、サイドウォール絶縁膜５４が形成されたゲート電極４４ａ〜４４ｄの両側の半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば７〜１０ｋｅＶ程度とする。ドーズ量は、例えば０．６×１０１６〜１．６×１０１６ｃｍ−２程度とする。こうして、エクステンションソース／ドレイン構造の深い領域を形成するＮ型の高濃度不純物領域５６、６６が形成される。低濃度不純物領域４６、５０と高濃度不純物領域５６、６６とにより、エクステンションソース／ドレイン構造のソース／ドレイン領域５８，６８が形成される（図１６（ａ）参照）。
【０１６８】
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
【０１６９】
次に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１７０】
次に、フォトリソグラフィ技術を用い、低電圧ＰＭＯＳトランジスタが形成される領域ＬＰ１，ＬＰ２と高電圧ＰＭＯＳトランジスタが形成される領域ＨＰ１、ＨＰ２とを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０１７１】
次に、フォトレジスト膜をマスクとし、例えばイオン注入法により、サイドウォール絶縁膜５４が形成されたゲート電極４４ａ〜４４ｄの両側の半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば３〜５ｋｅＶ程度とする。ドーズ量は、例えば４×１０１５〜８×１０１５ｃｍ−２程度とする。こうして、エクステンションソース／ドレイン構造の深い領域を形成するＰ型の高濃度不純物領域６０，７２が形成される。低濃度不純物領域４８，５２と高濃度不純物領域６０，７２とにより、エクステンションソース／ドレイン構造のソース／ドレイン領域６２，７４が形成される。
【０１７２】
この後、例えばアッシングにより、フォトレジスト膜を剥離する。
【０１７３】
次に、例えばＣＶＤ法により、膜厚５００〜７００ｎｍ程度のシリコン酸化膜の層間絶縁膜７８を形成する。
【０１７４】
次に、例えばＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、例えば膜厚が２５０〜４００ｎｍ程度になるまで層間絶縁膜７８を研磨する。
【０１７５】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン領域５８，６２，６８，７４にそれぞれ達するコンタクトホール８０を層間絶縁膜に形成する。この際、ウェルタップ領域（図２及び図３参照）９０ａ〜９０ｃ、９２，９４，９６、９８ａ〜９８ｃ、１００，１０２，１０４に達するコンタクトホール（図示せず）も層間絶縁膜７８に形成される。
【０１７６】
次に、全面に、例えばスパッタリング法により、例えば、膜厚７〜１５ｎｍ程度のチタン（Ｔｉ）膜と膜厚５〜１０ｎｍ程度の窒化チタン（ＴｉＮ）膜とを積層することにより、バリア膜（図示せず）を形成する。
【０１７７】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１５０〜２５０ｎｍ程度のタングステン膜を形成する。
【０１７８】
次に、例えばＣＭＰ法により、層間絶縁膜７８の表面が露出するまでタングステン膜及びバリア膜を研磨する。これにより、コンタクトホール７８内にタングステンの導体プラグ８２が埋め込まれる。
【０１７９】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１５０〜２５０ｎｍ程度のシリコン酸化膜の層間絶縁膜８４を形成する。
【０１８０】
次に、フォトリソグラフィ技術を用い、配線８６を埋め込むための溝８８を層間絶縁膜８４に形成する。溝８８の底部には、導体プラグ８２の上面が露出する。
【０１８１】
次に、全面に、例えばスパッタリング法により、例えば膜厚１５〜２５ｎｍ程度のＴｉのバリア膜（図示せず）を形成する。
【０１８２】
次に、全面に、例えばスパッタリング法により、例えば膜厚３０〜５０ｎｍ程度の銅（Ｃｕ）のシード層（図示せず）を形成する。
【０１８３】
次に、例えば電解めっき法により、例えば０．８〜１．３μｍ程度のＣｕ膜を形成する。
【０１８４】
次に、例えばＣＶＤ法により、層間絶縁膜８４の表面が露出するまでＣｕ膜及びバリア膜を研磨する。これにより、溝８８内にＣｕの配線８６が埋め込まれる。
【０１８５】
こうして、本実施形態による半導体装置が製造される（図１６（ｂ）参照）。
【０１８６】
このように、本実施形態によれば、Ｎ型ウェル２０ａ、２０ｂが形成される領域にＮ型のドーパント不純物を導入する際に、分離用Ｎ型ウェル３２、３６が形成される領域にもＮ型のドーパント不純物を導入する。また、Ｎ型ウェル２８ａ、２８ｂが形成される領域にＮ型のドーパント不純物を導入する際に、分離用Ｎ型ウェル３２、３６が形成される領域にもＮ型のドーパント不純物を導入する。このため、工程数を増加することなく、不純物濃度が比較的高い分離用Ｎ型ウェル３２，３６を形成することができる。また、本実施形態によれば、Ｐ型ウェル１６ａ、１６ｂが形成される領域にＰ型のドーパント不純物を導入する際に、分離用Ｐ型ウェル３４、３８が形成される領域にもＰ型のドーパント不純物を導入する。また、Ｐ型ウェル２４ａ、２４ｂが形成される領域にＰ型のドーパント不純物を導入する際に、分離用Ｐ型ウェル３４、３８が形成される領域にもＰ型のドーパント不純物を導入する。このため、工程数を増加することなく、不純物濃度が比較的高い分離用Ｐ型ウェル３４，３８を形成することができる。従って、本実施形態によれば、工程数の増加を招くことなく、半導体装置の小型化を実現することができる。
【０１８７】
［第２実施形態］
第２実施形態による半導体装置の製造方法を図１７乃至図２３を用いて説明する。図１７乃至図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１乃至図１６に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８８】
本実施形態による半導体装置の製造方法は、低電圧ＭＯＳトランジスタ５９ａ、５９ｂ、６４ａ、６４ｂが形成されるウェル１６ａ、１６ｂ、２０ａ、２０ｂを形成した後に、素子分離領域１４を形成するものである。
【０１８９】
まず、図１７（ａ）に示すように、フォトリソグラフィ技術を用い、半導体基板１０の一部をエッチングすることにより、半導体基板１０に位置合わせマーク（アライメントマーク）１３０を形成する。位置合わせマーク１３０は、後工程において、フォトレジスト膜にパターンを転写する際の位置合わせに用いられる。
【０１９０】
次に、図１１（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｐ型ウェル１６ａ、１６ｂ、分離用Ｐ型ウェル３３，３７、チャネルドープ層１８ａ、１８ｂを形成する（図１７（ｂ）参照）。
【０１９１】
次に、図１１（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型ウェル２０ａ、２０ｂ、分離用Ｎ型ウェル３１、３５、チャネルドープ層２２ａ、２２ｂを形成する（図１８（ａ）参照）。
【０１９２】
次に、図１１（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、素子領域１２ａ〜１２ｈを画定する素子分離領域１４を形成する（図１８（ｂ）参照）。この際、位置合わせマーク１３０内には、素子分離領域１４の材料と同じ材料の絶縁膜１４ａが埋め込まれる。
【０１９３】
次に、図１２（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｐ型のドーパント不純物を半導体基板１０内に導入する（図１９（ａ）参照）。これにより、Ｐ型ウェル２４ａ、２４ｂが形成される。また、分離用Ｐ型ウェル３３，３７にＰ型のドーパント不純物が更に導入され、分離用Ｐ型ウェル３４，３８となる。また、チャネルドープ層２６ａ、２６ｂが形成される。
【０１９４】
次に、図１３（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型のドーパント不純物を半導体基板１０内に導入する（図１９（ｂ）参照）。これにより、Ｎ型ウェル２８ａ、２８ｂが形成される。また、分離用Ｎ型ウェル３１，３５にＮ型のドーパント不純物が更に導入され、分離用ウェル３２，３６となる。また、チャネルドープ層３０ａ、３０ｂが形成される。
【０１９５】
次に、図１３（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型の埋め込みウェル４０ａ、４０ｂを形成する（図２０（ａ）参照）。
【０１９６】
次に、図１４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜４２ａ、４２ｂを形成する（図２０（ｂ）参照）。
【０１９７】
次に、図１４（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、ゲート電極４４ａ〜４４ｄを形成する（図２１（ａ）参照）。
【０１９８】
次に、図１５（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、低濃度不純物領域４６、４８、５０、５２を形成する（図２１（ｂ）参照）。
【０１９９】
次に、図１５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜５４を形成する（図２２（ａ）参照）。
【０２００】
次に、図１６（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、高濃度不純物領域５６，６０，６６，７２を形成し、これにより、ソース／ドレイン領域５８，６２，６８，７４が形成される（図２２（ｂ）参照）。
【０２０１】
次に、図１６（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７８，導体プラグ８０，層間絶縁膜８４及び配線８６を形成する。
【０２０２】
こうして、本実施形態による半導体装置が製造される（図２３参照）。
【０２０３】
このように、低電圧ＭＯＳトランジスタ用のウェル１６ａ、１６ｂ、２０ａ、２０ｂを形成した後に、素子分離領域１４を形成するようにしてもよい。
【０２０４】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法を図２４乃至図３１を用いて説明する。図１乃至図２３に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２０５】
（半導体装置）
まず、本実施形態による半導体装置について図２４を用いて説明する。図２４は、本実施形態による半導体装置を示す断面図である。
【０２０６】
本実施形態による半導体装置は、ＤＤＣ（Deeply Depleted Channel）ＭＯＳトランジスタ５９ｃ、５９ｄ、６４ｃ、６４ｄが形成されているものである。
【０２０７】
図２４に示すように、低電圧ＮＭＯＳトランジスタが形成される領域ＬＮ１、ＬＮ２には、それぞれＰ型ウェル１６ａ、１６ｂが形成されている。
【０２０８】
Ｐ型ウェル１６ａ、１６ｂには、それぞれチャネルドープ層１８ａ、１８ｂが形成されている。
【０２０９】
チャネルドープ層１８ａ、１８ｂ上には、不純物の注入が行われていないシリコン層（エピタキシャル層）１３２、即ち、不純物濃度が極めて低い層１３２が形成されている。シリコン層１３２の厚さは、例えば２０〜３０ｎｍ程度とする。
【０２１０】
シリコン層１３２上には、ゲート絶縁膜４２ａを介してゲート電極４４ａが形成されている。
【０２１１】
こうして、ゲート電極４４ａとソース／ドレイン領域５８とを有するＤＤＣ構造の低電圧ＮＭＯＳトランジスタ５９ｃ、５９ｄが形成されている。
【０２１２】
低電圧ＰＭＯＳトランジスタが形成される領域ＬＰ１、ＬＰ２には、それぞれＮ型ウェル２０ａ、２０ｂが形成されている。
【０２１３】
Ｎ型ウェル２０ａ、２０ｂには、それぞれチャネルドープ層２２ａ、２２ｂが形成されている。
【０２１４】
チャネルドープ層２２ａ、２２ｂ上には、不純物の注入が行われていないシリコン層１３２、即ち、不純物濃度が極めて低い層１３２が形成されている。
【０２１５】
シリコン層１３２上には、ゲート絶縁膜４２ａを介してゲート電極４４ｂが形成されている。
【０２１６】
こうして、ゲート電極４４ｂとソース／ドレイン領域６２とを有するＤＤＣ構造の低電圧ＰＭＯＳトランジスタ６４ｃ、６４ｄが形成されている。
【０２１７】
ＤＤＣ構造のＭＯＳトランジスタ５９ｃ、５９ｄ、６４ｃ、６４ｄにおいては、ゲート絶縁膜４２ａの直下のチャネル領域が、非常に不純物濃度が低い層１３２となっているため、深い領域まで空乏層が伸びるようになっている。このため、閾値電圧の揺らぎの小さいＭＯＳトランジスタ５９ｃ、５９ｄ、６４ｃ、６４ｄを得ることができる。
【０２１８】
こうして本実施形態による半導体装置が形成されている。
【０２１９】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図２５乃至図３１を用いて説明する。図２５乃至図３１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２２０】
まず、図２５（ａ）に示すように、フォトリソグラフィ技術を用い、半導体基板１０の一部をエッチングすることにより、半導体基板１０に位置マーク１３０を形成する。
【０２２１】
次に、図１１（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｐ型ウェル１６ａ、１６ｂ、分離用Ｐ型ウェル３３，３７、チャネルドープ層１８ａ、１８ｂを形成する（図２５（ａ）参照）。
【０２２２】
次に、図１２（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型ウェル２０ａ、２０ｂ、分離用Ｎ型ウェル３１，３５、チャネルドープ層２２ａ、２２ｂを形成する（図２６（ａ）参照）。
【０２２３】
次に、全面に、例えばＣＶＤ法により、厚さ２０〜３０ｎｍ程度のシリコン層１３２をエピタキシャル成長する（図２６（ｂ）参照）。
【０２２４】
次に、図１１（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、素子領域１２ａ〜１２ｈを画定する素子分離領域１４を形成する（図２７（ａ）参照）。この際、位置合わせマーク１３０内には、素子分離領域１４と同じ材料の絶縁膜１４ａが埋め込まれる。
【０２２５】
次に、図１２（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｐ型のドーパント不純物を半導体基板１０内に導入する（図２７（ｂ）参照）。これにより、Ｐ型ウェル２４ａ、２４ｂが形成される。また、分離用Ｐ型ウェル３３，３７にＰ型のドーパント不純物が更に導入され、分離用Ｐ型ウェル３４，３８となる。また、チャネルドープ層２６ａ、２６ｂが形成される。
【０２２６】
次に、図１３（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型のドーパント不純物を半導体基板１０内に導入する（図２８（ａ）参照）。これにより、Ｎ型ウェル２８ａ、２８ｂが形成される。また、分離用Ｎ型ウェル３１，３５にＮ型のドーパント不純物が更に導入され、分離用Ｎ型ウェル３２，３６となる。また、チャネルドープ層３０ａ、３０ｂが形成される。
【０２２７】
次に、図１３（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型の埋め込みウェル４０ａ、４０ｂを形成する（図２８（ｂ）参照）。
【０２２８】
次に、図１４（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜４２ａ、４２ｂを形成する（図２９（ａ）参照）。
【０２２９】
次に、図１４（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、ゲート電極４４ａ〜４４ｄを形成する（図２９（ｂ）参照）。
【０２３０】
次に、図１５（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、低濃度不純物領域４６、４８、５０、５２を形成する（図３０（ａ）参照）。
【０２３１】
次に、図１５（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、サイドウォール絶縁膜５４を形成する（図３０（ｂ）参照）。
【０２３２】
次に、図１６（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、高濃度不純物領域５６，６０，６６，７２を形成する（図３１（ａ）参照）。
【０２３３】
次に、図１６（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７８，導体プラグ８０，層間絶縁膜８４及び配線８６を形成する。
【０２３４】
こうして、本実施形態による半導体装置が製造される（図３１（ｂ）参照）。
【０２３５】
このように、低電圧ＭＯＳトランジスタとして、ＤＤＣ構造のＭＯＳトランジスタ５９ｃ、５９ｄ、６４ｃ、６４ｄを形成してもよい。
【０２３６】
［第４実施形態］
第４実施形態による半導体装置及びその製造方法を図３２乃至図３８を用いて説明する。図１乃至図３１に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２３７】
（半導体装置）
まず、本実施形態による半導体装置について図３２を用いて説明する。図３２は、本実施形態による半導体装置を示す断面図である。
【０２３８】
本実施形態による半導体装置は、分離用Ｎ型ウェル３２ａ、３６ａや分離用Ｐ型ウェル３４ａ、３８ａに、不純物が更に高濃度に導入されているものである。
【０２３９】
図３２に示すように、第１の低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ａと第２の低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ｂとの間の領域には、分離用Ｎ型ウェル３２ａが形成されている。素子分離領域１４の底面より深く、Ｐ型ウェル１６ａの底面より浅い第１の深さにおける分離用ウェル３２ａのＮ型不純物濃度は、第１の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第１の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和より大きい。分離用Ｎ型ウェル３２ａにおけるＮ型のドーパント不純物のピーク濃度は、例えば０．８×１０１８〜１．４×１０１８ｃｍ−３程度とする。分離用Ｎ型ウェル３２ａは、Ｎ型のドーパント不純物の注入を３回行うことにより形成されている。具体的には、低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ａ、２０ｂを形成するためのＮ型のドーパント不純物の注入の際に、分離用Ｎ型ウェル３２ａが形成される領域にも、Ｎ型のドーパント不純物が導入されている。また、高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ａ、２８ｂを形成するためのＮ型のドーパント不純物の注入の際にも、分離用Ｎ型ウェル３２ａが形成される領域に、Ｎ型のドーパント不純物が導入されている。また、分離用Ｎ型ウェル３２ａ、３６ａが形成される領域を露出する開口部１４０（図３７（ａ）参照）が形成されたマスク１３８（図３７（ａ）参照）を用いて、分離用Ｎ型ウェル３２ａが形成される領域にＮ型のドーパント不純物が更に導入されている。
【０２４０】
第１の低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ａと第２の低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ｂとの間の領域には、分離用Ｐ型ウェル３４ａが形成されている。素子分離領域１４の底面より深く、Ｎ型ウェル２０ａの底面より浅い第２の深さにおける分離用ウェル３４ａのＰ型不純物濃度は、第２の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第２の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和より大きい。分離用Ｐ型ウェル３２ａにおけるＰ型のドーパント不純物のピーク濃度は、例えば０．８×１０１８〜１．４×１０１８ｃｍ−３程度とする。分離用Ｐ型ウェル３４ａは、Ｐ型のドーパント不純物の注入を３回行うことにより形成されている。具体的には、低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ａ、１６ｂを形成するためのＰ型のドーパント不純物の注入の際に、分離用Ｐ型ウェル３４ａが形成される領域にも、Ｐ型のドーパント不純物が導入されている。また、高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ａ、２４ｂを形成するためのＰ型のドーパント不純物の注入の際にも、分離用Ｐ型ウェル３４ａが形成される領域に、Ｐ型のドーパント不純物が導入されている。また、分離用Ｐ型ウェル３４ａ、３８ａが形成される領域を露出する開口部１３６（図３６（ａ）参照）が形成されたマスク１３４（図３６（ｂ）参照）を用いて、分離用Ｐ型ウェル３４ａが形成される領域に、Ｐ型のドーパント不純物が更に導入されている。
【０２４１】
第１の高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ａと第２の高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ｂとの間の領域には、分離用Ｎ型ウェル３６ａが形成されている。素子分離領域１４の底面より深く、Ｐ型ウェル２４ａの底面より浅い第３の深さにおける分離用ウェル３６のＮ型不純物濃度は、第３の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第３の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和より大きい。分離用Ｎ型ウェル３６ａにおけるＮ型のドーパント不純物のピーク濃度は、例えば０．８×１０１８〜１．４×１０１８ｃｍ−３程度とする。分離用Ｎ型ウェル３６ａは、Ｎ型のドーパント不純物の注入を３回行うことにより形成されている。具体的には、低電圧ＰＭＯＳトランジスタ用のＮ型ウェル２０ａ、２０ｂを形成するためのＮ型のドーパント不純物の注入の際に、分離用Ｎ型ウェル３６ａが形成される領域にも、Ｎ型のドーパント不純物が導入されている。また、高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ａ、２８ｂを形成するためのＮ型のドーパント不純物の注入の際にも、分離用Ｎ型ウェル３６ａが形成される領域に、Ｎ型のドーパント不純物が導入されている。また、分離用Ｎ型ウェル３２ａ、３６ａが形成される領域を露出する開口部１４０（図３７（ａ）参照）が形成されたマスク１３８（図３７（ａ）参照）を用いて、分離用Ｎ型ウェル３６ａが形成される領域に、Ｎ型のドーパント不純物が更に導入されている。
【０２４２】
第１の高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ａと第２の高電圧ＰＭＯＳトランジスタ用のＮ型ウェル２８ｂとの間の領域には、分離用Ｐ型ウェル３８ａが形成されている。素子分離領域１４の底面より深く、Ｎ型ウェル２８ａの底面より浅い第４の深さにおける分離用ウェル３８のＰ型不純物濃度は、第４の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第４の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和より大きい。分離用Ｐ型ウェル３８ａにおけるＰ型のドーパント不純物のピーク濃度は、例えば０．８×１０１８〜１．４×１０１８ｃｍ−３程度とする。分離用Ｐ型ウェル３８ａは、Ｐ型のドーパント不純物の注入を３回行うことにより形成されている。具体的には、低電圧ＮＭＯＳトランジスタ用のＰ型ウェル１６ａ、１６ｂを形成するためのＰ型のドーパント不純物の注入の際に、分離用Ｐ型３８ａが形成される領域にも、Ｐ型のドーパント不純物が導入されている。また、高電圧ＮＭＯＳトランジスタ用のＰ型ウェル２４ａ、２４ｂを形成するためのＰ型のドーパント不純物の注入の際にも、分離用Ｐ型ウェル３８ａが形成される領域に、Ｐ型のドーパント不純物が導入されている。また、分離用Ｐ型ウェル３４ａ、３８ａが形成される領域を露出する開口部１３６（図３６（ｂ）参照）が形成されたマスク１３４（図３６（ｂ）参照）を用いて、分離用Ｐ型ウェル３８ａが形成される領域に、Ｐ型のドーパント不純物が更に導入されている。
【０２４３】
このように、分離用Ｎ型ウェル３２ａ、３６ａや分離用Ｐ型ウェル３４ａ、３８ａにおける不純物濃度をより高濃度に設定してもよい。本実施形態によれば、分離用ウェル３２ａ、３６ａにおけるＮ型の不純物濃度が十分に高いため、Ｐ型ウェル１６ａ、２４ａとＰ型ウェル１６ｂ、２４ｂとの間の距離を更に小さくすることが可能である。また、本実施形態によれば、分離用Ｐ型ウェル３４ａ、３８ａにおけるＰ型の不純物濃度が十分に高いため、Ｎ型ウェル２０ａ、２８ａとＮ型ウェル２０ｂ、２８ｂとの間の距離を更に小さくすることが可能である。従って、本実施形態によれば、半導体装置の更なる小型化を実現することができる。
【０２４４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図３３乃至図３８を用いて説明する。図３３乃至図３８は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２４５】
まず、図３３（ａ）に示すように、フォトリソグラフィ技術を用い、半導体基板１０の一部をエッチングすることにより、半導体基板１０に位置マーク１３０を形成する。
【０２４６】
次に、図１１（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｐ型ウェル１６ａ、１６ｂ、分離用Ｐ型ウェル３３、３７、チャネルドープ層１８ａ、１８ｂを形成する（図３３（ａ）参照）。Ｐ型ウェル１６ａ、１６ｂや分離用Ｐ型ウェル３３，３７におけるＰ型のドーパント不純物のピーク濃度は、例えば４×１０１７ｃｍ−３程度となる。
【０２４７】
次に、図１２（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型ウェル２０ａ、２０ｂ、分離用Ｎ型ウェル３１，３５及びチャネルドープ層２２ａ、２２ｂを形成する（図３４（ａ）参照）。Ｎ型ウェル２０ａ、２０ｂや分離用Ｎ型ウェル３１，３５におけるＮ型のドーパント不純物のピーク濃度は、例えば３×１０１７ｃｍ−３程度となる。
【０２４８】
次に、図２６（ｂ）を用いて上述した第３実施形態による半導体装置の製造方法と同様にして、シリコン層１３２をエピタキシャル成長する（図３４（ｂ）参照）。
【０２４９】
次に、図１１（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、素子領域１２ａ〜１２ｈを画定する素子分離領域１４を形成する（図３５（ａ）参照）。この際、位置合わせマーク１３０内には、素子分離領域１４と同じ材料の絶縁膜１４ａが埋め込まれる。
【０２５０】
次に、図１２（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｐ型のドーパント不純物を半導体基板１０内に導入する（図３５（ｂ）参照）。これにより、Ｐ型ウェル２４ａ、２４ｂが形成される。また、分離用Ｐ型ウェル３３、３７にＰ型のドーパント不純物が更に導入され、分離用Ｐ型ウェル３４、３８となる。また、チャネルドープ層２６ａ、２６ｂが形成される。Ｐ型ウェル２４ａ，２４ｂにおけるＰ型のドーパント不純物のピーク濃度は、例えば３×１０１７ｃｍ−３程度となる。分離用Ｐ型ウェル３４，３８におけるＰ型のドーパント不純物のピーク濃度は、例えば７×１０１７ｃｍ−３程度となる。素子分離領域１４の底面より深い第２の深さにおける分離用Ｐ型ウェル３４のＰ型不純物濃度は、第２の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第２の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和と同等となる。素子分離領域１４の底面より深い第４の深さにおける分離用Ｐ型ウェル３８のＰ型不純物濃度は、第４の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第４の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和と同等となる。
【０２５１】
次に、図１３（ａ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型のドーパント不純物を半導体基板１０内に導入する（図３６（ａ）参照）。これにより、Ｎ型ウェル２８ａ、２８ｂが形成される。また、分離用Ｎ型ウェル３１，３５にＮ型のドーパント不純物が更に導入され、分離用Ｎ型ウェル３２，３６となる。また、チャネルドープ層３０ａ、３０ｂが形成される。Ｎ型ウェル２８ａ，２８ｂにおけるＮ型のドーパント不純物のピーク濃度は、例えば３×１０１７ｃｍ−３程度となる。また、分離用Ｎ型ウェル３２，３６におけるＮ型のドーパント不純物のピーク濃度は、例えば６×１０１７ｃｍ−３程度となる。素子分離領域１４の底面より深い第１の深さにおける分離用ウェル３２のＮ型不純物濃度は、第１の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第１の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和と同等となる。素子分離領域１４の底面より深い第３の深さにおける分離用ウェル３６のＮ型不純物濃度は、第３の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第３の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和と同等となる。
【０２５２】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１３４を形成する。
【０２５３】
次に、フォトリソグラフィ技術を用い、分離用Ｐ型ウェル３４ａ、３８ａが形成される領域を露出する開口部１３６をフォトレジスト膜１３４に形成する。
【０２５４】
次に、フォトレジスト膜１３４をマスクとし、Ｐ型のドーパント不純物を半導体基板１０内に導入する（図３６（ｂ）参照）。これにより、分離用Ｐ型ウェル３４，３８にＰ型のドーパント不純物が更に導入され、分離用Ｐ型ウェル３４ａ，３８ａとなる。Ｐ型のドーパント不純物としては、例えばＢを用いる。加速エネルギーは、例えば１５０ｋｅＶ程度とする。ドーズ量は、例えば４×１０１３〜１０×１０１３ｃｍ−２程度とする。分離用Ｐ型ウェル３４ａ，３８ａにおけるＰ型のドーパント不純物のピーク濃度は、例えば０．８×１０１８〜１．４×１０１８ｃｍ−３程度となる。素子分離領域１４の底面より深い第２の深さにおける分離用ウェル３４ａのＰ型不純物濃度は、第２の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第２の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和より大きくなる。素子分離領域１４の底面より深い第４の深さにおける分離用ウェル３８ａのＰ型不純物濃度は、第４の深さにおけるＰ型ウェル１６ａのＰ型不純物濃度と、第４の深さにおけるＰ型ウェル２４ａのＰ型不純物濃度との和より大きくなる。
【０２５５】
この後、例えばアッシングによりフォトレジスト膜１３４を剥離する。
【０２５６】
次に、全面に、例えばスピンコート法により、フォトレジスト膜１３８を形成する。
【０２５７】
次に、フォトリソグラフィ技術を用い、分離用Ｐ型ウェル３２ａ、３６ａが形成される領域を露出する開口部１４０をフォトレジスト膜１３８に形成する。
【０２５８】
次に、フォトレジスト膜１３８をマスクとし、Ｎ型のドーパント不純物を半導体基板１０内に導入する（図３７（ａ）参照）。これにより、分離用Ｎ型ウェル３２，３６にＮ型のドーパント不純物が更に導入され、分離用Ｎ型ウェル３２ａ、３６ａとなる。Ｎ型のドーパント不純物としては、例えばＰを用いる。加速エネルギーは、例えば３６０ｋｅＶ程度とする。ドーズ量は、例えば４×１０１３〜１．０×１０１４ｃｍ−２程度とする。分離用Ｎ型ウェル３２ａ，３６ａにおけるＮ型のドーパント不純物のピーク濃度は、例えば０．８×１０１８〜１．４×１０１８ｃｍ−３程度となる。素子分離領域１４の底面より深い第１の深さにおける分離用ウェル３２ａのＮ型不純物濃度は、第１の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第１の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和より大きくなる。また、素子分離領域１４の底面より深い第３の深さにおける分離用ウェル３６ａのＮ型不純物濃度は、第３の深さにおけるＮ型ウェル２０ａのＮ型不純物濃度と、第３の深さにおけるＮ型ウェル２８ａのＮ型不純物濃度との和より大きくなる。
【０２５９】
次に、図１３（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様にして、Ｎ型の埋め込みウェル４０ａ、４０ｂを形成する（図３７（ｂ）参照）。
【０２６０】
この後の半導体装置の製造方法は、図１４（ａ）乃至図１６（ｂ）を用いて上述した第１実施形態による半導体装置の製造方法と同様であるため、説明を省略する。
【０２６１】
こうして、本実施形態による半導体装置が製造される（図３８参照）。
【０２６２】
このように、分離用Ｎ型ウェル３２ａ、３６ａや分離用Ｐ型ウェル３４ａ、３８ａにおける不純物濃度をより高濃度に設定してもよい。本実施形態によれば、分離用ウェル３２ａ、３６ａにおけるＮ型の不純物濃度が十分に高いため、Ｐ型ウェル１６ａ、２４ａとＰ型ウェル１６ｂ、２４ｂとの間の距離を更に小さくすることが可能である。また、本実施形態によれば、分離用Ｐ型ウェル３４ａ、３８ａにおけるＰ型の不純物濃度が十分に高いため、Ｎ型ウェル２０ａ、２８ａとＮ型ウェル２０ｂ、２８ｂとの間の距離を更に小さくすることが可能である。従って、本実施形態によれば、半導体装置の更なる小型化を実現することができる。
【０２６３】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２６４】
例えば、第４実施形態では、Ｎ型のドーパント不純物の注入を３回行うことにより、分離用Ｎ型ウェル３２ａ、３６ａを形成したが、Ｎ型のドーパント不純物の注入を４回以上行うことにより分離用Ｎ型ウェルを形成してもよい。
【０２６５】
また、第４実施形態では、Ｐ型のドーパント不純物の注入を３回行うことにより、分離用Ｐ型ウェル３４ａ、３８ａを形成したが、Ｐ型のドーパント不純物の注入を４回以上行うことにより分離用Ｐ型ウェルを形成してもよい。
【０２６６】
上記実施形態に関し、更に以下の付記を開示する。
【０２６７】
（付記１）
素子領域を画定する素子分離領域を半導体基板に形成する工程と、
前記半導体基板の第１の領域に第１導電型の第１の不純物を導入することにより、前記第１導電型の第１のウェルを形成するとともに、前記半導体基板の第２の領域に前記第１の不純物を導入することにより、前記第１導電型の第２のウェルを形成する工程と、
前記半導体基板の第３の領域に、前記第１導電型の反対の導電型である第２導電型の第２の不純物を導入することにより、前記第２導電型の第３のウェルを形成するとともに、前記第１のウェルと前記第２のウェルとの間の前記半導体基板の第４の領域に前記第２の不純物を導入することにより、前記第２導電型の第１の分離用ウェルを形成する工程と、
前記第４の領域に前記第２導電型の第３の不純物を導入する工程と
を有することを特徴とする半導体装置の製造方法。
【０２６８】
（付記２）
付記１記載の半導体装置の製造方法において、
前記第３の不純物を導入する工程は、前記半導体基板の第５の領域に前記第３の不純物を導入して前記第２導電型の第４のウェルを形成する工程とともに行われる
ことを特徴とする半導体装置の製造方法。
【０２６９】
（付記３）
付記１又は２記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程では、前記第４の領域に前記素子分離領域の第１の部分を形成し、
前記第１の分離用ウェルは、前記第１の部分の下の前記半導体基板に位置する
ことを特徴とする半導体装置の製造方法。
【０２７０】
（付記４）
付記２記載の半導体装置の製造方法において、
前記第３のウェルを形成する工程では、前記半導体基板の第６の領域に前記第２の不純物を導入することにより、前記第２導電型の第５のウェルを更に形成し、
前記第１のウェル及び前記第２のウェルを形成する工程では、前記第３のウェルと前記第５のウェルとの間の前記半導体基板の第７の領域に前記第１の不純物を導入することにより、前記第１導電型の第２の分離用ウェルを更に形成し、
前記第７の領域に前記第１導電型の第４の不純物を導入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２７１】
（付記５）
付記４記載の半導体装置の製造方法において、
前記第４の不純物を導入する工程は、前記半導体基板の第８の領域に前記第４の不純物を導入して前記第１導電型の第６のウェルを形成する工程とともに行われる
ことを特徴とする半導体装置の製造方法。
【０２７２】
（付記６）
付記４又は５記載の半導体装置の製造方法において、
前記素子分離領域を形成する工程では、前記第７の領域に前記素子分離領域の第２の部分を形成し、
前記第２の分離用ウェルは、前記第２の部分の下の前記半導体基板に位置する
ことを特徴とする半導体装置の製造方法。
【０２７３】
（付記７）
付記５記載の半導体装置の製造方法において、
前記第６のウェルを形成する工程では、前記半導体基板の第９の領域に前記第４の不純物を導入することにより、前記第１導電型の第７のウェルを更に形成し、
前記第３のウェルを形成する工程では、前記第６のウェルと前記第７のウェルとの間の前記半導体基板の第１０の領域に前記第２の不純物を導入することにより、前記第２導電型の第３の分離用ウェルを更に形成し、
前記第４のウェルを形成する工程では、前記第１０の領域に前記第３の不純物を導入する
ことを特徴とする半導体装置の製造方法。
【０２７４】
（付記８）
付記７記載の半導体装置の製造方法において、
前記第４のウェルを形成する工程では、前記半導体基板の第１１の領域に前記第３の不純物を導入することにより、前記第２導電型の第８のウェルを形成し、
前記第１のウェル及び第２のウェルを形成する工程では、前記第４のウェルと前記第８のウェルとの間の前記半導体基板の第１２の領域に前記第１の不純物を導入することにより、前記第１導電型の第４の分離用ウェルを更に形成し、
前記第６のウェルを形成する工程では、前記第１２の領域に前記第４の不純物を導入する
ことを特徴とする半導体装置の製造方法。
【０２７５】
（付記９）
付記１乃至８のいずれかに記載の半導体装置の製造方法において、
前記第４の領域に前記第２導電型の第５の不純物を導入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２７６】
（付記１０）
付記４乃至８のいずれかに記載の半導体装置の製造方法において、
前記第７の領域に前記第１導電型の第６の不純物を導入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２７７】
（付記１１）
半導体基板に形成され、素子領域を画定する素子分離領域と、
半導体基板に形成された第１導電型の第１のウェルと、
前記半導体基板に形成された前記第１導電型の第２のウェルと、
前記半導体基板内に形成され、前記第１導電型の反対の導電型である第２導電型の第３のウェルと、
前記半導体基板内に形成された、前記第２導電型の第４のウェルと、
前記第１のウェルと前記第２のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の第１の分離用ウェルとを有し、
前記素子分離領域の底面より深く、前記第１のウェルの底面より浅い第１の深さにおける前記第１の分離用ウェル内の前記第２導電型の不純物の濃度は、前記第１の深さにおける前記第３のウェル内の前記第２導電型の不純物の濃度と、前記第１の深さにおける前記第４のウェル内の前記第２導電型の不純物の濃度との和と同等である
ことを特徴とする半導体装置。
【０２７８】
（付記１２）
付記１１記載の半導体装置において、
前記半導体基板に形成された前記第２導電型の第５のウェルと、
前記半導体基板に形成された前記第１導電型の第６のウェルと、
前記第３のウェルと前記第５のウェルとの間の領域における前記素子分離領域の下に形成された前記第１導電型の第２の分離用ウェルとを有し、
前記素子分離領域の底面より深く、前記第３のウェルの底面より浅い第２の深さにおける前記第２の分離用ウェル内の前記第１導電型の不純物の濃度は、前記第２の深さにおける前記第１のウェル内の前記第１導電型の不純物の濃度と、前記第２の深さにおける前記第６のウェル内の前記第１導電型の不純物の濃度との和と同等である
ことを特徴とする半導体装置。
【０２７９】
（付記１３）
付記１２記載の半導体装置において、
前記半導体基板に形成された前記第１導電型の第７のウェルと、
前記第６のウェルと前記第７のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の第３の分離用ウェルとを更に有し、
前記素子分離領域の底面より深く、前記第６のウェルの底面より浅い第３の深さにおける前記第３の分離用ウェル内の前記第２導電型の不純物の濃度は、前記第３の深さにおける前記第３のウェル内の前記第２導電型の不純物の濃度と、前記第３の深さにおける前記第４のウェル内の前記第２導電型の不純物の濃度との和と同等である
ことを特徴とする半導体装置。
【０２８０】
（付記１４）
付記１２又は１３記載の半導体装置において、
前記半導体基板に形成された前記第２導電型の第８のウェルと、
前記第４のウェルと前記第８のウェルとの間の領域における前記素子分離領域の下に形成された前記第１導電型の第４の分離用ウェルとを更に有し、
前記素子分離領域の底面より深く、前記第４のウェルの底面より浅い第４の深さにおける前記第４の分離用ウェル内の前記第１導電型の不純物の濃度は、前記第４の深さにおける前記第１のウェル内の前記第１導電型の不純物の濃度と、前記第４の深さにおける前記第６のウェル内の前記第１導電型の不純物の濃度との和と同等である
ことを特徴とする半導体装置。
【０２８１】
（付記１５）
半導体基板に形成され、素子領域を画定する素子分離領域と、
前記半導体基板に形成された第１導電型の第１のウェルと、
前記半導体基板に形成された前記第１導電型の第２のウェルと、
前記半導体基板に形成され、前記第１導電型の反対の導電型である第２導電型の複数のウェルと、
前記第１のウェルと前記第２のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の分離用ウェルであって、前記第２導電型の前記複数のウェルのうちの前記第２導電型の不純物の濃度が最も高いウェルよりも前記第２導電型の不純物の濃度が高い分離用ウェルと
を有することを特徴とする半導体装置。
【０２８２】
（付記１６）
半導体基板に形成され、素子領域を画定する素子分離領域と、
半導体基板に形成された第１導電型の第１のウェルと、
前記半導体基板に形成された前記第１導電型の第２のウェルと、
前記半導体基板内に形成され、前記第１導電型の反対の導電型である第２導電型の第３のウェルと、
前記半導体基板内に形成された、前記第２導電型の第４のウェルと、
前記第１のウェルと前記第２のウェルとの間の領域における前記素子分離領域の下に形成された前記第２導電型の分離用ウェルとを有し、
前記素子分離領域の底面より深く、前記第１のウェルの底面より浅い第１の深さにおける前記分離用ウェル内前記第２導電型の不純物の濃度は、前記第１の深さにおける前記第３のウェル内の前記第２導電型の不純物の濃度と、前記第１の深さにおける前記第４のウェル内の前記第２導電型の不純物の濃度との和よりも高い
ことを特徴とする半導体装置。
【符号の説明】
【０２８３】
１０…半導体基板
１２ａ〜１２ｎ…素子領域
１４…素子分離領域
１４ａ…絶縁膜
１６ａ〜１６ｃ…Ｐ型ウェル
１８ａ〜１８ｃ…チャネルドープ層
２０ａ〜２０ｃ…Ｎ型ウェル
２２ａ〜２２ｃ…チャネルドープ層
２４ａ、２４ｂ…Ｐ型ウェル
２６ａ、２６ｂ…チャネルドープ層
２８ａ、２８ｂ…Ｎ型ウェル
３０ａ、３０ｂ…チャネルドープ層
３１…分離用Ｎ型ウェル
３２、３２ａ…分離用Ｎ型ウェル
３３…分離用Ｐ型ウェル
３４、３４ａ…分離用Ｐ型ウェル
３５…分離用Ｎ型ウェル
３６、３６ａ…分離用Ｎ型ウェル
３７…分離用Ｐ型ウェル
３８、３８ａ…分離用Ｐ型ウェル
４０ａ、４０ｂ…埋め込みウェル
４２ａ、４２ｂ…ゲート絶縁膜
４４ａ〜４４ｄ…ゲート電極
４６…低濃度不純物領域
４８…低濃度不純物領域
５０…低濃度不純物領域
５２…低濃度不純物領域
５４…サイドウォール絶縁膜
５６…高濃度不純物領域
５８…ソース／ドレイン領域
５９ａ〜５９ｄ…低電圧ＮＭＯＳトランジスタ
６０…高濃度不純物領域
６２…ソース／ドレイン領域
６４ａ〜６４ｄ…低電圧ＰＭＯＳトランジスタ
６６…高濃度不純物領域
６８…ソース／ドレイン領域
７０ａ、７０ｂ…高電圧ＮＭＯＳトランジスタ
７２…高濃度不純物領域
７４…ソース／ドレイン領域
７６ａ、７６ｂ…高電圧ＰＭＯＳトランジスタ
７８…層間絶縁膜
８０…コンタクトホール
８２…導体プラグ
８４…層間絶縁膜
８６…配線
８８…溝
９０ａ、９０ｂ、９０ｃ…ウェルタップ領域
９２…ウェルタップ領域
９４…ウェルタップ領域
９６…ウェルタップ領域
９８ａ〜９８ｃ…ウェルタップ領域
１００…ウェルタップ領域
１０２…ウェルタップ領域
１０４…ウェルタップ領域
１０６ａ、１０６ｂ…パターン
１０８ａ、１０８ｂ…パターン
１１０…フォトレジスト膜
１１２…開口部
１１４…フォトレジスト膜
１１６…開口部
１１８…フォトレジスト膜
１２０…開口部
１２２…フォトレジスト膜
１２４…開口部
１２６…フォトレジスト膜
１２８…開口部
１３０…位置合わせマーク
１３２…シリコン層
１３４…フォトレジスト膜
１３６…開口部
１３８…フォトレジスト膜
１４０…開口部
ＨＮ１…第１の高電圧ＮＭＯＳトランジスタが形成される領域
ＨＮ２…第２の高電圧ＮＭＯＳトランジスタが形成される領域
ＨＰ１…第１の高電圧ＰＭＯＳトランジスタが形成される領域
ＨＰ２…第２の高電圧ＰＭＯＳトランジスタが形成される領域
ＬＮ１…第１の低電圧ＮＭＯＳトランジスタが形成される領域
ＬＮ２…第２の低電圧ＮＭＯＳトランジスタが形成される領域
ＬＰ１…第１の低電圧ＰＭＯＳトランジスタが形成される領域
ＬＰ２…第２の低電圧ＰＭＯＳトランジスタが形成される領域
Ｍ１〜Ｍ４…マクロ
【図１】
2014207361.tif 000003
【図２】
2014207361.tif 000004
【図３】
2014207361.tif 000005
【図４】
2014207361.tif 000006
【図５】
2014207361.tif 000007
【図６】
2014207361.tif 000008
【図７】
2014207361.tif 000009
【図８】
2014207361.tif 000010
【図９】
2014207361.tif 000011
【図１０】
2014207361.tif 000012
【図１１】
2014207361.tif 000013
【図１２】
2014207361.tif 000014
【図１３】
2014207361.tif 000015
【図１４】
2014207361.tif 000016
【図１５】
2014207361.tif 000017
【図１６】
2014207361.tif 000018
【図１７】
2014207361.tif 000019
【図１８】
2014207361.tif 000020
【図１９】
2014207361.tif 000021
【図２０】
2014207361.tif 000022
【図２１】
2014207361.tif 000023
【図２２】
2014207361.tif 000024
【図２３】
2014207361.tif 000025
【図２４】
2014207361.tif 000026
【図２５】
2014207361.tif 000027
【図２６】
2014207361.tif 000028
【図２７】
2014207361.tif 000029
【図２８】
2014207361.tif 000030
【図２９】
2014207361.tif 000031
【図３０】
2014207361.tif 000032
【図３１】
2014207361.tif 000033
【図３２】
2014207361.tif 000034
【図３３】
2014207361.tif 000035
【図３４】
2014207361.tif 000036
【図３５】
2014207361.tif 000037
【図３６】
2014207361.tif 000038
【図３７】
2014207361.tif 000039
【図３８】
2014207361.tif 000040
【図３９】
2014207361.tif 000041