(57)【要約】【課題】非アクティブ領域の静電容量を抑制することができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】カソードパッド２６−１及びアノードパッド２８−１の下部領域（非アクティブ領域）に、絶縁化領域３０が形成されている。絶縁化領域３０は、バッファ層１４中の、ヘテロ界面に形成された導電層となる電荷（２次元キャリア）を絶縁化する機能を有している。絶縁化領域３０は、バッファ層１４（さらにバッファ層１４上の絶縁膜２４）の表面から不純物（イオン）を注入することにより、バッファ層１４の一部が絶縁化された領域である。【選択図】図１
2014007296.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、電荷と、絶縁化された絶縁化領域を有するバッファ層と、
前記バッファ層上に形成された窒化物系半導体層と、
を備えた半導体装置。
【請求項２】
前記バッファ層は、ＧａＮ層と、ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）とが積層されてなり、前記バッファ層中の電荷は、前記ＧａＮ層と、前記ＡｌｘＧａ１−ｘＮ層とのヘテロ界面に誘起される２次元電子ガスである、請求項１に記載の半導体装置。
【請求項３】
前記絶縁化領域は、非アクティブ領域に設けられている、請求項１または請求項２に記載の半導体装置。
【請求項４】
前記絶縁化領域は、アクティブ領域以外に設けられている、請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記窒化物系半導体層上に形成された１つ以上の電極と、
前記電極を挟むように形成されたメサ領域と、
前記メサ領域に前記絶縁化領域が設けられ、前記絶縁化領域の上部に、前記電極を外部に電気的に接続するパッドを有する、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記絶縁化領域は、電子照射及びイオン注入の少なくとも一方により絶縁化された、請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記窒化物系半導体層上に、アノード電極及びカソード電極が形成された、ダイオードである、請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記絶縁化領域は、少なくとも前記アノード電極を外部に電気的に接続する前記パッドの下部に設けられている、請求項７に記載の半導体装置。
【請求項９】
前記窒化物系半導体層上に、ソース電極、ドレイン電極、及びゲート電極が形成された、トランジスタである、請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項１０】
前記絶縁化領域は、少なくとも前記ゲート電極を外部に電気的に接続する前記パッドの下部に設けられている、請求項９に記載の半導体装置。
【請求項１１】
前記請求項１から前記請求項１０のいずれか１項に記載の半導体装置の製造方法であって、
前記基板上に絶縁化領域を有していないバッファ層及び窒化物系半導体層を形成した後、窒化物系半導体層をエッチングし、当該エッチングにより、表面からバッファ層までの距離が短くなった領域に、電子照射及びイオン注入の少なくとも一方を行って、バッファ層中の電荷を不純物により絶縁化する工程を備えた、
半導体装置の製造方法。
【請求項１２】
前記電子照射及びイオン注入の少なくとも一方を行って絶縁化領域を形成した後に、熱処理を行う工程を備えた、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法、特にＧａＮ系電子デバイスである半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置として、窒化物系半導体を用いたＧａＮ系電子デバイスがある。ＧａＮ系電子デバイスは、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱度が高く高温動作に優れているので、これらの材料、とくにＧａＮ／ＡｌＧａＮ系半導体を用いたヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−ｓｔｒｕｃｔｕｒｅ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＨＦＥＴ）の開発が進められている。Ｓｉ基板は安価で大口径化が期待できるため、ＧａＮ系電子デバイスの有望な基板の一つである。
【０００３】
このような半導体装置の性能を向上させる技術が求められており、例えば、特許文献１には、ＧａＮ層とＡｌＮ層とが繰り返し形成されたバッファ層を設け、その上に窒化物系半導体層を形成することでウエハの反りを抑制しつつ、半導体装置の動作に不要なリーク電流を低減させる技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７１８４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の半導体装置の一例の概略構成を示す断面図を図８に示す。従来の半導体装置１００には、基板１１２上に、バッファ層１１４、高抵抗層１１８、チャネル層１２０、バリア層１２２が形成されている。バリア層１２２上のアクティブ領域には、カソード電極１２６及びアノード電極１２８が形成されている。また、非アクティブ領域であるバッファ層１１４上（バッファ層１１４上の絶縁膜１２４上）には、カソード電極１２６をカソード配線１２６−２を介して外部に電気的に接続するための、カソードパッド１２６−１が形成されている。また同様に、非アクティブ領域であるバッファ層１１４上（バッファ層１１４上の絶縁膜１２４上）には、アノード電極１２８をアノード配線１２８−２を介して外部に電気的に接続するための、アノードパッド１２８−１が形成されている。
【０００６】
バッファ層１１４は、例えば、ＡｌＮ層１１４−１とＧａＮ層１１４−２との積層構造によりなるが、ＡｌＮ層１１４−１とＧａＮ層１１４−２との界面がヘテロ界面となる。このヘテロ界面に２次元キャリア（２次元電子ガス：２ＤＥＧ）が発生する。当該２次元キャリアとの静電結合によりカソードパッド１２６−１等が電気的に接続されてしまい、コンデンサ（寄生容量）が形成されてしまうという問題が生じる。半導体装置１００では、図８に等価回路図として示しているが例えば、カソード電極１２６と２次元キャリアとの間で容量Ｃ１が形成され、２次元キャリアと基板１１２との間で容量Ｃ２が形成され、アノード電極１２８と２次元キャリアとの間で容量Ｃ３が形成され、アノード配線１２８−２と２次元キャリアとの間で容量Ｃ４、容量Ｃ５が形成され、アノードパッド１２８−１と２次元キャリアとの間で容量Ｃ６が形成され、カソードパッド１２６−１と２次元キャリアとの間で容量Ｃ７が形成される。
【０００７】
このようにコンデンサ（寄生容量）が形成されることにより、半導体装置１０全体の容量（寄生容量）Ｃが大きくなり、しいてはスイッチング電荷Ｑｃが大きくなってしまうという問題が生じる。
【０００８】
本発明は、上記に鑑みてなされたものであり、少なくとも非アクティブ領域の静電容量を抑制することができる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、基板と、前記基板上に形成され、電荷と、絶縁化された絶縁化領域を有するバッファ層と、前記バッファ層上に形成された窒化物系半導体層と、を備える。ここで、窒化物系半導体層とは例えば、高抵抗層やチャネル層、バリア層を含む層であってよい。
【００１０】
また、本発明の半導体装置の前記バッファ層は、ＧａＮ層と、ＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）とが積層されてなり、前記バッファ層中の電荷は、前記ＧａＮ層と、前記ＡｌｘＧａ１−ｘＮ層とのヘテロ界面に誘起される２次元電子ガスである。
【００１１】
また、本発明の半導体装置の前記絶縁化領域は、非アクティブ領域に設けられている。
【００１２】
また、本発明の半導体装置の前記絶縁化領域は、アクティブ領域以外に設けられている。
【００１３】
また、本発明の半導体装置は、前記窒化物系半導体層上に形成された１つ以上の電極と、前記電極を挟むように形成されたメサ領域と、前記メサ領域に前記絶縁化領域が設けられ、前記絶縁化領域の上部に、前記電極を外部に電気的に接続するパッドを有している。
【００１４】
また、本発明の半導体装置の前記絶縁化領域は、電子照射及びイオン注入の少なくとも一方により絶縁化されている。
【００１５】
また、本発明の半導体装置は、前記窒化物系半導体層上に、アノード電極及びカソード電極が形成された、ダイオードである。また、前記絶縁化領域は、少なくとも前記アノード電極を外部に電気的に接続する前記パッドの下部に設けられている。
【００１６】
また、本発明の半導体装置は、前記窒化物系半導体層上に、ソース電極、ドレイン電極、及びゲート電極が形成された、トランジスタである。また、前記絶縁化領域は、少なくとも前記ゲート電極を外部に電気的に接続する前記パッドの下部に設けられている。
【００１７】
本発明の半導体装置の製造方法は、本発明の半導体装置の製造方法であって、前記基板上に絶縁化領域を有していないバッファ層及び窒化物系半導体層を形成した後、窒化物系半導体層をエッチングし、当該エッチングにより、表面からバッファ層までの距離が短くなった領域に、電子照射及びイオン注入の少なくとも一方を行って、バッファ層中の電荷を不純物により絶縁化する工程を備える。
【００１８】
また、本発明の半導体装置の製造方法は、前記電子照射及びイオン注入の少なくとも一方を行って絶縁化領域を形成した後に、熱処理を行う工程を備える。
【発明の効果】
【００１９】
本発明の半導体装置によれば、非アクティブ領域の静電容量を抑制することができる、という効果を奏する。
【図面の簡単な説明】
【００２０】
【図１】第１の実施例の半導体装置の一例の概略構成を示す断面図である。
【図２】第１の実施例の半導体装置の一例を上面からみた上面図である。
【図３】第１の実施例の半導体装置の製造方法の一例を説明するための説明図である。
【図４】第１の実施例の半導体装置における寄生容量を等価回路図として示す断面図である。
【図５】第２の実施例の半導体装置の製造方法の一例を説明するための説明図である。
【図６】第３の実施例の半導体装置の製造方法の一例を説明するための説明図である。
【図７】第４の実施例の半導体装置の一例の概略構成を示す断面図である。
【図８】従来の半導体装置における寄生容量を等価回路図として示す断面図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本実施の形態の半導体装置について詳細に説明する。なお、本実施の形態は、本発明の半導体装置の一例であり、本実施の形態により本発明が限定されるものではない。
【００２２】
［第１の実施例］
第１の実施例として、本発明の半導体装置をＧａＮ系ダイオードとして構成した場合について説明する。
【００２３】
まず、本発明に係るＧａＮ系ダイオードの構成について説明する。図１に、本実施例の半導体装置（ＧａＮ系ダイオード）の一例の概略構成の断面図を示す。また、図２に、本実施例の半導体装置（ＧａＮ系ダイオード）の一例を上面（カソード電極及びアノード電極が形成されている側）からみた上面図を示す。
【００２４】
図１に示した半導体装置１０は、基板１２、バッファ層１４、高抵抗層１８、チャネル層２０、バリア層２２、絶縁膜２４、カソード電極２６、カソードパッド２６−１、カソード配線２６−２、アノード電極２８、アノードパッド２８−１、アノード配線２８−２、絶縁化領域３０、及び保護膜３２を備えている。図１では、説明のため、カソードパッド２６−１及びアノードパッド２８−１を図１のようなカソード電極２６とアノード電極２８ペアの外側に配置している。
【００２５】
本実施例の基板１２は、（１１１）面を主表面とするシリコン（Ｓｉ）からなる導電性の基板である。なお、基板１２は、Ｓｉ基板に限らず、Ｓｉ基板以外のＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、及びＺｎＯ基板等、ＧａＮが結晶成長可能なあらゆる基板を用いることができる。
【００２６】
バッファ層１４は、基板１２上に、ＧａＮの結晶を良好に成長させる機能を有しており、本実施例では、積層構造により構成されている。バッファ層１４としては、ＧａＮ、ＡｌＮ、ＡｌＧａＮ等を用いることができ、具体的には、例えば、ＡｌＮ層１４−１とＧａＮ層１４−２との積層構造からなる。また例えば、ＡｌＧａＮ層１４−１とＧａＮ層１４−２との積層構造からなる。ＡｌＮ層１４−１とＧａＮ層１４−２との界面、またはＡｌＧａＮ層１４−１とＧａＮ層１４−２との界面はヘテロ界面を形成する。バッファ層１４中のヘテロ界面には、２次元キャリア（２次元電子ガス：２ＤＥＧ）が発生し、導電層として機能する。
【００２７】
バッファ層１４上に形成された高抵抗層１８は、チャネル層２０よりも電気抵抗が高く、例えば、Ｃが添加されたＧａＮ層（ＧａＮ：Ｃ層）である。
【００２８】
高抵抗層１８上に形成されたチャネル層２０は、電子走行層として機能する、アンドープＧａＮ(ｕｉｄ−ＧａＮ)層である。また、チャネル層２０上に形成されたバリア層２２は、電子供給層として機能する、アンドープＡｌＧａＮ層（バリア層）である。ここで、チャネルの長さに相当するアンドープＧａＮ層（チャネル層２０）の表面にはアンドープＡｌＧａＮ層（バリア層２２）がヘテロ接合しているため、接合している部分の界面には２次元キャリア（２次元電子ガス：２ＤＥＧ）が発生し、導電層として機能する。２次元電子ガスがアクセス抵抗を低減する役割を果たすため、低オン抵抗を示すようになる。
【００２９】
バリア層２２上のアクティブ領域にカソード電極２６及びアノード電極２８が形成されている。なお、本実施例では、アクティブ領域とは、少なくとも、カソード電極２６とアノード電極２８との間で電流（電荷）が流れ、ダイオードとして動作する領域をいい、一例として、図１においてバリア層２２を図中の上下方向に平行移動したときに通過する領域をいう。より具体的には、図２において、バリア層２２上に形成された絶縁膜２４として点線で囲まれた領域内をいう。また、本実施例では、当該アクティブ領域以外の領域を、非アクティブ領域という。
【００３０】
カソード電極２６としては、例えば、Ｔｉ／ＡｌとＳｉの合金の積層金属膜を用いることができる。カソード電極２６は、カソード配線２６−２を介してワイヤボンディング用のカソードパッド２６−１により引き出されて、電気的に外部に接続される。また、アノード電極２８としては、例えば、Ｎｉ／Ａｕの積層金属膜を用いることができる。アノード電極２８は、アノード配線２８−２を介してワイヤボンディング用のアノードパッド２８−１により引き出されて、電気的に外部に接続される。なお、カソード電極２６及びアノード電極２８としては、これに限定されず、バリア層２２とオーミック接続、あるいはオーミック接合に近い低抵抗の接合をする導体膜であれば適用することができる。
【００３１】
本実施例の半導体装置１０では、カソードパッド２６−１及びアノードパッド２８−１の下部領域（非アクティブ領域）に、絶縁化領域３０が形成されている。絶縁化領域３０は、バッファ層１４中の電荷（２次元キャリア）を絶縁化する機能を有している。絶縁化領域３０は、バッファ層１４（さらにバッファ層１４上の絶縁膜２４）の表面から不純物（イオン）を注入することにより、バッファ層１４の一部が絶縁化された領域である。詳細は後述するが、不純物としては、Ｂ、Ｆｅ、Ｆ、Ｈ、及びＨｅ等が適用できる。なお、イオン注入しやすく、かつ絶縁化を確実に行うことができるため、Ｂを用いることが特に好ましいが、バッファ層１４を絶縁化できるものであれば、特に限定されない。
【００３２】
また、絶縁化領域３０の深さ（半導体装置１０の積層方向）は、少なくともバッファ層１４中の２次元キャリアが発生している導電層まで到達していればよい。また、半導体装置１０の構造や、半導体装置１０の仕様等により定められる絶縁化の程度、及び半導体装置１０の製造時におけるトレランスなどの観点から定めることもできる。さらに、基板１２の表面まで到達していることが絶縁化の観点ではより好ましい。
【００３３】
次に、上述した本実施例の半導体装置１０の製造方法の一例について説明する。なお、半導体装置１０の製造にあたり、成長装置はＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用い、基板１２はシリコン（１１１）基板を用いた。図３は、本実施例の半導体装置１０の製造プロセスの工程を順次、示した断面図である。
【００３４】
１）まず、図３（Ａ）に示すように、基板１２上に、バッファ層１４、高抵抗層１８、チャネル層２０、及びバリア層２２を順次、成長する。
【００３５】
まず、シリコン（１１１）基板１２をＭＯＣＶＤ装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０−６ｈＰａ以下になるまで真空引きした後、真空度を１００ｈＰａとし基板を１０５０℃に昇温する。温度が安定したところで、基板１２を９００ｒｐｍで回転させ、原料となるトリメチルアルミニウム（ＴＭＡ）を１００ｃｍ３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で基板１２の表面に導入し、ＡｌＮ層１４−１から成るバッファ層１４をエピタキシャル成長させる。成長時間は、４ｍｉｎでバッファ層１４の膜厚は５０ｎｍ程度である。
【００３６】
その後、当該ＡｌＮ層１４−１上に、例えば、膜厚が５〜１００ｎｍのＧａＮ層１４−２と、膜厚が１〜１０ｎｍのＡｌＮ層１４−１と、からなる積層膜を、２０〜８０層重ねて、バッファ層１４を形成する。なお、バッファ層１４は、この構成に限定されず、チャネル層２０等の材料や、その他の条件によって種々変形されてよい。例えば、膜厚が２００〜１５００ｎｍのＧａＮ層と、膜厚が２０〜１００ｎｍのＡｌＮ層と、からなる積層膜を、２〜１０層重ねて形成してもよい。また、ＡｌＮ層の代わりにＡｌｘＧａ１−ｘＮ層（０＜ｘ≦１）であってもよい。さらに、バッファ層１４上に、トリメチルガリウム（ＴＭＧ）を原料として、Ｃをドープさせた高抵抗層１８をエピタキシャル成長させる。
【００３７】
次に、アンモニアを１２リットル／ｍｉｎの流量で流しながら、ＴＭＧを３００ｃｍ３／ｍｉｎの流量で高抵抗層１８の上に導入して電子走行層として機能する、ＧａＮ層からなるチャネル層２０をエピタキシャル成長させる。成長時間は２００ｓｅｃで、チャネル層２０の膜厚は、３００ｎｍである。
【００３８】
次に、ＴＭＡを５０ｃｍ３／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を１００ｃｍ３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、電子供給層として機能するＡｌ０．３Ｇａ０．７Ｎ層からなるバリア層２２をエピタキシャル成長させる。成長時間は４０ｓｅｃで、バリア層の膜厚は３０ｎｍである。
【００３９】
２）次に、図３（Ｂ）に示すように、バリア層２２上にカソード電極２６、及び素子分離のためのアイソレーション領域４０を形成する。
【００４０】
バリア層２２上のカソード電極２６を形成する領域をフォトレジスト等を用いてパターニングし、バリア層２２とオーミック接触するカソード電極２６を形成する。本実施例では、上述したように、例えば、ＴｉとＡｌとの積層金属膜を用いている。その後、バリア層２２の表面からＢ等をイオン注入し、アイソレーション領域４０を形成する。
【００４１】
３）次に、図３（Ｃ）に示すように、バリア層２２上にアノード電極２８を形成する。
【００４２】
バリア層２２上のアノード電極２８を形成する領域をフォトレジスト等を用いてパターニングし、バリア層２２とショットキー接触するアノード電極２８を形成する。本実施例では、上述したように、例えば、ＮｉとＡｌとの積層金属膜を用いている。
【００４３】
４）次に、図３（Ｄ）に示すように、アクティブ領域を形成する。
【００４４】
本実施例では、後工程のパターニングを邪魔しない程度に、カソードパッド２６−１及びアノードパッド２８−１の下部（非アクティブ領域）を塩素系ガスによりエッチングして、アクティブ領域を形成する。エッチングにより形成されたメサ領域は非アクティブ領域である。
【００４５】
５）次に、図３（Ｅ）に示すように、絶縁化領域３０を形成する。
【００４６】
絶縁化領域３０を形成する領域以外をフォトレジスト４２でマスキングする。開口部（カソードパッド２６−１下部領域、及びアノードパッド２８−１下部領域）にＢをイオン注入して、絶縁化領域３０を形成する。イオン注入は、ドーズ量（単位面積当たりの注入イオン数）が１×１０１２〜１×１０１５／ｃｍ２の範囲で行うことが好ましく、より好ましくは、１×１０１３／ｃｍ２である。また、加速電圧（イオンの加速エネルギー）は、３０〜５００ｋｅＶである。なお、形成される絶縁化領域３０の深さは加速電圧によって変わり、加速電圧は大きい方が好ましいが、イオンを注入するための装置や、製造上の観点等も考慮すると、２００ｋｅＶがより好ましい。注入する不純物（イオン）の濃度は、１×１０１６〜５×１０１９／ｃｍ３が好ましく、より好ましくは、５×１０１７／ｃｍ３である。また、絶縁化領域３０の深さ（不純物の分布深さであり、半導体装置１０の積層方向に対して言う）は、少なくともバッファ層１４中の２次元キャリア（導電層）まで到達させる。なお、図１では、バッファ層１４の２次元キャリア（導電層）は１箇所しか示していないが、バッファ層１４の複数のヘテロ界面に２次元キャリアが存在する場合は、電荷（電子）を絶縁化したい目的の２次元キャリア（導電層）まで絶縁化領域３０が到達していることはいうまでもない。なお、基板１２の表面に至るまでの深さとすることがより好ましい。
【００４７】
具体的な絶縁化領域３０の深さの一例としては、０．１〜４μｍが挙げられる。
【００４８】
注入するイオンは、上述のＢに限らず、ＦｅやＨ、Ｆ、及びＨｅ等が適用できる。なお、上述したようにイオン注入しやすく、かつ絶縁化を確実に行うことができるため、Ｂを用いることが特に好ましいが、バッファ層１４を絶縁化できるものであれば、特に限定されない。
【００４９】
６）次に、図３（Ｆ）に示すように、カソードパッド２６−１、カソード配線２６−２、アノードパッド２８−１、及びアノード配線２８−２を形成する。
【００５０】
絶縁化領域３０の形成後、フォトレジスト４２を除去し、半導体装置１０の表面に、ポリイミドやＳｉＯ２等の絶縁膜２４を堆積させる。カソード電極２６上のカソード配線２６−２を形成する領域、及びアノード電極２８上のアノード配線２８−２を形成する領域に開口部を形成し、カソードパッド２６−１、カソード配線２６−２、アノードパッド２８−１、及びアノード配線２８−２を形成する。
【００５１】
さらに、図３では図示を省略したが、ポリイミドやＳｉＯ２などの保護膜３２（図１参照）を堆積させてパシベーション膜として形成する。
【００５２】
以上の工程により、図１に示した半導体装置１０が完成する。
【００５３】
このようにして製造された本実施例の半導体装置１０における寄生容量を等価回路図として示した断面図を図４に示す。
【００５４】
バッファ層１４中のヘテロ界面には、ピエゾ分極と自発分極に由来して導電層となる２次元キャリア（２次元電子ガス：２ＤＥＧ）が発生する。そのため、アノードパッド２８−１とカソードパッド２６−１との間に電圧を印加すると、当該２次元キャリアとの静電結合により電気的に接続されてしまい、コンデンサ（寄生容量となる静電容量）が形成される。本実施例の半導体装置１０では、図４に示すように、絶縁化領域３０により、カソードパッド２６−１及びアノードパッド２８−１の下部領域（非アクティブ領域）のバッファ層１４における２次元キャリアが絶縁化されている。そのため、当該２次元キャリアの電荷量が抑制されると共に、発生する領域が狭くなり、従来の半導体装置１００（図８参照）に比べて２次元キャリアとの間で形成される容量（寄生容量）Ｃが減少する。
【００５５】
このように本実施例の半導体装置１０では、非アクティブ領域の静電容量を抑制することができる。これにより、従って、半導体装置１０全体の容量（寄生容量）Ｃを抑制することができる。
【００５６】
また、本実施例の半導体装置１０の製造方法では、上述したように、バリア層２２、チャネル層２０、及び高抵抗層１８をエッチングしてバッファ層１４の表面を露出させた後、イオン注入により、絶縁化領域３０を形成しているため、イオンが注入されやすくなり、深くまで絶縁化領域３０を形成しやすくなる。従って、より確実に、バッファ層１４内の２次元キャリアを絶縁化することができる。なお、本実施例では、バッファ層１４の表面が露出するまでエッチングするようにしているがこれに限らず、バッファ層１４までの距離がアクティブ領域に比べて短くなるように、エッチングを行うようにしてもよい。
【００５７】
また、本実施例の半導体装置１０の製造方法では、上述したように、半導体装置１０の製造工程において、半導体基板上にバッファ層１４からバリア層２２までをエピタキシャル成長により形成した後に、イオン注入により、絶縁化領域３０を形成しているため、エピタキシャル成長を良好に行えることができ、品質の低下を招くおそれがない。
【００５８】
［第２の実施例］
なお、本実施例の半導体装置１０の製造方法は、上述した方法に限定されない。その他の製造方法の例について説明する。なお、上述した第１の実施例の製造方法（図３参照）と同様の工程については、その旨を記し、詳細な説明を省略する。
【００５９】
図５に、本実施例の半導体装置１０のその他の製造プロセスの工程を順次、示した断面図を示す。
【００６０】
図５（Ａ）、（Ｂ）に示した各項工程は、それぞれ第１の実施例の図３（Ａ）、（Ｂ）に示した工程に対応している。上述と同様にして、基板１２上に、バッファ層１４、高抵抗層１８、チャネル層２０、バリア層２２を形成し、さらにバリア層２２上にカソード電極２６、及び素子分離のためのアイソレーション領域４０を形成する。
【００６１】
次に、図５（Ｃ）に示すように、バリア層２２上に、アノード電極２８を形成し、アイソレーションにより形成された非アクティブ領域に絶縁化領域３０を形成する。なお、絶縁化領域の形成工程は、上述の第１の実施例の図３（Ｅ）に示した工程と略同様である。絶縁化領域３０を形成する領域以外をフォトレジスト４２でマスキングする。開口部（カソードパッド２６−１下部領域、及びアノードパッド２８−１下部領域）にＢをイオン注入して、絶縁化領域３０を形成する。ここで、絶縁化領域３０の形成の仕方（イオン注入の方法等）は、上述の第１の実施例の図３（Ｅ）において説明した方法と同様にすればよいが、当該製造方法では、バッファ層１４までの距離が、上述した製造方法よりも長くなっているため、このことを考慮してイオン注入を行う。例えば、加速度を速くしたり、注入時間を長くしたりすることが好ましい。
【００６２】
絶縁化領域３０の形成後、図５（Ｄ）に示すように、フォトレジスト４２を除去する。
【００６３】
次に、図５（Ｅ）に示すように、カソードパッド２６−１、カソード配線２６−２、アノードパッド２８−１、及びアノード配線２８−２を形成する。なお、第１の実施例の図（Ｆ）と同様にして、形成すればよい。さらに、第１の実施例と同様に、ポリイミドやＳｉＯ２などの保護膜３２（図１参照）を堆積させてパシベーション膜として形成する。
【００６４】
以上の工程により、ＧａＮ系ダイオードである半導体装置１０が完成する。
【００６５】
［第３の実施例］
さらにその他の製造方法の例について説明する。上述した第１の実施例及び第２の実施例の製造方法では、素子分離のためのアイソレーション領域４０を形成していたが、これに替わり、本実施例の製造方法では、メサアイソレーションの形成により、素子分離を行う。上述した各実施例における製造方法と同様の工程については、その旨を記し、詳細な説明を省略する。
【００６６】
図６に、本実施例の半導体装置１０のその他の製造プロセスの工程を順次、示した断面図を示す。
【００６７】
図６（Ａ）に示した項工程は、第１の実施例の図３（Ａ）に示した工程に対応している。上述と同様にして、基板１２上に、バッファ層１４、高抵抗層１８、チャネル層２０、バリア層２２を形成する。
【００６８】
次に、図６（Ｂ）に示すように、塩素ガス等を用いて素子分離のためのメサアイソレーション４３を形成する。その後、レジスト等を用いてアノード電極２８を形成すべき箇所を開口してバリア層２２の表面を表出させ第１の実施例の図３（Ｂ）と同様にして、カソード電極２６を形成した。
【００６９】
次の図６（Ｃ）〜（Ｆ）に示した各項工程は、それぞれ第１の実施例の図３（Ｃ）〜（Ｆ）に示した工程に対応している。上述と同様にして、バリア層２２上にアノード電極２８を形成し、アクティブ領域を形成し、さらに、エッチングにより形成されたメサ領域に絶縁化領域３０を形成する。その後、カソードパッド２６−１、カソード配線２６−２、アノードパッド２８−１、及びアノード配線２８−２を形成し、ポリイミドやＳｉＯ２などの保護膜３２（図１参照）をパシベーション膜として形成する。
【００７０】
以上の工程により、ＧａＮ系ダイオードである半導体装置１０が完成する。このように、メサアイソレーションを形成する製造方法においても、同様に、本実施例の半導体装置１０を製造することができる。なお、本実施例と同様に、第２の実施例において説明した製造方法においても、アイソレーション領域４０の形成に替わり、メサアイソレーション４３を形成することが適用できることはいうまでもない。
【００７１】
なお、上記第１の実施例〜第３の実施例では、カソードパッド２６−１及びアノードパッド２８−１の両方の下部に絶縁化領域３０を形成した半導体装置１０について説明したがこれに限らない。両方の下部に設けることが好ましいが、いずれか一方の下部に絶縁化領域３０を形成するようにしてもよい。なお、この場合、アノード電極２８は電位につながっているため（電圧が印加されるから）、アノードパッド２８−１の下部に絶縁化領域３０を設けることが好ましい。
【００７２】
また、上記第１の実施例〜第３の実施例では、バッファ層１４とカソードパッド２６−１が接する領域全体、及びバッファ層１４とアノードパッド２８−１とが接する領域全体の下部に絶縁化領域３０を設けているが、これに限らない。バッファ層１４とカソードパッド２６−１とが接する領域の一部、やバッファ層１４とアノードパッド２８−１とが接する領域の一部であってもよい。このような領域の大きさに限らず、バッファ層１４中の２次元キャリア（導電層）が絶縁化されていれば、本発明の効果が得られることはいうまでもない。
【００７３】
また、絶縁化領域３０は、上述したように、アクティブ領域には、絶縁化領域３０を設けずに、非アクティブ領域に設けられていればよい。このようにアクティブ領域には、絶縁化領域３０を設けないようにすることにより、２次元キャリア（導電層）がフィールドプレートになり高周波特性を改善することが期待できる。そのため、本発明の半導体装置１０を、高周波用のパワーデバイスとして好適に用いることができる。
【００７４】
［第４の実施例］
なお、上記第１の実施例〜第３の実施例に限らず、通常のノーマリオン型のＨＦＥＴ構造を持つ素子や、ノーマリオフ型の素子等、基板１２上に形成されたヘテロ界面を有する半導体装置のあらゆる形態においても成立することは言うまでもない。
【００７５】
その他の半導体装置１０の一例として、ノーマリオフ型の電解効果トランジスタとして形成した一例の概略構成の断面図を図７に示す。なお、図７では、図示の簡略化のため、ソース電極５０（ソースパッド５０−１）及びゲート電極５２（ゲートパッド５２−１）のみを示しており、ドレイン電極（ドレインパッド）については図示を省略している。
【００７６】
図７に示すように、電界効果トランジスタである本実施例の半導体装置１０は、上述の第１の実施例〜第３の実施例に示したダイオードである半導体装置１０のカソード電極２６、カソードパッド２６−１、カソード配線２６−２、アノード電極２８、アノードパッド２８−１、及びアノード配線２８−２に替わり、ソース電極５０、ソースパッド５０−１、ソース配線５０−２、及びゲート絶縁膜５１上に形成されたゲート電極５２、ゲートパッド５２−１、ゲート配線５２−２を備えている。さらに、本実施例では、図示を省略したが、ドレイン電極、ソドレインパッド、及びドレイン配線を備えている。
【００７７】
本実施例においても、上述の第１の実施例〜第３の実施例と同様に、非アクティブ領域（各電極のパッドの下）に絶縁化領域３０が形成されている。従って、上述の第１の実施例〜第３の実施例で示した半導体装置１０と同様に、非アクティブ領域の静電容量を抑制することができるという効果が得られることはいうまでもない。
【００７８】
なお、ソースパッド５０−１、ゲートパッド５２−１、及びドレインパッドの全ての下部に絶縁化領域３０を設けることが好ましいが、これらのうち、少なくとも一箇所以上に絶縁化領域３０が設けられていればよい。なお、この場合、ゲートパッド５２−１の下部に絶縁化領域３０を設けることが好ましい。
【符号の説明】
【００７９】
１０  半導体装置
１２  基板
１４  バッファ層
１８  高抵抗層
２０  チャネル層
２２  バリア層
２６  カソード電極、２６−１  カソードパッド、２６−２  カソード配線
２８  アノード電極、２８−１  アノードパッド、２８−２  アノード配線
３０  絶縁化領域
５０  ソース電極、５０−１  ソースパッド、５０−２  ソース配線
５２  ゲート電極、５２−１  ゲートパッド、５２−２  ゲート配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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