(57)【要約】【課題】チップ領域に形成したＴＥＧを用いる半導体装置の検査方法の精度を向上させる。【解決手段】チップ領域Ｐ１内に形成するＴＥＧを構成する半導体素子のレイアウトを、製品として製造する半導体チップと同一のレイアウトとし、また、一つのショット領域内の全てのチップ領域を同一のレイアウトとして、各チップ領域を検査に用いる。また、当該ＴＥＧを構成する半導体素子と、当該半導体素子上のパッドＰＤとを電気的に接続する配線層は、基本的に第１配線層のみとする。【選択図】図３
2014138150.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）製品用の半導体チップと同じレイアウトで形成されたＴＥＧを含むチップ領域を有し、前記ＴＥＧと、前記ＴＥＧ上のパッドとを電気的に接続する配線層が、前記ＴＥＧおよび前記パッド間に１層のみまたは２層のみ形成されている半導体装置を準備する工程と、
（ｂ）前記パッドを介して前記ＴＥＧに電位を供給し、前記ＴＥＧの評価を行う工程と、
を有する、半導体装置の検査方法。
【請求項２】
請求項１記載の半導体装置の検査方法において、
前記ＴＥＧは、メモリ素子、第１電界効果トランジスタ、前記第１電界効果トランジスタよりも耐圧が低い第２電界効果トランジスタ、および容量素子を、一つのチップ領域内に含む、半導体装置の検査方法。
【請求項３】
請求項１記載の半導体装置の検査方法において、
前記ＴＥＧは、前記製品用の半導体チップを製造する際に用いられるマスクを用いて形成される、半導体装置の検査方法。
【請求項４】
請求項１記載の半導体装置の検査方法において、
前記チップ領域は複数並べて設けられている、半導体装置の検査方法。
【請求項５】
請求項４記載の半導体装置の検査方法において、
一度に露光されるショット領域内の複数の前記チップ領域のそれぞれはいずれも同じレイアウトを有している、半導体装置の検査方法。
【請求項６】
請求項１記載の半導体装置の検査方法において、
前記配線層は、前記ＴＥＧおよび前記パッド間に１層のみ形成されている半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法に関し、特に、ＴＥＧを有する半導体装置の検査方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置を製造する際には、半導体装置を構成する半導体素子、配線または絶縁膜などの特性若しくは寿命などを検査するために、検査用の半導体素子などを含む評価デバイスであるＴＥＧ（Test Elemental Group）を用いることが知られている。
【０００３】
特許文献１（特開２００３−２７３１８６号公報）および特許文献２（特開２００１−２０３２４７号公報）には、検査工程において、ロットから抜き出された数枚のウエハだけを精度測定の対象とする、抜き取り検査を行うことが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２７３１８６号公報
【特許文献２】特開２００１−２０３２４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、半導体ウエハ上のチップのパターンを露光するショット領域内には複数のチップ領域がレイアウトされ、当該複数のチップ領域には、異なる半導体素子の特性などを検査するため、それぞれ様々なＴＥＧが形成されている場合がある。このとき、特定の半導体素子の特性を検査するためのＴＥＧは、例えば、上記ショット領域内の一つのチップ領域内の、一部の領域のみに形成されていることが考えられる。また、当該ＴＥＧは、同一形状の半導体素子を複数繰り返し形成した構造を有していることが考えられる。
【０００６】
この場合、半導体ウエハ上において、上記特定の半導体素子の特性を検査するためのＴＥＧが形成されている領域は限られており、ＴＥＧの規模は小さい。したがって、上記特定の半導体素子の特性を検査する際、検査結果を集めるためには、上記ＴＥＧを含む半導体ウエハを多数用意する必要がある。このため、検査にかかる時間およびコストが増大する問題がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
一実施の形態である半導体装置の検査方法は、チップ領域内に形成するＴＥＧを構成する半導体素子のレイアウトを、製品として製造する半導体チップと同一のレイアウトとし、また、当該ＴＥＧを構成する半導体素子と、当該半導体素子上のパッドとを電気的に接続する配線層を、基本的に第１配線層のみとするものである。
【発明の効果】
【００１０】
本願において開示される一実施の形態によれば、半導体装置の検査方法の精度を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施の形態である半導体装置の検査方法に用いるＴＥＧを含む半導体ウエハの平面図である。
【図２】図１の一部を拡大して示す平面図である。
【図３】図２の一部を拡大して示す平面図である。
【図４】図３の一部を示す断面図である。
【図５】本発明の一実施の形態である半導体装置の検査方法を示すフローである。
【図６】比較例である半導体装置の検査方法に用いる半導体装置の一部を示す平面図である。
【図７】図６の一部を拡大して示す平面図である。
【図８】図７の一部を示す断面図である。
【図９】比較例である半導体装置の検査方法に用いる半導体装置の平面図である。
【図１０】比較例である半導体装置の検査方法を示すフローである。
【発明を実施するための形態】
【００１２】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１３】
（実施の形態１）
本実施の形態の半導体装置の検査方法では、半導体基板上に、製品のレイアウトと同一のレイアウトで形成された半導体素子を含むＴＥＧと、当該ＴＥＧ上の１層の配線と、パッドとを含む半導体装置を用いた検査方法について説明する。
【００１４】
まず、以下に、本実施の形態の半導体装置の検査方法に用いるＴＥＧの構造を、図１〜図５に示す。図１は、本実施の形態の検査方法に用いるＴＥＧを含む半導体ウエハの平面図である。図２は、図１の一部を拡大して示す平面図である。図３は、図２の一部を拡大して示す平面図である。図４は、図３の一部の断面図である。図５は、本実施の形態の検査方法を示すフローである。
【００１５】
図１に示すように、本実施の形態の半導体装置の検査工程で用いるＴＥＧ（図示しない）は、半導体ウエハＷＦ上に形成されている。図１に示す半導体ウエハＷＦは、例えば単結晶シリコンからなる半導体基板と、その上に順に形成された半導体素子、配線層およびパッドを含んでいる。半導体ウエハＷＦの主面上には、チップ領域ＣＲがマトリクス状に複数並んで配置されている。つまり、複数のチップ領域ＣＲは、半導体ウエハＷＦの上面に沿う第１方向と、当該第１方向に直交して半導体ウエハＷＦの上面に沿う第２方向とのそれぞれの方向に並んで配置されている。
【００１６】
各チップ領域ＣＲ同士の間は、第１方向に延在するスクライブ領域ＳＬおよび第２方向に延在するスクライブ領域ＳＬを介して離間している。つまり、複数のスクライブ領域ＳＬは、複数のチップ領域ＣＲを規定し、半導体ウエハＷＦの主面において格子状に配置されている。スクライブ領域ＳＬは、半導体ウエハＷＦを個片化するために行うダイシング工程において切削される領域である。ただし、ここで説明する半導体ウエハＷＦは検査用のみに用いられるものであるため、当該検査の工程の後にダイシング工程を行わなくてもよい。
【００１７】
上記のように、半導体ウエハＷＦは検査用のみに用いられる。つまり、半導体ウエハＷＦ上の複数のチップ領域ＣＲは全て検査用に用いられ、製品である半導体チップにはならない。後述するように、半導体ウエハＷＦを構成する半導体基板上には、トランジスタなどの半導体素子が形成されており、製品と同一のレイアウトを有している。ただし、製品として製造するような半導体装置とは異なり、本実施の形態の当該半導体素子上には、多数の配線層は形成されず、１層の配線層およびパッドが形成されている。
【００１８】
次に、図２に、図１の一部を拡大した平面図を示す。図２は、図１に示す複数のチップ領域ＣＲのうち、露光装置によって一度のショットで露光可能な範囲、すなわちショット領域ＳＨ内に含まれるチップ領域ＣＲを示す平面図である。ここでは、一つのショット領域ＳＨ内に１５個のチップ領域が含まれている。一つのショット領域ＳＨは矩形の形状を有しており、その中に、縦に５個、横に３個のチップ領域Ｐ１〜Ｐ１５が配置されている。図２に示すチップ領域Ｐ１〜Ｐ１５は、図１に示す一部の領域に形成された、一つのショット領域ＳＨ内の１５個のチップ領域ＣＲに相当する。
【００１９】
図１に示すチップ領域ＣＲのそれぞれは、半導体ウエハＷＦ上にマトリクス状に並べられた複数のショット領域ＳＨを構成している。図１に示す太い線により囲まれた矩形の領域は、例として示す一つのショット領域ＳＨの輪郭を示すものである。半導体ウエハＷＦ上のチップ領域ＣＲは全て、マトリクス状に並ぶショット領域ＳＨ内の領域であるが、ここでは複数並ぶショット領域ＳＨのうち、一つのショット領域ＳＨのみ、その輪郭を示している。
【００２０】
ショット領域ＳＨは、フォトリソグラフィ技術における露光工程を行う際、露光装置を用いて、レチクルの像を半導体ウエハ上のフォトレジスト膜に転写することが可能な範囲である。図２に示すように、ここでは、１５個のチップ領域Ｐ１〜Ｐ１５を含む範囲を一度に露光することができる。半導体装置の製造工程では、フォトレジスト膜の露光を行う際、半導体ウエハＷＦ上の一部の領域に対してショット領域ＳＨの範囲で露光を行った後、半導体ウエハＷＦを走査して、上記露光を行った領域の隣り合う領域にも露光を行い、これを繰り返し行うことで、半導体ウエハ上の全面を露光する。つまり、半導体ウエハＷＦ上には、１５個のチップ領域ＣＲを含む１単位の領域であるショット領域ＳＨが繰り返し並べて配置されており、半導体ウエハＷＦ上のチップ領域ＣＲは全て、複数のショット領域ＳＨ内に含まれている。
【００２１】
マトリクス状に並ぶショット領域ＳＨのそれぞれのレイアウトは互いに同一である。つまり、特定のショット領域ＳＨと、他の一つのショット領域ＳＨのそれぞれを構成する複数のチップ領域ＣＲの配置は同一である。なお、図２に示すショット領域内のチップ領域Ｐ１〜Ｐ１５のそれぞれの素子のレイアウトを互いに異なる構造とすることが考えられるが、本実施の形態において、チップ領域Ｐ１〜Ｐ１５のそれぞれの素子のレイアウトはいずれも同一である。図２に示すように、チップ領域Ｐ１〜Ｐ１５は縦５個、横３個の行列状に配置されている。また、チップ領域Ｐ１〜Ｐ１５のそれぞれの間には、第１方向または第２方向に延在するスクライブ領域ＳＬが形成されている。
【００２２】
次に、図３に、図２の一部を拡大した平面図を示す。図３は、図２に示すチップ領域Ｐ１を拡大して示す平面図である。なお、図２に示すチップ領域Ｐ２〜Ｐ１５は、いずれも図３に示すＰ１と同一のレイアウトを有している。また、図３にはスクライブ領域ＳＬ（図２参照）を示していない。図３に示すチップ領域Ｐ１は、図２に示す４本のスクライブ領域ＳＬにより囲まれた領域である。図３に示すように、チップ領域Ｐ１は、平面視において矩形の形状を有している。
【００２３】
チップ領域Ｐ１の周縁部の領域Ｒ１には、複数のパッドＰＤが形成されている。チップ領域Ｐ１上において、領域Ｒ１に囲まれた範囲には、領域Ｒ２、Ｒ３、Ｒ４およびＲ５が形成されている。領域Ｒ２およびＲ３には、例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構造を有するＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性メモリが形成されている。領域Ｒ３に形成されている不揮発性メモリは、例えばデータ格納用のフラッシュメモリである。領域Ｒ４には、ＳＲＡＭ（Static Random Access Memory）が形成されており、領域Ｒ５には、上記不揮発性メモリを駆動する用途などに用いられるコア部の低耐圧ＭＯＳＦＥＴが形成されている。
【００２４】
また、領域Ｒ１には、半導体装置を製品として製造した場合に、領域Ｒ１〜Ｒ５に形成された半導体素子などに電位を供給し、また、それらの半導体素子から情報の出力を行う高耐圧の素子、つまり、Ｉ／Ｏに用いられる高耐圧のＭＯＳＦＥＴなどが形成されている。また、領域Ｒ１、Ｒ５には、例えば容量素子なども形成されている。領域Ｒ１に形成されたパッドＰＤは、プローブ検査などにおいて、領域Ｒ１〜Ｒ５に形成された半導体素子などに所定の電位を供給し、それぞれの半導体素子、配線または絶縁膜などを評価する際に用いられる電極である。パッドＰＤは、平面視において矩形の形状を有するチップ領域Ｐ１の周縁の４辺のそれぞれに沿って環状に形成された領域Ｒ１上において、上記４辺のそれぞれに沿って複数並べて配置されている。
【００２５】
製品として製造される半導体チップであれば、領域Ｒ２〜Ｒ５に形成された低耐圧の半導体素子は、Ｉ／Ｏ用に形成された高耐圧のＭＯＳＦＥＴを介してパッドＰＤに接続されていることが考えられるが、ここでは、領域Ｒ２〜Ｒ５に形成された素子の一部は、直接パッドＰＤに接続されている。これは、本実施の形態で用いる半導体装置が、製品に用いられるものではなく検査工程のみに用いられるものであるためである。つまり、製品に用いられる半導体チップでは、外部からの入力電圧を半導体チップ内で低い値に変換してから低耐圧の半導体素子に供給する必要があるが、検査用の半導体装置では、パッドＰＤを介して、低耐圧の半導体素子用に低めた値の電圧を各半導体素子に供給することができるためである。
【００２６】
また、検査用の半導体装置を用いた検査工程では、出力する電流は検査装置により検知できれば足りるため、出力する情報である電流を高耐圧の半導体素子を介して増幅などする必要はない。
【００２７】
また、チップ領域Ｐ１に形成された半導体素子とパッドＰＤを接続する配線は、製品として製造する半導体チップにおいて複数層に亘って形成されることが考えられるが、ここでは、１層の配線と、その上下のビアおよびコンタクトプラグとにより、半導体基板上の半導体素子とパッドＰＤとが接続されている。
【００２８】
つまり、本実施の形態で検査に用いる半導体ウエハ上のチップ領域Ｐ１では、製品として製造される半導体チップと異なり、配線層が１層のみである。また、製品として製造される半導体チップと異なり、低耐圧の半導体素子であっても、高耐圧の半導体素子を介さず、上記１層の配線層を介してパッドＰＤに直接電気的に接続されている。
【００２９】
次に、図４に、図３に示すチップ領域の一部の断面図を示す。図４では、図を分かりやすくするため、一つのチップ領域Ｐ１（図３参照）の半導体基板上に形成された素子であって、図３に示す領域Ｒ２に形成されたメモリセル、領域Ｒ１に形成された高耐圧ＭＯＳＦＥＴ、領域Ｒ４に形成された低耐圧ＭＯＳＦＥＴ、および領域Ｒ１に形成された容量素子を並べて示している。なお、図３に示す領域Ｒ３にも、図４に示す上記メモリセルと同様のメモリセルが形成されている。また、図３に示す領域Ｒ５にも、図４に示す上記低耐圧ＭＯＳＦＥＴと同様の低耐圧ＭＯＳＦＥＴが形成されている。
【００３０】
図４では、図の左側から順に、一対の不揮発性メモリのメモリセルＱ１と、高耐圧ＭＯＳＦＥＴＱ２と、低耐圧ＭＯＳＦＥＴＱ３と、容量素子ＣＰとが並んで形成されている。図４に示すように、単結晶シリコン基板からなる半導体基板ＳＢ上には、例えばＳＴＩ（Shallow Trench Isolation）またはＬＯＣＯＳ（Local Oxidization of Silicon）などの構造を有する複数の素子分離領域ＩＥが形成されており、各素子分離領域ＩＥにより上記各半導体素子が分離されている。各半導体素子の下部の半導体基板ＳＢの上面にはｐ型またはｎ型のウエルが形成されていることが考えられるが、ここではその図示を省略している。
【００３１】
まず、ＭＯＮＯＳ型の不揮発性メモリであるメモリセルＱ１について説明する。メモリセルＱ１は、半導体基板ＳＢの主面のｐ型ウエル（図示しない）上に形成されている。メモリセルＱ１は、コントロールトランジスタとメモリトランジスタとにより構成されている。コントロールトランジスタの選択用ゲート電極であるコントロールゲート電極ＣＧは、ポリシリコン膜からなり、酸化シリコン膜からなるゲート絶縁膜ＧＦ１上に形成されている。また、メモリトランジスタの記憶用ゲート電極であるメモリゲート電極ＭＧは、ポリシリコン膜からなり、コントロールゲート電極ＣＧの一方の側壁に隣接して形成されている。
【００３２】
メモリゲート電極ＭＧは、Ｌ字状の断面形状を有するＯＮＯ（Oxide Nitride Oxide）膜ＯＸを介してコントロールゲート電極ＣＧおよび半導体基板ＳＢと電気的に分離されている。ＯＮＯ膜ＯＸの一部はコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧ間に形成され、ＯＮＯ膜ＯＸの他部は半導体基板ＳＢおよびメモリゲート電極ＭＧ間に形成されている。つまり、メモリゲート電極ＭＧは、ＯＮＯ膜ＯＸを介して、コントロールゲート電極ＣＧの側壁および半導体基板ＳＢの主面に隣接している。
【００３３】
ＯＮＯ膜ＯＸは、２層の酸化シリコン膜と、それらの間に形成された窒化シリコン膜とからなる。ここでは、ＯＮＯ膜ＯＸを構成する酸化シリコン膜および窒化シリコン膜の積層構造の図示は省略している。データの書き込み時には、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの直下の半導体基板ＳＢの主面のチャネル領域で発生したホットエレクトロンがＯＮＯ膜ＯＸに注入され、ＯＮＯ膜ＯＸを構成する電荷蓄積膜である窒化シリコン膜中のトラップに捕獲される。
【００３４】
コントロールゲート電極ＣＧの近傍の半導体基板ＳＢには、メモリセルＱ１のドレイン領域として機能する拡散層であるｎ＋型半導体領域Ｄ１ｄが形成されている。また、メモリゲート電極ＭＧの近傍の半導体基板ＳＢには、メモリセルＱ１のソース領域として機能する拡散層であるｎ＋型半導体領域Ｄ１ｓが形成されている。
【００３５】
ｎ＋型半導体領域Ｄ１ｄに隣接した領域の半導体基板ＳＢには、ｎ＋型半導体領域Ｄ１ｄよりも不純物濃度が低いｎ−型半導体領域（図示しない）が形成されている。すなわち、低濃度拡散層のｎ−型半導体領域および高濃度拡散層のｎ＋型半導体領域Ｄ１ｄが形成されている。ｎ−型半導体領域は、ｎ＋型半導体領域Ｄ１ｄの端部の高電界を緩和し、上記コントロールトランジスタをＬＤＤ（Lightly Doped Drain）構造にするためのエクステンション領域である。
【００３６】
また、ｎ＋型半導体領域Ｄ１ｓに隣接した領域の半導体基板ＳＢには、ｎ＋型半導体領域Ｄ１ｓよりも不純物濃度が低いｎ−型半導体領域（図示しない）が形成されている。すなわち、低濃度拡散層のｎ−型半導体領域および高濃度拡散層のｎ＋型半導体領域Ｄ１ｓが形成されている。ｎ−型半導体領域は、ｎ＋型半導体領域Ｄ１ｓの端部の高電界を緩和し、上記メモリトランジスタをＬＤＤ構造にするためのエクステンション領域である。
【００３７】
コントロールゲート電極ＣＧの他方の側壁およびメモリゲート電極ＭＧの一方の側壁には、例えば酸化シリコン膜などからなるサイドウォールＳＷが形成されている。サイドウォールＳＷは、ｎ＋型半導体領域Ｄ１ｄおよびｎ＋型半導体領域Ｄ１ｓを形成するために利用される。メモリセルＱ１は、ＯＮＯ膜ＯＸを介して互いに隣接するコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを有するスプリットゲート型のＭＯＮＯＳメモリである。
【００３８】
一対のメモリセルＱ１は、互いのｎ＋型半導体領域Ｄ１ｄを挟んで線対称な構造を有している。つまり、一対のメモリセルＱ１のそれぞれは、互いにｎ＋型半導体領域Ｄ１ｄ、つまりドレイン領域を共有している。
【００３９】
ここで、上記メモリセルＱ１を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ただし、本実施の形態の半導体装置は検査のみに用いられるものであるため、半導体ウエハ上に形成される複数のメモリセルＱ１のうちの一部は、下記に説明するように、情報の書き込み等が可能となるように結線されていなくてもよい。ここでは、ＯＮＯ膜ＯＸに電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。また、以下ではｎ＋型半導体領域Ｄ１ｓをソース領域と呼び、ｎ＋型半導体領域Ｄ１ｄをドレイン領域と呼ぶ。
【００４０】
書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、例えばコントロールゲート電極ＣＧに０．７Ｖ、メモリゲート電極ＭＧに１０Ｖ、ソース領域に６Ｖ、ドレイン領域に０Ｖ、半導体基板ＳＢに０Ｖをそれぞれ印加する。これにより、ソース領域とドレイン領域との間に形成されるチャネル領域のうち、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの中間付近の領域でホットエレクトロンが発生し、これがＯＮＯ膜ＯＸに注入される。注入された電子はＯＮＯ膜ＯＸを構成する窒化シリコン膜中のトラップに捕獲され、メモリセルＱ１を構成するメモリトランジスタのしきい値電圧が上昇する。
【００４１】
消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、例えばコントロールゲート電極ＣＧに０．７Ｖ、メモリゲート電極ＭＧに−８Ｖ、ソース領域に７Ｖ、ドレイン領域に０Ｖ、半導体基板ＳＢに０Ｖをそれぞれ印加する。これにより、コントロールゲート電極ＣＧの下部の半導体基板ＳＢにチャネル領域が形成される。
【００４２】
また、ソース領域に高電圧（７Ｖ）が印加されるため、ソース領域から伸びた空乏層がコントロールトランジスタのチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域との間の高電界によって加速されてインパクトイオン化が生じ、電子とホールの対が生成される。そして、このホールがメモリゲート電極ＭＧに印加された負電圧（−８Ｖ）によって加速されてホットホールとなり、ＯＮＯ膜ＯＸに注入される。注入されたホールはＯＮＯ膜ＯＸを構成する窒化シリコン膜中のトラップに捕獲され、メモリトランジスタのしきい値電圧が低下する。
【００４３】
読み出し時には、例えばコントロールゲート電極ＣＧに１．５Ｖ、メモリゲート電極ＭＧに１．５Ｖ、ソース領域に０Ｖ、ドレイン領域に１．５Ｖ、半導体基板ＳＢに０Ｖをそれぞれ印加する。すなわち、メモリゲート電極ＭＧに印加する電圧を、書き込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。
【００４４】
次に、Ｉ／Ｏなどに用いられる高耐圧ＭＯＳＦＥＴＱ２について説明する。高耐圧ＭＯＳＦＥＴＱ２は半導体装置とその外部の装置の間で電流の入出力を行うために用いられる半導体素子である。このため、コア部などに形成される低耐圧ＭＯＳＦＥＴＱ３に比べて、高い耐圧が要求される。したがって、高耐圧ＭＯＳＦＥＴＱ２のゲート電極Ｇ２のゲート長は、低耐圧ＭＯＳＦＥＴＱ３のゲート電極Ｇ３のゲート長よりも長く形成されている。また、高耐圧ＭＯＳＦＥＴＱ２のゲート絶縁膜ＧＦ２の膜厚は、低耐圧ＭＯＳＦＥＴＱ３のゲート絶縁膜ＧＦ３の膜厚よりも大きく形成されている。
【００４５】
高耐圧ＭＯＳＦＥＴＱ２は、半導体基板ＳＢ上にゲート絶縁膜ＧＦ２を介して形成されたゲート電極Ｇ２を有し、また、ゲート電極Ｇ２の横の半導体基板ＳＢの上面に形成されたソース・ドレイン領域を有している。当該ソース・ドレイン領域のそれぞれは、半導体基板ＳＢの上面に形成されたｎ＋型半導体領域Ｄ２を含んでおり、半導体基板ＳＢの主面には、各ｎ＋型半導体領域Ｄ２に隣接して、ｎ＋型半導体領域Ｄ２よりも不純物濃度が低いｎ−型半導体領域（図示しない）が形成されている。一対のｎ−型半導体領域のそれぞれは、隣接するｎ＋型半導体領域Ｄ２よりもゲート電極Ｇ２に近い領域に形成されている。
【００４６】
ここでは、高耐圧ＭＯＳＦＥＴＱ２の直下の半導体基板ＳＢの上面に形成されたｐ型のウエルを図示していない。ゲート電極Ｇ２の両側の側壁には、例えば酸化シリコン膜などからなるサイドウォールＳＷが自己整合的に形成されている。
【００４７】
次に、ＳＲＡＭまたはコア部のロジック回路などに用いられる低耐圧ＭＯＳＦＥＴＱ３について説明する。低耐圧ＭＯＳＦＥＴＱ３は高い処理速度が要求される電界効果トランジスタである。
【００４８】
低耐圧ＭＯＳＦＥＴＱ３は、ゲート電極Ｇ３のゲート長が高耐圧ＭＯＳＦＥＴＱ２のゲート電極Ｇ２のゲート長よりも小さい点、およびゲート絶縁膜ＧＦ３の膜厚が高耐圧ＭＯＳＦＥＴＱ２のゲート絶縁膜ＧＦ２の膜厚より小さい点以外は、高耐圧ＭＯＳＦＥＴＱ２と同様の構造を有している。つまり、低耐圧ＭＯＳＦＥＴＱ３は、半導体基板ＳＢ上にゲート絶縁膜ＧＦ３を介してゲート電極Ｇ３を有し、ゲート電極Ｇ３の横の半導体基板ＳＢの主面には、ソース・ドレイン領域を構成する一対のｎ＋型半導体領域Ｄ３を有している。また、ｎ＋型半導体領域Ｄ３に隣接する半導体基板ＳＢの上面にはｎ−型半導体領域（図示しない）が形成されている。
【００４９】
次に、容量素子ＣＰについて説明する。容量素子ＣＰは、半導体基板ＳＢ上に形成され、互いに絶縁されたポリシリコン膜ＰＳ１およびＰＳ２間に容量を発生させることで用いられる素子である。ポリシリコン膜ＰＳ１は半導体基板ＳＢ上に絶縁膜ＩＦ１を介して形成されており、ポリシリコン膜ＰＳ２はポリシリコン膜ＰＳ１上に絶縁膜ＩＦ２を介して形成されている。
【００５０】
ポリシリコン膜ＰＳ１の一部の上面はポリシリコン膜ＰＳ２および絶縁膜ＩＦ２から露出している。絶縁膜ＩＦ１は、例えば酸化シリコン膜からなり、絶縁膜ＩＦ２は例えば、ＯＮＯ膜ＯＸと同様に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順に形成した積層膜からなる。ただし、絶縁膜ＩＦ２は、ＯＮＯ膜に限らず、酸化シリコン膜により形成されていてもよい。ポリシリコン膜ＰＳ１、ＰＳ２のそれぞれの両側の側壁には、例えば酸化シリコン膜などからなるサイドウォールＳＷが自己整合的に形成されている。
【００５１】
ここでは、容量素子ＣＰとメモリセルＱ１とが同一の半導体基板ＳＢ上に形成されているため、ＯＮＯ膜ＯＸを形成する際に半導体基板上に形成した絶縁膜を、容量素子ＣＰの導体膜同士を絶縁する絶縁膜として利用している。したがって、メモリセルＱ１を構成するＯＮＯ膜ＯＸと、絶縁膜ＩＦ２とは同層の膜である。なお、ここでは絶縁膜ＩＦ２を構成する酸化シリコン膜および窒化シリコン膜等の積層構造の図示は省略している。
【００５２】
また、本実施の形態では説明および図示を省略するが、図３に示す上述した各種の半導体素子の他に、例えばバイポーラトランジスタ、ダイオードまたは抵抗素子などが形成されていることも考えられる。また、上記のように、図４ではｎチャネル型の高耐圧ＭＯＳＦＥＴＱ２、低耐圧ＭＯＳＦＥＴＱ３を形成する場合について説明したが、半導体基板ＳＢ上に形成するＭＯＳＦＥＴはｐチャネル型であってもよい。また、半導体基板ＳＢ上には、ｎチャネル型およびｐチャネル型の両方のＭＯＳＦＥＴが形成されていてもよい。
【００５３】
ｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓ、Ｄ２、Ｄ３、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ２、Ｇ３、ポリシリコン膜ＰＳ１およびＰＳ２のそれぞれの上面には、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層Ｓ１が形成されている。なお、シリサイド層Ｓ１の材料は、コバルトシリサイドまたはニッケルプラチナシリサイドなどでもよい。シリサイド層Ｓ１は、その下地の導体層と、シリサイド層Ｓ１上のコンタクトプラグＣ１との間の接触抵抗を低減するために設けられた導体層である。
【００５４】
メモリセルＱ１、高耐圧ＭＯＳＦＥＴＱ２、低耐圧ＭＯＳＦＥＴＱ３および容量素子ＣＰのそれぞれを覆うように、例えば窒化シリコン膜からなるストッパ絶縁膜ＥＳが形成されている。また、ストッパ絶縁膜ＥＳ上には、例えば酸化シリコン系の膜として、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法で形成したＰ−ＴＥＯＳ（Tetraethoxysilane）膜からなる層間絶縁膜ＩＬＦが形成されている。ストッパ絶縁膜ＥＳおよび層間絶縁膜ＩＬＦからなる積層膜には複数の貫通孔であるコンタクトホールが開口されており、当該複数のコンタクトホールのそれぞれの内側にはコンタクトプラグＣ１が埋め込まれている。コンタクトプラグＣ１は主にＷ（タングステン）膜からなる。
【００５５】
複数のコンタクトプラグＣ１は、ｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓ、Ｄ２、Ｄ３、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ２、Ｇ３、ポリシリコン膜ＰＳ１およびＰＳ２のそれぞれの上面上のシリサイド層Ｓ１の上面に接続されている。なお、図４では、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ２、Ｇ３およびポリシリコン膜ＰＳ２の上面にシリサイド層Ｓ１を介して接続されたコンタクトプラグＣ１のそれぞれの図示を省略している。層間絶縁膜ＩＬＦの上面およびコンタクトプラグＣ１の上面は平坦化され、それぞれの上面の高さは揃えられている。
【００５６】
層間絶縁膜ＩＬＦ上およびコンタクトプラグＣ１上には、例えばＳｉＯＣ膜からなる層間絶縁膜Ｌ１が形成されている。層間絶縁膜Ｌ１には、半導体基板ＳＢの上面に沿って特定の方向に延び、コンタクトプラグＣ１の上面を露出する配線溝が複数形成されており、当該配線溝内には例えば主にＣｕ（銅）からなる第１層配線Ｍ１が埋め込まれている。第１層配線Ｍ１の上面および層間絶縁膜Ｌ１のそれぞれの上面は平坦化されており、互いの上面の高さは同じ高さに揃えられている。つまり、第１層配線Ｍ１はコンタクトプラグＣ１の上面に接続され、半導体基板ＳＢの上面に沿って特定の方向に延在している。ここでは、層間絶縁膜Ｌ１および層間絶縁膜Ｌ１を貫通する配線溝に埋め込まれた第１層配線Ｍ１を含む層を第１配線層と呼ぶ。
【００５７】
第１配線層上、すなわち、層間絶縁膜Ｌ１上および第１層配線Ｍ１上には、バリア絶縁膜ＢＦおよび層間絶縁膜Ｌ２が順に積層されている。バリア絶縁膜ＢＦは例えばＳｉＣＮ膜からなり、層間絶縁膜Ｌ２は例えばＳｉＯＣ膜からなる。層間絶縁膜Ｌ２およびバリア絶縁膜ＢＦからなる積層膜には、その上面から裏面を貫通するビアホールが複数形成されており、当該複数のビアホール内にはビアＶ１が埋め込まれている。つまり、ビアＶ１は層間絶縁膜Ｌ２およびバリア絶縁膜ＢＦを貫通しており、ビアＶ１の底面は第１層配線Ｍ１の上面に接続されている。ビアＶ１および層間絶縁膜Ｌ２のそれぞれの上面は平坦化され、同一の高さに揃えられている。
【００５８】
ビアＶ１は、配線同士を接続するためではなく、下層の第１層配線Ｍ１と、上層のパッドＰＤとを接続するために設けられた導体膜であり、例えば円柱状の形状を有している。ビアＶ１は例えば主にＣｕ（銅）からなる。パッドＰＤは、層間絶縁膜Ｌ２上およびビアＶ１上に形成された、例えばＡｌ（アルミニウム）からなる導体膜のパターンである。パッドＰＤは、本実施の形態の半導体装置の検査方法において、例えばプローブ検査を行う際に、検査針を接触させるために用いる電極である。
【００５９】
したがって、ビアＶ１に比べ、パッドＰＤのパターンは平面視において広い面積を有している。また、平面視におけるパッドＰＤの最短の幅は、平面視における第１層配線Ｍ１の最短の幅よりも大きい。また、パッドＰＤは、ビアＶ１、第１層配線Ｍ１およびコンタクトプラグＣ１を介して、半導体基板ＳＢ上の各半導体素子に電気的に接続されている。
【００６０】
なお、図４では、本実施の形態の半導体装置の構造を分かりやすくするため、メモリセルＱ１または低耐圧ＭＯＳＦＥＴＱ３などの直上にパッドＰＤを示しているが、実際には図３を用いて説明したように、コア部、ＳＲＡＭまたは不揮発性メモリが形成された領域Ｒ２〜Ｒ５と、パッドＰＤが形成された領域Ｒ１とは、平面視において重なっていない。つまり、メモリセルＱ１または低耐圧ＭＯＳＦＥＴＱ３などの直上に、パッドＰＤは形成されていないことが考えられる。メモリセルＱ１または低耐圧ＭＯＳＦＥＴＱ３などは、領域Ｒ１まで延在する引出し配線である第１層配線Ｍ１（図４参照）を介して、領域Ｒ１上のパッドＰＤに接続されている。
【００６１】
また、図４では図示を省略しているが、層間絶縁膜Ｌ２上には、パッドＰＤの上面を露出するパッシベーション膜が形成されている。当該パッシベーション膜は例えばポリイミド膜などからなる。
【００６２】
また、図４では高耐圧ＭＯＳＦＥＴＱ２に接続された第１層配線Ｍ１など、一部の第１層配線Ｍ１がパッドＰＤに接続されていない構造が示されているが、実際には、メモリセルＱ１、高耐圧ＭＯＳＦＥＴＱ２、低耐圧ＭＯＳＦＥＴＱ３および容量素子ＣＰに接続された第１層配線Ｍ１は、いずれも図示していない領域においてパッドＰＤに接続されている。
【００６３】
ただし、図３に示すチップ領域Ｐ１に形成された、製品と同一のレイアウトで配置された複数の半導体素子とパッドＰＤとを接続する配線は、１層の第１層配線Ｍ１（図４参照）のみである。チップ領域Ｐ１上に形成された複数の半導体素子のうちの一部は、その上層の配線を平面視において交差させなければパッドに接続できない場合がある。これは、チップ領域Ｐ１上に複数の半導体素子が、製品のレイアウトで密に形成されることで、１層の第１層配線のみを用いて、全ての半導体素子をパッドＰＤに接続することは困難であるためである。したがって、一部の半導体素子は、電気的に浮遊した状態となっていてもよい。言い換えれば、半導体基板上の全ての半導体素子がパッドＰＤに接続されている必要はない。
【００６４】
なお、後述するように、半導体素子とパッドＰＤとを接続する配線は２層形成されていてもよい。また、パッドＰＤを構成する金属膜と同層の金属膜の一部を、１方向に延在する形状で形成し、配線として用いてもよい。つまり、半導体素子およびパッドＰＤ間に２層の配線層を形成し、さらにパッドＰＤと同層にも配線を形成した場合には、配線として用いることができる層が３層存在することとなる。また、さらに半導体基板上の半導体素子と同層に、導体膜からなる配線を形成すれば、配線として用いることができる層が４層存在することとなる。このようにして配線として用いることができる層が少なくとも２層あれば、複数の配線同士を平面視において交差させることができ、配線のレイアウトの自由度を高めることができる。
【００６５】
以上に説明したように、本実施の形態の半導体装置の検査方法で用いる半導体装置は、検査のみに用いるものであるが、各チップ領域内に、製品と同様のレイアウトで半導体素子が形成されている。したがって、図４に示すように、一つのチップ領域内の半導体基板ＳＢ上には、不揮発性メモリを構成するメモリセルＱ１、Ｉ／Ｏに用いられる高耐圧ＭＯＳＦＥＴＱ２、コア部またはＳＲＡＭを構成する低耐圧ＭＯＳＦＥＴＱ３、およびコア部などを構成する容量素子ＣＰが形成されている。
【００６６】
また、上記したメモリセルＱ１、高耐圧ＭＯＳＦＥＴＱ２、低耐圧ＭＯＳＦＥＴＱ３および容量素子ＣＰなどの半導体素子よりも上の領域に形成された、半導体基板ＳＢの主面に沿う特定の方向に延在する導体である配線は、第１層配線Ｍ１のみである。つまり、半導体基板ＳＢの上面上に形成された複数の半導体素子と、半導体ウエハＷＦ（図１参照）の上面に露出しているパッドＰＤとを電気的に接続する配線層は、１層のみである。
【００６７】
次に、図５を用いて、上記した半導体装置を製造し、それを用いて検査を行う工程について説明する。図５は、本実施の形態の半導体装置の検査方法において用いるＴＥＧを含む半導体装置の製造工程と、それを用いて行う検査の工程を示すフローである。
【００６８】
まず、半導体ウエハ、すなわち図４に示す半導体基板ＳＢを準備する（図５のステップＳＴ１）。
【００６９】
次に、半導体基板ＳＢの上面に形成した溝内に素子分離領域ＩＥを形成する（図５のステップＳＴ２）。
【００７０】
次に、半導体基板ＳＢの主面にウエル（図示しない）を形成する。当該ウエルは、半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））またはｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））をイオン注入法により打ち込むことで形成する（図５のステップＳＴ３）。
【００７１】
次に、不揮発性メモリであるスプリットゲート型のＭＯＮＯＳメモリのメモリセルＱ１を形成する（図５のステップＳＴ４）。
【００７２】
次に、周辺のＭＯＳＦＥＴを形成する（図５のステップＳＴ５）。ここでいう周辺のＭＯＳＦＥＴとは、コア部またはＳＲＡＭなどを構成する低耐圧ＭＯＳＦＥＴＱ３およびＩ／Ｏに用いられる高耐圧ＭＯＳＦＥＴＱ２を含む。また、ステップＳＴ５では、容量素子ＣＰ、ダイオード、バイポーラトランジスタまたは抵抗素子など、その他の半導体素子も形成する。
【００７３】
次に、周知のサリサイド技術を用いて、シリサイド層Ｓ１を形成する（図５のステップＳＴ６）。図５のステップＳＴ１〜ＳＴ６は、製品として半導体装置を製造する場合に行う製造工程と同一である。
【００７４】
次に、層間絶縁膜ＩＬＦを形成した後、コンタクトプラグＣ１を形成する（図５のステップＳＴ７）。図５のステップＳＴ７で行う工程は、製品として半導体装置を製造する場合に行う製造工程と同一であってもよい。
【００７５】
次に、第１層配線Ｍ１を含む第１配線層を形成する（図５のステップＳＴ８）。図５のステップＳＴ８以降で行う工程は、製品として半導体装置を製造する場合に行う製造工程とは異なるものである。例えば、製品の半導体チップを形成する場合、図５のステップＳＴ７に対応する工程においてコンタクトプラグを形成した後、当該コンタクトプラグ上に第１配線層を形成するが、本実施の形態のステップＳＴ８において形成する第１層配線Ｍ１は、製品の半導体チップの第１配線層内の第１層配線とは異なるレイアウトを有する。
【００７６】
次に、第１配線層上に、第１層配線Ｍ１とパッドＰＤとを接続するためのビアＶ１を形成する（図５のステップＳＴ９）。なお、ここでは、パッドとその下層の配線とを接続するために設けるビアをパッドビアと呼ぶ。
【００７７】
次に、パッドＰＤを形成する（図５のステップＳＴ１０）。以上のステップＳＴ１〜ＳＴ１０を行うことにより、主面上にＴＥＧが形成された半導体ウエハを準備する。なお、ここではステップの図示を省略しているが、ＴＥＧが形成された半導体ウエハを準備する工程は、パッドＰＤを形成した後に、半導体基板上の配線層の上に、パッドＰＤの上面を露出するパッシベーション膜を形成する工程を有する。下記のプローブ検査は、当該パッシベーション膜を形成した後に行う。
【００７８】
次に、プローブ検査を行うことで、半導体装置の検査を行う（図５のステップＳＴ１１）。上記した半導体装置を用いた検査工程では、プローブ検査により、半導体ウエハ上に形成した半導体素子、配線または絶縁膜等の特性若しくは寿命などを評価する。つまり、検査針をパッドＰＤ（図３、図４参照）の上面に接触させ、ＴＥＧを構成する半導体素子または配線などに電位を供給し、電流を測定するなどして評価を行う。
【００７９】
例えば、上記プローブ検査では、図３に示す領域Ｒ４に形成されたＳＲＡＭを構成する低耐圧ＭＯＳＦＥＴの、ゲート長およびゲート幅などのサイズに依存して変化するＳＲＡＭの性能などを検査する。また、上記プローブ検査では、図４に示す半導体基板ＳＢの上面に形成された素子分離領域ＩＥの耐圧などを検査することができる。また、上記プローブ検査では、高耐圧ＭＯＳＦＥＴＱ２または低耐圧ＭＯＳＦＥＴＱ３の、サイズに依存して変化する特性、ｐ型半導体領域およびｎ型半導体領域間の接合などを評価することができる。
【００８０】
また、上記プローブ検査では、半導体素子または配線などに生じる寄生容量の評価を行うことができる。また、上記プローブ検査では、半導体基板ＳＢの主面に沿う方向における素子分離領域ＩＥの幅を変更することにより、素子分離領域ＩＥ内に生じた応力が、当該素子分離領域ＩＥの近傍の半導体素子の特性に与える影響の有無などを調べることができる。
【００８１】
また、メモリセルＱ１、高耐圧ＭＯＳＦＥＴＱ２、低耐圧ＭＯＳＦＥＴＱ３および容量素子ＣＰでは、段階的に印加電圧を上昇させた際に、ゲート絶縁膜ＧＦ１〜ＧＦ３または絶縁膜ＩＦ１、ＩＦ２が絶縁破壊を起こす電圧を検査することができる。つまり、絶縁膜のＴＺＤＢ（Time Zero Dielectric Breakdown：瞬時絶縁破壊）特性を評価することができる。
【００８２】
また、メモリセルＱ１、高耐圧ＭＯＳＦＥＴＱ２、低耐圧ＭＯＳＦＥＴＱ３および容量素子ＣＰでは、一定の印加電圧を印加し続けた際に、ゲート絶縁膜ＧＦ１〜ＧＦ３または絶縁膜ＩＦ１、ＩＦ２が絶縁破壊を起こすまでに要する時間を検査することができる。つまり、絶縁膜のＴＤＤＢ（Time Dependent Dielectric Breakdown：経時絶縁破壊）特性を評価することができる。
【００８３】
また、上記プローブ検査では、第１層配線Ｍ１に電流を流した場合に、第１層配線Ｍ１が断線する現象であるＥＭ（Electromigration）の発生の有無、または、第１層配線Ｍ１を加熱することで第１層配線Ｍ１が断線する現象であるＳＭ（Stressmigration）の発生の有無を検査することができる。また、層間絶縁膜Ｌ１を介して隣り合う第１層配線Ｍ１同士の間に電位差を生じさせることで、当該第１層配線Ｍ１間の層間絶縁膜Ｌ１の経時劣化による絶縁破壊の発生の有無を検査することも可能である。
【００８４】
上記のように、図１〜図４に示す本実施の形態のＴＥＧを用いて、様々な特性等を評価することが可能である。図５のステップＳＴ１１においてプローブ検査を行なって得た結果は、その後の半導体装置の製造工程にフィードバックする（図５のステップＳＴ１２）。これにより、半導体装置の製造条件を変更するなどして、半導体装置の信頼性を高め、また、半導体装置の性能を向上させることができる。また、上記検査により得た検査結果を、製品として製造する半導体素子のサイズまたは不純物濃度、または配線のレイアウトなどを決定するために用いることができる。
【００８５】
次に、本実施の形態の半導体装置の検査方法の効果を、比較例を用いて説明する。図６に、比較例の半導体装置の検査方法に用いる半導体ウエハ上に形成された一つのショット領域ＳＨａを示す。上記半導体ウエハ上には、図１に示す半導体ウエハＷＦと同様に、一つのショット領域ＳＨａ内の複数のパッドを１単位として、この１単位のパッドを複数並べるようにパッドが複数配置されている。
【００８６】
図６に示すように、一つのショット領域ＳＨａ内には、１５個のチップ領域Ｐ１ａ〜Ｐ１５ａがマトリクス状に配置されている。ただし、図２に示す本実施の形態の半導体装置と異なり、図６に示すチップ領域Ｐ１ａ〜Ｐ１５ａはいずれも異なるレイアウトを有している。これは、チップ領域Ｐ１ａ〜Ｐ１５ａのそれぞれの用途が異なるためである。すなわち、チップ領域Ｐ１ａ〜Ｐ１５ａは、それらの領域内に形成された半導体素子の種類、半導体素子のサイズ、または配線のレイアウトなどがそれぞれ異なる。
【００８７】
また、チップ領域Ｐ１ａ〜Ｐ６ａ、Ｐ１０ａおよびＰ１２ａ〜Ｐ１５ａは半導体装置の検査のみに用いられる領域であるが、チップ領域Ｐ７ａ〜Ｐ９ａおよびＰ１１ａは、ダイシング工程による半導体ウエハの個片化工程を経て、製品として用いられる領域である。つまり、ショット領域ＳＨａ内のチップ領域Ｐ１ａ〜Ｐ１５ａには、検査に用いられる領域と、製品として使用される領域とが混在している。
【００８８】
図６に示す比較例の半導体装置において、ショット領域ＳＨａ内の各チップ領域Ｐ１ａ〜Ｐ１５ａは、検査用と製品用とで異なるレイアウトにより半導体素子または配線などが形成されている。また、検査用のチップ領域であっても、検査により評価する対象によって、チップ領域Ｐ１ａ〜Ｐ６ａ、Ｐ１０ａおよびＰ１２ａ〜Ｐ１５ａは別々の構成で形成されている。つまり、ショット領域ＳＨａ内では、検査項目に応じて様々なレイアウトのチップ領域Ｐ１ａ〜Ｐ６ａ、Ｐ１０ａおよびＰ１２ａ〜Ｐ１５ａが形成されている。
【００８９】
ここで、図７に、図６の一部を拡大した平面図を示す。図７は、図６の検査用のチップ領域Ｐ６ａを拡大して示す平面図である。図７に示すように、チップ領域Ｐ６ａは、半導体基板上に複数の領域Ｒ６〜Ｒ１１を有している。図３に示すチップ領域Ｐ１のレイアウトは製品と同じであるが、図７に示すチップ領域Ｐ６ａのレイアウトは、検査専用に形成されたものであり、製品に用いられるレイアウトとは異なる。なお、図示はしていないが、各領域Ｒ６〜Ｒ１１の直上には、領域Ｒ６〜Ｒ１１のそれぞれに形成されたＴＥＧに接続されたパッドが形成されている。ただし、当該パッドは図３と同様に、チップ領域Ｐ６ａの周縁部に形成されていてもよい。
【００９０】
図７に示す領域Ｒ６〜Ｒ１１には、それぞれの検査に用いる半導体素子または配線などが形成されている。例えば、領域Ｒ６は、配線間の絶縁膜の経時劣化を評価する領域であり、領域Ｒ６内には、例えば、絶縁膜に埋め込まれた配線が互いに隣接して複数形成されている。また、領域Ｒ７および領域Ｒ１１は、配線のＥＭの発生の有無の評価に用いられる領域であり、領域Ｒ７内および領域Ｒ１１内には、例えば、配線が複数形成されている。
【００９１】
また、領域Ｒ８は、ＴＺＤＢ特性を評価するＴＥＧが形成された領域であり、領域Ｒ８内には、例えば、ゲート絶縁膜を含むＭＯＳＦＥＴが複数形成されている。また、領域Ｒ９は、ＳＭの発生の有無の評価に用いられる領域であり、領域Ｒ９内には、例えば、配線が複数形成されている。また、領域Ｒ１０は、ＴＤＤＢ特性を評価するＴＥＧが形成された領域であり、領域Ｒ１０内には、例えば、ゲート絶縁膜を含むＭＯＳＦＥＴが複数形成されている。
【００９２】
上記のように、領域Ｒ６〜Ｒ１１には、検査目的に応じたＴＥＧがそれぞれ形成されている。ただし、これらのＴＥＧは製品で用いられる半導体素子または配線などと異なり、特定の形状の半導体素子または特定のレイアウトの配線パターンを繰り返して形成したレイアウトを有している。つまり、製品として製造される半導体チップを構成するＭＯＳＦＥＴは、一つの領域内に、ゲート電極のサイズ、ゲート絶縁膜の厚さ、または半導体領域内の不純物濃度など、様々な要素が異なるＭＯＳＦＥＴを形成しているのに対し、上記比較例では、一つの領域内に、同一の形状を有し、特性が揃えられたＭＯＳＦＥＴをアレイ状に複数並べて配置している。
【００９３】
比較例のチップ領域Ｐ６ａ内の各領域が、上記のように主に繰り返しのパターンを有している理由は、次の通りである。つまり、一つのチップ領域Ｐ６ａ内における各領域の占める面積が小さく、また、製品となるチップ領域とは異なる形状の領域Ｒ６〜Ｒ１１内に半導体素子等を形成することになり、製品に則して、様々なサイズまたは特性などを有する種々の半導体素子等を形成することが困難であるためである。
【００９４】
また、上記比較例の半導体装置では、一つのチップ領域内において、特定の検査を行うために必要な半導体素子または配線を形成しているが、その他の種類の半導体素子などは形成していない。つまり、図７に示す比較例のように、領域Ｒ８に、ＳＲＡＭに用いられるような低耐圧ＭＯＳＦＥＴが形成されている場合、チップ領域Ｐ６ａ内には、その他の半導体素子、例えば高耐圧ＭＯＳＦＥＴ、不揮発性メモリのメモリセル、または容量素子などは形成されていないことが考えられる。
【００９５】
これは、チップ領域Ｐ６ａの領域Ｒ８がＴＺＤＢ特性の評価のみを目的として用いられ、その他の領域Ｒ６、Ｒ７、Ｒ９〜Ｒ１１は、ＴＤＤＢ、ＳＭまたはＥＭの評価などの特定の検査に用いられるためである。つまり、比較例の半導体装置は、製品として用いられる半導体チップとは異なり、検査に用いる構造のみを有しているため、一つのチップ領域Ｐ６ａ内に形成される半導体素子の種類は、製品の半導体チップよりも少ない。なお、ここでいう特定の検査とは、例えばＴＺＤＢ特性、ＴＤＤＢ特性、寄生容量、抵抗異常、ＥＭまたはＳＭなどの検査のいずれか一つの項目の検査を指すものである。
【００９６】
次に、図８に、上記比較例の半導体装置の断面図を示す。図８では、図６に示すショット領域ＳＨａ内における検査用の４個のチップ領域のそれぞれの断面図を並べて示している。つまり、図８では４個の領域を横方向に並べて示しているが、それぞれの領域は、互いに異なるチップ領域内に存在している。具体的には、例えば図８に示す４個の領域は、左から順に、図６に示すチップ領域Ｐ４ａ、Ｐ５ａ、Ｐ６ａおよびＰ１０ａのそれぞれのチップ領域の一部の断面である。したがって、図８に示す４個の領域の半導体基板ＳＢは、同一の基板を示すものである。ただし、図４に示す本実施の形態の半導体装置とは異なり、複数の種類の半導体素子のそれぞれは互いに異なるチップ領域上に形成されている。
【００９７】
図８に示すように、半導体基板ＳＢ上には、図４と同様にメモリセルＱ１、高耐圧ＭＯＳＦＥＴＱ２、低耐圧ＭＯＳＦＥＴＱ３および容量素子ＣＰが形成されており、各素子はそれらの上の第１配線層内の第１層配線Ｍ１ａに対し、層間絶縁膜ＩＬＦを貫通するコンタクトプラグＣ１により電気的に接続されている。ただし、図８に示す比較例の半導体装置は、本実施の形態とは異なり、第１配線層上に、さらに第２配線層、第３配線層、第４配線層、第５配線層、第６配線層、第７配線層、第８配線層およびパッドＰＤが順に積層されている。
【００９８】
なお、図８では、図４に示した４種類の半導体素子と同様の構造を有するメモリセルＱ１、高耐圧ＭＯＳＦＥＴＱ２、低耐圧ＭＯＳＦＥＴＱ３および容量素子ＣＰを、簡略化した断面図を示している。図８では、シリサイド層の図示を省略している。
【００９９】
図８に示す比較例の半導体装置は、半導体基板ＳＢ上にメモリセルＱ１、高耐圧ＭＯＳＦＥＴＱ２、低耐圧ＭＯＳＦＥＴＱ３および容量素子ＣＰを有し、これらの複数の半導体素子は、層間絶縁膜ＩＬＦにより覆われている。層間絶縁膜ＩＬＦを貫通する複数のコンタクトプラグＣ１が当該複数の半導体素子のそれぞれに接続されており、コンタクトプラグＣ１上には、第１層配線Ｍ１ａおよび層間絶縁膜Ｌ１を含む第１配線層が形成されている。第１配線層上には、バリア絶縁膜Ｂ１および層間絶縁膜Ｌ２ａが順に積層された積層膜が形成されており、当該積層膜の上面の配線溝内には、第２層配線Ｍ２が形成されている。第２層配線Ｍ２の下面と、第１層配線Ｍ１ａの上面とは、第２層配線Ｍ２と一体となっているビアＶ１ａを介して電気的に接続されている。
【０１００】
バリア絶縁膜Ｂ１は例えばＳｉＣＮ膜からなり、層間絶縁膜Ｌ２ａは例えばＳｉＯＣ膜からなる。第２層配線Ｍ２およびビアＶ１ａはデュアルダマシン法により形成されており、主にＣｕ（銅）膜からなる。ここでは、バリア絶縁膜Ｂ１、層間絶縁膜Ｌ２ａ、第２層配線Ｍ２およびビアＶ１ａを含む層を第２配線層と呼ぶ。第２配線層上には、第２配線層と同様の構造を有する第３配線層が形成されている。第３配線層は、バリア絶縁膜Ｂ２、層間絶縁膜Ｌ３、第３層配線Ｍ３およびビアＶ２を含んでおり、第３層配線Ｍ３は、ビアＶ２、第２層配線Ｍ２、ビアＶ１ａ、第１層配線Ｍ１ａおよびコンタクトプラグＣ１を介して各半導体素子に電気的に接続されている。
【０１０１】
第３配線層上には、第３配線層と同様の構造を有する第４配線層、第５配線層、第６配線層および第７配線層が順に形成されている。すなわち、第４配線層はバリア絶縁膜Ｂ３、層間絶縁膜Ｌ４、第４層配線Ｍ４およびビアＶ３を含んでいる。また、第５配線層はバリア絶縁膜Ｂ４、層間絶縁膜Ｌ５、第５層配線Ｍ５およびビアＶ４を含んでいる。また、第６配線層はバリア絶縁膜Ｂ５、層間絶縁膜Ｌ６、第６層配線Ｍ６およびビアＶ５を含んでいる。また、第７配線層はバリア絶縁膜Ｂ６、層間絶縁膜Ｌ７、第７層配線Ｍ７およびビアＶ６を含んでいる。
【０１０２】
第７配線層上には、バリア絶縁膜Ｂ７、層間絶縁膜Ｌ８ａ、バリア絶縁膜Ｂ８ａおよび層間絶縁膜Ｌ８ｂが順に積層されており、バリア絶縁膜Ｂ８ａおよび層間絶縁膜Ｌ８ｂからなる積層膜を貫通する配線溝内には、主に銅からなる第８層配線Ｍ８が形成されている。第８層配線Ｍ８と第７層配線Ｍ７とは、バリア絶縁膜Ｂ７および層間絶縁膜Ｌ８ａからなる積層膜を貫通するビアＶ７を介して電気的に接続されている。ここでは、バリア絶縁膜Ｂ７、層間絶縁膜Ｌ８ａ、バリア絶縁膜Ｂ８ａ、層間絶縁膜Ｌ８ｂ、ビアＶ７および第８層配線Ｍ８を含む層を第８配線層と呼ぶ。
【０１０３】
第８配線層上には、バリア絶縁膜Ｂ８ｂおよび層間絶縁膜Ｌ９が順に積層されており、層間絶縁膜Ｌ９上には、主にＡｌ（アルミニウム）膜からなるパッドＰＤが形成されている。パッドＰＤと第８層配線Ｍ８とは、バリア絶縁膜Ｂ８ｂおよび層間絶縁膜Ｌ９からなる積層膜を貫通するビアＶ８を介して電気的に接続されている。パッドＰＤは、ビアＶ８、第８層配線Ｍ８、ビアＶ７、第７層配線Ｍ７、ビアＶ６、第６層配線Ｍ６、ビアＶ５、第５層配線Ｍ５、ビアＶ４、第４層配線Ｍ４、ビアＶ３、第３層配線Ｍ３、ビアＶ２、第２層配線Ｍ２、ビアＶ１ａ、第１層配線Ｍ１ａおよびコンタクトプラグＣ１を介して、半導体基板ＳＢ上の各半導体素子に電気的に接続されている。
【０１０４】
なお、図８では図示を省略しているが、層間絶縁膜Ｌ８ｂ上には、パッドＰＤの上面を露出するパッシベーション膜が形成されている。当該パッシベーション膜は例えばポリイミド膜などからなる。
【０１０５】
図８を用いて以上に説明したように、比較例の半導体装置は、配線層が１層のみの本実施の形態の半導体装置（図４参照）と異なり、半導体素子上に複数の配線層を積層し、その上にパッドＰＤを設けた構造を有している。
【０１０６】
図６に示す比較例の半導体装置を構成する検査用の各チップ領域内のレイアウトは繰り返しパターンが多いため、ＴＥＧに電位を供給するためのパッドに接続された配線は、製品として製造される半導体チップに比べて簡素なもので済むことが考えられる。つまり、比較例の半導体装置の検査方法で用いられる検査用のチップ領域内に限れば、図４に示すように配線層を多数設ける必要はなく、配線層の数を低減することが考えられる。しかし、図６に示すように、ショット領域ＳＨａ内には、製品として用いるチップ領域Ｐ７ａ〜Ｐ９ａおよびＰ１１ａを有しているため、同一の半導体基板上に形成されたチップ領域Ｐ１ａ〜Ｐ６ａ、Ｐ１０ａおよびＰ１２ａ〜Ｐ１５ａにおいて、製品と同様の多層配線構造を設ける必要がある。
【０１０７】
また、一つのチップ領域Ｐ６ａ内において、例えばＴＺＤＢ特性を検査するために用いられる領域Ｒ８の面積は、本実施の形態のチップ領域Ｐ１（図３参照）よりも小さい。また、図６に示すチップ領域Ｐ１ａ〜Ｐ６ａ、Ｐ１０ａおよびＰ１２ａ〜Ｐ１５ａは、それぞれ異なる検査を行うために、いずれも異なるレイアウトを有している。このため、一つのショット領域ＳＨａ内において、例えばＴＺＤＢ特性を検査するために用いることができる領域は、チップ領域Ｐ６ａ内の領域Ｒ８のみである。つまり、比較例ではショット領域ＳＨａ内に複数の項目の検査に用いる領域をそれぞれ別々に設けているが、個々の項目の検査に用いることができる各領域の規模は小さい。
【０１０８】
ここで、図９に、比較例の半導体ウエハＷＦａを示す。半導体ウエハＷＦａ上には、ショット領域ＳＨａのレイアウトを複数並べることで複数のチップ領域ＣＲを配置している。なお、図９には、例として一つのショット領域ＳＨａの輪郭を太い線で示している。半導体ウエハＷＦａ上のチップ領域ＣＲは全て、マトリクス状に並ぶショット領域ＳＨａ内の領域であるが、ここでは複数並ぶショット領域ＳＨａのうち、一つのショット領域ＳＨａのみ、その輪郭を示している。
【０１０９】
また、図９では、チップ領域Ｐ６ａ（図６参照）に対応する位置のチップ領域ＣＲを黒く塗りつぶして示している。また、複数のチップ領域ＣＲは、図６に示すチップ領域Ｐ１ａ〜Ｐ１５ａに対応している。
【０１１０】
各ショット領域ＳＨａ同士は、レイアウトが同一である。したがって、各ショット領域ＳＨａ内の複数のチップ領域ＣＲの配置は同一である。このため、図９に示すように、ＴＺＤＢ特性を検査するために用いることができる領域であるチップ領域Ｐ６ａは、半導体ウエハＷＦａ上において等間隔でマトリクス状に配置されている。このような場合、半導体ウエハＷＦａ上において、ＴＺＤＢ特性を検査することができる範囲は、図９において破線で囲んだ範囲に限られる。
【０１１１】
図９の破線で囲まれた範囲が全てのチップ領域ＣＲを囲んでいないのは、ショット領域ＳＨａ内においてＴＺＤＢ特性を検査することができる箇所が、チップ領域Ｐ６ａの内の領域Ｒ８（図７参照）のみであるためである。つまり、ショット領域ＳＨａ内の一部分でしかＴＺＤＢ特性を検査することができないため、半導体ウエハＷＦａの端部には、ＴＺＤＢ特性を検査することができない領域がある。
【０１１２】
次に、図１０を用いて、上記した比較例の半導体装置を製造し、それを用いて検査を行う工程について説明する。図１０は、比較例の半導体装置の検査方法において用いるＴＥＧを含む半導体装置の製造工程と、それを用いて行う検査の工程を示すフローである。
【０１１３】
図１０に示すステップＳＴ１〜ＳＴ８までは、図５に示すステップＳＴ１〜ＳＴ８と同様に行う。ただし、半導体基板上に形成する半導体素子および配線などのレイアウトは、本実施の形態と比較例とで異なる。また、図１０のステップＳＴ１〜ＳＴ５により検査用のチップ領域に形成する半導体素子は、図７などを用いて説明したように、製品において用いられるレイアウトとは異なるレイアウトで形成される。
【０１１４】
上記のように、最初に図１０に示すステップＳＴ５〜ＳＴ８を行い、次に、第１配線層上に第２配線層を形成する（図１０のステップＳＴ８ａ）。ステップＳＴ８ａは、図８に示す第２配線層内の上部の第２層配線Ｍ２を形成する工程と、第２層配線Ｍ２および第１層配線Ｍ１ａを接続するビアＶ１ａを形成する工程とを含んでいる。なお、デュアルダマシン法を用いる場合、ビアＶ１ａおよび第２層配線Ｍ２は、同一の工程により一括で形成される。
【０１１５】
次に、ステップＳＴ８ａと同様に配線層の形成工程を行うことで、第２配線層上に第３配線層を形成する（図１０のステップＳＴ８ｂ）。この後は、同様の配線層形成工程を繰り返す。ここでは、第１配線層から第８配線層まで形成する。図１０には、半導体基板上に積層する配線層の形成工程のうち、第１配線層を形成するステップＳＴ８、第２配線層を形成するステップＳＴ８ａ、第３配線層を形成するステップＳＴ８ｂ、第８配線層を形成するステップＳＴ８ｇを示しているが、ステップＳＴ８ｂおよびＳＴ８ｇ間の、第４配線層〜第７配線層を形成するステップの図示は省略している。
【０１１６】
この後の工程は、図５のステップＳＴ９〜ＳＴ１２と同様に行う。
【０１１７】
すなわち、ステップＳＴ８ｇの後、図８に示す第８層配線Ｍ８とパッドＰＤとを接続するためのビアＶ９を形成する（図１０のステップＳＴ９）。
【０１１８】
次に、パッドＰＤを形成する（図１０のステップＳＴ１０）。以上のステップＳＴ１〜ＳＴ８、ＳＴ８ａ〜ＳＴ８ｇ、ステップＳＴ９、およびＳＴ１０を行うことにより、主面上にＴＥＧが形成された半導体ウエハを準備する。なお、ここでは説明を省略しているが、パッドＰＤを形成した後であって、下記のプローブ検査を行う前に、半導体基板上の配線層を覆い、パッドＰＤの上面を露出するパッシベーション膜を形成する工程を有する。
【０１１９】
次に、プローブ検査を行うことで、半導体装置の検査を行う（図１０のステップＳＴ１１）。
【０１２０】
図１０のステップＳＴ１１においてプローブ検査を行なって得た結果は、その後の半導体装置の製造工程にフィードバックする（図１０のステップＳＴ１２）。
【０１２１】
以下では、図６〜図１０を用いて説明した比較例の半導体装置の検査方法の問題点、および本実施の形態の半導体装置の検査方法の効果について説明する。
【０１２２】
まず、上述した比較例の半導体装置は、半導体ウエハＷＦａ（図９参照）上において、特定の検査において用いることができるＴＥＧの規模が小さいという問題がある。例えば、ＴＺＤＢ特性の検査に用いられるＴＥＧは、ショット領域ＳＨａにより区分される一つの領域内の複数のチップ領域Ｐ１ａ〜Ｐ１５ａ（図６参照）のうちの、一つのチップ領域Ｐ６ａ内の限られた領域にのみ形成されている。したがって、ＴＺＤＢ特性をＴＥＧを用いて検査する場合に、検査の精度を向上させるために多数の検査結果を得ようとすると、ＴＥＧを有する半導体ウエハＷＦａ（図９参照）が、例えば数十枚〜数千枚必要となる。これは、ＴＺＤＢ特性に限らず、半導体装置の他の特性、配線または絶縁膜などの評価を行う場合も同様であり、各特性などの検査に用いることができるＴＥＧの規模はいずれも小さい。
【０１２３】
比較例の半導体装置では、一つのチップ領域内において様々な検査を行うために、当該チップ領域内を複数の領域に区分して、それぞれの領域に特定の検査を行うためのＴＥＧを形成している。このため、個々のＴＥＧの規模は小さくなる。また、一つのショット領域ＳＨａ（図６参照）内の各チップ領域Ｐ１ａ〜Ｐ１５ａ（図６参照）のレイアウトはそれぞれ異なるため、半導体ウエハＷＦａ（図９参照）上で特定の検査に用いることができるＴＥＧの規模はより小さくなる。一枚の半導体ウエハＷＦａにおけるＴＥＧの規模が小さければ、検査の精度を高めるために検査データを多数集めようとする場合に、半導体装置の検査において多数の半導体ウエハＷＦａを検査する必要が生じる。このため、ＴＥＧを含む半導体ウエハＷＦａを製造し、検査する工程の増加により、半導体装置の検査に必要となるコストが増大する。
【０１２４】
また、上記した比較例の半導体装置は、ＴＥＧを構成する素子または配線などが繰り返しのパターンを有するために、半導体装置の検査の精度が低下する問題がある。つまり、例えば、チップ領域内に形成された一部のＴＥＧを構成する半導体素子が、単一の形状の半導体素子を複数並べた構成のみを有している場合がある。このように、ＴＥＧが素子などの単調な繰り返しのパターンにより構成されていると、当該ＴＥＧを用いて検査を行なっても、得られた検査結果では、特定の形状の素子の固有の特性または欠陥のみが強調されてしまう。
【０１２５】
すなわち、製品として製造される半導体装置のように、多種の目的に応じて様々な条件で形成された半導体素子または配線パターンなどを有するＴＥＧを用いず、単調なパターンのＴＥＧを用いた場合、検査工程において、製品に発生しやすい異常などを発見することができない。これにより、半導体装置の検査の精度が低下する問題が生じる。つまり、ＴＥＧが繰り返しのパターンからなる場合、製品固有の特性および異常などを検知することは困難である。
【０１２６】
また、上記した比較例の半導体装置は、図８に示すように、半導体基板ＳＢ上に多数の配線層を有しているため、半導体装置の検査工程を行う前にこれらの配線層を形成する工程を要し、当該検査工程を完了するまでに時間を要し、コストが増大する問題がある。比較例の半導体装置では、図６に示すように製品として用いるチップ領域Ｐ７ａ〜Ｐ９ａおよびＰ１１ａと、検査のみに用いるチップ領域Ｐ１ａ〜Ｐ６ａ、Ｐ１０ａおよびＰ１２ａ〜Ｐ１５ａとが同一の半導体ウエハＷＦａ上に混載されていることにより、検査用のチップ領域上にも複数の配線層を形成する必要が生じ、装置の構造が複雑になっている。また、半導体ウエハＷＦａ上に製品として用いるチップ領域が無い場合であっても、図８に示すように複数の配線層を形成すれば、図１０のステップＳＴ８ａ、ＳＴ８ｂ、ＳＴ８ｇに示すように、製造工程が増加し、また検査に要する時間が増大するため、半導体装置の製造コストが増大する。
【０１２７】
また、上記した比較例の半導体装置は、図９に示すように、半導体ウエハＷＦａ上において特定の検査を行うことができない領域が存在するため、半導体ウエハＷＦａ上の全てのチップ領域に対し精度の高い検査を行うことができない問題がある。これは、特定の検査に用いることができるＴＥＧが形成された領域が、一つのショット領域ＳＨａ（図６および図９参照）内の一部分に限られるためである。当該ＴＥＧから離れた領域、例えば半導体ウエハＷＦａの周縁部近傍のチップ領域、または複数の当該ＴＥＧ間のチップ領域では、上記検査により評価すべき特性などを正確に把握することができない。
【０１２８】
このため、比較例の半導体装置を用いた検査では、半導体ウエハＷＦａの周縁部近傍に生じやすい欠陥などを見落としやすくなるなどの問題が生じ、半導体装置の検査の精度が低下する。
【０１２９】
ここで、上記のようにチップ領域内のＴＥＧのレイアウトが小規模であり、また繰り返しのパターンからなることに起因して生じる上記の各問題に対する解決策として、製品と同一のマスクを用い、製品と同一のレイアウトで検査用の半導体素子および配線層を形成することが考えられる。しかし、配線層までも製品と同様のレイアウトで形成し、また配線層を製品と同様に複数層形成すると、特定の半導体素子に直接電位を印加してプローブ検査することが困難となる。また、配線層を複数層形成すると、上記のように製造コストが増大する問題が生じる。
【０１３０】
さらに、配線層を製品と同様のレイアウトで複数層形成した場合、検査用のチップ領域をダイシング工程により個片化して半導体チップを形成し、当該半導体チップをダイパッドに搭載して、パッケージに組み込んでから検査を行う必要性が生じることも考えられる。この場合、検査工程を行う際に要するコストがより増大する。
【０１３１】
また、上記のように配線層も製品と同様に複数層形成すると、余計なストレス試験を繰り返し行う必要が生じる場合があり、半導体装置の検査に要する時間が増大する問題がある。例えば、図８に示すような不揮発性メモリのメモリセルＱ１を構成するメモリゲート電極ＭＧ（図４参照）を異方性エッチングにより自己整合的に形成する場合、エッチングを行う時間を増やすと、メモリゲート電極ＭＧと半導体基板ＳＢ（図８参照）間の耐圧が向上する性質がある。エッチングを行う時間などの製造条件の変更、すなわち、半導体装置の製造プロセスの変更に起因して変化する半導体素子などの特性を検査する際、上記したように半導体基板ＳＢ上に複数の配線層が形成されている場合には、以下に記載するように、素子などにストレスを加える工程とプローブ検査とを繰り返し行うことで、検査データを集めることが考えられる。
【０１３２】
つまり、配線層を製品と同様に多数積層した場合に半導体素子の耐圧を調べる際には、まず、ＴＥＧを構成する半導体素子（例えばメモリセルＱ１または高耐圧ＭＯＳＦＥＴＱ２など）に、当該配線層上のパッドを介して例えば２０秒程度電圧を印加し、当該半導体素子にストレスを与える。次に、プローブ検査を行い、当該半導体素子が動作するかどうかを検査する。半導体素子が動作すれば、当該半導体素子にさらに長い時間電圧を印加することで、より大きいストレスを与え、その後またプローブ検査を行なって当該半導体素子が動作するかどうかを検査する。
【０１３３】
このように、半導体基板上に配線層が複数積層された半導体装置において、ＴＥＧを構成する半導体素子の耐圧を調べる際には、長時間のストレスの印加とプローブ検査とを繰り返し行うことで、半導体素子が短絡するストレス条件を判断する。半導体素子にストレスを与えるための電圧印加は、長い場合には一回で１００秒ほど時間を要する。このように、複数の配線層を形成し、配線層およびその上のパッドを製品と同様に形成した半導体装置では、直接半導体素子に電圧を印加し、当該半導体素子に流れる電流を検査することが困難であるため、上記のようにストレスの印加とプローブ検査とを繰り返して検査を行う必要がある。したがって、検査に必要な工程および時間が増大する問題が生じる。
【０１３４】
これに対し、本実施の形態の半導体装置の検査方法で用いるＴＥＧは、半導体ウエハＷＦ（図１参照）上のチップ領域ＣＲ（図１参照）のレイアウトを製品と同一のレイアウトで形成している。また、半導体ウエハＷＦ上の複数のチップ領域ＣＲを全て同じレイアウトで形成している。つまり、図３に示すように、一つのチップ領域Ｐ１内のレイアウトは、製品として製造される半導体チップと同一である。したがって、本実施の形態で用いられるＴＥＧは全て、製品の半導体装置の製造工程において用いられるマスクと同一のマスクを利用して形成される。これにより、特定の検査に用いるＴＥＧを、１枚の半導体ウエハＷＦ上において大規模に形成することができる。
【０１３５】
このため、例えばＴＺＤＢ特性の評価に用いることができるＭＯＳＦＥＴは、チップ領域Ｐ１内の限られた領域ではなく、広範囲に亘って形成されている。つまり、図７に示す比較例のチップ領域Ｐ６ａでは、検査対象毎に領域を区画し、ＴＥＧを作り分けているため、特定の特性などを評価するためのＴＥＧを含む領域は、例えば一つに限られていた。
【０１３６】
しかし、本実施の形態において、チップ領域のレイアウトは、検査対象に応じて区画されていない。したがって、図３に示すチップ領域Ｐ１では、例えばＴＺＤＢ特性の評価に用いることができるＭＯＳＦＥＴがチップ領域Ｐ１内の広い範囲に形成されている。よって、比較例に比べて一つのチップ領域内のＴＥＧの規模が大きいため、検査の精度を落とすことなく、検査に用いる半導体ウエハの枚数を低減することができる。つまり、比較例と比べて少ない工程で、より高感度な評価が可能となる。
【０１３７】
また、本実施の形態では、図２に示すショット領域ＳＨ内の全てのチップ領域Ｐ１〜Ｐ１５が同一のレイアウトを有する検査用の領域であるため、図１に示す半導体ウエハＷＦの全てのチップ領域ＣＲを同一の検査に用いることができる。例えばＴＺＤＢ特性の検査を、半導体ウエハＷＦ上の全てのチップ領域ＣＲに対して行うことができる。つまり、特定の検査に用いることができるチップ領域がショット領域内の一部のみに存在する上記比較例に対し、本実施の形態ではよりＴＥＧが大規模化されている。
【０１３８】
上記比較例の半導体装置を用いて行う検査では、検査精度を一定の水準に高めるために必要な数の検査結果を集めるために、数十〜数千枚の半導体ウエハを用いなければならない。これに対し、本実施の形態では、検査に用いる半導体ウエハの枚数が数枚程度であっても、上記一定の水準の検査制度を実現するのに必要な数の検査結果を得ることができる。これにより、半導体装置の検査工程に要する半導体ウエハの数および時間を低減し、検査の精度を低下させることなく、検査に要するコストを低減することができる。
【０１３９】
また、本実施の形態では、各チップ領域内のレイアウトが製品として製造される半導体チップと同一であるため、ＴＥＧの構成は単調な繰り返しのパターンではなく、様々なサイズまたは特性を有するＴＥＧを含んでいる。検査に用いるＴＥＧを構成する半導体素子のレイアウトが製品と同一であるため、製品において起こりやすい異常を容易に検知し、また、製品に用いられる半導体素子などの特性を検査することができる。このため、半導体装置の検査の精度を高めることができる。
【０１４０】
上記比較例のように、サイズおよび特性などが同一の半導体素子を繰り返し並べたＴＥＧを用いた場合、当該半導体素子についての検査は可能であるが、異なるサイズの半導体素子を評価することはできない。これに対し、本実施の形態の検査用の半導体装置は、チップ領域内の素子等が製品に則したレイアウトで形成されているため、チップ領域内には様々な半導体素子が含まれている。例えば、ＭＯＳＦＥＴについてはゲート長、ゲート幅、ソース・ドレイン領域の不純物濃度、またはゲート絶縁膜の厚さなど、各パラメータの異なる素子が一つのチップ領域内に多数存在する。したがって、特定の形状および特性を有する素子のみならず、様々な素子について検査結果を得ることができる。
【０１４１】
また、様々な形状および特性を有する素子について検査を行うために、複数の種類の半導体ウエハを用意する必要がない。さらに、ＴＥＧを製品と同じマスクを用いて形成しているため、ＴＥＧ用のマスクを新たに用意する必要がない。このため、検査に用いる半導体装置の製造コストを低減することができる。
【０１４２】
また、本実施の形態では、図４に示すように、半導体基板ＳＢ上の半導体素子を覆う層間絶縁膜ＩＬＦ上の配線層が、１層のみとなっている。つまり、ＴＥＧを構成する半導体素子を、コンタクトプラグＣ１、ビアＶ１、および１層の第１層配線Ｍ１のみを用いてプローブ検査用のパッドＰＤに電気的に接続している。このため、図８に示すように半導体基板ＳＢ上に複数の配線層を形成する場合に比べ、検査用の半導体装置を形成するコストを低減し、また、検査用の半導体装置の製造に要する時間を含めた、検査の完了までに要する時間を短縮することができる。
【０１４３】
上記のように配線層の数を省略することができる理由の一つは、半導体ウエハＷＦ（図１参照）上に、製品の製造に用いるチップ領域が無く、半導体ウエハＷＦ上の全てのチップ領域を検査用に用いるため、ＴＥＧ上に複数の配線層を形成する必要がないことにある。なお、配線層が１層のみの場合、配線層を複数形成する場合に比べて、全ての素子をパッドＰＤに結線することは困難になるが、この問題は、同種の半導体素子同士を束ねて結線するなどして解消することが可能である。
【０１４４】
また、本実施の形態では、配線層を１層のみ用いてパッドとＴＥＧとを接続し、直接的にＴＥＧに給電することを可能としている。例えば、チップ領域内のレイアウトが製品と同様なＴＥＧであって、配線層も製品と同様に複数層形成されている場合、コア部の半導体素子に電位を供給するためには、Ｉ／Ｏに用いられる素子を介する必要がある。これに対し、本実施の形態では、配線層が１層のみであり、また、配線層およびパッドのレイアウトが製品と同一ではないため、コア部の低耐圧ＭＯＳＦＥＴなどの半導体素子であっても、直接電位を供給し、また、電流を測定することなどが可能である。
【０１４５】
また、製品のように複数の配線層を有していないため、チップ領域をダイシングにより個片化して半導体チップを形成し、さらにその半導体チップをパッケージに組み込む工程を経てから検査を行う必要性は生じない。このため、検査工程にかかる時間を短縮し、また、検査に用いる半導体装置の製造コストを低減することができる。
【０１４６】
なお、本実施の形態では、配線層を１層のみ用いた場合を例示したが、さらに１層の配線層を追加して形成したＴＥＧを用いてもよい。つまり、本実施の形態では、配線層は１層のみまたは２層のみ形成する。配線層が２層形成される場合、配線層が１層のみの場合に比べて１層分の製造コストが発生するが、比較例のように３層以上の多数の配線層を形成する必要がなく、最低限のコストで検査を行うことができる。なお、このように２層の配線層を用いることで、配線結線のためのレイアウトの自由度を増すことができる。
【０１４７】
また、本実施の形態では、図１に示す半導体ウエハＷＦ上の全てのチップ領域ＣＲが同一のレイアウトを有しているため、特定の目的で行う検査を半導体ウエハＷＦ上の全てのチップ領域ＣＲに対して実施することができる。図９に示す比較例の半導体ウエハＷＦａでは、特定の検査項目において検査対象とすることができるチップ領域ＣＲが、ショット領域ＳＨａ内の一部の領域に限られている。このため、半導体ウエハＷＦａ上の全てのチップ領域を検査することは困難である。これに対し本実施の形態では、半導体ウエハＷＦの周縁部近傍のチップ領域ＣＲなどであっても異常を見落とすことなく検査を行うことができる。
【０１４８】
これにより、本実施の形態では、半導体ウエハの上面のうち、中央部または周縁部などの場所によって異なる特性を見落とすことなく検査することができる。また、半導体ウエハの上面のうち、場所によって発生頻度の異なる異常などを見落とすことなく検査を行うことができる。このため、半導体装置の検査の精度を向上させることができる。
【０１４９】
また、本実施の形態では、複数の配線層を形成する場合に比べて、より直接的にＴＥＧに給電することを可能であるため、余計なストレス試験を繰り返し行う必要がない。例えば、図４に示すメモリゲート電極ＭＧに対するエッチング時間に依存する耐圧特性を検査する場合、パッドＰＤおよび第１配線層Ｍ１を介して直接メモリゲート電極ＭＧに電位を供給し、メモリゲート電極ＭＧおよび半導体基板ＳＢ間の電流の値を検査することで、メモリゲート電極ＭＧおよび半導体基板ＳＢ間の耐圧を検査することが可能である。
【０１５０】
この場合、メモリゲート電極ＭＧに対して電圧を印加し、当該電圧を徐々に上昇させ、電流値が急激に増えた時点の当該電圧の値を検知すれば、メモリゲート電極ＭＧおよび半導体基板ＳＢ間の耐圧を調べることができる。上記のように電圧を印加してそれを上昇させ、耐圧を調べる工程はプローブ検査により行う。この検査に要する時間は数秒である。
【０１５１】
製品と同一のレイアウトでＴＥＧを形成し、さらにその上の配線層までも製品と同一のレイアウトで複数層形成した場合、ＴＥＧを構成する素子に直接電位を供給し、また、当該ＴＥＧの電流を測定することができない場合がある。そのような場合に、素子の耐圧を調べる検査工程において、上記したように素子にストレスを加える工程とプローブ検査とを繰り返し行う必要がある。
【０１５２】
これに対し、本実施の形態の検査に用いる半導体装置は、半導体基板ＳＢ（図４参照）上の半導体素子を含むＴＥＧのレイアウトが製品と同一であり、かつ、当該ＴＥＧ上の配線層が検査装置用の１層の配線層のみであるため、ＴＥＧを構成する各素子に対して直接電気的にアクセスすることが可能になっている。したがって、検査のための余計なストレス試験を行う必要なく、単純なプローブ検査のみを行うだけで半導体素子の特性を検査することができる。よって、検査が簡便となるため、検査に要する時間を短縮することができる。
【０１５３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１５４】
Ｂ１〜Ｂ７、Ｂ８ａ、Ｂ８ｂ、ＢＦ    バリア絶縁膜
Ｃ１    コンタクトプラグ
ＣＧ    コントロールゲート電極（選択用ゲート電極）
ＣＰ    容量素子
ＣＲ    チップ領域
Ｄ１ｄ、Ｄ１ｓ、Ｄ２、Ｄ３    ｎ＋型半導体領域
ＥＳ    ストッパ絶縁膜
Ｇ２、Ｇ３    ゲート電極
ＧＦ１〜ＧＦ３    ゲート絶縁膜
ＩＥ    素子分離領域
ＩＦ１、ＩＦ２    絶縁膜
ＩＬＦ    層間絶縁膜
ＥＳ    ストッパ絶縁膜
Ｌ１、Ｌ２、Ｌ２ａ、Ｌ３〜Ｌ７、Ｌ８ａ、Ｌ８ｂ、Ｌ９    層間絶縁膜
Ｍ１、Ｍ１ａ    第１層配線
Ｍ２    第２層配線
Ｍ３    第３層配線
Ｍ４    第４層配線
Ｍ５    第５層配線
Ｍ６    第６層配線
Ｍ７    第７層配線
Ｍ８    第８層配線
ＭＧ    メモリゲート電極（記憶用ゲート電極）
ＯＸ    ＯＮＯ膜
Ｐ１〜Ｐ１５、Ｐ１ａ〜Ｐ１５ａ    チップ領域
ＰＤ    パッド
ＰＳ１、ＰＳ２    ポリシリコン膜
Ｑ１    メモリセル
Ｑ２    高耐圧ＭＯＳＦＥＴ
Ｑ３    低耐圧ＭＯＳＦＥＴ
Ｒ１〜Ｒ１１    領域
Ｓ１    シリサイド層
ＳＢ    半導体基板
ＳＨ、ＳＨａ    ショット領域
ＳＬ    スクライブ領域
ＳＷ    サイドウォール
Ｖ１、Ｖ１ａ、Ｖ２〜Ｖ８    ビア
ＷＦ、ＷＦａ    半導体ウエハ
【図１】
2014138150.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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