(57)【要約】【課題】設計が容易であり、かつ安定的な動作を実現することが可能な半導体装置を得る。【解決手段】第１導電型のドレイン領域上に設けられた第２導電型のベース領域ＢＲ１と、ベース領域ＢＲ１の外周端を覆うように設けられ、かつベース領域ＢＲ１よりも薄い不純物濃度を有する第２導電型の外周ウェル領域ＯＷ１と、外周ウェル領域ＯＷ１と重ならないよう半導体基板に埋め込まれた埋込電極ＢＥ１と、埋込電極ＢＥ１に接続され、かつそれぞれがソース領域に隣接するよう半導体基板に埋め込まれた複数のゲート電極ＧＥ１と、平面視で外周ウェル領域ＯＷ１の一部と重なるよう半導体基板上に設けられ、かつ埋込電極ＢＥ１と接続するゲート配線ＧＬ１と、半導体基板上に設けられ、かつ外周ウェル領域ＯＷ１のうち平面視でゲート配線ＧＬ１と重ならない部分と接続する接地電極ＧＲ１と、を備える。【選択図】図１
2014103169.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の裏面側に設けられた第１導電型のドレイン領域と、
前記ドレイン領域上に設けられた前記第１導電型とは異なる第２導電型のベース領域と、
前記ベース領域内に設けられた前記第１導電型の複数のソース領域と、
前記ベース領域の外周端を覆うように前記半導体基板に設けられ、かつ前記ベース領域よりも薄い不純物濃度を有する前記第２導電型の外周ウェル領域と、
平面視で前記外周ウェル領域よりも前記ベース領域の内側に位置し、かつ前記外周ウェル領域と重ならないよう、前記半導体基板の表面側に埋め込まれた埋込電極と、
平面視で前記埋込電極よりも前記ベース領域の内側に位置し、前記埋込電極に電気的に接続され、かつそれぞれが前記ソース領域に隣接するよう前記半導体基板の前記表面側に埋め込まれた複数のゲート電極と、
平面視で前記外周ウェル領域の一部と重なるよう前記半導体基板の前記表面上に設けられ、かつ第１コンタクトを介して前記埋込電極と接続するゲート配線と、
前記半導体基板の前記表面上に設けられ、かつ第２コンタクトを介して前記外周ウェル領域のうち平面視で前記ゲート配線と重ならない部分と接続する接地電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記接地電極は、平面視で前記埋込電極よりも前記ベース領域の内側に位置する内側部、および前記内側部から前記外周ウェルに向けて延びる第２突出部を有し、かつ前記第２突出部において前記第２コンタクトと接続する半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ゲート配線は、前記外周ウェル領域の外縁と重なるように形成される外側部、および前記外側部から前記埋込電極に向けて延びる第１突出部を有し、かつ前記第１突出部において前記第１コンタクトと接続する半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記ゲート配線には、複数の前記第１突出部が設けられており、
前記接地電極には、少なくとも一部の領域において前記第１突出部と前記第２突出部が交互に位置するよう複数の前記第２突出部が設けられている半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記複数のゲート電極は、互いに平行に配置され、かつそれぞれの端部が前記埋込電極と接続されており、
前記第１コンタクトは、前記埋込電極と前記ゲート電極の交点に接続するよう設けられる半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記半導体基板には、前記外周ウェル領域の外縁と重なる素子分離膜が形成されていない半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記埋込電極の下端は、前記ゲート電極の下端よりも前記半導体基板の前記裏面側に位置する半導体装置。
【請求項８】
裏面側に第１導電型のドレイン領域を有する半導体基板の表面側に、素子形成領域を囲むよう前記第１導電型とは異なる第２導電型の外周ウェル領域を形成する工程と、
前記外周ウェル領域と重ならないよう前記素子形成領域の内側に位置する埋込電極と、前記埋込電極に電気的に接続され、かつ前記埋込電極よりも前記素子形成領域の内側に位置する複数のゲート電極と、を前記半導体基板の前記表面側に埋め込む工程と、
外周端が前記外周ウェル領域により覆われ、平面視で前記埋込電極および前記複数のゲート電極を内側に含み、かつ前記外周ウェル領域よりも濃い不純物濃度を有する前記第２導電型のベース領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記埋込電極と接続する第１コンタクトと、前記外周ウェル領域に接続する第２コンタクトと、を前記層間絶縁膜中に形成する工程と、
平面視で前記外周ウェル領域の一部と重なり、かつ前記第１コンタクトと接続するゲート配線と、前記第２コンタクトと接続する接地電極と、を前記層間絶縁膜上に形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば縦型のトランジスタを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置を構成するトランジスタとして、たとえば半導体基板に形成されたトレンチ内にゲート電極が埋め込まれた構造を有するものがある。このような構造を有するトランジスタに関する技術としては、たとえば特許文献１〜４に記載のものがある。
【０００３】
特許文献１に記載の技術は、スーパージャンクション構造を有する半導体装置において、トレンチ内部に埋め込まれたゲート電極と、表層に形成されたゲート電極金属膜と、をゲート電極プラグによって接続するというものである。特許文献２に記載の技術は、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のアニュラーにドレインバンプを設けるというものである。特許文献３に記載の技術は、トレンチゲート電極から電位をとるためのゲート電極引き出し部を、トレンチゲート電極と略直交してトレンチゲート電極の長手方向に沿って複数配置するというものである。特許文献４には、トレンチにゲート絶縁膜を介してゲート電極が埋め込まれている半導体装置において、中濃度Ｐ型基板領域を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１６５４４１号公報
【特許文献２】特開２００２−３６８２１８号公報
【特許文献３】特開２００９−２１３０８号公報
【特許文献４】特開２００６−２２９１８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体基板内に埋め込まれたゲート電極を有するトランジスタは、チャネルを構成するベース領域を有する。ベース領域は、たとえば半導体基板と異なる導電型を有するよう半導体基板に設けられる。このようなトランジスタにおいては、ベース領域の外周端を覆うように、ベース領域と同一の導電型を有し、かつベース領域よりも不純物濃度が低い外周ウェル領域が半導体基板に設けられる場合がある。
【０００６】
ベース領域を有するトランジスタにおいては、設計を容易とする観点から、ベース領域と半導体基板とのＰＮ接合部において耐圧が決定されることが好ましい。このため、半導体基板に外周ウェル領域を形成する場合には、外周ウェル領域と半導体基板とのＰＮ接合部において耐圧が決定されてしまうことを回避する必要がある。したがって、外周ウェル領域と半導体基板とのＰＮ接合部における耐圧を向上させることが求められる。一方で、トランジスタにおいては、安定的な動作を実現することが望ましい。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、ベース領域の外周端を覆う外周ウェル領域は、埋込電極と重ならないように設けられ、かつコンタクトを介して接地電極と接続する。
【発明の効果】
【０００８】
前記一実施の形態によれば、設計が容易であり、かつ安定的な動作を実現することが可能な半導体装置が得られる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す平面図である。
【図２】図１に示す半導体装置を示す断面図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置を示す平面図である。
【図７】図１に示す半導体装置を用いた電子装置の回路構成を示す図である。
【図８】図１に示す半導体装置の第１変形例を示す断面図である。
【図９】図１に示す半導体装置の第２変形例を示す平面図である。
【図１０】第２の実施形態に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＭ１を示す平面図である。図２は、図１に示す半導体装置ＳＭ１を示す断面図である。図２（ａ）は、図１におけるＡ−Ａ'断面を示している。図２（ｂ）は、図１におけるＢ−Ｂ'断面を示している。
本実施形態に係る半導体装置ＳＭ１は、半導体基板ＳＢ１と、ドレイン領域と、ベース領域ＢＲ１と、ソース領域と、外周ウェル領域ＯＷ１と、埋込電極ＢＥ１と、ゲート電極ＧＥ１と、ゲート配線ＧＬ１と、接地電極ＧＲ１と、を備えている。
【００１２】
ドレイン領域は、半導体基板ＳＢ１の裏面側に設けられている。また、ドレイン領域は、第１導電型を有する。ベース領域ＢＲ１は、ドレイン領域上に設けられている。また、ベース領域ＢＲ１は、第１導電型とは異なる第２導電型を有する。ソース領域は、ベース領域ＢＲ１内に複数設けられている。また、ソース領域は、第１導電型を有する。外周ウェル領域ＯＷ１は、ベース領域ＢＲ１の外周端を覆うように半導体基板ＳＢ１に設けられている。また、外周ウェル領域ＯＷ１は、第２導電型を有しており、かつベース領域ＢＲ１よりも薄い不純物濃度を有する。
【００１３】
埋込電極ＢＥ１は、平面視で外周ウェル領域ＯＷ１よりもベース領域ＢＲ１の内側に位置している。また、埋込電極ＢＥ１は、外周ウェル領域ＯＷ１と重ならないよう、半導体基板ＳＢ１の表面側に埋め込まれている。ゲート電極ＧＥ１は、平面視で埋込電極ＢＥ１よりもベース領域ＢＲ１の内側に位置する。また、ゲート電極ＧＥ１は、埋込電極ＢＥ１に電気的に接続されている。さらに、ゲート電極ＧＥ１は、ソース領域に隣接するよう、半導体基板ＳＢ１の表面側に複数埋め込まれている。ゲート配線ＧＬ１は、平面視で外周ウェル領域ＯＷ１の一部と重なるよう半導体基板ＳＢ１の表面上に設けられている。また、ゲート配線ＧＬ１は、コンタクトプラグＣＰ１を介して埋込電極ＢＥ１と接続する。接地電極ＧＲ１は、半導体基板ＳＢ１の表面上に設けられている。また、接地電極ＧＲ１は、コンタクトプラグＣＰ２を介して外周ウェル領域ＯＷ１のうち平面視でゲート配線ＧＬ１と重ならない部分と接続する。
本実施形態において、第１導電型とは、Ｎ型の導電型を指す。また、第２導電型とは、Ｐ型の導電型を指す。なお、半導体装置ＳＭ１に含まれる各構成について、本実施形態と反対の導電型を有するものとしてもよい。
【００１４】
トランジスタを安定的に動作させるためには、外周ウェル領域に定電圧を与えることが好ましい。しかしながら、ベース領域の外周端は、ゲート配線と接続される埋込電極によって、接地電位が与えられている内側の領域と分離される。このため、外周ウェル領域は、埋込電極下の領域を覆ってベース領域の内側へ接続されるように設けられる場合がある。
この場合、埋込電極の下端における等電位線の歪みにより、外周ウェル領域のうち埋込電極下に位置する部分において耐圧が低下してしまうおそれがある。このため、ベース領域と半導体基板との接合部において耐圧を決定することが困難となる。
【００１５】
本実施形態によれば、ベース領域ＢＲ１の外周端を覆う外周ウェル領域ＯＷ１は、埋込電極ＢＥ１と重ならないように設けられる。このため、埋込電極ＢＥ１の下端における等電位線の歪みに起因して外周ウェル領域ＯＷ１における耐圧が低下してしまうこと、を抑制できる。すなわち、外周ウェル領域ＯＷ１と半導体基板ＳＢ１とのＰＮ接合部における耐圧を向上させることができる。これにより、ベース領域ＢＲ１と半導体基板ＳＢ１とのＰＮ接合部において耐圧が決定すること可能となる。したがって、半導体装置ＳＭ１の設計を容易とすることができる。
また、外周ウェル領域ＯＷ１は、接地電極ＧＲ１と接続されている。このため、外周ウェル領域ＯＷ１に対し接地電位が与えられることとなる。これにより、トランジスタＭＴ１を安定的に動作させることが可能となる。
このように、本実施形態によれば、設計が容易であり、かつ安定的な動作を実現することが可能な半導体装置を得ることができる。
【００１６】
以下、本実施形態に係る半導体装置ＳＭ１の構成、および半導体装置ＳＭ１の製造方法について、詳細に説明する。
【００１７】
まず、半導体装置ＳＭ１の構成について説明する。
半導体装置ＳＭ１は、半導体基板ＳＢ１に設けられたトランジスタＭＴ１を備えている。トランジスタＭＴ１は、縦型トランジスタであり、たとえばパワーＭＯＳＦＥＴとして機能する。トランジスタＭＴ１を有する半導体装置ＳＭ１は、たとえばＩＰＤ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｄｅｖｉｃｅ）であり、トランジスタＭＴ１の他に制御回路を有している。半導体装置ＳＭ１は、たとえば自動車電装用ＩＰＤとして用いられる。
【００１８】
半導体基板ＳＢ１は、たとえばシリコン基板である。本実施形態において、半導体基板ＳＢ１は、たとえばバルクのシリコン基板であるＮ型基板ＮＳ１と、Ｎ型基板ＮＳ１上に設けられたＮ型エピタキシャル層ＮＥ１と、により構成される。Ｎ型基板ＮＳ１およびＮ型エピタキシャル層ＮＥ１は、Ｎ型の導電型を有する。Ｎ型エピタキシャル層ＮＥ１は、たとえばＮ型基板ＮＳ１上にエピタキシャル成長法により形成される。なお、本実施形態においては、半導体基板ＳＢ１の裏面側にＮ型基板ＮＳ１が、半導体基板ＳＢ１の表面側にＮ型エピタキシャル層ＮＥ１が、それぞれ位置するものとする。
Ｎ型基板ＮＳ１は、たとえばＮ型エピタキシャル層ＮＥ１よりも不純物濃度が濃い。これにより、Ｎ型基板ＮＳ１を、トランジスタＭＴ１のドレイン領域として機能させることができる。
【００１９】
半導体基板ＳＢ１の表面側には、ベース領域ＢＲ１が設けられている。ベース領域ＢＲ１は、Ｐ型の導電型を有する。また、ベース領域ＢＲ１は、ドレイン領域として機能するＮ型基板ＮＳ１の上方に位置するよう、Ｎ型エピタキシャル層ＮＥ１内に設けられる。すなわち、ベース領域ＢＲ１は、Ｎ型基板ＮＳ１により構成されるドレイン領域上に設けられることとなる。なお、ベース領域ＢＲ１は、たとえばＮ型基板ＮＳ１と離間するように設けられる。
【００２０】
ベース領域ＢＲ１内には、複数のＮ型領域ＮＷ１が設けられている。複数のＮ型領域ＮＷ１は、互いに離間するようにベース領域ＢＲ１内に配置される。また、複数のＮ型領域ＮＷ１は、Ｎ型の導電型を有する。Ｎ型領域ＮＷ１は、たとえばゲート電極ＧＥ１と隣接するように設けられる。このため、本実施形態において、Ｎ型領域ＮＷ１は、たとえばトランジスタＭＴ１のソース領域として機能する。
ベース領域ＢＲ１内には、複数のＰ型領域ＰＷ１が設けられている。Ｐ型領域ＰＷ１は、Ｐ型の導電型を有する。Ｐ型領域ＰＷ１は、たとえばベース領域ＢＲ１よりも不純物濃度が濃い。また、ベース領域ＢＲ１と接続するコンタクトプラグＣＰ３は、Ｐ型領域ＰＷ１を介してベース領域ＢＲ１に接続される。このため、ベース領域ＢＲ１とコンタクトプラグＣＰ３とのコンタクト抵抗を低減することが可能となる。
【００２１】
半導体基板ＳＢ１には、外周ウェル領域ＯＷ１が設けられている。外周ウェル領域ＯＷ１は、ベース領域ＢＲ１の外周端を覆うように半導体基板ＳＢ１の表面側に設けられる。外周ウェル領域ＯＷ１は、Ｐ型の導電型を有する。また、外周ウェル領域ＯＷ１は、ベース領域ＢＲ１よりも薄い不純物濃度を有する。
外周ウェル領域ＯＷ１は、ベース領域ＢＲ１の全周において、ベース領域ＢＲ１の外周端を覆うように設けられる。すなわち、ベース領域ＢＲ１は、外周ウェル領域ＯＷ１によって囲まれることとなる。このため、本実施形態において、外周ウェル領域ＯＷ１は、内側にベース領域ＢＲ１を有する枠状となるように形成される。このとき、半導体基板ＳＢ１のうちトランジスタＭＴ１が設けられる素子形成領域が、外周ウェル領域ＯＷ１によって囲まれることとなる。
【００２２】
ベース領域ＢＲ１をチャネルとして有するトランジスタＭＴ１においては、設計を容易とする観点から、ベース領域ＢＲ１のうちトランジスタＭＴ１を構成する部分と、半導体基板ＳＢ１と、のＰＮ接合部において耐圧が決定されることが好ましい。なお、本実施形態において、ベース領域ＢＲ１のうちトランジスタＭＴ１を構成する部分とは、ベース領域ＢＲ１のうちゲート電極ＧＥ１により挟まれた領域である。
本実施形態によれば、ベース領域ＢＲ１の外周端を覆うように、ベース領域ＢＲ１よりも不純物濃度が薄い外周ウェル領域ＯＷ１が設けられる。これにより、ベース領域ＢＲ１の外周端における耐圧を向上させることができる。すなわち、ベース領域ＢＲ１のうちトランジスタＭＴ１を構成しない部分と、半導体基板ＳＢ１と、のＰＮ接合部においてトランジスタＭＴ１の耐圧が決定されてしまうことを抑制することができる。このため、ベース領域ＢＲ１のうちトランジスタＭＴ１を構成する部分と、半導体基板ＳＢ１と、のＰＮ接合部においてトランジスタＭＴ１の耐圧を決定することが容易となる。これにより、半導体装置ＳＭ１の設計を容易とすることが可能となる。
【００２３】
外周ウェル領域ＯＷ１は、たとえばベース領域ＢＲ１よりも深く形成される。本実施形態においては、たとえば外周ウェル領域ＯＷ１の不純物濃度のピーク位置がベース領域ＢＲ１の不純物濃度のピーク位置よりも深くなるように、外周ウェル領域ＯＷ１が形成される。この場合、外周ウェル領域ＯＷ１は、ベース領域ＢＲ１の端面を全て覆うように設けることとなる。これにより、ベース領域ＢＲ１の外周端における耐圧を十分に向上させることが可能となる。
なお、外周ウェル領域ＯＷ１の深さは、適宜調整することが可能である。外周ウェル領域ＯＷ１の下端が埋込電極ＢＥ１の下端よりも浅くなるよう、外周ウェル領域ＯＷ１を形成することもできる。なお、外周ウェル領域ＯＷ１の下端とは、外周ウェル領域ＯＷ１を構成するＰ型の不純物濃度と、Ｎ型エピタキシャル層ＮＥ１を構成するＮ型の不純物濃度と、が互いに等しい部分をさす。
【００２４】
半導体基板ＳＢ１の表面側には、埋込電極ＢＥ１が埋め込まれている。埋込電極ＢＥ１は、平面視で外周ウェル領域ＯＷ１よりもベース領域ＢＲ１の内側に位置している。また、埋込電極ＢＥ１は、外周ウェル領域ＯＷ１と重ならないように設けられる。
本実施形態において、埋込電極ＢＥ１は、半導体基板ＳＢ１に設けられたトレンチＴＲ１を埋め込むように設けられる。また、埋込電極ＢＥ１の側面および底面は、絶縁膜ＩＬ１によって覆われている。これにより、埋込電極ＢＥ１は、半導体基板ＳＢ１と電気的に分離することとなる。絶縁膜ＩＬ１は、トレンチＴＲ１の内壁を覆うように設けられる。
【００２５】
本実施形態によれば、埋込電極ＢＥ１は、外周ウェル領域ＯＷ１と重ならないように設けられる。この場合、埋込電極ＢＥ１の下端において発生する等電位線の歪みに起因して外周ウェル領域ＯＷ１の耐圧が低下してしまう、という問題が発生しない。このため、外周ウェル領域ＯＷ１の耐圧を向上させることができる。
また、本実施形態によれば、外周ウェル領域ＯＷ１における耐圧を向上できる。このため、ドレイン領域であるＮ型基板ＮＳ１とベース領域ＢＲ１との距離を短くした場合であっても、外周ウェル領域ＯＷ１と半導体基板ＳＢ１とのＰＮ接合部において耐圧が決定されてしまうことを回避できる。このため、トランジスタＭＴ１におけるオン抵抗を低減することも可能となる。
【００２６】
図６は、図１に示す半導体装置ＳＭ１を示す平面図である。図６においては、埋込電極ＢＥ１、ゲート電極ＧＥ１、半導体基板ＳＢ１、および外周ウェル領域ＯＷ１の全体が示されている。なお、図６中における破線は、外周ウェル領域ＯＷ１の内縁を示している。
本実施形態において、埋込電極ＢＥ１は、たとえば枠状に設けられた外周ウェル領域ＯＷ１の内側に、外周ウェル領域ＯＷ１と離間して設けられる。このため、埋込電極ＢＥ１は、外周ウェル領域ＯＷ１と重ならないように配置されることとなる。埋込電極ＢＥ１は、たとえば全ての領域において外周ウェル領域ＯＷ１と重ならないように配置される。
また、埋込電極ＢＥ１は、たとえば半導体基板ＳＢ１のうちトランジスタＭＴ１が設けられる素子形成領域を囲む枠状となるように形成される。このため、枠状に設けられた埋込電極ＢＥ１の内側にはゲート電極ＧＥ１や、ソース領域を構成するＮ型領域ＮＷ１が位置することとなる。
また、埋込電極ＢＥ１は、たとえば埋込電極ＢＥ１の下端がベース領域ＢＲ１の下端よりも深くなるように設けられる。この場合、ベース領域ＢＲ１の外周端は、たとえば埋込電極ＢＥ１によってベース領域ＢＲ１の他の領域から分離されることとなる。なお、ベース領域ＢＲ１の下端とは、ベース領域ＢＲ１を構成するＰ型の不純物濃度と、Ｎ型エピタキシャル層ＮＥ１を構成するＮ型の不純物濃度と、が互いに等しい部分をさす。
【００２７】
本実施形態において、埋込電極ＢＥ１は、たとえばゲート電極ＧＥ１よりも幅が広い。この幅とは、埋込電極ＢＥ１およびゲート電極ＧＥ１のそれぞれについて、延伸方向に対して垂直な方向における幅をさす。これにより、コンタクトプラグＣＰ１に位置ずれが生じた場合であっても、コンタクトプラグＣＰ１と埋込電極ＢＥ１とを確実に接続させることが可能となる。
【００２８】
また、半導体基板ＳＢ１に形成されるトレンチについては、その幅が広い程、深さが深くなる傾向がある。このため、本実施形態においては、埋込電極ＢＥ１を埋め込むトレンチＴＲ１の深さは、ゲート電極ＧＥ１を埋め込むトレンチＴＲ２の深さよりも深くなる。すなわち、埋込電極ＢＥ１の下端は、ゲート電極ＧＥ１の下端よりも半導体基板ＳＢ１の裏面側に位置することとなる。
本実施形態においては、外周ウェル領域ＯＷ１は、埋込電極ＢＥ１と重ならないように設けられる。このため、埋込電極ＢＥ１が深いことに起因して外周ウェル領域ＯＷ１における耐圧が低下してしまう、という問題が生じることがない。したがって、外周ウェル領域ＯＷ１と半導体基板ＳＢ１とのＰＮ接合部における耐圧の低下を抑制しつつ、埋込電極ＢＥ１とコンタクトプラグＣＰ１との接続を確実なものとすることができる。
【００２９】
半導体基板ＳＢ１の表面側には、複数のゲート電極ＧＥ１が埋め込まれている。複数のゲート電極ＧＥ１は、平面視で埋込電極ＢＥ１よりもベース領域ＢＲ１の内側に位置する。また、複数のゲート電極ＧＥ１は、それぞれがソース領域であるＮ型領域ＮＷ１と隣接するように設けられている。
本実施形態において、ゲート電極ＧＥ１は、半導体基板ＳＢ１に設けられたトレンチＴＲ２を埋め込むように設けられる。また、ゲート電極ＧＥ１の側面および底面は、ゲート絶縁膜ＧＩ１によって覆われている。これにより、ゲート電極ＧＥ１は、半導体基板ＳＢ１と電気的に分離することとなる。ゲート絶縁膜ＧＩ１は、トレンチＴＲ２の内壁を覆うように設けられる。
【００３０】
本実施形態において、ゲート電極ＧＥ１は、たとえば枠状に設けられた埋込電極ＢＥ１の内側に位置するように形成される。また、ゲート電極ＧＥ１は、たとえば埋込電極ＢＥ１と接続するように設けられる。このため、ゲート電極ＧＥ１は、たとえば埋込電極ＢＥ１、および埋込電極ＢＥ１上に設けられたコンタクトプラグＣＰ１を介して、外部端子と接続することとなる。
複数のゲート電極ＧＥ１は、たとえば互いに平行に配置される。また、各ゲート電極ＧＥ１は、それぞれの端部が埋込電極ＢＥ１と接続されるように形成される。本実施形態においては、たとえばゲート電極ＧＥ１の両端部が、枠状に設けられた埋込電極ＢＥ１のうちの互いに対向する２辺にそれぞれ接続するよう、各ゲート電極ＧＥ１が設けられる。
【００３１】
Ｎ型領域ＮＷ１は、たとえば互いに平行に配置される複数のゲート電極ＧＥ１それぞれの側部に設けられる。本実施形態において、Ｎ型領域ＮＷ１は、たとえば二つの隣接するゲート電極ＧＥ１に挟まれる領域において、それぞれの側部に設けられる。このとき、たとえば二つの隣接するゲート電極ＧＥ１に挟まれる領域において、それぞれの側部に設けられたＮ型領域ＮＷ１に挟まれるようにＰ型領域ＰＷ１が設けられる。
【００３２】
半導体基板ＳＢ１には、たとえば素子分離膜ＥＩ１が設けられている。トランジスタＭＴ１は、たとえば素子分離膜ＥＩ１により他の素子から分離される。
素子分離膜ＥＩ１は、たとえばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜である。素子分離膜ＥＩ１の少なくとも一部は、たとえば外周ウェル領域ＯＷ１の外縁と重なるように設けられる。
半導体基板ＳＢ１上には、たとえば層間絶縁膜ＩＩ１が設けられている。層間絶縁膜ＩＩ１は、ベース領域ＢＲ１、外周ウェル領域ＯＷ１、ゲート電極ＧＥ１および埋込電極ＢＥ１を覆うように半導体基板ＳＢ１上に設けられる。
【００３３】
層間絶縁膜ＩＩ１内には、たとえばコンタクトプラグＣＰ１、コンタクトプラグＣＰ２およびコンタクトプラグＣＰ３が埋め込まれている。コンタクトプラグＣＰ１、コンタクトプラグＣＰ２およびコンタクトプラグＣＰ３は、たとえばＷにより構成される。
コンタクトプラグＣＰ１は、たとえば埋込電極ＢＥ１に接続されるように層間絶縁膜ＩＩ１を貫通して設けられる。また、層間絶縁膜ＩＩ１には、複数のコンタクトプラグＣＰ１が埋め込まれる。本実施形態において、複数のコンタクトプラグＣＰ１は、たとえば枠状に設けられた埋込電極ＢＥ１に沿って、互いに等間隔に配置される。なお、枠状に設けられた埋込電極ＢＥ１のうちゲート電極ＧＥ１と接続する辺と、これに隣接する辺と、においてコンタクトプラグＣＰ１が設けられる間隔が互いに異なっていてもよい。
コンタクトプラグＣＰ２は、たとえば外周ウェル領域ＯＷ１に接続されるように層間絶縁膜ＩＩ１を貫通して設けられる。本実施形態において、コンタクトプラグＣＰ２は、たとえばベース領域ＢＲ１のうち埋込電極ＢＥ１の外側に位置する部分上に形成される。この場合、コンタクトプラグＣＰ２は、ベース領域ＢＲ１のうち埋込電極ＢＥ１の外側に位置する部分を介して外周ウェル領域ＯＷ１に接続されることとなる。また、層間絶縁膜ＩＩ１には、複数のコンタクトプラグＣＰ２が設けられる。複数のコンタクトプラグＣＰ２は、たとえば枠状に設けられた外周ウェル領域ＯＷ１に沿って互いに等間隔に配置される。
コンタクトプラグＣＰ３は、たとえばベース領域ＢＲ１上に層間絶縁膜ＩＩ１を貫通して設けられる。本実施形態において、コンタクトプラグＣＰ３は、たとえばベース領域ＢＲ１のうち埋込電極ＢＥ１の内側に位置する部分上に形成される。また、層間絶縁膜ＩＩ１には、複数のコンタクトプラグＣＰ３が設けられる。複数のコンタクトプラグＣＰ３のうち一部は、ベース領域ＢＲ１内に設けられたＮ型領域ＮＷ１に接続するように設けられる。また、複数のコンタクトプラグＣＰ３のうち他は、ベース領域ＢＲ１内に設けられたＰ型領域ＰＷ１に接続するように設けられる。
【００３４】
半導体基板ＳＢ１の表面上には、ゲート配線ＧＬ１が設けられている。ゲート配線ＧＬ１は、平面視で外周ウェル領域ＯＷ１の一部と重なるように設けられる。また、コンタクトプラグＣＰ１を介して埋込電極ＢＥ１と接続する。本実施形態において、ゲート配線ＧＬ１は、層間絶縁膜ＩＩ１上に設けられる。また、ゲート配線ＧＬ１は、たとえばＡｌにより構成される。
ゲート配線ＧＬ１は、上述のように外周ウェル領域ＯＷ１の一部と重なるように設けられる。このため、ゲート配線ＧＬ１は、たとえば外周ウェル領域ＯＷ１における電界を緩和するためのフィールドプレート電極として機能する。これにより、外周ウェル領域ＯＷ１における耐圧の向上を図ることができる。本実施形態においては、ゲート配線ＧＬ１は、枠状に設けられた外周ウェル領域ＯＷ１の外縁と重なるように設けられる。このため、特に外周ウェル領域ＯＷ１の外縁における耐圧の向上を実現することが可能となる。
【００３５】
ゲート配線ＧＬ１は、外周ウェル領域ＯＷ１の外縁と重なるように形成される外側部ＯＲ１、および外側部ＯＲ１から埋込電極ＢＥ１に向けて延びる突出部ＰＰ１を有している。また、ゲート配線ＧＬ１は、突出部ＰＰ１においてコンタクトプラグＣＰ１と接続する。
本実施形態においては、たとえばこのような構成により、接地電極ＧＲ１を外周ウェル領域ＯＷ１へ接続しつつ、ゲート配線ＧＬ１を介してゲート電極ＧＥ１へゲート電位を供給することが可能な半導体装置ＳＭ１を実現することができる。
【００３６】
外側部ＯＲ１は、たとえばベース領域ＢＲ１を囲むように枠状に設けられている。このとき、全周において外周ウェル領域ＯＷ１の外縁と重なるように設けられる。また、外側部ＯＲ１は、たとえば外周ウェル領域ＯＷ１の内縁とは重ならないように設けられる。
ゲート配線ＧＬ１は、たとえば複数の突出部ＰＰ１を有する。このとき各突出部ＰＰ１は、それぞれ埋込電極ＢＥ１上に設けられたコンタクトプラグＣＰ１に接続される。複数の突出部ＰＰ１は、たとえば互いに等間隔に配置される。
【００３７】
半導体基板ＳＢ１の表面上には、接地電極ＧＲ１が設けられている。接地電極ＧＲ１は、コンタクトプラグＣＰ２を介して外周ウェル領域ＯＷ１のうち平面視でゲート配線ＧＬ１と重ならない部分と接続するように設けられる。本実施形態においては、接地電極ＧＲ１は、たとえば層間絶縁膜ＩＩ１上に設けられる。また、接地電極ＧＲ１は、たとえばＡｌにより構成される。接地電極ＧＲ１は、接地されている。
本実施形態において、接地電極ＧＲ１は、たとえばゲート配線ＧＬ１と同一の材料により構成される。このため、ゲート配線ＧＬ１および接地電極ＧＲ１は、たとえば層間絶縁膜ＩＩ１上に同一工程により形成されることができる。
【００３８】
接地電極ＧＲ１は、平面視で埋込電極ＢＥ１よりもベース領域ＢＲ１の内側に位置する内側部ＩＲ１、および内側部ＩＲ１から外周ウェル領域ＯＷ１に向けて延びる突出部ＰＰ２を有している。また、接地電極ＧＲ１は、突出部ＰＰ２においてコンタクトプラグＣＰ２と接続する。本実施形態においては、このような構成により、ゲート配線ＧＬ１を埋込電極ＢＥ１へ接続しつつ、外周ウェル領域ＯＷ１へ接地電位を供給することが可能な半導体装置ＳＭ１を実現することができる。
【００３９】
本実施形態において、内側部ＩＲ１は、たとえば枠状に設けられた埋込電極ＢＥ１に囲まれるように設けられる。このとき、内側部ＩＲ１と埋込電極ＢＥ１は、たとえば平面視で互いに離間するように配置される。
接地電極ＧＲ１は、複数の突出部ＰＰ２を有する。このとき、各突出部ＰＰ２は、それぞれ外周ウェル領域ＯＷ１に接続するコンタクトプラグＣＰ２に接続される。複数の突出部ＰＰ２は、たとえば互いに等間隔に配置される。
本実施形態において、複数の突出部ＰＰ１と複数の突出部ＰＰ２は、少なくとも一部の領域において交互に位置するよう設けられる。これにより、複数の突出部ＰＰ１と複数の突出部ＰＰ２を、それぞれ等間隔に配置することができる。このため、埋込電極ＢＥ１に対しては十分なゲート電位を、外周ウェル領域ＯＷ１に対しては十分な接地電位を、それぞれ供給することが容易となる。なお、半導体装置ＳＭ１において、突出部ＰＰ１と突出部ＰＰ２が交互に配置されていない領域が含まれていてもよい。
【００４０】
内側部ＩＲ１は、コンタクトプラグＣＰ３を介してＰ型領域ＰＷ１およびＮ型領域ＮＷ１に接続している。すなわち、接地された内側部ＩＲ１は、トランジスタＭＴ１のソース領域として機能するＮ型領域ＮＷ１に接続される。このため、内側部ＩＲ１は、トランジスタＭＴ１のソース電極として機能することとなる。
なお、本実施形態においては、接地電極ＧＲ１と別個に、トランジスタＭＴ１のソース電極が設けられていてもよい。
【００４１】
半導体基板ＳＢ１の裏面上には、ドレイン電極ＤＥ１が設けられている。ドレイン電極ＤＥ１は、たとえばトランジスタＭＴ１のドレイン領域として機能するＮ型基板ＮＳ１と接するように設けられる。
本実施形態において、トランジスタＭＴ１は、たとえばゲート電極ＧＥ１と、ソース電極である接地電極ＧＲ１と、ドレイン電極ＤＥ１と、チャネルとなるベース領域ＢＲ１と、ソース領域となるＮ型領域ＮＷ１と、ドレイン領域となるＮ型基板ＮＳ１と、により構成される。このため、トランジスタＭＴ１は、縦型トランジスタとして機能することとなる。
【００４２】
図７は、半導体装置ＳＭ１を用いた電子装置ＥＣ１の回路構成を示す図である。電子装置ＥＣ１は、たとえば自動車に用いられる。このとき、電子装置ＥＣ１を構成する半導体装置ＳＭ１は、たとえばＩＰＤとして機能することとなる。
電子装置ＥＣ１は、たとえば電源ＰＳ１から負荷ＬＯ１に供給される電力を制御する。負荷ＬＯ１は、たとえば自動車に搭載されるヘッドランプ等の電子部品である。また、電源ＰＳ１は、たとえば自動車に搭載されているバッテリーである。
【００４３】
電子装置ＥＣ１は、たとえば半導体装置ＳＭ１と、回路基板の配線を介して半導体装置ＳＭ１に接続される第２半導体装置ＭＣ１と、を備えている。半導体装置ＳＭ１は、たとえば縦型トランジスタであるトランジスタＭＴ１と、制御回路ＣＣ１と、を半導体基板ＳＢ１上に形成したものである。第２半導体装置ＭＣ１は、たとえばマイコンである。
電子装置ＥＣ１は、たとえば次のように電力を制御する。まず、第２半導体装置ＭＣ１は、制御回路ＣＣ１に制御信号を入力する。そして、制御回路ＣＣ１は、第２半導体装置ＭＣ１から入力された制御信号に従って、トランジスタＭＴ１のゲート電極ＧＥ１に信号を入力する。すなわち、制御回路ＣＣ１は、トランジスタＭＴ１を制御する。トランジスタＭＴ１が制御されることにより、電源ＰＳ１からの電力が適宜負荷ＬＯ１に供給されることとなる。
【００４４】
図８は、図１に示す半導体装置ＳＭ１の第１変形例を示す断面図である。本変形例に係る半導体装置ＳＭ１においては、半導体基板ＳＢ１上にトランジスタＭＴ１およびトランジスタＭＴ２が設けられている。トランジスタＭＴ２は、プレーナ型トランジスタであり、たとえば制御回路を構成する。
トランジスタＭＴ２は、ゲート電極ＧＥ２と、ゲート絶縁膜ＧＩ２と、サイドウォールＳＷ１と、ソース・ドレイン領域ＳＤ１と、エクステンション領域ＥＸ１と、を有している。ゲート絶縁膜ＧＩ２は、半導体基板ＳＢ１上に設けられている。ゲート電極ＧＥ２は、ゲート絶縁膜ＧＩ２を介して半導体基板ＳＢ１上に設けられている。サイドウォールＳＷ１は、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上に設けられている。トランジスタＭＴ２は、たとえば層間絶縁膜ＩＩ１によって覆われている。ソース・ドレイン領域ＳＤ１は、たとえばゲート電極ＧＥ２の両側部に位置するよう半導体基板ＳＢ１に設けられる。エクステンション領域ＥＸ１は、たとえば平面視でソース・ドレイン領域ＳＤ１とゲート電極ＧＥ２との間に位置するよう半導体基板ＳＢ１に設けられる。
【００４５】
半導体基板ＳＢ１には、たとえばウェル領域ＷＲ１が設けられている。ウェル領域ＷＲ１は、たとえばＰ型の導電型を有する。本実施形態においては、ウェル領域ＷＲ１は、たとえばＮ型エピタキシャル層ＮＥ１内に形成される。ソース・ドレイン領域ＳＤ１およびエクステンション領域ＥＸ１は、たとえばウェル領域ＷＲ１内に形成される。
ウェル領域ＷＲ１は、たとえば外周ウェル領域ＯＷ１と同一工程により形成される。この場合、外周ウェル領域ＯＷ１とウェル領域ＷＲ１の深さは、たとえば互いに等しくなる。本実施形態においては、外周ウェル領域ＯＷ１の不純物濃度のピーク位置と、ウェル領域ＷＲ１の不純物濃度のピーク位置は、たとえば互いに等しくなる。
本実施形態において、外周ウェル領域ＯＷ１は、埋込電極ＢＥ１下に形成されない。すなわち、外周ウェル領域ＯＷ１の深さ位置は、埋込電極ＢＥ１の深さ位置によって限定されない。このため、ウェル領域ＷＲ１の深さに合わせて、外周ウェル領域ＯＷ１の深さを調整することが可能となる。
【００４６】
図９は、図１に示す半導体装置ＳＭ１の第２変形例を示す断面図である。図９に示すように、コンタクトプラグＣＰ１は、ゲート電極ＧＥ１と埋込電極ＢＥ１との交点に接続するように設けられていてもよい。
この場合、コンタクトプラグＣＰ１をゲート電極ＧＥ１と埋込電極ＢＥ１との交点以外に接続するように設ける場合と比較して、ゲート電極ＧＥ１とゲート配線ＧＬ１との間における実質的な配線長を短くすることができる。したがって、ゲート電極ＧＥ１に対しゲート電位を供給する際における損失を低減することができる。
【００４７】
次に、半導体装置ＳＭ１の製造方法を説明する。図３〜５は、図１に示す半導体装置ＳＭ１の製造方法を示す断面図である。図３〜５は、特に図１におけるＡ−Ａ'断面に対応した部分を示している。
まず、図３（ａ）に示すように、半導体基板ＳＢ１を準備する。半導体基板ＳＢ１は、Ｎ型基板ＮＳ１と、Ｎ型基板ＮＳ１上に設けられたＮ型エピタキシャル層ＮＥ１と、を含む。Ｎ型エピタキシャル層ＮＥ１は、たとえばエピタキシャル成長法によりＮ型基板ＮＳ１上に設けられる。次いで、半導体基板ＳＢ１上に素子分離膜ＥＩ１を形成する。素子分離膜ＥＩ１は、たとえばＬＯＣＯＳ法により形成される。
【００４８】
次いで、半導体基板ＳＢ１に、Ｐ型の外周ウェル領域ＯＷ１を形成する。外周ウェル領域ＯＷ１は、裏面側にドレイン領域となるＮ型基板ＮＳ１を有する半導体基板ＳＢ１の表面側に形成される。また、外周ウェル領域ＯＷ１は、トランジスタＭＴ１が形成される素子形成領域を囲むように設けられる。
外周ウェル領域ＯＷ１は、後述するベース領域ＢＲ１よりも不純物濃度が低くなるように形成される。外周ウェル領域ＯＷ１の不純物濃度は、たとえばイオン注入条件により適宜調整することが可能である。
【００４９】
次に、図３（ｂ）に示すように、半導体基板ＳＢ１にトレンチＴＲ１およびトレンチＴＲ２を形成する。トレンチＴＲ１およびトレンチＴＲ２は、たとえば半導体基板ＳＢ１上に設けられたレジストパターンをマスクとして半導体基板ＳＢ１をエッチングすることにより形成される。本実施形態において、トレンチＴＲ１およびトレンチＴＲ２は、たとえばＮ型基板ＮＳ１まで到達しないよう、Ｎ型エピタキシャル層ＮＥ１内に形成される。また、トレンチＴＲ１およびトレンチＴＲ２は、外周ウェル領域ＯＷ１により囲まれた素子形成領域の内側に設けられる。
【００５０】
トレンチＴＲ１は、外周ウェル領域ＯＷ１と重ならないように設けられる。また、トレンチＴＲ１は、たとえば枠状に形成される。
トレンチＴＲ２は、トレンチＴＲ１よりも素子形成領域の内側に位置するよう複数設けられる。また、複数のトレンチＴＲ２は、たとえば枠状に設けられたトレンチＴＲ１の内側に位置するように設けられる。このとき、トレンチＴＲ２は、たとえば端部においてトレンチＴＲ２と接続するように形成される。なお、トレンチＴＲ２は、たとえばトレンチＴＲ１よりも幅が広い。このとき、トレンチＴＲ２の下端は、トレンチＴＲ１の下端よりも半導体基板ＳＢ１の裏面側に位置することとなる。
【００５１】
次に、図４（ａ）に示すように、トレンチＴＲ１内に埋込電極ＢＥ１を、トレンチＴＲ２内にゲート電極ＧＥ１を、それぞれ埋め込む。これにより、外周ウェル領域ＯＷ１と重ならないよう素子形成領域の内側に位置する埋込電極ＢＥ１と、埋込電極ＢＥ１よりも素子形成領域の内側に位置する複数のゲート電極ＧＥ１が、半導体基板ＳＢ１の表面側に形成されることとなる。
埋込電極ＢＥ１およびゲート電極ＧＥ１は、たとえば次のように形成される。まず、トレンチＴＲ１およびトレンチＴＲ２の内壁上、および半導体基板ＳＢ１上に、絶縁膜を形成する。次いで、トレンチＴＲ１およびトレンチＴＲ２を埋め込むよう、上記絶縁膜上に導電膜を形成する。次いで、上記絶縁膜および上記導電膜のうち、トレンチＴＲ１およびトレンチＴＲ２外に位置する部分を除去する。これにより、トレンチＴＲ１には、トレンチＴＲ１の内壁を覆う絶縁膜ＩＬ１と、絶縁膜ＩＬ１上に設けられた埋込電極ＢＥ１と、が形成される。また、トレンチＴＲ２には、トレンチＴＲ２の内壁を覆うゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１と、が形成される。
【００５２】
次に、図４（ｂ）に示すように、半導体基板ＳＢ１に、外周端が外周ウェル領域ＯＷ１により覆われるよう、ベース領域ＢＲ１を形成する。ベース領域ＢＲ１は、平面視で埋込電極ＢＥ１および複数のゲート電極ＧＥ１を内側に含むように形成される。また、ベース領域ＢＲ１は、外周ウェル領域ＯＷ１よりも濃い不純物濃度を有するように形成される。本実施形態において、ベース領域ＢＲ１は、たとえばＮ型エピタキシャル層ＮＥ１内に形成される。
外周ウェル領域ＯＷ１は、下端がゲート電極ＧＥ１および埋込電極ＢＥ１の下端よりも浅くなるように形成される。ベース領域ＢＲ１の不純物濃度および深さは、たとえばイオン注入条件により適宜調整することが可能である。
【００５３】
次に、図５（ａ）に示すように、ベース領域ＢＲ１内にＰ型領域ＰＷ１およびＮ型領域ＮＷ１を形成する。本実施形態において、Ｐ型領域ＰＷ１およびＮ型領域ＮＷ１が形成される順は、特に限定されない。
次に、図５（ｂ）に示すように、半導体基板ＳＢ１上に層間絶縁膜ＩＩ１を形成する。層間絶縁膜ＩＩ１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により形成される。
【００５４】
次に、層間絶縁膜ＩＩ１中に、埋込電極ＢＥ１と接続するコンタクトプラグＣＰ１と、外周ウェル領域ＯＷ１に接続するコンタクトプラグＣＰ２を形成する。コンタクトプラグＣＰ１およびコンタクトプラグＣＰ２は、層間絶縁膜ＩＩ１に設けられたコンタクトホール内に導電材料を埋め込むことにより形成される。
本実施形態においては、たとえばコンタクトプラグＣＰ１およびコンタクトプラグＣＰ２と同時に、ベース領域ＢＲ１のうち埋込電極ＢＥ１の内側に位置する領域上にコンタクトプラグＣＰ３が形成される。
【００５５】
次に、層間絶縁膜ＩＩ１上に、外周ウェル領域ＯＷ１の一部と重なり、かつコンタクトプラグＣＰ１と接続するゲート配線ＧＬ１を形成する。また、ゲート配線ＧＬ１とともに、層間絶縁膜ＩＩ１上に、コンタクトプラグＣＰ２と接続する接地電極ＧＲ１を形成する。
本実施形態において、ゲート配線ＧＬ１および接地電極ＧＲ１は、たとえば次のように形成される。まず、層間絶縁膜ＩＩ１の全面上に、導電膜を形成する。この導電膜は、たとえばＡｌにより構成される。次いで、上記導電膜を、レジストパターンをマスクとしてエッチングする。これにより、ゲート配線ＧＬ１および接地電極ＧＲ１が形成される。本実施形態によれば、ゲート配線ＧＬ１および接地電極ＧＲ１を同一工程により形成することができる。
その後、半導体基板ＳＢ１の裏面上に、ドレイン電極ＤＥ１を形成する。これにより、半導体基板ＳＢ１にトランジスタＭＴ１が設けられた半導体装置ＳＭ１が形成される。
【００５６】
次に、本実施形態の効果を説明する。
本実施形態によれば、ベース領域ＢＲ１の外周端を覆う外周ウェル領域ＯＷ１は、埋込電極ＢＥ１と重ならないように設けられる。このため、埋込電極ＢＥ１の下端における等電位線の集中に起因して、外周ウェル領域ＯＷ１における耐圧が低下してしまうことを抑制できる。すなわち、外周ウェル領域ＯＷ１と半導体基板ＳＢ１とのＰＮ接合部における耐圧を向上させることができる。これにより、ベース領域ＢＲ１と半導体基板ＳＢ１とのＰＮ接合部において耐圧が決定することできる。したがって、半導体装置ＳＭ１の設計を容易とすることができる。
また、外周ウェル領域ＯＷ１は、接地電極ＧＲ１と接続されている。このため、外周ウェル領域ＯＷ１に対し接地電位が与えられることとなる。これにより、トランジスタＭＴ１を安定的に動作させることが可能となる。
このように、本実施形態によれば、設計が容易であり、かつ安定的な動作を実現することが可能な半導体装置を得ることができる。
【００５７】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＭ２を示す断面図であり、第１の実施形態における図２に対応している。図１０（ａ）は図１におけるＡ−Ａ'断面に対応する部分を、図１０（ｂ）は図１におけるＢ−Ｂ'断面に対応する部分を示している。
本実施形態に係る半導体装置ＳＭ２は、外周ウェル領域ＯＷ１の外縁と重なる素子分離膜ＥＩ１を有していない点を除いて、第１の実施形態と同様の構成を有する。
【００５８】
図１０に示すように、半導体装置ＳＭ２は、外周ウェル領域ＯＷ１の外縁と重なる素子分離膜ＥＩ１を有していない。本実施形態においては、たとえば半導体基板ＳＢ１の全面において素子分離膜ＥＩ１が設けられない。
このような構成を有する半導体装置ＳＭの製造においては、素子分離膜ＥＩ１を形成する工程が不要となる。このため、製造工程数の削減を図ることができる。
また、素子分離膜ＥＩ１を形成するための熱処理が不要となる。このため、素子分離膜ＥＩ１を形成するための熱処理に起因して半導体基板ＳＢ１表面が汚染されてしまうことを抑制することができる。したがって、半導体装置の信頼性を向上させることができる。
【００５９】
半導体装置ＳＭ２の製造方法は、素子分離膜ＥＩ１を形成する工程を有していない点を除いて、半導体装置ＳＭ１の製造方法と同様に行うことができる。
【００６０】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６２】
ＳＭ１、ＳＭ２  半導体装置
ＭＴ１、ＭＴ２  トランジスタ
ＳＢ１  半導体基板
ＮＳ１  Ｎ型基板
ＮＥ１  Ｎ型エピタキシャル層
ＢＲ１  ベース領域
ＯＷ１  外周ウェル領域
ＰＷ１  Ｐ型領域
ＮＷ１  Ｎ型領域
ＩＩ１  層間絶縁膜
ＥＩ１  素子分離膜
ＧＥ１、ＧＥ２  ゲート電極
ＧＩ１、ＧＩ２  ゲート絶縁膜
ＧＬ１  ゲート配線
ＢＥ１  埋込電極
ＩＬ１  絶縁膜
ＧＲ１  接地電極
ＤＥ１  ドレイン電極
ＣＰ１、ＣＰ２、ＣＰ３  コンタクトプラグ
ＴＲ１、ＴＲ２  トレンチ
ＷＲ１  ウェル領域
ＳＤ１  ソース・ドレイン領域
ＥＸ１  エクステンション領域
ＳＷ１  サイドウォール
ＥＣ１  電子装置
ＣＣ１  制御回路
ＭＣ１  第２半導体装置
ＰＳ１  電源
ＬＯ１  負荷
ＯＲ１  外側部
ＰＰ１、ＰＰ２  突出部
ＩＲ１  内側部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2014103169.tif 000010
【図９】
2014103169.tif 000011
【図１０】
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