(57)【要約】【課題】特に、電力増幅モジュールの構成要素であるアンプ用電界効果トランジスタにおける高利得化に着目して、半導体装置の性能向上を図ることができる技術を提供する。【解決手段】本発明におけるＬＤＭＯＳＦＥＴでは、ＳＯＩ基板を使用することによる寄生容量の低減（第１特徴点）と、支持基板１ＨＳの高抵抗化（第２特徴点）とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。さらに、本発明では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成（第３特徴点）により、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。【選択図】図７
2014207252.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
（ｂ）前記支持基板の裏面に形成された裏面電極と、
（ｃ）前記ＳＯＩ基板を貫通して前記裏面電極と電気的に接続された貫通電極と、
（ｄ）前記シリコン層に形成されたウェルと、
（ｅ）前記ウェル上に形成された電界効果トランジスタと、を備え、
前記電界効果トランジスタは、
（ｅ１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
（ｅ２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
（ｅ３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
（ｅ４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記貫通電極と前記ソース領域が電気的に接続された半導体装置であって、
前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記シリコン層の厚さは、前記埋め込み絶縁層の厚さよりも厚いことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記電界効果トランジスタは、ＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記シリコン層の厚さは、前記埋め込み絶縁層の厚さよりも薄いことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記電界効果トランジスタは、ＭＯＳＦＥＴであることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記支持基板の厚さは、５０μｍ以上１２５μｍ以下であることを特徴とする半導体装置。
【請求項８】
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
（ｂ）前記支持基板の裏面に形成された裏面電極と、
（ｃ）前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記支持基板を貫通しない埋め込み電極と、
（ｄ）前記シリコン層に形成されたウェルと、
（ｅ）前記ウェル上に形成された電界効果トランジスタと、を備え、
前記電界効果トランジスタは、
（ｅ１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
（ｅ２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
（ｅ３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
（ｅ４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記埋め込み電極と前記ソース領域が電気的に接続された半導体装置であって、
前記支持基板の抵抗率は、前記ウェルの抵抗率よりも低いことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、
前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも高いことを特徴とする半導体装置。
【請求項１０】
半導体チップを含み、
前記半導体チップは、
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
（ｂ）前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記支持基板を貫通しない埋め込み電極と、
（ｃ）前記シリコン層に形成されたウェルと、
（ｄ）前記ウェル上に形成された電界効果トランジスタと、
（ｅ）前記半導体チップの表面に形成されたバンプ電極と、を備え、
前記電界効果トランジスタは、
（ｄ１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
（ｄ２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
（ｄ３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
（ｄ４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記ソース領域は、前記バンプ電極と電気的に接続された半導体装置であって、
前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置。
【請求項１２】
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記シリコン層にウェルを形成する工程と、
（ｃ）前記（ｂ）工程後、前記ウェル上にゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記導体膜をパターニングすることにより、ゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記ウェル内にソース領域およびドレイン領域を形成する工程と、
（ｇ）前記（ｆ）工程後、前記ゲート電極上を含む前記ＳＯＩ基板上に層間絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程後、前記層間絶縁膜を貫通して前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程と、
（ｉ）前記（ｈ）工程後、前記層間絶縁膜から前記埋め込み絶縁層を貫通して前記支持基板に達する貫通電極用ビアを形成する工程と、
（ｊ）前記（ｉ）工程後、前記コンタクトホールに導電性材料を埋め込むことによりプラグを形成するとともに、前記貫通電極用ビアに導電性材料を埋め込むことにより貫通電極を形成する工程と、
（ｋ）前記（ｊ）工程後、前記層間絶縁膜上に複数の第１層配線を形成し、前記複数の第１層配線のうちの一部の配線で、前記ソース領域と電気的に接続される前記プラグと、前記貫通電極とを電気的に接続する工程と、
（ｌ）前記（ｋ）工程後、前記支持基板を薄板化することにより、前記支持基板の裏面から前記貫通電極の底部を露出させる工程と、
（ｍ）前記（ｌ）工程後、前記支持基板の裏面に裏面電極を形成し、前記裏面電極と前記貫通電極とを電気的に接続する工程と、を備え、
前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置の製造方法。
【請求項１４】
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記シリコン層にウェルを形成する工程と、
（ｃ）前記（ｂ）工程後、前記ウェル上にゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記導体膜をパターニングすることにより、ゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記ウェル内にソース領域およびドレイン領域を形成する工程と、
（ｇ）前記（ｆ）工程後、前記ゲート電極上を含む前記ＳＯＩ基板上に層間絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程後、前記層間絶縁膜を貫通して前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程と、
（ｉ）前記（ｈ）工程後、前記層間絶縁膜から前記埋め込み絶縁層を貫通して前記支持基板に達する埋め込み電極用ビアを形成する工程と、
（ｊ）前記（ｉ）工程後、前記コンタクトホールに導電性材料を埋め込むことによりプラグを形成するとともに、前記埋め込み電極用ビアに導電性材料を埋め込むことにより埋め込み電極を形成する工程と、
（ｋ）前記（ｊ）工程後、前記層間絶縁膜上に複数の第１層配線を形成し、前記複数の第１層配線のうちの一部の配線で、前記ソース領域と電気的に接続される前記プラグと、前記埋め込み電極とを電気的に接続する工程と、
（ｌ）前記（ｋ）工程後、前記支持基板の裏面に、前記埋め込み電極とは電気的に接続されない裏面電極を形成する工程と、を備え、
前記支持基板の抵抗率は、前記ウェルの抵抗率よりも低いことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項１６】
（ａ）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板を用意する工程と、
（ｂ）前記（ａ）工程後、前記シリコン層にウェルを形成する工程と、
（ｃ）前記（ｂ）工程後、前記ウェル上にゲート絶縁膜を形成する工程と、
（ｄ）前記（ｃ）工程後、前記ゲート絶縁膜上に導体膜を形成する工程と、
（ｅ）前記（ｄ）工程後、前記導体膜をパターニングすることにより、ゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記ウェル内にソース領域およびドレイン領域を形成する工程と、
（ｇ）前記（ｆ）工程後、前記ゲート電極上を含む前記ＳＯＩ基板上に層間絶縁膜を形成する工程と、
（ｈ）前記（ｇ）工程後、前記層間絶縁膜を貫通して前記ソース領域あるいは前記ドレイン領域に達するコンタクトホールを形成する工程と、
（ｉ）前記（ｈ）工程後、前記層間絶縁膜から前記埋め込み絶縁層を貫通して前記支持基板に達する埋め込み電極用ビアを形成する工程と、
（ｊ）前記（ｉ）工程後、前記コンタクトホールに導電性材料を埋め込むことによりプラグを形成するとともに、前記埋め込み電極用ビアに導電性材料を埋め込むことにより埋め込み電極を形成する工程と、
（ｋ）前記（ｊ）工程後、前記層間絶縁膜上に複数の第１層配線を形成し、前記複数の第１層配線のうちの一部の配線で、前記ソース領域と電気的に接続される前記プラグと、前記埋め込み電極とを電気的に接続する工程と、
（ｌ）前記（ｋ）工程後、前記複数の第１層配線の上方に、前記ソース領域と電気的に接続されるバンプ電極を形成する工程と、を備え、
前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法であって、
前記支持基板は、導電型不純物が導入された半導体基板から形成されており、
前記支持基板の不純物濃度は、前記ウェルの不純物濃度よりも低いことを特徴とする半導体装置の製造方法。
【請求項１８】
（ａ）ベースバンド信号を処理するベースバンド部と、
（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、
（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、
（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、
前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、
前記電力増幅器を含む電力増幅モジュールは、
（ｅ１）配線基板と、
（ｅ２）前記配線基板上に搭載された半導体チップと、を有し、
前記半導体チップは、
（ｅ２１）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
（ｅ２２）前記支持基板の裏面に形成された裏面電極と、
（ｅ２３）前記ＳＯＩ基板を貫通して前記裏面電極と電気的に接続された貫通電極と、
（ｅ２４）前記シリコン層に形成されたウェルと、
（ｅ２５）前記ウェル上に形成された電界効果トランジスタと、を備え、
前記電界効果トランジスタは、
（ｅ２５１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
（ｅ２５２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
（ｅ２５３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
（ｅ２５４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記貫通電極と前記ソース領域が電気的に接続されており、
前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする携帯電話機。
【請求項１９】
（ａ）ベースバンド信号を処理するベースバンド部と、
（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、
（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、
（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、
前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、
前記電力増幅器を含む電力増幅モジュールは、
（ｅ１）配線基板と、
（ｅ２）前記配線基板上に搭載された半導体チップと、を有し、
前記半導体チップは、
（ｅ２１）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
（ｅ２２）前記支持基板の裏面に形成された裏面電極と、
（ｅ２３）前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記裏面電極とは電気的に接続されない埋め込み電極と、
（ｅ２４）前記シリコン層に形成されたウェルと、
（ｅ２５）前記ウェル上に形成された電界効果トランジスタと、を備え、
前記電界効果トランジスタは、
（ｅ２５１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
（ｅ２５２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
（ｅ２５３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
（ｅ２５４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記貫通電極と前記ソース領域が電気的に接続されており、
前記支持基板の抵抗率は、前記ウェルの抵抗率よりも低いことを特徴とする携帯電話機。
【請求項２０】
（ａ）ベースバンド信号を処理するベースバンド部と、
（ｂ）前記ベースバンド部で処理された前記ベースバンド信号を送信信号に変調するＲＦＩＣ部と、
（ｃ）前記ＲＦＩＣ部で変調された前記送信信号の電力を増幅する電力増幅器と、
（ｄ）前記電力増幅器で増幅された前記送信信号を送信するアンテナと、を備え、
前記ＲＦＩＣ部は、さらに、前記アンテナで受信された受信信号を増幅し、増幅した前記受信信号を復調する機能を有する携帯電話機であって、
前記電力増幅器を含む電力増幅モジュールは、
（ｅ１）配線基板と、
（ｅ２）前記配線基板上に搭載された半導体チップと、を有し、
前記半導体チップは、
（ｅ２１）支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板と、
（ｅ２２）前記埋め込み絶縁層を貫通して前記支持基板に達し、かつ、前記支持基板を貫通しない埋め込み電極と、
（ｅ２３）前記シリコン層に形成されたウェルと、
（ｅ２４）前記ウェル上に形成された電界効果トランジスタと、
（ｅ２５）前記半導体チップの表面に形成されたバンプ電極と、を備え、
前記電界効果トランジスタは、
（ｅ２４１）前記ウェル内で互いに離間して形成されたソース領域およびドレイン領域と、
（ｅ２４２）前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域と、
（ｅ２４３）前記チャネル形成領域上に形成されたゲート絶縁膜と、
（ｅ２４４）前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記ソース領域は、前記バンプ電極と電気的に接続された半導体装置であって、
前記支持基板の抵抗率は、前記ウェルの抵抗率よりも高いことを特徴とする携帯電話機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術ならびに移動体通信機器に関し、特に、携帯電話機に代表される移動体通信機器に搭載される電力増幅器に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００８−２９４１１３号公報（特許文献１）には、ＳＯＩ（Silicon On Insulator）基板にＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)とＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）とを搭載し、ＬＤＭＯＳＦＥＴと接続する貫通電極をＳＯＩ基板に形成する技術が記載されている。
【０００３】
特開平１１−１３５７９４号公報（特許文献２）および特開平１１−２７４５０１号公報（特許文献３）には、ＳＯＩ基板上にＬＤＭＯＳＦＥＴとＣＭＯＳＦＥＴとを搭載した半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２９４１１３号公報
【特許文献２】特開平１１−１３５７９４号公報
【特許文献３】特開平１１−２７４５０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、ＧＳＭ（Global System for Mobile Communications）（登録商標）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器（例えば、携帯電話機）が世界的に普及している。
【０００６】
一般に、携帯電話機では、ベースバンド部で処理されたベースバンド信号をＲＦＩＣ部で送信信号（無線周波数信号）に変調し、変調された送信信号の電力を電力増幅器で増幅する。そして、送信信号は、送信帯域を通過帯域とする送信フィルタを介して、アンテナから電波として放射される。一方、アンテナで受信された受信信号は、受信帯域を通過帯域とする受信フィルタを介して低雑音増幅器に入力される。そして、低雑音増幅器では、受信信号が増幅され、増幅された受信信号はＲＦＩＣ部でベースバンド信号に復調される。その後、復調されたベースバンド信号はベースバンド部で処理される。このようにして、携帯電話機では、送受信が可能となっている。
【０００７】
上述したように、携帯電話機では、送信信号の電力を増幅するために電力増幅器が使用される。この電力増幅器は、例えば、パワートランジスタとしてのＬＤＭＯＳＦＥＴなどのアンプ用電界効果トランジスタ（増幅用電界効果トランジスタ）を形成した半導体チップを有しており、この半導体チップが配線基板上に実装されて電力増幅器を含む電力増幅モジュールが形成されている。通常、電力増幅モジュールにおける重要項目として、（１）低消費電力化（高効率化）、（２）高利得化、（３）高出力化、（４）小型化が挙げられ、それぞれの項目を高性能化することが望まれている。中でも、携帯電話機は、多機能化が進み、携帯電話機に搭載される部品数が多くなり、搭載部品の小型化のニーズが高まっている。当然、携帯電話機に搭載される電力増幅モジュールの小型化要求を強く、これに対応することが重要となる。また、トレンドとして、携帯電話機の低消費電力化は必要不可欠であり、電力増幅モジュールの高効率化は最重要課題となっている。ここで、電力増幅モジュールの高効率化は、アンプ用電界効果トランジスタの高利得化によって実現することができるため、アンプ用電界効果トランジスタの高利得化を図ることが重要である。ここで、アンプ用電界効果トランジスタの高利得化とは、電力利得の向上を意味しており、電力利得とは、入力電力に対して如何に出力電力を大きくできるかということを示すものである。例えば、入力電力に対してより大きな出力電力を得ることができれば、電力利得が大きくなることを意味し、さらに、同じ入力電力に対して、電力利得が大きくなれば、電力の高効率化（言い換えれば、低消費電力化）を図ることができることに対応する。
【０００８】
本発明の目的は、特に、電力増幅モジュールの構成要素であるアンプ用電界効果トランジスタにおける高利得化に着目して、半導体装置の性能向上を図ることができる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
（１）代表的な実施の形態における半導体装置は、支持基板と、支持基板上に形成された埋め込み絶縁層と、埋め込み絶縁層上に形成されたシリコン層と、からなるＳＯＩ基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタが形成されている。そして、さらに、ＳＯＩ基板には、ＳＯＩ基板を貫通する貫通電極が形成されており、この貫通電極によってアンプ用電界効果トランジスタのソース領域と、支持基板の裏面に形成された裏面電極が電気的に接続されている。このとき、支持基板の抵抗率は、ウェルの抵抗率よりも高くなっていることを特徴とするものである。
【００１２】
（２）また、代表的な実施の形態における半導体装置は、貫通電極に代えて、埋め込み絶縁層を貫通して支持基板にまで達するが、支持基板を貫通せずに裏面電極と電気的に接続されていない埋め込み電極が形成されている。このとき、支持基板の抵抗率は、ウェルの抵抗率よりも低くなっていることを特徴とするものである。
【００１３】
（３）さらに、代表的な実施の形態における半導体装置は、上述した埋め込み電極が形成されているとともに、半導体チップの表面に、アンプ用電界効果トランジスタのソース領域と電気的に接続されるバンプ電極が形成されている。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも高くなっていることを特徴とするものである。
【００１４】
（４）代表的な実施の形態における半導体装置の製造方法は、（１）に示す構造の半導体装置を製造する方法であり、ＳＯＩ基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタを形成する工程と、ＳＯＩ基板を貫通し、かつ、アンプ用電界効果トランジスタのソース領域と電気的に接続される貫通電極を形成する工程と、を備える。そして、この貫通電極と電気的に接続される裏面電極を支持基板の裏面に形成する。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも高いＳＯＩ基板を使用することを特徴とするものである。
【００１５】
（５）また、代表的な実施の形態における半導体装置の製造方法は、（２）に示す構造の半導体装置を製造する方法であり、ＳＯＩ基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタを形成する工程と、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板にまで達するが、支持基板を貫通せず、かつ、アンプ用電界効果トランジスタのソース領域と電気的に接続される埋め込み電極を形成する工程と、を備える。そして、この埋め込み電極と電気的に接続しないように支持基板の裏面に裏面電極を形成する。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも低いＳＯＩ基板を使用することを特徴とするものである。
【００１６】
（６）さらに、代表的な実施の形態における半導体装置の製造方法は、（３）に示す構造の半導体装置を製造する方法であり、ＳＯＩ基板のシリコン層に形成されたウェル上にアンプ用電界効果トランジスタを形成する工程と、上述した埋め込み電極を形成する工程と、アンプ用電界効果トランジスタの上方に、アンプ用電界効果トランジスタのソース領域と電気的に接続されるバンプ電極を形成する工程と、を備える。ここで、支持基板の抵抗率は、ウェルの抵抗率よりも高いＳＯＩ基板を使用することを特徴とするものである。
【００１７】
（７）また、代表的な実施の形態における携帯電話機は、アンプ用電界効果トランジスタを含む半導体チップを有し、この半導体チップを配線基板に搭載した電力増幅モジュールを備える。このとき、半導体チップには、上述した（１）〜（３）の構造のいずれかが形成されていることを特徴とするものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
特に、電力増幅モジュールの構成要素であるアンプ用電界効果トランジスタの高利得化を実現することができ、これによって、半導体装置の性能向上を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】携帯電話機の送受信部の構成を示すブロック図である。
【図２】本発明の実施の形態１における電力増幅器の回路ブロックを示した図である。
【図３】増幅部の構成例を示す図である。
【図４】電力増幅モジュールの実装構成を示す平面図である。
【図５】従来技術におけるＬＤＭＯＳＦＥＴの断面構造を示す断面図である。
【図６】ドレイン領域と半導体基板との間の電気的な等価回路を示す図である。
【図７】本発明の実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図８】ドレイン領域と支持基板との間の電気的な等価回路を示す図である。
【図９】実施の形態１におけるＬＤＭＯＳＦＥＴのＳＯＩ基板上の構成を示す平面図である。
【図１０】図９の変形例を示す平面図である。
【図１１】図９の他の変形例を示す平面図である。
【図１２】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】図３４に続く半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】実施の形態２におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図４４】実施の形態２において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。
【図４５】実施の形態２における半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】実施の形態３におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図４８】実施の形態３において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。
【図４９】実施の形態３における半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】実施の形態４におけるＲＦ−ＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図５２】実施の形態４において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。
【図５３】実施の形態４における半導体装置の製造工程を示す断面図である。
【図５４】図５３に続く半導体装置の製造工程を示す断面図である。
【図５５】図５４に続く半導体装置の製造工程を示す断面図である。
【図５６】図５５に続く半導体装置の製造工程を示す断面図である。
【図５７】図５６に続く半導体装置の製造工程を示す断面図である。
【図５８】図５７に続く半導体装置の製造工程を示す断面図である。
【図５９】図５８に続く半導体装置の製造工程を示す断面図である。
【図６０】図５９に続く半導体装置の製造工程を示す断面図である。
【図６１】実施の形態５におけるＲＦ−ＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図６２】実施の形態５において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。
【図６３】実施の形態６におけるＲＦ−ＭＯＳＦＥＴのデバイス構造を示す断面図である。
【図６４】実施の形態６において、ドレイン領域と支持基板との間の電気的な等価回路を示す図である。
【図６５】実施の形態７における半導体装置のデバイス構造を示す断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２４】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２５】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２６】
（実施の形態１）
＜携帯電話機の構成および動作＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。
【００２７】
アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit、中央処理装置）、画像処理部、音楽処理部等の複数の回路から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部４ともアクセスできるようになっており、ベースバンド部４で処理されるデータの記憶にも使用できるようになっている。
【００２８】
ベースバンド部４は、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。
【００２９】
ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。
【００３０】
アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。
【００３１】
携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio  Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。
【００３２】
次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。
【００３３】
上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器６によって信号は増幅された後、アンテナスイッチ８を介してアンテナ９から出力される。
【００３４】
＜電力増幅器の回路ブロック構成＞
以下では、上述した電力増幅器６の回路ブロック構成について説明する。図２は、本実施の形態１における電力増幅器６の回路ブロックを示したものである。図２を参照しながら、電力増幅器６の回路ブロックについて説明する。
【００３５】
図２において、電力増幅器６は、制御回路ＣＵ、複数の増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）および複数の増幅部ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）を有している。すなわち、図２に示す電力増幅器６は、低周波帯域の入力信号を増幅する増幅部ＰＡ（ＬＢ１）および増幅部ＰＡ（ＬＢ２）と、高周波帯域の入力信号を増幅する増幅部ＰＡ（ＨＢ１）および増幅部ＰＡ（ＨＢ２）を有している。そして、図２に示す電力増幅器６は、ＧＳＭ方式とＤＣＳ方式およびＣＤＭＡ方式に対応している。なお、制御回路ＣＵは、例えば、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）などから構成され、増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）は、例えば、ＬＤＭＯＳＦＥＴなどから構成されている。
【００３６】
具体的に、増幅部ＰＡ（ＬＢ１）は、制御回路ＣＵの制御に基づいて、低周波数帯域を利用したＣＤＭＡ方式の入力信号を増幅するように構成されており、入力端子ＬＢｉｎから入力した入力信号を増幅するようになっている。そして、増幅部ＰＡ（ＬＢ１）で増幅された増幅信号は、スイッチＳＷ１を介して、出力端子ＬＢ１ａｏｕｔ〜ＬＢ１ｃｏｕｔのいずれかから出力されるようになっている。一方、増幅部ＰＡ（ＬＢ２）は、制御回路ＣＵの制御に基づいて、低周波帯域を利用したＧＳＭ（Global  System  for  Mobile  Communication）方式の入力信号を増幅するように構成されており、入力端子ＬＢｉｎから入力した入力信号を増幅するようになっている。そして、増幅部ＰＡ（ＬＢ２）で増幅された増幅信号は、出力端子ＬＢ２ｏｕｔから出力される。
【００３７】
また、増幅部ＰＡ（ＨＢ１）は、制御回路ＣＵの制御に基づいて、高周波帯域を利用したＣＤＭＡ方式の入力信号を増幅するように構成されており、入力端子ＨＢｉｎから入力した入力信号を増幅するようになっている。そして、増幅部ＰＡ（ＨＢ１）で増幅された増幅信号は、スイッチＳＷ２を介して、出力端子ＨＢ１ａｏｕｔ〜ＨＢ１ｃｏｕｔのいずれかから出力されるようになっている。一方、増幅部ＰＡ（ＨＢ２）は、制御回路ＣＵの制御に基づいて、高周波帯域を利用したＤＣＳ（Digital  Communication  System  1800）方式の入力信号を増幅するように構成されており、入力端子ＨＢｉｎから入力した入力信号を増幅するようになっている。そして、増幅部ＰＡ（ＨＢ２）で増幅された増幅信号は、出力端子ＨＢ２ｏｕｔから出力される。
【００３８】
＜増幅部の構成＞
続いて、図２に示す増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）の構成例について説明する。図３は、増幅部ＰＡ（ＬＢ２）の構成例を示す図である。なお、図３には図示していないが、図２に示す増幅部ＰＡ（ＬＢ１）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）も増幅部ＰＡ（ＬＢ２）と同様の基本構成をしているため説明は省略する。
【００３９】
図３に示すように、増幅部ＰＡ（ＬＢ２）は、ＬＤＭＯＳＦＥＴからなる複数の増幅素子Ｑ１〜増幅素子Ｑ３と、段間整合回路ＭＮ１〜ＭＮ２とを有している。増幅素子Ｑ１のゲート電極は、図示しない入力整合回路に接続されており、増幅素子Ｑ１のドレイン電極は、段間整合回路ＭＮ１の入力と接続されている。そして、段間整合回路ＭＮ１の出力は、増幅素子Ｑ２のゲート電極に接続されており、増幅素子Ｑ２のドレイン電極は段間整合回路ＭＮ２の入力に接続されている。さらに、段間整合回路ＭＮ２の出力は、増幅素子Ｑ３のゲート電極に接続されており、増幅素子Ｑ３のドレイン電極は、図示しない出力整合回路と接続されている。
【００４０】
増幅素子Ｑ１〜増幅素子Ｑ３のドレイン電極は電源電位Ｖｄｄ１に接続されており、増幅素子Ｑ１〜増幅素子Ｑ３のソース電極はグランド電位に接続されている。具体的に、増幅素子Ｑ１のソース電極はグランド電位ＧＮＤ１に接続され、増幅素子Ｑ２のソース電極はグランド電位ＧＮＤ２に接続されている。同様に、増幅素子Ｑ３のソース電極はグランド電位ＧＮＤ３に接続されている。一方、増幅素子Ｑ１〜増幅素子Ｑ３のゲート電極は、制御回路ＣＵと接続されている。
【００４１】
このように構成されている増幅部ＰＡ（ＬＢ２）においては、図示しない入力整合回路から出力された入力信号が増幅素子Ｑ１に入力する。そして、増幅素子Ｑ１では、制御回路ＣＵからのバイアス電圧に基づいて入力信号を増幅して増幅信号を出力する。その後、増幅素子Ｑ１で増幅された信号は、段間整合回路ＭＮ１を通って、増幅素子Ｑ２に入力する。増幅素子Ｑ２では、制御回路ＣＵからのバイアス電圧に基づいて増幅素子Ｑ１から出力された信号を増幅して出力する。その後、増幅素子Ｑ２で増幅された信号は、段間整合回路ＭＮ２を通って、増幅素子Ｑ３に入力する。増幅素子Ｑ３では、制御回路ＣＵからのバイアス電圧に基づいて増幅素子Ｑ２から出力された信号を増幅して出力する。以上のようにして、増幅素子Ｑ１〜増幅素子Ｑ３を有する増幅部ＰＡ（ＬＢ２）から入力信号を増幅した増幅信号を出力することができる。
【００４２】
＜電力増幅器の実装構成＞
上述した電力増幅器６は、電力増幅モジュールとして実装構成されている。図４は、電力増幅モジュールＨＰＡの実装構成を示す平面図である。図４に示すように、電力増幅モジュールＨＰＡは、矩形形状をした配線基板ＷＢ上に、半導体チップＣＨＰ１、半導体チップＣＨＰ２Ａおよび半導体チップＣＨＰ２Ｂと受動部品（チップ部品）ＳＭＤが搭載されている。半導体チップＣＨＰ１と受動部品ＳＭＤは、配線基板ＷＢに形成された配線パターンによって電気的に接続されている。具体的に、半導体チップＣＨＰ１の表面に形成されているパッドＰＤと、配線基板ＷＢに形成されている配線パターンは、例えば、金線などからなるワイヤＷで接続されている。そして、受動部品ＳＭＤも配線基板ＷＢ上に形成されている配線パターンと接続されていることから、半導体チップＣＨＰ１と受動部品ＳＭＤとは、ワイヤＷおよび配線パターンを介して電気的に接続されていることになる。受動部品ＳＭＤとしては、例えば、抵抗素子、インダクタ素子、あるいは、容量素子（コンデンサ）などを挙げることができる。同様に、半導体チップＣＨＰ２Ａや半導体チップＣＨＰ２Ｂと受動部品ＳＭＤは、配線基板ＷＢに形成された配線パターンによって電気的に接続されている。この半導体チップＣＨＰ２Ａには、図２に示すスイッチＳＷ１を構成するＭＯＳＦＥＴなどが形成され、半導体チップＣＨＰ２Ｂには、図２に示すスイッチＳＷ２を構成するＭＯＳＦＥＴなどが形成されている。
【００４３】
半導体チップＣＨＰ１には、電力増幅器６を構成するＬＤＭＯＳＦＥＴなどが形成されており、このＬＤＭＯＳＦＥＴのソース領域は、半導体チップＣＨＰ１の裏面と接続されている。このとき、配線基板ＷＢ上には、基準電位（ＧＮＤ電位）を供給するグランドパターン（ＧＮＤパターン）が形成されており、このグランドパターン上に半導体チップＣＨＰ１が搭載されている。このことから、配線基板ＷＢのグランドパターンに印加される基準電位は、このグランドパターンと接続されている半導体チップＣＨＰ１の裏面を介してＬＤＭＯＳＦＥＴのソース領域に供給されることがわかる。一方、ＬＤＭＯＳＦＥＴのドレイン領域は、半導体チップＣＨＰ１の内部に形成されている多層配線に接続され、最終的に、半導体チップＣＨＰ１の表面（上面）に形成されているパッドＰＤと電気的に接続されている。このため、ＬＤＭＯＳＦＥＴのドレイン領域は、多層配線を介してパッドＰＤと接続され、さらに、このパッドＰＤがワイヤＷおよび配線パターンを介して、配線基板ＷＢ上に搭載されている受動部品ＳＭＤと接続されていることになる。ここで、配線基板ＷＢ上に搭載されている受動部品ＳＭＤは、出力整合回路やローパスフィルタを構成していることから、ＬＤＭＯＳＦＥＴのドレイン領域は、出力整合回路やローパスフィルタと電気的に接続されていることになる。つまり、ＬＤＭＯＳＦＥＴで増幅された増幅信号（送信信号）は、ドレイン領域から多層配線→パッドＰＤ→ワイヤＷを介して出力整合回路に入力され、その後、出力整合回路から出力された送信信号がローパスフィルタを通過した後、電力増幅モジュールＨＰＡから出力されることになる。ここで、出力整合回路は、送信信号の反射を抑制して効率良く送信信号を伝達させる機能を有する回路であり、ローパスフィルタは、送信信号に含まれる高次高調波（ノイズ成分）を除去する機能を有する回路である。
【００４４】
＜従来のＬＤＭＯＳＦＥＴのデバイス構造＞
次に、上述した電力増幅器６のデバイス構成について説明する。電力増幅器６は、例えば、半導体チップに形成されている。半導体チップ内（または表層部分）には、増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）を構成する半導体増幅素子（例えばＬＤＭＯＳＦＥＴ）、制御回路ＣＵを構成する半導体素子（ＭＯＳＦＥＴ）および段間整合回路ＭＮ１、ＭＮ２を構成する受動素子（受動部品）などが形成されている。このように、半導体チップには、電力増幅器６を構成する半導体素子が形成されている。半導体チップは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウェハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップに分離したものである。以下に、増幅部ＰＡ（ＬＢ１）、ＰＡ（ＬＢ２）、ＰＡ（ＨＢ１）、ＰＡ（ＨＢ２）を構成する半導体増幅素子（パワートランジスタ）であるＬＤＭＯＳＦＥＴのデバイス構造について説明する。まず、従来技術におけるＬＤＭＯＳＦＥＴのデバイス構造について説明した後、従来技術におけるＬＤＭＯＳＦＥＴの問題点を説明し、その後、その問題点を解決する工夫を施した本実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造について説明する。
【００４５】
図５は、従来技術におけるＬＤＭＯＳＦＥＴの断面構造を示す断面図である。図５において、ｐ＋型のシリコン単結晶からなる半導体基板１Ｓ上には、ｐ−型の半導体層からなるエピタキシャル層ＥＰＩが形成されている。そして、半導体基板１Ｓには、溝ＤＴが形成されており、この溝ＤＴには、例えばｐ型ポリシリコン膜が埋め込まれてｐ型打ち抜き層ＰＬが形成されている。さらに、半導体基板１Ｓの表面には、ｐ型ウェルＰＷＬが形成されている。一方、半導体基板１Ｓの裏面には裏面電極ＢＥが形成されている。
【００４６】
次に、半導体基板１Ｓの表面には、ゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、薄い酸化シリコン膜などからなり、ゲート電極Ｇ１はポリシリコン膜から形成されている。そして、ゲート電極Ｇ１に整合して、ｎ−型オフセットドレイン領域ＨＮＬＤが形成されるとともに、ｎ−型不純物拡散領域ＥＬＮＵが形成されている。
【００４７】
ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。そして、ｎ−型オフセットドレイン領域ＨＮＬＤに内包されるように、ｎ＋型不純物拡散領域ＮＤＦ１が形成されている。このｎ−型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１によってドレイン領域が形成されることになる。同様に、ｎ−型不純物拡散領域ＥＬＮＵの外側には、ｎ＋型不純物拡散領域ＮＤＦ１が形成されている。このｎ＋型不純物拡散領域ＮＤＦ１と上述したｎ−型不純物拡散領域ＥＬＮＵによってソース領域が構成されることになる。そして、ｎ＋型不純物拡散領域ＮＤＦ１の外側にｐ＋型半導体領域ＰＲが形成されている。
【００４８】
このように構成されたＬＤＭＯＳＦＥＴ上には、窒化シリコン膜ＳＮおよび酸化シリコン膜の積層膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するコンタクトホールが形成されている。このコンタクトホールには、例えばバリア膜とタングステン膜からなるプラグＰＬＧが埋め込まれている。
【００４９】
プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えばアルミニウム膜からなる第１層配線Ｌ１が形成され、この第１層配線Ｌ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には、第１層配線Ｌ１へ貫通する接続孔が形成されており、この接続孔にプラグＰＬＧ２が埋め込まれている。そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上には、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図５では省略する。なお、図５に示すＬＤＭＯＳＦＥＴが複数個並列に接続されて、例えば、図３に示す増幅素子Ｑ１、増幅素子Ｑ２および増幅素子Ｑ３が形成される。
【００５０】
このように構成されている従来技術におけるＬＤＭＯＳＦＥＴでは、図５に示すように、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）が半導体基板１Ｓと電気的に接続されている。つまり、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）は、プラグＰＬＧ→第１層配線Ｌ１→ｐ＋型半導体領域ＰＲ→ｐ型打ち抜き層ＰＬを介して半導体基板１Ｓと電気的に接続されている。これにより、ＬＤＭＯＳＦＥＴにおいては、半導体基板１Ｓの裏面から基準電位（ＧＮＤ電位）をｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に供給することができる。このことは、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ（金線）で接続する必要がないことを意味する。すなわち、ワイヤを使用してｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位（ＧＮＤ電位）を供給する場合、ワイヤによる寄生インダクタンスが生じ、電力増幅器６における電力利得が低下してしまうことになるのである。なぜなら、電力利得は、例えば、ＰＧ（電力利得）＝ｆＴ／（８π×ｒｇ×Ｃｄｓ×Ｚｓ）で表されるからである。ここで、ｆＴはカットオフ周波数、ｒｇはゲート抵抗、Ｃｄｓはソース−ドレイン間容量、Ｚｓはソースインピーダンスを示している。すなわち、電力利得の大きさは、ＬＤＭＯＳＦＥＴのｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に接続されるインピーダンス（ソースインピーダンス）の大きさに反比例するため、ワイヤによる寄生インダクタンスが発生すると、ソースインピーダンスが大きくなり、電力利得が低下してしまうからである。したがって、従来技術におけるＬＤＭＯＳＦＥＴでは、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と半導体基板１Ｓとを電気的に接続することにより、半導体基板１Ｓの裏面からｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給する構成を取っている。この結果、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、従来技術におけるＬＤＭＯＳＦＥＴによれば、ソースインピーダンスを小さくすることができる。このことから、従来技術におけるＬＤＭＯＳＦＥＴによれば、電力利得の低下を抑制することができる。さらに、従来技術におけるＬＤＭＯＳＦＥＴでは、半導体基板１Ｓに導入する導電型不純物の不純物濃度を高くしているため低抵抗（〜ｍΩ・ｃｍ）となっている。この構成により、ソース接続抵抗を下げることができるので、この観点からも、ソースインピーダンスを下げることができる。つまり、従来技術におけるＬＤＭＯＳＦＥＴでは、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と半導体基板１Ｓとを電気的に接続する構成と、半導体基板１Ｓの不純物濃度を高濃度とする構成とを採用することにより、ソースインピーダンスを下げることができるため、電力利得の向上を図ることができるものである。
【００５１】
＜従来のＬＤＭＯＳＦＥＴの問題点＞
このように従来技術におけるＬＤＭＯＳＦＥＴでは、ソースインピーダンスを低減させて電力利得を向上させるために、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と半導体基板１Ｓとを電気的に接続する構成と、半導体基板１Ｓの不純物濃度を高濃度とする構成とを採用している。ところが、この構成では、逆に、ドレイン領域（ｎ−型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１）と半導体基板１Ｓとの間の寄生容量および半導体基板１Ｓの低抵抗化に起因して、電力利得の低下を招くことになる。以下に、この理由について説明する。
【００５２】
例えば、図５において、ドレイン領域と半導体基板１Ｓとの間に着目する。まず、ドレイン領域（ｎ−型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１）はｎ型半導体領域であり、かつ、エピタキシャル層ＥＰＩ（半導体基板１Ｓ）はｐ型半導体領域である。したがって、ドレイン領域と半導体基板１Ｓとの境界領域にはｐｎ接合が形成される。そして、ｐｎ接合の境界では空乏層が形成され、この空乏層が容量絶縁領域として機能することから、ドレイン領域と半導体基板１Ｓとの間に接合容量（寄生容量）が形成される。また、半導体基板１Ｓには抵抗が存在する。以上のことから、ドレイン領域と半導体基板１Ｓの間には、図６に示すような等価回路が形成されることになる。図６は、ドレイン領域と半導体基板１Ｓとの間の電気的な等価回路を示す図であり、ドレイン領域と半導体基板１Ｓの間には、直列に、接合容量Ｃｊｓと、半導体基板１Ｓに存在する抵抗ＲＳが接続されることになる。
【００５３】
ここで、ドレイン領域には高周波信号が伝搬するが、上述した接合容量Ｃｊｓが大きいと、接合容量Ｃｊｓは、高周波信号に対して短絡（ショート）したように機能することから、周波数の大きな高周波信号は、ドレイン領域から接合容量Ｃｊｓを介して、半導体基板１Ｓに漏れ出やすくなる。さらに、半導体基板１Ｓの抵抗ＲＳが小さいことから、高周波信号は減衰しにくい状態で半導体基板１Ｓに伝搬することになる。つまり、従来のＬＤＭＯＳＦＥＴでは、接合容量Ｃｊｓが比較的大きいことと、半導体基板１Ｓの抵抗ＲＳが小さいことによって、ドレイン領域を伝達する高周波信号が、半導体基板１Ｓ側に漏れ出やすくなるのである。つまり、従来技術におけるＬＤＭＯＳＦＥＴでは、ソースインピーダンスを低減することによる電力利得の向上を図ることができる一方で、比較的大きな接合容量Ｃｊｓと低抵抗な半導体基板１Ｓによって、高周波信号の漏洩が大きくなり、これによって電力利得の低下を招くことになっているのである。すなわち、従来技術におけるＬＤＭＯＳＦＥＴでは、ソースインピーダンスの低減と高周波信号の漏洩を両立させることができにくい構造となっており、ＬＤＭＯＳＦＥＴでの電力利得の向上を図ることができていない現状にある。
【００５４】
＜実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造＞
そこで、本実施の形態１では、ソースインピーダンスの低減と、高周波信号の漏洩の抑制とを両立できるような工夫を施している。以下に、この工夫を施した本実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造について、図面を参照しながら説明する。
【００５５】
図７は、本実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。図７において、本実施の形態１におけるＬＤＭＯＳＦＥＴは、まず、ＳＯＩ基板上に形成されている。具体的に、ＳＯＩ基板は、支持基板１ＨＳと、この支持基板１ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層（ＳＯＩ層）ＳＩから形成されている。このシリコン層ＳＩには、素子分離領域ＳＴＩが形成されている。そして、この素子分離領域ＳＴＩで区画された活性領域にｐ型ウェルＰＷが形成されており、このｐ型ウェルＰＷ上にＬＤＭＯＳＦＥＴが形成されている。
【００５６】
本実施の形態１におけるＬＤＭＯＳＦＥＴは、まず、ＳＯＩ基板上にゲート絶縁膜ＧＯＸを有し、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１を有している。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜ＧＯＸは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極Ｇ１は、ゲート絶縁膜ＧＯＸ上に直接接触するように形成されたポリシリコン膜と、このポリシリコン膜の表面に形成されたシリサイド膜から形成されている。本実施の形態１では、ポリシリコン膜の表面に、ゲート電極Ｇ１の低抵抗化を図るため、シリサイド膜を形成している。このシリサイド膜は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００５７】
続いて、ゲート電極Ｇ１の両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
【００５８】
ｐ型ウェルＰＷには、ゲート電極Ｇ１に整合するように、ｎ−型不純物拡散領域ＥＬＮＵとｎ−型オフセットドレイン領域ＨＮＬＤが形成されている。すなわち、ｐ型ウェルＰＷ内に離間してｎ−型不純物拡散領域ＥＬＮＵとｎ−型オフセットドレイン領域ＨＮＬＤが形成され、このｎ−型不純物拡散領域ＥＬＮＵとｎ−型オフセットドレイン領域ＨＮＬＤで挟まれた領域がチャネル形成領域となる。そして、このチャネル形成領域上にゲート絶縁膜ＧＯＸが形成されていることになる。
【００５９】
続いて、ｎ−型不純物拡散領域ＥＬＮＵの外側領域（ゲート電極Ｇ１から離れる側）にｎ＋型不純物拡散領域ＮＤＦ１が形成されており、このｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。このとき、ｎ＋型不純物拡散領域ＮＤＦ１の不純物濃度は、ｎ−型不純物拡散領域ＥＬＮＵの不純物濃度よりも大きくなっており、ｎ−型不純物拡散領域ＥＬＮＵとｎ＋型不純物拡散領域ＮＤＦ１によってソース領域が形成される。そして、このソース領域の低抵抗化を図るため、ｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。このシリサイド膜も、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【００６０】
一方、ｎ−型オフセットドレイン領域ＨＮＬＤに内包されるように、ｎ＋型不純物拡散領域ＮＤＦ１が形成されており、ｎ＋型不純物拡散領域ＮＤＦ１の不純物濃度は、ｎ−型オフセットドレイン領域ＨＮＬＤの不純物濃度よりも大きくなっている。このｎ−型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１によってドレイン領域が形成されることになる。
【００６１】
そして、ｎ−型不純物拡散領域ＥＬＮＵとｎ＋型不純物拡散領域ＮＤＦ１からなるソース領域を内包するようにｐ型不純物拡散領域ＨＰＨが形成されている。このｐ型不純物拡散領域ＨＰＨの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも大きくなっている。
【００６２】
このように構成された本実施の形態１におけるＬＤＭＯＳＦＥＴ上には、窒化シリコン膜ＳＮおよび酸化シリコン膜の積層膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するコンタクトホールが形成されている。このコンタクトホールには、例えばバリア膜とタングステン膜からなるプラグＰＬＧが埋め込まれている。
【００６３】
プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えばアルミニウム膜からなる第１層配線Ｌ１が形成され、この第１層配線Ｌ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には、第１層配線Ｌ１へ貫通する接続孔が形成されており、この接続孔にプラグＰＬＧ２が埋め込まれている。そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上には、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図７では省略する。
【００６４】
さらに、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、図７に示すように、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）が支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されている。つまり、本実施の形態１では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面とを接続する貫通電極ＴＳＶが設けられており、この貫通電極ＴＳＶは、層間絶縁膜ＩＬ１およびＳＯＩ基板を貫通するように構成されている。この貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）は、プラグＰＬＧ→第１層配線Ｌ１→貫通電極ＴＳＶを介して支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されている。これにより、本実施の形態１におけるＬＤＭＯＳＦＥＴにおいては、支持基板１ＨＳの裏面に形成されている裏面電極ＢＥから基準電位（ＧＮＤ電位）をｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に供給することができるように構成されている。
【００６５】
ここで、ＬＤＭＯＳＦＥＴでは、図７に示すように、ゲート電極Ｇ１を中心として、ソース領域とドレイン領域とが非対称構造となっている。具体的に、ＬＤＭＯＳＦＥＴでは、ドレイン領域の一部を構成するｎ−型オフセットドレイン領域ＨＮＬＤが設けられている。これは、ｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）よりも不純物濃度の小さいｎ−型オフセットドレイン領域ＨＮＬＤを設けることにより、ドレイン耐圧を向上できるからである。つまり、プラグＰＬＧとのコンタクト抵抗を小さくするため、不純物濃度の大きなｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）が形成されるが、不純物濃度の大きなｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）では、ドレイン耐圧を確保することが困難となるため、ｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）を囲むように、ｎ＋型不純物拡散領域ＮＤＦ１（ドレイン領域の一部）よりも不純物濃度の小さいｎ−型オフセットドレイン領域ＨＮＬＤを設けてドレイン耐圧を確保している。
【００６６】
さらに、ＬＤＭＯＳＦＥＴでは、ｎ−型不純物拡散領域ＥＬＮＵとｎ＋型不純物拡散領域ＮＤＦ１からなるソース領域を内包するようにｐ型不純物拡散領域ＨＰＨ（ハロー領域、ポケット領域）が形成されている。このｐ型不純物拡散領域ＨＰＨは、ソース領域とドレイン領域との間のパンチスルーを抑制する機能を有している。このｐ型不純物拡散領域ＨＰＨもソース領域とドレイン領域の間で非対称に形成されている。つまり、ｐ型不純物拡散領域ＨＰＨは、ソース領域を内包するように形成されているが、ドレイン領域側では、ｎ−型オフセットドレイン領域ＨＮＬＤとも接しないように形成されている。これは、ドレイン耐圧を確保する観点およびホットキャリア耐性を向上させる観点を考慮したものである。つまり、ｐ型不純物拡散領域ＨＰＨは、ｐ型ウェルＰＷよりも不純物濃度が高い領域であるので、このｐ型不純物拡散領域ＨＰＨがｎ−型オフセットドレイン領域ＨＮＬＤに接触するように構成すると、ｐ型不純物拡散領域ＨＰＨ側に形成される空乏層の幅が小さくなる。そして、ドレイン領域にドレイン電圧を印加した場合、ｐ型不純物拡散領域ＨＰＨとｎ−型オフセットドレイン領域ＨＮＬＤとの境界に形成されるドレイン領域近傍の空乏層にドレイン電圧の大部分が印加される。したがって、ｐ型不純物拡散領域ＨＰＨがｎ−型オフセットドレイン領域ＨＮＬＤに接触するように構成して、空乏層の幅が小さくなると、空乏層内の電界強度が高まることになる。この結果、この高電界によって電子が加速されて、ホットエレクトロンがチャネル形成領域のドレイン領域近傍で発生することになる。このようにして発生したホットエレクトロンは、正電位が印加されているゲート電極Ｇ１に引き付けられて、ゲート絶縁膜ＧＯＸに注入される。この場合、ゲート絶縁膜ＧＯＸに負電荷が蓄積されることになるから、ＬＤＭＯＳＦＥＴのしきい値電圧が上昇し、ＬＤＭＯＳＦＥＴの性能低下を引き起こすことになる。さらに、ゲート絶縁膜ＧＯＸに注入された電子は、なかなか抜け出ないため、ＬＤＭＯＳＦＥＴの性能低下が進行することになる。このことから、ＬＤＭＯＳＦＥＴでは、図７に示すように、ｐ型不純物拡散領域ＨＰＨをｎ−型オフセットドレイン領域ＨＮＬＤと接しないように構成して、高電界が発生しないように抑制している。これにより、高電界に起因するホットエレクトロンの発生を抑制することができる。
【００６７】
また、ＬＤＭＯＳＦＥＴでは、図７に示すように、ソース領域側にだけシリサイド膜が形成されている。これは、ソース領域の低抵抗化を図るためである。つまり、電力利得の大きさは、ＬＤＭＯＳＦＥＴのｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に接続されるインピーダンス（ソースインピーダンス）の大きさに反比例する。このため、ソース領域のインピーダンスを低下させてＬＤＭＯＳＦＥＴにおける電力利得を向上させる観点から、ソース領域を構成するｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜を形成してソース接続抵抗（ソースインピーダンス）を低減しているのである。
【００６８】
＜実施の形態１におけるＬＤＭＯＳＦＥＴの特徴＞
続いて、本実施の形態１におけるＬＤＭＯＳＦＥＴの特徴について説明する。まず、図７に示すように、本実施の形態１におけるＬＤＭＯＳＦＥＴの第１特徴点は、ＳＯＩ基板上にＬＤＭＯＳＦＥＴを形成している点にある。これにより、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、高周波信号の漏洩を抑制することができる。以下に、この理由について説明する。
【００６９】
例えば、図７において、ドレイン領域と支持基板１ＨＳとの間に着目する。まず、ドレイン領域（ｎ−型オフセットドレイン領域ＨＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１）はｎ型半導体領域であり、かつ、ｐ型ウェルＰＷはｐ型半導体領域である。したがって、ドレイン領域とｐ型ウェルＰＷとの境界領域にはｐｎ接合が形成される。そして、ｐｎ接合の境界では空乏層が形成され、この空乏層が容量絶縁領域として機能することから、ドレイン領域とｐ型ウェルＰＷとの間に接合容量（寄生容量）が形成される。一方、本実施の形態１では、ＳＯＩ基板を使用していることから、ｐ型ウェルＰＷと支持基板１ＨＳとの間に埋め込み絶縁層ＢＯＸが形成されている。このため、ｐ型ウェルＰＷおよび支持基板１ＨＳを電極とし、かつ、埋め込み絶縁層ＢＯＸを容量絶縁膜とするＳＯＩ容量が形成されることになる。つまり、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、ドレイン領域と支持基板１ＨＳとの間に接合容量とＳＯＩ容量が形成されることになる。そして、支持基板１ＨＳ自体は抵抗を有しているので、結局、ドレイン領域と支持基板１ＨＳとの間には、図８に示すような等価回路が形成されることになる。図８は、ドレイン領域と支持基板１ＨＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＨＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＨＳが直列接続されることになる。
【００７０】
ここで、接合容量ＣｊｓとＳＯＩ容量Ｃ（ＳＯＩ）との合成容量について考える。まず、接合容量Ｃｊｓの容量絶縁膜は、ドレイン領域とｐ型ウェルＰＷとの境界領域に形成される空乏層の幅であり、この空乏層の幅は、例えば、７０ｎｍ程度である。一方、ＳＯＩ容量Ｃ（ＳＯＩ）の容量絶縁膜は、埋め込み絶縁層ＢＯＸであり、この埋め込み絶縁膜ＢＯＸの膜厚は、例えば、４００ｎｍ程度である。したがって、容量の静電容量値は、容量絶縁膜の膜厚に反比例することから、ＳＯＩ容量Ｃ（ＳＯＩ）の容量値は、接合容量Ｃｊｓの容量値よりも非常に小さくなる（例えば１／６程度）。そして、本実施の形態１では、ＳＯＩ容量Ｃ（ＳＯＩ）と接合容量Ｃｊｓが直列接続されていることから、その合成容量の容量値は、さらに小さくなる（例えば、１／７程度）。このように本実施の形態１では、ドレイン領域と支持基板１ＨＳとの間に形成される寄生容量を充分に小さくすることができる。このことは、ドレイン領域と支持基板１ＨＳとの間のリアクタンスが大きくなることを意味し、これにより、高周波信号の漏洩を抑制することができるのである。すなわち、ドレイン領域と支持基板１ＨＳとの間に形成される寄生容量が大きくなればなるほど、この寄生容量は、高周波信号を通過しやすくなる。言い換えれば、ドレイン領域と支持基板１ＨＳとの間に形成される寄生容量をできるだけ小さくすれば、高周波信号が寄生容量を通過しにくくなるので、高周波信号の漏洩を抑制することができるのである。
【００７１】
つまり、図５に示す従来技術におけるＬＤＭＯＳＦＥＴにおいて、図６に示すように、ドレイン領域と半導体基板１Ｓの間に形成される寄生容量は、接合容量Ｃｊｓであるため、寄生容量の容量値が大きくなり、高周波信号の漏洩が問題となる。これに対し、図７に示す本実施の形態１におけるＬＤＭＯＳＦＥＴにおいて、図８に示すように、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値をさらに小さくすることができる。この結果、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、寄生容量の容量値を充分に小さくすることができることから、高周波信号の漏洩を抑制することができるのである。このように本実施の形態１における第１特徴点は、ＳＯＩ基板にＬＤＭＯＳＦＥＴを形成することにより、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量を充分に小さくする点にある。これにより、ドレイン領域から支持基板１ＨＳへ高周波信号が漏洩することを抑制することができ、この結果、ＬＤＭＯＳＦＥＴでの電力利得を向上させることができる。
【００７２】
さらに、本実施の形態１における第２特徴点は、支持基板１ＨＳの抵抗率を高くしている点にある。つまり、図８に示す抵抗ＲＨＳの抵抗値を大きくしていることに本実施の形態１における第２特徴点がある。これにより、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態１のように、支持基板１ＨＳの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態１では、支持基板１ＨＳの抵抗率は、ｐ型ウェルＰＷの抵抗率よりも高くなっている。例えば、ｐ型ウェルＰＷの抵抗率は、１０Ω・ｃｍ〜２０Ω・ｃｍであるのに対し、支持基板１ＨＳの抵抗率は、５００Ω・ｃｍ以上となっている。なお、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＨＳを構成する場合、支持基板１ＨＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも低くなるように形成される。
【００７３】
以上のように、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、ＳＯＩ基板を使用することによる寄生容量の低減（第１特徴点）と、支持基板１ＨＳの高抵抗化（第２特徴点）による相乗効果により、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。このことから、本実施の形態１によるＬＤＭＯＳＦＥＴによれば、電力利得の向上を図ることができる。上述したように、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を効果的に抑制する観点からの工夫点について説明したが、電力利得を向上させるためには、ソースインピーダンスの低減も有効である。本実施の形態１では、ソースインピーダンスを低減する観点からも工夫を施しているので、以下に、この工夫点について説明する。
【００７４】
本実施の形態１における第３特徴点は、図７に示すように、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶが設けられている点にある。この貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）は、プラグＰＬＧ→第１層配線Ｌ１→貫通電極ＴＳＶを介して支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されていることになる。これにより、本実施の形態１におけるＬＤＭＯＳＦＥＴにおいては、支持基板１ＨＳの裏面に形成されている裏面電極ＢＥから基準電位（ＧＮＤ電位）をｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に供給することができる。つまり、本実施の形態１では、貫通電極ＴＳＶが層間絶縁膜ＩＬ１およびＳＯＩ基板を貫通するように構成されており、この貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）が支持基板１ＨＳの裏面に形成されている裏面電極と電気的に接続されている。
【００７５】
このことは、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ（金線）で接続する必要がないことを意味する。すなわち、ワイヤを使用してｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位（ＧＮＤ電位）を供給する場合、ワイヤによる寄生インダクタンスが生じ、ＬＤＭＯＳＦＥＴにおける電力利得が低下してしまうことになる。なぜなら、電力利得は、例えば、ＰＧ（電力利得）＝ｆＴ／（８π×ｒｇ×Ｃｄｓ×Ｚｓ）で表されるからである。ここで、ｆＴはカットオフ周波数、ｒｇはゲート抵抗、Ｃｄｓはソース−ドレイン間容量、Ｚｓはソースインピーダンスを示している。すなわち、電力利得の大きさは、ＬＤＭＯＳＦＥＴのｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に接続されるインピーダンス（ソースインピーダンス）の大きさに反比例するため、ワイヤによる寄生インダクタンスが発生すると、ソースインピーダンスが大きくなり、電力利得が低下してしまうからである。したがって、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と裏面電極ＢＥとを電気的に接続することにより、支持基板１ＨＳの裏面からｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給する構成を取っている。この結果、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、ソースインピーダンスを小さくすることができる。このことから、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、電力利得の低下を抑制することができる。
【００７６】
ここで、図７に示す本実施の形態１における貫通電極ＴＳＶと、図５に示す従来技術におけるｐ型打ち抜き層ＰＬとの相違点について説明する。まず、図５に示すｐ型打ち抜き層ＰＬは、半導体基板１Ｓを貫通しておらず、半導体基板１Ｓの裏面に形成されている裏面電極ＢＥとは直接接続されていない。これは、図５に示す従来技術におけるＬＤＭＯＳＦＥＴでは、半導体基板１Ｓ自体が低抵抗（〜ｍΩ・ｃｍ）となっており、ｐ型打ち抜き層ＰＬを直接裏面電極ＢＥに接続しなくてもソース接続抵抗を低減することができるからである。これに対し、本実施の形態１における貫通電極ＴＳＶは、ＳＯＩ基板を貫通して、支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと直接接続するように構成されている。これは、本実施の形態１では、高周波信号の漏洩を抑制する観点から、支持基板１ＨＳが高抵抗（５００Ω・ｃｍ以上）となっているからである。すなわち、本実施の形態１において、貫通電極ＴＳＶを直接裏面電極ＢＥに接続せずに、支持基板１ＨＳの途中で終端するように構成する場合、支持基板１ＨＳが高抵抗となっていることから、ソース接続抵抗が大きくなってしまう。この場合、ソース接続抵抗の増大によってソースインピーダンスが大きくなってしまい、電力利得の向上効果が小さくなる。そこで、本実施の形態１では、高周波信号の漏洩を抑制する観点から、支持基板１ＨＳの抵抗率を高抵抗率とするとともに、貫通電極ＴＳＶを支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと直接接触するように構成しているのである。これにより、支持基板１ＨＳを高抵抗率としても、貫通電極ＴＳＶが、例えば、金膜などの低抵抗な金属膜からなる裏面電極ＢＥと直接接続するように構成されるので、ソース接続抵抗を低減することができるのである。
【００７７】
以上のように、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、ＳＯＩ基板を使用することによる寄生容量の低減（第１特徴点）と、支持基板１ＨＳの高抵抗化（第２特徴点）とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。さらに、本実施の形態１では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成（第３特徴点）により、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態１によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。
【００７８】
なお、本実施の形態１では、ＳＯＩ基板を貫通するように貫通電極ＴＳＶを形成しているが、この貫通電極ＴＳＶを容易に形成する観点からは、ＳＯＩ基板を構成する支持基板１ＨＳの厚さが薄いほうが望ましい。しかし、支持基板１ＨＳの厚さを薄くしすぎると、ＳＯＩ基板に反りが発生してしまう問題点が顕在化しやすくなる。このため、ＳＯＩ基板を構成する支持基板１ＨＳの厚さは、貫通電極ＴＳＶを容易に形成する観点と、ＳＯＩ基板に発生する反りを抑制する観点のバランスから決定することが望ましい。具体的に、貫通電極ＴＳＶを容易に形成する観点と、ＳＯＩ基板に発生する反りを抑制する観点とを、ともに考慮すると、例えば、支持基板１ＨＳの厚さは、５０μｍ以上１２５μｍ以下であることが望ましい。
【００７９】
また、本実施の形態１では、ＳＯＩ基板上にＬＤＭＯＳＦＥＴを形成しているが、ＳＯＩ基板を構成する埋め込み絶縁層ＢＯＸの厚さに比べて、ＬＤＭＯＳＦＥＴが形成されるシリコン層ＳＩの厚さが厚くなっている。これは、ＬＤＭＯＳＦＥＴにおけるドレイン耐圧を確保しやすくなるという点を考慮したものである。具体的に、埋め込み絶縁層ＢＯＸの厚さは、約４００ｎｍとなっているのに対し、シリコン層ＳＩの厚さは、約１μｍ（１０００ｎｍ）となっている。
【００８０】
次に、本実施の形態１におけるＬＤＭＯＳＦＥＴのレイアウト構成例について説明する。図９は、本実施の形態１におけるＬＤＭＯＳＦＥＴのＳＯＩ基板上の構成を示す図である。図９に示すように、ＳＯＩ基板のシリコン層には素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで区画された活性領域にＬＤＭＯＳＦＥＴが形成されている。具体的に、ＳＯＩ基板上に、ＬＤＭＯＳＦＥＴのゲート電極Ｇ１が形成されている。このゲート電極Ｇ１は、例えば、Ｙ方向に延在するように形成されており、終端部でプラグを介して上層配線と接続されている。そして、このゲート電極Ｇ１のＸ方向における右側領域には、ドレイン領域（図示せず）と接続されるプラグＰＬＧが形成されており、このプラグＰＬＧと電気的に接続するように、プラグＰＬＧ上に第１層配線Ｌ１（ドレイン配線）が形成されている。一方、ゲート電極Ｇ１のＸ方向における左側領域には、ソース領域（図示せず）と接続されるプラグＰＬＧが形成されており、このプラグＰＬＧと電気的に接続するように、プラグＰＬＧ上に第１層配線Ｌ１（ソース配線）が形成されている。そして、この第１層配線Ｌ１上にプラグＰＬＧ２が形成されている。さらに、この第１層配線Ｌ１は、貫通電極ＴＳＶと接続されている。この貫通電極ＴＳＶは、ＳＯＩ基板を貫通するように形成されている。貫通電極ＴＳＶの外形形状は、プラグＰＬＧやプラグＰＬＧ２と同様に、矩形形状をしている。
【００８１】
なお、本実施の形態１における貫通電極は、図９に示すように、１つの矩形形状の貫通電極ＴＳＶから構成される場合に限定されず、例えば、図１０に示すように、矩形形状をした複数の貫通電極ＴＳＶ１から構成することもできるし、図１１に示すように、丸型形状をした複数の貫通電極ＴＳＶ２から構成することもできる。特に、図１０に示す貫通電極ＴＳＶ１や図１１に示す貫通電極ＴＳＶ２は、トータルの表面積が大きくなるので、高周波信号が流れやすくなり、ソース接続抵抗を低減することができる。つまり、高周波信号は、導体の表面領域を流れることから（表皮効果）、貫通電極ＴＳＶ１や貫通電極ＴＳＶ２のように表面積を大きくすることにより、ソース接続抵抗を低減することができ、これによって、ＬＤＭＯＳＦＥＴにおける電力利得の向上を図ることができる。
【００８２】
＜実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。図面において、領域ＡＲ１〜領域ＡＲ６を図示しながら説明する。具体的に、領域ＡＲ１は、ＬＤＭＯＳＦＥＴ形成領域を示しており、領域ＡＲ２は、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域を示し、領域ＡＲ３は、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域を示している。また、領域ＡＲ４は、抵抗素子形成領域を示しており、領域ＡＲ５は、容量素子形成領域を示し、領域ＡＲ６は、インダクタ素子形成領域を示している。
【００８３】
まず、図１２に示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、支持基板１ＨＳと、この支持基板１ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩから形成されている。このとき、支持基板１ＨＳの厚さは、例えば、５０μｍ以上１２５μｍ以下であり、埋め込み絶縁層ＢＯＸの厚さは、約４００ｎｍ程度となっている。また、シリコン層ＳＩの厚さは、約１μｍ程度となっている。このことから、本実施の形態１で使用されるＳＯＩ基板においては、支持基板１ＨＳの厚さ＞シリコン層ＳＩの厚さ＞埋め込み絶縁層ＢＯＸの厚さの関係が成立している。このＳＯＩ基板において、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から構成することができる。また、埋め込み絶縁層ＢＯＸは、例えば、酸化シリコン層から形成することができ、シリコン層は、例えば、単結晶シリコン層から形成される。
【００８４】
次に、図１３に示すように、ＳＯＩ基板のシリコン層ＳＩに素子間を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。素子分離領域ＳＴＩは、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、ＳＯＩ基板のシリコン層ＳＩにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むようにシリコン層ＳＩ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、シリコン層ＳＩ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。その後、素子分離領域ＳＴＩを形成したシリコン層ＳＩ上に酸化シリコン膜（スルー酸化膜）ＯＸを形成し、この酸化シリコン膜ＯＸ上にレジスト膜ＦＲ１を塗布する。そして、塗布したレジスト膜ＦＲ１に対して露光・現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。パターニングは、容量素子形成領域である領域ＡＲ５を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ１をマスクとしたイオン注入法により、領域ＡＲ５のシリコン層ＳＩ内に、例えば、リン（Ｐ）などのｎ型不純物を導入することにより、ｎ型ウェルＮＷを形成する。
【００８５】
続いて、パターニングしたレジスト膜ＦＲ１を除去した後、図１４に示すように、酸化シリコン膜ＯＸ上にレジスト膜ＦＲ２を塗布し、塗布したレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。パターニングは、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３、および、容量素子形成領域である領域ＡＲ５を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ２をマスクとしたイオン注入法により、領域ＡＲ３および領域ＡＲ５のシリコン層ＳＩ内に、例えば、リン（Ｐ）などのｎ型不純物を導入する。この結果、領域ＡＲ３にｎ型ウェルＨＮＷ１が形成され、領域ＡＲ５にｎ型ウェルＨＮＷ２が形成される。これにより、領域ＡＲ３では、制御用ｐチャネル型ＭＯＳＦＥＴのチャネル濃度が決定され、領域ＡＲ５では、容量素子の基板濃度が決定される。
【００８６】
次に、パターニングしたレジスト膜ＦＲ２を除去した後、図１５に示すように、酸化シリコン膜ＯＸ上にレジスト膜ＦＲ３を塗布し、塗布したレジスト膜ＦＲ３に対して露光・現像処理を施すことにより、レジスト膜ＦＲ３をパターニングする。パターニングは、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１、および、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ３をマスクとしたイオン注入法により、領域ＡＲ１および領域ＡＲ２のシリコン層ＳＩ内に、例えば、ボロン（Ｂ）などのｐ型不純物を導入する。この結果、領域ＡＲ１および領域ＡＲ２にｐ型ウェルＰＷが形成される。これにより、領域ＡＲ１においては、ＬＤＭＯＳＦＥＴのチャネル濃度が決定される。
【００８７】
続いて、パターニングしたレジスト膜ＦＲ３を除去した後、図１６に示すように、酸化シリコン膜ＯＸ上にレジスト膜ＦＲ４を塗布し、塗布したレジスト膜ＦＲ４に対して露光・現像処理を施すことにより、レジスト膜ＦＲ４をパターニングする。パターニングは、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ４をマスクとしたイオン注入法により、領域ＡＲ２のシリコン層ＳＩ内に、例えば、ボロン（Ｂ）などのｐ型不純物を導入する。この結果、領域ＡＲ２にｐ型ウェルＶＬＮが形成される。これにより、領域ＡＲ２においては、制御用ｎチャネル型ＭＯＳＦＥＴのチャネル濃度が決定される。
【００８８】
次に、パターニングしたレジスト膜ＦＲ４および酸化シリコン膜ＯＸを除去した後、図１７に示すように、ＳＯＩ基板上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成する。そして、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦを形成する。ここで、ゲート絶縁膜ＧＯＸを酸化シリコン膜から形成しているが、これに限らず、例えば、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。
【００８９】
続いて、図１８に示すように、ポリシリコン膜ＰＦ上にレジスト膜ＦＲ５を塗布した後、塗布したレジスト膜ＦＲ５に対して露光・現像処理を施すことにより、レジスト膜ＦＲ５をパターニングする。パターニングは、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２、および、容量素子形成領域である領域ＡＲ５を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ５をマスクとしたイオン注入法により、領域ＡＲ１、領域ＡＲ２および領域ＡＲ５のポリシリコン膜ＰＦ内に、例えば、リン（Ｐ）などのｎ型不純物を導入する。これにより、領域ＡＲ１、領域ＡＲ２および領域ＡＲ５に形成されているポリシリコン膜ＰＦ内にｎ型不純物が導入されてｎ型ポリシリコン膜ＰＦ（Ｎ）が形成される。
【００９０】
次に、パターニングしたレジスト膜ＦＲ５を除去した後、図１９に示すように、ＳＯＩ基板上にレジスト膜ＦＲ６を塗布し、塗布したレジスト膜ＦＲ６に対して露光・現像処理を施すことにより、レジスト膜ＦＲ６をパターニングする。パターニングは、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３を開口するように行なわれる。そして、このパターニングしたレジスト膜ＦＲ６をマスクとしたイオン注入法により、領域ＡＲ３のポリシリコン膜ＰＦ内に、例えば、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、領域ＡＲ３に形成されているポリシリコン膜ＰＦ内にｐ型不純物が導入されてｐ型ポリシリコン膜ＰＦ（Ｐ）が形成される。
【００９１】
続いて、パターニングしたレジスト膜ＦＲ６を除去した後、図２０に示すように、ＳＯＩ基板上にキャップ絶縁膜ＨＬＤを形成し、このキャップ絶縁膜ＨＬＤ上に反射防止膜ＢＡＲＣを形成する。キャップ絶縁膜ＨＬＤは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ（Chemical Vapor Deposition）を使用することにより形成することができる。また、反射防止膜ＢＡＲＣは、例えば、酸窒化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。その後、反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ７を塗布し、塗布したレジスト膜ＦＲ７に対して露光・現像を施すことにより、レジスト膜ＦＲ７をパターニングする。パターニングは、ゲート電極形成領域、電極形成領域および抵抗素子形成領域にだけレジスト膜ＦＲ７が残存するように行なわれる。
【００９２】
次に、パターニングしたレジスト膜ＦＲ７をマスクにしたエッチング技術により、図２１に示すように、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１にゲート電極Ｇ１を形成し、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２にゲート電極Ｇ２を形成する。同様に、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３にゲート電極Ｇ３を形成し、抵抗素子形成領域である領域ＡＲ４に抵抗素子ＲＰを形成する。また、容量素子形成領域である領域ＡＲ５に電極ＥＬ１を形成する。このとき、ゲート電極Ｇ１〜Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１上には、キャップ絶縁膜ＨＬＤと反射防止膜ＢＡＲＣが残存している。ゲート電極Ｇ１、ゲート電極Ｇ２および電極ＥＬ１は、ｎ型ポリシリコン膜ＰＦ（Ｎ）から形成され、ゲート電極Ｇ３は、ｐ型ポリシリコン膜ＰＦ（Ｐ）から形成される。また、抵抗素子ＲＰは、ポリシリコン膜ＰＦから形成される。
【００９３】
ここで、制御用ｎチャネル型ＭＯＳＦＥＴのゲート電極Ｇ２は、ポリシリコン膜ＰＦ中にｎ型不純物が導入されたｎ型ポリシリコン膜ＰＦ（Ｎ）から形成されている。このため、ゲート電極Ｇ２の仕事関数値をシリコンの伝導帯近傍（４．１５ｅＶ）の値にすることができるので、制御用ｎチャネル型ＭＯＳＦＥＴのしきい値電圧を低減することができる。一方、制御用ｐチャネル型ＭＯＳＦＥＴのゲート電極Ｇ３は、ポリシリコン膜ＰＦ中にｐ型不純物が導入されたｐ型ポリシリコン膜ＰＦ（Ｐ）から形成されている。このため、ゲート電極Ｇ３の仕事関数値をシリコンの価電子帯近傍（５．１５ｅＶ）の値にすることができるので、制御用ｐチャネル型ＭＯＳＦＥＴのしきい値電圧を低減することができる。このように本実施の形態１では、制御用ｎチャネル型ＭＯＳＦＥＴと制御用ｐチャネル型ＭＯＳＦＥＴの両方でしきい値電圧を低減することができる（デュアルゲート構造）。
【００９４】
続いて、図２２に示すように、ゲート電極Ｇ１〜Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１上に形成されている反射防止膜ＢＡＲＣを除去した後、ＳＯＩ基板上にレジスト膜ＦＲ８を塗布する。そして、塗布したレジスト膜ＦＲ８に対して露光・現像を施すことにより、レジスト膜ＦＲ８をパターニングする。パターニングは、領域ＡＲ１の一部（ソース形成領域）を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ８をマスクにしたイオン注入法により、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１の開口領域から露出するｐ型ウェルＰＷ内に、砒素（Ａｓ）などのｎ型不純物を導入する。これにより、ｎ−型不純物拡散領域ＥＬＮＵを形成することができる。このｎ−型不純物拡散領域ＥＬＮＵは、ソース領域側のＬＤＤ（Lightly Doped Drain）構造直下の不純物濃度を調整するために設けられる領域であり、このｎ−型不純物拡散領域ＥＬＮＵを独立して形成することにより、ソース領域の抵抗を独立して低減できる効果を得ることができる。
【００９５】
次に、パターニングしたレジスト膜ＦＲ８を除去した後、図２３に示すように、ＳＯＩ基板上にレジスト膜ＦＲ９を塗布する。そして、塗布したレジスト膜ＦＲ９に対して露光・現像を施すことにより、レジスト膜ＦＲ９をパターニングする。パターニングは、領域ＡＲ１の一部（ドレイン形成領域）を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ９をマスクにしたイオン注入法により、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１の開口領域から露出するｐ型ウェルＰＷ内に、リン（Ｐ）などのｎ型不純物を導入する。これにより、ｎ−型オフセットドレイン領域ＨＮＬＤを形成することができる。このｎ−型オフセットドレイン領域ＨＮＬＤは、ドレイン領域側のＬＤＤ（Lightly Doped Drain）構造直下の不純物濃度を調整するために設けられる領域であり、このｎ−型オフセットドレイン領域ＨＮＬＤを独立して形成することにより、ドレイン耐圧の設計が容易となる利点が得られる。
【００９６】
続いて、パターニングしたレジスト膜ＦＲ９を除去した後、図２４に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１０を塗布する。そして、塗布したレジスト膜ＦＲ１０に対して露光・現像を施すことにより、レジスト膜ＦＲ１０をパターニングする。パターニングは、領域ＡＲ１のソース形成領域側を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１０をマスクにしたイオン注入法により、ＬＤＭＯＳＦＥＴ形成領域である領域ＡＲ１の開口領域から露出する領域内に、ボロン（Ｂ）などのｐ型不純物を導入する。これにより、ｐ型不純物拡散領域ＨＰＨを形成することができる。このｐ型不純物拡散領域ＨＰＨは、ソース領域とドレイン領域間のパンチスルーを抑制するパンチスルーストッパ領域（ハロー領域、ポケット領域）として機能する。
【００９７】
次に、パターニングしたレジスト膜ＦＲ１０を除去した後、図２５に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１１を塗布する。そして、塗布したレジスト膜ＦＲ１１に対して露光・現像を施すことにより、レジスト膜ＦＲ１１をパターニングする。パターニングは、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２の一部（ソース形成領域およびドレイン形成領域）と、容量素子形成領域である領域ＡＲ５の一部とを開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１１をマスクにしたイオン注入法により、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ２の一部（ソース形成領域およびドレイン形成領域）と、容量素子形成領域である領域ＡＲ５の一部とにリン（Ｐ）などのｎ型不純物を導入する。これにより、領域ＡＲ２においては、ゲート電極Ｇ２に整合した両側にｎ−型不純物拡散領域ＬＮＬＤ１を形成することができ、領域ＡＲ５においては、電極ＥＬ１に整合した両側にｎ−型不純物拡散領域ＬＮＬＤ２を形成することができる。ここで、ｎ−型不純物拡散領域ＬＮＬＤ１は、ＬＤＤ構造直下の不純物濃度を調整するために設けられる領域であり、このｎ−型不純物拡散領域ＬＮＬＤ１を設けることにより、耐圧とオン抵抗（Ｒｏｎ）が最適化される。一方、ｎ−型不純物拡散領域ＬＮＬＤ２は、ＭＯＳ容量の基板濃度を調整するために設けられる領域である。
【００９８】
続いて、パターニングしたレジスト膜ＦＲ１１を除去した後、図２６に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１２を塗布する。そして、塗布したレジスト膜ＦＲ１２に対して露光・現像を施すことにより、レジスト膜ＦＲ１２をパターニングする。パターニングは、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３の一部（ソース形成領域およびドレイン形成領域）を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１２をマスクにしたイオン注入法により、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域である領域ＡＲ３の一部（ソース形成領域およびドレイン形成領域）にフッ化ボロン（ＢＦ２）などのｐ型不純物を導入する。これにより、領域ＡＲ３においては、ゲート電極Ｇ３に整合した両側にｐ−型不純物拡散領域ＬＰＬＤを形成することができる。このｐ−型不純物拡散領域ＬＰＬＤは、ＬＤＤ構造直下の不純物濃度を調整するために設けられる領域であり、このｐ−型不純物拡散領域ＬＰＬＤを設けることにより、耐圧とオン抵抗（Ｒｏｎ）が最適化される。
【００９９】
次に、パターニングしたレジスト膜ＦＲ１２を除去した後、図２７に示すように、ＳＯＩ基板上に酸化シリコン膜などからなる絶縁膜を形成し、この絶縁膜に対して異方性ドライエッチングを施す。これにより、ゲート電極Ｇ１〜Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１の両側の側壁にサイドウォールＳＷを形成することができる。このサイドウォールＳＷを形成することによって、ＬＤＤ構造の寸法が決定される。
【０１００】
続いて、ＳＯＩ基板上にレジスト膜ＦＲ１３を塗布した後、図２８に示すように、塗布したレジスト膜ＦＲ１３に対して露光・現像を施すことにより、レジスト膜ＦＲ１３をパターニングする。レジスト膜ＦＲ１３のパターニングは、領域ＡＲ１のソース形成領域およびドレイン形成領域、領域ＡＲ２のソース形成領域およびドレイン形成領域、領域ＡＲ５の一部を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１３をマスクにしたイオン注入法により、領域ＡＲ１のソース形成領域およびドレイン形成領域、領域ＡＲ２のソース形成領域およびドレイン形成領域、領域ＡＲ５の一部に砒素（Ａｓ）などのｎ型不純物を導入する。これにより、領域ＡＲ１においては、ソース形成領域およびドレイン形成領域に、ｎ＋型不純物拡散領域ＮＤＦ１を形成することができる。この結果、領域ＡＲ１においては、ｎ−型不純物拡散領域ＥＬＮＵと、このｎ−型不純物拡散領域ＥＬＮＵの外側に形成されたｎ＋型不純物拡散領域ＮＤＦ１によりソース領域が形成され、ｎ−型オフセットドレイン領域ＨＮＬＤと、このｎ−型オフセットドレイン領域ＨＮＬＤの外側に形成されたｎ＋型不純物拡散領域ＮＤＦ１によりドレイン領域が形成される。
【０１０１】
同様に、領域ＡＲ２においては、ソース形成領域およびドレイン形成領域に、ｎ＋型不純物拡散領域ＮＤＦ２を形成することができる。この結果、領域ＡＲ２においては、左側に形成されたｎ−型不純物拡散領域ＬＮＬＤ１と、このｎ−型不純物拡散領域ＬＮＬＤ１の外側に形成されたｎ＋型不純物拡散領域ＮＤＦ２によりソース領域が形成され、右側に形成されたｎ−型不純物拡散領域ＬＮＬＤ１と、このｎ−型不純物拡散領域ＬＮＬＤ１の外側に形成されたｎ＋型不純物拡散領域ＮＤＦ２によりドレイン領域が形成される。
【０１０２】
また、領域ＡＲ５においても、サイドウォールＳＷに整合して、ＭＯＳ容量の引出電極部となるｎ＋型不純物拡散領域ＮＤＦ３が形成される。これらのｎ＋型不純物拡散領域ＮＤＦ１〜ＮＤＦ３は、ソース領域およびドレイン領域、あるいは、ＭＯＳ容量の引出電極部を高濃度化するために形成される。
【０１０３】
次に、パターニングしたレジスト膜ＦＲ１３を除去した後、図２９に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１４を塗布する。そして、塗布したレジスト膜ＦＲ１４に対して露光・現像を施すことにより、レジスト膜ＦＲ１４をパターニングする。パターニングは、領域ＡＲ３のソース形成領域およびドレイン形成領域を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１４をマスクにしたイオン注入法により、領域ＡＲ３のソース形成領域およびドレイン形成領域にボロン（Ｂ）などのｐ型不純物を導入する。これにより、領域ＡＲ３においては、ソース形成領域およびドレイン形成領域に、ｐ＋型不純物拡散領域ＰＤＦを形成することができる。この結果、領域ＡＲ３においては、左側に形成されたｐ−型不純物拡散領域ＬＰＬＤと、このｐ−型不純物拡散領域ＬＰＬＤの外側に形成されたｐ＋型不純物拡散領域ＰＤＦによりソース領域が形成され、右側に形成されたｐ−型不純物拡散領域ＬＰＬＤと、このｐ−型不純物拡散領域ＬＰＬＤの外側に形成されたｐ＋型不純物拡散領域ＰＤＦによりドレイン領域が形成される。このｐ＋型不純物拡散領域ＰＤＦは、ソース領域およびドレイン領域を高濃度化するために形成される。
【０１０４】
続いて、パターニングしたレジスト膜ＦＲ１４を除去した後、図３０に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１５を塗布する。そして、塗布したレジスト膜ＦＲ１５に対して露光・現像を施すことにより、レジスト膜ＦＲ１５をパターニングする。パターニングは、領域ＡＲ４に形成されている抵抗素子ＲＰ上を開口するように行なわれる。その後、パターニングしたレジスト膜ＦＲ１５をマスクにしたイオン注入法により、領域ＡＲ４に形成されている抵抗素子ＲＰ内にボロン（Ｂ）などのｐ型不純物を導入する。これにより、抵抗素子ＲＰの抵抗値が決定される。
【０１０５】
次に、パターニングしたレジスト膜ＦＲ１５を除去し、ゲート電極Ｇ１〜Ｇ３、電極ＥＬ１および抵抗素子ＲＰ上に形成されていたキャップ絶縁膜ＨＬＤを除去した後、図３１に示すように、ＳＯＩ基板上にレジスト膜ＦＲ１６を塗布する。そして、塗布したレジスト膜ＦＲ１６に対して露光・現像を施すことにより、レジスト膜ＦＲ１６をパターニングする。パターニングは、領域ＡＲ１に形成されているＬＤＭＯＳＦＥＴのドレイン領域、および、領域ＡＲ４に形成されている抵抗素子ＲＰの引出部以外の領域だけを覆うように行なわれる。
【０１０６】
その後、ＳＯＩ基板上にコバルト膜を形成する。このとき、ゲート電極Ｇ１〜Ｇ３、電極ＥＬ１および抵抗素子ＲＰの一部に直接接するようにコバルト膜が形成される。同様に、領域ＡＲ１に形成されているソース領域を構成するｎ＋型不純物拡散領域ＮＤＦ１、領域ＡＲ２に形成されているｎ＋型不純物拡散領域ＮＤＦ２、領域ＡＲ３に形成されているｐ＋型不純物拡散領域ＰＤＦ、領域ＡＲ４に形成されている抵抗素子ＲＰの引出部、および、領域ＡＲ５に形成されているｎ＋型不純物拡散領域ＮＤＦ３にもコバルト膜が直接接する。
【０１０７】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、図３２に示すように、例えば、領域ＡＲ１においては、ゲート電極Ｇ１を構成するｎ型ポリシリコン膜ＰＦ（Ｎ）とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ１は、ｎ型ポリシリコン膜ＰＦ（Ｎ）とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極Ｇ１の低抵抗化のために形成される。同様に、領域ＡＲ１においては、上述した熱処理により、ソース領域を構成するｎ＋型不純物拡散領域ＮＤＦ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、ソース領域においても低抵抗化を図ることができる。
【０１０８】
同様に、例えば、領域ＡＲ２においては、ゲート電極Ｇ２を構成するｎ型ポリシリコン膜ＰＦ（Ｎ）とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ２は、ｎ型ポリシリコン膜ＰＦ（Ｎ）とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極Ｇ２の低抵抗化のために形成される。同様に、領域ＡＲ２においては、上述した熱処理により、ｎ＋型不純物拡散領域ＮＤＦ２の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、ソース領域あるいはドレイン領域においても低抵抗化を図ることができる。
【０１０９】
また、例えば、領域ＡＲ３においては、ゲート電極Ｇ３を構成するｐ型ポリシリコン膜ＰＦ（Ｐ）とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ３は、ｐ型ポリシリコン膜ＰＦ（Ｐ）とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、ゲート電極Ｇ３の低抵抗化のために形成される。同様に、領域ＡＲ３においては、上述した熱処理により、ｐ＋型不純物拡散領域ＰＤＦの表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、ソース領域あるいはドレイン領域においても低抵抗化を図ることができる。
【０１１０】
さらに、例えば、領域ＡＲ４においては、抵抗素子ＲＰの引出部で、ポリシリコン膜とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。また、例えば、領域ＡＲ５においては、電極ＥＬ１を構成するｎ型ポリシリコン膜ＰＦ（Ｎ）とコバルト膜を反応させて、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。これにより、電極ＥＬ１は、ｎ型ポリシリコン膜ＰＦ（Ｎ）とシリサイド膜ＳＬの積層構造となる。シリサイド膜ＳＬは、電極ＥＬ１の低抵抗化のために形成される。同様に、領域ＡＲ５においては、上述した熱処理により、ｎ＋型不純物拡散領域ＮＤＦ３の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜からなるシリサイド膜ＳＬが形成される。このため、ＭＯＳ容量の引出電極部においても低抵抗化を図ることができる。
【０１１１】
そして、未反応のコバルト膜は、ＳＯＩ基板上から除去される。なお、本実施の形態１では、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルプラチナシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＳＬを形成するようにしてもよい。以上のようにして、例えば、ＳＯＩ基板の領域ＡＲ１にＬＤＭＯＳＦＥＴを形成し、ＳＯＩ基板の領域ＡＲ２に制御用ｎチャネル型ＭＯＳＦＥＴを形成することができる。また、ＳＯＩ基板の領域ＡＲ３に制御用ｐチャネル型ＭＯＳＦＥＴを形成し、ＳＯＩ基板の領域ＡＲ４に抵抗素子ＲＰを形成することができる。さらに、ＳＯＩ基板の領域ＡＲ５に容量素子（ＭＯＳ容量）を形成することができる。
【０１１２】
次に、配線工程について図面を参照しながら説明する。図３３に示すように、ＳＯＩ基板の主面上に窒化シリコン膜ＳＮを形成し、この窒化シリコン膜ＳＮ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成される。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ（Chemical  Mechanical  Polishing）法を使用して平坦化する。
【０１１３】
続いて、図３４に示すように、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。例えば、図３４では、ＬＤＭＯＳＦＥＴのソース領域とドレイン領域、制御用ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域、制御用ｐチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域、抵抗素子ＲＰの引出部、および、容量素子の電極ＥＬ１に接続するコンタクトホールＣＮＴが図示されている。なお、図３４では、図示されていないが、ゲート電極Ｇ１〜Ｇ３にもコンタクトホールＣＮＴが接続される。
【０１１４】
次に、図３５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、領域ＡＲ１に形成されているＬＤＭＯＳＦＥＴの横側に貫通電極用ビアＶＡを形成する。この貫通電極用ビアＶＡは、層間絶縁膜ＩＬ１、窒化シリコン膜ＳＮ、素子分離領域ＳＴＩ、シリコン層ＳＩ、および、埋め込み絶縁層ＢＯＸを貫通して、支持基板１ＨＳに達するように形成される。
【０１１５】
その後、図３６に示すように、コンタクトホールＣＮＴの底面および内壁と貫通電極用ビアＶＡの底面および内壁とを含む層間絶縁膜ＩＬ１上に、チタン／窒化チタン膜（チタン膜とこのチタン膜上に形成された窒化チタン膜）を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１６】
そして、コンタクトホールＣＮＴおよび貫通電極用ビアＶＡを埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧおよび貫通電極ＴＳＶを形成することができる。
【０１１７】
続いて、図３７に示すように、プラグＰＬＧおよび貫通電極ＴＳＶを形成した層間絶縁膜ＩＬ１上に、例えば、アルミニウム膜からなる金属膜ＭＦ１を形成し、この金属膜ＭＦ１上に窒化シリコン膜ＳＮ２を形成する。さらに、この窒化シリコン膜ＳＮ２上に窒化チタン膜ＴＮを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化チタン膜ＴＮをパターニングする。このパターニングされた窒化チタン膜ＴＮは、ＭＩＭ（Metal Insulator Metal）容量の上部電極（電極ＥＬ３）となり、この窒化チタン膜ＴＮの寸法形状によってＭＩＭ容量の容量値が決定される。
【０１１８】
次に、図３８に示すように、窒化シリコン膜ＳＮ２を除去した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、露出した金属膜ＭＦ１をパターニングする。これにより、層間絶縁膜ＩＬ１上に複数の第１層配線Ｌ１を形成することができる。これらの複数の第１層配線Ｌ１のうちの一部の第１層配線Ｌ１によって、ＬＤＭＯＳＦＥＴのソース領域と貫通電極ＴＳＶが電気的に接続される。具体的には、図３８に示すように、領域ＡＲ１において、ＬＤＭＯＳＦＥＴのソース領域（ｎ＋型不純物拡散領域ＮＤＦ１）は、プラグＰＬＧ→第１層配線Ｌ１→貫通電極ＴＳＶの経路で貫通電極ＴＳＶと電気的に接続される。また、領域ＡＲ５においては、第１層配線Ｌ１と同層で電極ＥＬ２が形成される。これにより、領域ＡＲ５では、電極ＥＬ２と電極ＥＬ３と、これらの電極ＥＬ２と電極ＥＬ３で挟まれた窒化シリコン膜よりなる容量絶縁膜ＣＩＬによって、ＭＩＭ容量が形成される。
【０１１９】
続いて、図３９に示すように、第１層配線Ｌ１およびＭＩＭ容量を形成した層間絶縁膜ＩＬ１上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２を貫通して、例えば、第１層配線Ｌ１に達するビアＶＡ２を形成する。
【０１２０】
そして、図４０に示すように、ビアＶＡ２を埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ２上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧ２を形成することができる。その後、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上に、例えば、アルミニウム膜からなる金属膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜をパターニングする。これにより、層間絶縁膜ＩＬ２上に複数の第２層配線Ｌ２およびインダクタＣＯＬを形成することができる。例えば、図４０では、領域ＡＲ１〜ＡＲ５に第２層配線Ｌ２が形成され、領域ＡＲ６にインダクタＣＯＬが形成されている。
【０１２１】
次に、図４１に示すように、第２層配線Ｌ２を形成した層間絶縁膜ＩＬ２上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ３を形成し、この層間絶縁膜ＩＬ３上に、例えば、窒化シリコン膜からなる表面保護膜（パッシベーション膜）ＰＡＳを形成する。層間絶縁膜ＩＬ３を構成する酸化シリコン膜や、表面保護膜ＰＡＳを構成する窒化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１２２】
その後、図４２に示すように、支持基板１ＨＳの裏面を研削する。具体的には、支持基板１ＨＳの裏面から貫通電極ＴＳＶの底部が露出するまで裏面研削を実施する。そして、支持基板１ＨＳの裏面に貫通電極ＴＳＶが露出した状態で、支持基板１ＨＳの裏面に裏面電極ＢＥを形成する。この裏面電極ＢＥは、例えば、金膜から形成されており、例えば、蒸着法を使用することにより形成することができる。このようにして、本実施の形態１における半導体装置を製造することができる。
【０１２３】
以上のように、本実施の形態１におけるＬＤＭＯＳＦＥＴでは、ＳＯＩ基板を使用することによる寄生容量の低減（第１特徴点）と、支持基板１ＨＳの高抵抗化（第２特徴点）とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。さらに、本実施の形態１では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成（第３特徴点）により、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態１におけるＬＤＭＯＳＦＥＴによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態１によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。
【０１２４】
（実施の形態２）
前記実施の形態１では、シリコン層に形成されるウェルの抵抗率よりも抵抗率が高い支持基板１ＨＳを含むＳＯＩ基板を使用して、このＳＯＩ基板のウェル上にＬＤＭＯＳＦＥＴを形成し、かつ、ＬＤＭＯＳＦＥＴのソース領域と支持基板１ＨＳの裏面に形成される裏面電極ＢＥとを電気的に接続するための貫通電極ＴＳＶを設ける例について説明した。本実施の形態２では、ウェルの抵抗率よりも抵抗率が低い支持基板を含むＳＯＩ基板を使用し、かつ、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設ける例について説明する。
【０１２５】
＜実施の形態２におけるＬＤＭＯＳＦＥＴのデバイス構造＞
本実施の形態２におけるＬＤＭＯＳＦＥＴのデバイス構造は、図７に示す前記実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図４３は、本実施の形態２におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。図４３において、本実施の形態２の特徴は、ＳＯＩ基板を構成する支持基板１ＬＳの抵抗率が低抵抗（〜ｍΩ・ｃｍ）となっている点と、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＬＳに達し、かつ、裏面電極ＢＥとは電気的に接続されない埋め込み電極ＢＲＥが設けられている点である。具体的に、本実施の形態２において、支持基板１ＬＳの抵抗率は、ＬＤＭＯＳＦＥＴが形成されているｐ型ウェルＰＷの抵抗率よりも低抵抗率となっている。なお、支持基板１ＬＳは、抵抗率が〜ｍΩ・ｃｍ（ｍΩのオーダ）の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＬＳを構成する場合、支持基板１ＬＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも高くなるように形成される。
【０１２６】
まず、図４４は、本実施の形態２において、ドレイン領域と支持基板１ＬＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＬＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＬＳが直列接続されることになる。
【０１２７】
図４３に示す本実施の形態２におけるＬＤＭＯＳＦＥＴにおいて、図４４に示すように、ドレイン領域と支持基板１ＬＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値をさらに小さくすることができる。つまり、本実施の形態２におけるＬＤＭＯＳＦＥＴにおいても、前記実施の形態１におけるＬＤＭＯＳＦＥＴと同様に、寄生容量の容量値を充分に小さくすることができることから、高周波信号の漏洩を抑制することができる。このように本実施の形態２においても、前記実施の形態１と同様に、ＳＯＩ基板にＬＤＭＯＳＦＥＴを形成することにより、ドレイン領域と支持基板１ＬＳの間に形成される寄生容量を充分に小さくすることができる。これにより、ドレイン領域から支持基板１ＬＳへ高周波信号が漏洩することを抑制することができ、この結果、ＬＤＭＯＳＦＥＴでの電力利得を向上させることができる。
【０１２８】
ここで、前記実施の形態１では、支持基板１ＨＳの抵抗率を高くしている。つまり、前記実施の形態１では、支持基板１ＨＳの抵抗ＲＨＳの抵抗値を大きくしている。これにより、前記実施の形態１によれば、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を、さらに抑制することができる。これに対し、本実施の形態２では、支持基板１ＬＳの抵抗率を低くしている。すなわち、本実施の形態２では、支持基板１ＬＳの抵抗ＲＬＳの抵抗値が小さくなっている。したがって、本実施の形態２によれば、支持基板１ＬＳの抵抗ＲＬＳによる高周波信号の減衰効果は弱まることになる。つまり、高周波信号の漏洩を効率良く減衰させるためには、前記実施の形態１にように、支持基板の抵抗値が大きい方が望ましいことになる。それにもかかわらず、本実施の形態２において、支持基板１ＬＳの抵抗値を小さくしているのは、以下に示す理由による。
【０１２９】
図４３に示すように、本実施の形態２では、前記実施の形態１のようにＳＯＩ基板を貫通して裏面電極ＢＥと直接接続される貫通電極ＴＳＶではなく、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＬＳに達するが、裏面電極ＢＥとは電気的に接続されない埋め込み電極ＢＲＥを設けている。これは、貫通電極ＴＳＶを形成する場合、貫通電極ＴＳＶの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極ＢＲＥの場合、貫通電極ＴＳＶよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態２で、貫通電極ＴＳＶの代わりに埋め込み電極ＢＲＥを使用しているのは、加工の容易性を考慮しているからである。
【０１３０】
ところが、加工の容易性を考慮して埋め込み電極ＢＲＥを使用する場合に、支持基板１ＬＳとして高抵抗基板を使用することにすると、埋め込み電極ＢＲＥと裏面電極ＢＥが直接接触していないため、ＬＤＭＯＳＦＥＴのソース領域は、プラグＰＬＧ→第１層配線Ｌ１→埋め込み電極ＢＲＥ→高抵抗基板（支持基板１ＬＳ）を介して裏面電極ＢＥと電気的に接続されることになる。つまり、ＬＤＭＯＳＦＥＴのソース領域と裏面電極ＢＥとを接続する際のソース接続抵抗が大きくなってしまう。言い換えれば、ソースインピーダンスが大きくなってしまう。この場合、前記実施の形態１で説明したように、電力利得がソースインピーダンスに反比例することから、加工の容易性を考慮して埋め込み電極ＢＲＥを使用する場合に、支持基板１ＬＳとして高抵抗基板を使用すると、電力利得の低下を招くことになるのである。そこで、本実施の形態２のように、加工の容易性から埋め込み電極ＢＲＥを使用する場合には、ソース接続抵抗（ソースインピーダンス）を低減する観点から、支持基板１ＬＳを抵抗値の低い低抵抗基板から構成しているのである。以上のように、前記実施の形態１では、貫通電極ＴＳＶの加工困難性はあるものの、ＳＯＩ基板を使用することによる寄生容量の低減と、支持基板１ＨＳの高抵抗化とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を効果的に抑制し、かつ、貫通電極ＴＳＶを採用することによるソースインピーダンスの低減を効果的に実現する技術的思想ということができる。これに対し、本実施の形態２では、埋め込み電極ＢＲＥを採用することによる加工容易性の向上を図ることができるとともに、支持基板１ＬＳの低抵抗化による高周波信号の漏洩は増加するものの、ＳＯＩ基板を使用することによる寄生容量の低減により、高周波信号の漏洩を充分に抑制でき、かつ、ソースインピーダンスの低減を効果的に実現する技術的思想ということができる。
【０１３１】
＜実施の形態２における半導体装置の製造方法＞
本実施の形態２における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、本実施の形態２における半導体装置の製造方法は、前記実施の形態１における半導体装置の製造方法とほぼ同様の構成をしているため、主に相違点を中心に説明する。
【０１３２】
まず、図１２〜図３４までは、前記実施の形態１と同様である。ここで、本実施の形態２で使用する支持基板１ＬＳは、抵抗率が〜ｍΩ・ｃｍ（ｍΩのオーダ）以下の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から構成することができる。
【０１３３】
続いて、図４５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、領域ＡＲ１に形成されているＬＤＭＯＳＦＥＴの横側に埋め込み電極用ビアＶＡ３を形成する。この埋め込み電極用ビアＶＡ３は、層間絶縁膜ＩＬ１、窒化シリコン膜ＳＮ、素子分離領域ＳＴＩ、シリコン層ＳＩ、および、埋め込み絶縁層ＢＯＸを貫通して、支持基板１ＬＳに達するように形成される。ここで、本実施の形態２で形成される埋め込み電極用ビアＶＡ３の深さは、前記実施の形態１で形成される貫通電極用ビアＶＡ（図３５参照）の深さよりも浅くなっている。このため、本実施の形態２で形成される埋め込み電極用ビアＶＡ３の加工性は、前記実施の形態１で形成される貫通電極用ビアＶＡの加工性よりも容易となる利点が得られる。
【０１３４】
次に、図４６に示すように、コンタクトホールＣＮＴの底面および内壁と、埋め込み電極用ビアＶＡ３の底面および内壁とを含む層間絶縁膜ＩＬ１上に、チタン／窒化チタン膜（チタン膜とこのチタン膜上に形成された窒化チタン膜）を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１３５】
そして、コンタクトホールＣＮＴおよび埋め込み電極用ビアＶＡ３を埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧおよび埋め込み電極ＢＲＥを形成することができる。
【０１３６】
その後は、図３７〜図４１までは、前記実施の形態１と同様である。そして、埋め込み電極ＢＲＥの底面が支持基板１ＬＳの裏面から露出しない状態で、支持基板１ＬＳの裏面に、例えば、金膜からなる裏面電極ＢＥを形成する。このようにして、本実施の形態２における半導体装置を製造することができる。
【０１３７】
（実施の形態３）
本実施の形態３では、ウェルの抵抗率よりも抵抗率が高い支持基板を含むＳＯＩ基板を使用し、かつ、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設けるとともに、半導体チップの表面にバンプ電極を設ける例について説明する。
【０１３８】
＜実施の形態３におけるＬＤＭＯＳＦＥＴのデバイス構造＞
本実施の形態３におけるＬＤＭＯＳＦＥＴのデバイス構造は、図７に示す前記実施の形態１におけるＬＤＭＯＳＦＥＴのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図４７は、本実施の形態３におけるＬＤＭＯＳＦＥＴのデバイス構造を示す断面図である。図４７において、本実施の形態３の特徴は、ＳＯＩ基板を構成する支持基板１ＨＳの抵抗率が高抵抗（５００Ω・ｃｍ以上）となっている点と、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＨＳに達し、かつ、支持基板１ＨＳの裏面に達しない埋め込み電極ＢＲＥが設けられている点と、半導体チップの表面にバンプ電極が設けられている点である。具体的に、本実施の形態３において、支持基板１ＨＳの抵抗率は、ＬＤＭＯＳＦＥＴが形成されているｐ型ウェルの抵抗率よりも高抵抗率となっている。なお、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＨＳを構成する場合、支持基板１ＨＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも低くなるように形成される。
【０１３９】
まず、図４８は、本実施の形態３において、ドレイン領域と支持基板１ＨＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＨＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＨＳが直列接続されることになる。
【０１４０】
図４７に示す本実施の形態３におけるＬＤＭＯＳＦＥＴにおいて、図４８に示すように、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値をさらに小さくすることができる。つまり、本実施の形態３におけるＬＤＭＯＳＦＥＴにおいても、前記実施の形態１におけるＬＤＭＯＳＦＥＴと同様に、寄生容量の容量値を充分に小さくすることができることから、高周波信号の漏洩を抑制することができる。このように本実施の形態３においても、前記実施の形態１と同様に、ＳＯＩ基板にＬＤＭＯＳＦＥＴを形成することにより、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量を充分に小さくすることができる。これにより、ドレイン領域から支持基板１ＨＳへ高周波信号が漏洩することを抑制することができ、この結果、ＬＤＭＯＳＦＥＴでの電力利得を向上させることができる。
【０１４１】
さらに、本実施の形態３では、支持基板１ＨＳの抵抗率を高くしている。つまり、図４８に示す抵抗ＲＨＳの抵抗値を大きくしていることに本実施の形態３における特徴がある。これにより、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態３のように、支持基板１ＨＳの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態３では、支持基板１ＨＳの抵抗率は、ｐ型ウェルＰＷの抵抗率よりも高くなっている。例えば、ｐ型ウェルＰＷの抵抗率は、１０Ω・ｃｍ〜２０Ω・ｃｍであるのに対し、支持基板１ＨＳの抵抗率は、５００Ω・ｃｍ以上となっている。このように、本実施の形態３におけるＬＤＭＯＳＦＥＴにおいても、ＳＯＩ基板を使用することによる寄生容量の低減と、支持基板１ＨＳの高抵抗化とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。
【０１４２】
一方、本実施の形態３では、図４７に示すように、ＳＯＩ基板を貫通して裏面電極ＢＥと直接接続される貫通電極ＴＳＶではなく、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＨＳに達するが、支持基板１ＨＳを貫通しない埋め込み電極ＢＲＥを設けている。これは、貫通電極ＴＳＶを形成する場合、貫通電極ＴＳＶの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極ＢＲＥの場合、貫通電極ＴＳＶよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態３で、貫通電極ＴＳＶの代わりに埋め込み電極ＢＲＥを使用しているのは、加工の容易性を考慮しているからである。
【０１４３】
ところが、加工の容易性を考慮して埋め込み電極ＢＲＥを使用する場合に、支持基板１ＨＳとして高抵抗基板を使用することにすると、例えば、支持基板１ＨＳの裏面に裏面電極を形成して、この裏面電極からＬＤＭＯＳＦＥＴのソース領域に基準電位を供給する構成を取ると、高抵抗な支持基板１ＨＳによってソース接続抵抗が大きくなってしまう。言い換えれば、ソースインピーダンスが大きくなってしまう。この場合、前記実施の形態１で説明したように、電力利得がソースインピーダンスに反比例することから、加工の容易性を考慮して埋め込み電極ＢＲＥを使用する場合に、支持基板１ＬＳとして高抵抗基板を使用すると、電力利得の低下を招くことになるのである。
【０１４４】
そこで、本実施の形態３では、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極を採用することを前提とする。そして、支持基板１ＨＳの裏面からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を取るのではなく、半導体チップの表面にバンプ電極を形成し、このバンプ電極からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用している。
【０１４５】
図４７に示すように、第１層配線Ｌ１が形成された層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されており、この層間絶縁膜ＩＬ２を貫通して第１層配線Ｌ１に達するプラグＰＬＧ２が形成されている。そして、層間絶縁膜ＩＬ２上には、プラグＰＬＧ２と電気的に接続される第２層配線Ｌ２が形成されている。さらに、本実施の形態３では、第２層配線Ｌ２を形成した層間絶縁膜ＩＬ２を覆うように表面保護膜ＰＡＳが形成されており、この表面保護膜ＰＡＳに開口部が形成され、第２層配線Ｌ２の一部（パッド）が露出している。そして、この露出した第２層配線Ｌ２の一部（パッド）上に半球形状のバンプ電極ＢＭＰが形成されている。このバンプ電極ＢＭＰは、例えば、半田や金から形成される。このように構成されている本実施の形態３における半導体装置では、ＬＤＭＯＳＦＥＴのソース領域は、プラグＰＬＧ→第１層配線Ｌ１→プラグＰＬＧ２→第２層配線Ｌ２（パッド）を介してバンプ電極ＢＭＰと電気的に接続されることになる。
【０１４６】
ここで、図４７に示すＬＤＭＯＳＦＥＴ、配線およびバンプ電極ＢＭＰを形成した半導体チップは、バンプ電極ＢＭＰによって配線基板と接続される。この場合、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）を半導体チップの表面に形成されるパッドと多層配線を介して接続し、半導体チップが搭載される配線基板とパッドとをワイヤ（金線）で接続する必要がなくなる。すなわち、ワイヤを使用してｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位（ＧＮＤ電位）を供給する場合、ワイヤによる寄生インダクタンスが生じ、ＬＤＭＯＳＦＥＴにおける電力利得が低下してしまうことになる。これに対し、本実施の形態３におけるＬＤＭＯＳＦＥＴでは、バンプ電極ＢＭＰによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と配線基板とを電気的に接続することにより、バンプ電極ＢＭＰからｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給する構成を取っている。この結果、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に基準電位を供給するために、寄生インダクタンスが大きくなるワイヤを使用する必要がなくなるので、本実施の形態３におけるＬＤＭＯＳＦＥＴによれば、ソースインピーダンスを小さくすることができる。このことから、本実施の形態３におけるＬＤＭＯＳＦＥＴによれば、電力利得の低下を抑制することができるのである。このように、本実施の形態３では、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極を採用している。これにより、電力利得の向上と加工容易性を両立させることができる。一方、この構造で、支持基板１ＨＳの裏面からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を取ると、ソース接続抵抗（ソースインピーダンス）が大きくなって、電力利得が低下してしまうが、本実施の形態３では、半導体チップの表面にバンプ電極ＢＭＰを形成し、このバンプ電極ＢＭＰからＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用しているので、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。
【０１４７】
ここで、疑問となるのが、そもそも、バンプ電極ＢＭＰを使用して配線基板と半導体チップを接続する場合には、埋め込み電極ＢＲＥが不要であるように考えられる点である。確かに、本実施の形態３では、ＬＤＭＯＳＦＥＴのソース領域に基準電位を供給する観点からは、埋め込み電極ＢＲＥは不要であるように考えられるが、埋め込み電極ＢＲＥには、別の機能があるのである。例えば、ＬＤＭＯＳＦＥＴからは熱が発生するが、本実施の形態３によれば、ＬＤＭＯＳＦＥＴのソース領域と埋め込み電極ＢＲＥが接続されており、かつ、埋め込み電極ＢＲＥ自体は、熱伝導率の良好な金属から構成されているので、ＬＤＭＯＳＦＥＴで発生した熱を、埋め込み電極ＢＲＥを介して効率良く放散させることができるのである。すなわち、本実施の形態３において、埋め込み電極ＢＲＥは、主に、ＬＤＭＯＳＦＥＴで発生した熱の放熱効率を向上させる機能を有しているのである。
【０１４８】
以上のように、本実施の形態３における半導体装置によれば、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極ＢＲＥを採用している。これにより、電力利得の向上と加工容易性を両立させることができるとともに、放熱効率の向上も図ることができる。一方、本実施の形態３では、半導体チップの表面にバンプ電極ＢＭＰを形成し、このバンプ電極ＢＭＰからＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用しているので、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。特に、本実施の形態３では、半導体チップと配線基板との接続にワイヤを使用せずに、バンプ電極ＢＭＰを使用しているので、配線基板にワイヤ接続領域を確保する必要がなくなる。この結果、本実施の形態３によれば、半導体装置の小型化も実現することができる。
【０１４９】
＜実施の形態３における半導体装置の製造方法＞
本実施の形態３における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、本実施の形態３における半導体装置の製造方法は、前記実施の形態２における半導体装置の製造方法とほぼ同様の構成をしているため、主に相違点を中心に説明する。
【０１５０】
図４９に示すように、第２層配線Ｌ２を形成した後、この第２層配線Ｌ２を形成した層間絶縁膜ＩＬ２上に、例えば、窒化シリコン膜からなる表面保護膜ＰＡＳを形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜ＰＡＳに開口部を形成する。この開口部の底部に第２層配線Ｌ２の一部（パッド）が露出する。続いて、図５０に示すように、例えば、半田印刷法を使用することにより、表面保護膜ＰＡＳに形成された開口部にバンプ電極ＢＭＰを形成する。その後、熱処理（リフロー）を施すことにより、半球形状のバンプ電極ＢＭＰを形成する。このようにして、本実施の形態３における半導体装置を製造することができる。
【０１５１】
（実施の形態４）
前記実施の形態１〜３では、アンプ用電界効果トランジスタとして、ＬＤＭＯＳＦＥＴを使用する例について説明したが、本実施の形態４では、アンプ用電界効果トランジスタとして、ＭＯＳＦＥＴを使用する例について説明する。なお、アンプ用電界効果トランジスタとして使用されるＭＯＳＦＥＴを本明細書では、ＲＦ−ＭＯＳＦＥＴと呼ぶことにする。
【０１５２】
＜実施の形態４におけるＲＦ−ＭＯＳＦＥＴのデバイス構造＞
図５１は、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴのデバイス構造を示す断面図である。図５１において、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴは、まず、ＳＯＩ基板上に形成されている。具体的に、ＳＯＩ基板は、支持基板１ＨＳと、この支持基板１ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層（ＳＯＩ層）ＳＩから形成されている。このシリコン層ＳＩには、素子分離領域ＳＴＩが形成されている。そして、この素子分離領域ＳＴＩで区画された活性領域にｐ型ウェル（ボディ領域）ＰＷが形成されており、このｐ型ウェルＰＷ上にＲＦ−ＭＯＳＦＥＴが形成されている。
【０１５３】
本実施の形態４におけるＲＦ−ＭＯＳＦＥＴは、まず、ＳＯＩ基板上にゲート絶縁膜ＧＯＸを有し、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１を有している。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。例えば、ゲート絶縁膜ＧＯＸは、酸化ハフニウムに酸化ランタンを導入したハフニウム系絶縁膜から構成してもよい。ゲート電極Ｇ１は、ゲート絶縁膜ＧＯＸ上に直接接触するように形成されたポリシリコン膜と、このポリシリコン膜の表面に形成されたシリサイド膜から形成されている。本実施の形態４では、ポリシリコン膜の表面に、ゲート電極Ｇ１の低抵抗化を図るため、シリサイド膜を形成している。このシリサイド膜は、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【０１５４】
続いて、ゲート電極Ｇ１の両側の側壁には、例えば、サイドウォールＳＷが形成されており、このサイドウォールＳＷは、例えば、酸化シリコン膜から形成されている。ただし、サイドウォールＳＷの構成は、これに限らず、酸化シリコン膜の単層膜や窒化シリコン膜の単層膜、あるいは、酸化シリコン膜と窒化シリコン膜の積層膜から形成してもよい。
【０１５５】
ｐ型ウェルＰＷには、ゲート電極Ｇ１に整合するように、一対のｎ−型不純物拡散領域ＬＮＬＤが形成されている。すなわち、ｐ型ウェルＰＷ内に離間して、一対のｎ−型不純物拡散領域ＬＮＬＤが形成され、この一対のｎ−型不純物拡散領域ＬＮＬＤで挟まれた領域がチャネル形成領域となる。そして、このチャネル形成領域上にゲート絶縁膜ＧＯＸが形成されていることになる。
【０１５６】
続いて、ｎ−型不純物拡散領域ＬＮＬＤの外側領域（ゲート電極Ｇ１から離れる側）にｎ＋型不純物拡散領域ＮＤＦ１が形成されており、このｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。このとき、ｎ＋型不純物拡散領域ＮＤＦ１の不純物濃度は、ｎ−型不純物拡散領域ＬＮＬＤの不純物濃度よりも大きくなっており、左側のｎ−型不純物拡散領域ＬＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１によってソース領域が形成される。そして、このソース領域の低抵抗化を図るため、ｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。同様に、右側のｎ−型不純物拡散領域ＬＮＬＤとｎ＋型不純物拡散領域ＮＤＦ１によってドレイン領域が形成される。そして、このドレイン領域の低抵抗化を図るため、ｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜が形成されている。これらのシリサイド膜も、例えば、ニッケルプラチナシリサイド膜、ニッケルシリサイド膜、チタンシリサイド膜、コバルトシリサイド膜、あるいは、プラチナシリサイド膜などから形成することができる。
【０１５７】
このように構成された本実施の形態４におけるＲＦ−ＭＯＳＦＥＴ上には、窒化シリコン膜ＳＮおよび酸化シリコン膜の積層膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するコンタクトホールが形成されている。このコンタクトホールには、例えばバリア膜とタングステン膜からなるプラグＰＬＧが埋め込まれている。
【０１５８】
プラグＰＬＧを形成した層間絶縁膜ＩＬ１上には、例えばアルミニウム膜からなる第１層配線Ｌ１が形成され、この第１層配線Ｌ１を覆うように酸化シリコン膜からなる層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２には、第１層配線Ｌ１へ貫通する接続孔が形成されており、この接続孔にプラグＰＬＧ２が埋め込まれている。そして、プラグＰＬＧ２を形成した層間絶縁膜ＩＬ２上には、第２層配線Ｌ２が形成されている。この第２層配線Ｌ２より上層には、必要に応じて他の配線層や層間絶縁膜が形成されるが、図５１では省略する。
【０１５９】
さらに、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴでは、図５１に示すように、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）が支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されている。つまり、本実施の形態４では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面とを接続する貫通電極ＴＳＶが設けられており、この貫通電極ＴＳＶは、層間絶縁膜ＩＬ１およびＳＯＩ基板を貫通するように構成されている。この貫通電極ＴＳＶによって、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）は、プラグＰＬＧ→第１層配線Ｌ１→貫通電極ＴＳＶを介して支持基板１ＨＳの裏面に形成されている裏面電極ＢＥと電気的に接続されている。これにより、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴにおいては、支持基板１ＨＳの裏面に形成されている裏面電極ＢＥから基準電位（ＧＮＤ電位）をｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）に供給することができるように構成されている。
【０１６０】
＜本実施の形態４におけるＲＦ−ＭＯＳＦＥＴの特徴＞
本実施の形態４におけるＲＦ−ＭＯＳＦＥＴの特徴について説明する。まず、図５１に示すように、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴの特徴点は、ＳＯＩ基板上にＲＦ−ＭＯＳＦＥＴを形成している点にある。これにより、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴによれば、高周波信号の漏洩を抑制することができる。
【０１６１】
まず、図５２は、本実施の形態４において、ドレイン領域と支持基板１ＨＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＨＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＨＳが直列接続されることになる。このとき、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴでは、接合容量Ｃｊｓが充分に小さくなる。
【０１６２】
なぜなら、ＳＯＩ基板上に形成されている本実施の形態４におけるＲＦ−ＭＯＳＦＥＴが完全空乏型ＭＯＳＦＥＴとなっているからである。ここで、完全空乏型ＭＯＳＦＥＴとは、オン動作時にｐ型ウェルＰＷ（ボディ領域）全体が空乏化されるＭＯＳＦＥＴとして定義される。本実施の形態４では、ＳＯＩ基板上にＲＦ−ＭＯＳＦＥＴを形成しているが、ＳＯＩ基板において、埋め込み絶縁層ＢＯＸの厚さに比べて、シリコン層ＳＩの厚さが充分に薄くなっている。この結果、まず、シリコン層ＳＩに形成された素子分離領域ＳＴＩが埋め込み絶縁層ＢＯＸにまで達して、ＲＦ−ＭＯＳＦＥＴが形成される活性領域が素子分離領域ＳＴＩと埋め込み絶縁層ＢＯＸによって完全に分離される。そして、シリコン層ＳＩにｐ型ウェルＰＷが形成され、このｐ型ウェルＰＷ上にＲＦ−ＭＯＳＦＥＴが形成されているが、シリコン層ＳＩの厚さが充分に薄いため、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴは完全空乏型ＭＯＳＦＥＴとなる。ここで、完全空乏型ＭＯＳＦＥＴでは、ｐ型ウェルＰＷ全体が空乏化するため、ドレイン領域とｐ型ウェルＰＷの間に形成される接合容量が充分に小さくなるのである。
【０１６３】
さらに、図５１に示す本実施の形態４におけるＲＦ−ＭＯＳＦＥＴにおいて、図５２に示すように、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値をさらに小さくすることができるのである。つまり、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴにおいては、完全空乏化により接合容量Ｃｊｓ自体が小さくなるとともに、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となり、寄生容量の容量値をさらに小さくすることができる。このことから、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴによれば、高周波信号の漏洩を充分に抑制することができるのである。このように本実施の形態４においては、完全空乏化により接合容量Ｃｊｓ自体が小さくなることと、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となることとの相乗効果によって、ドレイン領域から支持基板１ＨＳへ高周波信号が漏洩することを抑制することができ、この結果、ＲＦ−ＭＯＳＦＥＴでの電力利得を向上させることができる。
【０１６４】
さらに、本実施の形態４における特徴点は、支持基板１ＨＳの抵抗率を高くしている点にある。これにより、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態４のように、支持基板１ＨＳの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態４では、支持基板１ＨＳの抵抗率は、ｐ型ウェルＰＷの抵抗率よりも高くなっている。例えば、導電型不純物を導入した半導体基板から支持基板１ＨＳを構成する場合、支持基板１ＨＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも低くなるように形成される。
【０１６５】
以上のように、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴによれば、ＳＯＩ基板を使用することによる寄生容量の低減と、支持基板１ＨＳの高抵抗化による相乗効果により、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。このことから、本実施の形態４によるＲＦ−ＭＯＳＦＥＴによれば、電力利得の向上を図ることができる。
【０１６６】
また、本実施の形態４では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成を取っているので、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態４によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。
【０１６７】
＜本実施の形態４における半導体装置の製造方法＞
本実施の形態４における半導体装置は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。図面において、領域ＡＲ１〜領域ＡＲ６を図示しながら説明する。具体的に、領域ＡＲ１は、ＲＦ−ＭＯＳＦＥＴ形成領域を示しており、領域ＡＲ２は、制御用ｎチャネル型ＭＯＳＦＥＴ形成領域を示し、領域ＡＲ３は、制御用ｐチャネル型ＭＯＳＦＥＴ形成領域を示している。また、領域ＡＲ４は、抵抗素子形成領域を示しており、領域ＡＲ５は、容量素子形成領域を示し、領域ＡＲ６は、インダクタ素子形成領域を示している。
【０１６８】
まず、図５３に示すように、ＳＯＩ基板を用意する。このＳＯＩ基板は、支持基板１ＨＳと、この支持基板１ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、この埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩから形成されている。このとき、支持基板１ＨＳの厚さは、例えば、５０μｍ以上１２５μｍ以下であり、埋め込み絶縁層ＢＯＸの厚さは、約４００ｎｍ程度となっている。また、シリコン層ＳＩの厚さは、埋め込み絶縁層ＢＯＸの厚さよりも薄くなっている。このことから、本実施の形態４で使用されるＳＯＩ基板においては、支持基板１ＨＳの厚さ＞埋め込み絶縁層ＢＯＸの厚さ＞シリコン層ＳＩの厚さの関係が成立している。このＳＯＩ基板において、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から構成することができる。また、埋め込み絶縁層ＢＯＸは、例えば、酸化シリコン層から形成することができ、シリコン層は、例えば、単結晶シリコン層から形成される。
【０１６９】
続いて、図５４に示すように、ＳＯＩ基板のシリコン層に素子分離領域ＳＴＩを形成する。このとき、本実施の形態４では、素子分離領域ＳＴＩが埋め込み絶縁層ＢＯＸに達するように形成される。これにより、完全分離型の素子分離領域ＳＴＩを形成することができる。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、領域ＡＲ１にｐ型ウェルＰＷを形成し、領域ＡＲ２にｐ型ウェルＶＬＮを形成し、領域ＡＲ３にｎ型ウェルＨＮＷ１を形成し、領域ＡＲ５にｎ型ウェルＨＮＷ２を形成する。そして、ＳＯＩ基板上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、ゲート絶縁膜ＧＯＸ上にポリシリコン膜、キャップ絶縁膜ＨＬＤ、および反射防止膜ＢＡＲＣを順次形成する。次に、フォトリソグラフィ技術およびエッチング技術を使用することによりポリシリコン膜を加工して、ゲート電極Ｇ１〜Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１を形成する。
【０１７０】
続いて、図５５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、領域ＡＲ１においては、ゲート電極Ｇ１に整合して、一対のｎ−型不純物拡散領域ＬＮＬＤを形成する。同様に、領域ＡＲ２においては、ゲート電極Ｇ２に整合して、一対のｎ−型不純物拡散領域ＬＮＬＤ１を形成し、領域ＡＲ３においては、ゲート電極Ｇ３に整合して、一対のｐ−型不純物拡散領域ＬＰＬＤを形成する。さらに、領域ＡＲ５においては、電極ＥＬ１に整合して、一対のｎ−型不純物拡散領域ＬＮＬＤ２を形成する。
【０１７１】
次に、図５６に示すように、ゲート電極Ｇ１〜Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１を形成したＳＯＩ基板上に酸化シリコン膜を形成し、この酸化シリコン膜に対して異方性ドライエッチングを施すことにより、サイドウォールＳＷを形成する。具体的に、ゲート電極Ｇ１〜Ｇ３、抵抗素子ＲＰおよび電極ＥＬ１のそれぞれの両側の側壁にサイドウォールＳＷが形成される。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、領域ＡＲ１においては、サイドウォールＳＷに整合して、一対のｎ＋型不純物拡散領域ＮＤＦ１を形成する。同様に、領域ＡＲ２においては、サイドウォールＳＷに整合して、一対のｎ＋型不純物拡散領域ＮＤＦ２を形成し、領域ＡＲ３においては、サイドウォールＳＷに整合して、一対のｐ＋型不純物拡散領域ＰＤＦを形成する。さらに、領域ＡＲ５においては、サイドウォールＳＷに整合して、一対のｎ＋型不純物拡散領域ＮＤＦ３を形成する。
【０１７２】
続いて、図５７に示すように、ＳＯＩ基板上にコバルト膜を形成する。このとき、ゲート電極Ｇ１〜Ｇ３、電極ＥＬ１および抵抗素子ＲＰの一部に直接接するようにコバルト膜が形成される。同様に、領域ＡＲ１に形成されているｎ＋型不純物拡散領域ＮＤＦ１、領域ＡＲ２に形成されているｎ＋型不純物拡散領域ＮＤＦ２、領域ＡＲ３に形成されているｐ＋型不純物拡散領域ＰＤＦ、領域ＡＲ４に形成されている抵抗素子ＲＰの引出部、および、領域ＡＲ５に形成されているｎ＋型不純物拡散領域ＮＤＦ３にもコバルト膜が直接接する。
【０１７３】
コバルト膜は、例えば、スパッタリング法を使用して形成することができる。そして、コバルト膜を形成した後、熱処理を施すことにより、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成する。具体的に、ゲート電極Ｇ１〜Ｇ３、電極ＥＬ１および抵抗素子ＲＰの一部にシリサイド膜ＳＬが形成される。さらに、領域ＡＲ１においては、ｎ＋型不純物拡散領域ＮＤＦ１の表面にシリサイド膜ＳＬが形成され、領域ＡＲ２においては、ｎ＋型不純物拡散領域ＮＤＦ２の表面にシリサイド膜ＳＬが形成される。また、領域ＡＲ３においては、ｐ＋型不純物拡散領域ＰＤＦの表面にシリサイド膜ＳＬが形成され、領域ＡＲ４においては、抵抗素子ＲＰの引出部にシリサイド膜ＳＬが形成される。さらに、領域ＡＲ５においては、ｎ＋型不純物拡散領域ＮＤＦ３の表面にシリサイド膜ＳＬが形成される。なお、本実施の形態４では、コバルトシリサイド膜からなるシリサイド膜ＳＬを形成するように構成しているが、例えば、コバルトシリサイド膜に代えてニッケルプラチナシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、あるいは、プラチナシリサイド膜などからシリサイド膜ＳＬを形成するようにしてもよい。
【０１７４】
以上のようにして、例えば、ＳＯＩ基板の領域ＡＲ１にＲＦ−ＭＯＳＦＥＴを形成し、ＳＯＩ基板の領域ＡＲ２に制御用ｎチャネル型ＭＯＳＦＥＴを形成することができる。また、ＳＯＩ基板の領域ＡＲ３に制御用ｐチャネル型ＭＯＳＦＥＴを形成し、ＳＯＩ基板の領域ＡＲ４に抵抗素子ＲＰを形成することができる。さらに、ＳＯＩ基板の領域ＡＲ５に容量素子（ＭＯＳ容量）を形成することができる。
【０１７５】
次に、配線工程について図面を参照しながら説明する。図５８に示すように、ＳＯＩ基板の主面上に窒化シリコン膜ＳＮを形成し、この窒化シリコン膜ＳＮ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成される。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ法を使用して平坦化する。
【０１７６】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴを形成する。例えば、図５８では、ＲＦ−ＭＯＳＦＥＴのソース領域とドレイン領域、制御用ｎチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域、制御用ｐチャネル型ＭＯＳＦＥＴのソース領域とドレイン領域、抵抗素子ＲＰの引出部、および、容量素子の電極ＥＬ１に接続するコンタクトホールＣＮＴが図示されている。なお、図５８では、図示されていないが、ゲート電極Ｇ１〜Ｇ３にもコンタクトホールＣＮＴが接続される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、領域ＡＲ１に形成されているＲＦ−ＭＯＳＦＥＴの横側に貫通電極用ビアＶＡを形成する。この貫通電極用ビアＶＡは、層間絶縁膜ＩＬ１、窒化シリコン膜ＳＮ、素子分離領域ＳＴＩ、および、埋め込み絶縁層ＢＯＸを貫通して、支持基板１ＨＳに達するように形成される。
【０１７７】
その後、図５９に示すように、コンタクトホールＣＮＴの底面および内壁と貫通電極用ビアＶＡの底面および内壁とを含む層間絶縁膜ＩＬ１上に、チタン／窒化チタン膜（チタン膜とこのチタン膜上に形成された窒化チタン膜）を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１７８】
そして、コンタクトホールＣＮＴおよび貫通電極用ビアＶＡを埋め込むように、ＳＯＩ基板の主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧおよび貫通電極ＴＳＶを形成することができる。
【０１７９】
その後は、例えば、図３７〜図４２に示す前記実施の形態１と同様にして、例えば、図６０に示すような配線構造を形成することができる。このようにして、本実施の形態４における半導体装置を製造することができる。
【０１８０】
以上のように、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴでは、ＳＯＩ基板を使用することによる寄生容量の低減（完全空乏型ＭＯＳＦＥＴの形成とＳＯＩ容量Ｃ（ＳＯＩ）の直列付加による寄生容量の低減）と、支持基板１ＨＳの高抵抗化とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。さらに、本実施の形態４では、ｎ＋型不純物拡散領域ＮＤＦ１（ソース領域）と電気的に接続される第１層配線Ｌ１と支持基板１ＨＳの裏面に形成されている裏面電極ＢＥとを接続する貫通電極ＴＳＶを設ける構成を取ることにより、寄生インダクタンスおよびソース接続抵抗の低減、すなわち、ソースインピーダンスの低減を図ることができる。したがって、本実施の形態４におけるＲＦ−ＭＯＳＦＥＴによれば、従来技術ではトレードオフの関係にあった高周波信号の漏洩の抑制とソースインピーダンスの低減の両立を実現することができる。この結果、本実施の形態４によれば、高周波信号の漏洩の抑制による電力利得の向上と、ソースインピーダンスの低減による電力利得の向上を同時に実現できるため、従来技術に比べて高い電力利得を得ることができる。
【０１８１】
（実施の形態５）
前記実施の形態４では、シリコン層に形成されるウェルの抵抗率よりも抵抗率が高い支持基板１ＨＳを含むＳＯＩ基板を使用して、このＳＯＩ基板のウェル上にＲＦ−ＭＯＳＦＥＴを形成し、かつ、ＲＦ−ＭＯＳＦＥＴのソース領域と支持基板１ＨＳの裏面に形成される裏面電極ＢＥとを電気的に接続するための貫通電極ＴＳＶを設ける例について説明した。本実施の形態５では、ウェルの抵抗率よりも抵抗率が低い支持基板を含むＳＯＩ基板を使用し、かつ、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設ける例について説明する。
【０１８２】
＜実施の形態５におけるＲＦ−ＭＯＳＦＥＴのデバイス構造＞
本実施の形態５におけるＲＦ−ＭＯＳＦＥＴのデバイス構造は、図５１に示す前記実施の形態４におけるＲＦ−ＭＯＳＦＥＴのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図６１は、本実施の形態５におけるＲＦ−ＭＯＳＦＥＴのデバイス構造を示す断面図である。図６１において、本実施の形態５の特徴は、ＳＯＩ基板を構成する支持基板１ＬＳの抵抗率が低抵抗（〜ｍΩ・ｃｍ）となっている点と、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＬＳに達し、かつ、裏面電極ＢＥとは電気的に接続されない埋め込み電極ＢＲＥが設けられている点である。具体的に、本実施の形態５において、支持基板１ＬＳの抵抗率は、ＲＦ−ＭＯＳＦＥＴが形成されているｐ型ウェルＰＷの抵抗率よりも低抵抗率となっている。なお、支持基板１ＬＳは、抵抗率が〜ｍΩ・ｃｍ（ｍΩのオーダ）の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＬＳを構成する場合、支持基板１ＬＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも高くなるように形成される。
【０１８３】
まず、図６２は、本実施の形態５において、ドレイン領域と支持基板１ＬＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＬＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＬＳが直列接続されることになる。
【０１８４】
図６１に示す本実施の形態５におけるＲＦ−ＭＯＳＦＥＴにおいて、図６２に示すように、ドレイン領域と支持基板１ＬＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値を小さくすることができるのである。つまり、本実施の形態５におけるＲＦ−ＭＯＳＦＥＴにおいては、完全空乏化により接合容量Ｃｊｓ自体が小さくなるとともに、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となり、寄生容量の容量値をさらに小さくすることができる。このことから、本実施の形態５におけるＲＦ−ＭＯＳＦＥＴによれば、高周波信号の漏洩を充分に抑制することができるのである。このように本実施の形態５においては、完全空乏化により接合容量Ｃｊｓ自体が小さくなることと、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となることとの相乗効果によって、ドレイン領域から支持基板１ＬＳへ高周波信号が漏洩することを抑制することができ、この結果、ＲＦ−ＭＯＳＦＥＴでの電力利得を向上させることができる。
【０１８５】
また、本実施の形態５では、前記実施の形態４のようにＳＯＩ基板を貫通して裏面電極ＢＥと直接接続される貫通電極ＴＳＶではなく、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＬＳに達するが、裏面電極ＢＥとは電気的に接続されない埋め込み電極ＢＲＥを設けている。これは、貫通電極ＴＳＶを形成する場合、貫通電極ＴＳＶの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極ＢＲＥの場合、貫通電極ＴＳＶよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態５で、貫通電極ＴＳＶの代わりに埋め込み電極ＢＲＥを使用しているのは、加工の容易性を考慮しているからである。
【０１８６】
そして、本実施の形態５のように、加工の容易性から埋め込み電極ＢＲＥを使用する場合には、ソース接続抵抗（ソースインピーダンス）を低減する観点から、支持基板１ＬＳを抵抗値の低い低抵抗基板から構成している。
【０１８７】
以上のように、本実施の形態５では、埋め込み電極ＢＲＥを採用することによる加工容易性の向上を図ることができるとともに、支持基板１ＬＳの低抵抗化による高周波信号の漏洩は増加するものの、ＳＯＩ基板を使用することによる寄生容量の低減（完全空乏型ＭＯＳＦＥＴの形成とＳＯＩ容量Ｃ（ＳＯＩ）の直列付加による寄生容量の低減）により、高周波信号の漏洩を充分に抑制でき、かつ、ソースインピーダンスの低減を効果的に実現することができる。
【０１８８】
なお、本実施の形態５における半導体装置の製造方法は、前記実施の形態４における半導体装置の製造方法や前記実施の形態２における半導体装置の製造方法から類推可能であるため、省略する。
【０１８９】
（実施の形態６）
本実施の形態６では、ウェルの抵抗率よりも抵抗率が高い支持基板を含むＳＯＩ基板を使用し、かつ、ＳＯＩ基板の埋め込み絶縁層を貫通して支持基板に達するが、支持基板を貫通しない埋め込み電極を設けるとともに、半導体チップの表面にバンプ電極を設ける例について説明する。
【０１９０】
＜実施の形態６におけるＲＦ−ＭＯＳＦＥＴのデバイス構造＞
本実施の形態６におけるＲＦ−ＭＯＳＦＥＴのデバイス構造は、図５１に示す前記実施の形態４におけるＲＦ−ＭＯＳＦＥＴのデバイス構造とほぼ同様の構成をしているため、相違点を中心に説明する。図６３は、本実施の形態６におけるＲＦ−ＭＯＳＦＥＴのデバイス構造を示す断面図である。図６３において、本実施の形態６の特徴は、ＳＯＩ基板を構成する支持基板１ＨＳの抵抗率が高抵抗（５００Ω・ｃｍ以上）となっている点と、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＨＳに達し、かつ、支持基板１ＨＳの裏面に達しない埋め込み電極ＢＲＥが設けられている点と、半導体チップの表面にバンプ電極が設けられている点である。具体的に、本実施の形態６において、支持基板１ＨＳの抵抗率は、ＲＦ−ＭＯＳＦＥＴが形成されているｐ型ウェル（ボディ領域）の抵抗率よりも高抵抗率となっている。なお、支持基板１ＨＳは、抵抗率が５００Ω・ｃｍ以上の様々な種類の基板を使用することができるが、例えば、導電型不純物を導入した半導体基板から支持基板１ＨＳを構成する場合、支持基板１ＨＳの不純物濃度は、ｐ型ウェルＰＷの不純物濃度よりも低くなるように形成される。
【０１９１】
まず、図６４は、本実施の形態６において、ドレイン領域と支持基板１ＨＳとの間の電気的な等価回路を示す図であり、ドレイン領域と支持基板１ＨＳの間には、接合容量Ｃｊｓと、ＳＯＩ容量Ｃ（ＳＯＩ）と、抵抗ＲＨＳが直列接続されることになる。
【０１９２】
図６３に示す本実施の形態６におけるＲＦ−ＭＯＳＦＥＴにおいて、図６４に示すように、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値を小さくすることができる。つまり、本実施の形態６におけるＲＦ−ＭＯＳＦＥＴにおいては、完全空乏化により接合容量Ｃｊｓ自体が小さくなるとともに、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となり、寄生容量の容量値をさらに小さくすることができる。このことから、本実施の形態６におけるＲＦ−ＭＯＳＦＥＴによれば、高周波信号の漏洩を充分に抑制することができるのである。このように本実施の形態６においては、完全空乏化により接合容量Ｃｊｓ自体が小さくなることと、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となることとの相乗効果によって、ドレイン領域から支持基板１ＨＳへ高周波信号が漏洩することを抑制することができ、この結果、ＲＦ−ＭＯＳＦＥＴでの電力利得を向上させることができる。
【０１９３】
さらに、本実施の形態６では、支持基板１ＨＳの抵抗率を高くしている。つまり、図６４に示す抵抗ＲＨＳの抵抗値を大きくしていることに本実施の形態６における特徴がある。これにより、抵抗ＲＨＳで高周波信号を減衰させることができるため、支持基板１ＨＳへの高周波信号の漏洩を抑制することができるのである。つまり、高周波信号においても、抵抗値の大きな抵抗を通過する場合のほうが、抵抗値の小さな抵抗を通過する場合よりも充分に減衰させることができるので、本実施の形態６のように、支持基板１ＨＳの抵抗率を充分に大きくすることにより、高周波信号の漏洩を抑制することができる。具体的に、本実施の形態６では、支持基板１ＨＳの抵抗率は、５００Ω・ｃｍ以上となっている。このように、本実施の形態６におけるＲＦ−ＭＯＳＦＥＴにおいても、ＳＯＩ基板を使用することによる寄生容量の低減（完全空乏型ＭＯＳＦＥＴの形成とＳＯＩ容量Ｃ（ＳＯＩ）の直列付加による寄生容量の低減）と、支持基板１ＨＳの高抵抗化とを採用することにより、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制することができる。
【０１９４】
また、本実施の形態６では、前記実施の形態４のようにＳＯＩ基板を貫通して裏面電極ＢＥと直接接続される貫通電極ＴＳＶではなく、埋め込み絶縁層ＢＯＸを貫通して支持基板１ＨＳに達するが、支持基板１ＨＳの裏面に達しない埋め込み電極ＢＲＥを設けている。これは、貫通電極ＴＳＶを形成する場合、貫通電極ＴＳＶの深さが深くなるため、加工の技術的難易度が高くなるからである。これに対し、埋め込み電極ＢＲＥの場合、貫通電極ＴＳＶよりも深さを浅くすることができるため、加工の技術的難易度が低くなる。つまり、本実施の形態６で、貫通電極ＴＳＶの代わりに埋め込み電極ＢＲＥを使用しているのは、加工の容易性を考慮しているからである。
【０１９５】
本実施の形態６では、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極を採用することを前提とする。そして、支持基板１ＨＳの裏面からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を取るのではなく、半導体チップの表面にバンプ電極を形成し、このバンプ電極からＬＤＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用している。これにより、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。
【０１９６】
以上のように、本実施の形態６における半導体装置によれば、ドレイン領域から支持基板１ＨＳへの高周波信号の漏洩を充分に抑制するため、支持基板１ＨＳの高抵抗化を採用するとともに、加工容易性を考慮して貫通電極ではなく埋め込み電極ＢＲＥを採用している。これにより、電力利得の向上と加工容易性を両立させることができるとともに、放熱効率の向上も図ることができる。一方、本実施の形態６では、半導体チップの表面にバンプ電極ＢＭＰを形成し、このバンプ電極ＢＭＰからＲＦ−ＭＯＳＦＥＴのソース領域へ基準電位を供給する構成を採用しているので、ソースインピーダンスの増加を抑制することができ、この観点からも電力利得の向上を図ることができる。特に、本実施の形態６では、半導体チップと配線基板との接続にワイヤを使用せずに、バンプ電極ＢＭＰを使用しているので、配線基板にワイヤ接続領域を確保する必要がなくなる。この結果、本実施の形態６によれば、半導体装置の小型化も実現することができる。
【０１９７】
なお、本実施の形態６における半導体装置の製造方法は、前記実施の形態４における半導体装置の製造方法や前記実施の形態３における半導体装置の製造方法から類推可能であるため、省略する。
【０１９８】
（実施の形態７）
本実施の形態では、前記実施の形態１で説明したＬＤＭＯＳＦＥＴと、前記実施の形態４で説明したＲＦ−ＭＯＳＦＥＴとを同一のＳＯＩ基板に搭載する例について説明する。
【０１９９】
例えば、図２で説明したように、近年の電力増幅器６では、ＣＤＭＡ方式（３Ｇ系）の信号を増幅する増幅部ＰＡ（ＬＢ１）と、ＧＳＭ方式（２Ｇ系）の信号を増幅する増幅部ＰＡ（ＬＢ２）とを搭載していることが多い。ここで、ＧＳＭ方式（２Ｇ系）の出力電力は、約２Ｗ〜３Ｗであり、比較的大きい一方、ＣＤＭＡ方式（３Ｇ系）の出力電力は。約１Ｗ程度であり比較的小さい。したがって、出力電力の大きなＧＳＭ方式（２Ｇ系）の増幅部ＰＡ（ＬＢ２）には、耐圧の大きなＬＤＭＯＳＦＥＴを使用し、出力電力の小さなＣＤＭＡ方式（３Ｇ系）の増幅部ＰＡ（ＬＢ１）には、ＲＦ−ＭＯＳＦＥＴを使用することが考えられる。したがって、同一の半導体チップにＬＤＭＯＳＦＥＴとＲＦ−ＭＯＳＦＥＴを搭載する構成が今後要求されるようになると考えられる。
【０２００】
そこで、本実施の形態７では、前記実施の形態１で説明したＬＤＭＯＳＦＥＴと、前記実施の形態４で説明したＲＦ−ＭＯＳＦＥＴとを同一のＳＯＩ基板に搭載する例について説明する。図６５は、本実施の形態７における半導体装置のデバイス構造を示す断面図であり、図６５の左側領域にＬＤＭＯＳＦＥＴが形成され、図６５の右側領域にＲＦ−ＭＯＳＦＥＴが形成されている。図６５に示すＬＤＭＯＳＦＥＴのデバイス構造は、図７に示す前記実施の形態１におけるＬＤＭＯＳＦＥＴと同一である一方、図６５に示すＲＦ−ＭＯＳＦＥＴのデバイス構造は、基本的に、図５１に示す前記実施の形態４におけるＲＦ−ＭＯＳＦＥＴと同一であるが、若干の相違点がある。なお、図６５において、ＬＤＭＯＳＦＥＴとＲＦ−ＭＯＳＦＥＴの構成を区別するため、ゲート電極Ｇ１Ａおよびゲート電極Ｇ１Ｂ、ｐ型ウェルＰＷ（Ａ）およびｐ型ウェルＰＷ（Ｂ）、ｎ＋型不純物拡散領域ＮＤＦ１Ａおよびｎ＋型不純物拡散領域ＮＤＦ１Ｂ、貫通電極ＴＳＶ（Ａ）および貫通電極ＴＳＶ（Ｂ）と区別して記載している。
【０２０１】
ここで、本実施の形態７で使用するＳＯＩ基板には、ＬＤＭＯＳＦＥＴを形成するため、埋め込み絶縁層ＢＯＸの厚さに比べてシリコン層ＳＩの厚さが厚くなる。このため、同一のＳＯＩ基板に形成されるＲＦ−ＭＯＳＦＥＴも、埋め込み絶縁層ＢＯＸよりも厚いシリコン層に形成されることになる。したがって、本実施の形態７におけるＲＦ−ＭＯＳＦＥＴは、前記実施の形態４で説明したＲＦ−ＭＯＳＦＥＴのように完全空乏型ＭＯＳＦＥＴにすることは困難であり、部分空乏型ＭＯＳＦＥＴとなる。この点が、本実施の形態７におけるＲＦ−ＭＯＳＦＥＴと、前記実施の形態４におけるＲＦ−ＭＯＳＦＥＴとの相違点である。
【０２０２】
本実施の形態７で形成されるＲＦ−ＭＯＳＦＥＴは、部分空乏型ＭＯＳＦＥＴであるが、部分空乏型ＭＯＳＦＥＴとは、オン動作時に、ｐ型ウェルＰＷ（Ｂ）全体が空乏化するのではなく、一部分だけが空乏化するＭＯＳＦＥＴとして定義される。この部分空乏型ＭＯＳＦＥＴでは、ｐ型ウェルＰＷ（Ｂ）のうち、空乏化しない領域が残存するため、ドレイン領域とこの空乏化しない領域との間に寄生容量が発生する。すなわち、部分空乏型ＭＯＳＦＥＴは、ｐ型ウェルＰＷ全体が空乏化するために寄生容量が充分小さくなる完全空乏型ＭＯＳＦＥＴよりも寄生容量が大きくなる。しかし、ＳＯＩ基板では、ドレイン領域と支持基板１ＨＳの間に形成される寄生容量は、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となるため、寄生容量の容量値を小さくすることができるのである。つまり、本実施の形態７におけるＲＦ−ＭＯＳＦＥＴのように、完全空乏型ＭＯＳＦＥＴではなく、部分空乏型ＭＯＳＦＥＴであっても、寄生容量が、直列接続された接合容量Ｃｊｓと充分に小さなＳＯＩ容量Ｃ（ＳＯＩ）の合成容量となる結果、寄生容量の容量値を充分に小さくすることができるのである。このことから、本実施の形態７におけるＲＦ−ＭＯＳＦＥＴによれば、高周波信号の漏洩を充分に抑制することができるのである。この本実施の形態７におけるＲＦ−ＭＯＳＦＥＴのその他の構成は、前記実施の形態４におけるＲＦ−ＭＯＳＦＥＴと同様の構成をしているため、本実施の形態７におけるＲＦ−ＭＯＳＦＥＴにおいても、前記実施の形態４におけるＲＦ−ＭＯＳＦＥＴと同様の効果を得ることができる。また、本実施の形態７におけるＬＤＭＯＳＦＥＴは、前記実施の形態１におけるＬＤＭＯＳＦＥＴと同様の構成をしているため、本実施の形態７におけるＬＤＭＯＳＦＥＴも、前記実施の形態１におけるＬＤＭＯＳＦＥＴと同様の効果を得ることができる。
【０２０３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２０４】
前記実施の形態１〜７では、ＳＯＩ基板上に、ＬＤＭＯＳＦＥＴやＲＦ−ＭＯＳＦＥＴに代表されるアンプ用電界効果トランジスタを形成するように構成している。ここで、例えば、図１に示すアンテナスイッチ８で使用されるスイッチング用電界効果トランジスタもＳＯＩ基板上に形成されたＭＯＳＦＥＴから構成される。したがって、図１に示す電力増幅器６とアンテナスイッチ８とを統合したフロントエンドモジュールを構成する場合、同一のＳＯＩ基板に、電力増幅器６を構成するアンプ用電界効果トランジスタと、アンテナスイッチ８を構成するスイッチング用電界効果トランジスタを形成することも可能となる。この結果、本発明の技術的思想を応用することにより、フロントエンドモジュールの性能向上と小型化を実現することも可能となる。
【産業上の利用可能性】
【０２０５】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０２０６】
１  携帯電話機
１ＨＳ  支持基板
１ＬＳ  支持基板
１Ｓ  半導体基板
２  アプリケーションプロセッサ
３  メモリ
４  ベースバンド部
５  ＲＦＩＣ
６  電力増幅器
７  ＳＡＷフィルタ
８  アンテナスイッチ
９  アンテナ
ＡＲ１  領域
ＡＲ２  領域
ＡＲ３  領域
ＡＲ４  領域
ＡＲ５  領域
ＡＲ６  領域
ＢＡＲＣ  反射防止膜
ＢＥ  裏面電極
ＢＭＰ  バンプ電極
ＢＯＸ  埋め込み絶縁層
ＢＲＥ埋め込み電極
ＣＨＰ１  半導体チップ
ＣＨＰ２Ａ  半導体チップ
ＣＨＰ２Ｂ  半導体チップ
ＣＩＬ  容量絶縁膜
Ｃｊｓ  接合容量
ＣＮＴ  コンタクトホール
ＣＯＬ  インダクタ
Ｃ（ＳＯＩ）  ＳＯＩ容量
ＣＵ  制御回路
ＤＴ  溝
ＥＬＮＵ  ｎ−型不純物拡散領域
ＥＬ１  電極
ＥＬ２  電極
ＥＬ３  電極
ＥＰＩ  エピタキシャル層
ＦＲ１  レジスト膜
ＦＲ２  レジスト膜
ＦＲ３  レジスト膜
ＦＲ４  レジスト膜
ＦＲ５  レジスト膜
ＦＲ６  レジスト膜
ＦＲ７  レジスト膜
ＦＲ８  レジスト膜
ＦＲ９  レジスト膜
ＦＲ１０  レジスト膜
ＦＲ１１  レジスト膜
ＦＲ１２  レジスト膜
ＦＲ１３  レジスト膜
ＦＲ１４  レジスト膜
ＦＲ１５  レジスト膜
ＦＲ１６  レジスト膜
ＧＮＤ１  グランド電位
ＧＮＤ２  グランド電位
ＧＮＤ３  グランド電位
ＧＯＸ  ゲート絶縁膜
Ｇ１  ゲート電極
Ｇ１Ａ  ゲート電極
Ｇ１Ｂ  ゲート電極
Ｇ２  ゲート電極
Ｇ３  ゲート電極
ＨＢ１ａｏｕｔ  出力端子
ＨＢ１ｂｏｕｔ  出力端子
ＨＢ１ｃｏｕｔ  出力端子
ＨＢ２ｏｕｔ  出力端子
ＨＢｉｎ  入力端子
ＨＬＤ  キャップ絶縁膜
ＨＮＬＤ  ｎ−型オフセットドレイン領域
ＨＮＷ１  ｎ型ウェル
ＨＮＷ２  ｎ型ウェル
ＨＰＡ  電力増幅モジュール
ＨＰＨ  ｐ型不純物拡散領域
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
ＩＬ３  層間絶縁膜
ＬＢ１ａｏｕｔ  出力端子
ＬＢ１ｂｏｕｔ  出力端子
ＬＢ１ｃｏｕｔ  出力端子
ＬＢ２ｏｕｔ  出力端子
ＬＢｉｎ  入力端子
ＬＮＬＤ  ｎ−型不純物拡散領域
ＬＮＬＤ１  ｎ−型不純物拡散領域
ＬＮＬＤ２  ｎ−型不純物拡散領域
ＬＰＬＤ  ｐ−型不純物拡散領域
Ｌ１  第１層配線
Ｌ２  第２層配線
ＭＦ１  金属膜
ＭＮ１  段間整合回路
ＭＮ２  段間整合回路
ＮＤＦ１  ｎ＋型不純物拡散領域
ＮＤＦ１Ａ  ｎ＋型不純物拡散領域
ＮＤＦ１Ｂ  ｎ＋型不純物拡散領域
ＮＤＦ２  ｎ＋型不純物拡散領域
ＮＤＦ３  ｎ＋型不純物拡散領域
ＮＷ  ｎ型ウェル
ＯＸ  酸化シリコン膜
ＰＡ（ＨＢ１）  増幅部
ＰＡ（ＨＢ２）  増幅部
ＰＡ（ＬＢ１）  増幅部
ＰＡ（ＬＢ２）  増幅部
ＰＡＳ  表面保護膜
ＰＤ  パッド
ＰＤＦ  ｐ＋型不純物拡散領域
ＰＦ  ポリシリコン膜
ＰＦ（Ｎ）  ｎ型ポリシリコン膜
ＰＦ（Ｐ）  ｐ型ポリシリコン膜
ＰＬ  ｐ型打ち抜き層
ＰＬＧ  プラグ
ＰＬＧ２  プラグ
ＰＲ  ｐ＋型半導体領域
ＰＷ  ｐ型ウェル
ＰＷ（Ａ）  ｐ型ウェル
ＰＷ（Ｂ）  ｐ型ウェル
ＰＷＬ  ｐ型ウェル
Ｑ１  増幅素子
Ｑ２  増幅素子
Ｑ３  増幅素子
ＲＨＳ  抵抗
ＲＬＳ  抵抗
ＲＳ  抵抗
ＲＰ  抵抗素子
ＳＩ  シリコン層
ＳＬ  シリサイド膜
ＳＭＤ  受動部品
ＳＮ  窒化シリコン膜
ＳＮ２  窒化シリコン膜
ＳＴＩ  素子分離領域
ＳＷ  サイドウォール
ＳＷ１  スイッチ
ＳＷ２  スイッチ
ＴＮ  窒化チタン膜
ＴＳＶ  貫通電極
ＴＳＶ（Ａ）  貫通電極
ＴＳＶ（Ｂ）  貫通電極
ＴＳＶ１  貫通電極
ＴＳＶ２  貫通電極
ＶＡ  貫通電極用ビア
ＶＡ２  ビア
ＶＡ３  埋め込み電極用ビア
Ｖｄｄ１  電源電位
ＶＬＮ  ｐ型ウェル
Ｗ  ワイヤ
ＷＢ  配線基板
【図１】
2014207252.tif 000003
【図２】
2014207252.tif 000004
【図３】
2014207252.tif 000005
【図４】
2014207252.tif 000006
【図５】
2014207252.tif 000007
【図６】
2014207252.tif 000008
【図７】
2014207252.tif 000009
【図８】
2014207252.tif 000010
【図９】
2014207252.tif 000011
【図１０】
2014207252.tif 000012
【図１１】
2014207252.tif 000013
【図１２】
2014207252.tif 000014
【図１３】
2014207252.tif 000015
【図１４】
2014207252.tif 000016
【図１５】
2014207252.tif 000017
【図１６】
2014207252.tif 000018
【図１７】
2014207252.tif 000019
【図１８】
2014207252.tif 000020
【図１９】
2014207252.tif 000021
【図２０】
2014207252.tif 000022
【図２１】
2014207252.tif 000023
【図２２】
2014207252.tif 000024
【図２３】
2014207252.tif 000025
【図２４】
2014207252.tif 000026
【図２５】
2014207252.tif 000027
【図２６】
2014207252.tif 000028
【図２７】
2014207252.tif 000029
【図２８】
2014207252.tif 000030
【図２９】
2014207252.tif 000031
【図３０】
2014207252.tif 000032
【図３１】
2014207252.tif 000033
【図３２】
2014207252.tif 000034
【図３３】
2014207252.tif 000035
【図３４】
2014207252.tif 000036
【図３５】
2014207252.tif 000037
【図３６】
2014207252.tif 000038
【図３７】
2014207252.tif 000039
【図３８】
2014207252.tif 000040
【図３９】
2014207252.tif 000041
【図４０】
2014207252.tif 000042
【図４１】
2014207252.tif 000043
【図４２】
2014207252.tif 000044
【図４３】
2014207252.tif 000045
【図４４】
2014207252.tif 000046
【図４５】
2014207252.tif 000047
【図４６】
2014207252.tif 000048
【図４７】
2014207252.tif 000049
【図４８】
2014207252.tif 000050
【図４９】
2014207252.tif 000051
【図５０】
2014207252.tif 000052
【図５１】
2014207252.tif 000053
【図５２】
2014207252.tif 000054
【図５３】
2014207252.tif 000055
【図５４】
2014207252.tif 000056
【図５５】
2014207252.tif 000057
【図５６】
2014207252.tif 000058
【図５７】
2014207252.tif 000059
【図５８】
2014207252.tif 000060
【図５９】
2014207252.tif 000061
【図６０】
2014207252.tif 000062
【図６１】
2014207252.tif 000063
【図６２】
2014207252.tif 000064
【図６３】
2014207252.tif 000065
【図６４】
2014207252.tif 000066
【図６５】
2014207252.tif 000067