(57)【要約】【課題】同一半導体基板上に不揮発性メモリおよびＭＯＳＦＥＴを形成する場合において、ゲート電極中のグレインサイズが大きくなることを防ぎ、半導体装置の信頼性を向上させる。【解決手段】不揮発性メモリのコントロールゲート電極ＣＧ、およびその他のＭＯＳＦＥＴのゲート電極Ｇ２〜Ｇ４を同層の膜を用いて形成し、さらに、コントロールゲート電極ＣＧおよびゲート電極Ｇ２〜Ｇ４を、少なくとも２層のポリシリコン膜Ｐ１、Ｐ２からなる積層膜により構成する。【選択図】図１４
2014103204.tif 000002
【特許請求の範囲】
【請求項１】
（ａ１）主面に第１領域、第２領域および第３領域を有する半導体基板を準備する工程と、
（ｂ１）前記半導体基板の主面上に第１絶縁膜、第１ポリシリコン膜および第２ポリシリコン膜を順次積層する工程と、
（ｃ１）前記第１領域の前記第１ポリシリコン膜および前記第２ポリシリコン膜を加工して、前記第１ポリシリコン膜および前記第２ポリシリコン膜を含む選択用ゲート電極を形成する工程と、
（ｄ１）第２絶縁膜および電荷蓄積膜を順に積層して形成した第３絶縁膜を介して、前記選択用ゲート電極の側壁および前記半導体基板の主面に隣接する記憶用ゲート電極を形成する工程と、
（ｅ１）前記（ｄ１）工程の後、前記第２領域および前記第３領域の前記第２ポリシリコン膜の上方から、前記第２ポリシリコン膜に対して第１導電型の不純物を打ち込む工程と、
（ｆ１）前記第２領域および前記第３領域の前記第２ポリシリコン膜および前記第１ポリシリコン膜を加工して、前記第１ポリシリコン膜および前記第２ポリシリコン膜を含む第１ゲート電極および第２ゲート電極を、前記第２領域および前記第３領域にそれぞれ形成する工程と、
（ｇ１）前記選択用ゲート電極、前記記憶用ゲート電極および前記第３絶縁膜を含む不揮発性メモリ、
前記第１ゲート電極を含む前記第１導電型の第１電界効果トランジスタ、
および、前記第２ゲート電極を含み、前記第１電界効果トランジスタよりも駆動電圧が低い前記第１導電型の第２電界効果トランジスタを形成する工程と、
を有する、半導体装置の製造方法。
【請求項２】
前記第２ゲート電極は、前記第１導電型とは異なる第２導電型の第３電界効果トランジスタの一部を構成している、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２電界効果トランジスタおよび前記第３電界効果トランジスタはＳＲＡＭを構成し、
前記第２電界効果トランジスタは駆動トランジスタであり、
前記第３電界効果トランジスタは負荷トランジスタである、請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２電界効果トランジスタおよび前記第３電界効果トランジスタはＣＭＯＳインバータを構成する、請求項２記載の半導体装置の製造方法。
【請求項５】
前記（ｄ１）工程の後、前記（ｆ１）工程の前に、前記第２ポリシリコン膜の上方から、前記半導体基板上の第４領域の前記第２ポリシリコン膜に対して前記第１導電型または前記第２導電型の不純物を打ち込む工程をさらに有し、
前記（ｆ１）工程では、前記第４領域の前記第２ポリシリコン膜および前記第１ポリシリコン膜を加工して、前記第１ポリシリコン膜および前記第２ポリシリコン膜を含む第３ゲート電極を形成し、
前記（ｇ１）工程では、前記第３ゲート電極を含み、前記第１電界効果トランジスタよりも駆動電圧が低い第４電界効果トランジスタを形成し、
前記第３ゲート電極は、前記第４電界効果トランジスタと異なる導電型の電界効果トランジスタの一部を構成していない、請求項４記載の半導体装置の製造方法。
【請求項６】
（ｆ２）前記（ｅ１）工程の後、前記（ｇ１）工程の前に、前記第１ポリシリコン膜および前記第２ポリシリコン膜を加熱する工程をさらに有する、請求項１記載の半導体装置の製造方法。
【請求項７】
前記（ｆ２）工程は、前記（ｆ１）工程の後に行う、請求項６記載の半導体装置の製造方法。
【請求項８】
前記（ｄ１）工程では、前記電荷蓄積膜を形成する際に窒化処理を行う、請求項１記載の半導体装置の製造方法。
【請求項９】
前記（ｂ１）工程では、前記第１ポリシリコン膜の膜厚を前記第２ポリシリコン膜の膜厚よりも薄く形成する、請求項１記載の半導体装置の製造方法。
【請求項１０】
半導体基板に形成された電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に前記電界効果トランジスタのゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上に第１ポリシリコン膜を形成する工程と、
（ｃ）前記第１ポリシリコン膜上に第２ポリシリコン膜を形成する工程と、
（ｄ）前記第１ポリシリコン膜および前記第２ポリシリコン膜に不純物を導入する工程と、
（ｅ）前記第１ポリシリコン膜および前記第２ポリシリコン膜をパターニングして、前記電界効果トランジスタのゲート電極を形成する工程と、
を有し、
前記第１ポリシリコン膜の膜厚は前記第２ポリシリコン膜の膜厚よりも薄く、
前記（ｄ）工程後に、前記第１ポリシリコン膜中および前記第２ポリシリコン膜中の不純物を活性化する熱処理工程を有する、半導体装置の製造方法。
【請求項１１】
前記熱処理工程は前記（ｅ）工程の後に行われる、請求項１０記載の半導体装置の製造方法。
【請求項１２】
主面に第１領域、第２領域および第３領域を有する半導体基板と、
前記第１領域に形成された不揮発性メモリと、
前記第２領域に形成された第１導電型の第１電界効果トランジスタと、
前記第３領域に形成された、前記第１電界効果トランジスタよりも駆動電圧が低い、前記第１導電型の第２電界効果トランジスタと、
を有し、
前記不揮発性メモリは、
前記半導体基板上に第１絶縁膜を介して順に積層された、第１ポリシリコン膜および第２ポリシリコン膜を含む選択用ゲート電極と、
第２絶縁膜および電荷蓄積膜が順に積層されて形成された第３絶縁膜を介して、前記選択用ゲート電極の側壁および前記半導体基板の主面に隣接する記憶用ゲート電極と、
を有し、
前記第１電界効果トランジスタは、前記半導体基板上に順に積層された、第３ポリシリコン膜および第４ポリシリコン膜を含む第１ゲート電極を有し、
前記第２電界効果トランジスタは、前記半導体基板上に順に積層された、第５ポリシリコン膜および第６ポリシリコン膜を含む第２ゲート電極を有し、
前記第１ポリシリコン膜、前記第３ポリシリコン膜および前記第５ポリシリコン膜は互いに同層の膜であり、
前記第２ポリシリコン膜、前記第４ポリシリコン膜および前記第６ポリシリコン膜は互いに同層の膜である、半導体装置。
【請求項１３】
前記第２ゲート電極は、前記第１導電型とは異なる第２導電型の第３電界効果トランジスタの一部を構成している、請求項１２記載の半導体装置。
【請求項１４】
前記第２電界効果トランジスタおよび前記第３電界効果トランジスタはＳＲＡＭを構成し、
前記第２電界効果トランジスタは駆動トランジスタであり、
前記第３電界効果トランジスタは負荷トランジスタである、請求項１３記載の半導体装置。
【請求項１５】
前記第２電界効果トランジスタおよび前記第３電界効果トランジスタはＣＭＯＳインバータを構成する、請求項１３記載の半導体装置。
【請求項１６】
前記半導体基板上の第４領域に第４電界効果トランジスタを有し、
前記第４電界効果トランジスタを構成する第３ゲート電極は、少なくとも前記第１ポリシリコン膜と同層の第７ポリシリコン膜と、前記第７ポリシリコン膜上に形成された、前記第２ポリシリコン膜と同層の第８ポリシリコン膜とを含み、
前記第４電界効果トランジスタと異なる導電型の電界効果トランジスタの一部を構成していない請求項１５記載の半導体装置。
【請求項１７】
前記電荷蓄積膜は窒化シリコン膜である、請求項１２記載の半導体装置。
【請求項１８】
前記第１ポリシリコン膜の膜厚、前記第３ポリシリコン膜の膜厚および前記第５ポリシリコン膜の膜厚は、それぞれ、前記第２ポリシリコン膜の膜厚、前記第４ポリシリコン膜の膜厚および前記第６ポリシリコン膜の膜厚よりも薄い、請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、特に、不揮発性メモリおよび電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年では、半導体装置の微細化に伴い、ロジック回路などに用いられ、高速で動作する低耐圧のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）と不揮発性記憶装置であるフラッシュメモリとを同一半導体基板上に形成されることが多くなっている。このような半導体装置を形成する工程の手順としては、フラッシュメモリのゲート構造を形成した後に、低耐圧ＭＯＳＦＥＴのゲート電極に不純物を導入する方法が知られている。
【０００３】
特許文献１（特開２００７−３０５７１１号公報）には、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性メモリのコントロールゲート電極およびその他の高耐圧ＭＯＳＦＥＴなどのゲート電極を、それぞれ２層のポリシリコン膜を積層した構造とすることが記載されている。
【０００４】
特許文献２（特開２００１−２４４４２４号公報）には、不揮発性メモリのフローティングゲート電極ならびに高耐圧ＭＯＳＦＥＴのゲート電極および低耐圧ＭＯＳＦＥＴのゲート電極をそれぞれ２層のポリシリコン膜を積層して形成することが記載されている。
【０００５】
特許文献３（特開２０００−０４０７５２号公報）には、不揮発性メモリのフローティングゲート電極を２層のポリシリコン膜を積層して形成することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３０５７１１号公報
【特許文献２】特開２００１−２４４４２４号公報
【特許文献３】特開２０００−０４０７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のように不揮発性メモリのゲート構造を形成した後に低耐圧ＭＯＳＦＥＴのゲート電極に対し不純物を導入する場合、不揮発性メモリの形成時の加熱工程によりＭＯＳＦＥＴのゲート電極を構成するポリシリコン膜のグレインが成長する。このため、ＭＯＳＦＥＴのゲート電極中の下部に不純物が拡散することが阻害され、ゲート電極が空乏化することで、半導体装置の信頼性が低下する問題がある。
【０００８】
また、不揮発性メモリのゲート電極においても、同様の課題がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置は、不揮発性メモリのコントロールゲート電極およびその他のＭＯＳＦＥＴのゲート電極を同層の膜を用いて形成し、さらに、当該コントロールゲート電極および当該ゲート電極を、少なくとも２層のポリシリコン膜からなる積層膜により構成するものである。
【００１２】
また、一実施の形態である半導体装置は、不揮発性メモリのコントロールゲート電極を、少なくとも２層のポリシリコン膜からなる積層膜により構成し、下層のポリシリコン膜の膜厚を上層のポリシリコン膜の膜厚よりも薄くしたものである。
【００１３】
また、一実施の形態である半導体装置は、ＭＯＳＦＥＴのゲート電極を、少なくとも２層のポリシリコン膜からなる積層膜により構成し、下層のポリシリコン膜の膜厚を上層のポリシリコン膜の膜厚よりも薄くしたものである。
【発明の効果】
【００１４】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２】本発明の実施の形態１である半導体装置を示す等価回路図である。
【図３】本発明の実施の形態１である半導体装置を示す等価回路図である。
【図４】本発明の実施の形態１である半導体装置を示す平面レイアウトである。
【図５】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図９に続く半導体装置の製造方法を示す断面図である。
【図１２】図１０に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】（ａ）は、実施の形態１における積層ポリシリコン膜のグレインサイズを模式化した断面図である。（ｂ）は、実施の形態２における積層ポリシリコン膜のグレインサイズを模式化した断面図である。
【図１９】比較例として示す半導体装置の製造工程を説明する断面図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見やすくするために部分的にハッチングを付す場合がある。
【００１８】
本実施の形態の半導体装置は、半導体基板上に、ＭＯＮＯＳ型の不揮発性メモリ（以下単にＭＯＮＯＳメモリという）、電源電流などの入力および出力（Ｉ／Ｏ）などに用いられる高耐圧ＭＯＳＦＥＴ、および高耐圧ＭＯＳＦＥＴよりも動作電圧が低い低耐圧ＭＯＳＦＥＴを含むものである。低耐圧ＭＯＳＦＥＴには、例えばロジック回路に用いられるＭＯＳＦＥＴ、またはＳＲＡＭ（Static Random Access Memory）を構成するＭＯＳＦＥＴが含まれる。以下では、各素子のゲート電極を２層の積層構造とすることにより、ゲート電極を構成するグレインの成長を抑え、半導体装置の信頼性を向上させることについて説明する。
【００１９】
まず、本実施の形態の半導体装置を構成するＭＯＮＯＳメモリおよびＳＲＡＭについて説明する。
【００２０】
図１は、本実施の形態のＭＯＮＯＳメモリを示す断面図、図２は、図１に示すＭＯＮＯＳメモリの等価回路図である。なお、図１および図２は、互いに隣接して配置された２個のメモリセル（ＭＣ１、ＭＣ２）を示している。
【００２１】
ＭＯＮＯＳメモリのメモリセルＭＣ１は、ｐ型の単結晶シリコン基板からなる半導体基板ＳＢの主面のｐ型ウエルＷ１上に形成されている。
【００２２】
メモリセルＭＣ１は、コントロールトランジスタＣ１とメモリトランジスタＭ１とで構成されている。コントロールトランジスタＣ１のゲート電極（コントロールゲート電極ＣＧ）は、半導体基板ＳＢの主面に対して垂直な方向に積層された２層のノンドープのポリシリコン膜Ｐ１およびＰ２からなり、酸化シリコン膜からなるゲート絶縁膜ＧＦ１上に形成されている。ポリシリコン膜Ｐ１およびＰ２のそれぞれの膜厚は共に同程度であり、例えば４４ｎｍ程度である。
【００２３】
また、メモリトランジスタＭ１のゲート電極（メモリゲート電極ＭＧ）はノンドープの多結晶シリコン膜からなり、コントロールゲート電極（選択用ゲート電極）ＣＧの一方の側壁に形成されている。なお、コントロールゲート電極ＣＧ上には絶縁膜である窒化シリコン膜Ｎ２がさらに積層されており、メモリゲート電極（記憶用ゲート電極）ＭＧは、ゲート絶縁膜ＧＦ１、コントロールゲート電極ＣＧおよび窒化シリコン膜Ｎ２からなる積層膜の側壁に接して形成されている。
【００２４】
メモリゲート電極ＭＧは、一部がコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧ間に形成され、他部が半導体基板ＳＢおよびメモリゲート電極ＭＧ間に形成された、Ｌ字状の断面形状を有するＯＮＯ（Oxide Nitride Oxide）膜ＯＸを介してコントロールゲート電極ＣＧおよびｐ型ウエルＷ１と電気的に分離されている。つまり、メモリゲート電極ＭＧは、ＯＮＯ膜ＯＸを介して、コントロールゲート電極ＣＧの側壁および半導体基板ＳＢの主面に隣接している。
【００２５】
ＯＮＯ膜ＯＸは、２層の酸化シリコン膜Ｘ５、Ｘ６と、それらの間に形成された窒化シリコン膜Ｎ１とからなる。データの書き込み時には、チャネル領域で発生したホットエレクトロンがＯＮＯ膜ＯＸに注入され、窒化シリコン膜Ｎ１中のトラップに捕獲される。つまり、窒化シリコン膜Ｎ１は電荷蓄積膜である。
【００２６】
コントロールゲート電極ＣＧの近傍のｐ型ウエルＷ１には、メモリセルＭＣ１のドレイン領域として機能する拡散層であるｎ＋型半導体領域Ｄ１ｄが形成されている。また、メモリゲート電極ＭＧの近傍のｐ型ウエルＷ１には、メモリセルＭＣ１のソース領域として機能する拡散層であるｎ＋型半導体領域Ｄ１ｓが形成されている。
【００２７】
ｎ＋型半導体領域（ドレイン領域）Ｄ１ｄに隣接した領域のｐ型ウエルＷ１には、ｎ＋型半導体領域Ｄ１ｄよりも不純物濃度が低いｎ−型半導体領域Ｅ１ｄが形成されている。すなわち、低濃度拡散層のｎ−型半導体領域Ｅ１ｄおよび高濃度拡散層のｎ＋型半導体領域Ｄ１ｄが形成されている。ｎ−型半導体領域Ｅ１ｄは、ｎ＋型半導体領域（ドレイン領域）Ｄ１ｄの端部の高電界を緩和し、コントロールトランジスタＣ１をＬＤＤ（Lightly Doped Drain）構造にするためのエクステンション領域である。
【００２８】
また、ｎ＋型半導体領域（ソース領域）Ｄ１ｓに隣接した領域のｐ型ウエルＷ１には、ｎ＋型半導体領域Ｄ１ｓよりも不純物濃度が低いｎ−型半導体領域Ｅ１ｓが形成されている。すなわち、低濃度拡散層のｎ−型半導体領域Ｅ１ｓおよび高濃度拡散層のｎ＋型半導体領域Ｄ１ｓが形成されている。ｎ−型半導体領域Ｅ１ｓは、ｎ＋型半導体領域（ソース領域）Ｄ１ｓの端部の高電界を緩和し、メモリトランジスタＭ１をＬＤＤ構造にするためのエクステンション領域である。
【００２９】
コントロールゲート電極ＣＧの他方の側壁およびメモリゲート電極ＭＧの一方の側壁には、酸化シリコン膜からなるサイドウォールＳＷが形成されている。サイドウォールＳＷは、ｎ＋型半導体領域（ドレイン領域）Ｄ１ｄおよびｎ＋型半導体領域（ソース領域）Ｄ１ｓを形成するために利用される。
【００３０】
前述のように構成されたメモリセルＭＣ１の上部には、窒化シリコン膜からなるストッパ絶縁膜ＥＳと、酸化シリコン膜からなる層間絶縁膜Ｌ１とを介して、データ線である金属配線ＭＤと、ソース線である金属配線ＭＳとが形成されている。金属配線ＭＤは、ｎ＋型半導体領域（ドレイン領域）Ｄ１ｄの上部に形成されたコンタクトホール内のコンタクトプラグＣＰを介してｎ＋型半導体領域（ドレイン領域）Ｄ１ｄと電気的に接続されている。同様に、金属配線ＭＳは、ｎ＋型半導体領域（ソース領域）Ｄ１ｓと電気的に接続されている。金属配線ＭＤ、ＭＳは、銅合金を主体としたメタル膜からなり、コンタクトプラグＣＰは、タングステンを主体としたメタル膜からなる。
【００３１】
なお、ｎ＋型半導体領域Ｄ１ｄ、ｎ＋型半導体領域Ｄ１ｓ、メモリゲート電極ＭＧの上面には、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層Ｓ１が形成されている。また、シリサイド層Ｓ１の材料は、コバルトシリサイドまたはニッケルプラチナシリサイドなどでもよい。コントロールゲート電極ＣＧ上には窒化シリコン膜Ｎ２があるため、コントロールゲート電極ＣＧの上面はシリサイド化されていない。上記のように、メモリセルＭＣ１は、ＯＮＯ膜ＯＸを介して互いに隣接するコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを有するスプリットゲート型のＭＯＮＯＳメモリである。
【００３２】
また、メモリセルＭＣ１の隣には、ｎ＋型半導体領域Ｄ１ｄを挟んで、メモリセルＭＣ１と線対照な構造を有するメモリセルＭＣ２が形成されている。メモリセルＭＣ２はコントロールトランジスタＣ２とメモリトランジスタＭ２とで構成され、メモリセルＭＣ１と同様の構造を有し、メモリセルＭＣ１とｎ＋型半導体領域Ｄ１ｄを共有している。
【００３３】
図２に示すように、コントロールトランジスタＣ１のコントロールゲート電極ＣＧ（図１参照）は、コントロールゲート線ＣＧＬ０に接続され、メモリトランジスタＭ１のメモリゲート電極ＭＧ（図１参照）は、メモリゲート線ＭＧＬ０に接続されている。また、ソース領域Ｄ１ｓ（図１参照）は、ソース線ＳＬ１に接続されている。
【００３４】
メモリセルＭＣ１に隣接するメモリセルＭＣ２は、メモリセルＭＣ１と同一の構造で構成され、そのドレイン領域Ｄ１ｄ（図１参照）は、メモリセルＭＣ１のドレイン領域Ｄ１ｄ（図１参照）と共有されている。このドレイン領域Ｄ１ｄは、データ線ＤＬ１に接続されている。２個のメモリセルＭＣ１、ＭＣ２は、共通のドレイン領域Ｄ１ｄを挟んで対称となるように配置されている。コントロールトランジスタＣ２のコントロールゲート電極ＣＧ（図１参照）は、コントロールゲート線ＣＧＬ１に接続され、メモリトランジスタＭ２のメモリゲート電極ＭＧ（図１参照）は、メモリゲート線ＭＧＬ１に接続されている。また、ソース領域Ｄ１ｓ（図１参照）は、ソース線ＳＬ１に接続されている。
【００３５】
次に、上記メモリセルＭＣ１を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ここでは、ＯＮＯ膜ＯＸ（図１参照）に電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。
【００３６】
書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、例えばコントロールゲート電極ＣＧに０．７Ｖ、メモリゲート電極ＭＧに１０Ｖ、ソース領域Ｄ１ｓに６Ｖ、ドレイン領域Ｄ１ｄに０Ｖ、ｐ型ウエルＷ１（図１参照）に０Ｖをそれぞれ印加する。これにより、ソース領域Ｄ１ｓとドレイン領域Ｄ１ｄとの間に形成されるチャネル領域のうち、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの中間付近の領域でホットエレクトロンが発生し、これがＯＮＯ膜ＯＸに注入される。注入された電子は窒化シリコン膜Ｎ１（図１参照）中のトラップに捕獲され、メモリトランジスタＭ１のしきい値電圧が上昇する。
【００３７】
消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、例えばコントロールゲート電極ＣＧに０．７Ｖ、メモリゲート電極ＭＧに−８Ｖ、ソース領域Ｄ１ｓに７Ｖ、ドレイン領域Ｄ１ｄに０Ｖ、ｐ型ウエルＷ１に０Ｖをそれぞれ印加する。これにより、コントロールゲート電極ＣＧの下部のｐ型ウエルＷ１にチャネル領域が形成される。
【００３８】
また、ソース領域Ｄ１ｓに高電圧（７Ｖ）が印加されるため、ソース領域Ｄ１ｓから伸びた空乏層がコントロールトランジスタＣ１のチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域Ｄ１ｓとの間の高電界によって加速されてインパクトイオン化が生じ、電子とホールの対が生成される。そして、このホールがメモリゲート電極ＭＧに印加された負電圧（−８Ｖ）によって加速されてホットホールとなり、ＯＮＯ膜ＯＸに注入される。注入されたホールは窒化シリコン膜Ｎ１中のトラップに捕獲され、メモリトランジスタＭ１のしきい値電圧が低下する。
【００３９】
読み出し時には、例えばコントロールゲート電極ＣＧに１．５Ｖ、メモリゲート電極ＭＧに１．５Ｖ、ソース領域Ｄ１ｓに０Ｖ、ドレイン領域Ｄ１ｄに１．５Ｖ、ｐ型ウエルＷ１に０Ｖをそれぞれ印加する。すなわち、メモリゲート電極ＭＧに印加する電圧を、書き込み状態におけるメモリトランジスタＭ１のしきい値電圧と、消去状態におけるメモリトランジスタＭ１のしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。
【００４０】
以下では、本実施の形態のＳＲＡＭについて説明する。
【００４１】
まず、ＳＲＡＭを構成するメモリセルＭＣ３の等価回路について説明する。図３は、本実施の形態１におけるＳＲＡＭのメモリセルＭＣ３を示す等価回路図である。図３に示すように、このメモリセルＭＣ３は、一対の相補性データ線（データ線ＤＬ２、データ線ＤＬ３）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＯＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２により構成されている。駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２および転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２はｎチャネル型ＭＯＳＦＥＴで構成され、負荷用ＭＯＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＯＳＦＥＴで構成されている。
【００４２】
メモリセルＭＣ３を構成する上記６個のＭＯＳＦＥＴのうち、駆動用ＭＯＳＦＥＴＱｄ１および負荷用ＭＯＳＦＥＴＱｐ１は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータＩＮＶ１を構成し、駆動用ＭＯＳＦＥＴＱｄ２および負荷用ＭＯＳＦＥＴＱｐ２は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２の相互の入出力端子（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（蓄積ノードＡ）は、転送用ＭＯＳＦＥＴＱｔ１のソース領域、ドレイン領域の一方に接続され、他方の入出力端子（蓄積ノードＢ）は、転送用ＭＯＳＦＥＴＱｔ２のソース領域、ドレイン領域の一方に接続されている。
【００４３】
さらに、転送用ＭＯＳＦＥＴＱｔ１のソース領域、ドレイン領域の他方はデータ線ＤＬ２に接続され、転送用ＭＯＳＦＥＴＱｔ２のソース領域、ドレイン領域の他方はデータ線ＤＬ３に接続されている。また、フリップフロップ回路の一端（負荷用ＭＯＳＦＥＴＱｐ１、Ｑｐ２の各ソース領域）は電源電圧（Ｖｃｃ)に接続され、他端（駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の各ソース領域）は基準電圧（Ｖｓｓ)に接続されている。
【００４４】
上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の蓄積ノードＡが高電位（Ｈ）であるときには、駆動用ＭＯＳＦＥＴＱｄ２がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の蓄積ノードＢが低電位（Ｌ）になる。したがって、駆動用ＭＯＳＦＥＴＱｄ１がＯＦＦになり、蓄積ノードＡの高電位（Ｈ）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を交差結合させたラッチ回路によって相互の蓄積ノードＡ、Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。
【００４５】
転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（Ｈ）であるときには、転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２がＯＮになり、ラッチ回路と相補性データ線（データ線ＤＬ２、ＤＬ３）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨまたはＬ）がデータ線ＤＬ２、ＤＬ３に現れ、メモリセルＭＣ３の情報として読み出される。
【００４６】
メモリセルＭＣ３に情報を書き込むには、ワード線ＷＬを（Ｈ）電位レベル、転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にしてデータ線ＤＬ２、ＤＬ３の情報を蓄積ノードＡ、Ｂに伝達する。以上のようにして、ＳＲＡＭを動作させることができる。
【００４７】
次に、本実施の形態におけるＳＲＡＭのレイアウト構成について説明する。ＳＲＡＭのメモリセルＭＣ３は、例えば、図４に示すように、半導体基板に形成された一対の駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、一対の負荷用ＭＯＳＦＥＴＱｐ１、Ｑｐ２および一対の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の６つの電界効果トランジスタから構成されている。このとき、一対の駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２および一対の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２は、ｎチャネル型ＭＯＳＦＥＴから構成され、一対の負荷用ＭＯＳＦＥＴＱｐ１、Ｑｐ２はｐチャネル型ＭＯＳＦＥＴから構成されている。図４は、本実施の形態の半導体装置を構成するＳＲＡＭの一部のメモリセルＭＣ３を示す平面レイアウトである。
【００４８】
具体的には、半導体基板は素子分離領域ＩＥで複数のアクティブ領域Ａｎ１、Ａｎ２、Ａｐ１およびＡｐ２に区画されている。素子分離領域ＩＥで区画された複数のアクティブ領域Ａｎ１、Ａｎ２、Ａｐ１およびＡｐ２は、半導体基板の主面に沿う方向であるｘ方向（第２方向）に並んで、ｘ方向に直交するｙ方向（第１方向）に延在するように配置され、アクティブ領域Ａｎ１、Ａｎ２、Ａｐ１およびＡｐ２の周囲を素子分離領域ＩＥで囲む構造となっている。
【００４９】
ｎチャネル型ＭＯＳＦＥＴを形成するアクティブ領域Ａｎ１およびＡｎ２では、アクティブ領域Ａｎ１内およびＡｎ２内にＰ（リン）またはＡｓ（ヒ素）などのｎ型不純物を導入することによりソース領域およびドレイン領域が形成されている。そして、ソース領域とドレイン領域の間のアクティブ領域Ａｎ１上およびＡｎ２上にゲート絶縁膜を介してゲート電極Ｇ１が形成されている。
【００５０】
ゲート電極Ｇ１は、アクティブ領域Ａｎ１およびＡｎ２の延在するｙ方向（第１方向）とは交差するｘ方向（第２方向）に延在している。このようにして、アクティブ領域Ａｎ１上およびＡｎ２上に形成されているゲート電極Ｇ１、および、ゲート電極Ｇ１を挟むようにアクティブ領域Ａｎ１内およびＡｎ２内に形成されているソース領域およびドレイン領域によりｎチャネル型ＭＯＳＦＥＴが形成される。同様に、アクティブ領域Ａｐ１上およびＡｐ２上に形成されているゲート電極Ｇ１、および、ゲート電極Ｇ１を挟むようにアクティブ領域Ａｐ１内およびＡｐ２内に形成されているソース領域およびドレイン領域によりｐチャネル型ＭＯＳＦＥＴが形成される。
【００５１】
例えば、ＳＲＡＭのメモリセルＭＣ３において、アクティブ領域Ａｎ１に形成されているソース領域およびドレイン領域と２本のゲート電極Ｇ１により、駆動用ＭＯＳＦＥＴＱｄ１および転送用ＭＯＳＦＥＴＱｔ１が同一のアクティブ領域Ａｎ１に形成されている。また、アクティブ領域Ａｐ１に形成されているソース領域およびドレイン領域とゲート電極Ｇ１により、負荷用ＭＯＳＦＥＴＱｐ１が形成され、アクティブ領域Ａｐ２に形成されているソース領域およびドレイン領域とゲート電極Ｇ１により、負荷ＭＯＳＦＥＴＱｐ２が形成されている。同様に、アクティブ領域Ａｎ２に形成されているソース領域およびドレイン領域とゲート電極Ｇ１により、駆動用ＭＯＳＦＥＴＱｄ２および転送用ＭＯＳＦＥＴＱｔ２が同一のアクティブ領域Ａｎ２に形成されている。
【００５２】
このとき、ｐチャネル型ＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴＱｐ１、Ｑｐ２においては、ゲート電極Ｇ１内にＢ（ホウ素）などのｐ型不純物が導入されており、ｎチャネル型ＭＯＳＦＥＴである転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＯＳＦＥＴＱｄ１およびＱｄ２においては、ゲート電極Ｇ１内にＰ（リン）またはＡｓ（ヒ素）などのｎ型不純物が導入されている。つまり、アクティブ領域Ａｐ１上およびＡｐ２上のゲート電極Ｇ１内にはＢ（ホウ素）などのｐ型不純物が導入されており、アクティブ領域Ａｎ１上およびＡｎ２上のゲート電極Ｇ１内には、Ｐ（リン）またはＡｓ（ヒ素）などのｎ型不純物が導入されている。
【００５３】
以下に、上述したＭＯＮＯＳメモリおよびＳＲＡＭを含む本実施の形態の半導体装置の製造方法を、図５〜図１７を用いて説明する。図５〜図１７は、本実施の形態の半導体装置の製造工程を示す断面図である。図１１は、図１０を用いて説明する工程を、図１０とは異なる断面を示して説明するものである。
【００５４】
図５〜図１０および図１２〜図１７では、４つの領域の断面を並べて表示しており、図の左側から順に、ＭＯＮＯＳメモリ形成領域１Ａ、高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄを示している。ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄに形成するＭＯＳＦＥＴはｎチャネル型ＭＯＳＦＥＴであるが、当該ＭＯＳＦＥＴを構成するゲート電極は、図示しない領域においてｐチャネル型ＭＯＳＦＥＴのゲート電極を構成している。つまり、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄに形成するＭＯＳＦＥＴのゲート電極は、一部（例えば図４に示すアクティブ領域Ａｎ１の直上）においてｎチャネル型ＭＯＳＦＥＴのゲート電極を構成し、他の一部（例えば図４に示すアクティブ領域Ａｐ１の直上）においてｐチャネル型ＭＯＳＦＥＴのゲート電極を構成している。
【００５５】
また、半導体基板上には、ｎチャネル型およびｐチャネル型の両方のＭＯＳＦＥＴを形成するが、以下では半導体装置の製造工程の説明を分かりやすくするため、例としてｎチャネル型ＭＯＳＦＥＴを用いて製造工程の説明をする。また、図１では、互いに隣り合うメモリセルＭＣ１およびＭＣ２を示したが、以下の製造工程を説明する断面図では、図を簡略化するため、向かい合う二つのＭＯＮＯＳメモリのメモリセルのうちの一方を形成する領域のみを示す。
【００５６】
まず、図５に示すように、単結晶シリコンからなる半導体基板ＳＢを準備した後、周知の方法を用いて、半導体基板ＳＢの主面に複数の溝を形成し、当該複数の溝のそれぞれの内側に、例えば酸化シリコン膜などからなる素子分離領域（図示しない）を形成する。素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）の構造を有する絶縁膜である。その後、半導体基板ＳＢの主面に、例えばイオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を打ち込むことでｐ型ウエルＷ１を形成する。続いて、イオン注入法により打ち込んだ不純物を拡散させるため、半導体基板ＳＢに対し、１０００℃の加熱を１０秒間行う。
【００５７】
次に、ＭＯＮＯＳメモリ形成領域１Ａ、高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢのそれぞれの主面上に、酸化シリコン膜Ｘ１、Ｘ２、Ｘ３およびＸ４を形成する。ここで、酸化シリコン膜Ｘ２は、酸化シリコン膜Ｘ１、Ｘ３およびＸ４よりも厚い膜厚で形成する。続いて、半導体基板ＳＢの主面上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、ノンドープのポリシリコン膜Ｐ１およびＰ２を順次形成（堆積）する。これにより、２層のポリシリコン膜Ｐ１、Ｐ２は、半導体基板ＳＢ上に、半導体基板ＳＢの主面に対して垂直な方向に順に積層される。つまり、ポリシリコン膜Ｐ１上にポリシリコン膜Ｐ２が形成される。ポリシリコン膜Ｐ１およびＰ２のそれぞれの膜厚は共に４４ｎｍ程度である。
【００５８】
このとき、ポリシリコン膜Ｐ１、Ｐ２間には、薄い酸化シリコン膜（図示しない）が形成されている可能性があるが、この酸化シリコン膜はあってもなくてもよい。また、当該酸化シリコン膜がなかったとしても、ポリシリコン膜Ｐ１、Ｐ２は連続した結晶性を有しておらず、それぞれ別個の層として形成されているため、一体になってはいない。つまり、ポリシリコン膜Ｐ１、Ｐ２間には境界が存在し、当該境界では、シリコンの結晶性が途切れている。このことは、後の工程でＭＯＮＯＳメモリおよびその他のＭＯＳＦＥＴが完成した後も同様である。
【００５９】
なお、ここでは２層のアモルファスシリコン膜を積層してから熱処理により当該２層のアモルファスシリコン膜を結晶化させてポリシリコン膜Ｐ１、Ｐ２を形成するのではなく、ポリシリコン膜Ｐ１、Ｐ２は初めから結晶性を有する膜として形成する。
【００６０】
上記のように、異なる膜厚の酸化シリコン膜を形成する場合は、例えば、まず半導体基板ＳＢの主面の全面にＣＶＤ法などを用いて厚い酸化シリコン膜を形成する。その後、フォトリソグラフィ技術を用いて、ＭＯＮＯＳメモリ形成領域１Ａ、低耐圧ＭＯＳＦＥＴ形成領域１ＣおよびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄの当該酸化シリコン膜を除去する。次に、露出している半導体基板ＳＢの主面に、当該酸化シリコン膜よりも薄い膜厚の酸化シリコン膜を、熱酸化法などにより形成する。その後、半導体基板ＳＢ上にポリシリコン膜Ｐ１、Ｐ２を形成する。その後、ＭＯＮＯＳメモリ形成領域１Ａのポリシリコン膜Ｐ１、Ｐ２に、ｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））をイオン注入する。
【００６１】
次に、図６に示すように、ポリシリコン膜Ｐ２上に、ＣＶＤ法などを用いて窒化シリコン膜Ｎ２を形成する。なお、ポリシリコン膜Ｐ２と窒化シリコン膜Ｎ２との間には、酸化シリコン膜（図示しない）を形成してもよい。その後、フォトレジスト膜（図示しない）により高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面を覆う。続いて、例えばドライエッチング法を用い、当該フォトレジスト膜から露出しているＭＯＮＯＳメモリ形成領域１Ａの一部の窒化シリコン膜Ｎ２、ポリシリコン膜Ｐ２、Ｐ１、酸化シリコン膜Ｘ１を除去する。
【００６２】
これにより、ＭＯＮＯＳメモリ形成領域１Ａにおいて、上記フォトレジスト膜により覆われていた領域の直下には、酸化シリコン膜Ｘ１からなるゲート絶縁膜ＧＦ１が形成され、ゲート絶縁膜ＧＦ１の直上には、ポリシリコン膜Ｐ１、Ｐ２の積層膜のパターンからなるコントロールゲート電極ＣＧが形成される。
【００６３】
なお、ＭＯＮＯＳメモリ形成領域１Ａのコントロールゲート電極ＣＧを積層にしている理由として、以下のようにＭＯＮＯＳメモリ特有の理由がある。本実施の形態のポリシリコン膜Ｐ１は膜厚が薄いため、後の工程で形成されるメモリゲート電極ＭＧをサイドウォール状に加工する際、メモリゲート電極ＭＧの高さが低くなってしまい、ゲート長方向の長さも非常に短くなってしまう。最悪の場合、メモリゲート電極ＭＧが殆ど形成されなくなってしまう。したがって、コントロールゲート電極ＣＧをポリシリコン膜Ｐ１、Ｐ２の積層構造とすることで、上記の不具合を解消している。
【００６４】
次に、図７に示すように、フォトリソグラフィ技術およびエッチング法を用いて、高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄの窒化シリコン膜Ｎ２を除去し、ＭＯＮＯＳメモリ形成領域１Ａのコントロールゲート電極ＣＧ上に窒化シリコン膜Ｎ２を残す。
【００６５】
続いて、半導体基板ＳＢがフォロレジスト膜に覆われていない状態で、半導体基板ＳＢの主面上に、ＩＳＳＧ（In-Situ Steam Generation）酸化法またはＣＶＤ法などを用いて、酸化シリコン膜Ｘ５、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ６およびポリシリコン膜Ｐ３を順次形成（堆積）する。窒化シリコン膜Ｎ１を形成する際には窒化処理を行う。当該ＩＳＳＧ酸化法または窒化処理などの工程において、半導体基板ＳＢは１０００℃以上の高温で数十秒間加熱される。なお、当該窒化処理の加熱温度を上記設定温度よりも低くすると、窒化シリコン膜Ｎ１を含む不揮発性メモリの性能が低下するため当該温度を上記温度よりも低くすることは、半導体装置の性能を維持する観点から困難である。
【００６６】
なお、上記の酸化シリコン膜Ｘ５、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ６の形成に伴って、コントロールゲート電極ＣＧの不純物が拡散する。ただし、コントロールゲート電極ＣＧを２層としているので、不揮発性メモリのしきい値電圧が上昇することを防ぐことができる。この現象の詳細な説明は後に説明する。
【００６７】
また、これにより、高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄに形成された酸化シリコン膜Ｘ２、Ｘ３およびＸ４のそれぞれの上部には、ポリシリコン膜Ｐ１、Ｐ２、酸化シリコン膜Ｘ５、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ６およびポリシリコン膜Ｐ３が順に形成される。また、ＭＯＮＯＳメモリ形成領域１Ａでは、ゲート絶縁膜ＧＦ１、コントロールゲート電極ＣＧおよび窒化シリコン膜Ｎ２からなる積層パターンの側壁および上面ならびに半導体基板ＳＢの主面を覆うように、酸化シリコン膜Ｘ５、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ６およびポリシリコン膜Ｐ３からなる積層膜が形成される。
【００６８】
なお、図示していない領域において、ＭＯＮＯＳメモリ形成領域１Ａの当該積層パターンの横には、対となる同様の積層パターンが形成されている。これらの隣接する２つの積層パターンはある程度離間しているため、この２つの積層パターンの対向する面のそれぞれに形成されたポリシリコン膜Ｐ１の側壁同士は接していない。また、酸化シリコン膜Ｘ５、Ｘ６および窒化シリコン膜Ｎ１はＯＮＯ膜ＯＸを構成している。
【００６９】
次に、図８に示すように、例えばドライエッチング法により、ポリシリコン膜Ｐ３を一部除去してＯＮＯ膜ＯＸの上面を露出させる。これにより、ポリシリコン膜Ｐ３はＭＯＮＯＳメモリ形成領域１Ａの、コントロールゲート電極ＣＧを含む上記積層パターンの両側の側壁に、サイドウォール状の形状で残る。
【００７０】
その後、高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄを覆い、上記積層パターンの一方の側壁に形成されたポリシリコン膜Ｐ３を覆うフォトレジスト膜（図示しない）を形成し、当該フォトレジスト膜をマスクとしたエッチングにより、上記積層パターンのもう一方の側壁に形成されたポリシリコン膜Ｐ３を除去する。これにより、コントロールゲート電極ＣＧの一方の側壁には、ＯＮＯ膜ＯＸを介して、ポリシリコン膜Ｐ３からなるメモリゲート電極ＭＧが形成される。
【００７１】
続いて、上記フォトレジスト膜を除去した後、ウェットエッチング法を用いてＯＮＯ膜ＯＸを除去することにより、高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄのポリシリコン膜Ｐ２を露出させる。また、上記ウエットエッチングにより、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面、および窒化シリコン膜Ｎ１の表面を露出させる。これにより、コントロールゲート電極ＣＧの一方の側壁であって、メモリゲート電極ＭＧにより覆われていない方の側壁が露出する。
【００７２】
ＯＮＯ膜ＯＸは、上記積層パターンの一方の側壁とメモリゲート電極ＭＧとの間、およびメモリゲート電極ＭＧと半導体基板ＳＢの主面との間にのみ残る。このため、ＯＮＯ膜ＯＸは、Ｌ字状の断面形状を有する膜となり、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとを電気的に分離させている。
【００７３】
次に、図９に示すように、ＭＯＮＯＳメモリ形成領域１Ａをフォトレジスト膜ＰＲにより覆い、フォトレジスト膜ＰＲをマスクとして、ポリシリコン膜Ｐ１、Ｐ２に対してｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を、ポリシリコン膜Ｐ２の上方からイオン注入する。続いて、ｐチャネル型ＭＯＳＦＥＴの形成領域（図示しない）において、ポリシリコン膜Ｐ１、Ｐ２に対してｐ型の不純物（例えばＢ（ホウ素））をイオン注入法により打ち込む。
【００７４】
次に、図１０および図１１に示すように、フォトレジスト膜ＰＲをアッシング法により除去した後、半導体基板ＳＢの主面の全面上に、例えばＣＶＤ法を用いて酸化シリコン膜Ｘ７および窒化シリコン膜Ｎ３を順次形成（堆積）する。酸化シリコン膜Ｘ７はＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜からなる。この後、コントロールゲート電極ＣＧおよび窒化シリコン膜Ｎ２を含む上記積層パターンは他の領域のポリシリコン膜Ｐ１、Ｐ２を含む積層膜よりも高さが高いため、半導体基板ＳＢの主面上の全体の構造物の高さをなるべく揃えることを目的として平坦化工程を行い、ＭＯＮＯＳメモリ形成領域１Ａの窒化シリコン膜Ｎ３の最上面を後退させてもよい。
【００７５】
なお、図１０は図９と同じ領域を示す断面図であり、図１１は、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄを通る断面であって、図１０に示す断面と直行する方向における断面を示すものである。ここではまず、図１０を用いて、図９に続く製造工程を説明する。
【００７６】
その後、図１０に示すように、フォトリソグラフィ技術およびエッチング法を用いて高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄの窒化シリコン膜Ｎ３をパターニングする。続いて、フォトレジスト膜を除去し、窒化シリコン膜Ｎ３をハードマスクとして、酸化シリコン膜Ｘ７、ポリシリコン膜Ｐ２、Ｐ１、酸化シリコン膜Ｘ２、Ｘ３およびＸ４を除去する。これにより、高耐圧ＭＯＳＦＥＴ形成領域１Ｂの半導体基板ＳＢ上に、酸化シリコン膜Ｘ２からなるゲート絶縁膜ＧＦ２を形成する。また、低耐圧ＭＯＳＦＥＴ形成領域１Ｃの半導体基板ＳＢ上に、酸化シリコン膜Ｘ３からなるゲート絶縁膜ＧＦ３を形成する。また、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢ上に、酸化シリコン膜Ｘ４からなるゲート絶縁膜ＧＦ４を形成する。
【００７７】
上記パターニングにより形成されたゲート絶縁膜ＧＦ２は、ゲート絶縁膜ＧＦ１、ＧＦ３およびＧＦ４よりも膜厚が厚い酸化シリコン膜である。また、ゲート絶縁膜ＧＦ２、ＧＦ３およびＧＦ４のそれぞれの直上には、ポリシリコン膜Ｐ１、Ｐ２の積層膜からなるゲート電極Ｇ２、Ｇ３およびＧ４がそれぞれ形成される。コントロールゲート電極ＣＧ、ゲート電極Ｇ２、ゲート絶縁膜ＧＦ１およびＧＦ２のゲート長方向の幅は、ゲート電極Ｇ３、Ｇ４、ゲート絶縁膜ＧＦ３およびＧＦ４のゲート長方向の幅よりも広く形成する。
【００７８】
その後、９５０℃程度の活性化アニールを行うことにより、図９を用いて説明したイオン注入工程において打ち込んだ各不純物を、ゲート電極Ｇ２、Ｇ３およびＧ４のそれぞれの内部で拡散させる。これは、ゲート電極の底面近傍に不純物を拡散させることにより、後の工程で形成するＭＯＳＦＥＴの動作時において、ゲート電極が空乏化することを防ぎ、ＭＯＳＦＥＴのしきい値電圧が上昇することを防ぐために行う拡散アニールである。
【００７９】
なお、上記熱処理は、図１０を用いて説明した、各ゲート電極を形成するパターニングの後ではなく、図９のイオン注入工程の後であって、図１０のパターニング工程の前に行なっても構わない。ただし、当該パターニングを行う前に活性化アニールを行うと、ポリシリコン膜内の不純物は横方向（半導体基板ＳＢの主面に沿う方向）に拡散する量が多くなるため、加工後のゲート電極内に残る不純物が少なくなってしまう虞がある。したがって、各ゲート電極を形成した後に活性化アニールを行うことで、ゲート電極内の不純物量の低下を防ぐことができる。
【００８０】
また、ゲート電極の加工前に活性化アニールを行うと、横方向へ大きく移動する不純物が多くなるため、ｐチャネル型ＭＯＳＦＥＴの形成領域と、ｎチャネル型ＭＯＳＦＥＴの形成領域とで、ポリシリコン膜内の不純物濃度にばらつきが生じる。ゲート電極となるポリシリコン膜内において、場所によって不純物濃度がばらつく場合、当該ポリシリコン膜を加工してゲート電極を形成する際に、不純物濃度が異なるポリシリコン膜は加工寸法がばらつく。その結果、ゲート電極の加工寸法がばらつくため、個々のＭＯＳＦＥＴによって特性がばらつく虞がある。したがって、活性化アニールを行う前にゲート電極の加工を行うことで、ゲート電極の加工寸法の変動を防ぎ、半導体装置の信頼性を向上させることができる。
【００８１】
ここで、図１１に、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域の断面図であって、ゲート電極の長手方向、すなわちゲート幅方向に沿う断面図を示す。図１１は図１０を用いて説明した工程を行った状態の製造工程中の半導体装置を示す断面図である。図１１に示すように、半導体基板ＳＢの主面には素子分離領域ＩＥが形成されており、半導体基板ＳＢ上の、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄ、１Ｅとを分離している。ここで、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄはｎチャネル型ＭＯＳＦＥＴの形成領域であり、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｅは、ｐチャネル型ＭＯＳＦＥＴの形成領域である。
【００８２】
ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄ、１Ｅのそれぞれの半導体基板ＳＢの上面は素子分離領域ＩＥで区切られ、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄの半導体基板ＳＢの主面にはｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ型ウエルＷ１が形成されている。また、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｅの半導体基板ＳＢの主面にはｐ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））が導入されたｎ型ウエルＷ２が形成されている。
【００８３】
ゲート電極Ｇ４は、素子分離領域ＩＥ上を跨ぎ、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄ、１Ｅのそれぞれの直上に亘って延在している。つまり、図１１に示すＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄに形成されるｎチャネル型ＭＯＳＦＥＴと、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｅに形成されるｐチャネル型ＭＯＳＦＥＴとは、一つのゲート電極Ｇ４を共有することになる。図１０に示すゲート電極Ｇ４は、図１１に示すＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄのｐ型ウエルＷ１の直上におけるゲート電極Ｇ４の断面を示すものである。なお、図１１に示すｎチャネル型ＭＯＳＦＥＴのゲート電極Ｇ４のゲート幅、すなわち、ゲート電極Ｇ４を含む上記ｎチャネル型ＭＯＳＦＥＴのチャネル領域となるｐ型ウエルＷ１の上面であって、ゲート電極Ｇ４の長手方向において、素子分離領域ＩＥから露出しているアクティブ領域の幅は、例えば６８ｎｍである。
【００８４】
図１１に示す構造と、図３および図４を用いて説明したＳＲＡＭとを比較すると、ｐ型ウエルＷ１はアクティブ領域Ａｎ１に対応し、ｎ型ウエルＷ２はアクティブ領域Ａｐ１に対応する。図１１に示すように、ｎチャネル型ＭＯＳＦＥＴを形成する領域であるＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄにおいては、ゲート電極Ｇ４中にｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））が打ち込まれており、ｐチャネル型ＭＯＳＦＥＴを形成する領域であるＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｅにおいては、ゲート電極Ｇ４中にｐ型の不純物（例えばＢ（ホウ素））が打ち込まれている。
【００８５】
以上に図５〜図１１を用いて説明したように、本実施の形態では、コントロールゲート電極ＣＧ、ゲート電極Ｇ２、Ｇ３、Ｇ４は、同一の層であるポリシリコン膜Ｐ１、Ｐ２（図９参照）から形成される。また、ポリシリコン膜Ｐ１、Ｐ２を加工してゲート電極Ｇ２、Ｇ３、Ｇ４を形成する前に、ＭＯＮＯＳメモリ形成領域１Ａのコントロールゲート電極ＣＧ、ＯＮＯ膜ＯＸおよびメモリゲート電極ＭＧを形成している。ここでは、ＯＮＯ膜ＯＸを形成する際の窒化処理を行った後に、高耐圧ＭＯＳＦＥＴ形成領域１Ｂ、低耐圧ＭＯＳＦＥＴ形成領域１Ｃ、およびＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄのポリシリコン膜Ｐ１、Ｐ２（図９参照）に不純物を打ち込んでいる。
【００８６】
上記のような工程を経て、半導体基板上に不揮発性メモリおよびＭＯＳＦＥＴを形成する場合において、ＭＯＳＦＥＴのゲート電極が１層のポリシリコン膜により構成されていると、以下に図１９を用いて説明するような問題が生じる。図１９は、比較例として示す製造工程中の半導体装置であって、ＳＲＡＭ用ＭＯＳＦＥＴのゲート電極Ｇ５を示す断面図である。図１９に示す領域は、図１１に示す領域に対応し、図１９はゲート電極Ｇ５のゲート幅方向に沿う断面図である。図１９に示す構造は、ゲート電極Ｇ５が１層のポリシリコン膜により構成されている点、およびゲート電極Ｇ５を構成するグレインの大きさ以外は、図１１に示す構造と同様となっている。なお、図１９では、ゲート電極Ｇ５を構成するポリシリコン膜にハッチングを付さず、ゲート電極Ｇ５中の個々のグレインの形状を示しているが、図１１ではグレインの表示を省略している。
【００８７】
ＯＮＯ膜を構成する窒化シリコン膜を形成するために行う窒化処理では、半導体基板ＳＢ全体が１０００℃程度の高温に晒されるため、コントロールゲート電極と同層のポリシリコン膜を構成する結晶が大きく成長する。上記窒化処理の際の高温により、ゲート電極Ｇ５中には、ゲート幅方向においてアクティブ領域であるｐ型ウエルＷ１の上面を塞ぐほどの大きさのグレインＧＲが形成されている。つまり、ゲート電極Ｇ５の長手方向において、グレインＧＲの幅はその直下のアクティブ領域の幅よりも大きくなっている。
【００８８】
なお、図１９に示すゲート電極Ｇ５中には、白い丸および黒い丸により、ゲート電極Ｇ５中に打ち込まれた不純物を示している。白い丸は、ｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を示し、黒い丸はｐ型の不純物（例えばＢ（ホウ素））を示している。
【００８９】
図１９に示すように、グレインＧＲの大きな結晶を含むポリシリコン膜に対し、図９を用いて説明した工程と同様に、イオン注入法により不純物を打ち込んでも、大きなグレインＧＲに阻まれ、大きなグレインＧＲが形成された領域において不純物はポリシリコン膜内の下層に打ち込まれない。また、上記イオン注入の後、ゲート電極Ｇ５を９５０℃程度で加熱して、ゲート電極Ｇ５中の不純物を拡散させようとしても、不純物は主にグレイン間の境界を通って拡散するため、大きく成長したグレインＧＲが形成された領域では殆ど不純物が動かない。
【００９０】
つまり、グレインＧＲを含むポリシリコン膜に対し上方からイオン注入を行なっても、グレインＧＲが形成された領域では、グレインＧＲの上面に不純物が打ち込まれ、当該上面の直下の領域には不純物が打ち込まれない。このような場合であっても、その後行う活性化アニールによりグレインＧＲの上面の不純物が当該ポリシリコン膜（ゲート電極Ｇ５）中の下部に拡散すれば問題ないが、グレインＧＲの上面の不純物は、その直下に拡散することができない。したがって、巨大なグレインＧＲが形成された領域において、ゲート電極Ｇ５の下面近傍には不純物が殆ど拡散しない。
【００９１】
ＭＯＳＦＥＴを動作させる際、ポリシリコンからなるゲート電極の底面近傍、すなわち、ＭＯＳＦＥＴのチャネル領域の直上のゲート電極とゲート絶縁膜との境界の近傍のゲート電極中に不純物が導入されていない場合、ゲート電極が空乏化し、しきい値電圧が上昇する虞がある。特に、半導体装置の微細化が進むと、図１９に示すように、アクティブ領域であるｐ型ウエルＷ１の上面の直上を一つのグレインＧＲが覆う可能性があり、この場合はしきい値電圧の変化が顕著となる。
【００９２】
窒化処理の際の高熱によりグレインが成長する規模は不確定であり、場所によって異なるため、ＭＯＳＦＥＴのしきい値電圧は各素子によってばらつく。このようにＭＯＳＦＥＴの特性がばらつくことは半導体装置の信頼性の低下に直結するため、上記のようにＭＯＳＦＥＴのゲート電極にイオン注入および活性化アニールをする前に、不揮発性メモリ形成のための窒化処理を行う場合であっても、当該ゲート電極中の底部に不純物を拡散させなければならない。
【００９３】
このとき、不揮発性メモリを形成する際の窒化処理の温度を下げること、および加熱時間を短縮することも考えられるが、このような対策を行うと、不揮発性メモリの性能が低下し、半導体装置の信頼性が低下してしまう。
【００９４】
また、ゲート電極を構成するポリシリコン膜にイオン注入する際のエネルギーを高くし、または不純物濃度を高めると、不純物イオンがゲート電極を突き抜けてゲート絶縁膜および半導体基板に達する虞がある。
【００９５】
また、巨大なグレインが形成されたゲート電極に打ち込まれた不純物を拡散させるために、上記活性化アニールより高い温度で熱処理を行うことが考えられる。しかし、熱処理の温度を高めると、ＳＲＡＭを構成する図１９に示すようなゲート電極Ｇ５では、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄのゲート電極Ｇ５中のｎ型不純物（図に示す白い丸）が、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｅのゲート電極Ｇ５に拡散する虞がある。また、逆にＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｅのゲート電極Ｇ５中のｐ型不純物（図に示す黒い丸）が、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄのゲート電極Ｇ５に拡散する虞もある。
【００９６】
上記のゲート電極中での相互拡散が起こると、各ＭＯＳＦＥＴの性能が低下し、半導体装置の信頼性が低下する問題が生じる。このような相互拡散の問題はＳＲＡＭに限らず、ＣＭＯＳインバータのように、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴのそれぞれが一つのゲート電極を共有している素子において同様に起こりうる。
【００９７】
そこで本実施の形態では、窒化処理の際のグレインの成長を抑えるため、ゲート電極を構成するポリシリコン膜を２層のポリシリコン膜の積層構造としている。図１１に示すように、ポリシリコン膜Ｐ１、Ｐ２のそれぞれの膜厚は、ゲート電極を１層の膜で形成する場合に比べ小さくなるためグレインの成長の自由度が減り、窒化処理の高温に晒されても、グレインの成長量を低減することができる。
【００９８】
したがって、グレインの成長を防ぐことで、ゲート電極Ｇ４を構成するポリシリコン膜に対するイオン注入（図９参照）の際、および、当該イオン注入により打ち込まれた不純物を熱処理により拡散させる際に、不純物をゲート電極Ｇ４の底部に拡散させることを容易にすることができる。これにより、ゲート電極Ｇ４が空乏化することを防ぎ、ＭＯＳＦＥＴのしきい値電圧が変動することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【００９９】
このような効果は、ＳＲＡＭを構成するＭＯＳＦＥＴに限らず、高耐圧ＭＯＳＦＥＴおよび低耐圧ＭＯＳＦＥＴであっても得ることができる。特に、ゲート幅方向におけるアクティブ領域の幅が小さいＭＯＳＦＥＴでは、グレインが大きく成長した際の素子の特性変動が顕著になるため、大きい効果を得ることができる。また、ＭＯＮＯＳメモリ形成領域１Ａのコントロールゲート電極ＣＧにおいても、しきい値電圧が変動することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１００】
また、ゲート電極に対するイオン注入の条件を変更し、または拡散アニールの温度を高める必要もないため、上記した相互拡散の問題などの発生を防ぐことができ、半導体装置の信頼性を高めることができる。
【０１０１】
次に、図１２に示すように、各領域の半導体基板ＳＢの主面に、ｎ−型半導体領域Ｅ１ｓ、Ｅ１ｄ、Ｅ２、Ｅ３およびＥ４を形成する。具体的には、まず、フォトレジスト膜（図示しない）を用いて高耐圧ＭＯＳＦＥＴ形成領域１Ｂのみを露出させ、当該フォトレジスト膜および窒化シリコン膜Ｎ３（図１０参照）をマスクとして、半導体基板ＳＢの主面にｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を比較的低い濃度でイオン注入する。これにより、ゲート電極Ｇ２の横の半導体基板ＳＢの主面にｎ−型半導体領域Ｅ２を形成する。
【０１０２】
続いて、上記フォトレジスト膜を除去し、窒化シリコン膜Ｎ３および酸化シリコン膜Ｘ７を除去する。その後、半導体基板ＳＢの主面の全面上にＣＶＤ法などにより酸化シリコン膜を形成し、続いてドライエッチング法などにより当該酸化シリコン膜の一部を除去し、メモリゲート電極ＭＧおよびゲート電極Ｇ２〜Ｇ４の上面を露出させる。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの一方の側壁、および、ゲート電極Ｇ２〜Ｇ４のそれぞれの両側の側壁に、上記酸化シリコン膜からなるオフセットスペーサＯＳを形成する。
【０１０３】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面に、ｎ−型半導体領域Ｅ１ｓ、Ｅ１ｄを形成する。ｎ−型半導体領域Ｅ１ｄは、コントロールゲート電極ＣＧに隣接する領域の半導体基板ＳＢの主面に形成され、ｎ−型半導体領域Ｅ１ｓは、メモリゲート電極ＭＧに隣接する領域の半導体基板ＳＢの主面に形成される。ここでは、ｎ−型半導体領域Ｅ１ｄをｎ−型半導体領域Ｅ２よりも浅い接合深さで形成し、ｎ−型半導体領域Ｅ１ｓをｎ−型半導体領域Ｅ１ｄよりも浅い接合深さで形成する。
【０１０４】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、低耐圧ＭＯＳＦＥＴ形成領域１Ｃのゲート電極Ｇ３の横の半導体基板ＳＢの主面に、一対のｎ−型半導体領域Ｅ３を形成する。ｎ−型半導体領域Ｅ３は、ｎ−型半導体領域Ｅ２よりも浅い接合深さで形成する。
【０１０５】
続いて、フォトリソグラフィ技術およびイオン注入法を用いて、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄのゲート電極Ｇ４の横の半導体基板ＳＢの主面に、一対のｎ−型半導体領域Ｅ４を形成する。ｎ−型半導体領域Ｅ４は、ｎ−型半導体領域Ｅ２よりも浅い接合深さで形成する。また、図示しない領域において、ゲート電極Ｇ４が直上に形成されたｎ型ウエルの上面に、イオン注入法を用いてｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで、一対のｐ−型半導体領域を形成する。
【０１０６】
次に、図１３に示すように、半導体基板ＳＢの主面の全面上にＣＶＤ法などにより例えば酸化シリコン膜を形成し、続いてドライエッチング法などにより当該酸化シリコン膜の一部を除去し、メモリゲート電極ＭＧおよびゲート電極Ｇ２〜Ｇ４の上面を露出させる。これにより、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの一方の側壁、および、ゲート電極Ｇ２〜Ｇ４のそれぞれの両側の側壁に、オフセットスペーサＯＳを介して、上記酸化シリコン膜からなるサイドウォールＳＷを形成する。なお、サイドウォールＳＷを構成する絶縁膜は酸化シリコン膜に限らず、酸化シリコン膜および窒化シリコン膜の積層膜であってもよい。
【０１０７】
次に、図１４に示すように、窒化シリコン膜Ｎ２、各ゲート電極およびサイドウォールＳＷをマスクとして、半導体基板ＳＢの主面にｎ型の不純物（例えばＡｓ（ヒ素）またはＰ（リン））を、比較的高い濃度でイオン注入することで、ｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓおよびＤ２〜Ｄ４を形成する。このイオン注入は、エクステンション領域（ｎ−型半導体領域Ｅ１ｄ、Ｅ１ｓおよびＥ２〜Ｅ４）を形成するためのイオン注入に比べて、不純物のドーズ量が多い。
【０１０８】
ｎ＋型半導体領域Ｄ１ｄは、コントロールゲート電極ＣＧに隣接する領域の半導体基板ＳＢの主面に形成され、ｎ＋型半導体領域Ｄ１ｓは、メモリゲート電極ＭＧに隣接する領域の半導体基板ＳＢの主面に形成される。ｎ＋型半導体領域Ｄ２〜Ｄ４は、ゲート電極Ｇ２〜Ｇ４のそれぞれの横の半導体基板ＳＢの主面に形成される。また、別工程において、図示しないｐチャネル型ＭＯＳＦＥＴの形成領域では、半導体基板ＳＢの主面にｐ型の不純物（例えばＢ（ホウ素））を比較的高濃度でイオン注入することにより、ソース・ドレイン領域として機能するｐ＋型半導体領域を形成する。
【０１０９】
ｎ−型半導体領域Ｅ１ｄ、Ｅ１ｓおよびＥ２〜Ｅ４は、ｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓおよびＤ２〜Ｄ４のそれぞれの端部における電界を緩和するためのエクステンション領域である。ｎ−型半導体領域Ｅ１ｄ、Ｅ１ｓおよびＥ２〜Ｅ４は、ｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓおよびＤ２〜Ｄ４よりも不純物濃度が低い半導体領域である。また、ｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓはそれぞれドレイン領域およびソース領域として機能する半導体領域である。また、ｎ＋型半導体領域Ｄ２〜Ｄ４はそれぞれソース・ドレイン領域として機能する半導体領域である。
【０１１０】
このように、各領域のソース・ドレイン領域は、不純物濃度が比較的低いエクステンション領域と隣接するＬＤＤ構造を有している。なお、ここではｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓおよびＤ２〜Ｄ４をｎ−型半導体領域Ｅ２よりも浅く、ｎ−型半導体領域Ｅ１ｄ、Ｅ１ｓ、Ｅ３およびＥ４よりも深い深さで形成する。
【０１１１】
その後、ｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓおよびＤ２〜Ｄ４のそれぞれの内部の不純物を拡散させるためのアニールを行う。当該拡散アニールは、例えば１０４０℃程度で、短時間のスパイクアニールにより行う。当該拡散アニールにおいても、各ゲート電極を構成するポリシリコン膜中のグレインが成長することが考えられる。しかし、既に各ゲート電極内の不純物は、上記した９５０℃の活性化アニールにより拡散した後であるので、ｎ＋型半導体領域中の不純物を拡散させる当該拡散アニールにおいてグレインが成長しても、ゲート電極内における拡散不良の問題は生じない。
【０１１２】
以上の工程により、ＭＯＮＯＳメモリ形成領域１Ａには、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＸ、ｎ＋型半導体領域Ｄ１ｄおよびＤ１ｓを含むＭＯＮＯＳメモリであるメモリセルＭＣ１が形成される。メモリセルＭＣ１は、コントロールゲート電極ＣＧ、ｎ＋型半導体領域Ｄ１ｄおよびＤ１ｓを含むコントロールトランジスタＣ１と、メモリゲート電極ＭＧ、ＯＮＯ膜ＯＸ、ｎ＋型半導体領域Ｄ１ｄおよびＤ１ｓを含むメモリトランジスタＭ１とを含む。また、メモリセルＭＣ１に隣接して、図１に示すように、メモリセルＭＣ２も形成される。
【０１１３】
また、高耐圧ＭＯＳＦＥＴ形成領域１Ｂには、ゲート電極Ｇ２およびｎ＋型半導体領域（ソース・ドレイン領域）Ｄ２を含む高耐圧ＭＯＳＦＥＴＱ２が形成される。高耐圧ＭＯＳＦＥＴＱ２は、例えば半導体装置とその外部の装置との間で電流の入出力を行う回路において用いられる素子である。このため、ゲート長は他のＭＯＳＦＥＴに比べて大きく、また、比較的厚いゲート絶縁膜ＧＦ２を有している。
【０１１４】
また、低耐圧ＭＯＳＦＥＴ形成領域１Ｃには、ゲート電極Ｇ３およびｎ＋型半導体領域（ソース・ドレイン領域）Ｄ３を含む低耐圧ＭＯＳＦＥＴＱ３が形成される。低耐圧ＭＯＳＦＥＴＱ３は、例えばロジック回路などを構成し、高速で動作することを求められる素子である。このため、低耐圧ＭＯＳＦＥＴＱ３は高耐圧ＭＯＳＦＥＴＱ２よりも駆動電圧が低く、耐圧も高耐圧ＭＯＳＦＥＴＱ２より低い。
【０１１５】
以下に説明するように、ＭＯＳＦＥＴＱ４は導電型が異なるＭＯＳＦＥＴとゲート電極Ｇ４を共有しているが、低耐圧ＭＯＳＦＥＴＱ３の一部を構成するゲート電極Ｇ３は、ｎチャネル型の低耐圧ＭＯＳＦＥＴＱ３と異なる導電型（ｐチャネル型）のＭＯＳＦＥＴの一部を構成していない。つまり、ゲート電極Ｇ３には、図９を用いて説明したイオン注入工程においてｐ型の不純物（例えばＢ（ホウ素））は注入されておらず、ゲート電極Ｇ３はｎチャネル型ＭＯＳＦＥＴのゲート電極としてのみ使用される。
【０１１６】
また、ＳＲＡＭ用ＭＯＳＦＥＴ形成領域１Ｄには、ＭＯＳＦＥＴＱ４が形成される。ＭＯＳＦＥＴＱ４は、例えば図３および図４に示す駆動用ＭＯＳＦＥＴＱｄ１に相当し、ＳＲＡＭを構成する素子であり、図１４に示す高耐圧ＭＯＳＦＥＴＱ２よりも低い電圧で駆動し、耐圧も高耐圧ＭＯＳＦＥＴＱ２より低い素子である。ゲート電極Ｇ４はｎチャネル型のＭＯＳＦＥＴＱ４の一部を構成し、また、図１４に示していない他の領域において、ｐチャネル型のＭＯＳＦＥＴ、すなわち、図３および図４に示す負荷用ＭＯＳＦＥＴＱｐ１の一部を構成している。このように、ゲート電極Ｇ４は、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとからなるＣＭＯＳインバータＩＮＶ１（図３参照）のゲート電極を構成している。
【０１１７】
なお、ＳＲＡＭのメモリセルＭＣ３は、図３および図４に示すように、隣接するｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとでゲート電極を共有する駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、負荷用ＭＯＳＦＥＴＱｐ１およびＱｐ２の他に、ゲート電極が他の導電型のＭＯＳＦＥＴと共有されていない転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２も含んでいる。
【０１１８】
上記した駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、負荷用ＭＯＳＦＥＴＱｐ１、Ｑｐ２、転送用ＭＯＳＦＥＴＱｔ１およびＱｔ２は、図１４に示すＭＯＳＦＥＴＱ４と同様に、２層のポリシリコン膜からなるゲート構造を有している。また、駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、負荷用ＭＯＳＦＥＴＱｐ１、Ｑｐ２、転送用ＭＯＳＦＥＴＱｔ１およびＱｔ２は、互いに同層の積層膜により、それぞれのゲート電極が形成されている。したがって、上述した２層構造のゲート電極を用いることで得られる本実施の形態の効果は、ＣＭＯＳインバータＩＮＶ１（図３参照）のゲート電極に限らず、ＳＲＡＭのメモリセルＭＣ３を構成するいずれのＭＯＳＦＥＴにおいても得ることができる。
【０１１９】
本実施の形態の大きな特徴の一つは、上述したように、形成時に高温の窒化処理を伴う不揮発性メモリおよびＭＯＳＦＥＴを形成する場合において、コントロールゲート電極ＣＧおよびゲート電極Ｇ２〜Ｇ４をすべて同層の膜を用いて形成し、さらに、コントロールゲート電極ＣＧおよびゲート電極Ｇ２〜Ｇ４を２層のポリシリコン膜Ｐ１、Ｐ２の積層膜により構成することにある。これにより、上記窒化処理工程における各ゲート電極中のグレインの成長を抑え、各ゲート電極中の不純物の拡散を容易にすることにより、半導体装置の信頼性を向上させることができる。
【０１２０】
なお、本願でいう同層とは、加工前に同一の層により形成されていた層をいうものである。図１４に示すコントロールゲート電極ＣＧおよびゲート電極Ｇ２〜Ｇ４は、いずれも図６を用いて説明した工程において形成したポリシリコン膜Ｐ１、Ｐ２からなる一つの積層膜を加工したものであるため、同層であるといえる。
【０１２１】
また、図１１に示したように、隣り合うｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴが一つのゲート電極を共有する場合には、半導体装置の信頼性を向上させることを目的として活性化アニールの温度を高めると、ｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴ間でゲート電極中の不純物が相互拡散する虞がある。これに対し、本実施の形態では、上記のように２層のゲート構造を採用することにより、拡散アニールの温度を高めなくても、半導体装置の信頼性を向上させることができ、上記相互拡散の発生を防ぐことができる。
【０１２２】
次に、図１５に示すように、周知のサリサイド技術を用いて、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ２〜Ｇ４、ｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓおよびＤ２〜Ｄ４のそれぞれの上面上にシリサイド層Ｓ１を形成する。シリサイド化の具体的な工程では、まず半導体基板ＳＢの主面上にスパッタリング法を用いて金属膜を堆積し、続いて半導体基板ＳＢを熱処理することで当該金属膜と半導体基板ＳＢとを反応させた後、未反応の金属膜をウェットエッチングで除去することで、シリサイド層Ｓ１を形成する。シリサイド層Ｓ１の部材としては、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、またはプラチナシリサイドを例示することができる。なお、図では、コントロールゲート電極ＣＧの上面に形成するシリサイド層を図示していない。
【０１２３】
次に、図１６に示すように、半導体基板ＳＢの主面上の全面に、例えばＣＶＤ法により窒化シリコン膜からなるストッパ絶縁膜ＥＳおよび酸化シリコン膜からなる層間絶縁膜Ｌ１を順次形成（堆積）する。その後、ＣＭＰ法により、層間絶縁膜Ｌ１の上面を研磨して平坦化する。続いて、層間絶縁膜Ｌ１の上面からストッパ絶縁膜ＥＳの裏面まで貫通し、ｎ＋型半導体領域Ｄ１ｄ、Ｄ１ｓおよびＤ２〜Ｄ４のそれぞれの上面に形成されたシリサイド層Ｓ１に達するコンタクトホールを形成する。なお、図示していない領域では、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２〜Ｇ４のそれぞれの直上にも、シリサイド層Ｓ１の上面を露出するコンタクトホールを形成する。
【０１２４】
続いて、スパッタリング法などによりコンタクトホール内にチタンまたは窒化チタン等の薄いバリア導体膜を形成した後、コンタクトホール内にタングステン膜を充填し、続いて、ＣＭＰ法を用いて層間絶縁膜Ｌ１上のタングステン膜を除去することで、複数のコンタクトホール内のそれぞれを埋め込む前記タングステン膜を含むコンタクトプラグＣＰを形成する。なお、図示していない他の領域では、同工程によって、層間絶縁膜Ｌ１およびストッパ絶縁膜ＥＳを貫通して、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極Ｇ２〜Ｇ４のそれぞれの上部に形成されたシリサイド層Ｓ１に達するコンタクトプラグＣＰが形成される。
【０１２５】
次に、図１７に示すように、周知の技術であるダマシンプロセスによって、層間絶縁Ｌ１およびコンタクトプラグＣＰ上に層間絶縁膜Ｌ２、金属配線ＭＤ、ＭＳおよびＭＷを形成することで、本実施の形態の半導体装置が完成する。
【０１２６】
すなわち、層間絶縁膜Ｌ１およびコンタクトプラグＣＰ上に、ＣＶＤ法などにより層間絶縁膜Ｌ２を形成した後、フォトリソグラフィ技術およびドライエッチングを用いて層間絶縁膜Ｌ２を加工し、層間絶縁膜Ｌ１およびコンタクトプラグＣＰの上面を露出する配線溝を形成する。層間絶縁膜Ｌ２は、例えばＳｉＯＣからなる絶縁膜である。
【０１２７】
その後、層間絶縁膜Ｌ２の上面および上記配線溝の内壁および底部に、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）等またはそれらの積層膜からなるバリア導体膜と、銅（Ｃｕ）からなるシード膜とをスパッタリング法などにより形成した後、その上に銅（Ｃｕ）を主成分とする主導体膜をめっき法などにより形成する。続いて、上記したバリア導体膜、シード膜および主導体膜をＣＭＰ法により研磨して層間絶縁膜Ｌ２の上面を露出させることにより、層間絶縁膜Ｌ２を貫通する配線溝の内部に金属配線ＭＤ、ＭＳおよびＭＷが形成される。
【０１２８】
なお、金属配線ＭＤはｎ＋型半導体領域（ドレイン領域）Ｄ１ｄに電気的に接続され、金属配線ＭＳはｎ＋型半導体領域（ソース領域）Ｄ１ｓに電気的に接続される。また、金属配線ＭＷは、ソース・ドレイン領域であるｎ＋型半導体領域Ｄ２〜Ｄ４に電気的に接続される。
【０１２９】
以上の工程により、本実施の形態の半導体装置が完成する。図１７に示すメモリセルＭＣ１は図２に示すメモリセルＭＣ１に相当し、図１７に示すＭＯＳＦＥＴＱ４は、図３および図４に示す駆動用ＭＯＳＦＥＴＱｄ１に相当する。つまり、図１７に示すゲート電極Ｇ４は、図４に示すアクティブ領域Ａｎ１の直上のゲート電極Ｇ１に相当する。
（実施の形態２）
前述の実施の形態１では、図１７に示すコントロールゲート電極ＣＧおよびゲート電極Ｇ２〜Ｇ４を構成するポリシリコン膜Ｐ１、Ｐ２の膜厚を同程度としたが、本実施の形態では、ポリシリコン膜Ｐ１の膜厚をポリシリコン膜Ｐ２の膜厚よりも薄くしている。具体的には、ポリシリコン膜Ｐ１の膜厚を４０ｎｍ〜２４ｎｍとし、ポリシリコン膜Ｐ２の膜厚を４８ｎｍ〜６４ｎｍとしている。
【０１３０】
図１８（ａ）は前記実施の形態１において積層されたポリシリコン膜Ｐ１およびポリシリコン膜Ｐ２のグレインサイズを模式化した断面図であり、図１８（ｂ）は本実施の形態において積層されたポリシリコン膜Ｐ１およびポリシリコン膜Ｐ２のグレインサイズを模式化した断面図である。図１８（ａ）では、ポリシリコン膜Ｐ１の膜厚ａはポリシリコン膜Ｐ１の膜厚ｂと同じになっているのに対し、図１８（ｂ）では、ポリシリコン膜Ｐ１の膜厚ａはポリシリコン膜Ｐ１の膜厚ｂよりも薄くなっている。
【０１３１】
図１８（ｂ）に示すように、コントロールゲート電極ＣＧおよびゲート電極Ｇ２〜Ｇ４を構成するポリシリコン膜（図１７参照）のうち、下層のポリシリコン膜Ｐ１の膜厚を薄くしたことにより、ポリシリコン膜Ｐ１のグレインサイズを小さくすることができる。すなわち、上層のポリシリコン膜Ｐ２のグレインサイズよりも、下層のポリシリコン膜Ｐ１のグレインサイズを小さくすることができる。
【０１３２】
これにより、コントロールゲート電極ＣＧおよびゲート電極Ｇ２〜Ｇ４の底部に、それぞれ不純物を拡散させることを容易にすることができる。これにより、前記実施の形態１と比較して、さらに、コントロールゲート電極ＣＧおよびゲート電極Ｇ２〜Ｇ４が空乏化することを防ぎ、そのしきい値電圧が変動することを防ぐことが容易となる。これによって、前記実施の形態１と比較して、さらに、半導体装置の信頼性を向上させることができる。
【０１３３】
なお、本実施の形態では、コントロールゲート電極ＣＧおよびゲート電極Ｇ２〜Ｇ４のそれぞれについて、ポリシリコン膜Ｐ２の膜厚を薄くした場合を例示したが、このように上層と下層のポリシリコン膜の膜厚に差を設けることは、それぞれのゲート電極において個別に行ってもよい。すなわち、コントロールゲート電極ＣＧについてのみ、ポリシリコン膜Ｐ１の膜厚をポリシリコン膜Ｐ２の膜厚よりも薄くしてもよい。また、ゲート電極Ｇ２〜Ｇ４についてのみ、ポリシリコン膜Ｐ１の膜厚をポリシリコン膜Ｐ２の膜厚よりも薄くしてもよい。
【０１３４】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３５】
例えば、前記実施の形態１、２では、半導体基板上にＭＯＳＦＥＴを形成する場合について説明したが、半導体素子はＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであってもよい。
【０１３６】
また、前記実施の形態１、２では、半導体装置の製造工程の説明において、主にｎチャネル型ＭＯＳＦＥＴの製造工程を例として説明したが、半導体基板上には同様の構造を有するｐチャネル型ＭＯＳＦＥＴも形成されており、それらのｐチャネル型ＭＯＳＦＥＴに上記２層構造のゲート電極を用いても、前記実施の形態１、２と同様の効果を得ることができる。
【０１３７】
また、前記実施の形態１、２では、主にポリシリコン膜Ｐ１およびＰ２の２層の場合を例示したが、これに限られるものではなく、例えば３層以上としてもよい。なお、その場合の前記実施の形態２においては、下層に形成するポリシリコン膜の膜厚を、上層に形成するポリシリコン膜の膜厚よりも薄くすることが好ましい。例えば３層の場合、下層、中層、上層の順に膜厚が薄くなっていることが望ましい。
【０１３８】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０１３９】
（１）半導体基板に形成された不揮発性メモリを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１ポリシリコン膜を形成する工程と、
（ｃ）前記第１ポリシリコン膜上に第２ポリシリコン膜を形成する工程と、
（ｄ）前記第１ポリシリコン膜および前記第２ポリシリコン膜に不純物を導入する工程と、
（ｅ）前記第１ポリシリコン膜および前記第２ポリシリコン膜をパターニングして、前記不揮発性メモリの選択用ゲート電極を形成する工程と、
（ｆ）前記半導体基板上および前記選択用ゲート電極の側壁に、電荷蓄積膜を有する第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜を介して前記選択用ゲート電極の側壁に隣接するように、前記第２絶縁膜上に記憶用ゲート電極を形成する工程と、
を有し、
前記第１ポリシリコン膜の膜厚は前記第２ポリシリコン膜の膜厚よりも薄く、
前記（ｆ）工程にて、前記第１ポリシリコン膜中および前記第２ポリシリコン膜中の不純物が活性化する、半導体装置の製造方法。
【０１４０】
（２）前記記憶用ゲート電極はサイドウォール形状である、（１）記載の半導体装置の製造方法。
【０１４１】
（３）前記記憶用ゲート電極は第３ポリシリコン膜を含み、
前記記憶用ゲート電極上にはシリサイド層が形成されており、
前記第２ポリシリコン膜上には第３絶縁膜が形成されており、かつ、前記シリサイド層は形成されていない、（２）記載の半導体装置の製造方法。
【０１４２】
（４）半導体基板に形成された不揮発性メモリを有する半導体装置であって、
前記不揮発性メモリは、
前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された選択用ゲート電極と、
前記半導体基板上および前記選択用ゲート電極の側壁に形成され、かつ、電荷蓄積膜を有する第２絶縁膜と、
前記第２絶縁膜上に形成され、かつ、前記第２絶縁膜を介して前記選択用ゲート電極の側壁に隣接する記憶用ゲート電極と、
を有し、
前記選択用ゲート電極は、前記第１絶縁膜上に形成された第１ポリシリコン膜と、前記第１ポリシリコン膜上に形成された第２ポリシリコン膜を含み、
前記第１ポリシリコン膜の膜厚は前記第２ポリシリコン膜の膜厚よりも薄い、半導体装置。
【符号の説明】
【０１４３】
１Ａ    ＭＯＮＯＳメモリ形成領域
１Ｂ    高耐圧ＭＯＳＦＥＴ形成領域
１Ｃ    低耐圧ＭＯＳＦＥＴ形成領域
１Ｄ、１Ｅ    ＳＲＡＭ用ＭＯＳＦＥＴ形成領域
Ａｎ１、Ａｎ２、Ａｐ１、Ａｐ２    アクティブ領域
Ｃ１、Ｃ２    コントロールトランジスタ
ＣＧ    コントロールゲート電極（選択用ゲート電極）
ＣＧＬ０、ＣＧＬ１    コントロールゲート線
ＣＰ    コンタクトプラグ
Ｄ１ｄ、Ｄ１ｓ、Ｄ２〜Ｄ４    ｎ＋型半導体領域
ＤＬ１〜ＤＬ３    データ線
ＩＥ    素子分離領域
ＩＮＶ１、ＩＮＶ２    ＣＭＯＳインバータ
ＥＳ    ストッパ絶縁膜
Ｅ１ｄ、Ｅ１ｓ、Ｅ２〜Ｅ４    ｎ−型半導体領域
Ｇ１〜Ｇ５    ゲート電極
ＧＦ１〜ＧＦ４    ゲート絶縁膜
ＧＲ    グレイン
Ｌ１、Ｌ２    層間絶縁膜
Ｍ１、Ｍ２    メモリトランジスタ
ＭＧ    メモリゲート電極（記憶用ゲート電極）
ＭＣ１〜ＭＣ３    メモリセル
ＭＤ、ＭＳ、ＭＷ    金属配線
ＭＧＬ０、ＭＧＬ１    メモリゲート線
Ｎ１〜Ｎ３    窒化シリコン膜
ＯＳ    オフセットスペーサ
ＯＸ    ＯＮＯ膜
Ｐ１〜Ｐ３    ポリシリコン膜
ＰＲ    フォトレジスト膜
Ｑ２    高耐圧ＭＯＳＦＥＴ
Ｑ３    低耐圧ＭＯＳＦＥＴ
Ｑ４    ＭＯＳＦＥＴ
Ｑｄ１、Ｑｄ２    駆動用ＭＯＳＦＥＴ
Ｑｐ１、Ｑｐ２    負荷用ＭＯＳＦＥＴ
Ｑｔ１、Ｑｔ２    転送用ＭＯＳＦＥＴ
Ｓ１    シリサイド層
ＳＢ    半導体基板
ＳＬ１    ソース線
ＳＷ    サイドウォール
Ｗ１    ｐ型ウエル
Ｗ２    ｎ型ウエル
ＷＬ    ワード線
Ｘ１〜Ｘ７    酸化シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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