(57)【要約】【課題】デバイスパラメータの最適化に際して、半導体領域に接触する電極の特性に影響されることなく動特性の評価が可能となる評価方法を提供する。【解決手段】ｎ型ＪＦＥＴ領域５の長さ（２ＬＪＦＥＴ）およびドーピング濃度（ＮＪＦＥＴ）を変えてデバイスを作製し、評価を行う場合に、ソース電極９のコンタクトウェル領域３ｄに対する室温での接触抵抗として、１×１０−４Ωｃｍ２台以下（１×１０−３Ωｃｍ２未満）ならば３７３Ｋ（１００℃）以上、１×１０−３Ωｃｍ２を越えるならば３９８Ｋ〜４２３Ｋ（１２５℃〜１５０℃）以上で評価を行う。【選択図】図１
2014093499.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型のドリフト層と、
前記ドリフト層の表面内に選択的に配設された第２導電型のウェル領域と、
前記ウェル領域の表面内に選択的に配設された第１導電型の第１の半導体領域と、
前記ウェル領域内において前記第１の半導体領域に接続する第２導電型の第２の半導体領域と、
前記第２の半導体領域上から前記第１の半導体領域の少なくとも一部の上部にかけて配設された主電極と、
前記第１の半導体領域の少なくとも一部の上部から前記ドリフト層の上部にかけて配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設されたゲート電極と、を備えた半導体装置の評価方法であって、
前記主電極の前記第２の半導体領域に対する室温での接触抵抗に応じて、前記半導体装置の動特性の評価を行う温度を決定する、半導体装置の評価方法。
【請求項２】
前記接触抵抗が１×１０−３Ωｃｍ２未満の場合には、前記第２の半導体領域の温度を３７３Ｋ（１００℃）以上として前記半導体装置の動特性の評価を行う、請求項１記載の半導体装置の評価方法。
【請求項３】
前記接触抵抗が１×１０−３Ωｃｍ２を越える場合には、前記第２の半導体領域の温度を３９８Ｋ〜４２３Ｋ（１２５℃〜１５０℃）以上として前記半導体装置の動特性の評価を行う、請求項１記載の半導体装置の評価方法。
【請求項４】
第１導電型の半導体基板と、
前記半導体基板の第１の主面上に配設された第１導電型のドリフト層と、
前記ドリフト層の表面内に選択的に配設された第２導電型のウェル領域と、
前記ウェル領域の表面内に選択的に配設された第１導電型の第１の半導体領域と、
前記ウェル領域内において前記第１の半導体領域に接続する第２導電型の第２の半導体領域と、
前記第２の半導体領域上から前記第１の半導体領域の少なくとも一部の上部にかけて配設された主電極と、
前記第２の半導体領域の少なくとも一部の上部から前記第１の半導体領域および前記ドリフト層の上部にかけて配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設されたゲート電極と、を備えた半導体装置の評価方法であって、
前記半導体装置のスイッチング損失の評価温度に対する変化特性において、評価温度を変化させた場合の前記スイッチング損失の変化が線形な関係から外れ始める温度に基づいて、前記主電極の前記第２の半導体領域に対する接触抵抗を見積もる、半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の評価方法に関し、特に、パワーデバイスとして用いられるスイッチングデバイスにおける電極と半導体領域との接触抵抗を考慮した評価方法に関する。
【背景技術】
【０００２】
半導体装置、とりわけ炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を使用した半導体装置は、低損失で耐圧特性に優れていることが知られている。
【０００３】
耐電圧として、６００Ｖ〜数千Ｖの範囲の半導体装置においては、従来のＳｉを用いた半導体装置ではバイポーラデバイスでないと充分に素子抵抗が低いものが得られなかった。それに対して、ＳｉＣを用いた半導体装置ではＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を始とするユニポーラデバイスでも低い素子抵抗を実現できる。また、Ｓｉを用いたバイポーラデバイスでは伝導度変調による多量のキャリアが存在するが、ＳｉＣを用いたユニポーラデバイスでは多量のキャリアは存在しないため、スイッチング損失の大幅な低減が可能である。
【０００４】
ＳｉＣを用いたユニポーラデバイスは、通常はｐ型半導体領域を含む構造を有しているが、ＳｉＣ等のワイドバンドギャップ半導体においては、ｎ型半導体領域に対する接触抵抗と比べるとｐ型半導体領域に対する接触抵抗は再現性良く低減させることができない。
【０００５】
また、プロセスの簡略化を考慮するとｎ型半導体領域とｐ型半導体領域とで同一の電極構造でオーミック性を得ることが望ましいが、接触抵抗値としては、例えば特許文献１で開示されるように１０−３Ωｃｍ２程度の値となることが示されている。従って、ｐ型半導体領域に接触する電極においては、しばしば非線形な電流−電圧特性を示す電流成分が存在することになる。
【０００６】
ｐ型半導体領域に対する接触抵抗の評価は、実際のデバイスにおけるｐ型半導体領域に接触する電極に対して行うことは困難であり、通常はＴＥＧ（test element group）構造として例えば非特許文献１に開示されるようなＴＬＭ（transmission line model）による評価が行われるが、電極面積や接触するｐ型半導体領域の形状が必ずしも実際のデバイスと同一条件にはならないため、正確な測定ができない場合が多い。
【０００７】
また、ユニポーラデバイスにおいて電子が多数キャリアとなる場合、耐電圧やオン電圧といった静特性にはｐ型半導体領域に対する接触抵抗の影響は少ないと考えられるが、スイッチング特性などの動特性においては、ｐ型半導体領域の電位変化に対して、接触抵抗が影響することが考えられる。接触抵抗は温度と共に値が変化するが、半導体装置の評価における測定温度は、温度特性を考慮して室温から所定の温度に変えて行うことが、例えば、特許文献２および３において、ホットキャリアによるしきい値電圧の変化の測定や、スタンバイ電流による製品の選別試験において行われているが、いずれも静特性の評価に関するものである。
【０００８】
スイッチング特性などの動特性の改善においては、デバイス中の各種領域の寸法やドーピング濃度などのデバイスパラメータを最適化することになるが、ＭＯＳＦＥＴの場合にはゲート−ドレイン間容量の値に関連するＪ（ジャンクション）ＦＥＴ領域の構成が影響することが例えば特許文献４などで開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−２７７２４０号公報
【特許文献２】特開昭６３−３０２３７８号公報
【特許文献３】特開２００２−１９８４０９号公報
【特許文献４】特開２００３−２９８０５２号公報
【非特許文献】
【００１０】
【非特許文献１】Materials Science Forum, vol.389-393, pp.879-884, 2002.“Ohmic contact structure and fabrication process applicable to practical SiC devices,”Satoshi Tanimoto, Norihiko Kiritani, Masakatsu Hoshi, Hideyo Okushi.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以上説明したように、スイッチング特性などの動特性の改善においては、デバイスパラメータを最適化することになるが、ｐ型半導体領域に接触する電極において非線形な電流−電圧特性を示す電流成分を含む場合には、デバイスパラメータだけでなく、電極部分が動特性に影響する可能性がある。
【００１２】
しかし、接触抵抗値をどの程度まで小さくしておけば、スイッチング特性などの動特性に影響を及ぼさないかについては把握されておらず、また、接触抵抗は温度上昇とともに低下するが、接触抵抗値が動特性に影響を及ぼす範囲が把握されていないため、評価する温度をどの程度上げておけば評価結果に影響を及ぼさないか、についても把握されていない。
【００１３】
従って、デバイスパラメータを最適化するための動特性の評価において、ｐ型半導体領域に接触する電極の特性に影響されることなく評価が可能な、接触抵抗値の範囲や、接触抵抗値の影響が充分小さくなるような温度の範囲についても知られておらず、適正な評価がなされていなかった。
【００１４】
本発明は上記のような問題点を解消するためになされたもので、デバイスパラメータの最適化に際して、半導体領域に接触する電極の特性に影響されることなく動特性の評価が可能となる評価方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置の評価方法は、第１導電型の半導体基板と、前記半導体基板の第１の主面上に配設された第１導電型のドリフト層と、前記ドリフト層の表面内に選択的に配設された第２導電型のウェル領域と、前記ウェル領域の表面内に選択的に配設された第１導電型の第１の半導体領域と、前記ウェル領域内において前記第１の半導体領域に接続する第２導電型の第２の半導体領域と、前記第２の半導体領域上から前記第１の半導体領域の少なくとも一部の上部にかけて配設された主電極と、前記第１の半導体領域の少なくとも一部の上部から前記ドリフト層の上部にかけて配設されたゲート絶縁膜と、前記ゲート絶縁膜上に配設されたゲート電極とを備えた半導体装置の評価方法であって、前記主電極の前記第２の半導体領域に対する室温での接触抵抗に応じて、前記半導体装置の動特性の評価を行う温度を決定する。
【発明の効果】
【００１６】
主電極の第２の半導体領域に対する室温での接触抵抗によって、半導体装置の動特性評価の温度を決めるので、主電極の特性に影響されずに、デバイスパラメータの最適化を行うことが可能となって、スイッチング特性などの動特性がより改善された半導体装置を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係る半導体装置の評価方法の適用対象となる炭化珪素半導体装置の構成を示す部分断面図である。
【図２】半導体装置の特性評価のための回路構成を示す図である。
【図３】デバイスシミュレーションに基づいて算出された炭化珪素半導体装置のスイッチング損失を、接触抵抗をパラメータとしてプロットした図である。
【図４】デバイスシミュレーションに基づいて算出された炭化珪素半導体装置のスイッチング損失を、接触抵抗をパラメータとしてプロットした図である。
【図５】デバイスシミュレーションに基づいて算出された炭化珪素半導体装置のスイッチング損失を、評価温度をパラメータとして接触抵抗ごとにプロットした図である。
【図６】デバイスシミュレーションに基づいて算出された炭化珪素半導体装置のスイッチング損失を、評価温度をパラメータとして接触抵抗ごとにプロットした図である。
【発明を実施するための形態】
【００１８】
＜はじめに＞
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１９】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００２０】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
＜実施の形態＞
図１は本発明に係る半導体装置の評価方法の適用対象となる炭化珪素半導体装置であるＳｉＣ−ＭＯＳＦＥＴ１００の部分断面の構成を示す図である。
【００２１】
図１に示すようにＳｉＣ−ＭＯＳＦＥＴ１００は、破線で挟まれた領域で１つのユニットＵＴをなしている。ここで、ＳｉＣ−ＭＯＳＦＥＴ１００は、ユニットＵＴの領域の長辺側の破線での折り返しを繰り返した断面形状をなし、ユニットＵＴの繰り返しピッチＬＨＰは４〜１０μｍ程度である。
【００２２】
なお、ユニットＵＴの形状を維持するのであればＳｉＣ−ＭＯＳＦＥＴ１００の平面視形状は特に限定されない。例えば、ユニットＵＴの断面形状が図１の紙面に対面する方向に延在する櫛形の平面視形状であっても良いし、ユニットＵＴの断面形状が互いに直交する４方向に面するような４角形や、さらに多くの方向に面するような多角形の平面視形状であっても良い。
【００２３】
図１に示すように、ＳｉＣ−ＭＯＳＦＥＴ１００は、基板面方位を基本結晶面（basal plane）である（０００１）面より数度傾けたオフ角（オフアングル）を有し、ｎ型不純物を含む低抵抗のＳｉＣ基板１上に、エピタキシャル成長により形成したｎ型のドリフト層２を備えて、耐電圧性能を保持する構成となっている。
【００２４】
すなわち、ドリフト層２は厚さ４〜１５０μｍ、ドーピング濃度０．５×１０１５〜３０×１０１５／ｃｍ３の範囲で形成されるが、想定する耐電圧に応じて厚さおよびドーピング濃度が決定される。
【００２５】
例えば、耐電圧６００Ｖの場合は、ドリフト層２の厚さを４〜７μｍとし、ドーピング濃度を１×１０１６〜３×１０１６／ｃｍ３とし、耐電圧１２００Ｖの場合は、ドリフト層２の厚さを８〜１５μｍとし、ドーピング濃度を５×１０１５〜３×１０１５／ｃｍ３とする。  また、耐電圧１７００Ｖの場合は、ドリフト層２の厚さを１０〜２０μｍとし、ドーピング濃度を５×１０１５〜１５×１０１５／ｃｍ３とし、耐電圧３３００Ｖの場合は、ドリフト層２の厚さを２０〜３５μｍとし、ドーピング濃度を２×１０１５〜４．５×１０１５／ｃｍ３とする。
【００２６】
また、耐電圧６５００Ｖの場合は、ドリフト層２の厚さを５０〜８０μｍとし、ドーピング濃度を０．８×１０１５〜２×１０１５／ｃｍ３とし、耐電圧１００００Ｖの場合は、ドリフト層２の厚さを１００〜１５０μｍとし、ドーピング濃度を０．５×１０１５〜１×１０１５／ｃｍ３とする。
【００２７】
ドリフト層２の上層部には、イオン注入および活性化熱処理工程によって選択的に形成されたｐ型ウェル領域３が設けられている。また、ｐ型ウェル領域３の上層部には、イオン注入および活性化熱処理工程によって選択的に形成されたｎ型ソース領域４が設けられている。ｎ型ソース領域４は、深さ０．３〜０．７μｍ、ドーピング濃度５×１０１８〜５０×１０１８／ｃｍ３に設定される。
【００２８】
ｐ型ウェル領域３のうち、ｎ型ソース領域４の底面と対向する領域を底面ウェル領域３ａと呼称し、図においては便宜的に他の領域と区別して示しているが、底面ウェル領域３ａにおいては、想定する耐電圧と同じ電圧がソース−ドレイン間に印加された場合でも空乏化しないように、厚さ０．８〜１．５μｍ、ドーピング濃度７×１０１７〜２０×１０１７／ｃｍ３に設定される。
【００２９】
なお、想定する耐電圧によって底面ウェル領域３ａの空乏化の状態は多少異なるが、デバイスの耐電圧を大きくするには、ドリフト層２のドーピング濃度をより小さい値とすれば良く、底面ウェル領域３ａの厚さやドーピング濃度は耐電圧を考慮することなく、空乏化を防止するように設定すれば良い。
【００３０】
ｐ型ウェル領域３のうち、ソース領域４が形成されず、ｐ型ウェル領域３の下端部となる領域であってドリフト層２との接合に近い領域を下端部ウェル領域３ｂと呼称し、図においては便宜的に他の領域と区別して示しているが、下端部ウェル領域３ｂは底面ウェル領域３ａと同じドーピング濃度および厚さを有している。このような構成は、耐電圧の確保と、耐電圧印加時におけるゲート絶縁膜中の電界値の低減に有効である。
【００３１】
ｐ型ウェル領域３のうち、チャネルとなる最表面を含むｐ型ウェル領域３の上端部となる領域を上端部ウェル領域３ｃと呼称し、図においては便宜的に他の領域と区別して示しているが、上端部ウェル領域３ｃにおいてはドーピング濃度を他の領域よりも低くした構成となっている。すなわち、上端部ウェル領域３ｃにおける実効アクセプタ濃度が、ゲート絶縁膜６と接する最表面で１×１０１６〜１０×１０１６／ｃｍ３となるようなドーピングプロファイルになるように、ｐ型ウェル領域３がイオン注入および活性化熱処理工程によって形成される。
【００３２】
また、ゲート絶縁膜６と接する最表面のドーピング濃度を下げることで、不純物による散乱が低減されて、チャネルにおけるキャリアの移動度が増加してデバイス抵抗を下げることができる。
【００３３】
なお、上端部ウェル領域３ｃのうち、チャネルが形成される最表面の長さがチャネル長（Ｌｃｈ）に相当し、その長さは０．３〜１μｍである。
【００３４】
また、ｐ型ウェル領域３のうち、ソース領域４が形成されず、下端部ウェル領域３ｂとは反対側にはコンタクトウェル領域３ｄが形成されている。コンタクトウェル領域３ｄの形成方法は、例えば、ドリフト層２の上層部にｐ型ウェル領域３を形成した後、ｐ型ウェル領域３上から選択的にｎ型の不純物（窒素、リン等）をイオン注入してソース領域４を形成し、その後、ソース領域４上から選択的にｐ型の不純物（ボロン、アルミニウム等）をイオン注入する方法を採ることができる。この場合、コンタクトウェル領域３ｄのソース電極９と接する最表面のドーピング濃度が５×１０１８〜５０×１０１８／ｃｍ３となるように、上層部になればなるほどドーピング濃度が高くなるようにイオン注入を行うことが望ましい。なお、各半導体領域の形成順序は、この順に限定されるものではない。
【００３５】
例えば、ｐ型ウェル領域３を上層部になればなるほどドーピング濃度が低くなるようにイオン注入を行って形成した後、ソース領域４を形成する部分のみが開口部となった注入マスクを用いてソース領域４をイオン注入を行って形成しても良い。
【００３６】
この場合、コンタクトウェル領域３ｄは、底面ウェル領域３ａ、下端部ウェル領域３ｂおよび上端部ウェル領域３ｃと同時に形成され、コンタクトウェル領域３ｄのソース電極９と接する最表面のドーピング濃度は、上端部ウェル領域３ｃのゲート絶縁膜６と接する最表面のドーピング濃度と同じとなってしまう。しかし、この部分は、ソース電極９との接触抵抗を減らすためにドーピング濃度が高い方が望ましいので、ドーピング濃度が５×１０１８〜５０×１０１８／ｃｍ３となるように、別途選択的にイオン注入を行っても良い。
【００３７】
ドリフト層２中のｐ型ウェル領域３が形成されない領域であって、隣り合うｐ型ウェル領域間の領域はｎ型ＪＦＥＴ（ジャンクションＦＥＴ）領域５と呼称されドリフト層２の上層部に位置する。
【００３８】
ｐ型ウェル領域３のうち、チャネルが形成される最表面を含む上端部ウェル領域３ｃにおいては、実効アクセプタ濃度を下げた構成となっているため、ｎ型ＪＦＥＴ領域５がほぼ一定のドーピング濃度の場合、ｐ型ウェル領域３は上部に向かうにつれて幅が狭くなる形状となる。これは、ドーピング濃度が低くなることで不純物の水平方向の接合位置が異なるためである。このため、ｎ型ＪＦＥＴ領域５とｐ型ウェル領域３との界面は垂直ではなく、チャネルとなる最表面に向かうにつれて、ｎ型ＪＦＥＴ領域５が拡がる（上端部ウェル領域３ｃが狭まる）形状となっている。
【００３９】
ｎ型ＪＦＥＴ領域５の長さは、その値が最も小さいドリフト層２に近い側のｐ型ウェル領域３間の長さで定義され、図１における１つのユニットＵＴでのｎ型ＪＦＥＴ領域５の長さＬＪＦＥＴの２倍（２ＬＪＦＥＴ）で表される。
【００４０】
このｎ型ＪＦＥＴ領域５の長さ２ＬＪＦＥＴおよびドーピング濃度（ＮＪＦＥＴ）は、ゲート−ドレイン間容量に影響するため、スイッチング特性などの動特性に影響を及ぼすことになる。
【００４１】
動特性改善による、デバイス構造の最適化については、例えば、ｎ型ＪＦＥＴ領域５の長さ２ＬＪＦＥＴやドーピング濃度ＮＪＦＥＴの値を変化させたデバイスを複数種類を作製し、スイッチング損失などを測定し、評価することになる。
【００４２】
ｎ型ＪＦＥＴ領域５の形成方法はドリフト層２のエピタキシャル成長時に、連続して形成しても良いし、ドリフト層２のエピタキシャル成長後に、ドリフト層２の上層部にｎ型不純物をイオン注入して形成しても良い。また、イオン注入種の活性化熱処理は一括して行っても良いし、それぞれの注入工程ごとに活性化熱処理を行っても良い。
【００４３】
上述した層構造の上にゲート絶縁膜６、ゲート電極７を選択的に形成してゲート部を作製する。
【００４４】
ゲート絶縁膜７はシリコン酸化膜もしくはシリコン酸化窒化膜等を、炭化珪素半導体を熱酸化や窒化することで形成しても良いし、ＣＶＤ（化学気相成長）法等により堆積形成しても良いし、これらを併用しても良い。なお、ゲート絶縁膜７の厚さは、ｐ型ウェル領域３のうち、チャネルが形成される上端部ウェル領域３ｃの最表面において１０〜１００ｎｍとなる厚さに形成する。
【００４５】
ゲート電極７は、多結晶シリコン膜や金属膜をＣＶＤ法やスパッタリング法により堆積形成することで得られる。なお、ゲート部以外の領域に形成されたゲート絶縁膜６およびゲート電極７は除去する。
【００４６】
そして、基板全面に渡るようにシリコン酸化膜等の層間絶縁膜８を形成した後、コンタクトウェル領域３ｄとその周囲のソース領域４のようなソース電極９の接触部となる領域の層間絶縁膜８を除去し、ソース電極９を形成する。このため、ソース電極９は、ソース領域４およびコンタクトウェル領域３ｄの両方に接触するが、ｎ型であるソース領域４に対する接触と比べると、ｐ型であるコンタクトウェル領域３ｄに対する接触はオーミック性が充分とならない場合が生じやすい。
【００４７】
さらに、ＳｉＣ基板１のドリフト層２が形成される側とは反対側の主面（裏面）上に、例えばスパッタリング法によりドレイン電極１０を形成し、また、ソース電極９および層間絶縁膜８上にソース配線１１を形成することで、ＳｉＣ−ＭＯＳＦＥＴ１００を得ることができる。なお、ゲート電極７は、ＳｉＣ基板１の外周部に形成されるゲート電極パッド（図示せず）に電気的に接続されるが、ゲート電極パッド上ではソース配線１１は除去された構成となる。
【００４８】
図２は、図１に示したＳｉＣ−ＭＯＳＦＥＴ１００の動特性評価のための回路構成の一例を示した図である。
【００４９】
図２に示すように、電源２４から電源電圧が与えられる電源線Ｐと、接地電位ＧＮＤに接続される電源線Ｎ間にＭＯＳＦＥＴ２１および３１が直列に接続されている。このＭＯＳＦＥＴ２１および３１が、図１に示したＳｉＣ−ＭＯＳＦＥＴ１００に相当する。ＭＯＳＦＥＴ２１および３１の接続ノードは出力ノードとなり、当該出力ノードと電源線Ｐとの間には負荷インダクタンス２５が接続されている。
【００５０】
そして、ＭＯＳＦＥＴ２１および３１のそれぞれに、逆並列にショットキ障壁ダイオード２２および２３が接続されている。ショットキ障壁ダイオード２２および２３は、いわゆるフリーホイールダイオードとして機能する。
【００５１】
ＭＯＳＦＥＴ２１および３１のそれぞれのゲートには、ゲート駆動系２３および３３が接続され、ＭＯＳＦＥＴ２１および３１のオン、オフ制御を行う制御信号が与えられる構成となっている。ゲート駆動系２３および３３の内部構成は本発明との関係が薄いので簡略化して示しており、ゲート駆動系２３では、ゲート抵抗２３１と制御信号源となる電源２３２を示し、ゲート駆動系３３では、ゲート抵抗３３１と制御信号源となる電源３３２を示している。なお、電源２３２はＭＯＳＦＥＴ２１および３１の接続ノードの電位を基準とし、電源３３２は接地電位ＧＮＤを基準とする。
【００５２】
図２に示す回路において、電流がショットキ障壁ダイオード２２と負荷インダクタンス２５とを還流する状態から、ゲート駆動系３３によりＭＯＳＦＥＴ３１をターンオンおよびターンオフさせたときのスイッチング波形における電圧および電流波形から、スイッチング損失を評価することができる。
【００５３】
＜接触抵抗の変化に対するスイッチング損失の変化＞
図３および図４は、図２に示す回路構成におけるＭＯＳＦＥＴ３１のターンオン時のスイッチング損失を、デバイスシミュレーションにより得られた電圧波形および電流波形から算出し、ソース電極９（図１）のコンタクトウェル領域３ｄ（図１）に対する室温（ＲＴ）での接触抵抗をパラメータとしてプロットした図であり、図３は、ＭＯＳＦＥＴ３１がオンとなったときの電流密度が１００Ａｃｍ−２の場合の計算結果であり、図４は電流密度が３００Ａｃｍ−２の場合の計算結果である。
【００５４】
なお、図３および図４において、横軸は室温での接触抵抗ρＣ（Ωｃｍ２）の変化を表し、縦軸はスイッチング損失（Ｊ／ｃｙｃｌｅ）を表している。図３において、ＲＴが付記された特性が室温での特性であり、その他は室温よりも高い温度でのスイッチング損失を表している。すなわち、３４８Ｋ、３７３Ｋ、３９８Ｋ、４２３Ｋおよび４７３Ｋと付記された特性は、それぞれ７５℃、１００℃、１２５℃、１５０℃および２００℃でのスイッチング損失を表している。
【００５５】
ここで、横軸は室温での接触抵抗ρＣの値を表しており、図３において、例えば、室温での接触抵抗ρＣが１×１０−４Ωｃｍ２である場合、特性ＲＴより、その場合のスイッチング損失は約３．５５×１０−４（Ｊ／ｃｙｃｌｅ）となることが判る。これに対し、室温での接触抵抗ρＣが１×１０−４Ωｃｍ２であるコンタクトウェル領域３ｄ（図１）を有する素子が、例えば４７３Ｋとなった場合のスイッチング損失は計算により約３．５×１０−４（Ｊ／ｃｙｃｌｅ）と算出される。このようにして算出された、各温度でのスイッチング損失をプロットしたものが３４８Ｋ、３７３Ｋ、３９８Ｋ、４２３Ｋおよび４７３Ｋと付記された特性である。
【００５６】
なお、接触抵抗は、温度上昇と共に低下することが知られており、ソース電極９のコンタクトウェル領域３ｄに対する接触抵抗ρＣの算出は、ソース電極９のうちコンタクトウェル領域３ｄに接触する部分をショットキ電極として扱うことで、温度上昇と共にオーミック性が改善され、接触抵抗が小さくなるような特性として設定することが可能となった。
【００５７】
この結果、室温での接触抵抗が２×１０−４Ωｃｍ２であった場合、３９８Ｋ（１２５℃）では２．６×１０−５Ωｃｍ２となり、４７３Ｋ（２００℃）では４．８×１０−６Ωｃｍ２という設定をすることができる。また、室温での接触抵抗が５×１０−３Ωｃｍ２であった場合、３９８Ｋ（１２５℃）では２．４×１０−３Ωｃｍ２となり、４７３Ｋ（２００℃）では２．４×１０−４Ωｃｍ２という設定をすることができる。
【００５８】
図３および図４より、室温でのスイッチング波形から算出された特性ＲＴにおいては、接触抵抗が極小でないとスイッチング損失が増加する結果となっているが、これは室温ではショットキ性の接触部の障壁をキャリアが乗り越えることが困難であるが、温度の上昇と共に、比較的障壁が大きくても（室温での接触抵抗が比較的大きくても）乗り越えることが可能となって、スイッチング損失が増加しないことを示している。
【００５９】
また、図３および図４より、室温での接触抵抗が１×１０−４Ωｃｍ２台以下（１×１０−３Ωｃｍ２未満）を確保できている場合には、評価温度が３７３Ｋ（１００℃）の場合、接触抵抗を充分低く（１×１０−６Ωｃｍ２未満）したときのスイッチング損失と同じにできることが判る。
【００６０】
一方、室温での接触抵抗が１×１０−３Ωｃｍ２を越える場合には、評価温度を３９８Ｋ〜４２３Ｋ（１２５℃〜１５０℃）まで上昇させることで、接触抵抗を充分低く（１×１０−６Ωｃｍ２未満）したときのスイッチング損失と同じにできることが判る。
【００６１】
このことは、例えば動特性改善のために、ｎ型ＪＦＥＴ領域５の長さ（２ＬＪＦＥＴ）およびドーピング濃度（ＮＪＦＥＴ）を変えてデバイスを作製し、評価を行う場合に、ソース電極９のコンタクトウェル領域３ｄに対する室温での接触抵抗として、１×１０−４Ωｃｍ２台以下（１×１０−３Ωｃｍ２未満）ならば３７３Ｋ（１００℃）以上、１×１０−３Ωｃｍ２を越えるならば３９８Ｋ〜４２３Ｋ（１２５℃〜１５０℃）以上で評価を行うことによって、ソース電極４の特性に影響されずに、デバイスパラメータの最適化を行うことが可能となって、スイッチング特性などの動特性がより改善された半導体装置を実現することができる。
【００６２】
＜温度の変化に対するスイッチング損失の変化＞
次に、図５および図６を用いて、ソース電極９（図１）のコンタクトウェル領域３ｄ（図１）に対する接触抵抗の温度による変化について説明する。
【００６３】
図５および図６は、図２に示す回路構成におけるＭＯＳＦＥＴ３１のターンオン時のスイッチング損失を、デバイスシミュレーションにより得られた電圧波形および電流波形から算出し、評価温度Ｔ（Ｋ）をパラメータとして接触抵抗ごとにプロットした図であり、図５は、ＭＯＳＦＥＴ３１がオンとなったときの電流密度が１００Ａｃｍ−２の場合の計算結果であり、図６は電流密度が３００Ａｃｍ−２の場合の計算結果である。なお、図５および図６は、図３および図４にプロットされた算出値に基づいて作成されている。
【００６４】
図５および図６においては、接触抵抗が２．９×１０−３Ωｃｍ２、１．０×１０−３Ωｃｍ２およびほぼ０の場合の特性について示しており、接触抵抗が充分小さい場合、すなわち０に近い場合には、スイッチング損失は評価温度の上昇とともに増加し、比較的小さい駆動電流密度である１００Ａｃｍ−２の場合には３５０Ｋ以上で線形な特性となり、駆動電流密度が３００Ａｃｍ−２の場合には４００Ｋ以上で線形な特性となることが判る。
【００６５】
また、接触抵抗が１．０×１０−３Ωｃｍ２の場合の特性は、３７５Ｋ以下では接触抵抗が充分小さい場合、すなわち０に近い場合の特性に比べてスイッチング損失が大きく、評価温度の低下とともに増加する特性となっている。また、接触抵抗が２．９×１０−３Ωｃｍ２の場合の特性は、４２５Ｋ以下では接触抵抗が充分小さい場合、すなわち０に近い場合の特性に比べてスイッチング損失が大きく、評価温度の低下とともに増加する特性となっている。
【００６６】
また、評価温度として、室温（この場合２９５Ｋ）近傍では、評価温度の低下とともにスイッチング損失は増加しており、温度低下に対するスイッチング損失増加の傾きは接触抵抗の値にはあまり依存していないことが判る。
【００６７】
従って、評価温度を変えてスイッチング損失を測定した際に、その温度によるスイッチング損失の変化が線形な関係から外れ始める温度を把握することにより、実デバイスにおけるｐ型半導体領域の接触抵抗を把握することが可能となる。
【００６８】
例えば、線形な関係から外れ始める温度が３７５Ｋ付近であれば、接触抵抗は１．０×１０−３Ωｃｍ２程度であり、４２５Ｋ付近であれば、接触抵抗値は３．０×１０−３Ωｃｍ２程度となるものと見積もることができる。
【００６９】
なお、以上の説明においては、動特性の評価の例としてスイッチング損失の評価の場合を示した。スイッチング損失の評価においては通電時（スイッチオン時）のデバイスの温度上昇は比較的小さいが、短絡耐量やなだれ耐量などの動特性の評価のように通電時にデバイス温度が上昇する場合においても、動特性評価を開始する温度について、同様に上記のような条件とすることで、電極の特性に影響されない評価、ならびにデバイス構造の最適化を行うことが可能となる。
【００７０】
また、以上の説明においては、動特性改善のために変化させるデバイスパラメータの例として、ｎ型ＪＦＥＴ領域５の長さおよびドーピング濃度を用いる場合を示したが、他のデバイスパラメータにより最適化する場合であっても同様である。
【００７１】
また、以上の説明においては、ｐ型半導体領域を有する半導体装置としてＭＯＳＦＥＴの場合を示したが、スイッチングデバイスとしてｎ型半導体領域とｐ型半導体領域との両方に接続する電極構造を有するものであれば、室温での接触抵抗により評価温度を決めることが有用であり、同様の効果を有する。
【００７２】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００７３】
１  ＳｉＣ基板、２  ｎ型ドリフト層、３  ｐ型ウェル領域、３ｄ  コンタクトウェル領域、５  ｎ型ＪＦＥＴ領域、６  ゲート絶縁膜、７  ゲート電極、８  層間絶縁膜、９  ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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