(57)【要約】【課題】素子分離溝の形成に用いたマスク膜を完全に除去する。【解決手段】半導体装置の製造方法は、半導体基板上に形成されたマスク膜をマスクとして半導体基板をエッチングし、半導体基板に、第１の幅を有する第１素子分離溝と、第１の幅よりも広い第２の幅を有する第２素子分離溝と、第１の幅よりも広く第２の幅よりも狭い第３の幅を有する第３素子分離溝とを形成する工程と、第１素子分離溝が完全に埋設され、かつ第２素子分離溝及び第３素子分離溝がともに不完全に埋設されるように、ＦＣＶＤ法により第１絶縁膜を形成する工程と、第１絶縁膜を熱処理して改質する工程とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたマスク膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に、第１の幅を有する第１素子分離溝と、前記第１の幅よりも広い第２の幅を有する第２素子分離溝と、前記第１の幅よりも広く前記第２の幅よりも狭い第３の幅を有する第３素子分離溝とを形成する工程と、
前記第１素子分離溝が完全に埋設され、かつ前記第２素子分離溝及び前記第３素子分離溝がともに不完全に埋設されるように、ＦＣＶＤ法により第１絶縁膜を形成する工程と、
前記第１絶縁膜を熱処理して改質する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜を形成する工程は、前記第１絶縁膜がコンフォーマルに形成される成膜条件で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記成膜条件は、前記マスク膜上に形成される前記第１絶縁膜の膜厚に対する前記第１、第２及び第３素子分離溝の側壁上に形成される前記第１絶縁膜の膜厚の比が０．４〜０．５となる成膜条件であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜を形成する工程は、ＴＳＡガス、ＮＨ３ガス及びＯ２ガスを含む原料ガスを用いて、ＳｉＯ２膜を形成する工程であることを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項５】
前記第２素子分離溝と前記第３素子分離溝を完全に埋設するように第２絶縁膜を形成する工程をさらに含むことを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
【請求項６】
前記第２絶縁膜を形成する工程は、ＨＤＰ法を用いて行われることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板の上面より上に位置する前記第１絶縁膜及び前記第２絶縁膜を除去する工程をさらに含むことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、素子分離絶縁膜の少なくとも一部をＦＣＶＤ（Flowable Chemical Vapor Deposition、流動性ＣＶＤ）法を用いて形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
高アスペクト比の素子分離溝を絶縁膜で完全に埋設するため、ＦＣＶＤ法が利用されている（例えば、特許文献１参照）。
【０００３】
特許文献１に記載の半導体装置の製造方法において、半導体基板に形成された第１の幅を持つ第１素子分離溝は、ＦＣＶＤ法により形成した第１絶縁膜で完全に埋設されている。また、第１の幅より広い第２の幅を持つ第２素子分離溝は、ＦＣＶＤ法により形成した第１絶縁膜と、その上にＨＤＰ−ＣＶＤ（High Density Plasma − Chemical Vapor Deposition）を用いて形成される第２絶縁膜とで埋設されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２３１００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１は、第１の幅を持つ第１素子分離溝と、それより広い第２の幅を持つ第２素子分離溝の２種類の素子分離溝に素子分離絶縁膜を形成する半導体装置の製造方法を開示する。しかし、実際の半導体装置では、第１及び第２素子分離溝に加え、第１の幅より広く第２の幅より狭い第３の幅を持つ第３素子分離溝を必要とすることが多い。
【０００６】
発明者は、幅の異なる３種類の素子分離溝にＦＣＶＤ法を用いた第１絶縁膜を形成した場合に、第１素子分離溝のみならず第３素子分離溝も第１絶縁膜で完全に埋め込まれてしまうと、素子分離溝の形成に用いたマスク膜をその後完全に除去することが困難になることを見出した。
【０００７】
マスク膜の除去が困難となる理由は以下のようなものと推察される。
【０００８】
即ち、ＦＣＶＤ法により形成される絶縁膜は、その形成後に酸化性雰囲気での加熱による改質処理を必要とし、その結果、形成された第１絶縁膜が収縮することにより引っ張り応力が生じる。２つの素子分離溝に挟まれた活性領域は、それらの素子分離溝にそれぞれ形成された第１絶縁膜の引っ張り応力を受ける。このとき、２つの素子分離溝に形成された第１絶縁膜の引っ張り応力が均衡していなければ活性領域は湾曲する。
【０００９】
ここで、第１素子分離溝の幅は最も狭く、そこに埋設された第１絶縁膜に生じる引っ張り応力は小さい。これに対して、第３素子分離溝の幅は比較的広く、そこに埋設された第１絶縁膜に生じる引っ張り応力は比較的大きい。第１素子分離溝と第３素子分離溝との間に第２素子分離溝が位置している場合、第２素子分離溝に形成された第１絶縁膜に生じる引っ張り応力による影響をできるだけ抑えるには、第１素子分離溝の第１絶縁膜との関係を考慮せざるを得ない。その結果、第２素子分離溝に形成された第１絶縁膜の引っ張り応力と第３素子分離溝に形成された第１絶縁膜の引っ張り応力との間に不均衡が生じ、第２素子分離溝と第３素子分離溝との間の活性領域は第３素子分離溝側に湾曲する。この活性領域の湾曲により、その上に残るマスク膜の除去が困難になる。
【００１０】
活性領域上に残るマスク膜は、その後のデバイス形成を阻害し、あるいは形成されたデバイスの特性を悪化させる原因となるという問題点がある。
【課題を解決するための手段】
【００１１】
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板上に形成されたマスク膜をマスクとして前記半導体基板をエッチングし、前記半導体基板に、第１の幅を有する第１素子分離溝と、前記第１の幅よりも広い第２の幅を有する第２素子分離溝と、前記第１の幅よりも広く前記第２の幅よりも狭い第３の幅を有する第３素子分離溝とを形成する工程と、前記第１素子分離溝が完全に埋設され、かつ前記第２素子分離溝及び前記第３素子分離溝がともに不完全に埋設されるように、ＦＣＶＤ法により第１絶縁膜を形成する工程と、前記第１絶縁膜を熱処理して改質する工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、第１の幅よりも広い幅を持つ第２及び第３素子分離溝が不完全に埋設されるように、ＦＣＶＤ法により第１絶縁膜を形成すようにしたことで、第２素子分離溝と第３素子分離溝にそれぞれ形成される第１絶縁膜に生じる引っ張り応力を均衡させることができる。これにより、第２素子分離溝と第３素子分離溝の間に位置する活性領域の湾曲を防止することができ、活性領域上のマスク膜を完全に除去することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る半導体装置のメモリセル部と周辺回路部の一部を示す平面図であって、素子分離領域形成後の状態を示す図である。
【図２】本発明の第１の実施の形態に係る半導体装置の素子分離領域を形成する工程を説明するための図である。
【図３】図２に示す工程に続く工程を説明するための図である。
【図４】図３に示す工程に続く工程を説明するための図である。
【図５】図４に示す工程に続く工程を説明するための図である。
【図６】図１のＡ−Ａ’線断面図である。
【図７】関連する半導体装置の製造方法を説明するための図である。
【図８】図７に示す工程に続く工程を説明するための図である。
【図９】図８に示す工程に続く工程を説明するための図である。
【図１０】図９に示す工程に続く工程を説明するための図である。
【発明を実施するための形態】
【００１４】
（関連技術）
本発明の実施の形態を説明する前に、本発明が解決しようとする課題をより明確にするため、発明者が検討した関連技術について、図７〜図１０を参照して説明する。
【００１５】
図７〜図１０は、関連する半導体装置の製造方法による製造途中の半導体装置の部分縦断面図である。関連する半導体装置の製造方法は、以下のようなものである。なお、ここでは半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を想定している。
【００１６】
まず、図７に示すように、半導体基板１のメモリセル部２０及び周辺回路部３０に、第１〜第４活性領域２ａ〜２ｄを規定する第１〜第３素子分離溝３Ａ，３Ｂ，３Ｃを形成する。第１〜第３素子分離溝３Ａ，３Ｂ，３Ｃを形成するため、半導体基板１の一面に、シリコン窒化膜からなり、所定のパターンを有するマスク膜（ハードマスク）５を、パッド酸化シリコン膜を介して形成する。マスク膜５をマスクとするドライエッチングにより半導体装置１をエッチングして、第１〜第３素子分離溝３Ａ，３Ｂ，３Ｃを形成する。ここで、第１素子分離溝３Ａは第１の幅（狭い幅）を持ち、第２素子分離溝３Ｂは第２の幅（広い幅）を持ち、第３素子分離溝３Ｃは第３の幅（中間幅）を持つ。その大小関係は、第１の幅＞第３の幅＞第２の幅、である。
【００１７】
次に、第１〜第３素子分離溝３Ａ，３Ｂ，３Ｃが形成された半導体基板１の全面に、パッド酸化膜４を形成する。
【００１８】
それから、パッド酸化膜４を覆うように、ＦＣＶＤ法を用いてシリコン酸化膜からなる第１埋め込み絶縁膜６を形成する。このとき、第１埋め込み絶縁膜６の形成条件として、マスク膜５上に形成される第１埋め込み絶縁膜６の膜厚をａ、素子分離溝３Ｂの側壁に形成される第１埋め込み絶縁膜６の膜厚をｂとして、それら比ｂ／ａが０．１〜０．２になる流動性の高い成長条件を用いる。また、第１埋め込み絶縁膜６の成膜量は、メモリセル部２０の狭い幅の素子分離溝３Ａと周辺回路部３０の中間幅の素子分離溝３Ｃがともに完全に埋め込まれ、広い幅の素子分離溝３Ｂは完全には埋め込まれない（不完全に埋め込まれる）膜厚とする。具体的な膜厚としては、ａ＝８０ｎｍとすることができる。
【００１９】
ＦＣＶＤ法における流動性の高い成長条件は、たとえば、下記の通りである。 
ＴＳＡ（トリシリルアミン）ガス流量＝５５０ｓｃｃｍ
ＮＨ３ガス流量＝５５０ｓｃｃｍ
Ａｒガス流量＝４５００ｓｃｃｍ
Ｈｅガス流量＝２０００ｓｃｃｍ
成長レート≧３００ｎｍ／ｍｉｎ
【００２０】
その後、第１埋め込み絶縁膜６をアニールし、その膜質を改質する。この時、第１埋め込み絶縁膜６には膜収縮が起こり、その結果、図７に矢印で示すような引っ張り応力２２ｂ、２２ｃが発生する。
【００２１】
第２素子分離溝３Ｂは、第１埋め込み絶縁膜６で完全に埋め込まれておらず、第２素子分離溝３Ｂの内面に形成された第１埋め込み絶縁膜６に発生する応力２２ｂは比較的小さい。一方、第３素子分離溝３Ｃは、第１埋め込み絶縁膜６により完全に埋め込まれており、その膜厚が厚いため、第１埋め込み絶縁膜６に発生する応力２２ｃは、第２素子分離溝３Ｂ側に発生する応力２２ｂに比べて大きい。その結果、第２素子分離溝３Ｂと第３素子分離溝３Ｃに挟まれている活性領域２ｃは、不均衡な応力２２ｂ、２２ｃを受けて変形（湾曲）し、より大きな応力２２ｃが生じている第３素子分離溝３Ｃ側に傾く。なお、第１素子分離溝３Ａはその幅が狭く、そこに埋め込まれた第１埋め込み絶縁膜６の膜厚は薄いので、生じる応力も比較的小さく、第２活性領域２ｂを変形させることはない。
【００２２】
この後、図８に示すように、素子分離溝３Ｂ内に残る空間を完全にうめこむように、ＨＤＰ−ＣＶＤ法によりＨＤＰシリコン酸化膜からなる第２埋め込み絶縁膜８を形成する。
【００２３】
次に、図９に示すように、マスク膜５が露出するまで、ＣＭＰ（Chemical Mechanical Polishing）法により、第２埋め込み絶縁膜８、第１埋め込み絶縁膜６、及びパッド酸化膜４を研磨し、表面を平坦化する。このとき、活性領域２ｃには傾きが生じているので、活性領域２ｃ上のマスク膜５の上面に形成されたパッド酸化膜４は完全に除去されずその一部４ａが残留する可能性が高い。
【００２４】
その後、第１埋め込み絶縁膜６のさらなる膜質改善のため窒素雰囲気下でアニールする。このアニールにより、第１埋め込み絶縁膜６は膜質改善され、第１埋め込み絶縁膜６ａとなる。
【００２５】
次に、図１０に示すように、酸化膜ウェットエッチング技術を用いて、第１埋め込み絶縁膜６ａ、第２埋め込み絶縁膜８、及びパッド酸化膜４をリセスエッチングし、高さを半導体基板１の表面に合わせる。
【００２６】
その後、半導体基板１を熱燐酸に浸漬し、シリコン窒化膜であるマスク膜５を除去する。このとき、パッド酸化膜４の一部４ａがマスク膜５の上に残留していると、アンダーエッチとなり、マスク膜５の一部５ａが活性領域２ｃ上に残留する。
【００２７】
活性領域２ｃ上に残留するマスク膜５は、その後のデバイス形成を不可能にしたり、形成されたデバイスの特性を悪化させたりする。
【００２８】
本発明は、このようなマスク膜５の一部５ａの残留を回避することができる半導体装置の製造方法を提供する。
【００２９】
以下、本発明の実施の形態について図１〜図６を参照して詳細に説明する。
【００３０】
（第１の実施の形態）
図１〜図６は、本発明の第１の実施の形態に係る半導体装置１００の製造方法を説明するための図であって、特に、その素子分離領域の製造方法を説明するための図である。図１は半導体装置１００のメモリセル部２０と周辺回路部３０の素子分離領域形成後の平面図であり、図６は図１のＡ−Ａ’線断面図である。また、図２〜図５は、一連の製造工程を説明するためのＡ−Ａ’線に対応する位置での断面図である。
【００３１】
図１を参照すると、半導体装置１００は、メモリセル部２０と周辺回路部３０とを有している。メモリセル部２０には、その周囲を第１素子分離領域３ａに囲まれた第１活性領域２ａが規定されている。また、周辺回路部３０には、その周囲を第１〜第３素子分離領域３ａ〜３ｃに囲まれた第２活性領域２ｂ、第３活性領域２ｃ及び第４活性領域２ｄが規定されている。なお、第１〜第３素子分離領域３ａ〜３ｃは、半導体基板（１）に形成された素子分離溝に埋め込み絶縁膜を埋設して構成されている。
【００３２】
メモリセル部２０に形成される第１素子分離領域３ａの幅と第１活性領域２ａの幅は互いに等しいＸである。例えば、Ｘ＝３０ｎｍとすることができる。
【００３３】
周辺回路部３０に形成される第２活性領域２ｂ、第３活性領域２ｃ及び第４活性領域２ｄの幅は互いに等しいＷ（＞Ｘ）である。また、第２活性領域２ｂと第３活性領域２ｃの間の第２素子分離領域３ｂの幅はＹ（＞Ｘ）、第３活性領域２ｃと第４活性領域２ｄの間の第３素子分離領域３ｃの幅はＺ（＞Ｘ，＜Ｙ）である。例えば、Ｗ＝５０ｎｍ、Ｙ＝３００ｎｍ、Ｚ＝９０ｎｍとすることができる。
【００３４】
上記構成において、第３活性領域２ｃは、互いに幅の異なる第２素子分離領域３ｂと第３素子分離領域３ｃの間に位置する。換言すると、第３活性領域２ｃは、非対称のスペースに挟まれている。
【００３５】
次に、半導体装置１００の第１〜第３素子分離領域３ａ〜３ｃの製造方法について説明する。
【００３６】
まず、図２に示しように、半導体基板１に第１〜第３素子分離溝３Ａ〜３Ｃを形成する。
【００３７】
第１〜第３素子分離溝３Ａ〜３Ｃを形成するため、まず、半導体基板１上にパッド酸化膜を介してマスク膜（ハードマスク）５となるシリコン窒化膜を形成する。そして、形成したシリコン窒化膜を所定のパターンにパターニングし、マスク膜５とする。それから、マスク膜５をマスクとするドライエッチング技術を用いて、半導体基板１をエッチングし、第１〜第３素子分離溝３Ａ〜３Ｃを形成する。第１〜第３素子分離溝３Ａ〜３Ｃは、それぞれ、第１〜第３の幅として、Ｘ，Ｙ及びＺに等しい幅を持つ。
【００３８】
こうして、メモリセル部２０には、幅Ｘの第１活性領域２ａと幅Ｘの第１素子分離溝３Ａが交互に配置された構造が形成される。また、周辺回路部３０には、第２活性領域２ｂと第３活性領域の間に幅Ｙの第２素子分離溝３Ｂが、第３活性領域２ｃと第４活性領域２ｄとの間に幅Ｚの第３素子分離溝３Ｃが、それぞれ形成される。以下の説明では、第１素子分離溝３Ａを狭い幅の素子分離溝３Ａ、第２素子分離溝３Ｂを広い幅の素子分離溝３Ｂ、第３素子分離溝３Ｃを中間幅の素子分離溝３Ｃということがある。
【００３９】
次に、第１〜第３素子分離溝３Ａ〜３Ｃの内面を含む全面を覆うように、パッド酸化膜４を形成する。
【００４０】
次に、図３に示すように、ＦＣＶＤ法を用いて第１埋め込み絶縁膜６を形成する。このとき、第１素子分離溝３Ａが完全に埋め込まれ、第２及び第３素子分離溝３Ｂ，３Ｃが完全に埋め込まれてしまわないよう（不完全に埋め込まれるよう）に、第１埋め込み絶縁膜６の形成条件及び成膜量を設定する。
【００４１】
第１埋め込み絶縁膜６の形成条件として、マスク膜５上に形成される第１埋め込み絶縁膜６の膜厚をａ、素子分離溝３Ｂの側壁に形成される第１埋め込み絶縁膜６の膜厚をｂとして、それらの比ｂ／ａが０．４〜０．５となるコンフォーマル成長条件を用いる。これは、原料ガスにＯ２ガスを適切な割合で添加することにより実現できる。また、成膜量を、狭い幅の素子分離溝３Ａが完全に埋め込まれるが、中間幅の素子分離溝３Ｃが完全に埋め込まれないように設定する。具体的な膜厚としては、ａ＝８０ｎｍとすることができる。
【００４２】
ＦＣＶＤ法による第１埋め込み絶縁膜６の形成におけるコンフォーマル成長条件の一例は、たとえば、下記の通りである。 
ＴＳＡ（トリシリルアミン）ガス流量＝５００ｓｃｃｍ
ＮＨ３ガス流量＝６０ｓｃｃｍ
Ａｒガス流量＝３０００ｓｃｃｍ
Ｈｅガス流量＝２４００ｓｃｃｍ
Ｏ２ガス流量＝２０ｓｃｃｍ
成長レート≦４０ｎｍ／ｍｉｎ
【００４３】
上記条件により、第１埋め込み絶縁膜６の流動性を抑制し、中間幅の素子分離溝３Ｃが完全に埋め込まれないようにすることができる。また、成長レートを抑え、狭い幅の素子分離溝３Ａにボイドが発生しないようにすることができる。
【００４４】
その後、第１埋め込み絶縁膜６をアニールし、その膜質を改質する。このアニールは、例えば、２００℃〜５００℃程度の比較的低温の酸化性雰囲気下でＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換する第１段階の熱処理と、７００℃〜９００℃程度の酸化性雰囲気下で、残存するＳｉ−ＮＨ−結合をＳｉ−Ｏ−結合に変換するととも緻密化を行う第２段階の熱処理（３０〜１２０分）と、７００℃〜１０００℃程度の不活性ガス雰囲気下で緻密化を行う第３段階の熱処理とで行うことができる。具体例としては、３００℃でのウエット酸化を３０分、９００℃でのウエット酸化を６０分、不活性ガス雰囲気下で９００℃での熱処理を３０分、を順に行うとよい。
【００４５】
アニールによって第１埋め込み絶縁膜６には膜収縮が起こり、その結果、図３に矢印で示すような引っ張り応力２１ｂ、２１ｃが発生する。ここで、第２素子分離溝３Ｂと第３素子分離溝３Ｃは、ともに第１の埋め込み絶縁膜６によって完全に埋め込まれておらず、それらの側壁には、略等しい膜厚の第１埋め込み絶縁膜６が形成されている。したがって、第２素子分離溝３Ｂと第３素子分離溝３Ｃとの間に位置する活性領域２ｃが第１埋め込み絶縁膜６から受ける応力は、第２素子分離溝３Ｂ側と第３素子分離溝３Ｃ側との間で略均衡する。これにより、関連技術において生じたような活性領域２ｃの変形は生じない。
【００４６】
次に、図４に示すように、第２素子分離溝３Ｂと第３素子分離溝３Ｃに残る空間を完全に埋め込むように、ＨＤＰ−ＣＶＤ法により第２埋め込み絶縁膜８となるＨＤＰシリコン酸化膜を形成する。
【００４７】
次に、図５に示すように、マスク膜５が露出するまで、第２埋め込み絶縁膜８、第１埋め込み絶縁膜６及びパッド酸化膜４を、ＣＭＰ法により研磨し、表面を平坦化する。本実施の形態では、第２素子分離溝３Ｂと第３素子分離溝３Ｃとの間に位置する活性領域２ｃに変形は生じていない。したがって、活性領域２ｃの上に形成されたマスク膜５上のパッド酸化膜４も、他の領域のマスク膜５上のパッド酸化膜４と同様に完全に除去される。
【００４８】
その後、第１埋め込み絶縁膜６のさらなる膜質改善のため窒素雰囲気下でアニールする。このアニールにより、第１埋め込み絶縁膜６は膜質改善された第１埋め込み絶縁膜６ａとなる。
【００４９】
次に、図６に示すように、酸化膜ウェットエッチング技術を用いて、第１埋め込み絶縁膜６ａ、第２埋め込み絶縁膜８、パッド酸化膜４をリセスエッチングし、それらの高さを半導体基板１の表面に合わせる。
【００５０】
その後、半導体基板１を熱燐酸に浸漬し、マスク膜５を除去する。この時、関連技術では、マスク膜５上に残るパッド酸化膜４の一部４ａがマスク膜５の除去を阻害する。しかし、本実施の形態では、上述したようにマスク膜５上のパッド酸化膜４は完全に除去されており、パッド酸化膜４の一部４ａは存在しない。それゆえ、マスク膜５もまた完全に除去される。
【００５１】
この後、公知の技術を用いて活性領域２ａ〜２ｃにトランジスタ等のデバイスや、メモリセル、積層配線等が形成され、半導体装置が完成する。
【００５２】
以上説明したように、本実施の形態では、ＦＣＶＤ法を用いて形成する第１埋め込み絶縁膜６の形成条件として、マスク膜５上に形成される膜厚をａ、素子分離溝３Ｂの側壁に形成される膜厚をｂとすると、それらの比ｂ／ａが０．４〜０．５になるように、原料ガスにＯ２ガスを添加したコンフォーマル条件を用いる。また、その成膜量を、メモリセル部２０の第１素子分離溝３Ａが完全に埋め込まれ、周辺回路部３０の第２素子分離溝３Ｂと第３素子分離溝３Ｃが完全に埋め込まれない量とする。これにより、活性領域２ｃの変形を防止し、活性領域２ｃの変形によって生じる活性領域２ｃ上のマスク膜５の除去の際の残りの発生を防止することができる。
【００５３】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されること無く、本発明の範囲内において種々の変形、変更が可能である。例えば、本発明は、ＤＲＡＭに限らず、半導体基板に幅の異なる複数種の素子分離溝が形成されるあらゆる半導体装置に適用可能である。また、上記説明中の数値は単なる例示であり、所定の目的を達成できる範囲内で変更することが可能である。
【符号の説明】
【００５４】
１    半導体基板
２ａ〜２ｄ    第１〜第４活性領域
３Ａ〜３Ｃ    第１〜第３素子分離溝
３ａ〜３ｃ    第１〜第３素子分離領域
４    パッド酸化膜
４ａ    パッド酸化膜の一部
５    マスク膜
５ａ    マスク膜の一部
６    第１埋め込み絶縁膜
６ａ    改質された第１埋め込み絶縁膜
８    第２埋め込み絶縁膜
２０    メモリセル領域
２１ｂ，２１ｃ    引っ張り応力
２２ｂ，２２ｃ    引っ張り応力
３０    周辺回路領域
１００    半導体装置
【図１】
2014138053.tif 000003
【図２】
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【図３】
2014138053.tif 000005
【図４】
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【図５】
2014138053.tif 000007
【図６】
2014138053.tif 000008
【図７】
2014138053.tif 000009
【図８】
2014138053.tif 000010
【図９】
2014138053.tif 000011
【図１０】
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