(57)【要約】【課題】製造ばらつきがヒステリシス電圧へ与える影響を抑制することができる、ヒステリシスコンパレータ回路及びヒステリシスコンパレータ回路の制御方法を提供する。【解決手段】定電流源２２と差動対回路２６との間に、出力ｂ１及び出力ａ１に応じて動作する切替回路２４と、抵抗Ｒと、を備えており、切替回路２４により、切替回路２４の同一のＰＭＯＳトランジスタ（ＭＰ２、ＭＰ３）を経由して定電流源２２から差動対回路２６への電流を流れるように電流の経路を切り替えている。切替回路２４のＰＭＯＳトランジスタＭＰ２と差動対回路２６のＰＭＯＳトランジスタＭＰ４とは直列に接続され、切替回路２４のＰＭＯＳトランジスタＭＰ３と、差動対回路２６のＰＭＯＳトランジスタＭＰ５とは直列に接続され、抵抗Ｒは、ＰＭＯＳトランジスタＭＰ２及びＰＭＯＳトランジスタＭＰ３のドレイン間に接続されている。【選択図】図１
2014007471.tif 000002
【特許請求の範囲】
【請求項１】
第１スイッチング素子及び第２スイッチング素子を含み、前記第１スイッチング素子に入力される入力信号と前記第２スイッチング素子に入力される入力信号との比較結果に応じて動作する差動対回路と、
前記第１スイッチング素子及び前記第２スイッチング素子に電流を供給する電流源と、
前記差動対回路に接続された抵抗素子と、
前記比較結果を出力する出力段回路と、
前記抵抗素子に接続され、かつ前記電流源から前記第１スイッチング素子及び前記第２スイッチング素子のいずれか一方に前記抵抗素子を介して電流が流れ、他方に前記抵抗素子を介さずに電流が流れるように前記出力段回路の出力に応じて電流の流れる経路を切り替える切替回路と、
を備えたヒステリシスコンパレータ回路。
【請求項２】
前記切替回路は、前記第１スイッチング素子と直列に接続された第３スイッチング素子、及び前記第２スイッチング素子と直列に接続された第４スイッチング素子を備える、請求項１に記載のヒステリシスコンパレータ回路。
【請求項３】
前記切替回路は、前記第３スイッチング素子がオン状態になることにより、前記電流源から前記第２スイッチング素子に前記抵抗を介して電流が流れ、前記第１スイッチング素子に前記抵抗を介さずに電流が流れる経路と、前記第４スイッチング素子がオン状態になることにより、前記電流源から前記第１スイッチング素子に前記抵抗を介して電流が流れ、前記第２スイッチング素子に前記抵抗を介さずに電流が流れる経路とを切り替える、請求項１または請求項２に記載のヒステリシスコンパレータ回路。
【請求項４】
前記第３スイッチング素子の制御端子には、前記出力段回路の出力と同レベルの信号が入力され、前記第４スイッチング素子の制御端子には、前記出力段回路の出力と逆レベルの信号が入力される、請求項２または請求項３に記載のヒステリシスコンパレータ回路。
【請求項５】
前記出力段回路の出力が入力される第１インバータ回路、及び前記第１インバータ回路の出力が入力される第２インバータ回路を備え、前記第３スイッチング素子の制御端子は、前記第１インバータ回路の出力に接続されており、前記第４スイッチング素子の制御端子は、前記出力段回路の出力または前記第２インバータ回路の出力に接続されている、請求項２から請求項４のいずれか１項に記載のヒステリシスコンパレータ回路。
【請求項６】
前記出力段の出力と同レベルの信号、及び前記出力段の出力と逆レベルの信号が入力され、前記切替回路の前記経路の切替を制御する制御信号を前記切替回路に出力する制御回路を備えた、請求項１から請求項５のいずれか１項に記載のヒステリシスコンパレータ回路。
【請求項７】
前記制御回路は、前記出力段の出力と逆レベルの信号が入力され、かつ前記制御信号を出力する第１ＮＡＮＤ回路と、前記出力段の出力と同レベルの信号が入力され、かつ前記制御信号を出力する第２ＮＡＮＤ回路と、を備えたＲＳラッチ回路である、請求項６に記載のヒステリシスコンパレータ回路。
【請求項８】
第１スイッチング素子及び第２スイッチング素子を含む差動対回路の前記第１スイッチング素子に入力される入力信号と前記第２スイッチング素子に入力される入力信号との比較結果に応じて前記差動対回路を動作させる差動対回路動作工程と、
前記比較結果を出力する出力工程と、
前記第１スイッチング素子及び前記第２スイッチング素子に電流を供給する電流源から前記第１スイッチング素子及び前記第２スイッチング素子のいずれか一方に前記差動対回路に接続された抵抗素子を介して電流が流れ、他方に前記抵抗素子を介さずに電流が流れるように前記出力工程の出力に応じて電流の流れる経路を切り替える切替工程と、
を備えたヒステリシスコンパレータ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒステリシスコンパレータ回路及びヒステリシスコンパレータ回路の制御方法に関するものである。
【背景技術】
【０００２】
一般に、コンパレータ回路（比較回路）の一種として、ノイズ等のわずかな電圧差でコンパレータが動作して不安定になるのを防止するヒステリシスコンパレータ回路が知られている。
【０００３】
例えば、特許文献１には、差動回路と、カレントミラー負荷と、オフセット電圧制御手段とを備えたヒステリシスコンパレータ回路が記載されている。当該ヒステリシスコンパレータ回路では、差動回路の一方のＰＮＰトランジスタに入力される信号電圧と、もう一方のＰＮＰトランジスタに入力される端子の信号電圧を比較し、比較結果を出力段から出力する。このヒステリシスコンパレータ回路では、差動回路をなすＰＮＰトランジスタのエミッタ間にオフセット電圧制御手段とし可変抵抗を設け、当該可変抵抗によりヒステリシス幅を可変としている。
【０００４】
また例えば、特許文献２には、差動対の一方の入力端子と、当該差動対のもう一方に入力される端子の信号電圧を比較し、当該比較結果を出力段から出力信号として出力するヒステリシスコンパレータ回路が記載されている。当該ヒステリシスコンパレータ回路では、差動対の電流源に接続される共通接続点と各差動対の入力端子との間にそれぞれ抵抗及びスイッチからなる電位差可変手段を備え、出力段からの出力に応じて、電位差可変手段のスイッチをオン、オフすることによりヒステリシス電圧を得ている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−４８２７０号公報
【特許文献２】特開２００４−１９４１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に記載のヒステリシスコンパレータ回路では、カレントミラー負荷の製造ばらつきの影響等により、ヒステリシス電圧に影響を及ぼす懸念がある。
【０００７】
また、上記特許文献２に記載のヒステリシスコンパレータ回路では、出力段の出力に応じてスイッチをオン、オフするため、スイッチオン抵抗値によりヒステリシス電圧及びヒステリシス幅がプロセス変動（製造ばらつき等）の影響を受ける。プロセス変動の影響を少なくするためには、ヒステリシス電圧を決めている抵抗の抵抗値をスイッチのオン抵抗値に対して十分大きな値、またはスイッチのオン抵抗値を、ヒステリシス電圧を決めている抵抗の抵抗値より十分小さな値にする必要がある。
【０００８】
ヒステリシス電圧を決めている抵抗値がスイッチのオン抵抗値に対して十分大きな値の場合、差動対の電流源の電流を小さくしなければならない為、アンプのスルーレート、帯域に影響がある。またスイッチのオン抵抗値がヒステリシス電圧を決めている抵抗値より十分小さな値の場合、スイッチの面積を大きくしなければならないため、レイアウト面積の増大や高温でのオフリーク電流によりヒステリシス電圧に影響を及ぼす等の問題があった。
【０００９】
本発明は、上述した問題を解決するために提案されたものであり、製造ばらつきがヒステリシス電圧へ与える影響を抑制することができる、ヒステリシスコンパレータ回路及びヒステリシスコンパレータ回路の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明のヒステリシスコンパレータ回路は、  第１スイッチング素子及び第２スイッチング素子を含み、前記第１スイッチング素子に入力される入力信号と前記第２スイッチング素子に入力される入力信号との比較結果に応じて動作する差動対回路と、前記第１スイッチング素子及び前記第２スイッチング素子に電流を供給する電流源と、前記差動対回路に接続された抵抗素子と、前記比較結果を出力する出力段回路と、前記抵抗素子に接続され、かつ前記電流源から前記第１スイッチング素子及び前記第２スイッチング素子のいずれか一方に前記抵抗素子を介して電流が流れ、他方に前記抵抗素子を介さずに電流が流れるように前記出力段回路の出力に応じて電流の流れる経路を切り替える切替回路と、を備える。
【００１１】
また、本発明のヒステリシスコンパレータ回路の制御方法は、第１スイッチング素子及び第２スイッチング素子を含む差動対回路の前記第１スイッチング素子に入力される入力信号と前記第２スイッチング素子に入力される入力信号との比較結果に応じて前記差動対回路を動作させる差動対回路動作工程と、前記比較結果を出力する出力工程と、前記第１スイッチング素子及び前記第２スイッチング素子に電流を供給する電流源から前記第１スイッチング素子及び前記第２スイッチング素子のいずれか一方に前記差動対回路に接続された抵抗素子を介して電流が流れ、他方に前記抵抗素子を介さずに電流が流れるように前記出力工程の出力に応じて電流の流れる経路を切り替える切替工程と、を備える。
【発明の効果】
【００１２】
本発明によれば、製造ばらつきがヒステリシス電圧へ与える影響を抑制することができる、という効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態のヒステリシスコンパレータ回路の一例の概略構成を示す概略構成図である。
【図２】第１の実施の形態のバイアス電源としてのカスコード電流源の一例の概略構成を示す概略構成図である。
【図３】第１の実施の形態のヒステリシスコンパレータ回路の動作波形の一例を示す波形図である。
【図４】第１の実施の形態のヒステリシスコンパレータ回路の動作における電流Ｉの流れを説明するための概略構成図である。
【図５】第１の実施の形態のヒステリシスコンパレータ回路の動作における電流Ｉの流れを説明するための概略構成図である。
【図６】第２の実施の形態のヒステリシスコンパレータ回路の一例の概略構成を示す概略構成図である。
【図７】本実施の形態のその他のヒステリシスコンパレータ回路の一例の概略構成を示す概略構成図である。
【図８】本実施の形態のその他のヒステリシスコンパレータ回路の一例の概略構成を示す概略構成図である。
【発明を実施するための形態】
【００１４】
［第１の実施の形態］
以下、本実施の形態のヒステリシスコンパレータ回路について、図面を参照して説明する。図１に、本実施の形態のヒステリシスコンパレータ回路の一例の概略構成図を示す。
【００１５】
本実施の形態のヒステリシスコンパレータ回路１０は、差動段２０、出力段３０、インバータＵ１、及びインバータＵ２を備えている。ヒステリシスコンパレータ回路１０は、差動段２０に入力される入力信号ＩＮＰと入力信号ＩＮＮとを比較し、出力段３０の出力ｂ１をインバータＵ１及びインバータＵ２を介し、出力ｏｕｔを比較結果として外部に出力する機能を有している。
【００１６】
本実施の形態の差動段２０は、定電流源２２、切替回路２４、抵抗Ｒ、差動対回路２６、及びカレントミラー回路２８を備えている。定電流源２２は、ＰＭＯＳトランジスタＭＰ１により構成されており、ＰＭＯＳトランジスタＭＰ１のゲート端子には、バイアス電圧ＶＢＢが接続されている。ソース端子には、供給電圧ＶＤＤが接続されており、ドレイン端子には、切替回路２４が接続されている。
【００１７】
切替回路２４は、ＰＭＯＳトランジスタＭＰ２及びＰＭＯＳトランジスタＭＰ３を備えている。ＰＭＯＳトランジスタＭＰ２のゲート端子には、インバータＵ１の出力ａ１が接続されている。一方、ＰＭＯＳトランジスタＭＰ３のゲート端子には、出力段３０の出力ｂ１が接続されている。ＰＭＯＳトランジスタＭＰ２及びＰＭＯＳトランジスタＭＰ３のソース端子には、ＰＭＯＳトランジスタＭＰ１が接続されている。
【００１８】
差動対回路２６は、ＰＭＯＳトランジスタＭＰ４及びＰＭＯＳトランジスタＭＰ５を備えている。ＰＭＯＳトランジスタＭＰ４のゲート端子には、入力信号ＩＮＮが入力される。一方、ＰＭＯＳトランジスタＭＰ５のゲート端子には、入力信号ＩＮＰが入力される。
【００１９】
切替回路２４のＰＭＯＳトランジスタＭＰ２のドレイン端子と差動対回路２６のＰＭＯＳトランジスタＭＰ４のソース端子とは直列接続されている。また、切替回路２４のＰＭＯＳトランジスタＭＰ３のドレイン端子と差動対回路２６のＰＭＯＳトランジスタＭＰ５のソース端子とは直列接続されている。
【００２０】
抵抗Ｒは、一端がＰＭＯＳトランジスタＭＰ２とＰＭＯＳトランジスタＭＰ４との間に接続され、他端がＰＭＯＳトランジスタＭＰ３とＰＭＯＳトランジスタＭＰ５との間に接続されている。
【００２１】
従って、切替回路２４のＰＭＯＳトランジスタＭＰ２と差動対回路２６のＰＭＯＳトランジスタＭＰ５とは、抵抗Ｒを介して接続されている。また、切替回路２４のＰＭＯＳトランジスタＭＰ３と差動対回路２６のＰＭＯＳトランジスタＭＰ４とは、抵抗Ｒを介して接続されている。
【００２２】
本実施の形態の抵抗Ｒは、ヒステリシス電圧（ヒステリシス幅）を決定する機能を有するものである。
【００２３】
また、本実施の形態の切替回路２４は、定電流源２２から抵抗Ｒを介して流れる電流の経路を切り替える機能を有している。具体的には、切替回路２４は、定電流源２２から抵抗Ｒを介して、ＰＭＯＳトランジスタＭＰ４及びＰＭＯＳトランジスタＭＰ５の何れに電流を流すかを切り替える。
【００２４】
カレントミラー回路２８は、ＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２を備えている。ＮＭＯＳトランジスタＭＮ１及びＮＭＯＳトランジスタＭＮ２のゲート端子は、差動対回路２６のＰＭＯＳトランジスタＭＰ４のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ１のドレイン端子はＰＭＯＳトランジスタＭＰ４のドレイン端子に接続されており、ソース端子は、ＧＮＤ電圧に接続されている。ＮＭＯＳトランジスタＭＮ２のドレイン端子はＰＭＯＳトランジスタＭＰ５のドレイン端子に接続されており、ソース端子は、ＧＮＤ電圧に接続されている。
【００２５】
なお、本実施の形態では、差動段２０内のＭＯＳのサイズは、ＰＭＯＳトランジスタＭＰ２＝ＰＭＯＳトランジスタＭＰ３、ＰＭＯＳトランジスタＭＰ４＝ＰＭＯＳトランジスタＭＰ５、ＮＭＯＳトランジスタＭＮ１＝ＮＭＯＳトランジスタＭＮ２としている。
【００２６】
出力段３０は、定電流源３２としてのＰＭＯＳトランジスタＭＰ６と、ＮＭＯＳトランジスタＭＮ３とを備えている。
【００２７】
定電流源３２であるＰＭＯＳトランジスタＭＰ６のゲート端子には、バイアス電圧ＶＢＢが接続されている。ソース端子には、供給電圧ＶＤＤが接続されている。ＮＭＯＳトランジスタＭＮ３のゲート端子は、差動段２０の出力が接続されている。ソース端子には、ＧＮＤ電圧が接続されている。ＰＭＯＳトランジスタＭＰ６のドレイン端子とＮＭＯＳトランジスタＭＮ３のドレイン端子とは直列接続されている。
【００２８】
出力段３０からは、ＰＭＯＳトランジスタＭＰ６と、ＮＭＯＳトランジスタＭＮ３との間の電圧が出力ｂ１として出力される。本実施の形態のヒステリシスコンパレータ回路１０では、出力段３０の出力ｂ１がインバータＵ１に入力され、インバータＵ１の出力ａ１がインバータＵ２に入力され、インバータＵ２の出力ｏｕｔが比較結果として外部に出力される。
【００２９】
定電流源２２及び定電流源３２に供給されるバイアス電圧ＶＢＢを供給するバイアス電源は特に限定されないが、例えば、カスコード電流源を用いてバイアス電圧を生成するものであってもよい。このようなカスコード電流源を用いたバイアス電源の一例の概略構成図を図２に示す。図２（Ａ）にカスコード電流源の一例を示し、（Ｂ）に（Ａ）のカスコード電流源を用いたバイアス電源の一例を示す。図２（Ｂ）に示したバイアス電源の場合、ＮＭＯＳトランジスタＭ１のゲート端子、及びＮＭＯＳトランジスタＭ２のゲート端子に入力される電位が固定電位となる。また、ＮＭＯＳトランジスタＭ２のゲート端子、及びＮＭＯＳトランジスタＭ４のゲート端子に入力される電位が固定電位となり、当該固定電位がバイアス電圧ＶＢＢとして、ヒステリシスコンパレータ回路１０に供給される。
【００３０】
次に、本実施の形態のヒステリシスコンパレータ回路１０の動作について説明する。図３に、本実施の形態のヒステリシスコンパレータ回路１０の動作波形の一例を示す。
【００３１】
まず、入力信号ＩＮＮを基準電位とし、入力信号ＩＰＰの電位が上昇していく場合（図３、ｔ０〜ｔ２の期間）の動作について説明する。
【００３２】
入力信号ＩＮＰ＜入力信号ＩＮＮの期間は、ＰＭＯＳトランジスタＭＰ４がオフ状態に、ＰＭＯＳトランジスタＭＰ５がオン状態になる。ＮＭＯＳトランジスタＭＮ３がオン状態になり、出力ｂ１は「Ｌ」レベルに、出力ａ１は「Ｈ」レベルに、出力信号ｏｕｔは「Ｌ」レベルになる。従って、ＰＭＯＳトランジスタＭＰ２はオフ状態に、ＰＭＯＳトランジスタＭＰ３はオン状態になる。
【００３３】
これにより、図４に示すように、ＰＭＯＳトランジスタＭＰ１、ＰＭＯＳトランジスタＭＰ３、及び抵抗Ｒを介して、差動対回路２６のＰＭＯＳトランジスタＭＰ４に電流が流れる。また、ＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ３を介して差動対回路２６のＰＭＯＳトランジスタＭＰ５に電流が流れる。この際、コンパレータのオフセットは無視し、ＰＭＯＳトランジスタＭＰ１を介して流れる電流を電流Ｉとすると、ＰＭＯＳトランジスタＭＰ４及びＰＭＯＳトランジスタＭＰ５には、ほぼ同等のＩ／２の電流が流れる。このＩ／２の電流と、抵抗Ｒとによりヒステリシス電圧（Ｉ／２×Ｒ）が発生する。
【００３４】
そのため、入力信号ＩＮＰ＜入力信号ＩＮＮ＋Ｉ／２×Ｒの期間（図３、ｔ０〜ｔ１の期間）、出力信号ｏｕｔは「Ｌ」レベルになる。
【００３５】
入力信号ＩＮＰが入力信号ＩＮＮ＋Ｉ／２×Ｒ以上になる（入力信号ＩＮＰ≧入力信号ＩＮＮ＋Ｉ／２×Ｒ）と、ＰＭＯＳトランジスタＭＰ４がオン状態に、ＰＭＯＳトランジスタＭＰ５がオフ状態に変化する。ＮＭＯＳトランジスタＭＮ３がオフ状態に変化し、出力ｂ１は「Ｈ」レベルに、出力ａ１は「Ｌ」レベルに、出力信号ｏｕｔは「Ｈ」レベルに変化する。従って、ＰＭＯＳトランジスタＭＰ２はオン状態に、ＰＭＯＳトランジスタＭＰ３はオフ状態になる。
【００３６】
これにより、図５に示すように、ＰＭＯＳトランジスタＭＰ１及びＰＭＯＳトランジスタＭＰ２を介して、差動対回路２６のＰＭＯＳトランジスタＭＰ４に電流が流れる。また、ＰＭＯＳトランジスタＭＰ１、ＰＭＯＳトランジスタＭＰ３、及び抵抗Ｒを介して、差動対回路２６のＰＭＯＳトランジスタＭＰ５に電流が流れる。ＰＭＯＳトランジスタＭＰ４及びＰＭＯＳトランジスタＭＰ５には、ほぼ同等のＩ／２の電流が流れる。
【００３７】
次に、入力信号ＩＮＮを基準電位とし、入力信号ＩＰＰの電位が減少していく場合（図３、ｔ２〜ｔ４の期間）の動作について説明する。
【００３８】
上述したように、ＰＭＯＳトランジスタＭＰ４及びＰＭＯＳトランジスタＭＰ５には、ほぼ同等のＩ／２の電流が流れている。このＩ／２の電流と、抵抗Ｒとによりヒステリシス電圧（Ｉ／２×Ｒ）が発生する。
【００３９】
そのため、入力信号ＩＮＰが入力信号ＩＮＮ−Ｉ／２×Ｒ未満（図３、ｔ３）になると、ＰＭＯＳトランジスタＭＰ４がオフ状態に、ＰＭＯＳトランジスタＭＰ５がオン状態に変化する。ＮＭＯＳトランジスタＭＮ３がオン状態に変化し、出力ｂ１は「Ｌ」レベルに、出力ａ１は「Ｈ」レベルに、出力信号ｏｕｔは「Ｌ」レベルに変化する。ＰＭＯＳトランジスタＭＰ２はオフ状態に、ＰＭＯＳトランジスタＭＰ３はオン状態になる。
【００４０】
従って、本実施の形態のヒステリシスコンパレータ回路１０のヒステリシス幅は、Ｉ／２×Ｒ＋Ｉ／２×Ｒ＝Ｉ×Ｒとなる。
【００４１】
このように本実施の形態では、定電流源２２と差動対回路２６との間に、出力ｂ１及び出力ａ１に応じて動作する切替回路２４と、抵抗Ｒと、を備えており、切替回路２４により、切替回路２４の一方のＰＭＯＳトランジスタ（ＭＰ２またはＭＰ３）を共通に経由して定電流源２２から差動対回路２６へ電流が流れるように電流の経路を切り替えている。切替回路２４のＰＭＯＳトランジスタＭＰ２と差動対回路２６のＰＭＯＳトランジスタＭＰ４とは直列に接続され、切替回路２４のＰＭＯＳトランジスタＭＰ３と、差動対回路２６のＰＭＯＳトランジスタＭＰ５とは直列に接続され、抵抗Ｒは、ＰＭＯＳトランジスタＭＰ２及びＰＭＯＳトランジスタＭＰ３のドレイン間に接続されている。
【００４２】
これにより、ＰＭＯＳトランジスタＭＰ２及びＰＭＯＳトランジスタＭＰ３の製造ばらつきがヒステリシス電圧に与える影響を抑制することができるという効果が得られる。
【００４３】
また、切替回路２４で切り替えたいずれの経路においても共通の抵抗Ｒを経由するため、抵抗Ｒの製造ばらつきがヒステリシス電圧に与える影響を抑制することができるという効果が得られる。また、ＰＭＯＳトランジスタＭＰ２及びＰＭＯＳトランジスタＭＰ３のオン抵抗の影響を受けずに差動対回路２６に流れる定電流Ｉの電流値と、抵抗Ｒの抵抗値とで、ヒステリシス電圧を容易に決定することができるという効果が得られる。
［第２の実施の形態］
本実施の形態は、第１の実施の形態と略同様の構成及び動作を含むため、略同様の構成及び動作についてはその旨を記し、詳細な説明を省略する。
【００４４】
図６に、本実施の形態のヒステリシスコンパレータ回路の一例の概略構成図を示す。
【００４５】
本実施の形態のヒステリシスコンパレータ回路１０は、さらに、インバータＵ１の出力ａ１とインバータＵ２の出力ｏｕｔとが入力されるＲＳラッチ回路４０を備えている。
【００４６】
ＲＳラッチ回路４０は、ＮＡＮＤゲートＵ３及びＮＡＮＤゲートＵ４を備えている。ＮＡＮＤゲートＵ３には、インバータＵ１の出力ａ１とＮＡＮＤゲートＵ４の出力ａ２とが入力される。また、ＮＡＮＤゲートＵ３の出力ｂ２は、切替回路２４のＰＭＯＳトランジスタＭＰ３のゲート端子に接続されている。
【００４７】
一方、ＮＡＮＤゲートＵ４には、インバータＵ２の出力ｏｕｔとＮＡＮＤゲートＵ３の出力ｂ２とが入力される。また、ＮＡＮＤゲートＵ４の出力ａ２は、切替回路２４のＰＭＯＳトランジスタＭＰ２のゲート端子に接続されている。
【００４８】
本実施の形態のヒステリシスコンパレータ回路１０のその他の構成は、第１の実施の形態のヒステリシスコンパレータ回路１０と同様の構成としている。
【００４９】
次に、本実施の形態のヒステリシスコンパレータ回路１０の動作について説明する。なお、本実施の形態のヒステリシスコンパレータ回路１０の動作波形は、第１の実施の形態（図３参照）と略同様になる。
【００５０】
まず、入力信号ＩＮＮを基準電位とし、入力信号ＩＰＰの電位が上昇していく場合（図３、ｔ０〜ｔ２の期間）の動作について説明する。
【００５１】
入力信号ＩＮＰ＜入力信号ＩＮＮ＋Ｉ／２×Ｒの期間（図３、ｔ０〜ｔ１の期間）、出力段３０の出力ｂ１は「Ｌ」レベル、インバータＵ１の出力ａ１は「Ｈ」レベル、インバータＵ２の出力信号ｏｕｔは「Ｌ」レベルになる。このとき、ＲＳラッチ回路４０では、ＮＡＮＤゲートＵ４の出力ａ２が「Ｈ」レベルになり、ＮＡＮＤゲートＵ３の出力ｂ２が「Ｌ」レベルになる。
【００５２】
入力信号ＩＮＰが入力信号ＩＮＮ＋Ｉ／２×Ｒを超える（入力信号ＩＮＰ≧入力信号ＩＮＮ＋Ｉ／２×Ｒ）と、第１の実施例と同様に、出力段３０の出力ｂ１は「Ｈ」レベルに、インバータＵ１の出力ａ１は「Ｌ」レベルに、インバータＵ２の出力ｏｕｔは「Ｈ」レベルに変化する。
【００５３】
出力ａ１が「Ｌ」レベルに変化したため、ＲＳラッチ回路４０のＮＡＮＤゲートＵ３の出力ｂ２が「Ｈ」レベルに変化する。出力ｂ２のレベル変化後、「Ｈ」レベルの出力ｂ２と、「Ｈ」レベルの出力ｏｕｔとにより、ＮＡＮＤゲートＵ４の出力ａ２が「Ｌ」レベルに変化する。
【００５４】
従って、出力ｂ２の「Ｈ」レベルへの変化に応じて切替回路２４のＰＭＯＳトランジスタＭＰ３がオン状態からオフ状態に変化した後、出力ａ２の「Ｌ」レベルへの変化に応じて切替回路２４のＰＭＯＳトランジスタＭＰ２がオフ状態からオン状態に変化する。
【００５５】
次に、入力信号ＩＮＮを基準電位とし、入力信号ＩＰＰの電位が減少していく場合（図３、ｔ２〜ｔ４の期間）の動作について説明する。
【００５６】
入力信号ＩＮＰが入力信号ＩＮＮ−I／２×Ｒ未満（図３、ｔ３）になると、出力ｂ１は「Ｌ」レベルに、出力ａ１は「Ｈ」レベルに、出力ｏｕｔは「Ｌ」レベルに変化する。
【００５７】
出力ｏｕｔが「Ｌ」レベルに変化したため、ＲＳラッチ回路４０のＮＡＮＤゲートＵ４の出力ａ２が「Ｈ」レベルに変化する。出力ａ２のレベル変化後、「Ｈ」レベルの出力ａ２と、「Ｈ」レベルの出力ａ１とにより、ＮＡＮＤゲートＵ３の出力ｂ２が「Ｌ」レベルに変化する。
【００５８】
従って、出力ａ２の「Ｈ」レベルへの変化に応じて切替回路２４のＰＭＯＳトランジスタＭＰ２がオン状態からオフ状態に変化した後、出力ｂ２の「Ｌ」レベルへの変化に応じて切替回路２４のＰＭＯＳトランジスタＭＰ３がオフ状態からオン状態に変化する。
【００５９】
すなわち、本実施の形態のヒステリシスコンパレータ回路１０では、入力信号ＩＮＮを基準電位とし、入力信号ＩＰＰの電位が上昇していく場合、入力信号ＩＮＰが入力信号ＩＮＮ＋Ｉ／２×Ｒ以上になる際に、切替回路２４のＰＭＯＳトランジスタＭＰ３がオン状態からオフ状態に変化した後、ＰＭＯＳトランジスタＭＰ２がオフ状態からオン状態に変化する。また、入力信号ＩＮＮを基準電位とし、入力信号ＩＰＰの電位が減少していく場合、入力信号ＩＮＰが入力信号ＩＮＮ−Ｉ／２×Ｒ未満になる際に、切替回路２４のＰＭＯＳトランジスタＭＰ２がオン状態からオフ状態に変化した後、ＰＭＯＳトランジスタＭＰ３がオフ状態からオン状態に変化する。
【００６０】
このように本実施の形態のヒステリシスコンパレータ回路１０では、上記第１の実施の形態のヒステリシスコンパレータ回路で得られた効果と同様の効果が得られると共に、ＰＭＯＳトランジスタＭＰ２及びＰＭＯＳトランジスタＭＰ３のオン／オフがほぼ同時に切り替わることがないため、出力ｏｕｔのチャタリングを防止することができる、という効果が得られる。
【００６１】
なお、上記各実施の形態で説明したヒステリシスコンパレータ回路１０、差動段２０、出力段３０、ＲＳラッチ回路４０等の構成及び動作等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。
【００６２】
例えば、上記各実施の形態では、定電流源２２及び定電流源３２をＰＭＯＳトランジスタで構成した場合について説明したがＮＭＯＳトランジスタで構成してもよい。また例えば、ヒステリシスコンパレータ回路１０のヒステリシス幅の許容範囲が広い場合は、抵抗素子Ｒの代わりにＭＯＳトランジスタを抵抗素子とし、当該ＭＯＳトランジスタのＯＮ抵抗を用いるようにしてもよい。また、ヒステリシス幅を可変としたい場合は、抵抗素子Ｒを可変抵抗としてもよい。
【００６３】
その他例えば、上記各実施の形態では、切替回路２４のＰＭＯＳトランジスタＭＰ３のゲート端子は、出力段３０の出力ｂ１に接続されていたが、インバータＵ２の出力ｏｕｔに接続されるように構成してもよい。
【００６４】
また例えば、上記各実施の形態では、切替回路２４をＰＭＯＳトランジスタで構成した場合について説明したが、ＮＭＯＳトランジスタで構成してもよい。この場合のヒステリシスコンパレータ回路１０の具体的一例を図７に示す。図７に示したヒステリシスコンパレータ回路１０では、切替回路２４をＮＭＯＳトランジスタＭＮ４及びＮＭＯＳトランジスタＭＮ５で構成している。この場合、ＮＭＯＳトランジスタＭＮ４は、出力段３０の出力ｂ１に接続され、ＮＭＯＳトランジスタＭＮ５は、インバータＵ１の出力が出力されるように構成することにより、上記各実施の形態と略同様に動作する。
【００６５】
さらに、上記第２の実施の形態では、ＲＳラッチ回路４０のＮＡＮＤゲートＵ３にインバータＵ１の出力ａ１が入力され、ＮＡＮＤゲートＵ４にインバータＵ２の出力ｏｕｔが入力されるように構成したが、図８に示した具体的一例のように、ＮＡＮＤゲートＵ４出力段３０の出力ｂ１が入力されるように構成してもよい。
【符号の説明】
【００６６】
１０  ヒステリシスコンパレータ回路
２０  差動段
２２、３２  定電流源
２４  切替回路
２６  差動対回路
２８  カレントミラー回路
３０  出力段（出力段回路）
４０  ＲＳラッチ回路（制御回路）
ＭＰ１〜ＭＰ６  ＰＭＯＳトランジスタ（ＭＰ２  第３スイッチング素子、ＭＰ３  第４スイッチング素子、ＭＰ４  第１スイッチング素子、ＭＰ５  第２スイッチング素子）
Ｕ１、Ｕ２  インバータ（Ｕ１  第１インバータ回路、Ｕ２  第２インバータ回路）
Ｕ３、Ｕ４  ＮＡＮＤゲート（Ｕ３  第１ＮＡＮＤ回路、Ｕ４  第２ＮＡＮＤ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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