(57)【要約】【課題】電源電圧の供給を停止させた場合であってもデータの保持を可能にする。【解決手段】入力端子を介してデータ信号が入力される論理回路と、一対の電極の一方に電源電位又は接地電位が与えられ、他方に論理回路の入力端子の電位が与えられることにより、保持データとしてデータ信号のデータが書き込まれる容量素子と、論理回路の入力端子と容量素子の一対の電極の他方との導通を制御することにより、保持データの書き換え、保持、及び読み出しを制御するトランジスタと、を設ける。トランジスタにおいて、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下である。【選択図】図１
2014007731.tif 000002
【特許請求の範囲】
【請求項１】
入力端子を介してデータ信号が入力される論理回路と、
一対の電極の一方に高電源電位又は低電源電位が与えられ、他方に前記論理回路の前記入力端子の電位が与えられることにより、保持データとして前記データ信号のデータが書き込まれる容量素子と、
前記論理回路の前記入力端子と前記容量素子の一対の電極の他方との導通を制御することにより、前記保持データの書き換え、保持、及び読み出しを制御するトランジスタと、を備え、
前記トランジスタは、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下である半導体装置。
【請求項２】
前記容量素子の容量値が、前記入力端子に生じる寄生容量の容量値の１倍以上２０倍未満である請求項１に記載の半導体装置。
【請求項３】
前記トランジスタが、
チャネルが形成され、シリコンよりもバンドギャップの広い酸化物半導体層を含み、
前記酸化物半導体層が、
ｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、前記ｃ軸に垂直な方向から見て金属原子又は金属原子と酸素原子が層状に配列する結晶部を有する請求項１又は２に記載の半導体装置。
【請求項４】
入力端子を介してデータ信号が入力される論理回路を備えるフリップフロップと、
一対の電極の一方に高電源電位又は低電源電位が与えられ、他方に前記論理回路の前記入力端子の電位が与えられることにより、保持データとして前記データ信号のデータが書き込まれる容量素子と、
前記論理回路の前記入力端子と前記容量素子の一対の電極の他方との導通を制御することにより、前記保持データの書き換え、保持、及び読み出しを制御するトランジスタと、を備え、
前記トランジスタは、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下であり、
前記フリップフロップは、複数設けられ、
前記容量素子及びトランジスタは、複数の前記フリップフロップのうち、少なくとも２以上の前記フリップフロップに対応して複数設けられるシフトレジスタ。
【請求項５】
前記トランジスタが、
チャネルが形成され、シリコンよりもバンドギャップの広い酸化物半導体層を含み、
前記酸化物半導体層が、
ｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃い、且つａｂ面に垂直な方向から見て三角形状又は六角形状の原子配列を有し、前記ｃ軸に垂直な方向から見て金属原子又は金属原子と酸素原子が層状に配列する結晶部を有する請求項４に記載のシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。また、本発明は、シフトレジスタに関する。
【背景技術】
【０００２】
近年、プロセッサなど、論理回路を用いた半導体装置の低消費電力化の技術開発が進められている。
【０００３】
上記低消費電力化の技術としては、例えば、電源供給の不要な期間において、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）内の論理回路又はメモリなどに対する電源電圧の供給を停止する駆動方法（パワーゲーティングともいう）などが挙げられる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１１６８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の半導体装置では、消費電力が高いといった問題があった。例えば、特許文献１に示す半導体装置では、電源電圧の供給の再開後に半導体装置の状態を電源電圧の供給を停止する前の状態に復帰させるために、再度別のメモリなどからのデータの読み出しや、再度信号のパルスを入力して書き込みなどを行う必要があったため、電力が消費され、また、状態復帰にも時間がかかってしまう。
【０００６】
上記問題を解決する方法の一つとして、半導体装置内の論理回路にデータ保持のための不揮発性記憶素子を適用することが検討されている。不揮発性記憶素子としては、例えば磁気抵抗メモリ（ＭＲＡＭともいう）が検討されている。
【０００７】
しかしながら、ＭＲＡＭは、高速ではあるが書き込み時の電力が大きいという問題があり、電源電圧の供給の停止期間が短い場合、かえって消費電力が増えてしまうというジレンマがある。
【０００８】
本発明の一態様では、電源電圧の供給を停止させた場合であっても、データの保持を可能にすることを課題の一つとする。また、消費電力を低減することを課題の一つとする。
【課題を解決するための手段】
【０００９】
本発明の一態様では、トランジスタを用いて論理回路に入力されるデータ信号のデータを保持データとして容量素子に記憶する。このとき、トランジスタは、論理回路の入力端子と容量素子の一対の電極の一つの電極との導通を制御することにより、保持データの書き換え、保持、及び読み出しを制御する。
【００１０】
さらに、上記トランジスタとしてオフ電流の低いトランジスタを用いることにより、例えば半導体装置に対する電源電圧の供給を停止させた場合であっても容量素子に書き込まれたデータの保持を図る。
【００１１】
本発明の一態様は、入力端子を介してデータ信号が入力される論理回路と、一対の電極の一方に高電源電位又は低電源電位が与えられ、他方に論理回路の入力端子の電位が与えられることにより、保持データとしてデータ信号のデータが書き込まれる容量素子と、論理回路の入力端子と容量素子の一対の電極の他方との導通を制御することにより、保持データの書き換え、保持、及び読み出しを制御するトランジスタと、を備え、トランジスタにおいて、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下である半導体装置である。
【００１２】
本発明の一態様は、入力端子を介してデータ信号が入力される論理回路を備えるフリップフロップと、一対の電極の一方に高電源電位又は低電源電位が与えられ、他方に論理回路の入力端子の電位が与えられることにより、保持データとしてデータ信号のデータが書き込まれる容量素子と、論理回路の入力端子と容量素子の一対の電極の他方との導通を制御することにより、保持データの書き換え、保持、及び読み出しを制御するトランジスタと、を備え、トランジスタにおいて、チャネル幅１μｍあたりのオフ電流が１００ｚＡ以下であり、フリップフロップは、複数設けられ、容量素子及びトランジスタは、複数のフリップフロップのうち、少なくとも２以上のフリップフロップに対応して複数設けられるシフトレジスタである。
【発明の効果】
【００１３】
本発明の一態様により、電源電圧の供給を停止させた場合であっても、容量素子によりデータを保持できる。また、トランジスタをオン状態又はオフ状態にすることにより、容量素子の保持データの書き換え、保持、及び読み出しを制御できるため、消費電力を低減できる。
【図面の簡単な説明】
【００１４】
【図１】半導体装置の例を示す回路図。
【図２】トランジスタのオフ電流を説明するためのアレニウスプロット。
【図３】半導体装置の例を示す回路図。
【図４】半導体装置の例を示す回路図。
【図５】シフトレジスタの例を示す図。
【図６】フリップフロップの回路構成を示す回路図。
【図７】トランジスタの構造例を示す断面模式図。
【図８】半導体装置の例を示す図。
【図９】半導体装置の動作を説明するための図。
【図１０】半導体装置の例を示す回路図。
【発明を実施するための形態】
【００１５】
本発明に係る実施の形態の例について説明する。なお、本発明の趣旨及び範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、例えば本発明は、下記実施の形態の記載内容に限定されない。
【００１６】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。
【００１７】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
【００１８】
（実施の形態１）
本実施の形態では、本発明の一態様である論理回路を備える半導体装置の例について説明する。
【００１９】
図１は、本実施の形態の半導体装置の例を示す回路図である。
【００２０】
図１（Ａ）に示す半導体装置は、論理回路１０１と、容量素子１０２と、トランジスタ１０３と、を備える。
【００２１】
論理回路１０１は、入力端子を介してデータ信号が入力される。論理回路１０１は入力されたデータ信号に応じて変化する電位を信号として出力する。
【００２２】
図１（Ａ）において、論理回路１０１は、Ｐチャネル型トランジスタであるトランジスタ１１１とＮチャネル型トランジスタであるトランジスタ１１２からなるＮＯＴ回路により構成されている。トランジスタ１１１及び１１２としては、例えばシリコンを含む半導体を用いたトランジスタを適用できる。
【００２３】
このとき、トランジスタ１１１及び１１２のゲートが論理回路１０１の入力端子となる。
【００２４】
また、トランジスタ１１１のソース及びドレインの一方には、高電源電位ＶＤＤが与えられる。また、トランジスタ１１２のソース及びドレインの一方には低電源電位ＶＳＳが与えられる。なお、論理回路１０１は、上記構成に限定されず、例えばＯＲ回路、ＡＮＤ回路、ＮＯＲ回路なども適用できる。また、論理回路１０１を用いてレジスタやフリップフロップなどを構成できる。
【００２５】
容量素子１０２の一対の電極の一方には、高電源電位ＶＤＤ又は低電源電位ＶＳＳが与えられ、他方には論理回路１０１の入力端子の電位が与えられる。なお、高電源電位ＶＤＤは、相対的に低電源電位ＶＳＳよりも電位の高い電源電位であり、低電源電位ＶＳＳは、相対的に高電源電位ＶＤＤよりも電位の低い電源電位である。また、高電源電位ＶＤＤと低電源電位ＶＳＳの電位差が電源電圧となる。
【００２６】
容量素子１０２の一対の電極のそれぞれに上記電位が与えられることにより、容量素子１０２には、保持データとしてデータ信号のデータが書き込まれる。
【００２７】
トランジスタ１０３のゲートには制御信号が入力される。トランジスタ１０３は、制御信号によりオン状態又はオフ状態が制御される。また、トランジスタ１０３は、論理回路１０１の入力端子と容量素子１０２の一対の電極の他方との導通を制御することにより、容量素子１０２の保持データの書き換え、保持、及び読み出しを制御する機能を有する。
【００２８】
トランジスタ１０３としては、例えばオフ電流が低いトランジスタを適用できる。
【００２９】
このとき、上記オフ電流の低いトランジスタのオフ電流は、室温（２５℃）でチャネル幅１μｍあたり１×１０−１９Ａ（１００ｚＡ）以下であることが好ましい。
【００３０】
上記オフ電流の低いトランジスタとしては、チャネル形成領域が酸化物半導体で形成されるトランジスタを適用できる。酸化物半導体としては、金属酸化物系の材料を適用でき、例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、を含む金属酸化物、又は該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
【００３１】
チャネルを形成する酸化物半導体のキャリア密度は、１×１０１４ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１２ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１１ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。このようなキャリア密度にするためには、酸化物半導体に含まれるドナー不純物の濃度を低減すれば良く、例えば、ドナー不純物と言われる水素量を１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下に低減することが好ましい。
【００３２】
上記キャリア密度にすることにより、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を、１×１０−１９Ａ（１００ｚＡ）以下、さらには１×１０−２０Ａ（１０ｚＡ）以下、さらには１×１０−２１Ａ（１ｚＡ）以下、さらには１×１０−２２Ａ（１００ｙＡ）以下にすることができる。
【００３３】
さらに、インジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成したトランジスタのオフ電流の値について図２を用いて説明する。
【００３４】
トランジスタのオフ電流の値は極めて微小であるので、該オフ電流を測定するためには、比較的サイズの大きいトランジスタを作製し、実際に流れるオフ電流を見積もる必要がある。
【００３５】
一例として、トランジスタのチャネル幅Ｗを１ｍ（１００００００μｍ）、チャネル長Ｌを３μｍとし、温度を１５０℃、１２５℃、８５℃、２７℃と変化させた際のチャネル幅Ｗ１μｍあたりのオフ電流値から見積もったアレニウスプロットを図２に示す。
【００３６】
図２では、例えば２７℃のときのトランジスタのオフ電流が１×１０−２５Ａ以下である。図２からインジウム、亜鉛、及びガリウムを含む酸化物半導体でチャネル形成領域を形成したトランジスタのオフ電流は、極めて小さいことがわかる。
【００３７】
トランジスタ１０３に上記オフ電流の低いトランジスタを用いることにより、電源電圧の供給を停止させた場合であっても容量素子１０２にデータを保持できる。
【００３８】
なお、例えば論理回路１０１を構成するトランジスタ（例えばトランジスタ１１１及び１１２）の上にトランジスタ１０３を積層させてもよい。これにより、回路面積を小さくできる。
【００３９】
次に、図１（Ａ）に示す半導体装置の駆動方法例について説明する。なお、ここでは、容量素子１０２の一対の電極の一方にＶＳＳが与えられ、データ信号がハイレベルである例について説明する。
【００４０】
論理回路１０１において、入力端子を介してデータ信号が入力されると、入力端子の電位に応じてトランジスタ１１１又は１１２がオン状態になる。
【００４１】
例えば、データ信号がハイレベルで入力端子の電位がハイレベルの電位（ＶＨともいう）のとき、トランジスタ１１２がオン状態になり、トランジスタ１１１がオフ状態になる。また、データ信号がローレベルで入力端子の電位がローレベルの電位（ＶＬともいう）のとき、トランジスタ１１１がオン状態になり、トランジスタ１１２がオフ状態になる。
【００４２】
さらに、入力端子を介して入力されるデータ信号のデータを記憶する場合について説明する。
【００４３】
まず、トランジスタ１０３をオン状態にする。
【００４４】
このとき、容量素子１０２の一対の電極の他方の電位は、データ信号の電位と同等の値になる。その後、図１（Ｂ−１）に示すように、トランジスタ１０３をオフ状態にすることにより、容量素子１０２にデータ信号のデータ（ここではＶＨ）が書き込まれたことになる。
【００４５】
トランジスタ１０３のオフ電流は低いため、トランジスタ１０３がオフ状態の間、書き込まれたデータ信号のデータは保持される。よって、例えば半導体装置に対して電源電圧の供給を停止させた場合であってもデータ信号のデータを保持できる。
【００４６】
さらに、その後、半導体装置の状態を復帰させる場合、半導体装置に対する電源電圧の供給を再開させ、図１（Ｂ−２）に示すように、トランジスタ１０３をオン状態にする。
【００４７】
このとき、論理回路１０１の入力端子の電位が容量素子１０２の一対の電極の他方の電位と同等の値になる。よって、容量素子１０２に書き込まれていたデータ信号のデータ（ここではＶＨ）が読み出され、論理回路１０１に入力される。これにより、半導体装置の状態を復帰できる。
【００４８】
本実施の形態の半導体装置では、容量素子１０２に対するデータ信号のデータの書き込み及び読み出しのときにトランジスタ１０３をオン状態にすればよい。トランジスタ１０３のオン状態にする回数を少なくすればするほど消費電力を小さくできる。
【００４９】
また、容量素子１０２の容量値は、論理回路１０１の入力端子に接続する寄生容量の容量値の１倍以上２０倍未満であることが好ましい。これにより、上記動作を正常に行うことができる。なお、容量素子１０２の容量値を、論理回路１０１の入力端子に接続する寄生容量の容量値の１／２以上５０倍未満にしてもよい。
【００５０】
ここで、上記動作を行うために必要な容量素子１０２の容量値の計算例について説明する。
【００５１】
一例として図３に示す構成の場合について考える。
【００５２】
図３に示す構成は、図１に示す構成において、容量素子１０２の一対の電極の一方に低電源電位ＶＳＳとして接地電位が与えられ、入力端子に寄生容量１１０が生じている構成である。
【００５３】
このとき、容量素子１０２に書き込まれたデータ信号のデータを読み出す場合、電源電圧の供給の再開前又は再開後であって、トランジスタ１０３がオフ状態である期間において、寄生容量１１０に印加される電圧をＶ１とする。また、電源電圧の供給の再開後であって、トランジスタ１０３がオン状態である期間において、容量素子１０２に印加される電圧をＶ２とする。さらに、容量素子１０２の容量をＣｓとし、寄生容量１１０の容量をＣ１とすると、Ｖ２は下記の式（１）で表される。
【００５４】
【数１】
2014007731.tif 000003
【００５５】
さらに、Ｖ１が高電源電位ＶＤＤと同等の値であり、Ｖ２がハイレベルの電位と同等の値のとき、論理回路１０１において、データ信号のハイレベル及びローレベルを判別するためには、下記の式（２）を満たす必要がある。
【００５６】
【数２】
2014007731.tif 000004
【００５７】
このとき、０．７は、半導体装置の仕様に基づいて設定した値である。
【００５８】
さらに、式（１）及び（２）から下記の式（３）が得られる。
【００５９】
【数３】
2014007731.tif 000005
【００６０】
さらに、式（３）を変形すると下記の式（４）になる。
【数４】
2014007731.tif 000006
【００６１】
Ｃ１は、セルの外に延在させて配線を設ける場合を除き、０．３ｆＦ程度と考えれば十分である。従って、式（４）のＣ１を０．３ｆＦとすると、Ｃｓが約０．７ｆＦ以上であれば、問題なくデータ信号のデータの判別ができる。
【００６２】
以上が、半導体装置を動作させるために必要な容量素子１０２の容量値の計算例の説明である。
【００６３】
なお、本実施の形態に係る半導体装置の構成は、図１に限定されない。
【００６４】
例えば、図４（Ａ）に示す半導体装置は、図１に示す論理回路１０１の代わりに、論理回路１０１＿Ｋ（Ｋは２以上の自然数）と、論理回路１０１＿Ｋ−１と、を備える。
【００６５】
論理回路１０１＿Ｋの入力端子は、論理回路１０１＿Ｋ−１の出力端子に電気的に接続される。
【００６６】
トランジスタ１０３は、論理回路１０１＿Ｋの入力端子と容量素子１０２の一対の電極の他方との導通を制御する機能を有する。
【００６７】
また、図４（Ｂ）に示す半導体装置は、トランジスタ１０４（トランジスタ１０４＿Ｋ、トランジスタ１０４＿Ｋ−１）を備える。また、図４（Ｂ）に示す半導体装置は、図４（Ａ）に示す半導体装置と同様に論理回路１０１＿Ｋ及び１０１＿Ｋ−１を備えるがこれに限定されない。
【００６８】
トランジスタ１０４＿Ｋは、論理回路１０１＿Ｋ−１の出力端子と論理回路１０１＿Ｋの入力端子の導通を制御する機能を有する。
【００６９】
トランジスタ１０４＿Ｋ−１は、他の論理回路１０１（図示せず）の出力端子と論理回路１０１＿Ｋ−１の入力端子の導通を制御する機能を有する。
【００７０】
トランジスタ１０４としては、例えばシリコンを含む半導体を用いたトランジスタを適用できる。また、トランジスタ１０３に適用可能なトランジスタを用いてもよい。
【００７１】
トランジスタ１０４を設けることにより、前段の論理回路１０１の出力信号を次の論理回路１０１に入力するタイミングを制御できる。
【００７２】
なお、図１０に示すように、図４（Ａ）の構成において、トランジスタ１０３のバックゲートの電位を制御してもよい。例えば、トランジスタ１０３がＮチャネル型トランジスタである場合、バックゲートの電位を負の値にすることによりトランジスタ１０３のしきい値電圧を正の方向にシフトさせることもできる。
【００７３】
以上が本実施の形態に係る半導体装置の説明である。
【００７４】
図１乃至４を用いて説明したように、本実施の形態に係る半導体装置の一例では、トランジスタを用いて論理回路に入力されるデータ信号のデータを保持データとして容量素子に記憶する。このとき、トランジスタは、論理回路の入力端子と容量素子の一対の電極の一つの電極との導通を制御することにより、保持データの書き換え、保持、及び読み出しを制御する。つまり、論理回路の入力端子と並列に容量素子を設ける。
【００７５】
上記構成により、例えば半導体装置に対する電源電圧の供給を停止させた場合であっても容量素子に書き込まれたデータを保持できる。また、その後半導体装置に対する電源電圧の供給を再開させた後に容量素子に書き込まれたデータを読み出して論理回路に入力することにより、半導体装置の状態を電源電圧の供給を停止させる前にすばやく復帰することができる。よって、電源電圧の供給の停止、再開が容易になる。
【００７６】
上記半導体装置を用いて、例えばＣＰＵなど、各種プロセッサを構成することができる。上記半導体装置を用いることにより、消費電力を小さくできる。
【００７７】
さらに、表１はＭＲＡＭに用いられる磁気トンネル接合素子（ＭＴＪ素子）と、本実施の形態に係るトランジスタ１０３及び容量素子１０２を用いた記憶部との対比を示す。
【００７８】
【表１】
2014007731.tif 000007
【００７９】
ＭＴＪ素子としては、磁性材料を使用する。このため、ＭＴＪ素子をキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。
【００８０】
また、ＭＴＪ素子は、磁界耐性に弱く、強磁界にさらされると磁化の向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体は、ナノスケールにすることにより磁化揺らぎが生じる。
【００８１】
また、ＭＴＪ素子は電流駆動であるため、書き込み電流が高いのに対し、容量素子１０２及びトランジスタ１０３を用いた場合、電圧駆動であるため、書き込み電流を小さくできる。
【００８２】
また、ＭＴＪ素子では、データを読み出して論理回路１０１に入力する際に、記憶していたデータの値を判別する判定回路が必要である。このため、例えばＭＴＪ素子で図１に示す半導体装置と同等の機能を実現しようとすると、論理回路１０１の入力端子に判定回路を接続する必要があり、回路構成が複雑化し、回路面積が大きくなってしまう。しかし、本実施の形態では、判定回路が不要であり、容量素子１０２及びトランジスタ１０３によりデータの保持及び読み出しを行うことができる。
【００８３】
本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じにくい。このことからシリコン集積回路と非常に整合性が良いといえる。
【００８４】
（実施の形態２）
本実施の形態では、実施の形態１の半導体装置の一例としてシフトレジスタの例について説明する。
【００８５】
図５は、本実施の形態に係るシフトレジスタの例を示す図である。
【００８６】
図５（Ａ）に示すシフトレジスタは、複数のフリップフロップ（ＦＦともいう）２０１（フリップフロップ２０１＿１乃至２０１＿５）と、複数の容量素子２０２（２０２＿１乃至２０２＿５）と、複数のトランジスタ２０３（トランジスタ２０３＿１乃至２０３＿５）と、を備える。なお、フリップフロップ２０１、容量素子２０２、及びトランジスタ２０３の数は、図５（Ａ）に示す数に限定されず、複数であればよい。例えば、フリップフロップ２０１を複数の信号線に対応して複数設けてもよい。なお、複数のトランジスタ２０３にバックゲートを設けてもよい。
【００８７】
フリップフロップ２０１＿１乃至２０１＿５のそれぞれは、論理回路を備える。上記論理回路としては、図１に示す論理回路１０１に適用可能な論理回路を用いることができる。
【００８８】
フリップフロップ２０１＿１乃至２０１＿５において、各論理回路の入力端子を介してデータ信号が入力される。
【００８９】
また、フリップフロップ２０１＿１には、スタートパルス信号が入力される。
【００９０】
また、フリップフロップ２０１＿１乃至２０１＿５のそれぞれには、クロック信号が入力される。クロック信号としては、例えば互いに１／２周期分位相がずれた関係にある複数のクロック信号（クロック信号と反転クロック信号）が入力される。このとき、クロック信号が入力される端子と反転クロック信号が入力される端子は、隣り合うフリップフロップ２０１毎に逆になる。また、これに限定されず、３以上のクロック信号を用いてフリップフロップ２０１＿１乃至２０１＿５を制御してもよい。また、フリップフロップ２０１＿１乃至２０１＿５のそれぞれは、パルス信号ＯＵＴ＿１乃至ＯＵＴ＿５を出力する。また、フリップフロップ２０１＿Ｍ（Ｍは２以上の自然数）には、フリップフロップ２０１＿Ｍ−１から出力されるパルス信号ＯＵＴ＿Ｍ−１が入力される。フリップフロップ２０１＿１は、スタートパルス信号のパルスが入力されることによりパルス信号ＯＵＴ＿１の出力動作を行い、フリップフロップ２０１＿Ｍは、パルス信号ＯＵＴ＿Ｍ−１のパルスが入力されることによりパルス信号ＯＵＴ＿Ｍのパルスの出力動作を行う。
【００９１】
容量素子２０２＿１乃至２０２＿５のそれぞれは、一対の電極の一方に高電源電位ＶＤＤ又は低電源電位ＶＳＳが与えられ、他方に対応するフリップフロップ２０１内の論理回路の入力端子の電位が与えられる。これにより、容量素子２０２＿１乃至２０２＿５のそれぞれは、保持データとしてデータ信号のデータが書き込まれる。
【００９２】
トランジスタ２０３＿１乃至２０３＿５のそれぞれは、対応するフリップフロップ２０１内の論理回路の入力端子と容量素子２０２の一対の電極の他方との導通を制御することにより、容量素子２０２の保持データの書き換え、保持、及び読み出しを制御する機能を有する。トランジスタ２０３＿１乃至２０３＿５のそれぞれのゲートには、制御信号が入力される。トランジスタ２０３＿１乃至２０３＿５は、制御信号によりオン状態又はオフ状態が制御される。
【００９３】
トランジスタ２０３＿１乃至２０３＿５のそれぞれとしては、例えば図１のトランジスタ１０３に適用可能なオフ電流が低いトランジスタを適用できる。
【００９４】
なお、容量素子２０２及びトランジスタ２０３は、複数のフリップフロップ２０１のうち、少なくとも２以上のフリップフロップに対応して複数設けられていればよい。例えば、図５（Ｂ）に示すように、１つおきのフリップフロップ（フリップフロップ２０１＿１、２０１＿３、及び２０１＿５）に対応して容量素子２０２＿１、２０２＿３、及び２０２＿５、並びにトランジスタ２０３＿１、トランジスタ２０３＿３、及びトランジスタ２０３＿５を設けてもよい。
【００９５】
また、複数の容量素子２０２において、一対の電極の一方に与えられる電位を変えてもよい。例えば、図５（Ｃ）に示すように、容量素子２０２＿１、２０２＿５には、高電源電位ＶＤＤを与え、容量素子２０２＿３には、低電源電位ＶＳＳを与えてもよい。
【００９６】
さらに、フリップフロップの例について図６に示す。
【００９７】
図６に示すフリップフロップは、論理回路として、クロックドインバータ２１１と、インバータ２１２と、クロックドインバータ２１３と、を有する。
【００９８】
クロックドインバータ２１１は、データ信号入力端子及びデータ信号出力端子を有する。フリップフロップ２０１＿Ｍのクロックドインバータ２１１のデータ信号入力端子には、フリップフロップ２０１＿Ｍ−１のパルス信号ＯＵＴ＿Ｍ−１が入力される。また、クロックドインバータ２１１には、クロック信号及び反転クロック信号が入力される。クロックドインバータ２１１は、入力されるパルス信号ＯＵＴ、クロック信号、反転クロック信号に応じた電位をデータ信号として出力する機能を有する。
【００９９】
インバータ２１２は、データ信号入力端子及びデータ信号出力端子を有し、インバータ２１２のデータ信号入力端子は、クロックドインバータ２１１のデータ信号出力端子に電気的に接続され、インバータ２１２は、データ信号入力端子を介して入力されたデータ信号の電位に応じた値の電位を出力信号としてデータ信号出力端子を介して出力する。
【０１００】
クロックドインバータ２１３は、データ信号入力端子及びデータ信号出力端子を有し、クロックドインバータ２１３のデータ信号入力端子は、インバータ２１２のデータ信号出力端子に電気的に接続され、クロックドインバータ２１３のデータ信号出力端子は、クロックドインバータ２１１のデータ信号出力端子に電気的に接続される。また、クロックドインバータ２１３には、クロック信号及び反転クロック信号が入力される。クロックドインバータ２１３は、入力されるインバータ２１２の出力信号、クロック信号、反転クロック信号に応じた電位をデータ信号として出力する機能を有する。
【０１０１】
クロックドインバータ２１１、インバータ２１２、及びクロックドインバータ２１３は、例えば図１に示すトランジスタ１１１、１１２に適用可能なトランジスタを用いて構成される。
【０１０２】
さらに、図６において、トランジスタ２０３は、容量素子２０２の一対の電極の他方とインバータ２１２のデータ信号入力端子との導通を制御する機能を有する。
【０１０３】
なお、フリップフロップの構成は、図６に示す構成に限定されず、例えば全て同一の導電型のトランジスタを用いてフリップフロップを構成してもよい。
【０１０４】
以上がフリップフロップの例の説明である。
【０１０５】
次に、本実施の形態のシフトレジスタの駆動方法例として、図５（Ａ）に示すシフトレジスタの駆動方法例について説明する。
【０１０６】
まず、フリップフロップ２０１＿１にスタートパルス信号のパルスを入力する。
【０１０７】
このとき、フリップフロップ２０１＿１乃至２０１＿５からパルス信号ＯＵＴ＿１乃至ＯＵＴ＿５のパルスが順次出力される。
【０１０８】
また、フリップフロップ２０１＿１乃至２０１＿５のそれぞれに設けられた論理回路の入力端子を介して入力されるデータ信号のデータを記憶する場合について説明する。
【０１０９】
まず、トランジスタ２０３＿１乃至２０３＿５をオン状態にする。
【０１１０】
このとき、容量素子２０２＿１乃至２０２＿５の一対の電極の他方のそれぞれの電位は、対応するフリップフロップ２０１内の論理回路に入力されるデータ信号の電位と同等の値になる。その後、対応するトランジスタ２０３をオフ状態にすることにより、対応する容量素子２０２にデータ信号のデータが書き込まれたことになる。
【０１１１】
トランジスタ２０３のオフ電流は低いため、トランジスタ２０３がオフ状態の間、書き込まれたデータ信号のデータは保持される。よって、例えばシフトレジスタに対して電源電圧の供給を停止させた場合であってもデータ信号のデータを保持できる。
【０１１２】
さらに、その後シフトレジスタの状態を復帰させる場合、シフトレジスタに対する電源電圧の供給を再開させ、その後トランジスタ２０３＿１乃至２０３＿５をオン状態にする。
【０１１３】
このとき、フリップフロップ２０１＿１乃至２０１＿５内の論理回路の入力端子のそれぞれの電位が、対応する容量素子２０２の一対の電極の他方の電位と同等の値になる。よって、容量素子２０２＿１乃至２０２＿５に書き込まれていたデータ信号のデータが読み出され、フリップフロップ２０１＿１乃至２０１＿５に入力される。これにより、シフトレジスタの状態を復帰できる。
【０１１４】
例えば、フリップフロップ２０１＿３からパルス信号ＯＵＴ＿３のパルスが出力される時刻で容量素子２０２＿１乃至２０２＿５にデータ信号のデータを書き込み、シフトレジスタに対する電源電圧の供給を停止させる。その後電源電圧の供給を再開させ、容量素子２０２＿１乃至２０２＿５に書き込まれていたデータ信号のデータをフリップフロップ２０１＿１乃至２０１＿５に入力すると、シフトレジスタを、フリップフロップ２０１＿３からパルス信号ＯＵＴ＿３のパルスが出力される状態から復帰できる。これにより、電源電圧の供給を再開する際に新たにスタートパルス信号のパルスを入力する必要がないため、状態復帰を速くできる。
【０１１５】
また、本実施の形態に係るシフトレジスタでは、容量素子２０２＿１乃至２０２＿５に対するデータ信号のデータの書き込み及び読み出しのときにトランジスタ２０３＿１乃至２０３＿５をオン状態にすればよい。トランジスタ２０３＿１乃至２０３＿５をオン状態にする回数を少なくすればするほど消費電力を小さくできる。
【０１１６】
図５及び６を用いて説明したように、本実施の形態のシフトレジスタは、トランジスタを用いてフリップフロップ内の論理回路に入力されるデータ信号のデータを保持データとして容量素子に記憶する。このとき、トランジスタは、フリップフロップ内の論理回路の入力端子と容量素子の一対の電極の一つの電極との導通を制御することにより、保持データの書き換え、保持、及び読み出しを制御する。
【０１１７】
上記構成により、例えばシフトレジスタに対する電源電圧の供給を停止させた場合であっても容量素子に書き込まれたデータを保持できる。また、その後シフトレジスタに対する電源電圧の供給を再開させた後に容量素子に書き込まれたデータを読み出してフリップフロップに入力することにより、フリップフロップの状態を電源電圧の供給を停止させる前にすばやく復帰することができる。よって、電源電圧の供給の停止、再開が容易になる。
【０１１８】
（実施の形態３）
本実施の形態では、本発明の一態様に用いられるトランジスタの構造例について説明する。
【０１１９】
本実施の形態のトランジスタは、例えば実施の形態１に示す半導体装置のトランジスタ１０３や実施の形態２に示すシフトレジスタのトランジスタ２０３＿１乃至２０３＿５に適用できる。
【０１２０】
まず、トランジスタの構造の一例について、図７の断面模式図を用いて説明する。なお、図７に示す各構成要素は、実際の寸法と異なる場合がある。
【０１２１】
図７に示すトランジスタは、トップゲート型のトランジスタである。図７に示すトランジスタは、半導体層７１１と、導電層７１５ａ及び７１５ｂと、絶縁層７１６と、導電層７１７と、絶縁層７１８ａ及び７１８ｂと、を含む。なお、これに限定されず、ボトムゲート型のトランジスタを用いてもよい。
【０１２２】
半導体層７１１は、被素子形成層７０１の上に設けられる。なお、被素子形成層７０１の上に下地絶縁層を設け、該下地絶縁層の上に半導体層７１１を設けてもよい。また、シリコンを含む半導体をチャネル形成領域に用いたトランジスタが設けられた被素子形成層７０１の上に半導体層７１１を設けてもよい。
【０１２３】
半導体層７１１は、互いに離間して、ドーパントが添加された領域７１３ａ及び７１３ｂを有する。さらに、半導体層７１１は、領域７１３ａ及び７１３ｂの間に、互いに離間して、ドーパントが添加された領域７１４ａ及び７１４ｂを有する。さらに、半導体層７１１は、領域７１４ａ及び領域７１４ｂの間にチャネル形成領域７１２を有する。
【０１２４】
導電層７１５ａは、領域７１３ａに接して設けられ、導電層７１５ｂは、領域７１３ｂに接して設けられる。
【０１２５】
絶縁層７１６は、半導体層７１１、並びに導電層７１５ａ及び７１５ｂの上に設けられる。
【０１２６】
導電層７１７は、絶縁層７１６を介して半導体層７１１に重畳する。
【０１２７】
絶縁層７１８ａは、導電層７１７の一対の側面の一方に接して設けられ、絶縁層７１８ｂは、該一対の側面の他方に接して設けられる。また、絶縁層７１８ａは、絶縁層７１６を介して領域７１４ａに重畳し、絶縁層７１６を介して導電層７１５ａの一部に重畳する。また、絶縁層７１８ｂは、絶縁層７１６を介して領域７１４ｂに重畳し、絶縁層７１６を介して導電層７１５ｂの一部に重畳する。また、絶縁層７１８ａは、導電層７１５ａと導電層７１７の間の凹部を埋めるように設けられ、絶縁層７１８ｂは、導電層７１５ｂと導電層７１７の間の凹部を埋めるように設けられる。
【０１２８】
さらに、各構成要素について以下に説明する。各構成要素は、必ずしも単層に限定されず、積層であってもよい。
【０１２９】
半導体層７１１は、トランジスタのチャネルが形成される層（チャネル形成層ともいう）としての機能を有する。
【０１３０】
半導体層７１１としては、例えば酸化物半導体を用いた酸化物半導体層を適用できる。
【０１３１】
酸化物半導体層に適用可能な酸化物半導体としては、例えばインジウム及びガリウムの一方若しくは両方と、亜鉛と、を含む金属酸化物、又は該金属酸化物に含まれるガリウムの一部若しくは全部の代わりに他の金属元素を含む金属酸化物などが挙げられる。
【０１３２】
上記金属酸化物としては、例えばＩｎ系金属酸化物、Ｚｎ系金属酸化物、Ｉｎ−Ｚｎ系金属酸化物、又はＩｎ−Ｇａ−Ｚｎ系金属酸化物などを適用できる。また、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部若しくは全部の代わりに他の金属元素を含む金属酸化物を用いてもよい。
【０１３３】
上記他の金属元素としては、例えばガリウムよりも多くの酸素原子と結合が可能な金属元素を用いればよく、例えばチタン、ジルコニウム、ハフニウム、ゲルマニウム、及び錫のいずれか一つ又は複数の元素を用いればよい。また、上記他の金属元素としては、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムのいずれか一つ又は複数の元素を用いればよい。これらの金属元素は、スタビライザーとしての機能を有する。なお、これらの金属元素の添加量は、金属酸化物が半導体として機能することが可能な量である。ガリウムよりも多くの酸素原子と結合が可能な金属元素を用い、さらには金属酸化物中に酸素を供給することにより、金属酸化物中の酸素欠陥を少なくできる。
【０１３４】
例えば、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の全部の代わりに錫を用いるとＩｎ−Ｓｎ−Ｚｎ系金属酸化物となり、上記Ｉｎ−Ｇａ−Ｚｎ系金属酸化物に含まれるＧａ（ガリウム）の一部の代わりにチタンを用いるとＩｎ−Ｔｉ−Ｇａ−Ｚｎ系金属酸化物となる。
【０１３５】
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１３６】
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ｃ軸配向し、ａ軸又は／及びｂ軸はマクロに揃っていない。
【０１３７】
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう）を膜中に含む。
【０１３８】
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。又は、非晶質酸化物半導体膜は、例えば、完全な非晶質であり、結晶部を有さない。
【０１３９】
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
【０１４０】
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０１４１】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１４２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１４３】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
【０１４４】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、又は成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃う。
【０１４５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１４６】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１４７】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１４８】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１４９】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１５０】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１５１】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【０１５２】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０１５３】
また、半導体層７１１として酸化物半導体層を用いる場合、例えば脱水化・脱水素化を行い、酸化物半導体層中の水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ酸化物半導体層に酸素を供給すると、酸化物半導体層を高純度化させることができる。例えば、酸化物半導体層に接する層として酸素を含む層を用い、また、加熱処理を行うことにより、酸化物半導体層を高純度化させることができる。
【０１５４】
また、形成直後の酸化物半導体層は、化学量論的組成より酸素が多い過飽和の状態であることが好ましい。例えば、スパッタリング法を用いて酸化物半導体層を形成する場合、成膜ガスの酸素の占める割合が多い条件で形成することが好ましく、特に酸素雰囲気（例えば酸素ガス１００％）で成膜を行うことが好ましい。
【０１５５】
また、スパッタリング法を用いて酸化物半導体膜を成膜する際に、基板温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体膜を成膜してもよい。
【０１５６】
また、酸化物半導体層に十分な酸素が供給されて酸素を過飽和の状態とするために、酸化物半導体層に接する絶縁層（例えば絶縁層７１６）として過剰酸素を含む絶縁層を形成してもよい。
【０１５７】
例えば、スパッタリング法を用いて膜中に酸素が多く含まれる成膜条件で絶縁膜を成膜することにより、過剰酸素を含む絶縁層を形成できる。また、より多くの過剰酸素を絶縁層に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加すればよい。また、酸化物半導体層に酸素を添加してもよい。
【０１５８】
また、スパッタリング装置において、成膜室内の残留水分は、少ないことが好ましい。このため、スパッタリング装置に吸着型の真空ポンプを用いることが好ましい。また、コールドトラップを用いてもよい。
【０１５９】
また、トランジスタの作製において、加熱処理を行うことが好ましい。このときの加熱処理の温度は、３５０℃以上基板の歪み点未満の温度、さらには、３５０℃以上４５０℃以下であることが好ましい。なお、加熱処理を複数回行ってもよい。
【０１６０】
上記加熱処理に用いられる加熱処理装置としては、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置を用いてもよい。なお、これに限定されず、電気炉など、別の加熱処理装置を用いてもよい。
【０１６１】
また、上記加熱処理を行った後、その加熱温度を維持しつつ、又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入するとよい。このとき、酸素ガス又はＮ２Ｏガスは、水及び水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度は、６Ｎ以上、好ましくは７Ｎ以上であると良い。すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度は、１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下であることが好ましい。この工程により、酸化物半導体層に酸素が供給され、酸化物半導体層中の酸素欠乏に起因する欠陥を低減できる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【０１６２】
高純度化させた酸化物半導体層の水素濃度は、二次イオン質量分析法（ＳＩＭＳともいう）の測定値において、５×１０１９ａｔｏｍｓ／ｃｍ３以下、さらには５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらには５×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【０１６３】
高純度化させた酸化物半導体層を電界効果トランジスタに用いることにより、酸化物半導体層のキャリア密度を１×１０１４ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１２ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１１ａｔｏｍｓ／ｃｍ３未満にすることができる。このように、キャリア密度を少なくすることにより、チャネル幅１μｍあたりの電界効果トランジスタのオフ電流を１×１０−１９Ａ（１００ｚＡ）以下、より好ましくは１×１０−２２Ａ（１００ｙＡ）以下、より好ましくは１×１０−２３Ａ（１０ｙＡ）以下、より好ましくは１×１０−２４Ａ（１ｙＡ）以下にできる。電界効果トランジスタのオフ電流は、低ければ低いほどよいが、電界効果トランジスタのオフ電流の下限値は、約１×１０−３０Ａ／μｍであると見積もられる。
【０１６４】
領域７１３ａ及び７１３ｂに含まれるドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）を挙げることができ、これらのいずれか一つ又は複数を適用できる。領域７１３ａ及び７１３ｂを設けることにより、ソースとチャネル形成領域間、ドレインとチャネル形成領域間の抵抗を小さくでき、微細化が容易になる。
【０１６５】
また、領域７１４ａ及び７１４ｂに含まれるドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）を挙げることができ、これらのいずれか一つ又は複数を適用できる。また、領域７１４ａ及び７１４ｂに含まれるドーパントの濃度は、領域７１３ａ及び７１３ｂに含まれるドーパントの濃度よりも低い。領域７１４ａ及び７１４ｂを設けることにより、電界集中を抑制できる。
【０１６６】
導電層７１５ａ及び７１５ｂは、トランジスタのソース又はドレインとしての機能を有する。導電層７１５ａ及び７１５ｂとしては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、スカンジウム、又はルテニウムなどの金属材料を含む層を適用できる。
【０１６７】
絶縁層７１６は、トランジスタのゲート絶縁層としての機能を有する。絶縁層７１６としては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
【０１６８】
導電層７１７は、トランジスタのゲートとしての機能を有する。導電層７１７としては、例えばモリブデン、チタン、クロム、タンタル、マグネシウム、銀、タングステン、アルミニウム、銅、ネオジム、又はスカンジウムなどの金属材料を含む層を適用できる。
【０１６９】
絶縁層７１８ａ及び７１８ｂとしては、例えば酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、又は酸化ハフニウムなどの材料を含む層を適用できる。
【０１７０】
以上が図７に示すトランジスタの構造例の説明である。
【０１７１】
図７を用いて説明したように、本実施の形態のトランジスタは、オフ電流を低くできるため、例えば実施の形態１の半導体装置又は実施の形態２のシフトレジスタの容量素子に対するデータの書き込み、保持、読み出しを制御するトランジスタに用いることにより、電源電圧の供給を停止させた場合であっても容量素子においてデータを保持できる。
【０１７２】
（実施の形態４）
本実施の形態では、図４（Ｂ）に示す半導体装置を複数含んで構成される半導体装置の一例及びそれに対する電源電圧の供給を停止する際の動作の一例について説明する。
【０１７３】
図８は、本実施の形態に係る半導体装置の構成を示す図である。図８に示す半導体装置は、複数の論理回路１０１＿１乃至１０１＿９と、それぞれが有する一対の電極の一方に高電源電位（ＶＤＤ）又は低電源電位（ＶＳＳ）が与えられる複数の容量素子１０２＿１乃至１０２＿１０と、それぞれが複数の論理回路１０１＿３乃至１０１＿９のいずれか一の入力端子と複数の容量素子１０２＿１乃至１０２＿１０のいずれか一の一対の電極の他方との導通を制御するトランジスタ１０３＿１乃至１０３＿１０と、それぞれが複数の論理回路１０１＿１乃至１０１＿９のいずれか一の出力端子と複数の論理回路１０１＿１乃至１０１＿９のいずれか一の入力端子との導通を制御するトランジスタ１０４＿１乃至１０４＿１０とを有する。
【０１７４】
また、図８に示す半導体装置は、単一の論理回路を複数の領域に分割し、当該領域間に容量素子１０２＿１乃至１０２＿１０のいずれか一、トランジスタ１０３＿１乃至１０３＿１０のいずれか一、及びトランジスタ１０４＿１乃至１０４＿１０のいずれか一が設けられていると表現することもできる。
【０１７５】
なお、トランジスタ１０３＿１乃至１０３＿１０として、図１に示すトランジスタ１０３に適用可能なトランジスタを適用することができる。また、トランジスタ１０４＿１乃至１０４＿１０として、図１に示すトランジスタ１０３に適用可能なトランジスタを適用することができる。
【０１７６】
図８に示す半導体装置においては、複数の論理回路１０１＿１乃至１０１＿９のそれぞれに対して独立に電源電圧の供給を停止することが可能である。これにより、図８に示す半導体装置では、複数の論理回路１０１＿１乃至１０１＿９の一部に対する電源電圧の供給を停止するとともに、残部の動作（論理演算）を継続して行わせること（部分的な電源電圧の供給停止）が可能である。
【０１７７】
また、複数のトランジスタ１０３＿１乃至１０３＿１０及び複数のトランジスタ１０４＿１乃至１０４＿１０のそれぞれのスイッチング（オン状態とオフ状態の切り替え）を独立に制御することが可能である。これにより、図８に示す半導体装置では、部分的な電源電圧の供給停止が行われる場合であっても、必要に応じて、複数の容量素子１０２＿１乃至１０２＿１０のそれぞれにおいて複数の論理回路１０１＿１乃至１０１＿９のいずれか一に入力されるデータ信号のデータを保持することが可能である。
【０１７８】
例えば、図９に示すように部分的な電源電圧の供給停止を行えばよい。なお、図９においては、論理回路１０１＿１、１０１＿４、１０１＿５、１０１＿７に対する電源電圧の供給が停止され、その他の論理回路に対しては電源電圧が供給されている状態を示している。この場合、部分的な電源電圧の供給停止が行われる前に、少なくともトランジスタ１０３＿１、１０３＿２、１０３＿７、１０３＿９、及び１０３＿１０、並びに、トランジスタ１０４＿１、１０４＿２、１０４＿７、１０４＿９、及び１０４＿１０をオフ状態とすればよい（図９では「×」を付記している）。
【０１７９】
図９に示すように部分的な電源電圧の供給停止を行うことによって、消費電力の低減を図るとともに電源電圧の供給再開後に生じる動作遅延の抑制を図ることが可能である。
【０１８０】
なお、図８に示す半導体装置においては、複数の論理回路１０１＿１乃至１０１＿９の全てに対する電源電圧の供給を停止することも可能である。
【符号の説明】
【０１８１】
１０１    論理回路
１０２    容量素子
１０３    トランジスタ
１０４    トランジスタ
１１０    寄生容量
１１１    トランジスタ
１１２    トランジスタ
２０１    フリップフロップ
２０２    容量素子
２０３    トランジスタ
２１１    クロックドインバータ
２１２    インバータ
２１３    クロックドインバータ
７０１    被素子形成層
７１１    半導体層
７１２    チャネル形成領域
７１３ａ    領域
７１３ｂ    領域
７１４ａ    領域
７１４ｂ    領域
７１５ａ    導電層
７１５ｂ    導電層
７１６    絶縁層
７１７    導電層
７１８ａ    絶縁層
７１８ｂ    絶縁層
【図１】
2014007731.tif 000008
【図２】
2014007731.tif 000009
【図３】
2014007731.tif 000010
【図４】
2014007731.tif 000011
【図５】
2014007731.tif 000012
【図６】
2014007731.tif 000013
【図７】
2014007731.tif 000014
【図８】
2014007731.tif 000015
【図９】
2014007731.tif 000016
【図１０】
2014007731.tif 000017