(57)【要約】【課題】電子計算機などにおける消費電力の低減を図る。【解決手段】仮想記憶管理が行われる際に用いられる主記憶装置として複数のセグメントに分割された不揮発性メモリを適用する。そして、複数のセグメントに対する電力供給を適宜停止する。この場合、特定のセグメントに利用されている物理アドレスが存在する場合であっても、当該物理アドレスに保持されているコード又はデータが消失することがない。その結果、仮想記憶管理を行う電子計算機などにおいて、動作遅延を生じさせることなく消費電力の低減を図ることが可能となる。【選択図】図１
2014006895.tif 000002
【特許請求の範囲】
【請求項１】
複数のセグメントに分割された不揮発性メモリと、
前記不揮発性メモリに対する電力供給を複数の前記セグメント毎に制御するメモリ電源制御ユニットと、を有し、
前記セグメントは、複数の物理アドレスを有し、
前記メモリ電源制御ユニットは、仮想記憶管理における複数の前記物理アドレスの利用状況に応じて前記セグメントに対する電力供給を制御するメモリ管理システム。
【請求項２】
請求項１において、
前記メモリ電源制御ユニットは、プロセスの実行に先立って複数の前記セグメントに対する電力供給を停止するメモリ管理システム。
【請求項３】
請求項２において、
前記メモリ電源制御ユニットは、複数の前記セグメントのうち、前記プロセスの実行中に利用される前記物理アドレスを含む前記セグメントに対して、前記プロセスの実行中に渡って電力供給を行うメモリ管理システム。
【請求項４】
請求項２において、
前記メモリ電源制御ユニットは、複数の前記セグメントのうち、前記プロセスの実行を継続するために必要な一の前記セグメントに対して、電力供給を行うメモリ管理システム。
【請求項５】
請求項２において、
前記メモリ電源制御ユニットは、複数の前記セグメントのうち、
前記プロセスの実行中に利用される前記物理アドレスをｋ個（ｋは２以上の自然数）以上含む前記セグメントに対して、前記プロセスの実行中に渡って電力供給を行い、
前記プロセスの実行中に利用される前記物理アドレスを１個以上ｋ個未満含む前記セグメントに対して、前記プロセスの実行中に一時的に電力供給を行うメモリ管理システム。
【請求項６】
複数のセグメントに分割された不揮発性メモリを用いて仮想記憶管理を行うメモリ管理システムに、前記仮想記憶管理における複数の前記セグメントのそれぞれに含まれる複数の物理アドレスの利用状況に応じて前記セグメントに対する電力供給を制御させるためのプログラム。
【請求項７】
複数のセグメントに分割された不揮発性メモリを用いて仮想記憶管理を行うメモリ管理システムに、
複数の前記セグメントに対する電力供給を停止させ、
実行されるプロセスに割り与えられている複数の仮想アドレスと、複数の前記セグメントのそれぞれに含まれている複数の前記物理アドレスの対応を示すテーブルを参照し、
前記不揮発性メモリを用いて前記プロセスが実行可能か否かを判断し、
前記プロセスが実行不可能だと判断された場合に、複数の前記セグメントの少なくとも一に対する電力供給を再開させ、必要とされるコード又はデータを電力供給が再開された前記セグメントに含まれる前記物理アドレスに配置させるとともに、新たに追加された前記仮想アドレスと前記物理アドレスの対応関係を前記テーブルに書き込み、
前記テーブルを参照して、前記プロセスにおける複数の前記セグメントのそれぞれに含まれる複数の前記物理アドレスの利用状況に応じて前記セグメントに対する電力供給を制御させるためのプログラム。
【請求項８】
請求項７において、
複数の前記セグメントのうち、前記プロセスの実行中に利用される前記物理アドレスを含む前記セグメントに対して、前記プロセスの実行中に渡って電力供給を行わせるためのプログラム。
【請求項９】
請求項７において、
複数の前記セグメントのうち、前記プロセスの実行を継続するために必要な一の前記セグメントに対して、電力供給を行わせるためのプログラム。
【請求項１０】
請求項７において、
複数の前記セグメントのうち、
前記プロセスの実行中に利用される前記物理アドレスをｋ個（ｋは２以上の自然数）以上含む前記セグメントに対して、前記プロセスの実行中に渡って電力供給を行わせ、
前記プロセスの実行中に利用される前記物理アドレスを１個以上ｋ個未満含む前記セグメントに対して、前記プロセスの実行中に一時的に電力供給を行わせるためのプログラム。
【請求項１１】
請求項６乃至請求項１０のいずれか一項において、
前記テーブルの参照に先だって前記テーブルのキャッシュの参照を行わせるためのプログラム。
【請求項１２】
請求項６乃至請求項１１のいずれか一項において、
前記テーブルを参照する際に前記セグメントに対して電力供給が行われているか否かを示すフラグを参照させるためのプログラム。
【請求項１３】
請求項６乃至請求項１２のいずれか一項において、
新たに前記仮想アドレスと前記物理アドレスとが対応づけられる際に、電力供給が行われている前記セグメントに含まれる前記物理アドレスを優先的に利用させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ管理システムに関する。特に、仮想記憶管理を行うメモリ管理システムに関する。また、電子計算機などに仮想記憶管理を行わせるプログラムに関する。
【背景技術】
【０００２】
電子計算機においては、複数のプログラムが疑似併行的に行われること（マルチタスク（登録商標）、マルチプログラミングともいう）が多い。具体的には、当該電子計算機においては、各プログラムの実行単位であるプロセスが適宜切り替えられ、逐次的に処理が行われることが多い。この場合、各プロセスの実行中には、少なくとも現に実行されているプロセスが電子計算機の主記憶装置に記憶されていればよいことになる。この点を踏まえ、当該主記憶装置の記憶容量よりも大きな記憶容量を仮想的に電子計算機に提供する技術が仮想記憶管理（仮想アドレス空間管理ともいう）である。
【０００３】
具体的には、複数のプロセスのそれぞれに仮想アドレス空間において連続する複数の仮想アドレスが割り与えられ、複数の仮想アドレスのそれぞれに各種のコード又はデータが配置されている。他方、主記憶装置内に存在する物理アドレス空間に含まれる複数の物理アドレスには、当該仮想アドレス空間に配置されている各種のコード又はデータの一部が配置されている。そして、当該仮想アドレスと、当該物理アドレスとを対応づけるテーブル（ページテーブルともいう）をオペレーティングシステム（ＯＳ）が管理する。
【０００４】
また、電子計算機には、物理アドレス空間に配置されている各種のコード又はデータの追加及び削除（物理アドレスの割り当て及び解放）を行うメモリ管理ユニット（ＭＭＵ）が設けられている。さらに、特定のページテーブル用のキャッシュ（トランスレーション  ルックアサイド  バッファ（ＴＬＢ））がメモリ管理ユニット（ＭＭＵ）内に設けられていることもある。なお、メモリ管理ユニット（ＭＭＵ）による仮想アドレス空間における各種のコード又はデータを追加するか否か及び削除するか否かは、オペレーティングシステム（ＯＳ）によって決定される。
【０００５】
上述の仮想記憶管理が行われる電子計算機において、物理メモリ空間に対する電力供給を選択的に行うことで消費電力を低減する技術が開発されている。具体的には、物理メモリ空間を複数の領域（セグメントともいう）に分割し、分割された複数の領域の少なくとも一に対する電力供給を停止することで消費電力を低減する技術が開発されている。例えば、特許文献１では、特定の領域（メモリバンク）に含まれる物理アドレスの全てが利用されていない場合に当該領域に対する電力供給を停止する技術が開示されている。
【０００６】
なお、本明細書において、電力供給を停止するとは、電源電圧（高電源電位及び低電源電位）を供給しない、又は電源電圧（高電源電位と低電源電位の電位差）をゼロ若しくは実質的にゼロにすることを意味する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−２１２４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、電子計算機などにおける消費電力の低減を図ることを目的の一とする。
【課題を解決するための手段】
【０００９】
本発明の一態様は、仮想記憶管理が行われる際に用いられる主記憶装置として複数のセグメントに分割された不揮発性メモリを適用することを要旨とする。
【００１０】
例えば、本発明の一態様は、複数のセグメントに分割された不揮発性メモリと、不揮発性メモリに対する電力供給を複数のセグメント毎に制御するメモリ電源制御ユニットと、を有し、メモリ電源制御ユニットは、仮想記憶管理における物理アドレスの利用状況（例えば、物理アドレスの利用率）に応じてセグメントに対する電力供給を制御するメモリ管理システムである。
【００１１】
また、複数のセグメントに分割された不揮発性メモリを用いて仮想記憶管理を行うメモリ管理システムに、前記仮想記憶管理における複数の前記セグメントのそれぞれに含まれる複数の物理アドレスの利用状況に応じてセグメントに対する電力供給を制御させるためのプログラムも本発明の一態様である。
【００１２】
なお、本明細書において、不揮発性メモリとは、当該メモリに対して電源電圧を供給しない場合、又は当該メモリに対する電源電圧をゼロ若しくは実質的にゼロにした場合に情報を保持することが可能なメモリを意味する。
【発明の効果】
【００１３】
本発明の一態様のメモリ管理システムは、複数のセグメントに分割された不揮発性メモリを有する。よって、特定のセグメントに利用されている物理アドレスが存在する場合であっても当該セグメントに対する電力供給を停止することが可能となる。その結果、当該メモリ管理システムにおける消費電力の低減を図ることが可能となる。
【００１４】
また、本発明の一態様のプログラムは、複数のセグメントに分割された不揮発性メモリに対する電力供給を制御する。よって、特定のセグメントに利用されている物理アドレスが存在する場合であっても当該セグメントに対する電力供給を停止することが可能となる。その結果、当該メモリにおける消費電力の低減を図ることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】メモリ管理システムの構成例。
【図２】仮想記憶管理の概念を説明するための模式図。
【図３】仮想記憶管理のフローの一例を示すフローチャート。
【図４】仮想記憶管理のフローの一例を示すフローチャート。
【図５】仮想記憶管理のフローの一例を示すフローチャート。
【図６】（Ａ）セグメントの構成例を示す回路図、（Ｂ）〜（Ｅ）メモリセルの構成例を示す回路図。
【図７】メモリセルの構造例を示す断面図。
【図８】（Ａ）〜（Ｆ）電子機器の具体例を示す図。
【発明を実施するための形態】
【００１６】
以下では、本発明の一態様について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態を様々に変更し得る。したがって、本発明は以下に示す記載内容に限定して解釈されるものではない。
【００１７】
＜１．メモリ管理システムの構成例：図１＞
図１は、本発明の一態様に係るメモリ管理システムの構成例を示す図である。図１に示すメモリ管理システムは、複数のセグメント１＿ｐｔ、１＿１〜１＿ｎに分割された不揮発性メモリ１と、複数のセグメント１＿１〜１＿ｎ毎に電力供給を制御するメモリ電源制御ユニット２と、仮想アドレス空間に含まれる複数の仮想アドレスと、複数のセグメント１＿１〜１＿ｎのそれぞれに含まれる複数の物理アドレスとを対応づけるテーブル（ページテーブル）を参照して仮想記憶管理を行うメモリ管理ユニット３と、を有する。なお、ページテーブルが配置されるセグメントであるセグメント１＿ｐｔは、不揮発性ではなく揮発性としてもよい。また、メモリ管理ユニット３にページテーブルのキャッシュ（トランスレーション  ルックアサイド  バッファ（ＴＬＢ））が設けられる構成としてもよい。
【００１８】
＜１−１．仮想記憶管理の概要：図２＞
図２は、図１に示すメモリ管理システムにおいて行われる仮想記憶管理の概要を説明するための模式図である。なお、図２には、仮想アドレス空間に存在するプロセスＡ〜プロセスＤと、物理アドレス空間に存在する複数のセグメント１＿１〜１＿ｎと、プロセスＡ〜プロセスＤのそれぞれに割り与えられている複数の仮想アドレス（例えば、仮想アドレスＤ１、Ｄ２、Ｄ３、Ｄｍ）と複数の物理アドレス（例えば、物理アドレス１＿１＿ｘ、１＿３＿ｚ、１＿ｎ＿ｙ）の対応を示すテーブル（ページテーブル）を示している。なお、複数の物理アドレスのそれぞれには、各種のコード又はデータを配置することが可能である。また、ページテーブルには、仮想アドレスと対応づけられた物理アドレスを含むセグメントに対して電力供給が行われているか否かを示すフラグがあってもよい。この場合には、オペレーティングシステム（ＯＳ）がページテーブルを参照した段階でセグメントの電力供給状態を判別することができる。すなわち、当該仮想記憶管理の処理速度を向上させることが可能である。
【００１９】
＜１−１−１．仮想記憶管理の第１の動作フロー：図３＞
以下では、図３を参照して図１に示すメモリ管理システムにおける仮想記憶管理のフローについて説明する。
【００２０】
まず、メモリ電源制御ユニット２がセグメント１＿１〜１＿ｎに対する電力供給を停止する（ステップＳ１）。
【００２１】
次いで、オペレーティングシステム（ＯＳ）が、実行されるプロセスに対応するページテーブルを参照する（ステップＳ２）。
【００２２】
次いで、当該プロセスが実行可能か否かをオペレーティングシステム（ＯＳ）が判断する（ステップＳ３）。すなわち、プロセスを実行するのに必要とされるコード又はデータが物理アドレス空間に配置されているか否かをオペレーティングシステム（ＯＳ）が判断する。
【００２３】
そして、当該プロセスが実行不可能だと判断されると、メモリ電源制御ユニット２が、新たにコード又はデータが配置される物理アドレスを含むセグメント１＿ａに対する電力供給を再開する（ステップＳ４）。その後、オペレーティングシステム（ＯＳ）が、補助記憶装置から必要とされるコード及びデータを読み出す（ステップＳ５）。そして、メモリ管理ユニット３が読み出したコード及びデータをセグメント１＿ａに存在する複数の物理アドレスのいずれかに配置するとともにオペレーティングシステム（ＯＳ）が新たに追加された仮想アドレスと物理アドレスの対応関係をページテーブルに書き込む（ステップＳ６）。
【００２４】
次いで、オペレーティングシステム（ＯＳ）が、再度、実行されるプロセスに対応するページテーブルを参照する（ステップＳ７）。
【００２５】
次いで、オペレーティングシステム（ＯＳ）が、当該プロセスの実行に必要なセグメントを判別する（ステップＳ８）。すなわち、セグメント１＿１〜１＿ｎのそれぞれが、当該プロセスにおいて利用される物理アドレスを含むセグメントであるか否かを判別する。
【００２６】
そして、メモリ電源制御ユニット２が、当該プロセスの実行に必要だと判断されたセグメントへの電力供給を再開する（ステップＳ９）。なお、当該セグメント以外のセグメントに対しては電力供給が停止された状態が維持される。
【００２７】
図３に示すフローでは、以上のステップを経てオペレーティングシステム（ＯＳ）が当該プロセスを実行する（ステップＳ１０）。
【００２８】
図３に示すフローでは、必要とされるセグメントに対する電力供給を当該プロセス実行中に渡って行っている。換言すると、当該プロセスを実行するのに必要とされないセグメントに対しては、当該プロセス実行中に電力供給を行うことはない。よって、当該プロセスの実行に際して必要とされる電力を低減することが可能となる。
【００２９】
＜１−１−２．仮想記憶管理の第２の動作フロー：図４＞
以下では、図３に示す仮想記憶管理のフローと異なる仮想記憶管理のフローについて図４を参照して説明する。具体的には、図４に示すフローでは、プロセス実行中にセグメント１＿１〜１＿ｎのいずれか一のみに対して電力供給を行う点で図３に示すフローと異なる（図３に示すフローでは、プロセス実行中に渡って、プロセス実行に必要なセグメントの全てに対して電力供給を行っている）。なお、図４においては、ステップＳ７よりも前のステップは割愛している。
【００３０】
図４に示すフローでは、ステップＳ７まで図３に示すフローと同様の動作が行われる。
【００３１】
次いで、プロセスを実行する際に最初に利用される物理アドレスを含むセグメントに対してのみ電力供給を行う（ステップＳ１１）。
【００３２】
次いで、オペレーティングシステム（ＯＳ）が当該プロセスの実行を開始する（ステップＳ１２）。
【００３３】
次いで、オペレーティングシステム（ＯＳ）が、実行されるプロセスに対応するページテーブルを参照する（ステップＳ１３）。
【００３４】
次いで、当該プロセスが継続可能か否かをオペレーティングシステム（ＯＳ）が判断する（ステップＳ１４）。すなわち、プロセスの実行を継続するのに必要とされるコード及びデータが現に電力供給が行われているセグメントに配置されているか否かをオペレーティングシステム（ＯＳ）が判断する。
【００３５】
そして、当該プロセスの実行が継続不可能だと判断されると、メモリ電源制御ユニット２が、プロセスの実行を継続するために利用される物理アドレスを含むセグメントに対する電力供給を再開するとともに、ここまで電力供給が行われていたセグメントに対する電力供給を停止する（ステップＳ１５）。
【００３６】
次いで、オペレーティングシステム（ＯＳ）が当該プロセスの実行を継続する（ステップＳ１６）。
【００３７】
図４に示すフローは、プロセスの実行が完了するまでステップＳ１３〜ステップＳ１６を繰り返す（ステップＳ１７）。
【００３８】
図４に示すフローでは、当該プロセス実行中に渡って、電力供給が行われるセグメントを切り替えながらセグメント１＿１〜１＿ｎのいずれか一に対して電力供給を行っている。換言すると、当該プロセス実行中に渡って、ｎ−１個のセグメントに対する電力供給を行わない。よって、当該プロセスの実行に際して必要とされる電力を図３に示すフロー以上に低減することが可能となる。他方、図３に示すフローでは、図４に示すフローと比較して、メモリ管理システムの動作遅延を抑制することが可能である。
【００３９】
＜１−１−３．仮想記憶管理の第３の動作フロー：図５＞
以下では、図３、４に示す仮想記憶管理のフローと異なる仮想記憶管理のフローについて図５を参照して説明する。具体的には、図５に示すフローでは、プロセスの実行中に渡って、プロセスの実行に必要だと判断された複数のセグメントの一部に対して電力供給を行う点で図３、４に示すフローと異なる。なお、図５においては、ステップＳ７よりも前のステップは割愛している。
【００４０】
図５に示すフローでは、ステップＳ７まで図３に示すフローと同様の動作が行われる。
【００４１】
次いで、オペレーティングシステム（ＯＳ）が、セグメント１＿１〜１＿ｎのそれぞれがプロセスにおいて利用される物理アドレスをｋ個（ｋは２以上の自然数）以上含むか否かを判別する（ステップＳ１８）。なお、ｋ＝１の場合は、図５に示すフローは、図３に示すフローと同様のフローになる。
【００４２】
そして、メモリ電源制御ユニット２が、当該プロセスにおいて利用される物理アドレスをｋ個以上含むセグメントに対して電力供給を再開する（ステップＳ１９）。なお、当該プロセスにおいて利用される物理アドレスをｋ個未満含むセグメントにおいては、電力供給が停止された状態が維持される。
【００４３】
次いで、オペレーティングシステム（ＯＳ）が当該プロセスの実行を開始する（ステップＳ２０）。
【００４４】
次いで、オペレーティングシステム（ＯＳ）が、実行されるプロセスに対応するページテーブルを参照する（ステップＳ２１）。
【００４５】
次いで、当該プロセスが継続可能か否かをオペレーティングシステム（ＯＳ）が判断する（ステップＳ２２）。すなわち、プロセスを継続するのに必要とされるコード及びデータが現に電力供給が行われているセグメントに配置されているか否かをオペレーティングシステム（ＯＳ）が判断する。
【００４６】
そして、当該プロセスが継続不可能だと判断されると、メモリ電源制御ユニット２が、プロセスを継続するために利用される物理アドレスを含むセグメントに対する電力供給を再開する（ステップＳ２３）。その後、オペレーティングシステム（ＯＳ）が、当該プロセスの実行を継続する（ステップＳ２４）。そして、メモリ電源制御ユニット２が、新たに電力供給が再開されていたセグメントに対する電力供給を停止する（ステップＳ２５）。
【００４７】
次いで、オペレーティングシステム（ＯＳ）が当該プロセスの実行を継続する（ステップＳ２６）。
【００４８】
図５に示すフローは、プロセスの実行が完了するまでステップＳ２１〜ステップＳ２６を繰り返す（ステップＳ２７）。
【００４９】
図５に示すフローでは、複数のセグメント１＿１〜１＿ｎのそれぞれに対する電力供給を３段階に分別して行っている。具体的には、当該プロセスにおいて利用される物理アドレスを多く含むセグメントに対しては当該プロセス実行中に渡って電力供給を行い、当該プロセスにおいて利用される物理アドレスをわずかに含むセグメントに対しては当該プロセス実行中に一時的に電力供給を行い、当該プロセスにおいて利用される物理アドレスを含まないセグメントに対しては当該プロセス実行中に渡って電力供給を行わない。よって、当該プロセスの実行に際して必要とされる電力を図３に示すフロー以上に低減することが可能となる。また、図５に示すフローでは、図４に示すフローと比較して、メモリ管理システムの動作遅延を抑制することが可能である。
【００５０】
＜１−１−４．仮想記憶管理のフローの変形例＞
図３〜５を参照して説明したメモリ管理システムにおける仮想記憶管理は、適宜変更することが可能である。
【００５１】
例えば、図３に示すステップＳ２に先立って、オペレーティングシステム（ＯＳ）がページテーブルのキャッシュを参照するステップを追加してもよい。これにより、キャッシュを参照した段階でプロセスの実行が可能だと判断された場合におけるメモリ管理システムの動作速度を向上させることが可能となる。なお、この場合には、ステップＳ６において、当該キャッシュに新たな仮想アドレスと物理アドレスの対応関係が書き込まれることになる。また、オペレーティングシステム（ＯＳ）がページテーブルのキャッシュを参照するステップを、ステップＳ７、Ｓ１３、Ｓ２１に先だって追加してもよい。
【００５２】
また、図３に示すステップＳ４においては、メモリ電源制御ユニット２が単一のセグメント１＿ａに対してではなく複数のセグメントに対して電力供給を再開するステップとしてもよい。すなわち、電力供給が再開されるセグメントの選択は、新たに補助記憶装置から読み出されるデータ及びコードの容量に応じて適宜変更することが可能である。
【００５３】
また、図３に示すステップＳ４に先だってステップＳ８、Ｓ１４、Ｓ２２を行ってもよい。これにより、予めプロセスの実行に必要なセグメントである、又はプロセスの実行の継続に必要なセグメントであると判別されたセグメントに含まれる物理アドレスに優先的にメモリ管理ユニット３が読み出したコード又はデータを配置することが可能となる。その結果、プロセスの実行に当たって電力供給が必要なセグメント数を低減し、消費電力の低減を図ることが可能である。
【００５４】
＜１−２．不揮発性メモリ１の構成例＞
図６（Ａ）は、図１に示す不揮発性メモリ１に含まれるセグメント１＿１の構成例を示す図である。図６（Ａ）に示すセグメント１＿１は、マトリクス状に配設されている複数のメモリセル１００と、それぞれが特定の一列に配設されているメモリセル１００の全てに電気的に接続されている複数の入力ビット線１１０と、それぞれが特定の一列に配設されているメモリセル１００の全てに電気的に接続されている複数の出力ビット線１２０と、それぞれが特定の一行に配設されているメモリセル１００の全てに電気的に接続されている複数の入力ワード線１３０と、それぞれが特定の一行に配設されているメモリセル１００の全てに電気的に接続されている複数の出力ワード線１４０と、を有する。
【００５５】
なお、複数の物理アドレス１＿１＿１〜１＿１＿ｘのそれぞれは、特定の一行に配設されている複数のメモリセル１００によって構成されている。すなわち、入力ビット線１１０及び出力ビット線１２０はそれぞれ、複数の物理アドレス１＿１＿１〜１＿１＿ｘが有する複数のメモリセル１００のいずれか一に電気的に接続されている。また、入力ワード線１３０及び出力ワード線１４０はそれぞれ、複数の物理アドレス１＿１＿１〜１＿１＿ｘのいずれか一が有するメモリセル１００の全てに電気的に接続されている。
【００５６】
また、図６（Ａ）に示すセグメント１＿１においては、複数の入力ビット線１１０の全てによって入力バスが構成され、複数の出力ビット線１２０の全てによって出力バスが構成されている。
【００５７】
また、図６（Ａ）に示すセグメント１＿１においては、複数の入力ワード線１３０のいずれか一に選択信号が供給される場合に当該入力ワード線１３０に電気的に接続されている複数のメモリセル１００を有する物理アドレスに新たなコード又はデータが配置されることになる。また、図６（Ａ）に示すセグメント１＿１においては、複数の出力ワード線１４０のいずれか一に選択信号が供給される場合に当該出力ワード線１４０に電気的に接続されている複数のメモリセル１００を有する物理アドレスに配置されているコード又はデータの読み出しが行われることになる。
【００５８】
なお、図１に示す不揮発性メモリ１に含まれるセグメント１＿１の構成は、図６（Ａ）に示す構成に限定されず、各種の不揮発性メモリの構成を適用することが可能である。例えば、メモリセル１００の構成に応じて、入力ビット線と出力ビット線を共通の配線とする、又は／及び、入力ワード線と出力ワード線を共通の配線とすることが可能である。また、図６（Ａ）に示されていない配線を追加することが可能である。
【００５９】
＜１−２−１．メモリセル１００の構成例＞
図６（Ｂ）〜（Ｅ）は、図６（Ａ）に示すメモリセル１００の構成例を示す回路図である。なお、図６（Ｂ）〜（Ｅ）に示すメモリセル１００は、チャネルが酸化物半導体層に形成されるトランジスタがオフ状態となることによって浮遊状態となるノードにおいて情報の格納が行われるメモリセルである。ここで、当該トランジスタは、オフ電流値が極めて小さい。そのため、当該トランジスタがオフ状態となることによって浮遊状態となるノードにおいて情報の格納が行われるメモリセルは、不揮発性のメモリセルとして機能する。
【００６０】
図６（Ｂ）に示すメモリセル１００は、ゲートが入力ワード線１３０に電気的に接続され、ソース及びドレインの一方が入力ビット線１１０に電気的に接続されているトランジスタ１０１と、ゲートがトランジスタ１０１のソース及びドレインの他方に電気的に接続され、ソース及びドレインの一方が基準電位線１５０に電気的に接続されているトランジスタ１０２と、ゲートが出力ワード線１４０に電気的に接続され、ソース及びドレインの一方がトランジスタ１０２のソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が出力ビット線１２０に電気的に接続されているトランジスタ１０３と、を有する。なお、図６（Ｂ）に示すメモリセル１００におけるトランジスタ１０１は、チャネルが酸化物半導体層に形成されるトランジスタである。
【００６１】
なお、入力ワード線１３０には、選択信号としてトランジスタ１０１をオン状態とする電位が供給され、且つ非選択信号としてトランジスタ１０１をオフ状態とする電位が供給される。また、出力ワード線１４０には、選択信号としてトランジスタ１０３をオン状態とする電位が供給され、且つ非選択信号としてトランジスタ１０３をオフ状態とする電位が供給される。また、基準電位線１５０には、特定の固定電位が供給されている。
【００６２】
図６（Ｂ）に示すメモリセル１００においては、トランジスタ１０１のソース及びドレインの他方、及びトランジスタ１０２のゲートが電気的に接続するノードにおいて１ビットの情報を格納することが可能である。そして、格納された情報をトランジスタ１０２の状態（オン状態又はオフ状態）を判別することによって検出することが可能である。例えば、当該情報の検出方法としては、トランジスタ１０２及び出力ビット線１２０を含む分圧回路を構成した状態で当該出力ビット線１２０の電位を検出する方法、又は予め出力ビット線１２０に所望の電位を与えておき、当該出力ビット線１２０の電位が変化するか否かを検出する方法などが挙げられる。
【００６３】
そして、物理アドレスを構成する複数のメモリセルのそれぞれに格納されている１ビットの情報を検出することで、当該物理アドレスに配置されているコード又はデータを読み出すことが可能である。
【００６４】
なお、ここでは、メモリセル１００が１ビット（２値）の情報を格納することが可能であるものとして説明したが、当該メモリセルとして多ビット（多値）の情報を格納することが可能なメモリセルを適用することも可能である。これにより、不揮発性メモリ１の回路面積の低減、又は／及び、高容量化を図ることが可能となる。
【００６５】
また、図６（Ｃ）に示すように、図６（Ｂ）に示すメモリセル１００に、一方の電極がトランジスタ１０１のソース及びドレインの他方に電気的に接続され、他方の電極が接地されているキャパシタ１０４が付加された構成とすることも可能である。これにより、当該メモリセル１００における情報の保持特性の向上を図ることが可能となる。
【００６６】
また、図６（Ｄ）に示すように、図６（Ｂ）に示すメモリセル１００が有するトランジスタ１０２のゲートの接続先と、トランジスタ１０３のゲートの接続先とが置換された構成とすることも可能である。なお、この場合、出力ワード線１４０には、当該メモリセル１００を含む物理アドレスに配置されているコード又はデータを読み出す際にトランジスタ１０２をオン状態とする電位が供給され、且つそれ以外の期間においてトランジスタ１０２をオフ状態とする電位が供給されることになる。
【００６７】
また、図６（Ｅ）に示すように、図６（Ｄ）に示すメモリセル１００にキャパシタ１０４が付加された構成とすることも可能である。
【００６８】
また、トランジスタ１０１としては、チャネルが酸化物半導体層に形成されるトランジスタを適用することが好ましい。チャネルが酸化物半導体層に形成されるトランジスタは、オフ電流値が極めて小さい。そのため、トランジスタ１０１としてチャネルが酸化物半導体層に形成されるトランジスタを適用することで、メモリセル１００における情報の保持特性の向上を図ることが可能である。さらには、メモリセル１００において格納されるデータの多ビット（多値）化を容易に図ることが可能となる。
【００６９】
また、トランジスタ１０１に加えてトランジスタ１０２及びトランジスタ１０３もチャネルが酸化物半導体層に形成されるトランジスタである場合、トランジスタ１０１〜１０３を同一工程で作製することが可能となる。また、トランジスタ１０２及びトランジスタ１０３が、チャネルが酸化物半導体層に形成されるトランジスタよりも移動度が高いトランジスタ（例えば、チャネルが結晶質シリコン層又は化合物半導体層に形成されるトランジスタ）である場合、コード又はデータの読み出し速度の向上を図ることが可能である。
【００７０】
なお、図６（Ａ）に示す不揮発性メモリ１に含まれるセグメント１＿１の構成は、図６（Ａ）に示す構成に限定されない。例えば、トランジスタ１０１がオフ状態となることによって浮遊状態となるノードにおいて保持される電荷を１ビットの情報に対応させる構成（いわゆる、ＤＲＡＭ（なお、ＤＲＡＭは、メモリセルに設けられるトランジスタとしてチャネルが酸化物半導体層に形成されるトランジスタを適用することで不揮発化される））とすることが可能である。なお、この場合には、図６（Ａ）に示す各種の配線の一部が不要になり、不揮発性メモリ１の構成を簡便にすることが可能となる。
【００７１】
＜１−２−２．メモリセル１００の構造例＞
図７は、チャネルが酸化物半導体層に形成されるトランジスタ９０２と、チャネルが単結晶シリコンウェハに形成されるトランジスタ９０１とを含んで構成されるメモリセル１００の構造例を示す図である。なお、トランジスタ９０２は、図６（Ｂ）に示すトランジスタ１０１などとして適用することが可能であり、トランジスタ９０１は、図６（Ｂ）に示すトランジスタ１０２などとして適用することが可能である。
【００７２】
ただし、トランジスタ９０１は、シリコンの他、ゲルマニウム、シリコンゲルマニウム、単結晶炭化シリコンなどの半導体材料を用いていても良い。また、例えば、シリコンを用いたトランジスタは、ＳＯＩ法により作製されたシリコン薄膜、気相成長法により作製されたシリコン薄膜などを用いて形成することができる。この場合、基板にはフュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
【００７３】
図７においては、単結晶シリコンウェハを用いて形成されたトランジスタ９０１と、その上階層に酸化物半導体を用いて形成されたトランジスタ９０２とが形成されている。
【００７４】
半導体材料を含む基板９００を用いて作製されたトランジスタ９０１は、ｎチャネル型トランジスタ（ＮＭＯＳＦＥＴ）、ｐチャネル型トランジスタ（ＰＭＯＳＦＥＴ）のいずれも用いることができる。図７においては、トランジスタ９０１は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）９０５によって他の素子と絶縁分離されている。ＳＴＩ９０５を用いることにより、ＬＯＣＯＳによる素子分離法で発生した素子分離部のバーズビークを抑制することができ、素子分離部の縮小等が可能となる。一方で、構造の微細化小型化が要求されない半導体装置においてはＳＴＩ９０５の形成は必ずしも必要ではなく、ＬＯＣＯＳ等の素子分離手段を用いることもできる。トランジスタ９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０４が形成されている。
【００７５】
図７におけるトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域及びドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜９０７と、ゲート絶縁膜９０７上にチャネル形成領域と重畳するように設けられたゲート電極層９０８とを有する。ゲート電極層９０８は、加工精度を高めるための第１の材料からなるゲート電極層と、配線として低抵抗化を目的とした第２の材料からなるゲート電極層を積層した構造とすることができる。例えば、導電性を付与するリン等の不純物を添加した結晶性シリコンとニッケルシリサイドとの積層構造などが挙げられる。しかし、この構造に限らず、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。
【００７６】
なお、図７に示すトランジスタ９０１を、フィン型構造のトランジスタとしてもよい。フィン型構造とは、半導体基板の一部を板状の突起形状に加工し、突起形状の長尺方向を交差するようにゲート電極層を設けた構造である。ゲート電極層は、ゲート絶縁膜を介して突起構造の上面及び側面を覆う。トランジスタ９０１をフィン型構造のトランジスタとすることで、チャネル幅を縮小してトランジスタの集積化を図ることができる。また、電流を多く流すことができ、加えて制御効率を向上させることができるため、トランジスタのオフ時の電流及び閾値電圧を低減することができる。
【００７７】
また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、９１５が接続されている。ここでコンタクトプラグ９１３、９１５は、トランジスタ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネル形成領域の間には、不純物領域９０６と異なる不純物領域が設けられている。該不純物領域は、導入された不純物の濃度によって、ＬＤＤ領域やエクステンション領域としてチャネル形成領域近傍の電界分布を制御する機能を果たす。ゲート電極層９０８の側壁には絶縁膜を介してサイドウォール絶縁膜９０９を有する。この絶縁膜やサイドウォール絶縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
【００７８】
また、トランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また、絶縁膜９１０をＣＶＤ法による窒化シリコン等の材料とすることで、チャネル形成領域に単結晶シリコンを用いた場合には加熱処理によって水素化を行うことができる。また、絶縁膜９１０に引張応力又は圧縮応力を有する絶縁膜を用いることで、チャネル形成領域を構成する半導体材料に歪みを与えることができる。ｎチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に引張応力を、ｐチャネル型のトランジスタの場合にはチャネル形成領域となるシリコン材料に圧縮応力を付加することで、各トランジスタの電界効果移動度を向上させることができる。
【００７９】
さらに、絶縁膜９１０上に絶縁膜９１１が設けられ、その表面はＣＭＰによる平坦化処理が施されている。これにより、トランジスタ９０１を含む階層よりも上の階層に高い精度で素子層を積層していくことができる。
【００８０】
トランジスタ９０１を含む階層よりも上層に、チャネルが酸化物半導体層に形成されるトランジスタ９０２を含む階層を形成する。トランジスタ９０２はトップゲート構造のトランジスタであり、酸化物半導体膜９２６の側面及び上面に接してソース電極層９２７及びドレイン電極層９２８を有し、これらの上のゲート絶縁膜９２９上にゲート電極層９３０を有している。また、トランジスタ９０２を覆うように絶縁膜９３２、９３３が形成されている。ここでトランジスタ９０２の作製方法について、以下に説明する。
【００８１】
絶縁膜９２４上に酸化物半導体膜９２６を形成する。絶縁膜９２４は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜９２４に上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。例えば、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁膜９２４として用いればよい。
【００８２】
酸化物半導体膜９２６は、絶縁膜９２４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
【００８３】
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜９２４の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
【００８４】
例えば、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるターゲットを用いる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
【００８５】
なお、酸化物半導体膜としてＩｎ−Ｚｎ系の材料を用いる場合、用いるターゲットの組成は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。Ｚｎの比率を上記範囲に収めることで、移動度の向上を実現することができる。
【００８６】
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ系酸化物半導体膜をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。
【００８７】
例えば、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜すればよい。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【００８８】
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
【００８９】
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、または水素化物等の不純物の逆流を低減することができる。
【００９０】
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
【００９１】
なお、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２４までが形成された基板９００を予備加熱し、基板９００に吸着した水分又は水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
【００９２】
なお、酸化物半導体膜９２６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【００９３】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【００９４】
酸化物半導体膜９２６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【００９５】
なお、次工程の導電膜を形成する前に逆スパッタを行い、酸化物半導体膜９２６及び絶縁膜９２４の表面に付着しているレジスト残渣などを除去することが好ましい。
【００９６】
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が多量に含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）することが好ましい。例えば、酸化物半導体膜９２６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体膜９２６に加熱処理を施せばよい。
【００９７】
酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【００９８】
なお、加熱処理には、加熱処理装置の一つである電気炉を用いればよい。
【００９９】
また、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１００】
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１０１】
以上の工程により、酸化物半導体膜９２６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体膜の成膜以降であれば、いつでも行うことができる。
【０１０２】
次いで、フォトリソグラフィ工程を用いて、ソース電極層９２７及びドレイン電極層９２８を形成する。具体的には、ソース電極層９２７及びドレイン電極層９２８は、スパッタ法や真空蒸着法で絶縁膜９２４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。
【０１０３】
なお、導電膜のエッチングの際に、酸化物半導体膜９２６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０１０４】
例えば、ソース電極層９２７及びドレイン電極層９２８となる導電膜にタングステン膜を用いる場合、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に上記導電膜をウェットエッチングすればよい。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と、水とを、体積比５：２：２で混合したアンモニア過水を用いればよい。あるいは、四弗化炭素（ＣＦ４）、塩素（Ｃｌ２）、酸素を含むガスを用いて、上記導電膜をドライエッチングしても良い。
【０１０５】
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、アッシングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。すなわち、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
【０１０６】
また、酸化物半導体膜９２６と、ソース電極層９２７及びドレイン電極層９２８との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０１０７】
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのパターニングと、ソース電極層９２７及びドレイン電極層９２８を形成するためのパターニングとを一括で行うようにしても良い。
【０１０８】
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体膜９２６とソース電極層９２７及びドレイン電極層９２８の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
【０１０９】
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
【０１１０】
なお、プラズマ処理を行った後、ソース電極層９２７及びドレイン電極層９２８と、酸化物半導体膜９２６とを覆うように、ゲート絶縁膜９２９を形成する。そして、ゲート絶縁膜９２９上において、酸化物半導体膜９２６と重なる位置にゲート電極層９３０を形成する。
【０１１１】
なお、ゲート絶縁膜９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。あるいは、ソース電極層９２７及びドレイン電極層９２８を形成する前に、水分又は水素を低減させるための酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜９２９が設けられた後に、加熱処理が施されることによって、酸化物半導体膜９２６に対して行った先の加熱処理により、酸化物半導体膜９２６に酸素欠損が発生していたとしても、ゲート絶縁膜９２９から酸化物半導体膜９２６に酸素が供与される。そして、酸化物半導体膜９２６に酸素が供与されることで、酸化物半導体膜９２６において、ドナーとなる酸素欠損を低減し、化学量論的組成を満たすことが可能である。その結果、酸化物半導体膜９２６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜９２９の形成後であれば特に限定されず、他の工程と兼ねることで、工程数を増やすことなく酸化物半導体膜９２６をｉ型に近づけることができる。
【０１１２】
また、酸素雰囲気下で酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜９２６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１１３】
あるいは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体膜９２６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体膜９２６に添加すれば良い。
【０１１４】
ゲート電極層９３０は、ゲート絶縁膜９２９上に導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで形成することができる。
【０１１５】
ゲート電極層９３０は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
【０１１６】
以上の工程により、トランジスタ９０２が形成される。
【０１１７】
なお、トランジスタ９０２はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
【０１１８】
また、上記作製方法では、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の後に形成されている。よって、図７に示すように、上記作製方法によって得られるトランジスタ９０２は、ソース電極層９２７及びドレイン電極層９２８が、酸化物半導体膜９２６の上に形成されている。しかし、トランジスタ９０２は、ソース電極層及びドレイン電極層が、酸化物半導体膜９２６の下、すなわち、酸化物半導体膜９２６と絶縁膜９２４の間に設けられていても良い。
【０１１９】
また、酸化物半導体膜９２６に接する絶縁膜は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体膜に接する絶縁膜に用いることで、酸化物半導体膜との界面の状態を良好に保つことができる。
【０１２０】
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０１２１】
例えば、ガリウムを含有する酸化物半導体膜に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体膜と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体膜と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体膜と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体膜への水の侵入防止という点においても好ましい。
【０１２２】
また、酸化物半導体膜９２６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
【０１２３】
酸素ドープ処理を行うことにより、化学量論的組成より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体膜が接することにより、絶縁膜中の過剰な酸素が酸化物半導体膜に供給され、酸化物半導体膜中、又は酸化物半導体膜と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体膜をｉ型化又はｉ型に限りなく近くすることができる。
【０１２４】
なお、化学量論的組成より酸素が多い領域を有する絶縁膜は、酸化物半導体膜９２６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成より酸素が多い領域を有する絶縁膜を、酸化物半導体膜９２６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体膜９２６を挟む構成とすることで、上記効果をより高めることができる。
【０１２５】
また、酸化物半導体膜９２６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。また、酸化物半導体膜９２６に接する絶縁膜は、化学量論的組成より酸素が多い領域を有する絶縁膜の積層としても良い。
【０１２６】
なお、図７においては、トランジスタ９０２をトップゲート構造としている。また、トランジスタ９０２にはバックゲート電極層９２３が設けられている。バックゲート電極層を設けた場合、さらにトランジスタ９０２のノーマリーオフ化を実現することができる。例えば、バックゲート電極層９２３の電位をＧＮＤや固定電位とすることでトランジスタ９０２の閾値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。
【０１２７】
このような、トランジスタ９０１及びトランジスタ９０２を電気的に接続して電気回路を形成するために、各階層間に接続のための配線層を単層又は多層積層する。
【０１２８】
図７においては、トランジスタ９０１のソース及びドレインの一方は、コンタクトプラグ９１３を介して配線層９１４と電気的に接続している。また、トランジスタ９０１のソース及びドレインの他方は、コンタクトプラグ９１５を介して配線層９１６と電気的に接続している。また、トランジスタ９０１のゲートは、コンタクトプラグ９１７、配線層９１８、コンタクトプラグ９２１、配線層９２２、及びコンタクトプラグ９２５を介してトランジスタ９０２のドレイン電極層９２８と電気的に接続している。
【０１２９】
配線層９１４、９１８、９１６、９２２及びバックゲート電極層９２３は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。また、ＣＶＤ法により形成したグラフェンを導電性材料として用いて配線層を形成することもできる。グラフェンとは、ｓｐ２結合を有する１原子層の炭素分子のシートのこと、または２乃至１００層の炭素分子のシートが積み重なっているものをいう。このようなグラフェンを作製する方法として、金属触媒の上にグラフェンを形成する熱ＣＶＤ法や、紫外光を照射して局所的にプラズマを発生させることで触媒を用いずにメタンからグラフェンを形成するプラズマＣＶＤ法などがある。
【０１３０】
このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができるが、配線材料の拡散防止機能、及び配線材料や下地膜等との密着性が確保される程度においてこれらの材料からなる膜に限られない。バリア膜は配線層とは別個の層として形成してもよく、バリア膜となる材料を配線材料中に含有させ、加熱処理によって絶縁膜に設けられた開口の内壁に析出させて形成しても良い。
【０１３１】
絶縁膜９１１、９１２、９１９、９２０、９３３には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。特に半導体装置の微細化を進める場合には、配線間の寄生容量が顕著になり信号遅延が増大するため酸化シリコンの比誘電率（ｋ＝４．０〜４．５）では高く、ｋが３．０以下の材料を用いることが好ましい。また、該絶縁膜に配線を埋め込んだ後にＣＭＰ処理を行うため、絶縁膜には機械的強度が要求される。この機械的強度が確保できる限りにおいて、これらを多孔質（ポーラス）化させて低誘電率化することができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
【０１３２】
絶縁膜９１１、９１２、９１９、９２０、９３３には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。
【０１３３】
コンタクトプラグ９１３、９１５、９１７、９２１、９２５は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜又はこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。例えばブランケットＣＶＤ法により、ビアホール内にタングステンを埋め込むことができ、ＣＭＰによりコンタクトプラグの上面は平坦化されている。
【実施例】
【０１３４】
本発明の一態様に係るメモリ管理システムは、デジタル信号処理装置、ソフトウェア無線装置、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、医療用画像処理装置、音声認識装置、暗号装置、機械装置のエミュレータ、電波天文学における電波望遠鏡等、幅広い分野の電子機器に用いることができる。また、ＡＳＩＣのプロトタイピングや、バイオインフォマティクス（生物情報科学）の領域において応用することも可能である。
【０１３５】
このような電子機器の例として、例えば民生機器としては、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（ＤＶＤ等の記録媒体を再生し、その画像を表示するディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係るメモリ管理システムを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレーヤ等）、複写機、ファクシミリ、プリンタ、プリンタ複合機等が挙げられる。これら電子機器の具体例を図８に示す。
【０１３６】
図８（Ａ）は、携帯型ゲーム機を示す図である。図８（Ａ）に示す携帯型ゲーム機は、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカ５００６、操作キー５００７、スタイラス５００８等を有する。なお、図８（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１３７】
図８（Ｂ）は、携帯情報端末を示す図である。図８（Ｂ）に示す携帯情報端末は、第１の筐体５６０１、第２の筐体５６０２、第１の表示部５６０３、第２の表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１の表示部５６０３は第１の筐体５６０１に設けられており、第２の表示部５６０４は第２の筐体５６０２に設けられている。そして、第１の筐体５６０１と第２の筐体５６０２とは、接続部５６０５により接続されており、第１の筐体５６０１と第２の筐体５６０２の間の角度は、接続部５６０５により可動となっている。第１の表示部５６０３における映像の切り替えを、接続部５６０５における第１の筐体５６０１と第２の筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１の表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０１３８】
図８（Ｃ）は、ノート型パーソナルコンピュータを示す図である。図８（Ｃ）に示すノート型パーソナルコンピュータは、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０１３９】
図８（Ｄ）は、電気冷凍冷蔵庫を示す図である。図８（Ｄ）に示す電気冷凍冷蔵庫は、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０１４０】
図８（Ｅ）は、ビデオカメラを示す図である。図８（Ｅ）に示すビデオカメラは、第１の筐体５８０１、第２の筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１の筐体５８０１に設けられており、表示部５８０３は第２の筐体５８０２に設けられている。そして、第１の筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１の筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により可動となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１の筐体５８０１と第２の筐体５８０２との間の角度に従って行う構成としても良い。
【０１４１】
図８（Ｆ）は、普通自動車を示す図である。図８（Ｆ）に示す普通自動車は、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
【符号の説明】
【０１４２】
１          不揮発性メモリ
１＿ｐｔ    セグメント
１＿１      セグメント
１＿ａ      セグメント
１＿１＿１  物理アドレス
１＿１＿ｘ  物理アドレス
１＿３＿ｚ  物理アドレス
１＿ｎ      セグメント
２          メモリ電源制御ユニット
３          メモリ管理ユニット
１００      メモリセル
１０１      トランジスタ
１０２      トランジスタ
１０３      トランジスタ
１０４      キャパシタ
１１０      入力ビット線
１２０      出力ビット線
１３０      入力ワード線
１４０      出力ワード線
１５０      基準電位線
９００      基板
９０１      トランジスタ
９０２      トランジスタ
９０４      ウェル
９０６      不純物領域
９０７      ゲート絶縁膜
９０８      ゲート電極層
９０９      サイドウォール絶縁膜
９１０      絶縁膜
９１１      絶縁膜
９１２      絶縁膜
９１３      コンタクトプラグ
９１４      配線層
９１５      コンタクトプラグ
９１６      配線層
９１７      コンタクトプラグ
９１８      配線層
９１９      絶縁膜
９２０      絶縁膜
９２１      コンタクトプラグ
９２２      配線層
９２３      バックゲート電極層
９２４      絶縁膜
９２５      コンタクトプラグ
９２６      酸化物半導体膜
９２７      ソース電極層
９２８      ドレイン電極層
９２９      ゲート絶縁膜
９３０      ゲート電極層
９３２      絶縁膜
９３３      絶縁膜
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカ
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2014006895.tif 000003
【図２】
2014006895.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2014006895.tif 000008
【図７】
2014006895.tif 000009
【図８】
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