(57)【要約】【課題】回路異常の発生原因の断定をよりいっそう効率的に行うことができる構成を提供すること。【解決手段】本発明の回路制御装置（２０）は、異常検知部（２８）、駆動信号出力部（２４）、主制御部（２１）、及び情報取得部（２５）を備えている。異常検知部は、スイッチング回路（１２）における異常の発生を検知した場合に異常検知信号を出力する。駆動信号出力部は、駆動制御信号を受信することで、半導体スイッチング素子（１３）に向けて駆動信号を出力する。主制御部は、駆動制御信号を駆動信号出力部に出力するとともに、異常検知信号を受信した場合に駆動制御信号の出力を停止する。情報取得部は、上述の異常とは異なるスイッチング回路の状態に関する情報を取得するものであって、かかる情報の取得動作を駆動制御信号に同期して行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
駆動信号の入力により駆動される半導体スイッチング素子（１３）を備えたスイッチング回路（１２）を制御する、回路制御装置（２０）であって、
前記スイッチング回路における異常の発生を検知した場合に、異常検知信号を出力するように設けられた、異常検知部（２８）と、
駆動制御信号を受信することで、前記半導体スイッチング素子に向けて前記駆動信号を出力するように設けられた、駆動信号出力部（２４）と、
前記駆動制御信号を前記駆動信号出力部に出力するとともに、前記異常検知部から出力された前記異常検知信号を受信した場合に前記駆動制御信号の出力を停止するように設けられた、主制御部（２１）と、
前記異常とは異なる前記スイッチング回路の状態に関する情報を取得するように設けられた、情報取得部（２５）と、
を備え、
前記情報取得部は、前記情報の取得動作を、前記駆動制御信号に同期して行うことを特徴とする、回路制御装置。
【請求項２】
請求項１に記載の回路制御装置であって、
前記駆動制御信号は、多数のパルスを有する信号であり、
前記情報取得部は、前記情報を記憶するように設けられた記憶媒体（２７）を備え、前記パルスの入力をトリガとして前記情報の記憶内容を逐次更新することを特徴とする、回路制御装置。
【請求項３】
請求項２に記載の回路制御装置であって、
前記駆動信号出力部は、前記異常検知部から出力された前記異常検知信号を受信した場合に前記駆動信号の出力を停止するように設けられたことを特徴とする、回路制御装置。
【請求項４】
請求項１に記載の回路制御装置であって、
前記情報取得部は、前記異常検知部が前記異常の発生を検知した時点以降にて、前記情報を前記主制御部に送信するように設けられた情報送信部（２９）を備えたことを特徴とする、回路制御装置。
【請求項５】
請求項４に記載の回路制御装置であって、
前記情報送信部は、前記主制御部における前記駆動制御信号の出力の停止をトリガとして、前記情報を前記主制御部に送信するように設けられたことを特徴とする、回路制御装置。
【請求項６】
請求項４に記載の回路制御装置であって、
前記情報送信部は、前記主制御部における前記駆動制御信号の出力の停止をトリガとして、前記情報の前記主制御部への送信を停止するように設けられたことを特徴とする、回路制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動信号の入力により駆動される半導体スイッチング素子を備えたスイッチング回路を制御する、回路制御装置に関する。
【背景技術】
【０００２】
この種のスイッチング回路（例えばインバータ等）においては、半導体スイッチング素子の故障等の様々な原因で、異常が発生することがあり得る。具体的には、例えば、半導体スイッチング素子としてのＩＧＢＴにおけるゲートパルス誤点弧によって、ゲート破壊が生じ得る。そこで、上述のような回路異常の発生原因の断定を容易化するために、運転状態等のデータを過去時点から現在までの所定範囲で記憶保持するためのメモリを設けた構成が提案されている（例えば、特開平６−１４５５８号公報等参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１４５５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述した従来技術においては、異常発生の検出により、メモリへのデータの書き込みが中止される。このため、上述した従来技術においては、回路異常の発生原因の断定効率に限界があった。
【０００５】
本発明は、上記に例示した事情等に鑑みてなされたものである。すなわち、本発明は、回路異常の発生原因の断定をよりいっそう効率的に行うことができる構成を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の回路制御装置は、スイッチング回路を制御するように構成されている。このスイッチング回路は、駆動信号の入力により駆動される半導体スイッチング素子を備えている。前記回路制御装置は、異常検知部と、駆動信号出力部と、主制御部と、情報取得部と、を備えている。
【０００７】
前記異常検知部は、前記スイッチング回路における異常の発生を検知した場合に、異常検知信号を出力するように設けられている。前記駆動信号出力部は、駆動制御信号を受信することで、前記半導体スイッチング素子に向けて前記駆動信号を出力するように設けられている。前記主制御部は、前記駆動制御信号を前記駆動信号出力部に出力するように設けられている。また、前記主制御部は、前記異常検知部から出力された前記異常検知信号を受信した場合に、前記駆動制御信号の出力を停止するようになっている。
【０００８】
前記情報取得部は、前記スイッチング回路の状態（但し前記異常とは異なる）に関する情報を取得するように設けられている。ここで、本発明においては、前記情報取得部は、前記情報の取得動作を、前記駆動制御信号に同期して行うようになっている。
【０００９】
具体的には、前記情報取得部は、前記情報を記憶するように設けられた記憶媒体であってもよい。この場合、前記駆動制御信号は、多数のパルスを有する信号である。そして、前記情報取得部は、前記パルスの入力をトリガとして前記情報の記憶内容を逐次更新するようになっている。なお、前記駆動信号出力部は、前記異常検知部から出力された前記異常検知信号を受信した場合に、前記駆動信号の出力を停止するようになっていてもよい。
【００１０】
あるいは、前記情報取得部は、前記情報を前記主制御部に送信するように設けられた情報送信部であってもよい。この場合、前記情報取得部は、前記異常検知部が前記異常の発生を検知した時点以降にて、前記情報を前記主制御部に送信するようになっている。ここで、前記情報送信部は、前記主制御部における前記駆動制御信号の出力の停止（あるいは前記情報取得部における前記駆動制御信号の受信の停止）をトリガとして、前記情報を前記主制御部に送信するようになっていてもよい。あるいは、前記情報送信部は、前記主制御部における前記駆動制御信号の出力の停止（あるいは前記情報取得部における前記駆動制御信号の受信の停止）をトリガとして、前記情報の前記主制御部への送信を停止するようになっていてもよい。
【発明の効果】
【００１１】
かかる構成を有する、本発明の回路制御装置においては、前記主制御部から出力された前記駆動制御信号が前記駆動信号出力部にて受信されることで、当該駆動信号出力部は、前記半導体スイッチング素子に向けて駆動信号を出力する。一方、前記スイッチング回路にて前記異常が発生して、かかる異常の発生が前記異常検知部によって検知されると、当該異常検知部は、前記異常検知信号を出力する。出力された前記異常検知信号が前記主制御部に受信されると、当該主制御部は、前記駆動制御信号の出力を停止する。このようにして、前記スイッチング回路の動作が制御される。
【００１２】
前記情報取得部は、前記スイッチング回路の状態（但し前記異常とは異なる）に関する前記情報の取得動作を、前記駆動制御信号に同期して行う。具体的には、例えば、前記情報取得部としての前記記憶媒体は、前記駆動制御信号に含まれる前記パルスの入力をトリガとして、前記情報の記憶内容を逐次更新する。又は、前記情報取得部としての前記情報送信部は、前記異常検知部が前記異常の発生を検知した時点以降にて、前記情報を前記主制御部に送信する。この場合、前記情報送信部は、前記駆動制御信号の出力の停止（あるいは前記情報取得部における前記駆動制御信号の受信の停止）をトリガとして、前記情報の前記主制御部への送信を開始又は停止する。
【００１３】
ここで、上述のように、前記スイッチング回路における前記異常が発生した場合、「前記異常の発生が前記異常検知部によって検知され、前記異常検知信号が前記異常検知部から出力されて前記主制御部にて受信され、かかる異常検知信号を受信した前記主制御部が前記駆動制御信号の出力を停止して、この出力の停止が前記情報取得部における前記情報の取得動作に作用する」という一連の所定動作の間には、所定の時間が経過する。すなわち、かかる一連の所定動作により、所定の制御上の「遅れ」が生じる。
【００１４】
本発明の構成においては、かかる制御上の「遅れ」を有効利用することで、前記異常の発生時点以降の所定期間における前記情報が、低い処理負荷によって良好に取得される。したがって、本発明によれば、前記スイッチング回路における前記異常の発生原因の断定をよりいっそう効率的に行うことができる構成を提供することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態が適用された車載電動機システムの概略構成を示す図。
【図２】図１に示されている回路制御装置の一実施形態における機能ブロックを示す図。
【図３】図２に示されている回路制御装置の動作の一例を説明するためのタイムチャート。
【図４】図２に示されている回路制御装置の動作の一変形例を説明するためのタイムチャート。
【図５】図２に示されている回路制御装置の動作の他の変形例を説明するためのタイムチャート。
【図６】図１に示されている回路制御装置の一変形例（他の実施形態）における機能ブロックを示す図。
【図７】図１に示されている回路制御装置の他の変形例における機能ブロックを示す図。
【図８】図７に示されている回路制御装置の動作の一例を説明するためのタイムチャート。
【図９】図７に示されている回路制御装置の動作の一変形例を説明するためのタイムチャート。
【図１０】図１に示されている回路制御装置の他の変形例における機能ブロックを示す図。
【発明を実施するための形態】
【００１６】
以下、本発明を具体化した一実施形態を、図面を参照しつつ説明する。なお、変形例は、当該実施形態の説明中に挿入されると首尾一貫した一実施形態の説明の理解が妨げられるので、末尾にまとめて記載されている。
【００１７】
＜システムの全体構成＞
図１を参照すると、本発明の一実施形態が適用された車載電動機システム１０は、いわゆるハイブリッド自動車あるいは電気自動車に搭載されている。この車載電動機システム１０は、電動機及び発電機として動作可能な三相交流式のモータジェネレータ１１の動作を制御するように設けられている。
【００１８】
モータジェネレータ１１は、本発明のスイッチング回路としてのインバータ１２に接続されている。インバータ１２は、複数の半導体スイッチング素子１３を備えている。本実施形態においては、半導体スイッチング素子１３は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であって、駆動信号であるゲート信号の入力により駆動されるようになっている。
【００１９】
本実施形態においては、半導体スイッチング素子１３ａｕ、１３ａｖ、１３ａｗが、インバータ１２の上アーム側にて並列に設けられているとともに、半導体スイッチング素子１３ｂｕ、１３ｂｖ、１３ｂｗが、インバータ１２の下アーム側にて並列に設けられている。半導体スイッチング素子１３ａｕと半導体スイッチング素子１３ｂｕとは直列に接続されていて、この接続点はモータジェネレータ１１におけるＵ相に接続されている。同様に、半導体スイッチング素子１３ａｖと半導体スイッチング素子１３ｂｖとは直列に接続されていて、この接続点はモータジェネレータ１１におけるＶ相に接続されている。また、半導体スイッチング素子１３ａｗと半導体スイッチング素子１３ｂｗとは直列に接続されていて、この接続点はモータジェネレータ１１におけるＷ相に接続されている。
【００２０】
さらに、半導体スイッチング素子１３ａｕ〜１３ｂｗには、それぞれ、フリーホイールダイオード１４が逆並列に接続されている。すなわち、フリーホイールダイオード１４においては、カソードが半導体スイッチング素子１３のコレクタに接続されるとともに、アノードが半導体スイッチング素子１３のエミッタに接続されている。
【００２１】
車載電動機システム１０には、また、コンバータ１５と、高電圧バッテリ１６と、が設けられている。そして、インバータ１２の上アーム側の各半導体スイッチング素子１３におけるコレクタは、コンバータ１５を介して、高電圧バッテリ１６の正極に接続されている。同様に、インバータ１２の下アーム側の各半導体スイッチング素子１３におけるエミッタは、コンバータ１５を介して、高電圧バッテリ１６の負極に接続されている。コンバータ１５は、高電圧バッテリ１６の出力電圧（例えば２８８Ｖ）を、所定の電圧（例えば６６６Ｖ）を上限として昇圧するようになっている。
【００２２】
＜回路制御装置の一実施形態の構成＞
車載電動機システム１０には、さらに、インバータ１２すなわち各半導体スイッチング素子１３を制御する回路制御装置２０が設けられている。回路制御装置２０は、マイクロコンピュータを主体として構成された主制御部２１を備えている。主制御部２１は、低電圧バッテリ２２を電源として動作するように設けられている。また、主制御部２１は、インターフェース２３を介して、インバータ１２等の高電圧システムに接続されている。インターフェース２３は、図示しないフォトカプラを備えることで、高電圧バッテリ１６側の高電圧システムと低電圧バッテリ２２側の低電圧システムとの間を電気的に絶縁しつつ両者の間の信号授受を可能に構成されている。
【００２３】
高電圧システム側には、駆動信号出力部２４と、副制御部２５と、が設けられている。駆動信号出力部２４及び副制御部２５は、インターフェース２３を介して主制御部２１に接続されている。駆動信号出力部２４は、いわゆる駆動ＩＣに相当するものであって、主制御部２１からインターフェース２３を介して後述の駆動制御信号を受信することで、半導体スイッチング素子１３に向けてゲート信号を出力するように設けられている。
【００２４】
本発明の「情報取得部」に相当する副制御部２５は、インバータ１２を含む高電圧システム側における回路状態（例えば、半導体スイッチング素子１３におけるエミッタ電圧・コレクタ電流・コレクタ電圧・ゲート電圧、インバータ１２に設けられた感温ダイオードの出力電圧、駆動信号出力部２４に設けられた感温ダイオードの出力電圧、駆動信号出力部２４の電源電圧、等。）に関する情報（以下、「回路情報」と称する。）を取得するために高電圧システム側に設けられた図示しない各種のセンサ類と接続されている。また、副制御部２５は、主制御部２１からインターフェース２３を介して受信した後述の駆動制御信号に同期して、上述の回路情報に関する各種の処理を行うようになっている。
【００２５】
具体的には、副制御部２５は、記憶媒体２６と、回路情報記憶処理部２７と、を備えている。記憶媒体２６は、書き換え可能な不揮発性メモリ（給電中に書き換え可能にデータ等を記憶するとともに給電が停止されてもデータ等の記憶を保持するメモリであって、バックアップＲＡＭとも称される。フラッシュＲＯＭやＥＥＰＲＯＭ（登録商標）等がこれに該当する。）であって、回路情報記憶処理部２７の制御下で回路情報を記憶するようになっている。回路情報記憶処理部２７は、多数のパルスを有する信号（具体的にはＰＷＭ信号）である駆動制御信号を、主制御部２１からインターフェース２３を介して受信するように、インターフェース２３を介して主制御部２１に接続されている。この回路情報記憶処理部２７は、駆動制御信号における上述のパルスの入力をトリガとして、記憶媒体２６における回路情報の記憶内容を逐次更新するようになっている。
【００２６】
高電圧システム側には、さらに、異常検知部２８が設けられている。異常検知部２８は、副制御部２５から回路情報を受信して、この受信した回路情報に基づいてインバータ１２を含む高電圧システム側における異常（半導体スイッチング素子１３の故障等）の発生を検知するとともに、かかる異常の発生を検知した場合に異常検知信号を出力するように設けられている。主制御部２１は、上述の駆動制御信号を駆動信号出力部２４に出力するとともに、異常検知部２８からインターフェース２３を介して異常検知信号を受信した場合に駆動制御信号の出力を停止するようになっている。なお、図２においては理解の便宜のために図示が簡略化されているが、駆動信号出力部２４〜異常検知部２８は、図１における複数の半導体スイッチング素子１３のすべてに対応するように（すなわち複数の半導体スイッチング素子１３のそれぞれにおける異常の発生に対して個別に対処可能に）設けられている。
【００２７】
＜上記実施形態の構成の動作説明＞
以下、本実施形態の構成における動作及び作用・効果について、図１及び図２の構成図、並びに図３のタイムチャートを参照しつつ説明する。なお、図３のタイムチャートにおいて、横軸は時間経過を示し、「Ｆａｉｌ」は異常検知部２８による異常発生信号の出力状態を示し、「入力ＰＷＭ」は駆動制御信号の様子を示し、「メモリ更新」は駆動制御信号における各パルスに同期した記憶媒体２６の記憶内容の更新の様子を示すものとする。
【００２８】
上記の構成を有する、本実施形態の回路制御装置２０においては、主制御部２１は、異常検知部２８から異常検知信号（Ｆａｉｌ）を受信しない限り、ＰＷＭ信号である駆動制御信号を出力する。主制御部２１から出力された駆動制御信号は、インターフェース２３を介して、駆動信号出力部２４及び副制御部２５にて受信される。駆動信号出力部２４は、駆動制御信号を受信している間は、半導体スイッチング素子１３に向けてゲート信号を出力する。また、副制御部２５が駆動制御信号を受信している間は、回路情報記憶処理部２７は、上述の各種のセンサ類からの出力に基づいて、駆動制御信号における上述のパルスの入力（具体的にはパルスの立ち上がり又は立ち下がりのエッジ）をトリガとして、回路情報（但し異常の発生状態とは異なる）を記憶媒体２６に送信するとともに記録媒体２６における回路情報の記憶内容を逐次更新する。
【００２９】
インバータ１２を含む高電圧システム側にて異常（過電流、ショート故障、素子過熱、オープン故障、電源電圧低下、等）が発生して、かかる異常の発生が異常検知部２８によって検知されると、この異常検知部２８は、異常検知信号を出力する。出力された異常検知信号がインターフェース２３を介して主制御部２１に受信されると、主制御部２１は、駆動制御信号の出力を停止する。主制御部２１からの駆動制御信号の出力が停止すると、かかる駆動制御信号の入力に同期した、記憶媒体２６における回路情報の記憶内容更新動作が停止する。これにより、記憶媒体２６には、異常発生前後の所定時間範囲の回路情報が保存される。このようにして記憶媒体２６に保存された回路情報は、主制御部２１あるいは他の外部装置に読み込まれることで、異常発生原因の断定に利用される。
【００３０】
ここで、上述のように、高電圧システム側における異常が発生した場合、かかる異常の発生が異常検知部２８によって検知されて異常検知部２８にて異常検知信号が出力された時点（図３における時刻ｔ１）から、かかる異常検知信号が主制御部２１にて受信され、異常検知信号を受信した主制御部２１が駆動制御信号の出力を停止して、この出力の停止に基づいて記憶媒体２６における回路情報の更新が停止される時点（図３における時刻ｔ２）までの間には、所定の時間（図３におけるΔｔ）を要する。すなわち、図３における時刻ｔ１からｔ２までの間の一連の所定動作により、所定の制御上の「遅れ」が生じる。
【００３１】
このように、本実施形態の構成においては、かかる制御上の「遅れ」を有効利用することで、異常の発生時点前後の所定期間における回路情報が、低い処理負荷によって（すなわち上述のΔｔを計時するための特段のタイマ割り込み処理を用いることなく）良好に取得される。したがって、本実施形態の構成によれば、高電圧システム側における異常の発生原因の断定をよりいっそう効率的に行うことができる構成を提供することが可能になる。
【００３２】
＜変形例＞
以下、代表的な変形例について、幾つか例示する。以下の変形例の説明において、上述の実施形態にて説明されているものと同様の構成及び機能を有する部分に対しては、上述の実施形態と同様の符号が用いられ得るものとする。そして、かかる部分の説明については、技術的に矛盾しない範囲内において、上述の実施形態における説明が適宜援用され得るものとする。もっとも、言うまでもなく、変形例とて、以下に列挙されたものに限定されるものではない。また、上述の実施形態の一部、及び、複数の変形例の全部又は一部が、技術的に矛盾しない範囲内において、適宜、複合的に適用され得る。
【００３３】
本発明は、上述した具体的な装置構成及び動作態様に限定されない。例えば、インターフェース２３は、絶縁タイプのものではなくてもよい。あるいは、インターフェース２３は、省略され得る。
【００３４】
駆動信号出力部２４は、異常検知部２８から出力された異常検知信号を受信できるように、異常検知部２８に接続されていてもよい。この場合、図４に示されているように（図４における「出力ＰＷＭ」はゲート信号を示すものとする）、駆動信号出力部２４は、異常検知部２８から出力された異常検知信号を受信した時点（時刻ｔ１の直後）からゲート信号の出力を停止する。すなわち、この場合、駆動信号出力部２４それ自身が、高電圧システム側における異常発生時に、ゲート信号の出力を停止する機能を備える。これにより、高電圧システム側における異常発生時にゲート信号の出力を停止する機能が、主制御部２１側と駆動信号出力部２４側との双方に設けられることとなる。したがって、２重系によるフェールセーフが良好に実現される。
【００３５】
副制御部２５（回路情報記憶処理部２７）は、異常検知部２８から出力された異常検知信号を受信できるように、異常検知部２８に接続されていてもよい。この場合、図５に示されているように、時刻ｔ１から上述の所定時間Δｔが経過しても駆動制御信号の入力あるいは出力の停止が生じないような事態（具体的には異常検知信号の伝達経路の異常）が発生しても、かかる時刻ｔ１から所定時間Δｔ１経過後の時刻ｔ３にて記憶媒体２６における回路情報の更新が停止される。これにより、異常の発生時点前後の所定期間における回路情報が良好に取得可能となるとともに、異常検知信号の伝達経路の異常の発生が良好に検知可能となる。
【００３６】
回路情報記憶処理部２７と異常検知部２８とは、１つの機能ブロック（あるいは１つの素子）として統合されてもよい。また、図６に示されているように、駆動信号出力部２４と、記憶媒体２６、回路情報記憶処理部２７、及び異常検知部２８のうちの少なくとも１つ（好ましくは全部）とは、１つのドライバＩＣモジュールＤＭとして一体化されてもよい。これにより、装置の小型化や信号伝送の効率化等が図られる。
【００３７】
副制御部２５は、記憶媒体２６及び回路情報記憶処理部２７に代えて、図７に示されているように、回路情報送信部２９を備えていてもよい。この回路情報送信部２９は、異常検知部２８が異常の発生を検知した時点以降にて、回路情報を主制御部２１に送信するようになっている。この場合、回路情報送信部２９は、図８に示されているように、主制御部２１における駆動制御信号の出力の停止（回路情報送信部２９における駆動制御信号の受信の停止）をトリガとして、回路情報の主制御部２１への送信を開始するようになっていてもよい。
【００３８】
あるいは、回路情報送信部２９は、異常検知部２８から出力された異常検知信号を受信できるように、異常検知部２８に接続されていてもよい。この場合、回路情報送信部２９は、図９に示されているように、異常検知信号の受信をトリガとして回路情報の主制御部２１への送信を開始するとともに、主制御部２１における駆動制御信号の出力の停止（回路情報送信部２９における駆動制御信号の受信の停止）をトリガとして回路情報の主制御部２１への送信を停止するようになっていてもよい。
【００３９】
異常検知部２８と回路情報送信部２９とは、１つの機能ブロック（あるいは１つの素子）として統合されてもよい。また、図１０に示されているように、駆動信号出力部２４と、異常検知部２８と回路情報送信部２９とのうちの少なくとも一方（好ましくは両方）とは、１つのドライバＩＣモジュールＤＭとして一体化されてもよい。これにより、装置の小型化や信号伝送の効率化等が図られる。
【００４０】
図２等における記憶媒体２６は、主制御部２１に内蔵されていてもよい。この場合、図２等の構成と、図７等の構成とは、実質的に等価となる。
【符号の説明】
【００４１】
１０…車載電動機システム、１２…インバータ、１３…半導体スイッチング素子、２０…回路制御装置、２１…主制御部、２４…駆動信号出力部、２５…副制御部、２８…異常検知部、２９…回路情報送信部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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