(57)【要約】【課題】半導体装置の製造工程で帯電した実装基板から、該実装基板を取り扱う治工具への放電により半導体装置を構成する半導体チップの静電破壊が発生するのを回避する。【解決手段】半導体チップ２を搭載する回路基板１を、その裏面に、半導体チップ２の回路に繋がった裏面電極７ｂ、および半導体チップ２の回路につながっていない放電用電極７ｃを形成した構造とし、フラックス転写治工具を、治工具本体と、この治工具本体の下面側に取り付けられた複数の転写用ピンと、治工具本体の下面側に取り付けられた伸縮可能な放電用接触ピンとを有する構造とし、このフラックス転写治工具を用いて裏面電極にフラックスを塗布する際には、転写用ピンの先端に保持されたフラックスが裏面電極７ｂに接触する前に、放電用接触ピンの先端に保持されたフラックスが、放電用電極７ｃに接触するようにした。【選択図】図１
2014007297.tif 000002
【特許請求の範囲】
【請求項１】
第１主面およびその反対側の第２主面を有する回路基板と、該回路基板の第１主面上に搭載された半導体チップとを備え、該半導体チップを樹脂で封止した半導体装置であって、
該回路基板は、
該第２主面上に形成され、該半導体チップに形成された回路に電気的に繋がった基板電極と、
該回路基板の第２主面上に、該半導体チップの接地端子以外の端子には電気的に繋がらないように、あるいは該半導体チップに形成された回路と電気的に繋がらないように設けられ、静電気の放電を行うための放電用電極とを有し、
該放電用電極は、少なくとも一部が該回路基板の第２主面に露出するように形成されている、半導体装置。
【請求項２】
前記回路基板は、
前記回路基板の第２主面に該回路基板の周縁に沿って設けられた誘導配線を有し、
前記放電用電極は、前記半導体チップに形成された回路と電気的に繋がらないように該誘導配線に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記回路基板は、
前記回路基板の第２主面に該回路基板の周縁に沿って設けられた誘導配線を有し、
前記放電用電極は、該半導体チップの接地端子以外には電気的に繋がらないように該誘導配線に接続されている、請求項１に記載の半導体装置。
【請求項４】
前記誘導配線は、前記回路基板の第２主面上に全体が露出するように形成されている、請求項２または請求項３に記載の半導体装置。
【請求項５】
前記誘導配線は、その一部を除いて前記回路基板の内部に埋め込まれている、請求項２または請求項３に記載の半導体装置。
【請求項６】
前記誘導配線は、
前記実装基板の第２主面上に露出するように形成された表面導体層と、
前記実装基板の内部に埋め込まれた１以上の埋め込み導体層とを含む多層構造を有する、請求項２または請求項３に記載の半導体装置。
【請求項７】
前記基板電極および前記放電用電極上に形成されたフラックスと、
該基板電極上に該フラックスを介して形成され、該基板電極に電気的に繋がった外部電極とを有する、請求項１に記載の半導体装置。
【請求項８】
第１主面およびその反対側の第２主面を有し、該第１主面に複数の半導体チップを実装する複数のチップ配置領域を設けた実装基板であって、
該第２主面の、該複数のチップ配置領域の各々に対応する部分に形成され、該チップ配置領域に該半導体チップが実装されたときに該半導体チップに形成された回路と電気的に接続される基板電極と、
該実装基板の第２主面上に、該実装領域に該半導体チップが実装されたときに該半導体チップの接地端子以外には電気的に繋がらないように、あるいは該半導体チップに形成された回路と電気的に繋がらないように設けられ、静電気の放電を行うための放電用電極とを有する、実装基板。
【請求項９】
前記第２主面に前記複数のチップ配置領域の各々に対応して設けられた複数の誘導配線を有し、
該複数の誘導配線の各々は、対応するチップ配置領域の基板電極を囲むように、該対応するチップ配置領域の周囲に沿って配置されている、請求項８に記載の実装基板。
【請求項１０】
前記第２主面に設けられ、前記放電用電極に接続された誘導配線を有し、
該誘導配線は、該第２主面上に前記すべてのチップ配置領域に対応する基板電極を囲むように配置されている、請求項８に記載の実装基板。
【請求項１１】
実装基板上に複数の半導体チップを実装して封止してなる半導体チップ封止体を個々の半導体チップ毎に分離して得られる個々の半導体装置を製造する製造装置であって、
該実装基板は、該半導体チップを搭載する第１主面とは反対側の第２主面上に、該半導体チップの接地端子以外には繋がらないように、あるいは該半導体チップに形成された回路と電気的に繋がらないように設けられ、静電気の放電を行うための放電用電極を有し、
該製造装置は、
該実装基板に当接する当接位置と、該実装基板から離間した離間位置との間で移動するように設けられ、該実装基板に対する処理を行うための治工具を有し、
該治工具は、該実装基板の放電用電極と接触して該実装基板と該治工具との間で放電を行わせる放電用当接部を有する、半導体装置の製造装置。
【請求項１２】
前記放電用当接部は、前記放電用電極と当接する先端部と、該治工具の本体に固定され、該先端部を伸縮可能にかつ突出方向に付勢して保持する保持部とを有し、
該治工具が該当接位置に向かって移動したとき、該放電用当接部の先端部が、前記実装基板の放電用電極に最初に接触するように構成されている、請求項１１に記載の半導体装置の製造装置。
【請求項１３】
前記放電用当接部は、伸縮可能な接触ピンからなり、
該接触ピンは、ピン先端部と、該ピン先端部を支持するピン本体部とを有し、
該ピン本体部は、該ピン先端部を突出方向に付勢するバネ部材を有する、請求項１２に記載の半導体装置の製造装置。
【請求項１４】
前記治工具はアースにつながれている、請求項１３に記載の半導体装置の製造装置。
【請求項１５】
半導体チップを実装基板上に実装する実装方法であって、
複数の半導体チップを１つの実装基板の第１主面上に搭載し、該半導体チップを構成する回路と該実装基板の第１主面上に形成された第１基板電極とを接続して該半導体チップを樹脂で封止する工程と、
該実装基板の第１主面とは反対側の第２主面上に露出した複数の第２基板電極にフラックス転写治工具を用いて該第２基板電極にフラックスを塗布する工程と、
該フラックスを塗布した該第２基板電極に半田ボールを搭載するステップとを含み、
該実装基板は、
該実装基板の第２主面上に、該半導体チップの接地端子以外には電気的に繋がらないように、あるいは該半導体チップに形成された回路と電気的に繋がらないように設けられ、静電気の放電を行うための放電用電極とを有し、
該フラックス転写治工具は、
該実装基板の第２主面上に露出した該複数の第２基板電極に対応する複数の転写用ピンと、
ピン先端部と、該ピン先端部を突出方向に付勢して支持するピン本体部とを有する伸縮ピンとを有し、
該フラックスを塗布する工程では、
該複数の転写用ピンの先端に保持したフラックスを該第２基板電極に塗布する際、該伸縮ピンの先端部に保持したフラックスを、該複数の転写用ピンの先端に保持したフラックスが該第２基板電極に接触するよりも先に該実装基板の放電用電極に接触させる、実装方法。
【請求項１６】
プローブヘッドを用いて半導体装置をテストするテスト方法であって、
該半導体装置は、
内部の回路とつながった第１の電極と、
該半導体装置の接地端子以外には電気的に繋がらないように、あるいは該半導体装置に形成された回路と電気的に繋がらないように設けられた第２の電極とを有し、
該プローブヘッドは、
該第１の電極と接触するテスト用プローブ針と、
該第２の電極と接触する放電用プローブ針とを備え、
該半導体装置の第１の電極に該テスト用プローブ針を接触させる際、該放電用プローブ針を該テスト用プローブ針が該第１の電極に接触するよりも先に該第２の電極に接触させる、テスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、実装基板、半導体装置の製造装置、実装方法、およびテスト方法に関し、特に、半導体装置とこれを取り扱う治工具との接触による半導体装置の静電破壊を回避するための半導体装置、実装基板、および半導体装置の製造装置の構造、並びに実装方法およびテスト方法に関するものである。
【背景技術】
【０００２】
従来から半導体素子（半導体チップ）を搭載した半導体装置は、半導体チップと外部回路との接続、半導体チップの外部環境からの保護、半導体チップの取り扱い、さらには半導体チップの放熱などの動作環境の確保のために、半導体チップをパッケージに収納した構造となっており、通常プリント配線板に実装するパッケージは、挿入実装型パッケージと表面実装型パッケージに大別される。
【０００３】
ここで、表面実装型パッケージには、一般的なＢＧＡ（ボールグリッドアレイ）パッケージやＣＳＰ（チップサイズパッケージ）といったパッケージ（片面封止パッケージ）があり、高密度実装の実現にはこのようなパッケージの構造が有利である。
【０００４】
図１０は、従来のＢＧＡパッケージ構造の半導体装置を説明する図であり、この半導体装置の断面構造を示している。
【０００５】
この半導体装置１０は、回路基板１上に半導体チップ２を搭載し、該半導体チップ２の電極（チップ電極）と回路基板１の内部電極７とを金線（ボンディングワイヤ）３により接続し、該半導体チップ１を金線３とともに封止樹脂４で封止した構造となっている。つまり、半導体チップの電気接続部は樹脂４にて封止されている。
【０００６】
ここで、回路基板１は、複数の半導体チップを実装基板上に実装して一括封止してなる半導体チップ封止体を、個々の半導体チップ毎に分離して得られる個々の半導体装置の基板である。
【０００７】
この回路基板１は、ガラスエポキシ樹脂からなる基材１３と、この基材１３の表面（半導体チップの搭載面）に形成され、半導体チップ２の電極（チップ電極）と電気的に接続される表面電極（素子接続電極）７ａと、上記基材１３の裏面（搭載面と反対側の面）に形成した裏面電極７ｂと、これらの表面電極７ａと裏面電極７ｂとを接続する信号配線６とを有している。また、回路基板１は、その表面を覆うように形成された表面絶縁層（例えばソルダーレジスト層）１２ａと、その裏面を覆うように形成された裏面絶縁層（例えばソルダーレジスト層）１２ｂとを有している。表面絶縁層１２ａには、表面電極７ａの金線３が接続される部分が露出するように開口が形成されており、裏面絶縁層１２ｂには、裏面電極７ｂが露出するように開口が形成されている。この裏面電極７ｂ上には、半田ボール５を溶融して接合させた半田バンプ５１が外部電極として形成されている。つまり、外部電極は、半導体チップ１の電極とは、裏面電極７ｂ、信号配線６、表面電極７ａ、および金線３を介して電気的に接続されている。
【０００８】
このようなパッケージ構造の半導体装置１０の作成を、複数の半導体チップを実装基板上に実装して一括封止して半導体チップ封止体を作成し、さらにこの半導体チップ封止体を個々の半導体チップ毎に分離することにより行う方法について簡単に説明する。
【０００９】
まず、複数の半導体チップ２を１つの実装基板（図示せず）の表面に設定されている複数のチップ配置領域の各々に搭載し、各半導体チップ２を構成する回路と、該チップ配置領域に形成されている表面電極７ａとを金線３により接続し、その後、複数の半導体チップ１を一括して樹脂封止する。
【００１０】
次に、実装基板（図示せず）の裏面の、チップ配置領域に対応する部分に形成されている裏面電極７ｂにフラックス転写治工具２０を用いてフラックス２８を塗布する。
【００１１】
図１１は、フラックス転写治工具２０を概念的に説明する斜視図である。
【００１２】
このフラックス転写治工具２０は、治工具本体２１と、この治工具本体２１の下面側に取り付けられた複数の転写用ピン２７とを有し、転写用ピン２７の下部先端に保持したフラックス２８を、実装基板の裏面電極７ｂに接触させることにより裏面電極７ｂにフラックス２８が転写されるようになっている。
【００１３】
なお、図１１では、説明を簡単にするため、フラックス転写治工具２０の構造として、実装基板の１つのチップ配置領域に対応する構造を示している。ただし、実際のフラックス転写治工具２０では、治工具本体２１は、複数のチップ配置領域に跨るサイズ、あるいは実装基板の全体に匹敵するサイズを有し、この治工具本体には、実装基板に設定されている複数のチップ配置領域の各々に対応するように、所定本数（ここでは９本）の転写用ピン２７の組がチップ配置領域の数だけ設けられている。
【００１４】
図１２では、フラックス転写治工具２０を用いて、複数の半導体チップを実装基板上に実装して一括封止して得られる半導体チップ封止体における１つのチップ配置領域に相当する部分１０ａの９個の裏面電極７ｂに同時にフラックス２８を転写する様子を示している。
【００１５】
回路基板１の裏面（樹脂４により封止されていない側の面）に露出する複数の裏面電極７ｂに対して、フラックス転写治工具２０の転写用ピン２７の先端に保持されているフラックス２８を接触させる。これによりフラックス２８が裏面電極７ｂに転写される。
【００１６】
このようにフラックス２８を回路基板１の裏面側に露出する裏面電極７ｂに転写した後、この裏面電極７ｂに外部電極となる半田ボールを搭載し、実装基板をリフロー炉に通すことにより、この半田ボールを熱処理して裏面電極７ｂに接続された半田バンプ（外部電極）５１を形成する。
【００１７】
つまり、半田ボールを搭載する工程での実装基板の状態は、その表側に半導体チップ２が多数搭載され、金線３にて、対応するチップ配置領域の表面電極７ａと電気的に接続され、半導体チップ２および金線３が封止樹脂４により封止されている状態である。
【００１８】
その後、実装基板および封止樹脂を、チップ配置領域毎に分離されるように切断することにより、１つの半導体装置として、図１０に示すＢＧＡパッケージ構造を有する半導体装置１０が得られる。
【００１９】
なお、特許文献１には、このようなＢＧＡパッケージ構造を有する半導体装置の製造方法、特に、フラックスの転写方法および半田ボールの搭載方法が開示されている。
【００２０】
ここで、外部電極となる半田ボールを実装基板へ搭載する前に、フラックス２８を実装基板の裏面電極に塗布するのは、溶融半田とこの裏面電極との接続を良好に行うためである。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開平９−８２７１９号公報（請求項１、図１）
【発明の概要】
【発明が解決しようとする課題】
【００２２】
ところで、半導体装置の製造工程では、実装基板は種々の処理の過程で帯電して静電気が溜まる。このため、例えばフラックスの塗布工程などで、フラックス転写用治工具２０の転写用ピン２７が図１３に示すように、帯電により静電気Ｅが溜まった回路基板（実装基板の１つのチップ配置領域における部分）１の導体部分である裏面電極７ｂに接触した際、実装基板に帯電していた静電気Ｅが裏面電極７ｂおよび転写用ピン２７を介してフラックス転写用治工具２０のアースＧに流れ込むといった放電Ｓが発生することがある。
【００２３】
このような放電Ｓが発生すると、裏面電極７ｂは半導体チップ２（図１０参照）を構成する回路と電気的に接続されているため、過電流による半導体チップの静電破壊が発生する場合があるという問題がある。
【００２４】
本発明は、上記のような問題点を解決するためになされたものであり、半導体装置の製造工程で帯電した実装基板から、該実装基板を取り扱う治工具への放電により半導体装置を構成する半導体チップの静電破壊が発生するのを回避することができる半導体装置、実装基板、および半導体装置の製造装置、並びに、実装方法、さらには、半導体装置のテスト工程で、帯電した半導体装置から、そのテストを行うための治工具への放電により半導体装置を構成する半導体チップの静電破壊が発生するのを回避することができるテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明に係る半導体装置は、第１主面およびその反対側の第２主面を有する回路基板と、該回路基板の第１主面上に搭載された半導体チップとを備え、該半導体チップを樹脂で封止した半導体装置であって、該回路基板は、該第２主面上に形成され、該半導体チップに形成された回路に電気的に繋がった基板電極と、該回路基板の第２主面上に、該半導体チップの接地端子以外の端子には電気的に繋がらないように、あるいは該半導体チップに形成された回路と電気的に繋がらないように設けられ、静電気の放電を行うための放電用電極とを有し、該放電用電極は、少なくとも一部が該回路基板の第２主面に露出するように形成されており、そのことにより上記目的が達成される。
【００２６】
本発明は、上記半導体装置において、前記回路基板は、前記回路基板の第２主面に該回路基板の周縁に沿って設けられた誘導配線を有し、前記放電用電極は、前記半導体チップに形成された回路と電気的に繋がらないように該誘導配線に接続されていることが好ましい。
【００２７】
本発明は、上記半導体装置において、前記回路基板は、前記回路基板の第２主面に該回路基板の周縁に沿って設けられた誘導配線を有し、前記放電用電極は、該半導体チップの接地端子以外には電気的に繋がらないように該誘導配線に接続されていることが好ましい。
【００２８】
本発明は、上記半導体装置において、前記誘導配線は、前記回路基板の第２主面上に全体が露出するように形成されている、ことが好ましい。
【００２９】
本発明は、上記半導体装置において、前記誘導配線は、その一部を除いて前記回路基板の内部に埋め込まれていることが好ましい。
【００３０】
本発明は、上記半導体装置において、前記誘導配線は、前記実装基板の第２主面上に露出するように形成された表面導体層と、前記実装基板の内部に埋め込まれた１以上の埋め込み導体層とを含む多層構造を有することが好ましい。
【００３１】
本発明は、上記半導体装置において、前記基板電極および前記放電用電極上に形成されたフラックスと、該基板電極上に該フラックスを介して形成され、該基板電極に電気的に繋がった外部電極とを有することが好ましい。
【００３２】
本発明に係る実装基板は、第１主面およびその反対側の第２主面を有し、該第１主面に複数の半導体チップを実装する複数のチップ配置領域を設けた実装基板であって、該第２主面の、該複数のチップ配置領域の各々に対応する部分に形成され、該チップ配置領域に該半導体チップが実装されたときに該半導体チップに形成された回路と電気的に接続される基板電極と、該実装基板の第２主面上に、該実装領域に該半導体チップが実装されたときに該半導体チップの接地端子以外には電気的に繋がらないように、あるいは該半導体チップに形成された回路と電気的に繋がらないように設けられ、静電気の放電を行うための放電用電極とを有するものであり、そのことにより上記目的が達成される。
【００３３】
本発明は、上記実装基板において、前記第２主面に前記複数のチップ配置領域の各々に対応して設けられた複数の誘導配線を有し、該複数の誘導配線の各々は、対応するチップ配置領域の基板電極を囲むように、該対応するチップ配置領域の周囲に沿って配置されていることが好ましい。
【００３４】
本発明は、上記実装基板において、前記第２主面に設けられ、前記放電用電極に接続された誘導配線を有し、該誘導配線は、該第２主面上に前記すべてのチップ配置領域に対応する基板電極を囲むように配置されていることが好ましい。
【００３５】
本発明に係る半導体装置の製造装置は、実装基板上に複数の半導体チップを実装して封止してなる半導体チップ封止体を個々の半導体チップ毎に分離して得られる個々の半導体装置を製造する製造装置であって、該実装基板は、該半導体チップを搭載する第１主面とは反対側の第２主面上に、該半導体チップの接地端子以外には繋がらないように、あるいは該半導体チップに形成された回路と電気的に繋がらないように設けられ、静電気の放電を行うための放電用電極を有し、該製造装置は、該実装基板に当接する当接位置と、該実装基板から離間した離間位置との間で移動するように設けられ、該実装基板に対する処理を行うための治工具を有し、該治工具は、該実装基板の放電用電極と接触して該実装基板と該治工具との間で放電を行わせる放電用当接部を有するものであり、そのことにより上記目的が達成される。
【００３６】
本発明は、上記半導体装置の製造装置において、前記放電用当接部は、前記放電用電極と当接する先端部と、該治工具の本体に固定され、該先端部を伸縮可能にかつ突出方向に付勢して保持する保持部とを有し、該治工具が該当接位置に向かって移動したとき、該放電用当接部の先端部が、前記実装基板の放電用電極に最初に接触するように構成されていることが好ましい。
【００３７】
本発明は、上記半導体装置の製造装置において、前記放電用当接部は、伸縮可能な接触ピンからなり、該接触ピンは、ピン先端部と、該ピン先端部を支持するピン本体部とを有し、該ピン本体部は、該ピン先端部を突出方向に付勢するバネ部材を有することが好ましい。
【００３８】
本発明は、上記半導体装置の製造装置において、前記治工具はアースにつながれていることが好ましい。
【００３９】
本発明に係る実装方法は、半導体チップを実装基板上に実装する実装方法であって、複数の半導体チップを１つの実装基板の第１主面上に搭載し、該半導体チップを構成する回路と該実装基板の第１主面上に形成された第１基板電極とを接続して該半導体チップを樹脂で封止する工程と、該実装基板の第１主面とは反対側の第２主面上に露出した複数の第２基板電極にフラックス転写治工具を用いて該第２基板電極にフラックスを塗布する工程と、該フラックスを塗布した該第２基板電極に半田ボールを搭載するステップとを含み、該実装基板は、該実装基板の第２主面上に、該半導体チップの接地端子以外には電気的に繋がらないように、あるいは該半導体チップに形成された回路と電気的に繋がらないように設けられ、静電気の放電を行うための放電用電極とを有し、該フラックス転写治工具は、該実装基板の第２主面上に露出した該複数の第２基板電極に対応する複数の転写用ピンと、ピン先端部と、該ピン先端部を突出方向に付勢して支持するピン本体部とを有する伸縮ピンとを有し、該フラックスを塗布する工程では、該複数の転写用ピンの先端に保持したフラックスを該第２基板電極に塗布する際、該伸縮ピンの先端部に保持したフラックスを、該複数の転写用ピンの先端に保持したフラックスが該第２基板電極に接触するよりも先に該実装基板の放電用電極に接触させ、そのことにより上記目的が達成される。
【００４０】
本発明に係るテスト方法は、プローブヘッドを用いて半導体装置をテストするテスト方法であって、該半導体装置は、内部の回路とつながった第１の電極と、該半導体装置の接地端子以外には電気的に繋がらないように、あるいは該半導体装置に形成された回路と電気的に繋がらないように設けられた第２の電極とを有し、該プローブヘッドは、該第１の電極と接触するテスト用プローブ針と、該第２の電極と接触する放電用プローブ針とを備え、該半導体装置の第１の電極に該テスト用プローブ針を接触させる際、該放電用プローブ針を該テスト用プローブ針が該第１の電極に接触するよりも先に該第２の電極に接触させ、そのことにより上記目的が達成される。
【００４１】
次に作用について説明する。
【００４２】
本発明においては、半導体装置では、半導体チップを搭載する回路基板を、その裏面に、半導体チップの回路に繋がった基板電極に加えて、半導体チップの回路につながっていない放電用電極を形成した構造としたので、半導体装置の治工具をこの放電用電極に接触させることにより、半導体装置と治工具との間での放電による半導体装置の静電破壊を防止することができる。
【００４３】
例えば、回路基板に設けられた、半導体チップと電気的につながっていない放電用電極もしくは半導体チップの接地端子以外の端子に電気的に接続されていない放電用電極に対して、フラックス転写用治工具を最初に接触させることにより、半導体装置に帯電した静電気を、静電破壊を起こすことなく、フラックス転写用治工具へ逃がすことが可能となる。
【００４４】
その結果、半導体装置の製造工程で帯電した実装基板から、該実装基板を取り扱う治工具への放電により半導体装置を構成する半導体チップの静電破壊が発生するのを回避することができる。
【発明の効果】
【００４５】
以上のように、本発明によれば、半導体装置の製造工程で帯電した実装基板から、該実装基板を取り扱う治工具への放電により半導体装置を構成する半導体チップの静電破壊が発生するのを回避することができる半導体装置、実装基板、および半導体装置の製造装置、並びに、実装方法、さらには、半導体装置のテスト工程で、帯電した半導体装置から、そのテストを行うための治工具への放電により半導体装置を構成する半導体チップの静電破壊が発生するのを回避することができるテスト方法を実現することができる。
【図面の簡単な説明】
【００４６】
【図１】図１は、本発明の実施形態１によるＢＧＡパッケージ構造の半導体装置を説明する図であり、この半導体装置の断面構造を示している。
【図２】図２は、本発明の実施形態１による半導体装置を構成する回路基板の裏面側の構造を示す斜視図である。
【図３】図３は、本発明の実施形態１による半導体装置の製造に用いるフラックス転写治工具を概念的に説明する斜視図である。
【図４】図４は、本発明の実施形態１による半導体装置の製造に用いる実装基板の裏面の構造を説明する斜視図であり、図４（ａ）は、この実装基板自体の構造、つまりこの実装基板に半導体チップを実装する前の構造を示し、図４（ｂ）は、この実装基板に半導体チップを実装して樹脂で封止した後の構造を示している。
【図５】図５は、本発明の実施形態１による半導体装置の製造方法を説明する図であり、図５（ａ）および図５（ｂ）は、実装基板の裏面電極にフラックスを塗布する工程で用いるフラックス転写用治工具の準備工程、およびこのフラックス転写用治工具にフラックスを付ける動作を示している。
【図６】図６は、本発明の実施形態１による半導体装置の製造方法を説明する図であり、図６（ａ）および図６（ｂ）は、実装基板の裏面電極にフラックスを塗布する工程でのフラックス転写用治工具の動作を示している。
【図７】図７は、本発明の実施形態１による半導体装置の製造方法を説明する図であり、図７（ａ）は、フラックス塗布工程での放電のメカニズムを示し、図７（ｂ）はチップ配置領域の裏面電極上に半田ボールを搭載する工程を示している。
【図８】図８は、本発明の実施形態２による半導体装置の製造に用いる実装基板の裏面の構造を説明する斜視図であり、図８（ａ）はこの実装基板自体の構造、つまりこの実装基板に半導体チップを実装する前の構造を示し、図８（ｂ）は、この実装基板に半導体チップを実装して樹脂で封止した後の構造を示している。
【図９】図９は、本発明の実施形態２による半導体装置の製造方法を説明する図であり、この半導体チップを実装して封止した実装基板の裏面電極にフラックスを塗布する工程を示している。
【図１０】図１０は、従来のＢＧＡパッケージ構造の半導体装置を説明する図であり、この半導体装置の断面構造を示している。
【図１１】図１１は、従来のフラックス転写治工具を概念的に説明する斜視図であり、このフラックス転写用治工具の転写用ピンの先端にフラックスが保持された状態を示している。
【図１２】図１２は、従来のフラックス転写治工具を用いて実装基板の裏面電極にフラックスを塗布する工程を説明する図であり、実装基板における１つの半導体装置に相当する部分の裏面電極にフラックスを転写する様子を示している。
【図１３】図１３は、本発明の課題を説明する図であり、従来のフラックス転写用治工具と帯電した実装基板（半導体装置）との間で生ずる放電発生のメカニズムを示している。
【発明を実施するための形態】
【００４７】
本発明の基本原理は、半導体装置の製造で用いる治工具の帯電、あるいは半導体装置を作り込む実装基板の帯電により治工具と実装基板との間で生ずる放電の経路を、半導体装置に搭載した半導体チップに形成された回路と電気的に接続されていないか、あるいは半導体チップの接地端子以外の端子には電気的に接続されていない放電用電極と治工具との間での放電経路とすることにより、半導体装置の静電破壊を回避するものであり、この基本原理を用いた発明は、以下に説明する本発明の実施形態によって限定されるものではなく、本発明の範疇に属するものであることは言うまでもない。
【００４８】
以下、本発明の実施形態について図面を参照しながら説明する。
【００４９】
（実施形態１）
図１は、本発明の実施形態１によるＢＧＡパッケージ構造の半導体装置を説明する図であり、この半導体装置の断面構造を示している。
【００５０】
この実施形態１による半導体装置１００は、図１０に示す従来の半導体装置１０における回路基板１に代わる回路基板１０１を備えたものであり、この回路基板１０１は、回路基板１の構成に加えて、その裏面（第２主面）にダミー電極として、半導体チップ２を構成する回路と繋がっていない放電用電極７ｃを備えたものである。
【００５１】
なお、本実施形態１においても、回路基板１０１は、複数の半導体チップを実装基板上に実装して一括封止してなる半導体チップ封止体を、個々の半導体チップ毎に分離して得られる個々の半導体装置の基板である。
【００５２】
この半導体装置１００は、回路基板１０１上に半導体チップ２を搭載し、該半導体チップ２の電極（チップ電極）と回路基板１０１の表面電極７ａとを金線（ボンディングワイヤ）３により接続し、該半導体チップ２を金線３とともに封止樹脂４で封止した構造となっている。つまり、半導体チップ２の電気接続部は樹脂４にて封止されている。
【００５３】
ここで、回路基板１０１は、ガラスエポキシ樹脂からなる板状の基材１３と、この基材１３の表面（半導体チップの搭載面）側に形成した表面電極７ａと、該基材１３の裏面（半導体チップの搭載面と反対側の面）に形成した裏面電極７ｂと、表面電極７ａと裏面電極７ｂとを接続する信号配線６とを有している。さらに、回路基板１０１は、基材１３の裏面に形成した、半導体チップ２を構成する回路と繋がっていない放電用電極７ｃを有している。
【００５４】
また、実装基板１０１は、その表面（第１主面）、つまり半導体チップ２を搭載する面を覆うように形成された表面絶縁層（例えばソルダーレジスト層）１２ａと、その裏面（第２主面）、つまり半導体チップを搭載する面と反対側の面を覆うように形成された裏面絶縁層（例えばソルダーレジスト層）１２ｂとを有している。表面絶縁層１２ａには、表面電極７ａの金線３が接続される部分が露出するように開口が形成されており、裏面絶縁層１２ｂには、裏面電極７ｂおよび放電用電極７ｃが露出するように開口が形成されている。この裏面電極７ｂ上には、半田ボールを溶融して接合させた半田バンプ５１が外部電極として形成されている。つまり、外部電極（半田バンプ）５１は、半導体チップ２を構成する回路（チップ電極）とは、裏面電極７ｂ、信号配線６、表面電極７ａ、および金線３を介して電気的に接続されている。
【００５５】
図２は、このような半導体装置１００を構成する回路基板１０１の裏面側の構造を示す斜視図である。
【００５６】
この半導体装置１００を構成する回路基板１０１の裏面には、誘導配線Ｗが回路基板１０１の周縁に沿って所定数（ここでは９個）の裏面電極７ｂを囲むように形成されており、この誘導配線Ｗの両端は放電用電極７ｃに繋がっている。
【００５７】
なお、ここで、半導体装置１００は、上述したように、複数の半導体チップを実装基板上に実装して一括封止してなる半導体チップ封止体を、個々の半導体チップ毎に分離して得られた個々の半導体装置であり、回路基板１０１はこの半導体装置１００の基板である。
【００５８】
図３は、このような構造の半導体装置１００の製造に用いるフラックス転写治工具を概念的に説明する斜視図である。
【００５９】
図３に示すフラックス転写治工具２００は、導電性を有する治工具本体２１と、この治工具本体２１の下面側に取り付けられた複数の転写用ピン２７と、上記治工具本体２１の下面側に取り付けられた伸縮可能な放電用接触ピン２００ａとを有している。この放電用接触ピン２００ａはバネ式ピンであり、つまり、ピン先端部２００ａ２と、このピン先端部２００ａ２を支持するピン本体部２００ａ１とを有し、このピン本体部２００ａ１は、ピン先端部２００ａ２を突出方向に付勢するバネ部材（図示せず）を内蔵している。ここで、治工具本体２１、転写用ピン２７、および放電用接触ピン２００ａを構成するピン本体部２００ａ１およびピン先端部２００ａ２は導電性を有している。
【００６０】
また、複数の転写用ピン２７の各々は、半導体装置１００の回路基板１０１の裏面側にマトリクス状に配列するように設けられている複数の裏面電極７ｂの各々に対向するよう配置されており、放電用接触ピン２００ａは、回路基板１０１の裏面側に設けられている放電用電極７ｃに対向するように配置されている。
【００６１】
なお、図３では、説明を簡単にするため、フラックス転写治工具２００の構造として、実装基板の１つのチップ配置領域（１つの半導体装置の形成領域）に対応する構造を示している。ただし、実際のフラックス転写治工具２００では、治工具本体２１は、複数のチップ配置領域に跨るサイズ、あるいは実装基板の全体に匹敵するサイズを有し、この治工具本体には、実装基板に設定されている複数のチップ配置領域の各々に対応するように、所定本数（ここでは９本）の転写用ピン２７と１つの放電用電極７ｃとの組がチップ配置領域の数だけ設けられている。
【００６２】
次に、このようなパッケージ構造を有する半導体装置１００の製造方法を説明する。
【００６３】
この製造方法は、複数の半導体装置１００を１つの実装基板上に一括して作成し、実装基板を分割して個々の半導体装置１００として切り出すものであり、以下具体的に説明する。
【００６４】
図４は、本発明の実施形態１による半導体装置の製造に用いる実装基板の裏面の構造を説明する斜視図であり、図４（ａ）は、この実装基板自体の構造、つまりこの実装基板に半導体チップを実装する前の構造を示し、図４（ｂ）は、この実装基板に半導体チップを実装して樹脂で封止した後の構造を示している。
【００６５】
ここでは、実装基板１０１ａは、例えば６個の半導体装置を一括形成する構造となっており、矩形形状の各チップ配置領域Ｒ（図４では１箇所のみ示す。）には、所定数（ここでは説明の都合上９個）の裏面電極７ｂと１つの放電用電極７ｃとが形成されており、このチップ配置領域Ｒの周縁に沿って誘導配線Ｗが形成されており、この誘導配線Ｗの両端は、矩形形状のチップ配置領域Ｒの１つの隅部に配置された放電用電極７ｃにつながっている。ただし、誘導配線Ｗの両端のうちの一方は放電用電極７ｃに繋がっていなくてもよい。
【００６６】
また、実装基板１０１ａの各チップ配置領域Ｒには、図１に示す表面電極７ａおよび接続配線６が形成されている。さらに、誘導配線Ｗは放電用電極７ｃ以外には繋がっておらず、また、放電用電極７ｃは、半導体チップ２を構成する回路と電気的に繋がっていない。ただし、放電用電極７ｃは、半導体チップ２の接地端子（つまりＧＮＤ端子）だけにはつながっていてもよい。
【００６７】
なお、実装基板１０１ａ上に半導体装置を一括形成する場合の半導体装置の個数は、ここでは説明の都合上６個としているが、実際の実装基板は、さらに多くの半導体装置を一括形成するよう構成されている。実装基板の１つのチップ配置領域Ｒに対応する裏面電極７ｂの個数も、ここでは説明の都合上９個としているが、実際にはさらに多くの裏面電極７ｂが含まれる。
【００６８】
また、誘導配線Ｗは、上記実装基板１０１ａの裏面（第２主面）上に露出するように形成されている。ただし、誘導配線Ｗは、この実装基板の内部に埋め込まれていてもよい。さらに、誘導配線Ｗは、この実装基板１０１ａの裏面上に露出するように形成された露出導体層と、この実装基板１０１ａの内部に埋め込まれた１以上の埋め込み導体層とを含む多層構造を有するものであってもよい。
【００６９】
このような実装基板を用いた半導体装置の製造プロセスでは、まず、図４（ａ）に示す実装基板１０１ａの表面の各チップ配置領域Ｒに半導体チップ２を搭載し、各半導体チップ２の回路に繋がるチップ電極（図示せず）と、チップ配置領域Ｒに形成されている表面電極７ａとを金線３により接続して複数の半導体チップ２を一括して封止樹脂４ａにより封止する（図１、図４（ｂ）参照）。
【００７０】
このように実装基板１０１ａ上に６つの半導体チップ２を一括して実装して封止した後、実装基板１０１ａの裏面電極７ｂにフラックスを塗布する。
【００７１】
図５および図６は実装基板の裏面電極にフラックスを塗布する方法、およびこの方法で用いるフラックス転写用治工具の動作を説明する図である。
【００７２】
ここでは、フラックス転写用治工具として、実装基板１０１ａの紙面横方向に並ぶ３つのチップ配置領域Ｒに対して、同時にフラックスの塗布が可能となるように、１つの放電用接触ピン２００ａと９個の転写用ピン２７とを３組備えたものを用いる。
【００７３】
まず、このような構成のフラックス転写用治工具２００を、アースに接続された導電性を有する治工具取り付け台１４に、この治工具取り付け台１４と一体として移動可能となるよう取り付ける（図５（ａ））。
【００７４】
次に、治工具取り付け台１４を、フラックス塗布層２８ａが形成されたフラックス塗布台１５上に移動させ（図５（ｂ））、この治工具取り付け台１４を、フラックス転写用治工具２００の放電用接触ピン２００ａおよび転写用ピン２７の先端がフラックス塗布層２８ａに接触するように移動させ（図６（ａ））、その後、治工具取り付け台１４を、フラックス塗布層２８ａから放電用接触ピン２００ａおよび転写用ピン２７の先端が離れるように移動させる。
【００７５】
これにより、図６（ｂ）に示すように、放電用接触ピン２００ａおよび転写用ピン２７の先端にはフラックス２８が保持され、この状態で、治工具取り付け台１４を、フラックス転写用治工具２００の放電用接触ピン２００ａおよび転写用ピン２７の先端が、図４（ｂ）に示す実装基板１０１ａの放電用電極７ｃおよび裏面電極７ｂに対向する位置に移動させる。その後、治工具取り付け台１４を、放電用接触ピン２００ａおよび転写用ピン２７の先端に保持されたフラックス２８が、放電用電極７ｃおよび裏面電極７ｂに接触するように移動させる。
【００７６】
このとき、放電用接触ピン２００ａは、先端部が突出する方向に付勢され、その長さが転写用ピン２７の長さより若干長くなっており、このため、図７（ａ）に示すように、転写用ピン２７の先端に保持されたフラックス２８が裏面電極７ｂに接触する前に、放電用接触ピン２００ａの先端に保持されたフラックス２８が、放電用電極７ｃに接触することとなる。なお、図７（ａ）では、実装基板１０１ａにおける１つのチップ配置領域Ｒの構造、および、治工具取り付け台１４およびフラックス転写用治工具２００におけるこのチップ配置領域Ｒに対応する部分の構造を示している。
【００７７】
このように放電用接触ピン２００ａの先端に保持されたフラックス２８が、放電用電極７ｃに接触すると、実装基板１０１ａに溜まっている静電気Ｅは、誘導配線Ｗ、放電用電極７ｃ、放電用接触ピン２００ａ、フラックス転写用治工具２００、および治工具取り付け台１４を介してアースに流れて放電する。このとき、放電用電極７ｃが半導体チップを構成する回路とは接続されていないか、半導体チップの接地電極にのみ繋がっているので、静電気Ｅの放電により半導体チップを構成する回路の静電破壊が生ずるのを回避することができる。
【００７８】
このようにして、実装基板１０１ａのすべてのチップ配置領域Ｒの裏面電極７ｂおよび放電用電極７ｃにフラックス２８を塗布した後、チップ配置領域Ｒの裏面電極７ｂ上に、半田ボール搭載治工具を用いて半田ボール５を搭載する（図７（ｂ））。
【００７９】
すべての裏面電極７ｂ上に半田ボール５を配置した後、実装基板１０１ａをリフロー炉に通すことにより、この半田ボール５を熱処理して表面電極７ｂに接続された半田バンプ（外部電極）５１を形成する。
【００８０】
その後、この実装基板１０１ａを各チップ配置領域Ｒが分離されるように切断することにより、図１に示す構造の半導体装置１００が得られる。
【００８１】
このように本実施形態１の半導体装置１００では、半導体チップ２を搭載する回路基板１を、その裏面に、半導体チップ２の回路に繋がった裏面電極７ｂに加えて、半導体チップ２の回路につながっていない放電用電極７ｃを形成した構造とし、さらに、フラックス転写治工具２００を、導電性を有する治工具本体２１と、この治工具本体２１の下面側に取り付けられた複数の転写用ピン２７と、上記治工具本体２１の下面側に取り付けられた伸縮可能な放電用接触ピン２００ａとを有する構造とし、このフラックス転写治工具２００を用いてこれらの裏面電極７ｂにフラックス２８を塗布する際には、転写用ピン２７の先端に保持されたフラックス２８が裏面電極７ｂに接触する前に、放電用接触ピン２００ａの先端に保持されたフラックス２８が、放電用電極７ｃに接触するようにしたので、実装基板１０１ａに溜まっている静電気Ｅは、誘導配線Ｗ、放電用電極７ｃ、放電用接触ピン２００ａ、フラックス転写用治工具２００、および治工具取り付け台１４を介して効率よくアースに流れて放電することとなる。このとき、放電用電極７ｃが半導体チップを構成する回路とは接続されていないので、静電気Ｅの放電により半導体チップを構成する回路の静電破壊が生ずるのを回避することができる。
（実施形態２）
図８は、本発明の実施形態２による半導体装置の製造に用いる実装基板の裏面の構造を説明する斜視図であり、図８（ａ）はこの実装基板自体の構造、つまりこの実装基板に半導体チップを実装する前の構造を示し、図８（ｂ）は、この実装基板に半導体チップを実装して樹脂で封止した後の構造を示している。
【００８２】
この実施形態２では、複数の半導体装置を一括して作成するための実装基板１０１ｂは、説明の都合上、６個の半導体装置を一括形成するための構造を有しており、この実装基板１０１ｂにおける６個の矩形形状のチップ配置領域Ｒの各々には、所定数（ここでは説明の都合上９個）の裏面電極７ｂが形成されている。ただし、実際には、実装基板１０１ｂはさらに多くのチップ配置領域Ｒを含み、チップ配置領域Ｒにはさらに多くの裏面電極が設けられている。
【００８３】
そして、この実装基板１０１ｂでは、その周縁に沿って、６個のチップ配置領域Ｒを囲むように誘導配線Ｗａが形成されており、この誘導配線Ｗａの両端は、矩形形状の実装基板１０１ｂの１つの隅部に配置された放電用電極７ｄにつながっている。なお、誘導配線Ｗａの両端の一方は、矩形形状の実装基板１０１ｂの１つの隅部に配置された放電用電極７ｄにつながっていなくてもよい。また、実装基板１０１ｂの各チップ配置領域Ｒには、図１に示す表面電極７ａおよび信号配線６が形成されている。ここで、放電用電極７ｄは、半導体チップを構成する回路とは接続されていない。ただし、放電用電極７ｄは、半導体チップの接地端子（つまりＧＮＤ端子）にだけはつながっていてもよい。
【００８４】
また、誘導配線Ｗａは、実装基板１０１ｂの裏面上に露出するように形成されている。ただし、誘導配線Ｗａは、実装基板１０１ｂの内部に埋め込まれていてもよい。さらに、誘導配線Ｗａは、実装基板１０１ｂの裏面上に露出するように形成された表面導体層と、実装基板１０１ｂの内部に埋め込まれた１つ以上の埋め込み導体層とを含む多層構造を有するものであってもよい。
【００８５】
次に、この実装基板１０１ｂを用いて半導体装置を製造する方法を説明する。
【００８６】
まず、図８（ａ）に示す実装基板１０１ｂの表面の各チップ配置領域Ｒに半導体チップ２（図１参照）を搭載し、各半導体チップの回路に繋がるチップ電極（図示せず）と、該チップ配置領域Ｒに形成されている表面電極７ａとを金線３により接続して複数の半導体チップ２を一括して封止樹脂４ａにより封止する（図１、図８（ｂ）参照）。
【００８７】
このように実装基板１０１ｂ上に６つの半導体チップ２を一括して実装して封止した後、実装基板１０１ｂの裏面電極７ｂにフラックスを塗布する。
【００８８】
図９は実装基板の裏面電極にフラックスを塗布する方法、およびこの方法で用いるフラックス転写用治工具を説明する図である。
【００８９】
ここでは、導電性を有するフラックス転写用治工具として、実装基板１０１ｂにおけるすべてのチップ配置領域に対して、同時にフラックスの塗布が可能となるように、９個の転写用ピン２７を６組備え、かつ１つの放電用接触ピン２０１を備えたものを用いる。
【００９０】
まず、このような構成のフラックス転写用治工具２０１を、アースに接続された治工具取り付け台３４に、この治工具取り付け台３４と一体として移動可能となるよう取り付ける。
【００９１】
次に、治工具取り付け台３４を、実施形態１のフラックス塗布工程と同様に、フラックス塗布層が形成されたフラックス塗布台上に移動させ（図５（ｂ）参照）、この治工具取り付け台３４を、フラックス転写用治工具２０１の放電用接触ピン２００ａおよび転写用ピン２７の先端がフラックス塗布層に接触するように移動させ（図６（ａ）参照）、その後、治工具取り付け台３４を、フラックス塗布層から放電用接触ピン２００ａおよび転写用ピン２７の先端が離れるように移動させる。
【００９２】
これにより、図９に示すように、放電用接触ピン２００ａおよび転写用ピン２７の先端にはフラックス２８が保持され、この状態で、治工具取り付け台３４を、フラックス転写用治工具２０１の放電用接触ピン２００ａおよび転写用ピン２７の先端が、図８（ｂ）に示す実装基板１０１ｂの放電用電極７ｄおよび裏面電極７ｂに対向する位置に移動させる。その後、治工具取り付け台３４を、放電用接触ピン２００ａおよび転写用ピン２７の先端に保持されたフラックス２８が、放電用電極７ｄおよび裏面電極７ｂに接触するように移動させる。
【００９３】
このとき、放電用接触ピン２００ａは、先端部が突出する方向に付勢されて、その長さが転写用ピン２７の長さより若干長くなっており、このため、図７（ａ）に示すように、転写用ピン２７の先端に保持されたフラックス２８が裏面電極７ｂに接触する前に、放電用接触ピン２００ａの先端に保持されたフラックス２８が、放電用電極７ｄに接触することとなる。
【００９４】
このように放電用接触ピン２００ａの先端に保持されたフラックス２８が、放電用電極７ｄに接触すると、実装基板１０１ｂに溜まっている静電気は、誘導配線Ｗａ、放電用電極７ｄ、放電用接触ピン２００ａ、フラックス転写用治工具２０１、および治工具取り付け台３４を介してアースに流れて放電する。このとき、放電用電極７ｄが半導体チップを構成する回路とは接続されていないか、半導体チップの接地電極にのみ繋がっているので、静電気Ｅの放電により半導体チップを構成する回路の静電破壊が生ずるのを回避することができる。
【００９５】
このようにして、実装基板１０１ｂのすべてのチップ配置領域Ｒの裏面電極７ｂにフラックス２８を一括して塗布した後、チップ配置領域Ｒの裏面電極７ｂ上に、半田ボール搭載治工具を用いて半田ボールを搭載する。
【００９６】
すべての裏面電極７ｂ上に半田ボールを配置した後、実装基板１０１ｂをリフロー炉に通すことにより、この半田ボールを熱処理して裏面電極７ｂに接続された半田バンプ（外部接続電極）を形成する。
【００９７】
その後、この実装基板１０１ｂを各チップ配置領域Ｒが分離されるように切断することにより半導体装置が得られる。
【００９８】
このように本実施形態２では、複数の半導体チップを搭載する実装基板１０１ｂを、その裏面にチップ配置領域毎に設けた、半導体チップの回路につながっている裏面電極７ｂと、その裏面の１つの隅部に設けた、半導体チップの回路につながっていない放電用電極７ｄとを有する構造とし、フラックス転写治工具２０１を、導電性を有する治工具本体３１と、この治工具本体３１の下面側に各チップ配置領域毎に取り付けられた複数の転写用ピン２７と、上記治工具本体２１の下面側に取り付けられた１つの伸縮可能な放電用接触ピン２００ａとを有する構造とし、このフラックス転写治工具２０１を用いてこれらの裏面電極７ｂにフラックス２８を塗布する際には、転写用ピン２７の先端に保持されたフラックス２８が裏面電極７ｂに接触する前に、放電用接触ピン２００ａの先端に保持されたフラックス２８が、放電用電極７ｄに接触するようにしたので、実装基板１０１ｂに溜まっている静電気は、誘導配線Ｗａ、放電用電極７ｄ、放電用接触ピン２００ａ、フラックス転写用治工具２０１、および治工具取り付け台３４を介して効率よくアースに流れて放電することとなる。このとき、放電用電極７ｄが半導体チップを構成する回路とは接続されていないので、静電気Ｅの放電により半導体チップを構成する回路の静電破壊が生ずるのを回避することができる。
【００９９】
なお、上記実施形態１および２では、放電用電極７ｃあるいは７ｄを、半導体チップの回路（チップ電極）に接続されていないか、あるいは半導体チップの回路の接地端子（つまりＧＮＤ端子）にのみ接続されている場合について説明したが、そもそも、半導体チップの回路（チップ電極）に接続された裏面電極７ｂのうちの図１の一番左端の裏面電極を、半導体チップの回路の接地端子（つまりＧＮＤ端子）に接続されているものとすると、この裏面電極を放電用電極として用いることができ、放電用電極を別途設ける必要はなく、半導体装置の回路基板（つまり、回路基板に切り出す前の実装基板）の構造を、従来のものと同一の構造とするこができる。
【０１００】
また、半導体チップの回路の接地端子（つまりＧＮＤ端子）に接続されている裏面電極を放電用電極として用いる場合、この裏面電極は半導体チップの回路に接続されていないわけではないので、例えばフラックス転写用治工具と実装基板との間で強い放電が発生した場合には、半導体チップの回路への放電電流の影響は、半導体チップの回路に接続されていない放電用電極を用いた場合に比べるとあるが、接地ラインは基本的に太い配線ラインで構成されており、また、半導体チップの全体に渡って引き回されていることから、放電電流が一時的にこの接地ラインにながれても、静電気を溜める容量が大きいため、発熱により断線したり、回路のスイッチ部分で放電が生じたりするのを抑制することができる。
【０１０１】
また、上記実施形態１および２では、フラックス転写治工具と実装基板との間での放電による半導体チップの静電破壊を防止する対策について説明したが、本発明の基本原理は、半導体装置の製造で用いる治工具の帯電、あるいは半導体装置を作り込む実装基板の帯電により治工具と実装基板との間で生ずる放電の経路を、半導体装置に搭載した半導体チップの回路と電気的に接続されていないか、あるいは半導体チップの接地端子（つまりＧＮＤ端子）以外の端子には電気的に接続されていない放電用電極と治工具との間での放電経路とすることにより、半導体装置の静電破壊を回避するものであり、本発明は、半導体装置とテスト装置のプローブヘッドとの間での放電による半導体チップの静電破壊を防止する構成として適用できる。
【０１０２】
つまり、本発明の実施形態によるテスト方法は、プローブヘッドを用いて半導体装置をテストするテスト方法である。
【０１０３】
ここでは、テスト対象となる半導体装置は、内部の回路とつながった第１の電極と、該半導体装置の接地端子（つまりＧＮＤ端子）以外の端子には電気的に繋がらないように、あるいは該半導体装置を構成する回路と電気的に繋がらないように設けられた第２の電極とを有するものとする。
【０１０４】
また、テスト対象としての半導体装置の電極に接触させるプローブ針を有するプローブヘッドは、第１の電極と接触するテスト用プローブ針と、第２の電極と接触する放電用プローブ針とを備えたものとする。
【０１０５】
そして、半導体装置の第１の電極に該テスト用プローブ針を接触させる際には、放電用プローブ針を該テスト用プローブ針が該第１の電極に接触するよりも先に該第２の電極に接触させることにより、半導体装置とテスト装置のプローブヘッドとの間での放電による半導体チップの静電破壊を防止することができる。
【０１０６】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１０７】
本発明は、半導体装置、実装基板、製造装置、実装方法、およびテスト方法の分野において、半導体装置の製造工程で帯電した実装基板から、該実装基板を取り扱う治工具への放電により半導体装置を構成する半導体チップの静電破壊が発生するのを回避することができる半導体装置、実装基板、および製造装置、並びに、実装方法、さらには、半導体装置のテスト工程で、帯電した半導体装置から、そのテストを行うための治工具への放電により半導体装置を構成する半導体チップの静電破壊が発生するのを回避することができるテスト方法を実現することができる。
【符号の説明】
【０１０８】
２  半導体チップ
３  金線
４、４ａ  封止樹脂
５  半田ボール
６  接続配線（信号配線）
７ａ  表面電極
７ｂ  裏面電極
７ｃ、７ｄ  放電用電極
１２ａ  表面絶縁層（ソルダーレジスト層）
１２ｂ  裏面絶縁層（ソルダーレジスト層）
１３  板状の基材（ガラスエポキシ樹脂）
１４、３４  治工具取り付け台
１５  フラックス塗布台
２１  治工具本体
２７  転写用ピン
２８  フラックス
２８ａ  フラックス塗布層
５１  外部電極（半田バンプ）
１００  半導体装置
１０１、１０１  回路基板
１０１ａ、１０１ｂ  実装基板
２００、２０１  フラックス転写治工具
２００ａ  放電用接触ピン（バネ式ピン）
２００ａ１  ピン本体部
２００ａ２  ピン先端部
Ｅ  静電気
Ｒ  チップ配置領域
Ｓ  放電
Ｗ、Ｗａ  誘導配線
【図１】
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【図２】
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【図３】
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【図４】
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【図８】
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【図１０】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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