(57)【要約】【課題】表面活性化接合により、プロセス温度が低温化され、加圧圧力が低圧化され、かつプロセス時間が短縮化された半導体装置を提供する。【解決手段】第１絶縁基板７０と、第１絶縁基板７０上に配置され、第１半導体基板２６Ｔと、第１半導体基板２６Ｔの表面上に配置されたソースパッド電極ＳＰおよびゲートパッド電極ＧＰと、第１半導体基板２６Ｔの裏面上に配置されたドレインパッド電極とを有する第１半導体デバイス１０Ｔ1・１０Ｔ2と、第１絶縁基板７０上に配置され、第２半導体基板２６Ｄと、第２半導体基板２６Ｄの表面上に配置されたアノード電極Ａと、第２半導体基板２６Ｄの裏面上に配置されたカソード電極とを有する第２半導体デバイス１０Ｄ1とを備え、ドレインパッド電極と第１絶縁基板７０、カソード電極と第１絶縁基板７０は、表面活性化接合される。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１絶縁基板と、
前記第１絶縁基板上に配置され、第１半導体基板と、前記第１半導体基板の表面上に配置されたソースパッド電極およびゲートパッド電極と、前記第１半導体基板の裏面上に配置されたドレインパッド電極とを有する第１半導体デバイスと、
前記第１絶縁基板上に配置され、第２半導体基板と、前記第２半導体基板の表面上に配置されたアノード電極と、前記第２半導体基板の裏面上に配置されたカソード電極とを有する第２半導体デバイスと
を備え、
前記ドレインパッド電極と前記第１絶縁基板、前記カソード電極と前記第１絶縁基板は、表面活性化接合されることを特徴とする半導体装置。
【請求項２】
前記第１絶縁基板上に配置された信号配線電極と、
前記ゲートパッド電極と前記信号配線電極とを接続するボンディングワイヤと
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソースパッド電極上に配置されたソースコネクタと、
前記アノード電極上に配置されたアノードコネクタと
を備え、前記ソースパッド電極と前記ソースコネクタ間、および前記アノード電極と前記アノードコネクタ間は、表面活性化接合されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソースコネクタおよび前記アノードコネクタ上に面一に配置された第１上面板電極を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ソースパッド電極、前記ゲートパッド電極および前記アノード電極上に配置された第２絶縁基板を備え、前記ソースパッド電極と前記第２絶縁基板、前記ゲートパッド電極と前記第２絶縁基板、前記アノード電極と前記第２絶縁基板は、表面活性化接合されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ソースパッド電極、前記ゲートパッド電極および前記アノード電極上に配置された第２上面板電極を備え、前記ソースパッド電極と前記第２上面板電極、前記ゲートパッド電極と前記第２上面板電極、前記アノード電極と前記第２上面板電極は、表面活性化接合されることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１絶縁基板の表面上に配置された第１および第２金属層を備え、前記第１金属層と前記ドレインパッド電極および前記第２金属層と前記カソード電極との間に、表面活性化接合によって形成されたドレイン表面活性化接合層４８およびカソード表面活性化接合層を備えることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記ソースコネクタと前記ソースパッド電極および前記アノードコネクタと前記アノード電極との間に、表面活性化接合によって形成されたソースコネクタ表面活性化接合層およびアノードコネクタ表面活性化接合層を備えることを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記第２絶縁基板と前記ソースパッド電極、前記第２絶縁基板と前記ゲートパッド電極および前記第２絶縁基板と前記アノード電極との間に、表面活性化接合によって形成されたソース表面活性化接合層、ゲート表面活性化接合層およびアノード表面活性化接合層を備えることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記第２上面板電極と前記ソースパッド電極、前記第２上面板電極と前記ゲートパッド電極および前記第２上面板電極と前記アノード電極との間に、表面活性化接合によって形成されたソース表面活性化接合層、ゲート表面活性化接合層およびアノード表面活性化接合層を備えることを特徴とする請求項７に記載の半導体装置。
【請求項１１】
第１絶縁基板と、
前記第１絶縁基板上にフリップチップに配置され、第１半導体基板と、前記第１半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記第１半導体基板の表面上に配置されたドレインパッド電極とを有する第１半導体デバイスと、
前記第１絶縁基板上に配置され、第２半導体基板と、前記第２半導体基板の裏面上に配置されたアノード電極と、前記第２半導体基板の表面上に配置されたカソード電極とを有する第２半導体デバイスと
を備え、
前記ゲートパッド電極と前記前記第１絶縁基板、前記ソースパッド電極と前記第１絶縁基板、前記アノード電極と前記第１絶縁基板は、表面活性化接合されることを特徴とする半導体装置。
【請求項１２】
前記ドレインパッド電極および前記カソード電極上に配置された第３上面板電極を備え、前記ドレインパッド電極と前記第３上面板電極、前記カソード電極と前記第３上面板電極は、表面活性化接合されることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記ドレインパッド電極および前記カソード電極上に配置された第２絶縁基板を備え、前記ドレインパッド電極と前記第２絶縁基板、前記カソード電極と前記第２絶縁基板絶縁基板は、表面活性化接合されることを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記第１絶縁基板と前記ゲートパッド電極、前記第１絶縁基板と前記ソースパッド電極および前記第１絶縁基板と前記アノード電極との間に、表面活性化接合によって形成されたゲート表面活性化接合層、ソース表面活性化接合層およびアノード表面活性化接合層を備えることを特徴とする請求項１１〜１３のいずれか１項に記載の半導体装置。
【請求項１５】
前記第３上面板電極と前記ドレインパッド電極および前記第３上面板電極と前記カソード電極との間に、表面活性化接合によって形成されたドレイン表面活性化接合層およびカソード表面活性化接合層を備えることを特徴とする請求項１２に記載の半導体装置。
【請求項１６】
前記第２絶縁基板と前記ドレインパッド電極および前記第２絶縁基板と前記カソード電極との間に、表面活性化接合によって形成されたドレイン表面活性化接合層およびカソード表面活性化接合層を備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１７】
前記第１絶縁基板を搭載するヒートスプレッダをさらに備え、前記第１絶縁基板と前記ヒートスプレッダは、表面活性化接合されることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記第１絶縁基板の裏面上に配置された金属層を備え、前記金属層と前記ヒートスプレッダとの間に、表面活性化接合によって形成されたヒートスプレッダ表面活性化接合層を備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記ゲート表面活性化接合層、前記ソース表面活性化接合層および前記アノード表面活性化接合層は、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成されることを特徴とする請求項１０または１４に記載の半導体装置。
【請求項２０】
前記ヒートスプレッダ表面活性化接合層は、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成されることを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記ソースコネクタおよび前記アノードコネクタは、Ａｌ、Ｃｕ、ＣｕＭｏ、ＣｕＷ、若しくはＡｌＳｉＣのいずれかで形成されることを特徴とする請求項３〜５のいずれか１項に記載の半導体装置。
【請求項２２】
前記第１半導体デバイスおよび前記第２半導体デバイスは、ＳｉＣ系、ＧａＮ系、ＡｌＮ系、ダイヤモンド系、若しくはＳｉ系のいずれかのパワーデバイスであることを特徴とする請求項１〜２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記第１半導体デバイスおよび前記第２半導体デバイスは、バンドギャップエネルギーが１．１ｅＶ〜８ｅＶの半導体を用いることを特徴とする請求項１〜２２のいずれか１項に記載の半導体装置。
【請求項２４】
前記第１半導体デバイスおよび前記第２半導体デバイスは、ワンインワン、ツーインワン、フォーインワン、シックスインワンのいずれかのモジュールに適用されることを特徴とする請求項１〜２１のいずれか１項に記載の半導体装置。
【請求項２５】
絶縁基板と、
前記絶縁基板上に配置された信号配線電極と、
前記絶縁基板上に若しくは前記絶縁基板を貫通して配置されたパワー配線電極と、
前記絶縁基板上にフリップチップに配置され、半導体基板と、前記半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記半導体基板の表面上に配置されたドレインパッド電極とを有する半導体デバイスと
を備え、前記信号配線電極と前記ゲートパッド電極、前記ソースパッド電極と前記パワー配線電極は、表面活性化接合されることを特徴とする半導体装置。
【請求項２６】
絶縁基板と、
前記絶縁基板上に配置された信号配線電極と、
前記絶縁基板上に若しくは前記絶縁基板を貫通して配置されたパワー配線電極と、
前記絶縁基板上にフリップチップに配置され、半導体基板と、前記半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記半導体基板の表面上に配置されたドレインパッド電極とを有する半導体デバイスと、
前記ゲートパッド電極上に配置されたゲートコネクタと、
前記ソースパッド電極上に配置されたソースコネクタと
を備え、前記ゲートコネクタと前記ゲートパッド電極および前記信号配線電極、前記ソースコネクタと前記ソースパッド電極および前記パワー配線電極は、表面活性化接合されることを特徴とする半導体装置。
【請求項２７】
前記絶縁基板を搭載するヒートスプレッダをさらに備え、前記絶縁基板と前記ヒートスプレッダは、表面活性化接合されることを特徴とする請求項２５または２６に記載の半導体装置。
【請求項２８】
前記ドレインパッド電極上に配置されたドレインコネクタを備え、前記ドレインパッド電極と前記ドレインコネクタは、表面活性化接合されることを特徴とする請求項２６に記載の半導体装置。
【請求項２９】
前記ゲートコネクタは逆Ｔ字型形状を備え、前記ゲートコネクタが前記ゲートパッド電極と接触する面積よりも前記ゲートコネクタが前記信号配線電極と接触する面積のほうが大きいことを特徴とする請求項２６に記載の半導体装置。
【請求項３０】
前記半導体デバイスを複数備え、前記半導体デバイスの複数の前記ゲートコネクタは、前記ゲートパッド電極と同時に表面活性化接合可能であることを特徴とする請求項２６に記載の半導体装置。
【請求項３１】
前記半導体デバイスを複数備え、前記半導体デバイスの複数の前記ソースコネクタは、前記ソースパッド電極と同時に表面活性化接合可能であることを特徴とする請求項２６に記載の半導体装置。
【請求項３２】
前記半導体デバイスを複数備え、前記半導体デバイスの複数の前記ドレインパッド電極は、前記ドレインコネクタと同時に表面活性化接合可能であることを特徴とする請求項２８に記載の半導体装置。
【請求項３３】
前記ゲートコネクタと前記ゲートパッド電極および前記信号配線電極との間に、表面活性化接合によって形成されたゲート表面活性化接合層およびゲートコネクタ表面活性化接合層を備えることを特徴とする請求項２６に記載の半導体装置。
【請求項３４】
前記ソースコネクタと前記ソースパッド電極および前記パワー配線電極との間に、表面活性化接合によって形成されたソース表面活性化接合層およびソースコネクタ表面活性化接合層を備えることを特徴とする請求項２６に記載の半導体装置。
【請求項３５】
前記ドレインコネクタと前記ドレインパッド電極との間に、表面活性化接合によって形成されたドレイン表面活性化接合層を備えることを特徴とする請求項２６に記載の半導体装置。
【請求項３６】
前記絶縁基板の裏面上に配置された金属層を備え、前記金属層と前記ヒートスプレッダとの間に、表面活性化接合によって形成されたヒートスプレッダ表面活性化接合層を備えることを特徴とする請求項２７に記載の半導体装置。
【請求項３７】
前記ゲート表面活性化接合層および前記ゲートコネクタ表面活性化接合層は、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成されることを特徴とする請求項３３に記載の半導体装置。
【請求項３８】
前記ソース表面活性化接合層および前記ソースコネクタ表面活性化接合層は、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成されることを特徴とする請求項３４に記載の半導体装置。
【請求項３９】
前記ドレイン表面活性化接合層は、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成されることを特徴とする請求項３５に記載の半導体装置。
【請求項４０】
前記ヒートスプレッダ表面活性化接合層は、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくＡｌはの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成されることを特徴とする請求項３６に記載の半導体装置。
【請求項４１】
前記ゲートコネクタおよび前記ソースコネクタは、Ａｌ、Ｃｕ、ＣｕＭｏ、ＣｕＷ、若しくはＡｌＳｉＣのいずれかで形成されることを特徴とする請求項２６に記載の半導体装置。
【請求項４２】
前記半導体デバイスは、ＳｉＣ系、ＧａＮ系、ＡｌＮ系、ダイヤモンド系、若しくはＳｉ系のいずれかのパワーデバイスであることを特徴とする請求項２５または２６に記載の半導体装置。
【請求項４３】
前記半導体デバイスは、バンドギャップエネルギーが１．１ｅＶ〜８ｅＶの半導体を用いることを特徴とする請求項２５または２６に記載の半導体装置。
【請求項４４】
真空下若しくは不活性ガス下において、半導体デバイスおよび前記半導体デバイスと相対する被接合部金属とを、前記半導体デバイスに施された金属を介して、若しくは前記半導体デバイスの表面そのものに対して、前記被接合部金属の表面と共に、表面活性化処理する工程と、
真空下若しくは不活性ガス下において、前記半導体デバイスと前記被接合部金属間に第１圧力を印加して、仮接合する工程と、
大気圧下において、前記半導体デバイスおよび前記被接合部金属間に第２圧力を印加し、かつ低温加熱して、前記半導体デバイスおよび前記被接合部金属間に表面活性化接合を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４５】
前記表面活性化処理する工程は、前記半導体デバイスの表面、若しくは前記被接合部金属の表面の酸化膜や吸着分子を除去した上で再付着を防止することを特徴とする請求項４４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に表面活性化接合による半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
現在多くの研究機関において、シリコンカーバイド（ＳｉＣ：Silicon Carbide）デバイスの研究開発が行われている。ＳｉＣデバイスの特徴として、低オン抵抗、高速スイッチングおよび高温動作などを挙げることができる。
【０００３】
従来、半導体パワーモジュールの分野で使用されている絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）などのＳｉデバイスでは、動作可能な温度範囲が１５０℃程度までであるため、従来のＳｎ−Ａｇ系などの低融点半田を使用しても駆動することが可能であった。
【０００４】
しかしながら、ＳｉＣデバイスでは、理論的に、約４００℃まで動作可能であり、従来の低融点半田を使用する場合、ＳｉＣデバイスを高温で駆動すると、低融点半田による結合部が溶融し、電極間のショート、ＳｉＣデバイスとベースプレート間の剥離などを生じ、ＳｉＣデバイスの信頼性を損なうものとなっていた。
【０００５】
このため、ＳｉＣデバイスを高温で駆動することができず、ＳｉＣデバイスの特徴を最大限に生かすことができなかった。
【０００６】
また、現在はこの高融点の接合などが盛んに開発されているが、量産を考慮した場合、プロセス時間が長く量産性に向いておらず、さらにプロセス温度も高いため、モジュールを作製する際に使用される個々の材料の熱膨張係数の違いにより、材料に余分なストレスがかかり、信頼性の確保ができない。
【０００７】
ＳｉＣデバイスの相互接続方法および低熱抵抗パッケージについては、既に開示されている（例えば、特許文献１および特許文献２参照。）。特許文献１および特許文献２においては、ＳｉＣデバイスを収容するパッケージの形成方法が開示されており、ＳｉＣデバイスは、他の部品若しくは導電性表面に対して、液相拡散（ＴＬＰ：Transient Liquid Phase）接合技術を用いて結合されている。
【０００８】
一方、Ｓｎおよび／又はＰｂを含んでなり、融点が比較的低い、例えば、４３０℃以下の複合はんだ物品については、既に開示されている（例えば、特許文献３参照。）。特許文献３においては、半田合金が基本半田より小さい液相と固相の温度差を有することを特徴とする。
【０００９】
さらに、ウエハレベルのソルダ・トランスファ技術を用いた金属トランスファＭＥＭＳパッケージについても、既に開示されている（例えば、非特許文献１参照。）。非特許文献１においては、相対的に薄いＮｉ−Ｓｎ層を用いて、デバイスウェハとパッケージキャップとをＴＬＰ技術により、結合している。
【００１０】
また、半導体素子を裏面から冷却器を介して液体冷却する機器についても開示されている（例えば、特許文献４参照。）。
【００１１】
また、常温接合法を用いて形成した半導体素子モジュールについても開示されている（例えば、特許文献５参照。）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】国際公開第ＷＯ２００６／０７４１６５号
【特許文献２】米国特許出願公開第ＵＳ２００６／０１５１８７１号明細書
【特許文献３】特表平０４−５０３４８０号
【特許文献４】特開２０１０−２４５３２９号公報
【特許文献５】特開２００８−４７７３６号公報
【非特許文献】
【００１３】
【非特許文献１】ワレン  シー・ウエルシュ３世、ジュンセオク  チャエ、カーリル  ナジャフィ著「ウエハレベルのソルダ・トランスファ技術を用いた金属トランスファＭＥＭＳパッケージ」、米国電気電子協会  トランザクション  オン  アドバンスド  パッケージング，２８巻、ナンバー４、２００５年１１月、６４３−６４９ページ（Warren C. Welch, ＩＩＩ, Junseok Chae, and Khalil Najafi, “Transfer of Metal MEMS Packages Using a Wafer-Level Solder Transfer Technique”, IEEE TRANSACTION ON ADVANCED PACKAGING, VOL, 28, NO.4, NOVEMBER 2005, pp. 643-649）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
現在Ｐｂフリーの要求を満たすために、一般的には、低融点半田であるＳｎ−Ａｇ半田などが使用されている。しかし上記で述べたように、低融点半田では、最大でも２３０℃程度と融解温度が低く、ＳｉＣのような高温駆動が可能なデバイスでは使用することができない。
【００１５】
本発明の目的は、表面活性化接合により、プロセス温度が低温化され、加圧圧力が低圧化され、かつプロセス時間が短縮化された半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明の一態様によれば、第１絶縁基板と、前記第１絶縁基板上に配置され、第１半導体基板と、前記第１半導体基板の表面上に配置されたソースパッド電極およびゲートパッド電極と、前記第１半導体基板の裏面上に配置されたドレインパッド電極とを有する第１半導体デバイスと、前記第１絶縁基板上に配置され、第２半導体基板と、前記第２半導体基板の表面上に配置されたアノード電極と、前記第２半導体基板の裏面上に配置されたカソード電極とを有する第２半導体デバイスとを備え、前記ドレインパッド電極と前記第１絶縁基板、前記カソード電極と前記第１絶縁基板は、表面活性化接合される半導体装置半導体装置が提供される。
【００１７】
本発明の他の態様によれば、第１絶縁基板と、前記第１絶縁基板上にフリップチップに配置され、第１半導体基板と、前記第１半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記第１半導体基板の表面上に配置されたドレインパッド電極とを有する第１半導体デバイスと、前記第１絶縁基板上に配置され、第２半導体基板と、前記第２半導体基板の裏面上に配置されたアノード電極と、前記第２半導体基板の表面上に配置されたカソード電極とを有する第２半導体デバイスとを備え、前記ゲートパッド電極と前記前記第１絶縁基板、前記ソースパッド電極と前記第１絶縁基板、前記アノード電極と前記第１絶縁基板は、表面活性化接合される半導体装置が提供される。
【００１８】
本発明の他の態様によれば、絶縁基板と、前記絶縁基板上に配置された信号配線電極と、前記絶縁基板上に若しくは前記絶縁基板を貫通して配置されたパワー配線電極と、前記絶縁基板上にフリップチップに配置され、半導体基板と、前記半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記半導体基板の表面上に配置されたドレインパッド電極とを有する半導体デバイスとを備え、前記信号配線電極と前記ゲートパッド電極、前記ソースパッド電極と前記パワー配線電極は、表面活性化接合される半導体装置が提供される。
【００１９】
本発明の他の態様によれば、絶縁基板と、前記絶縁基板上に配置された信号配線電極と、前記絶縁基板上に若しくは前記絶縁基板を貫通して配置されたパワー配線電極と、前記絶縁基板上にフリップチップに配置され、半導体基板と、前記半導体基板の裏面上に配置されたソースパッド電極およびゲートパッド電極と、前記半導体基板の表面上に配置されたドレインパッド電極とを有する半導体デバイスと、前記ゲートパッド電極上に配置されたゲートコネクタと、前記ソースパッド電極上に配置されたソースコネクタとを備え、前記ゲートコネクタと前記ゲートパッド電極および前記信号配線電極、前記ソースコネクタと前記ソースパッド電極および前記パワー配線電極は、表面活性化接合される半導体装置が提供される。
【００２０】
本発明の他の態様によれば、真空下若しくは不活性ガス下において、半導体デバイスおよび前記半導体デバイスと相対する被接合部金属とを、前記半導体デバイスに施された金属を介して、若しくは前記半導体デバイスの表面そのものに対して、前記被接合部金属の表面と共に、表面活性化処理する工程と、真空下若しくは不活性ガス下において、前記半導体デバイスと前記被接合部金属間に第１圧力を印加して、仮接合する工程と、大気圧下において、前記半導体デバイスおよび前記被接合部金属間に第２圧力を印加し、かつ低温加熱して、前記半導体デバイスおよび前記被接合部金属間に表面活性化接合を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００２１】
本発明によれば、表面活性化接合により、プロセス温度が低温化され、加圧圧力が低圧化され、かつプロセス時間が短縮化された半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】第１の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図２】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図３】第１の実施の形態の変形例１に係る半導体装置であって、図１のＩ−Ｉ線に沿う模式的断面構造図。
【図４】第１の実施の形態の変形例２に係る半導体装置であって、図１のＩ−Ｉ線に沿う模式的断面構造図。
【図５】第１の実施の形態の変形例３に係る半導体装置であって、図１のＩ−Ｉ線に沿う模式的断面構造図。
【図６】第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図７】第１の実施の形態に係る半導体装置の製造方法に適用する表面活性化接合工程の説明であって、（ａ）チャンバ内において２つの金属材料が互いに対向し、対向する表面のいずれか若しくは両方に、表面活性化工程を実施する様子を示す模式的断面構造図、（ｂ）チャンバ内において２つの金属材料が互いに対向して接触し、低加圧下で、接触界面が変形した様子を示す模式的断面構造図、（ｃ）大気圧下において、２つの金属材料が互いに対向して接触し、低温加熱・低加圧下で、接触界面が完全に消失し、１つの境界面のみが形成された様子を示す模式的断面構造図、（ｄ）境界面が除去されてシームレスな表面活性化接合が形成された様子を示す模式的断面構造図。
【図８】第１の実施の形態に係る半導体装置の製造方法において、表面活性化接合工程における温度プロファイル例および圧力プロファイル例と、相対的に高加圧・高加熱の固相拡散接合工程における温度プロファイル例および圧力プロファイル例との比較例。
【図９】第１の実施の形態に係る半導体装置に適用される実装基板の模式的断面構造図。
【図１０】第１の実施の形態に係る半導体装置に適用される半導体基板の模式的断面構造図。
【図１１】第１の実施の形態に係る半導体装置に適用する半導体デバイスの例であって、ＳｉＣ・ＭＯＳＦＥＴの模式的断面構造図。
【図１２】第１の実施の形態に係る半導体装置に適用する半導体デバイスの例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ・ＭＯＳＦＥＴの模式的断面構造図。
【図１３】第１の実施の形態に係る半導体装置を適用して構成された３相交流インバータの模式的回路構成図。
【図１４】第２の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図１５】図１４のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１６】第２の実施の形態の変形例１に係る半導体装置であって、図１４のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１７】第２の実施の形態の変形例２に係る半導体装置であって、図１４のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１８】第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造図。
【図１９】第３の実施の形態に係る半導体装置に搭載する半導体デバイスの模式的平面パターン構成図。
【図２０】第３の実施の形態に係る半導体装置に搭載する半導体デバイスの模式的鳥瞰構造図。
【図２１】図１９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図２２】第３の実施の形態に係る半導体装置を搭載する絶縁基板の模式的平面パターン構成図。
【図２３】図２２の絶縁基板上に複数の半導体デバイスをフリップチップに搭載した様子を説明する模式的平面パターン構成図。
【図２４】図２２の絶縁基板上に複数の半導体デバイスをフリップチップに搭載した実施の形態に係る半導体装置の模式的平面パターン構成図。
【図２５】図２４のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図２６】図２４のＩＶ−ＩＶ線に沿う模式的断面構造であり、かつヒートスプレッダ上に搭載した第３の実施の形態に係る半導体装置の模式的断面構造図。
【図２７】（ａ）第３の実施の形態の変形例１に係る半導体装置の模式的鳥瞰構造図、（ｂ）図２７（ａ）のＶ−Ｖ線に沿う模式的断面構造図。
【図２８】第３の実施の形態の変形例２に係る半導体装置であって、図２４のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図２９】第３の実施の形態の変形例３に係る半導体装置であって、図２４のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図３０】第３の実施の形態の変形例４に係る半導体装置の模式的断面構造図。
【図３１】ヒートスプレッダ上に搭載した第３の実施の形態の変形例４に係る半導体装置の模式的断面構造図。
【図３２】（ａ）第３の実施の形態の変形例５に係る半導体装置の模式的鳥瞰構造図、（ｂ）図３２（ａ）のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図３３】ヒートスプレッダ上に搭載した第３の実施の形態の変形例６に係る半導体装置の模式的断面構造図。
【図３４】ヒートスプレッダ上に搭載した第３の実施の形態の変形例７に係る半導体装置の模式的断面構造図。
【発明を実施するための形態】
【００２３】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２４】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２５】
[第１の実施の形態]
第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表される。
【００２６】
第１の実施の形態に係る半導体装置は、図１に示すように、２個のＭＯＳＦＥＴ（Metal-Oxide- Semiconductor Field Effect Transistor）１０Ｔ1・１０Ｔ2と１個のショットキーバリアダイオード（ＳＢＤ:Schottky Barrier Diode）１０Ｄ1からなる半導体デバイスと２個のＭＯＳＦＥＴ１０Ｔ3・１０Ｔ4と１個のＳＢＤ１０Ｄ2からなる半導体デバイスが１つのパッケージに搭載されるツーインワン（Two in One）構成を有する。しかも、半導体デバイスのソースパッド電極ＳＰ、ゲートパッド電極ＧＰおよびアノード電極Ａが表面側に配置されたStandard (Face Up Chip)構成を有する。
【００２７】
尚、第１の実施の形態に係る半導体装置は、フォーインワン（Four in One）構成、シックスインワン（Six in One）構成などに形成することも可能である。さらにＤＣ−ＤＣコンバータと組み合わせた構成も可能である。
【００２８】
第１の実施の形態に係る半導体装置は、図１および図２に示すように、第１絶縁基板８と、第１絶縁基板８上に配置され、第１半導体基板２６Ｔと、第１半導体基板２６Ｔの表面上に配置されたソースパッド電極ＳＰおよびゲートパッド電極ＧＰと、第１半導体基板２６Ｔの裏面上に配置されたドレインパッド電極（図示省略）とを有する第１半導体デバイス１０Ｔ1・１０Ｔ2と、第１絶縁基板８上に配置され、第２半導体基板２６Ｄと、第２半導体基板２６Ｄの表面上に配置されたアノード電極Ａと、第２半導体基板２６Ｄの裏面上に配置されたカソード電極（図示省略）とを有する第２半導体デバイス１０Ｄ1とを備える。ここで、ドレインパッド電極と第１絶縁基板８、カソード電極と第１絶縁基板８は、表面活性化接合される。
【００２９】
また、第１の実施の形態に係る半導体装置は、図１および図２に示すように、第１絶縁基板８上に配置された信号配線電極１２Ｇとゲートパッド電極ＧＰとを接続するボンディングワイヤＢＬ１・ＢＬ２とを備える。
【００３０】
また、第１の実施の形態に係る半導体装置は、図１および図２に示すように、第１絶縁基板８を搭載するヒートスプレッダ１００をさらに備え、第１絶縁基板８とヒートスプレッダ１００は、表面活性化接合される。
【００３１】
また、第１の実施の形態に係る半導体装置は、図１および図２に示すように、第１絶縁基板８の表面上に配置された金属層１４Ｄ・１４Ｋを備え、金属層１４Ｄ・１４Ｋとドレインパッド電極・カソード電極との間に、表面活性化接合によって形成されたドレイン表面活性化接合層４８Ｄ・カソード表面活性化接合層４８Ｋを備えていても良い。
【００３２】
また、第１の実施の形態に係る半導体装置は、図１および図２に示すように、第１絶縁基板８の裏面上に配置された金属層６を備え、金属層６とヒートスプレッダ１００との間に、表面活性化接合によって形成されたヒートスプレッダ表面活性化接合層４８Ｈを備える。従って、第１の実施の形態に係る半導体装置は、シングルサイド冷却構成を有する。
【００３３】
尚、ドレイン表面活性化接合層４８Ｄ、カソード表面活性化接合層４８Ｋおよびヒートスプレッダ表面活性化接合層４８Ｈは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成可能である。
【００３４】
第１半導体デバイス１０Ｔ1・１０Ｔ2・１０Ｔ3・１０Ｔ4および第２半導体デバイス１０Ｄ1・１０Ｄ2は、ＳｉＣ系、ＧａＮ系、ＡｌＮ系、ダイヤモンド系、若しくはＳｉ系のいずれかのパワーデバイスで形成可能である。
【００３５】
また、第１半導体デバイス１０Ｔ1・１０Ｔ2・１０Ｔ3・１０Ｔ4および第２半導体デバイス１０Ｄ1・１０Ｄ2には、バンドギャップエネルギーが１．１ｅＶ〜８ｅＶの半導体を用いることができる。
【００３６】
第１絶縁基板７０は、ＡｌＮ、Ａｌ2Ｏ3、Ｓｉ3Ｎ4などで構成されたセラミック基板で形成可能である。第１絶縁基板８の表面・裏面には、例えば銅箔などで形成された金属層６・１４を備える。
【００３７】
尚、図２に示す第１の実施の形態に係る半導体装置は、モールディング後ケース封止される。
【００３８】
（変形例１）
第１の実施の形態の変形例１に係る半導体装置であって、図１のＩ−Ｉ線に沿う模式的断面構造は、図３に示すように表される。
【００３９】
第１の実施の形態の変形例１に係る半導体装置は、図３に示すように、ソースパッド電極ＳＰ上に配置されたソースコネクタ２０Ｔ1と、アノード電極Ａ上に配置されたアノードコネクタ２０Ａとを備え、ソースパッド電極ＳＰとソースコネクタ２０Ｔ1間、およびアノード電極Ａとアノードコネクタ２０Ａ間は、表面活性化接合される。
【００４０】
また、第１の実施の形態の変形例１に係る半導体装置は、図３に示すように、ソースコネクタ２０Ｔ1およびアノードコネクタ２０Ａ上に面一に配置された第１上面板電極２２を備える。
【００４１】
また、第１の実施の形態の変形例１に係る半導体装置は、図３に示すように、ソースコネクタ２０Ｔ1とソースパッド電極ＳＰおよびアノードコネクタ２０Ａとアノード電極Ａとの間に、表面活性化接合によって形成されたソース表面活性化接合層４８Ｓおよびアノード表面活性化接合層４８Ａを備えていても良い。
【００４２】
また、第１の実施の形態の変形例１に係る半導体装置は、図３に示すように、第１絶縁基板８上に配置された信号配線電極１２Ｇとゲートパッド電極ＧＰとを接続するボンディングワイヤＢＬ１・ＢＬ２とを備える。
【００４３】
また、第１の実施の形態の変形例１に係る半導体装置は、図３に示すように、第１絶縁基板８を搭載するヒートスプレッダ１００をさらに備え、第１絶縁基板８とヒートスプレッダ１００は、表面活性化接合される。
【００４４】
また、第１の実施の形態の変形例１に係る半導体装置は、図３に示すように、第１絶縁基板８の裏面上に配置された金属層６を備え、金属層６とヒートスプレッダ１００との間に、表面活性化接合によって形成されたヒートスプレッダ表面活性化接合層４８Ｈを備える。
【００４５】
第１の実施の形態の変形例１に係る半導体装置は、ダブルサイド冷却構成を有する。
【００４６】
尚、ドレイン表面活性化接合層４８Ｄ、カソード表面活性化接合層４８Ｋおよびヒートスプレッダ表面活性化接合層４８Ｈは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成可能である。
【００４７】
尚、図３に示す第１の実施の形態の変形例１に係る半導体装置は、モールディング後ケース封止される。
【００４８】
第１の実施の形態の変形例１に係る半導体装置において、ソース表面活性化接合層４８Ｓ、ドレイン表面活性化接合層４８Ｄ、カソード表面活性化接合層４８Ｋおよびアノード表面活性化接合層４８Ａは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成される。
【００４９】
ヒートスプレッダ表面活性化接合層４８Ｈは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成される。
【００５０】
また、ソースコネクタ２０Ｔ1・２０Ｔ2およびアノードコネクタ２０Ａは、Ａｌ、Ｃｕ、ＣｕＭｏ、ＣｕＷ、若しくはＡｌＳｉＣのいずれかで形成される。その他の構成は、第１の実施の形態と同様である。
【００５１】
（変形例２）
第１の実施の形態の変形例２に係る半導体装置であって、図１のＩ−Ｉ線に沿う模式的断面構造は、図４に示すように表される。
【００５２】
第１の実施の形態の変形例２に係る半導体装置は、図４に示すように、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰおよびアノード電極Ａ上に配置された第２絶縁基板８を備え、ソースパッド電極ＳＰと第２絶縁基板８、ゲートパッド電極ＧＰと第２絶縁基板８、アノード電極Ａと第２絶縁基板８は、表面活性化接合される。
【００５３】
第１の実施の形態の変形例２に係る半導体装置は、図４に示すように、第２絶縁基板８の裏面に配置された金属層１４Ｇ・１４Ｓ・１４Ａを備え、金属層１４Ｓとソースパッド電極ＳＰ、金属層１４Ｇとゲートパッド電極ＧＰおよび金属層１４Ａとアノード電極Ａとの間に、表面活性化接合によって形成されたソース表面活性化接合層４８Ｓ、ゲート表面活性化接合層４８Ｇおよびアノード表面活性化接合層４８Ａを備えていても良い。
【００５４】
第１の実施の形態の変形例２に係る半導体装置は、図４に示すように、ダブルサイド冷却構成でかつワイヤレス絶縁モジュールの構成を備える。
【００５５】
第１の実施の形態の変形例２に係る半導体装置において、ソース表面活性化接合層４８Ｓ、ゲート表面活性化接合層４８Ｇ、アノード表面活性化接合層４８Ａは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成される。その他の構成は、第１の実施の形態と同様である。
【００５６】
（変形例３）
第１の実施の形態の変形例３に係る半導体装置であって、図１のＩ−Ｉ線に沿う模式的断面構造は、図５に示すように表される。
【００５７】
第１の実施の形態の変形例３に係る半導体装置は、図５に示すように、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰおよびアノード電極Ａ上に配置された第２上面板電極２２を備え、ソースパッド電極ＳＰと第２上面板電極２２、ゲートパッド電極ＧＰと第２上面板電極２２Ｇ、アノード電極Ａと第２上面板電極２２は、表面活性化接合される。ここで、第２上面板電極２２Ｇは、第２上面板電極２２内に、絶縁層２２Ｉを介して第２上面板電極２２と絶縁されて埋め込まれている。
【００５８】
第１の実施の形態の変形例３に係る半導体装置は、図５に示すように、第２上面板電極２２Ｇ・２２の裏面に配置された金属層１４Ｇ・１４Ｓ・１４Ａを備え、金属層１４Ｓとソースパッド電極ＳＰ、金属層１４Ｇとゲートパッド電極ＧＰおよび金属層１４Ａとアノード電極Ａとの間に、表面活性化接合によって形成されたソース表面活性化接合層４８Ｓ、ゲート表面活性化接合層４８Ｇおよびアノード表面活性化接合層４８Ａを備えていても良い。尚、金属層１４Ｇ・１４Ｓ・１４Ａは、必ずしも必須ではなく、構成上省略しても良い。この場合には、第２上面板電極２２とソースパッド電極ＳＰ、第２上面板電極２２Ｇとゲートパッド電極ＧＰおよび第２上面板電極２２とアノード電極Ａとの間に、表面活性化接合によって形成されたソース表面活性化接合層４８Ｓ、ゲート表面活性化接合層４８Ｇおよびアノード表面活性化接合層４８Ａを備えていても良い。
【００５９】
第１の実施の形態の変形例３に係る半導体装置は、図５に示すように、ダブルサイド冷却構成でかつワイヤレスモジュールの構成を備える。
【００６０】
第１の実施の形態の変形例３に係る半導体装置において、ソース表面活性化接合層４８Ｓ、ゲート表面活性化接合層４８Ｇ、アノード表面活性化接合層４８Ａは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成される。その他の構成は、第１の実施の形態と同様である。
【００６１】
（表面活性化接合工程）
第１の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造は、図６に示すように表される。
【００６２】
第１の実施の形態に係る半導体装置の製造方法の一工程として、表面活性化接合工程は、真空下若しくは不活性ガス下において、半導体デバイスおよび半導体デバイスと相対する被接合部金属とを、半導体デバイスに施された金属を介して、若しくは半導体デバイスの表面そのものに対して、被接合部金属の表面と共に、表面活性化処理する工程と、真空下若しくは不活性ガス下において、半導体デバイスと被接合部金属間に第１圧力Ｐを印加して、仮接合する工程と、大気圧下において、半導体デバイスおよび被接合部金属間に第２圧力Ｐ１を印加し、かつ低温加熱して、半導体デバイスおよび被接合部金属間に表面活性化接合を形成する工程とを有する。
【００６３】
表面活性化接合を形成する第２圧力は、大気圧以上１０ＭＰａ以下である。
【００６４】
表面活性化接合を形成する温度は、室温以上１５０℃以下である。
【００６５】
第１の実施の形態に係る半導体装置の製造方法の一工程として、表面活性化接合工程は、図６に示すように、チャック４００に貼り付けられた絶縁基板８と、チップポケット５００内に収納された第１半導体デバイス１０Ｔ1・１０Ｔ2および第２半導体デバイス１０Ｄ1とを対向させて、チャンバ３００内に配置し、絶縁基板８の裏面に配置された金属層１４Ｄ・１４Ｋ・１４Ｄの表面を、表面活性化処理する。また、チップポケット５００は、弾性、伸縮性のある材料で形成することが、面活性化接合を形成する上で望ましい。
【００６６】
表面活性化処理（ＳＡＢ：Surface Activated Bonding）の方法としては、例えば、プラズマ処理、ＦＩＢ（Focused Ion Beam）などのイオンビーム処理、レーザービーム処理、光化学反応処理などを適用可能である。第１の実施の形態においては、Ａｒ+イオンによるプラズマ処理を実施している。
【００６７】
すなわち、Ａｒ+イオンを用いて金属層１４Ｄ・１４Ｋ・１４Ｄの表面を、表面活性化処理する。
【００６８】
次に、第１半導体デバイス１０Ｔ1のドレイン面・第２半導体デバイス１０Ｄ1のカソード面・第１半導体デバイス１０Ｔ1のドレイン面に対向させて、金属層１４Ｄ・１４Ｋ・１４Ｄの表面を配置し、第１圧力Ｐを印加して、仮接合を形成する。
【００６９】
次に、大気圧下において、金属層１４Ｄ・１４Ｋ・１４Ｄと第１半導体デバイス１０Ｔ1・第２半導体デバイス１０Ｄ1・第１半導体デバイス１０Ｔ1間に第２圧力Ｐ１を印加し、かつ低温加熱して、金属層１４Ｄ・１４Ｋ・１４Ｄと第１半導体デバイス１０Ｔ1・第２半導体デバイス１０Ｄ1・第１半導体デバイス１０Ｔ1間に表面活性化接合を形成する。
【００７０】
結果として、図２に示すように、表面活性化接合によってドレイン表面活性化接合層４８Ｄ・カソード表面活性化接合層４８Ｋ・ドレイン表面活性化接合層４８Ｄにより、金属層１４Ｄ・１４Ｋ・１４Ｄと第１半導体デバイス１０Ｔ1・第２半導体デバイス１０Ｄ1・第１半導体デバイス１０Ｔ1間に強固な接合が形成される。
【００７１】
尚、表面活性化接合を形成する対向する金属材料の表面上に、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ａｌなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成した後、実際の表面活性化処理を実施しても良い。
【００７２】
或いは、表面活性化接合を形成する対向する金属材料の表面そのものに表面活性化処理を実施しても良い。
【００７３】
表面活性化接合工程においては、チャンバ３００内において、接合させる表面をＡｒ+のプラズマに晒し、表面活性化する。
【００７４】
次に、チャンバ３００内において、接合させる表面を接触させて、相対的に低い圧力で仮接合を形成する。
【００７５】
次に、大気圧下で、仮接合面に相対的に低い圧力（例えば、約大気圧〜約１０ＭＰａ）と、例えば、室温〜約１５０℃程度の熱を与え、２つの材料を表面活性化接合させる。
【００７６】
第１の実施の形態に係る半導体装置の製造方法に適用する表面活性化接合工程の説明であって、チャンバ３００内において２つの金属材料Ｍ１・Ｍ２が互いに対向し、対向する表面のいずれか若しくは両方に、表面活性化処理工程を実施する様子を示す模式的断面構造は図７（ａ）に示すように表される。
【００７７】
更に、チャンバ３００内において２つの金属材料Ｍ１・Ｍ２が互いに対向して接触し、圧力Ｐの低加圧下で、接触界面ＢＦが塑性変形した様子を示す模式的断面構造は、図７（ｂ）に示すように表される。
【００７８】
更に、大気圧下において、２つの金属材料Ｍ１・Ｍ２が互いに対向して接触し、低温加熱・圧力Ｐ１の低加圧下で、接触界面が完全に消失し、１つの境界面ＢＳのみが形成された様子を示す模式的断面構造は、図７（ｃ）に示すように表される。
【００７９】
更に、境界面が除去されてシームレスな表面活性化接合が形成された様子を示す模式的断面構造は、図７（ｄ）に示すように表される。
【００８０】
（ａ）まず、図７（ａ）に示すように、チャンバ３００内において２つの金属材料Ｍ１・Ｍ２を互いに対向させ、対向する表面のいずれか若しくは両方に、表面活性化処理工程を実施する。ここで、表面活性化処理工程は、Ａｒ+イオンによるプラズマ処理を実施している。
【００８１】
（ｂ）次に、チャンバ３００内において２つの金属材料Ｍ１・Ｍ２を互いに対向して接触させ、例えば、圧力Ｐの相対的に低い圧力を印加する。結果として、接触界面ＢＦが塑性変形する。
【００８２】
（ｃ）次に、図７（ｃ）に示すように、大気圧下で、ヒータ６００等で加熱工程を実施しつつ、２つの金属材料Ｍ１・Ｍ２が互いに対向して接触し、低温加熱・圧力Ｐ１の低加圧を実施する。結果として、接触界面ＢＦが完全に消失し、１つの境界面ＢＳのみが形成される。このときの加熱温度は、例えば、室温以上約１５０℃以下である。圧力は、大気圧以上約１０ＭＰａ以下である。
【００８３】
（ｄ）さらに上記の圧力Ｐ１を印加しつつ、加熱工程を実施し続けると、図７（ｄ）に示すように、２つの金属材料Ｍ１・Ｍ２の境界面ＢＳが除去されてシームレスな表面活性化接合が形成される。
【００８４】
（表面活性化接合と固相拡散接合条件の比較）
第１の実施の形態に係る半導体装置の製造方法において、相対的に低加圧・低加熱の表面活性化接合工程における温度プロファイル例および圧力プロファイル例と、比較例として固相拡散接合工程における温度プロファイル例および圧力プロファイル例は、図８に示すように表される。
【００８５】
固相拡散接合工程における温度プロファイル例および圧力プロファイル例では、図８に示すように、初期状態において、圧力を約９０ＭＰａ印加し、この圧力を保持したままで、約５分以内で、常温から３５０℃まで昇温する。その後、約２０分間にわたり約９０ＭＰａの圧力と、約３５０℃の加熱温度を保持させる。その後、約２５分間で、圧力を約９０ＭＰａから大気圧まで降下させると共に、加熱温度を約３５０℃から約２００℃まで降下する。その後、約２５分間で、加熱温度を約２００℃から常温まで降下する。図８から明らかなように、加圧・加熱プロセス時間は、約１時間で終了している。
【００８６】
一方、第１の実施の形態に係る半導体装置の製造方法として、相対的に低加圧・低加熱の表面活性化接合工程における温度プロファイル例および圧力プロファイル例では、図８に示すように、加熱温度は、例えば、室温以上約１５０℃以下である。圧力は、大気圧以上約１０ＭＰａ以下である。加圧・加熱プロセス時間は、約５分程度で終了している。
【００８７】
第１の実施の形態に係る半導体装置に適用される実装基板７０の模式的断面構造は、図９に示すように表され、適用される半導体基板７の模式的断面構造は、図１０に示すように表される。
【００８８】
第１の実施の形態に係る半導体装置において適用される実装基板７０の模式的断面構造は、図９に示すように、絶縁基板８の表面および裏面に金属層１４・６を形成した構造を備えていても良い。ここで、金属層１４・６は、ＤＢＣ（Direct Bonding Copper）基板やＤＢＡ（Direct Brazed Aluminum）などの実装基板７０の表面上のＣｕ電極やＡｌ電極で形成されていても良い。これらのＣｕ電極やＡｌ電極をパターニング加工して、絶縁基板８上に信号配線電極１２とパワー配線電極１６を形成しても良い。或いは、絶縁基板８上に、めっき技術、スパッタリング技術若しくは真空蒸着技術などを用いて信号配線電極１２およびパワー配線電極１６をパターン形成しても良い。
【００８９】
ドレイン表面活性化接合を形成するためには、基板の平坦性が要求されるため、実装基板７０の代わりに、図１０に示すように、シリコンウェハなどの半導体基板７も適用可能である。図１０の例では、半導体基板７上に、金属層５を形成している。
【００９０】
金属層１４・６・５は、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成可能である。
【００９１】
第１の実施の形態に係る半導体装置およびその製造方法によれば、低温度プロセスで高融点の表面活性化接合層を形成することができるため、製造工程時に材料へのダメージを低減することができる。
【００９２】
第１の実施の形態に係る半導体装置によれば、半導体デバイスを複数個並列に配置した構造を同時プロセスで実現することも可能であるため、大容量化、量産化、工程時間の短縮化、工程の簡略化が容易である。
【００９３】
第１の実施の形態の変形例２および３に係る半導体装置においては、表面活性化接合により電極接続を実施しているため、ワイヤボンドレス化が可能である。このため、製造時の信頼性を向上可能であり、また、ボンディングワイヤの有する寄生インダクタンスが低減され、高速スイッチング性能や高周波駆動性能を達成可能である。
【００９４】
第１の実施の形態の変形例１〜３に係る半導体装置によれば、半導体デバイスを実装基板側と上面板電極２２若しくは第２絶縁基板側の両面から冷却する両面冷却構造を実現することができ、放熱性能に優れている。
【００９５】
（半導体デバイスの構成例）
第１の実施の形態に係る半導体装置１に適用する半導体デバイス１０の例として、ＳｉＣ・ＭＯＳＦＥＴの模式的断面構造は、図１１に示すように、ｎ-高抵抗層からなる半導体基板２６と、半導体基板２６の表面側に形成されたｐベース領域２８と、ｐベース領域２８の表面に形成されたソース領域３０と、ｐベース領域２８間の半導体基板２６の表面上に配置されたゲート絶縁膜３２と、ゲート絶縁膜３２上に配置されたゲート電極３８と、ソース領域３０に接続されたソース電極３４と、半導体基板２６の表面と反対側の裏面に配置されたｎ+ドレイン領域２４と、ｎ+ドレイン領域２４に接続されたドレインパッド電極３６とを備える。
【００９６】
図１１では、半導体デバイス１０は、プレーナゲート型ｎチャネル縦型ＳｉＣ・ＭＯＳＦＥＴで構成されているが、トレンチゲート型ｎチャネル縦型ＳｉＣ・ＭＯＳＦＥＴなどで構成されていても良い。
【００９７】
また、第１の実施の形態に係る半導体装置１に適用する半導体デバイス１０には、ＳｉＣ・ＭＯＳＦＥＴの代わりに、ＧａＮ系ＦＥＴなどを適用することもできる。
【００９８】
第１の実施の形態に係る半導体装置１に適用する半導体デバイス１０には、ＳｉＣ系、ＧａＮ系、ＡｌＮ系、ダイヤモンド系、若しくはＳｉ系のいずれかのパワーデバイスを適用可能である。
【００９９】
更には、第１の実施の形態に係る半導体装置１に適用する半導体デバイス１０には、バンドギャップエネルギーが、例えば、１．１ｅＶ〜８ｅＶの半導体を用いることができる。
【０１００】
第１の実施の形態に係る半導体装置によれば、表面活性化接合層４８Ｇ・４８Ｓ・４８Ｄ・４８Ｈとして、例えば、金属銀の融点が約９６０℃と高い耐熱性を備えているため、この表面活性化接合層４８Ｇ・４８Ｓ・４８Ｄ・４８ＨをＳｉＣ系ＦＥＴやＧａＮ系ＦＥＴなどのパワーデバイスに適用することによって、パワーデバイスを高温で駆動することができる。
【０１０１】
第１の実施の形態に係るに適用する半導体デバイス１０の例であって、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰを含むＳｉＣ・ＭＯＳＦＥＴの模式的断面構造は、図１２に示すように表される。ゲートパッド電極ＧＰは、ゲート絶縁膜３２上に配置されたゲート電極３８に接続され、ソースパッド電極ＳＰは、ソース領域３０に接続されたソース電極３４に接続される。
【０１０２】
また、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰは、図１２に示すように、半導体デバイス１０の表面を覆うパッシべーション用の層間絶縁膜４４上に配置される。尚、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの下方の半導体基板２６内には、図２６の構成例では、図示を省略しているが、図１１或いは、図１２の中央部と同様に、微細構造のトランジスタ構造が形成されていても良い。
【０１０３】
さらに、図１２に示すように、中央部のトランジスタ構造においても、パッシべーション用の層間絶縁膜４４上にソースパッド電極ＳＰが延在して配置されていても良い。或いは、図２６の中央部のトランジスタ構造において、パッシべーション用の層間絶縁膜４４上にゲートパッド電極ＧＰが延在して配置されていても良い。
【０１０４】
（半導体装置を適用した応用例）
次に、図１３を参照して、第１の実施の形態に係る半導体装置１を用いて構成した３相交流インバータについて説明する。
【０１０５】
図１３に示すように、３相交流インバータは、ゲートドライブ部５０と、ゲートドライブ部５０に接続されたパワーモジュール部５２と、３相交流モータ部５４とを備える。パワーモジュール部５２は、３相交流モータ部５４のＵ相、Ｖ相、Ｗ相に対応して、Ｕ、Ｖ、Ｗ相のインバータが接続されている。
【０１０６】
尚、図１３においては、ゲートドライブ部５０は、トランジスタＱ１・Ｑ２のゲート電極にのみ接続されているが、トランジスタＱ３・Ｑ４のゲート電極、トランジスタＱ５・Ｑ６のゲート電極に対しても同様に接続されている。
【０１０７】
パワーモジュール部５２は、コンデンサＣが接続されたプラス端子（＋）とマイナス端子（−）間に、インバータ構成のＳｉＣ・ＭＯＳＦＥＴＱ１・Ｑ２、Ｑ３・Ｑ４、およびＱ５・Ｑ６が接続されている。さらに、ＳｉＣ・ＭＯＳＦＥＴＱ１〜Ｑ６のソース・ドレイン間には、ダイオードＤ１〜Ｄ６がそれぞれ逆並列に接続されている。
【０１０８】
第１の実施の形態に係る半導体装置１に適用される半導体デバイス１０に相当するＳｉＣ・ＭＯＳＦＥＴＱ１〜Ｑ６は、上述のように、表面活性化接合層４８Ｇ・４８Ｓ・４８Ｄ・４８Ｈを介して実装基板７０或いはヒートスプレッダ１００の上に電気的に接続される。
【０１０９】
第１の実施の形態およびその変形例１〜３によれば、表面活性化接合により、プロセス温度が低温化され、加圧圧力が低圧化され、かつプロセス時間が短縮化された半導体装置およびその製造方法を提供することができる。
【０１１０】
[第２の実施の形態]
第２の実施の形態に係る半導体装置の模式的平面パターン構成は、図１４に示すように表され、図１４のＩＩ−ＩＩ線に沿う模式的断面構造は、図１５に示すように表される。
【０１１１】
第２の実施の形態に係る半導体装置は、図１４に示すように、２個のＭＯＳＦＥＴ１０Ｔ1・１０Ｔ2と１個のＳＢＤ１０Ｄ1からなる半導体デバイスと２個のＭＯＳＦＥＴ１０Ｔ3・１０Ｔ4と１個のＳＢＤ１０Ｄ2からなる半導体デバイスが１つのパッケージに搭載されるツーインワン（Two in One）構成を有する。しかも、半導体デバイスのソースパッド電極ＳＰ、ゲートパッド電極ＧＰおよびアノード電極Ａがフリップチップに配置されたFlip  (Face Down Chip)構成を有する。
【０１１２】
尚、第２の実施の形態に係る半導体装置は、フォーインワン（Four in One）構成、シックスインワン（Six in One）構成などに形成することも可能である。さらにＤＣ−ＤＣコンバータと組み合わせた構成も可能である。
【０１１３】
第２の実施の形態に係る半導体装置は、図１４および図１５に示すように、第１絶縁基板８と、第１絶縁基板８上にフリップチップに配置され、第１半導体基板２６Ｔ1と、第１半導体基板２６Ｔ1の裏面上に配置されたソースパッド電極ＳＰおよびゲートパッド電極ＧＰと、第１半導体基板２６Ｔ1の表面上に配置されたドレインパッド電極Ｄとを有する第１半導体デバイス１０Ｔ1と、第１絶縁基板８上に配置され、第２半導体基板２６Ｄ1と、第２半導体基板２６Ｄ1の裏面上に配置されたアノード電極Ａと、第２半導体基板２６Ｄ1の表面上に配置されたカソード電極Ｋとを有する第２半導体デバイス１０Ｄ1とを備え、ゲートパッド電極ＧＰと第１絶縁基板８、ソースパッド電極ＳＰと第１絶縁基板８、アノード電極Ａと第１絶縁基板８は、表面活性化接合される。
【０１１４】
また、第２の実施の形態に係る半導体装置は、図１５に示すように、第１絶縁基板８を搭載するヒートスプレッダ１００をさらに備え、第１絶縁基板８とヒートスプレッダ１００は、表面活性化接合される。
【０１１５】
また、第２の実施の形態に係る半導体装置は、図１５に示すように、第１絶縁基板８の表面上に配置された金属層１４Ｇ・１４Ｓ・１４Ａを備え、金属層１４Ｇ・１４Ｓ・１４Ａとゲートパッド電極ＧＰ・ソースパッド電極ＳＰ・アノード電極Ａとの間に、表面活性化接合によって形成されたゲート表面活性化接合層４８Ｇ・ソース表面活性化接合層４８Ｓ・カソード表面活性化接合層４８Ｋを備えていても良い。
【０１１６】
また、第２の実施の形態に係る半導体装置は、図１５に示すように、第１絶縁基板８の裏面上に配置された金属層６を備え、金属層６とヒートスプレッダ１００との間に、表面活性化接合によって形成されたヒートスプレッダ表面活性化接合層４８Ｈを備える。従って、第２の実施の形態に係る半導体装置は、シングルサイド冷却構成を有する。
【０１１７】
尚、ゲート表面活性化接合層４８Ｇ・ソース表面活性化接合層４８Ｓ・カソード表面活性化接合層４８Ｋおよびヒートスプレッダ表面活性化接合層４８Ｈは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成可能である。
【０１１８】
第１半導体デバイス１０Ｔ1・１０Ｔ2・１０Ｔ3・１０Ｔ4および第２半導体デバイス１０Ｄ1・１０Ｄ2は、ＳｉＣ系、ＧａＮ系、ＡｌＮ系、ダイヤモンド系、若しくはＳｉ系のいずれかのパワーデバイスで形成可能である。
【０１１９】
また、第１半導体デバイス１０Ｔ1・１０Ｔ2・１０Ｔ3・１０Ｔ4および第２半導体デバイス１０Ｄ1・１０Ｄ2には、バンドギャップエネルギーが１．１ｅＶ〜８ｅＶの半導体を用いることができる。
【０１２０】
第１絶縁基板８は、ＡｌＮ、Ａｌ2Ｏ3、ＳｉＮなどで構成されたセラミック基板で形成可能である。第１絶縁基板８の表面・裏面には、例えば銅箔などで形成された金属層６・１４を備える。
【０１２１】
尚、図１５に示す第２の実施の形態に係る半導体装置は、モールディング後ケース封止される。
【０１２２】
（変形例１）
第２の実施の形態の変形例１に係る半導体装置であって、図１４のＩＩ−ＩＩ線に沿う模式的断面構造は、図１６に示すように表される。
【０１２３】
第２の実施の形態の変形例１に係る半導体装置は、図１６に示すように、ドレインパッド電極Ｄおよびカソード電極Ｋ上に配置された第３上面板電極２２を備え、ドレインパッド電極Ｄと第３上面板電極２２、カソード電極Ｋと第３上面板電極２２は、表面活性化接合される。
【０１２４】
第２の実施の形態の変形例１に係る半導体装置は、図１６に示すように、第３上面板電極２２とドレインパッド電極Ｄ、第３上面板電極２２とカソード電極Ｋとの間に、表面活性化接合によって形成されたドレイン表面活性化接合層４８Ｄおよびカソード表面活性化接合層４８Ｋを備えていても良い。
【０１２５】
第２の実施の形態の変形例１に係る半導体装置は、図１６に示すように、ダブルサイド冷構成でかつワイヤレスモジュールの構成を備える。
【０１２６】
第２の実施の形態の変形例１に係る半導体装置において、ドレイン表面活性化接合層４８Ｄおよびカソード表面活性化接合層４８Ｋは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成される。その他の構成は、第２の実施の形態と同様である。
【０１２７】
（変形例２）
第２の実施の形態の変形例２に係る半導体装置であって、図１４のＩＩ−ＩＩ線に沿う模式的断面構造は、図１７に示すように表される。
【０１２８】
第２の実施の形態の変形例２に係る半導体装置は、図１７に示すように、ドレインパッド電極Ｄおよびカソード電極Ｋ上に配置された第２絶縁基板８を備え、ドレインパッド電極Ｄと第２絶縁基板８、カソード電極Ｋと第２絶縁基板８は、表面活性化接合される。
【０１２９】
第２の実施の形態の変形例２に係る半導体装置は、図１７に示すように、第２絶縁基板８の裏面に配置された金属層１４Ｄ・１４Ｋを備え、金属層１４Ｄとドレインパッド電極Ｄおよび金属層１４Ｋとカソードパッド電極Ｋとの間に、表面活性化接合によって形成されたドレイン表面活性化接合層４８Ｄおよびカソード表面活性化接合層４８Ｋを備えていても良い。
【０１３０】
第２の実施の形態の変形例２に係る半導体装置は、図１７に示すように、ダブルサイド冷却構成でかつワイヤレス絶縁モジュールの構成を備える。
【０１３１】
第２の実施の形態の変形例２に係る半導体装置において、ドレイン表面活性化接合層４８Ｄおよびカソード表面活性化接合層４８Ｋは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成される。その他の構成は、第２の実施の形態と同様である。
【０１３２】
（表面活性化接合工程）
第２の実施の形態に係る半導体装置の製造方法の一工程を説明する模式的断面構造は、図１８に示すように表される。
【０１３３】
第２の実施の形態に係る半導体装置の製造方法の一工程として、表面活性化接合工程は、図１８に示すように、チャック４００に貼り付けられた絶縁基板８と、チップポケット５００内に収納された第１半導体デバイス１０Ｔ1・１０Ｔ2および第２半導体デバイス１０Ｄ1とを対向させて、チャンバ３００内に配置し、絶縁基板８の裏面に配置された金属層１４Ｇ・１４Ｓ・１４Ａ・１４Ｓ・１４Ｇの表面を、表面活性化処理する。また、チップポケット５００は、弾性、伸縮性のある材料で形成することが、面活性化接合を形成する上で望ましい。
【０１３４】
表面活性化処理（ＳＡＢ）の方法としては、例えば、プラズマ処理、ＦＩＢなどのイオンビーム処理、レーザービーム処理、光化学反応処理などを適用可能である。第２の実施の形態においては、Ａｒ+イオンによるプラズマ処理を実施している。
【０１３５】
すなわち、Ａｒ+イオンを用いて金属層１４Ｇ・１４Ｓ・１４Ａの表面を、表面活性化処理する。
【０１３６】
次に、第１半導体デバイス１０Ｔ1のゲートパッド電極ＧＰ・ソースパッド電極ＳＰ、第２半導体デバイス１０Ｄ1のアノード電極Ａに対向させて、金属層１４Ｇ・１４Ｓ・１４Ａの表面を配置し、第１圧力Ｐを印加して、仮接合を形成する。
【０１３７】
次に、大気圧下において、金属層１４Ｇ・１４Ｓ・１４Ａとゲートパッド電極ＧＰ・ソースパッド電極ＳＰ・のアノード電極Ａ間に第２圧力Ｐ１を印加し、かつ低温加熱して、金属層１４Ｇ・１４Ｓ・１４Ａとゲートパッド電極ＧＰ・ソースパッド電極ＳＰ・のアノード電極Ａ間に表面活性化接合を形成する。
【０１３８】
結果として、図１５に示すように、表面活性化接合によってゲート表面活性化接合層４８Ｇ・ソース表面活性化接合層４８Ｓ・アノード表面活性化接合層４８Ａにより、金属層１４Ｇ・１４Ｓ・１４Ａと第１半導体デバイス１０Ｔ1・第２半導体デバイス１０Ｄ1間に強固な接合が形成される。
【０１３９】
尚、表面活性化接合を形成する対向する金属材料の表面上に、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ａｌなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成した後、実際の表面活性化処理を実施しても良い。
【０１４０】
或いは、表面活性化接合を形成する対向する金属材料の表面そのものに表面活性化処理を実施しても良い。
【０１４１】
表面活性化接合工程においては、チャンバ３００内において、接合させる表面をＡｒ+のプラズマに晒し、表面活性化する。
【０１４２】
次に、チャンバ３００内において、接合させる表面を接触させて、相対的に低い圧力で仮接合を形成する。
【０１４３】
次に、大気圧下で、仮接合面に相対的に低い圧力（例えば、約大気圧〜約１０ＭＰａ）と、例えば、室温〜約１５０℃程度の熱を与え、２つの材料を表面活性化接合させる。
【０１４４】
第２の実施の形態およびその変形例１〜２によれば、表面活性化接合により、プロセス温度が低温化され、加圧圧力が低圧化され、かつプロセス時間が短縮化された半導体装置およびその製造方法を提供することができる。
【０１４５】
[第３の実施の形態]
第３の実施の形態に係る半導体装置１に搭載する半導体デバイス１０の模式的平面パターン構成は、図１９に示すように表され、模式的鳥瞰構造は、図２０に示すように表され、図１９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は、図２１に示すように表される。
【０１４６】
第３の実施の形態に係る半導体装置１に搭載する半導体デバイス１０は、図１９〜図２１に示すように、半導体基板２６と、半導体基板２６の表面に形成された層間絶縁膜４４上に配置されたゲートパッド電極ＧＰおよびソースパッド電極ＳＰと、ゲートパッド電極ＧＰ上にゲート表面活性化接合層４８Ｇを介して配置されたゲートコネクタ１８と、ソースパッド電極ＳＰ上にソース表面活性化接合層４８Ｓを介して配置されたソースコネクタ２０と、半導体基板２６の裏面に形成されたドレイン領域２４上に配置されたドレインパッド電極３６とを備える。ゲートコネクタ１８は、Ｔ字型形状を有する。半導体デバイス１０の詳細構造は、図２５〜図２６において詳述するため、図２０においては、詳細構造は図示を省略している。
【０１４７】
図１９において、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰの表面上には、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）などを形成しても良い。すなわち、半導体デバイス１０の表面には、ソースパッド電極ＳＰ・ゲートパッド電極ＧＰ上に、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどからなる金属層を、めっき技術、スパッタリング技術若しくは真空蒸着技術などを用いて形成し、ソースコネクタ２０・ゲートコネクタ１８との間で、表面活性化接合層４８Ｓ・４８Ｇを形成しても良い。
【０１４８】
第３の実施の形態に係る半導体装置１を搭載する実装基板７０は、図２２に示すように、絶縁基板８と、絶縁基板８上に配置された信号配線電極１２およびパワー配線電極１６を備える。
【０１４９】
図２２の実装基板７０上に複数の半導体デバイス１０1・１０2・１０3・１０4をフリップチップに搭載した様子を説明する模式的平面パターン構成は、図２３に示すように表される。また、図２２の実装基板７０上に複数の半導体デバイス１０1・１０2・１０3・１０4をフリップチップに搭載した実施の形態に係る半導体装置１の模式的平面パターン構成は、図２４に示すように表され、図２４のＩＶ−ＩＶ線に沿う模式的断面構造は、図２５に示すように表され、図２４のＩＶ−ＩＶ線に沿う模式的断面構造であり、かつヒートスプレッダ１００上に搭載した第３の実施の形態に係る半導体装置１の模式的断面構造は、図２６に示すように表される。尚、ここでは、半導体デバイス１０を複数個並列配置した構成例について開示しているが、半導体デバイス１０は、１個のみ配置されていても良い。ここで、図２５および図２６においては、半導体基板２６の表面に形成された層間絶縁膜４４は、図示を省略している。
【０１５０】
第３の実施の形態に係る半導体装置１は、図１９〜図２６に示すように、絶縁基板８と、絶縁基板８上に配置された信号配線電極１２と、絶縁基板８上に配置されたパワー配線電極１６と、絶縁基板８上にフリップチップに配置され、半導体基板２６と、半導体基板２６の裏面上に配置されたソースパッド電極ＳＰおよびゲートパッド電極ＧＰと、半導体基板２６の表面上に配置されたドレインパッド電極３６1・３６2・３６3・３６4とを有する半導体デバイス１０1・１０2・１０3・１０4と、ゲートパッド電極ＧＰ上に配置されたゲートコネクタ１８1・１８2・１８3・１８4と、ソースパッド電極ＳＰ上に配置されたソースコネクタ２０1・２０2・２０3・２０4とを備える。ここで、ゲートコネクタ１８1・１８2・１８3・１８4とゲートパッド電極ＧＰおよび信号配線電極１２、ソースコネクタ２０1・２０2・２０3・２０4とソースパッド電極ＳＰおよびパワー配線電極１６は、表面活性化接合される。
【０１５１】
第３の実施の形態に係る半導体装置１は、半導体デバイス１０のゲートパッド電極ＧＰ、ソースパッド電極ＳＰ、ドレインパッド電極３６のすべてに表面活性化技術による表面活性化接合を形成し、半導体デバイス１０のソースパッド電極ＳＰが裏側になるように、フェースダウン（Face Down）に配置する。ゲートパッド電極ＧＰおよびソースパッド電極ＳＰを裏面に配置し、ドレインパッド電極３６を表面に配置したフェースダウン配置によって、フリップチップ構造を実現している。半導体デバイス１０のゲートパッド電極ＧＰ、ソースパッド電極ＳＰ、ドレインパッド電極３６のすべてに表面活性化技術による表面活性化接合を形成するため、完全なワイヤボンドレス化を実現することができる。
【０１５２】
また、第３の実施の形態に係る半導体装置１は、図２６に示すように、実装基板７０を搭載するヒートスプレッダ１００をさらに備え、実装基板７０とヒートスプレッダ１００は、表面活性化接合されていても良い。
【０１５３】
また、第３の実施の形態に係る半導体装置１は、図２４〜図２６に示すように、ドレインパッド電極３６1・３６2・３６3・３６4上に配置されたドレインコネクタＤＣを備え、ドレインパッド電極３６1・３６2・３６3・３６4とドレインコネクタＤＣは、表面活性化接合される。
【０１５４】
また、ゲートコネクタ１８1・１８2・１８3・１８4は、図２０に示すように、Ｔ字型形状のゲートコネクタ１８1・１８2・１８3・１８4がゲートパッド電極ＧＰと接触する面積よりもゲートコネクタ１８1・１８2・１８3・１８4が信号配線電極１２と接触する面積のほうが大きくなされていても良い。さらに、ゲートコネクタ１８1・１８2・１８3・１８4のＴ字型形状は、末広がりのバチ型形状、若しくはテーパー形状を備えていても良い。このような末広がりのバチ型形状、若しくはテーパー形状を備えることによって、ゲートコネクタ１８1・１８2・１８3・１８4の強度を増大することができる。
【０１５５】
また、第３の実施の形態に係る半導体装置１は、図２３〜図２４に示すように、半導体デバイス１０1・１０2・１０3・１０4を複数備え、半導体デバイス１０1・１０2・１０3・１０4の複数のゲートコネクタ１８1・１８2・１８3・１８4は、ゲートパッド電極ＧＰと同時に表面活性化接合可能である。
【０１５６】
また、第３の実施の形態に係る半導体装置１は、図２３〜図２４に示すように、半導体デバイス１０1・１０2・１０3・１０4を複数備え、半導体デバイス１０1・１０2・１０3・１０4の複数のソースコネクタ２０1・２０2・２０3・２０4は、ソースパッド電極ＳＰと同時に表面活性化接合可能である。
【０１５７】
また、第３の実施の形態に係る半導体装置１は、図２３〜図２４に示すように、半導体デバイス１０1・１０2・１０3・１０4を複数備え、半導体デバイス１０1・１０2・１０3・１０4の複数のドレインパッド電極３６1・３６2・３６3・３６4は、ドレインコネクタＤＣと同時に表面活性化接合可能である。
【０１５８】
また、図２４〜図２６に示すように、第３の実施の形態に係る半導体装置１は、ゲートコネクタ１８1・１８2・１８3・１８4とゲートパッド電極ＧＰおよび信号配線電極１２との間に、表面活性化接合によって形成されたゲート表面活性化接合層４８Ｇおよびゲートコネクタ表面活性化接合層４８ＧＣを備えていても良い。
【０１５９】
同様に、図２４〜図２６に示すように、ソースコネクタ２０1・２０2・２０3・２０4とソースパッド電極ＳＰおよびパワー配線電極１６との間に、表面活性化接合によって形成されたソース表面活性化接合層４８Ｓおよびソースコネクタ表面活性化接合層４８ＳＣを備えていても良い。
【０１６０】
同様に、図２４〜図２６に示すように、ドレインコネクタＤＣとドレインパッド電極３６1・３６2・３６3・３６4との間に、表面活性化接合によって形成されたドレイン表面活性化接合層４８Ｄを備えていても良い。
【０１６１】
また、第３の実施の形態に係る半導体装置１において、実装基板７０は、絶縁基板８の裏面上に配置された金属層６を備え、金属層６とヒートスプレッダ１００との間に、表面活性化接合によって形成されたヒートスプレッダ表面活性化接合層４８Ｈを備えていても良い。
【０１６２】
ゲート表面活性化接合層４８Ｇ、ゲートコネクタ表面活性化接合層４８ＧＣ、ソース表面活性化接合層４８Ｓ、ソースコネクタ表面活性化接合層４８ＳＣ、ドレイン表面活性化接合層４８Ｄおよびヒートスプレッダ表面活性化接合層４８Ｈは、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属同士の表面活性化接合によって形成可能である。ここで、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ若しくはＡｌの組み合わせから選択されるいずれか単数若しくは複数の金属は、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成可能である。
【０１６３】
また、ドレインコネクタＤＣ、ソースコネクタ２０1・２０2・２０3・２０4およびゲートコネクタ１８1・１８2・１８3・１８4は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銅モリブデン（ＣｕＭｏ）合金、銅タングステン（ＣｕＷ）合金、若しくはＡｌ-ＳｉＣのいずれかで形成可能である。
【０１６４】
また、第３の実施の形態に係る半導体装置１において、表面活性化接合層４８Ｇ・４８ＧＣ・４８Ｓ・４８ＳＣ・４８Ｄ・４８Ｈを形成する際に、接合部に加圧する圧力は、約大気圧以上約１０ＭＰａ以下であり、加熱温度は、室温〜約１５０℃以下であることが望ましい。
【０１６５】
（変形例１）
第３の実施の形態の変形例１に係る半導体装置１の模式的鳥瞰構造は、図２７（ａ）に示すように表され、図２７（ａ）のＶ−Ｖ線に沿う模式的断面構造は、図２７（ｂ）に示すように表される。第３の実施の形態の変形例１に係る半導体装置１においては、複数の半導体デバイス１０1・１０2・１０3を、絶縁基板８上にそれぞれ配置された信号配線電極１２・パワー配線電極１６に対して、フリップチップに配置し、かつドレインパッド電極３６1・３６2・３６3上にドレインコネクタＤＣを共通に配置している。第３の実施の形態の変形例１に係る半導体装置１においては、ゲートパッド電極ＧＰとソースパッド電極ＳＰが並列に配置され、ゲートパッド電極ＧＰ上に配置されるゲートコネクタ１８1・１８2・１８3およびソースパッド電極ＳＰ上に配置されるソースコネクタ２０1・２０2・２０3は互いに並列にストライプ状に配置される。第３の実施の形態の変形例１に係る半導体装置１においては、ゲートパッド電極ＧＰとゲートパッド電極ＧＰ上に配置されるゲートコネクタ１８1・１８2・１８3を第３の実施の形態に比較して、相対的に大きな面積で形成して、接合強度の増大化を図っている。
【０１６６】
また、第３の実施の形態の変形例１においても、図示は省略されているが、表面活性化接合層４８Ｇ・４８ＧＣ・４８Ｓ・４８ＳＣ・４８Ｄ・４８Ｈを第３の実施の形態の構成と同様に配置している。
【０１６７】
また、第３の実施の形態の変形例１に係るに係る半導体装置１においても、表面活性化接合層４８Ｇ・４８ＧＣ・４８Ｓ・４８ＳＣ・４８Ｄ・４８Ｈを形成する際に、接合部に加圧する圧力は、約大気圧以上約１０ＭＰａ以下であり、加熱温度は、室温〜約１５０℃以下であることが望ましい。
【０１６８】
（変形例２）
第３の実施の形態の変形例２に係る半導体装置であって、図２４のＩＶ−ＩＶ線に沿う模式的断面構造は、図２８に示すように表される。
【０１６９】
第３の実施の形態の変形例２に係る半導体装置においては、図２８に示すように、ゲートコネクタ１８1・１８2・１８3・１８4を省略し、ゲートパッド電極ＧＰおよび信号配線電極１２との間に、表面活性化接合によって形成されたゲート表面活性化接合層４８Ｇを備える。
【０１７０】
同様に、図２８に示すように、ソースコネクタ２０1・２０2・２０3・２０4を省略し、ソースパッド電極ＳＰとパワー配線電極１６との間に、表面活性化接合によって形成されたソース表面活性化接合層４８Ｓを備える。その他の構成は、第３の実施の形態と同様である。
【０１７１】
（変形例３）
第３の実施の形態の変形例３に係る半導体装置であって、図２４のＩＶ−ＩＶ線に沿う模式的断面構造は、図２９に示すように表される。
【０１７２】
第３の実施の形態の変形例３に係る半導体装置においては、ゲートコネクタ１８1・１８2・１８3・１８4と、ゲートパッド電極ＧＰおよび信号配線電極１２との間を直接表面活性化接合している。
【０１７３】
同様に、図２９に示すように、ソースコネクタ２０1・２０2・２０3・２０4と、ソースパッド電極ＳＰおよびパワー配線電極１６との間を直接表面活性化接合している。
【０１７４】
更に、図２９に示すように、ドレインコネクタＤＣとドレインパッド電極３６1・３６2・３６3・３６4との間を直接表面活性化接合している。
【０１７５】
第３の実施の形態の変形例３に係る半導体装置に示すように、半導体デバイスの電極層と対向する金属層との間を直接表面活性化接合することで、製造工程数を減らし、製造コストの削減を図ることができる。その他の構成は、第３の実施の形態と同様である
尚、図２９においては、金属層６とヒートスプレッダ１００間には、ヒートスプレッダ表面活性化接合層４８Ｈが配置される例が示されているが、金属層６とヒートスプレッダ１００間を直接表面活性化接合しても良い。
【０１７６】
（変形例４）
第３の実施の形態の変形例４に係る半導体装置１は、図３０に示すように、絶縁基板８と、絶縁基板８に配置された信号配線電極１２と、絶縁基板８を貫通して配置されたパワー配線電極１６ａと、絶縁基板８上にフリップチップに配置され、半導体基板２６と、半導体基板２６の裏面上に配置されたソースパッド電極ＳＰおよびゲートパッド電極ＧＰと、半導体基板２６の表面上に配置されたドレインパッド電極３６とを有する半導体デバイス１０1と、ゲートパッド電極ＧＰ上に配置されたゲートコネクタ１８1と、ソースパッド電極ＳＰ上に配置されたソースコネクタ２０1とを備える。ここで、ゲートコネクタ１８1とゲートパッド電極ＧＰおよび信号配線電極１２、およびソースコネクタ２０1とソースパッド電極ＳＰおよびパワー配線電極１６は、表面活性化接合される。図３０の構成は、第３の実施の形態における図２５の構成に対応している。
【０１７７】
第３の実施の形態の変形例４に係る半導体装置１においては、パワー配線電極１６ａが絶縁基板８を貫通して配置されている。ここで、パワー配線電極１６ａは、例えば、厚さ約０．５ｍｍ〜約１．０ｍｍ程度の厚銅板で形成される。パワー配線電極１６ａ上には、例えば、銀メッキ層１９を形成して、ソースコネクタ２０1との接続を容易にしても良い。
【０１７８】
パワー配線電極１６ａにより、低抵抗で放熱性にも優れる厚銅板を介して、例えば、約数百アンペア程度の大電流も絶縁基板８の厚さ方向への通電が可能である。
【０１７９】
また、第３の実施の形態の変形例４に係る半導体装置１は、図３１に示すように、実装基板７０を搭載するヒートスプレッダ１００をさらに備え、実装基板７０とヒートスプレッダ１００は、表面活性化接合されていても良い。その他の構成は、第３の実施の形態と同様であるため、重複説明は省略する。
【０１８０】
（変形例５）
第３の実施の形態の変形例５に係る半導体装置１の模式的鳥瞰構造は、図３２（ａ）に示すように表され、図３２（ａ）のＶＩ−ＶＩ線に沿う模式的断面構造は、図３２（ｂ）に示すように表される。第３の実施の形態の変形例５に係る半導体装置１においては、複数の半導体デバイス１０1・１０2・１０3を、絶縁基板８上に配置された信号配線電極１２・絶縁基板８を貫通して配置されたパワー配線電極１６ａに対して、フリップチップに配置し、かつドレインパッド電極３６1・３６2・３６3上にドレインコネクタＤＣを共通に配置している。第３の実施の形態の変形例５に係る半導体装置１においては、ゲートパッド電極ＧＰとソースパッド電極ＳＰが並列に配置され、ゲートパッド電極ＧＰ上に配置されるゲートコネクタ１８1・１８2・１８3およびソースパッド電極ＳＰ上に配置されるソースコネクタ２０1・２０2・２０3は互いに並列にストライプ状に配置される。
【０１８１】
第３の実施の形態の変形例５に係る半導体装置１においても、変形例４と同様に、パワー配線電極１６ａが絶縁基板８を貫通して配置されている。パワー配線電極１６ａ上には、例えば、銀メッキ層１９を形成して、ソースコネクタ２０1・２０2・２０3との接続を容易にしても良い。その他の構成は、第３の実施の形態の変形例１と同様であるため、重複説明は省略する。
【０１８２】
（変形例６）
第３の実施の形態の変形例６に係る半導体装置であって、図２４のＩＶ−ＩＶ線に沿う模式的断面構造は、図３３に示すように表される。
【０１８３】
第３の実施の形態の変形例６に係る半導体装置においては、変形例４（図３０）と比較し、図３３に示すように、ゲートコネクタ１８1・１８2・１８3・１８4を省略し、ゲートパッド電極ＧＰおよび信号配線電極１２との間に、表面活性化接合によって形成されたゲート表面活性化接合層４８Ｇを備える。
【０１８４】
同様に、図３３に示すように、変形例４（図３０）と比較し、ソースコネクタ２０1・２０2・２０3・２０4を省略し、ソースパッド電極ＳＰとパワー配線電極１６との間に、表面活性化接合によって形成されたソース表面活性化接合層４８Ｓを備える。その他の構成は、第３の実施の形態と同様である。
【０１８５】
（変形例７）
第３の実施の形態の変形例７に係る半導体装置であって、図２４のＩＶ−ＩＶ線に沿う模式的断面構造は、図３４に示すように表される。
【０１８６】
第３の実施の形態の変形例７に係る半導体装置においては、図３４に示すように、ゲートコネクタ１８1・１８2・１８3・１８4と、ゲートパッド電極ＧＰおよび信号配線電極１２との間を直接表面活性化接合している。
【０１８７】
同様に、図３４に示すように、ソースコネクタ２０1・２０2・２０3・２０4と、ソースパッド電極ＳＰおよびパワー配線電極１６との間を直接表面活性化接合している。
【０１８８】
更に、図３４に示すように、ドレインコネクタＤＣとドレインパッド電極３６1・３６2・３６3・３６4との間を直接表面活性化接合している。
【０１８９】
第３の実施の形態の変形例７に係る半導体装置に示すように、半導体デバイスの電極層と対向する金属層との間を直接表面活性化接合することで、製造工程数を減らし、製造コストの削減を図ることができる。その他の構成は、第３の実施の形態と同様である
尚、図３４においては、金属層６とヒートスプレッダ１００間には、ヒートスプレッダ表面活性化接合層４８Ｈが配置される例が示されているが、金属層６とヒートスプレッダ１００間を直接表面活性化接合しても良い。
【０１９０】
（半導体装置の製造方法）
第３の実施の形態に係る半導体装置１の製造方法は、図２５に示すように、ゲートコネクタ１８1とゲートパッド電極ＧＰおよび信号配線電極１２を表面活性化接合して、ゲート表面活性化接合層４８Ｇおよびゲートコネクタ表面活性化接合層４８ＧＣを形成する工程と、ソースコネクタ２０1とソースパッド電極ＳＰおよびパワー配線電極１６ａを表面活性化接合して、ソース表面活性化接合層４８Ｓおよびソースコネクタ表面活性化接合層４８ＳＣを形成する工程とを有する。
【０１９１】
また、第３の実施の形態に係る半導体装置１の製造方法は、図２５に示すように、ドレインコネクタＤＣとドレインパッド電極３６1を表面活性化接合して、ドレイン表面活性化接合層４８Ｄを形成する工程を有していても良い。
【０１９２】
また、ゲート表面活性化接合層４８Ｇおよびゲートコネクタ表面活性化接合層４８ＧＣを形成する工程と、ソース表面活性化接合層４８Ｓおよびソースコネクタ表面活性化接合層４８ＳＣを形成する工程は、同時に実施しても良い。
【０１９３】
また、ドレイン表面活性化接合層４８Ｄを形成する工程と、ソース表面活性化接合層４８Ｓおよびソースコネクタ表面活性化接合層４８ＳＣを形成する工程は、同時に実施しても良い。
【０１９４】
また、第３の実施の形態に係る半導体装置１の製造方法は、図２６に示すように、絶縁基板８の裏面上に配置された金属層６とヒートスプレッダ１００を表面活性化接合して、ヒートスプレッダ表面活性化接合層４８Ｈを形成する工程を有していても良い。
【０１９５】
また、第３の実施の形態に係る半導体装置１の製造方法において、表面活性化接合を形成する圧力は、例えば、約大気圧以上約１０ＭＰａ以下であり、加熱温度は、例えば、室温〜約１５０℃以下である。
【０１９６】
（ドレイン表面活性化接合）
半導体デバイス１０のドレイン側表面上に、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ａｌなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成する。例えば、ドレイン領域２４に対して順次Ｔｉ／Ｎｉ／Ａｕ／Ａｇが積層されたドレインパッド電極３６の構造を形成しても良い。また、半導体デバイス１０のソース電極３４をＡｌで形成する場合には、このＡｌ上に順次Ｎｉ／Ａｇが積層された電極構造を形成しても良い。
【０１９７】
また、ドレインコネクタＤＣの裏面上に、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ａｌなどを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成しても良い。
【０１９８】
半導体デバイス１０のドレイン側表面上に形成されたＴｉ／Ｎｉ／Ａｕ／Ａｇと、ドレインコネクタＤＣの裏面上に形成されたＣｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどの表面の両方若しくは一方の表面を、チャンバ内において、Ａｒ+のプラズマに晒し、表面活性化する。
【０１９９】
次に、半導体デバイス１０のドレイン側表面上に形成されたＴｉ／Ｎｉ／Ａｕ／Ａｇと、ドレインコネクタＤＣの裏面上に形成されたＣｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどの表面を接触させる。このとき、相対的に低圧力Ｐを印加して接触させる。
【０２００】
次に、大気圧下において、半導体デバイス１０のドレイン側表面上に形成されたＴｉ／Ｎｉ／Ａｕ／Ａｇと、ドレインコネクタＤＣの裏面上に形成されたＣｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどの表面を相対的に低温で加熱しつつ、かつ相対的に低圧力Ｐ１を印加して、表面活性化接合を形成する。表面活性化接合を形成する圧力は、例えば、約大気圧以上約１０ＭＰａ以下であり、加熱温度は、例えば、室温〜約１５０℃以下である。
【０２０１】
加熱温度（約１５０℃以下）の保持時間は約１分であり、加熱温度から室温までの冷却時間および室温から加熱温度まで昇温時間は合わせて約数分であり、全体のプロセス時間としては、約数分以内である。
【０２０２】
（ヒートスプレッダ表面活性化接合）
絶縁基板８とヒートスプレッダ１００などのベースプレートの接合も同様に形成可能である。すなわち、ヒートスプレッダ１００の表面に、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉ、Ａｌなどからなる金属層１００ａ・１００ｂを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成する。また、絶縁基板８の表面に、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどからなる金属層１４・６を、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成する。
【０２０３】
その後、絶縁基板８の裏面とヒートスプレッダ１００の表面をチャンバ内において、Ａｒ+のプラズマに晒し、表面活性化する。
【０２０４】
次に、大気圧下において、上記と同様に圧力と熱を加えて、ヒートスプレッダ表面活性化接合層４８Ｈを形成する。
【０２０５】
次に、半導体デバイス１０の裏面側のゲートコネクタ１８とゲートパッド電極ＧＰ間にゲート表面活性化接合層４８Ｇを形成し、ソースコネクタ２０とソースパッド電極ＳＰ間にソース表面活性化接合層４８Ｓを形成しても良い。
【０２０６】
次に、半導体デバイス１０のドレインパッド電極３６の表面とドレインコネクタＤＣの裏面を接触させ、上記と同様に圧力と熱を加えて、ドレイン表面活性化接合層４８Ｄを形成しても良い。
【０２０７】
尚、表面活性化接合層を形成する順番は、ヒートスプレッダ表面活性化接合層４８Ｈ・ゲート表面活性化接合層４８Ｇ・ソース表面活性化接合層４８Ｓ・ドレイン表面活性化接合層４８Ｄの順序に限定されるものではなく、適宜順番を選択可能である。例えば、ドレイン表面活性化接合層４８Ｄ・ソース表面活性化接合層４８Ｓ・ゲート表面活性化接合層４８Ｇを同時工程で形成し、最後にヒートスプレッダ表面活性化接合層４８Ｈを形成しても良い。
【０２０８】
（ソース表面活性化接合・ゲート表面活性化接合）
第３の実施の形態に係る半導体装置１の製造方法においては、まず図２０に示すように、ソースパッド電極ＳＰ、ゲートパッド電極ＧＰに接合させるためのソースコネクタ２０、ゲートコネクタ１８を用意する。ソースコネクタ２０およびゲートコネクタ１８の材料は、基本的には、電気伝導度、熱伝導度の高い材料、さらに搭載する半導体デバイス１０と熱膨張係数の近い材料が選択される。例えば、電気伝導度、熱伝導度の高い材料としては、Ａｌ、Ｃｕなどの材料を選択可能である。或いは、搭載する半導体デバイス１０と熱膨張係数の近い材料の観点からは、ＣｕＭｏやＣｕＷ、さらにＡｌ-ＳｉＣなどの材料を選択可能である。ソースコネクタ２０およびゲートコネクタ１８の材料の表面上には、Ｃｕ、ＡｇやＡｕ、さらにＴｉやＮｉを、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成しても良い。
【０２０９】
次に、ゲートパッド電極ＧＰおよびソースパッド電極ＳＰの表面には、図示は省略されているが、Ｃｕ、Ａｇ、Ａｕ、Ｔｉ、Ｎｉなどからなる金属層を、めっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成しても良い。
【０２１０】
ここで、金属層の材料は、これらに表面活性化接合するソースコネクタ２０・ゲートコネクタ１８の材料によって変更可能である。例えば、ゲートコネクタ・１８ソースコネクタ２０をＡｇめっき層で被覆する場合には、ゲートパッド電極ＧＰ・ソースパッド電極ＳＰ上は、Ａｇからなる金属層をめっき技術、スパッタリング技術若しくは真空蒸着技術を用いて形成して、Ａｇ同士で表面活性化接合を容易にすることも可能である。
【０２１１】
また、ゲートパッド電極ＧＰ・ソースパッド電極ＳＰがＡｌで形成されている場合には、Ａｌの酸化を防止するために、ゲートコネクタ１８・ソースコネクタ２０にはＮｉめっきを行うと良い。Ａｌは非常に柔らかい金属であるため、表面活性化接合工程において塑性変形が容易に生じやすいが、ゲートコネクタ１８・ソースコネクタ２０にＮｉめっきを実施して、ある程度酸化膜が少ない状態を実現しておくことで、表面活性化接合を容易にすることができる。
【０２１２】
第３の実施の形態に係る半導体装置１の製造工程後の構成は、図２５〜図２６に示すように表される。
【０２１３】
図２５〜図２６に示すように、半導体デバイス１０のドレインパッド電極３６とドレインコネクタＤＣ間にドレイン表面活性化接合層４８Ｄが形成され、さらにゲートコネクタ１８とゲートパッド電極ＧＰ・信号配線電極１２間にゲート表面活性化接合層４８Ｇ・ゲートコネクタ表面活性化接合層４８ＧＣが形成される。
【０２１４】
同様に、図２５〜図２６に示すように、ソースコネクタ２０とソースパッド電極ＳＰ・パワー配線電極１６間にソース表面活性化接合層４８Ｓ・ソースコネクタ表面活性化接合層４８ＳＣが形成される。
【０２１５】
第３の実施の形態に係る半導体装置１の製造方法において、半導体デバイス１０のドレインパッド電極３６とドレインコネクタＤＣとの間のドレイン表面活性化接合工程では、ドレインパッド電極３６の表面が、例えば、Ａｇで形成され、ドレインコネクタＤＣの裏面には、例えば、Ａｇめっきが施されているため、Ａｇ−Ａｇ接合による表面活性化接合層４８Ｄが形成される。この表面活性化接合層４８Ｄの融解温度もＡｇの融点である約９６０℃となる。
【０２１６】
第３の実施の形態に係る半導体装置１においては、室温〜約１５０℃の相対的に低い加熱工程および約大気圧以上約１０ＭＰａ以下の低加圧工程によって、高融点の表面活性化接合層４８Ｄ・４８Ｓ・４８ＳＣ・４８Ｈ・４８Ｇ・４８ＧＣを得ることができる。
【０２１７】
また、第３の実施の形態に係る半導体装置１においては、ソースパッド電極ＳＰ・ゲートパッド電極ＧＰをソースコネクタ２０・ゲートコネクタ１８に表面活性化接合し、パワー配線電極１６・信号配線電極１２をソースコネクタ２０・ゲートコネクタ１８に表面活性化接合し、ドレインパッド電極３６をドレインコネクタＤＣに表面活性化接合するため、完全なワイヤボンドレス化を実現すると共に、半導体デバイス１０の両面冷却構造を実現することができる。
【０２１８】
さらに、実装基板７０をヒートスプレッダ１００に表面活性化接合することによって、半導体デバイス１０の両面冷却性能をさらに向上することができる。
【０２１９】
尚、第３の実施の形態の変形例１〜７に係る半導体装置１の製造方法についても実施の形態と同様であるため、重複説明は省略する。
【０２２０】
第３の実施の形態およびその変形例１〜７によれば、表面活性化接合により、プロセス温度が低温化され、加圧圧力が低圧化され、かつプロセス時間が短縮化された半導体装置およびその製造方法を提供することができる。
【０２２１】
本発明によれば、表面活性化接合により、プロセス温度が低温化され、プロセス時間が短縮化された半導体装置およびその製造方法を提供することができる。
【０２２２】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０２２３】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【０２２４】
本発明の半導体装置は、パワー半導体モジュール、インテリジェントパワーモジュールなどパワーデバイス全般に利用可能である。
【符号の説明】
【０２２５】
１…半導体装置
５、６、１４、１４Ｄ、１４Ｋ、１００ａ、１００ｂ…金属層
７…半導体基板
８…絶縁基板
１０、１０1、１０2、１０3、１０4、１０Ｔ1、１０Ｔ2、１０Ｔ3、１０Ｔ4、１０Ｄ1、１０Ｄ2…半導体デバイス
１２、１２Ｇ…信号配線電極
１６、１６ａ、１６Ｓ…パワー配線電極
１８、１８1、１８2、１８3、１８4…ゲートコネクタ
１９…銀メッキ層
２０、２０1、２０2、２０3、２０4、２０Ｔ1、２０Ｔ2…ソースコネクタ
２０Ａ…アノードコネクタ
２２…上面板電極
２４…ドレイン領域
２６、２６Ｔ、２６Ｄ…高抵抗基板
２８…ベース領域
３０…ソース領域
３２…ゲート絶縁膜
３４…ソース電極
３６…ドレインパッド電極
３８…ゲート電極
４４…層間絶縁膜
４８Ｇ…ゲート表面活性化接合層
４８Ｋ…カソード表面活性化接合層
４８Ａ…アノード表面活性化接合層
４８ＧＣ…ゲートコネクタ表面活性化接合層
４８Ｓ…ソース表面活性化接合層
４８ＳＣ…ソースコネクタ表面活性化接合層
４８Ｄ…ドレイン表面活性化接合層
４８Ｈ…ヒートスプレッダ表面活性化接合層
５０…ゲートドライブ部
５２…パワーモジュール部
５４…３相交流モータ部
７０…実装基板
１００…ヒートスプレッダ
３００…チャンバ
４００…チャック
５００…チップポケット
Ｃ…コンデンサ
Ｄ１〜Ｄ６…ダイオード
ＧＰ…ゲートパッド電極
ＳＰ…ソースパッド電極
ＤＣ…ドレインコネクタ
ＢＬ１、ＢＬ２…ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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