(57)【要約】【課題】システム動作中に、通常動作を中断することなく、コンパレータの閾値を校正するフラッシュ型アナログ・デジタル変換回路の実現。【解決手段】入力アナログ信号をそのまま出力するか、１ＬＳＢ分シフトして出力するように切り替えるアナログシフト回路12と、閾値がそれぞれ調整可能な複数のコンパレータcmp1-cmp5と、入力範囲の上限に閾値が一致する限界コンパレータcmp0と、エンコーダと、閾値調整回路16と、を有し、閾値が最上位のコンパレータから順に、１ＬＳＢ分シフトした入力アナログ信号が、１つ前側と２つ前側に隣接するコンパレータの閾値間に出現する出現頻度を求め、入力アナログ信号の１ＬＳＢ分のシフトを停止し、入力アナログ信号が、１つ前側に隣接するコンパレータの閾値間に出現する通常頻度を求め、通常頻度が出現頻度に等しくなるように閾値を調整するフラッシュ型アナログ・デジタル変換回路。【選択図】図８
2014207664.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号の上限または下限を検出する限界コンパレータの閾値を、フラッシュ型アナログ・デジタル変換回路の所定の入力範囲の上限または下限に一致させ、
前記入力アナログ信号と閾値とを比較する複数のコンパレータのうち、前記限界コンパレータの閾値に近い閾値側の当該コンパレータを前側とし、
前記限界コンパレータの閾値を前記上限に一致させる第１ケースでは、前記複数のコンパレータの閾値の調整処理を、閾値が最上位のコンパレータから順に後側に行い、前記限界コンパレータの閾値を前記下限に一致させる第２ケースでは、前記複数のコンパレータの閾値の調整処理を、閾値が最下位のコンパレータから順に後側に行い、
前記複数のコンパレータおよび前記限界コンパレータの比較結果から前記入力アナログ信号の電圧値に対応するデジタル電圧値を演算し、
各コンパレータの閾値の調整処理は、
前記入力アナログ信号を、前記第１ケースでは１ＬＳＢ分増加させ、前記第２ケースでは１ＬＳＢ分減少させるようにシフトし、
１ＬＳＢ分シフトした前記入力アナログ信号が、当該コンパレータの１つ前側と２つ前側に隣接するコンパレータの閾値間に出現する出現頻度を求め、前記１つ前側に隣接するコンパレータが前記限界コンパレータの場合には、前記限界コンパレータの閾値以上に出現する頻度を前記出現頻度として求め、
前記入力アナログ信号の１ＬＳＢ分のシフトを停止し、
前記入力アナログ信号が、当該コンパレータと前記１つ前側に隣接するコンパレータの閾値間に出現する通常頻度を求め、
前記通常頻度が、前記出現頻度に等しくなるように、当該コンパレータの閾値を調整する調整処理を行う、ことを特徴とするアナログ・デジタル変換方法。
【請求項２】
前記コンパレータの閾値を調整する調整処理を行う前に、
前記入力アナログ信号を増幅するゲインを調整して、前記入力アナログ信号の電圧範囲を、前記フラッシュ型アナログ・デジタル変換回路の入力範囲に合わせ、
前記限界コンパレータの閾値を、前記入力範囲の上限または下限に合わせる、請求項１に記載のアナログ・デジタル変換方法。
【請求項３】
直前に調整したコンパレータの閾値付近で、１ＬＳＢ分シフトした前記入力アナログ信号のシフト出現頻度がほぼゼロであるか否かを検出し、ゼロであれば、直前に調整したコンパレータの閾値と前側の頻度分布の縁までの差を算出し、
前記入力アナログ信号の１ＬＳＢ分のシフトを停止し、
前記入力アナログ信号が、当該コンパレータと前記１つ前側に隣接するコンパレータの閾値間に出現する通常頻度を求め、
前記通常頻度が、前記出現頻度に等しくなるように、当該コンパレータの閾値を調整する調整処理を行い、
前記シフト出現頻度がゼロでなければ、コンパレータの閾値を調整した値に設定し、前記シフト出現頻度がゼロであれば、コンパレータの閾値を調整した値から前記縁までの差の分異ならせる、請求項１または２に記載のアナログ・デジタル変換方法。
【請求項４】
前記入力アナログ信号の１ＬＳＢ分シフトを停止した時には、前記複数のコンパレータの比較結果から演算した前記入力アナログ信号のデジタル電圧値を出力し、
前記入力アナログ信号の１ＬＳＢ分シフトした時には、前記限界コンパレータおよびもっとも後側のコンパレータを除く前記複数のコンパレータの比較結果から演算した前記入力アナログ信号のデジタル電圧値から１ＬＳＢシフトした値を出力する、請求項１から３のいずれか１項に記載のアナログ・デジタル変換方法。
【請求項５】
入力アナログ信号をそのまま出力するか、１ＬＳＢ分シフトして出力するように切り替えるアナログシフト回路と、
前記入力アナログ信号の電圧の範囲を区分した電圧値に対応するように閾値がそれぞれ調整可能で、前記アナログシフト回路の出力を前記閾値とそれぞれ比較する複数のコンパレータと、
前記フラッシュ型アナログ・デジタル変換回路の所定の入力範囲の上限または下限に閾値が一致する限界コンパレータと、
前記複数のコンパレータおよび前記限界コンパレータの比較結果から前記入力アナログ信号の電圧値に対応するデジタル電圧値を演算するエンコーダと、
閾値調整回路と、を備え、
前記複数のコンパレータは、前記限界コンパレータの閾値に近い閾値側の当該コンパレータを前側とし、
前記閾値調整回路は、前記限界コンパレータの閾値が前記上限に一致する第１ケースでは、前記複数のコンパレータの閾値の調整処理を、閾値が最上位のコンパレータから順に後側に行い、前記限界コンパレータの閾値が前記下限に一致する第２ケースでは、前記複数のコンパレータの閾値の調整処理を、閾値が最下位のコンパレータから順に後側に行い、
各コンパレータの閾値の調整処理を、
前記入力アナログ信号を、前記アナログシフト回路により、前記第１ケースでは１ＬＳＢ分増加させ、前記第２ケースでは１ＬＳＢ分減少させるようにシフトし、
１ＬＳＢ分シフトした前記入力アナログ信号が、当該コンパレータの１つ前側と２つ前側に隣接するコンパレータの閾値間に出現する出現頻度を求め、前記１つ前側に隣接するコンパレータが前記限界コンパレータの場合には、前記限界コンパレータの閾値以上に出現する頻度を前記出現頻度として求め、
前記入力アナログ信号の１ＬＳＢ分のシフトを停止し、
前記入力アナログ信号が、当該コンパレータと前記１つ前側に隣接するコンパレータの閾値間に出現する通常頻度を求め、
前記通常頻度が、前記出現頻度に等しくなるように、当該コンパレータの閾値を調整する調整処理を行う、ことを特徴とするフラッシュ型アナログ・デジタル変換回路。
【請求項６】
前記入力アナログ信号を増幅する増幅回路を有し、
前記コンパレータの閾値を調整する調整処理を行う前に、前記閾値調整回路は、
前記増幅回路のゲインを調整して、前記入力アナログ信号の電圧範囲を、前記フラッシュ型アナログ・デジタル変換回路の入力範囲に合わせ、
前記限界コンパレータの閾値を、前記入力範囲の上限または下限に合わせる、請求項５に記載のフラッシュ型アナログ・デジタル変換回路。
【請求項７】
前記閾値調整回路は、
直前に調整したコンパレータの閾値付近で、１ＬＳＢ分シフトした前記入力アナログ信号のシフト出現頻度がほぼゼロであるか否かを検出し、ゼロであれば、直前に調整したコンパレータの閾値と前側の頻度分布の縁までの差を算出し、
前記入力アナログ信号の１ＬＳＢ分のシフトを停止し、
前記入力アナログ信号が、当該コンパレータと前記１つ前側に隣接するコンパレータの閾値間に出現する通常頻度を求め、
前記通常頻度が、前記出現頻度に等しくなるように、当該コンパレータの閾値を調整する調整処理を行い、
前記シフト出現頻度がゼロでなければ、コンパレータの閾値を調整した値に設定し、前記シフト出現頻度がゼロであれば、コンパレータの閾値を調整した値から前記縁までの差の分異ならせる、請求項５または６に記載のフラッシュ型アナログ・デジタル変換回路。
【請求項８】
前記エンコーダは、
前記入力アナログ信号の１ＬＳＢ分シフトを停止した時には、前記複数のコンパレータの比較結果から演算した前記入力アナログ信号のデジタル電圧値を出力し、
前記入力アナログ信号の１ＬＳＢ分シフトした時には、前記限界コンパレータおよびもっとも後側のコンパレータを除く前記複数のコンパレータの比較結果から演算した前記入力アナログ信号のデジタル電圧値から１ＬＳＢシフトした値を出力する、請求項５から７のいずれか１項に記載のフラッシュ型アナログ・デジタル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、アナログ・デジタル変換方法およびアナログ・デジタル変換回路に関する。
【背景技術】
【０００２】
アナログ信号の強度をデジタルデータに変換するアナログ・デジタル変換回路(ADC: Analog-to-Digital Converter)が広く使用されている。ＡＤＣの方式は各種知られているが、高速の変換速度を必要とする場合には、フラッシュ型ＡＤＣを使用するのが一般的である。
【０００３】
フラッシュ型ＡＤＣは、閾値が段階的に異なる複数のコンパレータと、エンコーダと、を有する。複数のコンパレータは、入力アナログ信号と各閾値との大小を同時に比較し、比較結果を並列に出力する。エンコーダは、複数のコンパレータの比較結果を受けて、入力アナログ信号の強度に対応するデジタルデータを生成する。
【０００４】
各コンパレータは、入力アナログ信号を基準分電圧と比較し、比較結果を出力する。基準分電圧は、例えば、基準電位源（Ｖｒｅｆ，ＧＮＤ）の間に複数の抵抗を直列に接続したラダー抵抗により生成される。ラダー抵抗は、トリミング等により、基準電位源間の電圧を一定間隔に分割した基準分電圧を出力するように設定されている。
【０００５】
各コンパレータは、一方の入力に入力アナログ信号を他方の入力に基準分電圧を受け、いずれの電圧値が大きいかに応じて出力が変化する差動入力回路である。コンパレータ出力の反転ポイントとなる入力電位差は、基準分電圧にかかわらず０であることが望ましく、回路の対称性、トランジスタの特性に個体差がないことが非常に重要となってくる。しかし、実際には製造時にばらつきが生じ、これらのばらつきによる誤差は、差動入力回路では、オフセット電圧となって反映される。
【０００６】
コンパレータにオフセットがあると、ＡＤ変換特性が非線形になり、デジタルデータに誤差が生じる。そこで、各コンパレータに、オフセットを調整する補正回路を付加し、補正回路のスイッチをオン/オフすることでオフセット、すなわちコンパレータの閾値を調整可能にする。そして、入力アナログ信号をＤＣ信号とし、ＤＣ信号の電圧値を順次変化させ、それに応じて所定のデジタルデータが得られるように、コンパレータの閾値を校正することが行われる。
【０００７】
しかし、上記のような各コンパレータのオフセット調整処理を行うには、ＡＤＣの通常動作を停止し、入力アナログ信号として基準電圧を入力する必要がある。そこで、ＡＤＣのコンパレータのオフセット調整は、システム立ち上げ時を利用して行っていた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００３−５０１８５６号公報
【特許文献２】特開平５−２９９３４号公報
【特許文献３】特開２０００−１６５２４１号公報
【特許文献４】特開２０１２−２２７９３０号公報
【特許文献５】特開２０００−７８００６号公報
【特許文献６】特開平１０−１３５８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
実際には、システム動作中、チップ内部の温度変化等により特性がダイナミックに変化し、その結果、使用中に、オフセット誤差の大きさが、システム立ち上げ時と異なってくる、言い換えれば誤差が増加するという現象が発生している。そのため、システム動作中に、通常動作を中断することなく、閾値を校正することが望まれている。
【００１０】
ＡＤＣでデジタル化するアナログ信号には、その電圧値をサンプリングすると、サンプリング電圧値の分布が、長時間にわたって変化せず、所定の分布をなす信号がある。例えば、８ｂ／１０ｂ変換された信号をＡＤ変換した多値データをサンプリングした電圧値は、全範囲で頻度が一定の分布となり、一様乱数とみなせる。
【００１１】
実施形態によれば、サンプリング電圧値の分布が所定の分布になるアナログ信号のＡＤ変換を行うアナログ・デジタル変換回路が開示される。実施形態によれば、システム動作中に、通常動作を中断することなく、コンパレータの閾値を校正するフラッシュ型アナログ・デジタル変換回路およびそのコンパレータ閾値調整方法が実現される。
【課題を解決するための手段】
【００１２】
第１の態様のアナログ・デジタル変換方法によれば、入力アナログ信号の上限または下限を検出する限界コンパレータの閾値を、フラッシュ型アナログ・デジタル変換回路の所定の入力範囲の上限または下限に一致させる。入力アナログ信号と閾値とを比較する複数のコンパレータのうち、限界コンパレータの閾値に近い閾値側の当該コンパレータを前側とする。次に、限界コンパレータの閾値を上限に一致させる第１ケースでは、複数のコンパレータの閾値の調整処理を、閾値が最上位のコンパレータから順に後側に行う。限界コンパレータの閾値を下限に一致させる第２ケースでは、複数のコンパレータの閾値の調整処理を、閾値が最下位のコンパレータから順に後側に行う。さらに、複数のコンパレータおよび限界コンパレータの比較結果から入力アナログ信号の電圧値に対応するデジタル電圧値を演算する。各コンパレータの閾値の調整処理は、入力アナログ信号を、第１ケースでは１ＬＳＢ分増加させ、第２ケースでは１ＬＳＢ分減少させるようにシフトする。次に、１ＬＳＢ分シフトした入力アナログ信号が、当該コンパレータの１つ前側と２つ前側に隣接するコンパレータの閾値間に出現する出現頻度を求める。１つ前側に隣接するコンパレータが限界コンパレータの場合には、限界コンパレータの閾値以上に出現する頻度を出現頻度として求める。入力アナログ信号の１ＬＳＢ分のシフトを停止する。入力アナログ信号が、当該コンパレータと１つ前側に隣接するコンパレータの閾値間に出現する通常頻度を求め、通常頻度が、出現頻度に等しくなるように、当該コンパレータの閾値を調整する調整処理を行う。
【００１３】
第２の態様のアナログ・デジタル変換回路は、アナログシフト回路と、複数のコンパレータと、限界コンパレータと、エンコーダと、閾値調整回路と、を有する。アナログシフト回路は、入力アナログ信号をそのまま出力するか、１ＬＳＢ分シフトして出力するように切り替える。複数のコンパレータは、入力アナログ信号の電圧の範囲を区分した電圧値に対応するように閾値がそれぞれ調整可能で、アナログシフト回路の出力を閾値とそれぞれ比較する。限界コンパレータは、フラッシュ型アナログ・デジタル変換回路の所定の入力範囲の上限または下限に閾値が一致する。エンコーダは、複数のコンパレータおよび限界コンパレータの比較結果から入力アナログ信号の電圧値に対応するデジタル電圧値を演算する。複数のコンパレータは、限界コンパレータの閾値に近い閾値側の当該コンパレータを前側とする。閾値調整回路は、限界コンパレータの閾値が上限に一致する第１ケースでは、複数のコンパレータの閾値の調整処理を、閾値が最上位のコンパレータから順に後側に行う。閾値調整回路は、限界コンパレータの閾値が下限に一致する第２ケースでは、複数のコンパレータの閾値の調整処理を、閾値が最下位のコンパレータから順に後側に行う。閾値調整回路は、各コンパレータの閾値の調整処理を、以下のように行う。まず、入力アナログ信号を、アナログシフト回路により、第１ケースでは１ＬＳＢ分増加させ、第２ケースでは１ＬＳＢ分減少させるようにシフトする。次に、１ＬＳＢ分シフトした入力アナログ信号が、調整対象のコンパレータの１つ前側と２つ前側に隣接するコンパレータの閾値間に出現する出現頻度を求める。１つ前側に隣接するコンパレータが限界コンパレータの場合には、限界コンパレータの閾値以上に出現する頻度を出現頻度として求める。入力アナログ信号の１ＬＳＢ分のシフトを停止し、入力アナログ信号が、調整対象のコンパレータと１つ前側に隣接するコンパレータの閾値間に出現する通常頻度を求め、通常頻度が、出現頻度に等しくなるように、コンパレータの閾値を調整する調整処理を行う。
【発明の効果】
【００１４】
第１の態様によれば、システム動作中に、通常動作を中断することなく、フラッシュ型アナログ・デジタル変換回路のコンパレータの閾値を校正でき、温度変化等に起因する使用中のコンパレータの閾値変化にも対応できる。
また、第２の態様によれば、使用中に通常動作を中断することなく、コンパレータの閾値が調整する高精度のアナログ・デジタル変換回路が実現される。
【図面の簡単な説明】
【００１５】
【図１】図１は、一般的なフラッシュ型アナログ・デジタル変換回路（ＡＤＣ）の全体構成を示す図である。
【図２】図２は、一般的なコンパレータを説明する図であり、（Ａ）が回路例を、（Ｂ）がコンパレータにおけるオフセット電圧を説明する。
【図３】図３は、オフセットを調整可能にしたコンパレータを示す図であり、（Ａ）がオフセット調整可能なコンパレータの表示を、（Ｂ）が回路例を示す。
【図４】図４は、補正回路の回路構成を示す図である。
【図５】図５は、所定の分布となる信号の例を示す図である。
【図６】図６は、受信側で受信信号のアイパターンのアイが開いた位置でサンプリングするように制御される場合の受信信号を説明する図であり、（Ａ）が受信信号とそのサンプリングのタイミングを示し、（Ｂ）がヒストグラムを示す。
【図７】図７は、サンプリングがアイの幅が最も大きくなる時の両端で行われる場合の受信信号を説明する図であり、（Ａ）が受信信号とそのサンプリングのタイミングを示し、（Ｂ）がヒストグラムを示す。
【図８】図８は、第１実施形態のアナログ・デジタル変換回路（ＡＤＣ）の全体構成を示す図である。
【図９】図９は、補正用ＤＣ電圧印加制御回路（ＡＤＤ）の回路構成例を示す図である。
【図１０】図１０は、ＡＤ変換部の回路構成を示す図である。
【図１１】図１１は、デジタル制御部の構成を示すブロック図である。
【図１２】図１２は、一連の調整処理を説明するフローチャートである。
【図１３】図１３は、等化回路（ＥＱ）の増幅率を設定する処理を示すフローチャートである。
【図１４】図１４は、ＤＡ変換器の出力する電圧を調整する処理を示すフローチャートである。
【図１５】図１５は、最上端コンパレータの閾値をＶｒｅｆに一致させる処理を示すフローチャートである。
【図１６】図１６は、５個のコンパレータの閾値が５つの基準分電圧に一致すると仮定した場合のコンパレータの閾値の配置と、頻度を示す図である。
【図１７】図１７は、５個のコンパレータの閾値が５つの基準分電圧に一致しない場合のコンパレータの閾値の配置例と、その場合の頻度を示す図である。
【図１８】図１８は、５個のコンパレータの閾値の調整処理を説明する図であり、処理は上側から下側に順に進む。
【図１９】図１９は、入力アナログ信号を１分電圧範囲に相当する電圧分上側にシフトした場合と、シフトしていない場合の入力アナログ信号の例を示し、左側がシフトした場合を、右側がシフトしていない場合を、それぞれ示す。
【図２０】図２０は、５個のコンパレータのうちの１番目の閾値調整処理を示すフローチャートである。
【図２１】図２１は、第１実施形態において図１２のステップＳ１３で実行される調整処理を説明する図である。
【図２２】図２２は、図６の（Ｂ）に示すようにデータの頻度が３つの山を有し、３つの山の間に頻度ゼロの部分が存在する場合に、図１２のステップＳ１３で実行される調整処理を説明する図である。
【図２３】図２３は、第２実施形態のＡＤＣにおけるコンパレータの閾値調整方法を説明する図である。
【図２４】図２４は、図２２に示したデータの頻度が３つの山を有し、間に頻度ゼロの部分が存在する場合の第２実施形態での調整方法を示す図である。
【図２５】図２５は、第２実施形態のＡＤＣにおけるｃｍｐ１以降のコンパレータの閾値を調整する処理を示すフローチャートである。
【図２６】図２６は、ステップＳ７１における処理を示すフローチャートである。
【図２７】図２７は、ステップＳ７３における処理を示すフローチャートである。
【図２８】図２８は、第３実施形態のＡＤＣの閾値の調整処理を説明する図である。
【図２９】図２９は、第３実施形態における補正用ＤＣ電圧印加制御回路（ＡＤＤ）の構成を示す図である。
【図３０】図３０は、第３実施形態におけるＡＤ変換部の構成を示す図である。
【図３１】図３１は、第３実施形態のＡＤＣのｃｍｐ１以降のコンパレータの閾値を調整する処理を示すフローチャートである。
【発明を実施するための形態】
【００１６】
実施形態を説明する前に、フラッシュ型アナログ・デジタル変換回路（ＡＤＣ）について説明する。
【００１７】
図１は、一般的なフラッシュ型アナログ・デジタル変換回路（ＡＤＣ）の全体構成を示す図である。ＡＤＣは、上限電圧Ｖｒｅｆと下限電圧ＧＮＤの間の入力アナログ信号ＶＩＮの電圧値（振幅）をデジタルデータに変換する。ＡＤＣは、複数（ここでは５個）のコンパレータｃｍｐ１〜ｃｍｐ５と、エンコーダ・デジタル制御部１と、を有する。基準電圧ＶｒｅｆとＧＮＤの間に直列に接続された抵抗列により、ＶｒｅｆとＧＮＤの間の電圧を６等分した５つの基準分電圧が生成される。抵抗列は、トリミング等により抵抗値が調整され、ＶｒｅｆとＧＮＤの間の電圧を正確に６等分した基準分電圧を生成する。コンパレータｃｍｐ１〜ｃｍｐ５は、５つの基準分電圧と入力アナログ信号の電圧Ａｖｉｎを比較し、比較結果をエンコーダ・デジタル制御部１に出力する。例えば、Ａｖｉｎが、ＧＮＤから３番目の基準分電圧より高く、４番目の基準分電圧より低い場合には、ｃｍｐ１〜ｃｍｐ２の出力が”０”に、ｃｍｐ３〜ｃｍｐ５の出力が”１”になる。エンコーダ・デジタル制御部１は、この比較結果に応じてＶｒｅｆ／２＜ＶＩＮ＜２Ｖｒｅｆ／３に対応するデジタルデータを出力する。
【００１８】
図１では、コンパレータｃｍｐ０〜ｃｍｐ５は、エンコーダ・デジタル制御部１により、オフセット電圧が調整できるようになっている。
【００１９】
図２は、一般的なコンパレータを説明する図であり、（Ａ）が回路例を、（Ｂ）がコンパレータにおけるオフセット電圧を説明する。
【００２０】
図２の（Ａ）に示すように、コンパレータは、ＶＩＰおよびＶＩＮを入力信号とし、ＯＰおよびＯＮを出力信号とする差動入力回路を有する。ここでは、ＡｖｉｎがＶＩＰとして、ＶｒｅｆがＶＩＮとして入力される。差動入力回路の回路構成は広く知られているので、説明は省略する。
【００２１】
図２の（Ａ）において、ＶＩＰ−ＶＩＮ＞０の時、ＯＰは”Ｌ”に、ＯＮは”Ｈ”になる。この時のコンパレータの出力を”１”とする。また、ＶＩＰ−ＶＩＮ＜０の時、ＯＰは”Ｈ”に、ＯＮは”Ｌ”になる。この時のコンパレータの出力を”０”とする。この場合、コンパレータ出力の反転ポイントとなる入力電位差は０である。
【００２２】
しかし、実際に製造し使用する場合には、回路の対称性、トランジスタの特性に個体差がないことが非常に重要となってくるが、製造時にばらつきが生じる。これらのばらつきによる誤差は、差動入力回路では、オフセット電圧となって反映される。
【００２３】
図２の（Ｂ）に示すように、オフセット電圧がゼロの時には、入力電圧差ＶＩＰ−ＶＩＮ＝０を境として比較結果が変化する。これに対して、オフセット電圧がＶ１（正）の時には、入力電圧差ＶＩＰ−ＶＩＮ＝Ｖ１を境として比較結果が変化する。また、オフセット電圧がＶ２（負）の時には、入力電圧差ＶＩＰ−ＶＩＮ＝Ｖ２を境として比較結果が変化する。
【００２４】
上記のように、コンパレータのオフセット電圧がゼロでないと、比較レベルがずれることになり、変換されたデジタルデータに誤差を生じる。そこで、コンパレータのオフセット電圧を調整可能にして、変換データの誤差を低減するように調整することが行われる。
【００２５】
図３は、オフセットを調整可能にしたコンパレータを示す図であり、（Ａ）がオフセット調整可能なコンパレータの表示を、（Ｂ）が回路例を示す。
【００２６】
図３の（Ａ）に示すように、コンパレータｃｍｐは、差動入力信号ＶＩＰおよびＶＩＮに対して、差動出力信号（比較結果）ＯＰおよびＯＮを出力し、制御回路２によりオフセット電圧が調整される。
【００２７】
図３の（Ｂ）に示すように、図２の（Ａ）のコンパレータに、補正回路３Ａおよび３Ｂを付加した構成を有する。
【００２８】
図４は、補正回路３Ａおよび３Ｂの回路構成を示す図である。補正回路は、一端が端子に、他端がスイッチを介してＧＮＤに接続された複数の容量を有し、スイッチ制御回路４によりスイッチの接続を制御することにより、端子とＧＮＤ間の容量を段階的に変化させることができる。
【００２９】
図３の（Ｂ）に戻り、補正回路３Ａおよび３Ｂの端子が、コンパレータの２つの差動出力信号端子に接続される。補正回路３Ａおよび３Ｂの端子とＧＮＤ間の容量を段階的に変化させることにより、差動出力信号ＯＰおよびＯＮが変化する電圧、すなわちオフセット電圧が調整できる。具体的には、補正回路３Ａの端子とＧＮＤ間の容量を増加させ、補正回路３Ｂの端子とＧＮＤ間の容量を減少させるとオフセット電圧が増加する。逆に、補正回路３Ａの端子とＧＮＤ間の容量を減少させ、補正回路３Ｂの端子とＧＮＤ間の容量を増加させるとオフセット電圧が減少する。
【００３０】
図３の（Ａ）の制御回路２は、図４のスイッチ制御回路４を、補正回路３Ａおよび３Ｂ用にそれぞれ有する。言い換えれば、図４のスイッチ制御回路４を２個有する。
【００３１】
オフセット電圧調整可能なコンパレータについては広く知られているので、詳しい説明は省略する。また、図３と図４に示したオフセット電圧調整可能なコンパレータは、一例であり、各種の回路構成を有するものが提案されている。実施形態で使用するオフセット電圧調整可能なコンパレータは、どのようなものでも利用可能である。
【００３２】
オフセット電圧を調整することはコンパレータの閾値電圧を調整することである。ＶＩＮに供給する基準分電圧を変化させた場合も閾値電圧が変化することになる。以下の説明では、オフセット電圧の調整およびＶＩＮに供給する電圧を変化させることを含めてコンパレータの閾値電圧の調整と称する場合がある。
【００３３】
図１に戻り、コンパレータｃｍｐ０〜ｃｍｐ５のオフセット電圧を調整する場合には、例えば、基準分電圧の１つに等しい電圧Ａｖｉｎの入力アナログ信号を入力する。対応するコンパレータの出力が０であれば、対応するコンパレータのオフセット電圧を徐々に減少させ、１に変化した時点で、１段階だけオフセット電圧を増加させ、再度コンパレータの出力が０であることを確認して対応するコンパレータの調整を終了する。対応するコンパレータの出力が１であれば、対応するコンパレータのオフセット電圧を徐々に増加させ、０に変化した時点で対応するコンパレータの調整を終了する。以下、他のコンパレータに対して同様の動作を行い、すべてのコンパレータについて調整が終了すると、ＡＤＣのオフセット調整処理が終了する。
【００３４】
上記のような調整が終了すると、入力アナログ信号の電圧Ａｖｉｎが基準分電圧の値を境として対応するコンパレータの比較結果が変化し、正しいデジタルデータに変換される。
【００３５】
上記の校正（キャリブレーション）動作を行うには、入力アナログ信号として基準分電圧を入力する必要があり、通常のＡＤ変換動作は行えない。そこで、ＡＤＣを利用するシステム立ち上げ時に、入力アナログ信号を切り離し、基準分電圧と同じ電圧のＤＣ信号を入力する。このＤＣ信号は、例えば、抵抗列の発生する基準分電圧を利用することができる。
【００３６】
このように、これまでは、システム立ち上げ時を利用し、コンパレータへの入力アナログ信号を基準分電圧に切り替え校正を行っていた。しかし、実際の使用条件では、システム動作中、チップ内部の温度変化等により特性がダイナミックに変化し、その結果オフセット誤差の大きさが、システム立ち上げ時と異なってくる。そのため、使用中にＡＤ変換誤差が増加するという問題が生じる。
【００３７】
そのため、システム動作中に、通常動作を中断することなく、ＡＤＣのコンパレータの閾値を校正することが望まれている。
【００３８】
ＡＤＣは、各種の分野で使用されており、例えば、２値データを高速伝送する通信システムの受信側で受信信号を等化処理する場合に、受信信号の信号強度をＡＤＣで多値データに変換し、多値データに対して等化処理することが行われる。この場合、送信データは、所定の処理がなされており、受信信号（ＡＤＣの入力信号）を十分長い時間サンプリングし、「横軸：振幅、縦軸：頻度」のヒストグラムを作成すると、所定の分布となることが知られている。
【００３９】
図５は、所定の分布となる信号の例を示す図である。
図５の（Ａ）は、入力信号が正弦波である例を示し、その場合のヒストグラムは、図５の（Ｂ）に示すようにお椀型と呼ばれる分布となる。また、図５の（Ｃ）は、入力信号が一様乱数と見なせる信号の例を示し、その場合のヒストグラムは、図５の（Ｄ）に示すように一様分布となる。例えば、８ｂ／１０ｂ変換された送信データの受信信号を入力信号としてＡＤ変換した多値データは、全範囲で一定値となり、一様乱数とみなせる。
【００４０】
図６は、受信側で受信信号のアイパターンのアイが開いた位置でサンプリングするように制御される場合の受信信号を説明する図であり、（Ａ）が受信信号とそのサンプリングのタイミングを示し、（Ｂ）がヒストグラムを示す。
図７は、サンプリングがアイの幅が最も大きくなる時の両端で行われる場合の受信信号を説明する図であり、（Ａ）が受信信号とそのサンプリングのタイミングを示し、（Ｂ）がヒストグラムを示す。
【００４１】
受信信号は図６の（Ａ）に示すように変化し、×印で示す位置でサンプリングが行われる。アイが開いた位置、および、データ変化点（バウンダリ）でサンプリングするため、サンプリングはアイの幅が最も大きくなる時の両端、および、振幅の中央付近、すなわち極大値および極小値付近、中央値付近で行われる。そのため、サンプリングした振幅のヒストグラムは、図６の（Ｂ）に示すように、極大値と極小値、および中央値に対応した３つの山を有する。
一方、通信システムでは、アイが開いた位置でサンプリングすることが広く行われる。そのため、サンプリングはアイの幅が最も大きくなる時の両端、すなわち極大値および極小値付近で行われる。この場合、受信信号は図７の（Ａ）に示すように変化し、×印で示す位置でサンプリングが行われる。そのため、サンプリングした振幅のヒストグラムは、図７の（Ｂ）に示すように、極大値と極小値に対応した２つの山を有し、振幅の中央付近の頻度がゼロになる。この様に、振幅の範囲内に局在する分布があり、その間の分布がゼロになる場合がある。
【００４２】
以上の例に限られず、十分長い時間サンプリングした信号の振幅のヒストグラムが、所定の分布となり、各レンジ（範囲）に入る頻度が所定の比率であるとみなせる信号が存在する。
【００４３】
以下に説明する実施形態は、このような十分長い時間サンプリングした信号の振幅の分布が、所定の分布になるとみなせる信号を対象とするアナログ・デジタル変換回路であり、そのコンパレータの閾値調整方法である。ただし、長時間常に一定値のまま保持される信号（変化しない信号）や、所定の分布とならない信号は対象外である。以下の例では、一様乱数とみなせる信号をＡＤ変換する場合を例として説明する。
【００４４】
図８は、第１実施形態のアナログ・デジタル変換回路（ＡＤＣ）の全体構成を示す図である。
第１実施形態のＡＤＣは、振幅の分布が図５の（Ｂ）および（Ｄ）および図６の（Ｂ）に示すようなヒストグラムを有する通信システムの受信回路で使用されるＡＤＣが対象である。第１実施形態のＡＤＣは、図７の（Ｂ）に示すような中間部分で頻度がゼロとなるヒストグラムを有する場合は対象外とする。
ＡＤＣは、等化回路（イコライザ：ＥＱ）１０と、入力信号振幅調整用コンパレータ１１と、補正用ＤＣ電圧印加制御回路（ＡＤＤ）１２と、ＡＤ変換部１３と、エンコーダ１４と、出力部１５と、デジタル制御部１６と、を有する。
【００４５】
等化回路（ＥＱ）１０は、信号経路を介して送信された入力信号が、信号経路を伝搬する間に生じた劣化を補正する回路である。図示の等化回路（ＥＱ）１０は、デジタル制御部１６が、ＡＤ変換部１３の出力するデータに応じて補正値を変化させる帰還形イコライザであり、入力信号を増幅するアンプ機能を有し、増幅率（ゲイン）が調整可能である。等化回路については広く知られているので、詳しい説明は省略する。
【００４６】
入力信号振幅調整用コンパレータ１１は、図３に示したオフセット電圧、すなわち閾値電圧調整可能なコンパレータで実現される。入力信号振幅調整用コンパレータ１１は、等化回路（ＥＱ）１０の出力する信号を、デジタル制御部１６の出力する基準電圧と比較する。入力信号振幅調整用コンパレータ１１の動作については後述する。
【００４７】
図９は、補正用ＤＣ電圧印加制御回路（ＡＤＤ）１２の回路構成例を示す図である。ＡＤＤ１２は、等化回路（ＥＱ）１０の出力に接続される入力端子Ｓｉｎと、ＡＤ変換部１３に接続される出力端子Ｓｏｕｔと、容量Ｃと、スイッチＳＷ１と、を有する。容量Ｃは、一端がＳｉｎとＳｏｕｔを接続する配線に接続され、他端がスイッチＳＷ１に接続される。スイッチＳＷ１は、容量Ｃの他端を、ＡＤ変換の下限レベルＬＶ０に接続するか、ＶＬ０よりＡＤ変換の最小分電圧高い電圧レベルＬＳＢに接続するかを切り替える。出力端子Ｓｏｕｔから出力される信号のレベルは、ＳＷ１でＬＳＢに接続することにより、ＬＶ０に接続した時よりＬＳＢ分高くなる。言い換えれば、ＡＤＤ１２は、等化回路（ＥＱ）１０の出力するアナログ信号のレベルをそのまま出力するか、ＬＳＢ分高くして出力するかを切り替える。後述するように、ＬＶ０およびＬＳＢは、ＡＤ変換部１３から供給される。
【００４８】
図１０は、ＡＤ変換部１３の回路構成を示す図である。ＡＤ変換部１３は、図１に示したフラッシュ型アナログ・デジタル変換回路（ＡＤＣ）と類似の構成を有するが、コンパレータｃｍｐ０が設けられていること、およびＤＡ変換器１７が設けられていることが異なる。ｃｍｐ０〜ｃｍｐ５は、図３に示したようなオフセット電圧（閾値電圧）調整可能なコンパレータである。ＡＤ変換部１３のｃｍｐ０〜ｃｍｐ５の比較結果はエンコーダ１３に出力され、ｃｍｐ０〜ｃｍｐ５のオフセット電圧はデジタル制御部１６により制御される。ＤＡ変換器１７は、デジタル制御部１６から出力される下限レベルデータに応じた下限レベルＬＶ０の電圧を出力する。
【００４９】
基準電圧ＶｒｅｆとＬＶ０の間に直列に接続された抵抗列により、ＶｒｅｆとＧＮＤの間の電圧を６等分した５つの基準分電圧のうち最小の電圧がＬＳＢである。さらに、ＬＳＢより１段階高い基準分電圧をＬＳＢ２、段階高い基準分電圧をＬＳＢ３とする。ＬＶ０およびＬＳＢは、ＡＤＤ１２に供給される。また、後述する実施形態では、ＬＳＢ２およびＬＳＢ３等がＡＤＤ１２に供給される場合もある。
【００５０】
図１１は、デジタル制御部１６の構成を示すブロック図である。
デジタル制御部１６は、振幅検出部２０と、上限モニタ（ＣＭＯＮ）２１と、上限検出部（ＡＭＰＤＥＴＥＣＴ）２２と、上限レジスタ（ＲＥＧ０）２３と、制御部（ＣＮＴＬ）２４と、コンパレータ選択部２５と、を有する。さらに、デジタル制御部１６は、カウント部（ＣＣＯＵＮＴ）２６と、カウント選択部（ＣＴＳＥＬ）２７と、２個のレジスタＲＥＧＡ２８およびＲＥＧＢ２９と、差判定部（ＤＩＦＦＡＢ）３０と、オフセットレジスタ（ＲＥＧ１）３１と、を有する。
【００５１】
振幅検出部２０は、入力信号振幅調整用コンパレータｃｍｐ１１の比較結果を利用して、等化回路（ＥＱ）１０の出力信号が常に基準電圧Ｖｒｅｆ以下である限界状態になるように、ＥＱ１０の増幅率を設定する。さらに、振幅検出部２０は、ｃｍｐ１１の比較結果を利用して、ＥＱ１０の出力信号が常にＬＶ０以上である限界状態になるように、ＤＡ変換器１７に供給する下限レベルデータを設定する。
【００５２】
ＣＮＴＬ２４は、ＣＭＯＮ２１、ＡＭＰＤＥＴＥＣＴ２２およびＲＥＧ０を利用して、ｃｍｐ０の閾値がＶｒｅｆに一致するように設定する。さらに、ＣＮＴＬ２４は、ＣＭＰＳＥＬ２５、ＣＣＯＵＮＴ２６、ＣＴＳＥＬ２７、ＲＥＧＡ２８、ＲＥＧＢ２９、ＤＩＦＦＡＢ３０、およびＲＥＧ１３１を利用して、ｃｍｐ１〜ｃｍｐ５の閾値を順に設定する。
【００５３】
ＥＱ１０の増幅率、ＤＡ変換器１７の下限レベルデータ、およびｃｍｐ０〜５の閾値設定処理は、振幅検出部２０およびＣＮＴＬ２４により、一連の処理として行われる。この一連の設定処理は、通常動作中に行うことが可能である。
【００５４】
図１２は、上記の一連の設定処理を説明するフローチャートである。
設定処理は、入力信号のゲイン調整を行うステップＳ１１と、最上端コンパレータｃｍｐ０の閾値設定を行うステップＳ１２と、その他のコンパレータｃｍｐ１〜ｃｍｐ５の閾値設定を行うステップＳ１３と、を有し、この順に行われる。
【００５５】
ステップＳ１１では、ＥＱ１０の増幅率およびＤＡ変換器１７の下限レベルデータを設定することにより、入力信号のゲイン調整を行う。
【００５６】
図１３は、ＥＱ１０の増幅率を設定する処理を示すフローチャートである。この設定処理は、一様乱数の入力信号が入力された状態で行われ、ＡＤＤ１２は、ＬＶ０に接続されているとする。
【００５７】
ステップＳ２１では、入力信号振幅調整用コンパレータ（ｃｍｐ）１１に、ＶＩＮとして基準電圧Ｖｒｅｆを入力する。以下の説明では、入力信号振幅調整用コンパレータ（ｃｍｐ）１１を、ｃｍｐと称する。なお、ｃｍｐ１１は、ＶＩＰおよびＶＩＮとしてＶｒｅｆを入力し、オフセットをあらかじめゼロに調整し、閾値がＶｒｅｆに一致するように設定しておくことが望ましい。
【００５８】
ステップＳ２２では、ｃｍｐの出力値を取り込む（サンプリングする）。
ステップＳ２３では、ｃｍｐの出力値が常に０であるかを判定し、一度でも０であればすぐにステップＳ３０に進み、所定期間（所定回数）中のすべてで１であれば、ステップＳ２４に進む。
【００５９】
ステップＳ２４では、等化回路１０のこれまでの増幅率を１単位分だけ増加（＋１）させ、ステップＳ２５で増幅率を更新する。
ステップＳ２６では、ｃｍｐの出力値を取り込む（サンプリングする）。
【００６０】
ステップＳ２７では、ｃｍｐの出力値が常に０であるかを判定し、一度でも１であればすぐに等化回路１０の増幅率の設定を完了し、所定期間（所定回数）中のすべてで０であれば、ステップＳ２８に進む。
【００６１】
ステップＳ２８では、等化回路１０のこれまでの増幅率を１単位分だけ増加させ、ステップＳ２９で増幅率を更新し、ステップＳ２６に戻る。以下、ｃｍｐの出力値に１が生じるまでＳ２６からＳ２９の処理を繰り返し、１が生じたら等化回路１０の増幅率の設定を完了する。
【００６２】
一方、ステップＳ３０に進んだ場合には、等化回路１０のこれまでの増幅率を１単位分減少（−１）させ、ステップＳ３１で増幅率を更新する。
ステップＳ３２では、ｃｍｐの出力値を取り込む（サンプリングする）。
【００６３】
ステップＳ３３では、ｃｍｐの出力値が常に０であるかを判定し、所定期間（所定回数）中に１が生じればすぐにステップＳ３４に進み、所定期間（所定回数）中のすべてで０であればステップＳ３６に進む。
【００６４】
ステップＳ３４では、等化回路１０のこれまでの増幅率を１単位分だけ増加させ、ステップＳ３５で増幅率を更新し、等化回路１０の増幅率の設定を完了する。
【００６５】
ステップＳ３６では、等化回路１０のこれまでの増幅率を１単位分だけ減少させ、ステップＳ３７で増幅率を更新し、ステップＳ３２に戻る。以下、ｃｍｐの出力値に１が生じるまでＳ３２からＳ３７の処理を繰り返し、１が生じたらＳ３４およびＳ３５を行い、等化回路１０の増幅率の設定を完了する。
【００６６】
図１３の処理を行うことにより、等化回路１０から出力される入力アナログ信号は、上限がＶｒｅｆに一致した信号となる。
【００６７】
図１４は、ＤＡ変換器１７の出力する電圧ＬＶ０を設定する処理を示すフローチャートである。この設定処理は、一様乱数の入力信号が入力された状態で行われ、ＡＤＤ１２は、ＬＶ０に設定されているとする。
【００６８】
ステップＳ４１では、ＤＡ変換器１７に、下限レベルデータの初期値を設定し、ＬＶ０を初期値とし、ｃｍｐにＶＩＮとして基準電圧ＬＶ０を入力する。
ステップＳ４２では、ｃｍｐ１１の出力値を取り込む（サンプリングする）。
【００６９】
ステップＳ４３では、ｃｍｐの出力値が常に１であるかを判定し、一度でも０であればすぐにステップＳ５０に進み、所定期間（所定回数）中のすべてで１であれば、ステップＳ４４に進む。
【００７０】
ステップＳ４４では、下限レベルデータを１単位分だけ増加させるように設定し、ステップＳ４５でＬＶ０を更新する。
ステップＳ４６では、ｃｍｐの出力値を取り込む（サンプリングする）。
【００７１】
ステップＳ４７では、ｃｍｐの出力値が常に１であるかを判定し、一度でも０であればすぐにＤＡ変換器１７のＬＶ０の設定を完了し、所定期間（所定回数）中のすべてで１であれば、ステップＳ４８に進む。
【００７２】
ステップＳ４８では、下限レベルデータを１単位分だけ増加させ、ステップＳ４９でＬＶ０を更新し、ステップＳ４６に戻る。以下、ｃｍｐの出力値に０が生じるまでＳ４６からＳ４９の処理を繰り返し、０が生じたらＤＡ変換器１７のＬＶ０の設定を完了する。
【００７３】
一方、ステップＳ５０に進んだ場合には、下限レベルデータを１単位分だけ減少させ、ステップＳ５１でＬＶ０を更新する。
ステップＳ５２では、ｃｍｐの出力値を取り込む（サンプリングする）。
【００７４】
ステップＳ５３では、ｃｍｐの出力値が常に１であるかを判定し、所定期間（所定回数）中に０が生じればすぐにステップＳ５４に進み、所定期間（所定回数）中のすべてで１であればステップＳ５６に進む。
【００７５】
ステップＳ５４では、下限レベルデータを１単位分だけ増加させ、ステップＳ５５でＬＶ０を更新し、ＤＡ変換器１７のＬＶ０の設定を完了する。
ステップＳ５６では、下限レベルデータを１単位分だけ減少させ、ステップＳ５７でＬＶ０を更新し、ステップＳ５２に戻る。以下、ｃｍｐの出力値に０が生じるまでＳ５２からＳ５７の処理を繰り返し、ステップＳ５３で０が生じたらＳ５４およびＳ５５を行い、ＤＡ変換器１７のＬＶ０の設定を完了する。
【００７６】
図１４の処理を行うことにより、ＤＡ変換器１７のＬＶ０は、等化回路１０から出力される入力アナログ信号の下限に一致した信号となる。
【００７７】
図１３および図１４のフローチャートの処理を行うことにより、入力信号の上限と下限が、ＶｒｅｆとＬＶ０に設定され、図１２のＳ１１の処理が終了する。次に、図１２のステップＳ１２で、最上端コンパレータｃｍｐ０の閾値をＶｒｅｆに一致させる処理を行う。
【００７８】
図１５は、最上端コンパレータｃｍｐ０の閾値をＶｒｅｆに一致させる処理を示すフローチャートである。この設定処理は、一様乱数の入力信号が入力された状態で行われるものとする。図１０に示すように、ｃｍｐ０には、ＶＩＮとしてＶｒｅｆが入力されている。
【００７９】
ステップＳ６１では、ｃｍｐ０の出力値を取り込む（サンプリングする）。
ステップＳ６２では、ｃｍｐ０の出力値が常に０であるかを判定し、一度でも１であればすぐにステップＳ６９に進み、所定期間（所定回数）中のすべてで１であれば、ステップＳ６３に進む。
【００８０】
ステップＳ６３では、ｃｍｐ０の閾値を１単位分だけ減少（−１）させ、ステップＳ６４で閾値率を更新する。
ステップＳ６５では、ｃｍｐ０の出力値を取り込む（サンプリングする）。
【００８１】
ステップＳ６６では、ｃｍｐ０の出力値が常に０であるかを判定し、一度でも１であればすぐにｃｍｐ０の閾値の設定を完了し、所定期間（所定回数）中のすべてで０であれば、ステップＳ６７に進む。
【００８２】
ステップＳ６７では、ｃｍｐ０の閾値を１単位分だけ増加させ、ステップＳ６８でｃｍｐ０の閾値を更新し、ステップＳ６５に戻る。以下、ｃｍｐ０の出力値に１が生じるまでＳ６５からＳ６８の処理を繰り返し、１が生じたらｃｍｐ０の閾値の設定を完了する。
【００８３】
一方、ステップＳ６９に進んだ場合には、ｃｍｐ０の閾値を１単位分だけ増加（＋１）させ、ステップＳ７０で閾値を更新する。
ステップＳ７１では、ｃｍｐ０の出力値を取り込む（サンプリングする）。
【００８４】
ステップＳ７１では、ｃｍｐ０の出力値が常に０であるかを判定し、所定期間（所定回数）中に１が生じればすぐにステップＳ７５に進み、所定期間（所定回数）中のすべてで０であればステップＳ７３に進む。
【００８５】
ステップＳ７３では、ｃｍｐ０の閾値を１単位分だけ増加させ、ステップＳ７４でｃｍｐ０の閾値を更新し、ｃｍｐ０の閾値の設定を完了する。
ステップＳ７５では、ｃｍｐ０の閾値を１単位分だけ増加させ、ステップＳ７６でｃｍｐ０の閾値を更新し、ステップＳ７１に戻る。以下、ｃｍｐ０の出力値が常に０になるまでＳ７１からＳ７６の処理を繰り返し、常に０になったらＳ７３およびＳ７４を行い、ｃｍｐ０の閾値の設定を完了する。
【００８６】
図１５の処理を行うことにより、ｃｍｐ０の閾値はＶｒｅｆに一致する。
図１５の処理を行うことにより、ｃｍｐ０の閾値がＶｒｅｆに一致し、図１２のＳ１２の処理が終了する。次に、図１２のステップＳ１３で、その他のコンパレータｃｍｐ１〜ｃｍｐ５の閾値の校正処理を行う。
【００８７】
まず、校正処理の原理を説明する。前述のように、入力ＡＤ信号の上限はＶｒｅｆに、下限はＬＶ０に一致している。また、入力ＡＤ信号をサンプリングした電圧値は、所定の分布、ここでは一様分布となる。ＶｒｅｆとＬＶ０の間の範囲を、５つの基準分電圧で分割すると６つの分電圧範囲が得られ、コンパレータｃｍｐ１〜ｃｍｐ５の閾値が５つの基準分電圧に一致すると仮定すると、各分電圧範囲に入るサンプリング電圧値の頻度は等しい。なお、一様分布でなくても、分布が既知であれば、サンプリング電圧値が各分割範囲に入る頻度を求めることができる。
【００８８】
図１６は、コンパレータｃｍｐ１〜ｃｍｐ５の閾値が５つの基準分電圧に一致すると仮定した場合のｃｍｐ０〜ｃｍｐ５の閾値の配置と、頻度を示す図である。図１６に示すように、ｃｍｐ０はＶｒｅｆに一致しており、ｃｍｐ１〜ｃｍｐ５の閾値は、ＶｒｅｆとＬＶ０の範囲を６等分した境界の基準分電圧に一致している。入力ＡＤ信号をサンプリングした電圧値は一様に分布するので、各分電圧範囲に入る頻度は、等しくなる。なお、頻度を算出するサンプリング回数は、統計的に決定される。
【００８９】
図１７は、コンパレータｃｍｐ１〜ｃｍｐ５の閾値が５つの基準分電圧に一致しない場合のｃｍｐ０〜ｃｍｐ５の閾値の配置例と、その場合の頻度を示す図である。図１７に示すように、ｃｍｐ１は基準分電圧より高いので、ｃｍｐ１の閾値以上であると判定される頻度は、すなわちｃｍｐ０とｃｍｐ１の間の頻度は、図１６の場合より小さくなる。逆に、ｃｍｐ２とｃｍｐ３の間の頻度は、図１６の場合より大きくなる。
【００９０】
したがって、各分電圧範囲の頻度が、所定の値、ここでは一様分布なので、１／６になるように、ｃｍｐ１〜ｃｍｐ５の閾値を調整すれば、ｃｍｐ１〜ｃｍｐ５の閾値はオフセットがゼロの状態に調整されたことになる。
【００９１】
あるコンパレータの閾値を変化させるとそのコンパレータの閾値の両側の分電圧範囲に入る２つの頻度が、両方とも変化するため、調整処理が難しくなる。そこで、第１実施形態では、ｃｍｐ１から順に閾値を決定していく。
【００９２】
図１８は、ｃｍｐ１〜ｃｍｐ５の閾値の調整処理を説明する図であり、処理は上側から下側に順に進む。
入力アナログ信号の上限は、Ｖｒｅｆおよびｃｍｐ０の閾値に一致し、下限はＬＶ０に一致している。この状態で、補正用ＤＣ電圧印加制御回路（ＡＤＤ）１２をＬＳＢ側に接続した状態とする。これにより、ＡＤ変換部１３に入力する入力アナログ信号は、１分電圧範囲に相当する電圧分上側にシフトする。
【００９３】
図１９は、入力アナログ信号を１分電圧範囲に相当する電圧分上側にシフトした場合と、シフトしていない場合の入力アナログ信号の例を示し、左側がシフトした場合を、右側がシフトしていない場合を、それぞれ示す。
【００９４】
シフトした入力アナログ信号を所定回数以上サンプリングして、ｃｍｐ０の閾値以上になる頻度Ｈ０を求める。この頻度Ｈ０は、シフトしていない入力アナログ信号が、Ｖｒｅｆ（ｃｍｐ０の閾値）とｃｍｐ１の閾値の間、すなわち最上位の分電圧範囲に入る頻度と等しい。そこで、ＡＤＤ１２をＬＶ０側に接続した状態、すなわちシフトしていない状態にして、ｃｍｐ１以上である頻度を求め、その頻度がＨ０に一致するように（誤差閾値以下になるように）、ｃｍｐ１の閾値を調整する。この調整が終了すると、ｃｍｐ１の閾値は、オフセットがゼロの状態に調整されたことになる。
【００９５】
次に、入力アナログ信号を１分電圧範囲に相当する電圧分上側にシフトし、シフトした入力アナログ信号が、ｃｍｐ０の閾値以下かつｃｍｐ１の閾値以上になる頻度Ｈ１を求める。この頻度Ｈ１は、シフトしていない入力アナログ信号が、ｃｍｐ１とｃｍｐ２の閾値の間の分電圧範囲に入る頻度と等しい。そこで、入力アナログ信号をシフトしていない状態にして、ｃｍｐ１とｃｍｐ２の閾値の間の分電圧範囲に入る頻度を求め、その頻度がＨ１に一致するようにｃｍｐ２の閾値を調整する。この調整が終了すると、ｃｍｐ２の閾値は、オフセットがゼロの状態に調整されたことになる。
【００９６】
以下、ｃｍｐ３〜５についても同様の調整を行うと、ｃｍｐ１〜ｃｍｐ５は、オフセットのない状態に調整される。
図２０は、ｃｍｐ１の閾値調整処理を示すフローチャートである。
【００９７】
ステップＳ６１では、ＡＤＤ１２により、入力アナログ信号にＤＣ電圧（ＬＳＢ）を付加し、入力アナログ信号を１分電圧範囲に相当する電圧分上側にシフトする。
ステップＳ６２では、ＣＭＰＳＥＬ２５がｃｍｐ０を選択し、ＣＣＯＵＮＴ２６で、信号がｃｍｐ０の閾値以上になる頻度Ｎｇｏｄを求める。求めた頻度Ｎｇｏｄは、ＣＴＳＥＬ２７でＲＥＧＡ２８に記憶するように選択される。
【００９８】
ステップＳ６３では、ＡＤＤ１２によるＤＣ電圧の付加を停止する。
ステップＳ６４では、ＣＭＰＳＥＬ２５がｃｍｐ０とｃｍｐ１を選択し、ＣＣＯＵＮＴ２６で、信号がｃｍｐ０の閾値以上になる頻度（ここではゼロのである）およびｃｍｐ１の閾値以上になる頻度を求め、その頻度差Ｎを求める。Ｎはｃｍｐ０とｃｍｐ１の閾値の間に入る頻度である。求めた頻度Ｎは、ＣＴＳＥＬ２７でＲＥＧＢ２９に記憶するように選択される。
【００９９】
ステップＳ６５では、ＤＩＦＦＡＢ３０で、Ｎｇｏｄ−Ｎ＝Ｎｄｉｆｆを算出する。
ステップＳ６６では、Ｎｄｉｆｆの絶対値が誤差閾値Ｐ以下であるか判定し、以下であれば終了し、大きければステップＳ６７に進む。
【０１００】
ステップＳ６７では、Ｎｄｉｆｆが正であるか負であるかを判定し、正であればステップＳ６８に進み、負であればステップＳ６９に進む。
ステップＳ６８では、ｃｍｐ１の閾値を１単位減少（−１）するように設定し、ステップＳ６４に戻る。
【０１０１】
ステップＳ６９では、ｃｍｐ１の閾値を１単位増加（＋１）するように設定し、ステップＳ６４に戻る。
ステップＳ６８およびＳ６９で、ｃｍｐ１の閾値を１単位変化する場合、ＲＥＧ１３１に変化分を設定すると、各コンパレータに変化分が設定され、設定が維持される。
【０１０２】
ステップＳ６４からＳ６９を繰り返すことで、頻度の差が誤差閾値以下となり、ｃｍｐ１の閾値調整を終了する。
ｃｍｐ２〜５の調整も図２０のフローチャートと同様に行われる。
【０１０３】
図１６から図２０で説明した処理を行うことにより、ｃｍｐ１〜ｃｍｐ５のオフセットがゼロの状態に設定される。
【０１０４】
以上説明した設定処理を行う場合、ＡＤ変換部１３の各コンパレータは、その時点での比較動作を行い、比較結果をエンコード１４に出力する。そのため、図１２で説明した一連の調整処理を行っている間、一部の調整が終了していなくても、ＡＤ変換のデジタルデータを出力することは可能である。この場合、その時点の各部の設定誤差がデジタルデータの変換誤差になる。
【０１０５】
上記の一連の調整処理において、ＡＤＤ１２により、入力アナログ信号を１単位分シフトした場合には、ｃｍｐ０〜ｃｍｐ４の比較結果を使用すれば、ＡＤ変換のデジタルデータを算出することができる。
【０１０６】
したがって、起動時の入力アナログ信号のレンジの予定レンジからの差が比較的大きく、未設定での各コンパレータの閾値誤差が比較的大きい場合には、上記の一連の設定処理が終了するまではＡＤ変換のデジタルデータの誤差が大きい。しかし、上記の一連の設定処理が終了した後は、デジタルデータの誤差は小さくなる。さらに、上記の一連の設定処理は、通常動作中も常時行われるので、温度変化等によりトランジスタの特性が変化しても、コンパレータの閾値は最適な値に維持され、常時最適なＡＤ変換が行われる。
【０１０７】
ここで、通常動作中に入力アナログ信号を１単位分シフトした場合には、ｃｍｐ０〜ｃｍｐ４の比較結果を使用してＡＤ変換のデジタルデータを算出する。
【０１０８】
通常動作中に上記の一連の設定処理を行う場合、シフトしていない入力アナログ信号がｃｍｐ０の閾値以上になるかを判定することにより、入力アナログ信号がＶｒｅｆを超えているかを検出できる。また、シフトした入力アナログ信号がｃｍｐ５の閾値以下になるかを判定することにより、入力アナログ信号がＬＶ０より低いかを検出できる。
【０１０９】
なお、起動時の誤差が大きい場合には、起動後上記の設定処理を完了するまではＡＤ変換のデジタルデータの出力を停止し、設定処理完了後にデジタルデータの出力を開始し、以後上記の一連の設定処理を続けるようにしてもよい。
【０１１０】
さらに、通常動作中に上記の一連の設定処理を行う場合の変形例を説明する。シフトしていない入力アナログ信号がｃｍｐ０の閾値以上、ｃｍｐ０とｃｍｐ１の閾値の間、ｃｍｐ１とｃｍｐ２の閾値の間、…、ｃｍｐ５の閾値以下、およびシフトした入力アナログ信号がｃｍｐ５の閾値以下の頻度をすべて記憶する。そして、各値の相互関係を考慮して、ＥＱ１０の増幅率、ＬＶ０、ｃｍｐ０〜ｃｍｐ５の閾値を決定したうえで、すべての設定処理を同時に行うようにしてもよい。
【０１１１】
以上、ｃｍｐ０の閾値を入力アナログ信号の上限Ｖｒｅｆに一致させ、ＡＤＤ１２で入力アナログ信号にＡＤ変換の１単位（１ＬＳＢ）分の電圧を付加する例を説明したが、下限について同様のことを行うことが可能である。例えば、図１０で、ｃｍｐ０の代わりにＬＶ０との比較を行うｃｍｐ６を設け、ＡＤＤ１２で入力アナログ信号からＡＤ変換の１単位（１ＬＳＢ）分の電圧を減算できるようにする。その上で、ｃｍｐ６から、ｃｍｐ５、ｃｍｐ４、…、ｃｍｐ１の順に各コンパレータの閾値を設定する。
以上説明したように、第１実施形態によれば、ＡＤＣを使用したシステムの動作中に、通常動作を中断することなく、閾値を校正することが可能となる。
【０１１２】
図２１は、第１実施形態において図１２のステップＳ１３で実行される設定処理を説明する図である。
図２１を参照して、前述の第１実施形態のＡＤＣは、図７の（Ｂ）に示すような中間部分で頻度がゼロとなるヒストグラムを有する場合を対象外とする理由を説明する。
【０１１３】
図２１では、縦方向が振幅（電圧）を意味し、それぞれの点線が、それぞれの理想的な閾値の電位Ｕ０−Ｕ４を表している。図２１の（Ａ）は、最上端のｃｍｐ０が校正された状態、すなわち図１２のステップＳ１２が終了した状態を示す。この状態では、ｃｍｐ０の閾値Ｔ０はＵ０に一致しているが、ｃｍｐ１の閾値Ｔ１およびｃｍｐ２の閾値Ｔ２は未調整である。図２１の（Ｂ）は、入力アナログ信号にＬＳＢ分電圧を加え、この状態で、入力データがＴ０（Ｕ０）以上になる頻度Ｎｇｏｄ（Ｒ）を測定する様子を示す。図２１の（Ｃ）は、ＬＳＢ分の電圧印加をやめ、Ｔ０（Ｕ０）とＴ１との間に入る頻度を測定し、その値がＮｇｏｄ（Ｒ）相当になるように、ｃｍｐ１の閾値Ｔ１をＵ１に一致するように移動させる様子を示す。これにより、ｃｍｐ１は、閾値が正しく校正される。図２１の（Ｄ）は、入力アナログ信号にＬＳＢ分電圧を加え、この状態で、入力データがＴ０（Ｕ０）とＴ１（Ｕ１）の間になる頻度Ｎｇｏｄ（Ｓ）を測定する様子を示す。図２１の（Ｅ）は、ＬＳＢ分の電圧印加をやめ、入力データがＴ１（Ｕ１）とＴ２との間に入る頻度を測定し、その値がＮｇｏｄ（Ｓ）相当になるように、ｃｍｐ２の閾値Ｔ２をＵ２に一致するように移動させる様子を示す。Ｕ２の付近は頻度ゼロであるため、調整前のｃｍｐ２の閾値Ｔ２がＵ２の上側にある時、分布の縁まで移動すると、Ｔ１（Ｕ１）とＴ２との間に入る頻度はＮｇｏｄ（Ｓ）となる。しかも、それ以上、下側に移動しても頻度は変化しないため、ｃｍｐ２の閾値Ｔ２は分布の縁に設定されることになるが、これはＵ２に一致していない。
【０１１４】
図２１の（Ｅ）で、調整前のｃｍｐ２の閾値Ｔ２がＵ２の下側で頻度ゼロの部分にある時、その時点でＴ１（Ｕ１）とＴ２との間に入る頻度はＮｇｏｄ（Ｓ）となる。しかも、それ以上、上側に移動しても頻度は変化しないため、ｃｍｐ２の閾値Ｔ２は最初の値にそのまま設定されることになるが、これはＵ２に一致していない。
【０１１５】
特に、第１実施形態では、閾値が高いコンパレータから順に、すでに閾値設定が完了した上位のコンパレータを利用して閾値を設定するため、途中にヒストグラムの頻度がゼロの部分が存在すると、それ以降のコンパレータの閾値設定は行えない。
【０１１６】
図２２は、図６の（Ｂ）に示すようにデータの頻度が３つの山を有し、３つの山の間に頻度ゼロの部分が存在する場合に、図１２のステップＳ１３で実行される設定処理を説明する図である。
図２１では、図７の（Ｂ）に示すように、データの頻度が２つの山を有し、間に頻度ゼロの部分が存在する例を示したが、図６の（Ｂ）に示すように、データの頻度が３つの山を有し、間に頻度ゼロの部分が存在する場合もある。図２２に示すように、データの頻度が３つの山を有する場合も、図２１で説明したように、コンパレータの閾値設定は行えない。
【０１１７】
図２３は、第２実施形態のＡＤＣにおけるコンパレータの閾値設定方法を説明する図である。
第２実施形態のＡＤＣは、図８から図１１に示した第１実施形態のＡＤＣと同じ回路構成を有し、図１２のステップＳ１３における処理が異なる。
【０１１８】
図２３では、図２１に示したデータの頻度が２つの山を有し、間に頻度ゼロの部分が存在する場合の設定方法を示し、図２３では、ｃｍｐ２の理想的な閾値電位Ｕ２が頻度ゼロの部分に存在する。
【０１１９】
図２３で、（Ａ）から（Ｃ）までは第１実施形態と同じである。すなわち、（Ｃ）では、ｃｍｐ１の閾値Ｔ１の設定が終了している。
図２３の（Ｄ）で、入力アナログ信号にＬＳＢ分電圧を加え、この状態で、入力データがＴ０（Ｕ０）とＴ１（Ｕ１）の間になる頻度Ｎｇｏｄ（Ｓ）を測定する。この時、第２実施形態では、Ｔ１（Ｕ１）が頻度ゼロの部分に存在するか、言い換えれば、Ｔ１を変化させても頻度Ｎｇｏｄ（Ｓ）が変化しないかを検出する。これは、入力アナログ信号にＬＳＢ分電圧を加えない状態で、Ｔ２（Ｕ２）が頻度ゼロの部分に存在するか、の判定に相当する。もし、Ｔ１が頻度ゼロの部分に存在していなければ第１実施形態と同様の処理を行う。
【０１２０】
図２３の（Ｄ）では、Ｔ１が頻度ゼロの部分に存在しているので、Ｔ１を上下に変化させても頻度Ｎｇｏｄ（Ｓ）は変化しない。そこで、Ｔ１を下側に移動して頻度Ｎｇｏｄ（Ｓ）が変化しないか検出し、変化しないことを検出すると、図２３の（Ｄ）でのＴ１すなわち、図２３の（Ａ）でのＵ２の下側に頻度ゼロの部分が存在することが判明する。また、Ｔ１を上側に移動して頻度Ｎｇｏｄ（Ｓ）が変化しないか検出し、変化しないことを検出すると、図２３の（Ｄ）でのＴ１すなわち、図２３の（Ａ）でのＵ２の上側に頻度ゼロの部分が存在することが判明する。このように、次に設定するコンパレータの理想的な閾値が頻度ゼロの部分が存在することが判明すると、それを示すフラグを立てる。
【０１２１】
さらに、Ｕ２の上側に頻度ゼロの部分が存在することが判明すると、一旦決定したＴ１を単位量ずつ増加させて頻度Ｎｇｏｄ（Ｓ）を測定し、頻度Ｎｇｏｄ（Ｓ）が変化しない間Ｔ１を増加し、頻度Ｎｇｏｄ（Ｓ）が変化する直前のＴ１をＴ１’とする。そして、Ｔ１を前に決定した値に戻した後、Ｔ１とＴ１’の差ａを記憶する。
【０１２２】
次に、図２３の（Ｅ）で、ＬＳＢ分の電圧印加をやめ、入力データがＴ１（Ｕ１）とＴ２との間に入る頻度を測定し、その値がＮｇｏｄ（Ｓ）相当になるように、ｃｍｐ２の閾値Ｔ２を移動させ、この時のＴ２をＴ２’とする。例えば、Ｕ２が分布の下側の縁にあり、調整前のｃｍｐ２の閾値Ｔ２が、Ｕ２の下側にある場合も、下側に頻度ゼロの部分が存在することを示すフラグが立っているので、同様にＴ２’に移動する。Ｔ２’を記憶している差ａだけ低下させた値Ｔ２’−ａが理想的な閾値Ｕ２であるから、Ｔ２をこの値に決定する。
Ｕ３はデータの頻度がゼロでない部分に存在するので、第１実施形態と同様に調整する。
【０１２３】
図２４は、図２２に示したデータの頻度が３つの山を有し、間に頻度ゼロの部分が存在する場合の第２実施形態での調整方法を示す図である。
図２４では、ＬＳＢ分の電圧を印加しない状態で、ｃｍｐ１の閾値Ｔ１が頻度ゼロの部分に存在する。言い換えれば、ＬＳＢ分の電圧を印加した状態で、ｃｍｐ０の閾値Ｔ０が頻度ゼロの部分に存在するので、Ｎｇｏｄ（Ｒ）を測定する（Ｂ）で入力アナログ信号にＬＳＢ分電圧を加え、この状態で、Ｔ０が頻度ゼロの部分に存在するかを判定する。Ｔ０が頻度ゼロの部分に存在しない場合には、第１実施形態と同じである。Ｔ０が頻度ゼロの部分に存在する場合には、上記と同様に、Ｔ０’を測定し、一旦決定したＴ０に戻り、Ｔ０’とＴ０の差ａを記憶する。
【０１２４】
図２４の（Ｃ）で、ＬＳＢ分の電圧印加をやめ、入力データがＴ０（Ｕ０）とＴ１との間に入る頻度を測定し、その値がＮｇｏｄ（Ｒ）相当になるように、Ｔ１を移動させ、この時のＴ１をＴ１’とする。Ｔ１’を記憶している差ａだけ低下させた値Ｔ１’−ａが理想的な閾値Ｕ１であるから、Ｔ１をこの値に決定する。図２４の（Ｄ）から（Ｇ）では、ＬＳＢ分の電圧を印加しない状態で、Ｕ２は頻度ゼロでない部分に存在するので、Ｔ２は第１実施形態と同様に調整し、Ｕ３は頻度がゼロの部分に存在するので、Ｔ３はＴ１と同様に調整する。
【０１２５】
前述のように、第２実施形態のＡＤＣは、図８から図１１に示した第１実施形態のＡＤＣと同じ回路構成を有し、図１２のステップＳ１３における処理が異なる。
図２５は、第２実施形態のＡＤＣにおけるｃｍｐ１以降のコンパレータの閾値を設定する処理を示すフローチャートである。この処理は、図２０に示した第１実施形態のＡＤＣのｃｍｐ１の閾値の設定処理の代わりに行われる。
【０１２６】
図２５のフローチャートは、図２０のフローチャートにおいて、ステップＳ６２とＳ６３の間にステップＳ７１を追加し、ステップＳ６５とＳ６６の間にステップＳ７２を追加し、Ｓ７２の分岐先としてステップＳ７３を追加している。前述のように、ステップＳ６２では、検出したｃｍｐ０の閾値Ｔ０以上になる頻度をＮｇｏｄ０として記憶する。
【０１２７】
ステップＳ７１では、１ＬＳＢ分シフトして出現頻度を求める際に、校正済みのコンパレータの閾値を動かして出現頻度を求める。動かす前後の出現頻度の変動を基に、校正済みの閾値が頻度ゼロの部分に存在するかの検出を行う。閾値を上下に変化させて出現頻度の変動が無い場合は、次の校正対象のコンパレータの閾値が頻度ゼロの部分であることを意味するので、頻度がゼロであることを示すフラグＺｆｌａｇ＝１とする。出現頻度の変動がある場合は、次の校正対象のコンパレータの閾値が頻度ゼロの部分でないことを意味するので、フラグＺｆｌａｇ＝０とする。さらに、ステップＳ７１では、頻度ゼロとなる分布の下側の縁と理想的な閾値との差ａを記憶する。
【０１２８】
ステップＳ７２では、ステップＳ７１で記憶した検出結果に基づいて、フラグＺｆｌａｇ＝０の場合、すなわち校正対象のコンパレータ（ｃｍｐ１）の閾値が頻度ゼロに存在しない場合にはステップＳ６６に進む。フラグＺｆｌａｇ＝１の場合、すなわち校正対象のコンパレータ（ｃｍｐ１）の閾値が頻度ゼロに存在しない場合にはステップＳ７３に進む。
【０１２９】
ステップＳ７３では、１ＬＳＢ分のシフトを停止し、校正対象のコンパレータ（ｃｍｐ１）の閾値を設定するが、理想的な閾値が、頻度がゼロの部分に存在するので、頻度が変化しない分布の下側の縁を探し、そこから差ａ下げた値に閾値を設定する。
【０１３０】
図２６は、ステップＳ７１における処理を示すフローチャートである。
図２３および図２４を参照しながら、図２６のフローチャートの処理を説明する。
ステップＳ６１で１ＬＳＢを付加しているので、図２１および図２２の（Ａ）の状態である。
【０１３１】
ステップＳ１０１では、閾値の変化量を示すパラメータａを１に、校正対象のコンパレータ（ここではｃｍｐ１）の閾値が頻度ゼロの部分にあることを示すフラグＺｆｌａｇ＝０とする。
頻度ゼロの境界（エッジ）が、校正対象のコンパレータｃｍｐ１の理想的な閾値に一致し、ｃｍｐ１の調整前の閾値が理想的な閾値の下側の頻度ゼロの部分にあってもＳ７３の処理を行うために、まず理想的な閾値の下側が頻度ゼロであるかを判定する。ステップＳ１０２からＳ１０６では、下側に頻度ゼロがあるかどうかを調べる。
【０１３２】
ステップＳ１０２では、校正対象のコンパレータｃｍｐ１の１つ上側の既に調整済のｃｍｐ０の閾値を−ａする（ａだけ低下させる）。
ステップＳ１０３では、入力信号が、ｃｍｐ０の閾値Ｔ０（すでにＵ０に設定してある）以上になる数Ｎｇｏｄ１を測定する。
【０１３３】
ステップＳ１０４では、Ｎｇｏｄ１から、ステップＳ６２で測定したＮｇｏｄ０を減算してＮｇｏｄｆｉｆｆを算出する。
ステップＳ１０５では、Ｎｇｏｄｆｉｆｆの絶対値がゼロに近い所定の変動幅Ｐ１より小さいか判定し、小さければ（ＯＫ）ステップＳ１０６に進み、大きければ（ＮＧ）ステップＳ１０７に進む。
【０１３４】
ステップＳ１０６では、Ｚｆｌａｇ＝１とし、ステップＳ１０７に進む。
Ｎｇｏｄｆｉｆｆの絶対値がＰ１より小さいということは、１ＬＳＢを付加した状態で、ｃｍｐ０の閾値Ｔ０を下側に変化させても頻度が変化しないので、１ＬＳＢを付加しない状態ではＵ１は頻度ゼロの部分またはそのエッジにあることを意味する。したがって、Ｕ１が頻度ゼロの部分にあることを示すフラグＺｆｌａｇを１に設定し、Ｓ１０７に進むことになる。
【０１３５】
ステップＳ１０７では、ａ＝１に設定する。
ステップＳ１０８では、ｃｍｐ０の閾値を＋ａに設定する。
ステップＳ１０９では、入力信号が、ｃｍｐ０の閾値Ｔ０以上になる数Ｎｇｏｄ１を測定する。
【０１３６】
ステップＳ１１０では、Ｎｇｏｄ１から、ステップＳ６２で測定したＮｇｏｄ０を減算してＮｇｏｄｆｉｆｆを算出する。
ステップＳ１１１では、Ｎｇｏｄｆｉｆｆの絶対値が所定の変動幅Ｐ１より小さいか判定し、小さければ（ＯＫ）ステップＳ１１２に進み、大きければ（ＮＧ）ステップＳ１１３に進む。
【０１３７】
ステップＳ１１２では、ａ＝ａ＋１とし、Ｚｆｌａｇ＝１とし、ステップＳ１０８に戻る。
ステップＳ１１３では、ａの値をレジスタに保持（記憶）する。
ステップＳ１１４では、ｃｍｐ０の閾値Ｔ０を、その時点の値からａ−１減じた値に設定する。言い換えれば、ｃｍｐ０の閾値Ｔ０を既に設定していたＵ０に戻す。
【０１３８】
上記の処理で、Ｕ１が頻度ゼロでない部分にある時、すなわち１ＬＳＢを付加した状態で、ｃｍｐ０の閾値Ｔ０（すでにＵ０に設定してある）が頻度ゼロでない部分にある時、下側に移動するとＮｇｏｄ１は増加するので、Ｓ１０５ではＮＧとなる。さらに、上側に移動するとＮｇｏｄ１は減少するので、Ｓ１１１ではＮＧとなり、ｃｍｐ０の閾値Ｔ０は既に設定していたＵ０になり、Ｚｆｌａｇ＝０である。
【０１３９】
Ｕ１が分布の下側の縁にある時、１ＬＳＢを付加した状態でＴ１を下側に移動するとＮｇｏｄ１は変化しないので、Ｓ１０５ではＯＫとなり、Ｚｆｌａｇ＝１なる。さらに、上側に移動するとＮｇｏｄ１は減少するので、Ｓ１１１ではＮＧとなり、ｃｍｐ０の閾値Ｔ０は既に設定していたＵ０になるが、Ｚｆｌａｇ＝１である。
【０１４０】
Ｔ０が分布の下側の縁にある時、１ＬＳＢを付加した状態でＴ１を下側に移動するとＮｇｏｄ１は変化しないので、Ｓ１０５ではＯＫとなり、Ｚｆｌａｇ＝１なる。さらに、上側に移動するとＮｇｏｄ１は減少するので、Ｓ１１１ではＮＧとなり、ｃｍｐ０の閾値Ｔ０は既に設定していたＵ０になるが、Ｚｆｌａｇ＝１である。
【０１４１】
Ｔ０が頻度ゼロの部分にある時、１ＬＳＢを付加した状態でＴ１を下側に移動するとＮｇｏｄ１は変化しないので、Ｓ１０５ではＯＫとなり、Ｚｆｌａｇ＝１なる。さらに、上側に移動してもＮｇｏｄ１は変化しないので、Ｓ１１１ではＯＫとなり、Ｓ１１１でＮＧとなるまでＳ１０８からＳ１１２を繰り返すことになる。そして、Ｔ１が頻度分布の下側の縁まで上昇すると、Ｓ１１１でＯＫとなるので、この時のＴ０の値とＵ０の差がａである。
【０１４２】
以上のようにして、Ｓ７１において、校正対象のｃｍｐ１の理想的な閾値Ｕ１が頻度ゼロの部分にあるか否かと、頻度ゼロの部分にある時の上側に存在する頻度の下側の縁の位置（値）までの差ａが求まる。この処理は、他のコンパレータの理想的な閾値についても同様であり、１ＬＳＢを付加した状態で直前に閾値を設定したコンパレータを利用して行う。
【０１４３】
ステップＳ６３からＳ６５で、Ｓ６２で測定したＮｇｏｄ０と、１ＬＳＢの付加（ＤＣ電圧の付加）を行わない状態で測定したｃｍｐ０とｃｍｐ１の閾値間にあると判定された数Ｎと、の差Ｎｄｉｆｆを算出する。ステップＳ７２で、Ｚｆｌａｇ＝１であるか判定し、Ｚｆｌａｇ＝０であればＳ６６に進み、第１実施形態と同じ処理を行う。Ｚｆｌａｇ＝１であればステップＳ７３に進む。
【０１４４】
図２７は、ステップＳ７３における処理を示すフローチャートである。
ステップＳ２０１では、Ｎｄｉｆｆが所定の第２変動幅Ｐ２より大きいか判定し、大きければ（Ｙｅｓ）ステップＳ２１１に進み、小さければ（ＮＯ）ステップＳ２０２に進む。Ｎｄｉｆｆ＞Ｐ２であるということは、その時点のＴ１が理想的なＵ１の上側の頻度分布の中に位置していることを意味する。Ｎｄｉｆｆ＜Ｐ２であるということは、Ｔ１は頻度分布中に位置していないことを意味する。
【０１４５】
ステップＳ２０２では、Ｔ１は頻度分布中に位置していないので、頻度分布が存在する方向に向けてｃｍｐ１の閾値Ｔ１を１単位増加させる。
ステップＳ２０３では、入力信号がｃｍｐ０とｃｍｐ１の閾値の間に入る数Ｎを測定する。
【０１４６】
ステップＳ２０４では、Ｎｄｉｆｆ＝Ｎｇｏｄ０−Ｎを算出し、Ｓ２０１に戻る。
Ｓ２０１で、ＮｄｉｆｆがＰ２より大きいと判定されるまで、すなわちｃｍｐ１のＴ１が頻度分布内に位置するまで、Ｓ２０２からＳ２０４を繰り返す。
【０１４７】
ステップＳ２１１では、Ｔ１は頻度分布中に位置しているので、頻度分布の下側の縁に向けてｃｍｐ１の閾値Ｔ１を１単位減少させる。
ステップＳ２１２では、入力信号がｃｍｐ０とｃｍｐ１の閾値の間に入る数Ｎを測定する。
【０１４８】
ステップＳ２１３では、Ｎｄｉｆｆ＝Ｎｇｏｄ０−Ｎを算出する。
ステップＳ２１４では、Ｎｄｉｆｆの絶対値がＰ２より小さいか判定し、小さければ（Ｙｅｓ）ステップＳ２１５に進み、小さくなければ（ＮＯ）ステップＳ２１１に戻る。Ｎｄｉｆｆの絶対値がＰ２より小さくない場合、その時点のＴ１が頻度分布の中に位置していることを意味するので、Ｔ１が頻度分布の下側の縁に位置するまで、Ｓ２１１からＳ２１４を繰り返す。Ｎｄｉｆｆの絶対値がＰ２より小さくなったということは、Ｔ１が頻度分布の下側の縁に位置することを意味する。
【０１４９】
ステップＳ２１５では、ｃｍｐ１の閾値Ｔ１を、その時点の頻度分布の縁に位置する状態から、Ｓ７１で求めたａ減じた値に設定し、終了する。
【０１５０】
以上説明したように、第２実施形態のＡＤＣでは、理想的な閾値が頻度ゼロの部分に存在するコンパレータについても閾値の設定が行える。しかし、第２実施形態のＡＤＣでは、理想的な閾値が頻度ゼロの部分に存在するコンパレータが２個連続する場合には、下側のコンパレータについては閾値設定が行えない。次に説明する第３実施形態のＡＤＣは、理想的な閾値が頻度ゼロの部分に存在するコンパレータが２個連続する場合にもコンパレータの閾値の設定を行える。
【０１５１】
図２８は、第３実施形態のＡＤＣの閾値の設定処理を説明する図である。
図２８の（Ａ）は入力信号にＤＣ電圧付加を行っていない状態を示し、図２８の（Ｂ）は入力信号に１ＬＳＢに相当するＤＣ電圧付加を行った状態を示し、図２８の（Ｃ）は入力信号に２ＬＳＢに相当するＤＣ電圧付加を行った状態を示す。
【０１５２】
図２８の（Ａ）に示すように、ＤＣ電圧付加を行っていない状態では、頻度分布は２つの分布を有し、ｃｍｐ４およびｃｍｐ５の理想的な閾値Ｕ４およびＵ５は、２つの分布の間の頻度ゼロの部分に存在する。第２実施形態で説明したように、ｃｍｐ４の閾値をＵ４に設定するには、図２８の（Ｂ）に示すように、入力信号に１ＬＳＢに相当するＤＣ電圧付加を行った状態でｃｍｐ２（Ｕ２）とｃｍｐ３の間の頻度を測定し、その測定した頻度をＮｇｏｄ３とする。さらに、分布の下側の縁とＵ３の差ａを算出する。その後、図２８の（Ａ）の状態に戻して、ｃｍｐ３（Ｕ３）とｃｍｐ４の間の頻度が、Ｎｇｏｄ３に等しくなるｃｍｐ４の閾値を求め、その閾値をａだけ下げる。このようにしてｃｍｐ４の閾値をＵ４に設定する。
【０１５３】
次に、ｃｍｐ５の閾値をＵ５に設定するために、図２８の（Ｂ）に示すように、入力信号に１ＬＳＢに相当するＤＣ電圧付加を行った状態でｃｍｐ３（Ｕ３）とｃｍｐ４の間の頻度を測定する。しかし、この状態では、ｃｍｐ３（Ｕ３）とｃｍｐ４の間の頻度はゼロであり、分布の下側の縁が存在しないため、分布の下側の縁とＵ４の差ａを算出することができない。
【０１５４】
そこで、第３実施形態では、入力信号に１ＬＳＢに相当するＤＣ電圧付加を行った状態で、直前に閾値を設定したコンパレータ（ここではｃｍｐ４）とその１つ上側のコンパレータ（ここではｃｍｐ３）の間の頻度がゼロであるか判定する。そして、ゼロの場合には、図２８の（Ｃ）に示すように、入力信号に２ＬＳＢに相当するＤＣ電圧付加を行い、ｃｍｐ３とｃｍｐ４の間の頻度Ｎｇｏｄ４ｄを測定する。図２８の（Ｃ）の例では、Ｕ４は頻度ゼロでない部分に存在しているので必要はないが、必要があれば第２実施形態と同様に分布の下側の縁とＵ４の差ａを算出する。次に、入力信号に１ＬＳＢに相当するＤＣ電圧付加を行って図２８の（Ｂ）の状態に戻し、ｃｍｐ４（Ｕ４）とｃｍｐ５の間の頻度が、Ｎｇｏｄ４ｄに等しくなるｃｍｐ５の閾値を求める。この場合も、Ｕ５が頻度ゼロの部分に存在するならば、分布の下側の縁を求め、その閾値をａだけ下げてｃｍｐ５の閾値をＵ５に設定する。
【０１５５】
第３実施形態のＡＤＣは、第１および第２実施形態のＡＤＣと類似の構成を有するが、補正用ＤＣ電圧印加制御回路（ＡＤＤ）１２およびＡＤ変換部１３の構成および設定シーケンスが異なり、他の部分は同じである。
【０１５６】
図２９は、第３実施形態における補正用ＤＣ電圧印加制御回路（ＡＤＤ）１２の構成を示す図である。
第３実施形態におけるＡＤＤ１２は、ＳＷ１により選択されるレベルが、第１および第２実施形態の場合のＬＶ０とＬＳＢに加えて、２ＬＳＢも選択できるようになっている。ＳＷ１がＬＶ０に接続されると、図２８の（Ａ）に示すように、入力信号にＤＣ電圧付加を行わない状態なる。ＳＷ１がＬＳＢに接続されると、図２８の（Ｂ）に示すように、入力信号に１ＬＳＢに相当するＤＣ電圧付加を行った状態になる。ＳＷ１が２ＬＳＢに接続されると、図２８の（Ｃ）に示すように、入力信号に２ＬＳＢに相当するＤＣ電圧付加を行った状態になる。
【０１５７】
図３０は、第３実施形態におけるＡＤ変換部１３の構成を示す図である。
第３実施形態におけるＡＤ変換部１３は、基準ＤＣ電圧印加制御回路（ＡＤＤＲ）５０と、コンパレータｃｍｐ−１と、を有することが、第１および第２実施形態のＡＤＣと異なる。ＡＤＤＲ５０は、基準電圧Ｖｒｅｆに１ＬＳＢのＤＣ電圧を付加する回路で、図９に示したＡＤＤ１２の構成を有し、ＬＶ０に接続した状態でＶｒｅｆをサンプルホールドした信号をＳｉｎに入力し、その後ＬＳＢに切り替えることにより実現される。
【０１５８】
コンパレータｃｍｐ−１は、ＶｉｎをＡＤＤＲ５０から出力されるＶｒｅｆ＋１ＬＳＢと比較し、比較結果をエンコーダ１４に出力する。
【０１５９】
図３１は、第３実施形態のＡＤＣのｃｍｐ１以降のコンパレータの閾値を設定する処理を示すフローチャートである。図３１のフローチャートは、図２５のフローチャートにおいて、ステップＳ６２の後に行うステップＳ３０１からＳ３０７を有する。ここでは、ｃｍｐｎ（ｎは１からＮ（ここでは５）までの整数）までの閾値設定が終了し、ｃｍｐｎおよびｃｍｐｎ＋１の理想的な閾値ＵｎおよびＵｎ＋１が頻度ゼロの部分に存在する場合を例として説明する。
【０１６０】
ステップＳ６２では、入力信号に１ＬＳＢに相当するＤＣ電圧を付加した状態で、入力信号がｃｍｐｎ−１とｃｍｐｎの間に入る数（頻度）Ｎｇｏｄｎ−１を測定する。
ステップＳ３０１では、Ｎｇｏｄｎ−１がゼロに近い所定数Ｐ３より小さいかを判定し、大きければステップＳ７１に進み図２５のフローチャートにしたがって処理を行い、小さければステップＳ３０２に進む。言い換えれば、ステップ３０１では、電圧を付加しない定常状態で、既に閾値設定の完了したｃｍｐｎと次に閾値設定するｃｍｐｎ＋１の理想的な閾値ＵｎとＵｎ＋１の間の頻度がゼロであるかを判定する。頻度がゼロでなければ、第１または第２実施形態での設定処理が行えるので、Ｓ７１に進み、頻度がゼロであれば、第２実施形態での設定処理が行えないので、ステップＳ３０２に進む。
【０１６１】
ステップＳ３０２では、入力信号に２ＬＳＢ相当のＤＣ電圧を付加する。言い換えれば、入力信号のＤＣレベルを２段階高くする。
ステップＳ３０３では、入力信号に２ＬＳＢに相当するＤＣ電圧を付加した状態で、入力信号がｃｍｐｎ−１とｃｍｐｎの間に入る数（頻度）Ｎｇｏｄｎ−１ｄを測定する。
【０１６２】
ステップＳ３０４では、入力信号に２ＬＳＢに相当するＤＣ電圧を付加した状態で、ｃｍｐｎの理想的な閾値Ｕｎが頻度ゼロの部分に存在するかを検出する２段階頻度ゼロ検出処理を行う。この処理は、図２６に示したＳ７１の処理と同じで、ｃｍｐ０およびｃｍｐ１をｃｍｐｎ−１およびｃｍｐｎとして行えばよい。ステップＳ３０４では、入力信号にＤＣ電圧を付加しない状態で、ｃｍｐｎの理想的な閾値Ｕｎに加えて、ｃｍｐｎ＋１の理想的な閾値Ｕｎ＋１も頻度ゼロの部分に存在するかを検出する。
【０１６３】
ステップＳ３０５では、入力信号に１ＬＳＢに相当するＤＣ電圧を付加した状態で、すなわち入力信号のＤＣレベルを１段階高くした状態に戻す。
ステップＳ３０６では、入力信号のＤＣレベルを１段階高くした状態で、Ｓ３０４の２段階頻度ゼロ処理の結果（Ｕｎ＋１が頻度ゼロ部分か否か、および差ａ）に基づいて、図２５のＳ６４からＳ６９、Ｓ７２およびＳ７３を行う。これにより、ｃｍｐｎ＋１の閾値をＵｎ＋１に設定することができる。
【０１６４】
入力信号に２ＬＳＢに相当するＤＣ電圧を付加した状態では、エンコーダ１４は、ｃｍｐ−１からｃｍｐ３の出力に基づいて、入力信号のレベルを判定する。
なお、理想的な閾値ＵｎおよびＵｎ＋１が頻度ゼロの部分に存在するとしたが、ＡＤ変換部１３のビット数によっては、さらにＵｎ＋２も頻度ゼロの部分に存在する可能性がある。第１から第３実施形態では、上側（電圧の高い側）から順にコンパレータの閾値を設定するため、そのような場合には下側のコンパレータの閾値を設定できなくなる。
【０１６５】
これに対する対策としては、３ＬＳＢに相当するＤＣ電圧を付加可能にし、コンパレータの個数を更に増加させることが考えられる。
また、上述の上側のコンパレータを設定する機構および処理を、下側（電圧の高い側）から順にコンパレータの閾値を設定する構成に適用して、中間レベルの理想的な閾値が連続して頻度ゼロとなる場合には、上側と下側からそれぞれコンパレータの閾値を順に設定するようにしてもよい。
【０１６６】
なお、通信経路から入力する入力信号が、中間レベルの理想的な閾値が連続して頻度ゼロとなるように分布する場合には、信号経路での劣化は、ＡＤ変換部１３が低分解能でも入力信号を正しく判定できるということである。そのため、頻度ゼロの部分が２つ以上のコンパレータの理想的な閾値に渡って連続している場合には、その部分より上か下かで入力信号のレベルを判定するようにしても特に問題は生じない。
【０１６７】
以上説明したように、第２および第３実施形態では、入力信号の振幅の範囲内に局在する分布があり、その間の分布がゼロになる場合においても、ＡＤＣを使用したシステムの動作中に、通常動作を中断することなく、閾値を校正することが可能となる。
【０１６８】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【０１６９】
１０    等化回路（イコライザ：ＥＱ）
１１    入力信号振幅設定用コンパレータ（ｃｍｐ）
１２    補正用ＤＣ電圧印加制御回路（ＡＤＤ）
１３    ＡＤ変換部
１４    エンコーダ
１５    出力部
１６    デジタル制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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