(57)【要約】【課題】オフセット電流の発生を抑制することのできる積分定数設定回路を提供する。【解決手段】実施形態の積分定数設定回路は、差動対ＤＰ１が、ＰＭＯＳトランジスタＭ１、Ｍ２により構成され、Ｍ１のゲート端子へ抵抗Ｒを介して入力信号Ｚｉｎが入力され、電流折り返し回路ＤＰ１が、Ｍ１の出力電流をゲート端子へ折り返す。カレントミラー回路ＣＭ１は、ＰＭＯＳトランジスタＭ２、Ｍ３により構成され、そのトランジスタ寸法比がＮ：１である。積分容量Ｃは、一端が接地され、他端がＰＭＯＳトランジスタＭ３に接続される。カレントミラー回路ＣＭ２は、差動対ＤＰ１が平衡状態であるときにＰＭＯＳトランジスタＭ３の出力電流を吸収する。バイアス電流供給回路ＢＣＳは、カレントミラー回路ＣＭ２へバイアス電流を供給する。差動対ＤＰ２は、カレントミラー回路ＣＭ２の出力が入力され、カレントミラー回路ＣＭ２の出力を帰還制御する。【選択図】  図２
2014103566.tif 000002
【特許請求の範囲】
【請求項１】
抵抗と、
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとにより構成され、前記第１のＭＯＳトランジスタのゲート端子へ前記抵抗を介して入力信号が入力される第１の差動対と、
前記第１のＭＯＳトランジスタの出力電流を前記ゲート端子へ折り返す電流折り返し回路と、
前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタとにより構成される、トランジスタ寸法比がＮ：１である第１のカレントミラー回路と、
一端が接地され、他端が前記第３のＭＯＳトランジスタに接続される積分容量と、
前記第１の差動対が平衡状態であるときに前記第３のＭＯＳトランジスタの出力電流を吸収する第２のカレントミラー回路と、
前記第２のカレントミラー回路へバイアス電流を供給するバイアス電流供給回路と、
前記第２のカレントミラー回路の出力が入力され、前記第２のカレントミラー回路の出力を帰還制御する第２の差動対と
を備えることを特徴とする積分定数設定回路。
【請求項２】
前記２のカレントミラー回路が、
第４のＭＯＳトランジスタと第５のＭＯＳトランジスタとにより構成され、
前記第４のＭＯＳトランジスタが、前記積分容量の前記他端に接続され、
前記第５のＭＯＳトランジスタが、前記バイアス電流供給回路に接続される
ことを特徴とする請求項１に記載の積分定数設定回路。
【請求項３】
前記バイアス電流供給回路が、
第６のＭＯＳトランジスタと第７のＭＯＳトランジスタとにより構成されたカレントミラーであり、前記第６のＭＯＳトランジスタと前記第７のＭＯＳトランジスタのゲート端子へ、前記第１の差動対の出力が共通に入力される
ことを特徴とする請求項１または２に記載の積分定数設定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、積分定数設定回路に関する。
【背景技術】
【０００２】
スイッチングレギュレータでは、出力電圧を安定化させる帰還回路として、出力電圧と基準電圧とを比較し、その差をエラー電圧として出力するエラーアンプが用いられる。このエラーアンプは、例えば、出力電圧と基準電圧の差電圧を電流へ変化するＧｍアンプと、Ｇｍアンプの出力電流を積分する積分器により構成される。この積分器を受動素子、例えば、抵抗とキャパシタで構成する場合、抵抗とキャパシタの大きさにより積分定数（時定数）が設定される。
【０００３】
したがって、大きな積分定数を設定したい場合には、積分定数を設定する積分定数設定回路に大容量のキャパシタが必要となる。しかし、スイッチングレギュレータを集積回路化する場合、キャパシタの形成には多くのチップ面積を必要とするため、集積回路として実現可能な容量値には限界が生じる。
【０００４】
そのため、従来、容量増倍回路によりキャパシタに流す電流を１／Ｎに圧縮し、キャパシタの見掛け上の容量値をＮ倍に増大させることが行われている。ところが、従来の容量増倍回路は、カレントミラー回路を複雑に組み合わせた回路となっているため、能動素子の動作点のずれがあると、大きなオフセット電流が流れる。
【０００５】
すなわち、従来の容量増倍回路を用いた積分定数設定回路には、能動素子に大きなオフセット電流が流れることがある、という問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２６８２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明が解決しようとする課題は、オフセット電流の発生を抑制することのできる積分定数設定回路を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の積分定数設定回路は、抵抗を備え、第１の差動対が、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとにより構成され、前記第１のＭＯＳトランジスタのゲート端子へ前記抵抗を介して入力信号が入力され、電流折り返し回路が、前記第１のＭＯＳトランジスタの出力電流を前記ゲート端子へ折り返す。第１のカレントミラー回路は、前記第２のＭＯＳトランジスタと第３のＭＯＳトランジスタとにより構成され、そのトランジスタ寸法比がＮ：１である。積分容量は、一端が接地され、他端が前記第３のＭＯＳトランジスタに接続される。第２のカレントミラー回路は、前記第１の差動対が平衡状態であるときに前記第３のＭＯＳトランジスタの出力電流を吸収する。バイアス電流供給回路は、前記第２のカレントミラー回路へバイアス電流を供給する。第２の差動対は、前記第２のカレントミラー回路の出力が入力され、前記第２のカレントミラー回路の出力を帰還制御する。
【図面の簡単な説明】
【０００９】
【図１】実施形態の積分定数設定回路の基本構成を示す回路図。
【図２】実施形態の積分定数設定回路の構成の例を示す回路図。
【図３】実施形態の積分定数設定回路のオフセット電流特性の例を示す図。
【図４】実施形態の積分定数設定回路の応用回路例を示すブロック図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
まず、実施形態の積分定数設定回路の説明に先立って、実施形態の積分定数設定回路の基本的な構成について説明する。
【００１２】
（基本構成）
図１は、実施形態の積分定数設定回路の基本的な構成を示す回路図である。
【００１３】
実施形態の積分定数設定回路は、基本的な構成として、抵抗Ｒと、ＰＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ２とにより構成され、ＰＭＯＳトランジスタＭ１のゲート端子へ抵抗Ｒを介して入力信号Ｚｉｎが入力される差動対ＤＰ１と、ＰＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ３とにより構成される、トランジスタ寸法比がＮ：１であるカレントミラー回路ＣＭ１と、一端がＧＮＤへ接地され、他端がＰＭＯＳトランジスタＭ３に接続される積分容量Ｃと、差動対ＤＰ１が平衡状態であるときにＰＭＯＳトランジスタＭ３の出力電流を吸収するカレントミラー回路ＣＭ２と、カレントミラー回路ＣＭ２へバイアス電流を供給するバイアス電流供給回路ＢＣＳと、を備える。
【００１４】
差動対ＤＰ１は、ＰＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ２のソース端子が共通の電流源Ｉ１に接続され、ＰＭＯＳトランジスタＭ２のドレイン端子は接地される。一方、ＰＭＯＳトランジスタＭ１のドレイン端子は、電流量が電流源Ｉ１の１／２であるバイアス電流源Ｉ２に接続されるとともに、ＰＭＯＳトランジスタＭ１のゲート端子へ接続される。この接続により、差動対ＤＰ１は、差動出力が入力へ帰還されるボルテージフォロワとして機能する。
【００１５】
カレントミラー回路ＣＭ１は、差動対ＤＰ１のＰＭＯＳトランジスタＭ２と、ＰＭＯＳトランジスタＭ２に対して１／Ｎの寸法のトランジスタＭ３により構成される。これにより、トランジスタＭ３からは、差動対ＤＰ１の出力電流の１／Ｎの電流が出力される。
【００１６】
このトランジスタＭ３の出力電流が、積分容量Ｃへの充電電流となる。したがって、積分容量Ｃへの充電電流は、差動対ＤＰ１への入力電流をカレントミラー回路ＣＭ１のミラー比１／Ｎに減流した電流となる。これにより、積分容量Ｃの見かけの容量値はＮ倍に増大され、その分、大きな積分定数を設定することができる。
【００１７】
ただし、トランジスタＭ３からは、差動対ＤＰ１が平衡状態になった後も電流が出力されるので、この電流を積分容量Ｃへ流さないようにする必要がある。
【００１８】
そのため、ＰＭＯＳトランジスタＭ３にカレントミラー回路ＣＭ２を接続し、差動対ＤＰ１が平衡状態であるときにトランジスタＭ３から出力される電流を吸収する。
【００１９】
カレントミラー回路ＣＭ２は、ＰＭＯＳトランジスタＭ３に接続されるＮＭＯＳトランジスタＭ４と、バイアス電流供給回路ＢＣＳに接続されるＮＭＯＳトランジスタＭ５とにより構成される。
【００２０】
バイアス電流供給回路ＢＣＳは、電流源Ｉ３に接続されるＰＭＯＳトランジスタＭ６とＰＭＯＳトランジスタＭ７とにより構成されるカレントミラー回路であり、ＰＭＯＳトランジスタＭ６からカレントミラー回路ＣＭ２のＮＭＯＳトランジスタＭ５へバイアス電流が供給される。
【００２１】
ここで、電流源Ｉ３の電流量を電流源Ｉ１の１／２とし、ＰＭＯＳトランジスタＭ６とＰＭＯＳトランジスタＭ７の寸法比を１：Ｎとすることにより、ＰＭＯＳトランジスタＭ７から出力されるバイアス電流は、差動対ＤＰ１が平衡状態であるときにトランジスタＭ３から出力される電流と等しくなる。
【００２２】
これにより、差動対ＤＰ１が平衡状態であるときにトランジスタＭ３から出力される電流は総てＮＭＯＳトランジスタＭ４へ流れ込み、積分容量Ｃへは電流が流れなくなる。
【００２３】
このように、この基本構成の回路により、積分容量Ｃの見かけの容量値を増倍した積分定数を設定することができる。
【００２４】
ただし、この回路構成では、トランジスタ特性のバラツキなどにより、ペア性が要求される差動対ＤＰ１およびカレントミラー回路ＣＭ２において、ＰＭＯＳトランジスタＭ１、ＰＭＯＳトランジスタＭ２の動作点およびＮＭＯＳトランジスタＭ４、ＮＭＯＳトランジスタＭ５の動作点に不均衡が生じると、入力信号Ｚｉｎの電位状態に依存してオフセット電流が大きく変化する。そこで、この基本構成の回路に対してオフセット電流の発生を抑制する回路を追加した例を図２に示す。
【００２５】
（実施形態）
図２は、実施形態の積分定数設定回路の構成の例を示す回路図である。
【００２６】
本実施形態の回路は、図１に示す基本構成の回路に、差動対ＤＰ１を構成するトランジスタの動作点を合わせる回路、およびカレントミラー回路ＣＭ２を構成するトランジスタの動作点を合わせる回路を追加したものである。
【００２７】
差動対ＤＰ１を構成するトランジスタの動作点を合わせる回路として、電流源Ｉ４に接続されるＮＭＯＳトランジスタＭ８、Ｍ９および電流源Ｉ２に接続されるＮＭＯＳトランジスタＭ１０、Ｍ１１により構成されるソース入力型の電流折り返し回路ＦＤ１が追加されている。
【００２８】
電流源Ｉ４は、電流源Ｉ１と同じ電流量であり、ＮＭＯＳトランジスタＭ８、Ｍ９およびＮＭＯＳトランジスタＭ１０、Ｍ１１のゲート電位を設定する。
【００２９】
電流源Ｉ２は電流源Ｉ１の１／２の電流量であり、ＮＭＯＳトランジスタＭ１０とＮＭＯＳトランジスタＭ１１の接続点に、差動対ＤＰ１のＰＭＯＳトランジスタＭ１のドレイン端子が接続される。
【００３０】
電流折り返し回路ＦＤ１は、ＧＮＤ電位近傍で動作し、差動対ＤＰ１のＰＭＯＳトランジスタＭ１のドレイン端子の電位を電流に変換して、ゲート端子へ折り返す。
【００３１】
これにより、ＰＭＯＳトランジスタＭ１のドレイン電位がＧＮＤ電位近傍となり、ドレイン端子が接地されているＰＭＯＳトランジスタＭ２と動作点が極めて近くなる。
【００３２】
次に、カレントミラー回路ＣＭ２を構成するトランジスタの動作点を合わせる回路について説明する。
【００３３】
カレントミラー回路ＣＭ２を構成するトランジスタの動作点を合わせる回路として、ＰＭＯＳトランジスタＭ１２とＰＭＯＳトランジスタＭ１３とにより構成される差動対ＤＰ２が、カレントミラー回路ＣＭ２のＮＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ５の入力端子に接続される。
【００３４】
差動対ＤＰ２のＰＭＯＳトランジスタＭ１２とＰＭＯＳトランジスタＭ１３のソース端子は、共通に電流源Ｉ５に接続される。
【００３５】
ここで、電流源Ｉ５の電流量は電流源Ｉ１の１／２とし、ＰＭＯＳトランジスタＭ１２とＰＭＯＳトランジスタＭ１３の寸法比を１：Ｎとする。これにより、電流源Ｉ５の電流は、ＰＭＯＳトランジスタＭ１２へ電流源Ｉ１の電流量の１／２×１／Ｎの電流、ＰＭＯＳトランジスタＭ１３へ電流源Ｉ１の電流量の１／２×（１−１／Ｎ）と分配され、差動対ＤＰ２のオフセット電圧の発生が抑制される。
【００３６】
この差動対ＤＰ２の出力は、カレントミラー回路ＣＭ２と並列に接続されたＮＭＯＳトランジスタＭ１４に接続されるとともに、ＮＭＯＳトランジスタＭ５のゲート端子へ接続される。
【００３７】
この接続により、カレントミラー回路ＣＭ２の帰還系が形成され、カレントミラー回路ＣＭ２の入力動作点電位と出力動作点電位が一致するようになる。
【００３８】
また、本実施形態の回路では、バイアス電流供給回路ＢＣＳのＰＭＯＳトランジスタＭ６とＰＭＯＳトランジスタＭ７のゲート端子は、差動対ＤＰ１の出力端子に接続される。
【００３９】
これにより、バイアス電流供給回路ＢＣＳからは、差動対ＤＰ１の出力に応じたバイアス電流が、カレントミラー回路ＣＭ２のＮＭＯＳトランジスタＭ５へ供給される。
【００４０】
図３に、本実施形態の積分定数設定回路のオフセット電流特性のシミュレーション結果の例を示す。
【００４１】
この例では、入力信号ＺｉｎのＤＣ入力電圧に対するオフセット電流の変化の様子を示す。また、比較例として、図１に示す基本構成の回路のオフセット電流の変化の様子も示す。
【００４２】
図３に示すように、入力信号ＺｉｎのＤＣ入力電圧を１Ｖから３．５Ｖまで変化させた場合、図１の構成の回路では０．１μＡから１．４μＡへとオフセット電流が増加するのに対して、図２に示す本実施形態の回路では０．１μＡ以下にオフセット電流が抑えられている。
【００４３】
このような本実施形態によれば、差動対ＤＰ１およびカレントミラー回路ＣＭ２の動作点が一致するように制御することができる。これにより、入力電圧の大きさに依存するオフセット電流の発生を抑制することができる。
【００４４】
（応用回路例）
図４に、本発明の実施形態の積分定数回路の応用回路例を示す。ここでは、本発明の実施形態の積分定数回路１をスイッチングレギュレータ回路に用いた例を示す。
【００４５】
図４に示すスイッチングレギュレータ回路は、負荷ＲＬへの出力電圧がフィードバックされる端子ＮＦの電圧と基準電圧Ｖｒｅｆとの差を出力するエラーアンプ１００と、エラーアンプ１００の出力電圧と三角波発生器３００から出力される三角波の振幅とを比較してＰＷＭ波を生成し、インダクタンスＬ１００を介して接続されているキャパシタＣ１００への充電期間を制御するコンパレータ２００と、を有する。
【００４６】
ここで、エラーアンプ１００は、端子ＮＦへのフィードバック電圧と基準電圧Ｖｒｅｆとの差電圧を電流へ変換するＧｍアンプ１０１と、Ｇｍアンプ１０１の出力電流を積分する積分回路で構成されるものとする。
【００４７】
図４に示す例では、エラーアンプ１００を構成する積分回路に、本発明の実施形態の積分定数回路１を用いたものである。積分定数回路１を用いることにより、入力電流Ｉｉｎは減流され、積分容量Ｃは、入力電流Ｉｉｎよりも小さな出力電流Ｉｏｕｔで充電される。
【００４８】
これにより、積分回路に要求される積分定数が大きくても、積分容量Ｃの容量値を小さくすることができ、スイッチングレギュレータ回路を１チップの集積回路として実現することができる。
【００４９】
以上説明した実施形態の積分定数設定回路によれば、オフセット電流の発生を抑制することができる。
【００５０】
また、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５１】
１  積分定数設定回路
ＤＰ１、ＤＰ２  差動対
ＣＭ１、ＣＭ２  カレントミラー回路
ＢＣＳ  バイアス電流供給回路
ＦＤ１  電流折り返し回路
Ｍ１〜Ｍ３、Ｍ６、Ｍ７、Ｍ１２、Ｍ１３  ＰＭＯＳトランジスタ
Ｍ４、Ｍ５、Ｍ８〜Ｍ１１、Ｍ１４  ＮＭＯＳトランジスタ
Ｉ１〜Ｉ５  電流源
Ｒ  抵抗
Ｃ  積分容量
【図１】
2014103566.tif 000003
【図２】
2014103566.tif 000004
【図３】
2014103566.tif 000005
【図４】
2014103566.tif 000006