(57)【要約】【課題】  データ保持特性が劣化しにくい半導体記憶装置及びその製造方法を提供する。【解決手段】  実施形態の半導体記憶装置は、半導体基板、埋込絶縁膜、及びＳＯＩ層が積層された半導体積層膜を有する。  前記埋込絶縁膜上に前記ＳＯＩ層に埋め込まれた複数の柱状ゲート電極が設けられる。前記ＳＯＩ層上に前記柱状ゲート電極の側面を取り囲むように柱状ゲート絶縁膜が設けられる。前記ＳＯＩ層上部には複数の第１のビットラインが設けられる。前記柱状ゲート電極上には複数のワードラインが設けられる。ワードライン方向に沿って隣接する柱状ゲート電極は電気的に接続し、第１のビットライン方向に沿って隣接する柱状ゲート電極は電気的に絶縁している。【選択図】  図１
2014007305.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、埋込絶縁膜、及びＳＯＩ層が積層された半導体積層膜と、
前記埋込絶縁膜上に前記ＳＯＩ層に埋め込まれた複数の柱状ゲート電極と、
前記ＳＯＩ層上に前記柱状ゲート電極の側面を取り囲むように設けられた柱状ゲート絶縁膜と、
前記ＳＯＩ層上部に設けられた複数の第１のビットラインと、
前記柱状ゲート電極上に設けられた第１の上部配線層と、
を備えた半導体記憶装置であって、
前記第１の上部配線層は、第１のビットライン方向にワードライン及びバックゲートラインがそれぞれ交互に設けられたものであり、
ワードライン方向に沿って隣接する柱状ゲート電極は電気的に接続し、第１のビットライン方向に沿って隣接する柱状ゲート電極は電気的に絶縁していることを特徴とする半導体記憶装置。
【請求項２】
前記柱状ゲート絶縁膜の側面を覆い、第１のビットライン方向に隣接する前記柱状ゲート絶縁膜間において前記ＳＯＩ層上に埋め込まれるように設けられ、ワードライン方向に隣接する前記柱状ゲート絶縁膜間において前記ＳＯＩ層の一部を覆うように設けられたゲート側壁絶縁膜をさらに備え、前記第１のビットラインが、前記ゲート側壁絶縁膜が前記ＳＯＩ層を覆わない領域における前記ＳＯＩ層の表面に設けられ、前記第１のビットラインはシリサイド膜であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のビットラインが一定の周期ごとに分断され、複数のメモリセル分割構造を有することを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置のメモリセルにデータを書き込む際に、書き込みを行う前記メモリセルにおける前記ワードラインに柱状ゲートにおける閾値電圧以上の電圧を印加し、かつ隣接する前記バックゲートラインに負電圧を印加し、前記メモリセルにおいてワードライン方向に隣接する前記第１のビットラインに異なる電圧を印加することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置のメモリセルのデータを読み込む際に、読み出しを行う前記メモリセルにおける前記ワードラインに柱状ゲートにおける閾値電圧以上の電圧を印加し、かつ隣接する前記バックゲートラインに負電圧を印加し、前記メモリセルにおいてワードライン方向に隣接する前記第１のビットラインに異なる電圧を印加することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置のメモリセルのデータを消去する際に、消去を行う前記メモリセルにおける前記ワードラインに柱状ゲートにおける閾値電圧以上の電圧を印加し、かつ隣接する前記ワードラインに接地電圧を印加し、前記メモリセルにおいてワードライン方向に隣接する前記ビットラインに異なる電圧を印加することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体記憶装置。
【請求項７】
半導体基板、埋込絶縁膜、及びＳＯＩ層が積層された半導体積層膜を前記埋込絶縁膜が露出するまでマトリクス状に加工し、隣接する貫通ホール間の距離についてワードライン方向に沿った距離の方が第１のビットライン方向に沿った距離より長い複数の貫通ホールを形成する工程と、
前記複数の貫通ホール内面上に柱状ゲート絶縁膜を形成する工程と、
前記貫通ホール内において、前記柱状ゲート絶縁膜側面上に複数の柱状ゲート電極を埋め込む工程と、
前記柱状ゲート絶縁膜の側面を覆い、第１のビットライン方向に隣接する前記柱状ゲート絶縁膜間において前記ＳＯＩ層上に埋め込まれ、ワードライン方向に隣接する前記柱状ゲート絶縁膜間において前記ＳＯＩ層の一部が露出するように、ゲート側壁絶縁膜を形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項８】
露出した前記ＳＯＩ層の表面をシリサイド化する工程をさらに含むことを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、SOI(Silocon On Insulator)に形成されたｎ型MOSFET(MOS Field Effect Transistor)を用いて、ドレイン端においてイオンインパクトにより発生したホールが、チャネル下部のp型領域に閉じ込められる事を、記憶素子として利用するFloating Body Cell(FBC)揮発性メモリの開発が行われている。このうち、FINFET(Fin Field Effect Transistor)を用いたFBCでは、セル面積を小さくし、すなわち高集積化しつつ、ホール蓄積量を確保することが可能である。
【０００３】
しかし、FINFETを用いたFBCでは、バックゲート電極に相当する電極を形成できず、データ保持特性が劣化しやすいという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１６０１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、データ保持特性が劣化しにくい半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、実施形態に係る半導体記憶装置は、半導体基板、埋込絶縁膜、及びＳＯＩ層が積層された半導体積層膜を有する。  前記埋込絶縁膜上に前記ＳＯＩ層に埋め込まれた複数の柱状ゲート電極が設けられる。前記ＳＯＩ層上に前記柱状ゲート電極の側面を取り囲むように柱状ゲート絶縁膜が設けられる。前記ＳＯＩ層上部には複数の第１のビットラインが設けられる。前記柱状ゲート電極上には複数のワードラインが設けられる。ワードライン方向に沿って隣接する柱状ゲート電極は電気的に接続し、第１のビットライン方向に沿って隣接する柱状ゲート電極は電気的に絶縁している。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体記憶装置を示す図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図。
【図２】本実施形態に係る半導体記憶装置のメモリセル分割構造を示す平面図。
【図３】本実施形態に係る半導体記憶装置における上部配線構造を示す平面図であり、（ａ）は、第１の上部配線層、（ｂ）第２の上部配線層、及び（ｃ）は第３の上部配線層を示す。
【図４】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図。
【図５】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図。
【図６】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図。
【図７】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図。
【図８】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図。
【図９】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図。
【図１０】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図。
【図１１】本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（本実施形態）
図１は本実施形態に係る半導体記憶装置を示す図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図を示す。
【００１０】
半導体基板１上に埋込絶縁膜２及び拡散層を有するＳＯＩ（Silicon on Insulator）層が設けられる。半導体基板１、埋込絶縁膜２、及びＳＯＩ層３の積層膜を半導体積層膜と呼ぶ。ＳＯＩ層３は、埋込絶縁膜２上に設けられたシリコン膜である。ＳＯＩ層３は、複数のｐ型シリコン領域とｎ型シリコン領域が設けられる。ｎ型シリコン領域は、第１のビットラインＢＬ１方向に延伸し、ｐ型シリコン領域及び柱状ゲート絶縁膜４で互いに分離されている。ｐ型シリコン領域は、ｎ型シリコン領域と柱状ゲート電極５に挟まれるように設けられている。
【００１１】
ＳＯＩ層３のｎ型シリコン領域上部には、第１のビットラインＢＬ１方向に延伸する複数の第１のビットラインＢＬ１が設けられる。第１のビットラインＢＬ１は、例えばNiSi等のシリサイド膜である。
【００１２】
埋込絶縁膜２上には、半導体基板１に略垂直方向にＳＯＩ層３を貫通する複数の柱状ゲート電極５及び柱状ゲート絶縁膜４が設けられ、柱状ゲートが形成されている。柱状ゲート絶縁膜４は、柱状ゲート電極５とＳＯＩ層３との間に柱状ゲート電極５を覆うように設けられる。柱状ゲート電極５は、マトリクス状に配置され、例えばワードライン方向及び第１のビットラインＢＬ１方向にそれぞれ略等間隔に設けられる。柱状ゲート絶縁膜４には、例えばシリコン酸化膜が用いられ、柱状ゲート電極５には、ポリシリコン層が用いられる。ワードライン方向に沿って隣接する柱状ゲート電極５は電気的に接続されており、第１のビットラインＢＬ１方向に沿って隣接する柱状ゲート電極５は電気的に絶縁している。第１の柱状ゲート絶縁膜４及び柱状ゲート電極５の形状は、例えば円柱形状である。なお、柱状ゲート絶縁膜４及び柱状ゲート電極５は、埋込絶縁膜２中に埋め込まれていてもよい。図１のように、柱状ゲート電極５の上部にはシリサイド膜７が設けられる。なお、柱状ゲート電極５上部にシリサイド膜７が設けられなくてもよい。
【００１３】
ＳＯＩ層３上に、柱状ゲート絶縁膜４の側面を覆うように、ゲート側壁絶縁膜６が設けられる。ゲート側壁絶縁膜６には、例えばシリコン酸化膜が用いられる。ゲート側壁絶縁膜６の形状は、例えば平面視において、柱状ゲート電極５の中心を円の中心とした円状である。第１のビットラインＢＬ１方向に隣接する前記柱状ゲート絶縁膜４間において前記ＳＯＩ層３上に埋め込まれるように設けられ、ワードライン方向に隣接する前記柱状ゲート絶縁膜４間において前記ＳＯＩ層３の一部を覆うように設けられる。
【００１４】
ここで、隣接するゲート側壁絶縁膜６間の距離として、柱状ゲート電極５の平面視における略円形状の中心を通り、第１のビットラインＢＬ１方向に沿った直線上において、隣接する柱状ゲート絶縁膜４の外面間の距離をＧ１とし、柱状ゲート電極５の平面視における略円形状の中心を通り、ワードライン方向に沿った直線上において、隣接する柱状ゲート絶縁膜４の外面間の距離をＧ２とする。このとき、ゲート側壁絶縁膜６の膜厚のうち最大の膜厚ｄは、式（１）のように表される。
【００１５】
Ｇ１／２＜ｄ＜Ｇ２／２・・・（１）
ゲート側壁絶縁膜６の最大の膜厚ｄが、式（１）の条件を満たすとき、第１のビットラインＢＬ１方向においては、図１（ｂ）のように、ＳＯＩ層３上では柱状ゲート絶縁膜４間にはゲート側壁絶縁膜６が設けられ、ワードライン方向においては、図１（ｃ）のようにＳＯＩ層３上では柱状ゲート絶縁膜４間にはゲート側壁絶縁膜６が設けられない部分がある。これにより、ＳＯＩ層３が露出している領域は第１のビットラインＢＬ１方向に延伸し、後述するセルフアラインにシリサイド膜である第１のビットラインＢＬ１が形成される。
【００１６】
前記ゲート側壁絶縁膜６が前記ＳＯＩ層３を覆わない領域における前記ＳＯＩ層３の表面には、第１のビットラインＢＬ１が設けられている。第１のビットラインＢＬ１は、シリサイド膜NiSi膜、CoSi膜である。なお、第１のビットラインＢＬ１には、ポリシリコン層が用いられていてもよい。
【００１７】
第１のビットラインＢＬ１上であって、ゲート側壁絶縁膜６の側面を覆うように、層間絶縁膜８が設けられる。層間絶縁膜８には、例えばシリコン酸化膜が用いられる。
【００１８】
柱状ゲート電極５上には、第１のビットラインＢＬ１方向に略垂直方向に第１の上部配線層が設けられる。第１の上部配線層には、ワードライン及びバックゲートラインとして機能する配線が交互に設けられる。ワードライン方向の柱状ゲート電極５上では、第１の上部配線層が共有される。
【００１９】
図２は、本実施形態に係る半導体記憶装置のメモリセル分割構造を示す平面図である。図２のように、第１のビットラインＢＬ１は、一定の周期で分断され、一定数のメモリセルごとに分割されている。以下、上記のように分割されたメモリセル構造のことをメモリセル分割構造と呼ぶ。本実施形態においては、複数のメモリセル分割構造が設けられる。
【００２０】
例えば、第１のビットラインＢＬ１方向にメモリセルが10000個程度設けられるごとに分割される。第１のビットラインＢＬ１の分断は、分離絶縁膜９として用いられる例えばシリコン絶縁膜により行われる。分離絶縁膜９は、埋込絶縁膜２に接するようにＳＯＩ層３及び層間絶縁膜８に埋め込まれている。
【００２１】
これにより、第１のビットラインＢＬ１からｐ型シリコン領域を介して隣接する第１のビットラインＢＬ１にリークするオフ電流を一定の電流値まで抑制することができ、メモリセルのオン電流とオフ電流に比を大きくすることができる。すなわち、オフ電流による読み出し動作の誤りや消費電力の増大が起こることを抑制することができる。ここで、オン電流とは、メモリセルのゲート電極に閾値電圧以上の電圧を印加した場合にチャネルを流れる電流をいい、オフ電流とは、メモリセルのゲート電極に閾値電圧未満の電圧を印加した場合にチャネルを流れる電流をいう。MOSFETのサブスレッショルド特性の一例として、１つのメモリセルに流れるオフ電流が例えば1×10-10Ａである場合に、オン電流を1×10-3Ａとすることができる。この場合において、10000個程度のメモリセルが並列されている場合に、全てのメモリセルからリークするオフ電流は、1×10-7Ａ程度であり、オン電流とオフ電流は３桁程度異なっているため、オフ電流による読み出し動作の誤りを抑制することができる。
【００２２】
メモリセル分割構造は、チャネルとなるＳＯＩ層３のｐ型シリコン領域の側面が、メモリセル分割構造の端にならず、柱状ゲート電極５又は柱状ゲート絶縁膜４の領域がメモリセル構造の端になるように分割される。これにより、ＳＯＩ層３のｐ型シリコン領域がメモリセル分割構造の端となった場合において生じるｐ型シリコン領域からのオフ電流を抑制することができる。
【００２３】
図３は、本実施形態に係る半導体記憶装置における上部配線構造を示す平面図であり、（ａ）は、第１の上部配線層、（ｂ）第２の上部配線層、及び（ｃ）は第３の上部配線層を示す。
【００２４】
第１の上部配線層は、ワードライン及びバックゲートラインは、図３（ａ）に示すように、柱状ゲート電極５上にワードライン方向に延伸するように設けられる。第１の上部配線層は、第１のビットラインＢＬ１方向にワードライン及びバックゲートラインがそれぞれ交互に設けられたものである。
【００２５】
図３（ｂ）に示すように、メモリセル分割構造における第１のビットラインＢＬ１端の上にビットラインコンタクトが設けられる。これにより、メモリセル上に第１のビットラインＢＬ１方向に略垂直方向に延伸する第１の上部配線層に接触することなくビットラインコンタクトを形成することができる。
【００２６】
メモリセル分割構造に端に設けられたビットラインコンタクト上にワードライン方向に略垂直方向に延伸するように、第２の上部配線層として第２のビットラインＢＬ２が設けられる。第２のビットラインＢＬ２は、セルブロック単位のビットライン（ＣＢＢＬ）であり、メモリセル分割構造におけるそれぞれの第１のビットラインＢＬ１ごとに設けられ、他のメモリセル分割構造とは共有するものではない。
【００２７】
図３（ｃ）に示すように、ビアコンタクトにより第２のビットラインＢＬ２に接続し、ワードライン方向に延伸する第３の上部配線層としての第３のビットラインＢＬ３が設けられる。第３のビットラインＢＬ３と第２のビットラインＢＬ２を接続するビアコンタクトは、例えば、隣接する第２のビットラインＢＬ２では第２のビットラインＢＬ２方向にメモリセル１つ分ずれているように設けられる。
【００２８】
以上により、本実施形態に係る半導体記憶装置の配線構造が形成される。
【００２９】
本実施形態に係る不揮発性半導体記憶装置の製造方法について以下説明する。
【００３０】
図４乃至図１１は、本実施形態に係る半導体記憶装置の製造方法を示す断面図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図、（ｃ）は（ａ）におけるＢ−Ｂ’線に沿った断面図である。
【００３１】
図４に示すように、半導体積層膜上にハードマスク１２としてSiN膜を形成する。半導体積層膜は、半導体基板１上に埋込絶縁膜２、及びＳＯＩ層３が積層された積層膜である。ＳＯＩ層３は、例えばｐ型シリコン膜である。
【００３２】
その後、図５に示すように、フォトリソグラフィ法を用いて、ハードマスク１２上にレジスト膜を成膜し、加工する。次いで、加工したレジスト膜をマスクとして、ＲＩＥによりハードマスク１２をエッチングする。そして、ハードマスク１２をマスクとして、ＳＯＩ層３をエッチングし、貫通ホールを形成する。このとき、埋込絶縁膜２の上部の一部をエッチングしてもよい。
【００３３】
ここで、隣接する貫通ホール間の距離を、柱状ゲート電極５の平面視における略円形状の中心を通り、第１のビットラインＢＬ１方向又はワードライン方向に沿った直線上において、隣接する貫通ホールの外面間の距離とする。このとき、ワードライン方向に沿った隣接する貫通ホール間の距離の方が、第１のビットラインＢＬ１方向に沿った隣接する貫通ホール間の距離よりも大きい。
【００３４】
次に、図６に示すように、貫通ホールの内面上に柱状ゲート絶縁膜４としてシリコン酸化膜を形成する。その後、貫通ホール内において柱状ゲート絶縁膜４の側面上に柱状ゲート電極５としてｎ型ポリシリコン層を埋め込む。続いて、ハードマスク１２上に形成されたシリコン酸化膜及びポリシリコン層を、ＣＭＰ処理により、除去する。
【００３５】
その後、図７に示すように、例えば燐酸と水の混合溶液により、ＳＯＩ層３上のハードマスク１２として用いられるSiN膜を選択的にエッチングする。
【００３６】
次に、図８に示すように、ＳＯＩ層３上に柱状ゲート絶縁膜４の側面を覆うように、ゲート側壁絶縁膜６を形成する。第１のビットラインＢＬ１方向に隣接する柱状ゲート絶縁膜４間においてはＳＯＩ層３上にゲート側壁絶縁膜６が埋め込まれ、ワードライン方向に隣接する柱状ゲート絶縁膜４間においては前記ＳＯＩ層３の一部が露出するようにゲート側壁絶縁膜６が形成される。すなわち、ゲート側壁絶縁膜６の膜厚のうち最大の膜厚ｄは、上述の式（１）を満たすようにゲート側壁絶縁膜６を形成する。
【００３７】
次に、ｎ型不純物のイオン注入を行うことにより、ゲート側壁絶縁膜６をマスクとしてＳＯＩ層３が露出した領域がｎ型シリコン領域となる。
【００３８】
その後、図９に示すように、露出したＳＯＩ層３のｎ型シリコン領域上に金属膜１３として例えばNi膜を形成する。このとき、柱状ゲート電極５上に金属膜１３を形成してもよい。
【００３９】
次に、図１０に示すように、熱処理により、金属膜１３に含まれるNi原子がＳＯＩ層３のｎ型シリコン領域のポリシリコン層に拡散する。これにより、露出したＳＯＩ層３におけるｎ型シリコン領域の表面にシリサイド膜として例えばNiSi膜を形成する。ＳＯＩ層３として設けられたｎ型NiSi膜は、第１のビットラインＢＬ１として機能する。以上のように、本実施形態に係る半導体記憶装置の製造方法においては、第１のビットラインＢＬ１としての低抵抗なシリサイド膜は、セルフアラインに形成されている、いわゆるサリサイドプロセスにより形成される。その後、余剰な金属膜１３を除去する。なお、熱処理により、柱状ゲート電極５上に金属膜１３が形成されている場合には、金属膜１３に含まれるNi原子が柱状ゲート電極５の上部のポリシリコン層に拡散し、柱状ゲート電極５上部にシリサイド膜７を形成する。
【００４０】
その後、図１１に示すように、ＳＯＩ層３及びゲート側壁絶縁膜６の側面上に層間絶縁膜８を形成し、ＣＭＰ処理により層間絶縁膜８を平坦化する。
【００４１】
次に、図２に示すように、第１のビットラインＢＬ１方向に例えば10000個のメモリセル（図においては一部省略して図示する）ごとに、メモリセルをワードライン方向に分断し、メモリセル分割構造を形成する。メモリセルの分断は、柱状ゲート電極５、柱状ゲート絶縁膜４、ゲート側壁絶縁膜６、及びＳＯＩ層３をエッチングすることにより行う。
【００４２】
その後、図３（ａ）に示すように、柱状ゲート電極５上に電極膜を成膜し、第１のビットラインＢＬ１方向に略垂直な方向に加工することにより、第１の上部配線層を形成する。ただし、第１のビットラインＢＬ１上にビットラインコンタクトを形成するため、それぞれのメモリセル分割構造の端における柱状ゲート電極５上には第１の上部配線層は形成しない。
【００４３】
次いで、第１の上部配線層を覆うように、層間絶縁膜８上に、配線間絶縁膜１０としてシリコン酸化膜を形成する。
【００４４】
次に、配線間絶縁膜１０及び層間絶縁膜８をエッチングし、コンタクトホールを形成する。これにより、メモリセル分割構造の端における第１のビットラインＢＬ１を露出する。露出する第１のビットラインＢＬ１は、一方の端において露出する第１のビットラインＢＬ１において、隣接する第１のビットラインＢＬ１では他端の端において露出するように配線間絶縁膜１０及び層間絶縁膜８をエッチングする。
【００４５】
その後、露出した第１のビットラインＢＬ１上であってコンタクトホール内にビットラインコンタクトを形成する。
【００４６】
次に、図３（ｂ）に示すように、ビットラインコンタクト上に第１のビットラインＢＬ１と平行な方向に延伸する配線を形成し、メモリセル分割構造に沿って、配線を加工することにより第２の上部配線層として第２のビットラインＢＬ２を形成する。したがって、メモリセル分割構造におけるそれぞれの第１のビットラインＢＬ１ごとに設けられ、他のメモリセル分割構造とは共有するものではない。
【００４７】
その後、第２のビットラインＢＬ２を覆うように、配線間絶縁膜１０上に、配線間絶縁膜１１としてシリコン酸化膜を形成する。
【００４８】
次いで、第２のビットラインＢＬ２が露出するように、配線間絶縁膜１１を加工し、ビアホールを形成する。ビアホールは、図３（ｃ）に示す第２のビットラインＢＬ２と第３のビットラインＢＬ３を接続するコンタクトのように、隣接する第２のビットラインＢＬ２では第２のビットラインＢＬ２方向に柱状ゲート電極５の１つ分ずれているように形成する。
【００４９】
次に、図３（ｃ）に示すように、第１の上部配線層と平行に第３の上部配線層として第３のビットラインＢＬ３を形成する。第３のビットラインＢＬ３は、ビアコンタクトにより第２のビットラインＢＬ２と接続されている。
【００５０】
以上により、本実施形態に係る半導体記憶装置の上部配線構造が形成される。
【００５１】
以下、本実施形態に係る半導体記憶装置の動作について図面を参照しながら説明する。
【００５２】
（データの書き込み動作）
柱状ゲート電極５上に設けられた第１の上部配線層は、ワードラインとバックゲートラインとして機能するものが交互に設けられている。ワードラインは、柱状ゲート電極５に電圧を印加するための配線であり、バックゲートラインは、インパクトイオン化により、発生したホールを蓄積するために、柱状ゲート電極５に負電圧を印加する配線である。
【００５３】
また、第１のビットラインＢＬ１、第２のビットラインＢＬ２、及び第３のビットラインＢＬ３は、それぞれ１対１に対応してビットラインが設けられているため、以下説明の便宜上第１のビットラインＢＬ１に電圧を印加するものとして説明する。
【００５４】
まず、第１のビットラインＢＬ１及びワードラインに印加する電圧を接地電圧として例えば０Ｖとする。なお、全てのバックゲートラインにＶｂｇとして負電圧（例えば−１．０Ｖ）を印加されている。その後、データを書き込むメモリセルに対応するワードラインに柱状ゲートにおける閾値電圧以上の電圧Ｖｇとして正電圧（例えば０．８Ｖ）を印加する。その後、このメモリセルに隣接する第１のビットラインＢＬ１のうち一方に書き込み電圧ＶＤとして正電圧（例えば１．２Ｖ）を印加する。
【００５５】
これにより、このメモリセルに隣接する第１のビットラインＢＬ１間に電位差が生じ、ソース側から流れた電子がドレイン端においてインパクトイオン化する。ドレイン端において発生したホールは、隣接するバックゲートとして機能し、負電圧が印加されている柱状ゲート電極５に引き寄せられる。すなわち、バックゲートの柱状ゲート絶縁膜４付近におけるＳＯＩ層３であるｐ型シリコン領域にホールが蓄積される。したがって、柱状ゲートの閾値電圧が大きくなり、データが書き込まれる。この場合、ＳＯＩ層３には、ワードラインに隣接する２つのバックゲート絶縁膜付近にホールが蓄積される。すなわち、１つのメモリセルにデータを書き込む際、ＳＯＩ層３の２つの領域において同時にホールが蓄積される。
【００５６】
また、それぞれの第１のビットラインＢＬ１に、例えば書き込み電圧としての１．２Ｖと接地電圧としての０Ｖを交互に印加することにより、隣接する第１のビットラインＢＬ１間に電位差を設けることにより、同一のワードラインに対応するメモリセルにおいては、一括してデータを書き込むことができる。
【００５７】
なお、１つのメモリセルのみデータを書き込みしたい場合は、データを書き込むメモリセルに隣接する第１のビットラインＢＬ１間以外には電位差を設けず等電位となるようにする必要がある。例えば、データを書き込むメモリセルの一方側の第１のビットラインＢＬ１に印加する電圧は、全て１．２Ｖとし、他方側の第１のビットラインＢＬ１に印加する電圧は全て０Ｖとする。
【００５８】
（データの読み出し動作）
まず、第１のビットラインＢＬ１及びワードラインに印加する電圧を接地電圧として例えば０Ｖとする。なお、全てのバックゲートラインにＶｂｇとして負電圧（例えば−１．０Ｖ）を印加されている。その後、データを読み出すメモリセルに対応するワードラインに柱状ゲートにおける閾値電圧（データ書き込みなし）以上の電圧Ｖｇとして正電圧（例えば０．８Ｖ）を印加する。その後、このメモリセルに隣接する第１のビットラインＢＬ１のうち一方に読み出し電圧ＶＤとして正電圧（例えば０．３Ｖ）を印加する。読み出し電圧ＶＤは、書き込み電圧よりも小さく、インパクトイオン化が起きない程度の電圧を用いる。データを読み出すメモリセルに隣接する第１のビットラインＢＬ１間以外には電位差を設けず等電位となるようにする必要がある。例えば、データを読み出すメモリセルの一方側の第１のビットラインＢＬ１に印加する電圧は、全て１．２Ｖとし、他方側の第１のビットラインＢＬ１に印加する電圧は全て０Ｖとする。
【００５９】
データを読み出すメモリセルに、データが書き込まれている場合、このメモリセルの閾値電圧が高くなっていることから、ワードラインにこの閾値電圧以下の電圧を印加したとき電流が流れるか否かを判断することにより、データが書き込まれているか否かを読み出すことができる。
【００６０】
（データの消去動作）
まず、第１のビットラインＢＬ１及びワードラインに印加する電圧を接地電圧として例えば０Ｖとする。なお、全てのバックゲートラインにＶｂｇとして負電圧（例えば−１．０Ｖ）を印加されている。次いで、消去を行うメモリするに隣接するバックゲートラインに接地電圧として０Ｖを印加する。その後、データを消去するメモリセルに対応するワードラインに柱状ゲートにおける閾値電圧以上の電圧Ｖｇとして正電圧（例えば０．８Ｖ）を印加する。次に、このメモリセルに隣接する第１のビットラインＢＬ１のうち一方に消去電圧ＶＤとして正電圧（例えば０．３Ｖ）を印加する。消去電圧はＶＤ、書き込み電圧よりも小さく、インパクトイオン化が起きない程度の電圧を用いる。
【００６１】
バックゲートラインに印加されている負電圧が印加されなくなることにより、ホールがバックゲートにおける柱状ゲート絶縁膜４付近のＳＯＩ層３、すなわちｐ型シリコン領域に蓄積されているホールは、隣接する電位の低い第１のビットラインＢＬ１に流れる。これにより、データは消去される。
【００６２】
以上のように、本発明の本実施形態によれば、柱状ゲート電極５上にはそれぞれ独立して印加する電圧を制御できる第１の上部配線層が設けられている。これにより、第１の上部配線層には、ワードラインの他に独立してバックゲートラインの機能を持たせることができる。したがって、バックゲート付近のＳＯＩ層３にホールの蓄積を保持することができ、データ保持特性が劣化しない半導体記憶装置を提供することができる。
【００６３】
さらに、本実施形態によれば、第１のビットラインＢＬ１は、一定の周期で分断され、一定数のメモリセルごとに分割され、複数のメモリセル分割構造が設けられている。これにより、第１のビットラインＢＬ１からｐ型シリコン領域を介して隣接する第１のビットラインＢＬ１にリークするオフ電流を一定の電流値まで抑制することができ、メモリセルのオン電流とオフ電流に比を大きくすることができる。すなわち、オフ電流による読み出し動作の誤りや消費電力の増大が起こることを抑制することができる。
【００６４】
さらに、本実施形態に係る半導体記憶装置の製造方法によれば、第１のビットラインＢＬ１としてのシリサイド膜は、フォトリソグラフィ法を用いることなく、セルフアラインに、いわゆるサリサイドプロセスにより形成されている。したがって、簡易な製造工程により、第１のビットラインＢＬ１を形成することができ、製造コストを下げることができる。
【００６５】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６７】
１…半導体基板
２…埋込絶縁膜
３…ＳＯＩ層
４…柱状ゲート絶縁膜４
５…柱状ゲート電極
６…ゲート側壁絶縁膜
７…シリサイド膜
８…層間絶縁膜
９…分離絶縁膜
１０、１１…配線間絶縁膜
１２…ハードマスク
１３…金属膜
ＷＬ…ワードライン
ＢＬ１…第１のビットライン
ＢＬ２…第２のビットライン
ＢＬ３…第３のビットライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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