(57)【要約】【課題】電圧書き込みが可能な磁気メモリ、スピン素子およびスピンＭＯＳトランジスタを提供する。【解決手段】本実施形態の磁気メモリは、半導体層と第１強磁性層とを含む積層構造と、前記半導体層に電気的に接続される第１配線と、前記第１強磁性層に電気的に接続される第２配線と、前記第１配線と前記第２配線との間に電気的に接続され、書き込み時に前記半導体層と前記第１強磁性層との間に電圧を印加する電圧印加部と、を備え、前記第１強磁性層の磁化方向は、前記電圧の印加により変化可能である。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
半導体層と第１強磁性層とを含む積層構造と、
前記半導体層に電気的に接続される第１配線と、
前記第１強磁性層に電気的に接続される第２配線と、
前記第１配線と前記第２配線との間に電気的に接続され、書き込み時に前記半導体層と前記第１強磁性層との間に電圧を印加する電圧印加部と、
を備え、前記第１強磁性層の磁化方向は、前記電圧の印加により変化可能である磁気メモリ。
【請求項２】
前記第１強磁性層はフェライトである請求項１記載の磁気メモリ。
【請求項３】
前記積層構造は、前記第１強磁性層に対して前記半導体層と反対側に設けられた第１非磁性層と、前記第１非磁性層に対して前記第１強磁性層と反対側に設けられた第２強磁性層と、を更に備えている請求項１記載の磁気メモリ。
【請求項４】
前記半導体層と前記第１強磁性層との間に第１絶縁膜が設けられている請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
前記電圧印加部はさらに読み出し時に前記第１配線と前記第２配線との間に前記積層構造を介して電圧を印加することにより前記積層構造に読み出し電流を流す請求項１乃至４のいずれかに記載の磁気メモリ。
【請求項６】
前記電圧印加部は、書き込み時に印加する電圧の極性と読み出し時に印加する電圧の極性とが逆である請求項５記載の磁気メモリ。
【請求項７】
非磁性導電層と、第１強磁性層と、前記非磁性導電層と前記第１強磁性層との間に設けられた非磁性絶縁層と、前記第１強磁性層に対して前記非磁性絶縁層と反対側に設けられた非磁性層と、前記非磁性層に対して前記第１強磁性層と反対側に設けられた第２強磁性層と、を含む積層構造と、
前記非磁性導電層に電気的に接続される第１配線と、
前記第２強磁性層に電気的に接続される第２配線と、
前記第１配線と前記第２配線との間に電気的に接続され、書き込み時に前記非磁性導電層と前記第２強磁性層との間に電圧を印加する電圧印加部とを備え、
前記第１強磁性層の磁化方向は、前記電圧の印加により変化可能である磁気メモリ。
【請求項８】
前記電圧印加部はさらに読み出し時に前記第１配線と前記第２配線との間に前記積層構造を介して電圧を印加することにより前記積層構造に読み出し電流を流す請求項７記載の磁気メモリ。
【請求項９】
前記電圧印加部は、書き込み時に印加する電圧の極性と読み出し時に印加する電圧の極性とが逆である請求項８記載の磁気メモリ。
【請求項１０】
一方向に延在する磁性細線と、非磁性導電層と、前記磁性細線と前記非磁性導電層との間に設けられた絶縁層と、を含む積層構造と、
前記非磁性導電層に電気的に接続される第１配線と、
前記磁性細線に電気的に接続される第２配線と、
前記第１配線と前記第２配線との間に電気的に接続され、書き込み時に前記非磁性導電層と前記磁性細線との間に電圧を印加する電圧印加部とを備え、
前記磁性細線の磁化方向は、前記電圧の印加により変化可能である磁気メモリ。
【請求項１１】
強磁性層と、
前記強磁性層の側部に設けられた非磁性導電層と、
前記強磁性層と前記非磁性導電層との間に設けられた絶縁層と、
前記強磁性層に電気的に接続される第１配線と、
前記非磁性導電層に電気的に接続される第２配線と、
前記第１配線と前記第２配線との間に電気的に接続され、書き込み時に前記強磁性層と前記非磁性導電層との間に電圧を印加する電圧印加部とを備え、
前記強磁性層の磁化方向は、前記電圧の印加により変化可能であるスピン素子。
【請求項１２】
半導体層上に設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体層上に設けられたゲート電極と、
前記ソース領域および前記ドレイン領域のうちの少なくとも一方の領域に設けられた請求項１０記載のスピン素子と、
を備えたスピンＭＯＳトランジスタ。
【請求項１３】
第１強磁性層と、
前記第１強磁性層上に設けられた半導体層と、
前記半導体層上に設けられた第２強磁性層と、
前記半導体層の側面および前記第１および第２強磁性層の一方の強磁性層の側面に設けられた絶縁層と、
前記絶縁層に対して前記半導体層および前記一方の強磁性層と反対側に設けられた電極と、
前記第１強磁性層に電気的に接続される第１配線と、
前記第２強磁性層に電気的に接続される第２配線と、
前記電極に電気的に接続される第３配線と、
前記第１及び第２配線の少なくともいずれかと前記第３配線との間に電気的に接続され、書き込み時に前記一方の強磁性層と前記電極との間に電圧を印加する電圧印加部と、
を備え、
前記一方の強磁性層の磁化方向は、前記電圧の印加により変化可能であるスピンＭＯＳトランジスタ。
【請求項１４】
ダイオードと、
前記ダイオードの一端に電気的に接続された強磁性層と、
前記ダイオードの他端に電気的に接続される第１配線と、
前記強磁性層に電気的に接続される第２配線と、
前記第１配線と前記第２配線との間に電気的に接続され、書き込み時に前記ダイオードに逆バイアスの電圧を印加し、読み出し時に前記ダイオードに順バイアスの電圧を印加する電圧印加部と、
を備え、前記強磁性層の磁化方向は、前記電圧の印加により変化可能である磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリ、スピン素子およびスピンＭＯＳトランジスタに関する。
【背景技術】
【０００２】
近年、トンネル磁気抵抗効果を利用した磁気抵抗効果素子を記憶素子として、磁気ランダムアクセスメモリに用いる試みが盛んに行われている。磁気抵抗効果素子を記憶素子として用いた磁気ランダムアクセスメモリはデータを不揮発に記憶できると共に、書き込み／読み出し時間が１０ｎｓ以下であり、書き換え回数も１０１５回以上という特徴を有する。
【０００３】
この磁気抵抗効果素子に対する書き込みは一般的にスピン注入磁化反転法によって行われる。このスピン注入磁化反転法においては、スピン偏極電子（スピン注入電流）を磁気抵抗効果素子の磁気記録層に注入することによって磁気記憶層の磁化を反転する。書き込みに必要な電流量は磁気記憶層の微細化に伴って減少するため、磁気ランダムアクセスメモリの書き込み方法として大いに期待されている。
【０００４】
しかしながら、このスピン注入磁化反転による磁化書き込みは原理的に電流書き込み方式であり、現状では０．５ＭＡ／ｃｍ２程度の大きな電流密度を必要とする。このため、消費電力の増大、周辺回路の大面積化、セル選択トランジスタの大面積化等の問題が生じている。
【０００５】
これらの問題を解消するために、近年、電圧磁化書き込み方式（以下、電圧書き込み方式ともいう）が提案されている。この電圧書き込み方式では、磁気抵抗効果素子の磁化記憶層に絶縁膜を介して電圧を印加することにより、絶縁膜との界面近傍の磁化記憶層の電子数を変化させて磁化記憶層の磁化方向を変える。この書き込み方式を用いれば、従来のスピン注入磁化反転法における上記の問題点を解決することができ、低消費電力の磁気ランダムアクセスメモリを構成することができる。
【０００６】
しかしながら、電圧書き込み方式の場合、先に記載したように磁気抵抗効果素子の磁気記憶層の上に絶縁膜を形成しなければならない。磁気記憶層の上に絶縁膜を形成すると、磁気抵抗効果素子に電流が流れなくなるため、磁気抵抗効果素子の抵抗を読み出すことができなくなり、このままでは磁気ランダムアクセスメモリを構成することはできない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１１／００４９６５９号明細書
【非特許文献】
【０００８】
【非特許文献１】Nature Nanotechnology, 4, 158 (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上説明したように、近年注目されている電圧書き込み方式の磁気ランダムアクセスメモリは、スピン注入磁化反転型磁気ランダムアクセスメモリとは異なった素子構造を用いなければならない。単純に磁気抵抗効果素子の上に絶縁膜と書き込み電極を付与した構造では抵抗値を読み出すことができないためである。
【００１０】
本実施形態は、電圧書き込みが可能な磁気メモリ、スピン素子およびスピンＭＯＳトランジスタを提供する。
【課題を解決するための手段】
【００１１】
本実施形態の磁気メモリは、半導体層と第１強磁性層とを含む積層構造と、前記半導体層に電気的に接続される第１配線と、前記第１強磁性層に電気的に接続される第２配線と、前記第１配線と前記第２配線との間に電気的に接続され、書き込み時に前記半導体層と前記第１強磁性層との間に電圧を印加する電圧印加部とを備え、前記第１強磁性層の磁化方向は、前記電圧の印加により変化可能である。
【図面の簡単な説明】
【００１２】
【図１Ａ】第１実施形態による磁気メモリを示す図。
【図１Ｂ】第１実施形態の第１変形例による磁気メモリを示す図。
【図２】第１実施形態の第２変形例による磁気メモリを示す図。
【図３】第２実施形態による磁気メモリを示す図。
【図４】第３実施形態による磁気メモリを示す図。
【図５】第４実施形態による磁気メモリを示す図。
【図６】第５実施形態に用いられるスピン素子を示す断面図。
【図７】第５実施形態による磁気メモリを示す断面図。
【図８】第６実施形態によるスピン素子を示す断面図。
【図９】スピン素子の用いられる高誘電体材料を説明する図。
【図１０】第６実施形態によるスピン素子の製造方法を説明する断面図。
【図１１】横型スピンＭＯＳトランジスタを示す断面図。
【図１２】横型スピンＭＯＳトランジスタの製造方法を示す断面図。
【図１３】縦型スピンＭＯＳトランジスタを示す断面図。
【図１４】縦型スピンＭＯＳトランジスタを記憶素子として用いた磁気メモリを示す斜視図。
【図１５】縦型スピンＭＯＳトランジスタの製造方法を示す断面図。
【図１６】実施例１による素子を示す断面図。
【図１７】実施例１の素子の特性を示す図。
【図１８】実施例２によるスピン素子を示す断面図。
【図１９】実施例２のスピン素子の特性を示す図。
【図２０】実施例３による磁気メモリを示す図。
【図２１】実施例４による磁気メモリを示す図。
【発明を実施するための形態】
【００１３】
以下、実施形態について図面を参照して具体的に説明する。
【００１４】
（第１実施形態）
第１実施形態による磁気メモリについて図１Ａを参照して説明する。この実施形態の磁気メモリは、マトリクス状に配列された複数のメモリセルを有し、これらのメモリセルを図１Ａに示す。図１Ａでは２個のメモリセル１１、１２が表示されている。各メモリセル１ｉ（ｉ＝１，２）は、非磁性層１０と、強磁性層１２と、非磁性層１４と、強磁性層１６とを有する積層構造を備えている。メモリセル１１は、非磁性層１０がワード線ＷＬに電気的に接続され、強磁性層１６がビット線ＢＬ１に電気的に接続される。メモリセル１２は、非磁性層１０がワード線ＷＬに電気的に接続され、強磁性層１６がビット線ＢＬ２に電気的に接続される。ここで、「電気的に接続される」とは、接続されるものの間に導電体または配線等が挿入されてもよいことを意味する。例えば、メモリセル１１の非磁性層１０がワード線ＷＬに電気的に接続されるとは、非磁性層１０とワード線ＷＬとの間に導電体または配線等が挿入されても良いことを意味する。なお、非磁性層１０とワード線ＷＬが直接接続されても良いことは云うまでもない。また、各メモリセル１ｉ（ｉ＝１，２）において、非磁性層１０がビット線に電気的に接続され、強磁性層１６がワード線に電気的に接続されるように構成してもよい。
【００１５】
（書き込み原理）
次に、第１実施形態による磁気メモリのメモリセルへの書き込みの原理について説明する。
【００１６】
本実施形態においては、非磁性層１０はｎ型半導体から形成されている。そのため、非磁性層１０と強磁性層１２の間にはショットキー障壁（ショットキーダイオード）が形成される。したがって、強磁性層１２の電位のほうが非磁性層１０の電位よりも高い場合には、非磁性層１０と強磁性層１２の間に電流が流れるが、強磁性層１２の電位のほうが非磁性層１０の電位よりも低い場合には非磁性層１０と強磁性層１２の間には電流は流れない。
【００１７】
この状況において、強磁性層１２の電位のほうが非磁性層１０の電位よりも高くなるようにビット線ＢＬとワード線ＷＬに電圧を図示しない電圧供給回路を用いて印加した場合、非磁性層１０と強磁性層１２の間に電流が流れる。このため、強磁性層１６／非磁性層１４／強磁性層１２からなる磁気抵抗接合の抵抗を読み取ることが可能になり、この抵抗の大小から強磁性層１２の磁化方向を読み出すことができる。
【００１８】
次に、強磁性層１２の電位のほうが非磁性層１０の電位よりも低くなるようにビット線ＢＬとワード線ＷＬに電圧を印加した場合、空乏層幅が増加し半導体中の空間電荷が増加する。強磁性層１２の表面にはこの空間電荷と逆向きの符号をもった誘導電荷が生じ、強磁性層１２の電子数が変調される。その結果、強磁性層１２の磁気異方性が変化し、最終的に磁化が反転する。すなわち、非磁性層１０と強磁性層１２の間に電流を流すことなく強磁性層１２の磁化方向を変えることができる。
【００１９】
以上の原理により、本実施形態のメモリセルを用いることにより読み出しと電圧書き込みを行うことができる。すなわち、本実施形態によれば、電圧書き込みが可能でかつ抵抗値の読み出しが可能な磁気抵抗効果素子を備えた磁気メモリを提供することができる。
【００２０】
なお、上記説明では、非磁性層１０としてｎ型半導体を用いたが、ｐ型半導体を用いることもできる。この場合、ビット線とワード線に印加する電圧の大小関係は、非磁性層１０がｎ型半導体である場合と逆になる。
【００２１】
また、図１Ａでは、強磁性層１２、１６として、磁化方向が膜面に垂直な垂直磁化膜を使用した例を記載しているが、磁化方向が膜面に平行な面内磁化膜を使用してもよい。ここで、膜面とは、積層方向に実質的に垂直な面を意味する。更に、磁気特性を調整するために反強磁性膜を強磁性層１６の近傍に設けても良い。
【００２２】
また、書き込み時には所望のセルにパルス状の電圧を印加し、セルのパルス幅、もしくは、パルスを印加する回数を制御するなどして、強磁性層の磁化方向が所望の方向に向くように制御すると良い。
【００２３】
また、磁化書き込みを行いやすくするために図１Ｂに示す第１変形例のように、記録層となる強磁性層１２の磁化方向を傾けておくとよい。このことは、以下の変形例および実施形態においても同様である。
【００２４】
なお、本実施形態の磁気メモリを用いると、単純にマトリクス状にメモリセルを配置するだけでメモリアレイを形成することができる。これは、非磁性層１０と強磁性層１２の間にはショットキー障壁が形成されるため、電流回りこみ防止用のダイオードを別途挿入する必要がないためである。
【００２５】
（第２変形例）
第１実施形態の第２変形例による磁気メモリについて図２を参照して説明する。この変形例に磁気メモリは、４個のメモリセル１１１、１１２、１２１、１２２を有し、各メモリセル１ｉｊ（ｉ，ｊ＝１，２）は、第１実施形態の各メモリと同様に、非磁性層１０と、強磁性層１２と、非磁性層１４と、強磁性層１６とを有する積層構造を備えている。各メモリセル１ｉｊ（ｉ，ｊ＝１，２）の非磁性層１０は、共通のワード線ＷＬに電気的に接続される。また、メモリセル１１１、１２１の強磁性層１６はそれぞれビット線ＢＬ１、ＢＬ２に電気的に接続され、メモリセル１１２、１２２の強磁性層１６はそれぞれビット線ＢＬ３、ＢＬ４に電気的に接続される。すなわち、メモリセル１１１、１１２と、メモリセル１２１、１２２の、非磁性層１０、強磁性層１２、非磁性層１４、および強磁性層１６とを有する積層構造の積層の順序は、逆になっている。
【００２６】
この第２変形例に示す構成とすることにより、よりコンパクトな３次元メモリアレイを形成することができる。
【００２７】
この第２変形例も第１実施形態と同様に、電圧書き込みが可能でかつ抵抗値の読み出しが可能な磁気抵抗効果素子を備えた磁気メモリを提供することができる。
【００２８】
（第２実施形態）
第２実施形態による磁気メモリについて図３を参照して説明する。この実施形態の磁気メモリは、マトリクス状に配列された複数のメモリセルを有し、これらのメモリセルを図３に示す。図３では２個のメモリセル１１、１２が表示されている。各メモリセル１ｉ（ｉ＝１，２）は、非磁性層１０と、強磁性層１２と、非磁性層１４と、を有する積層構造を備えている。メモリセル１１は、非磁性層１０がワード線ＷＬに電気的に接続され、非磁性層１４がビット線ＢＬ１に電気的に接続される。メモリセル１２は、非磁性層１０がワード線ＷＬに電気的に接続され、非磁性層１４がビット線ＢＬ２に電気的に接続される。なお、メモリセル１１の非磁性層１０がビット線ＢＬ１に電気的に接続され、非磁性層１４がワード線ＷＬに電気的に接続され、メモリセル１２の非磁性層１０がビット線ＢＬ２に電気的に接続され、非磁性層１４がワード線ＷＬに電気的に接続されても良い。
【００２９】
そして第２実施形態においては、強磁性層１２がＣｏ−Ｆｅ−Ｏ等のフェライトから構成されている。フェライトを用いた場合、金属強磁性体を用いた場合と比べて電圧書き込み時に変調される電子数が多くなるので書き込み効率の向上が期待できる。また、強磁性層１２として、Ｃｏ−Ｆｅ−Ｏ等のスピンフィルタ効果を有する材料を用いれば、強磁性層１２の磁化状態に応じて非磁性層１０／強磁性層１２／非磁性層１４の接合抵抗が変化するので、ＭＴＪ（Magnetic Tunneling Junction）を構成しなくても強磁性層１２の磁化状態を読み取ることができる。
【００３０】
以上説明したように、第２実施形態によれば、電圧書き込みが可能でかつ抵抗値の読み出しが可能な磁気抵抗効果素子を備えた磁気メモリを提供することができる。
【００３１】
また、第１実施形態の第２変形例と同様に、積層の順序は上記で説明したものに限られず、逆順に積んで３次元メモリアレイを形成しても良い。すなわち、図２に示す第１実施形態の第２変形例の磁気メモリにおいて、それぞれのメモリセル１１１〜１２２から強磁性層１６を削除した構成であってもよい。
【００３２】
（第３実施形態）
第３実施形態による磁気メモリについて図４を参照して説明する。この実施形態の磁気メモリは、マトリクス状に配列された複数のメモリセルを有し、これらのメモリセルを図４に示す。図４では２個のメモリセル１１、１２が表示されている。この第３実施形態における各メモリセル１ｉ（ｉ＝１，２）は、図１Ａに示す第１実施形態の各メモリセルにおいて、非磁性層１０と強磁性層１２との間に絶縁膜１１が設けられた構成を有している。すなわち、各メモリセル１ｉ（ｉ＝１，２）は、非磁性層１０と、絶縁膜１１と、強磁性層１２と、非磁性層１４と、強磁性層１６と、を有する積層構造を備えている。メモリセル１１は、非磁性層１０がワード線ＷＬに電気的に接続され、強磁性層１６がビット線ＢＬ１に電気的に接続される。メモリセル１２は、非磁性層１０がワード線ＷＬに電気的に接続され、強磁性層１６がビット線ＢＬ２に電気的に接続される。なお、メモリセル１１の非磁性層１０がビット線ＢＬ１に電気的に接続され、強磁性層１６がワード線ＷＬに電気的に接続され、メモリセル１２の非磁性層１０がビット線ＢＬ２に電気的に接続され、強磁性層１６がワード線ＷＬに電気的に接続されても良い。
【００３３】
また、第１実施形態の第２変形例と同様に、積層の順序は上記で説明したものに限られず、逆順に積んで３次元メモリアレイを形成しても良い。
【００３４】
この第３実施形態の磁気メモリは、第１実施形態の磁気メモリに比べて、非磁性層１０と強磁性層１２との間に絶縁膜１１が挿入されている点で異なる。非磁性層１１を挿入することにより非磁性層１０と強磁性層１２との界面に形成される界面準位を低減させることができる。界面準位が存在すると、非磁性層１０と強磁性層１６の間に電圧を印加した際に強磁性層１２の表面に生じる誘導電荷の量が減少してしまい、磁化書き込み効率が減少してしまう。したがって、絶縁膜１１を挿入して界面準位を低減させることにより、第１実施形態に比べて書き込み効率を向上させることができる。
【００３５】
以上説明したように、第３実施形態によれば、電圧書き込みが可能でかつ抵抗値の読み出しが可能な磁気抵抗効果素子を備えた磁気メモリを提供することができる。
【００３６】
上記第１乃至第３実施形態においては、非磁性層１０は半導体層である。この非磁性層１０として非磁性金属層を用いた磁気メモリを第４実施形態として説明する。
【００３７】
（第４実施形態）
第４実施形態の磁気メモリについて図５を参照して説明する。この第４実施形態の磁気メモリは第３実施形態の磁気メモリにおいて、各メモリセル１１、１２の半導体層である非磁性層１０を非磁性金属層１０Ａに置き換えた構成を有している。
【００３８】
この第４実施形態では、非磁性層１０Ａ／絶縁膜１１／強磁性層１２が金属／絶縁体／金属接合ダイオード、いわゆるＭＩＭダイオードを形成する。非磁性層１０Ａと強磁性層１２では仕事関数が異なるように材料を選定すると、ＭＩＭダイオードの正側のオン電圧と負側のオン電圧が異なる特性を示す。したがって、オン電圧が高い方の極性を利用して電圧書き込みを行い、オン電圧が低い方の極性を利用して読み出しを行うことで１つのメモリセルで書き込みと読み出しを両立することができる。
【００３９】
なお、強磁性層に電圧を印加する点では、ショットキーダイオードまたはＭＩＭダイオードを用いることが好ましいが、他のダイオード、例えばＰＮダイオードを用いることができる。この場合、ＰＮダイオードと、このＰＮダイオードに接続された強磁性層とを備え、書き込み時にはＰＮダイオードに逆バイアスの電圧を印加し、読み出し時には順バイアスの電圧を印加すればよい。
【００４０】
以上説明したように、第４実施形態によれば、電圧書き込みが可能でかつ抵抗値の読み出しが可能な磁気抵抗効果素子を備えた磁気メモリを提供することができる。
【００４１】
また、第１実施形態の第２変形例と同様に、積層の順序は上記で説明したものに限られず、逆順に積んで３次元メモリアレイを形成しても良い。
【００４２】
（第５実施形態）
第５実施形態による磁気メモリに用いられる電圧書き込み型スピン素子（以下、スピン素子ともいう）を図６に示す。この実施形態に用いられるスピン素子２は、強磁性層２０と、高誘電体層２２と、非磁性層２４と、を有する積層構造を備えている。
【００４３】
このスピン素子２においては、強磁性層２０と非磁性層２４との間に正（負）の電圧を印加することで、高誘電体層２２に接する強磁性層２０の界面のチャージが増加（または減少）し、磁化方向が変化する。このとき、印加する電圧をゼロに戻すと、変化した磁化方向を保持した状態が保たれる。
【００４４】
次に、強磁性層２０と非磁性層２４との間に負（正）の電圧を印加することで、高誘電体層に接する強磁性層２０の界面のチャージが減少（または増加）し、磁化方向は反転する。このとき、印加する電圧をゼロに戻すと、変化した磁化方向を保持した状態が保たれる。
【００４５】
上記スピン素子２は、強磁性層２０に磁化情報を書き込むことができる。このスピン素子２を用いてレーストラック型磁気メモリを実現することができる。
【００４６】
高誘電体層２２としては、比誘電率の高いＴｉ酸化物を含む絶縁体か、またはＴｉ酸化物に２族乃至５族またはランタノイドの元素のうち少なくとも一つを加えた酸化物を含む絶縁体が用いられる。これらの絶縁体は比誘電率が５０以上あり、強磁性体とのバンドオフセットが１ｅＶ以上あることが好ましい。
【００４７】
次に、スピン素子２を用いたレーストラック型磁気メモリを第５実施形態の磁気メモリとして説明する。図７は、第５実施形態のレーストラック型磁気メモリの断面図である。このレーストラック型磁気メモリは、データを記録する磁性細線（magnetic nanowire）３０と、書き込み部４０と、読み出し部５０と、を備えている。
【００４８】
書き込み部４０は、強誘電体層４２と、非磁性層４４との積層構造を備えている。強誘電体層４２は磁性細線に近接して設けられ、非磁性層４４は、強誘電体層４２に対して磁性細線３０と反対側に設けられる。この書き込み部４０の強誘電体層４２および非磁性層４４は、磁性細線３０とともに、図６に示す電圧書き込み型スピン素子を構成する。
【００４９】
磁性細線３０と非磁性層４４との間に正（負）の電圧を印加することで、高誘電体層４２に接する磁性細線３０の界面の磁化方向が変化する。このとき、印加している電圧をゼロに戻すと、磁性細線３０は変化した磁化方向を保持した状態に保たれる。この保持された磁化は磁性細線３０の延在する方向に電流パルスを与えることにより磁区が移動し、読み出し部５０によって磁化情報（磁化方向）として読み出される。読み出し部５０は、高誘電体層５２と、磁化の方向が固定された強磁性層５４と、非磁性層５６と、電極５８とを備えている。読み出し部５０の高誘電体層５２、強磁性層５４、非磁性層５６、および電極５８は、磁性細線３０とともにＭＴＪ素子を形成する。
【００５０】
さらに、磁性細線３０と非磁性層４４との間に負（正）の電圧を印加すれば、高誘電体層４２に接する磁性細線３０の界面の磁化方向が反転し、印加している電圧をゼロに戻すと、磁性細線３０は反転した磁化方向を保持した状態に保たれる。保持された磁化は、磁性細線３０の延在する方向に電流パルスを与えることにより磁区が移動し、読出し部５０によって磁化情報として読み出される。
【００５１】
以上説明したように、第２実施形態によれば、電圧書き込みが可能でかつ抵抗値の読み出しが可能な磁気抵抗効果素子を備えた磁気メモリを提供することができる。
【００５２】
（第６実施形態）
第６実施形態による磁気メモリについて図８を参照して説明する。この実施形態の磁気メモリは、電圧書き込み型スピン素子（以下、スピン素子ともいう）を備えている。このスピン素子を図８に示す。このスピン素子４は、半導体層６０に形成されたｎ＋型半導体領域６２上に設けられる。ここで、半導体層６０は、バルク半導体基板であっても良いし、ＳＯＩ(Silicon On Insulator)基板のＳＯＩ層であってもよい。スピン素子４は、ｎ＋型半導体領域６２上に設けられたトンネル絶縁膜６４と、トンネル絶縁膜６４上に設けられた強磁性層６６と、強磁性層６６上に設けられた非磁性の電極６８と、強磁性層６６の側部に設けられた強誘電体層７０と、強誘電体層７０に対して強磁性層６６と反対側に設けられた非磁性層７２とを備えている。すなわち、非磁性層７２は、強磁性層６６の側部に設けられ、強磁性層６６と非磁性層７２との間に強誘電体層７０が設けられている。なお、図８に示す磁気メモリにおいては、半導体領域６２と強磁性層６６との間にトンネル絶縁膜６４が設けられているが、コンダクタンスミスマッチを解消させる組み合わせであれば、トンネル絶縁膜６４を設ける必要は無い。
【００５３】
この第６実施形態において、電極６８と非磁性層７２の間または半導体領域６２と非磁性層７２の間に正（負）の電圧を印加することで、高誘電体層７０に接する強磁性層６６の界面の磁化方向が変化する。このとき、印加している電圧をゼロに戻すと、強磁性層６６は変化した磁化方向を保持した状態に保たれる。
【００５４】
次に、電極６８と非磁性層７２の間または半導体領域６２と非磁性層７２の間に負（正）の電圧を印加することで、高誘電体層７０に接する強磁性層６６の界面の磁化方向は反転する。このとき、印加する電圧をゼロに戻すと、強磁性層６６は反転した磁化方向を保持した状態に保たれる。
【００５５】
この第６実施形態においては、上述したように電圧制御によって保持された磁化状態は、電極６８と半導体領域６２の間の低抵抗な伝導経路により、低い消費電力で読み出すことができる。
【００５６】
この図８に示すスピン素子を利用して、スピンＭＯＳ電界効果トランジスタおよび縦型スピンＭＯＳ電界効果トランジスタを実現することができる。
【００５７】
高誘電体層７０としては、比誘電率の高いＴｉ酸化物を含む絶縁体か、またはＴｉ酸化物に２族乃至５族またはランタノイドの元素のうち少なくとも一つを加えた酸化物を含む絶縁体を用いることができる。これらの絶縁体の一例を図９に示す。図９からわかるように、上記絶縁体は比誘電率が高いが、Ｓｉなどの半導体に対するバンドオフセットが１ｅＶ未満となるため、リークしやすく熱安定性が悪い。そのため半導体に対して絶縁膜としての適用することは難しい。しかし、仕事関数が半導体に比べて大きい強磁性体に対しては、バンドオフセットが１ｅＶ以上となるため熱安定性が良く絶縁体としての応用が可能となる。
【００５８】
次に、上記スピン素子４の製造方法について図１０を参照して説明する。まず、半導体層６０にイオン注入法及びアニールを用いてチャネルとなる半導体領域６２を形成した後、半導体層６０上にトンネル絶縁膜６４、強磁性層６６を順次形成する。ここでは、トンネル絶縁膜６４は半導体領域６２と強磁性層６６とのコンダクタンスミスマッチを解消するために挿入している。しかし、半導体領域６２と強磁性層６６との材料が、コンダクタンスミスマッチが解消される組み合わせであれば、特にトンネル絶縁膜６４を形成する必要は無い。このとき、例えば多結晶シリコンからなる半導体領域６２の表面を保護するため、例えば薄いシリコン酸化膜（図示せず）を形成しても良い。
【００５９】
次に、強磁性層６６上にレジスト８０を塗布し、ステッパーを用いてパターニングし、電極６８が形成される部分以外の強磁性層６６を反応性イオンエッチング（ＲＩＥ：reactive ion etching）またはミリング法により除去する。
【００６０】
次に、高誘電体層７０、非磁性層７２を順次形成した後、レジスト８０を除去する。
【００６１】
この際、図１０に示すよう、指向性の強いスパッタ法などにより、高誘電体層７０を形成することで、半導体領域６２に接した部分を厚膜化し、強磁性層６６の側壁に形成された部分を薄膜化することで、半導体領域６２と非磁性層７２との間のリーク電流を抑制することができる。
【００６２】
その後、図示しないレジストを塗布し、ステッパーを用いてパターニングし、非磁性層７２に電圧を印加できるパターン以外を傾斜ミリング法により除去した後、上記レジストを除去し、最後に強磁性層６６の上部に電極６８を形成し、図８に示すスピン素子４を形成する。
【００６３】
次に、第６実施形態で説明したスピン素子４を用いた横型スピンＭＯＳ電界効果トランジスタ、および縦型スピンＭＯＳ電界効果トランジスタについて説明する。
【００６４】
（横型スピンＭＯＳ電界効果トランジスタ）
図１１は第６実施形態で説明したスピン素子４を用いた横型スピンＭＯＳ電界効果トランジスタ（以下、トランジスタともいう）８０の断面図である。このトランジスタ８０は、半導体領域６０に設けられたソースおよびドレイン領域６２と、ソース領域およびドレイン領域の間のチャネル領域となる半導体領域上に設けられたゲート絶縁膜８２と、ゲート絶縁膜８２上に設けられたゲート電極８４と、ソースおよびドレイン領域６２のうちの一方の領域に設けられたスピン素子４と、ソースおよびドレイン領域６２のうちの他方の領域に設けられ強磁性層８７を含む積層構造８５と、を備えている。この積層構造８５は、ソースおよびドレイン領域６２のうちの他方の領域上に設けられた絶縁膜８６と、この絶縁膜８６上に設けられ磁化方向が固定された強磁性層８７と、強磁性層８７上に設けられた非磁性電極８８と、を備えている。
【００６５】
このように構成されたトランジスタ８０において、スピン素子４の強磁性層６６が磁化自由層となる。この磁化自由層６６の磁化方向は、スピン素子４の上述した電圧書き込み方式によって書き込むことが可能である。そして、スピン素子４の強磁性層６６の磁化方向と、積層構造８５の強磁性層８７の磁化方向が平行な場合（同じ向きの場合）は、ゲート電極８４に電圧を印加した時にトランジスタ８０のチャネル領域を介した電極６８と電極８８との間の電路の抵抗は低くなる。これに対して、スピン素子４の強磁性層６６の磁化方向と、積層構造８５の強磁性層８７の磁化方向が反平行な場合（逆向きの場合）は、ゲート電極８４に電圧を印加した時にトランジスタ８０のチャネル領域を介した電極６８と電極８８との間の電路の抵抗は高くなる。
【００６６】
なお、図１１では、ゲート電極８４と非磁性の電極６８，８８を分離した構造となっているが、ゲート電極８４と非磁性の電極６８、８８は一つの電極から形成されていても良い。その際は、電圧書き込み時に使用する電圧の大きさは、チャネル領域をオンするために必要なゲート電圧に比べて大きいことが好ましい。
【００６７】
（横型スピンＭＯＳ電界効果トランジスタの製造方法）
次に、横型スピンＭＯＳ電界効果トランジスタ８０の製造方法について、図１１および図１２を参照して説明する。
【００６８】
まず、周知の技術を用いて、図１２に示すように、半導体層６０上にゲート絶縁膜８２、およびゲート電極８４を形成する。その後、ゲート電極８４をマスクとして、半導体層６０上に不純物を導入することによりソースおよびドレイン領域６２を作製する。作製方法は一般的な方法を用いた方法であれば特に限定はしない。
【００６９】
次に、ソースおよびドレイン領域６２の半導体表面の自然酸化膜を除去し、トンネル絶縁膜、強磁性層を順次形成する。続いて、半導体層上にレジストを塗布し、リソグラフィー技術を用いて図示しないレジストパターンを形成する。このレジストパターンをマスクとして、強磁性層およびトンネル絶縁膜をパターニングし、ソースおよびドレイン領域上以外に形成される部分の強磁性層を反応性イオンエッチング（例えば、磁性体用のＲＩＥ）またはミリング法により除去し、レジストパターンを剥離する。これにより、トンネル絶縁膜６４、８６および強磁性層６６、８７が形成される。
【００７０】
次に、高誘電体層７０、非磁性層７２を順次形成する。続いて、レジストを塗布し、リソグラフィー技術を用いて図示しないレジストパターンを形成する。このレジストパターンをマスクとして、強磁性層およびトンネル絶縁膜をパターニングする。これにより、ソースおよびドレイン領域（以下、ソース／ドレイン領域ともいう）の一方、または両方が形成される部分以外の非磁性層および高誘電体層を反応性イオンエッチングまたはミリング法により除去し、レジストを剥離する。このとき、ゲート電極８４またはソース／ドレイン領域の一方の側壁部分に形成された非磁性層および高誘電体層７０をより除去しやすくするため、傾斜ミリング法を用いることが好ましい。
【００７１】
最後に強磁性層６６、８７の上部、非磁性層７２に電極を形成すれば、電圧書き込み型スピン素子４を有するスピンＭＯＳ電界効果トランジスタ８０が形成される。
【００７２】
（縦型スピンＭＯＳ電界効果トランジスタ）
次に、第６実施形態で説明したスピン素子を用いた縦型スピンＭＯＳ電界効果トランジスタ（以下、トランジスタともいう）１００について説明する。図１３は第５実施形態のスピン素子４を用いたトランジスタ１００の断面図である。
【００７３】
トランジスタ１００のソースおよびドレインの一方に第６実施形態で説明した電圧書き込み型スピン素子４が形成されている。このトランジスタ１００は、下部電極１０２上に設けられた下地層１０４と、この下地層１０４上に設けられた積層構造を有している。この積層構造は、下地層１０４上に、磁化の向きが固定された強磁性層１０６、トンネル絶縁膜１０８、半導体層１１０、トンネル絶縁膜１１２、および強磁性層１１４がこの順序で積層された構造を有している。なお、上記積層構造は、図１３に示す積層順序と逆の順序で積層され構造であってもよい。すなわち、下地層１０４上に、強磁性層１１４、トンネル絶縁膜１１２、半導体層１１０、トンネル絶縁膜１０８、および磁化の向きが固定された強磁性層１０６がこの順序で積層された構造であってもよい。
【００７４】
また、上記積層構造の上面には非磁性金属のキャップ層１１６が設けられ、キャップ層１１６上に上部電極１２４が設けられ、キャップ層１１６と上部電極１２４はコンタクト１２２を介して電気的に接続される。
【００７５】
この積層構造の側部には、非磁性のゲート電極１２０が設けられ、このゲート電極１２０と上記積層構造との間に強誘電体層１１８が設けられている。図１３においては、高誘電体層１１８は、積層構造の側部の他に、下部電極１０２上にも延在するように設けられている。下部電極１０２上に延在している高誘電体層１１８の厚さは、積層構造の側部に設けられた高誘電体層１１８の厚さよりも厚く、これにより、下部電極１０２とゲート電極１２０との間の電気的絶縁を図っている。半導体層１１０、トンネル絶縁膜１１２、強磁性層１１４、高誘電体層１１８、および非磁性電極１２０が、図８にスピン素子４の半導体層６０、６２、トンネル絶縁膜６４、強磁性層６６、高誘電体層７０、および非磁性電極７２にそれぞれ対応する。そして、非磁性電極１２０は、半導体層１１０をチャネル領域とするゲート電極も役割も兼ねている。また、高誘電体層１１８はゲート絶縁層の役割も兼ねている。したがって、ゲート電極１２０は、半導体層１１０および強磁性層１１４のそれぞれの側面を少なくとも覆うように設けられていればよい。
【００７６】
このように構成されたトランジスタ１００において、強磁性層１１４の磁化方向は、スピン素子４の上述した電圧書き込み方式によって書き込むことが可能である。そして、強磁性層１１４の磁化方向と、強磁性層１０６の磁化方向が平行な場合（同じ向きの場合）は、ゲート電極１２０に電圧を印加した時にトランジスタ１００のチャネル領域（半導体層１１０）を介した下部電極１０２と上部電極１２４との間の電路の抵抗は低くなる。これに対して、強磁性層１１４の磁化方向と、強磁性層１０６の磁化方向が反平行な場合（逆向きの場合）は、ゲート電極１２０に電圧を印加した時にトランジスタ１００のチャネル領域１１０を介した下部電極１０２と上部電極１２４との間の電路の抵抗は高くなる。なお、この場合、電圧書き込み時に使用する電圧の大きさは、チャネル領域１１０をオンするために必要なゲート電圧に比べて大きいことが好ましい。なお、書き込みの際には、下部電極１０２と上部電極１２４のいずれか一方が電気的に開放されているか、もしくは下部電極１０２と上部電極１２４が同電位になるように回路を構成すれば、電流を流すことなく書き込みを行うことができる。
【００７７】
また、図１４に示すように、縦型電圧書き込み型スピンＭＯＳ電界効果トランジスタ１００を記憶素子としてアレイ状に配置することにより、下部電極１０２および上部電極１２４を交差する配線としたクロスポイント型の磁気メモリを得ることができる。この場合、例えば、上部電極１２４は行方向に延在し、下部電極１０２は列方向に延在し、同一行の上部電極１２４は共通の上部電極となり、同一列の下部電極１０２は共通の下部電極となる。このような、クロスポイント型の磁気メモリとすることにより、微細化および小面積化が可能となる。
【００７８】
（縦型スピンＭＯＳ電界効果トランジスタの製造方法）
次に、縦型スピンＭＯＳ電界効果トランジスタ１００の製造方法について図１５を参照して説明する。まず、下部電極１０２上に下地層１０４／強磁性層１０６／トンネル絶縁膜１０８／半導体層１１０／トンネル絶縁膜１１２／強磁性層１１４／キャップ層１１６を順次形成する。
【００７９】
続いて、レジストを塗布し、フォトリソグラフィー技術を用いて図示しないレジストパターンを形成し、このレジストパターンをマスクとして、キャップ層１１６／強磁性層１１４／トンネル絶縁膜１１２／半導体層１１０／トンネル絶縁膜１０８／強磁性層１０６／下地層１０４をパターニングし、下地層１０４／強磁性層１０６／トンネル絶縁膜１０８／半導体層１１０／トンネル絶縁膜１１２／強磁性層１１４／キャップ層１１６からなる積層構造を形成する。このパターニングには、反応性イオンエッチングまたはミリング法が用いられる。
【００８０】
次に、高誘電体層１１８、非磁性金属層１２０を順次形成し、リフトオフ法により上記レジストパターンを剥離する。
【００８１】
次に、図１５に示すように、レジストを塗布し、フォトリソグラフィー技術を用いてレジストパターン１３０を形成し、このレジストパターン１３０をマスクとして、反応性イオンエッチングまたはミリング法によって側壁以外の高誘電体層１１８および非磁性金属１２０層を除去する。その後、レジストパターン１３０を除去する。最後に、キャップ層１１６上にコンタクト１２２および上部電極１２４を形成する（図１３）。
【００８２】
以下、実施例を参照して実施形態をさらに詳細に説明する。
【００８３】
（実施例１）
実施例１による素子を図１６に示す。この実施例１の素子は、非磁性層１０と、強磁性層１２との積層構造を有している。この実施例１では、非磁性層１０としてｎ型Ｓｉを用いる。非磁性層１０を０Ｖとし、強磁性層１２に負電圧を印加した場合には、強磁性層１２と非磁性層１０の界面に空乏層が形成される。このとき、空乏層中に形成される空間電荷量（Space charge）Ｑｍは、階段接合近似を用いると次式で与えられる。
【数１】
2014203931.tif 000003
ここで、ｑは素電荷、ＮＤはドナー密度、εｓはＳｉの誘電率、Ｖｂｉは内蔵電位、Ｖは印加電圧を表す。いま、簡単化のため積層構造の内蔵電位を０Ｖとし、Ｖを変化させた場合の空間電荷量Ｑｍをプロットすると図１７に示すようになる。図１７に示すグラフはドナー密度ＮＤが１×１０１８ｃｍ−３、１×１０１７ｃｍ−３、１×１０１６ｃｍ−３、１×１０１５ｃｍ−３の場合をそれぞれ示している。
【００８４】
非磁性層１０と接する強磁性層１２の表面に生成される誘導電荷量は−Ｑｍであるから、電圧の増加と共に誘導電荷量が増えることがわかる。すなわち、印加電圧Ｖの増加と共に強磁性層１２の表面の電子数が変調されることから、強磁性層１２の磁気異方性が変化することになる。
【００８５】
次に、この原理を用いて磁化を反転させる方法について説明する。非磁性層１０を０Ｖとし、強磁性層１２に負のパルス電圧を印加した場合には上述の原理によって磁気異方性の変化に伴って磁化の方向が変化した後、磁化の歳差運動が始まる。上記パルス電圧の印加が終わると歳差運動も終わるため、パルスの幅を適当に選ぶことによって元の磁化と反対方向の磁化に設定することができる。
【００８６】
なお、強磁性層１２に負電圧を印加した際には強磁性層１２／非磁性層１０の間には空乏層が形成されるため電流は流れないが、正電圧を印加した場合には電流が流れる。したがって、図１Ａに示すように、強磁性層１２上に非磁性層１４および強磁性層１６を形成して、強磁性層１２／非磁性層１４／強磁性層１６からなるＭＴＪ(Magnetic Tunnel Junction)を構成すれば、電流を流して抵抗値を読み取ることができるため、メモリセルとして利用することができる。
【００８７】
（実施例２）
実施例２による電圧書き込み型スピン素子（以下、スピン素子ともいう）を図１８に示す。この実施例２によるスピン素子は図８に示すスピン素子４と同じ構造を有している。この実施例２のスピン素子４は、以下のように形成される。まず、ｐ型Ｓｉ（００１）層６０にｎ＋半導体領域６２を形成する。その後、ｎ＋半導体領域６２上に、トンネル絶縁膜６４、ＣｏＦｅからなる厚さ１ｎｍの強磁性層６６を順次形成し、強磁性層６６およびトンネル絶縁膜６４をパターニングする。続いて、強磁性層６６の側部にＴｉＯ２からなる厚さ１０ｎｍの強誘電体層７０を形成する。強磁性層６６上および強誘電体層７０上にそれぞれ、厚さ５０ｎｍのＴｉ層および厚さ１５０ｎｍのＡｕ層からなる積層構造を有する電極６８および非磁性電極７２を形成する。
【００８８】
この実施例２において、半導体領域６２と電極６８との間にバイアス電圧を印加する場合の磁化特性を図１９に示す。図１９からわかるように、バイアス電圧の有無によって保持力に差が表れる。したがって、実施例２の強磁性層６６の磁化が電圧によって変調可能であることがわかる。
【００８９】
高誘電体層としては、比誘電率の高いＴｉ酸化物か、またはＴｉ酸化物に２族乃至５族またはランタノイドの元素のうち少なくとも一つを加えた酸化物を含む絶縁体であることが好ましい。これらの絶縁体の例を図９に示す。
【００９０】
（実施例３）
実施例３による磁気メモリを図２０に示す。この実施例３による磁気メモリは、図４に示す磁気メモリであって、各メモリセル１において、半導体層１０としてＳｉが用いられ、絶縁膜１１として例えばＭｇＯが用いられる。強磁性層１２としては、Ｃｏ−Ｆｅ−Ｏからなるフェライトおよびγ−Ｆｅ２Ｏ３からなるフェライトのいずれか一方のフェライトと、ＢＣＣ(Body-Centered Cubic)構造の強磁性体（例えば、ＣｏＦｅ）との２層積層構造が用いられる。この場合、フェライトが半導体層１０側に設けられ、強磁性体がトンネル絶縁膜１４側に設けられる。トンネル絶縁膜１４として例えばＭｇＯが用いられる。強磁性層１６として、ＢＣＣ(Body-Centered Cubic)構造の強磁性体（例えば、ＣｏＦｅ）が用いられる。なお、絶縁膜１１はトンネル障壁抵抗調整のために設けられるので、設けなくともよい。
【００９１】
この実施例３においては、フェライトが半導体層１０側に設けられているので、強磁性層１２の磁化方向が電圧で反転し易くなる。また、強磁性層１２、トンネル絶縁膜１４、強磁性層１６からなるＭＴＪ素子のＭＲも利用することができる。
【００９２】
この実施例３のメモリセル１をクロスポイント型のメモリとして用いる場合には、トンネル絶縁膜１４は厚くてもよい。ＭｇＯからなるトンネル絶縁膜１４を厚くすると、ＭＴＪ素子のＭＲ比が８００％程度まで上昇させることが可能となる。このため、スピンの準安定軸を強磁性層１２の膜面に垂直または平行などに取ることにより、多値メモリなどへの利用も可能となる。
【００９３】
上述した実施形態および実施例において、以下の材料を用いることができる。
【００９４】
まず、半導体層１０として、ｎ型およびｐ型シリコン層を用いることができ、さらに、Ｇｅ、またはＳｉｘＧｅ１−ｘ（０＜ｘ＜１）を用いることができる。ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族またはＩＩ−ＶＩ族の化合物半導体、磁性半導体などを用いることもできる。また、絶縁体上に形成された半導体（例えば、ＳＯＩ、ＧＯＩ、ＳｉＧｅ  Ｏｎ  Ｉ、ＩＩＩ−Ｖ  Ｏｎ  Ｉ、ＩＩ−ＶＩ  Ｏｎ  Ｉなど）も使用することができる。
【００９５】
強磁性層１２、１６、２０、３０、５４、６６、８７の各層は一方向異方性を有することが望ましい。その膜厚は０．１ｎｍから１００ｎｍが好ましい。さらに、これらの強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。その材料は、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘまたはＣｏ２Ｍｎ１−ｘＦｅｘＳｉなどを用いることができる。
【００９６】
また、Ｃｏ、Ｆｅ、Ｎｉまたはそれらの合金、Ｃｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃｏ−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄや、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌ、Ｚｎ−Ｆｅ−Ｏ、Ｆｅ−Ｏなどの合金を用いることができる。
【００９７】
また、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体からなる群から選択された磁性体を用いることができる。
【００９８】
また、Ｘ−Ｆｅ−Ｏ（ここで、ＸはＭｎ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｂａ、Ｓｒ、Ｐｂや希土類元素等を表す）の組成からなるフェライトを用いることができる。
【００９９】
なお、上記磁性材料に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節することができるとともに、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
【０１００】
なお、例えば図２１に示す実施例４の磁気メモリ１のよう構成してもよい。この実施例４の磁気メモリは、図１Ａに示す第１実施形態の磁気メモリにおいて、強磁性層１２の代わりに磁化を記録する磁性層１２Ａを用いた構成を有している。この磁性層１２Ａとしては、磁壁が入りやすい材質、構造等が用いられる。これにより、各セルのデータを多値化する方法を用いてもよい。この場合、磁化の書き込みと読み取りを交互に行い、所望のデータが書き込まれたか確認する、いわゆるベリファイ書き込みを用いると良い。
【０１０１】
トンネル絶縁膜としては、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いることができる。
【０１０２】
非磁性層２４、７２、１２０としては、Ｃｕ、Ｒｕ、Ｃｒ、Ａｕ、Ａｇ、Ｈｆ、Ｚｒ、Ｒｈ、Ｐｔ、Ｉｒ、Ａｌ、Ｌａ、Ｍｇから選ばれた少なくとも１種の元素を含むか、または、これらの合金やその酸化物、もしくは、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯ、または、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）や、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体や、磁性半導体を用いることができる。また、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いてもよい。
【０１０３】
また、上記実施形態、実施例の構造を用いてスピントランジスタを構成してもよく、また、それらの構造を用いてメモリや集積回路を構成してもよい。上記実施形態、実施例のスピンメモリやスピントランジスタと電界効果トランジスタとその他の記憶素子とをメモリセルに備えるメモリを構成してもよい。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０５】
１、１１、１２  メモリセル
２  電圧書き込み型スピン素子
４  電圧書き込み型スピン素子
１０  半導体層
１１  絶縁膜
１２  強磁性層
１４  非磁性層
１６  強磁性層
２０  強磁性層
２２  強誘電体層
２４  非磁性層
３０  磁性細線
４０  書き込み部
４２  強誘電体層
４４  非磁性層
５０  読み出し部
６４  トンネル絶縁膜
６６  強磁性層
６８  電極
７０  強誘電体層
７２  非磁性層
【図１Ａ】
2014203931.tif 000004
【図１Ｂ】
2014203931.tif 000005
【図２】
2014203931.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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