(57)【要約】【課題】電流センスアンプによるデータの読み出しを、高精度で実行する半導体装置を提供する。【解決手段】半導体装置は、参照電流を発生する第１及び第２の参照電流発生部と、メモリセル電流を生成するカレントミラー回路と、カレントミラー回路と第２の参照電流発生部を接続、又は、カレントミラー回路とメモリセルを接続する切り替え回路と、第１の入力端に、カレントミラー回路と第１の参照電流発生部の第１の接続ノードにおける電位が入力され、第２の入力端に、カレントミラー回路と切り替え回路の第２の接続ノードにおける電位が入力される、アンプ部と、を備える。アンプ部は、第２の参照電流発生部とカレントミラー回路が接続されている場合に、第１及び第２の接続ノード間に生じるオフセット電圧を保持し、カレントミラー回路とメモリセルが接続されている場合に、オフセット電圧を反映しつつ、第１及び第２の接続ノード間の電位差を差動増幅する。【選択図】図１
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【特許請求の範囲】
【請求項１】
参照電流を発生する第１及び第２の参照電流発生部と、
前記第１の参照電流発生部と接続され、メモリセル電流を生成するカレントミラー回路と、
前記カレントミラー回路と前記第２の参照電流発生部を接続、又は、前記カレントミラー回路とメモリセルを接続する切り替え回路と、
第１の入力端に、前記カレントミラー回路と前記第１の参照電流発生部の第１の接続ノードにおける電位が入力され、第２の入力端に、前記カレントミラー回路と前記切り替え回路の第２の接続ノードにおける電位が入力される、アンプ部と、
を備え、
前記アンプ部は、前記第２の参照電流発生部と前記カレントミラー回路が接続されている場合に、前記第１及び第２の接続ノード間に生じるオフセット電圧を保持し、前記カレントミラー回路と前記メモリセルが接続されている場合に、前記オフセット電圧を反映しつつ、前記第１及び第２の接続ノード間の電位差を差動増幅する、半導体装置。
【請求項２】
前記アンプ部は、前記第１の入力端に接続される第１のキャパシタと、前記第２の入力端に接続される第２のキャパシタと、を備える請求項１の半導体装置。
【請求項３】
前記アンプ部は、
制御端子が前記第１のキャパシタと接続される第１のトランジスタと、
制御端子が前記第２のキャパシタと接続される第２のトランジスタと、
前記第１のトランジスタに電流を供給する第３のトランジスタと、
制御端子と前記第３のトランジスタの制御端子が接続され、前記第２のトランジスタに電流を供給する第４のトランジスタと、
前記第１のキャパシタと前記第１のトランジスタの主端子の間に接続される第１のスイッチ回路と、
前記第２のキャパシタと前記第２のトランジスタの主端子の間に接続される第２のスイッチ回路と、
前記第３及び第４のトランジスタの主端子の間に接続される第３のスイッチ回路と、
前記第１のトランジスタと前記第３のトランジスタの間に接続される第４のスイッチ回路と、
前記第２のトランジスタと前記第４のトランジスタの間に接続される第５のスイッチ回路と、
を備える請求項２の半導体装置。
【請求項４】
前記アンプ部は、
前記第１のトランジスタと前記第３のトランジスタの接続ノードと、前記第２のトランジスタと前記第４のトランジスタの接続ノードと、の間に接続されたラッチ回路と、
前記ラッチ回路に電源を供給する電源線と前記ラッチ回路の間に接続される第６のスイッチ回路と、  
前記ラッチ回路を接地する電源線と前記ラッチ回路の間に接続される第７のスイッチ回路と、
をさらに備える請求項３の半導体装置。
【請求項５】
前記メモリセルからデータを読み出す際、制御信号を活性化し、所定の期間経過後、前記制御信号を非活性化する制御回路をさらに備え、
前記切り替え回路は、前記制御信号の活性化に応じて、前記カレントミラー回路と前記第２の参照電流発生部を接続し、前記制御信号の非活性化に応じて、前記カレントミラー回路と前記メモリセルを接続し、
前記第１乃至第５のスイッチ回路は、前記制御信号の活性化に応じて導通し、その後、前記第３乃至５のスイッチ回路は非導通となり、その後、前記第４及び第５のスイッチ回路は導通する、請求項３又は４の半導体装置。
【請求項６】
前記第６及び第７スイッチ回路は、前記制御信号の活性化に応じて非導通となり、前記制御信号の非活性化に応じて導通する請求項５の半導体装置。
【請求項７】
前記第１及び第２の参照電流発生部は、
抵抗と、
前記抵抗の一端と接続され、前記抵抗の一端と接続されるノードの電位を、所定の電位に保持するクランプ回路と、を含んで構成される請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１の参照電流発生部に含まれる前記抵抗は、第１の抵抗と第２の抵抗とからなり、
前記第２の参照電流発生部に含まれる前記抵抗は、前記第１の抵抗と同じ抵抗値を持つ第３の抵抗であり、
前記第３の抵抗の前記クランプ回路と接続される側と相対する側の一端に、前記第１の抵抗と前記第２の抵抗の接続ノードの第１の電位に応じて生成される第２の電位が供給される、請求項７の半導体装置。
【請求項９】
前記第１の電位から前記第２の電位を生成するレギュレータをさらに備える請求項８の半導体装置。
【請求項１０】
前記第１及び第２のトランジスタと、接地電位よりも高電位が供給される電源線と、の間に接続される第５のトランジスタを備える請求項３乃至９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、記憶素子を備える半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体メモリにおいて、メモリセルから読み出された微少信号を増幅するためのセンスアンプが設けられている。また、ＲｅＲＡＭ（Resistance Random Access Memory）やＳＴＴＲＡＭ（Spin Transfer Torque RAM）等の抵抗変化型メモリにおいては、特許文献１が開示するような所謂電流センスアンプが使用される。
【０００３】
電流センスアンプは、アクセス対象のメモリセルに流れる電流と、データ判定の際の基準となる参照電流と、を比較することで、メモリセルが保持するデータの読み出しを実現する。より具体的には、電流センスアンプは、カレントミラー回路を用いて参照側に流れる参照電流をアクセス対象のメモリセル側に複製し、参照電流とメモリセルが流すメモリセル電流の大小を判定することで、データの読み出しを実現する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２９７０９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００６】
上述のように、メモリセルからデータを読み出す際に電流センスアンプが用いられる。この電流センスアンプに含まれるカレントミラー回路を構成するトランジスタの特性には、ばらつきが存在するのが通常である。このトランジスタの特性のばらつきに起因し、メモリセル電流の大小が誤って判定される可能性がある。
【課題を解決するための手段】
【０００７】
本発明の第１の視点によれば、参照電流を発生する第１及び第２の参照電流発生部と、前記第１の参照電流発生部と接続され、メモリセル電流を生成するカレントミラー回路と、前記カレントミラー回路と前記第２の参照電流発生部を接続、又は、前記カレントミラー回路とメモリセルを接続する切り替え回路と、第１の入力端に、前記カレントミラー回路と前記第１の参照電流発生部の第１の接続ノードにおける電位が入力され、第２の入力端に、前記カレントミラー回路と前記切り替え回路の第２の接続ノードにおける電位が入力される、アンプ部と、を備え、前記アンプ部は、前記第２の参照電流発生部と前記カレントミラー回路が接続されている場合に、前記第１及び第２の接続ノード間に生じるオフセット電圧を保持し、前記カレントミラー回路と前記メモリセルが接続されている場合に、前記オフセット電圧を反映しつつ、前記第１及び第２の接続ノード間の電位差を差動増幅する、半導体装置が提供される。
【発明の効果】
【０００８】
本発明の１視点によれば、電流センスアンプによるデータの読み出しを、高精度で実行することに寄与する半導体装置が、提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置１０に含まれる電流センスアンプ部３６の内部構成の一例を示す図である。
【図２】第１の実施形態に係る半導体装置１０の構成の一例を示す図である。
【図３】メモリセルアレイ１１の内部構成の一例を示す図である。
【図４】図３に示すメモリセル３２−１〜３２−８及びその周辺の回路構成を、所謂プレーナタイプトランジスタで形成したレイアウト図である。
【図５】図３に示すメモリセル３２−１〜３２−８及びその周辺の回路構成を、所謂縦型トランジスタで形成した構造図であり、メモリセル３２−１〜３２−８におけるワード線ＷＬ方向の断面を示す図である。
【図６】第１の参照電流発生部２０１の回路構成の一例を示す図である。
【図７】半導体装置１０に含まれるアンプ部２０３の回路構成の一例を示す図である。
【図８】リードライトアンプ１９の一部の回路構成の一例を示す図である。
【図９】第２の実施形態に係る半導体装置１０ａに含まれるリードライトアンプ１９の一部の回路構成の一例を示す図である。
【図１０】第３の実施形態に係る半導体装置１０ｂに含まれるアンプ部２０３ａの回路構成の一例を示す図である。
【発明を実施するための形態】
【００１０】
一実施形態の概要について説明する。図１に示すように、半導体装置は、参照電流を発生する第１及び第２の参照電流発生部（例えば、図１の第１の参照電流発生部２０１、第２の参照電流発生部２０２）と、第１の参照電流発生部と接続され、メモリセル電流を生成するカレントミラー回路（例えば、図１のＰチャネル型ＭＯＳトランジスタＰ０１、Ｐ０２）と、カレントミラー回路と第２の参照電流発生部を接続、又は、カレントミラー回路とメモリセルを接続する切り替え回路（例えば、図１のトランスファーゲート３７、Ｙスイッチ回路３０、スイッチ２０４）と、第１の入力端に、カレントミラー回路と第１の参照電流発生部の第１の接続ノードにおける電位が入力され、第２の入力端に、カレントミラー回路と切り替え回路の第２の接続ノードにおける電位が入力される、アンプ部（例えば、図１のアンプ部２０３）と、を備える。さらに、アンプ部は、第２の参照電流発生部とカレントミラー回路が接続されている場合に、第１及び第２の接続ノード間に生じるオフセット電圧を保持し、カレントミラー回路とメモリセルが接続されている場合に、オフセット電圧を反映しつつ、第１及び第２の接続ノード間の電位差を差動増幅する。
【００１１】
半導体装置は、実質的に同一の電流値を持つ参照電流を生成する２つの参照電流発生部を備え、２つの参照電流をカレントミラー回路に流すことで、カレントミラー回路を構成するトランジスタの特性差が顕在化した結果のオフセット電圧を、アンプ部に入力する。また、アンプ部は、メモリセルからデータを読み出す前に、オフセット電圧を内部に保持する。このオフセット電圧が保持された状態で、カレントミラー回路とメモリセルが接続され、アンプ部にはメモリセル電流と参照電流とに起因する電位が入力される。アンプ部は、保持したオフセット電圧を反映しつつ、入力された電位差を比較・増幅する。換言するならば、オフセット電圧はカレントミラー回路を構成するトランジスタの特性差を含む情報であるから、オフセット電圧を加味した電位差の比較を行うことで、トランジスタの特性差による影響を除外し、読み出しデータの判定ができる。その結果、カレントミラー回路を構成するトランジスタの特性差に起因するデータの誤判定を防止できる。
【００１２】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００１３】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００１４】
図２は、第１の実施形態に係る半導体装置１０の構成の一例を示す図である。図２に示すメモリセルアレイ１１は、二次元的に配置された複数の抵抗変化型のメモリセルを含む。各メモリセルは、抵抗変化素子（図３に示す参照符号３４−１等）とメモリセルトランジスタ（図３に示す参照符号３５−１等）から構成される。各抵抗変化素子は、高抵抗状態「０」と低抵抗状態「１」のいずれかの抵抗状態を記憶し、不揮発性記憶素子として機能する。
【００１５】
半導体装置１０は、メモリセルを選択し、高抵抗状態を低抵抗状態に変化させるＳＥＴ書き込み、低抵抗状態を高抵抗状態に変化させるＲＥＳＥＴ書き込み、抵抗状態の読み出しの３つの動作を行う。図２において、メモリセルアレイ１１以外のブロックは、メモリセルアレイ１１に対して、上記３つの動作を制御している。
【００１６】
アドレス入力回路１２は、アクセスするメモリセルのアドレスＡＤＤを入力する。アドレスラッチ回路１３は、入力されたアドレスＡＤＤをラッチし、ロウアドレスＡＤＤ＿ＲＯＷと、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮに分離する。
【００１７】
アドレスラッチ回路１３は、ロウアドレスＡＤＤ＿ＲＯＷをロウ制御回路１４に、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮをカラム制御回路１５に、それぞれ出力する。なお、アドレスラッチ回路１３はロウアドレスＡＤＤ＿ＲＯＷ及びカラムアドレスＡＤＤ＿ＣＯＬＵＭＮを時分割で受けても良い。
【００１８】
ロウ制御回路１４は、ロウデコーダ（図示せず）を備え、ロウアドレスＡＤＤ＿ＲＯＷからロウ選択信号をデコードする。複数のワード線ＷＬのなかから、ロウ選択信号により選択されたワード線ＷＬが活性化する。
【００１９】
カラム制御回路１５は、カラムデコーダ（図示せず）を備え、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮからカラム選択信号ＹＪをデコードする。カラム制御回路１５は、カラム選択信号ＹＪをメモリセルアレイ１１に出力する。カラム選択信号ＹＪにより選択されたビット線ＢＬが活性化する。
【００２０】
クロック入力回路１６は、外部から半導体装置１０に供給される相補の外部クロック信号ＣＫ、／ＣＫを受け、内部クロックＩＣＬＫを生成する。クロック入力回路１６は、生成した内部クロックＩＣＬＫを、タイミングジェネレータ１７に供給する。
【００２１】
タイミングジェネレータ１７は、内部クロックＩＣＬＫに基づき、半導体装置１０の動作に必要な種々のタイミング信号を生成し、図示しない各部へ供給する。なお、本明細書において、信号名の「／」はロウレベルがアクティブの信号であることを示す。
【００２２】
データ入出力端子ＤＱは入出力回路１８と接続され、データ入出力端子ＤＱに書き込みデータが入力されることに応じて書き込みデータが入出力回路１８に取り込まれる。また、入出力回路１８はリードライトアンプ（ＲＷＡＭＰ）１９と接続される。リードライトアンプ１９は、書き込みデータを、メモリセルアレイ１１を延伸するグローバルビット線ＧＢＬに出力する。また、リードライトアンプ１９は、メモリセルから読み出したデータを、グローバルビット線ＧＢＬを介して入力し、当該データを増幅した後、入出力回路１８に出力する。入出力回路１８は、リードライトアンプ１９にて増幅されたデータを、データ入出力端子ＤＱから出力する。
【００２３】
コマンド入力回路２０は、制御信号として、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力する。
【００２４】
コマンドデコード回路２１は、これらの制御信号をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置１０内の各部に出力する。コマンドデコード回路２１は、制御信号のデコード結果に基づいて、プログラム（ライト）コマンド信号ＰＲＯＧ又はリードコマンド信号ＲＥＡＤをロウ制御回路１４及びカラム制御回路１５に供給する。また、コマンドデコード回路２１は、ＤＥＴＥＣＴ、ＣＯＮＴ、ＯＦＦＣＨＫの各種制御信号をリードライトアンプ１９に供給する。これらの制御信号の詳細は、後述する。
【００２５】
ロウ制御回路１４及びカラム制御回路１５は、プログラムコマンド信号ＰＲＯＧ又はリードコマンド信号ＲＥＡＤと共に供給されるアドレス信号（ロウアドレスＡＤＤ＿ＲＯＷ、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮ）によりアクセス対象のメモリセルを選択する。データのプログラム時には、リードライトアンプ１９において増幅されるデータが、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬを経由して、選択されたメモリセルに書き込まれる。一方、データのリード時には、メモリセルから読み出されるデータが、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを経由し、リードライトアンプ１９により増幅された後に読み出される。
【００２６】
内部電源発生回路２２は、外部から供給される電源ＶＤＤ、ＶＳＳを入力し、半導体装置１０内の各部で必要な電圧ＶＰＰ、ＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＣＬＭＰ、ＶＳＬ、ＶＰＥＲＩ等を生成し、各部へ供給する。
【００２７】
電圧ＶＲＥＡＤは、リードライトアンプ１９に含まれるセンスアンプが、選択されたビット線ＢＬに所定の電圧を印加し、抵抗変化素子の抵抗変化を読み取る際に使用される。電圧ＶＳＥＴは、リードライトアンプ１９に供給され、ＳＥＴ書き込み時に使用される。電圧ＶＲＥＳＥＴは、リードライトアンプ１９に供給され、ＲＥＳＥＴ書き込み時に使用される。電圧ＶＣＬＭＰは、リードライトアンプ１９に含まれるクランプ回路に供給される。電圧ＶＳＬは、共通ソース線ＳＬを介して、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬをプリチャージする際に使用される。電圧ＶＰＥＲＩは、メモリセルアレイ１１の周辺回路の電源として使用される。
【００２８】
次に、メモリセルアレイ１１の内部構成について説明する。
【００２９】
図３は、メモリセルアレイ１１の内部構成の一例を示す図である。図３を参照すると、メモリセルアレイ１１は、複数のＹスイッチ回路３０−１〜３０−８と、複数のプリチャージ回路３１−１〜３１−８と、複数のメモリセル３２−１〜３２−８と、複数の連結トランジスタ３３−１〜３３−７と、を含んで構成されている。なお、以降の説明において、Ｙスイッチ回路を区別する特段の理由がない場合には、「Ｙスイッチ回路３０」と表記する。プリチャージ回路、メモリセル、連結トランジスタ、抵抗変化素子及びメモリセルトランジスタについても同様の表記を行う。
【００３０】
メモリセルアレイ１１に含まれる各メモリセル３２は、ワード線ＷＬ及びビット線ＢＬにより選択される。メモリセル３２の選択に用いられるビット線ＢＬは、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、に階層化されている。例えば、図３において、グローバルビット線ＧＢＬ０にローカルビット線ＬＢＬ０〜ＬＢＬ７のいずれかが選択され、接続されるように構成されている。
【００３１】
このように、メモリセルアレイ１１は、複数のグローバルビット線ＧＢＬが配線され、かつ、各グローバルビット線ＧＢＬには、複数のローカルビット線ＬＢＬのいずれかが選択的に接続される。
【００３２】
Ｙスイッチ回路３０は、グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬの間にそれぞれ設けられるスイッチ回路である。Ｙスイッチ回路３０は、グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬ間の接続を切り替えるスイッチとして機能する。Ｙスイッチ回路３０は、例えば、Ｎチャネル型ＭＯＳトランジスタ等により構成され、そのゲート端子（制御電極）にてカラム選択信号ＹＪを受け付ける。例えば、図３において、カラム選択信号ＹＪ０が活性状態、カラム選択信号ＹＪ１〜ＹＪ７が非活性状態であれば、Ｙスイッチ回路３０−１が導通し、グローバルビット線ＧＢＬ０とローカルビット線ＬＢＬ０が接続される。このように、各Ｙスイッチ回路３０はそれぞれ、複数のローカルビット線ＬＢＬのグローバルビット線ＧＢＬへの接続を切り替えるカラム選択信号ＹＪに応じて、導通する。なお、各Ｙスイッチ回路３０のそれぞれに対応するカラム選択信号ＹＪは互いに独立の選択信号である。
【００３３】
プリチャージ回路３１は、複数のローカルビット線ＬＢＬにそれぞれ接続される回路である。プリチャージ回路３１は、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの電位を電圧ＶＳＬにプリチャージする回路である。プリチャージ回路３１は、例えば、Ｎチャネル型ＭＯＳトランジスタ等により構成され、そのゲート端子にてプリチャージ信号ＹＢを受け付ける。各プリチャージ回路３１は、プリチャージ信号ＹＢが活性化することに応じて、ローカルビット線ＬＢＬと電圧ＶＳＬを供給する共通ソース線ＳＬを接続することで、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬを電圧ＶＳＬにプリチャージする。なお、プリチャージ信号ＹＢは、カラム選択信号ＹＪが非活性状態の場合（Ｙスイッチ回路３０が非選択である場合）に、活性化する信号である。即ち、プリチャージ回路３１は、Ｙスイッチ回路３０のいずれもが非選択である時に導通する。
【００３４】
図３において、ロウ制御回路１４及びカラム制御回路１５が生成する各種の制御信号により、ワード線ＷＬ及びローカルビット線ＬＢＬが選択される。ワード線ＷＬ及び複数のローカルビット線ＬＢＬとの間には、それぞれメモリセル３２が設けられ、ワード線ＷＬ及びローカルビット線ＬＢＬが選択された後に、その交点に位置するメモリセル３２がアクセスの対象となる。
【００３５】
メモリセル３２は、抵抗変化素子３４とメモリセルトランジスタ３５から構成されている。メモリセルトランジスタ３５の第１主電極（ソース端子及びドレイン端子の一方）は抵抗変化素子３４に、第２主電極（ソース端子及びドレイン端子の他の一方）は共通ソース線ＳＬに、制御電極（ゲート端子）はワード線ＷＬにそれぞれ接続される。このように、メモリセル３２は、共通ソース線ＳＬ及び複数のローカルビット線ＬＢＬの間に其々設けられ、各々が共通ソース線ＳＬ及び複数のローカルビット線ＬＢＬとの間に直列に接続された抵抗変化素子３４及びメモリセルトランジスタ３５を備える。
【００３６】
各メモリセル３２にデータを書き込む場合には、データを書き込もうとするメモリセル３２に対応したワード線ＷＬが選択されることで、メモリセルトランジスタ３５がオン状態となる。さらに、共通ソース線ＳＬとローカルビット線ＬＢＬとの間に書き込み電圧を印加し、抵抗変化素子３４に電流を流すことで書き込み動作を行う。
【００３７】
より詳細には、メモリセル３２にデータ「０」を書き込む際には、グローバルビット線ＧＢＬに低電位の電圧ＶＲＥＳＥＴを印加する。一方、メモリセルにデータ「１」を書き込む際には、グローバルビット線ＧＢＬに高電位の電圧ＶＳＥＴを印加する。なお、メモリセルにデータを書き込む際に、グローバルビット線ＧＢＬに印加する電圧は、リードライトアンプ１９を制御することで切り替わる。リードライトアンプ１９は電圧ＶＲＥＳＥＴ及びＶＳＥＴを受けており、書き込むべきデータに対応してグローバルビット線ＧＢＬに供給する電圧を変化させる。
【００３８】
また、抵抗変化素子３４に電圧ＶＲＥＡＤが印加され、その際に流れる電流により、抵抗変化素子３４の抵抗状態（低抵抗状態又は高抵抗状態）を判定することで、メモリセル３２からデータを読み出す。
【００３９】
連結トランジスタ３３は、隣接するメモリセル３２に含まれるメモリセルトランジスタ３５におけるボディ部において形成されるチャネル部を相互に接続するためのトランジスタである。例えば、連結トランジスタ３３−１は、メモリセルトランジスタ３５−１のボディ部におけるチャネル部と、メモリセルトランジスタ３５−２のボディ部におけるチャネル部と、を接続する。このように、連結トランジスタ３３は、隣接するメモリセル３２に含まれるメモリセルトランジスタ３５のボディ部において形成されるチャネル部を接続する連結部として機能する。
【００４０】
なお、連結トランジスタ３３が、相互に接続するメモリセル３２の範囲は、特定のグローバルビット線ＧＢＬと特定のワード線ＷＬにより選択可能な複数のメモリセル３２に限られる。換言するならば、複数のメモリセル３２のうち、グローバルビット線ＧＢＬ及びワード線ＷＬを共有とするメモリセル３２に含まれるメモリセルトランジスタ３５のボディ部におけるチャネル部が互いに接続される。例えば、メモリセル３２−１〜３２−８は、連結トランジスタ３３−１〜３３−７により相互に接続されるが、他のメモリセル（例えば、メモリセル３２−９等）とは接続されない。つまり、複数のメモリセル３２のうち、グローバルビット線ＧＢＬ及びワード線ＷＬを非共有とするメモリセル３２に含まれるメモリセルトランジスタのボディ部におけるチャネル部は、互いに非接続である。
【００４１】
各連結トランジスタ３３のゲート端子は、対応するワード線ＷＬに接続されている。そのため、対応するワード線ＷＬが活性化することで、連結トランジスタ３３は導通する。即ち、対応するワード線ＷＬが活性化することで、連結トランジスタ３３のボディ部にはチャネルが形成される。また、ワード線ＷＬが活性化することで、メモリセルトランジスタ３５のボディ部にもチャネルが形成される。さらに、後述するように、グローバルビット線ＧＢＬとワード線ＷＬを共有する複数のメモリセル３２に含まれるメモリセルトランジスタ３５のボディ部（シリコンピラー）は、１本のピラーとして形成される。従って、各メモリセルトランジスタ３５におけるボディ部におけるチャネル部は、ワード線ＷＬが活性状態の時に互いのチャネル部が接続されるように、互いに隣接するメモリセルトランジスタ３５を接続する。図３においては、ワード線ＷＬ０が活性状態になることで、連結トランジスタ３３−１〜３３−７がそれぞれ導通し、各メモリセルトランジスタ３５のボディ部におけるチャネル部を接続する。
【００４２】
このように、各連結トランジスタ３３は、其々のゲートにワード線ＷＬが共通に接続され、其々に対応する互いに隣接する２つのメモリセルトランジスタ３５のソース及びドレインの一方同志の間にチャネルを形成するように構成される。そのため、互いに隣接する２つのメモリセルトランジスタ３５におけるソース及びドレインの一方は、ワード線ＷＬが活性状態の時に、連結トランジスタ３３のチャネルを介して互いに電気的に接続され、ワード線ＷＬが非活性状態の時に、連結トランジスタ３３のチャネルが形成されないことに応じて電気的に独立となる。なお、対応するワード線ＷＬが非活性状態であれば、連結トランジスタ３３が導通することはなく、メモリセル３２内部の各メモリセルトランジスタ３５のボディ部におけるチャネル部が相互に接続されることもない。
【００４３】
なお、ビット線ＢＬだけではなく、ワード線ＷＬも階層化してもよい。その場合には、ワード線ＷＬを、メインワード線とサブワード線に階層化し、メインワードドライバ（図示せず）やサブワードドライバ（図示せず）を用いてメモリセル３２の選択を行う。
【００４４】
図４は、図３に示すメモリセル３２−１〜３２−８及びその周辺の回路構成を、所謂プレーナタイプトランジスタで形成したレイアウト図である。この構成においては、各トランジスタのソース、チャネル、ドレイン、が平面的に重ならずに配置されている。このように、プレーナタイプトランジスタを用いて、メモリセル３２を構成することが出来る。
【００４５】
一方、図５は、上記回路構成を、所謂縦型トランジスタで形成した構造図であり、図３に示すメモリセル３２−１〜３２−８におけるワード線ＷＬ方向の断面を示す図である。この構成においては各メモリセルトランジスタ３５のソース、チャネル（及びボディ）、ドレインは平面的に重なり、半導体基板に垂直な方向に並んで配置される。更に、連結トランジスタ３３は互いに隣接する２つのメモリセルトランジスタ３５のソース及びドレインの一方の間にチャネルを形成するように、即ちプレーナタイプトランジスタの様に形成されている。なお、図４及び図５において、理解の容易のために、トランジスタの回路記号を図示している。
【００４６】
図４を参照すると、メモリセルトランジスタ３５を形成するＮ型拡散層１０２は、第１コンタクト１０３を介して抵抗変化素子３４の一端と電気的に接続される。さらに、抵抗変化素子３４の他の一端が、ローカルビット線ＬＢＬと電気的に接続される。また、メモリセルトランジスタ３５を形成するＮ型拡散層１０１は、第２コンタクト１０４を介して、共通ソース線ＳＬと電気的に接続される。さらに、メモリセルトランジスタ３５のゲート端子が、対応するワード線ＷＬに電気的に接続される。なお、Ｎ型拡散層１０１及び１０２に挟まれた領域にチャネルを形成する。さらに、各メモリセルトランジスタ３５の互いに隣接するローカルビット線ＬＢＬ側のノード間において、連結トランジスタ３３が形成される。この様に、図４における各トランジスタは平面的に配置されている。
【００４７】
図５を参照すると、各メモリセルトランジスタは半導体基板に垂直な方向に形成され、その一部分たるＮ型拡散層１０２同士の間に形成される連結トランジスタ３３により、メモリセルトランジスタ３５のボディ部におけるチャネル部が互いに電気的に接続されるように形成されている。即ち、基板１０５上にＮ型拡散層１０１を積層し、さらにシリコンピラー１０６を各メモリセルトランジスタ３５に共通する１本のピラーとして形成する。シリコンピラー１０６上には、複数のＮ型拡散層１０２が複数の抵抗変化素子３４に其々対応して形成され、さらに、シリコンピラー１０６は、ボディ部上面が略平坦となるように形成される。その結果、グローバルビット線ＧＢＬ及びワード線ＷＬを共有する複数のメモリセルトランジスタ３５間において、ボディ部は、連結トランジスタ３３を介して共有される。また、シリコンピラー１０６の両側には所定の間隔をおいて（ゲート酸化膜を介して）、ゲート電極（図示せず）が配置され、対応するワード線ＷＬ０と電気的に接続されている。プロセス上の形成難度は高いものの、この様に形成することで半導体装置のサイズを小さく抑えることが出来る。
【００４８】
なお、メモリセルトランジスタ３５のボディ部におけるチャネル部同士を接続するのは、グローバルビット線ＧＢＬ及びワード線ＷＬを共有するメモリセルトランジスタ３５に限られ、グローバルビット線ＧＢＬ及びワード線ＷＬのいずれか一方を共有しないメモリセルトランジスタ３５同士は互いに接続しない。つまり、互いに隣接して配置されるメモリセルトランジスタ３５（例えば、ワード線ＷＬ０に接続されたメモリセルトランジスタ３５）のソース及びドレインの一方と、接続されるワード線ＷＬが異なる他のメモリセルトランジスタ３５（例えば、ワード線ＷＬ０以外のワード線ＷＬに接続されたメモリセルトランジスタ３５）のソース及びドレインの一方は、いずれのワード線ＷＬが活性化しても電気的に独立である。
【００４９】
次に、リードライトアンプ１９に含まれる電流センスアンプについて説明する。
【００５０】
図１は、リードライトアンプ１９に含まれる電流センスアンプ部３６の内部構成の一例を示す図である。図１を参照すると、電流センスアンプ部３６は、Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２と、第１の参照電流発生部２０１と、第２の参照電流発生部２０２と、アンプ部２０３と、スイッチ２０４と、を含んで構成される。
【００５１】
電流センスアンプ部３６は、トランスファーゲート３７を介してグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬに接続される。また、電流センスアンプ部３６は、アンプ部２０３において、参照側の電位と、メモリセル３２側の電位と、を比較・増幅し、読み出しデータとしてリードライトバスＲＷＢＳに出力する。
【００５２】
電流センスアンプ部３６は、制御信号ＤＥＴＥＣＴを受け付ける。制御信号ＤＥＴＥＣＴは、スイッチ２０４と、アンプ部２０３に含まれる複数のスイッチ（図７のスイッチＳＷ１〜ＳＷ７）の接続を切り替える制御信号である。
【００５３】
Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２のソース端子は電圧ＶＲＥＡＤを供給する電源線に接続され、互いのゲート端子は共通接続される。Ｐチャネル型ＭＯＳトランジスタＰ０２のドレイン端子は、第１の参照電流発生部２０１に接続される。Ｐチャネル型ＭＯＳトランジスタＰ０１のドレイン端子は、スイッチ２０４を介して第２の参照電流発生部２０２に、又は、トランスファーゲート３７及びＹスイッチ回路３０を介してメモリセル３２に接続される。Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２のゲート端子は共通接続され、Ｐチャネル型ＭＯＳトランジスタＰ０２のドレイン端子と接続される。Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２によりカレントミラー回路を形成し、Ｐチャネル型ＭＯＳトランジスタＰ０１から、メモリセル電流をメモリセル３２に供給する。
【００５４】
また、トランスファーゲート３７、Ｙスイッチ回路３０及びスイッチ２０４は、カレントミラー回路と第２の参照電流発生部２０２を接続するか、又は、カレントミラー回路とメモリセル３２を接続するか、を切り替える回路として機能する。
【００５５】
なお、以降の説明において、Ｐチャネル型ＭＯＳトランジスタＰ０１とスイッチ２０４の接続ノードをノードＡ１、Ｐチャネル型ＭＯＳトランジスタＰ０２と第１の参照電流発生部２０１の接続ノードをノードＡ２とする。また、各ノードにおける電位を、当該ノードの名称を用いて表記する。例えば、ノードＡ１の電位をＶＡ１と表記する。さらに、アンプ部２０３のメモリセル３２側の入力端（ノードＡ１と接続される側の入力端）における電位をＶｓａｏｕｔ、アンプ部２０３の参照側の入力端（ノードＡ２と接続される側の入力端）における電位をＶｒｅｆ、とそれぞれ表記する。さらにまた、後述する検出動作（ＤＥＴＥＣＴ動作）時における、アンプ部２０３のメモリセル３２側の入力端における電位をＶｓａｏｕｔ（ｄ）、アンプ部２０３の参照側の入力端における電位をＶｒｅｆ（ｄ）、とそれぞれ表記する。さらにまた、後述するセンス動作時における、アンプ部２０３のメモリセル３２側の入力端における電位をＶｓａｏｕｔ（ｓ）、アンプ部２０３の参照側の入力端における電位をＶｒｅｆ（ｓ）、とそれぞれ表記する。
【００５６】
第１の参照電流発生部２０１及び第２の参照電流発生部２０２は、実質的に同じ電流値を持つ参照電流Ｉｒｅｆを生成するように構成されている。図６は、第１の参照電流発生部２０１の回路構成の一例を示す図である。第１の参照電流発生部２０１は、アンプ３０１と、抵抗３０２と、Ｎチャネル型ＭＯＳトランジスタＮ０１及びＮ０２と、を含んで構成される。なお、第２の参照電流発生部２０２の回路構成は、第１の参照電流発生部２０１の回路構成と相違する点が存在しないので説明を省略する。
【００５７】
第１の参照電流発生部２０１は、制御信号ＣＯＮＴの活性化に応じて、参照電流Ｉｒｅｆを生成する。アンプ３０１は、クランプ電圧ＶＣＬＭＰと、ノードＡ３（Ｎチャネル型ＭＯＳトランジスタＮ０１と抵抗３０２の接続ノード）における電位ＶＡ３と、を受け付け、電位ＶＡ３をクランプ電圧ＶＣＬＭＰの電位と実質的に同一とする。即ち、アンプ３０１とＮチャネル型ＭＯＳトランジスタＮ０１とでクランプ回路を形成し、このクランプ回路は、抵抗３０２とクランプ回路の接続ノードであるノードＡ３の電位ＶＡ３を、所定の電位に保持する回路である。
【００５８】
Ｎチャネル型ＭＯＳトランジスタＮ０２は、ゲート端子により制御信号ＣＯＮＴを受け付け、制御信号ＣＯＮＴの活性化（Ｈレベルに遷移）に応じて、参照電流Ｉｒｅｆを生成する。より具体的には、ノードＡ３における電位ＶＡ３を抵抗３０２の抵抗値で除算した電流値を持つ参照電流Ｉｒｅｆが生成される。
【００５９】
第１の参照電流発生部２０１と第２の参照電流発生部２０２の構成は同一であるため、それぞれに同じクランプ電圧ＶＣＬＭＰを供給することで、各参照電流発生部が生成する参照電流Ｉｒｅｆの電流値が実質的に一致する。図１を参照すると、スイッチ２０４が導通、トランスファーゲート３７が非導通の場合には、各参照電流発生部が生成する参照電流Ｉｒｅｆが同じ電流値のため、Ｐチャネル型ＭＯＳトランジスタＰ０１とＰ０２の閾値電圧等の特性が同一であれば、電位Ｖｓａｏｕｔと電位Ｖｒｅｆは等しくなる。
【００６０】
しかし、Ｐチャネル型ＭＯＳトランジスタＰ０１とＰ０２の間に特性差が存在すれば、電位Ｖｓａｏｕｔと電位Ｖｒｅｆとの間に電位差（オフセット電圧）が生じることになる。より具体的には、Ｐチャネル型ＭＯＳトランジスタＰ０１の閾値電圧がＰチャネル型ＭＯＳトランジスタＰ０２の閾値電圧よりも高い場合には、電位Ｖｓａｏｕｔの方が電位Ｖｒｅｆよりも低電位となる（電位Ｖｒｅｆを基準として負のオフセット電圧が生じる）。一方、Ｐチャネル型ＭＯＳトランジスタＰ０１の閾値電圧がＰチャネル型ＭＯＳトランジスタＰ０２の閾値電圧よりも低い場合には、電位Ｖｓａｏｕｔの方が電位Ｖｒｅｆよりも高電位となる（電位Ｖｒｅｆを基準として正のオフセット電圧が生じる）。
【００６１】
次に、アンプ部２０３について説明する。
【００６２】
アンプ部２０３は、第１の入力端に、ノードＡ２（カレントミラー回路と第１の参照電流発生部２０１の接続ノード）における電位Ｖｒｅｆが入力され、第２の入力端に、ノードＡ１（カレントミラー回路とスイッチ２０４等の接続ノード）における電位Ｖｓａｏｕｔが入力される増幅回路である（図１参照）。
【００６３】
図７は、アンプ部２０３の回路構成の一例を示す図である。図７を参照すると、アンプ部２０３は、キャパシタＣ１及びＣ２と、スイッチＳＷ１〜ＳＷ７と、Ｐチャネル型ＭＯＳトランジスタＰ０３及びＰ０４と、Ｎチャネル型ＭＯＳトランジスタＮ０３〜Ｎ０５と、ラッチ回路４０１と、スイッチ切り替え回路４０２と、を含んで構成される。
【００６４】
キャパシタＣ１の一端は上述の第１の入力端に接続され、他の一端がＮチャネル型ＭＯＳトランジスタＮ０４のゲート端子（制御端子）に接続される。同様に、キャパシタＣ２の一端は上述の第２の入力端に接続され、他の一端がＮチャネル型ＭＯＳトランジスタＮ０５のゲート端子に接続される。Ｐチャネル型ＭＯＳトランジスタＰ０３及びＰ０４は、ゲート端子が共通接続され、それぞれ、Ｎチャネル型ＭＯＳトランジスタＮ０４及びＮ０５に電流を供給する。
【００６５】
スイッチＳＷ１は、キャパシタＣ１の一端とＮチャネル型ＭＯＳトランジスタＮ０４のドレイン端子（主端子）の間に接続される。同様に、スイッチＳＷ２は、キャパシタＣ２の一端とＮチャネル型ＭＯＳトランジスタＮ０５のドレイン端子の間に接続される。スイッチＳＷ３は、Ｐチャネル型ＭＯＳトランジスタＰ０３及びＰ０４のドレイン端子の間に接続される。スイッチＳＷ４は、Ｎチャネル型ＭＯＳトランジスタＮ０４とＰチャネル型ＭＯＳトランジスタＰ０３の間に接続される。同様に、スイッチＳＷ５は、Ｎチャネル型ＭＯＳトランジスタＮ０５とＰチャネル型ＭＯＳトランジスタＰ０４の間に接続される。スイッチＳＷ６は、ラッチ回路４０１に電源ＶＤＤを供給する電源線とラッチ回路４０１の間に接続される。スイッチＳＷ７は、ラッチ回路４０１を接地する電源線とラッチ回路４０１の間に接続される。
【００６６】
ラッチ回路４０１は、フリップフロップ接続されたＰチャネル型ＭＯＳトランジスタＰ０５及びＰ０６と、Ｎチャネル型ＭＯＳトランジスタＮ０６及びＮ０７と、から構成されている。ラッチ回路は、Ｎチャネル型ＭＯＳトランジスタＮ０４とＰチャネル型ＭＯＳトランジスタＰ０３の接続ノードが含まれる反転ローカルアンプ線ＬＡＮと、Ｎチャネル型ＭＯＳトランジスタＮ０５とＰチャネル型ＭＯＳトランジスタＰ０４の接続ノードが含まれる非反転ローカルアンプ線ＬＡＰと、の間に接続されている。ラッチ回路４０１が活性化すると、非反転ローカルアンプ線ＬＡＰと反転ローカルアンプ線ＬＡＮの間の電位差がラッチされる。
【００６７】
スイッチ切り替え回路４０２は、制御信号ＤＥＴＥＣＴの活性状態に応じて、スイッチＳＷ１〜ＳＷ７の導通・非導通を切り替える手段である。スイッチ切り替え回路４０２によるスイッチＳＷ１〜ＳＷ７の具体的な制御は後述する。なお、図７において、スイッチ切り替え回路４０２と、スイッチＳＷ１〜ＳＷ７の接続線の図示を省略している。
【００６８】
図７を参照すると、制御信号ＯＦＦＣＨＫがＨレベルに設定されると、Ｐチャネル型ＭＯＳトランジスタＰ０３及びＰ０４と、Ｎチャネル型ＭＯＳトランジスタＮ０３と、がオン状態となり、アンプ部２０３は活性状態となる。なお、制御信号ＯＦＦＣＨＫＢは、図示しないインバータ回路により、制御信号ＯＦＦＣＨＫを反転することで得られる信号である。
【００６９】
アンプ部２０３は、制御信号ＤＥＴＥＣＴを受け付ける。アンプ部２０３は、制御信号ＤＥＴＥＣＴが活性化すると、Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２の特性差を検出し、その特性差を内部に保持する動作を行う。
【００７０】
一方、アンプ部２０３は、制御信号ＤＥＴＥＣＴが非活性状態の場合には、非反転ローカルアンプ線ＬＡＰと反転ローカルアンプ線ＬＡＮの電位差を比較・増幅し、比較結果をリードライトバスＲＷＢＳに出力するセンス動作を行う。
【００７１】
続いて、アンプ部２０３の動作について説明する。
【００７２】
最初に、制御信号ＤＥＴＥＣＴが活性状態にある場合のアンプ部２０３の動作（ＤＥＴＥＣＴ動作）について説明する。
【００７３】
制御信号ＤＥＴＥＣＴが活性化すると、スイッチ切り替え回路４０２は、スイッチＳＷ１〜ＳＷ５を導通とし、スイッチＳＷ６及びＳＷ７を非導通とする。スイッチＳＷ６及びＳＷ７が非導通となることで、ラッチ回路４０１には電源が供給されず、ラッチ回路４０１は非活性状態となる。また、制御信号ＤＥＴＥＣＴが活性状態に遷移すると、スイッチＳＷ１〜ＳＷ５が導通することで、キャパシタＣ１とＮチャネル型ＭＯＳトランジスタＮ０４の接続ノードＡ４とキャパシタＣ２とＮチャネル型ＭＯＳトランジスタＮ０５の接続ノードＡ５が共に充電される。続いて、スイッチ切り替え回路４０２は、スイッチＳＷ４及びＳＷ５を非導通とすることで、Ｎチャネル型ＭＯＳトランジスタＮ０４及びＮ０５は所謂ダイオード接続となり、其々の閾値電圧Ｖｔに依存した電位まで降圧される。続いて、スイッチ切り替え回路４０２は、スイッチＳＷ１及びＳＷ２を非導通とし、スイッチＳＷ４及びＳＷ５を導通とする。その結果、Ｎチャネル型ＭＯＳトランジスタＮ０４及びＮ０５其々の接続ノードＡ４及びＡ５はＮチャネル型ＭＯＳトランジスタＮ０４及びＮ０５其々の閾値電圧Ｖｔに依存した電位を保持する（Ｎチャネル型ＭＯＳトランジスタＮ０４及びＮ０５の閾値電圧のオフセット量を保持する）。
【００７４】
一方、図１に示すＰチャネル型ＭＯＳトランジスタＰ０１及びＰ０２の間に特性差が存在すると、オフセット電圧が生じるのは上述のとおりである。その際、上記保持されたノードＡ４とノードＡ５の電位と併せて、電位Ｖｓａｏｕｔ（ｄ）と電位Ｖｒｅｆ（ｄ）間のオフセット電圧は、キャパシタＣ１及びＣ２の保持電荷の差として保持される。より具体的には、キャパシタＣ１における電極間の電位差は、Ｖｓａｏｕｔ（ｄ）−ＶＡ４となる。また、キャパシタＣ２における電極間の電位差は、Ｖｒｅｆ（ｄ）−ＶＡ５となる。なお、以降の説明において、キャパシタＣ１における電極間の電位差をＶＣ１（ＶＣ１＝Ｖｓａｏｕｔ（ｄ）−ＶＡ４）、キャパシタＣ２における電極間の電位差をＶＣ２（ＶＣ２＝Ｖｒｅｆ（ｄ）−ＶＡ５）、とそれぞれ表記する。この電位差ＶＣ１及びＶＣ２をオフセット電圧として用いることにより、Ｎチャネル型トランジスタＮ０４及びＮ０５のオフセットを相殺し、更にＰチャネル型ＭＯＳトランジスタＰ０１及びＰ０２のオフセットをも相殺したセンス動作を行うことが可能となる。
【００７５】
次に、制御信号ＤＥＴＥＣＴが非活性状態にある場合のアンプ部２０３の動作（センス動作）について説明する。
【００７６】
アンプ部２０３は、ノードＡ４の電位ＶＡ４と、ノードＡ５の電位ＶＡ５と、の間に有意の電位差が生じると、Ｎチャネル型ＭＯＳトランジスタＮ０４及びＮ０５に流れる電流の電流値に差を生じることで、ラッチ回路の入力端における非反転ローカルアンプ線ＬＡＰと反転ローカルアンプ線ＬＡＮの間に電位差を生じる。また、制御信号ＤＥＴＥＣＴが活性化すると、スイッチ切り替え回路４０２は、スイッチＳＷ１〜ＳＷ５を非導通とし、スイッチＳＷ６及びＳＷ７を導通とする。スイッチＳＷ６及びＳＷ７が導通することで、ラッチ回路４０１に電源が供給され、ラッチ回路４０１が活性化する。活性化したラッチ回路４０１は、非反転ローカルアンプ線ＬＡＰと反転ローカルアンプ線ＬＡＮの間の入力端における電位差を増幅／ラッチし、読み出しデータとしてリードライトバスＲＷＢＳに出力する。
【００７７】
また、制御信号ＤＥＴＥＣＴが非活性状態であれば、スイッチＳＷ１及びＳＷ２が非導通であるため、ＤＥＴＥＣＴ動作にてキャパシタＣ１及びＣ２に保持された電荷が流れ出る経路が存在しない。そのため、電位Ｖｒｅｆ（ｓ）に応じて定まる非反転ローカルアンプ線ＬＡＰの電位と、電位Ｖｓａｏｕｔ（ｓ）に応じて定まる反転ローカルアンプ線ＬＡＮの電位と、の電位差にキャパシタＣ１及びＣ２が保持するオフセット電圧が反映される。
【００７８】
次に、半導体装置１０の動作について説明する。ここでは、データの読み出し時の動作について説明する。
【００７９】
図１を参照すると、メモリセル３２からデータを読み出す際、コマンドデコード回路２１は、制御信号ＤＥＴＥＣＴを活性化する。制御信号ＤＥＴＥＣＴが活性化すると、トランスファーゲート３７、Ｙスイッチ回路３０及びスイッチ２０４からなる切り替え回路は、カレントミラー回路と第２の参照電流発生部２０２を接続する。つまり、制御信号ＤＥＴＥＣＴが活性化すると、電流センスアンプ部３６に含まれるスイッチ２０４が導通する。その際、第１の参照電流発生部２０１及び第２の参照電流発生部２０２は、同一の電流値を持つ参照電流Ｉｒｅｆを生成するように構成されているため、Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２の間に特性差が存在しなければ、電位Ｖｒｅｆ（ｄ）と電位Ｖｓａｏｕｔ（ｄ）は一致する。
【００８０】
しかし、Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２の間には特性差が存在するのが通常であるから、電位Ｖｒｅｆ（ｄ）と電位Ｖｓａｏｕｔ（ｄ）の間には電位差（オフセット電圧）が生じることになる。更に、アンプ部２０３は上述のように、接続ノードＡ４及びＡ５に其々Ｎチャネル型ＭＯＳトランジスタＮ０４及びＮ０５の閾値電圧Ｖｔに依存した電位を保持する（ＶＡ４、ＶＡ５）。キャパシタＣ１に保持される電位差Ｖｓａｏｕｔ（ｄ）−ＶＡ４、キャパシタＣ２に保持される電位差Ｖｒｅｆ（ｄ）−ＶＡ５によって両経路のオフセットは相殺される。
【００８１】
次に、コマンドデコード回路２１は、制御信号ＤＥＴＥＣＴの活性化から所定の時間経過後に、制御信号ＤＥＴＥＣＴを非活性化する。その際、カラム制御回路１５は、アクセス対象のメモリセル３２に対応するトランスファーゲート３７及びＹスイッチ回路３０を導通する。制御信号ＤＥＴＥＣＴが非活性化することで、スイッチ２０４は非導通となる。また、トランスファーゲート３７及びＹスイッチ回路３０が導通することで、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを介して、アクセス対象のメモリセル３２は、Ｐチャネル型ＭＯＳトランジスタＰ０１を含んで構成されるカレントミラー回路に接続される。即ち、トランスファーゲート３７、Ｙスイッチ回路３０及びスイッチ２０４からなる切り替え回路は、制御信号ＤＥＴＥＣＴの非活性化に応じて、カレントミラー回路とメモリセル３２を接続する。
【００８２】
カレントミラー回路にメモリセル３２が接続されることで、抵抗変化素子３４にメモリセル電流が流れ、抵抗変化素子３４の抵抗状態（高抵抗状態、低抵抗状態）に応じて電位Ｖｓａｏｕｔ（ｓ）が変化する。その際、制御信号ＤＥＴＥＣＴが非活性状態であるので、アンプ部２０３は、オフセット電圧を加味しつつ、非反転ローカルアンプ線ＬＡＰと反転ローカルアンプ線ＬＡＮの電位差を比較・増幅する。
【００８３】
例えば、Ｐチャネル型ＭＯＳトランジスタＰ０２よりもＰチャネル型ＭＯＳトランジスタＰ０１の方が、電流供給能力が劣る（閾値電圧が高い）場合について考える。この場合、オフセット電圧を加味しないと、抵抗変化素子３４が高抵抗状態にも関わらず電位Ｖｓａｏｕｔ（ｓ）が低下することで、抵抗変化素子３４は低抵抗状態にあると判定される可能性がある。即ち、メモリセル３２から読み出したデータの誤判定が生じる可能性がある。
【００８４】
Ｐチャネル型ＭＯＳトランジスタＰ０１の電流供給能力が低い場合には、電位Ｖｓａｏｕｔと電位Ｖｒｅｆの間に負のオフセット電圧（電位Ｖｒｅｆ基準）が生じる。この負のオフセット電圧は、キャパシタＣ１及びＣ２の保持電荷の差として保持され、センス動作時の非反転ローカルアンプ線ＬＡＰと反転ローカルアンプ線ＬＡＮの間の電位差に反映される。より具体的には、オフセット電圧は負の値であるから、アンプ部２０３は電位Ｖｓａｏｕｔ（ｓ）を引き上げるように動作する。あるいは、アンプ部２０３は、電位Ｖｓａｏｕｔ（ｓ）の判定をする際の電位Ｖｒｅｆ（ｓ）を引き下げ、メモリセル３２の抵抗変化素子３４の抵抗状態を判定する。その結果、Ｐチャネル型ＭＯＳトランジスタＰ０１の電流供給能力がＰチャネル型ＭＯＳトランジスタＰ０２の電流供給能力よりも劣ることに起因して、低下してしまうはずの電位Ｖｓａｏｕｔ（ｓ）が引き上げられ、又は、Ｖｒｅｆ（ｓ）が引き下げられ、抵抗変化素子３４は高抵抗状態であると正しく判定されることになる。このように、電流センスアンプ部３６は、キャパシタＣ１及びＣ２にオフセット電圧を保持し、センス動作時にオフセット電圧を加味することで、Ｐチャネル型ＭＯＳトランジスタＰ０１の電流供給能力の低さを補償している。
【００８５】
なお、Ｐチャネル型ＭＯＳトランジスタＰ０１の電流供給能力がＰチャネル型ＭＯＳトランジスタＰ０２よりも高い場合には、電位Ｖｓａｏｕｔと電位Ｖｒｅｆの間に正のオフセット電圧が生じる。この場合、オフセット電圧は正の値であるから、アンプ部２０３は電位Ｖｓａｏｕｔ（ｓ）を引き下げるように動作する。あるいは、電位Ｖｓａｏｕｔ（ｓ）の判定をする際の電位Ｖｒｅｆ（ｓ）を引き上げ、メモリセル３２の抵抗変化素子３４の抵抗状態を判定する。
【００８６】
以上のように、アンプ部２０３は、第２の参照電流発生部２０２とカレントミラー回路が接続されている場合（ＤＥＴＥＣＴ動作時）に、電位Ｖｓａｏｕｔと電位Ｖｒｅｆの間のオフセット電圧を保持する。また、アンプ部２０３は、カレントミラー回路とメモリセル３２が接続されている場合（センス動作時）に、オフセット電圧を反映しつつ、電位Ｖｓａｏｕｔと電位Ｖｒｅｆ間の電位差を差動増幅する。
【００８７】
ここで、図１及び図６に示すリードライトアンプ１９とその周辺回路は、図８に示す回路構成により実現できる。図８において図１及び図６と同一構成要素には、同一の符号を表し、その説明を省略する。図８を参照すると、第２の参照電流発生部２０２ａの内部に、スイッチ２０４を取り込むことも可能である。
【００８８】
以上のように、第１の実施形態に係る電流センスアンプ部３６は、Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２の間並びにＮチャネル型ＭＯＳトランジスタＮ０４及びＮ０５の間の特性差により生じるオフセット電圧を、内部のキャパシタＣ１及びＣ２の保持電荷の差をとして保持するＤＥＴＥＣＴ動作を行う。その後、電流センスアンプ部３６は、データ判定をする際に、キャパシタＣ１及びＣ２に保持したオフセット電圧を加味しつつ、非反転ローカルアンプ線ＬＡＰと反転ローカルアンプ線ＬＡＮの間の電位差を比較・増幅する。その結果、Ｐチャネル型ＭＯＳトランジスタＰ０１及びＰ０２の特性差に起因するデータの誤判定が防止される。即ち、電流センスアンプによるデータの読み出しを、高精度で実行できる。
【００８９】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００９０】
図９は、第２の実施形態に係る半導体装置１０ａに含まれるリードライトアンプ１９の一部の回路構成の一例を示す図である。図９において図８と同一構成要素には、同一の符号を付し、その説明を省略する。なお、半導体装置１０と半導体装置１０ａは、全体構成及びメモリセルアレイ等における相違点は存在しないため、半導体装置１０ａに関する図１〜図５、図７に相当する説明を省略する。半導体装置１０と半導体装置１０ａの相違点は、各参照電流発生部の内部構成が異なる点と、レギュレータ４０３を備える点である。
【００９１】
半導体装置１０ａに含まれる第１の参照電流発生部２１１は、参照電流Ｉｒｅｆの生成に使用する抵抗３０２を、２つの抵抗３０２ａと３０２ｂに分割する。但し、抵抗３０２ａの抵抗値と抵抗３０２ｂの抵抗値の和は、抵抗３０２の抵抗値に等しいものとする。つまり、第１の参照電流発生部２１１に含まれる抵抗は、抵抗３０２ａと抵抗３０２ｂとからなる。そのため、第１の参照電流発生部２１１においても、第１の実施形態において説明した参照電流Ｉｒｅｆの生成ができる。また、抵抗３０２ａと抵抗３０２ｂの接続ノードは、レギュレータ４０３の入力端に接続されている。レギュレータ４０３は、抵抗３０２ａと抵抗３０２ｂの接続ノードの電位を電位ＶＣＬＰＲとして入力し、電位ＶＣＬＰに変換して、第２の参照電流発生部２１２に供給する。即ち、レギュレータ４０３は、電位ＶＣＬＰＲから電位ＶＣＬＰを生成する手段である。
【００９２】
第２の参照電流発生部２１２に含まれる抵抗３０２ｃの抵抗値は、抵抗３０２ａの抵抗値と実質的に同一とする。また、抵抗３０２ｃの一端の電位は、レギュレータ４０３により電位ＶＣＬＰに維持される。つまり、抵抗３０２ｃの一端には、レギュレータ４０３により生成される電位ＶＣＬＰが供給される。その際、電位ＶＣＬＰＲと電位ＶＣＬＰを等電位とすれば、抵抗３０２ｃの抵抗値は抵抗３０２の抵抗値とみなすことができる。即ち、第２の参照電流発生部２１２においても、第１の実施形態において説明した参照電流Ｉｒｅｆの生成ができる。さらに、レギュレータ４０３により、電位ＶＣＬＰを変更（調整）することができるので、抵抗３０２ｃの見かけ上の抵抗値を微調整することもできる。
【００９３】
以上のように、第２の実施形態に係る半導体装置１０ａでは、レギュレータ４０３を使用することで、第１の参照電流発生部２１１に含まれる抵抗３０２ｃの抵抗値を小さくできる。そのため、抵抗３０２の抵抗値が大きい場合であっても、第１の参照電流発生部２１１に用いる抵抗３０２ｃの抵抗値が小さくできるので、第１の参照電流発生部２１１の実装面積を削減できる。また、第２の実施形態に係る半導体装置１０ａは、第１の実施形態に係る半導体装置１０と同様に、電流センスアンプによるデータの読み出しを、高精度で実行できる。
【００９４】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【００９５】
図１０は、第３の実施形態に係る半導体装置１０ｂに含まれるアンプ部２０３ａの回路構成の一例を示す図である。図１０において図７と同一構成要素には、同一の符号を付し、その説明を省略する。なお、半導体装置１０と半導体装置１０ｂは、全体構成及びメモリセルアレイ等における相違点は存在しないため、半導体装置１０ｂに関する図１〜図５に相当する説明を省略する。半導体装置１０と半導体装置１０ｂの相違点は、アンプ部２０３ａにＮチャネル型ＭＯＳトランジスタＮ０８を備える点と、Ｎチャネル型ＭＯＳトランジスタＮ０３及びＮ０８のオン・オフに係る制御が異なる点である。
【００９６】
Ｎチャネル型ＭＯＳトランジスタＮ０８は、Ｎチャネル型ＭＯＳトランジスタＮ０４及びＮ０５と電位ＶＣＬＭＰ２が供給される電源線の間に接続される。なお、電位ＶＣＬＭＰ２は、電位ＶＳＳよりも高電位であって、内部電源発生回路２２が生成する。また、Ｎチャネル型ＭＯＳトランジスタＮ０３のゲート端子は、制御信号ＯＦＦＣＨＫ１を受け付け、Ｎチャネル型ＭＯＳトランジスタＮ０８のゲート端子は、制御信号ＯＦＦＣＨＫ２を受け付ける。なお、制御信号ＯＦＦＣＨＫＢは、制御信号ＯＦＦＣＨＫ１又はＯＦＦＣＨＫ２のいずれかがＨレベルの際にＬレベルとなるように、否定論理和回路（図示せず）等を用いて生成する。
【００９７】
コマンドデコード回路２１は、メモリセル３２からデータを読み出す際の制御信号ＤＥＴＥＣＴを活性化する期間、制御信号ＯＦＦＣＨＫ１をＬレベル、制御信号ＯＦＦＣＨＫ２をＨレベルに設定する。その後、コマンドデコード回路２１は、制御信号ＤＥＴＥＣＴの非活性化に同期して、制御信号ＯＦＦＣＨＫ１をＨレベル、制御信号ＯＦＦＣＨＫ２をＬレベルに設定する。
【００９８】
このようなコマンドデコード回路２１による制御により、各トランジスタの特性差を検出し、その特性差を内部に保持するＤＥＴＥＣ動作時は、Ｎチャネル型ＭＯＳトランジスタＮ０８がオン状態となり、ノードＡ４の電位ＶＡ４及びノードＡ５の電位ＶＡ５が、電位ＶＣＬＭＰ２分押し上げられる。その後、電位ＶＡ４及びＶＡ５の電位が押し上げられた状態で、第１の実施形態にて説明した、非反転ローカルアンプ線ＬＡＰと反転ローカルアンプ線ＬＡＮの電位差を比較・増幅し、比較結果をリードライトバスＲＷＢＳに出力するセンス動作を行う。
【００９９】
電位ＶＣＬＭＰ２のレベルを適切に選択することで、ＤＥＴＥＣＴ動作に続くセンス動作時に、電位ＶＡ４及びＶＡ５をアンプ部２０３ａの最適な動作ポイントに設定することができる。第３の実施形態に係る半導体装置１０ｂにおいても、第１の実施形態に係る半導体装置１０と同様に、電流センスアンプによるデータの読み出しを、高精度で実行できる。
【０１００】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【０１０１】
１０、１０ａ、１０ｂ  半導体装置
１１  メモリセルアレイ
１２  アドレス入力回路
１３  アドレスラッチ回路
１４  ロウ制御回路
１５  カラム制御回路
１６  クロック入力回路
１７  タイミングジェネレータ
１８  入出力回路
１９  リードライトアンプ（ＲＷＡＭＰ）
２０  コマンド入力回路
２１  コマンドデコード回路
２２  内部電源発生回路
３０、３０−１〜３０−８  Ｙスイッチ回路
３１、３１−１〜３１−８  プリチャージ回路
３２、３２−１〜３２−１１  メモリセル
３３、３３−１〜３３−８  連結トランジスタ
３４、３４−１〜３４−８  抵抗変化素子
３５、３５−１〜３５−８  メモリセルトランジスタ
３６  電流センスアンプ部
３７  トランスファーゲート（ＴＧ）
１０１、１０２  Ｎ型拡散層
１０３  第１コンタクト
１０４  第２コンタクト
１０５  基板
１０６  シリコンピラー
２０１、２１１  第１の参照電流発生部
２０２、２０２ａ、２１２  第２の参照電流発生部
２０３、２０３ａ  アンプ部
２０４、ＳＷ１〜ＳＷ７  スイッチ
３０１  アンプ
３０２、３０２ａ〜３０２ｃ  抵抗
４０１  ラッチ回路
４０２  スイッチ切り替え回路
４０３  レギュレータ
Ｃ１、Ｃ２  キャパシタ
Ｐ０１〜Ｐ０６  Ｐチャネル型ＭＯＳトランジスタ
Ｎ０１〜Ｎ０８  Ｎチャネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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