(57)【要約】【課題】Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立することのできる薄膜トランジスタを提供する。【解決手段】  チャネル層として第１の酸化物半導体層４を用いるボトムゲート型の薄膜トランジスタにおいて、第１の酸化物半導体層４と第２の酸化物半導体層６a、６ｂとはＩｎとＯとを含み、第２の酸化物半導体層６a、６ｂは第１の酸化物半導体層４に比べて（Ｏ／Ｉｎ）比が等しいか大きく、膜厚は第１酸化物半導体層よりも厚い。【選択図】図１
2014207292.tif 000002
【特許請求の範囲】
【請求項１】
チャネル層に第１の酸化物半導体層を用いるボトムゲート型の薄膜トランジスタにおいて、
基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層となる第１の酸化物半導体層と、前記チャネル層となる第１の酸化物半導体層上に形成されたチャネル保護層と、
ソース領域において前記第１の酸化物半導体層から前記チャネル保護層の一端上部まで延伸して形成された第２の酸化物半導体層とソース電極との第１の積層膜と、
ドレイン領域において前記第１の酸化物半導体層から前記チャネル保護層の他端上部まで延伸して形成された第２の酸化物半導体層とドレイン電極との第２の積層膜と、
前記ソース電極、前記チャネル保護層、前記ドレイン電極を覆って形成されたパッシベーション膜と、を備え、
前記第１と前記第２の酸化物半導体層はインジウムと酸素とを含み、前記第２の酸化物半導体層では前記第１の酸化物半導体層に比べて酸素とインジウムの含有量比（Ｏ／Ｉｎ）が等しいか大きく、
前記第２の酸化物半導体層の膜厚は、前記チャネル保護層下部の前記第１の酸化物半導体層の膜厚よりも厚いことを特徴とする薄膜トランジスタ。
【請求項２】
請求項１記載の薄膜トランジスタにおいて、
鉛直上方から見て、前記ソース電極及び前記ドレイン電極と、前記ゲート電極とは重なる領域を有することを特徴とする薄膜トランジスタ。
【請求項３】
請求項１記載の薄膜トランジスタにおいて、
前記第１の酸化物半導体層の膜厚は、前記チャネル保護層の覆われた領域の方が覆われていない領域よりも厚いことを特徴とする薄膜トランジスタ。
【請求項４】
請求項１記載の薄膜トランジスタにおいて、
前記第１の積層膜は、前記第２の酸化物半導体層と前記ソース電極との間にソースコンタクト層となる第３の酸化物半導体層を有し、
前記第２の積層膜は、前記第２の酸化物半導体層と前記ドレイン電極との間にドレインコンタクト層となる第３の酸化物半導体層を有することを特徴とする薄膜トランジスタ。
【請求項５】
請求項１記載の薄膜トランジスタにおいて、
前記ソース領域および前記ドレイン領域において、前記第１の酸化物半導体層と前記第２の酸化物半導体層との間に第４の酸化物半導体層が形成されていることを特徴とする薄膜トランジスタ。
【請求項６】
請求項１記載の薄膜トランジスタにおいて、
前記チャネル保護層は、前記ゲート絶縁膜上部にまで延伸して形成されていることを特徴とする薄膜トランジスタ。
【請求項７】
請求項１記載の薄膜トランジスタにおいて、
前記第２の酸化物半導体層における１１３Ｉｎ濃度は、前記第１の酸化物半導体層における１１３Ｉｎ濃度の０．１〜１倍であり、
前記第２の酸化物半導体層における１１５Ｉｎ１６Ｏ濃度は、前記第１の酸化物半導体層における１１５Ｉｎ１６Ｏ濃度の１〜２倍であることを特徴とする薄膜トランジスタ。
【請求項８】
請求項１記載の薄膜トランジスタにおいて、
前記第１および前記第２の酸化物半導体は、更にＺｎ又はＧａを含むことを特徴とする薄膜トランジスタ。
【請求項９】
請求項１記載の薄膜トランジスタにおいて、
前記チャネル層の膜厚は、５ｎｍ以上、５０ｎｍ以下であることを特徴とする薄膜トランジスタ。
【請求項１０】
請求項１記載の薄膜トランジスタにおいて、
前記ソース領域および前記ドレイン領域における前記第２の酸化物半導体層の膜厚は、１０ｎｍ以上、２００ｎｍ以下であることを特徴とする薄膜トランジスタ。
【請求項１１】
請求項１記載の薄膜トランジスタにおいて、
前記第１および前記第２の酸化物半導体層の中の酸素濃度は、前記チャネル保護層の中の酸素濃度の１〜１．５倍であることを特徴とする薄膜トランジスタ。
【請求項１２】
表示部と駆動回路部とを備えた表示装置において、
前記表示部は、
基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層となる第１の酸化物半導体層と、前記チャネル層となる第１の酸化物半導体層上に形成されたチャネル保護層と、
ソース領域において前記第１の酸化物半導体層から前記チャネル保護層の一端上部まで延伸して形成された第２の酸化物半導体層とソース電極との第１の積層膜と、
ドレイン領域において前記第１の酸化物半導体層から前記チャネル保護層の他端上部まで延伸して形成された第２の酸化物半導体層とドレイン電極との第２の積層膜と、
前記ソース電極、前記チャネル保護層、前記ドレイン電極を覆って形成されたパッシベーション膜と、を備え、
前記第１と前記第２の酸化物半導体層はインジウムと酸素とを含み、前記第２の酸化物半導体層では前記第１の酸化物半導体層に比べて酸素とインジウムの含有量比（Ｏ／Ｉｎ）が等しいか大きく、
前記第２の酸化物半導体層の膜厚は、前記チャネル保護層下部の前記第１の酸化物半導体層の膜厚よりも厚い薄膜トランジスタを有することを特徴とする表示装置。
【請求項１３】
請求項１２記載の表示装置において、
鉛直上方から見て、前記ソース電極及び前記ドレイン電極と、前記ゲート電極とは重なる領域を有することを特徴とする表示装置。
【請求項１４】
請求項１２記載の表示装置において、
前記表示部は、液晶層と、配向膜と、カラーフィルターと、ブラックマトリクス層とを含むことを特徴とする表示装置。
【請求項１５】
請求項１２記載の表示装置において、
前記表示部は、電荷輸送層と、発光層とを含むことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル層に酸化物半導体を用いた薄膜トランジスタ及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
表示装置では、画素電極および薄膜トランジスタ（ＴＦＴ）等を有する画素がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にカラーフィルター等が形成された対向基板が配置される。液晶表示装置では、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
現在、スマートフォン（登録商標）やタブレットデバイスの急速な普及とともに、それらに適用される液晶ディスプレイ（ＬＣＤ）には高精細化・低消費電力化・低コスト化が強く要求されている。これらの要求に応えるため、ＬＣＤのＴＦＴ基板として、チャネル層にアモルファスＳｉ（ａ−Ｓｉ）に比べて移動度の大きなＴＡＯＳ（Transparent Amorphous Oxide Semiconductors）、特にＩＧＺＯ（Indium Gallium Zinc Oxide）膜を用いた酸化物ＴＦＴの開発が活発化している（例えば、特許文献１）。
【０００４】
特許文献１は、移動度が高く、高ＯＮ／ＯＦＦ比を示す薄膜電界効果型トランジスタおよびそれを用いた表示装置を提供することを目的としており、その一例として図１２に示すように、基板５０１上に、少なくとも、絶縁層５０２、ゲート電極５０３、ゲート絶縁膜５０４、活性層５０５、ソース電極５０７−１及びドレイン電極５０７−２を有する薄膜電界効果型トランジスタであって、活性層５０５が酸化物半導体層であり、活性層５０５とソース電極５０７−１及びドレイン電極５０７−２の少なくとも一方との間に酸化物半導体層からなる抵抗層５０６を有し、活性層５０５の電気伝導度が１０−４Ｓｃｍ−１以上１０２Ｓｃｍ−１未満であり、且つ、抵抗層５０６の電気伝導度に対する活性層５０５の電気伝導度の比率（活性層の電気伝導度／抵抗層の電気伝導度）が、１０１以上１０１０以下であり、ソース電極及びドレイン電極の少なくとも一方の抵抗層５０６と接する面側がＴｉ又はＴｉ合金層である薄膜電界効果型トランジスタが開示されている。なお、符号５１０はゲート電極と、ソース電極やドレイン電極とのオーバーラップ領域を示す。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−６７８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体はａ−Ｓｉに比べて移動度が高く、今後ａ−Ｓｉに取って代わることが予想される。そこで、発明者等は酸化物半導体について具体的に検討を行った。その結果、（１）従来、アモルファスＳｉ（ａ−Ｓｉ）ＴＦＴでは電界効果移動度は〜１ｃｍ２／Ｖｓと低く、ＴＦＴサイズを小さくしてしまうと画素への書き込み不足が生じることから高精細化のためのＴＦＴサイズ縮小は困難であるが、例えばＩＧＺＯ−ＴＦＴでは、電界効果移動度が一般的に〜１０ｃｍ２／Ｖｓと大きいことから小さいＴＦＴサイズでも画素への書き込みに余裕があり、精細度の向上が可能であることが分かった。また、（２）従来低温ポリシリコンＴＦＴ（ＬＴＰＳ−ＴＦＴ）やａ−ＳｉＴＦＴではゲート電圧をオフにしてもリーク電流が生じてしまうことから、ＴＦＴ非選択時における画素電圧の保持が課題となっているが、ＩＧＺＯ−ＴＦＴではオフリーク電流がＬＴＰＳ−ＴＦＴよりも約３桁、ａ−ＳｉＴＦＴよりも約２桁低いことから、画素の保持電圧が低下しにくいことが分かった。
【０００７】
一方、（ｉ）ＩＧＺＯ膜は水素に弱く酸素欠損が生じやすい。そのため、長期安定性が危惧される。（ｉｉ）ＩＧＺＯ−ＴＦＴに光照射下においてゲート負ストレスが印加されると、ストレス印加時間とともにしきい値電圧（Ｖｔｈ）がシフトしやすい。Ｖｔｈシフトはパネルの動作や表示に大きな悪影響をもたらす。（ｉｉｉ）Ｖｔｈシフト問題があることから、ＩＧＺＯ膜をバックライト光から遮光するため、ボトムゲート構造（逆スタガ型）のＴＦＴではゲート遮光構造がよく採用される。しかし、この構造ではゲート電極とソース・ドレイン電極との間の寄生容量（Ｃｇｓ、Ｃｇｄ）が増大してしまう。これは、画素の突き貫け電圧が増大してパネル表示にフリッカが発生しやすいという問題や、周辺回路の駆動能力が低下するという問題を招きやすい。
【０００８】
上記（ｉｉ）（ｉｉｉ）の問題に関し、ゲート電極遮光構造を有するボトムゲートＴＦＴの寄生容量ＣｇｓやＣｓｄを低下させるには、ゲート電極とソース・ドレイン電極との重なり領域（図１２の符号５１０で示す領域）を減らすことが望ましいが、光の廻り込みや製造マージンを考慮すると実際には難しい。このため、ＩＧＺＯ膜厚を増大させてゲート電極とソース・ドレイン電極間の距離を縦方向で増やすことが現実的な方法である。また、上記（ｉ）の問題に関しては、チャネル層となる酸化物半導体層をチャネル保護膜で覆うことが有効と考えた。
【０００９】
そこで、図１２において、チャネル層（活性層）５０５を厚くすると共にチャネル層５０５と抵抗層５０６との間にチャネル保護層を有する独自の酸化物ＴＦＴを作製した。しかしながら、この酸化物ＴＦＴは初期のＶｔｈがディプリートし易いことが判明した。発明者等が検討した結果、チャネル保護層を有するＴＦＴでは、チャネル保護層のプラズマＣＶＤによる成膜時のダメージにより、ＩＧＺＯ膜のバックチャネル側では酸素欠損が発生しやすくなり、酸素が抜けた後、余剰になった電子がキャリアとして振る舞い、ＩＧＺＯ−ＴＦＴでは初期のしきい値電圧（Ｖｔｈ）がディプリートし易くなると推定された。Ｖｔｈディプリートではパネルに内蔵された周辺回路がある場合、その動作が困難になる。そこで更に検討した結果、Ｖｔｈのディプリート化を抑制する方法として、チャネル層のＩＧＺＯ膜厚を薄くすることが有効であることを見出した。ボトムゲート構造のＴＦＴでは、ＩＧＺＯ膜のバックチャネル側がゲート電圧によって制御されやすくなり、ゲート電圧が負のときにバックチャネルでのエネルギーバンドが下がりにくくなり、電子が誘起されにくくなるためと考えられる。しかしながら、チャネル層のＩＧＺＯ膜厚を薄くするとボトムゲートＴＦＴの寄生容量ＣｇｓやＣｓｄが増加する。即ち、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減では、ＩＧＺＯ膜の膜厚に関して対策の方向性がトレードオフである。
【００１０】
特許文献１には、チャネル層となる酸化物半導体層上にチャネル層を保護するチャネル保護膜を形成したときの問題点やその対策、更に、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立する対策について何ら配慮されていない。
【００１１】
本発明の目的は、チャネル層となる酸化物半導体層上にチャネル保護膜を有する場合であっても、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立することのできる薄膜トランジスタ及びそれを用いた、高画質で長期信頼性に優れた表示装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための一実施形態として、チャネル層に第１の酸化物半導体層を用いるボトムゲート型の薄膜トランジスタにおいて、
基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層となる第１の酸化物半導体層と、前記チャネル層となる第１の酸化物半導体層上に形成されたチャネル保護層と、
ソース領域において前記第１の酸化物半導体層から前記チャネル保護層の一端上部まで延伸して形成された第２の酸化物半導体層とソース電極との第１の積層膜と、
ドレイン領域において前記第１の酸化物半導体層から前記チャネル保護層の他端上部まで延伸して形成された第２の酸化物半導体層とドレイン電極との第２の積層膜と、
前記ソース電極、前記チャネル保護層、前記ドレイン電極を覆って形成されたパッシベーション膜と、を備え、
前記第１と前記第２の酸化物半導体層はインジウムと酸素とを含み、前記第２の酸化物半導体層では前記第１の酸化物半導体層に比べて酸素とインジウムの含有量比（Ｏ／Ｉｎ）が等しいか大きく、
前記第２の酸化物半導体層の膜厚は、前記チャネル保護層下部の前記第１の酸化物半導体層の膜厚よりも厚いことを特徴とする薄膜トランジスタとする。
【００１３】
また、表示部と駆動回路部とを備えた表示装置において、
表示部は上記構成を有する薄膜トランジスタを含む表示装置とする。
【発明の効果】
【００１４】
本発明によれば、チャネル層となる酸化物半導体層上にチャネル保護膜を有する場合であっても、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立することのできる薄膜トランジスタおよびそれを用いた、高画質で長期信頼性に優れた表示装置を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施例に係る薄膜トランジスタの断面図である。
【図２Ａ】本発明の第１の実施例に係る薄膜トランジスタにおける第１の酸化物半導体層（ＩＧＺＯを分析するための試料の断面図である。
【図２Ｂ】本発明の第１の実施例に係る薄膜トランジスタにおける第２の酸化物半導体層を分析するための試料の断面図である。
【図２Ｃ】図２Ａ及び図２Ｂに示す試料の１１３Ｉｎ分析結果の一例を示すグラフである。
【図２Ｄ】図２Ａ及び図２Ｂに示す試料の１１５Ｉｎ１６Ｏ分析結果の一例を示すグラフである。
【図３】本発明の第１の実施例に係る、第１と第２の酸化物半導体層を有する薄膜トランジスタと第１の酸化物半導体層のみを有する薄膜トランジスタの電気特性を比較した図である。
【図４】本発明の第２の実施例に係る薄膜トランジスタの断面図である。
【図５Ａ】本発明の第２の実施例に係る薄膜トランジスタの製造工程図である。
【図５Ｂ】本発明の第２の実施例に係る薄膜トランジスタの製造工程図である。
【図５Ｃ】本発明の第２の実施例に係る薄膜トランジスタの製造工程図である。
【図５Ｄ】本発明の第２の実施例に係る薄膜トランジスタの製造工程図である。
【図６】本発明の第２の実施例に係る薄膜トランジスタを用いた表示装置（ＩＰＳ表示モードの液晶表示装置）の要部断面図である。
【図７】本発明の第２の実施例に係る薄膜トランジスタを用いた表示装置（ＯＬＥＤ）の要部断面図である。
【図８】本発明の第３の実施例に係る薄膜トランジスタの断面図である。
【図９】本発明の第４の実施例に係る薄膜トランジスタの断面図である。
【図１０】本発明の第５の実施例に係る薄膜トランジスタの断面図である。
【図１１】本発明の第６の実施例に係る薄膜トランジスタの断面図である。
【図１２】従来の薄膜トランジスタの一例を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施例により詳細に説明する。
【実施例１】
【００１７】
本発明の第１の実施例を図１〜図３を用いて説明する。なお、同一符号は同一の構成要素を示す。  
まず、本発明の第１の実施例に係る薄膜トランジスタ（ＴＦＴ）の断面構造について説明する。図１は本実施例に係るＴＦＴの断面図である。本ＴＦＴはチャネル保護層５を有するボトムゲート型ＴＦＴであり、基板１、ゲート電極２、ゲート絶縁膜３、チャネル層となる第１の酸化物半導体層４、チャネル保護層５、第２の酸化物半導体層６ａ、６ｂ、ソース電極７ａ、ドレイン電極７ｂ、パッシベーション膜８を有する。なお、本実施例では７ａをソース電極、７ｂをドレイン電極としたが、７ａがドレイン電極、７ｂがソース電極でもよい。
【００１８】
本ＴＦＴでは、チャネル層となる第１の酸化物半導体層４の膜厚をソース・ドレイン領域に形成された第２の酸化物半導体層６ａ、６ｂの膜厚よりも薄くした。このため、Ｖｔｈディプリート抑制と寄生容量Ｃｇｓ、Ｃｇｄの低減の両立を図ることができる。特にボトムゲート型のゲート遮光構造では寄生容量低減の効果が大きく、またバックライト光が照射されることによる光リーク電流も、チャネル層となる第１の酸化物半導体層４の膜厚が薄く、ゲート遮光構造であることから発生しにくい。さらにゲートストレスと光照射によるＶｔｈシフトも発生しにくい。
【００１９】
また、第１と第２の酸化物半導体層はインジウム（Ｉｎ）と酸素（Ｏ）を少なくとも有し、チャネル保護層５が除去されたソース・ドレイン領域には第１の酸化物半導体層４上に第２の酸化物半導体層６ａ、６ｂが形成されており、第２の酸化物半導体層６ａ、６ｂでは、第１の酸化物半導体層４に比べてＯとＩｎの濃度比（Ｏ／Ｉｎ）が略等しいか大きい。チャネル保護層を例えばプラズマＣＶＤで成膜する場合、そのプラズマダメージにより第１の酸化物半導体層４では酸素欠損が発生したり金属元素が拡散しやすい。このため、第１の酸化物半導体層４のみから構成されるＴＦＴではＶｔｈはディプリートしやすく、ゲートストレスによるＶｔｈシフトが大きい。本実施例によれば、第１の酸化物半導体層４よりもＯ／Ｉｎ比が同等以上の第２の酸化物半導体層６ａ、６ｂを成膜している。このことから、アニール処理等を行うことによって第１の酸化物半導体層４のダメージが回復されやすくなり、ＶｔｈディプリートやＶｔｈシフトが抑制されやすい。なお、第２の酸化物半導体層６ａ、６ｂにおける１１３Ｉｎ濃度は、第１の酸化物半導体層４における１１３Ｉｎ濃度の０．１〜１倍であると同時に１１５Ｉｎ１６Ｏ濃度が１〜２倍であれば使用でき、１〜１．５倍が実用的であり、１．０５〜１．３倍が好適である。これらの範囲以外では、Ｖｔｈディプリートまたは高抵抗になりやすい。
【００２０】
また、第１と第２の酸化物半導体層は、Ｉｎ、Ｏに加えてＺｎ、Ｇａを有することによりキャリア電子濃度を制御することができる。また、チャネル層となる第１の酸化物半導体層の膜厚としては５ｎｍ以上、５０ｎｍ以下が望ましい。５ｎｍ未満では第１の酸化物半導体層を加工するときのレジスト剥離工程において、第１の酸化物半導体層がアルカリの剥離液によってエッチング消失してしまう恐れがあり、５０ｎｍを超えるとＴＦＴのバックチャネルがゲート電圧によって制御されにくくなり、Ｖｔｈがディプリートしやすくなるためである。
【００２１】
また、ソース・ドレイン領域層の膜厚は１０ｎｍ以上、２００ｎｍ以下が望ましい。１０ｎｍ未満では寄生容量Ｃｇｓ、Ｃｇｄが大きくなってしまい、２００ｎｍを超えると、ソース・ドレイン領域層が高抵抗になってしまい、オン電流の低下やオン抵抗の増大を招くためである。
【００２２】
また、Ｏ濃度は、第２の酸化物半導体層や第１の酸化物半導体層の方がチャネル保護層よりも１〜１．５倍高いのが望ましい。１倍未満ではＶｔｈがディプリートしやすく、１．５倍を超えるとＴＦＴが高抵抗になってしまい、オン電流の低下やオン抵抗の増大を招くためである。
【００２３】
なお、本実施例のようにゲート絶縁膜３とチャネル保護層５が同じ酸化シリコン（ＳｉＯ）から成る場合、図１に示すように、第１の酸化物半導体層４上のチャネル保護層５をエッチング加工するときに、ゲート絶縁膜３はその表面側がエッチングされて膜厚が薄くなりやすく、ゲート耐圧が低下する要因となりうるが、本実施例では、ゲート絶縁膜３とソース電極配線７ａ、ドレイン電極配線７ｂの間に第２の酸化物半導体層６ａと６ｂを形成しており、一般的に酸化物半導体膜は高耐圧であることから、ゲート耐圧低下の問題は生じない。
【００２４】
次に、第１及び第２の酸化物半導体層（ＩＧＺＯ）の中のインジウム（Ｉｎ）と酸素（Ｏ）の分析結果について説明する。Ｉｎは１１３Ｉｎを検出し、Ｏは１１５Ｉｎ１６Ｏとして検出した。図２Ａは第１のＩＧＺＯ層中のＩｎとＯをＳＩＭＳ分析するための試料断面図であり、第１のＩＧＺＯ層４がゲート絶縁膜相当のシリコン酸化膜３とチャネル保護層相当のシリコン酸化膜５に挟まれた多層構造を有する。図２Ｂは第２のＩＧＺＯ層中のＩｎとＯをＳＩＭＳ分析するための試料断面図であり、第２のＩＧＺＯ層６がゲート絶縁膜相当のシリコン酸化膜３とチャネル保護層相当のシリコン酸化膜５に挟まれた多層構造を有する。
【００２５】
図２Ｃは、図２Ａに示す試料から得られた第１のＩＧＺＯ層４中の１１３Ｉｎ強度と、図２Ｂに示す試料から得られた第２のＩＧＺＯ層６中の１１３Ｉｎ強度を比較した結果である。本分析では、第２のＩＧＺＯ層における１１３Ｉｎの平均的な強度は、第１のＩＧＺＯ層における１１３Ｉｎの平均的な強度の０．７３倍であった。
【００２６】
図２Ｄは、図２Ａに示す試料から得られた第１のＩＧＺＯ層４中の１１５Ｉｎ１６Ｏ強度と、図２Ｂに示す試料から得られた第２のＩＧＺＯ層６中の１１５Ｉｎ１６Ｏ強度を比較した結果である。本分析では、第２のＩＧＺＯ層における１１５Ｉｎ１６Ｏの平均的な強度は、第１のＩＧＺＯ層における１１５Ｉｎ１６Ｏの平均的な強度の１．９８倍であり、第２のＩＧＺＯ層におけるＯ濃度が第１のＩＧＺＯ層におけるＯ濃度よりも高いことを示している。
【００２７】
次に、本実施例に係るＴＦＴの電気特性を調べるため、チャネル保護層を有するボトムゲート構造のＴＦＴを製造し、その特性を調べた。なお、チャネル保護層はプラズマＣＶＤ法を用いて形成した。ＴＦＴの製造方法の詳細は実施例２で説明する。
【００２８】
本実施例の場合、第１の酸化物半導体層および第２の酸化物半導体層として、図２Ｃと図２Ｄに示した１１３Ｉｎ強度と１１５Ｉｎ１６Ｏ強度をもつ第１のＩＧＺＯ層および第２のＩＧＺＯ層を形成している。さらに、チャネル領域における第１のＩＧＺＯ層の膜厚よりもソース・ドレイン領域の第２のＩＧＺＯ層の膜厚を厚くしている。ここでは、チャネル領域での第１のＩＧＺＯ層の膜厚は１５〜２５ｎｍ、ソース・ドレイン領域での第２のＩＧＺＯ層の膜厚は４０〜５０ｎｍとなるように形成した。
【００２９】
本発明非適用の場合は、図２Ｃと図２Ｄに示した１１３Ｉｎ強度と１１５Ｉｎ１６Ｏ強度をもつ第１のＩＧＺＯ層のみを形成した。チャネル領域とソース・ドレイン領域膜厚は同じ（１５〜２５ｎｍ）である。
【００３０】
図３に本実施例に係る、第１と第２の酸化物半導体層を有する薄膜トランジスタと第１の酸化物半導体層のみを有する薄膜トランジスタの電気特性を比較した図を示す。本結果から、本実施例に係るＴＦＴでは、ゲート電圧１０〜２０Ｖのときのオン領域のドレイン電流は低下しているが、ドレイン電流の立ち上がりが約２Ｖエンハンス方向にシフトしていることが分かる。この程度のオン領域のドレイン電流の低下であれば（移動度としては約９ｃｍ２／Ｖ・ｓが得られている）、画素の書き込みや周辺回路の出力として問題ないレベルであり、周辺回路の動作という観点では、本発明非適用のようにＶｔｈがディプリートしているよりも、本発明適用のようにＶｔｈが正方向にシフトしていることの方が利点としては大きい。なお、寄生容量低減にはソース・ドレイン領域の膜厚を本実施例の場合よりもさらに増大させるのが望ましい。この場合、オン領域のドレイン電流低下が見込まれるが、画素の書き込みや周辺回路の出力等、要求されるパネル性能が得られる程度となるように配慮すればよい。
【００３１】
以上、本実施例によれば、チャネル層となる酸化物半導体層上にチャネル保護膜を有する場合であっても、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立することのできる薄膜トランジスタを提供することができる。
【実施例２】
【００３２】
第２の実施例について図４〜図７を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。図４は本実施例に係る薄膜トランジスタ（ＴＦＴ）の断面図である。本実施例では、ソース・ドレイン領域における第１の酸化物半導体層４の膜厚が、チャネル領域における膜厚よりも薄い点が実施例１と異なる。他の構成は実施例１と同様なので説明は省略する。
【００３３】
本実施例に係るＴＦＴの製造方法について図５Ａ〜図５Ｄを用いて説明する。
図５Ａ〜図５Ｄは、本実施例に係るＴＦＴの製造工程を示す（ＴＦＴの要部のみ記載）。本ＴＦＴもチャネル保護層を有するボトムゲート型ＴＦＴである。代表的な製造工程は以下のとおりである。
【００３４】
まず、（１）絶縁基板１を準備する。（図５Ａ）
絶縁基板１としては、例えばガラス基板を用いる。あるいはアンダーコート膜としてプラズマＣＶＤ法でシリコン酸化膜（ＳｉＯ膜）やシリコン窒化膜（ＳｉＮ）を形成したガラス基板等を利用可能である。
【００３５】
（２）金属膜をスパッタで成膜後、ホトリソ・エッチング（ウェット又はドライ）加工により、ゲート電極配線２を形成する。（図５Ａ）
ゲート電極配線材料としては、例えばＮｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等の金属やそれらの合金、及びそれらの積層を用いる。または、本実施例ではＴＦＴ作製の上限温度がトータルプロセスにおいて４００℃以下に下げられることから、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。成膜はスパッタリング法が望ましい。膜厚は配線抵抗が大きくならない程度のものが必要であり、本実施例では２００ｎｍとしているが、例えば５０〜４００ｎｍであっても構わない。
【００３６】
（３）ゲート絶縁膜３をプラズマＣＶＤにより成膜する。（図５Ａ）
ゲート絶縁膜としてはＳｉＯ膜が好適であるが、酸窒化シリコン膜（ＳｉＯＮ膜）やＳｉＯ膜とＳｉＮ膜の積層等を用いることが可能である。また、ＴＥＯＳ系の膜を使用しても構わない。なお、第１の酸化物半導体層４側にはＳｉＯ膜を形成するのが望ましい。ＳｉＮ膜の場合には、ＳｉＮ膜中に多量に含まれる水素によって第１の酸化物半導体層４が還元されやすくなるため好ましくない。
ＳｉＯ膜の成膜には、プラズマＣＶＤ法を用いるのが好適である。ただし、プラズマＣＶＤ法以外の、例えば成膜温度が低い熱ＣＶＤや光ＣＶＤ法等も利用可能である。プラズマＣＶＤ装置には平行平板型の電極構造のものや、アンテナ型の電極構造のもの等を使用すればよい。プラズマＣＶＤ法によってＳｉＯ膜を成膜するには、原料ガスとしてＳｉＨ４（モノシラン）、Ｎ２Ｏ（亜酸化窒素）を供給するのが代表的である。さらに成膜時、例えばＡｒ（アルゴン）などのキャリアガスを原料ガスと同時に供給してもよい。これらのガス流量比は装置能力や基板面積に応じて選択される。プラズマＣＶＤにおけるＲＦ周波数は１３．５６ＭＨｚが代表的であるが、これら以外の周波数を使用することも可能である。ＲＦパワーは装置サイズや基板面積に応じて選択される。また平行平板型のプラズマＣＶＤ装置を用いた場合、電極間距離は安定してプラズマ放電が維持されるように調整すればよい。成膜温度は、ゲート絶縁膜としての耐圧やＴＦＴの信頼性を確保できる膜質を得るために２００℃以上が好適である。一方、ゲート電極配線２がＡｌ等の場合、ヒロックなどの異常が発生するのを抑制するために４００℃以下が望ましい。また成膜圧力については適用するＲＦ周波数や電極仕様に応じて制御される必要がある。また、膜厚は、ゲート耐圧を確保し、さらにゲート電極配線２の側方端部で膜厚が薄くなることを防止するため、例えば１００ｎｍから４００ｎｍとすればよい。一方、決められたゲート電圧で必要なドレイン電流を得るために例えば４００ｎｍ以下が望ましい。
成膜条件の代表例を以下に示す。
・装置: 平行平板型プラズマＣＶＤ・ガス流量比: ＳｉＨ４／Ｎ２Ｏ ＝１／７５など  ・ＲＦ周波数: １３．５６〜２７．１２ＭＨｚ  ・ＲＦパワー密度：２Ｗ／ｃｍ２前後  ・電極間隔：２０ｍｍ前後  ・基板温度: ３５０℃  ・成膜圧力:１００〜２００ Ｐａ
（４）酸化物半導体膜をスパッタにより成膜後、ホトリソ・エッチング（ウェット）加工により、第１の酸化物半導体層４を形成する。（図５Ａ）
第１の酸化物半導体層としては、アモルファス状態のＩＧＺＯ膜が好適である。ただし、材料ではＩｎ−Ｚｎ系、Ｉｎ−Ｇａ系等の酸化物も利用可能である。また、膜状態として結晶性を有していても構わない。
成膜にはスパッタリング法を用いるのが好適である。ただし、可能であればＣＶＤ法でも構わない。スパッタ装置にはＤＣ電源型、ＡＣ電源型どちらも利用可能である。ターゲットにはＩｎ：Ｇａ：Ｚｎ＝１：１：１のものが望ましいが、多少の比率変更は可能である。スパッタ成膜時には、スパッタリングガスとして酸素（Ｏ２）とＡｒを導入する。これらガスの流量や分圧は装置能力や基板面積に応じて選択される。成膜温度は室温で可能であるが、膜質向上のために１００℃程度に昇温しても構わない。膜厚は５〜５０ｎｍ。単膜として形成したとき、比抵抗は１Ｅ６〜１Ｅ８（Ω・ｃｍ）が望ましい。
成膜条件の代表例を以下に示す。
・装置:ＤＣスパッタ  ・Ｏ２分圧：０．０１〜０．１Ｐａ  ・パワー密度：０．３〜１Ｗ／ｃｍ２  ・基板温度: 室温
なお、酸化物半導体膜のウェットエッチング液としてはシュウ酸系のものを用いた。
【００３７】
（５）チャネル保護層用の絶縁膜５をプラズマＣＶＤにより成膜する。以上の工程により図５Ａに示す構造が作製される。
チャネル保護層用の絶縁膜５成膜用の原料ガスとしては、ＳｉＨ４／Ｎ２Ｏ系のＳｉＯ膜（特に水素や水分の含有量が少なく、屈折率１．４６〜１．４８）が好適である。
チャネル保護層用のＳｉＯ膜の成膜方法としては各ＣＶＤ法を利用可能であるが、プラズマＣＶＤ法を用いるのが好適であり、その場合、電極構造、キャリアガス、ＲＦ周波数についてはゲート絶縁膜３と同様である。電極間距離は安定してプラズマ放電が維持されるように調整される。ただし、原料ガスの流量比、ＲＦパワー、成膜温度、膜厚についてはゲート絶縁膜３の成膜時とは変えた方が好都合となる場合が多い。以下、チャネル保護層用の絶縁膜成膜時に考慮すべき点について説明する。
（ａ）原料ガスの流量比
第１の酸化物半導体層４が水素によって還元されたり、導体化されるのを出来るだけ減らすために、Ｎ２Ｏに比べてＳｉＨ４の流量比は小さい方が望ましい。ただし、屈折率が小さい膜が形成されやすくなるのでＳｉＨ４の流量比が小さくなりすぎないように配慮する。  
（ｂ）ＲＦパワー
第１の酸化物半導体層４が受けるプラズマダメージを出来るだけ減らすために低い方が望ましい。ただし、低すぎてもＮ２Ｏガスの分解が進まずに水素含有量の多い膜が形成されやすくなるため配慮を要する。
（ｃ）成膜温度
第１の酸化物半導体層４が受けるダメージを出来るだけ減らすために低い方が望ましい。ただし、低すぎても屈折率の小さい膜や水素・水分の含有量が多い膜が形成されやすくなるため配慮を要する。  
（ｄ）膜厚
チャネル保護層の膜厚が厚いとＴＦＴのＶｔｈがディプリートしやすくなる、ゲートストレスに対して弱くなる等の問題が生じやすくなるので薄い方が望ましい。
成膜条件の代表例を以下に示す。  
・装置: 平行平板型プラズマＣＶＤ  ・ガス流量比: ＳｉＨ４／Ｎ２Ｏ ＝１／１００など  ・ＲＦ周波数: １３．５６〜２７．１２ＭＨｚ  ・ＲＦパワー密度：０．５〜１．５Ｗ／ｃｍ２  ・電極間隔：２０ｍｍ前後  ・基板温度: １５０〜２５０℃  ・成膜圧力:１００〜２００ Ｐａ
さらに、チャネル保護層５の成膜時に、第１の酸化物半導体層４を酸化させるために、Ｎ２ＯやＯ２によるプラズマ処理を追加することも可能である。この処理条件としては、ＳｉＨ４は導入せずに（導入するにしても出来るだけ少なくして）、それ以外の条件は上記ＳｉＯ成膜時と同様な条件とすればよい。あるいは、プラズマを立てずに、ただＮ２ＯやＯ２を流すだけという方法としてもよい。
【００３８】
（６）次に、第１の酸化物半導体層４をスパッタ形成直後の膜質からＴＦＴのチャネル層として使用可能な膜質に整えるため、アニールを行う。（図５Ｂ）
アニール雰囲気として、大気中、酸素雰囲気中、水蒸気雰囲気中及びそれらと窒素の混合雰囲気中などが望ましい。またアニール温度は４００℃以下が適用可能であるが、アニール効果促進のため、２００℃以上が好適である。
【００３９】
（７）ホトリソ・エッチング（ドライ又はウェット）加工により、チャネル保護層５を形成する。以上の工程で図５Ｂに示す構造が作製される。なお、図５Ｂはチャネル保護層５上のレジスト３１を剥離する前の状態を示す。
ゲート絶縁膜３とチャネル保護層５がともにＳｉＯ膜であれば、ＴＦＴのチャネル領域に形成されている第１の酸化物半導体層４以外の領域では、エッチング時にチャネル保護層５だけでなく、ゲート絶縁膜３の表面側の一部が削れる。これはゲート耐圧が低下する要因となりうるが、本実施例では、ゲート絶縁膜３とソース電極配線７ａ、ドレイン電極配線７ｂの間に第２の酸化物半導体層６ａと６ｂを形成しており、一般的に酸化物半導体膜は高耐圧であることからゲート耐圧低下は生じない。
【００４０】
（８）次に、チャネル保護層５上のレジスト３１を剥離（ウェット）する。以上の工程で図５Ｃに示す構造が作製される。
このとき、チャネル保護層５が形成されている以外の領域では、アルカリのレジスト剥離液により第１の酸化物半導体層４が膜減りする。
【００４１】
（９）酸化物半導体層６と金属層７をスパッタにより形成する。以上の工程で図５Ｄに示す構造が作製される。
第２の酸化物半導体層６ａ、６ｂとなる酸化物半導体層の成膜は、基本的に第１の酸化物半導体層４と同様な方法で形成可能であるが、成膜時のＯ２分圧や単膜の比抵抗については第１の酸化物半導体層４の場合と同等かそれ以上の方が望ましい。膜厚は１０〜２００ｎｍの範囲が望ましい。
成膜条件の代表例を以下に示す。
・装置:ＤＣスパッタ  ・Ｏ２分圧：０．０５〜０．２Ｐａ  ・パワー密度：０．３〜１Ｗ／ｃｍ２  ・基板温度: 室温  ・単膜として形成したとき、比抵抗は５Ｅ６〜５Ｅ８（Ω・ｃｍ）が望ましい。
ソース電極配線７ａ、ドレイン電極配線７ｂ用の金属層の材料として、Ｎｂ、Ｍｏ、Ｗ、Ｔａ、Ｃｒ、Ｔｉ、Ｆｅ、Ｎｉ、Ｃｏ等やこれらの合金及びそれらの金属の積層膜を用いることが可能である。またＴＦＴ作製の上限温度をトータルプロセスにおいて低下させられることから、ＡｌやＣｕ等の低抵抗金属を用いることも可能である。膜厚は、材料によるが配線抵抗低減のため１５０〜５００ｎｍ程度とすればよい。
【００４２】
（１０）次いで、ホトリソ・エッチング（ウェット一括、又はドライ＆ウェット）加工により、ソース電極配線７ａ、ソース領域の第２の酸化物半導体層６ａ、及びドレイン電極配線７ｂ、ドレイン領域の第２の酸化物半導体層６ｂを形成する。なお、酸を用いて金属膜をウェットエッチングする場合は、酸化物半導体層も一括でエッチングされる。（図４）
（１１）絶縁膜をプラズマＣＶＤにより成膜し、パッシベーション膜８を形成する。（図４）
パッシベーション膜としては基本的にはＳｉＯ膜が望ましく、チャネル保護層５を形成するときと同様の条件を用いることができる。ただし、水分の透過性（吸湿性）が低く、屈折率が大きい膜を形成するために、ＳｉＯ膜の成膜温度を３５０℃程度まで上昇させる、或いはＳｉＯＮ膜やＳｉＮ膜をＳｉＯ膜上に積層したり、ＳｉＯＮ膜やＳｉＮ膜を単層で成膜してもよい。
【００４３】
（１２）その後、特に第２の酸化物半導体層６ａ、６ｂをスパッタ形成直後の膜質からＴＦＴのソース・ドレイン領域として使用可能な膜質に整えるため、アニールを行う。アニール条件は（６）と同様で良い。以上の工程で図４に示すＴＦＴ構造が作製される。
【００４４】
上記製造方法で作製したＴＦＴは、実施例１と同様の効果を有する。さらに、チャネル保護層５上に残存するレジスト３１の剥離と同時に、チャネル保護層５の形成領域以外の第１の酸化物半導体層４の表面側を膜減りさせることにより、第１の酸化物半導体層４に生じたダメージ層の少なくとも一部が除去されるため、チャネル保護層５をドライエッチング法で加工形成する際のダメージにより、第１の酸化物半導体層４に生じた酸素欠損や導体化領域が減少し、第１の実施例よりも、ＴＦＴのＶｔｈディプリートがさらに抑制されやすくなる、また、水素により還元されにくくなる、等の利点がある。
【００４５】
次に、図４に示したＴＦＴを、表示部と駆動回路部とを備えた表示装置の画素ＴＦＴに適用した例について説明する。
【００４６】
図６は本実施例に係る薄膜トランジスタを用いた表示装置（ＩＰＳ表示モードの液晶表示装置）の要部（画素ＴＦＴ）断面図である。ＴＦＴを形成した基板１の上にコモン電極１０と画素電極１２を設けており、これらを利用して電界を印加することにより、基板１と平行方向で液晶分子の配向を変化させる。現在のスマートフォン（登録商標）やタブレット端末では、視角特性が良好であることからＩＰＳ表示モードが標準的に用いられている。
【００４７】
本表示装置では、ＴＦＴを形成した後、保護絶縁膜（パッシベーション膜）８上に例えば有機樹脂からなる有機平坦化膜９を形成している。この後、ドレイン電極７ｂの有機平坦膜９上にはコンタクトホールを形成する。次に、例えば膜厚５０〜１００ｎｍのＩＴＯ膜からなるコモン電極１０を加工形成している。次いで、コモン電極１０と同電極が形成されていない有機平坦化膜９上には容量絶縁膜１１を形成している。容量絶縁膜は比誘電率が高いＳｉＮ膜が好適である。また膜厚は画素サイズにもよるが１０〜３００ｎｍを用いることが可能である。なお、図４に示したＴＦＴでは寄生容量ＣｇｓとＣｇｄが低減されていることから容量絶縁膜の保持容量を小さくしてもフリッカ等の問題が生じ難く、２００〜３００ｎｍという比較的厚い膜厚も適用可能である。容量絶縁膜１１上の画素形成領域には例えば膜厚５０〜１００ｎｍのＩＴＯ膜からなる画素電極１２を加工形成している。この後、画素電極１２上に配向膜１３を形成する。次いで、ブラックマトリクス（ＢＭ）層１５、カラーフィルター１６、配向膜１７からなる対向基板を形成して、ＴＦＴ形成基板と張り合わせる。これに液晶１９を封入すると、図６に示す液晶表示装置が完成する。
【００４８】
一般的なボトムゲートＴＦＴでは、寄生容量ＣｇｓとＣｇｄが大きくなりやすいことから、画素書き込み終了時に画素電圧のシフト（一般的には突き抜け電圧と呼ばれる）が生じやすく、フリッカが現れやすいという課題がある。このため、突き抜け電圧を減らすべく、対策として容量絶縁膜の膜厚を薄く（例えば１００ｎｍ）して容量を増加させる等が必要である。しかし、容量絶縁膜の薄膜化は、例えばコンタクトホール部でのカバレッジの悪化などのＴＦＴの生産性低下（歩留まり低下）を招く。これに対して、実施例１や実施例２に示したＴＦＴを適用すれば、寄生容量ＣｇｓとＣｇｄを低減していることから容量絶縁膜の膜厚を薄くしなくても突き抜け電圧が低減されやすくなっており、ＴＦＴの生産性の低下を回避しやすいという特長がある。
【００４９】
なお、図６ではＴＦＴとしては図４に示した構成のものが適用されているが、実施例１や他の実施例に示したＴＦＴが適用されていてもよい。また、ＩＰＳ表示モードに限らず、他の表示モードの液晶表示装置にも適用可能である。
【００５０】
本表示装置（ＩＰＳ表示モードの液晶表示装置）を評価した結果、高画質で長期安定性に優れることが確認された。
【００５１】
図７は図４に示したＴＦＴを用いた表示装置（ＯＬＥＤ）の要部（画素ＴＦＴ）断面図である。本表示装置では、ＴＦＴを形成した後、保護絶縁膜（パッシベーション膜）６８上に例えば有機樹脂からなる有機平坦化膜６９を形成し、この後、ドレイン電極配線７ｂの形成領域にコンタクトホールを設けている。ここには、例えばＡｌ膜からなる画素電極５１を形成している。なお、画素電極５１には反射金属膜や透明電極を用いることが可能であり、膜厚は例えば１００ｎｍが好適である。画素電極５１上に、ＯＬＥＤの電荷輸送層５２、発光層５３、電荷輸送層５４を蒸着法などにより形成している。さらに、透明導電膜からなる上部電極５５を蒸着やスパッタリング法などで形成してから封止膜５６を形成すると、図７に示すＯＬＥＤ表示装置が完成する。なお、図７ではＴＦＴとしては図４に示した構成のものが適用されているが、他の実施例に示したＴＦＴが適用されていてもよい。
【００５２】
以上本実施例によれば、チャネル層となる酸化物半導体層上にチャネル保護膜を有する場合であっても、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立することのできる薄膜トランジスタおよびそれを用いた、高画質で長期信頼性に優れた表示装置を提供することができる。
【実施例３】
【００５３】
本発明の第３の実施例について図８を用いて説明する。なお、実施例１又は実施例２に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００５４】
図８は、本実施例に係る薄膜トランジスタ（ＴＦＴ）の断面図である。本実施例に係るＴＦＴは、ソース領域の第２の酸化物半導体層６ａと、ソース電極配線７ａとの間にソースコンタクト層として第３の酸化物半導体層１０１ａを形成しており、ドレイン領域の第２の酸化物半導体層６ｂと、ドレイン電極配線７ｂとの間にドレインコンタクト層として第３の酸化物半導体層１０１ｂを形成している点が図１に示すＴＦＴと異なる。他は共通なため説明は省略する。
【００５５】
本実施例に係るＴＦＴにおけるソースコンタクト層１０１ａ及びドレインコンタクト層１０１ｂは、基本的に第１の酸化物半導体層４や第２の酸化物半導体層６ａ、６ｂと同様な方法で形成可能であるが、成膜時のＯ２分圧や単膜の比抵抗については第２の酸化物半導体層６ａ、６ｂよりも低い方が望ましい。なお、酸化物半導体の比抵抗は酸化物半導体層を形成する際の雰囲気の酸素分圧やターゲットとなる酸化物半導体の組成を変えることで制御することができる。ソースコンタクト層１０１ａ及びドレインコンタクト層１０１ｂの膜厚は、コンタクト層として機能させるため１ｎｍがよく、さらに膜厚が厚すぎるとＴＦＴのＶｔｈがディプリートしやすくなる可能性があることから２０ｎｍ以下が好適である。
【００５６】
成膜条件の代表例を以下に示す。
・装置:ＤＣスパッタ  ・Ｏ２分圧：０．００５〜０．０２Ｐａ  ・パワー密度：０．３〜１Ｗ／ｃｍ２  ・基板温度: 室温  ・単膜として形成したとき、比抵抗は１Ｅ４〜５Ｅ７（Ω・ｃｍ）が望ましい。なお、過剰に低抵抗にするとＶｔｈがディプリートしやすくなる。
【００５７】
本実施例に係るＴＦＴを評価した結果、実施例１で得られる効果の他、ソース・ドレイン直列抵抗が低減することから、図１に示したＴＦＴに比べて、ＴＦＴのドレイン電流が増大する、オン抵抗が低下する等の効果のあることが分かった。また、液晶表示装置に適用することにより、良好な表示画像の表示装置を提供することができた。
【００５８】
以上、本実施例によれば、チャネル層となる酸化物半導体層上にチャネル保護膜を有する場合であっても、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立することのできる薄膜トランジスタおよびそれを用いた、良好な表示画像の表示装置を提供することができる。また、ドレイン電流が大きく、オン抵抗が小さいＴＦＴを提供することができる。
【実施例４】
【００５９】
本発明の第４の実施例について図９を用いて説明する。なお、実施例１又は実施例２に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００６０】
図９は、本実施例に係る薄膜トランジスタ（ＴＦＴ）の断面図である。本実施例に係るＴＦＴは、ソース領域の第２の酸化物半導体層６ａとの接続領域の第１の酸化物半導体層４中に、ソース領域の第４の酸化物半導体層１１１ａを形成している。さらに、ドレイン領域の第２の酸化物半導体層６ｂとの接続領域の第１の酸化物半導体層４中に、ドレイン領域の第４の酸化物半導体層１１１ｂを形成している点が図１に示すＴＦＴと異なる。他は共通なため説明は省略する。
【００６１】
ソース領域の第４の酸化物半導体層１１１ａ、ドレイン領域の第４の酸化物半導体層１１１ｂは、第２の酸化物半導体層６ａ、６ｂとなる酸化物半導体膜を成膜する前に、例えばＯ２を供給することにより形成することができる。なお、Ｏ２を供給するときの基板温度としては室温〜２００℃を用いることができるが、５０℃〜１５０℃が好適である。基板温度が低すぎると酸化効果が得られず、高すぎると過剰酸化となる。
【００６２】
次にこれらソース領域の第４の酸化物半導体層１１１ａ、ドレイン領域の第４の酸化物半導体層１１１ｂの効果について説明する。第１の酸化物半導体層４の特に表面側には、チャネル保護膜５のエッチング加工の際にダメージが入りやすい。このようなダメージ領域が残存しているとＴＦＴのＶｔｈがディプリートしやすくなるが、本実施例のようにダメージ層を酸化処理することよってソース領域の第４の酸化物半導体層１１１ａとドレイン領域の第４の酸化物半導体層１１１ｂを形成することによりＶｔｈのディプリートを抑制することが可能となる。
【００６３】
本実施例に係るＴＦＴを評価した結果、実施例１で得られる効果の他、Ｖｔｈのディプリートを低減することができることが分かった。また、液晶表示装置に適用することにより、良好な表示画像の表示装置を提供することができた。
【００６４】
以上、本実施例によれば、チャネル層となる酸化物半導体層上にチャネル保護膜を有する場合であっても、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立することのできる薄膜トランジスタおよびそれを用いた、良好な表示画像の表示装置を提供することができる。また、Ｖｔｈの制御性を向上させることができる。
【実施例５】
【００６５】
本発明の第５の実施例について図１０を用いて説明する。なお、実施例１又は実施例２に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００６６】
図１０は、本実施例に係る薄膜トランジスタ（ＴＦＴ）の断面図である。本実施例に係るＴＦＴは、チャネル保護層１０５に設けたコンタクトホールを介して、第１の酸化物半導体層１０４と第２の酸化物半導体層１０６ａ、１０６ｂ、ソース電極１０７ａ、ドレイン電極１０７ｂが接続している点が図１に示したＴＦＴ構造と異なる。なお、本実施例では図４と同様に、チャネル保護層１０５上のレジスト剥離時にコンタクトホール部の第１の酸化物半導体層１０４の表面側を膜減りさせている。なお、符号１０１は基板、符号１０２はゲート電極、符号１０３はゲート絶縁膜、符号１０８はパッシベーション膜である。
【００６７】
本実施例の構造を有するＴＦＴでは、図１に示した構造のＴＦＴに比べて第１の酸化物半導体層１０４がチャネル保護層１０５によって覆われている領域が広い。このため、第１の酸化物半導体層１０４のエッチング加工後から、第２の酸化物半導体層１０６ａ、１０６ｂ、ソース電極１０７ａ、ドレイン電極１０７ｂの成膜までの工程において、第１の酸化物半導体層１０４が大気中の水分などに曝されにくい。よって、ＴＦＴのＶｔｈがディプリートしにくい。また図１の構造では、チャネル保護層のエッチング加工時にゲート絶縁膜の表面側が同時にエッチングされていたが、本実施例のＴＦＴ構造ではそのようなゲート絶縁膜表面のエッチングは生じないことから、ゲート耐圧が高い。
【００６８】
本実施例に係るＴＦＴを評価した結果、実施例１で得られる効果の他、Ｖｔｈのディプリートを低減することができることが分かった。また、液晶表示装置に適用することにより、良好な表示画像の表示装置を提供することができた。
【００６９】
以上、本実施例によれば、チャネル層となる酸化物半導体層上にチャネル保護膜を有する場合であっても、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立することのできる薄膜トランジスタおよびそれを用いた、良好な表示画像の表示装置を提供することができる。また、Ｖｔｈのディプリートを低減することができる。
【実施例６】
【００７０】
本発明の第６の実施例について図１１を用いて説明する。なお、実施例１又は実施例２に記載され本実施例に未記載の事項は特段の事情が無い限り本実施例にも適用することができる。
【００７１】
図１１は、本実施例に係る薄膜トランジスタ（ＴＦＴ）の断面図である。本実施例に係るＴＦＴは、トップゲート構造を有する点が図１に示すＴＦＴと異なる。本ＴＦＴは、基板２０１と、遮光金属膜２０２と、下地絶縁膜２０３と、第１の酸化物半導体層２０４と、ゲート絶縁膜２０５と、ゲート電極２０６と、ソース領域の第２の酸化物半導体膜２０７ａと、ドレイン領域の第２の酸化物半導体膜２０７ｂと、ソース電極配線２０８ａと、ドレイン電極配線２０８ｂと、パッシベーション膜２０９を有する。なお、本実施例ではゲート絶縁膜がチャネル保護層を兼ねる。
【００７２】
トップゲート構造は、ゲート電極とソース・ドレイン電極のオーバーラップ領域がないことから、ボトムゲート構造に比べて寄生容量Ｃｇｓ、Ｃｇｄが大幅に低いという特徴がある。
【００７３】
一方、トップゲート構造では、第１の酸化物半導体層２０４を形成した後にゲート絶縁膜２０５を形成する必要がある。ゲート絶縁膜２０５の成膜はＴＦＴのゲートストレス耐性を確保するためには高温が望ましく、例えば第２の実施例で示したように３５０℃程度が好適である。しかし、このような高温成膜では第１の酸化物半導体層２０４の表面側にダメージが入りやすく、Ｖｔｈディプリートが発生してしまう恐れがある。本実施例では、コンタクトホール部の第１の酸化物半導体層２０４表面を実施例２や実施例５と同様に膜減りさせており、さらに第２の酸化物半導体層２０７ａ、２０７ｂを形成している。このため、第１の酸化物半導体層のダメージが回復され、Ｖｔｈディプリートが抑制される。
【００７４】
本実施例に係るＴＦＴを評価した結果、実施例１と同様の効果が得られた。また、液晶表示装置に適用することにより、良好な表示画像の表示装置を提供することができた。
【００７５】
以上、本実施例によれば、チャネル層となる酸化物半導体層上にチャネル保護膜を有する場合であっても、Ｖｔｈディプリート抑制と寄生容量（Ｃｇｓ、Ｃｇｄ）低減とを両立することのできる薄膜トランジスタおよびそれを用いた、良好な表示画像の表示装置を提供することができる。
【００７６】
本実施例の形態は以下の通りである。  
（１）チャネル層に第１の酸化物半導体層を用いるトップゲート型の薄膜トランジスタにおいて、
基板と、前記基板上に形成された遮光金属膜と、前記遮光金属膜の上に形成された下地絶縁膜と、前記下地絶縁膜上に形成されたチャネル層となる第１の酸化物半導体層と、前記第１の酸化物半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、
ソース領域において前記ゲート絶縁膜の第１の開口部に露出された前記第１の酸化物半導体層を覆い前記ゲート絶縁膜の第１の開口部上部まで延伸して形成された第２の酸化物半導体層とソース電極との第１の積層膜と、
ドレイン領域において前記ゲート絶縁膜の第２の開口部に露出された前記第１の酸化物半導体層を覆い前記ゲート絶縁膜の第２の開口部上部まで延伸して形成された第２の酸化物半導体層とドレイン電極との第２の積層膜と、
前記ソース電極、前記ゲート電極、前記ドレイン電極を覆って形成されたパッシベーション膜と、を備え、
前記第１と前記第２の酸化物半導体層はインジウムと酸素とを含み、前記第２の酸化物半導体層では前記第１の酸化物半導体層に比べて酸素とインジウムの含有量比（Ｏ／Ｉｎ）が等しいか大きく、
前記第２の酸化物半導体層の膜厚は、前記チャネル保護層下部の前記第１の酸化物半導体層の膜厚よりも厚いことを特徴とする薄膜トランジスタ。
（２）表示部と駆動回路部とを有する表示装置において、表示部は上記（１）記載の薄膜トランジスタを有することを特徴とする表示装置。
【００７７】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることも可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００７８】
１：基板、２：ゲート電極、３：ゲート絶縁膜、４：第１の酸化物半導体層、５：チャネル保護層、６、６ａ、６ｂ：第２の酸化物半導体層、７：金属層、７ａ：ソース電極、７ｂ：ドレイン電極、８：パッシベーション膜、９：有機平坦化膜、１０：コモン電極、１１：容量絶縁膜、１２：画素電極、１３：配向膜、１５：ブラックマトリクス（ＢＭ）層、１６：カラーフィルター、１７：配向膜、１９：液晶、３１：レジスト、５１：画素電極、５２：電荷輸送層、５３：発光層、５４：電荷輸送層、５５：上部電極、５６：封止膜、６８：保護絶縁膜（パッシベーション膜）、６９：有機平坦化膜、１０１：基板、１０１ａ：第３の酸化物半導体層（ソースコンタクト層）、１０１ｂ：第３の酸化物半導体層（ドレインコンタクト層）、１０２：ゲート電極、１０３：ゲート絶縁膜、１０４：第１の酸化物半導体層、１０５：チャネル保護膜、１０６ａ、１０６ｂ：第２の酸化物半導体層、１０７ａ：ソース電極、１０７ｂ：ドレイン電極、１０８：パッシベーション膜、１１１ａ、１１１ｂ：第４の酸化物半導体層、２０１：基板、２０２：遮光金属膜、２０３：下地絶縁膜、２０４：第１の酸化物半導体層、２０５：ゲート絶縁膜、２０６：ゲート電極、２０７ａ：ソース領域の第２の酸化物半導体層、２０７ｂ：ドレイン領域の第２の酸化物半導体層、２０８ａ：ソース電極配線、２０８ｂ：ドレイン電極配線、２０９：パッシベーション膜、５０１：基板、５０２：絶縁層、５０３：ゲート電極、５０４：ゲート絶縁膜、５０５：活性層（チャネル層）、５０６：抵抗層、５０７−１：ソース電極、５０７−２：ドレイン電極、５１０：ゲート電極と、ソース電極やドレイン電極とのオーバーラップ領域。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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