(57)【要約】【課題】酸化物半導体にチャネル形成領域を設ける薄膜トランジスタで構成された駆動回路を有する表示装置において、回路が占める面積を大きくすることなく、薄膜トランジスタのしきい値電圧のシフトを低減し、且つ薄膜トランジスタをオフにした際にソースとドレインの間を流れる電流を低減する。【解決手段】複数のインバータ回路及び複数のスイッチを有し、インバータ回路は、第１の酸化物半導体膜を有する第１の薄膜トランジスタと、第２の酸化物半導体膜を有する第２のトランジスタと、を有し、第１の薄膜トランジスタ及び第２の薄膜トランジスタは、エンハンスメント型であり、第１の酸化物半導体膜及び第２の酸化物半導体膜上に接してＯＨ基を有する酸化珪素膜が設けられ、酸化珪素膜上に接して窒化珪素膜が設ける。【選択図】図９
2014241418.tif 000002
【特許請求の範囲】
【請求項１】
酸化物半導体層の上方に、導電膜を形成し、
前記導電膜をエッチングして、ソース電極層及びドレイン電極層を形成し、
前記エッチングにおいて、前記酸化物半導体層の表面の一部をエッチングし、
前記酸化物半導体層のエッチングされた表面に、酸素ラジカル処理を行い、
前記酸素ラジカル処理は、酸素を含むＮ２、ＨｅまたはＡｒ雰囲気に、Ｃｌ２またはＣＦ４を加えた雰囲気下で行うことを特徴とする半導体装置の作製方法。
【請求項２】
酸化物半導体層上に、導電膜を形成し、
前記導電膜をエッチングして、ソース電極層及びドレイン電極層を形成し、
前記エッチングにおいて、前記酸化物半導体層の表面の一部をエッチングし、
前記酸化物半導体層のエッチングされた表面に、酸素ラジカル処理を行い、
前記酸化物半導体層の上方、前記ソース電極層の上方及び前記ドレイン電極層の上方に、ＯＨ基を含む酸化珪素膜を形成し、
前記酸化珪素膜の上方に、窒化珪素膜を形成し、
前記酸素ラジカル処理は、酸素を含むＮ２、ＨｅまたはＡｒ雰囲気に、Ｃｌ２またはＣＦ４を加えた雰囲気下で行うことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体を用いる駆動回路及びその作製方法、当該駆動回路を具備する表
示装置、及び当該表示装置を具備する電子機器に関する。
【背景技術】
【０００２】
液晶表示装置に代表されるように、ガラス基板等の平板に形成される薄膜トランジスタは
、アモルファスシリコン、多結晶シリコンによって作製されている。アモルファスシリコ
ンを用いた薄膜トランジスタは、電界効果移動度が低いもののガラス基板の大面積化に対
応することができ、一方、多結晶シリコンを用いた薄膜トランジスタは電界効果移動度が
高いものの、レーザアニール等の結晶化工程が必要であり、ガラス基板の大面積化には必
ずしも適応しないといった特性を有している。
【０００３】
これに対し、酸化物半導体を用いて薄膜トランジスタを作製し、電子デバイスや光デバイ
スに応用する技術が注目されている。例えば、酸化物半導体として酸化亜鉛、Ｉｎ−Ｇａ
−Ｚｎ−Ｏ系酸化物半導体を用いて薄膜トランジスタを作製し、画像表示装置のスイッチ
ング素子などに用いる技術が特許文献１及び特許文献２で開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
酸化物半導体にチャネル形成領域を設ける薄膜トランジスタは、アモルファスシリコンを
用いた薄膜トランジスタよりも高い電界効果移動度が得られている。酸化物半導体膜はス
パッタ法などによって３００℃以下の温度で膜形成が可能であり、酸化物半導体を用いた
薄膜トランジスタは、多結晶シリコンを用いた薄膜トランジスタよりも製造工程が簡単で
ある。
【０００６】
このような酸化物半導体を用いてガラス基板上、プラスチック基板上等に薄膜トランジス
タを形成し、液晶ディスプレイ、エレクトロルミネセンスディスプレイ又は電子ペーパー
等への応用が期待されている。
【０００７】
表示装置の高精細化に伴い、画素数が増加し、ゲート線数、及びソース線数が増加する。
ゲート線数、及びソース線数が増加すると、それらを駆動するための駆動回路を有するＩ
Ｃチップをボンディング等により実装することが困難となり、製造コストが増大するとい
う問題がある。そのため駆動回路は、ガラス基板上、プラスチック基板上等に単極性の薄
膜トランジスタで形成することが好ましい。しかしながら、アモルファスシリコンを用い
て構成された単極性の駆動回路では、薄膜トランジスタの劣化に伴うしきい値電圧のシフ
トの問題がある。また、ポリシリコンを用いて構成された単極性の駆動回路では、しきい
値電圧のばらつきが顕著になってしまう問題がある。そのため、アモルファスシリコンを
用いた単極性の駆動回路及びポリシリコンを用いた単極性の駆動回路では、しきい値電圧
のシフトまたはしきい値電圧のばらつきの補正回路を構築することにより、回路が占める
面積が増大してしまう。
【０００８】
一方、酸化物半導体を用いた薄膜トランジスタによって単極性の駆動回路を構成する場合
、アモルファスシリコン及びポリシリコンを用いた薄膜トランジスタほど、しきい値電圧
のシフトまたはしきい値電圧のばらつきの問題は顕著ではないものの、酸化物半導体が経
時的に劣化することによる、しきい値電圧のばらつきの問題は残る。こういった諸問題を
解決することは、表示装置での映像の質を高めること、または駆動回路の動作の安定性の
向上させることにも重要である。また一方で酸化物半導体を用いた薄膜トランジスタでは
、消費電力を低減するために、薄膜トランジスタをオフにした際に流れる電流を小さくす
ることが望まれる。
【０００９】
そこで本発明の一態様は、酸化物半導体にチャネル形成領域を設ける薄膜トランジスタで
構成された駆動回路を有する表示装置において、回路が占める面積を大きくすることなく
、酸化物半導体が経時的に劣化することによる薄膜トランジスタのしきい値電圧のシフト
を低減し、且つ薄膜トランジスタをオフにした際にソースとドレインの間を流れる電流（
以下、オフ電流ともいう）を低減することを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様としては、複数のインバータ回路及び複数のスイッチを有し、前記インバ
ータ回路は、第１の酸化物半導体膜を有し、ゲート端子及び第１端子が高電源電位を供給
する配線に接続された第１の薄膜トランジスタと、第２の酸化物半導体膜を有し、前記第
１の薄膜トランジスタの第２端子が第１端子に接続され、第２端子が低電源電位を供給す
る配線に接続され、ゲート端子に入力信号が供給される第２のトランジスタと、を有し、
前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタは、エンハンスメント型で
あり、前記第１の酸化物半導体膜及び前記第２の酸化物半導体膜上に接してＯＨ基を有す
る酸化珪素膜が設けられ、前記酸化珪素膜上に接して窒化珪素膜が設けられている表示装
置の駆動回路である。
【発明の効果】
【００１１】
本発明の一態様により、回路が占める面積を大きくすることなく、薄膜トランジスタのし
きい値電圧のシフトを低減し、且つオフ電流を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１について説明する図。
【図２】実施の形態１について説明する図。
【図３】実施の形態１について説明する図。
【図４】実施の形態１について説明する図。
【図５】実施の形態１について説明する図。
【図６】実施の形態１について説明する図。
【図７】実施の形態１について説明する図。
【図８】実施の形態１について説明する図。
【図９】実施の形態１について説明する図。
【図１０】実施の形態１について説明する図。
【図１１】実施の形態１について説明する図。
【図１２】実施の形態１について説明する図。
【図１３】実施の形態１について説明する図。
【図１４】実施の形態２について説明する図。
【図１５】実施の形態２について説明する図。
【図１６】実施の形態３について説明する図。
【図１７】実施の形態３について説明する図。
【図１８】実施の形態３について説明する図。
【図１９】実施の形態３について説明する図。
【図２０】実施の形態３について説明する図。
【図２１】実施の形態３について説明する図。
【図２２】実施の形態３について説明する図。
【図２３】実施の形態３について説明する図。
【図２４】実施の形態４について説明する図。
【図２５】実施の形態４について説明する図。
【図２６】実施の形態４について説明する図。
【図２７】実施の形態６について説明する図。
【図２８】実施の形態６について説明する図。
【図２９】実施の形態５について説明する図。
【発明を実施するための形態】
【００１３】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
本実施の形態では、単極性の駆動回路を構成する酸化物半導体で構成した薄膜トランジス
タとして、ｎチャネル型の薄膜トランジスタを用いる。そして画素部を駆動するための駆
動回路として、ソース線駆動回路、及び／またはゲート線駆動回路について一例を挙げて
説明し、本発明の一形態の利点について述べていくこととする。
【００１５】
まず図１には、表示装置の全体概略図について示している。基板１００上に、ソース線
駆動回路１０１、ゲート線駆動回路１０２、および画素部１０３を一体形成している。画
素部１０３において、点線枠１１０で囲まれた部分が１画素である。図１の例で、ゲート
線駆動回路１０２は、一方の端部に設けられる構成について示したが、複数有する構成と
してもよい。また、表示装置の画素では、薄膜トランジスタ（以下、ＴＦＴと表記する）
によって表示素子の制御を行っている。ソース線駆動回路１０１、ゲート線駆動回路１０
２を駆動する信号（クロック信号、スタートパルス等）は、フレキシブルプリント基板（
Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔ  Ｃｉｒｃｕｉｔ：ＦＰＣ）１０４を介して、外部より入
力される。なお基板上にロジック回路、電源回路及び発振回路等の回路１０５を設け、駆
動回路を制御するための信号を基板上で生成し、ソース線駆動回路１０１、ゲート線駆動
回路１０２に供給する構成としてもよい。
【００１６】
画素部を駆動するためのソース線駆動回路１０１、ゲート線駆動回路１０２は、インバー
タ回路、容量素子、ＴＦＴ等の素子を用いたスイッチ、抵抗素子などを用いて構成する。
単極性のＴＦＴを備えた駆動回路として、２つのｎチャネル型ＴＦＴを組み合わせてイン
バータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型トラン
ジスタとを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）と、エンハンスメ
ント型トランジスタ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンス
メント型トランジスタと抵抗素子とを組み合わせて形成する場合（以下、ＥＲＭＯＳ回路
という）がある。一方、駆動回路と同じ基板上に形成される画素部に設ける薄膜トランジ
スタとして、エンハンスメント型トランジスタを用いることが好適である。エンハンスメ
ント型トランジスタはしきい値電圧が正であるため、ゲートとソースの間にかかる電圧に
よって流れる電流を、デプレッション型トランジスタより小さくすることができ、低消費
電力化を図ることができるからである。
【００１７】
そのため、画素部を駆動するための駆動回路のインバータ回路として、画素部と同じエン
ハンスメント型のＴＦＴで構成される、ＥＥＭＯＳ回路を用いることが好適である。駆動
回路に用いるインバータ回路として、ＥＥＭＯＳ回路を用いることにより、画素部及び駆
動回路を作製する際のトランジスタの種類を一種類とするため、作製工程の短縮化を図る
ことができる。なお本実施の形態で説明するエンハンスメント型トランジスタは、酸化物
半導体を用いており、その電気特性は、ゲート電圧±２０Ｖにおいて、オンオフ比が１０
９以上であるため、ソースとドレイン間をリークする電流が少なく、低消費電力駆動を実
現することができる。
【００１８】
なお、ｎチャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジス
タと定義し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トラン
ジスタと定義し、本明細書を通してこの定義に従うものとする。
【００１９】
なお、本明細書中で用いる酸化物半導体は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記さ
れる薄膜を形成し、その薄膜を半導体層として用いた薄膜トランジスタを作製する。なお
、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバ
ルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えばＭとして、Ｇ
ａの場合の他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａと上記金属元素が含まれる場合があ
る。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素と
してＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがあ
る。本明細書においてはこの薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜とも呼ぶ。
【００２０】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の結晶構造は、スパッタ法で成膜した後、２００℃〜
５００℃、代表的には３００〜４００℃で１０分〜１００分熱処理を行っても、アモルフ
ァス構造がＸＲＤ（Ｘ線回折）の分析で観察することができる。また、ＴＦＴの電気特性
もゲート電圧±２０Ｖにおいて、オンオフ比が１０９以上、移動度が１０以上のものを作
製することができる。このような電気特性を有する酸化物半導体膜を用いて作製した薄膜
トランジスタは、アモルファスシリコンを用いて作製した薄膜トランジスタに比べ高い移
動度を有し、当該薄膜トランジスタを具備するシフトレジスタで構成される駆動回路を高
速駆動させることができる。
【００２１】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されて
いるものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気
的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在する
とき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。
【００２２】
具体的には、ＡとＢとが接続されている、とは、トランジスタのようなスイッチング素子
を介してＡとＢとが接続され、該スイッチング素子の導通によって、ＡとＢとが概略同電
位となる場合や、抵抗素子を介してＡとＢとが接続され、該抵抗素子の両端に発生する電
位差が、ＡとＢとを含む回路の動作に影響しない程度となっている場合など、回路動作を
考えた場合、ＡとＢとが同一ノードとして捉えて差し支えない状態である場合を表す。
【００２３】
なお、表示装置とは、発光素子または液晶素子等の表示素子を有する装置のことを言う。
なお、表示装置は、複数の画素を駆動させる周辺駆動回路を含んでいても良い。なお、複
数の画素を駆動させる周辺駆動回路は、複数の画素と同一基板上に形成される。なお、表
示装置は、フレキシブルプリント基板（ＦＰＣ）を含んでもよい。なお、表示装置は、フ
レキシブルプリント基板（ＦＰＣ）などを介して接続され、ＩＣチップ、抵抗素子、容量
素子、インダクタ、トランジスタなどが取り付けられたプリント配線基板（ＰＷＢ）を含
んでいても良い。なお、表示装置は、偏光板または位相差板などの光学シートを含んでい
ても良い。なお、表示装置は、照明装置、筐体、音声入出力装置、光センサなどを含んで
いても良い。
【００２４】
なお、一画素とは、明るさを制御できる要素一つ分を示すものとする。よって、一例とし
ては、一画素とは、一つの色要素を示すものとし、その色要素一つで明るさを表現する。
従って、そのときは、ＲＧＢの色要素からなるカラー表示装置の場合には、画像の最小単
位は、Ｒの画素とＧの画素とＢの画素との三画素から構成されるものとする。
【００２５】
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成
要素の混同を避けるために付したものであり、数的に限定するものではないことを付記す
る。
【００２６】
次にインバータ回路としてＥＥＭＯＳ回路を用いたゲート線駆動回路、及びソース線駆動
回路の回路図、並びに上面図と断面図について一例を示し、説明する。
【００２７】
次に、インバータ回路としてＥＥＭＯＳ回路を用いたソース線駆動回路の構成について説
明を行う。
【００２８】
図２は、図１に示した表示装置における、ソース線駆動回路１０１の構成を示した図であ
る。ソース線駆動回路は、クロック信号用レベルシフタ２０１、スタートパルス用レベル
シフタ２０２、シフトレジスタ２５１を構成するパルス出力回路２０３、ＮＡＮＤ回路２
０４、バッファ２０５、サンプリングスイッチ２０６を有しており、外部より入力される
信号は、第１のクロック信号（ＣＬＫ１）、第２のクロック信号（ＣＬＫ２）、スタート
パルス（ＳＰ）、アナログ映像信号（Ｖｉｄｅｏ）である。この中で、第１のクロック信
号（ＣＬＫ１）、第２のクロック信号（ＣＬＫ２）、およびスタートパルス（ＳＰ、また
は入力信号ともいう）に関しては、外部から駆動回路に低電圧振幅の信号として入力され
た直後、クロック信号用レベルシフタ２０１又はスタートパルス用レベルシフタ２０２に
よって振幅変換を受け、高電圧振幅の信号となる。また、本実施の形態の表示装置におけ
るソース線駆動回路は、一例として、シフトレジスタ中の１段のパルス出力回路より出力
されるサンプリングパルスが、サンプリングスイッチ２０６を駆動することによって、ソ
ース線Ｓｏｕｔ１乃至Ｓｏｕｔ（Ｎ）列分のアナログ映像信号を同時にサンプリングして
いるものを説明する。なお、他にも走査方向を切り替えるための走査方向切り替え信号等
を入力する構成としても良い。また本実施の形態では、第１のクロック信号（ＣＬＫ１）
、第２のクロック信号（ＣＬＫ２）の２相のクロック信号により駆動する例を示すが、２
相以外のクロック信号の入力により駆動回路を駆動する構成としてもよい。
【００２９】
図３（Ａ）、（Ｂ）に、図２で示したシフトレジスタ２５１が有するパルス出力回路２０
３の構成を示す。なお本実施の形態では、スタティック回路のシフトレジスタについて一
例を示し、説明するものである。パルス出力回路３００は、一例として、スタートパルス
ＳＰが入力される端子に接続された第１のスイッチ３０１と、第１のスイッチ３０１を介
して入力される信号を反転して出力する第１のインバータ回路３０２と、第１のインバー
タ回路３０２で反転された信号を反転して出力する第２のインバータ回路３０３と、第２
のインバータ回路３０３で反転された信号が入力される端子に接続された第２のスイッチ
３０４及び第３のインバータ回路３０５と、で構成される。図３（Ａ）に示した回路図に
おいて、点線３５０で示したブロックが１段分のサンプリングパルスを出力するパルス出
力回路であり、図３（Ａ）のシフトレジスタは、Ｎ段（ｎは自然数、１＜Ｎ）のパルス出
力回路によって構成されている。Ｎ段のパルス出力回路からは、それぞれの第３のインバ
ータ回路３０５の出力端子より、出力信号ｏｕｔ１乃至ｏｕｔＮが出力される。なお、上
記説明した１段目（奇数段目）の次段である２段目（偶数段目）のパルス出力回路では、
第１のスイッチ３０１と第２のスイッチ３０４との間で、入力される第１のクロック信号
と第２のクロック信号とを入力する配線が切り替わって接続される。以下３段目以降、交
互に第１のクロック信号と第２のクロック信号とを入力する配線が、第１のスイッチ３０
１と第２のスイッチ３０４との間に交互に切り替わって接続される。
【００３０】
図３（Ｂ）は、パルス出力回路の回路構成を詳細に示したものである。パルス出力回路本
体は、ＴＦＴ３５１、ＴＦＴ３５２、ＴＦＴ３５３、ＴＦＴ３５４、ＴＦＴ３５５、ＴＦ
Ｔ３５６、ＴＦＴ３５７、ＴＦＴ３５８を有する。また奇数段目のパルス出力回路３３１
及び偶数段目のパルス出力回路３３２は、第１のクロック信号ＣＬＫ１を供給するための
配線３５９、及び第２のクロック信号ＣＬＫ２を供給するための配線３６０に接続されて
いる。一段目のパルス出力回路３３１において、ＴＦＴ３５１の第１端子はスタートパル
スＳＰが入力される端子に接続され、ゲート端子は配線３５９が接続され、第２端子はＴ
ＦＴ３５３のゲート端子及びＴＦＴ３５６の第２端子に接続される。ＴＦＴ３５２の第１
端子及びゲート端子は高電源電位ＶＤＤが供給される配線に接続され、第２端子はＴＦＴ
３５３の第１端子、ＴＦＴ３５５のゲート端子、ＴＦＴ３５８のゲート端子に接続される
。ＴＦＴ３５３の第２端子は低電源電位ＶＳＳ（ＧＮＤともいう）が供給される配線に接
続される。ＴＦＴ３５４の第１端子及びゲート端子は高電源電位ＶＤＤが供給される配線
に接続され、第２端子はＴＦＴ３５５の第１端子及びＴＦＴ３５６の第１端子に接続され
る。ＴＦＴ３５５の第２端子は低電源電位ＶＳＳが供給される配線に接続される。ＴＦＴ
３５６のゲート端子は配線３６０に接続される。ＴＦＴ３５７の第１端子及びゲート端子
は高電源電位ＶＤＤが供給される配線に接続され、第２端子はＴＦＴ３５８の第１端子に
接続される。なお、１段目のパルス出力回路３３１におけるＴＦＴ３５７の第２端子は、
２段目のパルス出力回路３３２におけるＴＦＴ３５１の第１端子に接続される。同様に、
パルス出力回路におけるＴＦＴの第２端子には、順次次の段のパルス出力回路が接続され
る。
【００３１】
図３（Ｂ）において、ＴＦＴ３５２及びＴＦＴ３５３は、図３（Ａ）で示した第１のイン
バータ回路３０２に相当し、ＥＥＭＯＳ回路を構成する。また、ＴＦＴ３５４及びＴＦＴ
３５５は、図３（Ａ）で示した第２のインバータ回路３０３に相当し、ＥＥＭＯＳ回路を
構成する。ＴＦＴ３５１は、図３（Ａ）で示した第１のスイッチ３０１に相当する。ＴＦ
Ｔ３５６は、図３（Ａ）で示した第２のスイッチ３０４に相当する。なおＴＦＴ３５１及
びＴＦＴ３５６は、ＴＦＴ３５２乃至ＴＦＴ３５５と同様に、エンハンスメント型トラン
ジスタで構成することが好ましい。スイッチとしてエンハンスメント型トランジスタを用
いることにより、トランジスタのオフ電流を低減することができるため、低消費電力化が
図れるとともに、作製プロセスを簡略することができる。
【００３２】
なお、ｎチャネル型トランジスタまたはｐチャネル型トランジスタのようなトランジス
タは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり
、ドレイン領域とソース領域の間にチャネル形成領域を有しており、ドレイン領域とチャ
ネル形成領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレイ
ンとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはド
レインであるかを限定することが困難な場合もある。そこで、本実施の形態においては、
ソース及びドレインとして機能する領域のそれぞれを、第１端子、第２端子と表記するも
のとする。またゲートとして機能する端子については、ゲート端子と表記するものとする
。
【００３３】
ここで、図３（Ａ）、（Ｂ）で示した回路の回路動作について説明する。図４に示すタ
イミングチャートを参照する。なお図４では説明のため、図３（Ｂ）で示す回路でのノー
ドとして１段目のパルス出力回路において、ＴＦＴ３５１の第２端子をノードＡ（図４中
、Ａと示す）、ＴＦＴ３５２の第２端子をノードＢ（図４中、Ｂと示す）、ＴＦＴ３５４
の第２端子をノードＣ（図４中、Ｃと示す）、ＴＦＴ３５７の第２端子をノードｏｕｔ１
（図４中、ｏｕｔ１と示す）とする。また図３（Ｂ）で示す回路でのノードとして２段目
のパルス出力回路において、ＴＦＴ３５１の第２端子をノードＤ（図４中、Ｄと示す）、
ＴＦＴ３５２の第２端子をノードＥ（図４中、Ｅと示す）、ＴＦＴ３５４の第２端子をノ
ードＦ（図４中、Ｆと示す）、ＴＦＴ３５７の第２端子をノードｏｕｔ２（図４中、ｏｕ
ｔ２と示す）とする。また図３（Ｂ）で示す回路でのノードとして３段目のパルス出力回
路において、ＴＦＴ３５１の第２端子をノードＧ（図４中、Ｇと示す）とする。
【００３４】
図４中、期間Ｔ１で、スタートパルスＳＰがＨレベル、第１のクロック信号ＣＬＫ１がＨ
レベル、第２のクロック信号がＬレベルの際の動作について説明する。第１のクロック信
号ＣＬＫ１がＨレベルになることで、１段目のパルス出力回路のＴＦＴ３５１がオン状態
となる。そして、スタートパルスの電圧レベルであるＨレベルが、ノードＡの電圧レベル
をＨレベルに上昇させる。そして、ノードＡの電圧レベルがＨレベルに上昇することによ
り、１段目のパルス出力回路のＴＦＴ３５３がオン状態になる。そして、低電源電位の電
圧レベルであるＬレベルが、ノードＢの電圧レベルをＬレベルに下降させる。そして、ノ
ードＢの電圧レベルがＬレベルに下降することにより、１段目のパルス出力回路のＴＦＴ
３５５がオフ状態となる。そして、高電源電位の電圧レベルであるＨレベルが、ノードＣ
の電圧レベルをＨレベルに上昇させる。また、ノードＢの電圧レベルがＬレベルに下降す
ることにより、１段目のパルス出力回路のＴＦＴ３５８がオフ状態となる。そして、高電
源電位の電圧レベルであるＨレベルが、ノードｏｕｔ１の電圧レベルをＨレベルに上昇さ
せる。なお、第２のクロック信号ＣＬＫ２は、Ｌレベルであるため、１段目のパルス出力
回路のＴＦＴ３５６及び２段目のパルス出力回路のＴＦＴ３５１はオフ状態となる。
【００３５】
次に図４中、期間Ｔ２で、スタートパルスＳＰがＬレベル、第１のクロック信号ＣＬＫ１
がＬレベル、第２のクロック信号がＨレベルの際の動作について説明する。第１のクロッ
ク信号がＬレベルになることで、１段目のパルス出力回路のＴＦＴ３５１がオフ状態とな
る。一方、第２のクロック信号ＣＬＫ２は、Ｈレベルであるため、１段目のパルス出力回
路のＴＦＴ３５６はオン状態となる。そのため、期間Ｔ１でＨレベルにあったノードＣの
電圧レベルにより、ノードＡの電圧レベルがＨレベルを保持することとなる。そして、１
段目のパルス出力回路では、期間Ｔ１と同じ動作を行うこととなる。期間Ｔ２では、第２
のクロック信号ＣＬＫ２がＨレベルになることで、２段目のパルス出力回路のＴＦＴ３５
１がオン状態となる。そして、ノードｏｕｔ１の電圧レベルであるＨレベルが、ノードＤ
の電圧レベルをＨレベルに上昇させる。そして、ノードＤの電圧レベルがＨレベルに上昇
することにより、２段目のパルス出力回路のＴＦＴ３５３がオン状態になる。そして、低
電源電位の電圧レベルであるＬレベルが、ノードＥの電圧レベルをＬレベルに下降させる
。そして、ノードＥの電圧レベルがＬレベルに下降することにより、２段目のパルス出力
回路のＴＦＴ３５５がオフ状態となる。そして、高電源電位の電圧レベルであるＨレベル
が、ノードＦの電圧レベルをＨレベルに上昇させる。また、ノードＥの電圧レベルがＬレ
ベルに下降することにより、２段目のパルス出力回路のＴＦＴ３５８がオフ状態となる。
そして、高電源電位の電圧レベルであるＨレベルが、ノードｏｕｔ２の電圧レベルをＨレ
ベルに上昇させる。なお、第１のクロック信号ＣＬＫ１は、Ｌレベルであるため、２段目
のパルス出力回路のＴＦＴ３５６及び３段目のパルス出力回路のＴＦＴ３５１はオフ状態
となる。
【００３６】
次に図４中、期間Ｔ３で、スタートパルスＳＰがＬレベル、第１のクロック信号ＣＬＫ１
がＨレベル、第２のクロック信号がＬレベルの際の動作について説明する。第１のクロッ
ク信号がＨレベルになることで、１段目のパルス出力回路のＴＦＴ３５１がオン状態とな
る。一方、第２のクロック信号ＣＬＫ２は、Ｌレベルであるため、１段目のパルス出力回
路のＴＦＴ３５６はオフ状態となる。そのため、ノードＡの電圧レベルがＬレベルに下降
することとなる。そして、ノードＡの電圧レベルがＬレベルに下降することにより、１段
目のパルス出力回路のＴＦＴ３５３がオフ状態になる。そして、高電源電位の電圧レベル
であるＨレベルが、ノードＢの電圧レベルをＨレベルに上昇させる。そして、ノードＢの
電圧レベルがＨレベルに上昇することにより、１段目のパルス出力回路のＴＦＴ３５５が
オン状態となる。そして、低電源電位の電圧レベルであるＬレベルが、ノードＣの電圧レ
ベルをＬレベルに下降させる。また、ノードＢの電圧レベルがＨレベルに上昇することに
より、１段目のパルス出力回路のＴＦＴ３５８がオン状態となる。そして、低電源電位の
電圧レベルであるＬレベルが、ノードｏｕｔ１の電圧レベルをＬレベルに下降させる。な
お、第２のクロック信号ＣＬＫ２は、Ｌレベルであるため、１段目のパルス出力回路のＴ
ＦＴ３５６及び２段目のパルス出力回路のＴＦＴ３５１はオフ状態となる。また、期間Ｔ
２での１段目のパルス出力回路と同様に、２段目のパルス出力回路のＴＦＴ３５６はオン
状態となっており、期間Ｔ２でＨレベルにあったノードＦの電圧レベルにより、ノードＦ
の電圧レベルがＨレベルを保持することとなる。そして、２段目のパルス出力回路では、
期間Ｔ２と同じ動作を行うこととなる。期間Ｔ３では、第１のクロック信号ＣＬＫ１がＨ
レベルになることで、３段目のパルス出力回路のＴＦＴ３５１がオン状態となる。そして
、ノードｏｕｔ２の電圧レベルであるＨレベルが、ノードＧの電圧レベルをＨレベルに上
昇させる。そして、ノードＧの電圧レベルがＨレベルに上昇することにより、３段目のパ
ルス出力回路のＴＦＴ３５３がオン状態になる。以下、順次トランジスタのオンまたはオ
フが制御されることにより、パルス出力回路を複数段組み合わせたシフトレジスタとして
駆動することができる。
【００３７】
なお、図３（Ａ）、図３（Ｂ）、図４で説明したパルス出力回路において、ノードＡとノ
ードＣとの間に第２のスイッチ３０４が設けられている構成について示している。これは
、高電源電位ＶＤＤに接続されたＴＦＴ３５４により制御されるノードＣの電圧レベルが
（ＶＤＤ−ＶｔｈＮ）以下（ＶｔｈＮはＴＦＴ３５４のしきい値電圧）となるためである
。第２のスイッチ３０４によって、ノードＡとノードＣとの接続を切り離して駆動するこ
とによって、ノードＡの電位によるＴＦＴ３５３の駆動能力を高めることができるため好
適である。なお、第２のスイッチ３０４を設けない構成としても、本実施の形態の発明を
なし得ることができる。
【００３８】
また、ソース線駆動回路の構成では、各パルス出力回路から出力される信号の否定論理
積（ＮＡＮＤ）をとって、各ソース線を駆動するための信号を生成している。そのため、
最終段のパルス出力回路においては、ソース線の数より多いパルス出力回路を設けておい
て、ソース線に出力するための信号を生成する構成とすることが好ましい。
【００３９】
図５（Ａ）は、図２で示したクロック信号用レベルシフタ２０１の構成を示している。
これは、互いに逆の極性を有するクロック信号（ＣＬＫ１とＣＬＫ２）を、１入力型のレ
ベルシフタ回路を並列に配置してそれぞれ振幅変換を行い（Ｓｔａｇｅ１）、以後のバッ
ファ段（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）では、互いの出力をそれぞれの反転入力信号とし
て用いる構成をとっている。
【００４０】
図５（Ａ）に示した回路の動作について説明する。なお、ここで用いている電源の電位
は、ＶＳＳ、ＶＤＤ０、ＶＤＤの３電位であり、ＶＳＳ＜ＶＤＤ０＜ＶＤＤとする。クロ
ック信号の振幅をソース線駆動回路入力部でレベルシフトする構成とすることで、低消費
電力化及びノイズの減少を図ることができる。また、図５（Ａ）において、ＴＦＴ６０１
、ＴＦＴ６０３、ＴＦＴ６０６、ＴＦＴ６０８はダブルゲート構造をとっているが、これ
らはシングルゲートでも良いし、３つ以上のゲート電極を有するマルチゲート構造であっ
ても良い。その他のＴＦＴに関しても、ゲート電極の数による制限は特に設けない。
【００４１】
信号入力部（ＣＬＫ  ｉｎ１）より、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ０の振幅を
有する第１の入力クロック信号（ＣＬＫ  ｉｎ１）が入力される。第１の入力クロック信
号がＨレベルのとき、ＴＦＴ６０２、６０４がオン状態になり、ＴＦＴ６０３のゲート電
極の電圧レベルがＬレベルとなってオフ状態になる。ここで、ＴＦＴ６０２のオン抵抗は
、ＴＦＴ６０１のそれよりも十分に低く設計しておく。よってノードαは、Ｌレベルとな
る。第１の入力クロック信号がＬレベルのとき、ＴＦＴ６０２、６０４はオフ状態になる
。よって、飽和動作しているＴＦＴ６０１を通じて、ＴＦＴ６０３のゲート端子の電圧レ
ベルはＶＤＤに上昇し、その電位が（ＶＤＤ−ＶｔｈＮ）となったところでＴＦＴ６０１
はオフ状態になり、ＴＦＴ６０３のゲート電極が浮遊状態となる。これによりＴＦＴ６０
３がオン状態になり、ノードαの電位はＶＤＤに上昇する。ここで、容量６０５により、
ノードαの電位上昇に伴って、浮遊状態となっているＴＦＴ６０３のゲート端子の電位が
上昇し、その電位はＶＤＤよりも高い電位をとり、（ＶＤＤ＋ＶｔｈＮ）を上回ることに
よって、ノードαに現れるＨレベルはＶＤＤに等しくなる。よって、出力信号のＬレベル
はＶＳＳ、ＨレベルはＶＤＤとなり、振幅変換が完了する。
【００４２】
一方、信号入力部（ＣＬＫ  ｉｎ２）より、同じくＶＳＳ／ＶＤＤ０の振幅を有する第
２の入力クロック信号（ＣＬＫ  ｉｎ２）が入力される。前述と同様の動作によって、Ｔ
ＦＴ６０６乃至ＴＦＴ６０９および容量６１０で構成された１入力型のレベルシフタ回路
によって振幅変換が行われ、ノードβにはＶＳＳ／ＶＤＤの振幅を有する信号が出力され
る。なお、ノードαに現れた信号は、入力された第１の入力クロック信号に対して極性が
反転しており、ノードβに現れた信号は、入力された第２の入力クロック信号に対して極
性が反転している。
【００４３】
図５（Ａ）で説明するレベルシフタは、振幅変換後のパルスに対する負荷を考慮して、
レベルシフタ回路（Ｓｔａｇｅ１）の後に、バッファ段を設けている（Ｓｔａｇｅ２〜Ｓ
ｔａｇｅ４）。このバッファ段を構成するインバータ回路は２入力型であり、入力信号お
よびその反転信号を要する。２入力型を用いる理由は、低消費電力化である。前述のレベ
ルシフタ回路において、ＴＦＴ６０２がオン状態であるとき、ＴＦＴ６０１乃至ＴＦＴ６
０２を通じて、ＶＳＳ−ＶＤＤ間に貫通電流が流れる。２入力型を用いることによって、
動作中に貫通電流が流れないようにしている。
【００４４】
図５（Ａ）では、Ｓｔａｇｅ２のインバータ回路において、ＴＦＴ６１１のゲート端子
に入力される信号と、ＴＦＴ６１２のゲート端子に入力される信号は、互いに逆の極性を
有する信号である。そこで、第１の入力クロック信号および第２の入力クロック信号が、
互いに極性の反転した信号であることを利用し、ノードαに現れた出力信号と、ノードβ
に現れた出力信号とを、互いの信号の反転入力信号として用いている。
【００４５】
インバータ回路の動作について説明する。ここでは、Ｓｔａｇｅ２の一方である、ＴＦ
Ｔ６１１乃至６１４および容量６１５でなるインバータ回路における動作について述べる
。
Ｓｔａｇｅ２の他方であるＴＦＴ６１６乃至ＴＦＴ６１９及び容量６２０でなるインバー
タ回路、Ｓｔａｇｅ３のＴＦＴ６２１乃至ＴＦＴ６２４及び容量６２５でなるインバータ
回路、Ｓｔａｇｅ３のＴＦＴ６２６乃至ＴＦＴ６２９及び容量６３０でなるインバータ回
路、Ｓｔａｇｅ４のＴＦＴ６３１乃至ＴＦＴ６３４及び容量６３５でなるインバータ回路
、Ｓｔａｇｅ４のＴＦＴ６３６乃至ＴＦＴ６３９及び容量６４０でなるインバータ回路な
どの、他のインバータ回路に関しても動作は同様である。
【００４６】
ＴＦＴ６１１のゲート端子に入力される信号がＨレベルのとき、ＴＦＴ６１１がオン状
態となり、ＴＦＴ６１３のゲート電極の電位はＶＤＤに上昇し、その電位が（ＶＤＤ−Ｖ
ｔｈＮ）となったところでＴＦＴ６１１がオフ状態となり、ＴＦＴ６１３のゲート端子は
浮遊状態となる。一方、ＴＦＴ６１２、６１４のゲート電極に入力される信号はＬレベル
であるから、ＴＦＴ６１２、６１４はＯＦＦする。ＴＦＴ６１３のゲート電極の電位は、
（ＶＤＤ−ＶｔｈＮ）まで上昇しているから、ＴＦＴ６１３はオン状態になり、ノードγ
の電位がＶＤＤに上昇する。ここで、前述のレベルシフタ回路の動作と同様、容量６１５
の働きにより、ノードγの電位上昇に伴って、浮遊状態となっているＴＦＴ６１３のゲー
ト電極の電位が引き上げられ、その電位はＶＤＤよりも高い電位をとり、（ＶＤＤ＋Ｖｔ
ｈＮ）を上回ることによって、ノードγに現れるＨレベルはＶＤＤに等しくなる。
【００４７】
一方、ＴＦＴ６１１のゲート端子に入力される信号がＬレベルのとき、ＴＦＴ６１１がオ
フ状態になり、ＴＦＴ６１２、６１４のゲート端子にはＨレベルが入力されてオン状態に
なる。したがって、ＴＦＴ６１３のゲート電極の電位はＬレベルとなり、ノードγにはＬ
レベルが現れる。
【００４８】
同様の動作により、ノードδにもパルスが出力される。このとき、ノードδには、ノード
γに現れるパルスと極性が反転したパルスが出力される。
【００４９】
以後、Ｓｔａｇｅ３、Ｓｔａｇｅ４においても同様の動作が行われる。ノードζには、
ノードεに現れるパルスと極性が反転したパルスが出力される。最終的に信号出力部（Ｃ
ＬＫ  ｏｕｔ１）および信号出力部（ＣＬＫ  ｏｕｔ２）にパルスが出力される。
【００５０】
図５（Ｂ）は、クロック信号の振幅変換の様子を示したものである。入力信号の振幅は
、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ０であり、出力信号の振幅は、Ｌレベル／Ｈレベ
ル＝ＶＳＳ／ＶＤＤとなっている。
【００５１】
図５（Ｃ）は、図２で示したスタートパルス（ＳＰ）用のレベルシフタ２０２を示して
いる。スタートパルスの場合、その反転信号を持たないことから、１入力型のレベルシフ
タ回路（Ｓｔａｇｅ１）の出力が、１入力型のインバータ回路（Ｓｔａｇｅ２）に入力さ
れ、さらにＳｔａｇｅ１の出力とＳｔａｇｅ２の出力とを用いて、２入力型のインバータ
回路（Ｓｔａｇｅ３）へと続く。回路動作に関しては、１入力型のレベルシフタ回路はク
ロック信号の場合と同様である。１入力型のインバータ回路に関しても、１入力型のレベ
ルシフタ回路と比較して、入力される信号の振幅がＬレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ
であって、入出力パルス間の振幅変換がないことを除いて、回路内の動作は同様であるの
で、ここでは説明を省略する。なお、図５（Ｃ）において、１入力型のインバータ回路（
Ｓｔａｇｅ１）はＴＦＴ６４１乃至６４４及び容量６４５を有し、１入力型のインバータ
回路（Ｓｔａｇｅ２）はＴＦＴ６４６乃至６４９及び容量６５０を有し、２入力型のイン
バータ回路（Ｓｔａｇｅ３）はＴＦＴ６５１乃至６５４及び容量６５５を有する。
【００５２】
図５（Ｄ）は、スタートパルス（ＳＰ）の振幅変換の様子を示したものである。入力信号
の振幅は、クロック信号と同様、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤ０、出力信号の振
幅は、Ｌレベル／Ｈレベル＝ＶＳＳ／ＶＤＤとなっている。
【００５３】
図６（Ａ）は、図２で示した２入力型のＮＡＮＤ回路２０４を示している。構成として
は、１入力型のインバータ回路と類似であり、１入力インバータ回路における信号入力部
が２入力となり、ＴＦＴ７０２、７０３およびＴＦＴ７０５、７０６が直列配置されてい
る点のみが異なる。なお、図６（Ａ）においてＴＦＴ７０１がダブルゲート構造をとって
いる例を示している。
【００５４】
信号入力部（Ｉｎ１）および信号入力部（Ｉｎ２）に、ともにＨレベルが入力されると、
ＴＦＴ７０２、７０３、７０５、７０６がＯＮし、ＴＦＴ７０４のゲート端子の電圧レベ
ルがＬレベルとなってオフ状態となり、信号出力部（Ｏｕｔ）にはＬレベルが現れる。信
号入力部（Ｉｎ１）および信号入力部（Ｉｎ２）のいずれか一方あるいは両方にＬレベル
が入力されると、ＴＦＴ７０４のゲート端子と低電源電位ＶＳＳとは導通しないため、Ｔ
ＦＴ７０４のゲート端子の電圧レベルはＶＤＤに上昇してオン状態となり、さらに容量７
０７の働きによって、（ＶＤＤ＋ＶｔｈＮ）よりも高い電位をとり、信号出力部（Ｏｕｔ
）には電位ＶＤＤのＨレベルが現れる。
【００５５】
図６（Ｂ）は図２で示したバッファ２０５の構成を示しており、１入力型のインバータ
回路（Ｓｔａｇｅ１）および２入力型のインバータ回路（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）
によって構成されている。１入力型のインバータ回路、２入力型のインバータ回路とも、
動作に関してはレベルシフタの項で説明したので、ここでは説明を省略する。なお、図６
（Ｂ）において、１入力型のインバータ回路（Ｓｔａｇｅ１）はＴＦＴ７１１乃至７１４
及び容量７１５を有し、２入力型のインバータ回路（Ｓｔａｇｅ２）はＴＦＴ７１６乃至
７１９及び容量７２０を有し、２入力型のインバータ回路（Ｓｔａｇｅ３）はＴＦＴ７２
１乃至７２４及び容量７２５を有し、２入力型のインバータ回路（Ｓｔａｇｅ４）はＴＦ
Ｔ７２６乃至７２９及び容量７３０を有する。
【００５６】
図６（Ｃ）は、図２で示したサンプリングスイッチ２０６の構成を示している。信号入
力部（２５）より、サンプリングパルスが入力され、並列配置された１２個のＴＦＴ７３
１が同時に制御される。１２個のＴＦＴ７３１の入力電極（１）〜（１２）に、アナログ
映像信号が入力され、サンプリングパルスが入力されたときの映像信号の電位を、ソース
線に書き込む働きをする。
【００５７】
本実施の形態にて示した表示装置は、画素部を駆動するための駆動回路のトランジスタ
を、画素ＴＦＴと同一の極性を有する単極性で、且つエンハンスメント型のＴＦＴである
とする。これにより、相補型の回路構成とするための工程を省略することが可能となり、
製造コストの削減や歩留まり向上に寄与することが出来る。
【００５８】
次に図７は、図１で示した表示装置における、ゲート線駆動回路１０２の回路構成を示し
た図である。クロック信号用レベルシフタ７５１、スタートパルス用レベルシフタ７５２
、シフトレジスタ７８１を構成するパルス出力回路７５３、ＮＡＮＤ回路７５４、バッフ
ァ７５５を有する。
【００５９】
ゲート線駆動回路には、第１のクロック信号（ＣＬＫ１）、第２のクロック信号（ＣＬ
Ｋ２）、スタートパルス（ＳＰ）が入力される。これらの入力信号は、外部から低電圧振
幅の信号として入力された直後、クロック信号用レベルシフタ７５１、スタートパルス用
レベルシフタ７５２によって振幅変換を受け、高電圧振幅の信号として駆動回路に入力さ
れる。
【００６０】
なお、パルス出力回路７５３、バッファ７５５、クロック信号用レベルシフタ７５１、
スタートパルス用レベルシフタ７５２、及びＮＡＮＤ回路７５４の構成および動作に関し
ては、ソース線駆動回路に用いたものと同様であるので、ここでは説明を省略する。
【００６１】
次に、図３（Ｂ）に示したパルス出力回路のレイアウト図（上面図）を図８に示す。なお
、図８では、複数段形成されるパルス出力回路のうち、一段目にあたるパルス出力回路に
ついて示すものである。
【００６２】
図８のパルス出力回路は、電源電位ＶＤＤが供給される電源線８０１、電源電位ＧＮＤが
供給される電源線８０２、制御信号線８０３、制御信号線８０４、制御信号線８０５、Ｔ
ＦＴ３５１、ＴＦＴ３５２、ＴＦＴ３５３、ＴＦＴ３５４、ＴＦＴ３５５、ＴＦＴ３５６
、ＴＦＴ３５７、ＴＦＴ３５８で構成される。
【００６３】
図８中では、酸化物半導体膜８０６、第１の配線層８０７、第２の配線層８０８、コンタ
クト孔８０９について示している。なお第１の配線層８０７は、ゲート電極を形成する層
である。また、第２の配線層８０８は、トランジスタのソース電極またはドレイン電極を
形成する層である。
【００６４】
なお図８中での各回路素子の接続関係については、図３（Ｂ）と同様である。なお、図８
中、制御信号線８０３はスタートパルスＳＰが供給される配線であり、制御信号線８０４
は第１のクロック信号が供給される配線であり、制御信号線８０５は第２のクロック信号
が供給される配線であり、電源線８０１は高電源電位ＶＤＤが供給される配線であり、電
源線８０２は、低電源電位ＶＳＳが供給される配線である。
【００６５】
図８のパルス出力回路のレイアウト図において、本実施の形態では、ＴＦＴ３５１乃至Ｔ
ＦＴ３５８をＥＥＭＯＳで構成とするものである。そのため、ＴＦＴを流れるオフ電流を
小さくすることができる。また酸化物半導体膜をチャネル形成領域に用いたＴＦＴは、ア
モルファスシリコンをチャネル形成領域に用いたＴＦＴに比べ、移動度等の電気的特性に
優れるため、性能を落とすことなく、回路におけるＴＦＴが占める面積を縮小することが
できる。
【００６６】
なお、図８のパルス出力回路のレイアウト図において、ＴＦＴ３５１乃至ＴＦＴ３５８の
チャネル形成領域の形状をＵ字型にしてもよい。また図中では各ＴＦＴのサイズについて
同サイズとして示しているが、後段の負荷の大きさに応じてＴＦＴの大きさを適宜変更し
ても良い。
【００６７】
次に図８で説明したレイアウト図におけるＴＦＴの作製工程について図９を用いて説明す
る。図９では、２つのｎチャネル型の薄膜トランジスタを用いて駆動回路を構成するイン
バータ回路、例えば図８におけるＴＦＴ３５４及びＴＦＴ３５５の断面を示して、その作
製を以下説明する。なお、ＴＦＴ３５４及びＴＦＴ３５５の断面は、図８中の点線Ａ−Ｂ
、及びＣ−Ｄについて示すものである。
【００６８】
なお、画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配
置したエンハンスメント型トランジスタを用いて画素電極への電圧印加のオンオフを切り
替える。この画素部に配置するエンハンスメント型トランジスタは、酸化物半導体を用い
ており、その電気特性は、ゲート電圧±２０Ｖにおいて、オンオフ比が１０９以上である
ため、リーク電流が少なく、低消費電力駆動を実現することができる。
【００６９】
駆動回路のインバータ回路の断面構造を図９（Ａ）に示す。なお、図９（Ａ）に示すＴＦ
Ｔ３５４、ＴＦＴ３５５は、半導体層下にゲート絶縁膜を介してゲート電極が設けられ、
半導体層上に配線が設けられている薄膜トランジスタの例である。
【００７０】
図９（Ａ）において、基板９００上に第１のゲート電極９０１及び第２のゲート電極９０
２を設ける。第１のゲート電極９０１及び第２のゲート電極９０２の材料は、アルミニウ
ム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ましいが、Ａｌ単体
では耐熱性が劣り、また腐蝕しやすい等の問題点があるので耐熱性導電性材料と組み合わ
せて形成する。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タング
ステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム
（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組
み合わせた合金膜、または上述した元素を成分とする窒化物で形成する。
【００７１】
例えば、第１のゲート電極９０１及び第２のゲート電極９０２の２層の積層構造としては
、アルミニウム層上にモリブデン層が積層された二層の積層構造、または銅層上にモリブ
デン層を積層した二層構造、または銅層上に窒化チタン層若しくは窒化タンタル層を積層
した二層構造、窒化チタン層とモリブデン層とを積層した二層構造とすることが好ましい
。３層の積層構造としては、タングステン層または窒化タングステン層と、アルミニウム
と珪素の合金またはアルミニウムとチタンの合金と、窒化チタンまたはチタン層とを積層
した積層とすることが好ましい。
【００７２】
また、第１のゲート電極９０１及び第２のゲート電極９０２を覆うゲート絶縁層９０３上
には、第１の酸化物半導体膜９０５と、第２の酸化物半導体膜９０７とを設ける。
【００７３】
第１の酸化物半導体膜９０５上には、ゲート絶縁層９０３に形成されたコンタクトホール
９０４を介して第１のゲート電極９０１と直接接続した第１配線９０９、及び第２の酸化
物半導体膜９０７上に延在した第２配線９１０を設ける。また、第２の酸化物半導体膜９
０７上には第３配線９１１を設ける。
【００７４】
ＴＦＴ３５４は、第１のゲート電極９０１と、ゲート絶縁層９０３を介して第１のゲート
電極９０１と重なる第１の酸化物半導体膜９０５とを有し、第１配線９０９、第２配線９
１０に接続される。
【００７５】
また、ＴＦＴ３５５は、第２のゲート電極９０２と、ゲート絶縁層９０３を介して第２の
ゲート電極９０２と重なる第２の酸化物半導体膜９０７とを有し、第２配線９１０、第３
配線９１１に接続される。
【００７６】
また、第１の酸化物半導体膜９０５と第１配線９０９との間にはｎ＋層９０６ａを設け、
第１の酸化物半導体膜９０５と第２配線９１０との間にはｎ＋層９０６ｂを設ける。また
、第２の酸化物半導体膜９０７と第２配線９１０との間にはｎ＋層９０８ａを設け、第２
の酸化物半導体膜９０７と第３配線９１１との間にはｎ＋層９０８ｂを設ける。
【００７７】
本実施の形態で説明する、ソース領域又はドレイン領域として機能できるｎ＋層９０６ａ
、９０６ｂ、９０８ａ、９０８ｂは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜であり、第１の
酸化物半導体膜９０５、第２の酸化物半導体膜９０７の成膜条件とは異なる成膜条件で形
成され、より低抵抗な酸化物半導体膜である。なお、本実施の形態では、ｎ＋層９０６ａ
、９０６ｂ、９０８ａ、９０８ｂは、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜であり、少なく
ともアモルファス成分を含んでいるものとする。ｎ＋層９０６ａ、９０６ｂ、９０８ａ、
９０８ｂは非晶質構造の中に結晶粒（ナノクリスタル）を含む場合がある。このｎ＋層９
０６ａ、９０６ｂ、９０８ａ、９０８ｂ中の結晶粒（ナノクリスタル）は直径１ｎｍ〜１
０ｎｍ、代表的には２ｎｍ〜４ｎｍ程度である。
【００７８】
ｎ＋層９０６ａ、９０６ｂ、９０８ａ、９０８ｂを設けることにより、金属層である第１
配線９０９、第２配線９１０、第３配線９１１と、第１の酸化物半導体膜９０５、第２の
酸化物半導体膜９０７との間を良好な接合としてショットキー接合に比べて熱的にも安定
動作を有せしめることができる。また、チャネルのキャリアを供給する（ソース側）、ま
たはチャネルのキャリアを安定して吸収する（ドレイン側）、または抵抗成分を配線との
界面に作らないためにも積極的にｎ＋層を設けると効果的である。また低抵抗化により、
高いドレイン電圧でも良好な移動度を保持することができる。
【００７９】
図９（Ａ）に示すように、第１の酸化物半導体膜９０５に電気的に接続する第１の配線９
０９は、ゲート絶縁層９０３に形成されたコンタクトホール９０４を介してＴＦＴ３５４
の第１のゲート電極９０１と直接接続する。直接接続させることにより、良好なコンタク
トを得ることができ、接触抵抗を低減することができる。第１のゲート電極９０１と第１
配線９０９を他の導電膜、例えば透明導電膜を介して接続する場合に比べて、コンタクト
ホールの数の低減、コンタクトホールの数の低減による占有面積の縮小を図ることができ
る。
【００８０】
また、図９（Ａ）に示すように、第１配線９０９、第２配線９１０、第３配線９１１、第
１の酸化物半導体膜９０５、及び第２の酸化物半導体膜９０７上に、ＯＨ基を含む酸化珪
素膜９１２、窒化珪素膜９１３を形成する。本実施の形態で、ＴＥＯＳ（化学式Ｓｉ（Ｏ
Ｃ２Ｈ５）４））のようなＯＨ基を有する化合物を用いて、配線層及び酸化物半導体膜上
に酸化珪素膜を形成し、酸化珪素膜中がＯＨ基を含んだ膜とすることが好適である。ＯＨ
基を含む酸化珪素膜は、プラズマＣＶＤ法でＴＥＯＳとＯ２とを混合し、反応圧力４０Ｐ
ａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．
８Ｗ／ｃｍ２で放電させて形成することができる。またＯＨ基を含む酸化珪素膜９１２上
には、窒化珪素膜９１３も同様にプラズマＣＶＤ法でＳｉＨ４、ＮＨ３により、作製すれ
ばよい。本実施の形態で開示するように、第１の酸化物半導体膜９０５、及び第２の酸化
物半導体膜９０７上に、ＯＨ基を含む酸化珪素膜９１２及び窒化珪素膜９１３を連続して
成膜することにより、ＯＨ基による酸化物半導体膜中のダングリングボンドの終端化、及
び酸化物半導体膜中の酸素が欠損することに伴う低抵抗化の防止を図ることができる。そ
の結果、ＴＦＴのしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであ
ることによるオフ電流の低減の効果を持続することができる。
【００８１】
また、本実施の形態で開示するように、第１の酸化物半導体膜９０５、及び第２の酸化物
半導体膜９０７上に、ＯＨ基を含む酸化珪素膜９１２及び窒化珪素膜９１３を連続して成
膜することにより、パッシベーション膜としての機能を有する窒化珪素膜を酸化物半導体
膜に直接接しない構成を取ることができる。すなわち、酸化物半導体膜が窒化珪素膜中に
ある窒素によって窒化されることによる低抵抗化を低減することができる。またＯＨ基を
含む酸化珪素膜を、窒化珪素膜と酸化物半導体膜との間に配置することにより、窒化珪素
膜を成膜することに伴う応力を緩和し、酸化物半導体に応力によるストレスがかかること
で生じる酸化物半導体の水素化（または還元化）を低減することができる。
【００８２】
なお図９（Ａ）では、第１の酸化物半導体膜９０５上及び第２の酸化物半導体膜９０７上
にｎ＋層９０６ａ、９０６ｂ、９０８ａ、９０８ｂを設ける構成について示したが、図９
（Ｂ）に示すように必ずしも設ける必要はない。またコンタクトホール９０４を介した配
線層とゲート電極との接続は、回路構成に応じて適宜接続または非接続を選択して構成す
ればよい。
【００８３】
図９（Ａ）、（Ｂ）では、第１の酸化物半導体膜９０５上及び第２の酸化物半導体膜９０
７上に、ＯＨ基を含む酸化珪素膜９１２及び窒化珪素膜９１３を連続して成膜したが、他
の構成でもよい。例えば、ソース領域及びドレイン領域を分離する際の、いわゆるチャネ
ルストップ膜として、ＯＨ基を含む酸化珪素膜を形成し、その上に窒化珪素膜を設ける構
成としてもよい。図１０（Ａ）、（Ｂ）に一例について示し説明する。図１０（Ａ）、（
Ｂ）に示すＴＦＴの断面構造においては、図９（Ａ）、（Ｂ）と同じ構成のものについて
は、同じ符号を付している。
【００８４】
図１０（Ａ）において、第１の酸化物半導体膜９０５上及び第２の酸化物半導体膜９０７
上には、図９（Ａ）、（Ｂ）のＯＨ基を含む酸化珪素膜９１２と同様にして形成された第
１のチャネル保護層１００１、第２のチャネル保護層１００２を有する。また図１０（Ａ
）では、第１のチャネル保護層１００１及び第２のチャネル保護層１００２を覆って、ｎ
＋層９０６ａ、９０６ｂ、９０８ａ、９０８ｂを形成し、エッチングすることでソース領
域とドレイン領域とを分離している。ｎ＋層９０６ａ、９０６ｂ、９０８ａ、９０８ｂを
形成後、図１０（Ａ）に示すように、第１配線９０９、第２配線９１０、第３配線９１１
を形成し、第１のチャネル保護層１００１上、第２のチャネル保護膜１００２上、および
第１配線９０９乃至第３配線９１１上に窒化珪素膜を形成する。第１の酸化物半導体膜９
０５上及び第２の酸化物半導体膜９０７上で、図１０（Ａ）に示すように、ＯＨ基を含む
酸化珪素膜及び窒化珪素膜を成膜することにより、パッシベーション膜としての機能を有
する窒化珪素膜を酸化物半導体膜に直接接しない構成を取ることができる。すなわち、酸
化物半導体膜が窒化珪素膜中にある窒素によって窒化されることによる低抵抗化を低減す
ることができる。その結果、ＴＦＴのしきい値電圧のシフトを低減し、エンハンスメント
型トランジスタであることによるオフ電流の低減の効果を持続することができる。
【００８５】
図１０（Ａ）に示すＴＦＴの断面構造は、チャネルストップ膜として酸化珪素膜を形成し
その上に窒化珪素膜を配置する構成としている。なお、図１０（Ａ）に示す構成では図９
（Ａ）と同様にｎ＋層を設ける構成について示したが、図９（Ｂ）と同様にｎ＋層を設け
ない図１０（Ｂ）に示す構成としても良い。
【００８６】
図９（Ａ）、（Ｂ）、図１０（Ａ）、（Ｂ）では、逆スタガ型のＴＦＴについて説明した
が、本実施の形態のＴＦＴの構成は逆スタガ型のＴＦＴに限らない。一例としては、コプ
レナー型のＴＦＴにおいても同様の効果を奏するものである。図１１（Ａ）、（Ｂ）に断
面構造の一例について示し、説明する。なお、図１１（Ａ）、（Ｂ）に示すＴＦＴの断面
構造においては、図９（Ａ）、（Ｂ）と同じ構成のものについては、同じ符号を付してい
る。
【００８７】
図１１（Ａ）において、ゲート絶縁層９０３上には、第１配線９０９、第２配線９１０、
第３配線９１１がｎ＋層９０６ａ、９０６ｂ、９０８ａ、９０８ｂとともに積層して形成
されている。そして、第１の酸化物半導体膜９０５及び第２の酸化物半導体膜９０７は、
ｎ＋層９０６ａ、９０６ｂ、９０８ａ、９０８ｂ積層された第１配線９０９乃至第３配線
９１１の開口部に設けられている。そして図１１（Ａ）に示すように、ｎ＋層９０６ａ、
９０６ｂ、９０８ａ、９０８ｂ上、並びに第１の酸化物半導体膜９０５及び第２の酸化物
半導体膜９０７上にＯＨ基を含む酸化珪素膜１１０１を形成する。ＯＨ基を含む酸化珪素
膜１１０１上には、パッシベーション膜としての機能を有する窒化珪素膜１１０２を形成
する。第１の酸化物半導体膜９０５上及び第２の酸化物半導体膜９０７上で、図１１（Ａ
）に示すように、ＯＨ基を含む酸化珪素膜及び窒化珪素膜を成膜することにより、パッシ
ベーション膜としての機能を有する窒化珪素膜を酸化物半導体膜に直接接しない構成を取
ることができる。すなわち、酸化物半導体膜が窒化珪素膜中にある窒素によって窒化され
ることによる低抵抗化を低減することができる。またＯＨ基を含む酸化珪素膜を、窒化珪
素膜と酸化物半導体膜との間に配置することにより、窒化珪素膜を成膜することに伴う応
力を緩和し、酸化物半導体に応力によるストレスがかかることで生じる酸化物半導体の水
素化（または還元化）を低減することができる。その結果、ＴＦＴのしきい値電圧のシフ
トを低減し、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を
持続することができる。
【００８８】
図１１（Ａ）に示すＴＦＴの断面構造は、コプレナー型のＴＦＴ上に酸化珪素膜を形成し
その上に窒化珪素膜を配置する構成としている。なお、図１１（Ａ）に示す構成では図９
（Ａ）、図１０（Ａ）と同様にｎ＋層を設ける構成について示したが、図９（Ｂ）、図１
０（Ｂ）と同様にｎ＋層を設けない図１１（Ｂ）に示す構成としても良い。
【００８９】
以上、図９（Ａ）、（Ｂ）乃至図１１（Ａ）、（Ｂ）では、酸化物半導体膜が窒化珪素膜
中にある窒素によって窒化されることによる低抵抗化を低減し、且つ酸化物半導体の水素
化（または還元化）を低減することができる。その結果、ＴＦＴのしきい値電圧のシフト
を低減し、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を持
続することができる。そして、エンハンスメント型のＴＦＴで、表示装置の画素を構成す
るＴＦＴ、及び駆動回路を構成するＴＦＴを作製する際に、酸化物半導体膜の上下にゲー
ト電極を設けてしきい値制御を行い、２つのゲート電極に電圧を制御することでエンハン
スメント型のＴＦＴとする構成に比べ、簡単な構成でエンハンスメント型のＴＦＴを形成
することができる。
【００９０】
次に、図９（Ａ）、（Ｂ）乃至図１１（Ａ）、（Ｂ）で示した、２つのｎチャネル型の薄
膜トランジスタを用いて駆動回路を構成するインバータ回路の断面図について、図９（Ａ
）を例にして、その作製工程を以下図１２（Ａ）、図１２（Ｂ）、及び図１２（Ｃ）で説
明する。なお、ＴＦＴ３５４及びＴＦＴ３５５の断面は、図８中の点線Ａ−Ｂ、及びＣ−
Ｄについて示すものである。
【００９１】
基板９００上に、スパッタ法により第１の導電膜を形成し、第１のフォトマスクを用いて
選択的に第１の導電膜のエッチングを行い、第１のゲート電極９０１及び第２のゲート電
極９０２を形成する。次いで、第１のゲート電極９０１及び第２のゲート電極９０２を覆
うゲート絶縁層９０３をプラズマＣＶＤ法またはスパッタ法を用いて形成する。ゲート絶
縁層９０３は、ＣＶＤ法又はスパッタ法等を用いて、酸化珪素層、窒化珪素層、酸化窒化
珪素層又は窒化酸化珪素層を単層で又は積層して形成することができる。また、ゲート絶
縁層９０３として、有機シランガスを用いたＣＶＤ法により酸化珪素層を形成することも
可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５
）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロ
テトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）
、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３
）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等の珪素含有化合物を
用いることができる。
【００９２】
次いで、第２のフォトマスクを用いてゲート絶縁層９０３を選択的にエッチングして第１
のゲート電極９０１に達するコンタクトホール９０４を形成する。ここまでの段階での断
面図が図１２（Ａ）に相当する。
【００９３】
次いで、酸化物半導体膜をスパッタ法により成膜し、さらにその上にｎ＋層を成膜する。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズ
マを発生させる逆スパッタを行い、ゲート絶縁層９０３の表面及びコンタクトホール９０
４の底面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側
に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板
にプラズマを形成して表面を改質する方法である。なお、アルゴンに代えて窒素、ヘリウ
ムなどを用いてもよい。また、アルゴン雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気
で行ってもよい。また、アルゴン雰囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行っても
よい。
【００９４】
次いで、第３のフォトマスクを用いて選択的に、酸化物半導体膜及びｎ＋層のエッチング
を行う。次いで、スパッタ法により第２の導電膜を形成し、第４のフォトマスクを用いて
選択的に第２の導電膜のエッチングを行い、第１配線９０９、第２配線９１０、及び第３
配線９１１を形成する。第１配線９０９は、コンタクトホール９０４を介して第１のゲー
ト電極９０１と直接接する。なお、第２の導電膜をスパッタ法により成膜する前に、アル
ゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層９０３の表面
、ｎ＋層の表面、及びコンタクトホール９０４の底面に付着しているゴミを除去すること
が好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基
板側にＲＦ電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法で
ある。なお、アルゴンに代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲
気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣ
ｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
【００９５】
なお、第２の導電膜のエッチングの際に、さらに、ｎ＋層及び酸化物半導体膜の一部をエ
ッチングして、ｎ＋層９０６ａ、９０６ｂ、９０８ａ、９０８ｂ、第１の酸化物半導体膜
９０５、第２の酸化物半導体膜９０７を形成する。このエッチングで第１のゲート電極及
び第２のゲート電極と重なる部分の第１の酸化物半導体膜９０５、第２の酸化物半導体膜
９０７の厚さは薄くなる。このエッチングが終了した段階でＴＦＴ３５４とＴＦＴ３５５
が完成する。ここまでの段階での断面図が図１２（Ｂ）に相当する。
【００９６】
次いで大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行う。なお、
この加熱処理を行うタイミングは限定されず、酸化物半導体膜の成膜後であればいつ行っ
てもよい。
【００９７】
次いで、有機シランガスを用いたＣＶＤ法により、ＯＨ基を含む酸化珪素膜９１２を形成
する。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）
、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラ
シロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキ
サメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、ト
リスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等の珪素含有化合物を用いる
ことができる。ＯＨ基を含む酸化珪素膜９１２上には、窒化珪素膜９１３を形成する。Ｏ
Ｈ基を含む酸化珪素膜９１２及び窒化珪素膜９１３により、パッシベーション膜としての
機能を有する窒化珪素膜を酸化物半導体膜に直接接しない構成を取ることができる。また
、酸化物半導体膜上に、ＯＨ基を含む酸化珪素膜及び窒化珪素膜を連続して成膜すること
により、ＯＨ基による酸化物半導体膜中のダングリングボンドの終端化、及び酸化物半導
体膜中の酸素が欠損することに伴う低抵抗化の防止を図ることができ、その結果、ＴＦＴ
のしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであることによるオ
フ電流の低減の効果を持続することができる。ここまでの段階での断面図が図１２（Ｃ）
に相当する。
【００９８】
なお、ＯＨ基を含む酸化珪素膜９１２及び窒化珪素膜９１３には、図示しないが、第５の
フォトマスクを用いて、選択的にエッチングしてコンタクトホールを形成した後、画素電
極と同じ材料を用いて第３の導電膜を形成する。そして、第６のフォトマスクを用いて第
３の導電膜を選択的にエッチングして第１配線乃至第３配線と同じ層と電気的に接続する
ための接続配線を形成する。
【００９９】
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においても、ある一つのＴＦＴのゲート端子と他のトランジスタのソースまたはドレ
インとなる電極とを直接接続させるためのコンタクトホールを有している。このコンタク
トホールは、第２のフォトマスクを用いてゲート絶縁膜にコンタクトホールを形成する際
に同じマスクを用いて形成することができる。
【０１００】
また、液晶表示装置や電子ペーパーにおいては、ＦＰＣなどの外部端子と接続するための
端子部において、ゲート配線に達するコンタクトホールを形成する際、第２のフォトマス
クを用いてゲート絶縁膜にコンタクトホールを形成する際に同じマスクを用いて形成する
ことができる。
【０１０１】
なお、上述した工程順序は一例であって特に限定されない。例えば、フォトマスク数が１
枚増えるが、第２の導電膜をエッチングするフォトマスクと、ｎ＋層及び酸化物半導体膜
の一部をエッチングするフォトマスクを別々に用いてエッチングを行ってもよい。
【０１０２】
また図１３に、図１２とは異なる作製工程の例を説明する。
【０１０３】
基板９００上に、スパッタ法により第１の導電膜を形成し、第１のフォトマスクを用いて
選択的に第１の導電膜のエッチングを行い、第１のゲート電極９０１及び第２のゲート電
極９０２を形成する。次いで、第１のゲート電極９０１及び第２のゲート電極９０２を覆
うゲート絶縁層９０３をプラズマＣＶＤ法またはスパッタ法を用いて形成する。
【０１０４】
次いで、酸化物半導体膜をスパッタ法により成膜し、さらにその上にｎ＋層を成膜する。
【０１０５】
次いで、第２のフォトマスクを用いて選択的に、酸化物半導体膜及びｎ＋層のエッチング
を行う。こうして、第１のゲート電極９０１とゲート絶縁層９０３を介して重なる酸化物
半導体膜９０５、及びｎ＋層９０６が形成され、第２のゲート電極９０２とゲート絶縁層
９０３を介して重なる酸化物半導体膜９０７、ｎ＋層９０８が形成される。ここまでの段
階での断面図が図１３（Ａ）に相当する。
【０１０６】
次いで、第３のフォトマスクを用いてゲート絶縁層９０３を選択的にエッチングして第２
のゲート電極９０２に達するコンタクトホール９０４を形成する。ここまでの段階での断
面図が図１３（Ｂ）に相当する。
【０１０７】
次いで、スパッタ法により第２の導電膜を形成し、第４のフォトマスクを用いて選択的に
第２の導電膜のエッチングを行い、第１配線９０９、第２配線９１０、及び第３配線９１
１を形成する。なお、第２の導電膜をスパッタ法により成膜する前に、アルゴンガスを導
入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層９０３の表面、ｎ＋層９０
６、９０８の表面、及びコンタクトホール９０４の底面に付着しているゴミを除去するこ
とが好ましい。なお、アルゴンに代えて窒素、ヘリウムなどを用いてもよい。また、アル
ゴン雰囲気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰
囲気にＣｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
【０１０８】
図１３（Ａ）乃至（Ｄ）で説明する工程においては、コンタクトホール９０４を形成した
後、他の成膜を行うことなく第２の導電膜を形成することができるため、図１２で説明し
たコンタクトホールの底面が曝される工程数を少なくすることができ、ゲート電極の材料
の材料選択の自由度が広げることができる。図１３（Ａ）乃至（Ｄ）で説明する工程にお
いては、コンタクトホール９０４で露出しているゲート電極面に接して酸化物半導体膜が
成膜されるため、酸化物半導体膜のエッチング工程でゲート電極の材料がエッチングされ
ないエッチング条件またはゲート電極の材料を選択する必要がある。
【０１０９】
なお、第２の導電膜のエッチングの際に、さらに、ｎ＋層及び酸化物半導体膜の一部をエ
ッチングして、ｎ＋層９０６ａ、９０６ｂ、９０８ａ、９０８ｂ、第１の酸化物半導体膜
９０５、第２の酸化物半導体膜９０７を形成する。このエッチングで第１のゲート電極及
び第２のゲート電極と重なる部分の第１の酸化物半導体膜９０５、第２の酸化物半導体膜
９０７の厚さは薄くなる。このエッチングが終了した段階でＴＦＴ３５４とＴＦＴ３５５
が完成する。
【０１１０】
ここまでの段階での断面図が図１３（Ｃ）に相当する。
【０１１１】
次いで大気雰囲気下または窒素雰囲気下で２００℃〜６００℃の加熱処理を行う。なお、
この加熱処理を行うタイミングは限定されず、酸化物半導体膜の成膜後であればいつ行っ
てもよい。
【０１１２】
次いで、有機シランガスを用いたＣＶＤ法により、ＯＨ基を含む酸化珪素膜９１２を形成
する。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）
、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラ
シロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキ
サメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、ト
リスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等の珪素含有化合物を用いる
ことができる。ＯＨ基を含む酸化珪素膜９１２上には、窒化珪素膜９１３を形成する。Ｏ
Ｈ基を含む酸化珪素膜９１２及び窒化珪素膜９１３により、パッシベーション膜としての
機能を有する窒化珪素膜を酸化物半導体膜に直接接しない構成を取ることができる。また
、酸化物半導体膜上に、ＯＨ基を含む酸化珪素膜及び窒化珪素膜を連続して成膜すること
により、ＯＨ基による酸化物半導体膜中のダングリングボンドの終端化、及び酸化物半導
体膜中の酸素が欠損することに伴う低抵抗化の防止を図ることができ、その結果、ＴＦＴ
のしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであることによるオ
フ電流の低減の効果を持続することができる。ここまでの段階での断面図が図１３（Ｄ）
に相当する。
【０１１３】
なお、ＯＨ基を含む酸化珪素膜９１２及び窒化珪素膜９１３には、図示しないが、第５の
フォトマスクを用いて、選択的にエッチングしてコンタクトホールを形成した後、画素電
極と同じ材料を用いて第３の導電膜を形成する。そして、第６のフォトマスクを用いて第
３の導電膜を選択的にエッチングして第１配線乃至第３配線と同じ層と電気的に接続する
ための接続配線を形成する。
【０１１４】
発光素子を用いた発光表示装置においては、画素部に複数の薄膜トランジスタを有し、画
素部においても、ある一つのＴＦＴのゲート端子と他のトランジスタのソースまたはドレ
インとなる電極とを直接接続させるためのコンタクトホールを有している。このコンタク
トホールは、第２のフォトマスクを用いてゲート絶縁膜にコンタクトホールを形成する際
に同じマスクを用いて形成することができる。
【０１１５】
また、液晶表示装置や電子ペーパーにおいては、ＦＰＣなどの外部端子と接続するための
端子部において、ゲート配線に達するコンタクトホールを形成する際、第２のフォトマス
クを用いてゲート絶縁膜にコンタクトホールを形成する際に同じマスクを用いて形成する
ことができる。
【０１１６】
なお、上述した工程順序は一例であって特に限定されない。例えば、フォトマスク数が１
枚増えるが、第２の導電膜をエッチングするフォトマスクと、ｎ＋層及び酸化物半導体膜
の一部をエッチングするフォトマスクを別々に用いてエッチングを行ってもよい。
【０１１７】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１１８】
（実施の形態２）
上記実施の形態においては、表示装置の駆動回路におけるシフトレジスタとして、スタ
ティック回路によるシフトレジスタにおける一例について示した。本実施の形態では、ダ
イナミック回路によるシフトレジスタを用いて駆動回路を構成する一例について説明する
。
【０１１９】
図１４（Ａ）乃至（Ｄ）を用いて、ダイナミック回路によるシフトレジスタが有するパル
ス出力回路の構成を説明する。図１４（Ａ）に示すパルス出力回路１４００は、一例とし
て、スタートパルスＳＰが入力端子より入力されるインバータ回路１４０１と、インバー
タ回路１４０１の出力端子に一方の端子が接続されたスイッチ１４０２と、スイッチ１４
０２の他方の端子に接続された容量素子１４０３と、で構成される。なお、奇数段目のパ
ルス出力回路のスイッチ１４０２は、第１のクロック信号（ＣＬＫ１）によってオンまた
はオフは制御される。また偶数段目のパルス出力回路のスイッチ１４０２は、第２のクロ
ック信号（ＣＬＫ２）によってオンまたはオフが制御される。
【０１２０】
図１４（Ｂ）は、パルス出力回路の回路構成を詳細に示したものである。パルス出力回路
１４００は、ＴＦＴ１４１１、ＴＦＴ１４１２、ＴＦＴ１４１３、容量素子１４１４を有
する。また奇数段目のパルス出力回路は、第１のクロック信号ＣＬＫ１を供給するための
配線１４１５、偶数段目のパルス出力回路は第２のクロック信号ＣＬＫ２を供給するため
の配線１４１６に接続されている。パルス出力回路１４００において、ＴＦＴ１４１１及
びＴＦＴ１４１２は、図１４（Ａ）で示したインバータ回路１４０１に相当し、ＥＥＭＯ
Ｓ回路で構成される。また、ＴＦＴ１４１３は、図１４（Ａ）で示したスイッチ１４０２
に相当する。容量素子１４１４は、図１４（Ａ）で示した容量素子１４０３に相当する。
なおＴＦＴ１４１３は、ＴＦＴ１４１１及びＴＦＴ１４１２と同様に、エンハンスメント
型トランジスタで構成することが好ましい。スイッチとしてエンハンスメント型トランジ
スタを用いることにより、トランジスタのオフ電流を低減することができるため、低消費
電力化が図れるとともに、作製プロセスを簡略することができる。
【０１２１】
ここで、図１４（Ａ）、（Ｂ）で示した回路の回路動作について、図１４（Ｃ）にタイミ
ングチャートを示す。なお、図１４（Ｃ）では、説明のため、図１４（Ｂ）中の回路のノ
ードについてＡ乃至Ｅの符号を付して説明するものとする。まず、スタートパルスＳＰが
ＴＦＴ１４１１に入力され、スタートパルスＳＰの反転した信号がノードＡに現れる。ノ
ードＡの信号は、第１のクロック信号ＣＬＫ１がＨレベルのときノードＢに移り、ノード
ＢにノードＡの信号が反映されて現れる。そして、ノードＢの信号は、インバータ回路に
よって反転され、ノードＣにノードＢの反転した信号が現れる。ノードＣの信号は、第２
のクロック信号ＣＬＫ２がＬレベルにあってスイッチが閉じているため、ノードＤには現
れない。次に第１のクロック信号ＣＬＫ１がＬレベルにあって第２のクロック信号ＣＬＫ
２がＨレベルになると、ノードＣの信号はノードＤに移り、ノードＤにノードＣの信号が
反映されて現れる。そして、ノードＤの信号は、インバータ回路によって反転され、ノー
ドＥにノードＤの反転した信号が現れる。そして第１のクロック信号ＣＬＫ１及び第２の
クロック信号ＣＬＫ２を交互にＨレベルとすることで、図１４（Ａ）、（Ｂ）で示した回
路をシフトレジスタとして機能させることができる。
【０１２２】
なお、図１４（Ｂ）で説明したパルス出力回路の回路構成の例について、トランジスタの
しきい値電圧の分、出力信号の電位が低下してしまうことがある。そのため、図１４（Ｄ
）に示すブートストラップ法を用いるインバータ回路でパルス出力回路を構成することで
、信号の電位の低下を招くことなく、シフトレジスタとして機能させることができる。
【０１２３】
また図１４（Ｂ）とは、別の回路構成について、図１５（Ａ）に示す。図１５（Ａ）に示
すパルス出力回路１５００は、ＴＦＴ１５０１、ＴＦＴ１５０２、ＴＦＴ１５０３、容量
素子１５０４を有する。また奇数段目のパルス出力回路は、第１のクロック信号ＣＬＫ１
を供給するための配線１５０５、偶数段目のパルス出力回路は第２のクロック信号ＣＬＫ
２を供給するための配線１５０６に接続されている。パルス出力回路１５００において、
ＴＦＴ１５０１及びＴＦＴ１５０２は、図１４（Ａ）で示したインバータ回路１４０１に
相当し、ＥＥＭＯＳ回路で構成される。また、ＴＦＴ１５０３は、図１４（Ａ）で示した
スイッチ１４０２に相当する。容量素子１５０４は、図１４（Ａ）で示した容量素子１４
０３に相当する。なおＴＦＴ１５０３は、ＴＦＴ１５０１及びＴＦＴ１５０２と同様に、
エンハンスメント型トランジスタで構成することが好ましい。スイッチとしてエンハンス
メント型トランジスタを用いることにより、トランジスタのオフ電流を低減することがで
きるため、低消費電力化が図れるとともに、作製プロセスを簡略することができる。
【０１２４】
図１５（Ａ）に示すパルス出力回路が図１４（Ｂ）と異なる点は、ＴＦＴ１５０２のゲー
ト端子に、第１のクロック信号ＣＬＫ１を供給するための、配線１５０５が接続されてい
る点にある。図１５（Ａ）に示すパルス出力回路１５００は、図１５（Ｂ）に示すタイミ
ングチャートのように動作し、第１のクロック信号ＣＬＫ１がＨレベルにあるとき、スタ
ートパルスＳＰがＨレベルならばノードＡ、ノードＢ共にＬレベルとなり、スタートパル
スＳＰがＬレベルならば、ノードＡ、ノードＢ共にＨレベルとなる。そして、第１のクロ
ック信号ＣＬＫ１がＬレベルにあるとき、ノードＢの電位が保持することができる。すな
わち、ＴＦＴ１５０２を第１のクロック信号ＣＬＫ１でオンまたはオフを制御することに
より、ＴＦＴ１５０３のオンまたはオフに同期して制御することができる。そのため、イ
ンバータ回路を構成するＴＦＴが共に導通状態にある際の、高電源電位が供給される配線
と低電源電位が供給される配線の間を流れてしまう電流を低減することができ、低消費電
力化を図ることができる。
【０１２５】
なお、本実施の形態で示すパルス出力回路を具備するシフトレジスタは、ソース線駆動
回路、及びゲート線駆動回路に用いることができる。なおシフトレジスタより出力される
信号を、論理回路等を介して出力することによって、所望の信号を得る構成としても良い
。
【０１２６】
なお本実施の形態で説明したダイナミック回路を構成するインバータ回路においても、実
施の形態１と同様に、ＴＦＴの第１の酸化物半導体膜、及び第２の酸化物半導体膜上に、
ＯＨ基を含む酸化珪素膜及び窒化珪素膜を連続して成膜することにより、ＯＨ基による酸
化物半導体膜中のダングリングボンドの終端化、及び酸化物半導体膜中の酸素が欠損する
ことに伴う低抵抗化の防止を図ることができる。その結果、ＴＦＴのしきい値電圧のシフ
トを低減し、エンハンスメント型トランジスタであることによるオフ電流の低減の効果を
持続することができる。
【０１２７】
また、実施の形態１で開示するように、パルス出力回路のインバータ回路を構成する第１
の酸化物半導体膜、及び第２の酸化物半導体膜上に、ＯＨ基を含む酸化珪素膜及び窒化珪
素膜を連続して成膜することにより、パッシベーション膜としての機能を有する窒化珪素
膜を酸化物半導体膜に直接接しない構成を取ることができる。すなわち、酸化物半導体膜
が窒化珪素膜中にある窒素によって窒化されることによる低抵抗化を低減することができ
る。またＯＨ基を含む酸化珪素膜を、窒化珪素膜と酸化物半導体膜との間に配置すること
により、窒化珪素膜を成膜することに伴う応力を緩和し、酸化物半導体に応力によるスト
レスがかかることで生じる酸化物半導体の水素化（または還元化）を低減することができ
る。また、酸化物半導体膜をチャネル形成領域に用いたＴＦＴは、アモルファスシリコン
をチャネル形成領域に用いたＴＦＴに比べ、移動度等の電気的特性に優れるため、性能を
落とすことなく、回路におけるＴＦＴが占める面積を縮小することができる。
【０１２８】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１２９】
（実施の形態３）
本実施の形態では、駆動回路を含む表示装置の作製工程について、図１６乃至図２３を用
いて説明する。
【０１３０】
図１６（Ａ）において、透光性を有する基板１６００にはバリウムホウケイ酸ガラスやア
ルミノホウケイ酸ガラスなどのガラス基板を用いることができる。
【０１３１】
次いで、導電層を基板１６００全面に形成した後、第１のフォトリソグラフィー工程を行
い、レジストマスクを形成し、エッチングにより不要な部分を除去して配線及び電極（画
素薄膜トランジスタ部のゲート電極層１６０１を含むゲート配線、容量部の容量配線１６
０８、及び端子部の第１の端子１６２１）を形成する。このとき少なくともゲート電極層
１６０１の端部にテーパー形状が形成されるようにエッチングする。この段階での断面図
を図１６（Ａ）に示した。なお、この段階での上面図が図１８に相当する。
【０１３２】
ゲート電極層１６０１を含むゲート配線と容量配線１６０８、端子部の第１の端子１６２
１は、アルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で形成することが望ま
しい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問題点があるので、耐熱性導電
性材料と組み合わせて形成する。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル
（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ
）、スカンジウム（Ｓｃ）から選ばれた元素、または上述した元素を成分とする合金か、
上述した元素を組み合わせた合金膜、または上述した元素を成分とする窒化物で形成する
。
【０１３３】
次いで、ゲート電極層１６０１上にゲート絶縁層１６０２を全面に成膜する。ゲート絶縁
層１６０２はスパッタ法などを用い、膜厚を５０〜２５０ｎｍとする。
【０１３４】
例えば、ゲート絶縁層１６０２として、スパッタ法により１００ｎｍの厚さで酸化珪素膜
を形成する。勿論、ゲート絶縁層１６０２はこのような酸化珪素膜に限定されるものでな
く、酸化窒化珪素膜、窒化珪素膜、酸化アルミニウム膜、酸化タンタル膜などの他の絶縁
膜を用い、これらの材料から成る単層または積層構造として形成しても良い。
【０１３５】
なお、酸化物半導体膜を成膜する前に、アルゴンガスを導入してプラズマを発生させる逆
スパッタを行い、ゲート絶縁層１６０２の表面に付着しているゴミを除去することが好ま
しい。なお、アルゴンに代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲
気に酸素、水素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気にＣ
ｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。
【０１３６】
次に、ゲート絶縁層１６０２上に、第１の酸化物半導体膜（本実施の形態では第１のＩｎ
−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）を成膜する。プラズマ処理後、大気に曝すことなく第１
のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を成膜することは、ゲート絶縁層１６０２と第１の
酸化物半導体膜の界面にゴミや水分を付着させない点で有用である。ここでは、直径８イ
ンチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：
ＺｎＯ＝１：１：１）を用いて、基板とターゲットとの間の距離を１７０ｍｍ、圧力０．
４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン又は酸素雰囲気下で成膜する。なお、パ
ルス直流（ＤＣ）電源を用いると、ゴミが軽減でき、膜厚分布も均一となるため好ましい
。第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ〜２００ｎｍとする。本実
施の形態では第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、１００ｎｍとする。
【０１３７】
次いで、大気に曝すことなく、第２の酸化物半導体膜（本実施の形態では第２のＩｎ−Ｇ
ａ−Ｚｎ−Ｏ系非単結晶膜）をスパッタ法で成膜する。ここでは、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１としたターゲットを用い、成膜条件は、圧力を０．４Ｐａとし、
電力を５００Ｗとし、成膜温度を室温とし、アルゴンガス流量４０ｓｃｃｍを導入してス
パッタリング法により成膜を行う。Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１とした
ターゲットを意図的に用いているにも関わらず、成膜直後で大きさ１ｎｍ〜１０ｎｍの結
晶粒を含むＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜が形成されることがある。なお、ターゲッ
トの成分比、成膜圧力（０．１Ｐａ〜２．０Ｐａ）、電力（２５０Ｗ〜３０００Ｗ：８イ
ンチφ）、温度（室温〜１００℃）、反応性スパッタの成膜条件などを適宜調節すること
で結晶粒の有無や、結晶粒の密度や、直径サイズは、１ｎｍ〜１０ｎｍの範囲で調節され
うると言える。第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５ｎｍ〜２０ｎｍと
する。勿論、膜中に結晶粒が含まれる場合、含まれる結晶粒のサイズが膜厚を超える大き
さとならない。本実施の形態では第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の膜厚は、５
ｎｍとする。
【０１３８】
第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜は、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜
の成膜条件と異ならせる。例えば、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件
における酸素ガス流量とアルゴンガス流量の比よりも、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非
単結晶膜の成膜条件における酸素ガス流量とアルゴンガス流量の比が大きい条件とする。
具体的には、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件は、希ガス（アルゴン
、又はヘリウムなど）雰囲気下（または酸素ガス１０％以下、アルゴンガス９０％以上）
とし、第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜条件は、酸素雰囲気下とする。
【０１３９】
第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の成膜は、先に逆スパッタを行ったチャンバー
と同一チャンバーを用いて行ってもよいし、先に逆スパッタを行ったチャンバーと異なる
チャンバーで行ってもよい。
【０１４０】
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法
があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ
法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属膜を成膜する場合
に用いられる。
【０１４１】
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
【０１４２】
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
【０１４３】
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
【０１４４】
次に、第２のフォトリソグラフィー工程を行い、レジストマスクを形成し、第１のＩｎ−
Ｇａ−Ｚｎ−Ｏ系非単結晶膜及び第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜をエッチング
する。ここではＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチングにより、不要
な部分を除去して第１のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜である酸化物半導体膜１６０
９、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜である酸化物半導体膜１６１１を形成する
。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用
いてもよい。この段階での断面図を図１６（Ｂ）に示した。なお、この段階での上面図が
図１９に相当する。
【０１４５】
次いで、第３のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチング
により不要な部分を除去してゲート電極層と同じ材料の配線や電極層に達するコンタクト
ホールを形成する。このコンタクトホールは後に形成する導電膜と直接接続するために設
ける。例えば、駆動回路部において、ゲート電極層とソース電極層或いはドレイン電極層
とが直接接する薄膜トランジスタや、端子部のゲート配線と電気的に接続する端子を形成
する場合にコンタクトホールを形成する。
【０１４６】
次に、酸化物半導体膜１６０９及び酸化物半導体膜１６１１上に金属材料からなる導電膜
１６３２をスパッタ法や真空蒸着法で形成する。この段階での断面図を図１６（Ｃ）に示
した。
【０１４７】
導電膜１６３２の材料としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、
または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げら
れる。また、２００℃〜６００℃の熱処理を行う場合には、この熱処理に耐える耐熱性を
導電膜に持たせることが好ましい。Ａｌ単体では耐熱性が劣り、また腐蝕しやすい等の問
題点があるので耐熱性導電性材料と組み合わせて形成する。Ａｌと組み合わせる耐熱性導
電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデ
ン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から選ばれた元
素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜、また
は上述した元素を成分とする窒化物で形成する。
【０１４８】
ここでは、導電膜１６３２としてチタン膜の単層構造とする。また、導電膜１６３２は、
２層構造としてもよく、アルミニウム膜上にチタン膜を積層してもよい。また、導電膜１
６３２としてＴｉ膜と、そのＴｉ膜上に重ねてＮｄを含むアルミニウム（Ａｌ−Ｎｄ）膜
を積層し、さらにその上にＴｉ膜を成膜する３層構造としてもよい。導電膜１６３２は、
珪素を含むアルミニウム膜の単層構造としてもよい。
【０１４９】
次に、第４のフォトリソグラフィー工程を行い、レジストマスク１６３１を形成し、エッ
チングにより不要な部分を除去してソース電極層又はドレイン電極層１６０５ａ、１６０
５ｂ、ソース領域又はドレイン領域として機能するｎ＋層１６０４ａ、１６０４ｂ、及び
接続電極１６２０を形成する。この際のエッチング方法としてウェットエッチングまたは
ドライエッチングを用いる。例えば導電膜１６３２としてアルミニウム膜、又はアルミニ
ウム合金膜を用いる場合は、燐酸と酢酸と硝酸を混ぜた溶液を用いたウェットエッチング
を行うことができる。ここでは、アンモニア過水（過酸化水素：アンモニア：水＝５：２
：２）を用いたウェットエッチングにより、Ｔｉ膜の導電膜１６３２をエッチングしてソ
ース電極層又はドレイン電極層１６０５ａ、１６０５ｂを、酸化物半導体膜１６１１をエ
ッチングしてｎ＋層１６０４ａ、１６０４ｂを形成する。このエッチング工程において、
酸化物半導体膜１６０９の露出領域も一部エッチングされ、半導体層１６０３となる。よ
ってｎ＋層１６０４ａ、１６０４ｂの間の半導体層１６０３のチャネル形成領域は膜厚の
薄い領域となる。図１７（Ａ）においては、ソース電極層又はドレイン電極層１６０５ａ
、１６０５ｂ、ｎ＋層１６０４ａ、１６０４ｂのエッチングをアンモニア過水をエッチン
グ剤として用いることによって一度に行うため、ソース電極層又はドレイン電極層１６０
５ａ、１６０５ｂ及びｎ＋層１６０４ａ、１６０４ｂの端部は一致し、連続的な構造とな
っている。またウェットエッチングを用いるために、エッチングが等方的に行われ、ソー
ス電極層又はドレイン電極層１６０５ａ、１６０５ｂの端部はレジストマスク１６３１よ
り後退している。以上の工程で半導体層１６０３をチャネル形成領域とする薄膜トランジ
スタ１６７０が作製できる。この段階での断面図を図１７（Ａ）に示した。なお、この段
階での上面図が図２０に相当する。
【０１５０】
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ま
しい。ここでは炉に入れ、窒素雰囲気下で３５０℃、１時間の熱処理を行う。この熱処理
によりＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理
によりキャリアの移動を阻害する歪が解放されるため、ここでの熱処理（光アニールも含
む）は重要である。なお、熱処理を行うタイミングは、第２のＩｎ−Ｇａ−Ｚｎ−Ｏ系非
単結晶膜の成膜後であれば特に限定されず、例えば画素電極形成後に行ってもよい。
【０１５１】
さらに、露出している半導体層１６０３のチャネル形成領域に、酸素ラジカル処理を行っ
てもよい。酸素ラジカル処理を行うことにより薄膜トランジスタをノーマリーオフとする
ことができる。また、ラジカル処理を行うことにより、半導体層１６０３のエッチングに
よるダメージを回復することができる。ラジカル処理はＯ２、Ｎ２Ｏ、好ましくは酸素を
含むＮ２、Ｈｅ、Ａｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ２、ＣＦ
４を加えた雰囲気下で行ってもよい。なお、ラジカル処理は、無バイアスで行うことが好
ましい。
【０１５２】
また、この第４のフォトリソグラフィー工程において、ソース電極層又はドレイン電極層
１６０５ａ、１６０５ｂと同じ材料である第２の端子１６２２を端子部に残す。なお、第
２の端子１６２２はソース配線（ソース電極層又はドレイン電極層１６０５ａ、１６０５
ｂを含むソース配線）と電気的に接続されている。
【０１５３】
また、端子部において、接続電極１６２０は、ゲート絶縁膜に形成されたコンタクトホー
ルを介して端子部の第１の端子１６２１と直接接続される。なお、ここでは図示しないが
、上述した工程と同じ工程を経て駆動回路の薄膜トランジスタのソース配線あるいはドレ
イン配線とゲート電極が直接接続される。
【０１５４】
また、多階調マスクにより形成した複数（代表的には二種類）の厚さの領域を有するレジ
ストマスクを用いると、レジストマスクの数を減らすことができるため、工程簡略化、低
コスト化が図れる。
【０１５５】
次いで、レジストマスク１６３１を除去し、薄膜トランジスタ１６７０を覆うＯＨ基を含
む酸化珪素膜１６０７ａを形成する。ＯＨ基を含む酸化珪素膜１６０７ａは、有機シラン
ガスを用いたＣＶＤ法により形成する。有機シランガスとしては、珪酸エチル（ＴＥＯＳ
：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）
４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラ
シロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン
（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）
３）等の珪素含有化合物を用いることができる。ＯＨ基を含む酸化珪素膜１６０７ａ上に
は、窒化珪素膜１６０７ｂを形成する。ＯＨ基を含む酸化珪素膜１６０７ａ及び窒化珪素
膜１６０７ｂにより、パッシベーション膜としての機能を有する窒化珪素膜を酸化物半導
体膜に直接接しない構成を取ることができる。すなわち、酸化物半導体膜が窒化珪素膜中
にある窒素によって窒化されることによる低抵抗化を低減することができる。またＯＨ基
を含む酸化珪素膜を、窒化珪素膜と酸化物半導体膜との間に配置することにより、窒化珪
素膜を成膜することに伴う応力を緩和し、酸化物半導体に応力によるストレスがかかるこ
とで生じる酸化物半導体の水素化（または還元化）を低減することができる。その結果、
ＴＦＴのしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであることに
よるオフ電流の低減の効果を持続することができる。
【０１５６】
次に、第５のフォトリソグラフィー工程を行い、レジストマスクを形成し、ＯＨ基を含む
酸化珪素膜１６０７ａ及び窒化珪素膜１６０７ｂ（以下、ＯＨ基を含む酸化珪素膜１６０
７ａと窒化珪素膜１６０７ｂを併せて保護絶縁膜ともいう）のエッチングによりソース電
極層又はドレイン電極層１６０５ｂに達するコンタクトホール１６２５を形成する。また
、ここでのエッチングにより第２の端子１６２２に達するコンタクトホール１６２７、接
続電極１６２０に達するコンタクトホール１６２６も形成する。この段階での断面図を図
１７（Ｂ）に示す。
【０１５７】
次いで、レジストマスクを除去した後、透明導電膜を成膜する。透明導電膜の材料として
は、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ
２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。このよう
な材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッチングは
残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸化亜鉛合
金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
【０１５８】
次に、第６のフォトリソグラフィー工程を行い、レジストマスクを形成し、エッチングに
より不要な部分を除去して画素電極層１６１０を形成する。
【０１５９】
また、この第６のフォトリソグラフィー工程において、容量部におけるゲート絶縁層１６
０２及びＯＨ基を含む酸化珪素膜１６０７ａ及び窒化珪素膜１６０７ｂを誘電体として、
容量配線１６０８と画素電極層１６１０とで保持容量が形成される。
【０１６０】
また、この第６のフォトリソグラフィー工程において、第１の端子及び第２の端子をレジ
ストマスクで覆い端子部に形成された透明導電膜１６２８、１６２９を残す。透明導電膜
１６２８、１６２９はＦＰＣとの接続に用いられる電極または配線となる。第１の端子１
６２１と直接接続された接続電極１６２０上に形成された透明導電膜１６２８は、ゲート
配線の入力端子として機能する接続用の端子電極となる。第２の端子１６２２上に形成さ
れた透明導電膜１６２９は、ソース配線の入力端子として機能する接続用の端子電極であ
る。
【０１６１】
次いで、レジストマスクを除去し、この段階での断面図を図１７（Ｃ）に示す。なお、こ
の段階での上面図が図２１に相当する。
【０１６２】
また、図２２（Ａ１）、図２２（Ａ２）は、この段階でのゲート配線が設けられた端子部
の上面図及び断面図をそれぞれ図示している。図２２（Ａ１）は図２２（Ａ２）中のＣ１
−Ｃ２線に沿った断面図に相当する。図２２（Ａ１）において、保護絶縁膜１６５４上に
形成される透明導電膜１６５５は、入力端子として機能する接続用の端子電極である。ま
た、図２２（Ａ１）において、端子部では、ゲート配線と同じ材料で形成される第１の端
子１６５１と、ソース配線と同じ材料で形成される接続電極１６５３とがゲート絶縁層１
６５２を介して重なり、ゲート絶縁層１６５２に設けられたコンタクトホールを介して直
接接して導通させている。また、接続電極１６５３と透明導電膜１６５５が保護絶縁膜１
６５４に設けられたコンタクトホールを介して直接接して導通させている。
【０１６３】
また、図２２（Ｂ１）、及び図２２（Ｂ２）は、ソース配線が設けられた端子部の上面図
及び断面図をそれぞれ図示している。また、図２２（Ｂ１）は図２２（Ｂ２）中のＤ１−
Ｄ２線に沿った断面図に相当する。図２２（Ｂ１）において、保護絶縁膜１６５４上に形
成される透明導電膜１６５５は、入力端子として機能する接続用の端子電極である。また
、図２２（Ｂ１）において、端子部では、ゲート配線と同じ材料で形成される電極１６５
６が、ソース配線と電気的に接続される第２の端子１６５０の下方にゲート絶縁層１６５
２を介して重なる。電極１６５６は第２の端子１６５０とは電気的に接続しておらず、電
極１６５６を第２の端子１６５０と異なる電位、例えばフローティング、ＧＮＤ、０Ｖな
どに設定すれば、ノイズ対策のための容量または静電気対策のための容量を形成すること
ができる。また、第２の端子１６５０は、保護絶縁膜１６５４に設けられたコンタクトホ
ールを介して透明導電膜１６５５と電気的に接続している。
【０１６４】
ゲート配線、ソース配線、及び容量配線は画素密度に応じて複数本設けられるものである
。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配線と同電位の第
２の端子、容量配線と同電位の第３の端子などが複数並べられて配置される。それぞれの
端子の数は、それぞれ任意な数で設ければ良いものとし、実施者が適宣決定すれば良い。
【０１６５】
こうして６回のフォトリソグラフィー工程により、６枚のフォトマスクを使用して、ボト
ムゲート型のｎチャネル型薄膜トランジスタである薄膜トランジスタ１６７０を有する画
素薄膜トランジスタ部、保持容量を有する容量部を完成させることができる。そして、こ
れらを個々の画素に対応してマトリクス状に配置して画素部を構成することによりアクテ
ィブマトリクス型の表示装置を作製するための一方の基板とすることができる。本明細書
では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【０１６６】
アクティブマトリクス型の液晶表示装置を作製する場合には、アクティブマトリクス基板
と、対向電極が設けられた対向基板との間に液晶層を設け、アクティブマトリクス基板と
対向基板とを固定する。なお、対向基板に設けられた対向電極と電気的に接続する共通電
極をアクティブマトリクス基板上に設け、共通電極と電気的に接続する第４の端子を端子
部に設ける。この第４の端子は、共通電極を固定電位、例えばＧＮＤ、０Ｖなどに設定す
るための端子である。
【０１６７】
また、図２１の画素構成に限定されず、図２１とは異なる上面図の例を図２３に示す。図
２３では容量配線を設けず、画素電極を隣り合う画素のゲート配線と保護絶縁膜及びゲー
ト絶縁層を介して重ねて保持容量を形成する例であり、この場合、容量配線及び容量配線
と接続する第３の端子は省略することができる。なお、図２３において、図２０と同じ部
分には同じ符号を用いて説明する。
【０１６８】
アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極
を用いて駆動することによって、画面上に表示パターンが形成される。詳しくは選択され
た画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画
素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パ
ターンとして観察者に認識される。
【０１６９】
液晶表示装置の動画表示において、液晶分子自体の応答が遅いため、残像が生じる、また
は動画のぼけが生じるという問題がある。液晶表示装置の動画特性を改善するため、全面
黒表示を１フレームおきに行う、所謂、黒挿入と呼ばれる駆動技術がある。
【０１７０】
また、通常の垂直同期周波数を１．５倍若しくは２倍以上にすることで動画特性を改善す
る、所謂、倍速駆動と呼ばれる駆動技術もある。
【０１７１】
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光
ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成して
いる各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術もある。面光源とし
て、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。独立して
複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥ
Ｄの発光タイミングを同期させることもできる。この駆動技術は、ＬＥＤを部分的に消灯
することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合に
は、消費電力の低減効果が図れる。
【０１７２】
これらの駆動技術を組み合わせることによって、液晶表示装置の動画特性などの表示特性
を従来よりも改善することができる。
【０１７３】
本実施の形態で得られる表示装置の画素を構成するｎチャネル型のトランジスタは、ゲー
ト線駆動回路またはソース線駆動回路を構成するインバータ回路のトランジスタと同様に
、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜をチャネル形成領域に用いており、良好な動特性を
有し、上記で説明した駆動技術を組み合わせることができる。また上記実施の形態で説明
するように、酸化物半導体膜上に、ＯＨ基を含む酸化珪素膜及び窒化珪素膜を連続して成
膜することにより、ＯＨ基による酸化物半導体膜中のダングリングボンドの終端化、及び
酸化物半導体中の酸素が欠損することに伴う低抵抗化の防止を図ることができる。その結
果、ＴＦＴのしきい値電圧のシフトを低減し、エンハンスメント型トランジスタであるこ
とによるオフ電流の低減の効果を持続することができる。また、酸化物半導体膜をチャネ
ル形成領域に用いたＴＦＴは、アモルファスシリコンをチャネル形成領域に用いたＴＦＴ
に比べ、移動度等の電気的特性に優れるため、性能を落とすことなく、回路におけるＴＦ
Ｔが占める面積を縮小することができる。
【０１７４】
また、発光表示装置を作製する場合、有機発光素子の一方の電極（カソードとも呼ぶ）は
、低電源電位、例えばＧＮＤ、０Ｖなどに設定するため、端子部に、カソードを低電源電
位、例えばＧＮＤ、０Ｖなどに設定するための第５の端子が設けられる。また、発光表示
装置を作製する場合には、ソース配線、及びゲート配線に加えて電源供給線を設ける。従
って、端子部には、電源供給線と電気的に接続する第６の端子を設ける。
【０１７５】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０１７６】
（実施の形態４）
本実施の形態では、発光表示装置の例を示す。表示装置の有する表示素子としては、ここ
ではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセ
ンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによっ
て区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
【０１７７】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
【０１７８】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
【０１７９】
図２４は、画素構成の一例を示す図である。
【０１８０】
適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体膜（Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系非単結晶膜）をチャネル形成領域に用いるｎチャネル型のＴＦＴを用
いる例を示す。
【０１８１】
図２４における画素６４００は、ＴＦＴ６４０１、ＴＦＴ６４０２、発光素子６４０３を
有している。ＴＦＴ６４０１はゲート端子がゲート線６４０６に接続され、第１端子がソ
ース線６４０５に接続され、第２端子がＴＦＴ６４０２のゲート端子に接続されている。
ＴＦＴ６４０２は、第１端子が電源線６４０７に接続され、第２端子が発光素子６４０３
の第１電極（画素電極）に接続されている。発光素子６４０３の第２電極は共通電極６４
０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接
続される。
【０１８２】
なお、発光素子６４０３の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０３に印加
して、発光素子６４０３に電流を流して発光素子６４０３を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０３の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
【０１８３】
次に、発光素子の構成について、図２５を用いて説明する。図２５（Ａ）乃至（Ｃ）のＴ
ＦＴ７００１、７０１１、７０２１は、上記実施の形態で示す薄膜トランジスタと同様に
作製でき、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層として含む信頼性の高い薄膜ト
ランジスタである。
【０１８４】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板側とは反対側の面から発光
を取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側の面及び基板
側とは反対側の面から発光を取り出す両面射出構造の発光素子があり、上記図２４で述べ
た画素構成はどの射出構造の発光素子にも適用することができる。
【０１８５】
上面射出構造の発光素子について図２５（Ａ）を用いて説明する。
【０１８６】
図２５（Ａ）に、ＴＦＴ７００１がｎ型で、発光素子７００２から発せられる光が陽極７
００５側に射出する（陽極７００５を介して抜ける）場合の、画素の断面図を示す。図２
５（Ａ）では、発光素子７００２の陰極７００３とＴＦＴ７００１が電気的に接続されて
おり、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極７０
０３は仕事関数が小さく、なおかつ光を反射する導電性材料であれば様々な材料を用いる
ことができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして
発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を
全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて
形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
【０１８７】
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図２５（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
【０１８８】
次に、下面射出構造の発光素子について図２５（Ｂ）を用いて説明する。ＴＦＴ７０１１
がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する（陰極７０１
３を介して抜ける）場合の、画素の断面図を示す。図２５（Ｂ）では、ＴＦＴ７０１１と
電気的に接続された透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１
３が成膜されており、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されて
いる。なお、陽極７０１５が透光性を有する場合、陽極上を覆うように、光を反射または
遮蔽するための遮蔽膜７０１６が成膜されていてもよい。陰極７０１３は、図２５（Ａ）
の場合と同様に、仕事関数が小さい導電性材料であれば様々な材料を用いることができる
。ただしその膜厚は、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。
例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０１３として用いることができ
る。そして発光層７０１４は、図２５（Ａ）と同様に、単数の層で構成されていても、複
数の層が積層されるように構成されていてもどちらでも良い。陽極７０１５は光を透過す
る必要はないが、図２５（Ａ）と同様に、透光性を有する導電性材料を用いて形成するこ
とができる。そして遮蔽膜７０１６は、例えば光を反射する金属等を用いることができる
が、金属膜に限定されない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【０１８９】
陰極７０１３及び陽極７０１５で発光層７０１４を挟んでいる領域が発光素子７０１２に
相当する。図２５（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、矢
印で示すように陰極７０１３側に射出する。
【０１９０】
次に、両面射出構造の発光素子について、図２５（Ｃ）を用いて説明する。図２５（Ｃ）
では、ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、発光素
子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、陽極７
０２５が順に積層されている。陰極７０２３は、図２５（Ａ）の場合と同様に、仕事関数
が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は、光を
透過する程度とする。例えば２０ｎｍの膜厚を有するアルミニウム膜を、陰極７０２３と
して用いることができる。そして発光層７０２４は、図２５（Ａ）と同様に、単数の層で
構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極
７０２５は、図２５（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形
成することができる。
【０１９１】
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図２５（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
【０１９２】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
【０１９３】
次に、表示装置の一形態に相当する発光表示パネル（発光パネルともいう）の外観及び断
面について、図２６（Ａ）、２６（Ｂ）を用いて説明する。図２６（Ａ）は、第１の基板
上に形成された薄膜トランジスタ及び発光素子を、第２の基板との間にシール材によって
封止した、パネルの上面図であり、図２６（Ｂ）は、図２６（Ａ）のＨ−Ｉにおける断面
図に相当する。
【０１９４】
第１の基板４５０１上に設けられた画素部４５０２、ソース線駆動回路４５０３ａ、４５
０３ｂ、及びゲート線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５
０５が設けられている。また画素部４５０２、ソース線駆動回路４５０３ａ、４５０３ｂ
、及びゲート線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられて
いる。よって画素部４５０２、ソース線駆動回路４５０３ａ、４５０３ｂ、及びゲート線
駆動回路４５０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基
板４５０６とによって、充填材４５０７と共に密封されている。このように外気に曝され
ないように気密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬
化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０１９５】
また第１の基板４５０１上に設けられた画素部４５０２、ソース線駆動回路４５０３ａ、
４５０３ｂ、及びゲート線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数
有しており、図２６（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と
、ソース線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
【０１９６】
薄膜トランジスタ４５０９、４５１０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を半導体層
として含む上記実施の形態で説明した構成の薄膜トランジスタを適用することができる。
【０１９７】
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、薄膜トランジスタ４５１０のソース電極層またはドレイン電極層と電気的
に接続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層
４５１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定
されない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の
構成は適宜変えることができる。
【０１９８】
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０１９９】
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
【０２００】
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
【０２０１】
また、ソース線駆動回路４５０３ａ、４５０３ｂ、ゲート線駆動回路４５０４ａ、４５０
４ｂ、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５
１８ｂから供給されている。
【０２０２】
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
【０２０３】
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
【０２０４】
発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなけ
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
【０２０５】
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒
素を用いる。
【０２０６】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０２０７】
ソース線駆動回路４５０３ａ、４５０３ｂ、及びゲート線駆動回路４５０４ａ、４５０４
ｂとして、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成され
た駆動回路が実装されていてもよい。また、ソース線駆動回路のみ、或いは一部、又はゲ
ート線駆動回路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図
２６の構成に限定されない。
【０２０８】
以上の工程により、発光表示装置（表示パネル）を作製することができる。なお本実施の
形態で得られる表示装置の画素を構成するｎチャネル型のトランジスタは、ゲート線駆動
回路またはソース線駆動回路を構成するインバータ回路のトランジスタと同様に、Ｉｎ−
Ｇａ−Ｚｎ−Ｏ系非単結晶膜をチャネル形成領域に用いており、良好な動特性を有する。
また上記実施の形態で説明するように、酸化物半導体膜上に、ＯＨ基を含む酸化珪素膜及
び窒化珪素膜を連続して成膜することにより、ＯＨ基による酸化物半導体膜中のダングリ
ングボンドの終端化、及び酸化物半導体膜中の酸素が欠損することに伴う低抵抗化の防止
を図ることができる。その結果、ＴＦＴのしきい値電圧のシフトを低減し、エンハンスメ
ント型トランジスタであることによるオフ電流の低減の効果を持続することができる。ま
た、酸化物半導体膜をチャネル形成領域に用いたＴＦＴは、アモルファスシリコンをチャ
ネル形成領域に用いたＴＦＴに比べ、移動度等の電気的特性に優れるため、性能を落とす
ことなく、回路におけるＴＦＴが占める面積を縮小することができる。
【０２０９】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０２１０】
（実施の形態５）
本実施の形態では、上記実施の形態の構成を適用できる表示装置として電子ペーパーの例
を示す。
【０２１１】
図２９は、表示装置の例としてアクティブマトリクス型の電子ペーパーを示す。ＴＦＴ５
８１としては、実施の形態４で示す薄膜トランジスタと同様に作製でき、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系非単結晶膜を半導体層として含む信頼性の高い薄膜トランジスタである。また、
駆動回路を構成するＴＦＴの酸化物半導体膜上に、ＯＨ基を含む酸化珪素膜５８３及び窒
化珪素膜５８４を連続して成膜することにより、ＯＨ基による酸化物半導体膜中のダング
リングボンドの終端化、及び酸化物半導体膜中の酸素が欠損することに伴う低抵抗化の防
止を図っている。
【０２１２】
図２９の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を、表示素子に用いる電極層で
ある第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位
差を生じさせて球形粒子の向きを制御することにより、表示を行う方法である。
【０２１３】
ＴＦＴ５８１はボトムゲート構造の薄膜トランジスタであり、ソース電極層又はドレイン
電極層が第１の電極層５８７と、絶縁層５８５に形成される開口で接しており、ＴＦＴ５
８１と第１の電極層５８７とが電気的に接続している。第１の電極層５８７と第２の電極
層５８８との間には黒色領域５９０ａと、白色領域５９０ｂと、黒色領域５９０ａと白色
領域５９０ｂとの周りに設けられ液体で満たされているキャビティ５９４と、を有する球
形粒子５８９が設けられており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填さ
れている（図２９参照）。本実施の形態においては、第１の電極層５８７が画素電極に相
当し、第２の電極層５８８が共通電極に相当する。第２の電極層５８８は、ＴＦＴ５８１
と同じ基板５８０上に設けられる共通電位線と電気的に接続される。また、第２の電極層
５８８上に、基板５９６が設けられている。
【０２１４】
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
あるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は表示装置を具備
する半導体装置ともいう）を遠ざけた場合であっても、表示された像を保存しておくこと
が可能となる。
【０２１５】
以上の工程により、信頼性の高い電子ペーパーを作製することができる。
【０２１６】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【０２１７】
（実施の形態６）
本実施の形態においては、上記実施の形態で説明した表示装置を具備する電子機器の例に
ついて説明する。
【０２１８】
図２７（Ａ）は携帯型遊技機であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、記録媒体読込部９６７２、等を有することがで
きる。図２７（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラム又はデ
ータを読み出して表示部に表示する機能、他の携帯型遊技機と無線通信を行って情報を共
有する機能、等を有することができる。なお、図２７（Ａ）に示す携帯型遊技機が有する
機能はこれに限定されず、様々な機能を有することができる。
【０２１９】
図２７（Ｂ）はデジタルカメラであり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、接続端子９６３６、シャッターボタン９６７６、受像部９６７７
、等を有することができる。図２７（Ｂ）に示すテレビ受像機能付きデジタルカメラは、
静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する
機能、アンテナから様々な情報を取得する機能、撮影した画像、又はアンテナから取得し
た情報を保存する機能、撮影した画像、又はアンテナから取得した情報を表示部に表示す
る機能、等を有することができる。なお、図２７（Ｂ）に示すテレビ受像機能付きデジタ
ルカメラが有する機能はこれに限定されず、様々な機能を有することができる。
【０２２０】
図２７（Ｃ）はテレビ受像器であり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、等を有することができる。図２７（Ｃ）に示す
テレビ受像機は、テレビ用電波を処理して画像信号に変換する機能、画像信号を処理して
表示に適した信号に変換する機能、画像信号のフレーム周波数を変換する機能、等を有す
ることができる。なお、図２７（Ｃ）に示すテレビ受像機が有する機能はこれに限定され
ず、様々な機能を有することができる。
【０２２１】
図２８（Ａ）はコンピュータであり、筐体９６３０、表示部９６３１、スピーカ９６３３
、操作キー９６３５、接続端子９６３６、ポインティングデバイス９６８１、外部接続ポ
ート９６８０等を有することができる。図２８（Ａ）に示すコンピュータは、様々な情報
（静止画、動画、テキスト画像など）を表示部に表示する機能、様々なソフトウェア（プ
ログラム）によって処理を制御する機能、無線通信又は有線通信などの通信機能、通信機
能を用いて様々なコンピュータネットワークに接続する機能、通信機能を用いて様々なデ
ータの送信又は受信を行う機能、等を有することができる。なお、図２８（Ａ）に示すコ
ンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
【０２２２】
次に、図２８（Ｂ）は携帯電話であり、筐体９６３０、表示部９６３１、スピーカ９６３
３、操作キー９６３５、マイクロフォン９６３８等を有することができる。図２８（Ｂ）
に示した携帯電話は、様々な情報（静止画、動画、テキスト画像など）を表示部に表示す
る機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報
を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機
能、等を有することができる。なお、図２８（Ｂ）に示した携帯電話が有する機能はこれ
に限定されず、様々な機能を有することができる。
【０２２３】
本実施の形態において述べた電子機器は、情報を表示するための表示部に上記実施の形態
で説明した表示装置を具備するものである。すなわち、ゲート線駆動回路またはソース線
駆動回路を構成するインバータ回路のトランジスタとして、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単
結晶膜をチャネル形成領域に用いており、良好な動特性を有する。また上記実施の形態で
説明するように、酸化物半導体膜上に、ＯＨ基を含む酸化珪素膜及び窒化珪素膜を連続し
て成膜することにより、ＯＨ基による酸化物半導体膜中のダングリングボンドの終端化、
及び酸化物半導体膜中の酸素が欠損することに伴う低抵抗化の防止を図ることができる。
その結果、ＴＦＴのしきい値電圧のシフトを低減し、エンハンスメント型トランジスタで
あることによるオフ電流の低減の効果を持続することができる。また、酸化物半導体膜を
チャネル形成領域に用いたＴＦＴは、アモルファスシリコンをチャネル形成領域に用いた
ＴＦＴに比べ、移動度等の電気的特性に優れるため、性能を落とすことなく、回路におけ
るＴＦＴが占める面積を縮小することができる。
【０２２４】
なお、本実施の形態において、各々の図で述べた内容は、別の実施の形態で述べた内容に
対して、適宜、組み合わせ、又は置き換えなどを自由に行うことができる。
【符号の説明】
【０２２５】
１００    基板
１０１    ソース線駆動回路
１０２    ゲート線駆動回路
１０３    画素部
１０４    フレキシブルプリント基板
１０５    回路
１１０    点線枠
１７０    薄膜トランジスタ
２０１    クロック信号用レベルシフタ
２０２    スタートパルス用レベルシフタ
２０３    パルス出力回路
２０４    ＮＡＮＤ回路
２０５    バッファ
２０６    サンプリングスイッチ
２５１    シフトレジスタ
３００    パルス出力回路
３０１    スイッチ
３０２    インバータ回路
３０３    インバータ回路
３０４    スイッチ
３０５    インバータ回路
３３１    パルス出力回路
３３２    パルス出力回路
３５０    点線
３５１    ＴＦＴ
３５２    ＴＦＴ
３５３    ＴＦＴ
３５４    ＴＦＴ
３５５    ＴＦＴ
３５６    ＴＦＴ
３５７    ＴＦＴ
３５８    ＴＦＴ
３５９    配線
３６０    配線
５８１    ＴＦＴ
５８５    絶縁層
５８７    電極層
５８８    電極層
５８９    球形粒子
５９４    キャビティ
５９５    充填材
６０１    ＴＦＴ
６０２    ＴＦＴ
６０３    ＴＦＴ
６０５    容量
６０６    ＴＦＴ
６０８    ＴＦＴ
６０９    ＴＦＴ
６１０    容量
６１１    ＴＦＴ
６１２    ＴＦＴ
６１３    ＴＦＴ
６１５    容量
７０２    ＴＦＴ
７０４    ＴＦＴ
７０５    ＴＦＴ
７０７    容量
７３１    ＴＦＴ
７５１    クロック信号用レベルシフタ
７５２    スタートパルス用レベルシフタ
７５３    パルス出力回路
７５４    ＮＡＮＤ回路
７５５    バッファ
７８１    シフトレジスタ
８０１    電源線
８０２    電源線
８０３    制御信号線
８０４    制御信号線
８０５    制御信号線
８０６    酸化物半導体膜
８０７    配線層
８０８    配線層
８０９    コンタクト孔
９００    基板
９０１    ゲート電極
９０２    ゲート電極
９０３    ゲート絶縁層
９０４    コンタクトホール
９０５    酸化物半導体膜
９０６    ｎ＋層
９０７    酸化物半導体膜
９０８    ｎ＋層
９０９    配線
９１０    配線
９１１    配線
９１２    酸化珪素膜
９１３    窒化珪素膜
１００１    チャネル保護層
１００２    チャネル保護層
１１０１    酸化珪素膜
１１０２    窒化珪素膜
１４００    パルス出力回路
１４０１    インバータ回路
１４０２    スイッチ
１４０３    容量素子
１４１１    ＴＦＴ
１４１２    ＴＦＴ
１４１３    ＴＦＴ
１４１４    容量素子
１４１５    配線
１４１６    配線
１５００    パルス出力回路
１５０１    ＴＦＴ
１５０２    ＴＦＴ
１５０３    ＴＦＴ
１５０４    容量素子
１５０５    配線
１５０６    配線
１６００    基板
１６０１    ゲート電極層
１６０２    ゲート絶縁層
１６０３    半導体層
１６０８    容量配線
１６０９    酸化物半導体膜
１６１０    画素電極層
１６１１    酸化物半導体膜
１６２０    接続電極
１６２１    端子
１６２２    端子
１６２５    コンタクトホール
１６２６    コンタクトホール
１６２７    コンタクトホール
１６２８    透明導電膜
１６２９    透明導電膜
１６３１    レジストマスク
１６３２    導電膜
１６５０    端子
１６５１    端子
１６５２    ゲート絶縁層
１６５３    接続電極
１６５４    保護絶縁膜
１６５５    透明導電膜
１６５６    電極
１６７０    薄膜トランジスタ
４５０１    基板
４５０２    画素部
４５０５    シール材
４５０６    基板
４５０７    充填材
４５０９    薄膜トランジスタ
４５１０    薄膜トランジスタ
４５１１    発光素子
４５１２    電界発光層
４５１３    電極層
４５１５    接続端子電極
４５１６    端子電極
４５１７    電極層
４５１９    異方性導電膜
４５２０    隔壁
６４００    画素
６４０１    ＴＦＴ
６４０２    ＴＦＴ
６４０３    発光素子
６４０５    ソース線
６４０６    ゲート線
６４０７    電源線
６４０８    共通電極
７００１    ＴＦＴ
７００２    発光素子
７００３    陰極
７００４    発光層
７００５    陽極
７０１１    ＴＦＴ
７０１２    発光素子
７０１３    陰極
７０１４    発光層
７０１５    陽極
７０１６    遮蔽膜
７０１７    導電膜
７０２１    ＴＦＴ
７０２２    発光素子
７０２３    陰極
７０２４    発光層
７０２５    陽極
７０２７    導電膜
９６３０    筐体
９６３１    表示部
９６３３    スピーカ
９６３５    操作キー
９６３６    接続端子
９６３８    マイクロフォン
９６７２    記録媒体読込部
９６７６    シャッターボタン
９６７７    受像部
９６８０    外部接続ポート
９６８１    ポインティングデバイス
４５０３ａ    ソース線駆動回路
４５０４ａ    ゲート線駆動回路
４５１８ａ    ＦＰＣ
【図１】
2014241418.tif 000003
【図２】
2014241418.tif 000004
【図３】
2014241418.tif 000005
【図４】
2014241418.tif 000006
【図５】
2014241418.tif 000007
【図６】
2014241418.tif 000008
【図７】
2014241418.tif 000009
【図８】
2014241418.tif 000010
【図９】
2014241418.tif 000011
【図１０】
2014241418.tif 000012
【図１１】
2014241418.tif 000013
【図１２】
2014241418.tif 000014
【図１３】
2014241418.tif 000015
【図１４】
2014241418.tif 000016
【図１５】
2014241418.tif 000017
【図１６】
2014241418.tif 000018
【図１７】
2014241418.tif 000019
【図１８】
2014241418.tif 000020
【図１９】
2014241418.tif 000021
【図２０】
2014241418.tif 000022
【図２１】
2014241418.tif 000023
【図２２】
2014241418.tif 000024
【図２３】
2014241418.tif 000025
【図２４】
2014241418.tif 000026
【図２５】
2014241418.tif 000027
【図２６】
2014241418.tif 000028
【図２７】
2014241418.tif 000029
【図２８】
2014241418.tif 000030
【図２９】
2014241418.tif 000031