(57)【要約】      （修正有）【課題】ＭＯＳＦＥＴに耐圧電圧を超える電圧が印加されないゲート駆動回路を提供する。【解決手段】ゲート駆動回路１は、ゲートパルスに応じて電圧信号を出力するフォトカプラ２と、フォトカプラ２の出力側がアノードに接続されるツェナーダイオード８ａと、ツェナーダイオード８ａのカソードがゲートに接続されたＰ型ＭＯＳＦＥＴ３と、Ｐ型ＭＯＳＦＥＴ３のドレインがゲートに接続されたＰ型ＭＯＳＦＥＴ５と、フォトカプラ２の出力側がカソードに接続されるツェナーダイオード８ｂと、ツェナーダイオード８ｂのアノードがゲートに接続されたＮ型ＭＯＳＦＥＴ４と、Ｎ型ＭＯＳＦＥＴ４のドレインがゲートに接続されたＮ型ＭＯＳＦＥＴ６と、Ｐ型ＭＯＳＦＥＴ３のドレインとＮ型ＭＯＳＦＥＴ４のドレインに接続されたツェナーダイオード８ｃと、Ｐ型ＭＯＳＦＥＴ５とＮ型ＭＯＳＦＥＴ６のドレインに接続されたゲート抵抗とを備える。【選択図】図１
2014011564.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子を駆動するためのゲート駆動回路であって、
ゲートパルスに応じて正極又は負極の電圧信号を出力する電圧信号出力手段と、
前記電圧信号出力手段により出力された前記電圧信号がアノードに入力される第１のツェナーダイオードと、
前記第１のツェナーダイオードのカソードがゲートに入力され、ソースに正極電圧が印加される第１のＰ型ＭＯＳＦＥＴと、
前記第１のＰ型ＭＯＳＦＥＴのドレインがゲートに接続され、ソースに正極電圧が印加される第２のＰ型ＭＯＳＦＥＴと、
前記電圧信号出力手段により出力された前記電圧信号がカソードに入力される第２のツェナーダイオードと、
前記第２のツェナーダイオードのアノードがゲートに入力され、ソースに負極電圧が印加される第１のＮ型ＭＯＳＦＥＴと、
前記第１のＮ型ＭＯＳＦＥＴのドレインがゲートに接続され、ソースに負極電圧が印加される第２のＮ型ＭＯＳＦＥＴと、
前記第１のＰ型ＭＯＳＦＥＴのドレインがカソードに接続され、前記第１のＮ型ＭＯＳＦＥＴのドレインがアノードに接続された第３のツェナーダイオードと、
前記第２のＰ型ＭＯＳＦＥＴのドレイン及び前記第２のＮ型ＭＯＳＦＥＴのドレインと接続され、前記スイッチング素子のゲートと接続するゲート抵抗と
を備えたことを特徴とするゲート駆動回路。
【請求項２】
スイッチング素子を駆動するためのゲート駆動回路の製造方法であって、
ゲートパルスに応じて正極又は負極の電圧信号を出力する電圧信号出力手段を設け、
第１のツェナーダイオードを、前記電圧信号出力手段により出力された前記電圧信号がアノードに入力されように接続し、
ソースに正極電圧を印加する第１のＰ型ＭＯＳＦＥＴのゲートを、前記第１のツェナーダイオードのカソードに接続し、
ソースに正極電圧を印加する第２のＰ型ＭＯＳＦＥＴのゲートを、前記第１のＰ型ＭＯＳＦＥＴのドレインに接続し、
第２のツェナーダイオードを、前記電圧信号出力手段により出力された前記電圧信号がカソードに入力されように接続し、
ソースに負極電圧を印加する第１のＮ型ＭＯＳＦＥＴのゲートを、前記第２のツェナーダイオードのアノードに接続し、
ソースに負極電圧を印加する第２のＮ型ＭＯＳＦＥＴのゲートを、前記第１のＮ型ＭＯＳＦＥＴのドレインに接続し、
第３のツェナーダイオードのカソードを前記第１のＰ型ＭＯＳＦＥＴのドレインに接続し、
前記第３のツェナーダイオードのアノードを前記第１のＮ型ＭＯＳＦＥＴのドレインに接続し、
前記スイッチング素子のゲートと接続するゲート抵抗を、前記第２のＰ型ＭＯＳＦＥＴのドレイン及び前記第２のＮ型ＭＯＳＦＥＴのドレインに接続すること
を含むことを特徴とするゲート駆動回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を駆動するゲート駆動回路に関する。
【背景技術】
【０００２】
一般に、電力変換回路を構成するスイッチング素子を駆動するために、ＭＯＳＦＥＴ(metal oxide semiconductor field-effect transistor)を用いたゲート駆動回路が知られている。
【０００３】
また、スイッチング素子のゲート電圧を印加するために正極及び負極にそれぞれＭＯＳＦＥＴを用い、ゲート電圧のスレッショルド電圧分の電圧降下をさせることなく、かつ正極及び負極にそれぞれ設けられたＭＯＳＦＥＴが同時に導通することによる短絡を防止するように構成されたゲート駆動回路が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３１９７１１号公報
【特許文献２】特開２００９−８８７３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＭＯＳＦＥＴは、ゲート−ソース間に印加できる耐圧電圧が素子により決められている。従って、ゲート駆動回路を構成するＭＯＳＦＥＴに耐圧電圧を超える電圧が印加される場合、ＭＯＳＦＥＴの故障の原因となり、ゲート駆動回路の寿命を短くする恐れがある。
【０００６】
そこで、本発明の目的は、ＭＯＳＦＥＴに耐圧電圧を超える電圧が印加されないように構成されたゲート駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の観点に従ったゲート駆動回路は、スイッチング素子を駆動するためのゲート駆動回路であって、ゲートパルスに応じて正極又は負極の電圧信号を出力する電圧信号出力手段と、前記電圧信号出力手段により出力された前記電圧信号がアノードに入力される第１のツェナーダイオードと、前記第１のツェナーダイオードのカソードがゲートに入力され、ソースに正極電圧が印加される第１のＰ型ＭＯＳＦＥＴと、前記第１のＰ型ＭＯＳＦＥＴのドレインがゲートに接続され、ソースに正極電圧が印加される第２のＰ型ＭＯＳＦＥＴと、前記電圧信号出力手段により出力された前記電圧信号がカソードに入力される第２のツェナーダイオードと、前記第２のツェナーダイオードのアノードがゲートに入力され、ソースに負極電圧が印加される第１のＮ型ＭＯＳＦＥＴと、前記第１のＮ型ＭＯＳＦＥＴのドレインがゲートに接続され、ソースに負極電圧が印加される第２のＮ型ＭＯＳＦＥＴと、前記第１のＰ型ＭＯＳＦＥＴのドレインがカソードに接続され、前記第１のＮ型ＭＯＳＦＥＴのドレインがアノードに接続された第３のツェナーダイオードと、前記第２のＰ型ＭＯＳＦＥＴのドレイン及び前記２のＮ型ＭＯＳＦＥＴのドレインと接続され、前記スイッチング素子のゲートと接続するゲート抵抗とを備えている。
【発明の効果】
【０００８】
本発明によれば、ＭＯＳＦＥＴに耐圧電圧を超える電圧が印加されないように構成されたゲート駆動回路を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係るゲート駆動回路１の構成を示す構成図。
【発明を実施するための形態】
【００１０】
以下図面を参照して、本発明の実施形態を説明する。
【００１１】
（実施形態）
図１は、本発明の実施形態に係るゲート駆動回路１の構成を示す構成図である。なお、図面における同一部分には同一符号を付してその詳しい説明を省略し、異なる部分について主に述べる。
【００１２】
ゲート駆動回路１は、外部の制御装置から受信したゲートパルスに応じて、スイッチング素子１０を駆動するためのゲート電圧を出力する回路である。
【００１３】
スイッチング素子１０は、ＩＧＢＴ(insulated gate bipolar transistor)である。ゲート駆動回路１は、スイッチング素子１０のゲートに接続される。
【００１４】
ゲート駆動回路１は、フォトカプラ２、２つのＰ型ＭＯＳＦＥＴ３，５、２つのＮ型ＭＯＳＦＥＴ４，６、ゲート抵抗７、及び３つのツェナーダイオード（定電圧ダイオード）８ａ，８ｂ，８ｃを備えている。
【００１５】
フォトカプラ２は、受信したゲートパルスに応じて±１５［Ｖ］の電圧信号を出力する。フォトカプラ２には、＋１５［Ｖ］の正極電圧及び−１５［Ｖ］の負極電圧が印加されている。フォトカプラ２は、ゲートパルスがスイッチング素子１０をオンする信号（オン信号）を示していれば、＋１５［Ｖ］を出力する。フォトカプラ２は、ゲートパルスがスイッチング素子１０をオフする信号（オフ信号）を示していれば、−１５［Ｖ］を出力する。フォトカプラ２の出力電圧は、Ｐ型ＭＯＳＦＥＴ３及びＮ型ＭＯＳＦＥＴ４のそれぞれのゲートにツェナーダイオード８ａ，８ｂを介して印加される。
【００１６】
フォトカプラ２は、発光ダイオード２１、フォトトランジスタ２２、Ｎ型ＦＥＴ２３、及びＰ型ＦＥＴ２４を備えている。
【００１７】
発光ダイオード２１には、ゲートパルスによる電圧が印加される。発光ダイオード２１は、発光することで光信号をフォトトランジスタ２２に出力する。フォトトランジスタ２２は、発光ダイオード２１から光信号を受信するように設けられている。フォトトランジスタ２２の正極側には、Ｎ型ＦＥＴ２３のゲートが接続されている。フォトトランジスタ２２の負極側には、Ｐ型ＦＥＴ２４のゲートが接続されている。Ｎ型ＦＥＴ２３のドレインには、＋１５［Ｖ］の正極電圧が印加されている。Ｎ型ＦＥＴ２３のソースは、Ｐ型ＦＥＴ２４のソースに接続されている。Ｎ型ＦＥＴ２３のソースとＰ型ＦＥＴ２４のソースとの接続点は、フォトカプラ２の出力点となる。Ｐ型ＦＥＴ２４のドレインには、−１５［Ｖ］の負極電圧が印加されている。
【００１８】
発光ダイオード２１は、オン信号を示すゲートパルスを受信すると、フォトトランジスタ２２に光信号を出力する。フォトトランジスタ２２は、光信号を受信すると、オン（導通）する。フォトトランジスタ２２が導通すると、Ｎ型ＦＥＴ２３が導通する。Ｎ型ＦＥＴ２３が導通すると、フォトカプラ２の出力として、Ｎ型ＦＥＴ２３に印加されている＋１５［Ｖ］の正極電圧が出力される。発光ダイオード２１がオフ信号を受信すると、フォトトランジスタ２２が導通しないため、Ｐ型ＦＥＴ２４が導通する。Ｐ型ＦＥＴ２４が導通すると、フォトカプラ２の出力として、Ｐ型ＦＥＴ２４に印加されている−１５［Ｖ］の負極電圧が出力される。
【００１９】
Ｐ型ＭＯＳＦＥＴ３，５は、ゲート−ソース間に正極電圧が印加されるとオン（導通）する。Ｎ型ＭＯＳＦＥＴ４，６は、ゲート−ソース間に負極電圧が印加されるとオン（導通）する。
【００２０】
ツェナーダイオード８ａのアノードは、フォトカプラ２の出力点と接続されている。ツェナーダイオード８ａのカソードは、Ｐ型ＭＯＳＦＥＴ３のゲートと接続されている。ツェナーダイオード８ｂのカソードは、フォトカプラ２の出力点と接続されている。ツェナーダイオード８ｂのアノードは、Ｎ型ＭＯＳＦＥＴ４のゲートと接続されている。
【００２１】
Ｐ型ＭＯＳＦＥＴ３のドレインは、Ｎ型ＭＯＳＦＥＴ４のドレインとツェナーダイオード８ｃを介して接続されている。ツェナーダイオード８ｃのカソードは、Ｐ型ＭＯＳＦＥＴ３のドレインに接続されている。ツェナーダイオード８ｃのアノードは、Ｎ型ＭＯＳＦＥＴ４のドレインに接続されている。Ｐ型ＭＯＳＦＥＴ３のソースには、＋１５［Ｖ］の正極電圧が印加されている。Ｎ型ＭＯＳＦＥＴ４のソースには、−１５［Ｖ］の負極電圧が印加されている。
【００２２】
Ｐ型ＭＯＳＦＥＴ３のドレインは、Ｐ型ＭＯＳＦＥＴ５のゲートに接続されている。Ｎ型ＭＯＳＦＥＴ４のドレインは、Ｎ型ＭＯＳＦＥＴ６のゲートに接続されている。従って、Ｐ型ＭＯＳＦＥＴ５のゲートとＮ型ＭＯＳＦＥＴ６のゲートは、ツェナーダイオード８ｃを介して接続されている。Ｐ型ＭＯＳＦＥＴ５のドレインは、Ｎ型ＭＯＳＦＥＴ６のドレインと接続されている。Ｐ型ＭＯＳＦＥＴ５のソースには、＋１５［Ｖ］の正極電圧が印加されている。Ｎ型ＭＯＳＦＥＴ６のソースには、−１５［Ｖ］の負極電圧が印加されている。
【００２３】
Ｐ型ＭＯＳＦＥＴ５のドレインとＮ型ＭＯＳＦＥＴ６のドレインとの接続点は、ゲート抵抗７を介して、スイッチング素子１０のゲートに接続されている。即ち、Ｐ型ＭＯＳＦＥＴ５のドレインとＮ型ＭＯＳＦＥＴ６のドレインとの接続点は、スイッチング素子１０を駆動するゲート電圧の出力点である。
【００２４】
ツェナーダイオード８ａは、Ｐ型ＭＯＳＦＥＴ３のゲート−ソース間に印加される電圧をツェナー電圧（降伏電圧）分減圧されるように調整する。ツェナーダイオード８ｂは、Ｎ型ＭＯＳＦＥＴ４のゲート−ソース間に印加される電圧をツェナー電圧分減圧されるように調整する。ツェナーダイオード８ｃは、Ｐ型ＭＯＳＦＥＴ５及びＮ型ＭＯＳＦＥＴ６のそれぞれのゲート−ソース間に印加される電圧をツェナー電圧分減圧されるように調整する。これにより、Ｐ型ＭＯＳＦＥＴ３，５及びＮ型ＭＯＳＦＥＴ４，６を安全な動作環境で動作させることができる。
【００２５】
例えば、Ｐ型ＭＯＳＦＥＴ３のゲート−ソース間には、ツェナーダイオード８ａを考慮しなければ、フォトカプラ２から−１５［Ｖ］の負極電圧が出力されると、Ｐ型ＭＯＳＦＥＴ３のソースに常時印加される＋１５［Ｖ］からフォトカプラ２の出力電圧−１５［Ｖ］を引いた＋３０［Ｖ］の電圧が印加される。しかし、＋３０［Ｖ］の電圧がそのままＰ型ＭＯＳＦＥＴ３のゲート−ソース間に印加されると、Ｐ型ＭＯＳＦＥＴ３のゲート−ソース間の耐圧（定格電圧）を超える。従って、ツェナーダイオード８ａを設けることにより、＋３０［Ｖ］からツェナーダイオード８ａのツェナー電圧分減圧された電圧が印加されるようにする。具体的には、Ｐ型ＭＯＳＦＥＴ３のゲート−ソース間の耐圧が２０［Ｖ］の場合、ツェナー電圧が１０［Ｖ］以上のツェナーダイオード８ａを設けることで、Ｐ型ＭＯＳＦＥＴ３のゲート−ソース間に印加される電圧を２０［Ｖ］以下にできる。同様に、Ｎ型ＭＯＳＦＥＴ４のゲート−ソース間についても、ツェナーダイオード８ｂを設けることにより、印加される電圧を耐圧電圧以下にすることができる。
【００２６】
また、Ｐ型ＭＯＳＦＥＴ５のゲート−ソース間には、ツェナーダイオード８ｃを考慮しなければ、Ｎ型ＭＯＳＦＥＴ４がオンされると、Ｐ型ＭＯＳＦＥＴ５のソースに常時印加される＋１５［Ｖ］からＮ型ＭＯＳＦＥＴ４のソースに常時印加される−１５［Ｖ］を引いた＋３０［Ｖ］の電圧が印加される。しかし、＋３０［Ｖ］の電圧がそのままＰ型ＭＯＳＦＥＴ５のゲート−ソース間に印加されると、Ｐ型ＭＯＳＦＥＴ５のゲート−ソース間の耐圧（定格電圧）を超える。従って、ツェナーダイオード８ｃを設けることにより、＋３０［Ｖ］からツェナーダイオード８ｃのツェナー電圧分減圧された電圧が印加されるようにする。具体的には、Ｐ型ＭＯＳＦＥＴ５のゲート−ソース間の耐圧が２０［Ｖ］の場合、ツェナー電圧が１０［Ｖ］以上のツェナーダイオード８ｃを設けることで、Ｐ型ＭＯＳＦＥＴ５のゲート−ソース間に印加される電圧を２０［Ｖ］以下にできる。Ｎ型ＭＯＳＦＥＴ６のゲート−ソース間についても同様である。
【００２７】
次に、ゲート駆動回路１の動作について説明する。
【００２８】
フォトカプラ２からスイッチング素子１０をオンするための＋１５［Ｖ］の正極電圧が出力されると、Ｐ型ＭＯＳＦＥＴ３のゲート及びＮ型ＭＯＳＦＥＴ４のゲートには、それぞれ＋１５［Ｖ］の正極電圧がツェナーダイオード８ａ，８ｂを介して印加される。これにより、Ｐ型ＭＯＳＦＥＴ３のゲートとソースは、正極性の同電位となるため、Ｐ型ＭＯＳＦＥＴ３は、オフされる。一方、Ｎ型ＭＯＳＦＥＴ４のゲート−ソース間には、ソースに印加されている−１５［Ｖ］から＋１５［Ｖ］を引いた−３０［Ｖ］電圧からツェナー電圧分が減圧された負極電圧が印加される。これにより、Ｎ型ＭＯＳＦＥＴ４は、オンされる。
【００２９】
Ｎ型ＭＯＳＦＥＴ４がオンされると、Ｎ型ＭＯＳＦＥＴ６のゲートには、−１５［Ｖ］の負極電圧が印加される。これにより、Ｎ型ＭＯＳＦＥＴ６のゲートとソースは、負極性の同電位となるため、Ｎ型ＭＯＳＦＥＴ６は、オフされる。一方、Ｐ型ＭＯＳＦＥＴ５のゲートには、Ｎ型ＭＯＳＦＥＴ４のソースに印加されている−１５［Ｖ］の負極電圧がツェナーダイオード８ｃを介して印加される。従って、Ｐ型ＭＯＳＦＥＴ５のゲート−ソース間には、ソースに印加されている＋１５［Ｖ］から−１５［Ｖ］を引いた＋３０［Ｖ］電圧からツェナー電圧分が減圧された正極電圧が印加される。これにより、Ｐ型ＭＯＳＦＥＴ５は、オンされる。Ｐ型ＭＯＳＦＥＴ５がオンされることにより、スイッチング素子１０のゲートには、Ｐ型ＭＯＳＦＥＴ５のソースに印加されている＋１５［Ｖ］の正極電圧がゲート抵抗７を介して、スイッチング素子１０のゲートに印加される。これにより、スイッチング素子１０は、オンされる。
【００３０】
フォトカプラ２からスイッチング素子１０をオフするための−１５［Ｖ］の負極電圧が出力されると、Ｐ型ＭＯＳＦＥＴ３のゲート及びＮ型ＭＯＳＦＥＴ４のゲートには、それぞれ−１５［Ｖ］の負極電圧がツェナーダイオード８ａ，８ｂを介して印加される。これにより、Ｎ型ＭＯＳＦＥＴ４のゲートとソースは、負極性の同電位となるため、Ｎ型ＭＯＳＦＥＴ４は、オフされる。一方、Ｐ型ＭＯＳＦＥＴ３のゲート−ソース間には、ソースに印加されている＋１５［Ｖ］から−１５［Ｖ］を引いた＋３０［Ｖ］電圧からツェナー電圧分が減圧された正極電圧が印加される。これにより、Ｐ型ＭＯＳＦＥＴ３は、オンされる。
【００３１】
Ｐ型ＭＯＳＦＥＴ３がオンされると、Ｐ型ＭＯＳＦＥＴ５のゲートには、＋１５［Ｖ］の正極電圧が印加される。これにより、Ｐ型ＭＯＳＦＥＴ５のゲートとソースは、正極性の同電位となるため、Ｐ型ＭＯＳＦＥＴ５は、オフされる。一方、Ｎ型ＭＯＳＦＥＴ６のゲートには、Ｐ型ＭＯＳＦＥＴ３のソースに印加されている＋１５［Ｖ］の正極電圧がツェナーダイオード８ｃを介して印加される。従って、Ｎ型ＭＯＳＦＥＴ６のゲート−ソース間には、ソースに印加されている−１５［Ｖ］から＋１５［Ｖ］を引いた−３０［Ｖ］電圧からツェナー電圧分が減圧された負極電圧が印加される。これにより、Ｎ型ＭＯＳＦＥＴ６は、オンされる。Ｎ型ＭＯＳＦＥＴ６がオンされることにより、スイッチング素子１０のゲートには、Ｎ型ＭＯＳＦＥＴ６のソースに印加されている−１５［Ｖ］の負極電圧がゲート抵抗７を介して、スイッチング素子１０のゲートに印加される。これにより、スイッチング素子１０は、オフされる。
【００３２】
本実施形態によれば、３つのツェナーダイオード８ａ〜８ｃを設けることにより、全てのＭＯＳＦＥＴ３〜６に印加されるゲート−ソース間の電圧を耐圧電圧（定格電圧）以下にすることができる。これにより、全てのＭＯＳＦＥＴ３〜６のゲート−ソース間に印加される過電圧による故障を無くすことで、安全な動作環境で動作させることができる。
【００３３】
また、スイッチング素子１０のゲートは、Ｐ型ＭＯＳＦＥＴ５及びＮ型ＭＯＳＦＥＴのそれぞれのドレインと接続されているため、スレッショルド電圧による電圧降下をしないゲート電圧を供給することができる。
【００３４】
さらに、各ＭＯＳＦＥＴ３〜６は、スイッチとして動作するため、フォトカプラ２から電圧信号が出力されれば、ほぼ遅延なく各ＭＯＳＦＥＴ３〜６が動作する。これにより、ゲート駆動回路１は、低損失で高周波スイッチングをすることができる。
【００３５】
なお、本実施形態では、ゲート駆動回路１は、ゲート電圧として±１５［Ｖ］の電圧を出力するように構成したが、どのようなレベルの電圧を出力するように構成してもよい。また、各ＭＯＳＦＥＴ３〜６もどのようなものを選択してもよい。
【００３６】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組合せにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００３７】
１…ゲート駆動回路、２…フォトカプラ、３…Ｐ型ＭＯＳＦＥＴ、４…Ｎ型ＭＯＳＦＥＴ、５…Ｐ型ＭＯＳＦＥＴ、６…Ｎ型ＭＯＳＦＥＴ、７…ゲート抵抗、８ａ，８ｂ，８ｃ…ツェナーダイオード、１０…スイッチング素子。
【図１】
2014011564.tif 000003