(57)【要約】【課題】スタンバイ時のオフ電流を低減する。【解決手段】第１の電圧が与えられた第１の電源線と所定のノードとの間に設けられたＰチャネル型トランジスタと，所定のノードと第1の電圧より低い第２の電圧が与えられた第２の電源線との間に設けられたＮチャネル型トランジスタとを有するＣＭＯＳ論理回路と，オフ状態にされたＰチャネル型トランジスタの第１のオフ電流とオフ状態にされたＮチャネル型トランジスタの第２のオフ電流とを比較し比較結果信号を出力するオフ電流測定回路と，スタンバイモードになる時，最新の比較結果信号に基づき，第１のオフ電流が第２のオフ電流より大きい場合は、Ｐチャネル型トランジスタをオン状態にしＮチャネル型トランジスタをオフ状態にし、第２のオフ電流が第１のオフ電流より大きい場合はＰチャネル型トランジスタをオフ状態にしＮチャネル型トランジスタをオン状態にする制御回路とを有する半導体集積回路。【選択図】  図１
2014093585.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧が与えられた第１の電源線と所定のノードとの間に設けられた第１のＰチャネル型トランジスタと，前記所定のノードと前記第1の電圧より低い第２の電圧が与えられた第２の電源線との間に設けられた第１のＮチャネル型トランジスタとを有するＣＭＯＳ論理回路と，
オフ状態にされた第２のＰチャネル型トランジスタの第１のオフ電流と、オフ状態にされた第２のＮチャネル型トランジスタの第２のオフ電流とを比較し比較結果信号を出力するオフ電流測定回路と，
スタンバイモードになる時，最新の前記比較結果信号に基づいて，前記第１のオフ電流が前記第２のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオン状態にし前記第１のＮチャネル型トランジスタをオフ状態にし、前記第２のオフ電流が前記第１のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオフ状態にし前記第１のＮチャネル型トランジスタをオン状態にする制御回路とを有する半導体集積回路。
【請求項２】
請求項１において，
前記オフ電流測定回路は，直列に接続する第１の抵抗及び前記第２のＰチャネル型トランジスタと，直列に接続する第２の抵抗及び前記第２のＮチャネル型トランジスタと，前記第１の抵抗と前記第２のＰチャネル型トランジスタとの第１の接続端の電圧と，前記第２の抵抗と前記第２のＮチャネル型トランジスタとの第２の接続端の電圧とを比較し前記比較結果信号を出力する比較器とを有する半導体集積回路。
【請求項３】
請求項１において，
前記オフ電流測定回路は，前記スタンバイモードになる時に比較実行信号を供給されて活性化され，前記比較結果信号を所定期間出力し，
前記制御回路は，前記スタンバイモードになる時に，前記比較結果信号をラッチし，ラッチした前記比較結果信号に基づいて，前記第１のオフ電流が前記第２のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオン状態にし前記第１のＮチャネル型トランジスタをオフ状態にし、前記第２のオフ電流が前記第１のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオフ状態にし前記第１のＮチャネル型トランジスタをオン状態にする半導体集積回路。
【請求項４】
請求項３において，
前記オフ電流測定回路は，直列に接続する第１の抵抗及び前記第２のＰチャネル型トランジスタと，直列に接続する第２の抵抗及び前記第２のＮチャネル型トランジスタと，前記第１の抵抗と前記第２のＰチャネル型トランジスタとの第１の接続端の電圧と，前記第２の抵抗と前記第２のＮチャネル型トランジスタとの第２の接続端の電圧とを比較し前記比較結果信号を出力する比較器と，前記比較器に電流を供給する電流源トランジスタとを有し， 
前記電流源トランジスタは，前記所定期間，ゲートに前記比較実行信号を供給されてオン状態となる半導体集積回路。
【請求項５】
請求項１において，
さらに，前記ＣＭＯＳ論理回路は，前記第１の電源線と前記第２の電源線との間に，入力信号を反転して出力信号を前記所定のノードに出力するＣＭＯＳインバータを有し，
前記制御回路は，通常動作時には，前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタをオフ状態にし，前記ＣＭＯＳインバータを前記第１の電源線及び前記第２の電源線に接続し，前記スタンバイモード時には，前記第１の電源線及び前記第２の電源線と前記ＣＭＯＳインバータとの接続を切断する半導体集積回路。
【請求項６】
請求項１において，
前記ＣＭＯＳ論理回路は，前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタを有するＣＭＯＳインバータと，入力信号又は制御信号のいずれかの信号を選択して前記ＣＭＯＳインバータに出力するセレクタとを有し，
前記制御回路は，通常動作時には，前記セレクタに前記入力信号を選択させ，前記スタンバイモード時には，前記比較結果信号に基づいて前記制御信号を出力し，前記セレクタに前記制御信号を選択させて，前記第１のオフ電流が前記第２のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオン状態にし前記第１のＮチャネル型トランジスタをオフ状態にし、前記第２のオフ電流が前記第１のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオフ状態にし前記第１のＮチャネル型トランジスタをオン状態にする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体集積回路に関する。
【背景技術】
【０００２】
昨今，半導体集積回路の微細化，低電圧化に伴い，トランジスタのチャネル長は短くなり，閾値電圧は低下している。これにより，トランジスタがオフ状態になっても完全な非導通にはならず，ドレイン・ソース間でオフ電流が生じている。そのため，半導体集積回路のスタンバイ時における消費電力を削減するに当たり，オフ状態となっているトランジスタのオフ電流を減らす必要がある。
【０００３】
例えば，半導体集積回路のＣＭＯＳ論理回路部にサイズの大きいトランジスタが使用されると，通常，そのトランジスタのオフ電流は大きくなる。そこで，従来，半導体集積回路のスタンバイ時には，ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち，予め判明しているオフ電流が大きい方のトランジスタをオン状態にし，オフ電流が小さい方のトランジスタをオフ状態にする（特許文献１）等，オフ電流を低減する方法がとられてきた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−３０６２８１号公報
【特許文献２】特開２００８−１５３４１５号公報
【特許文献２】特開２００６−２７９９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら，オフ電流の特性はチップの製造プロセスに依存し，チップ間でオフ電流の値にばらつきが生じる。また，オフ電流はトランジスタの温度に依存して変動し，トランジスタ毎に温度依存特性が異なる。そのため，ＣＭＯＳインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち，スタンバイ時にオフ電流が大きい側のトランジスタが，チップによって異なり，さらにその時の温度によって変わる可能性がある。
【０００６】
したがって，上述の従来のオフ電流低減方法は，スタンバイ時にオンするトランジスタ，オフするトランジスタを予め設計段階で決めているため，オフ電流の製造ばらつきや温度による変動に対応することができない。
【０００７】
そこで，本発明の目的は，上記を鑑み，スタンバイ時におけるオフ電流を低減する半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００８】
半導体集積回路の第１の側面は，
第１の電圧が与えられた第１の電源線と所定のノードとの間に設けられた第１のＰチャネル型トランジスタと，前記所定のノードと前記第1の電圧より低い第２の電圧が与えられた第２の電源線との間に設けられた第１のＮチャネル型トランジスタとを有するＣＭＯＳ論理回路と，
オフ状態にされた第２のＰチャネル型トランジスタの第１のオフ電流と、オフ状態にされた第２のＮチャネル型トランジスタの第２のオフ電流とを比較し比較結果信号を出力するオフ電流測定回路と，
スタンバイモードになる時，最新の前記比較結果信号に基づいて，前記第１のオフ電流が前記第２のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオン状態にし前記第１のＮチャネル型トランジスタをオフ状態にし、前記第２のオフ電流が前記第１のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオフ状態にし前記第１のＮチャネル型トランジスタをオン状態にする制御回路とを有する。
【発明の効果】
【０００９】
半導体集積回路の第１の側面によれば，スタンバイ時におけるオフ電流を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態における半導体集積回路を示す図である。
【図２】第１の実施の形態におけるオフ電流測定回路の第１の構成例を示す図である。
【図３】第１の実施の形態におけるオフ電流測定回路の第２の構成例を示す図である。
【図４】第１の実施の形態におけるＣＭＯＳ制御回路を示す図である。
【図５】第１の実施の形態におけるＣＭＯＳ制御回路の真理値表を示す図である。
【図６】第１の実施の形態におけるＣＭＯＳ論理回路を示す図である。
【図７】第１の実施の形態におけるＣＭＯＳ論理回路の真理値表を示す図である。
【図８】第１の実施の形態における半導体集積回路のタイミングチャートである。
【図９】第２の実施の形態における半導体集積回路を示す図である。
【図１０】第２の実施の形態におけるオフ電流測定回路を示す図である。
【図１１】，第２の実施の形態における半導体集積回路のタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下，図面を用いて本発明の実施の形態について説明する。
【００１２】
［第１の実施の形態］
図１は，第１の実施の形態における半導体集積回路を示す図である。図１において，符号の末尾が「ｘ」である信号はロウアクティブ，「ｚ」である信号はハイアクティブであることを示す。
【００１３】
半導体集積回路１０は，ＰＭＯＳトランジスタとＮＭＯＳトランジスタのオフ電流を比較し比較結果信号ｃｍｐｏｆｆｚを出力するオフ電流測定回路１１と，半導体集積回路１０のスタンバイモード時にＨレベルのスタンバイ信号ｓｔｂｚを出力するスタンバイモード制御回路１２と，比較結果信号ｃｍｐｏｆｆｚ及びスタンバイ信号ｓｔｂｚに基づいてクランプ信号ｃｌｍｐｚと第１のクランプ制御信号ｏｕｔｈｘと第２のクランプ制御信号ｏｕｔｌｚとを出力するＣＭＯＳ制御回路１３と，半導体集積回路１０のスタンバイモード時にオフ電流を低減するためにオンオフの制御をされるＣＭＯＳインバータを有するＣＭＯＳ論理回路１４とを有する。
【００１４】
半導体集積回路１０は，一定期間外部からアクセスがない場合に又は外部からの積極的に低消費電力化する指令が入力された場合に，低消費電力化するために通常動作からスタンバイモードに移行する。半導体集積回路１０がスタンバイモードの場合，ＣＭＯＳ論理回路１４は動作を停止する。そして，ＣＭＯＳ論理回路１４のＣＭＯＳインバータを構成するＰＭＯＳトランジスタがオン状態となりＮＭＯＳトランジスタがオフ状態となるか，ＰＭＯＳトランジスタがオフ状態となりＮＭＯＳトランジスタがオン状態となる。これにより，ＣＭＯＳインバータの出力はＨレベル又はＬレベルで固定されＣＭＯＳインバータの後続の回路に供給され電流消費は停止する。
【００１５】
しかし，半導体集積回路１０の微細化に伴い，トランジスタの閾値電圧が低下しチャネル長が短くなり，オフ状態のトランジスタでオフ電流が発生する。そのため，スタンバイモード時の消費電流を削減するためにはオフ電流を低減する必要がある。このオフ電流は，通常，製造ばらつきを有するため，チップによってＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうちオフ電流が大きい側のトランジスタが異なる。また，ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで温度依存特性が異なるため，トランジスタの温度によってオフ電流が大きい側のトランジスタが異なる場合もある。
【００１６】
そこで，半導体集積回路１０は，スタンバイ時，ＣＭＯＳ論理回路１４が有するＣＭＯＳインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち，そのスタンバイ時のオフ電流が大きい方のトランジスタをオンし，オフ電流が小さい方のトランジスタをオフして，オフ電流を低減する。  
【００１７】
具体的には，後述するように，まずオフ電流測定回路１１が，スタンバイモード時に，オフ電流測定用のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタそれぞれのオフ電流を比較する。そして，ＣＭＯＳ制御回路１３が，この比較結果に基づいて，ＣＭＯＳ論理回路１４が有するＣＭＯＳインバータのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのうち，オフ電流が大きいトランジスタをオン，オフ電流が小さいトランジスタをオフに制御する。
【００１８】
図２は，第１の実施の形態におけるオフ電流測定回路の第１の構成例を示す図である。オフ電流測定回路１１は，電源電圧Ｖｄｄと基準電圧ＧＮＤとの間に，直列に接続した抵抗ＲＰ及びＣＭＯＳトランジスタＣ１と，直列に接続した抵抗ＲＮ及びＣＭＯＳトランジスタＣ２と，電源電圧ＧＮＤ及び基準電圧ＧＮＤと接続する比較器ＣＭＰ１とを有する。なお，図２では，抵抗ＲＰとＲＮの抵抗値は等しいとする。
【００１９】
ＣＭＯＳトランジスタＣ１のゲートは，抵抗ＲＰとＣＭＯＳトランジスタＣ１との接続端子Ｇ１に接続し，ＣＭＯＳトランジスタＣ２のゲートは，基準電圧ＧＮＤに接続する。これにより，ＣＭＯＳトランジスタＣ１を構成するＰＭＯＳトランジスタＰ１はオフ状態となり，ＮＭＯＳトランジスタＮ１はオン状態となる。また，ＣＭＯＳトランジスタＣ２を構成するＰＭＯＳトランジスタＰ２はオン状態となり，ＮＭＯＳトランジスタＮ２はオフ状態となる。そして，オフ状態となったＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２により，電源電圧Ｖｄｄと基準電圧ＧＮＤとの間で，オフ電流Ｉｏｆｆ＿ｐとＩｏｆｆ＿ｎがそれぞれ流れる。
【００２０】
比較器ＣＭＰ１は，抵抗ＲＰ及びＣＭＯＳトランジスタＣ１の接続端子Ｇ１の電圧Ｖ１と，抵抗ＲＮ及びＣＭＯＳトランジスタＣ２の接続端子Ｇ２の電圧Ｖ２とを比較し，比較結果信号ｃｍｏｆｆｚを出力する。抵抗ＲＰ及びＲＮにはそれぞれオフ電流Ｉｏｆｆ＿ｐとＩｏｆｆ＿ｎが流れるため，比較器ＣＭＰ１は電圧Ｖ１及びＶ２を比較することで，オフ電流Ｉｏｆｆ＿ｐとＩｏｆｆ＿ｎのうちどちらのオフ電流が大きいかを判定することができる。
【００２１】
例えば，ＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎが，ＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐよりも大きい場合，電圧Ｖ２よりＶ１が高くなり，比較器ＣＭＰ１はＬレベルの比較結果信号ｃｍｐｏｆｆｚを出力する。一方，ＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐがＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎよりも大きい場合，電圧Ｖ１がＶ２より高くなり，比較器ＣＭＰ１はＨレベルの比較結果信号ｃｍｐｏｆｆｚを出力する。
【００２２】
なお，抵抗ＲＰ及びＣＭＯＳトランジスタＣ１と抵抗ＲＮ及びＣＭＯＳトランジスタＣ２とは，それぞれ上下位置を図２と反対に接続してもよい。この場合，抵抗ＲＰ及びＣＭＯＳトランジスタＣ１は，電源電圧Ｖｄｄと基準電圧ＧＮＤとの間にＣＭＯＳトランジスタＣ１，抵抗ＲＰの順に直列に接続され，抵抗ＲＮ及びＣＭＯＳトランジスタＣ２は，電源電圧Ｖｄｄと基準電圧ＧＮＤとの間にＣＭＯＳトランジスタＣ２，抵抗ＲＮの順に直列に接続される。
【００２３】
その結果，ＣＭＯＳトランジスタＣ１のゲートは電源電圧Ｖｄｄを供給されてＰＭＯＳトランジスタＰ１はオフ状態となり，ＮＭＯＳトランジスタＮ１はオン状態となる。また，ＣＭＯＳトランジスタＣ２のゲートには，ＣＭＯＳトランジスタＣ２と抵抗ＲＮとの接続端子Ｇ２の電圧Ｖ２が供給されＰＭＯＳトランジスタＰ２はオン状態となり，ＮＭＯＳトランジスタＮ２はオフ状態となる。これにより，ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ２にはオフ電流が流れるので，比較器ＣＭＰ１は，図２と同様に，接続端子Ｇ１の電圧Ｖ１及び接続端子Ｇ２の電圧Ｖ２を比較することで，オフ電流Ｉｏｆｆ＿ｐとＩｏｆｆ＿ｎの大小を判定することができる。
【００２４】
図３は，第１の実施の形態におけるオフ電流測定回路の第２の構成例を示す図である。オフ電流検出回路１１は，ＰＭＯＳトランジスタとＮＭＯＳトランジスタのオフ電流を比較するので，図３に示すようにＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２をそれぞれ抵抗ＲＰ，ＲＮに直列に接続してもよい。これにより，ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２は共にオフ状態となり，比較器ＣＭＰ１は図２と同様にＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２のオフ電流を比較することができる。
【００２５】
なお，図３のオフ電流測定回路１１においても，図２と同様に，抵抗ＲＰ及びＰＭＯＳトランジスタＰ１，抵抗ＲＮ及びＮＭＯＳトランジスタＮ２は，上下位置を反対に接続してもよい。
【００２６】
図４は，第１の実施の形態におけるＣＭＯＳ制御回路を示す図である。また，図５は，第１の実施の形態におけるＣＭＯＳ制御回路の真理値表を示す図である。
【００２７】
ＣＭＯＳ制御回路１３は，オフ電流測定回路１１から判定結果信号ｃｍｐｏｆｆｚを，スタンバイモード制御回路１２からスタンバイ信号ｓｔｂｚを，それぞれ入力端子Ａ１，Ａ２に供給される。
【００２８】
そして，ＣＭＯＳ制御回路１３は，判定結果信号ｃｍｐｏｆｆｚ及びスタンバイ信号ｓｔｂｚに基づき，ＮＡＮＤゲートＤ１を介して，出力端子Ａ３から第１のクランプ制御信号ｏｕｔｈｘを出力する。また，ＣＭＯＳ制御回路１３は，判定結果信号ｃｍｐｏｆｆｚ及びスタンバイ信号ｓｔｂｚに基づき，インバータＢ１，Ｂ３，ＮＡＮＤゲートＤ２を介して，出力端子Ａ４から第２のクランプ制御信号ｏｕｔｌｚを出力する。さらに，ＣＭＯＳ制御回路１３は，スタンバイ信号ｓｔｂｚに基づき，インバータＢ２，Ｂ４を介して出力端子Ａ５からクランプ信号ｃｌｍｐｚを出力する。
【００２９】
これにより，スタンバイ信号ｓｔｂｚがクランプ信号ｃｌｍｐｚとして出力される。また，通常動作時（ｓｔｂｚ＝Ｌ）では，比較結果信号ｃｍｐｏｆｆｚの電位レベルによらずＮＡＮＤゲートＤ１，Ｄ２の出力はＨレベルとなるため，第１のクランプ制御信号ｏｕｔｈｘはＨレベル，第２のクランプ制御信号ｏｕｔｌｚはＬレベルとなる。一方，スタンバイモード時（ｓｔｂｚ＝Ｈ）では，ＮＡＮＤゲートＤ１の出力は比較結果信号ｃｍｐｏｆｆｚと反対の電位レベルとなり，さらにＮＡＮＤゲートＤ２の出力と反対の電位レベルとなるため，第1のクランプ制御信号ｏｕｔｈｘ及び第２のクランプ制御信号ｏｕｔｌｚは共に比較結果信号ｃｍｐｏｆｆｚと反対の電位レベルとなる。
【００３０】
具体的には，半導体集積回路１０が通常動作時（ｓｔｂｚ＝Ｌ）におけるＣＭＯＳ制御回路１３の各出力信号は，次のようになる。
【００３１】
ＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎがＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐよりも大きい場合（Ｉｏｆｆ＿ｎ＞Ｉｏｆｆ＿ｐ），ＣＭＯＳ制御回路１３の入力端子Ａ１にはＬレベルの比較結果信号ｃｍｐｏｆｆｚ，入力端子Ａ２にはＬレベルのスタンバイ信号ｓｔｂｚが入力される。その結果，第１のクランプ制御信号ｏｕｔｈｘはＨレベル，第２のクランプ制御信号ｏｕｔｌｚはＬレベル，クランプ信号ｃｌｍｐｚはＬレベルとなる（図５のＡ）。
【００３２】
また，ＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐがＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎよりも大きい場合（Ｉｏｆｆ＿ｐ＞Ｉｏｆｆ＿ｎ），ＣＭＯＳ制御回路１３の入力端子Ａ１にはＨレベルの比較結果信号ｃｍｐｏｆｆｚ，入力端子Ａ２にはＬレベルのスタンバイ信号ｓｔｂｚが入力される。その結果，第１のクランプ制御信号ｏｕｔｈｘはＨレベル，第２のクランプ制御信号ｏｕｔｌｚはＬレベル，クランプ信号ｃｌｍｐｚはＬレベルとなる（図５のＢ）。
【００３３】
つまり，半導体集積回路１０が通常動作時（ｓｔｂｚ＝Ｌ）では，オフ電流Ｉｏｆｆ＿ｐ及びＩｏｆｆ＿ｐの比較結果によらず，第１のクランプ制御信号ｏｕｔｈｘはＨレベル，第２のクランプ制御信号ｏｕｔｌｚはＬレベル，クランプ信号ｃｌｍｐｚはＬレベルとなる。
【００３４】
一方，半導体集積回路１０がスタンバイモード時（ｓｔｂｚ＝Ｈ）では，ＣＭＯＳ制御回路１３の各出力信号は次のようになる。
【００３５】
ＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎがＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐよりも大きい場合（Ｉｏｆｆ＿ｎ＞Ｉｏｆｆ＿ｐ），ＣＭＯＳ制御回路１３の入力端子Ａ１にはＬレベルの比較結果信号ｃｍｐｏｆｆｚ，入力端子Ａ２にはＨレベルのスタンバイ信号ｓｔｂｚが入力される。その結果，第１のクランプ制御信号ｏｕｔｈｘはＨレベル，第２のクランプ制御信号ｏｕｔｌｚはＨレベル，クランプ信号ｃｌｍｐｚはＨレベルとなる（図５のＣ）。
【００３６】
また，ＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐが，ＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎよりも大きい場合（Ｉｏｆｆ＿ｐ＞Ｉｏｆｆ＿ｎ），ＣＭＯＳ制御回路１３の入力端子Ａ１にはＨレベルの比較結果信号ｃｍｐｏｆｆｚ，入力端子Ａ２にはＨレベルのスタンバイ信号ｓｔｂｚが入力される。その結果，第１のクランプ制御信号ｏｕｔｈｘはＬレベル，第２のクランプ制御信号ｏｕｔｌｚはＬレベル，クランプ信号ｃｌｍｐｚはＨレベルとなる（図５のＤ）。
【００３７】
つまり，半導体集積回路１０がスタンバイモード時（ｓｔｂｚ＝Ｈ）では，ＣＭＯＳ制御回路１３は，オフ電流Ｉｏｆｆ＿ｐ及びＩｏｆｆ＿ｐの比較結果に応じて，共にＨレベル又はＬレベルの第１のクランプ制御信号ｏｕｔｈｘ及び第２のクランプ制御信号ｏｕｔｌｚを出力する。
【００３８】
ＣＭＯＳ制御回路１３から出力された第１のクランプ制御信号ｏｕｔｈｘ，第２のクランプ制御信号ｏｕｔｌｚ及びクランプ信号ｃｌｍｐｚは，ＣＭＯＳ論理回路１４に供給される。そして，ＣＭＯＳ論理回路１４は，後述するように，第１のクランプ制御信号ｏｕｔｈｘ，第２のクランプ制御信号ｏｕｔｌｚ及びクランプ信号ｃｌｍｐｚに基づいた動作を行う。
【００３９】
図６は，第１の実施の形態におけるＣＭＯＳ論理回路を示す図である。また，図７は，第１の実施の形態におけるＣＭＯＳ論理回路の真理値表を示す図である。
【００４０】
図６（１），（２）にはＣＭＯＳ論理回路１４の構成例が示されている。半導体集積回路１０は，従来ＣＭＯＳ論理回路１４で使用していたＣＭＯＳインバータを，図６（１），（２）に示すインバータ回路２０又は２１に置き換えて，スタンバイモード時のオフ電流を低減する。そして，インバータ回路２０，２１は，通常動作時には入力信号ｉｎを反転した出力信号ｏｕｔを，スタンバイモード時にはオフ電流の比較結果に基づいてＨレベル又はＬレベルに固定された出力信号ｏｕｔを後続の回路に出力する。
【００４１】
図６（１）は，ＣＭＯＳ論理回路１４の第１の例を示す。図６（１）のＣＭＯＳ論理回路１４が有するインバータ回路２０は，入力端子Ａ１０からゲートに入力信号ｉｎを供給されＣＭＯＳインバータとして動作するＣＭＯＳトランジスタＣ４と，ＣＭＯＳトランジスタＣ４と電源電圧Ｖｄｄとの間にＰＭＯＳトランジスタＰ３と，ＣＭＯＳトランジスタＣ４と電源電圧Ｖｄｄとの間にＮＭＯＳトランジスタＮ３と，スタンバイ時に出力信号ｏｕｔをクランプするＣＭＯＳトランジスタＣ５とを有する。
【００４２】
ＰＭＯＳトランジスタＰ３のゲートはクランプ信号ｃｌｍｐｚを供給され，ＮＭＯＳトランジスタＮ３のゲートはインバータＢ１０を介してクランプ信号ｃｌｍｐｚを供給される。
【００４３】
ＣＭＯＳトランジスタＣ５のＰＭＯＳトランジスタＰ５のゲートには，第１のクランプ制御信号ｏｕｔｈｘが供給され，ＮＭＯＳトランジスタＮ５のゲートには第２のクランプ制御信号ｏｕｔｌｚが供給される。
【００４４】
半導体集積回路１０が通常動作時（ｓｔｂｚ＝Ｌ）では，オフ電流Ｉｏｆｆ＿ｐ及びＩｏｆｆ＿ｐの比較結果に関わらず，入力端子Ａ１１にはＬレベルのクランプ信号ｃｌｍｐｚが，入力端子Ａ１３にはＨレベルの第１のクランプ制御信号ｏｕｔｈｘが，入力端子Ａ１４にはＬレベルの第２のクランプ制御信号ｏｕｔｌｚが入力される。
【００４５】
その結果，ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３はオン状態，ＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ５はオフ状態となる。これにより，入力端子Ａ１０に入力された入力信号ｉｎは，ＣＭＯＳトランジスタＣ４により反転され，出力信号ｏｕｔとして出力する（図７のＡ）。
【００４６】
一方，半導体集積回路１０がスタンバイモード時（ｓｔｂｚ＝Ｈ）では，ＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎがＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐよりも大きい場合（Ｉｏｆｆ＿ｎ＞Ｉｏｆｆ＿ｐ），入力端子Ａ１１にはＨレベルのクランプ信号ｃｌｍｐｚが，入力端子Ａ１３にはＨレベルの第１のクランプ制御信号ｏｕｔｈｘが，入力端子Ａ１４にはＨレベルの第２のクランプ制御信号ｏｕｔｌｚが入力される。
【００４７】
その結果，ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３はオフ状態となり，ＣＭＯＳトランジスタＣ４は，電源電圧Ｖｄｄ及び基準電圧ＧＮＤから切断される。また，ＣＭＯＳトランジスタＣ４では，オフ電流Ｉｏｆｆ＿ｎが大きいＮＭＯＳトランジスタＮ５はオン状態となり，オフ電流Ｉｏｆｆ＿ｐが小さいＰＭＯＳトランジスタＰ５オフ状態となる。それにより，ＣＭＯＳトランジスタＣ５の出力信号ｏｕｔはＬレベルに固定される（図７のＢ）。
【００４８】
また，ＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐがＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎよりも大きい場合（Ｉｏｆｆ＿ｐ＞Ｉｏｆｆ＿ｎ），入力端子Ａ１１にはＨレベルのクランプ信号ｃｌｍｐｚが，入力端子Ａ１３にはＬレベルの第１のクランプ制御信号ｏｕｔｈｘが，入力端子Ａ１４にはＬレベルの第２のクランプ制御信号ｏｕｔｌｚが入力される。
【００４９】
その結果，ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３はオフ状態となり，ＣＭＯＳトランジスタＣ４は，電源電圧Ｖｄｄ及び基準電圧ＧＮＤから切断される。また，ＣＭＯＳトランジスタＣ４では，オフ電流Ｉｏｆｆ＿ｐが大きいＰＭＯＳトランジスタＰ５はオン状態となり，オフ電流Ｉｏｆｆ＿ｎが小さいＮＭＯＳトランジスタＮ５オフ状態となる。それにより，ＣＭＯＳトランジスタＣ５の出力信号ｏｕｔはＨレベルに固定される（図７のＣ）。
【００５０】
このように，図６（１）のインバータ回路２０は，半導体集積回路１０が通常動作時にはＣＭＯＳトランジスタＣ４を使用してＣＭＯＳインバータとして動作し，スタンバイモード時にはＣＭＯＳトランジスタＣ５を使用してＣＭＯＳインバータとして動作する。また，半導体集積回路１０がスタンバイモード時には，インバータ回路２０はＣＭＯＳトランジスタＣ５のＰＭＯＳトランジスタＰ５及びＮＭＯＳトランジスタＮ５のうちオフ電流が大きいトランジスタをオン状態にし，オフ電流が小さいトランジスタをオフ状態にして，オフ電流を低減する。
【００５１】
また，図６（１）のＣＭＯＳ論理回路１４において，例えばＣＭＯＳトランジスタＣ４のサイズを大きくしＣＭＯＳトランジスタＣ５のサイズを小さくしておけば，半導体集積回路１０は通常動作時にはサイズの大きいＣＭＯＳトランジスタＣ４を使用して高速に動作することができ，スタンバイモード時にはサイズの小さいＣＭＯＳトランジスタＣ５を使用してオフ電流を小さくすることができる。
【００５２】
さらに，図６（１）のＣＭＯＳ論理回路１４では，ＣＭＯＳトランジスタＣ４及びＣ５の複数ペアが，ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３を共有してもよい。これにより，ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３の面積が必要以上に拡大せず，ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のオフ電流を低減することができる。
【００５３】
図６（２）は，ＣＭＯＳ論理回路１４の第２の例を示す。図６（２）のＣＭＯＳ論理回路１４が有するインバータ回路２１は，セレクタ２２のインバータＢ１１及びスイッチＳ１０,Ｓ１１と，スイッチＳ１０，Ｓ１１の出力をゲートに入力してＣＭＯＳインバータとして動作するＣＭＯＳトランジスタＣ６とを有する。
【００５４】
入力端子Ａ１６に入力されたクランプ信号ｃｌｍｐｚは，セレクタ２２のスイッチＳ１０，Ｓ１１のゲートに供給される。ただし，スイッチＳ１０のＰＭＯＳのゲート，スイッチＳ１１のＮＭＯＳのゲートには，インバータＢ１１を介してクランプ信号ｃｌｍｐｚが供給される。
【００５５】
入力端子Ａ１７に入力された第１のクランプ制御信号ｏｕｔｈｘ及び入力端子Ａ１８に入力された入力信号ｉｎは，それぞれスイッチＳ１０，Ｓ１１を介してＣＭＯＳトランジスタＣ６のゲートに供給される。
【００５６】
半導体集積回路１０が通常動作時（ｓｔｂｚ＝Ｌ）では，オフ電流Ｉｏｆｆ＿ｐ及びＩｏｆｆ＿ｐの比較結果に関わらず，入力端子Ａ１６にはＬレベルのクランプ信号ｃｌｍｐｚが，入力端子Ａ１７にはＬレベルの第２のクランプ制御信号ｏｕｔｌｚがそれぞれ入力される。
【００５７】
その結果，スイッチＳ１０はオフ状態，スイッチＳ１１はオン状態となる。これにより，入力端子Ａ１８に入力された入力信号ｉｎは，ＣＭＯＳトランジスタＣ６により反転され，出力信号ｏｕｔとして出力する（図７のＡ）。
【００５８】
一方，半導体集積回路１０がスタンバイモード時（ｓｔｂｚ＝Ｈ）では，ＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎがＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐよりも大きい場合（Ｉｏｆｆ＿ｎ＞Ｉｏｆｆ＿ｐ），入力端子Ａ１６にはＨレベルのクランプ信号ｃｌｍｐｚが，入力端子Ａ１７にはＨレベルの第２のクランプ制御信号ｏｕｔｌｚがそれぞれ入力される。
【００５９】
その結果，スイッチＳ１０はオン状態，スイッチＳ１１はオフ状態となる。また，ＣＭＯＳトランジスタＣ６のゲートにはＨレベルの第２のクランプ制御信号ｏｕｔｌｚが供給され，オフ電流Ｉｏｆｆ＿ｎが大きいＮＭＯＳトランジスタＮ６はオン状態となり，オフ電流Ｉｏｆｆ＿ｐが小さいＰＭＯＳトランジスタＰ６オフ状態となる。これにより，ＣＭＯＳトランジスタＣ６の出力信号ｏｕｔはＬレベルに固定される（図７のＢ）。
【００６０】
また，ＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐがＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎよりも大きい場合（Ｉｏｆｆ＿ｐ＞Ｉｏｆｆ＿ｎ），入力端子Ａ１６にはＨレベルのクランプ信号ｃｌｍｐｚが，入力端子Ａ１７にはＬレベルの第２のクランプ制御信号ｏｕｔｌｚが入力される。
【００６１】
その結果，スイッチＳ１０はオン状態，スイッチＳ１１はオフ状態となる。また，ＣＭＯＳトランジスタＣ６のゲートにはＬレベルの第２のクランプ制御信号ｏｕｔｌｚが供給され，オフ電流Ｉｏｆｆ＿ｐが大きいＰＭＯＳトランジスタＰ６はオン状態となり，オフ電流Ｉｏｆｆ＿ｎが小さいＮＭＯＳトランジスタＮ６オフ状態となる。そして，ＣＭＯＳトランジスタＣ６の出力信号ｏｕｔはＨレベルに固定される（図７のＣ）。
【００６２】
このように，図６（２）のインバータ回路２１は，スタンバイモード時には，半導体集積回路１０が通常動作時にＣＭＯＳインバータとして動作するＣＭＯＳトランジスタＣ４そのものについて，オフ電流が大きいトランジスタをオン状態にし，オフ電流が小さいトランジスタをオフ状態にして，オフ電流を低減する。
【００６３】
なお，図６（２）のＣＭＯＳ論理回路１４では，スイッチＳ１０，Ｓ１１及びＣＭＯＳトランジスタＣ６の複数のペアが，インバータＢ１１を共有してもよい。これにより，ＣＭＯＳ論理回路１４の回路面積が必要以上に拡大せずに済む。
【００６４】
図８は，第１の実施の形態における半導体集積回路のタイミングチャートである。図８は，適用例として，半導体集積回路１０がＳＲＡＭと互換のインターフェースを備えたＤＲＡＭである疑似ＳＲＡＭである場合における各信号の出力波形を示す。なお，疑似ＳＲＡＭは，外部からリフレッシュコマンドを供給されず，自ら内部で定期的にリフレッシュ動作を実行してメモリセルに書込まれたデータを保持するメモリである。
【００６５】
疑似ＳＲＡＭの半導体集積回路１０は，ＣＰＵ等外部から供給されるチップイネーブル信号／ＣＥにより，活性化又は非活性化される。図８では，半導体集積回路１０はチップイネーブル信号／ＣＥがＬレベルのとき活性化され，Ｈレベルのとき非活性化される。疑似ＳＲＡＭの半導体集積回路１０は，活性化されると，その後に供給されるアドレス（及び書込み時は書込みデータ）に基づいて読み出し動作や書き出し動作等を行う。
【００６６】
また，疑似ＳＲＡＭの半導体集積回路１０は，内部で定期的に（例えば，数μｓｅｃ毎に）リフレッシュ信号ｒｅｆｚを生成してリフレッシュ動作を行う。図８では，リフレッシュ信号ｒｅｆｚがＨレベルに立ち上がると，疑似ＳＲＡＭの半導体集積回路１０はセルフリフレッシュ動作を行う。
【００６７】
疑似ＳＲＡＭの半導体集積回路１０の通常動作時には，チップイネーブル信号／ＣＥが短い時間内で（例えば１００ｎｓｅｃ以下で）頻繁にＬレベル（活性化），Ｈレベル（非活性化）を繰り返すことがある。半導体集積回路１０内のスタンバイ制御回路やＣＭＯＳ制御回路は，通常動作からスタンバイモードへの切り替え動作時において電流を消費するため，チップイネーブル信号／ＣＥの立ち上がりの都度，疑似ＳＲＡＭの半導体集積回路１０が通常動作からスタンバイモードに切り替わると，切り替え動作時に生じる消費電流により却って省電力化に逆行してしまう。
【００６８】
そこで，図８では，チップイネーブル信号／ＣＥがＬレベル（活性化）からＨレベル（非活性化）に立ち上がり，その後所定の時間継続してＨレベルであれば，疑似ＳＲＡＭの半導体集積回路１０を通常動作からスタンバイモードに切り替えることとしている。具体的には，チップイネーブル信号／ＣＥが立ち上がってから，リフレッシュ信号ｒｅｆｚが２回立ち上がった後までの間，チップイネーブル信号／ＣＥがＨレベルを維持していれば，半導体集積回路１０はスタンバイモードに切り替わる。
【００６９】
一方，チップイネーブル信号／ＣＥがＨレベル（非活性化）からＬレベル（活性化）になる場合は，その直後に外部から動作指令等が供給されるため，疑似ＳＲＡＭの半導体集積回路１０を，チップイネーブル信号／ＣＥの立ち下がりに応答してスタンバイモードから通常動作に切り替えることとしている。
【００７０】
図８において，スタンバイモード制御信号１２は，上述のように，時間Ｔ０でのチップイネーブル信号／ＣＥの立ち上がり（非活性化）後からリフレッシュ信号ｒｅｆｚが２回立ち上がった後までの間チップイネーブル信号／ＣＥがＨレベルを維持したのに応答して，時間Ｔ１ｄeスタンバイ信号ｓｔｂｚをＨレベル（スタンバイモード）に立ち上げる。
【００７１】
ＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎがＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐよりも大きい場合（Ｉｏｆｆ＿ｎ＞Ｉｏｆｆ＿ｐ），オフ電流測定回路１１からはＬレベルの比較結果信号ｃｍｐｏｆｆｚが出力される。そのため，ＣＭＯＳ制御回路１３から出力されるクランプ信号ｃｌｍｐｚ及び第２のクランプ制御信号ｏｕｔｌｚは，時間Ｔ１でのスタンバイ信号ｓｔｂｚの立ち上がりに応答して，ＬレベルからＨレベルに立ち上がる。
【００７２】
その結果，ＣＭＯＳ論理回路１４には，Ｈレベルのクランプ信号ｃｌｍｐｚ，Ｈレベルの第１のクランプ制御信号ｏｕｔｈｘ，及びＨレベルの第２のクランプ制御信号ｏｕｔｌｚが供給される。そして，図６で述べたように，オフ電流Ｉｏｆｆ＿ｎが大きいＮＭＯＳトランジスタＮ５，Ｎ６がオン，オフ電流Ｉｏｆｆ＿ｐが小さいＰＭＯＳトランジスタＰ５，Ｐ６がオフされ，オフ電流が低減される。
【００７３】
時間Ｔ２でチップイネーブル信号／ＣＥがＨレベル（非活性化）からＬレベル（活性化）に立ち下がると，スタンバイモード制御信号１２は，これに応答して時間Ｔ３でスタンバイ信号ｓｔｂｚをＨレベル（スタンバイモード）からＬレベル（通常動作）に立ち下げる。
【００７４】
そして，クランプ信号ｃｌｍｐｚ及び第２のクランプ制御信号ｏｕｔｌｚは，時間Ｔ３のスタンバイ信号ｓｔｂｚに応答して，ＨレベルからＬレベルになる。
【００７５】
その結果，ＣＭＯＳ論理回路１４には，Ｌレベルのクランプ信号ｃｌｍｐｚ，Ｈレベルの第１のクランプ制御信号ｏｕｔｈｘ，及びＬレベルの第２のクランプ制御信号ｏｕｔｌｚが供給される。そして，図６（１），（２）で述べたように，ＣＭＯＳ論理回路１４は，入力信号ｉｎを反転した出力信号ｏｕｔを出力する。
【００７６】
一方，ＮＭＯＳトランジスタＮ２のオフ電流Ｉｏｆｆ＿ｎがＰＭＯＳトランジスタＰ１のオフ電流Ｉｏｆｆ＿ｐよりも大きい場合（Ｉｏｆｆ＿ｎ＞Ｉｏｆｆ＿ｐ），オフ電流測定回路１１からはＨレベルの比較結果信号ｃｍｐｏｆｆｚが出力される。そのため，ＣＭＯＳ制御回路１３から出力されるクランプ信号ｃｌｍｐｚ及び第１のクランプ制御信号ｏｕｔｈｘは，時間Ｔ１でのスタンバイ信号ｓｔｂｚの立ち上がりに応答して，それぞれＬレベルからＨレベル，ＨレベルからＬレベルになる。
【００７７】
その結果，ＣＭＯＳ論理回路１４には，Ｈレベルのクランプ信号ｃｌｍｐｚ，Ｌレベルの第１のクランプ制御信号ｏｕｔｈｘ，及びＬレベルの第２のクランプ制御信号ｏｕｔｌｚが供給される。そして，図６（１），（２）で述べたように，オフ電流Ｉｏｆｆ＿ｐが大きいＰＭＯＳトランジスタＰ５，Ｐ６がオン，オフ電流Ｉｏｆｆ＿ｎが小さいＮＭＯＳトランジスタＮ５，Ｎ６がオフされ，オフ電流が低減される。
【００７８】
時間Ｔ３でスタンバイモード制御信号１２がスタンバイ信号ｓｔｂｚをＨレベル（スタンバイモード）からＬレベル（通常動作）に立ち下げると，クランプ信号ｃｌｍｐｚ及びクランプ制御信号ｏｕｔｈｘは，これに応答して，それぞれＨレベルからＬレベル，ＬレベルからＨレベルになる。
【００７９】
その結果，ＣＭＯＳ論理回路１４には，Ｌレベルのクランプ信号ｃｌｍｐｚ，Ｈレベルの第１のクランプ制御信号ｏｕｔｈｘ，及びＬレベルの第２のクランプ制御信号ｏｕｔｌｚが供給される。そして，図６（１），（２）で述べたように，ＣＭＯＳ論理回路１４は，入力信号ｉｎを反転した出力信号ｏｕｔを出力する。
【００８０】
なお，半導体集積回路１０がＳＤＲＡＭの場合には，リフレッシュ動作を指令するセルフリフレッシュコマンドが外部から供給される。このセルフリフレッシュコマンドは，メモリコントローラが積極的にＳＤＲＡＭをスタンバイモードにするコマンドである。そのため，ＳＤＲＡＭの半導体集積回路１０では，スタンバイモード制御回路１２がセルフリフレッシュコマンドに応答してスタンバイ信号をＨレベル（スタンバイモード）にするのが好ましい。これにより，半導体集積回路１０のオフ電流測定回路１１，ＣＭＯＳ制御回路１３及びＣＭＯＳ論理回路１４は，図８と同様な動作をすることができる。
【００８１】
［第２の実施の形態］
第１の実施の形態では，半導体集積回路１０のスタンバイモード時だけでなく通常動作時においても，オフ電流測定回路１１はオフ電流の比較動作を行うため，通常動作時においても余計に電流が消費される。そこで，第２の実施の形態では，通常動作時におけるオフ電流比較動作による消費電流を削減するため，オフ電流測定回路３１は，スタンバイモード時に入る時だけオフ電流の比較動作を行う。
【００８２】
図９は，第２の実施の形態における半導体集積回路を示す図である。なお，図１と重複する回路については，同じ符号を付し説明を省略する。
【００８３】
図９の半導体集積回路３０は，比較実行信号ｍｅａｓｚ，ラッチ実行信号ｌａｔｚ及びスタンバイ信号ｓｔｂｚを出力するスタンバイモード制御回路１２と，比較実行信号ｍｅａｓｚに応答して動作状態になり，比較結果信号ｃｍｐｏｆｆｚを出力するオフ電流測定回路３１と，ラッチ実行信号ｌａｔｚに応答して比較結果信号ｃｍｐｏｆｆｚをラッチし比較結果ラッチ信号ｃｍｐｌａｔｚを出力するラッチ回路３２と，比較結果ラッチ信号ｃｍｐｌａｔｚ及びスタンバイ信号ｓｔｂｚに基づいてクランプ信号ｃｌｍｐｚと第１のクランプ制御信号ｏｕｔｈｘと第２のクランプ制御信号ｏｕｔｌｚとを出力するＣＭＯＳ制御回路１３と，ＣＭＯＳ論理回路１４とを有する。
【００８４】
第２の実施の形態では，スタンバイモード制御回路１２は，半導体集積回路２０がスタンバイモードになると，所定の時間ΔＴだけ比較実行信号ｍｅａｓｚをオフ電流測定回路３１に出力する。そして，オフ電流測定回路３１は，比較実行信号ｍｅａｓｚの立ち上がりに応答して，ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオフ電流を比較し，比較実行信号ｍｅａｓｚを供給されている間，比較結果信号ｃｍｐｏｆｆｚを出力する。
【００８５】
また，スタンバイモード制御回路１２は，比較実行信号ｍｅａｓｚの出力後，ラッチ実行信号ｌａｔｚをラッチ回路３２に出力する。そして，ラッチ回路３２は，ラッチ信号ｌａｔｚの立ち上がりに応答して，オフ電流測定回路３１が出力する比較結果信号ｃｍｐｏｆｆｚをラッチし，比較結果ラッチ信号ｃｍｐｌａｔｚをＣＭＯＳ制御回路１３に出力する。
【００８６】
ＣＭＯＳ制御回路１３は，図４と同様の構成を有する。第２の実施の形態では，ＣＭＯＳ制御回路１３は，比較結果信号ｃｍｐｏｆｆｚのかわりに比較結果ラッチ信号ｃｍｐｌａｔｚを入力端子Ａ１に供給され，比較結果ラッチ信号ｃｍｐｌａｔｚ及びスタンバイ信号ｓｔｂｚに基づいて，クランプ信号ｃｌｍｐｚと第１のクランプ制御信号ｏｕｔｈｘと第２のクランプ制御信号ｏｕｔｌｚを出力する。
【００８７】
そして，ＣＭＯＳ論理回路１４は，第１の実施の形態と同様に，クランプ信号ｃｌｍｐｚと第１のクランプ制御信号ｏｕｔｈｘと第２のクランプ制御信号ｏｕｔｌｚに基づいて，通常動作又はスタンバイモードの動作を行う。
【００８８】
図１０は，第２の実施の形態におけるオフ電流測定回路を示す図である。図１０のオフ電流測定回路３１は，図２のオフ電流測定回路１１に対して，比較器ＣＭＰ１と基準電圧ＧＮＤとの間に比較実行信号ｍｅａｓｚに応答して導通するＮＭＯＳトランジスタＮＳ１（電流源トランジスタ）と，ＣＭＯＳトランジスタＣ１及びＣ２と基準電圧ＧＮＤとの間に比較実行信号ｍｅａｓｚに応答して導通するＮＭＯＳトランジスタＮＳ２とを設けた構成を有する。なお，図２と重複する箇所については，同じ符号を付している。
【００８９】
ＮＭＯＳトランジスタＮＳ１及びＮＳ２のゲートには，比較実行信号ｍｅａｓｚが供給される。通常動作時には，スタンバイモード制御回路１２からＬレベルの比較実行信号ｍｅａｓｚが出力され，ＮＭＯＳトランジスタＮＳ１及びＮＳ２はオフ状態となる。その結果，比較器ＣＭＰ１が基準電圧ＧＮＤから切断され，比較器ＣＭＰ１に電流が供給されない。また，ＣＭＯＳトランジスタＣ１及びＣ２が基準電圧ＧＮＤから切断される。そのため，比較器ＣＭＰ１の比較動作が行われず，通常動作時の消費電流が削減される。
【００９０】
一方，スタンバイモード時には，スタンバイモード制御回路１２からＨレベルの比較実行信号ｍｅａｓｚが所定の時間ΔＴ出力され，ＮＭＯＳトランジスタＮＳ１及びＮＳ２はオン状態となる。これにより，所定の時間ΔＴだけオフ電流の比較が行われ，比較結果信号ｃｍｐｏｆｆｚがラッチ回路３２に出力される。
【００９１】
図１１は，第２の実施の形態における半導体集積回路のタイミングチャートである。図１１は，図８と同様，半導体集積回路１０が疑似ＳＲＡＭである場合における各信号の出力波形を示す。
【００９２】
時間Ｔ０で，チップイネーブル信号／ＣＥがＬレベル（活性化）からＨレベル（非活性化）に立ち上がる。そして，スタンバイモード制御信号１２は，リフレッシュ信号ｒｅｆｚが２回立ち上がり，チップイネーブル信号／ＣＥがＨレベルを維持しているのに応答して，時間Ｔ１に比較実行信号ｍｅａｓｚをＬレベルからＨレベルにする。
【００９３】
オフ電流測定回路１１は，時間Ｔ１までＬレベルの比較実行信号ｍｅａｓｚを供給されてオフ電流の比較を行わないため，比較結果信号ｃｍｐｏｆｆｚは不定（斜線部分）である。そして，オフ電流測定回路１１は，時間Ｔ１での比較実行信号ｍｅａｓｚの立ち上がりに応答して，オフ電流の比較を行い，ＮＭＯＳトランジスタＮ２のオフ電流がＰＭＯＳトランジスタＰ１のオフ電流よりも大きい場合（Ｉｏｆｆ＿ｎ＞Ｉｏｆｆ＿ｐ）にはＬレベルの比較結果信号ｃｍｐｏｆｆｚ（実線）を，ＰＭＯＳトランジスタＰ１のオフ電流がＮＭＯＳトランジスタＮ２のオフ電流よりも大きい場合（Ｉｏｆｆ＿ｐ＞Ｉｏｆｆ＿ｎ）にはＨレベルの比較結果信号ｃｍｐｏｆｆｚ（破線）を出力する。
【００９４】
次に，スタンバイモード制御信号１２は，時間Ｔ２で，ラッチ実行信号ｌａｔｚをＬレベルからＨレベルに立ち上げる。ラッチ回路３２は，ラッチ実行信号ｌａｔｚの立ち上がりに応答して，比較結果信号ｃｍｐｏｆｆｚをラッチし，Ｌレベル（Ｉｏｆｆ＿ｎ＞Ｉｏｆｆ＿ｐ，実線）又はＨレベル（Ｉｏｆｆ＿ｐ＞Ｉｏｆｆ＿ｎ，破線）の比較結果ラッチ信号ｃｍｐｌａｔｚを出力する。
【００９５】
スタンバイモード制御信号１２は，時間Ｔ２から所定の時間ΔＴだけ経過した時間Ｔ３に，比較実行信号ｍｅａｓｚ及びラッチ実行信号ｌａｔｚをＨレベルからＬレベルに立ち下げる。オフ電流測定回路１１は，比較実行信号ｍｅａｓｚの立ち下がりによりオフ電流の比較を終了する。これにより，比較結果信号ｃｍｐｏｆｆｚは再び不定（斜線）となる。
【００９６】
そして，スタンバイモード制御信号１２は，時間Ｔ４にスタンバイ信号ｓｔｂｚをＬレベル（通常動作）からＨレベル（スタンバイモード）に立ち上げる。ＣＭＯＳ制御回路１３は，Ｈレベルのスタンバイ信号ｓｔｂｚと，Ｈレベル又はＬレベルの比較結果ラッチ信号ｃｍｐｌａｔｚに基づいて，図８と同様に，クランプ信号ｃｌｍｐｚ，第１のクランプ制御信号及び第２のクランプ制御信号ｏｕｔｌｚが出力される。
【００９７】
すなわち，ＮＭＯＳトランジスタＮ２のオフ電流がＰＭＯＳトランジスタＰ１のオフ電流よりも大きい場合（Ｉｏｆｆ＿ｎ＞Ｉｏｆｆ＿ｐ）には，Ｈレベルのクランプ信号ｃｌｍｐｚ，Ｈレベルの第１のクランプ制御信号及びＨレベルの第２のクランプ制御信号ｏｕｔｌｚが出力される。その結果，ＣＭＯＳ論理回路１４では，オフ電流が大きいＮＭＯＳトランジスタＮ５，Ｎ６がオン状態となり，オフ電流が小さいＰＭＯＳトランジスタＰ５，Ｐ６がオフ状態となり，スタンバイモード時のオフ電流が低減される。
【００９８】
一方，ＰＭＯＳトランジスタＰ１のオフ電流がＮＭＯＳトランジスタＮ２のオフ電流よりも大きい場合（Ｉｏｆｆ＿ｐ＞Ｉｏｆｆ＿ｎ）にはＨレベルのクランプ信号ｃｌｍｐｚ，Ｌレベルの第１のクランプ制御信号及びＨレベルの第２のクランプ制御信号ｏｕｔｌｚが出力される。その結果，ＣＭＯＳ論理回路１４では，オフ電流が大きいＰＭＯＳトランジスタＰ５，Ｐ６がオン状態となり，オフ電流が小さいＮＭＯＳトランジスタＮ５，Ｎ６がオフ状態となり，スタンバイモード時のオフ電流が低減される。
【００９９】
時間Ｔ５でチップイネーブル信号／ＣＥがＨレベル（非活性化）からＬレベル（活性化）に立ち下がると，スタンバイモード制御信号１２はこれに応答し，リフレッシュ信号ｒｅｆｚの発生を待たずに時間Ｔ６でスタンバイ信号ｓｔｂｚをＨレベル（スタンバイモード）からＬレベル（通常動作）に立ち下げる。ＣＭＯＳ制御回路１３は，図８と同様にスタンバイ信号ｓｔｂｚの立ち下がりに応答して，Ｌレベルのクランプ信号ｃｌｍｐｚ，Ｈレベルの第１のクランプ制御信号及びＬレベルの第２のクランプ制御信号ｏｕｔｌｚを出力する。その結果，ＣＭＯＳ論理回路１４は，ＣＭＯＳトランジスタＣ４，Ｃ６のＣＭＯＳインバータによる通常動作を行う。
【０１００】
このように第２の実施の形態では，オフ電流測定回路３１は，スタンバイモード時に入るときの短い時間で，その時のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオフ電流を比較して，比較結果信号ｃｍｐｏｆｆｓを出力する。そして，ＣＭＯＳ制御回路１３は，スタンバイモード時に，ラッチされた比較結果信号（比較結果ラッチ信号ｃｍｐｌａｔｚ）とＨレベルのスタンバイ信号ｓｔｂｚに基づいて，ＣＭＯＳ論理回路１４のＰＭＯＳトランジスタＰ５，Ｐ６及びＮＭＯＳトランジスタＮ５，Ｎ６のオン，オフを制御する。そして，通常動作時はオフ電流測定回路３１は非動作となる。これにより，スタンバイモード時におけるＣＭＯＳ論理回路１４のオフ電流が低減されると共に，通常動作時におけるオフ電流比較動作による消費電流を削減することができる。
【０１０１】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１０２】
（付記１）
第１の電圧が与えられた第１の電源線と所定のノードとの間に設けられた第１のＰチャネル型トランジスタと，前記所定のノードと前記第1の電圧より低い第２の電圧が与えられた第２の電源線との間に設けられた第１のＮチャネル型トランジスタとを有するＣＭＯＳ論理回路と，
オフ状態にされた第２のＰチャネル型トランジスタの第１のオフ電流と、オフ状態にされた第２のＮチャネル型トランジスタの第２のオフ電流とを比較し比較結果信号を出力するオフ電流測定回路と，
スタンバイモードになる時，最新の前記比較結果信号に基づいて，前記第１のオフ電流が前記第２のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオン状態にし前記第１のＮチャネル型トランジスタをオフ状態にし、前記第２のオフ電流が前記第１のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオフ状態にし前記第１のＮチャネル型トランジスタをオン状態にする制御回路とを有する半導体集積回路。
【０１０３】
（付記２）
付記１において，
前記オフ電流測定回路は，直列に接続する第１の抵抗及び前記第２のＰチャネル型トランジスタと，直列に接続する第２の抵抗及び前記第２のＮチャネル型トランジスタと，前記第１の抵抗と前記第２のＰチャネル型トランジスタとの第１の接続端の電圧と，前記第２の抵抗と前記第２のＮチャネル型トランジスタとの第２の接続端の電圧とを比較し前記比較結果信号を出力する比較器とを有する半導体集積回路。
【０１０４】
（付記３）
付記１において，
前記オフ電流測定回路は，前記スタンバイモードになる時に比較実行信号を供給されて活性化され，前記比較結果信号を所定期間出力し，
前記制御回路は，前記スタンバイモードになる時に，前記比較結果信号をラッチし，ラッチした前記比較結果信号に基づいて，前記第１のオフ電流が前記第２のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオン状態にし前記第１のＮチャネル型トランジスタをオフ状態にし、前記第２のオフ電流が前記第１のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオフ状態にし前記第１のＮチャネル型トランジスタをオン状態にする半導体集積回路。
【０１０５】
（付記４）
付記３において，
前記オフ電流測定回路は，直列に接続する第１の抵抗及び前記第２のＰチャネル型トランジスタと，直列に接続する第２の抵抗及び前記第２のＮチャネル型トランジスタと，前記第１の抵抗と前記第２のＰチャネル型トランジスタとの第１の接続端の電圧と，前記第２の抵抗と前記第２のＮチャネル型トランジスタとの第２の接続端の電圧とを比較し前記比較結果信号を出力する比較器と，前記比較器に電流を供給する電流源トランジスタとを有し， 
前記電流源トランジスタは，前記所定期間，ゲートに前記比較実行信号を供給されてオン状態となる半導体集積回路。
【０１０６】
（付記５）
付記１において，
さらに，前記ＣＭＯＳ論理回路は，前記第１の電源線と前記第２の電源線との間に，入力信号を反転して出力信号を前記所定のノードに出力するＣＭＯＳインバータを有し，
前記制御回路は，通常動作時には，前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタをオフ状態にし，前記ＣＭＯＳインバータを前記第１の電源線及び前記第２の電源線に接続し，前記スタンバイモード時には，前記第１の電源線及び前記第２の電源線と前記ＣＭＯＳインバータとの接続を切断する半導体集積回路。
【０１０７】
（付記６）
付記１において，
前記ＣＭＯＳ論理回路は，前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタを有するＣＭＯＳインバータと，入力信号又は制御信号のいずれかの信号を選択して前記ＣＭＯＳインバータに出力するセレクタとを有し，
前記制御回路は，通常動作時には，前記セレクタに前記入力信号を選択させ，前記スタンバイモード時には，前記比較結果信号に基づいて前記制御信号を出力し，前記セレクタに前記制御信号を選択させて，前記第１のオフ電流が前記第２のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオン状態にし前記第１のＮチャネル型トランジスタをオフ状態にし、前記第２のオフ電流が前記第１のオフ電流より大きい場合は、前記第１のＰチャネル型トランジスタをオフ状態にし前記第１のＮチャネル型トランジスタをオン状態にする半導体集積回路。
【０１０８】
（付記７）
付記１において，
前記制御回路は，スタンバイ時には，前記比較結果信号に応じた制御信号を前記ＣＭＯＳ論理回路に出力して，前記第１のＰチャネル型トランジスタ及び前記第１のＮチャネル型トランジスタのうち，前記オフ電流のより大きいトランジスタをオン状態にし，前記オフ電流のより小さいトランジスタをオフ状態にする半導体集積回路。
【０１０９】
（付記８）  
付記１において，
前記Ｐチャネル型トランジスタ及びＮチャネル型トランジスタそれぞれのオフ電流は，製造ばらつきがある半導体集積回路。
【０１１０】
（付記９）
付記１において，
前記Ｐチャネル型トランジスタ及びＮチャネル型トランジスタそれぞれのオフ電流は，前記Ｐチャネル型トランジスタ及びＮチャネル型トランジスタそれぞれの温度に依存して変動する半導体集積回路。
【符号の説明】
【０１１１】
ｃｍｐｏｆｆｚ  ：比較結果信号
ｃｍｐｌａｔｚ  ：比較結果ラッチ信号
ｃｌｍｐｚ  ：クランプ信号
ｌａｔｚ  ：ラッチ信号
ｍｅａｓｚ  ：比較実行信号
ｏｕｔｈｘ  ：第１のクランプ制御信号
ｏｕｔｌｚ  ：第２のクランプ制御信号
ｓｔｂｚ  ：スタンバイ信号
ＧＮＤ  ：基準電圧
Ｖｄｄ  ：電源電圧
Ｉｏｆｆ＿ｐ，Ｉｏｆｆ＿ｎ  ：オフ電流
Ｂ１〜Ｂ４，Ｂ１０，Ｂ１１  ：インバータ
Ｃ１〜Ｃ６  ：ＣＭＯＳトランジスタ
ＣＭＰ１  ：比較器
Ｄ１，Ｄ２  ：ＮＡＮＤゲート
Ｎ１〜Ｎ６，ＮＳ１，ＮＳ２  ：ＮＭＯＳトランジスタ
Ｐ１〜Ｐ６  ：ＰＭＯＳトランジスタ
ＲＰ，ＲＮ  ：抵抗
Ｓ１０，Ｓ１１  ：スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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