(57)【要約】【課題】簡易な構造により高リカバリ破壊耐性が得られるダイオードおよびそれを用いた電力変換装置を提供すること。【解決手段】ダイオードにおける半導体基板１が、アノード主表面１０に接するアノードｐ層ＡＰと、アノードｐ層ＡＰに隣接するｎ−ドリフト層ＮＭと、カソード主表面２０に接し、ｎ−ドリフト層ＮＭよりも不純物濃度が高い、カソードｎ層と、カソード主表面に接するターミネーションｐ層ＴＰを備えるターミネーション領域を備える。【選択図】  図１
2014011213.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２主表面を有する半導体基板を備えたダイオードにおいて、
前記半導体基板は、
前記第１主表面に接する第１導電型の第１半導体層と、
前記第１半導体層に隣接する第２導電型の第２半導体層と、
前記第２主表面に接し、前記第２半導体層よりも不純物濃度が高い、前記第２導電型の第３半導体層と、
前記第２主表面に接する前記第１導電型の第４半導体層を備えるターミネーション領域と、
を有し、
前記第１主表面において前記第１半導体層に電気的に接続される第１主電極と、
前記第２主表面において前記第３半導体層に電気的に接続される第２主電極と、
を備えることを特徴とするダイオード。
【請求項２】
請求項１に記載のダイオードにおいて、前記半導体基板は、前記第２主表面に接すると共に前記第３半導体層に隣接する、前記第１導電型の第５半導体層を有し、前記第２主表面において、前記第５半導体層は前記第２主電極に電気的に接続されることを特徴とするダイオード。
【請求項３】
請求項２に記載のダイオードにおいて、前記半導体基板は、前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第５半導体層を含むアクティブ領域を有し、前記第５半導体層が前記アクティブ領域と前記ターミネーション領域の境界部に位置することを特徴とするダイオード。
【請求項４】
請求項２に記載のダイオードにおいて、前記半導体基板は、前記第１半導体層、前記第２半導体層、前記第３半導体層および前記第５半導体層を含むアクティブ領域を有し、前記第４半導体層が前記アクティブ領域と前記ターミネーション領域の境界部に位置することを特徴とするダイオード。
【請求項５】
請求項１または請求項２に記載のダイオードにおいて、
前記第１主表面において前記第１半導体層が前記第１の表面の上でパターニングされた局所的な構造を有さないことを特徴とするダイオード。
【請求項６】
請求項５に記載のダイオードにおいて、前記第１半導体層が前記第１主表面の全面と接することを特徴とするダイオード。
【請求項７】
請求項１または請求項２に記載のダイオードにおいて、
前記第４半導体層に電気的に接続されるフィールドプレート電極を備えることを特徴とするダイオード。
【請求項８】
請求項１または請求項２に記載のダイオードにおいて、
前記ターミネーション領域において、前記半導体基板の端部に接し、前記第１主表面と前記第２主表面との間に位置する第１導電型の第６半導体層を有することを特徴とするダイオード。
【請求項９】
請求項１または請求項２に記載のダイオードにおいて、
前記第６半導体層は、前記第１主表面から前記第２主表面に向かって横方向に広がっていることを特徴とするダイオード。
【請求項１０】
請求項１または請求項２に記載のダイオードにおいて、
前記ターミネーション領域において、前記半導体基板の端部に接し、前記第１主表面と前記第２主表面との間に位置する金属層を有することを特徴とするダイオード。
【請求項１１】
請求項２に記載のダイオードにおいて、前記半導体基板は、前記第２の半導体層と前記第５の半導体層との間に前記第２導電型の第８半導体層を有し、前記第８半導体層の不純物濃度が前記第２半導体層よりも高く、かつ前記第３半導体層よりも低いことを特徴とするダイオード。
【請求項１２】
請求項１に記載のダイオードにおいて、前記半導体基板は、前記第２の半導体層と前記第５の半導体層との間に前記第２導電型の第８半導体層を有し、前記第８半導体層の不純物濃度が前記第２半導体層よりも高く、かつ前記第３半導体層よりも低く、かつ前記第８半導体層内に前記第１導電型の第９半導体層を備えることを特徴とするダイオード。
【請求項１３】
直列接続された第１の半導体スイッチング素子及び第２の半導体スイッチング素子と、前記第１の半導体スイッチング素子に逆並列に接続される第１のダイオードと、前記第２の半導体スイッチング素子に逆並列に接続される第２のダイオードとを備えた電力変換装置において、
前記第１及び第２のダイオードを、請求項１〜１２のいずれか一項に記載のダイオードとすることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびそれを用いた電力変換装置に関するものである。
【背景技術】
【０００２】
電力変換装置において絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）と記す）やＭＯＳ（Metal-Oxide-Semiconductorの略）トランジスタなどの半導体スイッチング素子と逆並列に接続されて用いられるフリーホイールダイオードは、電力変換装置の駆動周波数の増加に伴って、リカバリ（逆回復）特性の改善が要求されている。具体的には、リカバリ特性のソフト化と、リカバリ破壊（ダイオードのアクティブ領域とターミネーション領域の境界の高電界部に大電流が流れて起こる破壊）の耐性改善が要求されている。
【０００３】
リカバリ特性のソフト化を実現する手段として、特許文献１に記載されるダイオードでは、カソード電極側の半導体領域に局所的にｐ型半導体領域が設けられている。本ダイオードでは、リカバリ時にダイオードのアノード電極とカソード電極の間に印加される逆方向電圧が大きくなると、ｐ型半導体領域からｎ−ドリフト領域に正孔が注入される。この正孔がリカバリ電流の源となってテール電流部分でのリカバリ電流の時間変化を穏やかにするので、ソフトなリカバリ特性が得られる。
【０００４】
リカバリ破壊の耐性改善を実現する手段として、特許文献２に記載されるダイオードでは、ダイオードのターミネーション領域のアクティブ領域側端部に、ｐ型不純物からなるアノードｐ層とアノード電極とが接触していない領域（以下、ＨＩＲＣ（High Reverse Recovery dI/dt Capability）領域と呼ぶ）が設けられる。リカバリ破壊は、ｐ型半導体領域の端部の高電界領域にリカバリ時の大きなリカバリ電流が流れ込むことで起こるが、ＨＩＲＣ領域を設けることで、ダイオードのアクティブ領域とターミネーション領域の境界での電界及び電流密度を低減し、破壊耐性が向上する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−３１６５０１号公報
【特許文献２】特開平９−２３２５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載される従来ダイオードでは、ダイオードの裏面のカソード電極側にリソグラフィ工程を用いてｎ型半導体領域とｐ型半導体領域をパターニングしなければならず、製造プロセスが複雑になり、コストが増加してしまう。特に、耐圧６００Ｖや１.２kVのダイオードでは、ｎ−ドリフト領域を薄くするためにＳｉ基板の厚さを７０μｍ〜１４０μｍ程度まで薄くした後に裏面のリソグラフィ工程を実施しなければならず、製造プロセス上の困難さを伴う。
【０００７】
また、特許文献２に記載される従来ダイオードでは、ＨＩＲＣ領域の幅は、６００Ｖ耐圧のダイオードで１００μｍ程度、３.３kV耐圧のダイオードで４００μｍ程度と大きく、その分チップ面積が増大する。さらに、電力変換装置の駆動周波数の増加や半導体チップを流れる電流密度の増加に伴って、リカバリ破壊に対する耐性をよりいっそう向上させるためにＨＩＲＣ領域の幅を更に大きくしなければならなくなる。
【０００８】
本発明は、上記のような問題を考慮してなされたものであり、簡易な構造により、高リカバリ破壊耐性が得られるダイオードおよびそれを用いた電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明によるダイオードは、第１および第２主表面を有する半導体基板を備え、この半導体基板は、第１主表面に接する第１導電型の第１半導体層と、第１半導体層に隣接する第２導電型の第２半導体層と、第２主表面に接し、第２半導体層よりも不純物濃度が高い、第２導電型の第３半導体層と、第２主表面に接する第１導電型の第４半導体層を備えるターミネーション領域とを有する。さらに、第１主表面においては第１主電極が第１半導体層に電気的に接続され、かつ、第２主表面においては第２主電極が第３半導体層に電気的に接続される。
【００１０】
ここで、第１主表面および第２主表面は、例えば、アノード主表面およびカソード主表面である。また、第１導電型および第２導電型は、ｐ型あるいはｎ型であり、かつ互いに逆導電型である。例えば、第１導電型および第２導電型は、それぞれｐ型およびｎ型である。また、例えば、第１主電極および第２主電極は、それぞれ、アノード電極およびカソード電極である。
【００１１】
上記手段によれば、第２主表面に接する第１導電型の第４半導体層を備えるターミネーション領域を有することにより、リカバリ時における第１半導体層端部の電界強度が緩和することができる。従って、リカバリ破壊の耐性が向上する。
【００１２】
好ましくは、本発明によるダイオードにおいて、半導体基板が、さらに、第２主表面に接すると共に第３半導体層に隣接する第１導電型の第５半導体層を有し、かつ、第２主表面において第５半導体層は第２主電極に電気的に接続される。これにより、リカバリ破壊の耐性が向上するとともに、第５半導体層から注入されるキャリアの蓄積によってリカバリ特性がソフト化される。なお、第５半導体層は、例えば、いわゆるＦＬＲ（Field Limiting Ring）やガードリングである。
【００１３】
上記のような、本発明によるダイオードが半導体スイッチング素子に逆並列に接続された電力変換装置によれば、ダイオードのリカバリ破壊の耐性が向上することにより、電力変換装置が故障し難くなり、その信頼性が向上する。
【発明の効果】
【００１４】
本発明によれば、ダイオードのリカバリ破壊の耐性が向上する。さらに、本発明によるダイオードを適用することにより、電力変換装置の信頼性を向上することができる。
【００１５】
本発明の他の特徴は、本明細書の以下の記述および図面の記載から明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態であるダイオードの断面図である。
【図２】従来技術と実施形態のダイオードのリカバリ特性の電圧・電流波形である。
【図３】本発明の一実施形態であるダイオードの断面図である。
【図４】本発明の一実施形態であるダイオードの断面図である。
【図５】図１のダイオードの製造方法を示す断面図である。
【図６】図１のダイオードの製造方法を示す断面図である。
【図７】図１のダイオードの製造方法を示す断面図である。
【図８】図１のダイオードの製造方法を示す断面図である。
【図９】図１のダイオードの製造方法を示す断面図である。
【図１０】図１のダイオードの製造方法を示す断面図である。
【図１１】図１のダイオードの製造方法を示す断面図である。
【図１２】図１のダイオードの製造方法を示す断面図である。
【図１３】本発明の一実施形態であるダイオードの断面図である。
【図１４】本発明の一実施形態であるダイオードの断面図である。
【図１５】本発明の一実施形態であるダイオードの断面図である。
【図１６】本発明の一実施形態であるダイオードの断面図である。
【図１７】本発明の一実施形態であるダイオードの断面図である。
【図１８】本発明の一実施形態である電力変換装置の回路図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、図中、同一物、相当物および同一機能を有する物には同一の符号を付す。また、以下の実施形態では、ｎ型シリコン（以下Ｓｉと記す）ウェハを用いたダイオードについて説明するが、ｐ型Ｓｉウェハを用いることも可能である。なお、本文あるいは図面中におけるｎ＋，ｎ，ｎ−という表記は、半導体層の導電型がｎ型であり、かつｎ＋，ｎ，ｎ−の順で不純物濃度が相対的に高いことを示す。また、ｐ＋，ｐ，ｐ−という表記についても同様である。
【００１８】
図１は、本発明の一実施形態であるダイオードの構造を示すものであり、耐圧を確保するためのターミネーション領域と主電流が流れるアクティブ領域の一部を含む断面を示す。なお、本断面図は、本実施形態であるダイオードの全断面の半分を示している。すなわち、図中における、断面の左端部が、実際のアクティブ領域の中心部である。本ダイオードにおけるＳｉからなる半導体基板１は、アノード側の全面に設けられ、ｐ型不純物領域からなるアノードｐ層ＡＰと、半導体基板１の縦方向すなわち厚さ方向の中央部に位置し、アノードｐ層ＡＰに隣接してアノードｐ層ＡＰとｐｎ接合を形成し、アノードｐ層ＡＰよりも不純物濃度が低いｎ型不純物領域からなるｎ−ドリフト層ＮＭと、カソード側のアクティブ領域において局所的に設けられ、ｎ−ドリフト層ＮＭに接触して隣接すると共に、ｎ−ドリフト層ＮＭよりも不純物濃度が高いカソードｎ層ＫＮと、カソード側のターミネーション領域に設けられ、ｎ−ドリフト層ＮＭよりも不純物濃度が高いｐ型不純物領域からなる複数のターミネーションｐ層ＴＰと、カソードｎ層ＫＮ内に設けられ、半導体基板の横方向すなわち各主表面に平行な方向でカソードｎ層ＫＮと接すると共に縦方向でｎ−ドリフト層ＮＭと隣接してｐｎ接合を形成し、ｎ−ドリフト層ＮＭよりも不純物濃度が高いｐ型不純物領域からなる複数のカソードｐ層ＫＰを備えている。
【００１９】
アノードｐ層ＫＰは、半導体基板１のアノード側主表面１０に接し、アクティブ領域及びターミネーション領域におけるアノード側主表面１０において、アノード電極ＡＥとオーミック接触により電気的に接続される。また、カソードｎ層ＫＮおよびカソードｐ層ＫＰは、半導体基板のカソード側主表面２０に接し、アクティブ領域におけるカソード側主表面２０において、カソード電極ＫＥとオーミック接触により電気的に接続される。各ターミネーションｐ層ＴＰは、半導体基板１のアノード側主表面１０に接し、ターミネーション領域における、半導体基板のカソード側主表面２０において、それぞれ、いわゆるフィールドプレート電極ＦＰとオーミック接触により電気的に接続される。隣り合う二つのターミネーションｐ層間ならびに隣り合うカソード電極ＫＥとターミネーションｐ層との間における、カソード側主表面２０には酸化膜ＯＸが設けられ、各フィールドプレート電極ＦＰおよびカソード電極ＫＥは互いに分離されている。カソード電極ＫＥおよび各フィールドプレート電極ＦＰは、これらの端部が酸化膜ＯＸ上に伸びているため、ｎ−ドリフト層ＮＭから離間しており、ｎ−ドリフト層ＮＭとは接触しない。
【００２０】
アクティブ領域においては、半導体基板の縦方向中央に部にｎ−ドリフト層ＮＭが位置し、アノード側の全面にアノードｐ層ＡＰが位置し、カソード電極側に局所的にカソードｎ層ＫＮとカソードｐ層ＫＰが位置する。本実施形態のダイオードの半導体基板を形成するためには、ＦＺ（Floating Zone）Ｓｉウェハもしくは、表面にエピタキシャル層を成長させたＳｉウェハを用いる。従って、ｎ−ドリフト層ＮＭは、不純物がドープされない元のウェハの一部から形成される。ｎ−ドリフト層ＮＭの比抵抗と厚さは、ダイオードの耐圧やリカバリ特性によって異なり、例えば６００Ｖの耐圧をもつダイオードの場合、それぞれ２５Ωcm、７０μｍ程度、１.２kVの耐圧を持つダイオードの場合、それぞれ５５Ωcm、１２０μｍ程度である。アノードｐ層ＡＰのｐ型不純物のピーク濃度は１×１０15〜１×１０19／cm3程度にする。
【００２１】
カソードｐ層ＫＰは、カソード側主表面２０において、ドット（円）状もしくはストライプ状等の平面形状を有する。カソードｐ層ＫＰは、リカバリ特性のソフト化のために等間隔で配置することが望ましい。例えば、幅１０μｍのストライプ状あるいは直径１０μｍのドット状のカソードｐ層ＫＰを、間隔１０μｍで等間隔に配置する。カソードｎ層ＫＮのｎ型不純物のピーク濃度は、１×１０17〜１×１０21／cm3程度とするが、アノードｐ層ＡＰのｐ型不純物のピーク濃度よりも高いことが望ましい。これにより、アノード電極ＡＥとカソード電極ＫＥを外部回路に接続してアクティブ領域に主電流が流れる導通時において、半導体基板１内においてアノード側よりもカソード側の方が電子および正孔（ホール）の密度が高くなり、リカバリ時にカソード側に残存する正孔量が多くなって、リカバリ特性をソフトにすることができる。カソードｐ層ＫＰのｐ型不純物のピーク濃度は１×１０15〜１×１０19／cm3程度にする。カソードｐ層ＫＰのｐ型不純物のピーク濃度が高いほど、リカバリ時により多くの正孔の注入が起こって、リカバリ特性をソフト化することができる。
【００２２】
ターミネーション領域において、半導体基板１の縦方向中央部にアクティブ領域と同様にｎ−ドリフト層ＮＭが位置し、アノード側の全面にはアクティブ領域と同じアノードｐ層ＡＰが位置し、カソード側には、ｐ型不純物領域からなるターミネーションｐ層ＴＰと、アルミニウムやポリシリコン等の導電体からなるフィールドプレート電極ＦＰと、フィールドプレート電極ＦＰとｎ−ドリフト層ＮＭを分離する酸化膜ＯＸが位置する。アノード側には、リソグラフィ技術による加工を行わず、アノードｐ層ＡＰをウェハ全面に形成する。すなわち、アノード側には局所的な構造を有しない。これにより、簡易で低コストにアノードの構造を作ることができる。アノードｐ層ＡＰを、電界を緩和し耐圧を高めるために、アノード電極ＡＥ側の高濃度のｐ型不純物領域とこれよりも低濃度でｎ−ドリフト層ＮＭ側に位置するｐ型不純物領域の２層で構成してもよい。その場合も、リソグラフィ技術を用いた加工を行わず、ウェハ全面に２層のｐ型不純物層を形成する。
【００２３】
ターミネーション領域において、カソード電極ＫＥ側には、ターミネーション構造を形成する。例えば、半導体基板１周辺のターミネーション領域において、アクティブ領域を取り囲むようにリング状のターミネーションｐ層ＴＰ（いわゆるＦＬＲ（Field Limiting Ringの略））を形成し、各ターミネーションｐ層ＴＰにフィールドプレート電極ＦＰを配する。本ダイオードに逆方向電圧を印加すると、アノードｐ層ＡＰからｎ−ドリフト層ＮＭに広がった空乏層がさらにターミネーションｐ層ＴＰ間に広がることにより、ターミネーション領域の端部にかかる電界が緩和される。また、各フィールドプレート電極ＦＰがターミネーションｐ層ＴＰから酸化膜ＯＸ上に伸びる構造とすることにより、ターミネーションｐ層ＴＰ間における空乏層の伸びが制御され、各ターミネーションｐ層ＴＰ間における電界強度が緩和されると共に、各ターミネーションｐ層後毎の電圧分担が一様化される。これにより、ダイオードの耐圧が向上し、所望の耐圧が確保できる。
【００２４】
図２（ａ）および（ｂ）に、図１に示すダイオードと、アノード側にターミネーション層が設けられると共にカソード側に局所的なｐ層を設けていない従来ダイオードとをスイッチングしたときのリカバリ特性の電流・電圧波形の比較例を示す。図２（ｂ）に示すように、従来ダイオードでは、テール部分の電流変化（ｄｉ／ｄｔ）が大きく、主回路配線の寄生インダクタンスにより電圧が跳ね上がり、リンギングが生じる。これに対し、図２（ａ）に示すように、図１のダイオードでは、カソード側に局所的に設けたカソードｐ層ＫＰから注入された正孔によりテール部分の電流が穏やかに減少し、電圧の跳ね上がりやリンギングを抑制することができる。
【００２５】
また、図１に示すダイオードでは、リカバリ時に高電圧が印加される際、アノードｐ層ＡＰは、半導体基板の端面で終端し、アノード主表面内に端部を有していないため、アノード主表面内に端部を有する場合に比べ端部における電界が低減され、端部における電流集中が起き難い。また、カソード側では、図１中ａで示す、アクティブ領域とターミネーション領域の境界部に位置するカソードｎ層ＫＮの端部において、カソードｎ層ＫＮとｎ−ドリフト層ＮＭの境界から空乏層は伸びないため、電界が低減される。よって、リカバリ時の端部ａでの破壊が起こり難い。
【００２６】
図１のダイオードでは、アクティブ領域とターミネーション領域の境界部にはカソードｎ層ＫＮが位置しており、アクティブ領域のカソード側が、ターミネーション領域側においてカソードｎ層ＫＮで終端しているが、図３に示すように、カソードｐ層ＫＰで終端した構造としてもよい。この場合でも、リカバリ時に、カソード側のアクティブ領域とターミネーション領域の境界部に位置するカソードｐ層ＫＰとｎ−ドリフト層ＮＭの境界のｐｎ接合には順方向電圧が印加されるため、その境界では空乏層は伸びず、電界強度が低減されるため、端部ａでの破壊が起こり難い。
【００２７】
図４に本発明の他の実施形態を示す。図１の実施形態と異なり、カソードｐ層ＫＰがなく、カソードｎ層ＫＮがアクティブ領域のカソード側主表面２０側の全面に形成されている。カソード側主表面２０側にターミネーション構造があり、アノード側主表面１０側にはパターニングされた構造を有しない点は、図１の実施形態と同様である。図４の実施形態のダイオードにおいても、図１のダイオードと同様に、リカバリ時にカソードｎ層ＫＮの端部（ａ）における電界強度が低くなるため、リカバリ破壊の耐性が向上する。
【００２８】
次に、図５〜図１２を参照しながら、図１に示すダイオードの製造方法の一例を説明する。図５〜図１２は、図１のダイオードの製造方法を示す要部断面図である。各図には、図１と同様に、アクティブ領域とターミネーション領域の一部の断面を示す。なお、図５〜図１２には、ダイオード１個の断面のみが示されているが、ダイシングまでは、Ｓｉウェハの状態で各製造工程が実施され、一枚のＳｉウェハに多数のダイオードが形成される。
【００２９】
まず、図５について説明する。Ｓｉウェハは、耐圧に応じた比抵抗を有するＦＺウェハを用い、ＦＺウェハのバルクをｎ−ドリフト層ＮＭに用いる。そして、Ｓｉウェハを熱酸化してウェハの表面全面に酸化膜ＯＸを形成する。次に、カソード側のカソードｐ層ＫＰおよびターミネーションｐ層ＴＰを形成するためのリソグラフィ工程において、レジストＲＥＳを塗布、露光、現像して、レジストＲＥＳの一部を開口する。続いて、レジストＲＥＳの開口部に露出した酸化膜をウエットエッチングで除去する。その後、カソードｐ層ＫＰとターミネーションｐ層ＴＰのｐ型不純物を同時にイオン注入する。カソードｐ層ＫＰとターミネーションｐ層ＴＰのそれぞれに最適化したｐ型不純物濃度を設定する場合には、カソードｐ層ＫＰとターミネーションｐ層ＴＰは、別々にイオン注入する。
【００３０】
次に、図６について説明する。カソードｎ層ＫＮを形成するためリソグラフィ工程において、レジストＲＥＳを塗布、露光、現像して、レジストＲＥＳの一部を開口する。続いて、カソードｎ層ＫＮのｎ型不純物を、レジストＲＥＳの開口部における酸化膜ＯＸをスルー膜にしてイオン注入する。図５で説明したｐ型不純物のイオン注入と図６で説明したｎ型不純物のイオン注入の順番は逆にしても構わない。
【００３１】
次に、図７について説明する。カソードｐ層ＫＰ、ターミネーションｐ層ＴＰ、カソードｎ層ＫＮの不純物を活性化し、拡散させるために、アニールを行う。このアニールと同時か前後に熱酸化も行い、酸化膜ＯＸを成長させる。
【００３２】
次に、図８について説明する。Ｓｉ表面にコンタクトを取るためのリソグラフィ工程において、レジストＲＥＳを塗布、露光、現像して、レジストＲＥＳの一部を開口する。レジストＲＥＳの開口部に露出した酸化膜ＯＸをウエットエッチングもしくはドライエッチングで除去する。
【００３３】
次に、図９について説明する。コンタクトの開口部でＳｉ基板表面と接触するようにＡｌＳｉ等の導電性の電極膜を全面に成膜する。続いて、電極加工のリソグラフィ工程において、レジストＲＥＳを塗布、露光、現像して、レジストＲＥＳの一部を開口する。その後、レジストＲＥＳの開口部に露出した電極膜をウエットエッチングもしくはドライエッチングで除去する。
【００３４】
次に、図１０について説明する。電極加工のレジストを除去後、ポリイミド膜等の保護膜ＰＩを成膜して露光し、ターミネーション領域にのみ保護膜ＰＩを残す。
【００３５】
次に、図１１について説明する。Ｓｉウェハの裏面側を研削し、Ｓｉウェハを薄くする。ウェハ厚は、耐圧によって異なり、例えば、６００Ｖ耐圧では７０μｍ程度、１２００Ｖ耐圧では１４０μｍ程度である。研削のダメージ層が残らないように、機械的な研磨の後に、化学的なエッチングを行う。８インチウェハのように口径が大きい場合には、ウェハ割れが起きにくいように、耐圧確保のために必要なウェハ厚さよりも厚いウェハを、予め、ウェハの中央部を耐圧確保のために必要な厚さに研削して、ウェハ周囲はリング状に元の厚さのまま残してウェハの強度を確保する公知の研削方法を用いるとよい。
【００３６】
次に、図１２について説明する。Ｓｉウェハの裏面側から、全面にアノードｐ層ＡＰのｐ型不純物をイオン注入し、アニールにより不純物を活性化する。活性化のアニールには、Ｓｉウェハの反対面にあるカソード電極ＫＥ、フィールドプレート保護膜ＰＩに熱ダメージが加わらないように、アノード表面側からのレーザアニールを用いるとよい。レーザの種類として炭酸ガス（ＣＯ2）レーザを用いると、Ｓｉ表面を溶解させずに加熱できるためにレーザアニールにより導入される欠陥を少なくでき、ダイオードの導通損失を抑えることができる。また、ＹＬＦレーザやＹＡＧレーザを用いると、Ｓｉウェハ表面を溶解させて加熱するためにアノードｐ層ＡＰとｎ−ドリフト層ＭＮの境界の近傍に欠陥が導入され、この欠陥が局所的なライフタイム制御を行ってアノードからのホール注入量を抑制し、ダイオードのスイッチング損失を抑えることができる。不純物の深さ方向のプロファイルは、ＣＯ2レーザを用いるとほぼイオン注入直後と同じになり、ＹＬＦレーザやＹＡＧレーザを用いるとＳｉが溶解した部分の不純物濃度がほぼ一定になる。
【００３７】
活性化アニールの後、アノード電極ＡＥを形成する。その後、ウェハをダイシングしてダイオードのチップを作製する。チップ側壁のダイシング面は、ダイシングによる欠陥が生じるとリーク電流の原因となるので、極力欠陥が生じないようにダイシングする。ダイシングブレードを用いるダイシングでも構わないが、レーザを用いたダイシングではより欠陥が生じにくく、リーク電流を抑えることができる。酸素雰囲気中でレーザを用いたダイシングを行って、ダイシングと合わせてチップ側壁の酸化を行うと、リーク電流を抑えることが可能である。
【００３８】
以上示した製造方法では、図５〜図１０の工程でカソード側の構造を形成し、その後Ｓｉウェハを研削して薄ウェハ化して図１１、図１２の工程でアノード側の構造を形成する。６００Ｖ耐圧や１２００Ｖ耐圧のダイオードでは、仕上がりのウェハ厚が薄いのでこの工程順で製造するとよいが、３.３kV以上の耐圧のダイオードでは、仕上がりのＳｉウェハ厚が厚くなるため、先にアノード側の構造を形成した後でカソード側の構造を形成してもよい。その場合も、同様に、リカバリ特性のソフト化とリカバリ破壊の耐性向上の効果を得ることができる。
【００３９】
図１３は本発明の他の実施形態を示すもので、ターミネーション領域とアクティブ領域の一部を含むダイオードの断面図である。図１の実施形態と異なる部分について説明する。本実施形態では、チップ側壁近傍のチップ終端部にｐ型不純物領域からなるｐ層領域ＳＰを有する。このｐ層領域ＳＰによって、チップ側壁近傍の電界が低減され、チップのダイシングによって側壁部に生じる欠陥によるリーク電流の増加を抑えることができる。ｐ層領域ＳＰは、カソード側主表面２０側の構造を形成する前に、カソード主表面側のＳｉウェハ表面にリソグラフィ工程でレジストを塗布・露光・現像してｐ型不純物をイオン注入し、その後、高温長時間のアニールによってｐ型不純物を拡散させて形成する。カソード主表面側のＳｉウェハ表面からの拡散で形成するので、ｐ層領域ＳＰは、アノード側主表面１０とカソード側主表面２０の間に位置すると共に、本実施形態ではアノードｐ層ＡＰおよびカソード側主表面２０に接し、アノード側主表面１０からカソード側主表面２０に向かって、横方向に広がっている形状となる。
【００４０】
図１４は本発明の他の実施形態を示すもので、ターミネーション領域とアクティブ領域の一部を含むダイオードの断面図である。図１３の実施形態と異なる部分について説明する。本実施形態では、チップ側壁部にｐ型不純物領域からなるｐ層領域ＳＰを、Ｓｉ基板にトレンチ溝を形成してトレンチ溝内へ斜めイオン注入を施すことにより形成する。図１３の実施形態と同様に、チップのダイシングによって生じる欠陥によるリーク電流の増加を抑えることができる。また、この形成方法によって、ｐ層領域ＳＰの幅の広がりを抑えることができ、ｐ層領域ＳＰ形成によるターミネーションの面積の増加を抑制することができる。
【００４１】
図１５は本発明の他の実施形態を示すもので、ターミネーション領域とアクティブ領域の一部を含むダイオードの断面図である。図１の実施形態と異なる部分について説明する。本実施形態では、ウェハのダイシング後のチップ側壁部に金属層ＳＥを形成する。リカバリ時に電圧が印加される際、等電位線がチップ側壁に向かって伸びることがなくなり、チップ側壁部における電界強度が低減される。金属層ＳＥは、アルミニウム（Ａｌ）等の金属からなり、例えば、Ａｌ原子を含む液体の吹き付けなどで形成する。
【００４２】
図１６は本発明の他の実施形態を示すもので、ターミネーション領域とアクティブ領域の一部を含むダイオードの断面図である。図１の実施形態と異なる部分について説明する。本実施形態では、カソード側主表面２０側のカソードｎ層ＫＮ及びカソードｐ層ＫＰとｎ−ドリフト層ＮＭとの間に、ｎ型不純物領域からなるバッファｎ層ＢＮを有する。バッファｎ層ＢＮのｎ型不純物濃度は、ｎ−ドリフト層ＮＭのｎ型不純物濃度よりも高くし、カソードｎ層ＫＮのｎ型不純物濃度よりも低くする。ダイオードに電圧が印加されたときに、空乏層の伸びがバッファｎ層ＢＮで抑制されてカソードｐ層ＫＰとｎ−ドリフト層との境界にかかる電界が低減されるため、ダイオードの耐圧を向上することができる。
【００４３】
図１７は本発明の他の実施形態を示すもので、ターミネーション領域とアクティブ領域の一部を含むダイオードの断面図である。図１６の実施形態と異なる部分について説明する。本実施形態では、カソードｐ層ＫＰ′がカソード電極ＫＥと接触せず、カソードｎ層ＫＮがアクティブ領域のカソード側主表面２０の全面でカソード電極ＫＥと接している。アクティブ領域の全面でカソード電極ＫＥとカソードｎ層ＫＮが接することで、導通時におけるカソードｎ層ＫＮからの電子の注入量が増加するので、導通損失が低減する。本実施形態では、図１６の実施形態と同様にバッファｎ層ＢＮが設けられ、カソードｐ層ＫＰ′はバッファｎ層ＢＮ内に位置している。これにより、図１６の実施形態と同様にダイオードの耐圧が向上するが、バッファｎ層ＢＮを形成しないことで工程を簡略化しても良い。ここで、カソードｐ層ＫＰ′とカソードｎ層ＫＮの間にはバッファｎ層ＢＮが介在し、カソードｐ層ＫＰ′はカソードｎ層ＫＮから離れている。なお、カソードｐ層ＫＰ′はカソードｎ層ＫＮと接していても良い。
【００４４】
図１８に、本発明の一実施形態である、本発明を実施したダイオードを用いた電力変換装置を示す。本電力変換装置は、モータ駆動用の３相インバータ回路を備える。ＩＧＢＴ２００ａ〜２００ｆにはダイオード２０１ａ〜２０１ｆが逆並列に接続されている。すなわち、ダイオード２０１ａ〜２０１ｆはフリーホイールダイオードとして動作する。これらダイオードとしては、上述したいずれかの実施形態のダイオードが用いられる。ＩＧＢＴが２個直列に接続され、従って、ＩＧＢＴとダイオードの逆並列回路が２個直列に接続されて、１相分のハーフブリッジ回路が形成されている。ハーフブリッジ回路は交流の相数分、本実施形態では３相分備えられる。２個のＩＧＢＴの直列接続点、すなわち２個の逆並列回路の直列接続点より、交流出力がでており、誘導機や同期機などのモータ２０６と接続されている。上アーム側のＩＧＢＴ２００ａ，２００ｂ，２００ｃのコレクタは、共通接続され、整流回路の直流高電位側と接続されている。また、下アーム側のＩＧＢＴ２００ｄ，２００ｅ，２００ｆのエミッタは、共通接続され、整流回路のアース側と接続されている。整流回路２０３は、交流電源２０２の交流を直流に変換する。ＩＧＢＴ２００ａ〜２００ｆは、オン・オフスイッチングすることにより、整流回路２０３から受電した直流電力を交流電力に変換して、同期機や誘導機などのモータを駆動する。上アーム駆動回路２０４および下アーム駆動回路２０５は、それぞれ上アームＩＧＢＴａ〜ＩＧＢＴｃおよび下アームＩＧＢＴｄ〜ＩＧＢＴｆのゲートに駆動信号を与え、ＩＧＢＴをオン、オフさせる。
【００４５】
本電力変換装置におけるＩＧＢＴとダイオードの実装に関しては、従来は、同一アームのＩＧＢＴのチップとダイオードのチップは、ともにターミネーション構造のないコレクタ電極とカソード電極を絶縁基板上の同一の導電性パターンの上に搭載して電気的に接続していたが、本発明を実施したダイオードのチップを用いる場合には、ＩＧＢＴのチップとは別の導電性パターン上に載せてダイオードのアノード電極を導電性パターンと電気的に接続する。このような実装により、ＩＧＢＴのチップとダイオードのチップが別の導電性パターン上に搭載されるので、動作時に発する熱が相互のチップに与える影響を低減することができる。また、両面冷却用の実装では、従来と同様、ＩＧＢＴのコレクタ電極とダイオードのカソード電極を同一方向に向くようにし、ＩＧＢＴのコレクタ電極とダイオードのカソード電極を同一の導電性プレートに、ＩＧＢＴのエミッタ電極とダイオードのアノード電極を別の同一の導電性プレートに接続するように実装する。
【００４６】
本実施形態によれば、本発明によるダイオードをフリーホイールダイオードとしてＩＧＢＴに逆並列に接続したので、逆回復時の跳ね上がり電圧や電流・電圧のリンギングによるノイズが低減できる。これにより、電力変換装置が、過電圧により故障したり、ノイズにより誤動作したりすることを防止できる。さらに、ダイオードのリカバリ破壊の耐性が向上することにより、電力変換装置の故障が防止される。従って、電力変換装置の信頼性が向上する。
【００４７】
以上、本発明の実施形態について詳述したが、本発明の実施形態は上述したものに限らず、本発明の技術的思想の範囲内において、種々の実施形態が可能である。たとえば、半導体集積回路に内蔵される横型のダイオードや、逆導通型の半導体スイッチング素子に内蔵されたダイオードに本発明を適用しても良い。また、図１８の電力変換装置におけるＩＧＢＴに代えて、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、接合型バイポーラトランジスタ、接合型ＦＥＴ、静電誘導型トランジスタ、ＧＴＯサイリスタ（Gate Turn Off Thyristor）などの半導体スイッチング素子を用いることができる。なお、電力変換装置は、インバータ装置の他、順変換装置などのコンバータや各種電源装置などでも良い。さらに、各実施形態における各半導体層の導電型を逆にしても、すなわちｐ型をｎ型に換えかつｎ型をｐ型に換えても、各実施形態と同様に動作する。
【符号の説明】
【００４８】
１  半導体基板
１０  アノード側主表面
２０  カソード側主表面
２００ａ〜２００ｆ  ＩＧＢＴ
２０１ａ〜２０１ｆ  ダイオード
２０２  交流電源
２０３  整流回路
２０４  上アーム駆動回路
２０５  下アーム駆動回路
２０６  モータ
ＮＭ  ｎ−ドリフト層
ＡＰ  アノードｐ層
ＡＥ  アノード電極
ＫＮ  カソードｎ層
ＫＰ  カソードｐ層
ＫＥ  カソード電極
ＢＮ  バッファｎ層
ＯＸ  酸化膜
ＴＰ  ターミネーションｐ層
ＦＰ  フィールドプレート電極
ＰＩ  保護膜
ＲＥＳ  レジスト
ＳＰ  ｐ層領域
ＳＥ  金属層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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