(57)【要約】【課題】オン抵抗が低くアバランシェ耐量が高い電力用半導体装置を提供する。【解決手段】本発明の実施形態に係る電力用半導体装置は、第１導電形ドレイン層１、第１導電形カソード層２、第１導電形ドリフト層３、第２導電形ベース層４、第１導電形ソース層５、第２導電形アノード層６、ゲート電極２０、ドレイン電極、及びソース電極を備える。カソード層は、ドレイン層上に設けられる。ドリフト層は、ドレイン層の表面に垂直な第１の方向に沿ってカソード層を貫通しドレイン層中に達する。ベース層は、第１の方向に沿ってドリフト層中を延伸する。ソース層は、第１の方向に沿ってベース層中を延伸する。アノード層は、カソード層上に設けられ、ベース層と電気的に接続される。ゲート電極は、第１の方向に垂直な第２の方向に沿ってソース層中からベース層中を通り抜けてドリフト層中に至るゲートトレンチ内に、ゲート絶縁膜を介して設けられる。【選択図】図１
2014060359.tif 000002
【特許請求の範囲】
【請求項１】
第１の表面と前記第１の表面と反対側の第２の表面とを有し、第１導電形の半導体により構成されるドレイン層と、
前記ドレイン層の前記第１の表面上に設けられ、前記ドレイン層の第１導電形不純物濃度よりも低い第１導電形不純物濃度を有する第１導電形の半導体より構成されるカソード層と、
前記ドレイン層の前記第１の表面に垂直な第１の方向に沿って前記カソード層の前記ドレイン層とは反対側の表面から前記カソード層を貫通し、前記ドレイン層中に達し、前記ドレイン層の前記第１導電形不純物濃度よりも低い第１導電形不純物濃度を有する第１導電形の半導体により構成されるドリフト層と、
前記ドリフト層の前記カソード層側の表面から前記第１の方向に沿って前記ドリフト層中を延伸し、第２導電形の半導体より構成されるベース層と、
前記ベース層の前記カソード層側の表面から前記第１の方向に沿って前記ベース層中を延伸し、前記ドリフト層の前記第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の半導体より構成されるソース層と、
前記カソード層上に設けられ、第２導電形の半導体より構成され、前記ベース層と電気的に接続されたアノード層と、
前記第１の方向に垂直な第２の方向に沿って前記ソース層中から前記ベース層中を通り抜けて前記ドリフト層中に至り、且つ前記ソース層中、前記ベース層中、及び前記ドリフト層中を前記第１の方向に沿って延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ドレイン層の前記第２の表面に電気的に接続されたドレイン電極と、
前記アノード層、前記ベース層、及び前記ソース層に電気的に接続されたソース電極と、
を備え、
前記第２の方向において前記ドレイン層及び前記ベース層に挟まれた前記ドリフト層の前記第２の方向における幅は、前記第１の方向において前記ドレイン層及び前記ベース層に挟まれた前記ドリフト層の前記第１の方向における幅と等しく、
前記アノード層は、前記カソード層の前記表面、前記ドリフト層の前記表面、及び前記ベース層の前記表面に形成されおり、
前記カソード層はエピタキシャル成長により形成されたエピタキシャル層であり、
前記カソード層の前記第１導電形不純物濃度は前記ドリフト層の前記第１導電形不純物濃度以下であり、
前記カソード層の前記第１の方向における膜厚は、前記第２の方向において前記ドレイン層及び前記ベース層に挟まれた前記ドリフト層の前記第２の方向における前記幅より小さい電力用半導体装置。
【請求項２】
第１の表面と前記第１の表面と反対側の第２の表面とを有し、第１導電形の半導体により構成されるドレイン層と、
前記ドレイン層の前記第１の表面上に設けられ、前記ドレイン層の第１導電形不純物濃度よりも低い第１導電形不純物濃度を有する第１導電形の半導体より構成されるカソード層と、
前記ドレイン層の前記第１の表面に垂直な第１の方向に沿って前記カソード層の前記ドレイン層とは反対側の表面から前記カソード層を貫通し、前記ドレイン層中に達し、前記ドレイン層の前記第１導電形不純物濃度よりも低い第１導電形不純物濃度を有する第１導電形の半導体により構成されるドリフト層と、
前記ドリフト層の前記カソード層側の表面から前記第１の方向に沿って前記ドリフト層中を延伸し、第２導電形の半導体より構成されるベース層と、
前記ベース層の前記カソード層側の表面から前記ベース層中を延伸し、前記ドリフト層の前記第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の半導体より構成されるソース層と、
前記カソード層上に設けられ、第２導電形の半導体より構成され、前記ベース層と電気的に接続されたアノード層と、
前記第１の方向に垂直な第２の方向に沿って前記ソース層中から前記ベース層中を通り抜けて前記ドリフト層中に至り、且つ前記ソース層中、前記ベース層中、及び前記ドリフト層中を前記第１の方向に沿って延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ドレイン層の前記第２の表面に電気的に接続されたドレイン電極と、
前記アノード層、前記ベース層、及び前記ソース層に電気的に接続されたソース電極と、
を備えた電力用半導体装置。
【請求項３】
前記第２の方向において前記ドレイン層及び前記ベース層に挟まれた前記ドリフト層の前記第２の方向における幅は、前記第１の方向において前記ドレイン層及び前記ベース層に挟まれた前記ドリフト層の前記第１の方向における幅と等しい請求項２記載の電力用半導体装置。
【請求項４】
前記アノード層は、前記カソード層の前記表面、前記ドリフト層の前記表面、及び前記ベース層の前記表面に形成されている請求項２又は３記載の電力用半導体装置。
【請求項５】
前記カソード層はエピタキシャル成長により形成されたエピタキシャル層である請求項２〜４のいずれか１つに記載の電力用半導体装置。
【請求項６】
前記カソード層の前記第１導電形不純物濃度は前記ドリフト層の前記第１導電形不純物濃度以下である請求項２〜５のいずれか１つに記載の電力用半導体装置。
【請求項７】
前記カソード層の前記第１の方向における膜厚は、前記第２の方向において前記ドレイン層及び前記ベース層に挟まれた前記ドリフト層の前記第２の方向における幅より小さい請求項６記載の電力用半導体装置。
【請求項８】
前記カソード層の前記第１導電形不純物濃度は前記ドリフト層の前記第１導電形不純物濃度以上である請求項２〜５のいずれか１つに記載の電力用半導体装置。
【請求項９】
前記カソード層の前記第１の方向における膜厚は、前記第２の方向において前記ドレイン層及び前記ベース層に挟まれた前記ドリフト層の前記第２の方向における幅以上である請求項８記載の電力用半導体装置。
【請求項１０】
第１の表面と前記第１の表面と反対側の第２の表面とを有し、第１導電形の半導体により構成されるドレイン層と、
前記ドレイン層の前記第１の表面に垂直な第１の方向に沿って前記ドレイン層の前記第１の表面から前記ドレイン層中を延伸し、前記ドレイン層の前記第１導電形不純物濃度よりも低い第１導電形不純物濃度を有する第１導電形の半導体により構成されるドリフト層と、
前記ドリフト層の表面から前記第１の方向に沿って前記ドリフト層中を延伸し、第２導電形の半導体より構成されるベース層と、
前記第１の方向に沿って前記ベース層の表面から前記ベース層中を延伸し、前記ドリフト層の前記第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の半導体より構成されるソース層と、
前記ドリフト層の前記表面に設けられ、前記第１の方向と垂直な第２の方向に沿って前記ドレイン層から前記ベース層まで延伸し、前記ドレン層と前記ベース層とに電気的に接続され、前記ドリフト層の前記第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の半導体より構成されるカソード層と、
前記第２の方向に沿って前記ソース層中から前記ベース層中を通り抜けて前記ドリフト層中に至り、且つ前記ソース層中、前記ベース層中、及び前記ドリフト層中を前記第１の方向に沿って延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記ドレイン層の前記第２の表面に電気的に接続されたドレイン電極と、
前記ベース層及び前記ソース層に電気的に接続されたソース電極と、
を備えた電力用半導体装置。
【請求項１１】
前記カソード層は、第１導電形不純物の拡散層である請求項１０記載の電力用半導体装置。
【請求項１２】
第１の表面と前記第１の表面と反対側の第２の表面とを有し、第１導電形の半導体により構成されるドレイン層の前記第１の表面上に、前記ドレイン層の第１導電形不純物濃度よりも低い第１導電形不純物濃度を有する第１導電形の半導体より構成されるカソード層をエピタキシャル成長する工程と、
前記ドレイン層の前記第１の表面に垂直な第１の方向に沿って前記カソード層の前記ドレイン層とは反対側の表面から前記カソード層を貫通し、前記ドレイン層中に達するトレンチを形成する工程と、
前記トレンチの内壁に沿って、前記ドレイン層の前記第１導電形不純物濃度よりも低い第１導電形不純物濃度を有する第１導電形の半導体により構成されるドリフト層と、第２導電形の半導体より構成されるベース層と、前記ドリフト層の前記第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の半導体より構成されるソース層と、を順次エピタキシャル成長する工程と、
前記カソード層の上端が露出するまで、前記ドリフト層、前記ベース層、及び前記ソース層を平坦化する工程と、
前記カソード層の前記上端の上に第２導電形の半導体より構成され、前記ベース層と電気的に接続されたアノード層を形成する工程と、
前記第１の方向に垂直な第２の方向に沿って前記ソース層中から前記ベース層中を通り抜けて前記ドリフト層中に至り、且つ前記ソース層中、前記ベース層中、及び前記ドリフト層中を前記第１の方向に沿って延伸するゲートトレンチを形成する工程と、
前記ゲートトレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ドレイン層の前記第２の表面に電気的に接続されたドレイン電極を形成する工程と、
前記アノード層、前記ベース層、及び前記ソース層に電気的に接続されたソース電極を形成する工程と、
を備えた電力用半導体装置の製造方法。
【請求項１３】
前記カソード層の前記第１導電形不純物濃度は、前記ドリフト層の前記第１導電形不純物濃度よりも高くなるように、前記カソード層がエピタキシャル成長により形成される請求項１２記載の電力用半導体装置の製造方法。
【請求項１４】
前記カソード層をエピタキシャル成長する前記工程の後に、
前記カソード層の表面に第１導電形不純物をイオン注入する工程と、
前記イオン注入された第１導電形不純物を熱処理により拡散させる工程と、
をさらに備える請求項１２記載の電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電力用半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
３０Ｖ〜３００Ｖの耐圧を有する電力用半導体装置では、ドリフト抵抗に比べてチャネル層の抵抗でオン抵抗が支配される。このため、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）又はＩＧＢＴ（Insulated Gate Bipolar Transistor）等の絶縁ゲート形トランジスタのトレンチゲート電極の間隔を微細化技術により狭めて、チャネル層の密度を増大させることにより、チャネル抵抗を低減させオン抵抗を低減させてきた。しかしながら、微細化によるオン抵抗の低減には限界がある。さらなるオン抵抗低減のために、近年では、チャネル層のチャネル幅が基板に対して垂直方向（積層方向）に形成された絶縁ゲート形トランジスタが開発されている。このような電力用半導体装置では、積層方向にチャネル幅を増加させることでできるため、微細化技術を用いることなく、チャネル密度を増加させることが可能である。
【０００３】
しかしながら、このような電力用半導体装置は、基板であるドレイン層中を積層方向に延伸するドリフト層と、ドリフト層中を積層方向に延伸するベース層と、ベース層中を積層方向に延伸するソース層とを有する。ゲート電極は、ソース層中からベース層中を通り抜けてドリフト層中に基板と水平方向に延伸し、且つソース層中、ベース層中、及びドリフト層中を積層方向に延伸する。このため、ベース層の底部において、ドリフト層とベース層とのｐ−ｎ接合でアバランシェ降伏が発生すると、これによって生じた正孔がベース層中を積層方向に向かって移動して、ベース層の上端からソース電極に排出される。ベース層の経路が長いため、ベース層の底部の電位が上昇する。この結果、ベース層底部において、ソース層、ベース層、及びドリフト層により構成される寄生トランジスタがオン状態となり、ドレイン電極とソース電極間に大電流が流れる。これにより、電力用半導体装置は破壊される。
【０００４】
上記破壊現象を抑制するために、上記電力用半導体装置は、アバランシェ降伏がベース層の上端に近い部分で発生するように、ベース層の上端部に近い部分で最も耐圧が低くなる構造を有することが望まれる。さらに、その部分での耐圧のバラツキが少ないことが望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１０３４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
耐圧バラツキが小さくアバランシェ耐量が高い電力用半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る電力用半導体装置は、ドレイン層と、カソード層と、ドリフト層と、ベース層と、ソース層と、アノード層と、ゲート電極と、ドレイン電極と、ソース電極と、を備える。ドレイン層は、第１の表面と第１の表面と反対側の第２の表面とを有し、第１導電形の半導体により構成される。カソード層は、ドレイン層の第１の表面上に設けられ、ドレイン層の第１導電形不純物濃度よりも低い第１導電形不純物濃度を有する第１導電形の半導体より構成される。ドリフト層は、ドレイン層の第１の表面に垂直な第１の方向に沿ってカソード層のドレイン層とは反対側の表面からカソード層を貫通し、ドレイン層中に達し、ドレイン層の第１導電形不純物濃度よりも低い第１導電形不純物濃度を有する第１導電形の半導体により構成される。ベース層は、ドリフト層のカソード層側の表面から第１の方向に沿ってドリフト層中を延伸し、第２導電形の半導体より構成される。ソース層は、ベース層のカソード層側の表面から第１の方向に沿ってベース層中を延伸し、ドリフト層の第１導電形不純物濃度よりも高い第１導電形不純物濃度を有する第１導電形の半導体より構成される。アノード層は、カソード層上に設けられ、第２導電形の半導体より構成され、ベース層と電気的に接続される。ゲート電極は、第１の方向に垂直な第２の方向に沿ってソース層中からベース層中を通り抜けてドリフト層中に至り、且つソース層中、ベース層中、及びドリフト層中を第１の方向に沿って延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられる。ドレイン電極は、ドレイン層の第２の表面に電気的に接続される。ソース電極は、アノード層、ベース層、及びソース層に電気的に接続される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る電力用半導体装置の要部模式斜視図。
【図２】（ａ）〜（ｃ）第１の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図。
【図３】（ａ）〜（ｃ）第１の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図。
【図４】（ａ）〜（ｃ）第１の実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図。
【図５】第２の実施形態に係る電力用半導体装置の要部模式斜視図。
【図６】第３の実施形態に係る電力用半導体装置の要部模式斜視図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＡｌＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【００１０】
（第１の実施形態）
図１を用いて、本発明の第１の実施形態に係る電力用半導体装置を説明する。電力用半導体装置は、ＭＯＳＦＥＴを例に説明するが、ＩＧＢＴに対しても適用可能である。以後の実施例においても同様である。図１は、本発明の第１の実施形態に係る電力用半導体装置の要部模式斜視図である。図１に示したように、本実施形態に係るＭＯＳＦＥＴは、ｎ＋形ドレイン層１と、ｎ−形カソード層２と、ｎ−形ドリフト層３と、ｐ形ベース層４と、ｎ＋形ソース層５と、ｐ形アノード層６と、ｎ＋形ソースコンタクト層７と、層間絶縁膜８、１２、ゲート絶縁膜９と、ゲート電極１０と、ゲート配線層１１と、ｐ＋形コンタクト層１３と、ドレイン電極と、ソース電極と、を備える。
【００１１】
ｎ＋形ドレイン層１は、第１の表面と第１の表面と反対側の第２の表面とを有し、ｎ形の半導体により構成される。半導体は例えばシリコンである（以下同じ）。ｎ＋形ドレイン層１は、例えば、ｎ＋形シリコン基板で有り、ｎ形不純物の濃度は、例えば、１×１０２１／ｃｍ３である。ｎ形不純物は、例えばリン（Ｐ）である（以下同じ）。リンの代わりに砒素（Ａｓ）を用いることも可能である。
【００１２】
ｎ−形カソード層２は、ｎ＋形ドレイン層１の第１の表面上に設けられ、ｎ＋形ドレイン層１のｎ形不純物濃度よりも低いｎ形不純物濃度を有するｎ形の半導体より構成される。ｎ−形カソード層２のｎ形不純物濃度は、例えば、１×１０１５〜１×１０１６／ｃｍ３であり、後述のｎ−形ドリフト層３のｎ形不純物濃度と同じである。ｎ＋形ドレイン層１の第１の表面と垂直なＺ方向（第１の方向）すなわち積層方向におけるｎ−形カソード層２の厚さは、例えば、１．０〜２．０μｍである。ｎ−形カソード層は、ＣＶＤ（Chemical Vapor Deposition）法により形成されたエピタキシャル層である。
【００１３】
ｎ−形ドリフト層３は、Ｚ方向に沿ってｎ−形カソード層のｎ＋形ドレイン層１とは反対側の表面からｎ−形カソード層２を貫通し、ｎ＋形ドレイン層１中に達し、ｎ＋形ドレイン層１のｎ形不純物濃度よりも低いｎ形不純物濃度を有するｎ形の半導体により構成される。ｎ−形ドリフト層のｎ形不純物濃度は、前述のようにｎ−形カソード層と等しくなるように形成される。
【００１４】
ｐ形ベース層４は、ｎ−形ドリフト層のｎ−形カソード層２側の表面からＺ方向に沿ってｎ−形ドリフト層３中を延伸し、ｐ形の半導体より構成される。ｐ形ベース層４のｐ形不純物濃度は、例えば、５×１０１７〜５×１０１８／ｃｍ３である。
【００１５】
ｎ＋形ソース層５は、ｐ形ベース層４のｎ−形カソード層２側の表面からｐ形ベース層４中をＺ方向に沿って延伸し、ｎ−形ドリフト層３のｎ形不純物濃度よりも高いｎ形不純物濃度を有するｎ形の半導体より構成される。ｎ＋形ソース層５のｎ形不純物濃度は、例えば、１×１０１９／ｃｍ３である。
【００１６】
Ｚ方向に垂直なＸ方向、すなわち、水平方向において、ｐ形ベース層４とｎ＋形ドレイン層１とにより挟まれたｎ−形ドリフト層３のＸ方向の幅は、例えば２．０〜３．０μｍであり、ｎ−形カソード層２のＺ方向における厚さよりも大きくなるように形成される。また、Ｚ方向においてｐ形ベース層４とｎ＋形ドレイン層１とにより挟まれたｎ−形ドリフト層３のＺ方向における幅は、Ｘ方向における前述の幅と等しくなるように形成される。
【００１７】
Ｘ方向においてｎ＋形ソース層５とｎ−形ドリフト層３とに挟まれたｐ形ベース層のＸ方向における幅と、Ｚ方向においてｎ＋形ソース層５とｎ−形ドリフト層３とに挟まれたｐ形ベース層のＺ方向における幅は等しくなるように形成され、例えば、０．２〜１．０μｍである。ｎ＋形ソース層５のＸ方向における幅は、例えば、１．０〜２．０μｍである。
【００１８】
なお、本実施形態では、一例として、ｎ＋形ドレイン層１、ｎ−形カソード層２、ｎ−形ドリフト層３、ｐ形ベース層４、及びｎ＋形ソース層は、Ｚ方向及びＸ方向に垂直なＹ方向に延伸するが、これに限定されない。
【００１９】
ｐ形アノード層６は、ｎ−形カソード層３上に設けられ、ｐ形の半導体より構成され、ｐ形ベース層４と電気的に接続される。ｐ形アノード層６は、ｎ−形カソード層２とｐ−ｎ接合を形成し、ｐ形アノード層６とｎ−形カソード層２とによりｐ−ｎダイオードが形成される。後述するように、このｐ−ｎダイオードは、本実施形態に係る電力用半導体装置の耐圧を決めるクランプダイオードとして機能する。このため、耐圧に応じてｐ形アノード層６のｐ形不純物濃度が設定される。本実施形態では、例えば、ｐ形ベース層４のｐ形不純物濃度と同様である。
【００２０】
ｐ形アノード層６上には、ｎ＋形ソースコンタクト層７が設けられる。ｎ＋形ソースコンタクト層７のｎ形不純物濃度は、例えば、ｎ＋形ソース層５のｎ形不純物濃度と同じで有り、後述の図示しないソース電極とオーミックコンタクトがとれればよい。ｎ＋形ソースコンタクト層７は、ｎ＋形ソース層５と電気的に接続され、ｎ＋形ソース層５とソース電極とを電気的に接続する。
【００２１】
ｐ＋形コンタクト層１３が、ｎ−形カソード層２の直上のｐ形アノード層６上に設けられ、ｐ形アノード層６上でｎ＋形ソースコンタクト層７と隣接する。ｐ＋形コンタクト層１３は、後述の図示しないソース電極とオーミックコンタクトをとるために十分なｐ形不純物濃度を有する。ｐ＋形コンタクト層１３のｐ形不純物濃度は、例えば、１×１０１８〜１×１０１９／ｃｍ３である。
【００２２】
層間絶縁膜８が、ｎ＋形ソースコンタクト層７を介してｎ＋形ソース層５、ｐ形ベース層４、及びｎ−形ドリフト層３上に設けられる。層間絶縁膜８は、例えば、酸化シリコンであり、窒化シリコン又は酸窒化シリコンとすることも可能である。層間絶縁膜８の開口部を介して、Ｘ方向に沿ってｎ＋形ソース層５中からｐ形ベース層４中を通り抜けてｎ−形ドリフト層３中に至り、且つｎ＋形ソース層５中、ｐ形ベース層４中、及びｎ−形ドリフト層３中をＺ方向に沿って延伸するゲートトレンチＴ２が設けられる。
【００２３】
ゲート絶縁膜９は、ゲートトレンチＴ２の内壁全体を覆って層間絶縁膜８に接続されるように設けられる。ゲート電極１０は、ゲートトレンチＴ２内に、ゲート絶縁膜９を介して設けられる。ゲート電極１０は導電性材料であればよく、例えば、導電性のポリシリコンが用いられる。導電性のポリシリコンの代わりに、モリブデン（Ｍｏ）又はタングステン（Ｗ）等の、高融点を有する金属を用いることも可能である。ゲート絶縁膜９は、例えば酸化シリコン（ＳｉＯ２）であるが、その他、窒化シリコン又は酸窒化シリコンとすることも可能である。
【００２４】
ゲート配線層１１が、層間絶縁膜８上に設けられ、ゲート電極１０と電気的に接続される。ゲート配線層１１は、ゲート電極１０を図示しないゲートパッドまで引き出すためにパターニングされる。ゲート配線層１１は、ゲート電極１０と同じように導電性材料で形成される。
【００２５】
層間絶縁膜１２が、ゲート配線パターン１１を覆うように層間絶縁膜８上に設けられる。層間絶縁膜１２により、ゲート配線層１１は、後述のソース電極と絶縁される。
【００２６】
層間絶縁膜８及び層間絶縁膜１２に設けられた開口部を介して、図示しないソース電極がｐ＋形コンタクト層１３上及びｎ＋形ソースコンタクト層７上に設けられ、ｐ＋形コンタクト層１３及びｎ＋形ソースコンタクト層７と電気的に接続される。これにより、ソース電極は、ｐ＋形コンタクト層１３を介して、ｐ形アノード層６に電気的に接続される。さらに、ソース電極は、ｐ形アノード層６を介して、ｐ形ベース層４に電気的に接続される。
【００２７】
図示しないドレイン電極は、ｎ＋形ドレイン層１の第２の表面に電気的に接続される。
【００２８】
ソース電極及びドレイン電極は、通常ＭＯＳＦＥＴで用いられる電極材料であればよく、例えば、銅又はアルミニウムなどで構成される。
【００２９】
次に、本実施形態に係るＭＯＳＦＥＴの動作及び特徴を説明する。ゲート電極１０に閾値を超える電圧が印加されると、ゲート電極１０と対向するｐ形ベース層４の面に反転分布によるチャネル層が形成される。チャネル層は、Ｚ方向に伸びると共にＸ方向に伸びてｎ＋形ソース層とｎ−形ドリフト層３とを電気的に接続し、ＭＯＳＦＥＴはオン状態になる。チャネル層のＺ方向に伸びる幅をチャネル幅といい、Ｘ方向に伸びる幅をチャネル長という。
【００３０】
ＭＯＳＦＥＴがオン状態の時に、ソース電極に対して正の電圧がドレイン電極に印加されると、ソース電極からｎ＋形ソース層へ供給された電子は、Ｘ方向に沿って水平にｎ＋形ソース層５からｐ形ベース層４中のチャネル層及びｎ−形ドリフト層３を介して、ｎ＋形ドレイン層１に流れ、ドレイン電極に達する。この結果、電流がドレイン電極からソース電極に向かって流れる。
【００３１】
ここでＭＯＳＦＥＴがオン状態からオフ状態に切り替わると、チャネル層は消失し、ｐ形ベース層４からｎ−形ドリフト層３へ空乏層が伸び始める。ＭＯＳＦＥＴがインダクタンスを有する負荷に接続されているときは、一時的にドレイン側に耐圧を超える電圧が印加されることがある。このとき、アバランシェ降伏がｐ形ベース層４とｎ−形ドリフト層３とのｐ−ｎ接合で発生すると、アバランシェ降伏により生成された正孔がｐ形ベース層４を介してソース電極へ排出される。
【００３２】
アバランシェ降伏がｎ＋形ドレイン層１の第２の表面側（ドレイン電極側）に近いｐ−ｎ接合で発生するほど、生成された正孔がｐ形ベース層４を走行する距離が長くなるので、正孔の排出抵抗が大きい。このため、アバランシェ降伏が発生した部分のｐ形ベース層４の電位が上昇するので、ｎ＋形ソース層５、ｐ形ベース層４、及びｎ−形ドレイン層３により構成される寄生トランジスタがオン状態となる。この結果、ドレイン電極からソース電極に向かって大電流が流れるため、ＭＯＳＦＥＴは破壊される。
【００３３】
しかしながら、本実施形態に係るＭＯＳＦＥＴでは、ｐ形アノード層６及びｎ−形カソード層２により構成されたｐ−ｎダイオードが内蔵されており、このｐ−ｎダイオードは、ＭＯＳＦＥＴのドレイン電極とソース電極との間に逆バイアスで接続されている。本実施形態では、ｐ形アノード層６とｎ−形カソード層２との間の耐圧が、ｐ形ベース層４とｎ−形ドリフト層３との間の耐圧よりも低くなるように、ｐ形ベース層６及びｎ−形カソード層を形成する。このため、このｐ−ｎダイオードはクランプダイオードとして働く。
【００３４】
上記のように、ドレイン電極に一時的に高い電圧が印加されても、本実施形態に係るＭＯＳＦＥＴでは、ｐ形アノード層６及びｎ−形カソード層２間でアバランシェ降伏が発生する。ここで生成された正孔は、その直上にあるｐ＋形コンタクト層１３を介してソース電極に排出されるため、正孔の排出抵抗は非常に小さい。このため、ｎ＋形ソース層５、ｐ形ベース層４、及びｎ−形ドリフト層３により構成される寄生トランジスタがオンすることを防止する。従って、本実施形態に係るＭＯＳＦＥＴは、アバランシェ耐量が非常に高い。
【００３５】
さらに、本実施形態に係るＭＯＳＦＥＴの耐圧は、クランプダイオードの耐圧となる。本実施形態に係るクランプダイオードでは、ｐ形アノード層６からｎ−形カソード層２に向かって空乏層が伸びる。そのため、ｎ−形カソード層２のｎ形不純物濃度及びＺ方向の厚さによりクランプダイオードの耐圧が決まる。
【００３６】
本実施形態に係るクランプダイオードでは、ｎ−形カソード層２のｎ形不純物濃度はｎ−形ドリフト層３のｎ形不純物濃度と等しくなるように設定している。ｎ−形ドリフト層３では、ＭＯＳＦＥＴがオフ状態の時にｎ−形ドリフト層３が完全に空乏化するように、ｎ形不純物濃度が低く設定されている。従って、クランプダイオードのｎ−形カソード層もＭＯＳＦＥＴがオフ状態の時に完全に空乏化する。すなわち、本実施形態に係るクランプダイオードはパンチスルー形のダイオードであり、耐圧はｎ−形カソード層２の膜厚で決まる。
【００３７】
このため、本実施形態では、ｎ−形カソード層２のＺ方向における膜厚は、Ｘ方向においてｐ形ベース層４とｎ＋形ドレイン層１とで挟まれたｎ−形ドリフト層３のＸ方向における幅及びＺ方向においてｐ形ベース層４とｎ＋形ドレイン層１とで挟まれたｎ−形ドリフト層３のＺ方向における幅よりも小さくなるように形成される。この結果、ｐ形ベース層４とｎ＋形ドレイン層１で挟まれたｎ−形ドリフト層３よりも、ｎ−形カソード層２のＺ方向における耐圧が低くなる。
【００３８】
また、上記のように本実施形態に係るクランプダイオードの耐圧は、ｎ−形カソード層２のＺ方向における膜厚で決まる。このため、本実施形態に係るＭＯＳＦＥＴでは、ｎ形不純物濃度が製造バラツキにより大きくばらついても、ｎ−形カソード層２のＺ方向における厚さを正確に制御できれば、クランプダイオードの製造バラツキを非常に小さくすることが可能である。
【００３９】
本実施形態では、ｎ−形カソード層２のｎ形不純物濃度は、ｎ−形ドリフト層３のｎ形不純物濃度と等しくなるようにした。しかしながら、上記趣旨から考えて、ｎ−形カソード層２のｎ形不純物濃度は、ｎ−形ドリフト層３よりも低ければよい。
【００４０】
なお、本実施形態に係るＭＯＳＦＥＴでは、ゲート配線層１１は、ゲート電極１０の直上に形成されている。また、ｐ＋形コンタクト層１３は、ｎ−形カソード層２の直上に形成されている。しかしながら、チップ表面においてこれらの配置は任意である。ゲート配線層１１がｎ−形カソード層２の直上に形成され、ｐ＋形コンタクト層１３がｐ形ベース層上に設けられていてもよい。この場合は、層間絶縁膜１２及び層間絶縁膜８の開口部は、ゲート電極１０の直上に設けられ、ソース電極は、この開口部を介して、ｐ＋形コンタクト層１３及びｎ＋形ソース層５に電気的に接続される。
【００４１】
次に本実施形態に係る電力用半導体装置の製造工程について図２〜図４を用いて説明する。図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、及び図４（ａ）〜（ｃ）は、それぞれ、本実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図である。
【００４２】
図２（ａ）に示したように、第１の表面と第１の表面とは反対側の第２の表面とを有するｎ＋形ドレイン層１の第１の表面上に、ＣＶＤ法によるエピタキシャル成長により、ｎ−形カソード層２が成膜される。
【００４３】
次に、図２（ｂ）に示したように、Ｙ方向に沿ってストライプ状に延伸するマスクＭが、ｎ−形カソード層２の表面上に形成される。マスクＭは例えば酸化シリコンが用いられる。マスクＭの開口部を介して、ＲＩＥ（Reactive Ion Etching）によりｎ−形カソード層２及びｎ＋形ドレイン層１がエッチングされる。この結果、マスクＭの開口部に沿って、トレンチＴ１が、ｎ−形カソード層２の表面からｎ−形カソード層２を貫通しｎ＋形ドレイン層１中に達するように形成される。トレンチＴ１のｎ−形カソード層１の表面からの深さは、ＭＯＳＦＥＴの特性に応じて決まり、１０μｍ〜５０μｍである。
【００４４】
次に、図２（ｃ）に示したように、トレンチＴ１の側壁及び底面に沿って、ＣＶＤ法により、ｎ−形ドリフト層３、ｐ形ベース層４、及びｎ＋形ソース層５がエピタキシャル成長により形成される。ｎ−形ドリフト層３及びｐ形ベース層４は、トレンチＴ１の側壁上及び底面上にエピタキシャル成長するため、ｎ−形ドリフト層３及びｐ形ベース層４それぞれのＸ方向における幅（側壁上の膜厚）とＺ方向における幅（底面上の膜厚）はほぼ同一である。本実施形態では、ｎ−形ドリフト層の膜厚は２．０〜３．０μｍとなるようにした。ｐ形ベース層の膜厚は０．２〜１．０μｍとなるようにした。
【００４５】
ｐ形ベース層４形成後は、トレンチＴ１の形状がｐ形ベース層４中に残る。ｎ＋形ソース層５は、このトレンチを埋め込むようにｐ形ベース層４上に形成される。ｎ＋形ソース層のＸ方向における幅は１．０〜２．０μｍである。なお、マスクＭ上には、ｎ−形ドリフト層３、ｐ形ベース層４、及びｎ＋形ソース層５が順次積層される。
【００４６】
次に、図３（ａ）に示したように、例えば、ＣＭＰ（Chemical Mechanical Polishing）法により、ｎ＋形ソース層５、ｐ形ベース層５、及びｎ−形ドリフト層３を順に研磨し、マスクＭが表面に露出したところで、又は、マスクＭが取り除かれた直後で研磨を終了する。
【００４７】
この結果、ｎ−形ドリフト層３は、Ｚ方向に沿ってｎ−形カソード層２のｎ＋形ドレイン層１とは反対側の表面からｎ−形カソード層２を貫通し、ｎ＋形ドレイン層１中に達するように形成される。ｐ形ベース層４は、ｎ−形ドリフト層のｎ−形カソード層２側の表面からＺ方向に沿ってｎ−形ドリフト層３中を延伸するように形成される。ｎ＋形ソース層５は、ｐ形ベース層のｎ−形カソード層２側の表面からＺ方向に沿ってｐ形ベース層４中を延伸するように形成される。
【００４８】
ｎ−形カソード層２のｎ形不純物濃度、ｎ−形ドリフト層３のｎ形不純物濃度、ｐ形ベース層４のｐ形不純物濃度、及びｎ＋形ソース層５のｎ形不純物濃度は、ＣＶＤ法によるエピタキシャル成長時に、ｎ形不純物原料及びｐ形不純物原料の供給量により調節される。
【００４９】
次に、図３（ｂ）に示したように、ｎ＋形ソース層５上を被覆する図示しないマスクを用いて、ｎ−形カソード層２の表面、ｎ−形ドリフト層３の表面、及びｐ形ベース層４の表面にホウ素（Ｂ）などのｐ形不純物をイオン注入し、その後熱処理によりｐ形不純物を熱拡散させる。これにより、ｐ形アノード層６がｎ−形カソード層２上、ｎ−形ドリフト層３上、及びｐ形ベース層４上に形成される。ｐ形アノード層６は、ｎ−形カソード２及びｐ形ベース層４にそれぞれ電気的に接続される。なお、各層の不純物濃度によっては、ｎ＋形ソース層５上にマスクを設けずに、ｎ−形カソード層２の表面、ｎ−形ドリフト層３の表面、ｐ形ベース層４の表面、及びｎ＋形ソース層の表面に、ホウ素（Ｂ）などのｐ形不純物をイオン注入して、ｐ形アノード層を形成することも可能である。
【００５０】
次に、図３（ｃ）に示したように、ｐ形アノード層６上及びｎ＋形ソース層５上にｎ＋形ソースコンタクト層７が形成される。ｎ＋形ソースコンタクト層７は、例えば、ＣＶＤ法によるエピタキシャル成長により形成されることができる。しかしながら、このかわりに、ｐ＋形アノード層の表面及びｎ＋形ソース層の表面にリン（Ｐ）などのｎ形不純物をイオン注入し、その後熱処理によりｎ形不純物を拡散させることによっても形成されることができる。
【００５１】
次に、図４（ａ）に示したように、ｎ＋形ソースコンタクト層７上に層間絶縁膜８が、例えば、ＣＶＤ法により形成される。層間絶縁膜８は、例えば、酸化シリコンである。層間絶縁膜８に、図示しないマスクを用いて、ＲＩＥ法により開口部が形成される。この開口部を介して層間絶縁膜８をマスクとして、ＲＩＥ法によりゲートトレンチＴ２が形成される。ゲートトレンチＴ２は、Ｘ方向に沿ってｎ＋形ソース層５中からｐ形ベース層４中を通り抜けてｎ−形ドリフト層３中に至り、且つ、ｎ＋形ソース層５中、ｐ形ベース層４中、及びｎ−形ドリフト層３中をＺ方向に沿って延伸する。
【００５２】
次にゲートトレンチＴ２の内壁全面を覆い層間絶縁膜８と接続されるようにゲート絶縁膜９が形成される。ゲート絶縁膜９は、例えば酸化シリコンであり、熱酸化法又はＣＶＤ法により形成される。
【００５３】
次に、ＣＶＤ法により導電性ポリシリコンがゲートトレンチＴ２内に埋め込まれ、且つ、層間絶縁膜８上に形成される。この後、導電性ポリシリコンをエッチングによりパターニングすることによって、ゲート電極１０がゲート絶縁膜９を介してゲートトレンチＴ２内に形成される。また、ゲート配線層１１が、層間絶縁膜８上に形成され、ゲート電極１０と電気的に接続される。
【００５４】
次に、層間絶縁膜１２が、ＣＶＤ法によりゲート配線層１１を覆うように層間絶縁膜８上に形成される。層間絶縁膜１２は、層間絶縁膜８と同様に酸化シリコンである。次に、図示しないマスクを用いて、層間絶縁膜１２及び層間絶縁膜８をエッチングして、層間絶縁膜１２及び層間絶縁膜８に開口部を形成する。開口部は、ｎ−形カソード層２の直上に配置されるように形成される。
【００５５】
次に、図４（ｂ）に示したように、層間絶縁膜１２及び層間絶縁膜８をマスクに用いて、開口部に露出したｎ＋形ソースコンタクト層７の表面にｐ形不純物をイオン注入する。その後熱処理を実施することによって、ｐ形不純物がｎ＋形ソースコンタクト層中をＺ方向に向かって拡散することにより、ｎ−形カソード層２の直上でｐ形アノード層６と電気的に接続されたｐ＋形コンタクト層１３が形成される。ｐ＋形コンタクト層１３は、ｐ形アノード層６上でＸ方向においてｎ＋形ソースコンタクト層７と隣接する。
【００５６】
次に、図４（ｃ）に示したように、等方性のドライエッチング又は等方性のウエットエッチングを実施することにより、層間絶縁膜１２及び層間絶縁膜８をＸ方向に沿って後退させる。すなわち、エッチングにより、層間絶縁膜１２及び層間絶縁膜８のＸ方向における幅を狭くする。これにより、層間絶縁膜１２及び層間絶縁膜８とｐ＋形コンタクト層１３との間にｎ＋形ソースコンタクト層７が露出する。
【００５７】
次に、図示を省略するが、ソース電極が、ｐ＋形コンタクト層１３上及びｎ＋形ソースコンタクト層７上に形成され、ｐ＋形コンタクト層１３及びｎ＋形ソースコンタクト層７と電気的に接続される。ソース電極は、ｐ＋形コンタクト層１３及びｐ形アノード層６を介してｐ＋形ベース層に電気的に接続される。また、ソース電極は、ｎ＋形ソースコンタクト層７を介してｎ＋形ソース層に電気的に接続される。さらに、ソース電極は、ｐ＋形コンタクト層１３を介して、ｐ形アノード層６及びｎ−形カソード層２により構成されるクランプダイオードのｐ形アノード層６に電気的に接続される。これにより、ソース電極はクランプダイオードのアノード電極としても機能する。
【００５８】
次に、ｎ＋形ドレイン層１の第２の表面上にドレイン電極が形成され、ｎ＋形ドレイン層１の第２の表面に電気的に接続される。
【００５９】
本実施形態に係る電力用半導体装置の製造方法では、クランプダイオードのｎ−形カソード層２がｎ＋形ドレイン層１上にエピタキシャル成長により形成される。その後、ｎ−形カソード層２を貫通するトレンチＴ１が形成され、トレンチ内にｎ−形ドリフト層３、ｐ形ベース層４、及びｎ＋形ソース層５がエピタキシャル成長により形成される。この結果、クランプダイオードのｎ−形カソード層２が、ｎ形不純物濃度を低く制御されながら、安定した膜厚で、ｎ＋形ドレイン層１上に形成されることができる。この結果、本実施形態に係る電力用半導体装置では、耐圧のバラツキが低減されながら、アバランシェ耐量が向上される。
【００６０】
（第２の実施形態）
第２の実施形態に係る電力用半導体装置を図５を用いて説明する。図５は第２の実施形態に係る電力用半導体装置の要部模式斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００６１】
第２の実施形態に係る電力用半導体装置では、ｎ−形カソード層２ａのｎ形不純物濃度が、第１の実施形態に係るｎ−形カソード層２のｎ形不純物濃度より高く、ｎ−形ドリフト層３のｎ形不純物濃度よりも高い。また、本実施形態に係るｎ−形カソード層２ａのＺ方向における膜厚は、第１の実施形態に係るｎ−形カソード層２のそれと比べて厚く、Ｘ方向においてｐ形ベース層４とｎ＋形ドレイン層１とに挟まれたｎ−形ドリフト層３のＸ方向における幅よりも大きくなるように形成される。望ましくは、ＭＯＳＦＥＴがオフ状態の時に、ｐ形アノード層６からｎ−形カソード層２に伸びる空乏層の先端が、ｎ＋形ドレイン層１に到達しないように、ｎ−形カソード層２ａのＺ方向における膜厚を厚くする。この点おいて、本実施形態に係る電力用半導体装置は、第１の実施形態に係る電力用半導体装置と相異する。
【００６２】
上記のようにすることで、ＣＭＰ法などの研磨によるｎ−形カソード層２ａのＺ方向の厚さに製造バラツキが出ても、クランプダイオードの耐圧のバラツキを抑制することができる。この場合は、クランプダイオードのバラツキは、ｎ−形カソード層２ａ中のｎ形不純物濃度により決まる。ｎ−形カソード層２ａはエピタキシャル成長により形成されるので、Ｚ方向において均一なｎ形不純物濃度を有する。このため、クランプダイオードの耐圧のバラツキが小さい。従って、本実施形態においても、耐圧のバラツキが小さくアバランシェ耐量が高い電力用半導体装置を得ることができる。
【００６３】
また、ｎ−形カソード層２をエピタキシャル成長後、その表面にｎ形不純物のイオン注入及び熱処理を実施することにより、ｎ−形カソード層２中のｎ形不純物濃度を高く調整することも可能である。この場合、イオン注入のドーズ量によりｎ−形カソード層２中に注入されるｎ形不純物量を正確に調整することができるので、さらにクランプダイオードの耐圧のバラツキを低減することができる。
【００６４】
（第３の実施形態）
第３の実施形態に係る電力用半導体装置を図６を用いて説明する。図６は第３の実施形態に係る電力用半導体装置の要部模式斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００６５】
第１の実施形態に係るＭＯＳＦＥＴでは、ｎ−形カソード層２は、Ｚ方向においてｎ＋形ドレイン層１の上端上に設けられている。これに対して、本実施形態に係るＭＯＳＦＥＴでは、ｎ形カソード層１４は、ｎ−形ドリフト層３上に設けられ、Ｘ方向に沿ってｎ＋形ドレイン層１からｐ形ベース層４まで延伸する。また、ｎ形カソード層は１４は、Ｘ方向における両端でｎ＋形ドレイン層１及びｐ形ベース層４と電気的に接続される。
【００６６】
層間絶縁膜８、ゲート配線層１１、及び層間絶縁膜１２は、Ｚ方向においてｎ＋形ドレイン層１の直上及びｎ形カソード層１４上に配置される。ゲート配線層１１は、Ｘ方向における一端で、ゲート電極１０と電気的に接続される。層間絶縁膜８及び層間絶縁膜１２の開口部がｐ形ベース層４及びｎ＋形ソース層５上に配置される。この開口部を介して、図示しないソース電極がｐ形ベース層４及びｎ＋形ソース層５と電気的に接続される。
【００６７】
クランプダイオードは、ｐ形ベース層４及びｎ形カソード層１４により構成され、ソース電極がアノード電極として、また、図示しないドレイン電極がカソード電極として機能する。本実施形態に係るｎ形カソード層１４は、第１の実施形態に係るｎ−形カソード層よりも高いｎ形不純物濃度を有する。
【００６８】
本実施形態に係るＭＯＳＦＥＴでは、ｎ＋形ソース層５の直上でソース電極と電気的に接続されるので、ｎ＋形ソース層５を層間絶縁膜１２及び層間絶縁膜８の開口部まで引き出すためのｎ＋形ソースコンタクト層は不要である。また、ｐ＋形コンタクト層１３は、本実施形態に係るＦＥＴでは図示していないが、必要であれば、ｐ＋形コンタクト層１３は、ｐ形ベース層のＺ方向における上端に設けられる。
【００６９】
以上の点で、本実施形態に係るＭＯＳＦＥＴは、第１の実施形態に係るＭＯＳＦＥＴと相異する。
【００７０】
次に、本実施形態に係るＭＯＳＦＥＴの特徴を説明する。本実施形態に係るＭＯＳＦＥＴも、第１の実施形態に係るＭＯＳＦＥＴと同様な動作をする。すなわち、本実施形態に係るＭＯＳＦＥＴにおいても、ｐ形ベース層４とｎ形カソード層１４により構成されるクランプダイオードが本実施形態に係るＭＯＳＦＥＴの耐圧を決めている。
【００７１】
本実施形態に係るＭＯＳＦＥＴでは、Ｘ方向においてｐ形ベース層４とｎ＋形ドレイン層１とに挟まれたｎ−形ドリフト層３のＸ方向における幅は、Ｘ方向においてｐ形ベース層４とｎ＋形ドレイン層１とに挟まれたｎ形カソード層１４のＸ方向における幅と等しい。さらに、ｎ形カソード層１４のｎ形不純物濃度は、ｎ−形ドリフト層３のｎ形不純物濃度よりも高い。従って、Ｘ方向におけるｐ形ベース層４とｎ−形ドリフト層３とのｐｎ接合よりも先に、Ｘ方向におけるｐ形ベース層４とｎ形カソード層１４とのｐｎ接合で、アバランシェ降伏が発生する。アバランシェ降伏により発生した正孔は、ｐ形ベース層４のＺ方向における上端からソース電極へ容易に排出される。このため、本実施形態に係るＭＯＳＦＥＴは、第２の実施形態に係るＭＯＳＦＥＴ同様に、高いアバランシェ耐量を有する。
【００７２】
本実施形態に係るＭＯＳＦＥＴの耐圧は、ｎ形カソード層１４のｎ形不純物濃度を高くするほど低くなる。従って、本実施形態に係るＭＯＳＦＥＴの耐圧は、ｎ形カソード層１４のｎ形不純物量により調節することができる。例えば、イオン注入時のｎ形不純物のドーズ量を調節することにより、ｎ形不純物濃度の製造バラツキを抑制しながらｎ形不純物濃度を調節することができる。この結果、本実施形態においても、耐圧のバラツキが小さくアバランシェ耐量が高いＭＯＳＦＥＴを得ることができる。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７４】
１  ｎ＋形ドレイン層
２  ｎ−形カソード層
３  ｎ−形ドリフト層
４  ｐ形ベース層
５  ｎ＋形ソース層
６  ｐ形アノード層
７  ｎ＋形ソースコンタクト層
８、１２、１５  層間絶縁膜
９  ゲート絶縁膜
１０  ゲート電極
１１  ゲート配線層
１３  ｐ＋形コンタクト層
１４  ｎ形カソード層
Ｍ  マスク
Ｔ１  トレンチ
Ｔ２  ゲートトレンチ
【図１】
2014060359.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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