(57)【要約】【課題】シリサイドの耐熱性を保ちながら、シリサイドとソースドレインの接触抵抗が増加することを抑制する。【解決手段】シリサイド層ＳＩＬは半導体装置ＳＣの表層に形成されており、第１金属及び第２金属を有している。シリサイド層ＳＩＬにおいて、第２金属の濃度は第１金属の濃度よりも低い。コンタクトＣＯＮは基板ＳＵＢ上の層間絶縁膜ＩＮＳＬに埋め込まれており、シリサイド層ＳＩＬに接続している。そして、シリサイド層ＳＩＬのうちコンタクトＣＯＮに接続する領域の第２金属の濃度は、シリサイド層ＳＩＬのうちサイドウォールＳＷ側の端部における第２金属の濃度とは異なる。【選択図】図１
2014093422.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成されたトランジスタと、
を備え、
前記トランジスタは、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の側壁を覆う側壁絶縁膜と、
前記基板に形成され、ソース及びドレインとして機能する不純物層と、
前記不純物層の表層に形成されており、第１金属と、前記第１金属よりも低い濃度の第２金属とを有するシリサイド層と、
前記シリサイド層に接続するコンタクトと、
を備え、
前記シリサイド層のうち前記コンタクトに接続する領域の前記第２金属の濃度は、前記シリサイド層の前記側壁絶縁膜側の端部における前記第２金属の濃度とは異なる半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記不純物層はｎ型の不純物層であり、
前記シリサイド層のうち前記コンタクトに接続する領域の前記第２金属の濃度は、前記シリサイド層の前記側壁絶縁膜側の端部における前記第２金属の濃度よりも低く、
前記第１金属とシリコンから構成されるシリサイドのｎ型シリコンに対するショットキー障壁高さは、前記第２金属とシリコンから構成されるシリサイドのｎ型シリコンに対するショットキー障壁高さより低い半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記不純物層はｐ型の不純物層であり、
前記シリサイド層のうち前記コンタクトに接続する領域の前記第２金属の濃度は、前記シリサイド層の前記側壁絶縁膜側の端部における前記第２金属の濃度よりも低く、
前記第１金属とシリコンから構成されるシリサイドのｐ型シリコンに対するショットキー障壁高さは、前記第２金属とシリコンから構成されるシリサイドのｐ型シリコンに対するショットキー障壁高さより低い半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記基板に形成された素子分離膜を備え、
前記不純物層及び前記シリサイド層は、前記基板のうち前記第１ゲート電極及び前記素子分離膜によって囲まれた領域に形成されており、
前記シリサイド層のうち、前記コンタクトに接続する領域を通っていて前記第１ゲート電極と平行な線上に位置する領域の前記第２金属の濃度は、前記シリサイド層の前記側壁絶縁膜側の端部における前記第２金属の濃度とは異なる半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１金属はＮｉであり、前記第２金属は、Ｐｔ、Ｐｄ、Ｇｅ、Ｔｉ、Ｒｅ、Ｔａ、Ｖ、Ｉｒ、Ｃｒ、Ｈｆ、Ｚｒ、Ｍｏ、及びＣｏの少なくとも一つである半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記不純物層を介して前記第１ゲート電極の反対側に位置する第２ゲート電極を備える半導体装置。
【請求項７】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側壁を覆う側壁絶縁膜を形成する工程と、
前記基板に、ソース及びドレインとして機能する不純物層を形成する工程と、
前記基板に対して、段差被覆性の悪い第１の成膜方法により、第１金属膜を形成し、その後、段差被覆性の良い第２の成膜方法により、第２金属膜を形成する工程と、
前記基板、前記第１金属膜、及び前記第２金属膜を熱処理することにより、前記不純物層の表層にシリサイドを形成する工程と、
前記シリサイド層に接続するコンタクトを形成する工程と、
を備え、
前記第１金属膜と、前記第２金属膜は組成が異なる半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記第１金属膜はＮｉ膜であり、
前記第２金属膜は、Ｎｉと、Ｐｔ、Ｐｄ、Ｇｅ、Ｔｉ、Ｒｅ、Ｔａ、Ｖ、Ｉｒ、Ｃｒ、Ｈｆ、Ｚｒ、Ｍｏ、及びＣｏの少なくとも一つを含有している半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
前記第１の成膜方法は、前記基板にバイアスを印加しないスパッタリング法、もしくは供給律速のＣＶＤ法によって成膜を行う方法であり、
前記第２の成膜方法は、前記基板にバイアスを印加するスパッタリング法、もしくは、ロングスロースパッタ法、コリメートスパッタ法、ＡＬＤ法、反応律速のＣＶＤ法、めっき法のいずれかによって、成膜を行う方法である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えばシリサイドを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体チップは、シリコン基板に設けられたトランジスタを有している場合が多い。このトランジスタは、ソースドレインの抵抗を低くすることを目的として、ソースドレインの表層にシリサイドを有していることが多い。このようなシリサイドを形成する方法としては、シリコン基板にトランジスタを形成した後、このトランジスタを含む全面上に金属膜を形成して熱処理する方法がある。この方法によれば、ソースドレインの全面にシリサイドが形成される。
【０００３】
一方、特許文献１に記載のトランジスタは、ソースドレインのうちコンタクトに接触する領域及びその近傍にのみ、異種のシリサイドを有している。具体的には、層間絶縁膜にコンタクトを埋め込むための接続孔を形成した後、この接続孔の底部に異種の金属膜を形成することで、異種のシリサイドを形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１０９３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の課題は、シリサイドの耐熱性を高めながら、シリサイドとソースドレインの接触抵抗が増加することを抑制することである。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、トランジスタのソースドレインとなる不純物層には、シリサイド層が形成されている。シリサイド層には、第１金属と、第２金属が含まれている。第２金属の濃度は、第１金属の濃度よりも低い。そしてシリサイド層のうちコンタクトに接続する領域の第２金属の濃度は、シリサイド層の側壁絶縁膜側の端部における第２金属の濃度とは異なる。
【発明の効果】
【０００７】
前記一実施の形態によれば、シリサイドの耐熱性を高めながら、シリサイドとソースドレインの接触抵抗を低く保つことができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】半導体装置の平面図である。
【図３】第２金属の濃度分布の第１例を示す図である。
【図４】第２金属の濃度分布の第２例を示す図である。
【図５】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図６】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図７】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図８】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１１】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＣの構成を示す断面図である。図２は、半導体装置ＳＣの平面図である。図１は、図２のａ−ａ´断面に相当している。半導体装置ＳＣは、基板ＳＵＢ及びトランジスタＴｒ１を備えている。トランジスタＴｒ１は、ゲート絶縁膜ＧＩＮＳ１、ゲート電極ＧＥ１（第１ゲート電極）、オフセットスペーサ膜ＯＦＳ、サイドウォールＳＷ、不純物層ＳＤ１、及びシリサイド層ＳＩＬ、及びコンタクトＣＯＮを備えている。ゲート絶縁膜ＧＩＮＳ１は基板ＳＵＢ上に形成されており、ゲート電極ＧＥ１はゲート絶縁膜ＧＩＮＳ１上に形成されている。サイドウォールＳＷは、オフセットスペーサ膜ＯＦＳを介し、ゲート電極ＧＥ１の側壁を覆っている。不純物層ＳＤ１は基板ＳＵＢに形成されており、トランジスタＴｒ１のソース及びドレインとして機能する。シリサイド層ＳＩＬは半導体装置ＳＣの表層に形成されており、第１金属及び第２金属を有している。シリサイド層ＳＩＬにおいて、第２金属の濃度は第１金属の濃度よりも低い。コンタクトＣＯＮは基板ＳＵＢ上の層間絶縁膜ＩＮＳＬに埋め込まれており、シリサイド層ＳＩＬに接続している。そして、シリサイド層ＳＩＬのうちコンタクトＣＯＮに接続する領域の第２金属の濃度は、シリサイド層ＳＩＬのうちサイドウォールＳＷ側の端部における第２金属の濃度とは異なる。以下、詳細に説明を行う。
【００１１】
基板ＳＵＢは例えばシリコン基板などの半導体基板である。ただし基板ＳＵＢは、ＳＯＩ基板であってもよい。
【００１２】
基板ＳＵＢ上には、ゲート絶縁膜ＧＩＮＳ１及びゲート電極ＧＥ１がこの順に積層されている。ゲート絶縁膜ＧＩＮＳ１は、例えば酸化シリコン膜である。ただしゲート絶縁膜ＧＩＮＳ１は、酸化シリコンよりも誘電率が高い高誘電材料によって形成されていても良い。またゲート電極ＧＥ１は、例えばポリシリコンによって形成されている。ただしゲート電極ＧＥ１は、金属膜とポリシリコンを積層した積層膜であってもよい。そしてゲート電極ＧＥ１の表層には、シリサイド層ＳＩＬ３が形成されている。シリサイド層ＳＩＬ３は、第１金属及び第２金属を含んでいる。シリサイド層ＳＩＬ３における第２金属の濃度は、シリサイド層ＳＩＬのうちコンタクトＣＯＮが接触している部分と同程度で、かつシリサイド層ＳＩＬのうちサイドウォールＳＷ側の端部よりも低い。
【００１３】
ゲート電極ＧＥ１の側壁は、オフセットスペーサ膜ＯＦＳ及びサイドウォールＳＷによって覆われている。オフセットスペーサ膜ＯＦＳは、例えば窒化シリコン膜であり、サイドウォールＳＷは、例えば酸化シリコン膜である。
【００１４】
基板ＳＵＢには、トランジスタＴｒ１のソース及びドレインとなる不純物層ＳＤ１、及びエクステンション領域ＥＸ１が形成されている。エクステンション領域ＥＸ１は、不純物層ＳＤ１よりも不純物濃度が低い不純物領域であり、平面視でサイドウォールＳＷと重なっている。エクステンション領域ＥＸ１と不純物層ＳＤ１は同じ導電型である。
【００１５】
不純物層ＳＤ１の表層には、シリサイド層ＳＩＬが形成されている。シリサイド層ＳＩＬは、第１領域ＳＩＬ１及び第２領域ＳＩＬ２を有している。第１領域ＳＩＬ１はシリサイド層ＳＩＬのうちコンタクトＣＯＮが接続する領域を含んでいる。第２領域ＳＩＬ２はシリサイド層ＳＩＬのうちサイドウォールＳＷ側の端部に位置している。第１領域ＳＩＬ１及び第２領域ＳＩＬ２は、いずれも第１金属を含んでいるが、第２金属の濃度が異なっている。第１金属は、例えばＮｉであり、シリサイド化する金属の主成分となっている。第２金属は、例えばＮｉシリサイドに添加して、Ｎｉシリサイドの耐熱性を高める元素であり、Ｐｔ、Ｐｄ、Ｇｅ、Ｔｉ、Ｒｅ、Ｔａ、Ｖ、Ｉｒ、Ｃｒ、Ｚｒ、Ｈｆ、Ｍｏ、及びＣｏの少なくとも一つである。
【００１６】
トランジスタＴｒ１がｎ型のトランジスタである場合、第１領域ＳＩＬ１は、少なくとも第１金属を含んでいる領域であり、第２領域ＳＩＬ２は、第１金属及び第２金属の双方を含んでいる領域である。すなわち第１領域ＳＩＬ１における第２金属の濃度は、第２領域ＳＩＬ２における第２金属の濃度よりも低い。
【００１７】
このとき、第１金属とシリコンから構成されるシリサイドのｎ型シリコンに対するショットキー障壁高さは、第２金属とシリコンから構成されるシリサイドのｎ型シリコンに対するショットキー障壁高さより低い、という関係がある。例えば、第１金属としてＮｉ、第２金属としてＰｔを用いる場合、Ｎｉシリサイドのｎ型シリコンに対するショットキー障壁高さは、０．７ｅＶ程度であり、Ｐｔシリサイドのｎ型シリコンに対するショットキー障壁高さは、０．８７ｅＶ程度である。
【００１８】
トランジスタＴｒ１がｐ型のトランジスタである場合、同様に、第１領域ＳＩＬ１は、少なくとも第１金属を含んでいる領域であり、第２領域ＳＩＬ２は、第１金属及び第２金属の双方を含んでいる領域である。すなわち第１領域ＳＩＬ１における第２金属の濃度は、第２領域ＳＩＬ２における第２金属の濃度よりも低い。
【００１９】
このとき、第１金属とシリコンから構成されるシリサイドのｎ型シリコンに対するショットキー障壁高さは、第２金属とシリコンから構成されるシリサイドのｎ型シリコンに対するショットキー障壁高さより高い、という関係がある。例えば、第１金属としてＮｉ、第２金属としてＴａを用いる場合、Ｎｉシリサイドのｎ型シリコンに対するショットキー障壁高さは、０．７ｅＶ程度であり、Ｔａシリサイドのｎ型シリコンに対するショットキー障壁高さは、０．５９ｅＶ程度である。
【００２０】
言い換えれば、第１金属とシリコンから構成されるシリサイドのｐ型シリコンに対するショットキー障壁高さは、第２金属とシリコンから構成されるシリサイドのｐ型シリコンに対するショットキー障壁高さより低い、という関係がある。例えば、第１金属としてＮｉ、第２金属としてＴａを用いる場合、Ｎｉシリサイドのｐ型シリコンに対するショットキー障壁高さは、０．４ｅＶ（＝シリコンのバンドギャップ１．１ｅＶ−０．７ｅＶ）程度であり、Ｔａシリサイドのｐ型シリコンに対するショットキー障壁高さは、０．５１ｅＶ（＝シリコンのバンドギャップ１．１ｅＶ−０．５９ｅＶ）程度である。
【００２１】
また図２に示すように、第１領域ＳＩＬ１は、平面視において、不純物層ＳＤ１のうち、サイドウォールＳＷに面する辺の近傍に位置する部分を除いた領域に形成されている。すなわち第１領域ＳＩＬ１は、帯状の形状を有している。言い換えると、半導体装置ＳＣ及びシリサイド層ＳＩＬは、基板ＳＵＢのうちゲート電極ＧＥ１及びサイドウォールＳＷ、並びに素子分離膜ＳＴＩによって囲まれた領域に形成されている。そして、シリサイド層ＳＩＬのうち、コンタクトＣＯＮに接続する領域を通っていてゲート電極ＧＥ１と平行な線上に位置する領域（すなわち第１領域ＳＩＬ１）の第２金属の濃度は、シリサイド層の側壁絶縁膜側の端部（すなわち第２領域ＳＩＬ２）における第２金属の濃度とは異なる。これらの濃度の差は、例えばＳＩＭＳ又はＸＰＳによる分析で5％以上である。
【００２２】
なお、本図においては、説明のため、第１領域ＳＩＬ１と第２領域ＳＩＬ２の境界は明確に示されている。ただし、第１領域ＳＩＬ１と第２領域ＳＩＬ２の間が明確でない場合が多い。この場合、シリサイド層ＳＩＬは、第１領域ＳＩＬ１から第２領域ＳＩＬ２にかけてなだらかに第２金属の濃度が変化している。
【００２３】
また図１に示すように、トランジスタＴｒ１は２つ並列に設けられている。そして隣り合うトランジスタＴｒ１は、不純物層ＳＤ１のうちソースとなる領域又はドレインとなる領域を共有している。すなわち不純物層ＳＤ１を介して２つのゲート電極ＧＥ１が並列に設けられている。なお、隣り合うゲート電極ＧＥ１の中心間距離Ｓは、例えば１００ｎｍ以下である。
【００２４】
図３（ａ）は、図１のＡ−Ａ´断面（すなわち深さ方向）及びＢ−Ｂ´断面（すなわち深さ方向）における第２金属の濃度分布の第１例を示す図であり、図３（ｂ）は図１のＣ−Ｃ´方向（すなわち面内方向）における第２金属の濃度分布の第１例を示す図である。
【００２５】
本図に示す例において、第２領域ＳＩＬ２における第２金属の濃度は、第１領域ＳＩＬ１における濃度よりも高い。このため、図３（ａ）に示すように、Ａ−Ａ´断面における第２金属の濃度のピーク値は、Ｂ−Ｂ´断面における第２金属の濃度のピーク値よりも高い。また、ピーク値以外においても、Ａ−Ａ´断面における第２金属の濃度はＢ−Ｂ´断面における第２金属の濃度よりも高い。
【００２６】
そして図３（ｂ）に示すように、シリサイド層ＳＩＬの中央部（すなわち第１領域ＳＩＬ１の中央部）において、第２金属の濃度は一定値をとっている。そして、サイドウォールＳＷから一定距離以内に近づくと、第２金属の濃度は上昇し始め、ピーク値を取る。その後、サイドウォールＳＷとの境界に近づくにつれて第２金属の濃度は急激に低下する。
【００２７】
図４（ａ）は、図１のＡ−Ａ´断面及びＢ−Ｂ´断面における第２金属の濃度分布の第２例を示す図であり、図４（ｂ）は図１のＣ−Ｃ´方向における第２金属の濃度分布の第２例を示す図である。図４（ａ）に示すように、第２金属の深さ方向の分布は図３（ａ）に示した第１例と同様である。一方、図４（ｂ）に示すように、シリサイド層ＳＩＬの中央部（すなわち第１領域ＳＩＬ１の中央部）においても、第２金属の濃度が一定である領域は非常に少ないか、又はない。そして、サイドウォールＳＷに近づくにつれて第２金属の濃度は上昇し始め、ピーク値を取る。その後、サイドウォールＳＷとの境界に近づくにつれて第２金属の濃度は急激に低下する。
【００２８】
図５〜図７は、図１及び図２に示した半導体装置ＳＣの製造方法を示す断面図である。まず、基板ＳＵＢに素子分離膜ＳＴＩを形成する。次いで図５に示すように、基板ＳＵＢにゲート絶縁膜ＧＩＮＳを形成する。次いで、ゲート絶縁膜ＧＩＮＳ上にゲート電極ＧＥ１となる膜を形成し、この膜を選択的に除去する。これにより、ゲート電極ＧＥ１が形成される。次いで、ゲート電極ＧＥ１及び素子分離膜ＳＴＩをマスクとして基板ＳＵＢに不純物を注入する。これにより、基板ＳＵＢにはエクステンション領域ＥＸ１が形成される。
【００２９】
次いで、基板ＳＵＢ上及びゲート電極ＧＥ１上に、オフセットスペーサ膜ＯＦＳとなる絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、オフセットスペーサ膜ＯＦＳが形成される。次いで、オフセットスペーサ膜ＯＦＳ上、基板ＳＵＢ上、及びゲート電極ＧＥ１上に、サイドウォールＳＷとなる絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、サイドウォールＳＷが形成される。
【００３０】
次いで、サイドウォールＳＷ、オフセットスペーサ膜ＯＦＳ、ゲート電極ＧＥ１、及び素子分離膜ＳＴＩをマスクとして基板ＳＵＢに不純物を注入する。これにより、不純物層ＳＤ１が形成される。この後、アニールして、これらの不純物を活性化する。
【００３１】
次いで、シリサイドが形成される領域に対して、自然酸化膜除去の処理を行った後、図６に示すように、段差被覆性の悪い第１の成膜方法により、第１金属膜ＭＴＬ１を形成する。ゲート電極ＧＥ１は、複数互いに平行に形成されており、かつその中心間距離Ｓは、例えば１００ｎｍ以下である。このため、第１金属膜ＭＴＬ１は、ゲート電極ＧＥ１の上にはある程度均等に形成されるが、サイドウォールＳＷ上及び不純物層ＳＤ１上においては、サイドウォールＳＷと不純物層ＳＤ１の境界に近づくにつれて薄くなる。また本図に示すように、サイドウォールＳＷと不純物層ＳＤ１の境界においてはほとんど膜が形成されない場合もある。なお、第１の成膜方法としては、例えば基板ＳＵＢにバイアスを印加しないでスパッタリング法により成膜を行う方法である。また、供給律速のＣＶＤ法を用いてもよい。
【００３２】
次いで図７に示すように、第１金属膜ＭＴＬ１上、及び第１金属膜ＭＴＬ１から露出している層上に、第２金属膜ＭＴＬ２を、段差被覆性の良い第２の成膜方法により形成する。第２の成膜方法としては、例えば基板ＳＵＢにバイアスを印加しながらスパッタリング法により成膜を行う方法である。また、ロングスロースパッタ法、コリメートスパッタ法、ＡＬＤ法、反応律速のＣＶＤ法、めっき法などの成膜をもちいてもよい。第２金属膜ＭＴＬ２は、第１金属膜ＭＴＬ１よりも膜厚の均一性が高い。このため、第２金属膜ＭＴＬ２は、サイドウォールＳＷ上及び不純物層ＳＤ１上、並びにサイドウォールＳＷと不純物層ＳＤ１の境界においても、ある程度の膜厚で成膜される。
【００３３】
なお、第１金属膜ＭＴＬ１と第２金属膜ＭＴＬ２は、組成が異なる。具体的には、第１金属膜ＭＴＬ１と第２金属膜ＭＴＬ２は、いずれも第１金属を主成分として（例えば５０％超）含んでいるが、第２金属の濃度が異なる。例えばトランジスタＴｒ１がｎ型のトランジスタである場合、第１金属膜ＭＴＬ１は第１金属からなる膜であり、第２金属膜ＭＴＬ２は、第１金属に第２金属を例えば１０重量％以上５０重量％未満添加した膜である。一方トランジスタＴｒ１がｐ型のトランジスタである場合、第１金属膜ＭＴＬ１は第１金属に第２金属を例えば１０重量％以上５０重量％未満添加した膜であり、第２金属膜ＭＴＬ２は第１金属からなる膜である。
【００３４】
次いで第１金属膜ＭＴＬ１及び第２金属膜ＭＴＬ２、ゲート電極ＧＥ１、並びに基板ＳＵＢを熱処理する。これにより、シリサイド層ＳＩＬ，ＳＩＬ３が形成される。上記したように、第１金属膜ＭＴＬ１は、不純物層ＳＤ１上のうちサイドウォールＳＷと不純物層ＳＤ１の境界にはほとんど形成されていないが、ゲート電極ＧＥ１に直交する方向における不純物層ＳＤ１の中央部にはある程度の厚さで形成されている。そして第１金属膜ＭＴＬ１と第２金属膜ＭＴＬ２の組成は異なる。このため、シリサイド層ＳＩＬ内における第２金属の濃度分布は、図３又は図４に示した通りになる。また、ゲート電極ＧＥ１上においては、第１金属膜ＭＴＬ１及び第２金属膜ＭＴＬ２は、いずれもある程度の厚さで形成される。このため、シリサイド層ＳＩＬ３における第２金属の濃度は、シリサイド層ＳＩＬの中央部と同程度で、かつシリサイド層ＳＩＬのうちサイドウォールＳＷ側の端部よりも低くなる。その後、第１金属膜ＭＴＬ１及び第２金属膜ＭＴＬ２のうちシリサイド化していない金属を除去する。
【００３５】
その後、層間絶縁膜ＩＮＳＬを形成し、層間絶縁膜ＩＮＳＬにコンタクトＣＯＮを埋め込む。コンタクトＣＯＮは、例えばＷで形成されているが、Ｃｕで形成されていても良い。
【００３６】
次に、実施形態の作用及び効果について説明する。現在、広く用いられているシリサイドには、ＮｉシリサイドやＮｉＰｔシリサイドがある。シリサイドとして必要な条件は、シリサイドの層抵抗が低いこと、シリサイドと半導体（シリコン）の接触抵抗が低いことや、耐熱性が高いことなどである。ＮｉシリサイドやＮｉＰｔシリサイドの例では、狭間隔の隣合うトランジスタにおいて、シリサイド形成時に、トランジスタのサイドウォールＳＷ端では、シリサイドを構成する金属の供給が少なくなる。この場合、ＮｉＳｉ２化に伴う、ソースドレインでのシリサイドの突きぬけが生じやすい。しかし、シリサイドのＰｔ含有率を高くすると、耐熱性は高くなり、このような現象がおこりにくくなる。一方、ｎ型シリコンに対するシリサイドのショットキー障壁高さは、Ｐｔ含有率が高くなるにつれて高くなる。このため、ｎ型シリコンに対するシリサイドの接触抵抗は、Ｐｔ含有率が高くなるにつれて、高くなる。ｐ型シリコンに対するシリサイドの接触抵抗は、この逆で、ｐ型シリコンに対するシリサイドのショットキー障壁高さが、Ｐｔ含有率が高くなるにつれて低くなることから、接触抵抗は、Ｐｔ含有率が高くなるにつれて、低くなる。
【００３７】
ＤＲＡＭに用いられるセルトランジスタは、ｎ型トランジスタであり、そのソースドレインは、ｎ型半導体である。そのため、Ｎｉシリサイドの耐熱性を高めて、ソースドレインでのＮｉＳｉ２形成に伴うシリサイドの突きぬけを防ごうとすると、ＮｉシリサイドにＰｔを添加してＮｉＰｔシリサイドとし、その含有率を高める必要がある。しかし、一方で、Ｐｔ含有率を高めると、ｎ型シリコンとシリサイドの接触抵抗が増加して、トランジスタの性能を劣化させてしまうという問題があった。
【００３８】
この問題に対し、特許文献１の方法を用いることが考えられる。上記したように、特許文献１に記載のトランジスタは、シリサイドとソースドレインを形成する半導体との接触抵抗低減のため、ソースドレインに第１のシリサイドを有し、ソースドレインのうちコンタクトに接触する領域及びその近傍にのみ第１のシリサイドとは異なる第２のシリサイドを有している。具体的には、一般的な方法でソースドレインに第１のシリサイドを形成した後、層間絶縁膜にコンタクトを埋め込むための接続孔を形成する。その後、この接続孔の底部にある第１のシリサイドを除去し、この部分に金属膜を新たに形成し熱処理することで、第２のシリサイドを形成している。
【００３９】
しかしながら、特許文献１に記載の半導体装置およびその製造方法には、問題がある。特許文献１に記載の半導体装置では、第１のシリサイドを除去する際に、基板を掘り下げてしまうので、基板表面からソースドレインのｐｎ接合界面までの距離が短くなる。このため、基板を掘り下げた面にシリサイドを再作製すると、シリサイドとｎ型（もしくはｐ型）シリコンの界面と、ｎ型シリコンとｐ型シリコンのｐｎ接合界面が近くなり、シリサイドリークが増加する。また、シリサイドリークの増加を防ごうとすると、ソースドレイン深さを深くせざるを得ず、短チャネル効果の点から、微細化するのは難しい。
【００４０】
このように、シリサイドの耐熱性を高めようとすると、シリサイドとソースドレインとの接触抵抗が増加して、トランジスタの性能が劣化するという問題があった。また、２種類のシリサイドを組み合わせようとしても、特許文献１の方法では、シリサイドリークの増加や、微細化が困難という問題があった。
【００４１】
これに対して、本実施形態によれば、シリサイド層ＳＩＬのうちコンタクトＣＯＮに接続する領域の第２金属の濃度は、シリサイド層ＳＩＬのうちサイドウォールＳＷ側の端部における第２金属の濃度とは異なる。このため、耐熱性が弱くなりやすいサイドウォールＳＷ端の端部のシリサイドの耐熱性を高めながら、それ以外の部分のシリサイドとソースドレインの接触抵抗の増加を抑制できる。よって、シリサイド全体としてみると、シリサイドの耐熱性を高めながらも、シリサイドとソースドレインの接触抵抗を低く保つことができる。また、特許文献１のように基板を掘り下げないので、シリサイドリークの増加を回避でき、ソースドレイン深さを深くする必要もないので、微細化にも適している。
【００４２】
（第２の実施形態）
図８及び図９は、第２の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。本実施形態に係る半導体装置の製造方法は、最も素子分離膜ＳＴＩの近くに位置するトランジスタＴｒ１を、第１の実施形態に示したトランジスタＴｒ１と同様の構造となるようにする方法である。
【００４３】
具体的には、図８に示すように、ゲート電極ＧＥ１を形成する工程において、素子分離膜ＳＴＩ上にダミーゲート電極ＤＧＥを形成する。ダミーゲート電極ＤＧＥとゲート電極ＧＥ１の中心間距離Ｓ２は、例えば、１００ｎｍ以下である。
【００４４】
その他の工程は、第１の実施形態と同様である。そして、図９に示すように、本実施形態において形成されたトランジスタＴｒ１の構成は、第１の実施形態に示したトランジスタＴｒ１の構成と同様である。
【００４５】
本実施形態によれば、素子分離膜ＳＴＩの近くに位置するトランジスタＴｒ１においても、第１の実施形態と同様の効果を得ることができる。
【００４６】
（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＣの構成を示す断面図である。本実施形態に係る半導体装置ＳＣは、メモリを有している。このメモリは、容量素子ＣＮＤ及びトランジスタＴｒ１を有している。本実施形態において、トランジスタＴｒ１は、容量素子ＣＮＤに対して情報の書き込み及び読み出しを行うトランジスタである。トランジスタＴｒ１の構成は、第１の実施形態又は第２の実施形態に示した通りである。
【００４７】
詳細には、基板ＳＵＢ上及びトランジスタＴｒ１上には、層間絶縁膜ＩＮＳＬ1，ＩＮＳＬ２，ＩＮＳＬ３がこの順に積層されている。層間絶縁膜ＩＮＳＬ１上には、ビット線ＢＴＬが形成されている。ビット線ＢＴＬは、層間絶縁膜ＩＮＳＬ１に埋め込まれたコンタクトＣＯＮ２を介して、トランジスタＴｒ１の一方の不純物層ＳＤ１に接続している。そして容量素子ＣＮＤは、下部電極ＥＬ１、誘電膜ＤＩＬ、及び上部電極ＥＬ２を、層間絶縁膜ＩＮＳＬ３に形成された凹部の底面及び側面に沿って形成した構造を有している。この凹部の底面には、コンタクトＣＯＮ１の上端が位置している。コンタクトＣＯＮ１は、層間絶縁膜ＩＮＳＬ２及び層間絶縁膜ＩＮＳＬ１に埋め込まれており、下端がトランジスタＴｒ１の他方の不純物層ＳＤ１に接続している。
【００４８】
本実施形態によれば、容量素子ＣＮＤに対して情報の書き込み及び読み出しを行うトランジスタとして、トランジスタＴｒ１を用いている。トランジスタＴｒ１は、シリサイド層ＳＩＬ（特にＳＩＬ１）と不純物層ＳＤ１の接触抵抗が低く、かつ、特許文献１の方法に比べると、シリサイド層ＳＩＬとｐｎ接合界面の距離が長くとれるので、シリサイド起因のリークも少ない。このため、容量素子ＣＮＤに対する書き込み速度及び読み出し速度は速くなり、かつ容量素子ＣＮＤにおける情報の保持特性も向上する。
【００４９】
（第４の実施形態）
図１１〜図１７は、第４の実施形態に係る半導体装置ＳＣの製造方法を示す断面図である。本実施形態によって製造される半導体装置ＳＣにおいて、トランジスタＴｒ１はｎ型である。また半導体装置ＳＣは、トランジスタＴｒ１の他に、ｐ型のトランジスタＴｒ２を有している。半導体装置ＳＣが第３の実施形態のようにメモリを有している場合、トランジスタＴｒ１は読み出し・書き込みを制御するトランジスタとして用いられ、トランジスタＴｒ２はセンスアンプの一部として用いられる。
【００５０】
まず図１１に示すように、基板ＳＵＢに素子分離膜ＳＴＩ、トランジスタＴｒ１のゲート絶縁膜ＧＩＮＳ１及びトランジスタＴｒ２のゲート絶縁膜ＧＩＮＳ２、並びにトランジスタＴｒ１のゲート電極ＧＥ１およびトランジスタＴｒ２のゲート電極ＧＥ２を形成する。これらの形成方法は、第１の実施形態においてゲート絶縁膜ＧＩＮＳ１及びゲート電極ＧＥ１を形成する方法と同様である。
【００５１】
次いで、基板ＳＵＢのうちトランジスタＴｒ２が形成される領域をレジストパターン（図示せず）で覆い、このレジストパターン、ゲート電極ＧＥ１、及び素子分離膜ＳＴＩをマスクとして基板ＳＵＢにｎ型の不純物を注入する。これにより、基板ＳＵＢにはトランジスタＴｒ１のエクステンション領域ＥＸ１が形成される。その後、レジストパターンを除去する。次いで、エクステンション領域ＥＸ１と同様の手法を用いて、基板ＳＵＢにトランジスタＴｒ２のエクステンション領域ＥＸ２を形成する。なお、エクステンション領域ＥＸ１，ＥＸ２の形成順は逆であっても良い。
【００５２】
次いで、ゲート電極ＧＥ１の側壁及びゲート電極ＧＥ２の側壁に、オフセットスペーサ膜ＯＦＳ及びサイドウォールＳＷを形成する。これらの形成方法は、第１の実施形態と同様である。
【００５３】
次いで、基板ＳＵＢのうちトランジスタＴｒ２が形成される領域をレジストパターン（図示せず）で覆い、このレジストパターン、ゲート電極ＧＥ１、サイドウォールＳＷ、及び素子分離膜ＳＴＩをマスクとして基板ＳＵＢにｎ型の不純物を注入する。これにより、基板ＳＵＢにはトランジスタＴｒ１の不純物層ＳＤ１が形成される。その後、レジストパターンを除去する。次いで、不純物層ＳＤ１と同様の手法を用いて、基板ＳＵＢのトランジスタＴｒ２のソース及びドレインとなる不純物層ＳＤ２を形成する。この後、アニールを行って、これらの不純物を活性化させる。なお、不純物層ＳＤ１，ＳＤ２の形成順は逆であっても良い。
【００５４】
次いで図１２に示すように、トランジスタＴｒ２及びその周囲を絶縁膜ＣＶＬ１で被覆する。絶縁膜ＣＶＬ１は、例えば、酸化シリコン膜であり、シリサイドブロック膜として機能する。
【００５５】
次いで図１３に示すように、トランジスタＴｒ１にシリサイド層ＳＩＬ，ＳＩＬ３を形成する。シリサイド層ＳＩＬ，ＳＩＬ３の形成方法は第１の実施形態に示した通りである。なお、トランジスタＴｒ１はｎ型であるため、第１金属膜ＭＴＬ１は、第２金属膜ＭＴＬ２よりも第２金属の含有率が低い。そして、シリサイド層ＳＩＬの第１領域ＳＩＬ１は第２領域ＳＩＬ２よりも第２金属の含有率が低くなる。
【００５６】
次いで図１４に示すように、絶縁膜ＣＶＬ１を除去する。
【００５７】
次いで図１５に示すように、トランジスタＴｒ１及びその周囲を絶縁膜ＣＶＬ２で被覆する。絶縁膜ＣＶＬ２は、絶縁膜ＣＶＬ１と同様の膜であり、シリサイドブロック膜として機能する。
【００５８】
次いで図１６に示すように、トランジスタＴｒ２の不純物層ＳＤ２の表層にシリサイド層ＳＩＬ６を形成し、かつトランジスタＴｒ２のゲート電極ＧＥ２上にシリサイド層ＳＩＬ７を形成する。シリサイド層ＳＩＬ６はトランジスタＴｒ１のシリサイド層ＳＩＬに対応する層であり、シリサイド層ＳＩＬ７はトランジスタＴｒ１のシリサイド層ＳＩＬ３に相当する膜である。このため、シリサイド層ＳＩＬ６，７の形成方法は、シリサイド層ＳＩＬ、ＳＩＬ３の形成方法と同様である。ただし、トランジスタＴｒ1がｎ型トランジスタで、トランジスタＴｒ２がｐ型トランジスタであることから、それぞれのトランジスタで第２金属に相当するものが異なる（例えば、トランジスタＴｒ１では、第２金属に相当するものがＰｔであり、トランジスタＴｒ２では、第２金属に相当するものがＴａである。）このため、少なくとも、第２金属膜ＭＴＬ２は、トランジスタＴｒ1とトランジスタＴｒ２作製時で異なる。
【００５９】
シリサイド層ＳＩＬ６は、第１領域ＳＩＬ４及び第２領域ＳＩＬ５を有している。第１領域ＳＩＬ４はシリサイド層ＳＩＬにおける第１領域ＳＩＬ１に対応しており、第２領域ＳＩＬ５はシリサイド層ＳＩＬにおける第２領域ＳＩＬ２に対応している。
【００６０】
次いで、図１７に示すように絶縁膜ＣＶＬ２を除去する。その後、層間絶縁膜ＩＮＳＬ及びコンタクトＣＯＮを形成する。
【００６１】
本実施形態によれば、シリサイドの耐熱性を高めながら、ｎ型のトランジスタＴｒ１及びｐ型のトランジスタＴｒ２のそれぞれにおいて、シリサイドとソースドレインの接触抵抗が増加することを抑制できる。
【００６２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６３】
ＢＴＬ ビット線
ＣＮＤ 容量素子
ＣＯＮ コンタクト
ＣＯＮ１ コンタクト
ＣＯＮ２ コンタクト
ＣＶＬ１ 絶縁膜
ＣＶＬ２ 絶縁膜
ＤＧＥ ダミーゲート電極
ＤＩＬ 誘電膜
ＥＬ１ 下部電極
ＥＬ２ 上部電極
ＥＸ１ エクステンション領域
ＥＸ２ エクステンション領域
ＧＥ１ ゲート電極
ＧＥ２ ゲート電極
ＧＩＮＳ１ ゲート絶縁膜
ＧＩＮＳ２ ゲート絶縁膜
ＩＮＳＬ 層間絶縁膜
ＩＮＳＬ１ 層間絶縁膜
ＩＮＳＬ２ 層間絶縁膜
ＩＮＳＬ３ 層間絶縁膜
ＭＴＬ１ 第１金属膜
ＭＴＬ２ 第２金属膜
ＯＦＳ オフセットスペーサ膜
ＳＣ 半導体装置
ＳＤ１ 不純物層
ＳＤ２ 不純物層
ＳＩＬ シリサイド層
ＳＩＬ１ 第１領域
ＳＩＬ２ 第２領域
ＳＩＬ３ シリサイド層
ＳＩＬ４ 第１領域
ＳＩＬ５ 第２領域
ＳＩＬ６ シリサイド層
ＳＩＬ７ シリサイド層
ＳＴＩ 素子分離膜
ＳＵＢ 基板
ＳＷ サイドウォール
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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