(57)【要約】【課題】回路構成が複雑になるのを抑制しながら、スイッチ部の損失を抑制することが可能な電源装置を提供する。【解決手段】この電源装置１０は、１次巻線１２ａ、２次巻線１２ｃおよび補助巻線１２ｂを含むトランス１２と、１次巻線１２ａに一方端子が接続されるとともに、制御用のゲート端子Ｇに補助巻線１２ｂが接続され、トランス１２の１次巻線１２ａに流れる電流量を調整するためのＦＥＴ１３とを備え、１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数を、１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくすることにより、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇを遅延させるように構成されている。【選択図】図３
2014060831.tif 000002
【特許請求の範囲】
【請求項１】
１次巻線、２次巻線および補助巻線を含むトランスと、
前記１次巻線に一方端子が接続されるとともに、制御用の制御端子に前記補助巻線が接続され、前記トランスの１次巻線に流れる電流量を調整するためのスイッチ部と、
前記１次巻線に対する前記補助巻線の結合の度合いを示す結合係数を、前記１次巻線に対する前記２次巻線の結合の度合いを示す結合係数よりも小さくすることにより、前記スイッチ部の制御端子に入力される制御用の制御信号を遅延させる制御信号遅延部とを備える、電源装置。
【請求項２】
前記スイッチ部は、前記スイッチ部の一方端子と他方端子との間の電圧が立ち下がり開始後の所定時間後に、前記スイッチ部の制御端子に入力される制御用の制御信号が立ち上がりを開始するように、前記スイッチ部の制御端子に入力される制御用の制御信号が遅延されるように構成されている、請求項１に記載の電源装置。
【請求項３】
前記トランスは、前記１次巻線、前記２次巻線および前記補助巻線が巻回されるボビンを含み、
前記１次巻線に対する前記補助巻線の結合の度合いを示す結合係数が、前記１次巻線に対する前記２次巻線の結合の度合いを示す結合係数よりも小さくなるように、前記２次巻線は、前記１次巻線の間に挟まれるように巻回されるとともに、前記補助巻線は、前記２次巻線が挟まれる前記１次巻線よりも外側に巻回されるように構成されている、請求項１または２に記載の電源装置。
【請求項４】
前記制御信号遅延部は、前記スイッチ部の制御端子と前記補助巻線との間に設けられるとともに、前記スイッチ部の制御端子に入力される制御用の制御信号を遅延させる少なくとも容量を含む、請求項１〜３のいずれか１項に記載の電源装置。
【請求項５】
前記制御信号遅延部は、抵抗をさらに含む、請求項４に記載の電源装置。
【請求項６】
前記スイッチ部は、前記一方端子と、他方端子と、前記制御用の制御端子とを有するトランジスタ素子を含み、
前記トランジスタ素子は、基板に面実装されている、請求項１〜５のいずれか１項に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源装置に関し、特に、トランスと、トランスの１次巻線に流れる電流量を調整するためのスイッチ部とを備えた電源装置に関する。
【背景技術】
【０００２】
従来、トランスと、トランスの１次巻線に流れる電流量を調整するためのスイッチ部を備えた電源装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、トランスと、トランスの１次巻線に流れる電流量を調整するためのスイッチ部（ＦＥＴ：電界効果型トランジスタ）と、スイッチ部のオンオフを制御するための制御回路と、ターンオン遅延制御用トランジスタ（バイポーラトランジスタ）と、抵抗と、ターンオン遅延制御用コンデンサとを備えるスイッチングレギュレータ（電源装置）が開示されている。このスイッチングレギュレータでは、スイッチ部（ＦＥＴ）は、制御回路からゲートに入力されるオン信号に基づいて一定の時間間隔でオンオフを繰り返す（発振する）ように構成されている。また、スイッチ部のゲートには、ターンオン遅延制御用トランジスタ（バイポーラトランジスタ）のコレクタが接続されているとともに、ターンオン遅延制御用トランジスタのベースには、抵抗およびターンオン遅延制御用コンデンサが接続されている。
【０００４】
また、スイッチ部は、制御回路からスイッチ部にオン信号が発せられた場合でも、ターンオン遅延制御用トランジスタがオン状態である場合には、オンしないように構成されている。具体的には、ターンオン遅延制御用トランジスタのエミッタが接地されており、ターンオン遅延制御用トランジスタがオン状態の場合には、ターンオン遅延制御用トランジスタのコレクタに接続されるスイッチ部のゲートの電位が接地電位となり、スイッチ部がオフ状態となる。そして、このスイッチングレギュレータでは、スイッチ部がオフ状態（スイッチ部のソース／ドレイン間の電圧が高い状態）から、スイッチ部をオン状態にするように制御回路からオン信号が発せられた場合でも、抵抗およびターンオン遅延制御用コンデンサによりターンオン遅延制御用トランジスタのベースに入力される信号が遅延されることに起因して、ターンオン遅延制御用トランジスタは所定の時間オン状態のままである（スイッチ部はオフ状態のままである）。そして、スイッチ部のドレイン／ソース間の電圧が略ゼロになった状態で、スイッチ部がオンされる（すなわち、スイッチ部がオンする時間が遅延される）ように構成されている。その結果、スイッチ部のドレイン／ソース間の電圧が略ゼロでない状態でスイッチ部がオンすることに起因して、スイッチ部の損失(発熱)が発生するのが抑制される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第２７７６１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に開示されたスイッチングレギュレータ（電源装置）では、スイッチ部がオンする時間を遅延させるため（スイッチ部の損失を抑制するため）に、制御回路と、ターンオン遅延制御用トランジスタと、抵抗と、ターンオン遅延制御用コンデンサとが必要になるため、回路構成が複雑になるという問題点がある。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、回路構成が複雑になるのを抑制しながら、スイッチ部の損失を抑制することが可能な電源装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、この発明の一の局面による電源装置は、１次巻線、２次巻線および補助巻線を含むトランスと、１次巻線に一方端子が接続されるとともに、制御用の制御端子に補助巻線が接続され、トランスの１次巻線に流れる電流量を調整するためのスイッチ部と、１次巻線に対する補助巻線の結合の度合いを示す結合係数を、１次巻線に対する２次巻線の結合の度合いを示す結合係数よりも小さくすることにより、スイッチ部の制御端子に入力される制御用の制御信号を遅延させる制御信号遅延部とを備える。
【０００９】
この発明の一の局面による電源装置では、上記のように構成することによって、スイッチ部の一方端子と他方端子との間に印加されている電圧が略ゼロでない状態（電圧が降下している途中）で、スイッチ部がオン状態になるのをスイッチ部の制御端子に入力される制御用の制御信号を遅延することにより抑制することができる。これにより、スイッチ部の損失を抑制することができる。また、１次巻線に対する補助巻線の結合の度合いを示す結合係数を、１次巻線に対する２次巻線の結合の度合いを示す結合係数よりも小さくすることにより、スイッチ部の制御端子に入力される制御用の制御信号を遅延させることによって、電源装置に元々設けられているトランスを用いて制御用の制御信号を遅延させることができるので、回路構成が複雑になるのを抑制しながら、スイッチ部の損失を抑制することができる。
【００１０】
上記一の局面による電源装置において、好ましくは、スイッチ部は、スイッチ部の一方端子と他方端子との間の電圧が立ち下がり開始後の所定時間後に、スイッチ部の制御端子に入力される制御用の制御信号が立ち上がりを開始するように、スイッチ部の制御端子に入力される制御用の制御信号が遅延されるように構成されている。このように構成すれば、スイッチ部の一方端子と他方端子との間の電圧が高い状態でスイッチ部がオン状態になることに起因するスイッチ部の損失を容易に抑制することができる。
【００１１】
上記一の局面による電源装置において、好ましくは、トランスは、１次巻線、２次巻線および補助巻線が巻回されるボビンを含み、１次巻線に対する補助巻線の結合の度合いを示す結合係数が、１次巻線に対する２次巻線の結合の度合いを示す結合係数よりも小さくなるように、２次巻線は、１次巻線の間に挟まれるように巻回されるとともに、補助巻線は、２次巻線が挟まれる１次巻線よりも外側に巻回されるように構成されている。このように構成すれば、容易に、１次巻線に対する補助巻線の結合の度合いを示す結合係数を、１次巻線に対する２次巻線の結合の度合いを示す結合係数よりも小さくすることができる。
【００１２】
上記一の局面による電源装置において、好ましくは、制御信号遅延部は、スイッチ部の制御端子と補助巻線との間に設けられるとともに、スイッチ部の制御端子に入力される制御用の制御信号を遅延させる少なくとも容量を含む。このように構成すれば、１次巻線に対する補助巻線の結合の度合いを示す結合係数を１次巻線に対する２次巻線の結合の度合いを示す結合係数よりも小さくすることによる制御信号の遅延に加えて、容量を含む制御信号遅延部によっても制御信号を遅延することができるので、制御信号が遅延する時間をより大きくすることができる。
【００１３】
この場合、好ましくは、制御信号遅延部は、抵抗をさらに含む。このように構成すれば、容量および抵抗により効果的に制御信号を遅延することができるとともに、スイッチ部の制御端子に入力される制御用の制御信号の立ち上がりを緩やかにすることができる。その結果、スイッチ部の損失をより抑制することができる。
【００１４】
上記一の局面による電源装置において、好ましくは、スイッチ部は、一方端子と、他方端子と、制御用の制御端子とを有するトランジスタ素子を含み、トランジスタ素子は、基板に面実装されている。ここで、トランジスタ素子が基板の表面に面実装されている場合、トランジスタ素子にヒートシンクなどの放熱部材を設けることが困難であるために、トランジスタ素子が熱による悪影響を受ける場合がある。この場合に、スイッチ部の制御端子に入力される制御用の制御信号を遅延させることによって、スイッチ部の損失（発熱）を抑制することにより、熱による悪影響を受けるのを抑制しながら、トランジスタ素子を基板の表面に面実装することができる。
【発明の効果】
【００１５】
本発明によれば、上記のように、回路構成が複雑になるのを抑制しながら、スイッチ部の損失を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態による電源装置が取り付けられた表示装置の構成を示した模式図である。
【図２】本発明の一実施形態による電源装置のブロック図である。
【図３】本発明の一実施形態による電源装置の回路図である。
【図４】本発明の一実施形態によるトランスの側面図である。
【図５】本発明の一実施形態による電源装置の動作を説明するための波形図である。
【図６】本発明の一実施形態の変形例によるトランスの側面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。
【００１８】
図１〜図４を参照して、本実施形態による電源装置１０を用いた表示装置１００の構成について説明する。
【００１９】
図１に示すように、表示装置１００は、映像が表示される表示部１０１を含む表示装置本体１０２と、表示装置本体１０２を下方（矢印Ｚ２方向側）から支持する支持部材１０３とを備える。また、表示装置１００は、水平面（Ｘ方向およびＹ方向に延びる平面）に対して垂直に設置されている。
【００２０】
表示装置１００の表示装置本体１０２は、表示部１０１と、表示部１０１を前面側（矢印Ｙ１方向側）から保持する樹脂製の前側筐体１０４と、表示部１０１を背面（矢印Ｙ２方向側）から保持する板金製の後側筐体１０５とを含む。後側筐体１０５には、後側筐体１０５の背面から後方（矢印Ｙ２方向側）に突出する基板取付部１０５ａが設けられており、この基板取付部１０５ａに、電源装置１０の後述する基板１１が取り付けられている。なお、後側筐体１０５の背面の電源装置１０が取り付けられた部分は、電源装置１０が外部に露出しないように、図示しない樹脂製のカバー部材によって覆われている。
【００２１】
基板１１は、表示装置１００の背面（後側筐体１０５の矢印Ｙ２方向側の面）に対して平行に設置されている。また、本実施形態では、基板１１の裏面（矢印Ｙ１方向側の面）には、後述するＦＥＴ（電界効果型トランジスタ）１３が面実装されている。すなわち、ＦＥＴ１３は、半田などにより、基板１１に取り付けられている。なお、ＦＥＴ１３は、本発明の「スイッチ部」および「トランジスタ素子」の一例である。また、基板１１と表示装置１００の背面（後側筐体１０５の矢印Ｙ２方向側の面）との間には、所定の隙間３０が設けられている。この隙間３０の間隔（Ｙ方向の厚み）ｄは、ＦＥＴ１３の基板１１に対する突出高さＨ１（Ｙ方向の高さ）よりも大きくなるように設定されている。たとえば、ＦＥＴ１３の突出高さＨ１を約２．５ｍｍとした場合、隙間３０の間隔ｄは、約３ｍｍ以上に設定されている。
【００２２】
次に、図２を参照して、本実施形態による電源装置１０の概略の回路構成について説明する。
【００２３】
電源装置１０は、トランス１と、トランス１に流れる電流量を調整するためのスイッチ部２００と、スイッチ部２００に入力される制御用の制御信号を遅延させる制御信号遅延部３００とを備えている。
【００２４】
次に、図３を参照して、本実施形態による電源装置１０の詳細な回路構成について説明する。
【００２５】
図３に示すように、電源装置１０には、トランス１２と、ソース端子Ｓ、ドレイン端子Ｄおよびゲート端子Ｇを有するＦＥＴ１３とが設けられている。なお、ＦＥＴ１３のドレイン端子Ｄ、ソース端子Ｓおよびゲート端子Ｇは、それぞれ、本発明の「一方端子」、「他方端子」および「制御端子」の一例である。また、トランス１２の１次側（入力側）には、コンデンサＣ１、Ｃ２、Ｃ３およびＣ４と、抵抗Ｒ１、Ｒ２およびＲ３と、ダイオードＤ１とが配置されている。また、トランス１２の２次側（出力側）には、ダイオードＤ１およびコンデンサＣ５が配置されている。
【００２６】
また、トランス１２は、１次側の１次巻線１２ａ（Ｐ１、Ｐ２）および補助巻線１２ｂ（Ｐｂ）と、２次側の２次巻線１２ｃ（Ｓ１）とを含む。１次巻線１２ａの巻方向と２次巻線１２ｃの巻方向とは、反対である。また、１次巻線１２ａの巻方向と補助巻線１２ｂの巻方向とは、同じである。また、１次巻線１２ａは、第１部分Ｐ１および第２部分Ｐ２を含む。１次巻線１２ａは、２次巻線１２ｃを励起するためのメイン巻線として機能する。すなわち、２次巻線１２ｃは、図示しない外部電源（交流電源）から１次巻線１２ａに大電流（主電流）が流れることによって１次巻線１２ａが励起された場合に励起されるように構成されている。
【００２７】
１次巻線１２ａの一方端（第１部分Ｐ１）は、図示しない交流電源から電源が入力されるように構成されているとともに、他方端（第２部分Ｐ２）は、ＦＥＴ１３のドレイン端子Ｄに接続されている。また、１次巻線１２ａの一方端は、抵抗Ｒ１を介して、補助巻線１２ｂの一方端に接続されている。また、１次巻線１２ａの一方端と、補助巻線１２ｂの他方端との間には、電解コンデンサからなるコンデンサＣ１が設けられている。コンデンサＣ１は、トランス１２に入力される電力を平滑化する機能を有する。
【００２８】
ここで、本実施形態では、トランス１２は、１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数を、１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくすることにより、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇを遅延させるように構成されている。すなわち、１次巻線１２ａに対する補助巻線１２ｂの結合係数を、１次巻線１２ａに対する２次巻線１２ｃの結合係数よりも小さくする。ここで、理想的なトランスの磁束は全て主磁束で構成され、漏れ磁束が無い。この場合の結合係数は１であるが、実際のトランスでは漏れ磁束があるので、結合係数は、１よりも小さい。なお、主磁束とは、変圧器の変圧作用に寄与する磁束であり、漏れ磁束とは、変圧作用に寄与しない磁束である。具体的には、図４に示すように、トランス１２は、１次巻線１２ａ、２次巻線１２ｃおよび補助巻線１２ｂが巻回されるボビン１４を含むように構成されており、２次巻線１２ｃは、１次巻線１２ａの間に挟まれるように、１次巻線１２ａの第１部分Ｐ１および第２部分Ｐ２の間に２次巻線１２ｃ（Ｓ１）が巻回されるとともに、補助巻線１２ｂは、２次巻線１２ｃが挟まれる１次巻線１２ａよりも外側（最も外周側）に巻回されている。これにより、１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数が、１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくなる。すなわち、トランス１２は、リーケージを持った（磁気が漏れる）トランス１２である。なお、１次巻線１２ａと２次巻線１２ｃと間、および、１次巻線１２ａと補助巻線１２ｂとの間には、巻線間を絶縁するための絶縁テープ１５が設けられている。また、１次巻線１２ａ、２次巻線１２ｃおよび補助巻線１２ｂの側方（矢印Ａ１方向および矢印Ａ２方向）側と、ボビン１４との間には、バリアテープ１６が設けられている。なお、１次巻線１２ａに対する補助巻線１２ｂの結合係数が１次巻線１２ａに対する２次巻線１２ｃの結合係数よりも小さくされる補助巻線１２ｂは、上記制御信号遅延部３００に対応している。また、ＦＥＴ１３は、上記スイッチ部２００に対応している。
【００２９】
図３に示すように、ＦＥＴ１３のドレイン端子Ｄは、１次巻線１２ａの他方端に接続されているとともに、ゲート端子Ｇは、補助巻線１２ｂの一方端に接続されている。また、ＦＥＴ１３のソース端子Ｓは、抵抗Ｒ２を介して、補助巻線１２ｂの他方端に接続されている。ＦＥＴ１３のドレイン端子Ｄとソース端子Ｓとの間には、コンデンサＣ２が設けられている。ＦＥＴ１３は、図示しない外部電源から１次巻線１２ａに流れる大電流（主電流）のオンオフを切り替えるために設けられている。また、ＦＥＴ１３のゲート端子Ｇと、補助巻線１２ｂの一方端との間には、コンデンサＣ３と抵抗Ｒ３とが設けられている。コンデンサＣ３と抵抗Ｒ３とは、補助巻線１２ｂからＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇ（ＦＥＴ１３をオンオフする信号）を直流化する機能を有する。また、補助巻線１２ｂの一方端（ＦＥＴ１３のゲート端子Ｇ）と、補助巻線１２ｂの他方端との間には、ダイオードＤ１が設けられている。
【００３０】
ここで、本実施形態では、ＦＥＴ１３のゲート端子Ｇと補助巻線１２ｂとの間に設けられるとともに、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇを遅延させるコンデンサＣ４および抵抗Ｒ４が設けられている。なお、コンデンサＣ４は、本発明の「容量」および「制御信号遅延部」の一例である。また、抵抗Ｒ４は、本発明の「制御信号遅延部」の一例である。また、コンデンサＣ４の一方電極および抵抗Ｒ４の一方端は、ＦＥＴ１３のゲート端子Ｇおよび補助巻線１２ｂの一方端に接続され、コンデンサＣ４の他方電極および抵抗Ｒ４の他方端は、ＦＥＴ１３のソース端子Ｓおよび補助巻線１２ｂの他方端に接続されている。また、コンデンサＣ４および抵抗Ｒ４は、上記制御信号遅延部３００に対応している。
【００３１】
また、２次巻線１２ｃの一方端は、ダイオードＤ２を介してコンデンサＣ５の一方電極に接続されている。また、２次巻線１２ｃの他方端は、コンデンサＣ５の他方電極に接続されている。コンデンサＣ５は、電解コンデンサからなり、２次巻線１２ｃから出力される電力を平滑化する機能を有する。また、コンデンサＣ５の一方電極および他方電極は、共に、電源装置１０の出力側に接続される図示しない負荷（たとえば、電源装置１０とは別個に表示装置１００に取り付けられる映像信号の処理を行うための信号処理基板など）に接続されている。
【００３２】
次に、図３および図５を参照して、本実施形態の電源装置１０の動作について説明する。
【００３３】
図３に示すように、図示しない交流電源から電圧が入力されるとともに、入力された電圧が抵抗Ｒ１を介してＦＥＴ１３のゲート端子Ｇに印加される。これにより、図５に示すように、時刻ｔ１において、ゲート端子Ｇに入力される制御用の制御信号Ｖｇが、ＦＥＴ１３の閾値に達することにより、ＦＥＴ１３がオンされる。これにより、１次巻線１２ａ（ＦＥＴ１３のドレイン端子Ｄとソース端子Ｓとの間）にドレイン電流Ｉｄが流れるとともに、補助巻線１２ｂにも電流が流れる（電圧が大きくなる）。その結果、１次巻線１２ａに電力（励磁エネルギ）が蓄積される。その後、時刻ｔ２において、ＦＥＴ１３がオフ状態にされて、ＦＥＴ１３のソース／ドレイン間の電圧Ｖｄｓが増加する。また、１次巻線１２ａに蓄積された電力が、２次巻線１２ｃに放出される。なお、１次巻線１２ａに蓄積された電力が、２次巻線１２ｃに放出される間、ソース／ドレイン間の電圧Ｖｄｓは、略一定である。そして、１次巻線１２ａに蓄積された電力が放出された後、時刻ｔ３において、１次巻線１２ａとコンデンサＣ２の間の共振により振動する。
【００３４】
次に、ソース／ドレイン間の電圧Ｖｄｓが減少した後、時刻ｔ４において、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇが、立ち上がる。すなわち、本実施形態では、ＦＥＴ１３は、ＦＥＴ１３のソース／ドレイン間の電圧Ｖｄｓが立ち下がり開始後の所定時間後、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇが立ち上がりを開始するように、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇが遅延される。なお、トランス１２の１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数が、１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくされるとともに、ＦＥＴ１３のゲート端子Ｇに接続されるコンデンサＣ４および抵抗Ｒ４により、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇが遅延される。
【００３５】
その後、時刻ｔ５（電圧Ｖｄｓの立ち下がりから時間ｔｄ経過後）において、ＦＥＴ１３がオン状態にされる。これにより、ＦＥＴ１３のソース／ドレイン間の電圧Ｖｄｓが小さい状態（略ゼロの状態）で、ＦＥＴ１３がオン状態にされる。ここで、制御用の制御信号Ｖｇは、コンデンサＣ４および抵抗Ｒ４により、緩やかに立ち上がるように（急激に立ち上がらないように）調整される。これにより、ＦＥＴ１３がオン状態にされた後、ドレイン電流Ｉｄは、緩やかに上昇する（急激に上昇しない）。その結果、たとえソース／ドレイン間の電圧Ｖｄｓが比較的大きくなっていても、ドレイン電流Ｉｄが小さいため、損失（スイッチングロス＝１／６×Ｖｄｓ×Ｉｄ）が低減される。
【００３６】
本実施形態では、上記のように、１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数を、１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくすることにより、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇを遅延させるように構成する。これにより、ＦＥＴ１３のドレイン端子Ｄとソース端子Ｓとの間に印加されている電圧Ｖｄｓが略ゼロでない状態（電圧が降下している途中）で、ＦＥＴ１３がオン状態になるのをＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇを遅延することにより抑制することができる。その結果、ＦＥＴ１３の損失（スイッチングロス）を抑制することができる。また、１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数を、１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくすることにより、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇを遅延させることによって、電源装置１０に元々設けられているトランス１２を用いて制御用の制御信号Ｖｇを遅延させることができるので、回路構成が複雑になるのを抑制しながら、ＦＥＴ１３の損失を抑制することができる。
【００３７】
また、本実施形態では、上記のように、ＦＥＴ１３を、ＦＥＴ１３のドレイン端子Ｄとソース端子Ｓとの間の電圧Ｖｄｓが立ち下がり開始後の所定時間後に、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇが立ち上がりを開始するように、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇが遅延されるように構成する。これにより、ＦＥＴ１３のドレイン端子Ｄとソース端子Ｓとの間の電圧Ｖｄｓが高い状態でＦＥＴ１３がオン状態になることに起因するＦＥＴ１３の損失を容易に抑制することができる。
【００３８】
また、本実施形態では、上記のように、１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数が、１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくなるように、２次巻線１２ｃを、１次巻線１２ａの間に挟まれるようにボビン１４に巻回するとともに、補助巻線１２ｂを、２次巻線１２ｃが挟まれる１次巻線１２ａよりも外側にボビン１４に巻回する。これにより、容易に、１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数を、１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくすることができる。
【００３９】
また、本実施形態では、上記のように、ＦＥＴ１３のゲート端子Ｇと補助巻線１２ｂとの間に設けられるとともに、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇを遅延させるコンデンサＣ４を備える。これにより、１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数を１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくすることによる制御信号Ｖｇの遅延に加えて、コンデンサＣ４によっても制御信号Ｖｇを遅延することができるので、制御信号Ｖｇが遅延する時間をより大きくすることができる。
【００４０】
また、本実施形態では、上記のように、コンデンサＣ４の一方電極および抵抗Ｒ４の一方端を、ＦＥＴ１３のゲート端子Ｇおよび補助巻線１２ｂの一方端に接続し、コンデンサＣ４の他方電極および抵抗Ｒ４の他方端を、ＦＥＴ１３のソース端子Ｓに接続する。これにより、コンデンサＣ４および抵抗Ｒ４により効果的に制御信号Ｖｇを遅延することができるとともに、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇの立ち上がりを緩やかにすることができる。その結果、ＦＥＴ１３の損失をより抑制することができる。
【００４１】
また、本実施形態では、上記のように、ＦＥＴ１３を、基板１１の裏面に面実装する。ここで、ＦＥＴ１３が基板１１の裏面に面実装されている場合、ＦＥＴ１３にヒートシンクなどの放熱部材を設けることが困難であるために、ＦＥＴ１３が熱による悪影響を受ける場合がある。この場合に、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇを遅延させることによって、ＦＥＴ１３の損失（発熱）を抑制することにより、熱による悪影響を受けるのを抑制しながら、ＦＥＴ１３を基板１１の裏面に面実装することができる。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記実施形態では、本発明の電源装置を表示装置に用いる例を示したが、本発明はこれに限らない。本発明の電源装置は、基板とトランスとＦＥＴ（スイッチ部）とを備えた電源装置であれば、表示装置に用いる電源装置以外の一般的な電源装置にも適用可能である。
【００４４】
また、上記実施形態では、２次巻線を、１次巻線の間に挟まれるようにボビンに巻回するとともに、補助巻線を、２次巻線が挟まれる１次巻線よりも外側にボビンに巻回するように構成する例を示したが、本発明はこれに限らない。たとえば、図６に示す変形例によるトランス２１のように、トランス２１のボビン２２に仕切り２２ａを設けて、２次巻線１２ｃ（Ｓ１）を、１次巻線１２ａ（Ｐ１、Ｐ２）の間に挟まれるようにボビン２２の一方側（矢印Ａ１方向側）に巻回するとともに、補助巻線１２ｂを、ボビン２２の他方側（矢印Ａ２方向側）に、１次巻線１２ａおよび２次巻線１２ｃとは別個に巻回するように構成してもよい。また、図４に示す本実施形態のトランス１２および図６に示す変形例によるトランス２１以外の構成によって、トランスの磁束を漏らす（リーケージを有するように構成する）ことにより、１次巻線１２ａに対する補助巻線１２ｂの結合の度合いを示す結合係数を、１次巻線１２ａに対する２次巻線１２ｃの結合の度合いを示す結合係数よりも小さくしてもよい。
【００４５】
また、上記実施形態では、ＦＥＴ１３のゲート端子Ｇと補助巻線１２ｂとの間に、ＦＥＴ１３のゲート端子Ｇに入力される制御用の制御信号Ｖｇを遅延させるためのコンデンサＣ４および抵抗Ｒ４を設ける例を示したが、本発明はこれに限らない。たとえば、ＦＥＴ１３のゲート端子Ｇと補助巻線１２ｂとの間に、コンデンサＣ４のみを設けてもよい。
【００４６】
また、上記実施形態では、本発明のスイッチ部としてＦＥＴ（電界効果型トランジスタ）を用いる例を示したが、本発明はこれに限らない。本発明では、スイッチ部として、ＦＥＴ以外のトランジスタ（たとえば、バイポーラトランジスタ）を用いてもよいし、トランジスタ以外のスイッチ部（たとえば、サイリスタなどの半導体素子）を用いてもよい。
【符号の説明】
【００４７】
１０  電源装置
１１  基板
１２  トランス
１２ａ  １次巻線
１２ｂ  補助巻線（制御信号遅延部）
１２ｃ  ２次巻線
１３  ＦＥＴ（スイッチ部、トランジスタ素子）
１４、２２  ボビン
２００  スイッチ部
３００  制御信号遅延部
Ｃ４  コンデンサ（容量、制御信号遅延部）
Ｒ４  抵抗（制御信号遅延部）
Ｄ  ドレイン端子（一方端子）
Ｇ  ゲート端子（制御端子）
Ｓ  ソース端子（他方端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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