(57)【要約】【課題】  画質の良い画像が得られる撮像装置を提供する。【解決手段】  信号電荷を多数キャリアとする第一導電型の第一半導体領域と、第一半導体領域に連続し、信号電荷を少数キャリアとする第二導電型の第二半導体領域と、を半導体基板の表面から裏面へ向かってこの順で有する画素が配列された画素部を備え、画素部は基準コンタクトの近傍に位置する第一種画素と第二種画素とを有し、半導体基板の表面と第一種画素の第二半導体領域との距離は、半導体基板の表面と第二種画素の第二半導体領域との距離よりも小さく、基準コンタクトと第一種画素の第一半導体領域との距離が、基準コンタクトと第二種画素の第一半導体領域との距離よりも小さい。【選択図】  図４
2014036200.tif 000002
【特許請求の範囲】
【請求項１】
信号電荷を多数キャリアとする第一導電型の第一半導体領域と、前記第一半導体領域に連続し、前記信号電荷を少数キャリアとする第二導電型の第二半導体領域と、を半導体基板の表面から裏面へ向かってこの順で有する画素が配列された画素部を備え、
前記画素の各々の前記第一半導体領域が、第二導電型の第三半導体領域で互いに分離されており、前記画素部の画素の各々の前記第二半導体領域が、前記第三半導体領域と電気的に連続し、前記第三半導体領域を介して前記第二半導体領域に基準電位を付与する基準コンタクトが前記表面に設けられた撮像装置であって、
前記画素部は前記基準コンタクトの近傍に位置する第一種画素と第二種画素とを有し、
前記表面と前記第一種画素の前記第二半導体領域との距離は、前記表面と前記第二種画素の前記第二半導体領域との距離よりも小さく、
前記基準コンタクトと前記第一種画素の前記第一半導体領域との距離が、前記基準コンタクトと前記第二種画素の前記第一半導体領域との距離よりも小さいことを特徴とする撮像装置。
【請求項２】
前記画素部には、前記第一種画素の信号電荷に基づく電気信号を生成する第一増幅トランジスタと、前記第二種画素の信号電荷に基づく電気信号を生成する第二増幅トランジスタと、が設けられている請求項１に記載の撮像装置。
【請求項３】
前記第一増幅トランジスタは前記第一種画素を含む第一画素群の画素の信号電荷に基づく電気信号を生成し、前記第二増幅トランジスタは前記第二種画素を含む第二画素群の画素の信号電荷に基づく電気信号を生成する請求項２に記載の撮像装置。
【請求項４】
前記第一画素群の各画素が第一浮遊拡散領域に共通に接続されており、前記第二画素群の各画素が第二浮遊拡散領域に共通に接続されている請求項３に記載の撮像装置。
【請求項５】
前記第一増幅トランジスタから前記電気信号を出力する第一出力コンタクトと前記基準コンタクトとの距離が、前記第二増幅トランジスタから前記電気信号を出力する第二出力コンタクトと前記基準コンタクトとの距離よりも小さい請求項２乃至４のいずれか１項に記載の撮像装置。
【請求項６】
前記画素部には、前記第一種画素の信号電荷をリセットする第一リセットトランジスタと、前記第一種画素の信号電荷をリセットする第二リセットトランジスタと、が設けられており、前記第一増幅トランジスタと前記第二リセットトランジスタは共通のコンタクトに接続されている請求項２乃至５のいずれか１項に記載の撮像装置。
【請求項７】
前記基準コンタクトは、前記第三半導体領域の、前記第一種画素の前記第一半導体領域と前記第二種画素の前記第一半導体領域との間に位置する部分の上に設けられている請求項１乃至６のいずれか１項に記載の撮像装置。
【請求項８】
前記第一種画素の前記第一半導体領域と前記第二種画素の前記第一半導体領域との間には絶縁体が設けられていない請求項１乃至７に記載の撮像装置。
【請求項９】
前記画素の各々は信号電荷を転送する転送ゲートを含み、前記第一種画素の前記第一半導体領域と前記第二種画素の前記第一半導体領域とが並ぶ方向において、前記第一種画素の転送ゲートの転送の向きが、前記第二種画素の転送ゲートの転送の向きとは逆である請求項１乃至８のいずれか１項に記載の撮像装置。
【請求項１０】
前記画素部は第三種画素を有し、前記第一種画素は第一波長を主透過波長とするカラーフィルタを前記半導体基板に対して前記表面側に含み、前記第二種画素は前記第一波長よりも長い第二波長を主透過波長とするカラーフィルタを前記半導体基板の前記表面側に含み、前記第三種画素は前記第二波長よりも長い第三波長を主透過波長とするカラーフィルタを前記半導体基板の前記表面側に含む請求項１乃至９のいずれか１項に記載の撮像装置。
【請求項１１】
前記画素の各々は、ポリシリコンゲート電極を有し信号電荷を転送する転送ゲートを含み、前記画素部の少なくとも一部の区域において、前記画素部の中央から周辺へ向かって、前記第三種画素の前記第一半導体領域と、前記第三種画素の前記転送ゲートと、前記第一種画素の前記第一半導体領域がこの順に並んでいる請求項１０に記載の撮像装置。
【請求項１２】
前記半導体基板の前記表面側に光導波路が設けられている請求項１乃至１１のいずれか１項に記載の撮像装置。
【請求項１３】
前記画素部における前記基準コンタクトの数が、前記画素部における画素数の１／８以下である請求項１乃至１２のいずれか１項に記載の撮像装置。
【請求項１４】
請求項１乃至１３のいずれか１項に記載の撮像装置と、前記撮像装置で得られた画像を表示する表示装置と、を備える撮像システム。
【請求項１５】
請求項１乃至１４のいずれか１項に記載の撮像装置と、非テレセントリック光学系または物体側テレセントリック光学系と、を備える撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
基準電位を供給するためのコンタクトを有する撮像装置に関する。
【背景技術】
【０００２】
半導体装置である撮像装置の半導体基板内では、信号電荷を多数キャリアとする第一導電型の半導体領域に蓄積する信号電荷を、信号電荷を少数キャリアとする第二導電型の半導体領域で画素毎に区分している。半導体基板上には、第二導電型の半導体領域に基準電位を供給するための基準コンタクトが設けられる。特許文献１，２には、基板コンタクトを、各画素に均等に配置するのではなく、特定の画素に偏って配置することが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２８９８７２号公報
【特許文献２】特開２０１１−１４７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基準コンタクトに近い画素は基準コンタクトから遠い画素に比べてノイズが大きくなる傾向にある。そこで本発明は、基準コンタクトによるノイズの影響を低減して、画質の良い画像が得られる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するための手段は、信号電荷を多数キャリアとする第一導電型の第一半導体領域と、前記第一半導体領域に連続し、前記信号電荷を少数キャリアとする第二導電型の第二半導体領域と、を半導体基板の表面から裏面へ向かってこの順で有する画素が配列された画素部を備え、前記画素の各々の前記第一半導体領域が、第二導電型の第三半導体領域で互いに分離されており、前記画素部の画素の各々の前記第二半導体領域が、前記第三半導体領域と電気的に連続し、前記第三半導体領域を介して前記第二半導体領域に基準電位を付与する基準コンタクトが前記表面に設けられた撮像装置であって、前記画素部は前記基準コンタクトの近傍に位置する第一種画素と第二種画素とを有し、前記表面と前記第一種画素の前記第二半導体領域との距離は、前記表面と前記第二種画素の前記第二半導体領域との距離よりも小さく、前記基準コンタクトと前記第一種画素の前記第一半導体領域との距離が、前記基準コンタクトと前記第二種画素の前記第一半導体領域との距離よりも小さいことを特徴とする。
【発明の効果】
【０００６】
本発明の撮像装置によれば、画質の良い画像が得られる。
【図面の簡単な説明】
【０００７】
【図１】（ａ）撮像装置の一例の平面模式図、（ｂ−１）甲種画素の一例の断面模式図、（ｂ−２）乙種画素の一例の断面模式図。
【図２】画素部の一例の等価回路図。
【図３】画素部の一例の平面模式図。
【図４】画素部の一例の断面模式図。
【図５】画素部の一例の断面模式図。
【図６】画素部の一例の断面模式図。
【図７】撮像装置の製造方法の一例の断面模式図。
【図８】撮像装置の製造方法の一例の断面模式図。
【図９】撮像システムの一例のブロック図。
【発明を実施するための形態】
【０００８】
以下、図面を用いて実施形態の一例としての撮像装置を説明する。
【０００９】
図１（ａ）は撮像装置１０００の一例の平面模式図である。本例の撮像装置１０００は画素部９１０と中間部９２０と周辺部９３０を有する。画素部９１０には複数の画素Ｐが二次元状に設けられている。また、画素部９１０には画素Ｐで得られた信号電荷から電気信号を生成する画素回路を設けることもできる。画素部９１０は受光画素部９１１と遮光画素部９１２を含むことができる。受光画素部９１１で得られた電気信号に基づいて画像が形成され、遮光画素部９１２で得られた電気信号はノイズ低減等の信号処理に利用される。受光画素部９１１が撮像部として機能する。図１（ａ）では、受光画素部９１１には１４行×１９列の計２６６画素が、遮光画素部９１２には計１４８画素がそれぞれ設けられており、全部で４１４画素の構成となっている。実際の撮像装置における画素数は例えば数十万〜数千万でありうる。本例の遮光画素部９１２は受光画素部９１１を囲むように４辺に設けられているが、隣接する２辺のみ、対向する２辺のみ、あるいは１辺のみに設けることもできる。周辺部９３０には画素回路を駆動する駆動回路や受光画素部９１１で得られた電気信号を処理する信号処理回路等のいわゆる周辺回路が設けられる。周辺部９３０には周辺回路に加えて、アライメントマークや外部との通信を行う電極パッドが設けられる。また、周辺部９３０と画素部９１０の間には画素部９１０を囲むように中間部９２０が設けられているが、中間部９２０を省略することもできる。
【００１０】
図１（ｂ−１）、（ｂ−２）は受光画素部９１１における１つの画素Ｐの断面模式図を示している。１つの画素Ｐは半導体基板１００内に設けられた１つの光電変換素子を有する。半導体基板１００は表面と不図示の裏面を有し、本例では表面が受光面となる。本例の画素部９１０は、光電変換素子の構造が異なる少なくとも２種類の画素を含む。具体的には、図１（ｂ−１）に示した甲種画素Ｐ１と、図１（ｂ−２）に示した乙種画素Ｐ２である。例えば、図１（ａ）において、「１」または「４」と記載した画素が甲種画素であり、「２」または「３」と記載した画素が乙種画素である。無印の画素については乙種画素でも甲種画素でもどちらでもよい。
【００１１】
甲種画素Ｐ１の光電変換素子１０は信号電荷を多数キャリアとする第一導電型の第一半導体領域１１を有する。また、光電変換素子１０は信号電荷を少数キャリアとする第二導電型の第二半導体領域１２を有する。半導体基板１００の表面から裏面へ向かって第一半導体領域１１と第二半導体領域１２とがこの順で配されている。つまり、半導体基板１００の表面と第二半導体領域１２との間に第一半導体領域１１が位置する。第二半導体領域１２は第一半導体領域１１に連続する。詳細には、第一半導体領域１１と第二半導体領域１２はＰＮ接合を成して連続する。つまり、第二半導体領域１２は、第一半導体領域１１とはＰＮ接合を成さないような、半導体基板１００のさらに深部にある第二導電型の半導体領域とは区別される。
【００１２】
乙種画素Ｐ２の光電変換素子２０は信号電荷を多数キャリアとする第一導電型の第一半導体領域２１を有する。また、光電変換素子２０は信号電荷を少数キャリアとする第二導電型の第二半導体領域２２を有する。半導体基板１００の表面から裏面へ向かって第一半導体領域２１と第二半導体領域２２とがこの順で配されている。つまり、半導体基板１００の表面と第二半導体領域２２との間に第一半導体領域２１が位置する。第二半導体領域２２は第一半導体領域２１に連続する。詳細には、第一半導体領域２１と第二半導体領域２２はＰＮ接合を成して連続する。つまり、第二半導体領域２２は、第一半導体領域２１とはＰＮ接合を成さないような、半導体基板１００のさらに深部にある第二導電型の半導体領域とは区別される。
【００１３】
本例では信号電荷は電子であり、第一導電型がＮ型、第二導電型がＰ型であるが、信号電荷が正孔である場合には、第一導電型がＰ型、第二導電型がＮ型である。なお、信号電荷そのものでなく、信号電荷と正負が同じ電荷を多数キャリアとする半導体領域も第一導電型であり、信号電荷と正負が逆の電荷を少数キャリアとする半導体領域も第二導電型である。
【００１４】
甲種画素Ｐ１の光電変換素子１０と乙種画素Ｐ２の光電変換素子２０は、第一半導体領域と第二半導体領域の、半導体基板１００の表面からの深さが異なる。乙種画素Ｐ２の第一半導体領域２１は甲種画素Ｐ１の第一半導体領域１１よりも半導体基板１００の表面から深い位置まで存在している。甲種画素Ｐ１の第二半導体領域１２が乙種画素Ｐ２の第二半導体領域２２よりも半導体基板１００の表面から浅い位置に存在している。半導体基板１００の表面から第二半導体領域１２までの距離を第一の距離Ｄ１、半導体基板１００の表面から第二半導体領域２２までの距離を第二の距離Ｄ２とすると、第一の距離Ｄ１は第二の距離Ｄ２（Ｄ１＜Ｄ２）よりも小さい。第一の距離Ｄ１の取りうる範囲は例えば１〜３μｍであり、第二の距離Ｄ２の取りうる範囲は例えば２〜５μｍである。第一半導体領域と第二半導体領域の境界であるＰＮ接合面は、甲種画素Ｐ１が乙種画素Ｐ２よりも半導体基板１００の近くに位置しうる。
【００１５】
第二半導体領域１２，２２は、深さ方向において連続した第二導電型の半導体領域内での第二導電型の不純物濃度のピーク濃度を示す部分を有しうる。図１（ｂ）ではピーク濃度を示す部分を点線で示しており、ここが実質的なポテンシャル障壁として機能する。第二半導体領域１２、２２がピーク濃度を示す位置も、甲種画素Ｐ１が乙種画素Ｐ２よりも半導体基板１００の近くに位置しうる。
【００１６】
半導体基板１００内における光電変換素子１０以外の構成が、甲種画素Ｐ１と乙種画素Ｐ２で異なる必要はない。第一半導体領域１１、２１の周囲には第二導電型の第三半導体領域３３が設けられている。第三半導体領域３３は画素間に配されており、各画素の光電変換素子をＰＮ接合によって分離（接合分離）している。本例では、半導体基板１００の表面と第一半導体領域１１、２１との間には、表面シールド領域として第二導電型の第四半導体領域３４が設けられている。第四半導体領域３４により、光電変換素子１０、２０はいわゆる埋め込み型フォトダイオードとなっている。本例では第三半導体領域３３と第四半導体領域３４の間には中間領域として第五半導体領域３５が設けられている。
【００１７】
第二半導体領域１２、２２と第三半導体領域３３は第二導電型の半導体領域として電気的に連続しており、これらは実質的に等電位となりうる。また、第三半導体領域３３と第四半導体領域３４は第五半導体領域３５を介して電気的に連続しており、これらは実質的に等電位となりうる。したがって、半導体基板１００の表面から第二半導体領域１２、２２まで、第三半導体領域３３、第四半導体領域３４および第五半導体領域３５を介して電気的に連続している。なお、中間領域としての第五半導体領域３５は典型的には第二導電型であるが、第三半導体領域３３に基準電位を付与できる程度であれば、不純物濃度の低い第一導電型の半導体領域であってもよい。第五半導体領域３５を省略して第三半導体領域３３と第四半導体領域３４とが接する構成としてもよい。
【００１８】
本例では、半導体基板１００の表面側には表面へ向かって順に、第一レンズ２９０、カラーフィルタ２７０、第二レンズ２５０、低屈折率膜２３０、光導波路２１０および絶縁膜２００が設けられている。さらに、第一レンズ２９０とカラーフィルタ２７０の間には第一中間膜２８０が、カラーフィルタ２７０と第二レンズ２５０の間には第二中間膜２６０が設けられている。第二レンズ２５０と低屈折率膜２３０との間には第一高屈折率膜２４０が設けられ、低屈折率膜２３０と光導波路２１０との間には第二高屈折率膜２２０が設けられている。
【００１９】
光導波路２１０と第二高屈折率膜２２０、第一高屈折率膜２４０と第二レンズ２５０は、それぞれ同じ材料で一体的に形成してもよい。低屈折率膜２３０は第一高屈折率膜２４０および第二高屈折率膜２２０より低い屈折率を有する。低屈折率膜２３０を省略して第二高屈折率膜２２０と第一高屈折率膜２４０とが接してもよく、第二高屈折率膜２２０と第一高屈折率膜２４０とを同じ材料で一体的に形成してもよい。光導波路２１０の周囲には光導波路２１０より低屈折率を有する低屈折率層を少なくとも含んで構成された絶縁膜２００が設けられている。光導波路２１０をコア、低屈折率層をクラッドとして、光導波路２１０内を低損失で光が伝搬することができる。この絶縁膜２００内には配線用に複数の導電層３０１、３０２が設けられている。
【００２０】
絶縁膜２００の低屈折率層は導電層３０１、３０２を絶縁するための層間絶縁層としても機能しうる。絶縁膜２００は、導電層３０１、３０２に含まれる金属の拡散防止層も含むことができ。拡散防止層の屈折率は光導波路の屈折率以上であってもよい。第一レンズ２９０や第二レンズ２５０、第一高屈折率膜２４０、第二高屈折率膜２２０などの構成部材は層間の光の反射を抑制するための反射防止層を含みうる。絶縁膜２００と半導体基板１００との間には、ＭＯＳゲートやＭＯＳトランジスタの、ポリシリコンゲート電極１１０が設けられる。
【００２１】
画素部９１０ではＲＧＢの３原色のカラーフィルタがベイヤー配列に従ってカラーフィルタアレイを構成している。また画素部９１０では、複数の画素Ｐによって、光導波路アレイ、第一レンズアレイ、第二レンズアレイを構成している。第一中間膜２８０および第二中間膜２６０は画素部９１０に渡って延在して平坦化層として機能する。遮光画素部９１２における画素は光電変換素子を遮光する遮光膜（不図示）を有する。画素の構成はこの例に限定されることはなく、これらの少なくともいずれかを省略することもできるし、光学的要素あるいは機械的要素、化学的要素を付加することもできる。本例ではいわゆる表面照射型のＣＭＯＳセンサを挙げているが、表面照射型でなくて裏面照射型であってもよいし、ＣＭＯＳセンサでなくＣＣＤセンサであってもよい。
【００２２】
撮像装置１０００はカメラやカメラ機能付き情報端末などの撮像システムに組み込まれる。図９は撮像システム２０００の一例のブロック図である。撮像システム２０００は、撮像部１０２０へ光を導く光学系１０１０を備える。光学系１０１０はレンズやシャッター、絞りを含み得る。また、撮像システム２０００は撮像部１０２０から得られた電気信号を処理する信号処理部１０３０と、信号処理部１０３０で処理された信号に基づいて画像信号を生成する画像処理部１０４０を含み得る。信号処理部１０３０はアナログ信号処理部とアナログ／デジタル変換部、デジタル信号処理部とを含み得る。半導体装置としての撮像装置１０００は、少なくとも撮像部１０２０を含むが、さらに信号処理部１０３０の一部あるいは全部を含んでいてもよい。撮像装置１０００から得られる画像信号はアナログ信号であってもデジタル信号であってもよい。撮像システム２０００は撮像部１０２０と信号処理部１０３０と画像処理部１０４０の同期をとるためのタイミング発生部１０５０や、各種演算を行って撮像システム２０００を制御する制御部１０６０、演算のためにデータを記憶する記憶部１０７０を備える。撮像システム２０００は、画像データを記録する記録部１０８０、撮像システム２０００を操作するためのインターフェースを有する操作部１０９０、撮影された画像を表示する表示部１１００を備える。
【００２３】
図２には図１（ａ）の受光画素部９１１においてハッチングをつけて示した単位構造として４行２列の８画素分の等価回路図を示している。以下、１行目１列目の画素をＰ１１、ｉ行目ｊ列目の画素をＰｉｊと表記する。
【００２４】
各画素の光電変換素子１０１〜１０８はここではフォトダイオードであり、図１（ｂ−１）で説明した光電変換素子１０または図１（ｂ−２）で説明した光電変換素子２０の構造を有しうる。第一半導体領域１１、２１がフォトダイオードのカソードとして、第二半導体領域１２、２２がフォトダイオードのアノードとして機能しうる。図２において点線で示した電気経路が第三半導体領域３３に相当する。詳細は後述するが、本例においては、画素Ｐ１２、Ｐ３２が甲種画素あり、画素Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１、Ｐ２２、Ｐ４２が乙種画素である。
【００２５】
各画素は、光電変換素子１０１〜１０８に接続された転送ゲート１１１〜１１８を有しており、各画素の光電変換素子１０１〜１０８は、転送ゲート１１１〜１１８を介して適切な浮遊拡散領域１２１〜１２８に接続されている。転送ゲート１１１〜１１８は、光電変換素子１０１〜１０８で収集された信号電荷を、光電変換素子１０１〜１０８から対応する浮遊拡散領域１２１〜１２４へ転送する。転送ゲート１１１〜１１８と光電変換素子１０１〜１０８と浮遊拡散領域１２１〜１２４は、光電変換素子１０１〜１０８をソース、浮遊拡散領域１２１〜１２４をドレインとするトランジスタを構成している。本例では、画素Ｐ３２と画素Ｐ４２が第一浮遊拡散領域１２１に接続されており、画素Ｐ１２と画素Ｐ２２が第二浮遊拡散領域１２２に接続されている。画素Ｐ３１と画素Ｐ４１が第三浮遊拡散領域１２３に接続されており、画素Ｐ１１と画素Ｐ２１が第四浮遊拡散領域１２４に接続されている。このように、複数の転送ゲートに１つの浮遊拡散領域を共通に接続することができるが、全ての画素について、転送ゲート毎に別々の浮遊拡散領域を接続することもできる。
【００２６】
本例の撮像装置１０００は、画素部９１０の画素回路が増幅トランジスタを含む、いわゆる画素増幅型の撮像装置である。画素部９１０には複数の増幅トランジスタ１３１〜１３４が設けられている。各増幅トランジスタ１３１〜１３４は、対応する画素の光電変換素子１０１〜１０８の信号電荷に基づく電気信号を生成する。画素回路は画素群ごとに設けられている。本例の画素群は、画素Ｐ３２と画素Ｐ４２からなる第一画素群、画素Ｐ１２と画素Ｐ２２からなる第二画素群、画素Ｐ３１と画素Ｐ４１からなる第三画素群、画素Ｐ１１と画素Ｐ２１からなる第四画素群が４行２列の８画素を構成している。
【００２７】
画素Ｐ３２と画素Ｐ４２に対応する第一浮遊拡散領域１２１は第一増幅トランジスタ１３１のゲートに接続されている。画素Ｐ１２と画素Ｐ２２に対応する第二浮遊拡散領域１２２は第二増幅トランジスタ１３２のゲートに接続されている。画素Ｐ３１と画素Ｐ４１に対応する第三浮遊拡散領域１２３は第三増幅トランジスタ１３３のゲートに接続されている。画素Ｐ１１と画素Ｐ２１に対応する第四浮遊拡散領域１２４は第四増幅トランジスタ１３４のゲートに接続されている。
【００２８】
第一浮遊拡散領域１２１は第一リセットトランジスタ１４１のソースに接続されている。第二浮遊拡散領域１２２は第二リセットトランジスタ１４２のソースに接続されている。第三浮遊拡散領域１２３は第三リセットトランジスタ１４３のソースに接続されている。第四浮遊拡散領域１２４は第四リセットトランジスタ１４４のソースに接続されている。
【００２９】
本例の画素回路は２画素からなる画素群が１つの増幅トランジスタとリセットトランジスタを共有する画素共有構造である。複数の画素の信号電荷を浮遊拡散領域で加算して、加算された信号電荷に基づく電気信号を生成することができる。あるいは、画素毎に転送のタイミングを制御することにより、１つの浮遊拡散領域で画素毎の信号電荷に基づく電気信号を生成することもできる。４画素かららなる画素群で１つの増幅トランジスタを共有する構造を採用することもできるし、画素共有構造を採用せずに画素毎に増幅トランジスタを設けることもできる。また、転送ゲートを含む３トランジスタの構成であるが、増幅トランジスタのソースに接続された選択トランジスタを含む、４トランジスタの構成としてもよい。画素部９１０における増幅トンランジスタの数は画素部９１０における画素数と同じであってもよいが、画素部９１０における画素数よりも小さくてもよく、画素部における画素数の半分以下であってもよい。本例では増幅トランジスタの数は画素部における画素数の半分である。
【００３０】
図２において白抜き丸で示した電気的接続は、配線と半導体素子の接続領域、いわゆるコンタクトである。典型的に、配線と半導体素子との接続は、アルミニウムや銅を主成分とする配線パターンと半導体基板との間に設けられたタングステンなどからなるコンタクトプラグが半導体基板１００にオーミック接合することで実現される。したがってコンタクトの位置はコンタクトプラグの位置に対応している。なお、黒塗り丸で示した電気的接続は半導体基板内での半導体同士の接続を示している。なお、半導体同士の接続はＰＮ接合であってもよいし、濃度の異なる同一導電型の領域同士の接合であってもよい。
【００３１】
第三半導体領域３３には、配線の一部である基準線から基準コンタクト４００を介して基準電位が付与される。第三半導体領域３３に接続されたフォトダイオードのアノードである第二半導体領域１２、２２にもまた基準電位が付与される。基準電位は光電変換素子のアノード電位や、画素回路のトランジスタのボディ電位として用いられる。基準電位は典型的には固定電位であるが、基準電位の変調を行ってもよい。固定電位としては、例えば接地電位であるが負電位あるいは正電位としてゲートバイアスを印加することもできる。
【００３２】
第三半導体領域３３が半導体基板である場合には基準コンタクト４００を基板コンタクトと呼ぶことができ、第三半導体領域３３が半導体基板１００に形成されたウェルである場合には基準コンタクト４００をウェルコンタクトと呼ぶことができる。
【００３３】
第一リセットトランジスタ１４１のドレインは第一電源コンタクト４２１を介して電源電位を供給する電源線３２１に接続されている。第一増幅トランジスタ１３１のドレインは第二電源コンタクト４２２を介して、電源線３２１に接続されている。第一増幅トランジスタ１３１のソースは第一出力コンタクト４３１を介して出力線３３１に接続されている。第一増幅トランジスタ１３１のドレインは第二浮遊拡散領域１２２をソースとする第二リセットトランジスタ１４２のドレインを兼ねている。第二増幅トランジスタ１３２のドレインは第三電源コンタクト４２３を介して、電源電位を供給する電源線３２１に接続されている。第二増幅トランジスタ１３２のソースは第二出力コンタクト４３２を介して出力線３３１に接続されている。第三増幅トランジスタ１３３と第四増幅トランジスタ１３４については、第一増幅トランジスタ１３１と第二増幅トランジスタ１３２の関係と同様であるので、説明を省略する。第一増幅トランジスタ１３１、第二増幅トランジスタ１３２、第三増幅トランジスタ１３３、第四増幅トランジスタ１３４の各々に対応する電源コンタクトが第一電源コンタクト４２１、第二電源コンタクト４２２、第三電源コンタクト４２３、第四電源コンタクト４２４である。第一増幅トランジスタ１３１、第二増幅トランジスタ１３２、第三増幅トランジスタ１３３、第四増幅トランジスタ１３４の各々に対応する出力コンタクトが第一出力コンタクト４３１、第二出力コンタクト４３２、第三出力コンタクト４３３、第四出力コンタクト４３４である。増幅トランジスタ１３１〜１３４の各々のゲート電極（増幅ゲート電極）と、浮遊拡散領域１２１〜１２４は、それぞれ、第一接続コンタクト４５１、第二接続コンタクト４５２、第三接続コンタクト４５３、第四接続コンタクト４５４を介して接続されている。各画素〜１４４のゲート電極（リセットゲート電極）はリセットゲートプラグ４４１に対応する転送ゲート１１１〜１１８のゲート電極（転送ゲート電極）は転送ゲートプラグ４１１〜４１８を介して、転送信号を供給する第一走査線（不図示）に接続されている。各リセットトランジスタ１４１〜４４４を介して、リセット信号を供給する第二走査線（不図示）に接続されている。
【００３４】
図３（ａ）は図２で示した繰り返し単位を２つ並べた１６画素を含む区域における半導体基板１００の表面から浅い部分（浅部）の平面模式図である。図３（ｂ）は、同じ区域の図３（ａ）よりも半導体基板１００の表面から深い部分（深部）の平面模式図である。ただし、図３（ａ）および図３（ｂ）に示した部材の全てが同一平面内に位置するわけではない。１列目と３列目、２列目と４列目は等価である。図４（ａ）は図３（ａ）のＭ−Ｍ’線における断面模式図であり、図４（ｂ）は図３（ａ）のＮ−Ｎ’線における断面模式図である。図５（ａ）は図３（ａ）のＳ−Ｓ’線における断面模式図であり、図４（ｂ）は図３（ａ）のＴ−Ｔ’線における断面模式図である。図３〜図５において、図２で説明した要素と同じ要素については、同一の符号を付しており、相互に参照することができるため、図毎の詳細な説明を省略する。
【００３５】
図３（ａ）には、第一導電型の半導体領域である、第一半導体領域１１、２１、浮遊拡散領域１２１〜１２４、各トランジスタのソース領域およびドレイン領域を示している。トランジスタを示す符号は、そのゲート電極に付している。典型的なゲート電極はポリシリコンゲート電極である。
【００３６】
図３（ａ）に示す様に、画素Ｐ１２、Ｐ３２は浅い第一半導体領域１１を有する甲種画素である。画素Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１、Ｐ２２、Ｐ４２は深い第一半導体領域２１を有する乙種画素である。
【００３７】
半導体基板１００内では、行方向および列方向に交差する方向（斜め方向）において、第一半導体領域、転送チャネル領域、浮遊拡散領域がこの順で周期的に配置されている。転送チャネル領域は転送ゲート電極の下に位置する。
【００３８】
図３（ａ）において転送ゲート電極に示した矢印は転送チャネル領域における信号電荷の転送方向を示している。図３（ａ）から理解されるように、各画素の転送方向は図面上で右上向きまたは右下向きである。行方向成分と列方向成分に転送方向を分解すると、行方向に関してはいずれの転送方向も図面で右向きであるが、列方向に関しては奇数行に配された画素の転送方向は下向き、偶数行に配された画素の転送方向は上向きである。つまり、１行目と２行目、３行目と４行目の同じ列同士の画素は、それらの信号電荷が互いに近づく向きに転送され、２行目と３行目の同じ列同士の画素は、それらの信号電荷が互いに遠ざかる向きに転送される。
【００３９】
図３（ａ）には、半導体領域を絶縁体によって分離（絶縁分離）してなる絶縁分離領域４０を示している。本例の絶縁分離領域４０は絶縁体の大部分が半導体基板１００に埋め込まれたＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造である。絶縁分離領域４０はＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）構造でもよい。あるいは特開２００５−３４７３２５号公報に記載されているように、絶縁体の大部分が半導体基板１００の表面から突出した構造であってもよい。本例では、絶縁分離領域４０は列間に設けられており、列方向に沿って絶縁分離領域４０が延在している。図５（ａ）、（ｂ）に示す様に、絶縁分離領域４０の絶縁体と接する半導体基板１００の表面には、界面シールド領域として第二導電型の第六半導体領域３６が設けられている。
【００４０】
図３（ｂ）には、第二導電型の半導体領域である、第二半導体領域１２、２２および第三半導体領域３３を示している。なお、図３（ｂ）には、図３（ａ）との位置の対比を簡易にするために半導体基板１００の表面におけるゲート電極の位置を点線にて示している。
【００４１】
図３（ｂ）に示す様に、画素Ｐ１２、Ｐ３２は浅い第二半導体領域１２を有する甲種画素である。画素Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１、Ｐ２２、Ｐ４２は深い第二半導体領域２２を有する乙種画素である。図３（ｂ）から理解されるように、第三半導体領域３３は、行方向および列方向に沿って矩形格子状に設けられている。第三半導体領域３３の位置は、連続した第二導電型の半導体領域内の平面方向において第二導電型の不純物濃度のピーク濃度を示す位置で代表される。図４（ａ）ではピーク濃度を示す位置を点線で示しており、ここが実質的なポテンシャル障壁として機能する。
【００４２】
図３（ａ）と図３（ｂ）との相互参照から理解されるように、列間では、半導体基板１００の浅部には絶縁分離領域４０が設けられており、半導体基板１００の深部には接合分離領域が設けられている。本例では、行間には絶縁分離領域は設けられておらず、接合分離領域のみが配されているが、これに限らず、行間に絶縁分離領域を設けることもできるし、列間の絶縁分離領域を省略することもできる。
【００４３】
図４（ａ）に示す様に、本例では、乙種画素である画素Ｐ１１、Ｐ２１、Ｐ３１、Ｐ４１、Ｐ２２、Ｐ４２の第二半導体領域２２は全て同じ深さに設けられている。しかし、これらの画素の或る一部の画素の第二半導体領域２２を別の一部の画素の第二半導体領域２２よりも深い位置に設けることもできる。例えば、画素Ｐ２１、Ｐ４１の第二半導体領域２２を画素Ｐ１１、Ｐ３１、Ｐ２２、Ｐ４２の第二半導体領域２２よりも深い位置に設けることもできる。
【００４４】
図４（ａ）に示す様に、画素Ｐ１２、Ｐ３２の第二半導体領域１２より深部には、第一導電型の第七半導体領域３７が位置している。さらに第七半導体領域３７の下には、画素Ｐ２２とＰ４２の第二半導体領域２２に連続し、画素Ｐ２２とＰ４２の第二半導体領域２２と同じ深さで位置する第二導電型の半導体領域が位置している。しかし、この半導体領域は画素Ｐ１２や画素Ｐ３２の第一半導体領域１１とはＰＮ接合を成していない。そのため、画素Ｐ１２、Ｐ３２の第二半導体領域としては機能しない。図６（ａ）に示す様に、このような第二導電型の半導体領域が画素Ｐ１２、Ｐ３２の下に存在しないようにすることもできる。
【００４５】
図５（ａ）に示す様に、浮遊拡散領域やソース領域、ドレイン領域は第三半体領域３３の上に配されている。浮遊拡散領域やソース領域、ドレイン領域と第三半導体領域の間に中間領域としての第五半導体領域３５が設けられている。この第五半導体領域３５は、ポテンシャルバアリアやパンチスルーストッパ、閾値設定などを目的として、トランジスタのチャネル領域、ソース領域やドレイン領域の濃度の調整を行うために設けられる。その導電型や濃度分布は適宜設定できるが、典型的には第五半導体領域３５の大部分は第二導電型であり、第一導電型であっても第一半導体領域１１、１２や浮遊拡散領域、ソース領域、ドレイン領域よりも不純物濃度は低い。少なくとも第五半導体領域３５の第三半導体領域３３と第四半導体領域３４との間に位置する部分は第二導電型であることが望ましい。
【００４６】
図３（ａ）には図２で説明した各種コンタクトの位置を示している。ゲート電極に接続されたゲートプラグは絶縁分離領域４０の上に位置している。また、半導体基板１００に接続された各コンタクトは第三半導体領域３３上に設けられている。基準コンタクト４００は第三半導体領域３３を介して第二半導体領域１２と電気的に接続している。なお、半導体基板１００に接続されたコンタクトのうち、基準コンタクト４００以外のコンタクト（接続コンタクト、電源コンタクト、出力コンタクト）は接合分離領域上に設けられている。ただし、第三半導体領域３３とこれらコンタクトの間には、ソース領域やドレイン領域などの第一導電型の半導体領域が設けられている。そのため、基準コンタクト４００以外のコンタクトは第三半導体領域３３および第二半導体領域１２と電気的に分離されている。本例の接続コンタクトはいわゆるシェアードコンタクトプラグによって構成されている。
【００４７】
基準コンタクト４００は少なくとも２つの光電変換素子の近傍に設けられる。詳細には、基準コンタクト４００は第三半導体領域３３や第四半導体領域３４、第五半導体領域３５を介在させて、光電変換素子１０、２０の第一半導体領域１１、２１の近傍に位置している。光電変換素子１０，２０が画素の主たる部材であるから、以下、光電変換素子１０，２０を画素として説明する。
【００４８】
本例では複数の画素を、基準コンタクト４００との位置関係に着目して、近傍画素と非近傍画素に分類し、近傍画素をさらに一次近傍画素と二次近傍画素と三次近傍画素に分類する。本例では、一次近傍画素が甲種画素であり、二次近傍画素が乙種画素である。また、三次近傍画素は乙種画素であり、非近傍画素では甲種画素と乙種画素が混在している。
【００４９】
一次近傍画素は基準コンタクト４００に最も近い第一半導体領域１１を有する画素である。二次近傍画素は、基準コンタクト４００に２番目に近い第一半導体領域２１を有する画素である。二次近傍画素は一次近傍画素に隣り合う画素である。基準コンタクト４００から一次近傍画素の第一半導体領域１１までの距離を第三の距離Ｄ３、基準コンタクト４００から二次近傍画素の第一半導体領域２１までの距離を第四の距離Ｄ４とすると、第三の距離Ｄ３は第四の距離Ｄ４（Ｄ３＜Ｄ４）よりも小さい。なお、図４（ａ）では第三の距離Ｄ３と第四の距離Ｄ４とを、その実質的な違いである平面方向での距離で示している。実際には半導体基板１００の深さ方向において、第四半導体領域３４や第五半導体領域３５の厚みもこれらの距離として考慮される。なお、図４（ａ）で示した平面方向での距離Ｄ３はゼロであってもよい。その場合、図６（ａ）に示す様に、基準コンタクト４００と第一半導体領域１１との距離Ｄ３は、第四半導体領域３４の厚みに依存する。三次近傍画素は、一次近傍画素に隣り合う画素の内で二次近傍画素以外の画素であって、二次近傍画素よりも基準コンタクト４００からの距離が大きい第一半導体領域２１を有する画素である。或る画素が一次〜三次近傍画素あるいは非近傍画素のいずれであるかは、その画素に最も近い基準コンタクト４００を基準とするべきである。非近傍画素は一次近傍画素に隣り合わない画素である。ここで、画素Ｐｉｊに隣り合う画素を画素Ｐｇｈとすると、ｇ＝ｉ−１，ｉ，ｉ＋１およびｈ＝ｊ−１，ｊ，ｊ＋１を満たすＰｉｊ以外の画素であり、本例では画素部の最外周を除いてどの画素にも８つ存在する。
【００５０】
図３（ａ）の例において、基準コンタクト４００は、画素Ｐ３２と画素Ｐ２２との間に設けられている。このように本例では２行目と３行目の間に基準コンタクト４００が設けられている。画素Ｐ３２が一次近傍画素に該当し、画素Ｐ２２が二次近傍画素に該当する。画素Ｐ２１、Ｐ３１、Ｐ４１、Ｐ４２が三次近傍画素に該当する。画素Ｐ１１、Ｐ１２が非近傍画素に該当する。
【００５１】
本例では、基準コンタクト４００は第三半導体領域３３上に設けられる。つまり、第三半導体領域３３は互いに隣り合う第一半導体領域１１と第一半導体領域２１の間に位置するため、平面的に見ると、基準コンタクト４００は互いに隣り合う第一半導体領域１１と第一半導体領域２１の間に位置する。つまり、間に基準コンタクト４００が位置する互いに隣接する第一半導体領域１１、２１を有する画素に関して、より基準コンタクト４００に近い方の第一半導体領域１１を有する画素が一次近傍画素である。より基準コンタクト４００から遠い方の第一半導体領域２１を有する画素が二次近傍画素である。
【００５２】
本例では基準コンタクト４００は絶縁分離領域４０の無い行間に設けられているが、列間に設けることもできる。基準コンタクト４００を例えば画素Ｐ３２と画素Ｐ３１との間に設けることもできる。その場合には、基準コンタクト４００と画素Ｐ３２との距離は、基準コンタクト４００と画素Ｐ３１との距離よりも小さくするとよい。２行目と３行目の間であっても、画素Ｐ２１と画素Ｐ３１との間には基準コンタクト４００が設けられていない。
【００５３】
図６（ｂ）に示す様に、基準コンタクト４００の一部が第一半導体領域１１の上に位置してもよい。この場合も、基準コンタクト４００と第一半導体領域１１との距離Ｄ３は、第四半導体領域３４の厚みに依存する。基準コンタクト４００を第一半導体領域１１の上のみに設けることもできるが、受光量の低下やノイズの増加、第二半導体領域１２までの抵抗の増大などの観点からこれを避けることが望ましい。また、図６（ｂ）に示す様に、基準コンタクト４００の一部が第三半導体領域３３のポテンシャル障壁よりも第一半導体領域２１側に位置してもよいが、乙種画素でのノイズの増加が懸念されるため、極力これを避けることが望ましい。一次近傍画素の第一半導体領域１１と二次近傍画素の第一半導体領域２１との距離をＤＰとすると、第四の距離Ｄ４はＤＰ／２よりも大きいことが望ましい。基準コンタクト４００の径はＤＰ／２よりも小さくすると良い。距離ＤＰは１．０μｍ以下でありうる。図６（ｃ）は変形例の平面模式図であるが、甲種画素の第一半導体領域１１の面積を小さくして、空いたスペースに基準コンタクトを設けることもできる。
【００５４】
図１（ａ）に示した白抜き丸は画素部９１０における基準コンタクト４００の大まかな位置を示している。図１（ａ）から理解されるように、画素部９１０における基準コンタクト４００の数は、画素部９１０における画素数よりも少なくできる。受光画素部９１１におけるにおける基準コンタクト４００の数が受光画素部９１１における画素数よりも少ないことが画質の向上に効果的である。図１（ａ）では、画素部９１０において８画素に１つの割合で基準コンタクト４００を設けており、全４１４画素に対して、基準コンタクト４００の数は１／４未満の５５個となっている。画素部９１０における基準コンタクト４００の数は、画素部９１０における画素数の１／４未満、１／８以下、さらには１／１６以下であってもよい。例えば１００〜１００００画素に１つの割合で基準コンタクトを設けることもできる。例えば一つの基準コンタクト４００で１００〜１００００μｍ２の区域に存在する画素に基準電位を付与できる。基準コンタクト４００を増やすほどシェーディングを低減できる。本例では、基準コンタクト４００は矩形格子状に配置されているが、斜方格子状、六角格子状あるいは正方格子状に配置してもよい。
【００５５】
遮光画素部９１２の構造は受光画素部９１１の構造に極力近いことが好ましいため、受光画素部９１１と遮光画素部９１２とで基準コンタクト４００の密度（数／面積）を近づけるとよい。つまり遮光画素部９１２における基準コンタクト４００の数もまた受光画素部９１１における画素数よりも少ないことが好ましい。基準コンタクト４００の配列が周期的であることが画素の特性均一化にとって好ましい。
【００５６】
図１（ａ）に示した例では、図示はしないが、第二半導体領域１２が画素部９１０から中間部９２０に延在しており、中間部９２０にも第二半導体領域１２と電気的に接続する基準コンタクト４００が設けられている。中間部９２０の基準コンタクト４００の数は８６であり、画素部９１０の基準コンタクト４００の数よりも多くなっている。
【００５７】
中間部９２０に設けられた基準コンタクト４００の数は画素部９１０の基準コンタクト４００の数よりも大きくてよい。また、中間部９２０に設けられた基準コンタクト４００の密度は画素部９１０の基準コンタクト４００の密度よりも大きくてよい。ここで密度は、画素部９１０あるいは中間部９２０における基準コンタクト４００の数を画素部９１０あるいは中間部９２０の面積で割った値である。中間部９２０に多くの基準コンタクト４００を設けることで、画素部９１０の電位分布を安定化あるいは均一化することができる。
【００５８】
本例では複数の画素を長波長画素と中波長画素と短波長画素に分類する。長波長画素と中波長画素と短波長画素の違いは、カラーフィルタの主透過波長である。長波長画素のカラーフィルタの主透過波長である第一波長は中波長画素のカラーフィルタの主透過波長である第二波長よりも長い。短波長画素のカラーフィルタの主透過波長である第三波長は第二波長よりも短い。図２、図３には、各画素のカラーフィルタの主透過光の一例を波長の長い順からＲ，Ｇ，Ｂで示している。例えば、長波長光Ｒは赤色光、中波長光Ｇは緑色光、短波長光Ｂは青色光である。本例では、画素Ｐ２１、Ｐ４１は赤色光フィルタが設けられた長波長画素に該当する。画素Ｐ１１、Ｐ３１、Ｐ２２、Ｐ４２は緑色光フィルタが設けられた中波長画素に該当する。画素Ｐ１２、Ｐ３２は青色光フィルタが設けられた短波長画素に該当する。本例ではカラーフィルタアレイはベイヤー配列に従って形成されている。
【００５９】
画素部９１０に設けられた複数の画素Ｐは、上述したようにいくつかの観点で分類される。これらの観点を複合して、複数の画素を第一種画素、第二種画素、第三種画素、第四種画素に分類する。具体的には、甲種画素かつ一次近傍画素が第一種画素、乙種画素かつ二次近傍画素が第二種画素、長波長画素が第三種画素、甲種画素かつ非近傍画素が第四種画素である。
【００６０】
図１（ａ）において、第一種画素には「１」と、第二種画素には「２」と、第三種画素には「３」と、第四種画素には「４」とそれぞれ記している。なお無印の画素は第一乃至第四種画素のいずれかであってもよいし、これら以外の画素であってもよい。これら以外の画素としては例えば撮像用画素ではなく、専ら焦点検出用に用いられる画素が挙げられる。
【００６１】
二次近傍画素は、一次近傍画素に比べて基準コンタクト４００に起因する暗電流が小さいと考えられる。第三半導体領域３３が形成するポテンシャル障壁が基準コンタクト４００に起因するノイズ電荷の分水嶺として機能しうる。そのため、基準コンタクト４００に起因する画素毎のノイズ電荷の多寡は、分水嶺に対する基準コンタクト４００の位置に応じて異なるであろう。基準コンタクト４００は分水嶺に対して一次近傍画素側に位置するため、二次近傍画素は一次近傍画素に比べて基準コンタクト４００に起因するノイズ電荷を蓄積しにくくなると考えられる。
【００６２】
甲種画素は、乙種画素に比べて半導体基板１００の深部で生じる暗電流が小さい。第二半導体領域１２、２２が形成するポテンシャル障壁が半導体基板１００の深部で生じるノイズ電荷の分水嶺として機能しうる。そのため、半導体基板１００の深部で生じるノイズ電荷の多寡は、半導体基板１００における分水嶺の深さに応じて異なるであろう。甲種画素は乙種画素に比べて第二半導体領域による分水嶺が浅いため、半導体基板１００の深部で生じるノイズ電荷を蓄積しにくくなると考えられる。
【００６３】
なお、甲種画素は、乙種画素に比べてダイナミックレンジが低いという特徴がある。そのため、全ての画素の第二半導体領域を甲種画素の様に浅くすると、撮像装置１０００全体のダイナミックレンジが低下してしまう。本例では、一部の画素のみを甲種画素とすることで、撮像装置１０００全体のダイナミックレンジが大きく損なわれることを抑制している。
【００６４】
以上のような理由から、本例の撮像装置１０００においては、第一種画素と第二種画素間でのノイズレベルの差を低減することができる。すなわち、本例では、一次近傍画素である画素Ｐ３２を甲種画素とすることで、画素Ｐ３２の暗電流のうち半導体基板１００の深部で生じる分を少なくしている。そして、ある基準コンタクト４００の近傍に位置する乙種画素である画素Ｐ２２を二次近傍画素とすることで、画素Ｐ２２の暗電流のうち基準コンタクト４００に起因する分を少なくしている。これにより、一次近傍画素と二次近傍画素とで一方が他方よりも極端に暗電流が大きいという事態を回避できる。
【００６５】
また、近傍画素同士の転送の向きを基準コンタクト４００に対して互いに逆向きにすることで、基準コンタクト４００に起因する暗電流が信号に乗ることを抑制できる。近傍画素を別々の増幅トランジスタに接続することで、特定の増幅トランジスタでのみ暗電流が極端に大きくなることを抑制できる。
【００６６】
基準コンタクト４００が設けられる半導体基板１００の表面が受光面である場合、甲種画素のカラーフィルタの主透過波長を乙種画素のカラーフィルタの主透過波長よりも短くすると良い。シリコンでは、長波長光にくらべて短波長光で可視光の吸収が大きいため、長波長光によって生成された信号電荷を収集するには甲種画素よりも乙種画素が有利なためである。逆に基準コンタクト４００が設けられるシリコン基板の表面とは反対の裏面が受光面である場合、乙種画素のカラーフィルタの主透過波長を甲種画素のカラーフィルタの主透過波長よりも短くすると良い。図６（ｄ）は、半導体基板の裏面側にカラーフィルタやマイクロレンズを配置した場合の断面模式図を示している。例えば、表面から浅い第二半導体領域１２を有する画素には赤色のカラ−フィルタ２７０Ｒを設けている。一方、表面から深い第二半導体領域２２を有する画素には緑色のカラ−フィルタ２７０Ｇまたは青色のカラーフィルタ２７０Ｂを設けている。
【００６７】
図４（ｂ）は長波長光Ｒ、中波長光Ｇ、短波長光Ｂの光路を模式的に表している。撮像システム２０００は、光学系１０１０として、非テレセントリック光学系または物体側テレセントリック光学系を備える。その場合、受光面への入射角は受光画素部９１１の中央から周辺に向けて放射状に大きくなる。つまり、撮像装置１０００の受光面への入射角は、受光画素部９１１の中央付近では０度に近く、受光画素部９１１の中央から離れるほど入射角が大きくなる。例えば、受光画素部９１１を３×３の９つの区域に分割して考えることができる。９つの区域を中央区域、右上区域、右区域、右下区域、下区域、左下区域、左区域、左上区域と呼ぶことにする。例えば、図１（ａ）において、受光画素部９１１の右上区域では光は図面の右上に向かって広がるように入射し、受光画素部９１１の左下区域では光は左下に向かって広がるように入射する。図４（ｂ）は図１（ａ）においてハッチングを付けた右上区域における、中央側（Ｎ−Ｎ’線のＮ側）から周辺側（Ｎ−Ｎ’線のＮ’側）へ向かう方向での断面図であるから、入射光は図４（ｂ）に示したように傾いて入射する。ここで、絶縁膜２００から半導体基板１００の上面や転送ゲート１１５、１１３の転送ゲート電極の上面へ入射した光（Ｒ，Ｇ，Ｂ）は受光面に対する角度が小さくなる様に屈折する。これに対し、転送ゲート１１５、１１３の転送ゲート電極の側面への入射光（Ｒ’，Ｇ’，Ｂ’）は、受光面に対する角度が大きくなるように屈折する。これは、ポリシリコンからなる転送ゲート１１５，１１３の転送ゲート電極の屈折率（例えば４．０）が絶縁膜２００の屈折率（例えば１．４〜２．３）より高いことに起因する。このような転送ゲート１１５、１１３の転送ゲート電極の側面への入射光が迷光となって他の画素で光電変換されると、混色を生じる。半導体基板１００に吸収されにくい波長の光ほど迷光となりやすく、混色の原因として顕著になる。シリコンにおいては赤色光などの長波長光で顕著になるため、ここでは赤色光フィルタを含む画素の転送ゲート１１５の転送ゲート電極の側面への入射光が迷光となりやすい。これは転送ゲート１１７においても同様である。そして、図１（ｂ−２）に示す様に、光導波路２１０を設けることにより入射光の散逸が少なくなると、このような要因による迷光が目立つことになる。特に、図１（ｂ−２）に示す様に、光導波路２１０がゲート電極１１０の側面と対向する位置まで延在するような場合には、光導波路２１０からの漏れ光がポリシリコンゲート電極１１０の側面に入射し易くなる。本例では、長波長画素の転送ゲート電極は、図面上、その画素の第一半導体領域１１の右上部に設けられている。そのため、受光画素部９１１の中でも、図面上で右上区域では斜め入射光が転送ゲート電極の光電変換素子側の側面に入射し易くなる。その結果、受光画素部９１１の右上区域において混色が顕著になる。ベイヤー配列の場合、斜め方向においては長波長画素と短波長画素が並んでいるため、長波長画素からの赤色光の迷光が、本来青色光を検出する短波長画素で検出され、画像では受光画素部９１１の右上区域に対応する部分において、青色が強調されて出力され得る。さらに本例では、受光画���部９１１の全体に渡って、図３（ａ）、（ｂ）のレイアウトが並進対称に配されているため、図面上で左上、左下、右下の区域では転送ゲート電極の側面への入射光は生じにくい。そのため、画像において左上、左下、右下区域に対応する部分と比較すると右上区域に対応する部分の青色の強さが際立つのである。なお、図３（ａ）、（ｂ）のレイアウトを、受光画素部９１１の中央を中心として回転対称に配した場合には全体的に青っぽい画像となり得る。
【００６８】
ここでは、長波長画素の転送ゲート電極を画素の右上部に配置した例を挙げたが、長波長画素の転送ゲート電極を画素の右部に配置した場合にも類似した問題が生じ得る。カラーフィルタがベイヤー配列に従う場合には、長波長画素の転送ゲート電極の右隣りには中波長画素が存在する。そのため、受光画素部９１１の右区域において、赤色光が中波長画素への混色となり、受光画素部９１１の右区域に対応する部分で緑色の強さが際立つ画像となる。このように、撮影画像において、撮像部である受光画素部９１１の特定の区域に対応した部分の色味が他の区域に対応した部分の色味と異なる現象が生じる。
【００６９】
本例では、このように長波長画素の転送ゲート１１５の転送ゲート電極へ入射する長波長光の混色を転送ゲート電極の位置と第二半導体領域１２の深さによって低減することができる。すなわち、長波長画素の転送ゲート電極の側面の内、長波長光が入射しうる部分が、長波長画素の光電変換素子２０と甲種画素の光電変換素子１０との間に位置するように転送ゲート電極を配置する。これにより、長波長画素の転送ゲート電極に入射した光が、甲種画素の光電変換素子１０の下方に導かれる。具体的には、上述したように、長波長画素の転送ゲート１１５の転送ゲート電極を長波長画素である画素Ｐ４１の第一半導体領域２１と甲種画素である画素Ｐ３２の第一半導体領域１１の間の領域の上方に設ける。受光画素部９１１の少なくとも一部の区域において、画素Ｐ４１の光電変換素子２０（第一半導体領域２１）と、画素Ｐ３２の光電変換素子１０（第一半導体領域１１）が受光画素部９１１の中央から周辺に向かってこの順に並んでいる。そして、画素Ｐ４１の転送ゲート１１５が画素Ｐ４１の光電変換素子２０と画素Ｐ３２の光電変換素子１０の間に位置する。本例では、この並び順は、受光画素部９１１の右上の区域で成立する。また、本例では、長波長画素の転送の向きの先に甲種画素が位置している。典型的には、長波長画素の受光面における光学中心と、甲種画素の受光面における光学中心とを結ぶ直線が、長波長画素の転送ゲートを貫くように位置する。
【００７０】
甲種画素において第二半導体領域１２の下方に第一導電型の半導体領域あるいは第二半導体領域１２よりも薄い第二導電型の半導体領域が存在する場合、これらの領域に対して第二半導体領域１２がポテンシャル障壁として機能する。そのため第二半導体領域１２の下方の領域で迷光による光電変換が生じても、当該画素での混色は抑制される。ここでは第三種画素である画素Ｐ４１からの迷光による混色を第一種画素である画素Ｐ３２で抑制する例を説明した。このように、基準コンタクト４００に対して一次近傍画素となる画素Ｐ３２の第二半導体領域１２の浅さを生かすことができる。しかし、基準コンタクト４００とは無関係に、第三種画素である画素Ｐ２１からの迷光による混色も、第四種画素である画素Ｐ１２は抑制することができる。このように、非近傍画素であっても甲種画素を設けることは有効である。上述のように長波長画素の転送ゲート電極を画素の右部に配置する場合には、中波長画素を甲種画素とすることで同様に混色の影響を低減することができる。しかし、甲種画素とすることによる光電変換効率の低下は短波長画素よりも、半導体基板１００の深部により多くの光が届く中波長画素で大きい。そのため、甲種画素を、中波長画素ではなく短波長画素とすることで、中波長画素を甲種画素にする場合に比べて光電変換効率の低下を抑制することができる。半導体基板１００の表面より深くに埋められた絶縁体を含む絶縁分離領域４０は、半導体と絶縁体との屈折率差により半導体基板１００内の迷光を反射し得る。そのため、長波長画素と短波長画素との間に絶縁分離領域４０（ＳＴＩ）を設けることで、半導体基板１００内での混色の発生を抑制しうる。
【００７１】
以下、撮像装置１０００の製造方法の一例を説明する。図７、図８は図５（ａ）に対応する断面において、撮像装置の製造方法の一例を示す図である。
【００７２】
＜工程Ａ＞図７（ａ）を用いて工程Ａを説明する。半導体基板１００としては、第二導電型の半導体基体の上に第一導電型の半導体層をエピタキシャル成膜により形成したものを用いることができる。実質的にこの第一導電型の半導体層（エピタキシャル層）が半導体基板１００として機能する。半導体基板１００の浅部にトレンチを形成し、トレンチの内表面に第六半導体領域３６として機能する第二導電型の不純物層７３６を形成する。この不純物層７３６は例えば１０〜５０ＫｅＶの注入エネルギー、１×１０１３〜５×１０１３（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。そして、トレンチに絶縁体を埋め込んで絶縁分離領域４０を形成する。次いで、半導体基板１００の深部（エピタキシャル層の深部）に乙種画素Ｐ２における第二半導体領域２２として機能する第二導電型の不純物層７２２を形成する。この不純物層７２２は例えば２〜４ＭｅＶの注入エネルギー、１×１０１１〜１×１０１２（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。
【００７３】
＜工程Ｂ＞図７（ｂ）を用いて工程Ｂを説明する。半導体基板１００の深部に第三半導体領域３３として機能する第二導電型の不純物層７３３１〜７３３４を形成する。この不純物層７３３１〜７３３４はいずれも１×１０１１〜１×１０１２（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。不純物層７３３１、７３３２は例えば０．７５〜２．０ＭｅＶの注入エネルギーで、不純物層７３３３、７３３４は例えば０．２５〜０．７５ＭｅＶの注入エネルギーで形成できる。
【００７４】
また、半導体基板１００の深部に第二半導体領域１２として機能する第二導電型の不純物層７１２を形成する。この不純物層７１２は例えば０．７５〜２．０ＭｅＶの注入エネルギー、１×１０１１〜１×１０１２（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。不純物層７１２と不純物層７３３２とがほぼ同じ深さに位置している。不純物層７１２と不純物層７３３２とが重なるように形成することもできる。不純物層７１２のドーズ量を不純物層７３３２のドーズ量よりも高くしてもよい。不純物層７３３２のドーズ量を不純物層７３３１と不純物層７３３３の少なくとも一方よりも低くしてもよい。本例では不純物層７３３１、７３３２、７３３３、７３３４を同じマスクで、不純物層７１２を不純物層７３３２とは別のマスクで形成している。不純物層７３３１、７３３３、７３３４を同じマスクで形成し、不純物層７１２と不純物層７３３２とを１つのマスクで形成することもできる。
【００７５】
＜工程Ｃ＞図７（ｃ）を用いて工程Ｃを説明する。
【００７６】
半導体基板１００の浅部に第五半導体領域３５として機能する第二導電型の不純物層７３５１、７３５２を形成する。本例では、不純物層７３５１は行間に形成され、列間には形成されない。不純物層７３５２は行間及び列間に形成される。この不純物層７３５１、７３５２は例えば５０〜５００ＫｅＶの注入エネルギー、１×１０１１〜１×１０１３（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。半導体基板１００の浅部に第一半導体領域１１、２１として機能する第一導電型の不純物層７１１、７２１を形成する。この不純物層７１１、７２１は例えば１０〜５００ＫｅＶの注入エネルギー、１×１０１１〜１×１０１３（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。なお、上述したように第一半導体領域２１は第一半導体領域１１よりも深くまで配されうる。しかし、不純物層７１１、７２１の形成条件は同じでよく、同時に形成することができる。その場合、第一半導体領域２１の第一半導体領域１１よりも深い部分は半導体基板１００（エピタキシャル層）の濃度が支配的となる。つまり、不純物層７１１、７２１の下方の領域の導電型および濃度プロファイルは、エピタキシャル層に対する不純物層７１２のカウンタードープの有無が支配的となる。
【００７７】
＜工程Ｄ＞図７（ｄ）を用いて工程Ｄを説明する。
【００７８】
半導体基板１００上にゲート絶縁膜を形成したのち、ポリシリコン膜を成膜する。ポリシリコン膜に対して、画素部９１０および周辺部９３０のＮＭＯＳトランジスタに対応した部分に第一導電型の不純物を注入し、周辺部９３０のＰＭＯＳトランジスタに対応した部分に第二導電型の不純物を注入する。適当なマスクを用いてポリシリコン膜をパターニングしてゲート電極８１０を形成する。このポリシリコン膜への不純物の導入は例えば１〜５０ＫｅＶの注入エネルギー、１×１０１４〜１×１０１６（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。
【００７９】
＜工程Ｅ＞図７（ｅ）を用いて工程Ｅを説明する。
【００８０】
半導体基板１００の浅部に浮遊拡散領域や増幅トランジスタのソース領域、ドレイン領域などとして機能する第一導電型の不純物層７２３を形成する。この不純物層７２３は例えば１〜５０ＫｅＶの注入エネルギー、１×１０１２〜１×１０１４（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。
【００８１】
半導体基板１００の浅部に第四半導体領域３４として機能する第二導電型の不純物層７３４を形成する。この不純物層７３４は例えば１〜５０ＫｅＶの注入エネルギー、１×１０１２〜１×１０１４（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。これまでの工程で半導体基板１００内に不純物が導入されるが、適切なタイミングで半導体基板１００の加熱が行われる。この加熱によって各不純物層の不純物が半導体基板１００内に拡散し、適切な半導体領域の不純物濃度分布が得られる。
【００８２】
＜工程Ｆ＞図７（ｆ）を用いて工程Ｆを説明する。
【００８３】
半導体基板１００の上に、適当な表面絶縁層（不図示）や、層間絶縁層２０１を形成する。層間絶縁層２０１にコンタクトホール２０３を形成する。コンタクトホール２０３を介して半導体基板１００に不純物を導入する。これはコンタクト抵抗を下げるためである。基準コンタクト４００となる部分には第二導電型の不純物が導入され、電源コンタクトや出力コンタクト、接続コンタクトとなる部分には第一導電型の不純物が少なくとも導入される。第一導電型の不純物と第二導電型の不純物は、例えば１〜１００ＫｅＶの注入エネルギー、１×１０１４〜１×１０１６（ｉｏｎｓ／ｃｍ２）のドーズ量で形成できる。基準コンタクトのための第二導電型の不純物のドーズ量を、電源コンタクトや出力コンタクトのための第一導電型の不純物のドーズ量よりも高くすることもできる。例えば第二導電型の不純物のドーズ量を第一導電型の不純物のドーズ量の５〜２０倍にすることができる。Ｗ−ＣＭＰ法によりコンタクトプラグを形成する。
【００８４】
その後は、例えば図１（ｂ−１）、（ｂ−２）に示した撮像装置１０００とする工程を経る。銅配線やアルミ配線による配線工程を経て絶縁膜２００を形成したのち、絶縁膜２００に開口を形成する。絶縁膜２００より屈折率の高い窒化シリコン等の材料を開口に埋め込んで光導波路２１０を形成する。なお、開口を形成する際に、層間絶縁層を形成する前に形成された窒化シリコン層をエッチングストッパとして用いることもできる。この窒化シリコン層は開口に埋め込まれる窒化シリコン等の高屈折率材料と共に光導波路２１０を構成しうる。エッチングストッパとしての窒化シリコン層が転送ゲートのポリシリコンゲート電極１１０の側面を覆うことで、光導波路２１０がポリシリコンゲート電極１１０の側面と対向する位置まで延在することになる。光導波路２１０を形成後、第二レンズ２５０、カラーフィルタ２７０、第一レンズ２９０を順次形成して撮像装置１０００を得ることができる。
【符号の説明】
【００８５】
１１  第一半導体領域（甲種画素）
１２  第二半導体領域（甲種画素）
２１  第一半導体領域（乙種画素）
２２  第二半導体領域（乙種画素）
３３  第三半導体領域
１００  半導体基板
４００  基準コンタクト
９１０  画素部
１０００  撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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