(57)【要約】【課題】高耐圧で逆回復特性に優れた半導体装置を提供する。【解決手段】埋め込み酸化層を備えた第１導電型のＳＯＩ基板と、前記ＳＯＩ基板上に形成された第１導電型の半導体領域と、前記ＳＯＩ基板上に形成された前記第１導電型の半導体領域の長辺にその長辺が並行するように配置した第２導電型の半導体領域と、前記第１導電型の半導体領域および第２導電型の半導体領域を取り囲む素子分離領域とを備えた半導体装置において、該素子分離領域は、前記第１導電型の半導体領域の長辺の一方端とそれに隣接する素子分離領域間の距離が、前記第２導電型の半導体領域の長辺の一方端とそれに隣接する素子分離領域間の距離よりも長くなる凸型に設定した。【選択図】図１
2014011395.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化層を備えた第１導電型のＳＯＩ基板と、
前記ＳＯＩ基板上に形成された第１導電型の半導体領域と、
前記ＳＯＩ基板上に形成された前記第１導電型の半導体領域の長辺にその長辺が並行するように配置した第２導電型の半導体領域と、
前記第１導電型の半導体領域および第２導電型の半導体領域を取り囲む素子分離領域とを備えた半導体装置において、
該素子分離領域は、前記第１導電型の半導体領域の長辺の一方端とそれに隣接する素子分離領域間の距離が、前記第２導電型の半導体領域の長辺の一方端とそれに隣接する素子分離領域間の距離よりも長くなる凸型に設定したことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
第２導電型の半導体領域の長辺の一方端とそれに隣接する素子分離領域間の距離は、逆電圧が印加されたとき第２導電型の半導体領域付近に形成される空乏層の拡がり以下に設定することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１導電型の拡散領域の長辺の長さと、前記第２導電型の半導体領域の長辺の長さは等しいことを特徴とする半導体装置。
【請求項４】
埋め込み酸化層を備えた第１導電型のＳＯＩ基板と、
前記ＳＯＩ基板上に形成された第１導電型の半導体領域と、
前記ＳＯＩ基板上に形成された前記第１導電型の半導体領域の長辺にその長辺が並行するように配置した第２導電型の半導体領域と、
前記第１導電型の半導体領域および第２導電型の半導体領域を取り囲む素子分離領域とを備えた半導体装置において、
前記第１導電型の半導体領域の長辺の長さをｂ２、長辺の一方端とそれに隣接する素子分離領域間の距離ｂ１，長辺の他方端とそれに隣接する素子分離領域間の距離ｂ３とし、
前記第２導電型の半導体領域の長辺の長さをａ２、長辺の一方端とそれに隣接する素子分離領域間の距離ａ１，長辺の他方端とそれに隣接する素子分離領域間の距離ａ３としたとき、
ａ１＋ａ２＋ａ３＜ｂ１＋ｂ２＋ｂ３に設定したことを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
第１導電型の半導体領域と第２導電型の半導体領域は交互に複数回連続して配置したことを特徴とする半導体装置。  
【請求項６】
請求項１記載の半導体装置において、
素子分離領域は、少なくとも最内周に配置した凸型の素子分離領域の外周に多重に設けたことを特徴とする半導体装置。
【請求項７】
埋め込み酸化層を備えた第１導電型のＳＯＩ基板と、
前記ＳＯＩ基板上に形成された第１導電型の半導体領域と、
前記ＳＯＩ基板上に形成された前記第１導電型の半導体領域の長辺にその長辺が並行するように配置した第２導電型の半導体領域と、
前記第１導電型の半導体領域に形成した第２導電型のコレクタ領域、前記第２導電型の半導体領域に形成した第１導電型のエミッタ領域、前記第２導電型の半導体領域上に形成したゲートとして機能する電極と、
前記第１導電型の半導体領域および第２導電型の半導体領域を取り囲む素子分離領域とを備えた半導体装置において、
前記第１導電型の半導体領域の長辺の長さをｄ２、長辺の一方端とそれに隣接する素子分離領域間の距離ｄ１，長辺の他方端とそれに隣接する素子分離領域間の距離ｄ３とし、
前記第２導電型の半導体領域の長辺の長さをｃ２、長辺の一方端とそれに隣接する素子分離領域間の距離ｃ１，長辺の他方端とそれに隣接する素子分離領域間の距離ｃ３としたとき、
ｃ１＋ｃ２＋ｃ３＜ｄ１＋ｄ２＋ｄ３であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板上に形成された横型のダイオードおよび絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）に関する。
【背景技術】
【０００２】
近年、デバイス分離領域が小さく、寄生トランジスタフリーという特徴から、ＳＯＩ（Silicon on Insulator）基板を用いた高耐圧パワーＩＣの開発が盛んに行われている。高耐圧パワーＩＣの開発においては、負荷を直接駆動する高耐圧出力デバイスの性能向上が、出力特性やチップサイズ低減の観点から必須となる。
【０００３】
特許文献１には、ＳＯＩ基板を用いた横型ダイオードの例が開示されている。この文献には、アノード領域のｐウェル層の長辺方向の端部とダイオードを取り囲むように形成される素子分離領域との距離ｄを、最大定格となる逆方向電圧印加時に空乏層が素子分離領域まで伸びる５μｍ以下にすることにより、逆方向回復時のpウェル層の端部での電界強度を低減し、ホール電流を抑制し、局所的な温度上昇を抑制することが示されている。
【０００４】
図１２は、特許文献１で開示されている横型ダイオードの例を示す図である。図１２において、図１２（ａ）は平面図、図１２（ｂ）は断面図（Ａ−Ａ’）、図１２（Ｃ）は断面図（Ｂ−Ｂ’）である。
【０００５】
アノード領域Ａ１８では、ｎ−ドリフト層Ａｌｌに選択的にｐウエル層Ａ８を形成し、該ｐウエル層Ａ８の表面にｐコンタクト層Ａ１３を形成し、アノード電極Ａ１６が前記ｐコンタクト層Ａ１３に導通接続するようにアノードプラグＡ１４を設けている。
【０００６】
カソード領域Ａ１９では、ｎ−ドリフト層Ａ１１に選択的にｎコンタクト層Ａ９を形成し、カソード電極Ａ１７がコンタクト層Ａ９に導通接続するようにカソードプラグＡ１５設けられている。
【０００７】
図１２（ａ）に示すように、アノード領域Ａ１８とカソード領域Ａ１９はそれぞれストライプ形状であって、その長辺が対向して配置され、ダイオードは素子分離領域Ａ１０により囲まれている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許公開２０１１２７８６６９号明細書（特開２０１１−２３８７７１公報）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
前記横型ダイオードは、アノード領域のｐウェル層Ａ８の長辺方向の端部とダイオードを取り囲むように形成される素子分離領域Ａ１０との距離ｄを所定の値以下に設定している。
【００１０】
距離ｄは、ダイオードの最大定格である逆電圧ＶＲを印加したときにアノード領域のｐウェル層近傍に形成される空乏層の広がり以下、すなわち、最大定格逆電圧ＶＲを印加したときに形成される空乏層が素子分離領域に接するように設計する。
【００１１】
リカバリ時、ホールはｐウェル層８の長辺方向の端部に向けて流れるが、距離ｄを小さく設計することで距離ｄが大きい場合よりも前記ホールの量が減少する。また、空乏層はｐウェル層Ａ８とｎ−ドリフト層Ａｌｌの境界からｎ−ドリフト層Ａ１１に向かって伸びるが、Ｐウエル層Ａ８の長辺方向の端部と素子分離領域Ａ１０の間のｎ−ドリフト層Ａｌｌが空乏化し、Ｐウエル層Ａ８の長辺方向の端部から素子分離領域Ａ１０にかけての電位勾配が緩やかになり、電界強度が低減する。これにより、逆回復耐量の優れたデバイスとなる。
【００１２】
前記従来構造のダイオードでは、カソード領域の長辺方向の端部と素子分離領域との距離ｆは、耐圧を高めるためには大きい方が好ましい。このため、耐圧が高い素子ほど距離ｄと距離ｆの差は大きく設定しなければならない。しかし、この差が大きくなった場合、オン導通時にカソード領域Ａ９の端部に電流が集中し破壊に至る恐れがある。これを防ぐため距離ｄを大きくすると、逆回復耐量の劣化やアノード領域の長辺方向端部周辺に過剰に蓄積したホールにより逆回復電流が増大する。
【００１３】
本発明はこれらの問題点に鑑みてなされたもので、高耐圧で逆回復特性に優れた半導体装置を提供するものである。
【課題を解決するための手段】
【００１４】
本発明は上記課題を解決するため、次のような手段を採用した。
【００１５】
埋め込み酸化層を備えた第１導電型のＳＯＩ基板と、前記ＳＯＩ基板上に形成された第１導電型の半導体領域と、前記ＳＯＩ基板上に形成された前記第１導電型の半導体領域の長辺にその長辺が並行するように配置した第２導電型の半導体領域と、前記第１導電型の半導体領域および第２導電型の半導体領域を取り囲む素子分離領域とを備えた半導体装置において、該素子分離領域は、前記第１導電型の半導体領域の長辺の一方端とそれに隣接する素子分離領域間の距離が、前記第２導電型の半導体領域の長辺の一方端とそれに隣接する素子分離領域間の距離よりも長くなる凸型に設定した。
【発明の効果】
【００１６】
本発明は、以上の構成を備えるため、高耐圧で逆回復特性に優れた半導体装置を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】第１の実施形態にかかる半導体装置示す図である。
【図２】従来および本実施形態の横型ダイオードの逆回復過程における電流および電圧波形を示す図である。
【図３】第二の実施形態にかかる半導体装置示す平面図である。
【図４】第三の実施形態にかかる半導体装置示す平面図である。
【図５】第四の実施形態にかかる半導体装置示す平面図である。
【図６】第五の実施形態にかかる半導体装置示す平面図である。
【図７】第六の実施形態にかかる半導体装置示す平面図である。
【図８】第七の実施形態にかかる半導体装置示す平面図である。
【図９】第八の実施形態にかかる半導体装置示す図である。
【図１０】横型ＩＧＢＴおよび横型ダイオードを用いたモータ駆動用インバータＩＣの例を示す図である。
【図１１】インバータＩＣの動作モード例を簡略に示した図である。
【図１２】従来の横型ダイオードの例を示す図である。
【発明を実施するための形態】
【００１８】
以下、実施形態を添付図面を参照しながら説明する。
【００１９】
（実施形態１）
図１は本発明の第１の実施形態にかかるダイオードを示す図であり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ’断面図である。ＳＯＩ基板であるｎ型半導体基板２に、ｐ型アノード領域３およびｎ型カソード領域４を形成し、これらを素子分離領域１で取り囲んでいる。ここで、ｎ型半導体基板２は、単結晶シリコンからなり、図示しない支持基板上に、絶縁層である埋め込み酸化層を介して形成される。また、ｐ型アノード領域３およびｎ型カソード領域４はｎ型半導体基板２に不純物を拡散することにより形成される。
【００２０】
ｐ型アノード領域３およびｎ型カソード領域４はストライプ形状であって、ストライプの長辺を対向して配置する。ｎ型カソード領域４の長辺方向の一端と隣接する素子分離領域１の距離ｂｌと、ｎ型カソード領域４の長辺方向の他の一端と隣接する素子分離領域１の距離ｂ３は、それぞれダイオードの最大定格である逆電圧ＶＲを満たす距離に設定する。
【００２１】
また、ｐ型アノード領域３の長辺方向の一端と隣接する素子分離領域１の距離ａｌと、ｐ型アノード領域３の長辺方向の他の一端と隣接する素子分離領域１の距離ａ３は、それぞれ逆電圧ＶＲを印加したときにｐ型アノード領域近傍に形成される空乏層の広がり以下に設定する。また、ｐ型アノード領域３の長辺方向の長さａ２とｎ型カソード領域４の長辺方向の長さｂ２は同等程度に設定する。
【００２２】
このように、素子分離領域１は、ｐ型アノード領域３の長辺方向の長さａ２、距離ａｌおよび距離ａ３の和ａと、ｎ型カソード領域４の長辺方向の長さｂ２、距離ｂｌおよび距離ｂ３の和ｂは，ａ＜ｂとなるように素子内部から素子外部の方向に向けて凸型に形成する。
【００２３】
図２は、従来の横型ダイオードおよび本実施形態の横型ダイオードの逆回復過程における電流および電圧波形をデバイスシミュレーションで確認したものである。
【００２４】
なお、本実施形態にかかる横型ダイオードは、図１（ａ）に示す平面構造において、ｐ型アノード領域と素子分離領域との距離（ａ１，ａ２）を従来のダイオードに比して低減しているのみで、他の条件は同一としている。
【００２５】
図２に示すように、本実施形態のダイオード構造とすることで、従来のダイオード構造に比して逆回復電流および逆回復電荷量が低減されることがわかる。
【００２６】
（実施形態２）
図３は本発明の第二の実施形態を示す平面図である。この構造は、図１に示した横型ダイオードの素子分離領域１を多重に形成したものである。
【００２７】
素子分離領域を多重とすることで、素子分離領域で分担できる電圧は高くなり、図１の構造に対してより高耐圧を得られる。なお、図３では素子分離領域は３重として図示しているが、多重数は３に限られるものではない。
【００２８】
（実施形態３）
図４は、本発明の第三の実施の形態を示す平面図である。この構造は、図１に示した横型ダイオードの素子分離領域１を多重に形成し、さらに最内の素子分離領域のみ凸型に形成したものである。実施形態２と同様に、素子分離領域を多重とすることで、素子分離領域で分担できる電圧が高くなり、さらに内側の素子分離領域と外側の素子分離領域との間の半導体基板も電圧を分担することになる。このため、実施形態１（図１）に示す構造に対してより高耐圧を得られる。なお、図４では素子分離領域は３重として図示しているが、多重数は３に限られるものではない。
【００２９】
（実施形態４）
図５は本発明の第四の実施形態を示す平面図である。この構造は、図１に示した横型ダイオードの素子分離領域１を多重に形成し、さらに最外の素子分離領域を矩形に形成したものである。
【００３０】
素子分離領域を多重とすることで、素子分離領域で分担できる電圧が高くなり、さらに内側の素子分離領域と外側の素子分離領域との間の半導体基板も電圧を分担するため、図１の構造に対してより高耐圧を得られる。
【００３１】
なお、図５では素子分離領域は３重として図示しているが、多重数は３に限られたも
のではない。
【００３２】
（実施形態５）
図６は、本発明の第五の実施形態を示す平面図である。本実施形態では、素子分離領域１をｎ型カソード領域の端部の中央から同心円状に形成している。この構造によれば、図１の構造による素子耐圧を維持しつつ、素子内部の半導体基板領域をより削減可能である。このため、図１の構造に対して逆回復電流をより低減可能である。なお、素子分離領域１は図３〜５と同様に多重とすることができる。
【００３３】
（実施形態６）
図７は、本発明の第六の実施形態を示す平面図である。この構造は、素子内部に１組のｐ型アノード領域とｎ型カソード領域が設けられており、図１の構造と同様に距離ａを距離ｂより短くなるよう素子分離領域１を形成している。これにより図１と同様の効果が得られる。なお、素子分離領域１は図３〜５と同様に多重とすることができる。
【００３４】
（実施形態７）
図８は、本発明の第七の実施の形態を示す平面図である。この構造は、素子内部に２組以上のｐ型アノード領域とｎ型カソード領域が設けられており、図１の構造と同様に距離ａを距離ｂより短くなるよう素子分離領域１を形成している。これにより図１と同様の効果が得られる。なお、素子分離領域１は図３〜５と同様に多重とすることができる。
【００３５】
（実施形態８）
図９は、本発明をＩＧＢＴに適用した例を示す図であり、図９（ａ）は平面図、図９（ｂ）はＢ−Ｂ’断面図である。ｎ型半導体基板２にｐ型エミッタ領域５とｎ型コレクタ領域８が形成され、素子分離領域１で取り囲まれている。
【００３６】
ｐ型エミッタ領域５とｎ型コレクタ領域８はストライプ形状であって、その長辺が対向して配置される。ｐ型エミッタ領域５内には、ｎ型エミッタ領域７およびｐ型コンタクト領域６が形成される。また、ｎ型コレクタ領域８内には、ｐ型コレクタ領域９が形成される。なお、ｐ型エミッタ領域５、ｐ型コンタクト領域６、ｎ型エミッタ領域７およびｎ型コレクタ領域８は、ｎ型半導体基板２に不純物を拡散することにより形成される。
【００３７】
なお、前記ｐ型コンタクト領域６およびｎ型エミッタ領域７にはエミッタ電極を接続し、ｐ型コレクタ領域９にはコレクタ電極を接続し、ゲート電極はｐ型エミッタ領域５上に配置する。
【００３８】
ｎ型コレクタ領域８の長辺方向の一端と隣接する素子分離領域１の距離ｄｌと、ｎ型コレクタ領域８の長辺方向の他の一端と隣接する素子分離領域１の距離ｄ３は、ＩＧＢＴの最大定格である逆電圧ＶＲを満たす距離に設定する。また、ｐ型エミッタ領域５の長辺方向の一端と隣接する素子分離領域１の距離ｃｌ、およびｐ型エミッタ領域５の長辺方向の他端と隣接する素子分離領域１の距離ｃ３は、逆電圧ＶＲを印加したときにｐ型エミッタ領域近傍に形成される空乏層の広がり以下に設定する。ｐ型エミッタ領域５の長辺方向の長さｃ２とｎ型コレクタ領域８の長辺方向の長さｄ２は同等程度に設定する。
【００３９】
素子分離領域１は、ｐ型エミッタ領域５の長辺方向の長さｃ２と距離ｃｌおよび距離ｃ３との和ｃと、ｎ型コレクタ領域８の長辺方向の長さｄ２、距離ｄｌおよび距離ｄ３との和ｄが、ｃ＜ｄとなるように、素子内部から素子外部の方向に向けて凸型に形成する。これにより、ｐ型エミッタ領域周辺の過剰なキャリア蓄積が抑制され、迅速なターンオフ特性を得られる。
【００４０】
なお、図９と同様の構造により、図３、４、５、６、７の構造にもＩＧＢＴは適用可能である。
【００４１】
（実施形態９）
図１０は、本発明を実施した横型ＩＧＢＴおよび横型ダイオードを用いたモータ駆動用インバータＩＣの例を示す図である。
【００４２】
インバータＩＣ１０は、出力段回路１１と出力段駆動回路１２より構成され、出力段回路１１は高圧電源ＶＳとＧＮＤの間に、本発明によるＩＧＢＴをトーテムポール接続したものを３組並列に接続し、さらに各ＩＧＢＴには逆並列に本発明によるダイオードを接続した構成としている。
【００４３】
また、トーテムポール接続したＩＧＢＴの接続点を出力端子ＭＵ、ＭＶ、ＭＷとする。ＩＧＢＴは出力段制御回路１２によりオン、オフ制御され、出力端子を、ＶＳまたはＧＮＤの電圧レベル、またはハイインピーダンス状態とする。なお、以下ではトーテムポール接続されたＩＧＢＴおよびダイオードの上側のペアを上アーム、下側のペアを下アームと称する。
【００４４】
図１１は、インバータＩＣの動作モード例を簡略に示した図である。図１１（ａ）は下アームＩＧＢＴがオン状態からオフ状態に切り替わるターンオフ動作を示しており、実線は下アームＩＧＢＴがオンの状態で流れる電流経路、破線は下アームＩＧＢＴがオフ後の電流経路である。下アームＩＧＢＴがオフ状態に移行すると、負荷であるモータのインダクタに流れる電流は上アームのダイオードを介して電源側に流れる。
【００４５】
図１１（ｂ）は下アームＩＧＢＴがオフ状態からオン状態となり、上アームダイオードが遮断状態となる動作を示している。実線は下アームＩＧＢＴがオフの状態で流れる電流経路、破線は下アームＩＧＢＴがオン後の電流経路である。
【００４６】
ＩＧＢＴがオフ状態では上アームダイオードが導通状態となっており、ＩＧＢＴがオン状態に切り替わると電流は下アームＩＧＢＴを介してＧＮＤ側に流れる。この際、上アームダイオードは導通状態から遮断状態に切り替わるが、この過程で逆回復動作が発生する。
【００４７】
インバータＩＣでは、以上のようなＩＧＢＴのオン、オフ切り替え動作、ダイオードの逆回復動作が頻繁に行われる。本発明によるＩＧＢＴおよびダイオードを適用することにより、ＩＧＢＴのターンオフ特性およびダイオードの逆回復特性が改善され、インバータＩＣの損失を低減することが可能となる。
【００４８】
以上説明したように、本発明のダイオードでは、図１に示すように距離ａと距離ｂを異なる値としている。
【００４９】
距離ｂｌおよび距離ｂ３は耐圧を高めるためには大きい方が望ましい。一方、距離ａｌおよび距離ａ３はリカバリ耐量の向上や過剰なキャリア蓄積によるリカバリ電流の増大を防ぐためには小さい方が望ましい。
【００５０】
また、アノード領域およびカソード領域端部への電流集中を抑制するためには、アノード領域の長辺方向長さａ２とカソード領域の長辺方向の長さｂ２は同等とすることが望ましい。
【００５１】
本発明によるダイオードでは、前述のように距離ａを距離ｂより短く設定することで、前記の高耐圧ダイオードの望まれる形態を満たし、高耐圧で逆回復特性に優れたダイオードを得ることができる。
【００５２】
なお、以上の説明において示した導電型は一例であり、それぞれの実施形態において示される導電型（ｎ型、ｐ型）をそれぞれ逆導電型としても同様の効果が期待できる。
【００５３】
また、素子分離領域の形状を、ＩＧＢＴのエミッタ領域およびコレクタ領域に対し同様に適用することでターンオフ速度の向上を図ることができる。
【００５４】
なお、本発明の実施形態は上記実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
【００５５】
また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００５６】
１  素子分離領域
２  ｎ型半導体基板
３  ｐ型アノード領域
４  ｎ型カソード領域
５  ｐ型エミッタ領域
６  ｐ型コンタクト領域
７  ｎ型エミッタ領域
８  ｎ型コレクタ領域
９  ｐ型コレクタ領域
１０  インバータＩＣ
１１  出力段回路
１２  出力段駆動回路
１３  ＩＧＢＴ
１４  ダイオード
【図１】
2014011395.tif 000003
【図２】
2014011395.tif 000004
【図３】
2014011395.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2014011395.tif 000009
【図８】
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【図９】
2014011395.tif 000011
【図１０】
2014011395.tif 000012
【図１１】
2014011395.tif 000013
【図１２】
2014011395.tif 000014