(57)【要約】【課題】回路規模の増大および動作クロック周波数の増加を抑えてタップ数を大きくするとともに、受信性能を向上させること。【解決手段】第１のブロック生成部１０２は、時間領域の入力信号をブロック化する。第２のブロック生成部１２８は、誤差信号をブロック化する。第３のブロック生成部１３１は、判定帰還信号をブロック化する。第１のＦＦＴ部１０４は、入力信号をブロック毎に高速フーリエ変換する。第４のＦＦＴ部１３０は、誤差信号をブロック毎に高速フーリエ変換する。第５のＦＦＴ部１３３は、判定帰還信号をブロック毎に高速フーリエ変換する。ブロック制御部１０１は、フィードバック信号のブロック化におけるブロックサイズが、入力信号のブロック化におけるブロックサイズよりも短く、かつ適応等化処理におけるタップ数に応じた長さになるように制御する。【選択図】図１
2014011615.tif 000002
【特許請求の範囲】
【請求項１】
時間領域の第１の入力信号及び時間領域の第１のフィードバック信号をブロック化するブロック化部と、
ブロック化された前記第１の入力信号をブロック毎に高速フーリエ変換して周波数領域の第２の入力信号を生成するとともに、ブロック化された前記第１のフィードバック信号をブロック毎に高速フーリエ変換して周波数領域の第２のフィードバック信号を生成する第１の信号変換部と、
前記第２のフィードバック信号を用いて前記第２の入力信号を適応等化処理する等化部と、
前記等化部により適応等化処理した前記第２の入力信号を逆高速フーリエ変換して時間領域の出力信号を生成するとともに、前記出力信号を前記第１のフィードバック信号として出力する第２の信号変換部と、
前記第１のフィードバック信号の前記ブロック化におけるブロックサイズが、前記第１の入力信号の前記ブロック化におけるブロックサイズよりも短く、かつ前記適応等化処理におけるタップ数に応じた長さになるように制御する制御部と、
を具備する適応等化器。
【請求項２】
前記制御部は、
前記適応等化処理におけるタップ数が増大するほど前記第１のフィードバック信号のブロックサイズを短くする、
請求項１記載の適応等化器。
【請求項３】
前記制御部は、
前記第１のフィードバック信号のブロックサイズと前記第１の入力信号のブロックサイズとの比を表す数値を整数にする、
請求項１記載の適応等化器。
【請求項４】
前記制御部は、
前記第１の入力信号のブロックサイズと前記第１のフィードバック信号のブロックサイズとの比を２：１にする、
請求項１記載の適応等化器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器に関する。
【背景技術】
【０００２】
無線伝搬路では、反射物などに起因して主波以外にマルチパス波が生じる。このため、無線信号の受信装置は、この影響を取り除く必要がある。例えば、北米地域や韓国などでは、デジタルテレビ放送方式として、ＡＴＳＣ（Advanced Television Systems Committee）方式が使われている。ＡＴＳＣ方式は、シングルキャリア変調を採用している。このため、ＡＴＳＣ方式の受信装置は、マルチキャリア変調を採用したＯＦＤＭ（Orthogonal Frequency Division Multiplexing）系など、他の放送規格とは異なり、適応等化器の適用を前提としている。
【０００３】
シングルキャリア変調は、時間領域での適応等化処理を行うことが一般的である。ところが、時間領域における適応等化処理では、フィルタ処理および係数更新処理に、畳込み演算が必要とされ、タップ数増大に伴い回路規模が大きくなる。
【０００４】
そこで、時間領域の信号に対する適応等化処理は、時間領域ではなく、周波数領域で行う技術が存在する（例えば、特許文献１、特許文献２、および非特許文献１参照）。特許文献１、特許文献２、および非特許文献１に記載の技術（以下「従来技術」という）は、時間領域の信号を高速フーリエ変換によって周波数領域の信号に変換してから適応等化処理を行う。更に、従来技術では、適応等化処理後の周波数領域の信号を、逆高速フーリエ変換によって、時間領域の信号に変換する。このような従来技術を用いたシングルキャリア変調信号の受信装置では、回路規模の増大を抑えつつ、受信性能を向上させることが可能である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００４−５０３１８０号公報
【特許文献２】特表２００４−５３０３６５号公報
【非特許文献】
【０００６】
【非特許文献１】John J. Shynk, "Frequency-Domain and Multirate Adaptive Filtering", IEEE SP MAGAZINE, January 1992, p. 14-37
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術は、必要とされるタップ数が多い場合、あるいは、受信処理を高速に行う必要がある場合、適応等化器に必要な動作クロック周波数が高くなるという課題を有する。従来技術では、動作クロック周波数の増加により、適応等化器の消費電力が増大し、ＦＰＧＡ（Field Programmable Gate Array）等に実装する場合に支障が出るなどの問題が生じる。したがって、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器では、回路規模の増大および動作クロック周波数の増加をできるだけ抑えられることが望まれる。
【０００８】
本発明の目的は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えてタップ数を大きくするとともに、受信性能を向上させることができる適応等化器を提供することである。
【課題を解決するための手段】
【０００９】
本発明の適応等化器は、時間領域の第１の入力信号及び時間領域の第１のフィードバック信号をブロック化するブロック化部と、ブロック化された前記第１の入力信号をブロック毎に高速フーリエ変換して周波数領域の第２の入力信号を生成するとともに、ブロック化された前記第１のフィードバック信号をブロック毎に高速フーリエ変換して周波数領域の第２のフィードバック信号を生成する第１の信号変換部と、前記第２のフィードバック信号を用いて前記第２の入力信号を適応等化処理する等化部と、前記等化部により適応等化処理した前記第２の入力信号を逆高速フーリエ変換して時間領域の出力信号を生成するとともに、前記出力信号を前記第１のフィードバック信号として出力する第２の信号変換部と、前記第１のフィードバック信号の前記ブロック化におけるブロックサイズが、前記第１の入力信号の前記ブロック化におけるブロックサイズよりも短く、かつ前記適応等化処理におけるタップ数に応じた長さになるように制御する制御部と、を具備する。
【発明の効果】
【００１０】
本発明によれば、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えてタップ数を大きくするとともに、受信性能を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態に係る適応等化器の構成を示すブロック図
【図２】本発明の実施の形態におけるブロック化の方法を示す図
【図３】本発明の実施の形態における高速フーリエ変換処理における制限を示す模式図
【図４】本発明の実施の形態におけるフィードッバク信号のタップ数の従来との比較図
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１３】
（実施の形態）
＜適応等化器の構成＞
本発明の実施の形態に係る適応等化器１００の構成について、図１を用いて説明する。  適応等化器１００は、後述するブロック化の処理に関わる、ブロック制御部１０１と、第１のブロック生成部１０２と、ブロック解除部１２４と、第２のブロック生成部１２８と、第３のブロック生成部１３１とを有している。
【００１４】
さらに、適応等化器１００は、入力信号の処理に関わる、第１のゼロ挿入部１０３と、第１の高速フーリエ変換部（以下、「ＦＦＴ部」と記載する）１０４と、第３の乗算器１１３と、第３の加算器１２２と、第３のＩＦＦＴ部１２３と、ブロック解除部１２４と、第４の加算器１２５と、時間領域フィルタ１３４とを有している。
【００１５】
さらに、適応等化器１００は、フィードフォワード処理に関わる、複素共役部１０５と、第１の乗算器１０６と、第１の逆高速フーリエ変換部（以下、「ＩＦＦＴ部」と記載する）１０７と、第２の乗算器１０８と、第１の加算器１０９と、第１の遅延部１１０と、第２のゼロ挿入部１１１と、第２のＦＦＴ部１１２とを有している。
【００１６】
さらに、適応等化器１００は、フィードバック処理に関わる、第４の乗算器１１４と、第２のＩＦＦＴ部１１５と、第５の乗算器１１６と、第２の加算器１１７と、第２の遅延部１１８と、第３のゼロ挿入部１１９と、第３のＦＦＴ部１２０と、第６の乗算器１２１と、判定部１２６と、誤差抽出部１２７と、第２のブロック生成部１２８と、第４のゼロ挿入部１２９と、第４のＦＦＴ部１３０と、第３のブロック生成部１３１と、第５のゼロ挿入部１３２と、第５のＦＦＴ部１３３とを有している。
【００１７】
第１のブロック生成部１０２と、第２のブロック生成部１２８と、第３のブロック生成部１３１とは、ブロック化部を構成している。
【００１８】
また、第１のＦＦＴ部１０４と、第４のＦＦＴ部１３０と、第５のＦＦＴ部１３３とは、第１の信号変換部を構成している。また、第３のＩＦＦＴ部１２３は、第２の信号変換部を構成している。
【００１９】
また、第３の乗算器１１３及び第３の加算器１２２は、適応等化処理を行う等化部を構成している。
【００２０】
ブロック制御部１０１は、第１のブロック生成部１０２、第２のブロック生成部１２８、第３のブロック生成部１３１、及びブロック解除部１２４の動作を制御している。ブロック制御部１０１は、第２のブロック生成部１２８及び第３のブロック生成部１３１でのブロック化におけるブロックサイズが、第１のブロック生成部１０２でのブロック化におけるブロックサイズよりも短くなるように、制御する。かつ、ブロック制御部１０１は、第２のブロック生成部１２８及び第３のブロック生成部１３１でのブロック化におけるブロックサイズが、適応等化処理におけるタップ数に応じた長さになるように制御する。ブロック制御部１０１は、適応等化処理におけるタップ数が増大するほど、第２のブロック生成部１２８及び第３のブロック生成部１３１でのブロック化におけるブロックサイズが短くなるように制御している。
【００２１】
具体的には、ブロック制御部１０１は、入力信号のシンボル数をカウントする。そして、ブロック制御部１０１は、カウント値が閾値に達する毎に、カウント値をクリアする。そして、ブロック制御部１０１は、第１のブロック生成部１０２、第２のブロック生成部１２８、及び第３のブロック生成部１３１に対して、カウントしたシンボル数でブロック化することを指示する。ここで、カウント値と比較する上記の閾値は、適応等化処理において必要なタップ数に応じて可変値または固定値として設定される。なお、ブロック化の方法については、後述する。
【００２２】
第１のブロック生成部１０２は、入力信号を蓄積し、ブロック制御部１０１の制御に従って、所定のブロックサイズのブロックに入力信号を変換し、第１のゼロ挿入部１０３に出力する。
【００２３】
第１のゼロ挿入部１０３は、第１のブロック生成部１０２から入力された信号のうち、所望の信号以外の箇所をゼロにし、得られた信号を第１のＦＦＴ部１０４に出力する。
【００２４】
第１のＦＦＴ部１０４は、第１のゼロ挿入部１０３から入力された信号に対して、ブロック毎にＦＦＴを行い、得られた信号を複素共役部１０５及び第３の乗算器１１３に出力する。
【００２５】
複素共役部１０５は、第１のＦＦＴ部１０４から入力された信号の複素共役を出力する。
【００２６】
第１の乗算器１０６は、複素共役部１０５から入力された複素共役と、後述の第４のＦＦＴ部１３０から入力された誤差信号とを乗じ、得られた信号を第１のＩＦＦＴ部１０７に出力する。
【００２７】
第１のＩＦＦＴ部１０７は、第１の乗算器１０６から入力された信号に対してＩＦＦＴを行い、得られた信号を第２の乗算器１０８に出力する。
【００２８】
第２の乗算器１０８は、第１のＩＦＦＴ部１０７から入力された信号と所定の係数μとを乗じ、得られた信号を第１の加算器１０９に出力する。
【００２９】
第１の加算器１０９は、第２の乗算器１０８から入力された信号と、後述の第１の遅延部１１０から入力された信号とを加算し、得られた信号を第１の遅延部１１０に出力する。
【００３０】
第１の遅延部１１０は、第１の加算器１０９から入力された信号を遅延させる。第１の遅延部１１０は、遅延させた信号を時間領域の適応等化器係数として、第１の加算器１０９及び第２のゼロ挿入部１１１に出力する。即ち、第１の加算器１０９及び第１の遅延部１１０は、第２の乗算器１０８の出力を累積する累積部として機能している。
【００３１】
第２のゼロ挿入部１１１は、第１の遅延部１１０から入力された信号のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を第２のＦＦＴ部１１２に出力する。
【００３２】
第２のＦＦＴ部１１２は、第２のゼロ挿入部１１１から入力された信号に対してＦＦＴを行い、得られた信号を第３の乗算器１１３に出力する。
【００３３】
第３の乗算器１１３は、第１のＦＦＴ部１０４から入力された信号と、第２のＦＦＴ部１１２から入力された信号とを乗算し、得られた信号を第３の加算器１２２に出力する。
【００３４】
第４の乗算器１１４は、後述の第５のＦＦＴ部１３３から入力された判定帰還信号と、後述の第４のＦＦＴ部１３０から入力された誤差信号とを乗じ、得られた信号を第２のＩＦＦＴ部１１５に出力する。
【００３５】
第２のＩＦＦＴ部１１５は、第４の乗算器１１４から入力された信号に対してＩＦＦＴを行い、得られた信号を第５の乗算器１１６に出力する。
【００３６】
第５の乗算器１１６は、第２のＩＦＦＴ部１１５から入力された信号と所定の係数μとを乗じ、得られた信号を第２の加算器１１７に出力する。
【００３７】
第２の加算器１１７は、第５の乗算器１１６から入力された信号と、後述の第２の遅延部１１８から入力された信号とを加算し、得られた信号を第２の遅延部１１８に出力する。
【００３８】
第２の遅延部１１８は、第２の加算器１１７から入力された信号を遅延させて、時間領域の適応等化器係数（判定帰還信号用のフィルタ係数）として、第２の加算器１１７と、第３のゼロ挿入部１１９と、時間領域フィルタ１３４とに出力する。即ち、第２の加算器１１７及び第２の遅延部１１８は、第５の乗算器１１６の出力を累積する累積部として機能している。
【００３９】
第３のゼロ挿入部１１９は、第２の遅延部１１８から入力された信号のうち、所望のタップ係数以外の箇所をゼロにし、得られた信号を第３のＦＦＴ部１２０に出力する。
【００４０】
第３のＦＦＴ部１２０は、第３のゼロ挿入部１１９から入力された信号に対してＦＦＴを行い、得られた信号を第６の乗算器１２１に出力する。
【００４１】
第６の乗算器１２１は、後述の第５のＦＦＴ部１３３から入力された判定帰還信号と、第３のＦＦＴ部１２０から入力された信号とを乗算し、得られた信号を第３の加算器１２２に出力する。
【００４２】
第３の加算器１２２は、第３の乗算器１１３から入力された信号と、第６の乗算器１２１から入力された信号とを加算し、得られた信号を第３のＩＦＦＴ部１２３に出力する。
【００４３】
第３のＩＦＦＴ部１２３は、第３の加算器１２２から入力された信号に対してＩＦＦＴ部を行い、得られた信号をブロック解除部１２４に出力する。
【００４４】
ブロック解除部１２４は、第３のＩＦＦＴ部１２３から入力された信号から最新の信号系列を、第１のブロック生成部１０２においてブロック化した際のブロックサイズ分抽出して第４の加算器１２５に出力する。
【００４５】
第４の加算器１２５は、ブロック解除部１２４から入力された信号と、後述の時間領域フィルタ１３４から入力された補間演算後の信号とを加算し、得られた信号を判定部１２６及び外部に出力する。外部に出力される当該信号は、適応等化器１００の出力信号にあたる。また、判定部１２６に出力される当該信号は、フィードバック信号にあたる。
【００４６】
判定部１２６は、第４の加算器１２５から入力されたフィードバック信号に対する判定結果である判定帰還信号を、誤差抽出部１２７と、第３のブロック生成部１３１と、時間領域フィルタ１３４とに出力する。
【００４７】
誤差抽出部１２７は、判定部１２６から入力された判定帰還信号に基づいて、第４の加算器１２５から入力された信号（つまり、適応等化器１００の出力）の信号点と、理想信号点との推定誤差を算出する。誤差抽出部１２７は、得られた推定誤差の誤差信号を第２のブロック生成部１２８に出力する。
【００４８】
第２のブロック生成部１２８は、ブロック制御部１０１の制御に従って、誤差抽出部１２７から入力された誤差信号を、所定のブロックサイズのブロックに変換して第４のゼロ挿入部１２９に出力する。
【００４９】
第４のゼロ挿入部１２９は、第２のブロック生成部１２８から入力されたブロック化された誤差信号の系列のうち、所望のタップ係数以外の箇所をゼロにし、得られた誤差信号を第４のＦＦＴ部１３０に出力する。
【００５０】
第４のＦＦＴ部１３０は、第４のゼロ挿入部１２９から入力された誤差信号に対してブロック毎にＦＦＴを行い、得られた誤差信号を第１の乗算器１０６及び第４の乗算器１１４に出力する。
【００５１】
第３のブロック生成部１３１は、ブロック制御部１０１の制御に従って、判定部１２６から入力された判定帰還信号を、所定のブロックサイズのブロックに変換して第５のゼロ挿入部１３２に出力する。
【００５２】
第５のゼロ挿入部１３２は、第３のブロック生成部１３１から入力されたブロック化された判定帰還信号のうち、所望のデータ以外の箇所をゼロにし、得られた判定帰還信号を第５のＦＦＴ部１３３に出力する。
【００５３】
第５のＦＦＴ部１３３は、第５のゼロ挿入部１３２から入力された判定帰還信号に対してブロック毎にＦＦＴを行い、得られた判定帰還信号を第４の乗算器１１４及び第６の乗算器１２１に出力する。
【００５４】
時間領域フィルタ１３４は、第２の遅延部１１８から入力された時間領域の適応等化器係数と、判定部１２６から入力された判定帰還信号とを用いて、ブロック単位での一括処理が困難な、シンボル時間単位のフィルタ出力の補間演算を行う。そして、時間領域フィルタ１３４は、得られた補間演算後の信号を第４の加算器１２５に出力する。
【００５５】
本実施の形態における適応等化器１００は、第１のＩＦＦＴ部１０７、第２のゼロ挿入部１１１、第２のＦＦＴ部１１２を、第１の乗算器１０６の後段に配置している。また、適応等化器１００は、第２のＩＦＦＴ部１１５、第３のゼロ挿入部１１９、第３のＦＦＴ部１２０を、第４の乗算器１１４の後段に配置している。これにより、本実施の形態における適応等化器１００は、非連続的な信号をＦＦＴ及びＩＦＦＴすることにより生ずる影響を、取り除くことができる。すなわち、これらの部分は、誤差系列と入力信号との周波数領域上での乗算結果を、敢えて時間領域に戻し、タップ係数として無効な部分をゼロにした後に、再び周波数領域に変換する機能を有している。これにより、本実施の形態における適応等化器１００は、時間領域におけるブロック更新と全く同じ演算結果を得ることが可能となり、高い受信性能を維持することができる。
【００５６】
また、複素共役部１０５および判定部１２６から第１の遅延部１１０までの部分は、本実施の形態における第１の係数更新部として機能する。
【００５７】
さらに、第３のブロック生成部１３１から第５のＦＦＴ部１３３、および判定部１２６から第２の遅延部１１８までの部分は、本実施の形態における第２の係数更新部として機能する。
【００５８】
適応等化器１００は、図１に示すように構成することにより、時間領域の信号に対する適応等化処理を、時間領域ではなく周波数領域で行うようにすることができる。
【００５９】
＜ブロック化の方法＞
本発明の実施の形態における入力信号及びフィードバック信号のブロック化について、図２を用いて説明する。
【００６０】
ブロック制御部１０１は、第２のブロック生成部１２８及び第３のブロック生成部１３１でのブロック化におけるブロックサイズが、第１のブロック生成部１０２でのブロック化におけるブロックサイズよりも短くなるように制御する。かつ、ブロック制御部１０１は、適応等化処理におけるタップ数に応じた長さになるように制御している。
【００６１】
例えば、ブロック制御部１０１は、入力信号のブロックサイズとフィードバック信号である判定帰還信号及び誤差信号の各々のブロックサイズとの比が２：１になるように制御している。即ち、図２に示すように、第１のブロック生成部１０２は、ブロック制御部１０１の制御に従って、入力信号をブロックサイズＬのブロックにブロック化する。また、第２のブロック生成部１２８は、ブロック制御部１０１の制御に従って、フィードバック信号の一部である誤差信号をブロックサイズＬ／２のブロックにブロック化する。また、第３のブロック生成部１３１は、ブロック制御部１０１の制御に従って、フィードバック信号の一部である判定帰還信号をブロックサイズＬ／２のブロックにブロック化する。
【００６２】
本実施の形態では、フィードバック信号を上記のブロックサイズでブロック化するとともに、ブロック毎にＦＦＴする。これにより、本実施の形態では、ＦＦＴにおけるポイント数を大きくすることなく、従来に比べてタップ数を増大させることができる。
【００６３】
ブロック制御部１０１は、上記のブロックサイズに限らず、フィードバック信号である判定帰還信号及び誤差信号の各々のブロックサイズと入力信号のブロックサイズとの比が整数であれば、任意の比にブロックサイズを変えることができる。ここで、ブロックサイズの比が整数であるとは、ブロックサイズの比がｐ：ｑである場合、ｐ及びｑが互いに整数であることを意味する。
【００６４】
なお、図２では、Ｎ番目のブロックにおけるブロック化のみを示したが、Ｎ番目以外の他のブロックにおいても、Ｎ番目と同様にブロック化を行う。
【００６５】
＜タップ数を増大させることができる理由＞
本発明の実施の形態に係る適応等化器１００において、従来に比べてタップ数を増大させることができる理由について、図３及び図４を用いて説明する。図４において、（ａ）は従来のフィードバック信号のタップ数を示すものであり、（ｂ）は本実施の形態のフィードバック信号のタップ数を示すものである。
【００６６】
受信信号がテレビジョン放送の信号である場合、放送を途切れることなく連続して視聴するためには、受信信号に対する処理を、実時間以内で処理しなくてはならない。即ち、適応等化器１００で実行される演算の全ては、ブロックサイズの時間内に完了する必要がある。
【００６７】
また、放送事業者にとっては、通常、インフラコストを抑えるため、なるべく放送エリアを広くし、少ない放送地点から大出力で信号を送出することが望ましい。これにより、遠方の反射物による遅延波は、数百シンボル以上も遅延して到来するため、適応等化器１００で対応しなければならないタップ数も数百タップ以上になる。即ち、想定される適用先システムでは、４０μｓｅｃ以上の長遅延マルチパスに対応しなくてはならず、少なくとも５００タップ以上のタップ数が必要とされる。
【００６８】
従来の適応等化器は、図３に示すように、平行四辺形で示す領域＃３０１において４１６サンプル分の演算処理を行う。この際、従来の適応等化器では、ＦＦＴの周期性に起因して、領域＃３０２及び領域＃３０３における演算で得られる不要な演算結果を生じる。本実施の形態では、第３のゼロ挿入部１１９と、第４のゼロ挿入部１２９と、第５のゼロ挿入部１３２とは、領域＃３０２及び領域＃３０３における演算処理で得られる演算結果に相当する箇所をゼロにする。これにより、領域＃３０１における演算結果のみを得ることができる。
【００６９】
一般に、ＦＦＴ及びＩＦＦＴを用いる適応等化器においては、ブロックサイズと、タップ数と、ＦＦＴのポイント数とには、「ブロックサイズ＋タップ数−１＜ＦＦＴのポイント数」という条件を満たさなければならないという制限がある。
【００７０】
例えば、従来は、ＡＴＳＣへの適用を考えた場合において、ＦＦＴのポイント数を１０２４とした場合、図３に示すように、ブロックサイズ４１６及びタップ数６０９の制限を受けた状態で演算処理を行う。即ち、従来は、ＦＦＴのポイント数を１０２４とすると、タップ数６０９に対応するために、ブロックサイズを１セグメントの１／２の４１６シンボルに設定している。
【００７１】
上記より、従来のフィードバック信号の演算処理においては、対応可能な最大タップ数は、図４（ａ）に示すように、１０２４−４１６＋１＝６０９タップと計算できる。これは、５５μｓｅｃの遅延量に相当する。したがって、従来は、ブロックサイズ４１６のフィードバック信号を、最大タップ数６０９で演算処理している。具体的には、領域＃４０１では、ブロックサイズ４１６のフィードバック信号の４１６サンプル分を、ＦＦＴを用いて一括演算する。そして、領域＃４０２では、２０８サンプル分の一括補助演算を行い、領域＃４０３及び領域＃４０４では、畳み込み演算を行う。
【００７２】
もし、６１０タップ以上のタップ数が要求された場合には、ＦＦＴのポイント数を大きくするか、またはブロックサイズを小さくする必要がある。しかし、ＦＦＴのポイント数を大きくした場合には、演算回路および記憶回路の増加を招くため、回路規模が増大してしまう。また、ブロックサイズを小さくする場合には、各ブロックの演算１回あたりの許容時間が低下するため、相対的な演算量の増大を招く。
【００７３】
そこで、本実施の形態では、演算の周期をそのままとし、フィードバック信号のブロックサイズを従来に比べて小さくするとともに、入力信号を１回演算する毎にフィードバック信号を複数回に分けて演算する。この際、フィードバック信号の演算では、時間領域フィルタ１３４の動作時間の割合が多く、ＦＦＴの演算に必要なリソースが余剰となる時間がある。このために、フィードバック信号の演算では、フィードバック信号のみを複数回に分けて演算しても、回路規模の増大を招くことはない。
【００７４】
例えば、適応等化器１００は、ＦＦＴのポイント数を１０２４とし、入力信号のブロックサイズを４１６とした場合において、各フィードバック信号のブロックサイズを入力信号の半分の２０８とする。さらに、適応等化器１００は、入力信号を１回演算する毎に、フィードバック信号を２回に分けて演算する。これにより、適応等化器１００は、１０２４―４１６／２＋１＝８１７タップ数まで対応可能となる。これは約７５μｓｅｃの遅延量に相当する。
【００７５】
適応等化器１００は、図４（ｂ）に示すように、ブロックサイズ２０８のフィードバック信号を、最大タップ数８１７で演算処理している。具体的には、適応等化器１００は、領域＃４１１では、入力信号のブロックサイズ４１６の前半に相当するブロックサイズ２０８のフィードバック信号の２０８サンプル分を、ＦＦＴを用いて一括演算する。また、適応等化器１００は、領域＃４１２では、入力信号のブロックサイズ４１６の後半に相当するブロックサイズ２０８のフィードバック信号の２０８サンプル分を、ＦＦＴを用いて一括演算する。領域＃４１２における演算には、従来の２０８サンプル分の一括補助演算が含まれている。そして、適応等化器１００は、領域＃４１３及び領域＃４１４では、畳み込み演算を行う。即ち、適応等化器１００は、フィードバック信号のブロックサイズを従来の半分にするとともに、従来の領域＃４０１で１回のみ行っていたフィードバック信号のＦＦＴを用いた演算を、領域＃４１１と領域＃４１２との２回に分けて行う。
【００７６】
上記より、本実施の形態では、ＦＦＴのポイント数を従来と同じ１０２４にしても、フィードバック信号のブロックサイズを半分にして演算回数を２倍にすることにより、最大タップ数を８１７まで増大させることができる。
【００７７】
＜本実施の形態の効果＞
本実施の形態は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大および動作クロック周波数の増加を抑えてタップ数を大きくすることができるとともに、受信性能を向上させることができる。
【００７８】
また、本実施の形態では、フィードバック信号のブロックサイズを短くすることにより、タップ数の増大に対応することができる。
【産業上の利用可能性】
【００７９】
本発明は、時間領域の信号に対する適応等化処理を周波数領域で行う適応等化器において、回路規模の増大を抑えることができる適応等化器として有用である。特に、本発明は、ＡＴＳＣなどで採用されている、多値ＶＳＢ（Vestigial Sideband：残留側波帯）変調に対応する受信装置の適応等化器に好適である。また、本発明は、無線伝送の適応等化器以外にも、多数のタップ数が必要とされる、音声エコーキャンセラ、ノイズキャンセラーなどの各種デジタル適応等化器に好適である。
【符号の説明】
【００８０】
１００  適応等化器
１０１  ブロック制御部
１０２  第１のブロック生成部
１０３  第１のゼロ挿入部
１０４  第１のＦＦＴ部
１０５  複素共役部
１０６  第１の乗算器
１０７  第１のＩＦＦＴ部
１０８  第２の乗算器
１０９  第１の加算器
１１０  第１の遅延部
１１１  第２のゼロ挿入部
１１２  第２のＦＦＴ部
１１３  第３の乗算器
１１４  第４の乗算器
１１５  第２のＩＦＦＴ部
１１６  第５の乗算器
１１７  第２の加算器
１１８  第２の遅延部
１１９  第３のゼロ挿入部
１２０  第３のＦＦＴ部
１２１  第６の乗算器
１２２  第３の加算器
１２３  第３のＩＦＦＴ部
１２４  ブロック解除部
１２５  第４の加算器
１２６  判定部
１２７  誤差抽出部
１２８  第２のブロック生成部
１２９  第４のゼロ挿入部
１３０  第４のＦＦＴ部
１３１  第３のブロック生成部
１３２  第５のゼロ挿入部
１３３  第５のＦＦＴ部
１３４  時間領域フィルタ
【図１】
2014011615.tif 000003
【図２】
2014011615.tif 000004
【図３】
2014011615.tif 000005
【図４】
2014011615.tif 000006