(57)【要約】【課題】シリコン層を用いてｐｎ接合のダイオードを形成した場合において、半導体装置が大型化することを抑制する。【解決手段】高濃度第１導電型領域ＤＩＦＥ１は、基板ＳＵＢ１に設けられており、エピタキシャルシリコン層ＥＰＩに接続している。第２導電型領域ＤＩＦＥ２は、基板ＳＵＢ１に設けられており、エピタキシャルシリコン層ＥＰＩに接続している。第１貫通電極ＴＲＥ１は、チャネル層ＣＮＬを貫通しており、高濃度第１導電型領域ＤＩＦＥ１に接続している。ゲート電極ＧＥは第１の方向に延伸しており、かつ、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２の間に配置されている。すなわち第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２が並んでいる方向は、トランジスタＳＥＬのオン電流が流れる方向と直交する方向になっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のシリコン層、及び前記シリコン層上に形成された化合物半導体層を有する基板と、
前記化合物半導体層にチャネルが形成され、ゲート電極が第１の方向に延伸している第１のトランジスタと、
前記基板に設けられ、前記シリコン層に接続しており、当該シリコン層よりも不純物濃度が高い高濃度第１導電型領域と、
前記基板に設けられ、前記シリコン層に接続しており、前記第１の方向において前記高濃度第１導電型領域とは離れており、かつ前記第１の方向に直交する第２の方向において前記高濃度第１導電型領域と重なっている第２導電型領域と、
前記化合物半導体層を貫通しており、前記高濃度第１導電型領域に接続している第１埋込電極と、
前記化合物半導体層を貫通しており、前記第２導電型領域に接続している第２埋込電極と、
を備え、
平面視で、前記第１埋込電極と前記第２埋込電極の間に前記ゲート電極が位置している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
平面視において、前記高濃度第１導電型領域及び前記第２導電型領域、並びに前記第１埋込電極及び前記第２埋込電極は、前記第２の方向に延伸しており、
複数の前記第１のトランジスタを有しており、
前記複数の第１のトランジスタそれぞれの前記ゲート電極は、前記第２の方向に並んでいる半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１埋込電極を介して前記第１のトランジスタとは逆側に位置しており、ゲート電極が前記第１の方向に延伸している第２のトランジスタを備え、
平面視で前記第２のトランジスタを介して前記第１導電型領域とは逆側には、第２の前記第２導電型領域及び第２の前記第２埋込電極が設けられている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記シリコン層に形成されており、前記第２導電型領域よりも不純物濃度が低い第２導電型層を備え、
前記第２導電型領域及び前記高濃度第１導電型領域は、前記第２導電型層に接続している半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記シリコン層は、
第１導電型のシリコン基板と、
前記シリコン基板よりも不純物濃度が低い第１導電型のエピタキシャルシリコン層と、
を備え、
前記高濃度第１導電型領域は、前記シリコン基板であり、
前記第２導電型領域は、前記エピタキシャルシリコン層に形成されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記シリコン基板のうち前記エピタキシャルシリコン層が形成されていない面に形成された電極を備える半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
平面視において前記高濃度第１導電型領域と前記第２導電型領域の間に位置し、前記第１のトランジスタに接続するソース電極と、
平面視において、前記高濃度第１導電型領域と前記第２導電型領域の間に位置し、かつ前記ゲート電極を介して前記ソース電極とは逆側に位置しており、前記第１のトランジスタに接続するドレイン電極と、
を備え、
前記ソース電極は、前記第１埋込電極の上面上にも形成されており、
前記ドレイン電極は、前記第２埋込電極の上面上にも形成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば化合物半導体層に形成されたトランジスタを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
ＧａＮなどの化合物半導体は、シリコンに比べてバンドギャップが大きく、また臨界電界も大きいため、高耐圧で低損失なトランジスタを形成しやすい。しかし、化合物半導体ではｐ型を得にくい。このため、トランジスタの保護素子であるｐ／ｎ接合型のダイオードを形成することが難しい。
【０００３】
これに対して特許文献１〜３には、化合物半導体層の下地となるシリコン層に、ｐ／ｎ接合型のダイオードを形成することが記載されている。
【０００４】
特許文献１に記載の技術は、ソース電極の一部を第１の埋込電極としてシリコン層のｐ型領域に接続させ、かつドレイン電極の一部を第２の埋込電極としてシリコン層のｎ型領域に接続させたものである。
【０００５】
特許文献２に記載の技術は、アノード電極を、貫通電極を介してｎ型のシリコン層に接続させたものである。シリコン層のうち貫通電極が接続している部分は、ｐ型領域になっている。すなわちこの技術において、ｐ／ｎ接合型のダイオードは基板の厚さ方向に形成されている。
【０００６】
特許文献３に記載の技術では、アノード電極とカソード電極とは別の場所に２つの貫通電極が設けられている。一方の貫通電極は、配線を介してアノード電極に接続するとともに、下端がｎ型のシリコン層に接続している。また他方の貫通電極は、配線を介してカソード電極に接続するとともに、下端がｐ型のシリコン層に接続している。特許文献３の技術では、２つの貫通電極が並んでいる方向は、トランジスタのオン電流が流れる方向と一致している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１０２６２号公報
【特許文献２】特開２００９−４３９８号公報
【特許文献３】特開２０１１−１８７９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ダイオードをトランジスタの保護素子として使用する場合、ダイオードの耐圧は、トランジスタの動作電圧と、トランジスタの耐圧の間に設定される。特許文献２に記載の技術では、ｐ／ｎ接合型のダイオードは基板の厚さ方向に形成されているため、ダイオードの耐圧を調整することは難しかった。
【０００９】
一方、特許文献１，３に記載の技術では、２つの貫通電極の距離を調節することにより、ダイオードの耐圧を調整できる。しかし特許文献１に記載の技術では、２つの貫通電極はソード電極及びドレイン電極と一体になっている。このため、２つの貫通電極の距離を変化させると、トランジスタのソースからドレインまでの距離が変化するため、オン抵抗も変化してしまう。
【００１０】
これに対して特許文献３に記載の技術では、２つの貫通電極はアノード電極及びカソード電極とは別に形成されているため、トランジスタのオン抵抗も変化させずに、ダイオードの耐圧を調整できる。しかし、特許文献３に記載の技術では、２つの貫通電極が並んでいる方向は、トランジスタのオン電流が流れる方向と一致している。このようなレイアウトでは、ダイオードの耐圧を高くするためには、ソース電極とアノード電極の間隔、及びドレイン電極とカソード電極の間隔を広くする必要が出てくる。この場合、ソース電極とアノード電極の間、及びドレイン電極とカソード電極の間に無駄なスペースが生じてしまい、半導体装置が大型化してしまう。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、基板は、シリコン層と、シリコン層上に形成された化合物半導体層を有している。化合物半導体層には、第１のトランジスタが形成されている。第１のトランジスタのゲート電極は第１の方向に延伸している。基板には、高濃度第１導電型領域及び第２導電型領域が設けられている。高濃度第１導電型領域及び第２導電型領域は、シリコン層に接続しており、第１の方向において互いに離れており、かつ第１の方向に直交する第２の方向において互いに重なっている。高濃度第１導電型領域は、化合物半導体層を貫通する第１埋込電極に接続しており、第２導電型領域は、化合物半導体層を貫通する第２埋込電極に接続している。そして平面視で、第１埋込電極と第２埋込電極の間にゲート電極が位置している。
【発明の効果】
【００１２】
前記一実施の形態によれば、シリコン層を用いてｐｎ接合のダイオードを形成した場合において、半導体装置が大型化することを抑制できる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】ソース電極及びドレイン電極の平面レイアウトを説明する図である。
【図４】図１のＢ−Ｂ´断面の第１例を示す図である。
【図５】図１のＢ−Ｂ´断面の第２例を示す図である。
【図６】図１のＢ−Ｂ´断面の第３例を示す図である。
【図７】図１のＢ−Ｂ´断面の第４例を示す図である。
【図８】図１のＢ−Ｂ´断面の第５例を示す図である。
【図９】半導体装置の製造方法を説明するための断面図である。
【図１０】半導体装置の製造方法を説明するための断面図である。
【図１１】半導体装置の製造方法を説明するための断面図である。
【図１２】半導体装置の製造方法を説明するための断面図である。
【図１３】半導体装置の製造方法を説明するための断面図である。
【図１４】半導体装置の製造方法を説明するための断面図である。
【図１５】第２の実施形態に係る半導体装置の構成を示す平面図である。
【図１６】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】ｐ／ｎ接合型のダイオードの耐圧が高くなる理由を説明するための図である。
【図１８】第４の実施形態に係る半導体装置ＳＤの構成を示す断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図である。図２に示すように、半導体装置ＳＤは、基板ＳＵＢ１、高濃度第１導電型領域ＤＩＦＥ１、第２導電型領域ＤＩＦＥ２、第１貫通電極ＴＲＥ１、及び第２貫通電極ＴＲＥ２を有している。また図１に示すように、半導体装置ＳＤは、トランジスタＳＥＬ（第１のトランジスタ）を有している。
【００１６】
図２に示すように、基板ＳＵＢ１は、第１導電型のエピタキシャルシリコン層ＥＰＩ（第１導電型のシリコン層）、並びにチャネル層ＣＮＬ（化合物半導体層）を有している。トランジスタＳＥＬは、基板ＳＵＢ１に形成されている。具体的には、トランジスタＳＥＬのチャネルは、チャネル層ＣＮＬに形成される。そして図１に示すように、トランジスタＳＥＬのゲート電極ＧＥは、第１の方向（図１におけるＹ方向）に延伸している。
【００１７】
図２に示すように、高濃度第１導電型領域ＤＩＦＥ１は、基板ＳＵＢ１に設けられており、エピタキシャルシリコン層ＥＰＩに接続している。高濃度第１導電型領域ＤＩＦＥ１は、エピタキシャルシリコン層ＥＰＩよりも不純物濃度が高い。第２導電型領域ＤＩＦＥ２は、基板ＳＵＢ１に設けられており、エピタキシャルシリコン層ＥＰＩに接続している。図１に示すように、第２導電型領域ＤＩＦＥ２は、第１の方向（Ｙ方向）において高濃度第１導電型領域ＤＩＦＥ１とは離れており、かつ第１の方向に直交する第２の方向（Ｘ方向）において高濃度第１導電型領域ＤＩＦＥ１と重なっている。そして、エピタキシャルシリコン層ＥＰＩと第２導電型領域ＤＩＦＥ２により、トランジスタＳＥＬの保護用のダイオードが形成されている。このダイオードの耐圧は、トランジスタＳＥＬの定格電圧よりも大きく、かつトランジスタＳＥＬのソース・ドレイン間の耐圧よりも低くなっている。
【００１８】
第１貫通電極ＴＲＥ１は、チャネル層ＣＮＬを貫通しており、高濃度第１導電型領域ＤＩＦＥ１に接続している。第２貫通電極ＴＲＥ２もチャネル層ＣＮＬを貫通しており、第２導電型領域ＤＩＦＥ２に接続している。そして図１に示すように、ゲート電極ＧＥは、平面視で、第１貫通電極ＴＲＥ１と第２貫通電極ＴＲＥ２の間に位置している。
【００１９】
このような構成によれば、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２の間隔、すなわち高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間隔を調節することにより、トランジスタＳＥＬの保護用のダイオードの耐圧を調節することができる。また、ゲート電極ＧＥは第１の方向に延伸しており、かつ、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２の間に配置されている。すなわち第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２が並んでいる方向は、トランジスタＳＥＬのオン電流が流れる方向と直交する方向になっている。このため、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２の間隔を広げても、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２の間隔に合わせて素子形成領域ＥＡおよびゲート電極ＧＥを長くすることにより、第１貫通電極ＴＲＥ１と第２貫通電極ＴＲＥ２の間で無駄なスペースが生じることを抑制できる。従って、半導体装置ＳＤが大型化することを抑制できる。
【００２０】
以下、第１導電型をｐ型として、第２導電型をｎ型として、半導体装置ＳＤの構成を詳細に説明する。ただし、第１導電型がｎ型であって第２導電型がｐ型であっても良い。また図１及び図３においては、説明のため、層間絶縁膜ＩＳＬなどの図示を省略している。
【００２１】
まず、図１を用いて半導体装置ＳＤの平面レイアウトを説明する。基板ＳＵＢ１には、素子分離領域ＥＩが形成されている。素子分離領域ＥＩは、素子形成領域ＥＡを他の領域から分離している。素子分離領域ＥＩは、例えばバリア層ＢＡＲ及びチャネル層ＣＮＬに、高濃度のＢを導入して高抵抗化した領域である。素子分離領域ＥＩの下端は、バッファ層ＢＵＦの表層に位置している。素子形成領域ＥＡには、複数のトランジスタＳＥＬが形成されている。
【００２２】
複数のトランジスタＳＥＬは、第２の方向（Ｘ方向）に並んでいる。複数のトランジスタＳＥＬは、それぞれゲート電極ＧＥを有している。これら複数のゲート電極ＧＥは、互いに平行に第１の方向（Ｙ方向）延伸している。具体的には、素子形成領域ＥＡは長方形である。ゲート電極ＧＥは、素子形成領域ＥＡの短辺に平行に延伸している。ゲート電極ＧＥは、例えばＡｕ又はＡｌを含む金属により形成されている。
【００２３】
ゲート電極ＧＥの両端は、素子分離領域ＥＩ上に位置している。そしてゲート電極ＧＥの一方の端部は、ゲート配線ＧＥＩを介してゲートパッドＧＥＰに接続している。ゲート配線ＧＥＩは、素子分離領域ＥＩ上に形成されており、第２方向（Ｘ方向）に延伸している。すなわちゲート電極ＧＥは、櫛歯状になっている。
【００２４】
第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２は、素子形成領域ＥＡを介して互いに対向している。第１貫通電極ＴＲＥ１及び高濃度第１導電型領域ＤＩＦＥ１、並びに第２貫通電極ＴＲＥ２及び第２導電型領域ＤＩＦＥ２は、いずれも素子形成領域ＥＡの長辺に平行（Ｘ方向）に延伸している。このため、トランジスタＳＥＬの保護用のダイオードを流れる電流量を大きくすることができる。なお、本実施形態では、第２の方向において、複数のゲート電極ＧＥは、いずれも高濃度第１導電型領域ＤＩＦＥ１及び第２導電型領域ＤＩＦＥ２と重なっている。
【００２５】
なお、図１に図示していないが、基板ＳＵＢ１上には、ソース電極ＳＯＥ及びドレイン電極ＤＲＥが形成されている。
【００２６】
図３は、ソース電極ＳＯＥ及びドレイン電極ＤＲＥの平面レイアウトを説明する図である。本実施形態において、素子形成領域ＥＡには、第２の方向（Ｘ方向）に沿って、ソース電極ＳＯＥ、ゲート電極ＧＥ、ドレイン電極ＤＲＥ、及びゲート電極ＧＥが、この順に繰り返し配置されている。そして複数のソース電極ＳＯＥは、ソースパッドＳＯＰを介して互いに並列に接続されており、複数のドレイン電極ＤＲＥは、ドレインパッドＤＲＰを介して互いに接続している。そして平面視において、ドレインパッドＤＲＰは第２貫通電極ＴＲＥ２に重なっており、ソースパッドＳＯＰは第１貫通電極ＴＲＥ１と重なっている。後述するように、ドレインパッドＤＲＰの下面は第２貫通電極ＴＲＥ２の上面に接続しており、ソースパッドＳＯＰの下面は第１貫通電極ＴＲＥ１の上面に接続している。
【００２７】
ソースパッドＳＯＰはソース電極ＳＯＥと一体であるため、ソース電極ＳＯＥの一部ともいえる。同様に、ドレインパッドＤＲＰはドレイン電極ＤＲＥと一体であるため、ドレイン電極ＤＲＥの一部ともいえる。すなわち本実施形態では、ソース電極ＳＯＥ及びドレイン電極ＤＲＥは、いずれも櫛歯形状を有している。なお、ソース電極ＳＯＥ及びドレイン電極ＤＲＥは、例えばＡｌである。
【００２８】
次に、図２を用いて半導体装置ＳＤの断面構造を説明する。基板ＳＵＢ１は、基板ＳＵＢ２上にエピタキシャルシリコン層ＥＰＩ、バッファ層ＢＵＦ、チャネル層ＣＮＬ、及びバリア層ＢＡＲをこの順にエピタキシャル成長させた構成を有している。基板ＳＵＢ１は、例えばｐ＋型のバルクのシリコン基板である。エピタキシャルシリコン層ＥＰＩは、ｐ型のエピタキシャル層であり、基板ＳＵＢ１に形成されている。バッファ層ＢＵＦは、チャネル層ＣＮＬとエピタキシャルシリコン層ＥＰＩとのバッファである。バッファ層ＢＵＦは、化合物半導体層、例えばＡｌＮ／ＧａＮを繰り返し積層した窒化物半導体層である。チャネル層ＣＮＬは、バッファ層ＢＵＦ上にエピタキシャル成長した層である。チャネル層ＣＮＬは、例えばＧａＮであるが、ＡｌＧａＮなどの他の窒化物半導体層であってもよい。バリア層ＢＡＲは、チャネル層ＣＮＬとは格子定数が異なる材料により形成されている。バリア層ＢＡＲは、例えばＡｌＧａＮである。バリア層ＢＡＲが形成されることにより、チャネル層ＣＮＬには、キャリアとなる２次元電子ガスが生成する。
【００２９】
素子分離領域ＥＩは、バリア層ＢＡＲ、チャネル層ＣＮＬ、及びバッファ層ＢＵＦに埋め込まれている。具体的には、素子分離領域ＥＩはバリア層ＢＡＲ及びチャネル層ＣＮＬを貫通しており、下面がバッファ層ＢＵＦ内に位置している。
【００３０】
本実施形態では、高濃度第１導電型領域ＤＩＦＥ１及び第２導電型領域ＤＩＦＥ２はエピタキシャルシリコン層ＥＰＩに形成されている。このため、高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間隔を調節すると、これらの間に位置するエピタキシャルシリコン層ＥＰＩの長さが変わる。エピタキシャルシリコン層ＥＰＩは耐圧維持層であるため、これにより、エピタキシャルシリコン層ＥＰＩと第２導電型領域ＤＩＦＥ２からなるダイオードの実質的な耐圧を調節することができる。
【００３１】
素子分離領域ＥＩの上には、絶縁膜ＩＮＳ１が形成されている。絶縁膜ＩＮＳ１は、後述するようにゲート電極ＧＥの下にも形成されており、ゲート絶縁膜として機能する膜である。絶縁膜ＩＮＳ１は、例えばアモルファス状態のＡｌ２Ｏ３又はＳｉＯ２である。なお、ゲート配線ＧＥＩは、絶縁膜ＩＮＳ１上に形成されている。
【００３２】
絶縁膜ＩＮＳ１上及びゲート配線ＧＥＩ上には、層間絶縁膜ＩＳＬが形成されている。層間絶縁膜ＩＳＬは、例えばＳｉＮ膜により形成されている。そして、ソースパッドＳＯＰ及びドレインパッドＤＲＰは、層間絶縁膜ＩＳＬ上に形成されている。
【００３３】
第１貫通電極ＴＲＥ１および第２貫通電極ＴＲＥ２は素子分離領域ＥＩと重なる領域に形成されている。第１貫通電極ＴＲＥ１および第２貫通電極ＴＲＥ２は、層間絶縁膜ＩＳＬ、絶縁膜ＩＮＳ１、素子分離領域ＥＩ、及びバッファ層ＢＵＦを貫通している。第１貫通電極ＴＲＥ１の下部は高濃度第１導電型領域ＤＩＦＥ１に接続しており、第２貫通電極ＴＲＥ２の下部は第２導電型領域ＤＩＦＥ２に接続している。また第１貫通電極ＴＲＥ１の上端はソースパッドＳＯＰ（すなわちソース電極ＳＯＥの一部）に接続しており、第２貫通電極ＴＲＥ２の上端はドレインパッドＤＲＰ（すなわちドレイン電極ＤＲＥの一部）に接続している。
【００３４】
第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２は、例えばＷであるが、Ａｌ又はＣｕまたは高濃度にドーピングしたポリシリコンであってもよい。なお、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２と、基板ＳＵＢ１の間には、バリアメタル膜が形成されている。このバリアメタル膜は、例えばＴｉ及びＴｉＮをこの順に積層した膜である。
【００３５】
また、基板ＳＵＢ２の裏面には、裏面電極ＢＥＬが形成されている。裏面電極ＢＥＬは、例えばＡｕ／Ｔｉの積層膜により形成されている。裏面電極ＢＥＬには、基準電位、例えばソースパッドＳＯＰと等電位が印加される。
【００３６】
図４は、図１のＢ−Ｂ´断面の第１例を示す図である。この図に示す例において、トランジスタＳＥＬは、ノーマリーオン型のトランジスタであり、チャネル層ＣＮＬに形成された２次電子ガスをキャリアとしている。バリア層ＢＡＲ上には、絶縁膜ＩＮＳ１を介してゲート電極ＧＥが形成されている。上記したように、絶縁膜ＩＮＳ１はゲート絶縁膜として機能する。
【００３７】
また、バリア層ＢＡＲには、ソース電極ＳＯＥ及びドレイン電極ＤＲＥが接続している。ソース電極ＳＯＥは、ゲート電極ＧＥを介してドレイン電極ＤＲＥとは逆側に位置している。一方、ソース電極ＳＯＥは、ソースパッドＳＯＰ及び第１貫通電極ＴＲＥ１を介して高濃度第１導電型領域ＤＩＦＥ１に接続しており、ドレイン電極ＤＲＥは、ドレインパッドＤＲＰ及び第２貫通電極ＴＲＥ２を介して第２導電型領域ＤＩＦＥ２に接続している。このようにして、トランジスタＳＥＬは、保護素子であるｐ／ｎ接合ダイオードに対して並列に接続されている。
【００３８】
図５は、図１のＢ−Ｂ´断面の第２例を示す図である。この図に示す例は、ゲート電極ＧＥからドレイン電極ＤＲＥまでの距離が、ゲート電極ＧＥからソース電極ＳＯＥまでの距離よりも長い点を除いて、図４に示した第１例と同様である。本図に示す例によれば、ゲート電極ＧＥとドレイン電極ＤＲＥの間の耐圧を高くすることができる。
【００３９】
図６は、図１のＢ−Ｂ´断面の第３例を示す図である。本図に示す例において、トランジスタＳＥＬはＭＩＳ−ＨＪ−ＦＥＴ（Metal-Insulator-Semiconductor Hetero-Junction Field-Effect Transistor）である。具体的には、ゲート電極ＧＥの一部は絶縁膜ＩＮＳ２に埋め込まれており、絶縁膜ＩＮＳ１を介してバリア層ＢＡＲに接続している。絶縁膜ＩＮＳ１は、絶縁膜ＩＮＳ２上、および絶縁膜ＩＮＳ２とゲート電極ＧＥの間にも形成されている。絶縁膜ＩＮＳ２は、例えばＳｉＮ膜である。チャネル層ＣＮＬに形成された２次元電子ガスは、ゲート電極ＧＥの下に位置する部分で途切れる。このため、ゲート電極ＧＥに電圧が印加されていない状態では、チャネル層ＣＮＬには電流が流れない。そしてゲート電極ＧＥに電圧が印加されると、チャネル層ＣＮＬに電流が流れる。
【００４０】
図７は、図１のＢ−Ｂ´断面の第４例を示す図である。本図に示す例において、トランジスタＳＥＬはＭＩＳ−ＦＥＴ（Metal-Insulator-Semiconductor Field-Effect Transistor）であり、ノーマリーオフ型のトランジスタである。具体的には、ゲート電極ＧＥの一部は、絶縁膜ＩＮＳ２、及びバリア層ＢＡＲを貫通して、チャネル層ＣＮＬに達している。絶縁膜ＩＮＳ２、バリア層ＢＡＲ、及びチャネル層ＣＮＬと、ゲート電極ＧＥとの間には、絶縁膜ＩＮＳ１が形成されている。なお絶縁膜ＩＮＳ１は、絶縁膜ＩＮＳ２上にも形成されている。チャネル層ＣＮＬに形成された２次元電子ガスは、ゲート電極ＧＥによって分断される。このため、ゲート電極ＧＥに電圧が印加されていない状態では、チャネル層ＣＮＬには電流が流れない。そしてゲート電極ＧＥに電圧が印加されると、チャネル層ＣＮＬに電流が流れる。
【００４１】
図８は、図１のＢ−Ｂ´断面の第５例を示す図である。本図に示す例において、トランジスタＳＥＬは、Ｊ−ＦＥＴ（Junction Field-Effect Transistor）であり、ノーマリーオフ型のトランジスタである。具体的には、バリア層ＢＡＲとゲート電極ＧＥの間には、第１導電型層ＳＥＭが形成されている。第１導電型層ＳＥＭは、例えばＡｌＧａＮである。
【００４２】
図９〜図１４は、半導体装置ＳＤの製造方法を説明するための断面図である。まず図９に示すように、基板ＳＵＢ２上に、エピタキシャルシリコン層ＥＰＩ、バッファ層ＢＵＦ、チャネル層ＣＮＬ、及びバリア層ＢＡＲをこの順にエピタキシャル成長させる。次いで、バリア層ＢＡＲ及びチャネル層ＣＮＬに、素子分離領域ＥＩを形成する。
【００４３】
次いで図１０に示すように、バリア層ＢＡＲ及び素子分離領域ＥＩ上に、絶縁膜ＩＮＳ１を、例えばＣＶＤ法を用いて形成する。次いで、絶縁膜ＩＮＳ１上にゲート電極ＧＥ、ゲート配線ＧＥＩ、及びゲートパッドＧＥＰとなる膜をスパッタリング法により形成する。次いで、この膜を選択的に除去する。これにより、ゲート電極ＧＥ、ゲート配線ＧＥＩ、及びゲートパッドＧＥＰが形成される。次いで、ゲート電極ＧＥ上および絶縁膜ＩＮＳ１上に、層間絶縁膜ＩＳＬをＣＶＤ法により形成する。
【００４４】
次いで図１１に示すように、層間絶縁膜ＩＳＬ上にマスクパターンＭＳＫ１を形成し、マスクパターンＭＳＫ１をマスクとして層間絶縁膜ＩＳＬ、絶縁膜ＩＮＳ１、素子分離領域ＥＩ、及びバッファ層ＢＵＦをエッチングする。これにより、第１貫通電極ＴＲＥ１を埋め込むための凹部ＴＲＨ１が形成される。
【００４５】
次いで、凹部ＴＲＨ１を介してエピタキシャルシリコン層ＥＰＩにｐ型の不純物、例えばＢを導入する。これにより、エピタキシャルシリコン層ＥＰＩには高濃度第１導電型領域ＤＩＦＥ１が形成される。
【００４６】
次いで図１２に示すように、マスクパターンＭＳＫ１を除去する。次いで、凹部ＴＲＨ１内及び層間絶縁膜ＩＳＬ上に、第１貫通電極ＴＲＥ１となる金属膜を形成する。次いで、層間絶縁膜ＩＳＬ上に位置する金属膜を、例えばエッチバックにより除去する。これにより、凹部ＴＲＨ１には第１貫通電極ＴＲＥ１が埋め込まれる。
【００４７】
次いで図１３に示すように、層間絶縁膜ＩＳＬ上にマスクパターンＭＳＫ２を形成し、マスクパターンＭＳＫ２をマスクとして層間絶縁膜ＩＳＬ、絶縁膜ＩＮＳ１、素子分離領域ＥＩ、及びバッファ層ＢＵＦをエッチングする。これにより、第２貫通電極ＴＲＥ２を埋め込むための凹部ＴＲＨ２が形成される。
【００４８】
次いで、凹部ＴＲＨ２を介してエピタキシャルシリコン層ＥＰＩにｎ型の不純物、例えばＰを導入する。これにより、エピタキシャルシリコン層ＥＰＩには第２導電型領域ＤＩＦＥ２が形成される。
【００４９】
次いで図１４に示すように、マスクパターンＭＳＫ２を除去する。次いで、凹部ＴＲＨ２内及び層間絶縁膜ＩＳＬ上に、第２貫通電極ＴＲＥ２となる金属膜を形成する。次いで、層間絶縁膜ＩＳＬ上に位置する金属膜を、例えばエッチバックにより除去する。これにより、凹部ＴＲＨ２には第２貫通電極ＴＲＥ２が埋め込まれる。
【００５０】
その後、素子形成領域ＥＡ上に位置する層間絶縁膜ＩＳＬのうち、ソース電極ＳＯＥ及びドレイン電極ＤＲＥが形成されるべき領域上に位置する部分を除去する。次いで、層間絶縁膜ＩＳＬ上、第１貫通電極ＴＲＥ１上、第２貫通電極ＴＲＥ２上、及び素子形成領域ＥＡ内に位置するバリア層ＢＡＲ上に、ソース電極ＳＯＥ及びドレイン電極ＤＲＥとなる金属膜を、例えばスパッタリング法により形成する。ついで、この金属膜を選択的に除去する。これにより、ソース電極ＳＯＥ、ソースパッドＳＯＰ、ドレイン電極ＤＲＥ、及びドレインパッドＤＲＰが形成される。
【００５１】
以上、本実施形態によれば、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２の間隔、すなわち高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間隔を調節することにより、トランジスタＳＥＬの保護用のダイオードの耐圧を調節することができる。また、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２が並んでいる方向は、トランジスタＳＥＬのオン電流が流れる方向と直交する方向になっている。このため、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２の間隔を広げても、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２の間隔に合わせて素子形成領域ＥＡおよびゲート電極ＧＥを長くすることにより、第１貫通電極ＴＲＥ１と第２貫通電極ＴＲＥ２の間で無駄なスペースが生じることを抑制できる。従って、半導体装置ＳＤが大型化することを抑制できる。
【００５２】
（第２の実施形態）
図１５は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５３】
半導体装置ＳＤは、第１の方向（Ｙ方向）に素子形成領域ＥＡを複数有している。複数の素子形成領域ＥＡには、それぞれ複数のトランジスタＳＥＬが設けられている。
【００５４】
具体的には、複数の素子形成領域ＥＡには、それぞれゲート電極ＧＥが複数形成されている。複数のゲート電極ＧＥは、素子形成領域ＥＡ別に設けられたゲート配線ＧＥＩを介して、同一のゲートパッドＧＥＰに接続している。ゲート電極ＧＥ及びゲート配線ＧＥＩの延伸方向は、第１の実施形態と同様である。ただし、ゲート電極ＧＥに対するゲート配線ＧＥＩの位置は、素子形成領域ＥＡが変わる度に逆になっている。すなわち第１の素子形成領域ＥＡ（図１５の一番上の素子形成領域ＥＡ）に形成された第１のトランジスタＳＥＬのゲート電極ＧＥ及びゲート配線ＧＥＩのレイアウトと、その隣の第２の素子形成領域ＥＡ（図１５の真中の素子形成領域ＥＡ）に形成された第２のトランジスタＳＥＬのゲート電極ＧＥ及びゲート配線ＧＥＩのレイアウトとは、Ｘ方向に伸びる直線を基準として線対称になっている。本図に示す例では、２つのゲート配線ＧＥＩは、第１貫通電極ＴＲＥ１（又は第２貫通電極ＴＲＥ２）を介して互いに対向している。
【００５５】
隣り合う素子形成領域ＥＡの間には、第１貫通電極ＴＲＥ１及び第２貫通電極ＴＲＥ２が交互に設けられている。すなわち、第２の素子形成領域ＥＡ（図１５の真中の素子形成領域ＥＡ：第２のトランジスタＳＥＬが形成されている領域）は、第１貫通電極ＴＲＥ１を介して第１の素子形成領域ＥＡ（図１５の一番上の素子形成領域ＥＡ：第１のトランジスタＳＥＬが形成されている領域）とは逆側に位置している。そして、第２の素子形成領域ＥＡを介して第１貫通電極ＴＲＥ１及び高濃度第１導電型領域ＤＩＦＥ１の逆側には、第２の第２貫通電極ＴＲＥ２及び第２の第２導電型領域ＤＩＦＥ２が形成されている。さらに、この第２の第２貫通電極ＴＲＥ２及び第２の第２導電型領域ＤＩＦＥ２を介して第２の素子形成領域ＥＡの逆側には、次の第１の素子形成領域ＥＡ（図１５の一番下の素子形成領域ＥＡ）が位置している。
【００５６】
すなわち本実施形態では、第１の方向（Ｙ方向）において、第２貫通電極ＴＲＥ２及び第２導電型領域ＤＩＦＥ２、第１の素子形成領域ＥＡ及び第１のトランジスタＳＥＬ、第１貫通電極ＴＲＥ１及び高濃度第１導電型領域ＤＩＦＥ１、並びに第２の素子形成領域ＥＡ及び第２のトランジスタＳＥＬが、この順に繰り返し配置されている。
【００５７】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２貫通電極ＴＲＥ２及び第２導電型領域ＤＩＦＥ２、第１の素子形成領域ＥＡ及び第１のトランジスタＳＥＬ、第１貫通電極ＴＲＥ１及び高濃度第１導電型領域ＤＩＦＥ１、並びに第２の素子形成領域ＥＡ及び第２のトランジスタＳＥＬが、この順に繰り返し配置されている。このため、一つの第１貫通電極ＴＲＥ１及び高濃度第１導電型領域ＤＩＦＥ１は、これらを挟む第１のトランジスタＳＥＬ及び第２のトランジスタＳＥＬに共有され、かつ一つの第２貫通電極ＴＲＥ２及び第２導電型領域ＤＩＦＥ２は、これらを挟む第１のトランジスタＳＥＬ及び第２のトランジスタＳＥＬに共有される。従って、第１貫通電極ＴＲＥ１及び高濃度第１導電型領域ＤＩＦＥ１の数、及び第２貫通電極ＴＲＥ２及び第２導電型領域ＤＩＦＥ２の数を、少なくすることができる。これにより、半導体装置ＳＤを小さくすることができる。
【００５８】
（第３の実施形態）
図１６は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図２に対応している。本実施形態に係る半導体装置ＳＤは、第２導電型層ＩＮＰＬを有している点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５９】
第２導電型層ＩＮＰＬは、エピタキシャルシリコン層ＥＰＩと、バッファ層ＢＵＦの間に形成されている。すなわち本実施形態では、エピタキシャルシリコン層ＥＰＩ、第２導電型層ＩＮＰＬ、及びバッファ層ＢＵＦの順に各層がエピタキシャル成長している。第２導電型層ＩＮＰＬは、ｎ型（第２導電型）の層であり、このｎ型層のドナー総量がp型ＥＰＩ層のアクセプタ総量と同程度に設計することが望ましい。第２導電型層ＩＮＰＬの不純物濃度は、第２導電型領域ＤＩＦＥ２の不純物濃度よりも低い。
【００６０】
第２導電型領域ＤＩＦＥ２及び高濃度第１導電型領域ＤＩＦＥ１は、第２導電型層ＩＮＰＬに接続している。具体的には、高濃度第１導電型領域ＤＩＦＥ１及び第２導電型領域ＤＩＦＥ２は、少なくとも一部が第２導電型層ＩＮＰＬに形成されている。本図に示す例では、高濃度第１導電型領域ＤＩＦＥ１は、下部がｐ型（第１導電型）のエピタキシャルシリコン層ＥＰＩに位置しており、第２導電型領域ＤＩＦＥ２は、全てが第２導電型層ＩＮＰＬに位置している。ただし、第２導電型領域ＤＩＦＥ２の下端はエピタキシャルシリコン層ＥＰＩに位置していても良い。
【００６１】
本実施形態によれば、第１又は第２の実施形態と同様の効果を得ることができる。また本実施形態によれば、第１の実施形態よりも、ｐ／ｎ接合型のダイオードの耐圧を高くすることできる。
【００６２】
図１７は、本実施形態によってｐ／ｎ接合型のダイオードの耐圧が高くなる理由を説明するための図である。図１７（ａ）に示すように、第１又は第２の実施形態では、高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間の電界は、第２導電型領域ＤＩＦＥ２に近づくにつれて徐々に大きくなる。これに対して図１７（ｂ）に示すように、本実施形態では、高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間には第２導電型層ＩＮＰＬが形成されている。このため、高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間の領域における電界は、第１又は第２の実施形態と比較して強くなる。
【００６３】
高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間の耐圧は、高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間のいずれかの部分の電界強度が、基準値を超えるときである。一方、高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間に加わる電圧は、高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の間の電界の積分値である。従って、本実施形態によれば、第１又は第２の実施形態よりも、ｐ／ｎ接合型のダイオードの耐圧を高くすることできる。言い換えれば、本実施形態によれば、高濃度第１導電型領域ＤＩＦＥ１と第２導電型領域ＤＩＦＥ２の距離を短くしても、ｐ／ｎ接合型のダイオードの耐圧を維持することができる。
【００６４】
（第４の実施形態）
図１８は、第４の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００６５】
まず、エピタキシャルシリコン層ＥＰＩには高濃度第１導電型領域ＤＩＦＥ１が形成されていない。そして、第１貫通電極ＴＲＥ１は、基板ＳＵＢ２に接続している。すなわち本実施形態では、基板ＳＵＢ２が、第１又は第２の実施形態における高濃度第１導電型領域ＤＩＦＥ１と同様の機能を有する。
【００６６】
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。また、高濃度第１導電型領域ＤＩＦＥ１を形成する必要がないため、半導体装置ＳＤの製造工程数が少なくなる。
【００６７】
また、基板ＳＵＢ２には、裏面電極ＢＥＬが接続している。このため、裏面電極ＢＥＬ、基板ＳＵＢ２、及び第１貫通電極ＴＲＥ１を介してソースパッドＳＯＰ及びソース電極ＳＯＥに所定の電位（例えば接地電位）を与えることができる。この場合、ソースパッドＳＯＰにボンディングワイヤを接続する必要がなくなる。ソースパッドＳＯＰにボンディングワイヤを接続しなくて済むため、ソースパッドＳＯＰの面積を小さくすることができる。
【００６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６９】
ＢＡＲ バリア層
ＢＥＬ 裏面電極
ＢＵＦ バッファ層
ＣＮＬ チャネル層
ＤＩＦＥ１ 高濃度第１導電型領域
ＤＩＦＥ２ 第２導電型領域
ＤＲＥ ドレイン電極
ＤＲＰ ドレインパッド
ＥＡ 素子形成領域
ＥＩ 素子分離領域
ＥＰＩ エピタキシャルシリコン層
ＧＥ ゲート電極
ＧＥＩ ゲート配線
ＧＥＰ ゲートパッド
ＩＮＰＬ 第２導電型層
ＩＮＳ１ 絶縁膜
ＩＮＳ２ 絶縁膜
ＩＳＬ 層間絶縁膜
ＭＳＫ１ マスクパターン
ＭＳＫ２ マスクパターン
ＳＤ 半導体装置
ＳＥＬ トランジスタ
ＳＥＭ 第１導電型層
ＳＯＥ ソース電極
ＳＯＰ ソースパッド
ＳＵＢ１ 基板
ＳＵＢ２ 基板
ＴＲＨ１ 凹部
ＴＲＨ２ 凹部
ＴＲＥ１ 第１貫通電極
ＴＲＥ２ 第２貫通電極
ＴＲＨ１ 凹部
ＴＲＨ２ 凹部
【図１】
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【図２】
2014036115.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2014036115.tif 000015
【図１４】
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【図１５】
2014036115.tif 000017
【図１６】
2014036115.tif 000018
【図１７】
2014036115.tif 000019
【図１８】
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