(57)【要約】【課題】インダクタに起因したノイズが外部に漏れることを抑制し、かつインダクタに磁界の強度の変動が届くようにする。【解決手段】インダクタＩＮＤは、図１に示すように、平面視で内部回路ＣＩＲを囲んでおり、かつ電気的に内部回路ＣＩＲに接続されている。インダクタＩＮＤの上方は上部シールド部ＳＩＥ１で覆われており、インダクタＩＮＤの下方は下部シールド部ＳＩＥ２で覆われている。上部シールド部ＳＩＥ１は多層配線層を用いて形成されている。上部シールド部ＳＩＥ１は、複数の第１開口ＯＰ１を有している。第１開口ＯＰ１は、平面視でインダクタＩＮＤと重なっている。【選択図】図１
2014060332.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
内部回路と、
前記基板上に形成された多層配線層と、
前記多層配線層を用いて形成され、平面視で前記内部回路を囲むように設けられており、両端が前記内部回路に接続されているインダクタと、
前記多層配線層を用いて形成されており、平面視で前記インダクタと重なっており、厚さ方向において前記インダクタより上の層に位置しており、前記インダクタと重なる複数の第１開口を有する上部シールド部と、
平面視で前記インダクタと重なっており、厚さ方向において前記インダクタより下の層に位置している下部シールド部と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記下部シールド部は前記多層配線層を用いて形成されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記下部シールド部は、前記インダクタと重なる複数の第２開口を有している半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
平面視において、前記第１開口及び前記第２開口は、少なくとも一部が重なっている半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記下部シールド部は、さらに、前記基板に形成された不純物層を有している半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記下部シールド部は、前記基板に形成された不純物層を有している半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記不純物層の表層に形成されたシリサイド層を有している半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１開口は長方形であり、かつ長手方向が前記インダクタに平行である半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記インダクタは、前記内部回路を複数周囲んでおり、かつ第１の周となる第１環状部材と第２の周となる第２環状部材が平面視で互いにずれており、
前記第１開口は、前記第１環状部材の上方及び前記第２環状部材の上方それぞれに設けられている半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１環状部材の上方に設けられた前記第１開口と、前記第２環状部材の上方に設けられた前記第１開口は、前記インダクタに平行な方向において互い違いに配置されている半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記第１開口の開口幅をＡ、前記上部シールド部の厚さをＴ、前記上部シールド部の下面と前記インダクタの上面の距離をＤとしたとき、Ａ≦（Ｔ＋Ｄ）×２／３である半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記多層配線層に設けられた第１電極パッド及び第２電極パッドと、
前記第１電極パッドを前記内部回路に接続する第１接続経路と、
前記第２電極パッドを前記上部シールド部に接続する第２接続経路と、
を備える半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
平面視において、前記上部シールド部は複数の導体片を前記インダクタに沿って並べた構成を有している半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記多層配線層を用いて形成され、平面視で前記インダクタと前記内部回路の間に位置し、厚さ方向において前記上部シールド部と前記下部シールド部をつなぐ第１側面シールド部をさらに備える半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記多層配線層は、ビアが形成されているビア層を有しており、
前記第１側面シールド部のうち前記ビア層に位置する部分は、互いに離間した複数のビアで構成されている半導体装置。
【請求項１６】
請求項１４に記載の半導体装置において、
前記多層配線層は、ビアが形成されているビア層を有しており、
前記第１側面シールド部のうち前記ビア層に位置する部分は、スリットビアで構成されている半導体装置。
【請求項１７】
請求項１４に記載の半導体装置において、
前記多層配線層を用いて形成され、平面視で前記インダクタよりも前記半導体装置の外周側に設けられており、厚さ方向において前記上部シールド部と前記下部シールド部をつなぐ第２側面シールド部をさらに備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばインダクタを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
電力線を流れる電力量を検出する電力計には、インダクタが用いられている。電力線を流れる電流量が変化すると、電力線から発生する磁界の強度が変化する。インダクタには、この磁界の強度の変化に応じた電圧が発生する。電力計は、この電圧をモニタすることにより、電力線を流れる電力量を検出する。
【０００３】
なお、特許文献１には、電磁誘導方式のデータキャリアに対して読み出し・書き込みを行うアンテナとしてインダクタを用いることが記載されている。特許文献１には、インダクタから電界成分が漏れることを抑制するために、インダクタの上方及び下方を電界シールドパターンで覆うことが記載されている。
【０００４】
また特許文献２には、無線通信用の半導体装置において、受動素子としてのインダクタの上方及び下方をシールドで覆うことが記載されている。このシールドは磁界を遮断するためのものであり、配線パターンで形成されている。
【０００５】
また特許文献３には、インダクタの上方及び下方をシールドで覆うことが記載されている。このシールドは、ミラー電流が流れることを抑制するために、パターニングされている。
【０００６】
なお、特許文献４，５には、インダクタの周囲をシールドで囲むことが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−３２６５２６号公報
【特許文献２】特開２００９−１９４３０２号公報
【特許文献３】国際公開第２００４／０５５８３９号パンフレット
【特許文献４】特開平２−７２６６０号公報
【特許文献５】特開２００４−３１１６５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
電力線を流れる電力量を検出する装置を半導体装置で実現する場合、半導体装置にインダクタ及び内部回路を設ける必要がある。電力量が変化すると、インダクタには電圧変動が生じる。この電圧変動によってインダクタの周囲には電界の揺らぎが生じるが、この揺らぎはノイズとなり、内部回路の動作に影響を与える可能性がある。これを抑制するためには、インダクタの上方及び下方を導体パターンで覆う必要がある。しかし、インダクタの上方及び下方を導体パターンで覆うと、インダクタに磁界の強度の変動が届かなくなり、電力量の検出精度が低下してしまう。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、インダクタは多層配線層を用いて形成されており、内部回路を囲むように設けられている。インダクタより上の層には上部シールド部が設けられており、インダクタより下の層には下部シールド部が設けられている。上部シールド部には、複数の第１開口が設けられている。複数の第１開口は、平面視でインダクタと重なっている。
【発明の効果】
【００１０】
前記一実施の形態によれば、インダクタに起因したノイズが外部に漏れることを抑制し、かつインダクタに磁界の強度の変動が届くようにすることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１から上部シールド部及び下部シールド部を除いた図である。
【図３】図１のＡ−Ａ´断面図である。
【図４】図１の変形例を示す図である。
【図５】第１開口とインダクタの相対位置を説明するための図である。
【図６】図５の変形例を示す図である。
【図７】内部回路の回路構成を示す機能ブロック図である。
【図８】増幅部の回路図の一例である。
【図９】図１のＢ−Ｂ´断面の第１例を示す図である。
【図１０】図１のＣ−Ｃ´断面の第１例を示す図である。
【図１１】図１のＢ−Ｂ´断面の第２例を示す図である。
【図１２】図１のＣ−Ｃ´断面の第２例を示す図である。
【図１３】図１のＢ−Ｂ´断面の第３例を示す図である。
【図１４】図１のＣ−Ｃ´断面の第３例を示す図である。
【図１５】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１６】図１５の線Ｄで示した面における半導体装置の断面図の第１例である。
【図１７】図１５の線Ｄで示した面における半導体装置の断面図の第２例である。
【図１８】第３の実施形態に係る半導体装置の構成を示す平面図である。
【図１９】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図２０】図１９の変形例を示す断面図である。
【図２１】第５の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１から上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２を除いた図である。図３は、図１のＡ−Ａ´断面図である。半導体装置ＳＤは、基板ＳＵＢ、多層配線層ＭＩＣ、内部回路ＣＩＲ、インダクタＩＮＤ、上部シールド部ＳＩＥ１、及び下部シールド部ＳＩＥ２を備えている。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。
【００１４】
多層配線層ＭＩＣは、図３に示すように、基板ＳＵＢ上に形成されており、少なくとも２層の内部配線ＷＩＲ及び少なくとも一層のビアＶＡを有している。内部回路ＣＩＲは、トランジスタＴＲを有している。トランジスタＴＲは、基板ＳＵＢに形成されている。
【００１５】
インダクタＩＮＤは、図３に示すように、多層配線層ＭＩＣが有する少なくとも一つの内部配線ＷＩＲと同一層に設けられている。インダクタＩＮＤは、図１に示すように、平面視で内部回路ＣＩＲを囲んでおり、かつ両端が電気的に内部回路ＣＩＲに接続されている。
【００１６】
上部シールド部ＳＩＥ１は導電性を有する材料で形成されたパターンであり、図３に示すように多層配線層ＭＩＣを用いて形成されている。上部シールド部ＳＩＥ１は、図１及び図３に示すように平面視でインダクタＩＮＤと重なっており、厚さ方向においてインダクタＩＮＤより上の層に位置している。図１に示すように、上部シールド部ＳＩＥ１は、複数の第１開口ＯＰ１を有している。第１開口ＯＰ１は、平面視でインダクタＩＮＤと重なっている。
【００１７】
下部シールド部ＳＩＥ２は導電性を有するパターンであり、平面視でインダクタＩＮＤと重なっており、厚さ方向において前記インダクタより下の層に位置している。
【００１８】
本実施形態によれば、インダクタＩＮＤの上方は上部シールド部ＳＩＥ１で覆われており、インダクタＩＮＤの下方は下部シールド部ＳＩＥ２で覆われている。このため、インダクタに起因したノイズが外部に漏れることを抑制できる。また、上部シールド部ＳＩＥ１には第１開口ＯＰ１が形成されているため、外部の磁界の強度の変動がインダクタＩＮＤに届く。以下、詳細に説明する。
【００１９】
まず図１及び図２を用いて、半導体装置ＳＤの構成を説明する。本実施形態において、半導体装置ＳＤは、電力計の少なくとも一部として使用される。半導体装置ＳＤの内部回路ＣＩＲは、インダクタＩＮＤの両端と、第３接続経路ＩＮＴ３及び第４接続経路ＩＮＴ４を介して電気的に接続している。すなわち内部回路ＣＩＲは、インダクタＩＮＤで発生した電圧を検出することができる。そして内部回路ＣＩＲは、インダクタＩＮＤに発生する電圧を用いて、電力線を流れる電力量を算出する。なお、第３接続経路ＩＮＴ３及び第４接続経路ＩＮＴ４は、いずれも、少なくとも配線を有しているが、ビアを含むこともある。
【００２０】
インダクタＩＮＤは、内部回路ＣＩＲを囲むように配置された配線を有している。インダクタＩＮＤは、内部回路ＣＩＲの周囲を複数周引き回されているのが好ましい。このようにすると、インダクタＩＮＤによる磁界の変化の検出感度は高くなる。本図に示す例では、インダクタＩＮＤは、最も外側の周を構成する第１環状部材ＲＮＧ１と、その内側の周を構成する第２環状部材ＲＮＧ２を有している。すなわち第１環状部材ＲＮＧ１及び第２環状部材ＲＮＧ２は、平面視で互いにずれている。
【００２１】
半導体装置ＳＤはガードリングＧＤＲ及び複数の電極パッドＰＡＤを備えている。ガードリングＧＤＲは、平面視においてインダクタＩＮＤと基板ＳＵＢの縁の間に設けられており、インダクタＩＮＤの全周を囲んでいる。電極パッドＰＡＤは平面視でインダクタＩＮＤとガードリングＧＤＲの間に設けられている。
【００２２】
電極パッドＰＡＤの一つである第１電極パッドＰＡＤ１は、第１接続経路ＩＮＴ１を介して内部回路ＣＩＲに接続しており、別の電極パッドＰＡＤである第２電極パッドＰＡＤ２は、第２接続経路ＩＮＴ２を介して上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２に接続している。第２電極パッドＰＡＤ２には、固定電位（例えば電源電位又は接地電位）が与えられる。第１電極パッドＰＡＤ１にも、第２電極パッドＰＡＤ２と同一の固定電位が与えられる。すなわち本実施形態において、上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２は、内部回路ＣＩＲとは異なる経路で固定電位が与えられる。このため、上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２で発生した電圧の揺らぎがノイズとして内部回路ＣＩＲに伝播することを抑制できる。
【００２３】
上部シールド部ＳＩＥ１は、第３接続経路ＩＮＴ３及び第４接続経路ＩＮＴ４が設けられている領域を除いて、内部回路ＣＩＲを囲んでいる。上部シールド部ＳＩＥ１の幅は、インダクタＩＮＤが設けられている領域の幅よりも大きい。
【００２４】
上部シールド部ＳＩＥ１は、複数の第１開口ＯＰ１を有している。第１開口ＯＰ１は、インダクタＩＮＤの第１環状部材ＲＮＧ１の上方及び第２環状部材ＲＮＧ２の上方それぞれに設けられている。このようにすると、第１開口ＯＰ１が第１環状部材ＲＮＧ１及び第２環状部材ＲＮＧ２の双方に跨っている場合と比較して、上部シールド部ＳＩＥ１を構成する導体の面積を大きくすることができる。この場合、上部シールド部ＳＩＥ１によるノイズのシールド効果を高くすることができる。
【００２５】
本図に示す例では、第１環状部材ＲＮＧ１の上方に位置する第１開口ＯＰ１と、第２環状部材ＲＮＧ２の上方に位置する第１開口ＯＰ１は、インダクタＩＮＤに平行な方向において互い違いに配置されている。これにより、第１環状部材ＲＮＧ１の上方に位置する第１開口ＯＰ１と、第２環状部材ＲＮＧ２上に位置する第１開口ＯＰ１が互いに繋がることを抑制できる。この効果は、第１環状部材ＲＮＧ１の上方に位置する第１開口ＯＰ１と第２環状部材ＲＮＧ２の上方に位置する第１開口ＯＰ１が、インダクタＩＮＤが延伸する方向において重なっている部分がない場合に、特に顕著になる。
【００２６】
なお、第１開口ＯＰ１の平面形状は長方形である。第１開口ＯＰ１の長手方向は、インダクタＩＮＤが延伸する方向に平行である。このようにすると、上部シールド部ＳＩＥ１を構成する導体の面積を確保しつつ、上部シールド部ＳＩＥ１のうちインダクタＩＮＤの上方に位置する部分における開口の割合を大きくすることができる。
【００２７】
次に、図３を用いて、半導体装置ＳＤの断面構造を説明する。基板ＳＵＢには、素子分離膜ＥＳが形成されている。素子分離膜ＥＳは、トランジスタＴＲが形成された素子形成領域を他の領域から分離している。
【００２８】
トランジスタＴＲおよび素子分離膜ＥＳ上には、多層配線層ＭＩＣが形成されている。多層配線層ＭＩＣは、内部配線ＷＩＲを有している。内部配線ＷＩＲは、内部回路ＣＩＲを構成する配線、又は電源配線である。
【００２９】
多層配線層ＭＩＣは、複数の配線層を有している。各配線層は、ビアＶＡ（又はコンタクト）が形成されている層を有している。
【００３０】
本図に示す例では、内部配線ＷＩＲは、配線層を形成する絶縁膜に埋め込まれている。ただし少なくとも一つの内部配線ＷＩＲは、配線層を形成する絶縁膜上に形成されていても良い。また、内部配線ＷＩＲ及びビアＶＡは、別々に形成されていても良いし、一体となっていてもよい。内部配線ＷＩＲは、例えばＣｕ、Ａｌ、又はＷである。各配線層の内部配線ＷＩＲは、同一の材料で形成されていても良いし、少なくとも一部が他とは異なる材料により形成されていても良い。ビアＶＡは、例えばＣｕ、Ａｌ、又はＷである。ビアＶＡは、内部配線ＷＩＲと一体的に形成されていても良いし、互いに異なる部材として形成されていても良い。
【００３１】
また本図において、内部配線ＷＩＲは層間絶縁膜の表層に埋め込まれている。ただし内部配線ＷＩＲがＡｌ又はＷで形成されている場合、内部配線ＷＩＲは層間絶縁膜の表面上に位置している。
【００３２】
インダクタＩＮＤは、少なくとも一つの内部配線ＷＩＲと同一層に形成されている。本図に示す例では、インダクタＩＮＤは、複数層の配線層を用いて形成されている。このようにすると、インダクタＩＮＤの巻数が増えるため、インダクタＩＮＤによる磁界の変化の検出感度は高くなる。
【００３３】
詳細には、インダクタＩＮＤは、２層目以上の配線層から、最上層より一つ下の配線層までの間のいずれかの配線層を用いて形成されている。そしてインダクタＩＮＤより上の層には、上部シールド部ＳＩＥ１が形成されており、インダクタＩＮＤより下の層には、下部シールド部ＳＩＥ２が形成されている。
【００３４】
本図に示す例では、上部シールド部ＳＩＥ１は、インダクタＩＮＤが形成されている配線層より一つ上の配線層に形成されている。この層には、図１及び図２に示した電極パッドＰＡＤが形成されていても良い。
【００３５】
また下部シールド部ＳＩＥ２は、多層配線層ＭＩＣを用いて形成されている。本図に示す例では、インダクタＩＮＤのうち最も下の層は、下から２番目の配線層を用いて形成されている。そして下部シールド部ＳＩＥ２は、最も下の配線層を用いて形成されている。このようにすると、下部シールド部ＳＩＥ２も金属パターンによって形成されるため、下部シールド部ＳＩＥ２によるシールド効果を高くすることができる。
【００３６】
そして下部シールド部ＳＩＥ２は、複数の第２開口ＯＰ２を有している。第２開口ＯＰ２は、平面視でインダクタＩＮＤと重なっている。このため、さらにインダクタに外部の磁界の強度の変動が届きやすくなる。
【００３７】
詳細には、第２開口ＯＰ２は、少なくとも一部(好ましくは全部)が第１開口ＯＰ１と重なっている。このため、さらにインダクタに外部の磁界の強度の変動が届きやすくなる。
【００３８】
図４は、図１の変形例を示す図である。本図に示す例は、電極パッドＰＡＤのレイアウトを除いて、図１〜図３を用いて説明した例と同様の構成である。本図に示す例において、電極パッドＰＡＤは、平面視でインダクタＩＮＤと内部回路ＣＩＲの間に設けられている。
【００３９】
図５は、第１開口ＯＰ１とインダクタＩＮＤの相対位置を説明するための図である。第１開口ＯＰ１の開口幅をＡ、上部シールド部ＳＩＥ１の厚さをＴ、上部シールド部ＳＩＥ１の下面とインダクタＩＮＤの上面の距離をＤとしたとき、Ａ≦（Ｔ＋Ｄ）×２／３である。上部シールド部ＳＩＥ１によるノイズのシールド効果は、開口幅Ａが大きくなると低下する。そして上記した関係を満たす場合、上部シールド部ＳＩＥ１の外部に漏れるノイズの大きさを、上部シールド部ＳＩＥ１を設けない場合の１／１０以下にすることができる。なお、第１開口ＯＰ１の長手方向の長さも、開口幅Ａと同様の条件を満たすようにするのが好ましい。
【００４０】
なお、図１、図３、図４、及び図５に示す例では、第１開口ＯＰ１の幅は、インダクタＩＮＤの幅よりも大きくなっている。ただし、図６に示すように、第１開口ＯＰ１の幅は、インダクタＩＮＤの幅よりも小さくても良い。
【００４１】
図７は、内部回路ＣＩＲの回路構成を示す機能ブロック図である。内部回路ＣＩＲは、増幅部ＡＭＰ、フィルタ部ＦＬＴ、ＡＤ変換部ＣＮＧ、演算部ＣＵＬ、制御部ＣＮＴ１、表示制御部ＣＮＴ２、及び通信制御部ＣＮＴ３を有している。増幅部ＡＭＰは、インダクタＩＮＤに生じた電圧信号を増幅する。フィルタ部ＦＬＴは、増幅部ＡＭＰからの出力をフィルタ処理し、必要な帯域成分のみを選別する。ＡＤ変換部ＣＮＧは、フィルタ部ＦＬＴから出力されたアナログ信号をデジタル信号に変換する。演算部ＣＵＬは、ＡＤ変換部ＣＮＧから出力されたデジタル信号を処理することで、電力線を流れた電力量を算出する。制御部ＣＮＴ１は、表示制御部ＣＮＴ２及び通信制御部ＣＮＴ３を制御する。表示制御部ＣＮＴ２は、制御部ＣＮＴ１からの指示に従って、電力量を表示装置に表示させる、通信制御部ＣＮＴ３は、制御部ＣＮＴ１からの指示に従って、通信部ＴＲＮを介して電力量を外部に出力する。通信部ＴＲＮは、無線通信用のアンテナであってもよい。
【００４２】
内部回路ＣＩＲの上記した構成のうち、増幅部ＡＭＰ、フィルタ部ＦＬＴ、及びＡＤ変換部ＣＮＧはアナログ回路によって構成されており、演算部ＣＵＬ、制御部ＣＮＴ１、表示制御部ＣＮＴ２、及び通信制御部ＣＮＴ３はデジタル回路によって構成されている。
【００４３】
なお、内部回路ＣＩＲは、上記した構成のほかに、発振回路、タイマー、及びＲＴＣ（Real Time Clock）を有していても良い。
【００４４】
図８は、増幅部ＡＭＰの回路図の一例である。増幅部ＡＭＰは、複数のトランジスタＴＲを用いて構成されている。これらのうちｐ型のトランジスタＴＲ１のゲート電極には第３接続経路ＩＮＴ３が接続しており、ｐ型のトランジスタＴＲ２のゲート電極には第４接続経路ＩＮＴ４が接続している。トランジスタＴＲ１のゲート電極及びトランジスタＴＲ２のゲート電極には、いずれも互いに異なる抵抗ＲＬを介して電源電圧の半分の電圧（１／２ＶＤＤ）が印加される。なお、トランジスタＴＲ１のドレインとトランジスタＴＲ２のドレインは、ｐ型のトランジスタＴＲ３を介して電源電圧（ＶＤＤ）が印加される。さらにトランジスタＴＲ１のソースはｎ型のトランジスタＴＲ４のドレインに接続しており、トランジスタＴＲ２のソースはｎ型のトランジスタＴＲ５のドレインに接続している。トランジスタＴＲ４のソース及びトランジスタＴＲ５のソースは、いずれも接地されている。トランジスタＴＲ４のゲート電極及びトランジスタＴＲ５のゲート電極は、いずれもトランジスタＴＲ４のドレインに接続している。そして増幅部ＡＭＰの出力端子は、トランジスタＴＲ５のドレインに接続している。
【００４５】
図９は図１のＢ−Ｂ´断面の第１例を示しており、図１０は図１のＣ−Ｃ´断面の第１例を示している。図１に示すように、上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２は、インダクタＩＮＤの両端の上方には形成されていない。そして上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２が形成されていない部分には、第３接続経路ＩＮＴ３及び第４接続経路ＩＮＴ４が形成されている。
【００４６】
図９及び図１０に示す例では、インダクタＩＮＤは、奇数（例えば３層）の配線層を用いて形成されている。そしてインダクタＩＮＤの一端は、最上層の配線層に位置する巻き線の最外周に位置しており、インダクタＩＮＤの他端は、最下層の配線層に位置する巻き線の最内周に位置している。
【００４７】
図９に示すように、第３接続経路ＩＮＴ３は、上部シールド部ＳＩＥ１と同一層に配線を有している。この配線は、一端がビアＶＡの一つであるビアＶＡ１を介してインダクタＩＮＤの一端に接続しており、他端が内部回路ＣＩＲに向けて延伸している。このような接続構造を有することにより、第３接続経路ＩＮＴ３は、インダクタＩＮＤのうち一端以外の部分と干渉することはない。
【００４８】
そして図１０に示すように、第４接続経路ＩＮＴ４は、インダクタＩＮＤの最下層に位置する巻き線と同一層に配線を有している。この配線は、一端がインダクタＩＮＤの他端に接続しており、他端が内部回路ＣＩＲに向けて延伸している。
【００４９】
図１１は図１のＢ−Ｂ´断面の第２例を示しており、図１２は図１のＣ−Ｃ´断面の第２例を示している。本図に示す例においても、インダクタＩＮＤは、奇数（例えば３層）の配線層を用いて形成されている。ただし、インダクタＩＮＤの一端は、最上層の配線層に位置する巻き線の最内周に位置しており、インダクタＩＮＤの他端は、最下層の配線層に位置する巻き線の最外周に位置している。
【００５０】
図１１に示すように、第３接続経路ＩＮＴ３は、インダクタＩＮＤの最上層に位置する巻き線と同一層に配線を有している。この配線は、一端がインダクタＩＮＤの一端に接続しており、他端が内部回路ＣＩＲに向けて延伸している。
【００５１】
そして図１２に示すように、第４接続経路ＩＮＴ４は、下部シールド部ＳＩＥ２と同一層に配線を有している。この配線の一端は、ビアＶＡの一つであるビアＶＡ２を介してインダクタＩＮＤの他端に接続している。なお、この配線の他端は内部回路ＣＩＲに向けて延伸している。このような接続構造を有することにより、第４接続経路ＩＮＴ４は、インダクタＩＮＤのうち他端以外の部分と干渉することはない。
【００５２】
図１３は、図１のＢ−Ｂ´断面の第３例を示しており、図１４は図１のＣ−Ｃ´断面の第３例を示している。本図に示す例において、インダクタＩＮＤは、偶数(例えば２層)の配線層を用いて形成されている。インダクタＩＮＤの一端は、最上層の配線層に位置する巻き線の最内周に位置しており、インダクタＩＮＤの他端は、最下層の配線層に位置する巻き線の最内周に位置している。そして図１３に示すように、第３接続経路ＩＮＴ３は、インダクタＩＮＤの最上層に位置する巻き線と同一層に配線を有している。この配線は、一端がインダクタＩＮＤの一端に接続しており、他端が内部回路ＣＩＲに向けて延伸している。また図１４に示すように、第４接続経路ＩＮＴ４は、インダクタＩＮＤの最下層に位置する巻き線と同一層に配線を有している。この配線は、一端がインダクタＩＮＤの他端に接続しており、他端が内部回路ＣＩＲに向けて延伸している。
【００５３】
以上、本実施形態によれば、インダクタＩＮＤの上方は上部シールド部ＳＩＥ１で覆われており、インダクタＩＮＤの下方は下部シールド部ＳＩＥ２で覆われている。このため、インダクタに起因したノイズが外部に漏れることを抑制できる。また、上部シールド部ＳＩＥ１には第１開口ＯＰ１が形成されているため、外部の磁界の強度の変動がインダクタＩＮＤに届く。
【００５４】
特に本実施形態では、下部シールド部ＳＩＥ２も配線層を用いて形成されている。このため、下部シールド部ＳＩＥ２によるシールド効果を高くすることができる。そして下部シールド部ＳＩＥ２は、複数の第２開口ＯＰ２を有している。第２開口ＯＰ２は、平面視でインダクタＩＮＤと重なっている。このため、さらにインダクタに外部の磁界の強度の変動が届きやすくなる。
【００５５】
（第２の実施形態）
図１５は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図３（すなわち図１のＡ−Ａ´断面図）に相当している。本実施形態に係る半導体装置ＳＤは、第１側面シールド部ＳＩＥ３及び第２側面シールド部ＳＩＥ４を有している点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５６】
第１側面シールド部ＳＩＥ３及び第２側面シールド部ＳＩＥ４は、いずれも多層配線層ＭＩＣを用いて形成されている。詳細には、第１側面シールド部ＳＩＥ３及び第２側面シールド部ＳＩＥ４は、いずれも、下部シールド部ＳＩＥ２が形成されている配線層の一つ上の配線層から、上部シールド部ＳＩＥ１が形成されている配線層まで連続して形成されている。第１側面シールド部ＳＩＥ３及び第２側面シールド部ＳＩＥ４は、いずれの配線層においても、内部配線ＷＩＲが形成されている層と同一層に位置する金属層、及び、ビアＶＡが形成されているビア層と同一層に位置する金属層を有している。
【００５７】
第１側面シールド部ＳＩＥ３は、平面視で内部回路ＣＩＲとインダクタＩＮＤの間に位置しており、内部回路ＣＩＲの全周を囲んでいる。すなわち本実施形態において、インダクタＩＮＤと内部回路ＣＩＲの間は、第１側面シールド部ＳＩＥ３によって仕切られている。このため、インダクタＩＮＤが内部回路ＣＩＲのノイズ源となることをさらに抑制できる。
【００５８】
第２側面シールド部ＳＩＥ４は、平面視でインダクタＩＮＤと基板ＳＵＢの縁の間に位置しており、インダクタＩＮＤの全周を囲んでいる。第１側面シールド部ＳＩＥ３及び第２側面シールド部ＳＩＥ４は、いずれも厚さ方向において上部シールド部ＳＩＥ１と下部シールド部ＳＩＥ２をつないでいる。すなわち本実施形態において、インダクタＩＮＤは、上部シールド部ＳＩＥ１、下部シールド部ＳＩＥ２、第１側面シールド部ＳＩＥ３、及び第２側面シールド部ＳＩＥ４によって囲まれている。このようにすると、インダクタＩＮＤが内部回路ＣＩＲのノイズ源となることをさらに抑制できる。
【００５９】
図１６は、図１５の線Ｄで示した面における半導体装置ＳＤの断面図の第１例であり、第１側面シールド部ＳＩＥ３の構成の第１例を示している。多層配線層ＭＩＣを構成する各配線層は、ビアＶＡが形成されるビア層ＶＡＬと、配線が形成される配線層ＷＩＬを有している。そして上部シールド部ＳＩＥ１のうちビア層ＶＡＬに位置する部分は、互いに離間した複数のビアで構成されている。これらのビアの径は、内部回路ＣＩＲのうち同一のビア層ＶＡＬに位置するビアＶＡと同一の径である。そして上部シールド部ＳＩＥ１を構成するビアの配置間隔は、そのビアが属するビア層ＶＡＬにおける最小間隔となっており、例えばダミービアの配置間隔と同一である。このようにすると、上部シールド部ＳＩＥ１のうちビア層ＶＡＬに位置する部分を、内部回路ＣＩＲのビアやダミービアと同一工程で容易に形成することができる。
【００６０】
なお、図１６に示す例において、上部シールド部ＳＩＥ１のうち内部配線ＷＩＲと同一層に位置する部分は、全周にわたって隙間なく形成されている。
【００６１】
図１７は、図１５の線Ｄで示した面における半導体装置ＳＤの断面図の第２例であり、第１側面シールド部ＳＩＥ３の構成の第２例を示している。本図に示す例は、上部シールド部ＳＩＥ１のうちビア層に位置する部分がスリットビアで構成されている点を除いて、図１６に示した例と同様である。本図に示す例によれば、上部シールド部ＳＩＥ１は、内部配線ＷＩＲと同一層に位置する部分及びビア層に位置する部分のいずれも、全周にわたって隙間なく形成されている。従って、上部シールド部ＳＩＥ１によるシールド効果は高くなる。
【００６２】
なお、第２側面シールド部ＳＩＥ４も、図１６及び図１７に示した第１側面シールド部ＳＩＥ３のいずれかと同様の構成を有している。
【００６３】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１側面シールド部ＳＩＥ３及び第２側面シールド部ＳＩＥ４を有しているため、インダクタＩＮＤが内部回路ＣＩＲのノイズ源となることをさらに抑制できる。
【００６４】
（第３の実施形態）
図１８は、第３の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤは、上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２の双方が複数の導体片に分割されている点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。すなわち本実施形態では、上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２は、いずれも複数の導体片をインダクタＩＮＤに沿って並べた構成を有している。
【００６５】
詳細には、上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２は、インダクタＩＮＤに沿う方向で見た場合、同じ位置で分割されている。ただし上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２は、インダクタＩＮＤに沿う方向で見た場合に互いに異なる場所で分割されていても良い。なお、上部シールド部ＳＩＥ１を構成する複数の導体片には互いに同一の固定電位（電源電位又は接地電位）が印加され、下部シールド部ＳＩＥ２を構成する複数の導体片にも、互いに同一の固定電位（電源電位又は接地電位）が印加される。
【００６６】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２が複数の導体片に分割されているため、上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２に渦電流が発生することを抑制できる。この場合、インダクタＩＮＤによる磁場の変動の検出感度が低下することを抑制できる。
【００６７】
なお、第２の実施形態においても、本実施形態と同様に、上部シールド部ＳＩＥ１及び下部シールド部ＳＩＥ２を複数の導体片に分割してもよい。この場合、第１側面シールド部ＳＩＥ３及び第２側面シールド部ＳＩＥ４も、上部シールド部ＳＩＥ１と下部シールド部ＳＩＥ２と同じように複数の導体片に分割される。この場合、上部シールド部ＳＩＥ１、下部シールド部ＳＩＥ２、第１側面シールド部ＳＩＥ３、及び第２側面シールド部ＳＩＥ４は、インダクタＩＮＤに沿う方向で見た場合、同じ位置で分割される。このようにしても、第３の実施形態と同様の効果を得ることができる。
【００６８】
（第４の実施形態）
図１９は、第４の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図３（すなわち図１のＡ−Ａ´断面図）に対応している。本実施形態に係る半導体装置ＳＤは、下部シールド部ＳＩＥ２の構成を除いて、第１〜第３の実施形態に係る半導体装置ＳＤと同様の構成である。図１９は、第２の実施形態と同様の場合を示している。
【００６９】
本実施形態において下部シールド部ＳＩＥ２は、基板ＳＵＢに形成された不純物層ＩＮＰによって構成されている。不純物層ＩＮＰは、基板ＳＵＢに形成されたウェルＷＥＬの表層に位置している。不純物層ＩＮＰとウェルＷＥＬは、互いに同一導電型の不純物層であっても良いし、互いに異なる導電型の不純物層であっても良い。なお、不純物層ＩＮＰがｐ型の不純物層である場合、不純物層ＩＮＰには接地電位が印加され、不純物層ＩＮＰがｎ型の不純物層である場合、不純物層ＩＮＰには電源電位が印加される。
【００７０】
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。また、下部シールド部ＳＩＥ２を多層配線層ＭＩＣ内に位置させないでよいため、インダクタＩＮＤを構成する配線層の数を増やすことができる。この場合、インダクタＩＮＤの巻数を増やすことができる。
【００７１】
また、不純物層ＩＮＰとウェルＷＥＬを互いに異なる導電型の不純物層とした場合、これらの境界に空乏層ができる。この場合、下部シールド部ＳＩＥ２によるシールド効果は高くなる。
【００７２】
なお、図２０に示すように、不純物層ＩＮＰの表層にシリサイド層ＳＩＬを形成しても良い。この場合、不純物層ＩＮＰを低抵抗化することができるため、不純物層ＩＮＰの電位は安定する。
【００７３】
（第５の実施形態）
図２１は、第５の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図３（すなわち図１のＡ−Ａ´断面図）に対応している。本実施形態に係る半導体装置ＳＤは、下部シールド部ＳＩＥ２の下に不純物層ＩＮＰ、ウェルＷＥＬ、及びシリサイド層ＳＩＬを有している点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。本図は、第２の実施形態と同様の場合を示している。不純物層ＩＮＰ、ウェルＷＥＬ、及びシリサイド層ＳＩＬの構成は、第４の実施形態に示したとおりである。そしてシリサイド層ＳＩＬは、ビアを介して下部シールド部ＳＩＥ２に接続している。このビアは、シールドビアであっても良い。
【００７４】
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。またインダクタＩＮＤの下方は、下部シールド部ＳＩＥ２及び不純物層ＩＮＰの２層でシールドされる。このため、インダクタＩＮＤの下方からノイズが外部に漏れることをさらに抑制できる。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７６】
ＡＭＰ 増幅部
ＣＩＲ 内部回路
ＣＮＧ ＡＤ変換部
ＣＮＴ１ 制御部
ＣＮＴ２ 表示制御部
ＣＮＴ３ 通信制御部
ＣＵＬ 演算部
ＥＳ 素子分離膜
ＦＬＴ フィルタ部
ＧＤＲ ガードリング
ＩＮＤ インダクタ
ＩＮＰ 不純物層
ＩＮＴ１ 第１接続経路
ＩＮＴ２ 第２接続経路
ＩＮＴ３ 第３接続経路
ＩＮＴ４ 第４接続経路
ＭＩＣ 多層配線層
ＯＰ１ 第１開口
ＯＰ２ 第２開口
ＰＡＤ 電極パッド
ＰＡＤ１ 第１電極パッド
ＰＡＤ２ 第２電極パッド
ＲＬ 抵抗
ＲＮＧ１ 第１環状部材
ＲＮＧ２ 第２環状部材
ＳＤ 半導体装置
ＳＩＥ１ 上部シールド部
ＳＩＥ２ 下部シールド部
ＳＩＥ３ 第１側面シールド部
ＳＩＥ４ 第２側面シールド部
ＳＩＬ シリサイド層
ＳＵＢ 基板
ＴＲ トランジスタ
ＴＲ１ トランジスタ
ＴＲ２ トランジスタ
ＴＲ３ トランジスタ
ＴＲ４ トランジスタ
ＴＲ５ トランジスタ
ＴＲＮ 通信部
ＶＡ ビア
ＶＡ１ ビア
ＶＡ２ ビア
ＶＡＬ ビア層
ＷＥＬ ウェル
ＷＩＬ 配線層
ＷＩＲ 内部配線
【図１】
2014060332.tif 000003
【図２】
2014060332.tif 000004
【図３】
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【図４】
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【図５】
2014060332.tif 000007
【図６】
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【図７】
2014060332.tif 000009
【図８】
2014060332.tif 000010
【図９】
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【図１０】
2014060332.tif 000012
【図１１】
2014060332.tif 000013
【図１２】
2014060332.tif 000014
【図１３】
2014060332.tif 000015
【図１４】
2014060332.tif 000016
【図１５】
2014060332.tif 000017
【図１６】
2014060332.tif 000018
【図１７】
2014060332.tif 000019
【図１８】
2014060332.tif 000020
【図１９】
2014060332.tif 000021
【図２０】
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【図２１】
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