(57)【要約】【課題】ゲート抵抗を不要とし、かつ消費電力を削減するゲートドライバを提供する。【解決手段】ゲートドライバ１は、駆動制御部１０とゲート駆動部４０とを備える。駆動制御部１０は、パワートランジスタを導通状態へ切り替える制御信号を受けると、駆動信号を第１のレベルから第２のレベルへ切り替え、駆動信号を、第１の期間経過後に第１のレベルへ切り替え、さらに第２の期間経過後に第２のレベルへ切り替えるように制御する。パワートランジスタを遮断状態へ切り替える制御信号を受けると、駆動信号を第２のレベルから第１のレベルへ切り替え、駆動信号を、第３の期間経過後に第２のレベルへ切り替え、さらに第４の期間経過後に第１のレベルへ切り替えるように制御する。ゲート駆動部４０は、駆動信号を増幅して出力する。【選択図】図１
2014075694.tif 000002
【特許請求の範囲】
【請求項１】
パワートランジスタを導通状態へ切り替える制御信号を受けると、前記パワートランジスタのゲート電圧を制御する駆動信号を、第１のレベルから第２のレベルへ切り替え、前記駆動信号を、第１の期間経過後に前記第１のレベルへ切り替え、さらに第２の期間経過後に前記第２のレベルへ切り替えるように制御し、前記パワートランジスタを遮断状態へ切り替える制御信号を受けると、前記駆動信号を前記第２のレベルから前記第１のレベルへ切り替え、前記駆動信号を、第３の期間経過後に前記第２のレベルへ切り替え、さらに第４の期間経過後に前記第１のレベルへ切り替えるように制御する駆動制御部と、
前記駆動信号を増幅して出力するゲート駆動部と、
を備えるゲートドライバ。
【請求項２】
前記第１の期間及び前記第２の期間は、前記第１の期間に電源から電流を供給し、前記第２の期間に前記電源からの電流の供給を停止することによって、前記第２の期間経過後に前記パワートランジスタのゲート電圧が所望の電圧レベルに到達するように調整され、
前記第３の期間及び前記第４の期間は、前記第３の期間にグランドへ電流を放出し、前記第４の期間に前記電源へ電流を回生させることによって、前記第４の期間経過後に前記ゲート電圧がグランドレベルに到達するように、調整される請求項１記載のゲートドライバ。
【請求項３】
前記ゲート駆動部は、
前記駆動信号が前記第１のレベルのときにはＯＦＦ状態に、前記第２のレベルのときにはＯＮ状態に制御される第１スイッチ部と、
前記駆動信号が前記第１のレベルのときにはＯＮ状態に、前記第２のレベルのときにはＯＦＦ状態に制御される第２スイッチ部と、を備える請求項１記載のゲートドライバ。
【請求項４】
前記第１スイッチ部は、一端が電源に接続され、
前記第２スイッチ部は、一端が前記第１スイッチ部の他端に接続され、他端がグランドに接続され、
前記第１スイッチ部は、前記第１の期間には、前記電源から前記パワートランジスタのゲートへ電荷を供給し、前記第４の期間には、前記パワートランジスタのゲートから電荷を前記電源へ回生させ、
前記第２スイッチ部は、前記第２の期間には、前記グランドから前記パワートランジスタのゲートへ電荷を供給し、前記第３の期間には、前記パワートランジスタのゲートから電荷を放電させる請求項３記載のゲートドライバ。
【請求項５】
前記駆動制御部は、
前記第１乃至第４の期間が経過したタイミングを検出すると、前記駆動信号の切り替えを指示するタイミング制御部と、
前記タイミング制御部からの指示に応じて、前記駆動信号を前記第１のレベルと前記第２のレベルとの間で切り替えを制御する論理部と、を備える請求項１記載のゲートドライバ。
【請求項６】
前記第１及び第２の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、検出した値を所望の値と比較して前記第１及び第２の期間の調整の要否を判定し、前記第３及び第４の期間が経過したときに、前記パワートランジスタのゲート電圧とゲート電流とを検出し、検出した値を所望の値と比較して前記第３及び第４の期間の調整の要否を判定し、判定結果に応じて、前記第１乃至第４の期間を調整するキャリブレーション部を、さらに備える請求項１記載のゲートドライバ。
【請求項７】
前記キャリブレーション部は、前記第１及び第２の期間が経過したときに、前記ゲート電圧が所望の値より小さい場合には、前記第１の期間を広げ、前記ゲート電流が所望の値より小さい場合には、前記第２の期間を縮め、前記ゲート電圧が所望の値より大きい場合には、前記第１の期間を縮め、前記ゲート電流が所望の値より大きい場合には、前記第２の期間を広げるように制御する請求項６記載のゲートドライバ。
【請求項８】
前記駆動制御部は、前記第１及び第２の期間、または前記第３及び第４の期間経過後、さらに前記駆動信号を前記第１のレベルと前記第２のレベルとの切り替えるように制御する請求項１記載のゲートドライバ。
【請求項９】
前記駆動制御部は、前記駆動信号を前記第１のレベルと前記第２のレベルとの切り替えを繰り返し、前記第１のレベルと前記第２のレベルとの切り替えを前半と後半とで長さを変化させる請求項８記載のゲートドライバ。
【請求項１０】
前記第１の期間及び前記第２の期間は、前記第１の期間に電源から電流を供給し、前記第２の期間に前記電流の供給を停止することによって、前記第２の期間後に前記パワートランジスタのゲート電圧が所望の電圧レベルより低い任意の範囲に到達するように調整され、
前記第３の期間及び前記第４の期間は、前記第３の期間にグランドへ電流を放出し、前記第４の期間に前記電源への電流の回生させることによって、前記第４の期間後に前記ゲート電圧がグランドレベルより高い任意の範囲に到達するように、調整され、
前記駆動制御部は、前記第２の期間経過後、前記第１のレベルのパルスの挿入を複数回繰り返し、前記第４の期間経過後、前記第２のレベルのパルスの挿入を複数回繰り返す請求項１記載のゲートドライバ。
【請求項１１】
前記駆動制御部は、
前記パワートランジスタを前記導通状態への切り替える制御信号を受けると、前記駆動信号を前記第１のレベルから前記第２のレベルへ切り替えた後、前記駆動信号の信号レベルを切り替えて、前記駆動信号に逆極性のパルスを少なくとも一つ形成するように制御する第１スルーレート制御部と、
前記パワートランジスタを遮断状態へ切り替える制御信号を受けると、前記駆動信号を前記第２のレベルから前記第１のレベルへ切り替えた後、前記駆動信号の信号レベルを切り替えて、前記駆動信号に逆極性のパルスを少なくとも一つ形成するように制御する第２スルーレート制御部と、
異常が検出されたことが通知されたときに、前記第２スルーレート制御部が制御する前記駆動信号より、前記パワートランジスタのゲート電圧のスルーレートが低くなるように制御する第３スルーレート制御部と、を備える請求項１記載のゲートドライバ。
【請求項１２】
前記駆動制御部は、前記第１乃至第４の期間を設定するレジスタファイルを備え、
前記レジスタファイルは、外部から書き換え可能に構成されている請求項１記載のゲートドライバ。
【請求項１３】
前記第２の期間は、前記第１の期間とは異なる長さであり、前記第４の期間は、前記第３の期間とは異なる長さである請求項１記載のゲートドライバ。
【請求項１４】
パワートランジスタを制御する制御信号を受け、
前記制御信号が導通状態への切り替えを指示する場合には、前記パワートランジスタのゲートを制御する駆動信号を第１のレベルから第２のレベルへ切り替えて出力した後、前記駆動信号を、第１の期間経過後に前記第１のレベルへ切り替え、さらに第２の期間経過後に前記第２のレベルへ切り替え、
前記制御信号が遮断状態への切り替えを指示する場合には、前記駆動信号を第２のレベルから第１のレベルへ切り替えて出力した後、前記駆動信号を、第３の期間経過後に前記第２のレベルへ切り替え、さらに第４の期間経過後に前記第１のレベルへ切り替える
スイッチング方法。
【請求項１５】
パワートランジスタを導通状態へ切り替える制御信号を受けると、前記パワートランジスタのゲート電圧を制御する駆動信号を、第１のレベルから第２のレベルへ切り替え、前記駆動信号を、第１の期間経過後に前記第１のレベルへ切り替え、さらに第２の期間経過後に前記第２のレベルへ切り替えるように制御する駆動制御部と、
前記駆動信号を増幅して出力するゲート駆動部と、
を備えるゲートドライバ。
【請求項１６】
前記駆動制御部は、前記パワートランジスタを遮断状態へ切り替える制御信号を受けると、前記駆動信号を前記第２のレベルから前記第１のレベルへ切り替え、前記駆動信号を、第３の期間経過後に前記第２のレベルへ切り替え、さらに第４の期間経過後に前記第１のレベルへ切り替えるように制御する請求項１５記載のゲートドライバ。
【請求項１７】
前記第２の期間は、前記第１の期間とは異なる長さである請求項１５記載のゲートドライバ。
【請求項１８】
前記第４の期間は、前記第３の期間とは異なる長さである請求項１６記載のゲートドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ・コンバータなどのパワートランジスタを駆動する装置に関する。
【背景技術】
【０００２】
近年、電力制御回路の消費電力の削減、回路の面積の縮小が望まれている。例えば、特許文献１には、ＭＯＳゲート駆動用パワーＩＣにおいて、インバータ上アームの主ＩＧＢＴ２１へのゲート信号供給用の上アーム駆動回路の電源として、専用電源を用意することなく、簡単で安定した電源を持つゲート駆動回路が開示されている。また、特許文献２には、サージ電圧の発生前にドライブ回路を確実に切換え、またパワーＭＯＳの閾値電圧のばらつきに影響されずにターンオフ時間を短くする技術が開示されている。
従来のインバータやコンバータなどの電力制御回路では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やパワーＭＯＳなどのパワートランジスタのゲート端子と、ゲートドライバの出力端子の間に、ゲート抵抗を設ける。ゲート抵抗の役割は、例えば次の２点である。
（ａ）寄生インダクタンスの影響によるゲート電圧のオーバーシュート・アンダーシュートおよびリンギングを抑えること。
（ｂ）パワートランジスタのエミッタ−コレクタ間（またはドレイン−ソース間）に印加される電圧または電流のスルーレートを適正な値に抑えること。
このようなゲート抵抗を備える電力制御回路において、例えば、次のような問題がある。
・第一に、ＩＧＢＴまたはパワーＭＯＳなどのパワートランジスタのスイッチング損失が発生することである（第一の問題点）。
・第二に、ゲート抵抗によるジュール損失が発生することである（第二の問題点）。
・第三に、ゲート抵抗を外付け部品として用意しなければならないことである（第三の問題点）。
【０００３】
一方、ゲート抵抗を備えない構成によって、消費電力を削減し、回路面積を縮小する電力制御回路を実現しようとすると、以下のような別の問題が生じ、これらの課題を解決することが必要となる。
・ゲート配線の寄生インダクタンス（図１のＬＧ）によって、ゲート電圧のオーバーシュート、アンダーシュート、リンギングが発生する（第一の課題）。
・パワートランジスタに流れる電流のスルーレートが制限されないため、大きなサージ電圧が生じ（第二の課題）、パワートランジスタが破壊される場合や、インバータが発生する放射ノイズが大きくなる（第三の課題）という課題である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３０４５２７号公報
【特許文献２】特開２００１−４５７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、電力制御回路からゲート抵抗を除くことにより生じる課題に対する有効な手段を見いだせていない。例えば、特許文献１，２は、ゲート抵抗を除くことに焦点をあてた技術ではなかった。
【０００６】
発明者らは、ゲート抵抗を備えず、かつ、消費電力を削減できるゲートドライバを発見した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施形態のゲートドライバは、パワートランジスタを導通状態または遮断状態への切り替える制御信号を受けると、所定の期間の経過後に信号レベルを切り替えて所定の幅の逆極性のパルスを形成した駆動信号をパワートランジスタに出力する。
【発明の効果】
【０００８】
一実施形態によれば、ゲート抵抗を備える、かつ、消費電力を削減できるゲートドライバを提供することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施形態のゲートドライバの構成例を示すブロック図である。
【図２】ゲート抵抗を有する電力制御回路の構成例を示す図である。
【図３】ＩＧＢＴがＯＮ状態とＯＦＦ状態との間を遷移するときの電圧・電流の変動と電力損失とを示すタイミングチャートである。
【図４】ゲート抵抗を備えない電力制御回路の構成例を示す図である。
【図５】ゲート抵抗を備えない電力制御回路のパワートランジスタのゲート電圧の変動例を示すタイミングチャートである。
【図６】ゲート抵抗を備えない電力制御回路における、電圧、電流の一例を示す図である。
【図７】実施形態１のゲートドライバを備える電力制御回路の構成例を示す図である。
【図８】実施形態１の電力制御回路の電圧、電流の変動を表すタイミングチャートである。
【図９】実施形態１の他の構成例のゲートドライバを備える電力制御回路の他の構成例を示す図である。
【図１０】パワートランジスタをＯＮ状態に遷移させたときの電圧・電流の波形例を示す図である。
【図１１】パワートランジスタをＯＦＦ状態に遷移させたときの電圧・電流の波形例を示す図である。
【図１２Ａ】ゲート抵抗を用いた電力制御回路が実施するスイッチング方式の特徴を説明する図である。
【図１２Ｂ】実施形態１の電力制御回路が実施するスイッチング方式の特徴を説明する図である。
【図１３】一実施形態のスイッチング時間を説明する図である。
【図１４】一実施形態の電力制御回路と他の電力制御回路との電圧・電流の変動を比較して説明する図である。
【図１５】一実施形態の電力制御回路がジュール損失を発生させず、消費電力を削減する仕組みを説明する図である。
【図１６Ａ】アクティブミラークランプを有する、ゲート抵抗ＲＧを用いるゲートドライバの構成例を示す図である。
【図１６Ｂ】一実施形態のゲートドライバにおいてアクティブミラークランプの機能を説明する図である。
【図１７】駆動信号のパルス幅を決定する方法を説明する図である。
【図１８】駆動信号のパルス幅を調整する手順の一例を説明する図である。
【図１９】駆動信号のパルス幅を調整する手順の一例を説明する別の図である。
【図２０】パルス幅を調整する機能を備える電力制御回路の構成例を示す図である。
【図２１】一実施形態のゲートドライバの駆動信号とパワートランジスタのゲート電圧のスルーレートとの関係を説明する図である。
【図２２】スルーレートとオーバーシュートとの関係を説明する図である。
【図２３】より簡易な方法でゲート電圧ＶＧＥ、ゲート電流ＩＧの収束を図る方法を説明する図である。
【図２４】ゲート抵抗を用いるゲートドライバであって、スルーレートの調整機能を備える構成例を示す図である。
【図２５】一実施形態のゲートドライバであって、スルーレートの調整機能を備える構成例を示す図である。
【図２６Ａ】パルス幅を調整する機能を有するゲートドライバから構成される電力制御回路の一例を示す図である。
【図２６Ｂ】パルス幅を調整する機能を有するゲートドライバから構成される電力制御回路の他の例を示す図である。
【図２６Ｃ】パルス幅を調整する機能を有するゲートドライバから構成される電力制御回路のさらに他の例を示す図である。
【発明を実施するための形態】
【００１０】
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００１１】
一実施形態のゲートドライバは、パワートランジスタをＯＮ状態（導通状態）またはＯＦＦ状態（遮断状態、非導通状態）への切り替える制御信号を受けると、所定の期間の経過後に信号レベルを切り替えて所定の幅のパルスを形成した駆動信号（ゲート駆動信号）をパワートランジスタに出力する。図１にゲートドライバの構成例を表す概略図を示す。ゲートドライバ１は、駆動制御部１０とゲート駆動部４０とを備える。駆動信号は、パワートランジスタをＯＮ状態またはＯＦＦ状態への切り替えるように、ゲート電圧を制御する信号である。
【００１２】
駆動制御部１０は、入力端子２から制御信号を受け、ＯＮ状態またはＯＦＦ状態を制御する信号レベルに対して、所定の期間、信号レベルを切り替えた逆極性のパルスを形成した駆動信号を生成するように制御する。具体的には、駆動制御部１０は、パワートランジスタをＯＮ状態へ切り替える制御信号を受けると、駆動信号を第１のレベルから第２のレベルへ切り替え、駆動信号を、第１の期間経過後に第１のレベルへ切り替え、さらに第２の期間経過後に第２のレベルへ切り替えるように制御する。一方、駆動制御部１０は、パワートランジスタをＯＦＦ状態へ切り替える制御信号を受けると、駆動信号を第２のレベルから第１のレベルへ切り替え、駆動信号を、第３の期間経過後に第２のレベルへ切り替え、さらに第４の期間経過後に第１のレベルへ切り替える。例えば、第１のレベルは、ハイレベルであり、第２のレベルはロウレベルである。
【００１３】
例えば、駆動制御部１０は、タイミング制御部２０と論理部３０とにより実現する。
タイミング制御部２０は、第１乃至第４の期間が経過したタイミングを検出し、検出したタイミングで駆動信号の信号レベルの切り替えを論理部３０へ指示する。
論理部３０は、タイミング制御部２０が出力する信号に応じて、駆動信号を第１のレベルと第２のレベルとの間で切り替える。
第１乃至第４の期間は、あらかじめ定めた一定期間である。第１乃至第４の期間は、その期間経過後に駆動信号の信号レベルを切り替えることからパルス幅を決定するパラメータとして用いる。
【００１４】
ゲート駆動部４０は、駆動制御部１０が出力する駆動信号を増幅し、増幅した駆動信号を出力端子３からパワートランジスタへ出力する。
例えば、ゲート駆動部４０は、第１スイッチ部４１と第２スイッチ部４２とにより実現する。ゲート駆動部４０は、第１及び第２スイッチ部４１、４２とのいずれかをＯＮ状態にして駆動信号を増幅して出力する。
図１において、ゲートドライバ１の左側の波形は、制御信号の一例を示し、右側の波形は、駆動信号の一例を示す。
【００１５】
駆動制御部１０及びゲート駆動部４０については、各実施形態で具体的な構成を参照して説明する。
一実施形態を説明するにあたって、まず、従来の技術の問題点を図面を参照して説明し、その後、一実施形態について具体的な構成を示して説明する。
【００１６】
まず、図２を参照して、ゲート抵抗を備える電力制御回路について説明する。電力制御回路９３は、ゲートドライバ９１、パワートランジスタ９０、及びゲート抵抗ＲＧを備える構成例を示す。図２に示すように、インバータやコンバータなどの電力制御回路９３では、ＩＧＢＴやパワーＭＯＳなどのパワートランジスタ９０のゲート端子と、ゲートドライバ９１の出力端子との間に、ゲート抵抗ＲＧを設ける。ゲート抵抗ＲＧの役割は、上述したように、寄生インダクタンスＬＧの影響によるゲート電圧ＶＧＥのオーバーシュート・アンダーシュートおよびリンギングを抑えること、及び、パワートランジスタ９０のエミッタ−コレクタ間（またはドレイン−ソース間）に印加される電圧または電流のスルーレートを適正な値に抑えることである。
【００１７】
図２に示す電力制御回路９３では、主に３つの問題点があることを説明した。以下に、これらの問題点について詳述する。
まず、第一の問題点、ＩＧＢＴまたはパワーＭＯＳなどのパワートランジスタのスイッチング損失が発生することについて説明する。パワートランジスタ９０は通常、ＯＮ状態またはＯＦＦ状態で使用される。ＯＮ状態では、コレクタ−エミッタ間またはドレイン−ソース間の抵抗は、数ｍΩ〜数十ｍΩである。ＯＮ状態では電流が流れるが、コレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥがほぼゼロになる。そのため、パワートランジスタの電力損失ＰＬＯＳＳ＝ＶＣＥ×ＩＣＥはそれほど大きくない。また、ＯＦＦ状態ではコレクタ−エミッタ間またはドレイン−ソース間の電流ＩＣＥがゼロなので電力損失が発生しない。一方、パワートランジスタ９０がＯＦＦ状態からＯＮ状態に遷移する時、またはＯＮ状態からＯＦＦ状態に遷移する時に、途中でハーフＯＮ状態になる。ハーフＯＮ状態とは、ＯＮ状態とＯＦＦ状態との間の状態である。このハーフＯＮ状態では、コレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥと電流ＩＣＥとの両方が印加されている状態になる。このため、パワートランジスタ電力損失ＰＬＯＳＳ＝ＶＣＥ×ＩＣＥが瞬間的に大きくなる。
【００１８】
図３に、パワートランジスタ９０の一例であるＩＧＢＴがＯＮ状態とＯＦＦ状態との間を遷移するときの電圧・電流の変動と電力損失とを表すタイミングチャートを示す。パワートランジスタ９０のゲート電圧ＶＧＥは、ゲートドライバ出力電圧ＶＯＵＴに応じて変動する。パワートランジスタ９０がＯＮ状態に遷移するハーフＯＮ状態の期間ＴＲ及びＯＦＦ状態に遷移するハーフＯＮ状態の期間ＴＦでは、電力損失が生じる。従って、パワートランジスタ９０の電力損失は、ハーフＯＮ状態の期間の長さと、スイッチングの頻度に比例する。スイッチングの頻度はインバータの変調周波数で決まるため変更できない。ハーフＯＮ状態の期間の長さは、パワートランジスタ９０のゲート電圧ＶＧＥを充放電する時間で決まる。このため、ゲート抵抗ＲＧの大きさに依存する。つまり、ゲート抵抗ＲＧが大きければ、パワートランジスタ９０のスイッチング時に生じる電力損失（スイッチング損失）が大きくなる。別の言い方をすれば、ゲート電圧ＶＧＥの立ち上がりが遅いと、ハーフＯＮ状態の期間ＴＲまたはＴＦが長くなり、電力損失が大きくなる。このように、スイッチングにおけるパワートランジスタ９０の電力損失が大きいことが問題である。
【００１９】
次に、第二の問題点、ゲート抵抗ＲＧによるジュール損失（ゲート駆動損失）が発生することについて説明する。パワートランジスタ９０のゲートの充放電の度に、例えば２Ａ〜４Ａのゲート電流ＩＧが流れ、ゲート抵抗ＲＧによるジュール損失が発生する。一例としてゲート電圧ＶＧＥ＝１５［Ｖ］、ゲート電荷ＱＧ＝６０００［ｎＱ］を有するＩＧＢＴを駆動するゲートドライバでは、１回の充電・放電でゲート抵抗が発生するジュール損失はそれぞれ、ＣＧＥＶＧ２／２＝ＱＧＶＧ／２＝４５［ｕＪ］、充放電１サイクルでは９０［ｕＪ］となる。ＰＷＭ変調周波数が２０ｋＨｚのインバータでは、ゲート抵抗ＲＧによる損失が９０［ｕＪ］×２０ｋＨｚ＝１．８Ｗとなり、無視できない電力損失になる。そのため、放熱対策、電源回路を用意する必要があるので、コストの観点からはゲート抵抗ＲＧのジュール損失を抑えることが望ましい。
【００２０】
最後に、第三の問題点、ゲート抵抗ＲＧを外付け部品として用意しなければならないことについて説明する。前述の計算のように、ゲート抵抗ＲＧでは０．５Ｗ〜２Ｗ程度の電力を損失する。このため、ゲート抵抗は通常ＩＣ（Integrated Circuit）には内蔵せず（ＩＣ内臓の抵抗素子にとっては損失が大きすぎる）、独立した外付け部品として実装される。また、適切なゲート抵抗ＲＧの値は、接続するＩＧＢＴや、ゲート配線の長さなどに応じて調整が必要であることからも、ゲート抵抗ＲＧは通常ＩＣには内蔵しない。このため、ゲート抵抗ＲＧの部品コスト、基板の実装面積、インバータ製造者の設計コストがかかることになる。
【００２１】
一方、電力制御回路９３からゲート抵抗ＲＧを除いた場合には、上述した第一から第三の問題点が改善するように思われるが、別の課題が発生することは上述した通りである。新たに発生する課題について以下に説明する。図４にゲート抵抗を備えない電力制御回路の構成例を示す。
まず、電力制御回路９５では、ゲート配線の寄生インダクタンスＬＧによって、ゲート電圧のオーバーシュート、アンダーシュート、リンギングが発生する（第一の課題）。パワートランジスタ９０のＯＮ状態でのオーバーシュートは、定格電圧超えてしまうとゲート破壊を招く。これに対して、ＯＦＦ状態でのリンギングは、意図しないＯＮ状態を発生させてしまう。図２の電力制御回路９３ではゲート抵抗ＲＧがダンピング要素として働き、オーバーシュート、アンダーシュートを抑えている。図５にゲート抵抗が無い電力制御回路９５のパワートランジスタ９０のゲート電圧の変動例を表すタイミングチャートを示す。ゲートドライバ出力電圧ＶＯＵＴが上昇すると、パワートランジスタ９０のゲート電圧ＶＧＥがオーバーシュートを起こし、ゲート電圧ＶＧＥに定格外の電圧が印加され破壊の恐れがある。また、ゲートドライバ出力電圧ＶＯＵＴが降下すると、パワートランジスタ９０のゲート電圧ＶＧＥが降下し、アンダーシュートやリンギングが発生する。このような場合、閾値ＶＴＨ付近で電圧が変動すると、パワートランジスタ９０に意図しないＯＮ状態／ＯＦＦ状態の切り替えが発生する。図５に示すように、パワートランジスタの立ち上がり、立ち下がりは早くなり、図３に示す期間ＴＲ，ＴＦは短くなるが、定格外の電圧による破壊や意図しないＯＮ／ＯＦＦの切り替えが発生するという問題がある。
【００２２】
次に、電力制御回路９５では、パワートランジスタ９０に流れる電流スルーレート（ｄＩＣＥ／ｄｔ）が制限されないために発生する第二の課題について説明する。
まず、図２、４のように負荷ＲＬがモーターやコイルなどの誘導性負荷（Ｖ＝ＬｄＩ／ｄｔ）の場合には、大きな電流スルーレートｄＩＣＥ／ｄｔによって、パワートランジスタ９０のコレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥに大きなサージ電圧が現れる。その結果、電流スルーレート（ｄＩＣＥ／ｄｔ）が大きくなる。これは、電力制御回路９３、９５において、ゲート抵抗ＲＧが小さいもしくはゲート抵抗ＲＧがないとゲート電圧ＶＧＥの変化が急峻になるからである。この時の電圧の変化を図６に示す。図６では、パワートランジスタのゲート電圧ＶＧＥ（一点破線）、コレクタ−エミッタ間またはドレイン−ソース間の電流ＩＣＥ（破線）及び電圧ＶＣＥ（実線）、及び電流スルーレート（ｄＩＣＥ／ｄｔ）（点線）を示す。コレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥは矢印で示すサージ電圧が生じた場合であり、点線で理想的な電圧ＶＣＥを示している。
このサージ電圧が定格電圧を超えると、パワートランジスタ９０が破壊される場合がある。
負荷ＲＬの誘導性負荷の影響でコレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥのオーバーシュートが大きくなる。このとき、コレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥが定格電圧を超えると、パワートランジスタ９０が正常に動作しなくなる。
【００２３】
加えて、パワートランジスタ９０に流れる電流スルーレート（ｄＩＣＥ／ｄｔ）が制限されないと、インバータなどの電力制御回路が発生する放射ノイズ（ＥＭＩ）が大きくなる（第三の課題）。
上述した課題が発生するため、ゲート抵抗ＲＧの抵抗値の低減には限界がある。適正なゲート抵抗ＲＧはＩＧＢＴの電気特性や負荷に依存する。
【００２４】
上述した問題点や新たな課題に対して、一実施形態では、ゲート抵抗ＲＧを備えない電力制御回路であり、かつ、ゲート抵抗ＲＧを備えないときに発生する課題を解消するとともに、消費電力の削減するパワートランジスタを提供する。パワートランジスタの構成例の概略は図１に示す通りである。図１のゲートドライバ１を用いる電力制御回路は、ゲート抵抗ＲＧを削除することにより、スイッチング損失及びジュール損失を削減する。加えて、ゲート抵抗ＲＧを備えることで生じるコストを削減できる。さらに加えて、駆動信号に逆極性のパルスを挿入する構成を有することにより、ゲート電圧のオーバーシュート、アンダーシュート、リンギングの発生を抑制するとともに、パワートランジスタに流れる電流のスルーレートを制御することを実現する。以下に具体的な構成を参照して詳細を説明する。
【００２５】
実施形態１．
図７は実施形態１のゲートドライバを備える電力制御回路の構成例を示す図である。
電力制御回路１０１は、パワートランジスタ９０とゲートドライバ（スイッチング回路）１００とを備える。パワートランジスタ９０とゲートドライバ１００との間には、ゲート抵抗を備えない。入力端子ＩＮからは、外部からゲートドライバ１００へ制御信号が入力され、出力端子ＯＵＴから駆動信号が出力される。
パワートランジスタ９０は、例えば、ＩＧＢＴやパワーＭＯＳなどにより構成される。本実施形態では、パワートランジスタ９０がＩＧＢＴから構成されることを前提として説明する。以降の説明で参照する図面において、説明を容易にするため、パワートランジスタ９０についてゲートドライバ１００と関連する構成要素を示し、例えば負荷ＲＬなどの構成要素を適宜省略して示すことがある。
ゲートドライバ１００は、タイミング回路（タイミング制御部）１２１及び論理回路（論理部）１３１、１３２を有する駆動制御部１１０と、第１トランジスタ（第１スイッチ部）１４１及び第２トランジスタ（第２スイッチ部）１４２を有するゲート駆動部１４０とを備える。
駆動制御部１１０とゲート駆動部１４０とは、図１の駆動制御部１０とゲート駆動部４０とを実現する一構成例である。
【００２６】
タイミング回路１２１は、パワートランジスタ９０をＯＮ状態への切り替える制御信号を受ける場合、制御信号を受けたときから第１の期間が経過すると、論理回路１３１、１３２へ通知し、その後さらに第２の期間が経過すると、再度論理回路１３１、１３２へ通知する。また、タイミング回路１２１は、パワートランジスタ９０をＯＦＦ状態への切り替える制御信号を受ける場合、制御信号を受けたときから第３の期間が経過すると、論理回路１３１、１３２へ通知し、その後さらに第４の期間が経過すると、再度論理回路１３１、１３２へ通知する。
論理回路１３１は、出力が第１トランジスタ１４１のゲートへ接続される。また、論理回路１３２は、出力が第２トランジスタ１４２のゲートへ接続される。論理回路１３１、１３２は、入力した制御信号を、第１トランジスタ１４１のゲートへ出力する。加えて、論理回路１３１、１３２は、制御信号のレベルを、タイミング回路１２１から通知される第１乃至第４の期間の経過に応じて切り替える。
【００２７】
第１及び第２トランジスタ１４１、１４２は、論理回路１３１、１３２が出力する制御信号に応じて、ＯＮ状態とＯＦＦ状態とが切り替わるように構成される。第１トランジスタ１４１はソース端子が電源ＶＣＣに接続し、ドレイン端子が第２トランジスタ１４２に接続し、ゲート端子が論理回路１３１に接続するＰＭＯＳトランジスタから構成される。第２トランジスタ１４２は、ソース端子がグランドＧＮＤに接続し、ドレイン端子が第１トランジスタに接続し、ゲート端子が論理回路１３２に接続するＮＭＯＳトランジスタから構成される。第１及び第２トランジスタのＯＮ状態に応じて、ゲートドライバ出力電圧ＶＯＵＴの電圧が決定される。
電力制御回路１０１は、ゲート抵抗を用いない構成例を示すが、これに限られることはない。一実施形態（本実施形態及び以降で説明する各実施形態を含む）のゲートドライバは、ゲート抵抗が従来の電力制御回路に比べて非常に小さい抵抗値を有するゲート抵抗を用いる電力制御回路にも適用可能である。非常に小さい抵抗値とは、例えば、上述したゲート抵抗がない場合の第一乃至第三の課題が発生するような値である。
【００２８】
図８に実施形態１の電力制御回路の電圧、電流の変動を表すタイミングチャートを示す。図８では、第１乃至第４の期間をそれぞれ、期間Ｔａ、Ｔｂ、Ｔｃ、Ｔｄとして示す。
パワートランジスタ９０をＯＮ状態に遷移させる際（ターンオン）に、ゲートドライバ１００は、駆動信号を第１のレベルから第２のレベルに変化させ、その後期間Ｔａが経過したときに一旦第１のレベルに戻す。さらに期間Ｔｂが経過したときに再び第２のレベルに戻す。また、パワートランジスタをＯＦＦ状態に遷移させる際（ターンオフ）に、ゲートドライバ１００は、駆動信号を第２のレベルから第１のレベルに変化さえ、その後期間Ｔｃが経過したときに一旦第２のレベルに戻す。さらに期間Ｔｄが経過したときに再び第１のレベルに戻す。
【００２９】
例えば、期間Ｔａにゲートドライバ出力電圧ＶＯＵＴがハイレベルだとゲート電流（ゲートドライブ電流）ＩＧが増加する。寄生インダクタンスＬＧの影響で、一度増加したゲート電流ＩＧはゲートドライバ出力電圧ＶＯＵＴの電圧レベルをゲート電圧ＶＧＥよりも低くしなければ減少しない。従って、ゲート電流ＩＧが大きいままゲート電圧ＶＧＥが所望の電圧に到達すると、ゲートに電荷が供給されつづけるため、その後ゲート電圧ＶＧＥがオーバーシュートを起こす。これを避けるため、ゲート電圧ＶＧＥが所望の電圧レベルに到達するタイミングに合わせてゲート電流ＩＧがゼロになるように、ゲートドライバ出力電圧ＶＯＵＴの電圧レベルをＴｂの期間ロウレベルにする。これにより、ゲート電流ＩＧが徐々に減少し、期間Ｔｂが終了する頃にゲート電流ＩＧがゼロになり、ゲート電圧ＶＧＥが所望の電圧レベルに到達する。ゲート電流ＩＧを減衰させる期間Ｔｂ、Ｔｄを設けない場合には、ゲート電圧ＶＧＥは、図５に示したような、オーバーシュート、アンダーシュートを繰り返す波形になる。図８に示すように、期間Ｔａ〜Ｔｄそれぞれの時間（長さ）は、パルス幅を決定するパラメータになる。
【００３０】
加えて、図８にはゲート駆動部１４０を構成する第１及び第２スイッチ部、具体的には第１及び第２トランジスタ１４１、１４２のＯＮ／ＯＦＦ状態を示す。図８ではＯＮ状態をハイレベル、ＯＦＦ状態をロウレベルとして示す。図８に示すように、第１及び第２スイッチ部は、駆動制御部１１０からの信号を受けて、いずれか一方がＯＮ状態に他方がＯＦＦ状態になるように構成される。第１及び第２スイッチ部のいずれかがＯＮ状態になるように構成することにより、駆動信号が第１及び第２のレベルのいずれの場合にも、ゲートドライバ１００とパワートランジスタ９０との間で電流の流れを確保することになる。言い換えると、駆動信号が第１及び第２のレベルのいずれの場合にも、寄生インダクタンスＬＧの電流の流れを確保することが可能になる。これにより、一度高めたゲート電流を積極的に減少させることが可能になる。その結果、ゲート電流のピーク値を高くすることができるため、スイッチング時間の短縮が図れる。
【００３１】
図９に実施形態１の他の回路構成のゲートドライバを備える電力制御回路の構成例を示す。
電力制御回路２０１は、パワートランジスタ９０とゲートドライバ２００とを備える。ゲートドライバ２００以外の構成は図７と同様であるため、説明を省略する。
ゲートドライバ２００は、タイミング回路２２１〜２２４、論理回路２３１〜２３３を有する駆動制御部２１０と、第１トランジスタ２４１、第２トランジスタ２４２、及びＮＯＴ回路２４３、２４４を有するゲート駆動部２４０とを備える。
駆動制御部１１０とゲート駆動部１４０とは、図１の駆動制御部１０とゲート駆動部４０とを実現する一構成例である。
タイミング回路２２１は、入力端子ＩＮから入力された制御信号を受け、制御信号を期間Ｔａの時間遅延させた第１遅延信号を出力する遅延素子から構成される。タイミング回路２２３は、タイミング回路２２１と同様であり、制御信号を期間Ｔｃの時間遅延させた第３遅延信号を出力する点が異なる。
タイミング回路２２２は、第１遅延信号を受け、第１遅延信号を期間Ｔｂの時間遅延させた第２遅延信号を出力する遅延素子から構成される。タイミング回路２２４は、第３遅延信号を受け、第３遅延信号を期間Ｔｄの時間遅延させた第４遅延信号を出力する遅延素子から構成される。
【００３２】
論理回路２３１は、制御信号、第１遅延信号、及び第２遅延信号を受け、排他的論理和（ＸＯＲ）演算を行った第１演算結果を出力するＸＯＲ回路から構成される。
論理回路２３２は、制御信号、第３遅延信号、及び第４遅延信号を受け、排他的論理和演算を行った第２演算結果を出力するＸＯＲ回路から構成される。
論理回路２３３は、制御信号に応じて、第１演算結果と第２演算結果との一方をＰＲＥＯＵＴとして出力するセレクタ回路から構成される。
【００３３】
ＮＯＴ回路２４３、２４４は、論理回路２３３から出力されるＰＲＥＯＵＴの論理否定を第１及び第２トランジスタ２４１、２４２のゲート端子へ出力する。
第１及び第２トランジスタ２４１、２４２は、論理回路２３３が出力する制御信号に応じて、ＯＮ状態とＯＦＦ状態とが切り替わるように構成される。
第１トランジスタ２４１はソース端子が電源ＶＣＣに接続し、ドレイン端子が第２トランジスタ２４２に接続し、ゲート端子がＮＯＴ回路２４３に接続するＰＭＯＳトランジスタから構成される。第２トランジスタ１４２は、ソース端子がグランドＧＮＤに接続し、ドレイン端子が第１トランジスタに接続し、ゲート端子がＮＯＴ回路２４４に接続するＮＭＯＳトランジスタから構成される。第１及び第２トランジスタのＯＮ状態に応じて、ゲートドライバ出力電圧ＶＯＵＴの電圧が決定される。
【００３４】
図９は、図１、７に示したゲートドライバ、１０、１００の動作を実現する具体的な回路の一例を示したものであり、これに限るものではない。図９において、タイミング回路２２１〜２２４は図１のタイミング制御部を、論理回路２３１〜２３３は図１の論理部３０を実現する回路例である。また、第１トランジスタ２４１及びＮＯＴ回路２４３は、図１の第１スイッチ部４１、第２トランジスタ２４２及びＮＯＴ回路２４４は、図１の第２スイッチ部４２を実現する回路例である。
【００３５】
図９の電力制御回路２０１の動作例を説明する。電力制御回路２０１も図８に示す波形と同様に動作してパワートランジスタ９０のＯＮ／ＯＦＦ状態を遷移させる。
入力端子ＩＮから入力される制御信号がロウレベル（Ｌ）からハイレベル（Ｈ）に変わると、論理回路２３３は論理回路２３１の出力（第１演算結果）を選択する。タイミング回路２２１は、制御信号がロウレベルからハイレベルに変わった直後から期間Ｔａが経過するまで、出力をロウレベルに維持する。期間Ｔａが経過するまでの間、論理回路２３１の入力は、図９の上からＬＬＨとなる。従って、論理回路２３１の出力及び論理回路２３３の出力ＰＲＥＯＵＴはハイレベルを出力する。期間Ｔａが経過すると、論理回路２３１の入力はＨＬＨになるので、出力ＰＲＥＯＵＴは、ロウレベルとなる。さらに期間Ｔｂが経過すると、タイミング回路２２２の出力もハイレベルになる。従って、論理回路２３１の入力はＨＨＨになるので、出力ＰＲＥＯＵＴはハイレベルになる。図８に示すように、期間Ｔａではハイレベル、期間Ｔｂではロウレベル、その後ハイレベルに遷移する。
【００３６】
一方、入力端子ＩＮから入力される制御信号がハイレベルからロウレベルに変わると、論理回路２３３は論理回路２３２の出力（第２演算結果）を選択する。タイミング回路２２３は、制御信号がハイレベルからロウレベルに変わった直後から期間Ｔｃが経過するまで、出力をハイレベルに維持する。期間Ｔｃが経過するまでの間、論理回路２３２の入力は、図９の上からＬＨＨなる。従って、論理回路２３２の出力及び論理回路２３３の出力ＰＲＥＯＵＴはロウレベルを出力する。期間Ｔｃが経過すると、論理回路２３２の入力がＬＨＬになるので、出力ＰＲＥＯＵＴはハイレベルとなる。さらに期間Ｔｄが経過すると、タイミング回路２２４の出力もロウレベルになる。従って、論理回路２３２の入力はＬＬＬになるので、出力ＰＲＥＯＵＴはロウレベルになる。図８に示すように、期間Ｔｃではロウレベル、期間Ｔｄではハイレベル、その後ロウレベルに遷移する。
上述したように動作するため、期間Ｔａ〜Ｔｄの時間は、駆動信号に形成するパルス幅を決定することになる。
【００３７】
次に、図１０、１１を参照して、電力制御回路２０１の電圧・電流の変動を説明する。
図１０及び図１１は、図９に示したゲートドライバ２００のゲートドライブ方式を用いてパワートランジスタ９０をＯＮ状態またはＯＦＦ状態に遷移させた場合のＳｐｉｃｅ（Simulation Program with Integrated Circuit Emphasis）シミュレーション波形の例である。図１０及び図１１は、実施形態１の電力制御回路２０１の波形に加え、ゲート抵抗を有する電力制御回路（例えば、図２の電力制御回路９３）の波形、及び、ゲート抵抗を備えない電力制御回路（例えば、図４の電力制御回路９５）の波形を示す。
図１０は、パワートランジスタ９０をＯＮ状態に遷移させたときの波形例であり、図１１は、パワートランジスタ９０をＯＦＦ状態に遷移させたときの波形例である。
図１０、１１には、ゲートドライバ出力電圧ＶＯＵＴ［Ｖ］、ＩＧＢＴゲート電圧ＶＧＥ［Ｖ］、ゲート電流ＩＧ［Ａ］の波形を示す。図中、実線は、図９の電力制御回路２０１の波形例であり、一点破線は、図２のゲート抵抗有の電力制御回路９３の波形例、点線は、図４のゲート抵抗無の電力制御回路９５の波形例である。なお、各線が重なる領域あるため、実線に対して、点線全体を少し上にずらし、一点破線全体を下にずらし、実際の値とは少しずれた位置に示している。実際の値としては、例えば、時間‐０．５から０μｓｅｃまでは、三つの線が重なった状態で示される。
図１０では、期間Ｔａを４００ｎｓ、期間Ｔｂを７５ｎｓ、図１１では、期間Ｔａを２１５ｎｓ、期間Ｔｂを１７０ｎｓに設定した場合を示す。
【００３８】
図１０のターンオンの波形でパワートランジスタ９０のゲート電圧ＶＧＥの充電にかかる時間は、ゲート抵抗有の電力制御回路９３を用いたゲートドライブ方式では１１００ｎｓ以上の時間が必要である。これはゲート抵抗でダンピングしながら電荷を充電するからである。
ゲート抵抗無の電力制御回路９５ゲートドライブ方式では、ゲート抵抗を省略することで３３０ｎｓ程度に削減できるが、ゲート電圧ＶＧＥのオーバーシュートが起こる。その結果、２０Ｖ程度（定格外）の電圧がかかってしまうので素子の破壊が起こり得る。
本実施形態の電力制御回路２０１のゲートドライブ方式では、ゲート抵抗が無い場合と同等の立ち上がり時間（従来方式に比べて１／３）を実現しながら、ゲート電圧ＶＧＥのオーバーシュートを無くしている。本実施形態ではターンオンに要する時間を、電力制御回路９３を用いる場合の１１００ｎｓから３３０ｎｓに短縮し、３０％の時間削減を実現している。加えて、電力制御回路９５のようにリンキングを発生させることがない。
【００３９】
図１１のターンオフの波形でパワートランジスタ９０のゲート電圧ＶＧＥの放電にかかる時間は、ゲート抵抗有の電力制御回路９３のゲートドライブ方式では８００ｎｓ以上の時間が必要である。
ゲート無の電力制御回路９５ゲートドライブ方式では、ゲート抵抗を省略することで３００ｎｓ程度に削減できるが、ゲート電圧ＶＧＥのアンダーシュートが起こる。その結果、−３０Ｖ程度（定格外）の電圧がかかってしまうので素子の破壊が起こり得る。加えて、リンギングの発生により、意図しないターンオンが起こり得る。
本実施形態の駆動方式では、ゲート抵抗が無い場合と同等の立ち下がり時間（３５０ｎｓ従来方式に比べて１／２）を実現しながら、ゲート電圧ＶＧＥのアンダーシュートを無くしている。本実施形態ではターンオンに要する時間を、電力制御回路９３を用いる場合の８００ｎｓから３５０ｎｓに短縮し、４４％の時間削減を実現している。加えて、電力制御回路９５のようにリンキングを発生させることがない。
【００４０】
このように、ゲート抵抗を無くすことでゲートの充放電を高速化し、パワートランジスタ９０のスイッチング損失を最小化しながら、寄生インダクタンスＬＧによる波形のオーバーシュート、アンダーシュートが発生する課題を解決するために、ゲートドライバの出力電圧で信号のイコライズを行う。イコライズを行うゲートドライバの出力はハイレベルとロウレベルの２レベル以上あれば良く、イコライズのために挿入するパルスの幅を調整することで、寄生インダクタンスＬＧを経由した先にあるパワートランジスタのゲート電圧ＶＧＥを所望の電圧に制御する。
【００４１】
上述した実施形態１のスイッチング方式の特徴を、ゲート抵抗を有する電力制御回路、例えば、図２の電力制御回路９３と比較して説明する。図１２Ａは、ゲート抵抗を用いた電力制御回路が実施するスイッチング方式の特徴を説明する図である。図１２Ｂは、一実施形態の電力制御回路が実施するスイッチング方式の特徴を説明する図である。図１２Ｂでは、一例として電力制御回路１０１が備えるゲートドライバ１００をゲートドライバとして用いる場合を示している。
【００４２】
まず、図１２Ａに示すように、ゲート抵抗を用いた電力制御回路では、次の特徴がある。
（１−ａ）パワートランジスタ９０のゲート電圧の立ち上がり、立ち下がりが遅く、ハーフＯＮ状態の期間ＴＲ及びＯＦＦ状態に遷移するハーフＯＮ状態の期間ＴＦが長くなるため、パワートランジスタ９０の電力損失が大きい。
（２−ａ）コレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥのオーバーシュートが発生しないように、ゲート抵抗の抵抗値を調整する。
（３−ａ）ゲート抵抗の熱損失が発生するため、ゲートドライバの消費電力が大きくなる。
（４−ａ）電力制御回路を利用する利用者に対して、外付けするゲート抵抗のコスト、面積、設計工数が発生する。
（５−ａ）複数のゲートドライブ方法（通常ＯＮ／ＯＦＦ、ソフトターンオフ、クランプ）に対してそれぞれのドライバ回路が必要となる。
【００４３】
これに対して、図１２Ｂに示すように、一実施形態の電力制御回路では次の特徴がある。
（１−ｂ）パワートランジスタ９０のゲート電圧の立ち上がり、立ち下がりが速く、ハーフＯＮ状態の期間ＴＲ及びＯＦＦ状態に遷移するハーフＯＮ状態の期間ＴＦが短くなるため、パワートランジスタ９０の電力損失が小さい。
（２−ｂ）高速でゲートをチャージしながらも、コレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥのオーバーシュートが発生しないように、部分的にゲートのチャージ速度を制限する。チャージ速度の制限は、駆動信号に挿入するパルス幅で調整するとともに、寄生インダクタンスＬＧの影響を駆動信号の出力波形で補償する。加えて、ゲート抵抗を使用しないで実現する構成である。
（３−ｂ）ゲートドライバの消費電力が小さい。加えて、パワートランジスタ９０のゲート電荷の回生が可能である。これについては図１５を参照して説明する。
（４−ｂ）電力制御回路を利用する利用者に対して、外付けするゲート抵抗のコスト、面積、設計工数が発生しない。
（５−ｂ）複数のゲートドライブ方法を１つのドライバ回路で実現可能である。
【００４４】
図１３は、一実施形態のスイッチング時間を説明する図である。図１３には、パワートランジスタ９０に関する、ゲート電圧ＶＧＥ、コレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥ及び電流ＩＣＥ、並びに電力損失ＰＬＯＳＳ＝ＶＣＥ×ＩＣＥを示す。電力損失は、斜線で示す面積領域で表し、スイッチング時間を矢印で表している。
一実施形態のゲートドライバを用いることにより、パワートランジスタ９０のゲート電圧のチャージ時間が短縮される。その結果、図１３に示す電流ＩＣＥの立ち上がり及び立ち下がりの時間、及びゲート電圧の立ち下がり及び立ち上がりの時間が、図３に比べて短縮される。言い換えると、スイッチング時間ＴＲ及びＴＦが短縮されることになり、パワートランジスタ９０の電力損失が削減できる。このように、一実施形態のゲートドライバによれば、ゲート抵抗を用いるときに発生する第１の問題点である電力損失を抑制することができる。
【００４５】
図１４は一実施形態の電力制御回路と他の電力制御回路との電圧・電流の変動を比較して説明する図である。ゲート抵抗有の電力制御回路（例えば、図２の電力制御回路９３）、ゲート抵抗無の電力制御回路（例えば、図４の電力制御回路９５）、及び一実施形態の電力制御回路の電圧及び電流の変動を示す。ゲート抵抗無の電力制御回路は実際に使用するのは困難な方式となっているが説明のために波形例を示す。図１４には、ゲートドライバ出力電圧ＶＯＵＴ、ゲート電流ＩＧ及びゲート電圧ＶＧＥの波形を示す。
図１４に示すように、一実施形態では、図１３を参照して説明した通り、電力損失を抑制することができることに加え、ゲート抵抗を備えない場合に電力制御回路に発生する課題も解決することが可能である。具体的には、ゲート抵抗無の電力制御回路のゲート電流ＩＧ及びゲート電圧ＶＧＥの波形に示されるゲート電圧ＶＧＥのオーバーシュート、アンダーシュート、リンギングを回避することができる。
【００４６】
図１５は、一実施形態の電力制御回路がジュール損失を発生させず、消費電力を削減する仕組みを説明する図である。
一実施形態の電力制御回路は、ゲート抵抗を使用しないことから、ジュール損失が生じない。その結果、ゲートドライブに要する電力が減少する。加えて、パワートランジスタのゲートに充電された電荷は、ジュール熱ではなく、再び電力として電源へ回生される。その結果消費電力を削減することができる。図１５を参照してゲートドライバが電力ｗｏ回生させるように構成されていることを説明する。
図１５には、上段に、ゲートドライバ出力電圧ＶＯＵＴと、パワートランジスタのゲート電流ＩＧ及びゲート電圧ＶＧＥの波形を示す。また、下段に、期間Ｔａ〜Ｔｄについて、電力制御回路内のパワートランジスタ９０のゲートへの電荷の充電元と放電先とを説明する図を示す。図１５では、電力制御回路の構成を、説明に関係する素子を中心に簡略化して示す。具体的には、パワートランジスタ９０とゲートドライバとを示し、ゲートドライバに関して、第１スイッチ部として働くＰＭＯＳトランジスタＳＷ１、第２スイッチ部として働くＮＭＯＳトランジスタＳＷ２を示す。ＰＭＯＳトランジスタＳＷ１及びＮＭＯＳトランジスタＳＷ２は、図８に示す第１及び第２スイッチ部の状態遷移と同様に、いずれか一方がＯＮ状態に他方がＯＦＦ状態になる。また、太い実線の矢印は電流の流れを示し、点線の矢印はリターン電流の流れを示す。
【００４７】
期間Ｔａにおいて、ゲートドライバにおいて、ＰＭＯＳトランジスタＳＷ１がＯＮ状態であり、ＰＭＯＳトランジスタＳＷ１を介して電源ＶＣＣからパワートランジスタ９０に電流が流れる。そのため、パワートランジスタ９０のゲートは、電源ＶＣＣから電荷がチャージされる。このとき、リターン電流は、パワートランジスタ９０からグランドＧＮＤを介してゲートドライバに流れる。
期間Ｔｂにおいて、ゲートドライバにおいて、ＮＭＯＳトランジスタＳＷ２がＯＮ状態であり、寄生インダクタンスＬＧのエネルギーによって、ＮＭＯＳトランジスタＳＷ２を介してグランドＧＮＤからパワートランジスタ９０に電流が流れる。そのため、パワートランジスタ９０のゲートは、グランドＧＮＤから電荷がチャージされる。このとき、リターン電流は、パワートランジスタ９０からグランドＧＮＤに流れる。
【００４８】
期間Ｔｃにおいて、ゲートドライバにおいて、ＮＭＯＳトランジスタＳＷ２がＯＮ状態であり、ＮＭＯＳトランジスタＳＷ２を介してパワートランジスタ９０からグランドＧＮＤに電流が流れる。そのため、パワートランジスタ９０のゲートは、電荷がグランドＧＮＤへディスチャージされる。このとき、リターン電流は、グランドＧＮＤからパワートランジスタ９０に流れる。
期間Ｔｄにおいて、ゲートドライバにおいて、ＰＭＯＳトランジスタＳＷ１がＯＮ状態であり、寄生インダクタンスＬＧのエネルギーによって、ＰＭＯＳトランジスタＳＷ１を介してパワートランジスタ９０から電源ＶＣＣに電流（回生電流）が流れる。そのため、パワートランジスタ９０のゲートは、電荷が電源ＶＣＣへディスチャージされる。ディスチャージされた電荷は電源ＶＣＣで利用される回生電力となる。このとき、リターン電流は、グランドＧＮＤからパワートランジスタ９０に流れる。
【００４９】
本実施形態のゲートドライバは、図１５で説明したようなゲート電荷の充電と放電とを実現できるように構成されている。これにより、ゲート抵抗ＲＧを配置しないことによりジュール損失の発生を回避できることに加え、消費電力を削減するという有利な効果を奏することができる。具体的には、寄生インダクタンスＬＧを活用することによって、電源ＶＣＣからパワートランジスタ９０に供給する電力を削減することができる。さらに、回生電流によって、パワートランジスタ９０のゲート容量ＣＧにチャージした電荷をゲートドライバの電源ＶＣＣで再利用することができる。
【００５０】
次に、一実施形態では、回路面積等を削減できることを説明する。
まず、ゲート抵抗ＲＧがなくなることにより、外付け抵抗が不要になる。これにより、部品コスト、実装面積、設計工数の削減ができる。
加えて、一実施形態では、ゲートドライバの回路面積を削減することもできる。図１６Ａ及び図１６Ｂを参照して説明する。図１６Ａは、アクティブミラークランプを有する、ゲート抵抗ＲＧを用いるゲートドライバの構成例を示す図である。ゲート抵抗ＲＧを用いるゲートドライバでは、パワートランジスタ９０のゲートを低抵抗でグランドＧＮＤにクランプしなければ、寄生カップリングによるセルフターンＯＮが発生する。パワートランジスタ９０をＯＦＦするときにセルフターンＯＮを防ぐため、ゲートドライバは、アクティブミラークランプを備える。アクティブミラークランプは、制御ロジック９６からの指令がパワートランジスタ９０をＯＦＦ状態に遷移させ、且つゲート電圧が１．５Ｖ以下の場合に低抵抗でゲートをグランドＧＮＤにクランプする。
【００５１】
図１６Ａの構成例では、第１及び第２スイッチ部として機能する、ＰＭＯＳトランジスタＳＷ１、ＮＭＯＳトランジスタＳＷ２に加え、アクティブミラークランプとして機能するＮＭＯＳトランジスタＳＷ３を備える。このように、図１６Ａのゲートドライバ９７では、２系統の回路を備える。例えば、ゲートドライバに、１０Ωまたは０．５Ωのトランジスタを用いる場合、ロジックなどのトランジスタと違って、ゲートドライバのトランジスタの面積が大きくなる。言い換えると面積ペナルティが大きくなる。
図１６Ｂは、一実施形態のゲートドライバのアクティブミラークランプの機能を説明する図である。一実施形態のゲートドライバでは、ゲート抵抗ＲＧを備えない構成であるため、ゲートドライバ本体のローサイドトランジスタで十分にグランドＧＮＤにクランプできる。言い換えると、ゲートドライブ方式は１系統の回路で全てのゲート抵抗に対応できる。このため、アクティブミラークランプ専用のトランジスタが不要になる。従って、アクティブミラークランプとして機能するＮＭＯＳトランジスタＳＷ３の面積を削減することが可能になる。
【００５２】
一般にゲートドライバのドライブトランジスタは電流容量が大きく、通常２Ａ〜４Ａ程度であり、加えて、ＯＮ状態にした時の抵抗も低く、１Ω程度である。そのため、チップ内で占める占有面積が大きくなる。トランジスタを省略できることにより、チップサイズを小さくすることが可能になる。
本実施形態の説明、例えば、図１２Ｂ，図１３乃至図１６Ｂの説明において、一実施形態のゲートドライバには、図１、７、９のゲートドライバ１、１００、２００に加え、以降の各実施形態で説明するゲートドライバ、または、これらのゲートドライバに基づいて適宜変更した構成を含む。同様に、一実施形態の電力制御回路には、図７，９の電力制御回路１０１、２０１に加え、以降の各実施形態で説明する電力制御回路、または、これらの電力制御回路に基づいて適宜変更した構成を含む。
【００５３】
実施形態２．
実施形態２では、駆動信号のパルス幅の調整について説明する。
図７，９に示したゲートドライバ１００、２００が実施するスイッチング方式の制御では、駆動信号に形成するパルス幅は、期間Ｔａ〜Ｔｄの時間に応じて決まる。本実施形態では、パルス幅を決定する期間Ｔａ、Ｔｂ、Ｔｃ、Ｔｄの決定方法を説明する。
図１７は駆動信号のパルス幅を決定する方法の一例を示している。本実施形態のスイッチング方式では、期間Ｔａ、Ｔｂが終了した後の時点ｔ２で、パワートランジスタのゲート電圧ＶＧＥが所望の電圧に収束し、ゲート電流ＩＧがゼロに収束することが望ましい。そのため、期間Ｔａ、Ｔｂが終了した後の時点ｔ２での、ゲート電圧ＶＧＥとゲート電流ＩＧを測定し、測定した値を所望の値と比較する。比較結果に基づいて、パルス幅が広すぎるのか狭すぎるのか、言い換えると、期間Ｔａ、Ｔｂが長いのか短いのかを判別する。判別した結果に基づいて、期間Ｔａ、Ｔｂの長さを決定する。図１８に駆動信号のパルス幅を調整する手順の一例を示す。図１８では、パワートランジスタのゲート電圧ＶＧＥの所望の電圧が１５Ｖである場合を一例として示す。例えば、ゲート電圧ＶＧＥが１５Ｖより小さく（ＶＧＥ＜１５Ｖ）、かつ、ゲート電流ＩＧがゼロより小さい（ＩＧ＜０）場合には、期間Ｔａを広げ、期間Ｔｂを狭める。言い換えると期間Ｔａを長くし、期間Ｔｂを短くする。他の値をとるゲート電圧ＶＧＥ及びゲート電流ＩＧの場合ついても図１８に示す手順によって期間Ｔａ、Ｔｂを調整する。期間Ｔａ、Ｔｂを調整することによって、ゲート電圧ＶＧＥが１５Ｖに、ゲート電流ＩＧがゼロに収束するように調整する。
【００５４】
例えば、ゲートドライバ１００、２００の出力端子の電圧・電流を測定し、自動でパルス幅をキャリブレーションする手法をとる。期間Ｔｃ、Ｔｄについても、期間Ｔａ、Ｔｂと同様の方法でパルス幅を決定することができる。加えて、時点ｔ２のゲート電圧ＶＧＥ及びゲート電流ＩＧだけでなく、ｔ０〜ｔ２の間に過渡的にオーバーシュート・アンダーシュートが発生したか否かの情報（測定値）も用いると、キャリブレーションの収束を高速化・高精度化できる。
【００５５】
図１９は、駆動信号のパルス幅を調整する手順の一例を説明する別の図である。図１９では、図１８と同様に９種類の場合分けをし、ぞれぞれの場合において、ゲートドライバ出力電圧ＶＯＵＴ、ゲート電流ＩＧ、ゲート電圧ＶＧＥの波形を示す。縦の列は、左から、ゲート電流ＩＧがゼロより小さい場合（ＩＧ＜０）、ゼロと一致する場合（ＩＧ＝０）、ゼロより大きい場合（ＩＧ＞０）を示す。横の行は、ゲート電圧ＶＧＥが１５Ｖより小さい場合（ＶＧＥ＜１５Ｖ）、ゲート電圧ＶＧＥが１５Ｖと一致する場合（ＶＧＥ＝１５Ｖ）、ゲート電圧ＶＧＥが１５Ｖより大きい場合（ＶＧＥ＞１５Ｖ）を示す。そして、期間Ｔａ、Ｔｂを調整することにより、中央のゲート電圧ＶＧＥが１５Ｖ、かつ、ゲート電流ＩＧがゼロ（ＶＧＥ＝１５Ｖ、ＩＧ＝０）に収束させる。期間Ｔｃ、Ｔｄについても、期間Ｔａ、Ｔｂと同様に調整が可能である。
図１７乃至１９を用いて説明した方法により、期間Ｔａ〜Ｔｄを調整することによって、駆動信号の信号レベルを変更する。これにより、駆動信号に形成するパルス幅を適切な長さに調整することができる。
【００５６】
図２０に、図１７乃至１９を用いて説明した期間Ｔａ〜Ｔｄを調整する機能を備える電力制御回路３０１の一例を示す。図２０の電力制御回路３０１は、図９のゲートドライバ２００にキャリブレーション機能を追加したゲートドライバ３００を備える構成例を示す。図２０のキャリブレーション機能は、期間Ｔａ〜Ｔｄを調整して、駆動信号に形成するパルス幅がゲート電流ＩＧをゼロに、ゲート電圧ＶＧＥを所望の電圧に収束させるように機能する。キャリブレーション機能を実現する構成（キャリブレーション部）として、ゲート電圧センサ３５１、ゲート電流センサ３５２、及びキャリブレーションブロック３５３を有する。
ゲート電圧センサ３５１は、ゲート電圧ＶＧＥを測定するセンサである。
ゲート電流センサ３５２は、ゲート電流ＩＧを測定するセンサである。
キャリブレーションブロック３５３は、センサが測定したゲート電圧ＶＧＥとゲート電流ＩＧとに基づいて、期間Ｔａ〜Ｔｄを調整するブロックである。キャリブレーションブロック３５３は、図１８，１９に示す手法に従って、期間Ｔａ〜Ｔｄを調整する。
タイミング回路２２１〜２２４は、遅延が可変の遅延素子から構成され、遅延素子の遅延がキャリブレーションブロック３５３によって調整される。
【００５７】
ゲート電圧ＶＧＥは、パワートランジスタ９０のゲート直近からケルビン測定を行うことが好ましい。ゲート電流ＩＧは、ゲートドライバ３００の出力付近でトランジスタ２４１またはトランジスタ２４２のＩＲドロップの電圧の極性（トランジスタのオン抵抗Ｒと、トランジスタに流れる電流Ｉの積で表される電圧の降下または浮き上がり）を測定することで、電流ＩＧの向きを知ることができる。例えばトランジスタ２４１がオン状態でＩＧが正の方向（ＩＧＢＴのゲートを充電する方向）では、トランジスタ２４１のＩＲドロップによってゲートドライバ３００の出力ＶＯＵＴの電圧は１５Ｖよりも低くなる。逆にトランジスタ２４１がオン状態でＩＧが負の方向（ＩＧＢＴのゲートを放電する方向）では、ゲートドライバ３００の出力ＶＯＵＴの電圧は１５Ｖよりも高くなる。また、ゲート電流ＩＧの方向を測定する別の方法として、ゲートドライバ３００の出力付近でゲートドライバ３００のトランジスタをオフにした直後の電圧の極性を測定することで、電流の向きを知ることができる。ゲートドライバ３００のトランジスタをオフにした直後には、寄生インダクタンスによって電流が流れようとするため起電力が発生する。そのため、ＩＧが正の方向の場合、出力ＶＯＵＴの電圧は−ＶＦ（ＶＦはトランジスタ２４２の寄生ダイオードの順方向降下電圧）、ＩＧが負の方向の場合、出力ＶＯＵＴの電圧はＶＣＣ＋ＶＦ（ＶＦはトランジスタ２４１の寄生ダイオードの順方向降下電圧）になる。
キャリブレーション機能を有することにより、ゲートドライバ３００は、測定したゲート電圧ＶＧＥとゲート電流ＩＧとに基づいて、期間Ｔａ〜Ｔｄ、言い換えるとパルス幅を適切な値に調整することが可能になる。
【００５８】
実施形態３．
ゲート抵抗が無い電力制御回路の場合に発生する、電流スルーレートの制御に関連する第二及び第三の課題を解決するためには、パワートランジスタのゲート電圧のスルーレートを調整する必要がある。
例えば、図２に示す電力制御回路９３では、ゲート抵抗の値を変えることでスルーレートを調整する。一方、一実施形態の電力制御回路では、ゲート抵抗を用いない、または非常に小さい抵抗値のゲート抵抗を用いることを想定している。このため、一実施形態の電力制御回路は、スルーレートを調整するため、ゲート抵抗以外の手段を必要とする。
図２１に、一実施形態のゲートドライバの駆動信号とパワートランジスタのゲート電圧のスルーレートとの関係を説明する図を示す。図２１は、ゲート電圧のスルーレートを調整するためのゲートドライバの出力波形を示している一実施形態では、ゲート電圧ＶＧＥを第１のレベルから第２のレベルに遷移させる過程で、所々に第１のレベルのパルスを挿入する。これにより、ゲート電圧のスルーレートの調整が可能となる。ゲート電圧ＶＧＥが所望の第２のレベルに到達した後は、ゲートドライバ出力電圧ＶＯＵＴを第２のレベルで固定する。
図２１に示すように、駆動信号に挿入するパルス幅及びパルスの数によってゲート電圧のスルーレートを調整する。駆動信号に挿入するパルスの数を増やすことにより、ゲート電圧の立ち上がりを遅くし、スルーレートを小さくする、言い換えるとスルーレートを寝かせる。加えて、第１のレベル（逆極性）のパルス幅を大きくすることによりゲート電圧の立ち上がりを遅くすることもできる。
図２１は、パワートランジスタをＯＦＦ状態からＯＮ状態に切り替えるときの、ゲートドライバ出力電圧ＶＯＵＴとパワートランジスタのゲート電圧ＶＧＥとを示す。パワートランジスタをＯＮ状態からＯＦＦ状態に切り替える場合も図２１と同様に調整することができる。
【００５９】
次に、スルーレートの短縮とオーバーシュート防止との関係を、図２２を参照して説明する。
スルーレートを寝かせることで、図６に示したようなサージ電圧の抑制は可能となる。一方で、スイッチング時間が長くなるためパワートランジスタのスイッチング損失が増えてしまう。そこで、図２２に示すように、サージ電圧が現れる領域の手前まではゲート電圧を高速に充放電し（ゲート電圧のスルーレートを大きくし、大電流とする）、サージ電圧が現れる領域では、ゲート電圧をゆっくりと充放電する（スルーレートを寝かせ、ゲート電流ＩＧを抑制する）制御を行う。言い換えると、コレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥのオーバーシュートと関係ない領域はゲート電圧ＶＧＥのスルーレートを上げてゲート電荷を素早く充放電する。一方、コレクタ−エミッタ間またはドレイン−ソース間の電圧ＶＣＥのオーバーシュートに関わる部分はゲート電圧ＶＧＥのスルーレートを下げる。このように、領域によってゲート電流ＩＧ（ｄＶＧＥ／ｄｔ）の電流スルーレートを制御することで、次の二つの有利な効果を両立させることができる。
（１）スイッチング時間を短くしてスイッチング損失を低減すること、及び、
（２）サージ電圧を抑制してオーバーシュートを小さくし、パワートランジスタへの影響を回避すること。
【００６０】
図２２には、比較のため、一実施形態の駆動方法に加え、ゲート抵抗が低い場合の駆動方法、及びゲート抵抗が高い場合の駆動方法を示す。一実施形態の駆動方法が領域に応じてゲート電圧のスルーレートを調整可能に働き、スイッチング期間の開始直後から大容量の電流をことに対し、ゲート抵抗が低い場合の駆動方法及びゲート抵抗が高い場合の駆動方法では、ゲート電圧のスルーレートは、ゲート電圧とゲート抵抗との商（ＶＧＥ／ＲＧ）にほぼ比例する。その結果、ゲート抵抗が低い場合の駆動方法では、スイッチング時間が短くなり、スイッチング損失が低くなる。一方、オーバーシュートが大きくなり、パワートランジスタへの影響が懸念される。また、ゲート抵抗が高い場合の駆動方法では、スイッチング時間が長くなり、スイッチング損失が大きくなる。一方、オーバーシュートが小さいため、パワートランジスタへの影響がなくなる。
このように、一実施形態のように、ゲート抵抗を用いることなく、スルーレートを領域に応じて調整できないゲートドライバでは、動作の途中でゲート抵抗の値を変えることができない。このため、一実施形態のように、領域によって能動的にゲート電流ＩＧを制御するという機能を実現することができない。なお、可変電流制御を行えば実現する可能性があるが、ゲートドライバへの分圧比が大きくなるので熱的な問題から好ましくない。
【００６１】
実施形態３で説明した一実施形態の電力制御回路またはゲートドライバの構成例としては、上述した各実施形態の構成、例えば、図１、７，９に示すゲートドライバを備える電力制御回路が含まれる。これらのいずれかのゲートドライバによって、本実施形態で説明した機能を実現することが可能である。
【００６２】
実施形態４．
実施形態４では、実施形態２で説明したパルス幅の調整を容易にする態様を説明する。
実施形態２では、図１７に示すように、駆動信号へ逆極性のパルス（逆パルス）を一つ挿入ことによって、時点ｔ２でゲート電圧ＶＧＥとゲート電流ＩＧの両方が同時に所望の値になることを想定している。この手法では、時点ｔ２でゲート電圧ＶＧＥとゲート電流ＩＧの両方が同時に所望の値にする合わせ込みに、パルス幅を決定するパラメータを厳密に調整する必要がある。
そこで、本実施形態では、最初の逆極性のパルス挿入が終了する頃までにゲート電圧ＶＧＥとゲート電流ＩＧが所望の値に近似するように粗く合わせ込んでおき、残りの期間で小さなゲート電流ＩＧによってゲート電圧の収束を図るものである。
【００６３】
図２３は、より簡易な方法でゲート電圧ＶＧＥ、ゲート電流ＩＧの収束を図る方法を説明する図である。図２３において、時点ｔ０からの経過時間を示す時間軸を中央に示し、時間軸の上段に実施形態２のパルス幅の調整の手法を、下段に本実施形態のパルス幅の調整の手法を示す。
上段に示す実施形態２のパルス幅の調整では、時点ｔ２で電流をゼロに、ゲート電圧を所望の値（例えば１５Ｖ）に一致するように、時点ｔ０からｔ１（第１の期間）及び時点ｔ１からｔ２（第２の期間）のパルス幅を調整する。パルス幅の調整が適切に実施されない場合には、スイッチング時間の増大、及びゲート電圧のオーバーシュートが発生し、その結果、スイッチング損失の増大とパワートランジスタ９０へのストレスの増大につながっていた。
下段に示す本実施形態では、最初の逆極性のパルスの挿入によって、所望の値の近傍まで合わせこみ、その後逆極性のパルスを一つ以上挿入することによって、所望の値に合わせこむ。図２３では、時点ｔ１２で電流がゼロ付近、ゲート電圧が１５Ｖ付近になるように、時点ｔ０からｔ１１（第１の期間）及び時点ｔ１１からｔ１２（第２の期間）のパルス幅を調整する。その後、時点ｔ１２からｔ１６では、デューティ比が大きいパルスを細かく挿入し、電流がゼロ、ゲート電圧が１５Ｖに収束させる。
【００６４】
パワートランジスタ９０をＯＮ状態からＯＦＦ状態に遷移する場合にも、ＯＮ状態へ遷移させる同様に駆動信号へ複数のパルスを挿入して電流と電圧とを所望の値に収束させる。ただし、ＯＦＦ状態へ遷移させる場合には、多少アンダーシュートが発生してもパワートランジスタへの影響は少ない。このため、ＯＮ状態へ遷移させる場合に比べて精度が要求されない。
本実施形態は、例えば、図９、２０において、駆動制御部２１０が有するタイミング回路２２１〜２２４の数を増やし、各タイミング回路を構成する遅延素子の遅延量を調整して適切なパルス幅のパルスを駆動回路に形成させる構成により実現することが可能である。
本実施形態のように駆動信号に挿入するパルスの数を調整することで、パルス幅を決定するパラメータのキャリブレーションに要求される精度を緩和することができる。
【００６５】
実施形態５．
実施形態５では、ゲート電圧のスルーレートを調整する場合のゲートドライバの構成例を、ゲート抵抗ＲＧを用いるゲートドライバと比較して説明する。
図２４は、ゲート抵抗ＲＧを用いるゲートドライバであって、スルーレートの調整機能を備える構成例を示す図である。ゲートドライバ９８は、一実施形態のゲート駆動部４０に相当する構成として、ＰＭＯＳトランジスタＳＷ１、及びＮＭＯＳトランジスタＳＷ２〜ＳＷ４を備える。
図２５は、一実施形態のゲートドライバであって、スルーレートの調整機能を備える構成例を示す図である。ゲートドライバ４００は、駆動制御部４１０とゲート駆動部４４０とを備える。駆動制御部４１０は、ゲート電圧のスルーレートを制御する機能として第１乃至第３スルーレート制御部４１１〜４１２を少なくとも備える。例えば、第１乃至第３スルーレート制御部４１１〜４１２は、駆動信号に形成するパルスの数に応じて遅延素子を備える。ゲート駆動部４４０は、ＰＭＯＳトランジスタＳＷ１、及びＮＭＯＳトランジスタＳＷ２を備える。
図２４、２５において、制御信号（ゲート制御信号）はパワートランジスタ９０の通常のターンオン、ターンオフを制御する信号である。また、異常検出信号は、異常を検出したことを通知する信号である。制御信号及び異常検出信号は入力端子からゲートドライバ９８、４００へ入力される。
【００６６】
ゲート抵抗ＲＧを用いるゲートドライバでは、スルーレート等を変更するために複数のゲート抵抗ＲＧを用いる。図２４のゲートドライバ９８では、ゲート抵抗ＲＧの異なる２〜４系統の回路（トランジスタ）を搭載する。具体的には、５Ωのメインの系統の他に、１Ωより小さい（＜１Ω）ゲート抵抗と４７Ωのゲート抵抗との２系統を備え、合計３種類の回路を必要とする。メインの系統の回路は、ＰＭＯＳトランジスタＳＷ１、ＮＭＯＳトランジスタＳＷ２から構成される。他の二つの系統は、アクティブミラークランプとソフトターンオフとの二つである。アクティブミラークランプは、パワートランジスタ９０をオフする時にゲートを０Ωに近いインピーダンスでグランドＧＮＤにクランプして、セルフターンオンを防止するように働く回路であり、ＮＭＯＳトランジスタＳＷ３から構成される。ソフトターンオフは、高抵抗でｄＩＣＥ／ｄｔを抑制し、サージ電圧の発生による破壊を抑えるように働く。ソフトターンオフは、ＮＭＯＳトランジスタＳＷ４から構成される。コンパレータ９９は、パワートランジスタ９０がＯＦＦ状態に遷移したことを検出する。
【００６７】
これに対して、一実施形態のゲートドライバ４００は、第１乃至第３スルーレート制御部４１１〜４１２によりゲート電圧のスルーレートを制御する構成である。第１乃至第３スルーレート制御部４１１〜４１２は、異なるスルーレートを制御するため、挿入するパルス幅、パルスの数が異なる駆動信号を生成するように構成される。例えば、第１乃至第３スルーレート制御部４１１〜４１２が有する遅延素子の数、遅延の長さを異なるものにする。駆動信号の第１及び第２のレベルのパルス幅の比（デューティ比）によってゲート電圧が所望の電圧となるように、第１乃至第３スルーレート制御部４１１〜４１２は、遅延素子の数が増やされ、各遅延素子の遅延量が調整される。ゲート電圧を所望の電圧に制御できれば、ゲート電圧のスルーレートも調整できる。これにより、所望のパルスが駆動信号に挿入されるように構成する。ゲート電圧のスルーレートの制御については、実施形態３、４で説明した手法を用いることができる。
【００６８】
駆動制御部４１０では、第１スルーレート制御部４１１は、パワートランジスタ９０の通常のターンオンを制御する。そのため、第１スルーレート制御部４１１は、パワートランジスタ９０をＯＮ状態への切り替える制御信号を受けると、駆動信号を生成するように構成される。
第２スルーレート制御部４１２は、パワートランジスタ９０の通常のターンオフを制御する。そのため、第２スルーレート制御部４１２は、パワートランジスタ９０をＯＦＦ状態への切り替える制御信号を受けると、駆動信号を生成するように構成される。
第３スルーレート制御部４１３は、異常検出時のソフトターンオフを制御する。そのため、第３スルーレート制御部４１３は、異常検出信号を受けると、駆動信号を生成するように構成される。
コンパレータ４１４は、パワートランジスタ９０がＯＦＦ状態に遷移したことを検出する。
図２４、２５を参照して説明したように、一実施形態では、ゲート電圧／ゲート電流のスルーレートを制御するような機能を有する場合にも、ゲート抵抗を用いる構成に比べて、トランジスタの数を削減することが可能である。そのため、回路規模を抑制することができる。
【００６９】
実施形態６．
実施形態２でパルス幅を調整するキャリブレーションブロックを備えるゲートドライバの一例を説明した。実施形態６では、パルス幅を調整する機能を備えるゲートドライバの他の構成例を説明する。図２６Ａ乃至２６Ｃは、パルス幅を調整する機能を有するゲートドライバから構成される電力制御回路の一例を示す図である。図２６Ａ乃至２６Ｃでは、図７の電力制御回路１０１の駆動制御部１１０の構成を変更した例を示す。そのため、図７と同じ符号の構成は同様であるため説明を省略する。また、図２６Ａ乃至２６Ｃに示す駆動制御部の構成例は、図７の電力制御回路１０１に組み込むだけでなく、図１、図９に示すような他の電力制御回路に組み込むことも可能であることは言うまでもない。
【００７０】
図２６Ａでは、ゲートドライバ５００Ａの駆動制御部５１０Ａは、論理回路５１１（論理部）とレジスタファイル５１２（タイミング制御部）とを備える。論理回路５１１は、制御信号を受け、レジスタファイル５１２に格納される情報に基づいて、駆動信号に逆極性のパルスを挿入する機能を実現する。例えば、論理回路５１１は、レジスタファイル５１２が保持する情報に応じて、期間Ｔａ〜Ｔｄそれぞれの時間の長さを変更できる遅延素子を備える。レジスタファイルは、外部からのプログラム信号によってパルス幅を決定する情報、言い換えると期間Ｔａ〜Ｔｄの時間を決定する情報（例えば、期間Ｔａ〜Ｔｄそれぞれの時間や時間を特定する情報）が書き込まれる。図２６Ａでは論理回路５１１内にレジスタファイル５１２を有する構成例を示しているが、レジスタファイルの配置場所はこれに限られることなく、レジスタが保持する情報を論理回路５１１が参照できる配置場所であればよい。
駆動制御部５１０Ａは、レジスタファイル５１２が保持する情報を書き換えることにより、バルス幅を調整することが可能になる。そのため、ゲートドライバ５００Ａを利用する外部の装置からバルス幅を適切な長さに調整することが可能になる。
【００７１】
図２６Ｂに、ゲートドライバ５００Ｂの駆動制御部５１０Ｂは、図２６Ａの論理回路５１１及びレジスタファイル５１２に加え、ゲート電圧ＶＧＥおよびゲート電流ＩＧを測定するセンサ機能と、キャリブレーション回路５１３とを備える構成例を示す。
センサ機能は、パワートランジスタ９０のゲートの近くのゲート電圧ＶＧＥおよびゲート電流ＩＧを検出し、ゲート電圧センス信号とゲート電流センス信号をキャリブレーション回路５１３へ出力する。電圧センサ機能を追加した場合であっても、電圧センサに流れる電流Ｉまたはその時間微分dＩ/dtの値が小さいため、寄生抵抗５１４と寄生インダクタンス５１５の影響は小さい。
キャリブレーション回路５１３は、ゲート電圧センス信号とゲート電流センス信号に基づいてパルス幅を調整する。パルス幅の調整は、例えば図１８，１９に示す手法を用いてもよい。キャリブレーション回路５１３は、調整した結果をレジスタファイル５１２へ書き込む。
論理回路５１１の動作は図２６Ａと同様である。
駆動制御部５１０Ｂは、キャリブレーション回路５１３及びセンサ機能によって、レジスタファイル５１２が保持する情報を書き換えることにより、バルス幅を調整することが可能になる。そのため、パワートランジスタ９０の稼働状況に応じて、パルス幅を調整することができる。この場合には、ゲートドライバ５００Ｂを利用する装置がパルス幅を調整する必要がなくなる。
【００７２】
図２６Ｃに、ゲートドライバ５００Ｃの駆動制御部５１０Ｃは、図２６Ａの論理回路５１１及びレジスタファイル５１２に加え、アイソレータ５１６、コマンドデータ５１７を有する構成例を示す。駆動制御部５１０Ｃは、外部から入力されるコマンド信号に応じてパルス幅を調整する構成例である。駆動制御部５１０Ｃは、アイソレータ５１６を介してコマンド信号を受け、コマンドデータ５１７に保持する。コマンド信号は、レジスタファイルにパルス幅を決定する情報を設定するレジスタ設定信号とゲートを制御する制御信号とから構成される。コマンド信号は、コマンドや時分割多重などによって、レジスタ設定信号が制御信号に重畳される。
コマンドデータ５１７は、レジスタ設定信号の情報をレジスタファイルに設定し、制御信号を論理回路５１１へ出力するように構成される。
論理回路５１１の動作は図２６Ａと同様である。
駆動制御部５１０Ｃは、コマンド信号を受け、コマンドデータ５１７に保持することにより、レジスタファイル５１２にパルス幅を調整する情報を設定することが可能になる。そのため、ゲートドライバ５００Ｃとは異なる電源ドメインで動作する外部の装置（マイコン等）から入力されるコマンド信号によって、バルス幅を適切な長さに調整することが可能になる。
【００７３】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７４】
１、１２、９１、９７、９８、１００、２００、３００、４００、５００Ａ、５００Ｂ、５００Ｃ  ゲートドライバ
２  入力端子
３  出力端子
１０、１１０、２１０、４１０  駆動制御部
２０、  タイミング制御部
３０  論理部
４０、１４０、２４０、４４０  ゲート駆動部
９０  パワートランジスタ
９３、９５、１０１、２０１、３０１、４０１、５０１
９６、１１  制御ブロック
９９、４１４  コンパレータ
１２１、２２１〜２２４  タイミング回路
１３１、１３２、２３１〜２３３、５１１  論理回路
１４１、２４１  第１トランジスタ
１４２、２４２  第２トランジスタ
２４３、２４４  ＮＯＴ回路
３５１  ゲート電圧センサ
３５２  ゲート電流センサ
３５３  キャリブレーションブロック
４１１  第１スルーレート制御部
４１２  第２スルーレート制御部
４１３  第３スルーレート制御部
５１２  レジスタファイル
５１３  キャリブレーション回路
５１４  寄生抵抗
５１５  寄生インダクタンス
５１６  アイソレータ
５１７  コマンドデータ
ＬＧ  寄生インダクタンス
ＲＧ  ゲート抵抗
ＲＬ  負荷
ＳＷ１  ＰＭＯＳトランジスタ
ＳＷ２、ＳＷ３、ＳＷ４  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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