(57)【要約】【課題】負荷に応じて、同期整流方式と非同期整流方式との間で制御を切り替えることで、負荷に関わらず整流動作に係る損失の抑制が可能なＡＣ−ＤＣコンバータを提供すること。【解決手段】ＡＣ−ＤＣコンバータ装置１ａは、ブリッジ制御回路３ａと同期整流マスク回路４ａとを備える同期整流制御回路２ａと整流ブリッジ６を備える。同期整流マスク回路４ａは、交流電圧ＶＡＣ１、ＶＡＣ２が整流電圧ＶＯ１を上回る時の整流電圧ＶＯ１と、端子電圧ＶＣ１の差電圧ＶＤ１を求め。差電圧ＶＤ１が基準電圧ＶＲＥＦ１以上である場合に、ハイレベルのマスク信号ＭＡ１が出力される。ブリッジ制御回路３ａは、ハイレベルのマスク信号ＭＡ１により、整流ブリッジ６の備えるＰＭＯＳトランジスタＴＰ１〜ＴＰ４はオフ状態に維持されるので、同期整流は行われず整流動作に係るゲート駆動損失の抑制することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ダイオードの端子間を接続する同期整流素子と、整流電圧が出力される第１ノードと、基準電圧が印加される第２ノードと、交流電圧が印加される第３および第４ノードとを有する整流ブリッジ部と、
前記第１ノードと前記第３ノードとの間の電圧差を検出し、前記第１ノードより前記第３ノードが高電圧のとき、前記第１および第３ノードの間にある同期整流素子、および前記第２および第４ノードの間にある同期整流素子を導通する第１制御信号を出力する第１比較器と、
前記第１ノードと前記第４ノードとの間の電圧差を検出し、前記第１ノードより前記第４ノードが高電圧のとき、前記第１および第４ノードの間にある同期整流素子、および前記第２および第３ノードの間にある同期整流素子を導通する第２制御信号を出力する第２比較器と、
前記第１もしくは第２制御信号の少なくとも何れか一方に応じて前記第１ノードに接続される負荷状態を判定し、該負荷が規定レベルを越えると判断される場合に、次の負荷状態の判定までの間、前記第１および第２制御信号をマスクする同期整流マスク部とを備えることを特徴とするＡＣ−ＤＣコンバータ。
【請求項２】
前記同期整流マスク部は、
前記第１もしくは第２制御信号の少なくとも何れか一方の出力開始時の前記整流電圧を保持するサンプリングホールド回路と、
前記整流電圧と前記サンプルホールド回路によって保持される電圧との差電圧を検出する第１検出器とを備え、
前記第１検出器によって検出される差電圧が規定の電圧レベルを越えるとの検出結果に応じて、前記第１検出器による次の検出までの間、前記第１および第２制御信号をマスクすることを特徴とする請求項１に記載のＡＣ−ＤＣコンバータ。
【請求項３】
前記同期整流マスク部は、
前記第１検出器による検出結果を、前記第１もしくは第２制御信号の少なくとも何れか一方の出力終了時にラッチする第１ラッチ部を備えることを特徴とする請求項２に記載のＡＣ−ＤＣコンバータ。
【請求項４】
前記同期整流マスク部は、
前記第１もしくは第２制御信号の少なくとも何れか一方の出力される回数の計数を規定回数まで繰り返すカウンタと、
前記整流電圧と前記第３もしくは第４ノードの少なくとも何れか一方の電圧との差電圧を検出する第２検出器とを備え、
前記カウンタによる計数時における前記第２検出器による差電圧が規定の電圧レベルを越えるとの検出結果に応じて、前記カウンタによる計数が次の規定回数になるまでの間、前記第１および第２制御信号をマスクすることを特徴とする請求項１に記載のＡＣ−ＤＣコンバータ。
【請求項５】
前記同期整流マスク部は、
前記第２検出器によって検出される差電圧が規定の電圧レベルを越えるとの検出結果を、前記カウンタによる計数時にラッチする第２ラッチ部を備えることを特徴とする請求項４に記載のＡＣ−ＤＣコンバータ。
【請求項６】
前記同期整流マスク部は、
前記第１もしくは第２制御信号の少なくとも何れか一方の出力期間を計時する計時部と、
前記計時部による計時時間を検出する第３検出器とを備え、
前記第３検出器によって検出される計時時間が規定時間を越えるとの検出結果に応じて、前記第３検出器による次の検出までの間、前記第１および第２制御信号をマスクすることを特徴とする請求項１に記載のＡＣ−ＤＣコンバータ。
【請求項７】
前記同期整流マスク部は、
前記第３検出器によって検出される計時時間が規定時間を越えるとの検出結果をラッチする第３ラッチ部を備えることを特徴とする請求項６に記載のＡＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電源を直流電源に変換するＡＣ−ＤＣコンバータに関し、特にダイオードブリッジを用いたＡＣ−ＤＣコンバータに関する。
【背景技術】
【０００２】
交流電源を直流電源に変換するＡＣ−ＤＣコンバータとして、ダイオードブリッジを用いた全波整流回路を使用したものが知られている。ダイオードブリッジにおける整流方法としては、非同期整流方式と同期整流方式とがある。非同期整流方式は、ダイオードを用いて交流電圧を整流することで直流電圧に変換する。一方、同期整流方式は、ダイオードの代わりにパワーＭＯＳトランジスタ等の能動素子を用いる。これらパワーＭＯＳトランジスタのオンオフ動作を適切なタイミングで制御することで、交流電圧を整流して直流電圧に変換する。
【０００３】
ダイオードを用いる非同期整流方式では、ダイオードに順方向の電流が流れる際に、端子間に順方向電圧が発生することで損失が生じる。同期整流方式では、オン抵抗が十分に小さいパワーＭＯＳトランジスタを用いることで、ダイオードによる損失より小さい電流消費で整流動作をすることができる。
【０００４】
従来より、非同期整流方式と同期整流方式とを組み合わせて利用することができる整流制御装置が開示されている（特許文献１など）。整流ブリッジに入力される交流電圧、整流ブリッジから出力される整流電圧、整流ブリッジの基準電圧のいずれか一つをサンプリングするサンプリング回路と、サンプリング回路によってサンプリングされたサンプリング電圧と交流電圧とを比較する第１のコンパレータとを有し、第１のコンパレータの出力信号に基づいて、整流ブリッジに含まれる複数の同期整流素子のうちの少なくとも一つのオン／オフを制御する整流制御装置である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−７４９４９
【発明の概要】
【発明が解決しようとする課題】
【０００６】
同期整流方式では、ダイオードによる損失よりオン抵抗による損失が小さくできるため、非同期整流方式と比べ低損失で整流できる。しかし、パワーＭＯＳトランジスタの駆動には、ゲートキャパシタの放充電をする必要がある。そして、負荷がより大きくなる場合に、パワーＭＯＳトランジスタのオン抵抗による損失とゲート駆動損失とが、ダイオードによる損失を上回る場合があり、このような場合には、非同期整流方式を採用した方が低損失で整流動作をすることができる。
【０００７】
特許文献１などに記載されている技術は、入力する交流電源がノイズの影響を受けて正確な正弦波でない場合においても、正確に同期整流素子であるＭＯＳＦＥＴのオン／オフのタイミング制御をする技術が開示されているに過ぎない。ＭＯＳＦＥＴのオン抵抗による損失とゲート駆動損失がダイオードによる損失を上回る場合の制御に関しては何ら記載がない。
【０００８】
つまり、上記特許文献１に記載の背景技術は、電源にかかる負荷がより大きくなり、同期整流方式が非同期整流方式と比べて損失が増大するといった課題については、何ら解決策を提供するものではない。
【０００９】
本発明は、そのような実情に鑑みてなされたものであり、負荷に応じて、同期整流方式と非同期整流方式との間で制御を切り替えることで、パワーＭＯＳトランジスタのオン抵抗による損失とゲート駆動損失とが、ダイオードによる損失を上回る負荷領域において整流動作に係るゲート駆動損失の抑制が可能なＡＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本願に開示のＡＣ−ＤＣコンバータは、整流ブリッジ部と、第１比較器と、第２比較器と、同期整流マスク部とを備える。整流ブリッジ部は、ダイオードの端子間を接続する同期整流素子と、整流電圧が出力される第１ノードと、基準電圧が印加される第２ノードと、交流電圧が印加される第３および第４ノードとを有する。第１比較器は、第１ノードと第３ノードとの間の電圧差を検出し、第１ノードより第３ノードが高電圧のとき、第１および第３ノードの間にある同期整流素子、および第２および第４ノードの間にある同期整流素子を導通する第１制御信号を出力する。第２比較器は、第１ノードと第４ノードとの間の電圧差を検出し、第１ノードより第４ノードが高電圧のとき、第１および第４ノードの間にある同期整流素子、および第２および第３ノードの間にある同期整流素子を導通する第２制御信号を出力する。同期整流マスク部は、第１もしくは第２制御信号の少なくとも何れか一方に応じて第１ノードに接続される負荷状態を判定し、負荷が規定レベルを越えると判断される場合に、次の負荷状態の判定までの間、第１および第２制御信号をマスクする。
【発明の効果】
【００１１】
本願に開示の技術が提供する同期整流素子を備える整流ブリッジを有するＡＣ−ＤＣコンバータでは、電源にかかる負荷が重負荷になり、同期整流素子にかかるオン抵抗による損失とゲート駆動損失とがダイオードによる損失を上回る場合において、同期整流動作を禁止することにより損失の低減を図ることができ、同期整流動作による低負荷から中負荷における低損失動作に加えて重負荷での損失低減により、整流ブリッジに係るゲート駆動損失の低減を図ることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態に係るＡＣ−ＤＣコンバータ装置１ａのブロック図
【図２】第１実施形態に係るＡＣ−ＤＣコンバータ装置１ａの動作を説明するタイミングチャート
【図３】第２実施形態に係るＡＣ−ＤＣコンバータ装置１ｂのブロック図
【図４】第２実施形態に係るＡＣ−ＤＣコンバータ装置１ｂの動作を説明するタイミングチャート
【図５】第３実施形態に係るＡＣ−ＤＣコンバータ装置１ｃのブロック図
【図６】第３実施形態に係るＡＣ−ＤＣコンバータ装置１ｃの動作を説明するタイミングチャート
【発明を実施するための形態】
【００１３】
図１は、第１実施形態に係るＡＣ−ＤＣコンバータ装置１ａのブロック図である。ＡＣ−ＤＣコンバータ装置１ａは、同期整流制御回路２ａ、交流電源５、整流ブリッジ６、平滑コンデンサ７、ＤＣ−ＤＣコンバータ８、インダクタ９、および出力コンデンサ１０を備える。
【００１４】
同期整流制御回路２ａは、整流ブリッジ６の各ダイオードに並列に接続されている後述のＰＭＯＳトランジスタＴＰ１〜ＴＰ４のオン／オフを制御することで、交流電源５から出力される交流電圧ＶＡＣ１、ＶＡＣ２を全波整流する際に、同期整流動作をさせるか否かを制御する。整流ブリッジ６を介して全波整流された交流電圧は平滑コンデンサ７により平滑されて整流電圧ＶＯ１を得る。整流電圧ＶＯ１は、ＤＣ−ＤＣコンバータ８に入力される。ＤＣ−ＤＣコンバータ８の出力端子には、インダクタ９を介して出力端子となる。出力端子には接地電圧との間に出力コンデンサ１０が接続されており、出力電圧ＶＯ２が出力される。
【００１５】
整流ブリッジ６は、全波整流型のダイオードブリッジである。各ダイオードにはＰＭＯＳトランジスタＴＰ１ないしＴＰ４が並列に接続されている。ＰＭＯＳトランジスタＴＰ１ないしＴＰ４は他に、ＩＧＢＴなどにより構成することもできる。
【００１６】
整流ブリッジ６のノードＮ１からは全波整流された整流電圧ＶＯ１が出力され、ノードＮ２は接地電圧に接続されている。また、整流ブリッジ６のノードＮ３には交流電圧ＶＡＣ１が入力され、ノードＮ４には交流電圧ＶＡＣ２が入力されている。交流電圧ＶＡＣ１と交流電圧ＶＡＣ２の電圧極性は、それぞれ反対の電圧極性である。
【００１７】
ＰＭＯＳトランジスタＴＰ１はノードＮ１、Ｎ３間に接続され、ゲートＧ１にはＳＷ制御信号Ｓ１ａが入力される。ソースはノードＮ１に接続され整流電圧ＶＯ１が出力される。ドレインはノードＮ３に接続され交流電圧ＶＡＣ１が入力される。ソース・ドレイン間には、ノードＮ３からノードＮ１に向かう方向を順方向とする整流ダイオードＤ１が並列に接続される。
【００１８】
また、ＰＭＯＳトランジスタＴＰ２はノードＮ１、Ｎ４間に接続され、ゲートＧ２にはＳＷ制御信号Ｓ２ａが入力される。ソースはノードＮ１に接続され整流電圧ＶＯ１が出力される。ドレインはノードＮ４に接続され交流電圧ＶＡＣ２が入力される。ソース・ドレイン間には、ノードＮ４からノードＮ１に向かう方向を順方向とする整流ダイオードＤ２が並列に接続される。
【００１９】
また、ＰＭＯＳトランジスタＴＰ３はノードＮ２、Ｎ４間に接続され、ゲートＧ３にはＳＷ制御信号Ｓ１ａが入力される。ソースはノードＮ４に接続され交流電圧ＶＡＣ２が入力される。ドレインはノードＮ２に接続され接地電圧が入力される。ソース・ドレイン間には、ノードＮ２からノードＮ４に向かう方向を順方向とする整流ダイオードＤ３が並列に接続される。
【００２０】
また、ＰＭＯＳトランジスタＴＰ４はノードＮ２、Ｎ３間に接続され、ゲートＧ４にはＳＷ制御信号Ｓ２ａが入力される。ソースはノードＮ３に接続され交流電圧ＶＡＣ１が入力される。ドレインはノードＮ２に接続され接地電圧が入力される。ソース・ドレイン間には、ノードＮ２からノードＮ３に向かう方向を順方向とする整流ダイオードＤ４が並列に接続される。
【００２１】
同期整流制御回路２ａは、ブリッジ制御回路３ａと同期整流マスク回路４ａとを備える。ブリッジ制御回路３ａは、整流ブリッジ６の入力電圧である交流電圧ＶＡＣ１、ＶＡＣ２と出力電圧である整流電圧ＶＯ１とを、後述するコンパレータ３１ａ、３２ａによって比較し、整流ブリッジ６のノード間に接続されるＰＭＯＳトランジスタＴＰ１〜ＴＰ４のオン／オフを制御する。
【００２２】
ブリッジ制御回路３ａは、コンパレータ３１ａ、３２ａ、スイッチ制御回路３３ａ、３４ａ、トリガ回路３５ａを備える。コンパレータ３１ａの反転入力端子にはノードＮ１が接続され整流電圧ＶＯ１が入力される。非反転入力端子にはノードＮ３が接続され交流電圧ＶＡＣ１が入力される。出力端子から比較信号ＳＣ１が出力される。コンパレータ３１ａは、交流電圧ＶＡＣ１と整流電圧ＶＯ１との電圧値を比較することで、交流電圧ＶＡＣ１が整流電圧ＶＯ１より高電圧であることの検出を行なう。交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る期間に比較信号ＳＣ１はハイレベル（高電位電源電圧）となる。
【００２３】
コンパレータ３２ａの反転入力端子にはノードＮ１が接続され整流電圧ＶＯ１が入力される。非反転入力端子にはノードＮ４が接続され交流電圧ＶＡＣ２が入力される。出力端子から比較信号ＳＣ２が出力される。コンパレータ３２ａは、交流電圧ＶＡＣ２と整流電圧ＶＯ１との電圧値を比較することで、交流電圧ＶＡＣ２が整流電圧ＶＯ１より高電圧であることの検出を行なう。交流電圧ＶＡＣ２が整流電圧ＶＯ１を上回る期間に比較信号ＳＣ２はハイレベルとなる。
【００２４】
スイッチ制御回路３３ａの第１入力端子にはコンパレータ３１ａの出力端子が接続されて比較信号ＳＣ１が入力され、第２入力端子には後述するマスク信号ＭＡ１が入力される。尚、比較信号ＳＣ１は論理反転された上で入力される。スイッチ制御回路３３ａの出力端子は、ＰＭＯＳトランジスタＴＰ１のゲートＧ１およびＰＭＯＳトランジスタＴＰ３のゲートＧ３に接続され、ＳＷ制御信号Ｓ１ａが出力される。マスク信号ＭＡ１がローレベル（低電位電源電圧）の場合に、交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回ったことがコンパレータ３１ａによって検出され比較信号ＳＣ１がハイレベルになるとＳＷ制御信号Ｓ１ａがローレベルに反転する。これにより、ＰＭＯＳトランジスタＴＰ１、ＴＰ３がオンされる。一方、交流電圧ＶＡＣ１が整流電圧ＶＯ１を下回ったことが検出され比較信号ＳＣ１がローレベルになるとＳＷ制御信号Ｓ１ａのレベルがハイレベルに反転する。このときは、ＰＭＯＳトランジスタＴＰ１、ＴＰ３がオフされる。また、マスク信号ＭＡ１がハイレベルの場合には、比較信号ＳＣ１の論理レベルに関わらずＳＷ制御信号Ｓ１ａはハイレベルであり、ＰＭＯＳトランジスタＴＰ１、ＴＰ３がオフ状態に維持される。
【００２５】
スイッチ制御回路３４ａの第１入力端子にはコンパレータ３２ａの出力端子が接続されて比較信号ＳＣ２が入力され、第２入力端子にはマスク信号ＭＡ１が入力される。尚、比較信号ＳＣ２は論理反転された上で入力される。スイッチ制御回路３４ａの出力端子は、ＰＭＯＳトランジスタＴＰ２のゲートＧ２およびＰＭＯＳトランジスタＴＰ４のゲートＧ４が接続され、ＳＷ制御信号Ｓ２ａが出力される。マスク信号ＭＡ１がローレベルの場合に、交流電圧ＶＡＣ２が整流電圧ＶＯ１を上回ったことがコンパレータ３２ａによって検出され比較信号ＳＣ２がハイレベルになるとＳＷ制御信号Ｓ２ａがローレベルに反転する。これにより、ＰＭＯＳトランジスタＴＰ２、ＴＰ４がオンされる。一方、交流電圧ＶＡＣ２が整流電圧ＶＯ１を下回ったことが検出され比較信号ＳＣ２がローレベルになるとＳＷ制御信号Ｓ２ａのレベルがハイレベルに反転する。このときは、ＰＭＯＳトランジスタＴＰ２、ＴＰ４がオフされる。また、マスク信号ＭＡ１がハイレベルの場合には、比較信号ＳＣ２の論理レベルに関わらずＳＷ制御信号Ｓ２ａはハイレベルであり、ＰＭＯＳトランジスタＴＰ２、ＴＰ４がオフ状態に維持される。
【００２６】
トリガ回路３５ａの第１入力端子にはコンパレータ３１ａの出力端子が接続されて比較信号ＳＣ１が入力される。第２入力端子にはコンパレータ３２ａの出力端子が接続されて比較信号ＳＣ２が入力される。トリガ回路３５ａの出力端子から、同期整流マスク回路４ａに対してトリガ信号ＳＴが出力される。トリガ回路３５ａはＯＲ論理回路であるので、比較信号ＳＣ１、ＳＣ２が共にローレベルの時にはトリガ信号ＳＴはローレベルであり、比較信号ＳＣ１、ＳＣ２のうち何れか一方がハイレベルの時にはトリガ信号ＳＴはハイレベルである。つまり、交流電圧ＶＡＣ１もしくは交流電圧ＶＡＣ２が整流電圧ＶＯ１の電圧を上回る期間に、トリガ信号ＳＴがハイレベルとなる。
【００２７】
同期整流マスク回路４ａは、サンプルホールド回路４１ａ、オペアンプ４２ａ、コンパレータ４３ａ、Ｄフリップフロップ（以降、Ｄ−ＦＦ）回路４４ａを備える。トリガ信号ＳＴのハイレベル反転時の整流電圧ＶＯ１と、トリガ信号ＳＴのローレベル反転時の整流電圧ＶＯ１との電圧差を求め。その電圧差が所定値以上である場合に、ハイレベルのマスク信号ＭＡ１が出力される。この場合、交流電圧ＶＡＣ１、ＶＡＣ２が整流電圧ＶＯ１を上回る場合であっても、ＳＷ制御信号Ｓ１ａ、Ｓ２ａの出力はハイレベルに固定される。ＰＭＯＳトランジスタＴＰ１〜ＴＰ４はオフ状態に維持され同期整流は行われない。一方、電圧差が所定値以下である場合にはマスク信号ＭＡ１がローレベルであり、交流電圧ＶＡＣ１、ＶＡＣ２が整流電圧ＶＯ１を上回るときには、ローレベルのＳＷ制御信号Ｓ１ａまたはＳ２ａが出力される。ＰＭＯＳトランジスタＴＰ１〜ＴＰ４がオンされ同期整流が行われる。
【００２８】
サンプルホールド回路４１ａは、スイッチＳＷ１、コンデンサＣ１を備える。スイッチＳＷ１は、ノードＮ１と後述するオペアンプ４２ａの反転入力端子との間に接続される。トリガ信号ＳＴのローレベルの間はスイッチＳＷ１はオン状態である。トリガ信号ＳＴのハイレベルの時にはスイッチＳＷ１はオフ状態となる。コンデンサＣ１の一端はスイッチＳＷ１とオペアンプ４２ａの反転入力端子とが接続されているノードに接続され、他端は接地電圧に接続される。スイッチＳＷ１のオン状態の間には、ノードＮ１とコンデンサＣ１の一端とが接続される。これにより、コンデンサＣ１には整流電圧ＶＯ１が充電される。一方、スイッチＳＷ１のオフ状態の間には、ノードＮ１とコンデンサＣ１の一端との接続が切り離される。これにより、コンデンサＣ１にはスイッチＳＷ１はオフ状態となる直前の整流電圧ＶＯ１が保持される。コンデンサＣ１の一端の端子電圧ＶＣ１が整流電圧ＶＯ１となる。これにより、ＰＭＯＳトランジスタＴＰ１またはＰＭＯＳトランジスタＴＰ２の何れかがオンする直前の整流電圧ＶＯ１がサンプリングされ保持される。全波整流される整流電圧ＶＯ１の最低値が保持されることとなる。ＤＣ−ＤＣコンバータ８による制御で変換され出力される出力電圧ＶＯ２は、接続される負荷により電力が消費される結果、平滑コンデンサ７に充電されている電力は常に消費される。ＭＯＳトランジスタＴＰ１およびＴＰ２がオフ状態の間は、平滑コンデンサ７への電力の供給はなく、整流電圧ＶＯ１は徐々に低下するからである。
【００２９】
オペアンプ４２ａの反転入力端子には端子電圧ＶＣ１が入力される。非反転入力端子にはノードＮ１が接続され整流電圧ＶＯ１が入力される。オペアンプ４２ａは、これらの電圧差を増幅した電圧を差電圧ＶＤ１として出力する。これにより、スイッチＳＷ１のオフ状態の間、すなわち、ＭＯＳトランジスタＴＰ１あるいはＴＰ２がオンする期間の整流電圧ＶＯ１とサンプルホールド回路４１ａにホールドされている整流電圧ＶＯ１の最低値との差電圧が増幅される。
【００３０】
コンパレータ４３ａの反転入力端子には基準電圧ＶＲＥＦ１が入力され、非反転入力端子にはオペアンプ４２ａの出力端子が接続され差電圧ＶＤ１が入力される。整流電圧ＶＯ１が端子電圧ＶＣ１より高電圧になるほど差電圧ＶＤ１は高電圧になる。差電圧ＶＤ１が基準電圧ＶＲＥＦ１の電圧を越えると、コンパレータ４３ａの出力信号である比較信号ＳＤ１はローレベルからハイレベルに反転する。
【００３１】
Ｄ−ＦＦ４４ａの端子Ｄにはコンパレータ４３ａの出力端子が接続され比較信号ＳＤ１が入力される。端子ＣＬＫにはトリガ信号ＳＴが論理反転されて入力される。端子Ｑからマスク信号ＭＡ１が出力される。Ｄ−ＦＦ４４ａは、トリガ信号ＳＴのローレベルへの反転に応じて比較信号ＳＤ１を取り込みマスク信号ＭＡ１として出力する。
【００３２】
図２は、第１実施形態に係るＡＣ−ＤＣコンバータ装置１ａの動作を説明するタイミングチャートである。図２において、交流電圧ＶＡＣ１と交流電圧ＶＡＣ２との差電圧（ＶＡＣ１−ＶＡＣ２）、整流電圧ＶＯ１、交流電圧ＶＡＣ１と整流電圧ＶＯ１との差電圧（ＶＡＣ１−ＶＯ１）、交流電圧ＶＡＣ２と整流電圧ＶＯ１との差電圧（ＶＡＣ２−ＶＯ１）、比較信号ＳＣ１、ＳＣ２、トリガ信号ＳＴ、差電圧ＶＤ１、マスク信号ＭＡ１、およびＳＷ制御信号Ｓ１ａ、Ｓ２ａの動作波形が示されている。また、タイミングチャートにおいて、領域Ｉａを中負荷、領域ＩＩａを重負荷の領域とする。また、交流電圧ＶＡＣ１と整流電圧ＶＯ１との差電圧（ＶＡＣ１−ＶＯ１）、交流電圧ＶＡＣ２と整流電圧ＶＯ１との差電圧（ＶＡＣ２−ＶＯ１）において、負電圧の記載は省略する。
【００３３】
まず、ＡＣ−ＤＣコンバータ装置１ａにかかる負荷が図２の領域Ｉａに示す中負荷の場合について説明する。この場合において、交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る期間Ｔ１の期間中、比較信号ＳＣ１はハイレベルとなる。中負荷においてはマスク信号ＭＡ１はローレベルであるので、スイッチ制御回路３３ａはローレベルのＳＷ制御信号Ｓ１ａを出力する。これにより、整流ブリッジ６のＰＭＯＳトランジスタＴＰ１、ＴＰ３をオン状態にする。期間Ｔ１の間、ＰＭＯＳトランジスタＴＰ１、ＴＰ３をオン状態にすることで、ノードＮ３からノードＮ１、およびノードＮ２からノードＮ４に流れる交流電流に対して整流ブリッジ６による同期整流動作が行なわれる。ここで、マスク信号ＭＡ１はローレベルであるのは、整流電圧ＶＯ１と端子電圧ＶＣ１との差電圧ＶＤ１が基準電圧ＶＲＥＦ１を上回ることがなく、比較信号ＳＤ１はローレベルに維持されるからである。
【００３４】
また、中負荷において、交流電圧ＶＡＣ２が整流電圧ＶＯ１を上回る期間中には、比較信号ＳＣ２はハイレベルとなり、スイッチ制御回路３４ａはＳＷ制御信号Ｓ２ａをローレベルに反転することで、整流ブリッジ６のＰＭＯＳトランジスタＴＰ２、ＴＰ４をオン状態にする。これにより、交流電圧ＶＡＣ２が整流電圧ＶＯ１を上回る期間、交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る期間Ｔ１の場合と同様に、ノードＮ４からノードＮ１、およびノードＮ２からノードＮ３に流れる交流電流に対して整流ブリッジ６による同期整流動作が行なわれる。
【００３５】
ＡＣ−ＤＣコンバータ装置１ａにかかる負荷が、図２の領域ＩＩａに示す重負荷の場合について説明する。交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回り、比較信号ＳＣ１がハイレベルに反転すると（期間Ｔ２）、トリガ回路３５ａから出力されるトリガ信号ＳＴは、ハイレベルに反転する。サンプルホールド回路４１ａでは、トリガ信号ＳＴがハイレベルに反転することに応じて整流電圧ＶＯ１がサンプリングされる。
【００３６】
図２が示すように、交流電源５の電圧サイクルＦ１の期間中、比較信号ＳＣ１、ＳＣ２がハイレベルに反転する直前が、最も整流電圧ＶＯ１の低くなるタイミングである。平滑コンデンサ７への電力の補充がないまま出力電圧ＶＯ２の負荷により平滑コンデンサ７に充電されている電力が消費されるからである。つまり、サンプルホールド回路４１ａには、電圧サイクルＦ１の期間中最も低い整流電圧ＶＯ１が端子電圧ＶＣ１として保持される。重負荷では、出力電圧ＶＯ２での電力消費が中負荷と比べ大きいため、ＭＯＳトランジスタＴＰ１およびＴＰ２がオフ状態の間の端子電圧ＶＣ１の電圧降下はより大きくなる。これに伴い、オペアンプ４２ａから出力される整流電圧ＶＯ１と端子電圧ＶＣ１との差電圧ＶＤ１は中負荷と比べ大きくなる。
【００３７】
したがって、中負荷であった領域Ｉａから重負荷の領域ＩＩａに移ると、交流電圧ＶＡＣ１、ＶＡＣ２が整流電圧ＶＯ１を上回る期間Ｔ２は中負荷での期間Ｔ１より長くなるとともに、差電圧ＶＤ１は基準電圧ＶＲＥＦ１を上回る。
【００３８】
期間Ｔ３は、この差電圧ＶＤ１が基準電圧ＶＲＥＦ１を上回る期間である。差電圧ＶＤ１が基準電圧ＶＲＥＦ１を上回ってから、比較信号ＳＣ１、ＳＣ２がローレベルに反転した後、基準電圧ＶＲＥＦ１を下回るまでの期間である。差電圧ＶＤ１が基準電圧ＶＲＥＦ１を上回ると、コンパレータ４３ａにより比較信号ＳＤ１はハイレベルに反転される。ハイレベルである比較信号ＳＤ１はトリガ信号ＳＴのローレベルの反転により確定され、Ｄ−ＦＦ４４ａに取り込まれてハイレベルのマスク信号ＭＡ１として出力される。
【００３９】
ブリッジ制御回路３ａのスイッチ制御回路３３ａ、３４ａの第２入力端子に、ハイレベルのマスク信号ＭＡ１が入力されると、比較信号ＳＣ１、ＳＣ２の論理レベルに関わらず、ＳＷ制御信号Ｓ１ａ、Ｓ２ａはハイレベルに固定される。マスク信号ＭＡ１は、比較信号ＳＣ１、ＳＣ２がローレベルに反転して同期整流動作が終了した時点で論理レベルが確定し、次のサイクルでの同期整流動作の可否を決定する。例えば、交流電圧ＶＡＣ１が正電圧になるサイクルにおいて期間Ｔ２で同期整流が行われる。マスク信号ＭＡ１は期間Ｔ２の終了時点でがハイレベルに反転する。ハイレベルのマスク信号ＭＡ１は次サイクルである交流電圧ＶＡＣ２が正電圧になる期間の同期整流を抑制する（図２のＸ）。以下同様に、各サイクルで次サイクルでの同期整流動作の可否を決定する。
【００４０】
図３は、第２実施形態に係るＡＣ−ＤＣコンバータ装置１ｂのブロック図である。ＡＣ−ＤＣコンバータ装置１ｂは、同期整流制御回路２ｂ、交流電源５、整流ブリッジ６、平滑コンデンサ７、ＤＣ−ＤＣコンバータ８、インダクタ９、および出力コンデンサ１０を備える。
【００４１】
整流ブリッジ６、平滑コンデンサ７、ＤＣ−ＤＣコンバータ８、インダクタ９、および出力コンデンサ１０は、第１実施形態に係るＡＣ−ＤＣコンバータ装置１ａと同様の構成であり同様の機能を奏するので、ここでの説明は省略する。
【００４２】
同期整流制御回路２ｂは、ブリッジ制御回路３ｂと同期整流マスク回路４ｂとを備える。ブリッジ制御回路３ｂは、ブリッジ制御回路３ａと同様に、整流ブリッジ６の入力電圧である交流電圧ＶＡＣ１、ＶＡＣ２と整流電圧ＶＯ１とを比較し、整流ブリッジ６のＰＭＯＳトランジスタＴＰ１〜ＴＰ４のオン／オフを制御する。
【００４３】
ブリッジ制御回路３ｂは、コンパレータ３１ｂ、３２ｂ、スイッチ制御回路３３ｂ、３４ｂを備える。コンパレータ３１ｂは、コンパレータ３１ａと同様に、反転入力端子にはノードＮ１が接続され整流電圧ＶＯ１が入力される。非反転入力端子にはノードＮ３が接続され交流電圧ＶＡＣ１が入力される。出力端子から比較信号ＳＣ１が出力される。コンパレータ３１ｂの動作は、コンパレータ３１ａと同様であるので、ここでの説明は省略する。
【００４４】
コンパレータ３２ｂは、コンパレータ３２ａと同様に、反転入力端子にはノードＮ１が接続され整流電圧ＶＯ１が入力される。非反転入力端子にはノードＮ４が接続され交流電圧ＶＡＣ２が入力される。出力端子から比較信号ＳＣ２が出力される。コンパレータ３２ｂの動作は、コンパレータ３２ａと同様であるので、ここでの説明は省略する。
【００４５】
スイッチ制御回路３３ａと同様に、スイッチ制御回路３３ｂの第１入力端子にはコンパレータ３１ｂの出力端子が接続され比較信号ＳＣ１が入力され、第２入力端子には、第１実施形態でのマスク信号ＭＡ１に代えて、後述するマスク信号ＭＡ２が入力される。尚、比較信号ＳＣ１は論理反転された上で入力される。スイッチ制御回路３３ｂの出力端子には、ＰＭＯＳトランジスタＴＰ１のゲートＧ１およびＰＭＯＳトランジスタＴＰ３のゲートＧ３が接続され、ＳＷ制御信号Ｓ１ｂが出力される。スイッチ制御回路３３ｂの動作は、スイッチ制御回路３３ａと同様であるので、ここでの説明は省略する。
【００４６】
スイッチ制御回路３４ａと同様に、スイッチ制御回路３４ｂの第１入力端子にはコンパレータ３２ｂの出力端子が接続され比較信号ＳＣ２が入力され、第２入力端子には、第１実施形態でのマスク信号ＭＡ１に代えて、マスク信号ＭＡ２が入力される。尚、比較信号ＳＣ２は論理反転された上で入力される。スイッチ制御回路３４ｂの出力端子には、ＰＭＯＳトランジスタＴＰ２のゲートＧ２およびＰＭＯＳトランジスタＴＰ４のゲートＧ４が接続され、ＳＷ制御信号Ｓ２ｂが出力される。スイッチ制御回路３４ｂの動作は、スイッチ制御回路３４ａと同様であるので、ここでの説明は省略する。
【００４７】
同期整流マスク回路４ｂは、カウンタ回路４１ｂ、オペアンプ４２ｂ、コンパレータ４３ｂ、アンド回路４５ｂ、フリップフロップ（以下、ＦＦと表記）回路４６ｂ、およびＤ−ＦＦ回路４４ｂを備える。カウンタ回路４１ｂが、比較信号ＳＣ１のハイレベル反転の回数を４回を数える毎に、比較信号ＳＣ１のローレベル反転時の整流電圧ＶＯ１と交流電圧ＶＡＣ１との電圧差を検出し、その電圧差が所定値以上である場合に、ハイレベルのマスク信号ＭＡ２が出力される。マスク信号ＭＡ２の論理レベルは、カウンタ回路４１ｂが次のカウント動作、すなわち、比較信号ＳＣ１のハイレベル反転の回数を４回を数えるまで維持される。マスク信号ＭＡ２がハイレベルにされた場合、交流電圧ＶＡＣ１、ＶＡＣ２が整流電圧ＶＯ１を上回る場合であっても、ＳＷ制御信号Ｓ１ｂ、Ｓ２ｂの出力はハイレベルに固定される。ＰＭＯＳトランジスタＴＰ１〜ＴＰ４はオフ状態に維持され同期整流は行われない。一方、マスク信号ＭＡ２がローレベルにされた場合には、交流電圧ＶＡＣ１、ＶＡＣ２が整流電圧ＶＯ１を上回るときには、ローレベルのＳＷ制御信号Ｓ１ｂまたはＳ２ｂが出力される。ＰＭＯＳトランジスタＴＰ１〜ＴＰ４がオンされ同期整流が行われる。
【００４８】
カウンタ回路４１ｂは、Ｄ−ＦＦ４７ｂ、４８ｂ、インバータＩＮＶ１、ＸＯＲ回路ＸＯＲ１、および論理積回路４９ｂを備える。比較信号ＳＣ１が入力されゲート信号ＧＴが出力される。比較信号ＳＣ１のハイレベル反転に応じて、カウント値ＣＯがカウントアップされる。比較信号ＳＣ１が４回目のハイレベル反転されるのに応じてゲート信号ＧＴはハイレベルに反転し、ローレベル反転されるのに応じてローレベルに反転する。
【００４９】
Ｄ−ＦＦ４７ｂの端子ＣＬＫには比較信号ＳＣ１が入力される。端子ＤにはインバータＩＮＶ１の出力端子が接続される。端子ＱはインバータＩＮＶ１の入力端子、ＸＯＲ回路ＸＯＲ１の入力端子、および論理積回路４９ｂの第２入力端子に接続される。インバータＩＮＶ１により、比較信号ＳＣ１がハイレベルに反転するごとに、Ｄ−ＦＦ４７ｂの端子Ｑの出力信号は論理反転することになる。
【００５０】
Ｄ−ＦＦ４８ｂの端子ＣＬＫには比較信号ＳＣ１が入力される。端子ＤにはＸＯＲ回路ＸＯＲ１の出力端子が接続される。端子ＱはＸＯＲ回路ＸＯＲ１の入力端子、および論理積回路４９ｂの第３入力端子に接続される。
【００５１】
論理積回路４９ｂの第１入力端子には比較信号ＳＣ１が入力される。尚、論理積回路４９ｂの第２入力端子、第３入力端子に入力される信号は論理反転された上で入力される。論理積回路４９ｂの出力端子からはゲート信号ＧＴが出力される。カウンタ回路４１ｂがカウントアップされ、論理積回路４９ｂの第１入力端子にハイレベル、第２および第３入力端子にローレベルが入力されるとゲート信号ＧＴがハイレベルに反転する。
【００５２】
カウンタ回路４１ｂは、カウント値ＣＯ＝０を初期状態とし、比較信号ＳＣ１のハイレベル反転ごとに１増加しカウントアップされ、カウント値ＣＯ＝３までの４回のカウント動作をした後、初期状態のカウント値ＣＯ＝０に戻る。以下、４回のカウント動作を繰り返す。
【００５３】
オペアンプ４２ｂの反転入力端子にはノードＮ１が接続され整流電圧ＶＯ１が入力される。非反転入力端子にはノードＮ３が接続され交流電圧ＶＡＣ１が入力される。オペアンプ４２ｂは、両入力端子における電圧差を増幅した差電圧ＶＤ２を出力する。
【００５４】
コンパレータ４３ｂの反転入力端子には基準電圧ＶＲＥＦ２が入力され、非反転入力端子にはオペアンプ４２ｂの出力端子が接続され差電圧ＶＤ２が入力される。差電圧ＶＤ２が基準電圧ＶＲＥＦ２の電圧を越えると交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る電圧値が規定値を越えたと判断され、コンパレータ４３ｂから出力される比較信号ＳＤ２はローレベルからハイレベルに反転する。
【００５５】
アンド回路４５ｂは、第１入力端子にカウンタ回路４１ｂの出力端子が接続されゲート信号ＧＴが入力される。第２入力端子にコンパレータ４３ｂの出力端子が接続され比較信号ＳＤ２が入力される。アンド回路４５ｂの出力端子にはＦＦ回路４６ｂの端子Ｓに接続される。
【００５６】
ＦＦ回路４６ｂの端子Ｓはセット端子である。ハイレベルの入力によりハイレベルの論理値がラッチされる。端子Ｒはリセット端子である。ハイレベルの入力によりローレベルの論理値がラッチされる。端子Ｒには比較信号ＳＣ２が入力される。端子Ｑから制御信号ＳＱ２が出力される。交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る電圧値が規定値を越えたと判断され比較信号ＳＤ２がハイレベルに反転された状態でハイレベルのゲート信号ＧＴが入力されると、ＦＦ回路４６ｂはセットされハイレベルの制御信号ＳＱ２が出力される。比較信号ＳＣ２がローレベルに反転することに応じて、制御信号ＳＱ２はローレベルにリセットされる。
【００５７】
Ｄ−ＦＦ回路４４ｂの端子ＤはＦＦ回路４６ｂの端子Ｑが接続され制御信号ＳＱ２が入力される。端子ＣＬＫはカウンタ回路４１ｂの出力端子が接続されゲート信号ＧＴが入力される。端子Ｑからマスク信号ＭＡ２が出力される。Ｄ−ＦＦ回路４４ｂは、ゲート信号ＧＴがローレベルに反転することに応じて制御信号ＳＱ２を取り込みマスク信号ＭＡ２として出力する。
【００５８】
図４は、第２実施形態に係るＡＣ−ＤＣコンバータ装置１ｂの動作を説明するタイミングチャートである。図４において、交流電圧ＶＡＣ１と交流電圧ＶＡＣ２との差電圧（ＶＡＣ１−ＶＡＣ２）、整流電圧ＶＯ１、交流電圧ＶＡＣ１と整流電圧ＶＯ１との差電圧（ＶＡＣ１−ＶＯ１）、交流電圧ＶＡＣ２と整流電圧ＶＯ１との差電圧（ＶＡＣ２−ＶＯ１）、比較信号ＳＣ１、ＳＣ２、差電圧ＶＤ２、比較信号ＳＤ２、カウント値ＣＯ、ゲート信号ＧＴ、制御信号ＳＱ２、マスク信号ＭＡ２、およびＳＷ制御信号Ｓ１ｂ、Ｓ２ｂの動作波形が示されている。また、タイミングチャートにおいて、領域Ｉｂを中負荷、領域ＩＩｂを重負荷の領域とする。また、図２と同様に、交流電圧ＶＡＣ１と整流電圧ＶＯ１との差電圧（ＶＡＣ１−ＶＯ１）、交流電圧ＶＡＣ２と整流電圧ＶＯ１との差電圧（ＶＡＣ２−ＶＯ１）において、負電圧の記載は省略する。
【００５９】
ＡＣ−ＤＣコンバータ装置１ｂにかかる負荷が中負荷の場合において（領域Ｉｂ）、マスク信号ＭＡ２は、第１実施形態におけるマスク信号ＭＡ１と同様の信号であり、ブリッジ制御回路３ｂに入力される。マスク信号ＭＡ２はローレベルであるのは、中負荷では交流電圧ＶＡＣ１と整流電圧ＶＯ１との差電圧ＶＤ２が基準電圧ＶＲＥＦ２を上回ることはないためである。このため、比較信号ＳＤ２はローレベルに維持される。カウンタ回路４１ｂにより、比較信号ＳＣ１のハイレベル反転の回数を４回を数え、カウント値ＣＯが０に戻りゲート信号ＧＴがハイレベルに反転するものの比較信号ＳＤ２はローレベルに維持されているのでＦＦ回路４６ｂはローレベルに維持されているからである。ここで、ブリッジ制御回路３ｂの動作は、ブリッジ制御回路３ａと同様の動作であるので、ここでの説明は省略する。マスク信号ＭＡ２がローレベルに維持されているので、ＳＷ制御信号Ｓ１ｂ、Ｓ２ｂは交互にローレベルとなり同期整流動作が行われる。
【００６０】
ＡＣ−ＤＣコンバータ装置１ｂにかかる負荷が重負荷の場合（領域ＩＩｂ）には、交流電圧ＶＡＣ１と整流電圧ＶＯ１との電圧差に応じた差電圧ＶＤ２は基準電圧ＶＲＥＦ２を上回る。これにより、比較信号ＳＤ２はハイレベルに反転される。
【００６１】
カウンタ回路４１ｂにより、比較信号ＳＣ１のハイレベル反転回数が４回を数えるとカウント値ＣＯが０に戻り、ゲート信号ＧＴはハイレベルに反転する。このとき差電圧ＶＤ２がハイレベルであるので、ＦＦ回路４７ｂがセットされ、Ｄ−ＦＦ回路４４ｂを介してハイレベルのマスク信号ＭＡ２が出力される。
【００６２】
マスク信号ＭＡ２のハイレベル状態は、カウント値ＣＯが再度０に戻るまで維持され、この間の比較信号ＳＣ１、ＳＣ２の論理レベルに関わらず同期整流動作は行われない。
【００６３】
図５は、第３実施形態に係るＡＣ−ＤＣコンバータ装置１ｃのブロック図である。ＡＣ−ＤＣコンバータ装置１ｃは、同期整流制御回路２ｃ、交流電源５、整流ブリッジ６、平滑コンデンサ７、ＤＣ−ＤＣコンバータ８、インダクタ９、および出力コンデンサ１０を備える。
【００６４】
整流ブリッジ６、平滑コンデンサ７、ＤＣ−ＤＣコンバータ８、インダクタ９、および出力コンデンサ１０は、第１実施形態に係るＡＣ−ＤＣコンバータ装置１ａと同様の構成であり同様の機能を奏するので、ここでの説明は省略する。
【００６５】
同期整流制御回路２ｃは、ブリッジ制御回路３ｃと同期整流マスク回路４ｃとを備える。ブリッジ制御回路３ｂは、ブリッジ制御回路３ａ、３ｂと同様に、整流ブリッジ６の入力電圧である交流電圧ＶＡＣ１、ＶＡＣ２と整流電圧ＶＯ１とを比較し、整流ブリッジ６のＰＭＯＳトランジスタＴＰ１〜ＴＰ４のオン／オフを制御する。
【００６６】
ブリッジ制御回路３ｃは、コンパレータ３１ｃ、３２ｃ、スイッチ制御回路３３ｃ、３４ｃを備える。コンパレータ３１ｃは、コンパレータ３１ａ、３１ｂと同様に、反転入力端子にはノードＮ１が接続され整流電圧ＶＯ１が入力される。非反転入力端子にはノードＮ３が接続され交流電圧ＶＡＣ１が入力される。出力端子から比較信号ＳＣ１が出力される。コンパレータ３１ｃの動作は、コンパレータ３１ａ、３１ｂと同様であるので、ここでの説明は省略する。
【００６７】
コンパレータ３２ｃは、コンパレータ３２ａ、３２ｂと同様に、反転入力端子にはノードＮ１が接続され整流電圧ＶＯ１が入力される。非反転入力端子にはノードＮ４が接続され交流電圧ＶＡＣ２が入力される。出力端子から比較信号ＳＣ２が出力される。コンパレータ３２ｃの動作は、コンパレータ３２ａ、３２ｂと同様であるので、ここでの説明は省略する。
【００６８】
スイッチ制御回路３３ａ、３３ｂと同様に、スイッチ制御回路３３ｃの第１入力端子にはコンパレータ３１ｃの出力端子が接続され比較信号ＳＣ１が入力され、第２入力端子には、第１実施形態でのマスク信号ＭＡ１に代えて、後述するマスク信号ＭＡ３が入力される。尚、比較信号ＳＣ１は論理反転された上で入力される。スイッチ制御回路３３ｃの出力端子には、ＰＭＯＳトランジスタＴＰ１のゲートＧ１およびＰＭＯＳトランジスタＴＰ３のゲートＧ３が接続され、ＳＷ制御信号Ｓ１ｃが出力される。スイッチ制御回路３３ｃの動作は、スイッチ制御回路３３ａ、３３ｂと同様であるので、ここでの説明は省略する。
【００６９】
スイッチ制御回路３４ａ、３４ｂと同様に、スイッチ制御回路３４ｃの第１入力端子にはコンパレータ３２ｃの出力端子が接続され比較信号ＳＣ２が入力され、第２入力端子には、第１実施形態でのマスク信号ＭＡ１に代えて、マスク信号ＭＡ３が入力される。尚、比較信号ＳＣ２は論理反転された上で入力される。スイッチ制御回路３４ｃの出力端子には、ＰＭＯＳトランジスタＴＰ２のゲートＧ２およびＰＭＯＳトランジスタＴＰ４のゲートＧ４が接続され、ＳＷ制御信号Ｓ２ｃが出力される。スイッチ制御回路３４ｃの動作は、スイッチ制御回路３４ａ、３４ｂと同様であるので、ここでの説明は省略する。
【００７０】
同期整流マスク回路４ｃは、計時回路４１ｃ、コンパレータ４３ｃ、ＦＦ回路４６ｃ、およびＤ−ＦＦ回路４４ｃを備える。計時回路４１ｃでは、交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る期間である比較信号ＳＣ１がハイレベルの時間を計測する。所定時間より比較信号ＳＣ１のハイレベルの時間が長い場合に（図６の領域ＩＩｃの場合）、ハイレベルのマスク信号ＭＡ３が出力される。この場合、交流電圧ＶＡＣ１、ＶＡＣ２が整流電圧ＶＯ１の電圧値を上回る場合であっても、ＳＷ制御信号Ｓ１ｃ、Ｓ２ｃの出力はハイレベルに固定される。ＰＭＯＳトランジスタＴＰ１〜ＴＰ４はオフ状態に維持され同期整流は行われない。一方、比較信号ＳＣ１のハイレベルの時間が所定時間以下である場合には（図６の領域Ｉｃの場合）、マスク信号ＭＡ３がローレベルであり、交流電圧ＶＡＣ１、ＶＡＣ２が整流電圧ＶＯ１を上回るときには、ローレベルのＳＷ制御信号Ｓ１ｃまたはＳ２ｃが出力される。ＰＭＯＳトランジスタＴＰ１〜ＴＰ４がオンされ同期整流が行われる。
【００７１】
計時回路４１ｃは、インバータＩＮＶ２、ＮＭＯＳトランジスタＴＮ１、定電流源Ｉ１、およびコンデンサＣ２を備える。インバータＩＮＶ２の入力端子には比較信号ＳＣ１が入力される。ＮＭＯＳトランジスタＴＮ１のドレインには定電流源Ｉ１から電流が供給され、ソースには接地電圧が接続される。ＮＭＯＳトランジスタＴＮ１のゲートにはインバータＩＮＶ２の出力端子が接続され、比較信号ＳＣ１の反転信号が入力される。コンデンサＣ２の一端にはＮＭＯＳトランジスタＴＮ１のドレインと定電流源Ｉ１との接続ノードに接続され、他端は接地電圧に接続される。
【００７２】
比較信号ＳＣ１のローレベルの間はＮＭＯＳトランジスタＴＮ１はオン状態であり、コンデンサＣ２は放電状態にある。比較信号ＳＣ１がハイレベルに遷移すると、ＮＭＯＳトランジスタＴＮ１はオフ状態となりコンデンサＣ２は定電流源Ｉ１により充電される。コンデンサＣ２の一端に発生する端子電圧ＶＣ３はＮＭＯＳトランジスタＴＮ１はオフの期間に応じて線形に上昇する電圧となる。
【００７３】
コンパレータ４３ｃの反転入力端子には基準電圧ＶＲＥＦ３が入力され、非反転入力端子はコンデンサＣ２の一端が接続され端子電圧ＶＣ３が入力される。端子電圧ＶＣ３が基準電圧ＶＲＥＦ３の電圧を越えると、コンパレータ４３ｃからハイレベルの比較信号ＳＤ３が出力される。
【００７４】
ＦＦ回路４６ｃのセット端子Ｓにはコンパレータ４３ｃの出力端子が接続される。リセット端子Ｒには比較信号ＳＣ２が入力される。端子Ｑから制御信号ＳＱ３が出力される。交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る時間が所定時間を越えたと判断され比較信号ＳＤ３がハイレベルに反転されると、ＦＦ回路４６ｃはセットされハイレベルの制御信号ＳＱ３が出力される。交流電圧ＶＡＣ１、ＶＡＣ２の半サイクル先の比較信号ＳＣ２がローレベルに反転することに応じて、制御信号ＳＱ３はローレベルにリセットされる。
【００７５】
Ｄ−ＦＦ４４ｃの端子ＤはＦＦ回路４６ｃの端子Ｑが接続され制御信号ＳＱ３が入力される。端子ＣＬＫは比較信号ＳＣ１が論理反転されて入力される。端子Ｑからマスク信号ＭＡ３が出力される。Ｄ−ＦＦ回路４４ｃは、比較信号ＳＣ１のローレベル反転に応じて制御信号ＳＱ３を取り込みマスク信号ＭＡ３として出力する。
【００７６】
図６は、第３実施形態に係るＡＣ−ＤＣコンバータ装置１ｃの動作を説明するタイミングチャートである。図６において、交流電圧ＶＡＣ１と交流電圧ＶＡＣ２との差電圧（ＶＡＣ１−ＶＡＣ２）、整流電圧ＶＯ１、交流電圧ＶＡＣ１と整流電圧ＶＯ１との差電圧（ＶＡＣ１−ＶＯ１）、交流電圧ＶＡＣ２と整流電圧ＶＯ１との差電圧（ＶＡＣ２−ＶＯ１）、比較信号ＳＣ１、ＳＣ２、端子電圧ＶＣ２、比較信号ＳＤ３、制御信号ＳＱ３、マスク信号ＭＡ３、およびＳＷ制御信号Ｓ１ｃ、Ｓ２ｃの動作波形が示される。また、タイミングチャートにおいて、領域Ｉｃを中負荷、領域ＩＩｃを重負荷の領域とする。また、図２、４と同様に、交流電圧ＶＡＣ１と整流電圧ＶＯ１との差電圧（ＶＡＣ１−ＶＯ１）、交流電圧ＶＡＣ２と整流電圧ＶＯ１との差電圧（ＶＡＣ２−ＶＯ１）において、負電圧の記載は省略する。
【００７７】
ＡＣ−ＤＣコンバータ装置１ｃにかかる負荷が中負荷の場合において（領域Ｉｃ）、マスク信号ＭＡ３は、マスク信号ＭＡ１、ＭＡ２と同様の信号であり、ブリッジ制御回路３ｃに入力される。中負荷（領域Ｉｃ）ではマスク信号ＭＡ３はローレベルである。コンデンサＣ２の一端に発生する端子電圧ＶＣ３は、交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る期間である比較信号ＳＣ１のハイレベルの継続時間に応じた電圧となる。中負荷では、コンデンサＣ２の充電時間の間には端子電圧ＶＣ３は基準電圧ＶＲＥＦ３を上回ることはないので、比較信号ＳＤ３はローレベルに維持される。ローレベルの比較信号ＳＤ３ではＦＦ回路４６ｃがセットされることはなく、Ｄ−ＦＦ回路４４ｃから出力されるマスク信号ＭＡ３はローレベルに維持される。ここで、ブリッジ制御回路３ｃの動作は、ブリッジ制御回路３ａと同様の動作であるので、ここでの説明は省略する。マスク信号ＭＡ３がローレベルに維持されているので、ＳＷ制御信号Ｓ１ｃ、Ｓ２ｃは交互にローレベルとなり同期整流動作が行われる。
【００７８】
ＡＣ−ＤＣコンバータ装置１ｃにかかる負荷が重負荷の場合（領域ＩＩｃ）には、ＤＣ−ＤＣコンバータ８による制御では、負荷電流の増加に伴い導通角が広がる特性を有している。すなわち、負荷が重いほど交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る時間が長くなる。これにより、計時回路４１ｃによる計時時間が長くなりコンデンサＣ２の充電時間が長くなる。その結果、端子電圧ＶＣ３は基準電圧ＶＲＥＦ３を上回ることになる。端子電圧ＶＣ３が基準電圧ＶＲＥＦ３を上回ることにより比較信号ＳＤ３がハイレベルに反転される。ハイレベルの比較信号ＳＤ３はＦＦ回路４６ｃをセットし、Ｄ−ＦＦ回路４４ｃを介してハイレベルのマスク信号ＭＡ２が出力される。
【００７９】
以上、詳細に説明したように、本発明の第１実施形態によれば、ブリッジ制御回路３ａのトリガ回路３５ａが、交流電圧ＶＡＣ１もしくは交流電圧ＶＡＣ２が整流電圧ＶＯ１の電圧を上回る期間に、ハイレベルのトリガ信号ＳＴを出力する。同期整流マスク回路４ａのサンプルホールド回路４１ａでは、トリガ信号ＳＴがハイレベルに反転することに応じて、交流電源５の電圧サイクルＦ１の期間中最も低い整流電圧ＶＯ１が端子電圧ＶＣ１として取り込まれ、コンデンサＣ１に保持することができる。オペアンプ４２ａが、端子電圧ＶＣ１と整流電圧ＶＯ１との電圧差である差電圧ＶＤ１を検出し、コンパレータ４３ａが、差電圧ＶＤ１と、基準電圧ＶＲＥＦ１を比較することで、ＡＣ−ＤＣコンバータ装置１ａにかかる負荷を判定することができる。ＡＣ−ＤＣコンバータ装置１ａにかかる負荷が重負荷のとき、差電圧ＶＤ１は基準電圧ＶＲＥＦ１を上回り、比較信号ＳＤ１がハイレベルとなる。トリガ信号ＳＴのローレベルの反転に応じて、Ｄ−ＦＦ４４ａの端子Ｑから、重負荷の判定信号であるハイレベルのマスク信号ＭＡ１が出力される。ハイレベルのマスク信号ＭＡ１が、スイッチ制御回路３３ａ、３４ａに入力されると、比較信号ＳＣ１、ＳＣ２の論理レベルに関わらず、ＳＷ制御信号Ｓ１ａ、Ｓ２ａはハイレベルに維持される。よって、ＰＭＯＳトランジスタＴＰ１〜ＴＰ４がオフ状態に維持される。これにより、ＰＭＯＳトランジスタＴＰ１〜ＴＰ４のオンによる同期整流動作が抑止される。
【００８０】
また、本発明の第２実施形態によれば、同期整流マスク回路４ｂのカウンタ回路４１ｂが、比較信号ＳＣ１のハイレベル反転の回数を数える。比較信号ＳＣ１のハイレベル反転を４回数える毎に、オペアンプ４２ｂで検出されている整流電圧ＶＯ１と交流電圧ＶＡＣ１との電圧差である差電圧ＶＤ２は、コンパレータ４３ｂにより基準電圧ＶＲＥＦ２を比較される。これにより、ＡＣ−ＤＣコンバータ装置１ｂにかかる負荷を判定することができる。ＡＣ−ＤＣコンバータ装置１ｂにかかる負荷が重負荷のとき、差電圧ＶＤ２は基準電圧ＶＲＥＦ２を上回り、比較信号ＳＤ２がハイレベルとなる。比較信号ＳＣ１のローレベル反転に応じたゲート信号ＧＴのローレベルの反転に応じて、Ｄ−ＦＦ４４ｂの端子Ｑから、重負荷の判定信号であるハイレベルのマスク信号ＭＡ２が出力される。ハイレベルのマスク信号ＭＡ２が、スイッチ制御回路３３ｂ、３４ｂに入力されると、第１実施形態と同様に、比較信号ＳＣ１、ＳＣ２の論理レベルに関わらず、ＳＷ制御信号Ｓ１ｂ、Ｓ２ｂはハイレベルに維持される。よって、ＰＭＯＳトランジスタＴＰ１〜ＴＰ４がオフ状態に維持される。これにより、ＰＭＯＳトランジスタＴＰ１〜ＴＰ４のオンによる同期整流動作が抑止される。
【００８１】
また、本発明の第３実施形態によれば、計時回路４１ｃが、交流電圧ＶＡＣ１が整流電圧ＶＯ１を上回る期間である比較信号ＳＣ１がハイレベルの時間を計測する。コンパレータ４３ｃは、比較信号ＳＣ１のハイレベルの時間に応じて線形に上昇する端子電圧ＶＣ３と、基準電圧ＶＲＥＦ３を比較することで、ＡＣ−ＤＣコンバータ装置１ｃにかかる負荷を判定することができる。ＡＣ−ＤＣコンバータ装置１ｃにかかる負荷が重負荷のとき、端子電圧ＶＣ３は基準電圧ＶＲＥＦ３を上回り、比較信号ＳＤ３がハイレベルとなる。比較信号ＳＣ１のローレベルの反転に応じて、Ｄ−ＦＦ４４ｂの端子Ｑから、重負荷の判定信号であるハイレベルのマスク信号ＭＡ３が出力される。ハイレベルのマスク信号ＭＡ３が、スイッチ制御回路３３ｃ、３４ｃに入力されると、第１、２実施形態と同様に、比較信号ＳＣ１、ＳＣ２の論理レベルに関わらず、ＳＷ制御信号Ｓ１ｃ、Ｓ２ｃはハイレベルに維持される。よって、ＰＭＯＳトランジスタＴＰ１〜ＴＰ４がオフ状態に維持される。これにより、ＰＭＯＳトランジスタＴＰ１〜ＴＰ４のオンによる同期整流動作が抑止される。
【００８２】
これにより、ＡＣ−ＤＣコンバータ装置１ａ、１ｂ、１ｃは、負荷がより大きくなり、同期整流方式が非同期整流方式と比べて損失が増大する場合において、同期整流マスク回路４ａ、４ｂ、４ｃによって負荷状態を判断することで、同期整流方式を抑止することができ、負荷に関わらず整流動作に係る損失の低減を図ることが可能となる。
【００８３】
尚、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本願の第１実施形態では、交流電圧ＶＡＣ１およびＶＡＣ２が整流電圧ＶＯ１を上回るときに同期整流マスク回路４ａにより負荷状態を検出し同期整流動作の可否を判断した。しかしながら本願はこれに限定されるものではなく、トリガ信号ＳＴに代えて、例えば、比較信号ＳＣ１または比較信号ＳＣ２に応じて同期整流マスク回路４ａを動作させ、同期整流動作の可否を判断しても構わない。
また、本願の第２実施形態において、オペアンプ４２ｂの非反転入力端子に入力されるのは交流電圧ＶＡＣ１に限らない。交流電圧ＶＡＣ２であっても構わない。この場合、カウンタ回路４１ｂに入力される信号は比較信号ＳＣ２となる。
また、カウンタ回路４１ｂにより数えられる比較信号ＳＣ１のハイレベル反転の回数は、４回に限定されない。
また、比較信号ＳＣ１のハイレベル反転の回数を計数することに代えて、比較信号ＳＣ１およびＳＣ２のそれぞれのハイレベル反転の回数を計数してもよい。この場合、オペアンプ４２ｂに代えて交流電圧ＶＡＣ２と整流電圧ＶＯ１との差電圧を出力し負荷状態を判定してもよい。
また、本願の第３実施形態において、計時回路４１ｃに入力される信号は比較信号ＳＣ１と限らない。比較信号ＳＣ２であっても構わない。この場合は１周期に１度の導通角の検出であるが、比較信号ＳＣ１および比較信号ＳＣ２のそれぞれに計時回路４１ｃに対応する計時回路を備えてやれば、半周期にごとに導通角を検出することができる。
【００８４】
ここで、コンパレータ３１ａ、３１ｂ、３１ｃは第１比較器の一例、またコンパレータ３２ａ、３２ｂ、３２ｃは第２比較器の一例、スイッチ制御回路３３ａ、３３ｂ、３３ｃ、３４ａ、３４ｂ、３４ｃ、および同期整流マスク回路４ａ、４ｂ、４ｃは同期整流マスク部の一例、オペアンプ４２ａは第１検出器の一例、Ｄ−ＦＦ４４ａは第１ラッチ部の一例、オペアンプ４２ｂは第２検出器の一例、Ｄ−ＦＦ回路４４ｂおよびＦＦ回路４６ｂは第２ラッチ部の一例、計時回路４１ｃは計時部の一例、コンパレータ４３ｃは第３検出器の一例、Ｄ−ＦＦ回路４４ｃおよびＦＦ回路４６ｃは第３ラッチ部の一例である。
【符号の説明】
【００８５】
１ａ、１ｂ、１ｃ                        ＡＣ−ＤＣコンバータ装置
２ａ、２ｂ、２ｃ                        同期整流制御回路
３ａ、３ｂ、３ｃ                        ブリッジ制御回路
４ａ、４ｂ、４ｃ                        同期整流マスク回路
５                                      交流電源
６                                      整流ブリッジ
７                                      平滑コンデンサ
８                                      ＤＣ−ＤＣコンバータ
９                                      インダクタ
１０                                    出力コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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