(57)【要約】【課題】より高精度な発振制御が可能となる位相同期ループ回路及びデッドゾーン生成回路を提供する。【解決手段】位相周波数比較回路１１は、基準パルス信号Ｒｅｆの立ち上がりと帰還パルス信号Ｄｉｖの立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する。デッドゾーン生成回路１２は、位相周波数比較回路１１から出力された位相差パルス信号を所定時間遅延させ、遅延した位相差パルス信号と、基準パルス信号Ｒｅｆ及び帰還パルス信号Ｄｉｖのうちの立ち上がりの遅い方の反転信号との論理積を、位相差パルス信号として出力する。チャージポンプ１３は、位相差パルス信号に応じた電流パルスを生成する。ループフィルタ１５は、チャージポンプ１３で生成された電流パルスに基づいて、電圧制御発振器１０へ入力する電圧を生成する。【選択図】図１
2014030120.tif 000002
【特許請求の範囲】
【請求項１】
分周器を介した電圧制御発振器からの第１の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第１の制御ループと、前記分周器を介さない前記電圧制御発振器からの第２の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第２の制御ループとを備える位相同期ループ回路であって、
前記第１の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第１の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路と、
前記第１の制御ループに設けられ、前記比較回路から出力された位相差パルス信号を所定時間遅延させ、遅延した位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を前記位相差パルス信号として出力するデッドゾーン生成回路と、
前記第１の制御ループに設けられ、前記デッドゾーン生成回路から出力された信号に応じた電流パルスを生成するチャージポンプと、
前記チャージポンプで生成された電流パルスに基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、
を備える位相同期ループ回路。
【請求項２】
前記デッドゾーン生成回路は、
前記比較回路から出力された位相差パルス信号を所定時間遅延させる遅延回路と、
前記遅延回路で遅延した位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える、
ことを特徴とする請求項１に記載の位相同期ループ回路。
【請求項３】
前記電圧制御発振器が、リング型である、
ことを特徴とする請求項１又は２に記載の位相同期ループ回路。
【請求項４】
分周器を介した電圧制御発振器からの第１の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第１の制御ループと、前記分周器を介さない前記電圧制御発振器からの第２の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第２の制御ループとを備える位相同期ループ回路に設けられ、前記基準パルス信号と前記第１の帰還パルス信号との位相差が所定範囲内にある場合にその位相差を０とするデッドゾーン生成回路であって、
前記第１の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第１の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を所定時間遅延させる遅延回路と、
前記位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうち立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備えるデッドゾーン生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期ループ（Phase Locked Loop；ＰＬＬ）回路及びデッドゾーン生成回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、一般的に、出力信号のＮ分の１の周波数の帰還信号を参照信号の周波数と比較することにより、出力信号の発振周波数を参照信号の周波数のＮ倍の周波数に安定させる回路である。ＰＬＬ回路では、参照信号と帰還信号の位相の比較も行うため、参照信号に対する出力信号の同期精度を高めることができる。
【０００３】
ＰＬＬ回路は、通信機器やデジタル機器に必須の発振回路である。ＰＬＬ回路は、通信機器やデジタル機器の動作周波数や動作タイミングを決定する重要な役割を担っている。例えば、アナログ信号をデジタル信号に変換するアナログ−デジタル変換回路の特性限界は、発振周波数の精度により制限されている。このため、ＰＬＬ回路における出力信号の発振周波数の同期精度を向上して、通信速度やデジタル回路の処理能力を上げることが期待されている。
【０００４】
図２０には、従来のＰＬＬ回路の発振特性の一例が示されている。図２０では、横軸は周波数で、縦軸が出力信号のパワーである。図２０に示すように、ＰＬＬ回路の出力パワーは、参照信号ｆinのＮ（Ｎは分周比）倍の周波数、すなわち発振周波数（ｆout＝ｆin×Ｎ）にピークを持っているが、発振周波数の回りに大きな雑音成分（位相雑音）を持っている。ＰＬＬ回路の出力信号の発振周波数の同期精度の向上の妨げとなっているのが、このような雑音成分である。
【０００５】
図２１には、発振周波数近傍の従来のＰＬＬ回路の雑音特性の一例が示されている。図２１では、横軸が発振周波数ｆoutからの離調周波数ｆoffsetであり、縦軸が位相雑音Ｌ（ｆ）である。ＰＬＬ回路の位相雑音は、参照信号及びそれぞれの回路ブロック、すなわち位相周波数比較回路（ＰＦＤ）、チャージポンプ（ＣＰ）、ループフィルタ（ＬＦ）、電圧制御発振回路（ＶＣＯ）、分周器（Ｄｉｖｉｄｅｒ）から発生する雑音の和になる（図２２参照）。
【０００６】
位相雑音Ｌ（ｆ）は、参照信号及びそれぞれの回路ブロックの雑音特性への寄与率、寄与特性は、ループ帯域ｆLOOPと呼ばれる帰還ループの特性により決定づけられる。例えば、ｆoffsetが低い領域Ａにおける位相雑音Ｌ（ｆ）は、主として参照信号に含まれる雑音によるものである。また、ｆoffsetが領域Ａよりも高くｆLOOPよりも低い領域Ｂにおける位相雑音Ｌ（ｆ）は、主として位相周波数比較回路（ＰＦＤ）、チャージポンプ（ＣＰ）、分周器に起因するものである。また、ｆoffsetがｆLOOPよりも高い領域Ｃにおける位相雑音Ｌ（ｆ）は、主として電圧制御発振回路（ＶＣＯ）に起因するものである。
【０００７】
このような位相雑音は、発振波形の周期のばらつき（ジッタ）の原因となる。ジッタは、以下の式（１）に基づいて導出可能である。
【数１】
2014030120.tif 000003
ここで、ｆ0は、発振周波数であり、Ｌ（ｆ）は、上述のとおり位相雑音である。また、ｆHは、上側周波数であり、ｆLは、下側周波数である。
【０００８】
また、従来のＰＬＬ回路のループ帯域ｆLOOP内の位相周波数比較器（ＰＦＤ）及びチャージポンプ（ＣＰ）に起因する位相雑音Ｌin_band,PFD+CP（ｆ）は、以下の式（２）に示すように、ＰＬＬ回路の構成要素の一部である分周器の分周比Ｎの二乗に比例することが明らかとなっている。
【数２】
2014030120.tif 000004
ここで、Ｓiは、位相周波数比較器（ＰＦＤ）及びチャージポンプ（ＣＰ）が寄与するパワースペクトル密度であり、ＫΦはＰＦＤ及びＣＰのゲインである。
【０００９】
ジッタにより、アナログ−デジタル変換器や通信システムの性能が劣化する。このため、近年では、無線通信システムの高速化に伴い、高精度（低ジッタ）のＰＬＬ回路の登場が求められている。そこで、実質的に分周器を不要とするサブサンプリングＰＬＬ回路が提案されている（例えば、非特許文献１参照）。
【００１０】
図２２には、このサブサンプリングＰＬＬ回路の構成が示されている。図２２に示すように、このサブサンプリングＰＬＬ回路は、周波数帰還ループと位相帰還ループ（メインループ）との２つの制御ループを有している。２つの制御ループは、ともに電圧制御発振器を制御するためのものであるが、それぞれ異なる特徴を有する。まず、周波数帰還ループには、分周器（Ｄｉｖｉｄｅｒ）が設けられているが、位相帰還ループには分周器（Ｄｉｖｉｄｅｒ）が設けられていない。また、周波数帰還ループには、デッドゾーン（Ｄｅａｄ  Ｚｏｎｅ）生成回路が設けられており、位相帰還ループには、パルサ（Ｐｕｌｓｅｒ）が設けられている。
【００１１】
パルサは、位相比較回路から出力される信号が、正確に位相差を示しているタイミングだけ、チャージポンプ（ＣＰ）をオンにするための信号を出力している。デッドゾーン生成回路は、位相周波数比較回路（ＰＦＤ）から入力される参照信号と帰還信号との位相差を示す信号を出力する。デッドゾーン生成回路は、その信号で示される位相差が、参照信号の半周期内であれば、その出力を０とする。
【００１２】
すなわち、デッドゾーン生成回路では、参照信号の半周期をデッドゾーン（不感帯）としている。このデッドゾーン生成回路の作用により、このサブサンプリングＰＬＬ回路は、周波数帰還ループで出力信号の周波数及び位相を参照信号の周波数及び位相にラフに合わせた後、位相帰還ループで位相を調整するように動作する。
【００１３】
この結果、最終的には、このＰＬＬ回路は、分周器のない位相帰還ループのみで動作するようになるので、分周器からの雑音は位相帰還ループに混入することがない。また、分周比が１となるため、チャージポンプの雑音がＮによって増大することがなく、帯域内の雑音を低減することが可能となる。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】X. Gao et al., ”A Low Noise Sub-Sampling PLL in Which Divider Noise is Eliminated and PD/CP Noise is Not Multiplied by N2”, JSSC, VOL.44, NO12, DECEMBER2009
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上記非特許文献１に開示されたサブサンプリングＰＬＬ回路では、電圧制御発振器（ＶＣＯ）としてＬＣ型のＶＣＯ（コイルやコンデンサが組み込まれたＶＣＯ）が用いられている。ＶＣＯには、ＬＣ型ＶＣＯの他にリング型ＶＣＯがある。リング型ＶＣＯを採用すれば、チップ面積を小さくすることができる。
【００１６】
一方で、リング型ＶＣＯは、ＬＣ型ＶＣＯよりも、高いチューニングゲインを有し、制御電圧に対する発振周波数の感度が大きいため、デッドゾーン生成回路におけるデッドゾーンを狭く（例えば±０．５ｎｓ程度）する必要がある。しかしながら、非特許文献１に開示されたデッドゾーン生成回路の回路構成では、デッドゾーンの幅が基準信号の半周期に拘束されてしまう。したがって、リング型ＶＣＯを用いた場合に、非特許文献１に開示されたサブサンプリングＰＬＬ回路を用いても、周波数帰還ループにより、参照信号と帰還信号との周波数を正確に合わせるのが困難になる。
【００１７】
本発明は、上記実情に鑑みてなされたものであり、より高精度な発振制御が可能となる位相同期ループ回路及びデッドゾーン生成回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の第１の観点に係る位相同期ループ回路は、
分周器を介した電圧制御発振器からの第１の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第１の制御ループと、前記分周器を介さない前記電圧制御発振器からの第２の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第２の制御ループとを備える位相同期ループ回路であって、
前記第１の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第１の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する比較回路と、
前記第１の制御ループに設けられ、前記比較回路から出力された位相差パルス信号を所定時間遅延させ、遅延した位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を前記位相差パルス信号として出力するデッドゾーン生成回路と、
前記第１の制御ループに設けられ、前記デッドゾーン生成回路から出力された信号に応じた電流パルスを生成するチャージポンプと、
前記チャージポンプで生成された電流パルスに基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、
を備える。
【００１９】
この場合、前記デッドゾーン生成回路は、
前記比較回路から出力された位相差パルス信号を所定時間遅延させる遅延回路と、
前記遅延回路で遅延した位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える、
こととしてもよい。
【００２０】
また、前記電圧制御発振器が、リング型である、
こととしてもよい。
【００２１】
本発明の第２の観点に係るデッドゾーン生成回路は、
分周器を介した電圧制御発振器からの第１の帰還パルス信号と基準パルス信号との位相差に基づいて電圧制御発振器を制御する第１の制御ループと、前記分周器を介さない前記電圧制御発振器からの第２の帰還パルス信号と前記基準パルス信号との位相差に基づいて前記電圧制御発振器を制御する第２の制御ループとを備える位相同期ループ回路に設けられ、前記基準パルス信号と前記第１の帰還パルス信号との位相差が所定範囲内にある場合にその位相差を０とするデッドゾーン生成回路であって、
前記第１の制御ループに設けられ、前記基準パルス信号の立ち上がりと前記第１の帰還パルス信号の立ち上がりとの間でハイレベルとなる位相差パルス信号を所定時間遅延させる遅延回路と、
前記位相差パルス信号と、前記基準パルス信号及び前記第１の帰還パルス信号のうち立ち上がりの遅い方の反転信号との論理積を示す信号を、前記位相差パルス信号として出力する論理積回路と、
を備える。
【発明の効果】
【００２２】
この発明によれば、分周器が設けられた第１の制御ループを構成するデッドゾーン生成回路によってチャージポンプに出力する位相差パルス信号を０にするデッドゾーンの幅を自由に設定することができる。これにより、電圧制御発振器を制御するループを第１の制御ループから第２の制御ループに切り替えるタイミングを、制御ループの特性に適したものとすることができるので、より高精度な発振制御が可能となる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態に係る位相同期ループ回路の概略的な構成を示すブロック図である。
【図２】図１の電圧制御発振器の回路構成を示す図である。
【図３】図１の位相周波数比較器の回路構成を示す図である。
【図４】図４（Ａ）乃至図４（Ｄ）は、図３の位相周波数比較器の入出力信号のタイミングチャート（その１）である。
【図５】図５（Ａ）乃至図５（Ｄ）は、図３の位相周波数比較器の入出力信号のタイミングチャート（その２）である。
【図６】図１のデッドゾーン生成回路の回路構成を示す図である。
【図７】図７（Ａ）乃至図７（Ｅ）は、図６のデッドゾーン生成回路の入出力信号のタイミングチャート（その１）である。
【図８】図８（Ａ）乃至図８（Ｅ）は、図６のデッドゾーン生成回路の入出力信号のタイミングチャート（その２）である。
【図９】図９（Ａ）乃至図９（Ｅ）は、図６のデッドゾーン生成回路の入出力信号のタイミングチャート（その３）である。
【図１０】図１０（Ａ）乃至図１０（Ｅ）は、図６のデッドゾーン生成回路の入出力信号のタイミングチャート（その４）である。
【図１１】図６のデッドゾーン生成回路の入出力の関係の一例を示すグラフである。
【図１２】図１のチャージポンプの回路構成を示す図である。
【図１３】図１のサブサンプリング位相比較器の回路構成を示す図である。
【図１４】図１４（Ａ）及び図１４（Ｂ）は、図１のサブサンプリング位相比較器の出力信号のタイミングチャートである。
【図１５】図１のパルサの回路構成を示す図である。
【図１６】図１のチャージポンプの回路構成を示す図である。
【図１７】図１の位相ループ同期回路の動作を説明するための図（その１）である。
【図１８】図１の位相ループ同期回路の動作を説明するための図（その２）である。
【図１９】図１９（Ａ）乃至図１９（Ｃ）は、制御信号及び制御電圧の変化の一例を示すグラフである。
【図２０】従来のＰＬＬ回路の発振特性の一例を示すグラフである。
【図２１】発振周波数近傍の従来のＰＬＬ回路の雑音特性の一例を示すグラフである。
【図２２】従来のサブサンプリングＰＬＬ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
本発明の実施形態について、図面を参照して詳細に説明する。
【００２５】
図１には、本実施形態に係る位相同期ループ（ＰＬＬ）回路１００の概略的な構成が示されている。図１に示すように、ＰＬＬ回路１００には、周波数同期ループ１と、コアループ２との２つの制御ループが設けられている。
【００２６】
周波数同期ループ１は、電圧制御発振器１０を制御する制御ループであり、ループ内に分周器（ディバイダ）１４が設けられている。コアループ２は、周波数同期ループ１と同様に、電圧制御発振器１０を制御する制御ループであるが、ループ内に分周器が設けられていない。本実施形態では、周波数同期ループ１が第１の制御ループに対応し、コアループ２が第２の制御ループに対応する。
【００２７】
すなわち、ＰＬＬ回路１００は、ディバイダ１４を介した電圧制御発振器１０からの帰還パルス信号（第１の帰還パルス信号）Ｄｉｖと基準パルス信号Ｒｅｆとの位相差に基づいて電圧制御発振器１０を制御する周波数同期ループと、ディバイダ１４を介さない電圧制御発振器１０からの帰還パルス信号（後述するＶＣＯＰ、ＶＣＯＮ；第２の帰還パルス信号）と基準パルス信号Ｒｅｆとの位相差に基づいて電圧制御発振器１０を制御するコアループとを備える位相同期ループ回路である。
【００２８】
まず、周波数同期ループ１内の各構成要素について説明する。図１に示すように、周波数同期ループ１には、電圧制御発振器１０と、位相周波数比較器１１と、デッドゾーン生成回路１２と、チャージポンプ１３と、ディバイダ１４と、ループフィルタ１５とを備える。
【００２９】
電圧制御発振器１０は、リング型のＶＣＯ、いわゆるリングＶＣＯである。電圧制御発振器（リングＶＣＯ）１０は、図２に示すように、複数個（５個）のインバータ回路５がループ状に接続された回路である。インバータ回路５の数は、通常奇数個であるが偶数個であってもよい。
【００３０】
インバータ回路５をこのように接続すると、安定した状態が得られず、インバータ回路５の伝播遅延時間で決定される周波数で発振する。リングＶＣＯは、ＬＣ型のＶＣＯに比べ、非常に小型に製造することができる。
【００３１】
続いて、位相周波数比較器１１の構成について説明する。
【００３２】
位相周波数比較器１１は、基準パルス信号Ｒｅｆの立ち上がりと帰還パルス信号Ｄｉｖの立ち上がりとの間でハイレベルとなる位相差パルス信号を出力する。
【００３３】
図３には、位相周波数比較器１１の回路構成が示されている。図３に示すように、位相周波数比較器１１は、２つのＤ（ディレイ）フリップフロップ３１、３２と、論理積回路３３とを備える。
【００３４】
Ｄフリップフロップ３１では、ＣＬＫ端子に基準パルス信号Ｒｅｆが入力され、Ｄ入力はハイレベル”１”にプルアップされている。Ｄフリップフロップ３１のＱ出力から出力される信号を位相差パルス信号ＵＰとする。
【００３５】
Ｄフリップフロップ３２では、ＣＬＫ端子に帰還パルス信号Ｄｉｖが入力され、Ｄ入力はハイレベル”１”にプルアップされている。Ｄフリップフロップ３２のＱ出力から出力される信号を位相差パルス信号ＤＯＷＮとする。
【００３６】
論理積回路３３には、位相差パルス信号ＵＰ、ＤＯＷＮが入力され、これらの信号の倫理積に相当する信号を出力する。論理積回路３３の出力は、Ｄフリップフロップ回路３１、３２のＲＳＴ端子に入力されている。
【００３７】
図４（Ａ）乃至図４（Ｄ）、図５（Ａ）乃至図５（Ｄ）には、位相周波数比較器１１における入出力信号のタイミングチャートが示されている。図４（Ａ）、図５（Ａ）には、基準パルス信号Ｒｅｆが示され、図４（Ｂ）、図５（Ｂ）には、帰還パルス信号Ｄｉｖが示されている。また、図４（Ｃ）、図５（Ｃ）には、位相差パルス信号ＵＰが示され、図４（Ｄ）、図５（Ｄ）には、位相差パルス信号ＤＯＷＮが示されている。
【００３８】
基準パルス信号Ｒｅｆの位相に対して、帰還パルス信号Ｄｉｖの位相が遅れている場合について考える。この場合、図４（Ａ）及び図４（Ｂ）に示すように、基準パルス信号Ｒｅｆの立ち上がりよりも、帰還パルス信号Ｄｉｖの立ち上がりの方が遅れている。位相周波数比較器１１は、図４（Ｃ）に示すように、位相差パルス信号ＵＰは、基準パルス信号Ｒｅｆが立ち上がってから帰還パルス信号Ｄｉｖが立ち上がるまでの間にハイレベルとなる信号となる。また、この場合、図４（Ｂ）に示すように、位相差パルス信号ＤＯＷＮはローレベルのままとなる。
【００３９】
また、図５（Ａ）、図５（Ｂ）に示すように、基準パルス信号Ｒｅｆの位相に対して、帰還パルス信号Ｄｉｖの位相が進んでいる場合、図５（Ｄ）に示すように、位相差信号ＤＯＷＮは、帰還パルス信号Ｄｉｖが立ち上がってから基準パルス信号Ｒｅｆが立ち上がるまでの間にハイレベルとなる信号となる。また、図５（Ｃ）に示すように、位相差パルス信号ＵＰはローレベルのままとなる。
【００４０】
すなわち、位相周波数比較器１１は、基準パルス信号Ｒｅｆに対して帰還パルス信号Ｄｉｖが遅れている場合には、位相差パルス信号ＵＰを出力し、基準パルス信号Ｒｅｆに対して帰還パルス信号Ｄｉｖが進んでいる場合には、位相差パルス信号ＤＯＷＮを出力する。
【００４１】
続いて、デッドゾーン生成回路１２の構成について説明する。デッドゾーン生成回路１２は、周波数同期ループ１に設けられ、位相周波数比較器１１から出力された位相差パルス信号を所定時間遅延させる。そして、デッドゾーン生成回路１２は、遅延した位相差パルス信号と、基準パルス信号Ｒｅｆ及び帰還パルス信号Ｄｉｖのうちの立ち上がりの遅い方の反転信号との論理積に対応する信号を位相差パルス信号として出力する。
【００４２】
図６には、デッドゾーン生成回路１２の回路構成が示されている。図６に示すように、デッドゾーン生成回路１２は、インバータ回路４０〜４５と、遅延回路４６、４７と、インバータ回路４８、４９と、論理積回路５０、５１と、バッファ５２とを備える。
【００４３】
基準パルス信号Ｒｅｆは、インバータ回路４０に入力され、反転された後、論理積回路５０に入力される。位相差パルス信号ＤＯＷＮは、インバータ回路４１、４４を経て、遅延回路４６に入力される。遅延回路４６は、入力した信号を、外部から調整用電圧ＶＴＵＮＥ２に応じた時間、すなわち所定時間ｄｔだけ遅延させるとともにその信号を反転して出力する。すなわち、遅延回路４６からは、所定時間ｄｔだけ遅延した位相差パルス信号ＤＯＷＮの反転信号が出力され、インバータ回路４８を経て、論理積回路５０に入力される。調整用電圧ＶＴＵＮＥ２は、例えば、製造時に調整されている。この調整により、所定時間ｄｔを調整することができる。
【００４４】
位相差パルス信号ＵＰは、インバータ回路４２、４５を経て、遅延回路４７に入力される。遅延回路４７は、入力した信号を、調整用電圧ＶＴＵＮＥ２に応じた時間、すなわち所定時間ｄｔだけ遅延させるとともにその信号を反転して出力する。すなわち、遅延回路４７からは、遅延した位相差パルス信号ＵＰの反転信号が出力され、インバータ回路４９を経て、論理積回路５１に入力される。帰還パルス信号Ｄｉｖは、インバータ回路４３に入力され、反転された後、論理積回路５１に入力される。
【００４５】
論理積回路５０は、基準パルス信号Ｒｅｆの反転信号ＲｅｆＲと、遅延した位相差パルス信号ＤＯＷＮとの論理積に相当する信号を出力する。論理積回路５１は、帰還パルス信号Ｄｉｖの反転信号ＤｉｖＲと、遅延した位相差パルス信号ＵＰとの論理積に相当する信号を出力する。これらの信号は、バッファ５２を経て、位相差パルス信号ＵＰdz、ＤＯＷＮdzとして出力される。
【００４６】
図７（Ａ）乃至図７（Ｅ）には、デッドゾーン生成回路１２における入出力信号のタイミングチャートが示されている。図７（Ａ）に示す基準パルス信号Ｒｅｆは、インバータ回路４０によって図７（Ｂ）に示す反転信号ＲｅｆＲに変換される。一方、図７（Ｃ）に示す位相差パルス信号ＤＯＷＮは、インバータ回路４１、４４、遅延回路４６、インバータ回路４８により、図７（Ｄ）に示すような時間ｄｔだけ遅延した位相差パルス信号ＤＯＷＮ（ｄｅｌａｙ）に変換される。論理積回路５０は、反転信号ＲｅｆＲと位相差パルス信号ＤＯＷＮ（ｄｅｌａｙ）との論理積である、図７（Ａ）に示す位相差パルス信号ＤＯＷＮdzを出力する。
【００４７】
図７（Ｃ）に示すように、位相差パルス信号ＤＯＷＮがハイレベルとなっている時間が、遅延時間ｄｔ以上となっているため、位相差パルス信号ＤＯＷＮdzでは、ハイレベルとローレベルを繰り返し、アクティブになる。
【００４８】
図８（Ａ）乃至図８（Ｅ）には、デッドゾーン生成回路１２における入出力信号のタイミングチャートが示されている。図８（Ａ）には、基準パルス信号Ｒｅｆが示され、図８（Ｂ）には、反転信号ＲｅｆＲが示されている。また、図８（Ｃ）には、位相差パルス信号ＤＯＷＮが示され、図８（Ｄ）には、位相差パルス信号ＤＯＷＮ（ｄｅｌａｙ）が示されている。また、図８（Ｅ）には、位相差パルス信号ＤＯＷＮdzが示されている。
【００４９】
この場合には、図８（Ｃ）に示す位相差パルス信号ＤＯＷＮにおけるハイレベルとなっている時間が、遅延時間ｄｔより短くなっているため、図８（Ｅ）に示すように、位相差パルス信号ＤＯＷＮdzは、ローレベルのままとなる。
【００５０】
すなわち、デッドゾーン生成回路１２は、位相差パルス信号ＤＯＷＮがハイレベルとなっている時間が、遅延時間ｄｔよりも長い場合に、位相差パルス信号ＤＯＷＮdzがアクティブとなる。一方、位相差パルス信号ＤＯＷＮがハイレベルとなっている時間が、遅延時間ｄｔよりも短い場合に、位相差パルス信号ＤＯＷＮdzがノンアクティブとなる。
【００５１】
図９（Ａ）乃至図９（Ｅ）には、デッドゾーン生成回路１２における入出力信号のタイミングチャートが示されている。図９（Ａ）に示す基準パルス信号Ｄｉｖは、インバータ回路４３によって図９（Ｂ）に示す反転信号ＤｉｖＲに変換される。
【００５２】
一方、図９（Ｃ）に示す位相差パルス信号ＵＰは、インバータ回路４２、４５、遅延回路４７、インバータ回路４９により、図９（Ｄ）に示すような時間ｄｔだけ遅延した位相差パルス信号ＵＰ（ｄｅｌａｙ）に変換される。論理積回路５０は、反転信号ＤｉｖＲと位相差パルス信号ＵＰ（ｄｅｌａｙ）との論理積である、図９（Ｅ）に示す位相差パルス信号ＵＰdzを出力する。
【００５３】
図９（Ｃ）に示す位相差パルス信号ＵＰがハイレベルとなっている時間が、遅延時間ｄｔ以上となっているため、位相差パルス信号ＵＰdzは、ハイレベルとローレベルを繰り返し、アクティブになる。
【００５４】
図１０（Ａ）乃至図１０（Ｅ）には、デッドゾーン生成回路１２における入出力信号のタイミングチャートが示されている。図１０（Ａ）には、帰還パルス信号Ｄｉｖが示され、図１０（Ｂ）には、反転信号ＤｉｖＲが示されている。
【００５５】
また、図１０（Ｃ）には、位相差パルス信号ＵＰが示され、図１０（Ｄ）には、位相差パルス信号ＵＰ（ｄｅｌａｙ）が示されている。また、図１０（Ｅ）には、位相差パルス信号ＵＰdzが示されている。
【００５６】
この場合には、図１０（Ｃ）に示す位相差パルス信号ＵＰがハイレベルとなっている時間が、遅延時間ｄｔより短くなっているため、図１０（Ｅ）に示すように、位相差パルス信号ＵＰdzは、ローレベルのままとなる。
【００５７】
すなわち、デッドゾーン生成回路１２は、位相差パルス信号ＵＰがハイレベルとなっている時間が、遅延時間ｄｔよりも長い場合に、位相差パルス信号ＵＰdzがアクティブとなる。一方、位相差パルス信号ＵＰがハイレベルとなっている時間が、遅延時間ｄｔよりも短い場合に、位相差パルス信号ＵＰdzがノンアクティブとなる。
【００５８】
このように、デッドゾーン生成回路１２は、位相周波数比較回路１１から出力された位相差パルス信号を所定時間ｄｔ遅延させる遅延回路４６、４７と、遅延回路４６、４７で遅延した位相差パルス信号と、基準パルス信号及び帰還パルス信号Ｄｉｖのうちの立ち上がりの遅い方の反転信号との論理積を示す信号を、位相差パルス信号ＵＰdz、ＤＯＷＮdzとして出力する論理積回路５０、５１と、を備えている。これらの構成により、デッドゾーン生成回路１２は、基準パルス信号Ｒｅｆと、帰還パルス信号Ｄｉｖとの位相差がｄｔ以内である場合には、位相差を０とする。言い換えると、デッドゾーン生成回路１２は、位相差パルス信号にデッドゾーン（不感帯）を与える。
【００５９】
図１１には、デッドゾーン生成回路の入出力の関係の一例が示されている。図１１では、横軸は位相差（Ｐｈａｓｅ  ｅｒｒｏｒ）であり、縦軸はデッドゾーン生成回路１２から出力される電荷（Ｄｅａｄ  Ｚｏｎｅ  Ｃｒｅａｔｏｒ  ｏｕｔｐｕｔ）である。図１１に示すように、この例は、ｄｔ＝０．５ｎｓとなっており、位相差が０．５ｎｓ以内である場合には、デッドゾーン生成回路１２の出力（電荷）は、０．０となっている。
【００６０】
チャージポンプ１３は、位相差パルス信号ＵＰdzと、ＤＯＷＮdzに応じた電流パルスＩcp2を出力する。図１２には、チャージポンプ１３の回路構成が示されている。図１２に示すように、チャージポンプ１３は、２つの電流ミラー６０を備えている。ＶＢＰ、ＶＢＮは、一定の電源電圧である。
【００６１】
チャージポンプ１３では、位相差パルス信号ＵＰdzが入力されると、Ａの方向に電流パルスＩcp2が出力され、位相差パルス信号ＤＯＷＮdzが入力されると、Ｂの方向に電流パルスＩcp2が出力される。
【００６２】
図１に戻り、ループフィルタ１５は、容量Ｃ１、Ｃ２及び抵抗Ｒ１などから構成される。ループフィルタ１５は、チャージポンプ１３から出力された電流パルスＩcp2を入力し、電流パルスＩcp2に基づいて、電圧制御発振器１０を制御する制御電圧Ｖcを生成して出力する。電流パルスＩcp2を制御信号Ｉcp2とも呼ぶ。
【００６３】
電流制御発振器１０は、制御電圧Ｖｃに応じた周波数の出力パルス信号Ｖoutを出力する。出力パルス信号Ｖouの周波数tは、基準パルス信号Ｖinの周波数のＮ倍となっている。この出力パルス信号Ｖoutは、ディバイダ１４に入力される。
【００６４】
ディバイダ１４は、出力パルス信号Ｖoutの周波数を１／Ｎした信号を、帰還パルス信号Ｄｉｖとして出力する。
【００６５】
周波数同期ループ１は、上述のような構成により、基準パルス信号Ｒｅｆに対応する出力パルス信号Ｖoutに対応する期間パルス信号Ｄｉｖの周波数及び位相が、基準パルス信号Ｒｅｆの周波数及び位相に同期するように、電圧制御発振器１０を制御する。
【００６６】
次に、コアループ２の構成について説明する。
【００６７】
図１に戻り、コアループ２は、上述の電圧制御発振器１０、ループフィルタ１５に加え、サブサンプリング位相比較器２０と、パルサ２１と、チャージポンプ２２とを備える。
【００６８】
図１３には、サブサンプリング位相比較器２０の回路構成が示されている。図１３に示すように、サブサンプリング位相比較器２０は、電圧制御発振器１０からの帰還パルス信号として、ＶＣＯＰ、ＶＣＯＮを入力する。ＶＣＯＰは、出力パルス信号ｆOUTと同じ信号であり、ＶＣＯＮは、その反転信号である。
【００６９】
サブサンプリング位相比較器２０は、基準パルス信号Ｒｅｆと電圧制御発振器１０からの帰還パルス信号（ＶＣＯＰ、ＶＣＯＮ）との間の位相差を、サンプリング電圧Ｖｓａｍ（ＶｓａｍＰ、ＶｓａｍＮ）に変換する。すなわち、サンプリング電圧ＶｓａｍＰは、基準パルス信号Ｒｅｆよりも帰還パルス信号ＶＣＯＰが遅れているときの位相差であり、サンプリング電圧ＶｓａｍＮは、基準パルス信号Ｒｅｆよりも帰還パルス信号ＶＣＯＰ進んでいるときの位相差である。
【００７０】
サブサンプリング位相比較器２０の２つの容量は、基準パルス信号Ｒｅｆが高いときに、電圧制御発振器１０からの帰還信号ＶＣＯＰ、ＶＣＯＮによってチャージされる。サブサンプリング位相比較器２０は、基準信号Ｒｅｆの立ち下がりエッジで出力ＶｓａｍＰ、ＶｓａｍＮを発生させる。
【００７１】
図１４（Ａ）、図１４（Ｂ）には、サブサンプリング位相比較器２０の出力パルス信号ＶｓａｍＰ、ＶｓａｍＮ及び基準パルス信号Ｒｅｆのタイミングチャートが示されている。図１４（Ａ）に示すように、基準パルス信号Ｒｅｆがハイレベルのときには、出力パルス信号ＶｓａｍＰ、ＶｓａｍＮは振動するが、基準パルス信号Ｒｅｆがローレベルのときには、出力パルス信号ＶｓａｍＰ、ＶｓａｍＮは一定レベルとなる。このレベルは、基準パルス信号Ｒｅｆと、帰還パルス信号ＶＣＯＰ、ＶＣＯＮとの位相差を表している。
【００７２】
図１５には、パルサ２１の回路構成が示されている。図１５に示すように、パルサ２１は、遅延回路、ＡＮＤゲート及びインバータ回路等を備える。遅延回路による遅延時間はＶｔｕｎｅによって制御され得る。この制御により、パルサ２１は、パルス信号ｐｕｌ及びその反転信号ｐｕｌＲを発生させる。パルス信号ｐｕｌは、基準パルス信号Ｒｅｆがローレベルである期間内でハイレベルとなる信号である。
【００７３】
図１６には、チャージポンプ２２の回路構成が示されている。図１６に示すように、チャージポンプ２２は、電圧を電流に変換する差動対７０と、電流をループフィルタ１５に流すカスコード電流ミラー７１とを備える。差動対７０は、ＶｓａｍＰ、ＶｓａｍＮを入力とする。電流ミラー７１は、パルス信号ｐｕｌがハイレベルであるときだけ、ＶｓａｍＰとＶｓａｍＮとの間の電圧差に応じた電流パルスＩcp1を出力する。チャージポンプ２２の電流パルスＩcp1は、ＶｓａｍＰとＶｓａｍＮとの間の電圧差によって変化する。電流パルスＩcp1の全体量は、Ｖｂｉａｓによって制御される。電流パルスＩcp1を以下では、制御信号Ｉcp1とも呼ぶ。
【００７４】
このように、コアループ２では、サブサンプリング位相比較器２０の出力が、基準パルス信号Ｒｅｆと、帰還パルス信号ＶＣＯＰ、ＶＣＯＮとの位相差を表しているときだけ、パルサ２１が、チャージポンプ２２をアクティブとして、電流パルスＩcp1を出力する。これにより、コアループ２による電圧制御発振器１０の制御が可能となる。
【００７５】
図１に戻り、ループフィルタ１５は、チャージポンプ２２から出力された電流パルスＩcp1を入力し、電流パルスＩcp1に応じた制御電圧Ｖｃを出力する。
【００７６】
電流制御発振器１０は、制御電圧Ｖｃに応じた周波数の出力パルス信号Ｖoutを出力する。この出力パルス信号Ｖoutは、ディバイダ１４に入力される。
【００７７】
次に、ＰＬＬ回路１００の動作について説明する。
【００７８】
まず、基準パルス信号Ｒｅｆと、出力パルス信号Ｖoutとの間の周波数が同期していない状態では、図１７に示すように、周波数同期ループ１及びコアループ２が両方動作し、出力パルス信号Ｖoutの周波数及び位相を基準パルス信号Ｒｅｆに同期させる。
【００７９】
帰還パルス信号Ｄｉｖと基準パルス信号Ｒｅｆとの位相差が０．５ｎｓ以内になると、デッドゾーン生成回路１２から出力される位相差パルス信号は０となり、電流パルスＩcp2は、０となる。その後は、図１８に示すように、コアループ２によって電流制御発振器１０が制御される。
【００８０】
図１９（Ａ）には、コアループ２における制御信号Ｉcp1の変化の一例が示されている。また、図１９（Ｂ）には、周波数同期ループ１における制御信号Ｉcp2の変化の一例が示されている。さらに、図１９（Ｃ）には、制御電圧Ｖｃの変化の一例が示されている。図１９（Ａ）に示すように、ＰＬＬ回路１００の動作中、コアループ２は、常に制御信号Ｉcp1を出力しているが、図１９（Ｂ）に示すように、周波数同期ループ１が制御信号Ｉcp2を出力するのは、図１９（Ｃ）に示すように制御電圧Ｖｃが収束するまでの初期の段階となる。
【００８１】
以上詳細に説明したように、本実施形態によれば、ディバイダ１４が設けられた周波数同期ループ１を構成するデッドゾーン生成回路１２によってチャージポンプ１３に出力する位相差パルス信号を０にするデッドゾーンの幅を自由に設定することができる。これにより、電圧制御発振器１０を制御するループを周波数同期ループからコアループ２に切り替えるタイミングを、制御ループの特性に適したものとすることができるので、より高精度な発振制御が可能となる。
【００８２】
より具体的には、デッドゾーン生成回路１２のデッドゾーンの幅を、基準パルス信号の周期に関わらず、設定できるので、リングＶＣＯのようなチューニングゲインの高いＶＣＯを用いた場合にも有効的に位相雑音を低減することができる。
【００８３】
また、本実施形態によれば、実質的に、分周器のない制御ループ（コアループ２）で、電圧制御発振器１０を制御させるようになるので、位相雑音を低減することができる。
【００８４】
また、本実施形態によれば、電圧制御発振器１０としてリング型のＶＣＯを採用しているので、位相雑音を低減しながらも、装置を小型化し、かつ消費電力を低減することができる。
【００８５】
本実施形態に係るＰＬＬ回路１００と、従来のＰＬＬ回路（リング型ＶＣＯ）との比較結果を、以下の表にまとめる。比較対象としては、以下のものが採用された。
A.Sai et al.,”A 570fsrms Integrated-Jitter Ring VCO-Based 1.21GHz PLL with Hybrid Loop”, ISSCC, pp.98-100, 2011
【表１】
2014030120.tif 000005
ここで、性能指標として、次式で示されるＦＯＭ（Figure Of Merit）を導入した。
【数３】
2014030120.tif 000006
【００８６】
上記表１に示すように、本実施形態に係るＰＬＬ回路１００により、帯域内位相雑音が−１１９．１ｄＢｃ／Ｈｚ、ＲＭＳジッタが０．７３ｐｓ、消費電力が２０．４ｍＷ、ＦＯＭが−２２９．７ｄＢ、チップ面積が２．７４ｍｍ2という数値性能が達成された。ＲＭＳジッタ０．７３ｐｓは、リング型ＶＣＯを用いた場合には、格段に低いジッタとなっている。ループ帯域の制御パラメータを変更するなどしてフィルタを最適化すれば、帯域内位相雑音、ＲＭＳジッタはさらに改善することが可能であることが予想される。
【００８７】
ＰＬＬ回路１００及び各構成要素の回路構成は、上記実施形態のものには限られない。例えば、チャージポンプ１３、サブサンプリング位相比較器２０、パルサ２１、チャージポンプ２２、ループフィルタ１５などは、電流制御発振器１０は、他の回路構成を有するものであってもよい。
【００８８】
本発明は、この発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明を説明するためのものであり、本発明の範囲を限定するものではない。すなわち、本発明の範囲は、実施形態ではなく、特許請求の範囲によって示される。そして、特許請求の範囲内及びそれと同等の発明の意義の範囲内で施される様々な変形が、本発明の範囲内とみなされる。
【産業上の利用可能性】
【００８９】
本発明は、通信機器やデジタル機器に用いられるＰＬＬ回路に好適である。
【符号の説明】
【００９０】
１    周波数同期ループ
２    コアループ
５    インバータ回路
１０    電圧制御発振器
１１    位相周波数比較器
１２    デッドゾーン生成回路
１３    チャージポンプ
１４    分周器（ディバイダ）
１５    ループフィルタ
２０    サブサンプリング位相比較器
２１    パルサ
２２    チャージポンプ
３１、３２    Ｄフリップフロップ
３３    論理積回路
４０〜４５    インバータ回路
４６、４７    遅延回路
４８、４９    インバータ回路
５０、５１    論理積回路
６０    電流ミラー
７０    差動対
７１    電流ミラー
１００  位相同期ループ（ＰＬＬ）回路
【図１】
2014030120.tif 000007
【図２】
2014030120.tif 000008
【図３】
2014030120.tif 000009
【図４】
2014030120.tif 000010
【図５】
2014030120.tif 000011
【図６】
2014030120.tif 000012
【図７】
2014030120.tif 000013
【図８】
2014030120.tif 000014
【図９】
2014030120.tif 000015
【図１０】
2014030120.tif 000016
【図１１】
2014030120.tif 000017
【図１２】
2014030120.tif 000018
【図１３】
2014030120.tif 000019
【図１４】
2014030120.tif 000020
【図１５】
2014030120.tif 000021
【図１６】
2014030120.tif 000022
【図１７】
2014030120.tif 000023
【図１８】
2014030120.tif 000024
【図２０】
2014030120.tif 000025
【図２１】
2014030120.tif 000026
【図２２】
2014030120.tif 000027
【図１９】
2014030120.tif 000028