(57)【要約】【課題】短チャネル効果の抑制効果の高い半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、及びゲート電極上に形成されたマスクを形成する工程と、半導体基板に第１不純物を注入する第１不純物注入工程と、マスクを薄化する薄化工程と、薄化工程後に、半導体基板に第２不純物を注入する第２不純物注入工程と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜、前記ゲート絶縁膜上に形成されたゲート電極、及び前記ゲート電極上に形成されたマスクの積層体を形成する工程と、
前記半導体基板に第１不純物を注入する第１不純物注入工程と、
前記マスクを薄化する薄化工程と、
前記薄化工程後に、前記半導体基板に第２不純物を注入する第２不純物注入工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
少なくとも前記ゲート電極の側面に、前記第１不純物注入工程においてマスクとなるサイドウォールを形成するサイドウォール形成工程をさらに含み、
前記サイドウォール形成工程は前記薄化工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２不純物注入工程前に、前記サイドウォールを除去する工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に、ゲート絶縁膜の前駆膜及びゲート電極の前駆膜を形成する工程と、
前記ゲート電極の前駆膜の上に、ゲート電極の形状にパターニングしたマスクを形成する工程と、
前記マスクをマスクとして用いて前記ゲート絶縁膜の前駆膜及び前記ゲート電極の前駆膜をエッチングして、ゲート絶縁膜及びゲート電極を形成する工程と、
前記半導体基板、前記ゲート絶縁膜、前記ゲート電極及び前記マスク上に、サイドウォールの前駆膜を形成する工程と、
前記サイドウォールの前駆膜をエッチバックして、少なくとも前記ゲート電極の側面にサイドウォールを形成すると共に、前記マスクを薄化する工程と、
前記マスク及び前記サイドウォールをマスクとして用いて、前記半導体基板に第１不純物を注入する第１不純物注入工程と、
前記サイドウォールを除去する工程と、
前記半導体基板に第２不純物を注入する第２不純物注入工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２不純物注入工程において、前記半導体基板面に対して斜め方向から前記第２不純物を注入することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１不純物注入工程において、第１導電型の前記第１不純物を注入してソース・ドレイン領域を形成し、
前記第２不純物注入工程において、第２導電型の前記第２不純物を注入してポケット注入領域を形成することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記ポケット注入領域の深さは前記ソース・ドレイン領域の深さより浅いことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記マスクを薄化した後、前記半導体基板面に対して斜め方向から第１導電型の第３不純物を前記半導体基板に注入して、前記ソース・ドレイン領域より不純物濃度が低いエクステンション領域を形成する工程をさらに含むことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記ポケット注入領域の深さは、前記エクステンション領域の深さより深いことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置は、メモリセル領域及び周辺回路領域を有し、
前記各工程は前記周辺回路領域で実施することを特徴とする請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えばＭＯＳトランジスタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、ゲート長が短くなり、短チャネル効果が発現しやすくなっている。そこで、短チャネル効果を抑制するため、ソース・ドレイン領域のチャネル領域側にエクステンション領域及びポケット注入領域を形成することがある（例えば、特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−３０８３１８号公報
【特許文献２】特開平１０−７９５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本発明の観点から与えられる。
【０００５】
ＤＲＡＭ（Dynamic Random Access Memory）の製造において、メモリセル領域においては、ゲート電極を形成し、ゲート電極を覆う層間絶縁膜を例えば酸化シリコンで形成した後、隣接するゲート電極間にコンタクトプラグを形成する。コンタクトプラグを形成する際には、層間絶縁膜にコンタクトホールを形成する。自己整合コンタクト（ＳＡＣ；Self-Aligned Contact）プロセスを用いる場合、コンタクトホールを形成する際コンタクトホールにゲート電極が露出しないように、ゲート電極の上面及び側面には、マスクとして、層間絶縁膜よりもエッチングレートの低い絶縁膜、例えば窒化シリコンを形成する。しかしながら、層間絶縁膜をエッチングしてコンタクトホールを形成する際には当該マスクも部分的にエッチングされる。したがって、当該マスクの膜厚が薄いと、コンタクトホールにゲート電極が露出してしまうことがある。そこで、ゲート電極とコンタクトプラグの短絡を防止するために、すなわち、コンタクトホールを形成した時点において十分な厚さのマスクが残存するように、ゲート電極上に形成するマスクの膜厚は予め厚くしておく必要がある。
【０００６】
一方、周辺回路領域のトランジスタも、メモリセル領域のトランジスタと同一工程で形成することがある。この場合、周辺回路領域のゲート電極上にも、メモリセル領域と同じ厚さのマスクが形成されることになる。
【０００７】
ここで、エクステンション領域及びポケット注入領域を有する半導体装置の背景技術に係る製造方法について説明する。図７〜図１１に、背景技術に係る製造方法を説明するための概略工程図を示す。
【０００８】
まず、半導体基板９０１上に、ゲート絶縁膜及びゲート電極の前駆膜を積層する（不図示）。次に、当該前駆膜の積層体上に、マスク９１０を形成する。次に、マスク９１０を利用して、当該前駆膜をエッチングして、ゲート絶縁膜９０５及びゲート電極９０６を形成する。ゲート電極９０６は、例えば、ポリシリコン９０６ａとタングステン９０６ｂの積層体である（図７）。次に、半導体基板９０１に、半導体基板９０１面に対して斜め方向から、不純物（例えばｐ型不純物）を注入してポケット注入領域９０２を形成する。次に、ポケット注入領域９０２より浅く、不純物（例えばｎ型不純物）を注入して、エクステンション領域９０３を形成する（図８）。次に、半導体基板９０１の全面に亘って、サイドウォール前駆膜９０８’を形成する（図９）。次に、サイドウォール前駆膜９０８’をエッチバックすることにより、ゲート絶縁膜９０５、ゲート電極９０６及びマスク９１０の両側にサイドウォール９０８を形成する（図１０）。次に、マスク９１０及びサイドウォール９０８をマスクとして、不純物（例えばｎ型不純物）を半導体基板９０１に注入してソース・ドレイン領域９０４を形成する（図１１）。
【０００９】
ポケット注入領域９０２による短チャネル効果の抑制効果を高めるためには、不純物の注入角度をより低くすることが望ましい。ポケット注入領域９０２を形成する際の不純物の注入角度は、ゲート電極９０６及びマスク９１０の高さに依存する。しかしながら、メモリセル領域と周辺回路領域のトランジスタを同一工程で形成する場合、上述のように、周辺回路領域においても、マスク９１０の膜厚は、メモリセル領域と同様に十分に厚く形成されている。すなわち、ゲート電極９０６及びマスク９１０の合計高さは高くならざるを得ない。ゲート電極９０６及びマスク９１０の合計高さが高くなると、不純物の注入角度も高くなってしまう。この場合、短チャネル効果をより効果的に抑制することができない。
【課題を解決するための手段】
【００１０】
本発明の第１視点によれば、半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜、ゲート絶縁膜上に形成されたゲート電極、及びゲート電極上に形成されたマスクの積層体を形成する工程と、半導体基板に第１不純物を注入する第１不純物注入工程と、マスクを薄化する薄化工程と、薄化工程後に、半導体基板に第２不純物を注入する第２不純物注入工程と、を含む。
【００１１】
本発明の第２視点によれば、半導体装置の製造方法は、半導体基板上に、ゲート絶縁膜の前駆膜及びゲート電極の前駆膜を形成する工程と、ゲート電極の前駆膜の上に、ゲート電極の形状にパターニングしたマスクを形成する工程と、マスクをマスクとして用いてゲート絶縁膜の前駆膜及びゲート電極の前駆膜をエッチングして、ゲート絶縁膜及びゲート電極を形成する工程と、半導体基板、ゲート絶縁膜、ゲート電極及びマスク上に、サイドウォールの前駆膜を形成する工程と、サイドウォールの前駆膜をエッチバックして、少なくともゲート電極の側面にサイドウォールを形成すると共に、マスクを薄化する工程と、マスク及びサイドウォールをマスクとして用いて、半導体基板に第１不純物を注入する第１不純物注入工程と、サイドウォールを除去する工程と、半導体基板に第２不純物を注入する第２不純物注入工程と、を含む。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図７】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【図８】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【図９】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【図１０】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【図１１】背景技術に係る半導体装置の製造方法を説明するための概略工程図。
【発明を実施するための形態】
【００１３】
上記各視点の好ましい形態を以下に記載する。
【００１４】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、少なくともゲート電極の側面に、第１不純物注入工程においてマスクとなるサイドウォールを形成するサイドウォール形成工程をさらに含む。サイドウォール形成工程は薄化工程を含む。
【００１５】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第２不純物注入工程前に、サイドウォールを除去する工程をさらに含む。
【００１６】
上記第１視点及び第２視点の好ましい形態によれば、第２不純物注入工程において、半導体基板面に対して斜め方向から第２不純物を注入する。
【００１７】
上記第１視点及び第２視点の好ましい形態によれば、第１不純物注入工程において、第１導電型の第１不純物を注入してソース・ドレイン領域を形成する。第２不純物注入工程において、第２導電型の第２不純物を注入してポケット注入領域を形成する。
【００１８】
上記第１視点及び第２視点の好ましい形態によれば、ポケット注入領域の深さはソース・ドレイン領域の深さより浅い。
【００１９】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置の製造方法は、マスクを薄化した後、半導体基板面に対して斜め方向から第１導電型の第３不純物を半導体基板に注入して、ソース・ドレイン領域より不純物濃度が低いエクステンション領域を形成する工程をさらに含む。
【００２０】
上記第１視点及び第２視点の好ましい形態によれば、ポケット注入領域の深さは、エクステンション領域の深さより深い。
【００２１】
上記第１視点及び第２視点の好ましい形態によれば、半導体装置は、メモリセル領域及び周辺回路領域を有する。各工程は周辺回路領域で実施する。
【００２２】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。
【００２３】
本発明の第１実施形態に係る半導体装置及びその製造方法について説明する。図１に、半導体装置の概略断面図を示す。図１に示す半導体装置１００は、例えば、メモリセル領域及び周辺回路領域を有するＤＲＡＭ（Dynamic Random Access Memory）のうち、周辺回路領域におけるトランジスタである。
【００２４】
半導体装置１００は、第１導電型の半導体基板１０１と、素子分離領域（不図示）と、半導体基板１０１上に形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたゲート電極１０６と、ゲート電極１０６上に形成されたマスク１１０と、を備える。図１に示す形態においては、ゲート電極１０６は導電体の積層体となっている。例えば、ゲート電極１０６は、ポリシリコン膜１０６ａと、タングステン（Ｗ）、窒化タングステン（ＷＮ）及びタングステンシリサイド（ＷＳｉ）の積層膜１０６ｂと、を有する。この場合、マスク１１０としては、例えば、窒化シリコン（ＳｉＮ）を使用することができる。
【００２５】
半導体基板１０１には、ソース・ドレイン領域１０４、エクステンション領域１０３及びポケット注入領域１０２が形成されている。エクステンション領域１０３及びポケット注入領域１０２は短チャネル効果を抑制するための領域である。エクステンション領域１０３及びポケット注入領域１０２は、ソース・ドレイン領域１０４よりゲート電極１０６側に形成されている。エクステンション領域１０３及びポケット注入領域１０２は、ゲート電極１０６の端部に部分的に接するかないしは重なる状態で延在する。エクステンション領域１０３は、ソース・ドレイン領域と同じ導電型を有する。エクステンション領域１０３の不純物濃度は、ソース・ドレイン領域１０４の不純物濃度より低濃度であると好ましい。ポケット注入領域１０２は、半導体基板１０１と同じ導電型、すなわちソース・ドレイン領域１０４とは異なる導電型を有する。エクステンション領域１０３及びポケット注入領域１０２は、ソース・ドレイン領域１０４より浅く形成されていると好ましい。ポケット注入領域１０２は、エクステンション領域１０３より深く形成されていると好ましい。
【００２６】
半導体装置１００は、さらに、層間絶縁膜、コンタクト、配線等を備える（不図示）。半導体装置の構成は、後述の製造方法の説明からも明らかにされる。
【００２７】
本発明の第１実施形態に係る半導体装置の製造方法について説明する。図２〜図６に、本発明の第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。まず、半導体基板１０１上に、ゲート絶縁膜及びゲート電極の前駆膜を積層する（不図示）。次に、当該前駆膜の積層体上に、ゲート電極１０６の形状にパターニングしたマスク１１０を形成する。メモリセル領域と周辺回路領域とで当該積層体を同時に形成する場合、周辺回路領域においてもマスク１１０は、メモリセル領域と同様の膜厚、すなわちゲート電極とコンタクトプラグとの短絡を防止できるような膜厚を有している。次に、マスク１１０を利用して、当該前駆膜をエッチングして、ゲート絶縁膜１０５及びゲート電極１０６を形成する（図２）。
【００２８】
次に、半導体基板１０１、ゲート電極１０６及びマスク１１０上に、サイドウォール前駆膜１０８’を形成する（図３）。サイドウォール前駆膜１０８’は、例えば、酸化シリコン（ＳｉＯ２）で形成することができる。次に、サイドウォール前駆膜１０８’をエッチバックして、半導体基板１０１上、ゲート電極１０６及びマスク１１０の両側にサイドウォール１０８を形成する（図４）。このとき、周辺回路領域においては、マスク１１０の上面を露出させると共に、マスク１１０の膜厚を薄くする。すなわち、ゲート電極１０６及びマスク１１０の合計高さを低くする。サイドウォール１０８の幅は、ソース・ドレイン領域１０４の横に形成される低濃度の不純物拡散領域となるエクステンション領域１０３やポケット注入領域１０２の長さに応じて決定する。
【００２９】
次に、マスク１１０及びサイドウォール１０８をマスクとして、ゲート電極１０６の直立方向又は半導体基板１０１面に対して垂直方向から、第１導電型とは異なる第２導電型の第１不純物を注入してソース・ドレイン領域１０４を形成する（図５）。
【００３０】
次に、サイドウォール１０８を、例えばウェットエッチングで、除去する。次に、ゲート電極１０６の直立方向又は半導体基板１０１面に対して斜め方向から、第２導電型の第２不純物を注入して半導体基板１０１に第２導電型のエクステンション領域１０３を形成し、次いで、第１導電型の第３不純物を注入して半導体基板１０１に第１導電型のポケット注入領域１０２を形成する（図６）。ゲート電極１０６の両側にはサイドウォール１０８が存在しておらず、ソース・ドレイン領域１０４の両側の半導体基板１０１面が露出している。したがって、ソース・ドレイン領域１０４の外側に、ポケット注入領域１０２及びエクステンション領域１０３を拡張形成することができる。ポケット注入領域１０２及びエクステンション領域１０３の深さは、ソース・ドレイン領域１０４の深さよりも浅くなるようにすると好ましい。ポケット注入領域１０２の深さは、エクステンション領域１０３の深さよりも深くなるようにすると好ましい。
【００３１】
サイドウォール１０８形成時にマスク１１０の高さを低くしているので、注入角度αは、図８に示す背景技術のように図２に示す状態においてポケット注入領域１０２用の不純物を注入する際の注入角度βよりも低くすることができる。したがって、より広範囲にポケット注入領域１０２を形成することができる。これにより、短チャネル効果をより効果的に抑制することができ、オフ状態におけるリーク電流（Ｉｏｆｆ）を低減することができる。また、しきい値電圧（Ｖｔ）のばらつきを抑制して、半導体装置１００の品質を向上させることができる。
【００３２】
次に、層間絶縁膜、コンタクト、配線等を形成することによって半導体装置１００を製造することができる（不図示）。
【００３３】
本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【００３４】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【符号の説明】
【００３５】
１００          半導体装置
１０１          半導体基板
１０２          ポケット注入領域
１０３          エクステンション領域
１０４          ソース・ドレイン領域
１０５          ゲート絶縁膜
１０６          ゲート電極
１０６ａ        ポリシリコン膜
１０６ｂ        積層膜
１０８          サイドウォール
１０８’        サイドウォール前駆膜
１１０          マスク
９０１          半導体基板
９０２          ポケット注入領域
９０３          エクステンション領域
９０４          ソース・ドレイン領域
９０５          ゲート絶縁膜
９０６          ゲート電極
９０６ａ        ポリシリコン
９０６ｂ        タングステン
９０８          サイドウォール
９０８’        サイドウォール前駆膜
９１０          マスク
【図１】
2014011193.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014011193.tif 000009
【図８】
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【図９】
2014011193.tif 000011
【図１０】
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【図１１】
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