(57)【要約】【課題】出力インピーダンスを可変する出力ドライバを提供する。【解決手段】出力ドライバは、入力信号を受け取り第１の駆動信号を出力するＮＡＮＤ回路１１３と、入力信号を受け取り第２の駆動信号を出力するＮＯＲ回路１１４と、制御信号に基づいて、第１の駆動信号のデューティ比及び第２の駆動信号のデューティ比を変更するデューティ比調整回路１１８と、第１の駆動信号により駆動される第１のドライバと、第２の駆動信号により駆動される第２のドライバとを直列接続し、第１、第２のドライバの接続ノードから伝送路に出力信号を出力するメインドライバ１１２とを備える。【選択図】図５
2014057177.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受け取り第１の駆動信号を出力するＮＡＮＤ回路と、
前記入力信号を受け取り第２の駆動信号を出力するＮＯＲ回路と、
制御信号に基づいて、前記第１の駆動信号のデューティ比及び前記第２の駆動信号のデューティ比を変更するデューティ比調整回路と、
前記第１の駆動信号により駆動される第１のドライバと、前記第２の駆動信号により駆動される第２のドライバとを直列接続し、前記第１、第２のドライバの接続ノードから伝送路に出力信号を出力するメインドライバと、
を具備することを特徴とする出力ドライバ。
【請求項２】
伝送路に出力信号を出力する出力ドライバにおいて、
制御信号に基づいて、第１の駆動信号のデューティ比及び第２の駆動信号のデューティ比を複数通りに変更するプリドライバと、
前記第１の駆動信号により駆動される第１のドライバと、前記第２の駆動信号により駆動される第２のドライバとを直列接続し、前記第１、第２のドライバの接続ノードから前記伝送路に出力信号を出力するメインドライバと、
を具備することを特徴とする出力ドライバ。
【請求項３】
前記制御信号は、前記出力信号を吸収する終端抵抗が前記伝送路に設けられているか否かに応じて変更されることを特徴とする請求項１または２に記載の出力ドライバ。
【請求項４】
前記出力信号を吸収する終端抵抗が前記伝送路に設けられているとき、前記プリドライバは前記第１、第２のドライバを共にオフする前記第１、第２の駆動信号を生成することを特徴とする請求項１乃至３のいずれか１項に記載の出力ドライバ。
【請求項５】
前記出力信号を吸収する終端抵抗が前記伝送路に設けられていないとき、前記プリドライバは前記第１、第２のドライバを共に弱くオンする前記第１、第２の駆動信号を生成することを特徴とする請求項１乃至４のいずれか１項に記載の出力ドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置を駆動する出力ドライバに関するものである。
【背景技術】
【０００２】
半導体装置、例えば半導体メモリを駆動する出力ドライバでは、伝送線路を介して半導体メモリへ出力信号を出力する。半導体メモリには、出力信号が伝送される線路に終端抵抗が設けられている場合と、終端抵抗が設けられていない場合があり、終端抵抗の有無によって出力ドライバへの要求特性は異なる。終端抵抗が設けられている場合あるいは終端抵抗が有る場合とは、出力信号が伝送線路の終端抵抗で反射しないように、遠端に抵抗などが接続されている場合を指す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１６０２１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
出力インピーダンスを可変する出力ドライバを提供する。
【課題を解決するための手段】
【０００５】
一実施態様の出力ドライバは、入力信号を受け取り第１の駆動信号を出力するＮＡＮＤ回路と、前記入力信号を受け取り第２の駆動信号を出力するＮＯＲ回路と、制御信号に基づいて、前記第１の駆動信号のデューティ比及び前記第２の駆動信号のデューティ比を変更するデューティ比調整回路と、前記第１の駆動信号により駆動される第１のドライバと、前記第２の駆動信号により駆動される第２のドライバとを直列接続し、前記第１、第２のドライバの接続ノードから伝送路に出力信号を出力するメインドライバとを具備することを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の出力ドライバを含むメモリシステムの構成を示すブロック図である。
【図２】第１実施形態の出力ドライバを含むメモリシステムの第２の構成を示すブロック図である。
【図３】第１実施形態の出力ドライバを含むメモリシステムの第３の構成を示すブロック図である。
【図４】第１実施形態の出力ドライバの構成を示す図である。
【図５】第１実施形態の出力ドライバの構成を示す回路図である。
【図６】第１実施形態の終端抵抗部の有無による駆動信号ＰＯＮｂ，ＮＯＮの波形図である。
【図７】第１実施形態の出力ドライバの他の構成例を示す回路図である。
【図８】第２実施形態の出力ドライバの構成を示す回路図である。
【図９】前記第２実施形態の終端抵抗部の有無による駆動信号ＰＯＮｂ，ＮＯＮの波形図である。
【図１０】第３実施形態の出力ドライバの構成を示す回路図である。
【図１１】第３実施形態の終端抵抗部の有無による駆動信号ＰＯＮｂ，ＮＯＮの波形図である。
【発明を実施するための形態】
【０００７】
実施形態の出力ドライバに関して説明する。ここでは、出力ドライバとして、半導体メモリをコントロールするために半導体集積回路に搭載される出力ドライバを例に取る。出力ドライバは、信号を出力するためのメインドライバとして、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを有する。
【０００８】
ここで、出力ドライバから半導体メモリとしてのＤＲＡＭに対して出力する場合を一例とする。ＤＲＡＭには様々な規格があり、ＤＤＲ２やＤＤＲ３等のＤＤＲ系や、ＬＰＤＤＲ１やＬＰＤＤＲ２などのＬＰＤＤＲ系等がある。通常ＤＤＲ系はＤＱなどの伝送線路の遠端には終端抵抗が配置されているが、ＬＰＤＤＲ系は低消費電力化のため遠端に終端抵抗はない場合もある。このように、半導体メモリの種類によって終端抵抗の有無の違いが存在する。
【０００９】
終端抵抗が有る環境においては、出力ドライバが駆動した信号は、半導体メモリ内もしくは半導体メモリが実装された配線基板上の終端抵抗で吸収されるため、信号が出力ドライバへ反射されて戻ってくることはない。このため、終端抵抗が有る場合には、出力ドライバは信号をドライブするときに所望の出力インピーダンスになっていればよい。そこで、信号が“Ｌ”から“Ｈ”へ遷移するとき、及び“Ｈ”から“Ｌ”へ遷移するときは、出力ドライバのｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを同時にオフさせて、すなわち出力インピーダンスをほぼ無限大とすることで貫通電流が流れないようにする。
【００１０】
一方、終端抵抗が無い環境においては、伝送通路の遠端、すなわち半導体メモリ内もしくは配線基板上に終端抵抗が無いため、出力ドライバがドライブした信号は半導体メモリの端部で全反射して出力ドライバに戻ってくる。出力ドライバが出力する信号が“Ｌ”から“Ｈ”へ遷移する瞬間、及び“Ｈ”から“Ｌ”へ遷移する瞬間に出力ドライバのｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが同時に完全にオフになると、その瞬間に出力インピーダンスが無限大になり、半導体メモリの端部から全反射して戻った信号が出力ドライバで再反射して半導体メモリへ戻ってしまう。
【００１１】
その再反射波は出力ドライバから半導体メモリへ送信される信号に重畳されて、凹凸のある波形になってしまう。したがって、終端抵抗が無い環境では、信号が“Ｌ”から“Ｈ”へ遷移する瞬間、及び“Ｈ”から“Ｌ”へ遷移する瞬間に出力ドライバのｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが同時に完全にオフにならないように、以下にように遷移させる。ｐＭＯＳトランジスタがオン／ｎＭＯＳトランジスタがオフ→ｐＭＯＳトランジスタが弱くオン／ｎＭＯＳトランジスタが弱くオン→ｐＭＯＳトランジスタがオフ／ｎＭＯＳトランジスタがオンのように動作させ、信号遷移時の出力インピーダンスが高くならないようにする。
【００１２】
以下、図面を参照して実施形態の出力ドライバについて説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
［第１実施形態］
第１実施形態の出力ドライバは、半導体集積回路、例えばＡＳＩＣ（application specific integrated circuit）に搭載され、半導体メモリ（例えば、ＤＲＡＭ、ＮＡＮＤフラッシュメモリ）などの半導体装置を駆動する。以下、出力ドライバを含む半導体集積回路と、出力ドライバが駆動する半導体メモリとを含む構成をメモリシステムと記す。
【００１４】
図１は、第１実施形態の出力ドライバを含むメモリシステムの構成を示すブロック図である。
【００１５】
図示するように、メモリシステムは、半導体集積回路１００及び半導体メモリ２００を備える。半導体集積回路１００は、メモリコントローラ１０１、入出力回路（Ｉ／Ｏ）１０２、及び入出力端子１０３を有する。半導体メモリ２００は、メモリ回路２０１、終端抵抗部２０２、及び入出力端子２０３を有する。さらに、端子１０３と端子２０３間には、伝送線路３００が接続されている。
【００１６】
メモリコントローラ１０１は、半導体メモリ２００の動作を制御する。入出力回路１０２は、データ信号及びコントロール信号を半導体メモリ２００に出力する出力ドライバ１１０を有する。
【００１７】
メモリ回路２０１は、例えばＤＤＲ系のＤＲＡＭあるいはＮＡＮＤフラッシュメモリを含む。終端抵抗部２０２は、電源電圧ＶDDOと基準電圧（例えば、接地電位）ＶSSO間に直列に接続された抵抗Ｒ１，Ｒ２から構成される。端子２０３に接続された配線２０４は、メモリ回路２０１内を通り、抵抗Ｒ１，Ｒ２間のノードに接続されている。
【００１８】
伝送線路３００には、半導体集積回路１００の端子１０３から電源以外の信号、例えばデータ信号あるいはコントロール信号が伝送される。データ信号としては、例えばデータＤＱ、データマスキング信号ＤＭ、データストローブ信号ＤＱＳなどがある。コントロール信号としては、例えばカラムアドレスＣＡ、チップセレクトＣＳ、クロックＣＫ、クロックイネーブル信号ＣＫＥなどがある。ここでは、データＤＱが伝送される例を説明する。
【００１９】
入出力回路１０２は、前述したように出力ドライバ１１０を有する。出力ドライバ１１０は、半導体メモリ２００へデータＤＱを出力する。詳述すると、出力ドライバ１１０の端子１０３から出力されたデータＤＱは、伝送線路３００及び端子２０３を通って半導体メモリ２００内に伝達され、メモリ回路２０１に到達する。その後、メモリ回路２０１を通過したデータＤＱは、終端抵抗部２０２に達し、終端抵抗部２０２によって吸収される。終端抵抗部２０２では、伝送線路３００及び配線２０４が持つ抵抗値と同じになるように抵抗Ｒ１，Ｒ２の抵抗値が調整されている。このため、終端抵抗部２０２はデータＤＱを吸収する。
【００２０】
なお図１では、終端抵抗部２０２が半導体メモリ２００内に配置された例を示したが、図２に示すように、終端抵抗部２０２は半導体メモリ２００の外部の配線基板４００上に配置されていてもよい。
【００２１】
さらに、図３に示すように、遠端に終端抵抗部を設けない場合、例えばＬＰＤＤＲ系のＤＲＡＭ等にも本実施形態は適用できる。すなわち、終端抵抗部が半導体メモリ２００内にも、半導体メモリ２００の外部にも配置されていない場合でも本実施形態は適用できる。
【００２２】
終端抵抗部を設けない場合には、メモリ回路２０１に伝達されたデータ信号は、配線２０４の端部で反射され、伝送線路３００を通り半導体集積回路１００内に戻ってくる。半導体集積回路１００内に戻ってきたデータ信号は出力ドライバ１１０にて吸収される。これについては後で詳述する。
【００２３】
次に、入出力回路１０２が備える出力ドライバ１１０について説明する。
【００２４】
図４は、入出力回路１０２内の出力ドライバ１１０の構成を示す図である。
【００２５】
図示するように、出力ドライバ１１０は、プリドライバ１１１及びメインドライバ１１２から構成される。
【００２６】
プリドライバ１１１は、デューティ比調整回路１１５を備え、制御信号TERMEN[2:0]、データＤＡ、及びアウトプットイネーブル信号ＯＥが入力される。プリドライバ１１１は、制御信号TERMEN[2:0]、データＤＡ、及びアウトプットイネーブル信号ＯＥに応じて駆動信号ＰＯＮｂ，ＮＯＮを生成する。駆動信号ＰＯＮｂ，ＮＯＮはメインドライバ１１２のｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１のゲートにぞれぞれ入力される。制御信号TERMEN[2:0]は、端子１０３に接続された伝送線路３００及び配線２０４の端部に終端抵抗部が設けられているか、あるいは設けられていないかを示す信号であり、制御信号TERMEN[2:0]によってｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１のオン／オフのタイミングを変更することができる。すなわち、制御信号TERMEN[2:0]は、信号ＰＯＮｂ，ＮＯＮのデューティ比を制御する。なお、アウトプットイネーブル信号ＯＥは、出力を許可する信号であり、出力だけを行うときは省略してもよい。
【００２７】
メインドライバ１１２は、ｐＭＯＳトランジスタＰＭ１と抵抗Ｒ３からなるｐＭＯＳドライバと、ｎＭＯＳトランジスタＮＭ１と抵抗Ｒ４からなるｎＭＯＳドライバとを有する。ｐＭＯＳトランジスタＰＭ１のドレインは、抵抗Ｒ３，Ｒ４を介してｎＭＯＳトランジスタＮＭ１のドレインに接続される。ｐＭＯＳトランジスタＰＭ１のソースは電源電圧ＶDDOに接続され、ｎＭＯＳトランジスタＮＭ１のソースは基準電圧ＶSSOに接続される。
【００２８】
さらに、抵抗Ｒ３，Ｒ４間の接続ノードには入出力端子１０３が設けられている。メインドライバ１１２は、信号ＰＯＮｂ，ＮＯＮによって駆動され、端子１０３からデータＤＱを出力する。
【００２９】
図５に、第１実施形態の出力ドライバの詳細な回路図を示す。
【００３０】
プリドライバ１１１は、ＮＡＮＤ回路１１３、ＮＯＲ回路１１４、デューティ比調整回路１１５、インバータＩＶ１（ｐＭＯＳトランジスタＰＭ２及びｎＭＯＳトランジスタＮＭ２），ＩＶ２，ＩＶ３（ｐＭＯＳトランジスタＰＭ３及びｎＭＯＳトランジスタＮＭ３），ＩＶ４，ＩＶ５を有する。ＮＡＮＤ回路１１３は、ｐＭＯＳトランジスタＰＭ４，ＰＭ５、及びｎＭＯＳトランジスタＮＭ４，ＮＭ５を含む。ＮＯＲ回路１１４は、ｐＭＯＳトランジスタＰＭ６，ＰＭ７、及びｎＭＯＳトランジスタＮＭ６，ＮＭ７を含む。デューティ比調整回路１１５は、ｐＭＯＳトランジスタＰＭ８，ＰＭ９、ｎＭＯＳトランジスタＮＭ８，ＮＭ９、及びインバータＩＶ６を有する。
【００３１】
ＮＡＮＤ回路１１３は、メインドライバ１１２に対して信号ＰＯＮｂを出力する。ＮＡＮＤ回路１１３とメインドライバ１１２のｐＭＯＳトランジスタＰＭ１のゲートとの間には、インバータＩＶ１と、直列接続されたｐＭＯＳトランジスタＰＭ８，ＰＭ９の一端と、インバータＩＶ２とが接続されている。さらに、直列接続されたｐＭＯＳトランジスタＰＭ８，ＰＭ９の他端には電源電圧ＶDDOが接続されている。
【００３２】
ＮＡＮＤ回路１１３には、アウトプットイネーブル信号ＯＥとデータＤＡが入力される。例えば、信号ＯＥ及びデータＤＡが共に“Ｈ”の場合、信号ＰＯＮｂが“Ｌ”となる。このため、メインドライバ１１２のｐＭＯＳトランジスタＰＭ１がオンになり、端子１０３から出力されるデータＤＱを“Ｈ”に引き上げる。
【００３３】
ＮＯＲ回路１１４は、メインドライバ１１２に対して信号ＮＯＮを出力する。ＮＯＲ回路１１４とメインドライバ１１２のｎＭＯＳトランジスタＮＭ１のゲートとの間には、インバータＩＶ３と、直列接続されたｎＭＯＳトランジスタＮＭ８，ＮＭ９の一端と、インバータＩＶ４とが接続されている。さらに、直列接続されたｎＭＯＳトランジスタＮＭ８，ＮＭ９の他端には基準電圧ＶSSOが接続されている。
【００３４】
ＮＯＲ回路１１４には、アウトプットイネーブル信号ＯＥとデータＤＡが入力される。例えば、信号ＯＥが“Ｈ”で、データＤＡが“Ｌ”の場合、信号ＮＯＮが“Ｈ”となる。このため、メインドライバ１１２のｎＭＯＳトランジスタＮＭ１がオンになり、端子１０３から出力されるデータＤＱを“Ｌ”に引き落とす。
【００３５】
次に、出力ドライバ１１０において、デューティ比調整回路１１５により調整される信号ＰＯＮｂ，ＮＯＮについて説明する。
【００３６】
図６（ａ）及び図６（ｂ）は、終端抵抗部の有無による信号ＰＯＮｂ，ＮＯＮの波形を示す図である。
【００３７】
出力ドライバ１１０の出力の遠端に終端抵抗部２０２が設けられているか否かを識別する信号として、制御信号TERMENがデューティ比調整回路１１５に入力される。例えば、信号TERMENが“Ｈ”のとき、終端抵抗部２０２が設けられていることを示し、信号TERMENが“Ｌ”のとき、終端抵抗部２０２が設けられていないことを示す。この制御信号TERMENはレジスタにより設定を行うことも可能であり、外部からの入力も可能である。また、接続する半導体メモリの終端抵抗の有無を判断後、制御信号TERMENを半導体集積回路１００がセルフで生成してもよい。
【００３８】
終端抵抗部２０２が設けられていない場合、すなわち信号TERMENが“Ｌ”の場合には、デューティ比調整回路１１５は機能しない。すなわち、ｐＭＯＳトランジスタＰＭ９とｎＭＯＳトランジスタＮＭ９が共にオフになり、図６（ａ）に示すように、駆動信号ＰＯＮｂ，ＮＯＮの波形はほぼ同一となり、デューティ比（“Ｈ”期間の比）は５０％に近くなる。このため、メインドライバ１１２のｐＭＯＳトランジスタＰＭ１とメインドライバ１１２のｎＭＯＳトランジスタＮＭ１は同時にオフにはならず、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時に弱くオンする状態となる。なお、デューティ比とは、“Ｈ”及び“Ｌ”期間の１サイクルに対する“Ｈ”期間の割合を指す。例えば、伝送線路のインピーダンスが６０ohmの場合、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１を１／２オンする状態のインピーダンスをそれぞれ１２０ohmとすると、出力インピーダンスは６０ohmとなるので、反射波を完全に吸収することができる。
【００３９】
これにより、遠端から反射されたデータＤＱの反射波を、メインドライバ１１２のｐＭＯＳドライバとｎＭＯＳドライバで吸収する。このとき、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時に弱くオンするため、貫通電流が多少発生するが、反射波の出力ドライバ１１０内でのさらなる反射を抑えることができる。
【００４０】
一方、終端抵抗部２０２が設けられている場合、すなわち信号TERMENが“Ｈ”の場合には、ｐＭＯＳトランジスタＰＭ９とｎＭＯＳトランジスタＮＭ９が共にオンになり、図６（ｂ）に示すように、信号ＰＯＮｂの“Ｈ”の期間は信号TERMENが“Ｌ”の場合と比較して長くなり、デューティ比は５０％より大きくなる。信号ＮＯＮの“Ｈ”の期間は、信号TERMENが“Ｌ”の場合と比較して短くなり、デューティ比は５０％より小さくなる。このため、メインドライバ１１２のｐＭＯＳトランジスタＰＭ１とメインドライバ１１２のｎＭＯＳトランジスタＮＭ１は同時にオフになる期間が生じる。
【００４１】
これにより、メインドライバ１１２のｐＭＯＳドライバ及びｎＭＯＳドライバに生じる貫通電流を防止することができる。終端抵抗部２０２が設けられている場合には、出力ドライバ１１０から出力されたデータＤＱは終端抵抗部２０２で吸収されるため、反射波は戻ってこない。このため、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時にオフになる期間があってもよい。むしろ貫通電流をなくすために、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時にオフになる期間を積極的に設けたほうがよい。
【００４２】
本実施形態では、出力ドライバ１１０から出力された信号を吸収する終端抵抗の有無を示す制御信号TERMENと、制御信号TERMENに応じて信号ＰＯＮｂ，ＮＯＮのディーティ比を調整する回路１１５を設ける。そして、制御信号TERMENによって、ｐＭＯＳトランジスタＰＭ１を駆動する信号ＰＯＮｂの“Ｈ”期間と、ｎＭＯＳトランジスタＮＭ１を駆動する信号ＮＯＮの“Ｈ”期間の長さを変更する。これにより、出力ドライバからの出力信号を吸収する終端抵抗の有無に応じて、反射波の吸収と貫通電流の発生を調整して、貫通電流を抑制しながら、出力信号の伝送特性を向上させることができる。
【００４３】
次に、第１実施形態の変形例の出力ドライバについて説明する。
【００４４】
図７は、第１実施形態の出力ドライバの他の構成例を示す回路図である。
【００４５】
図７に示す出力ドライバは、図５に示した第１実施形態において、ディーティ比調整回路１１５に換えてディーティ比調整回路１１６を配置した構成を備える。詳述すると、図５に示した回路に対して、ＮＡＮＤ回路１１３の出力段にｐＭＯＳトランジスタＰＭ１０〜ＰＭ１３を追加し、ＮＯＲ回路１１４の出力段にｎＭＯＳトランジスタＮＭ１０〜ＮＭ１３を追加する。
【００４６】
ｐＭＯＳトランジスタＰＭ１０，ＰＭ１１は、ｐＭＯＳトランジスタＰＭ８に比べてトランジスタサイズ（チャネル幅）が２倍である。ｐＭＯＳトランジスタＰＭ１２，ＰＭ１３は、ｐＭＯＳトランジスタＰＭ８に比べてトランジスタサイズが３倍である。ｎＭＯＳトランジスタＮＭ１０，ＮＭ１１は、ｎＭＯＳトランジスタＮＭ８に比べてトランジスタサイズが２倍である。さらに、ｎＭＯＳトランジスタＮＭ１２，ＮＭ１３は、ｎＭＯＳトランジスタＮＭ８に比べてトランジスタサイズが３倍である。
【００４７】
この変形例では、制御信号TERMENが“Ｈ”の場合に、トランジスタサイズの異なる３種類のｐＭＯＳトランジスタを用いて、信号ＰＯＮｂの“Ｈ”期間の長さを複数種類に調整することができる。同様に、トランジスタサイズの異なる３種類のｎＭＯＳトランジスタを用いて、信号ＮＯＮの“Ｈ”期間の長さを複数種類に調整することができる。このような変形例によれば、駆動信号ＰＯＮｂ，ＮＯＮのデューティ比を複数の種類に調整することが可能である。
【００４８】
［第２実施形態］
第２実施形態の出力ドライバについて説明する。ここでは、出力ドライバの構成と、駆動信号ＰＯＮｂ，ＮＯＮの波形について述べる。その他の構成は第１実施形態と同様である。
【００４９】
図８は、第２実施形態の出力ドライバの構成を示す回路図である。
【００５０】
図示するように、第２実施形態は、図５に示した第１実施形態において、ディーティ比調整回路１１５に換えてディーティ比調整回路１１７を配置した構成を備える。詳述すると、ＮＡＮＤ回路１１３とｐＭＯＳトランジスタＰＭ１のゲートとの間には、ｐＭＯＳトランジスタＰＭ２とｎＭＯＳトランジスタＮＭ２からなるインバータＩＶ１と、直列接続されたｎＭＯＳトランジスタＮＭ８，ＮＭ９の一端と、インバータＩＶ２とが接続されている。さらに、直列接続されたｎＭＯＳトランジスタＮＭ８，ＮＭ９の他端には基準電圧ＶSSOが接続されている。
【００５１】
ＮＯＲ回路１１４とｎＭＯＳトランジスタＮＭ１のゲートとの間には、ｐＭＯＳトランジスタＰＭ３とｎＭＯＳトランジスタＮＭ３からなるインバータＩＶ３と、直列接続されたｐＭＯＳトランジスタＰＭ８，ＰＭ９の一端と、インバータＩＶ４とが接続されている。さらに、直列接続されたｐＭＯＳトランジスタＰＭ８，ＰＭ９の他端には電源電圧ＶDDOが接続されている。その他の構成は図５に示した第１実施形態と同様である。
【００５２】
図９（ａ）及び図９（ｂ）は、終端抵抗部の有無による信号ＰＯＮｂ，ＮＯＮの波形を示す図である。
【００５３】
終端抵抗部２０２が設けられていない場合、すなわち信号TERMENが“Ｌ”の場合には、ｎＭＯＳトランジスタＮＭ９とｎＭＯＳトランジスタＮＭ８が共にオンになり、図９（ａ）に示すように、信号ＰＯＮｂの“Ｈ”の期間は信号TERMENが“Ｈ”の場合と比較して短くなり、デューティ比は５０％より小さくなる。信号ＮＯＮの“Ｈ”の期間は、信号TERMENが“Ｈ”の場合と比較して長くなり、デューティ比は５０％より大きくなる。このため、ｐＭＯＳドライバのｐＭＯＳトランジスタＰＭ１とｎＭＯＳドライバのｎＭＯＳトランジスタＮＭ１は同時にオンになる期間が生じる。
【００５４】
これにより、遠端から反射されたデータＤＱの反射波を、メインドライバ１１２のｐＭＯＳドライバとｎＭＯＳドライバで吸収する。このとき、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時にオンするため、貫通電流が発生するが、反射波の出力ドライバ１１０内でのさらなる反射を抑えることを優先する。
【００５５】
一方、終端抵抗部２０２が設けられている場合、すなわち信号TERMENが“Ｈ”の場合には、ｐＭＯＳトランジスタＰＭ９とｎＭＯＳトランジスタＮＭ９が共にオフになり、図９（ｂ）に示すように、信号ＰＯＮｂ，ＮＯＮの波形はほぼ同一となり、デューティ比は５０％に近くなる。このため、ｐＭＯＳドライバのｐＭＯＳトランジスタＰＭ１とｎＭＯＳドライバのｎＭＯＳトランジスタＮＭ１は同時にオンにはならない。
【００５６】
これにより、メインドライバ１１２のｐＭＯＳドライバ及びｎＭＯＳドライバに生じる貫通電流の発生を最小限に抑制することができる。終端抵抗部２０２が設けられている場合には、出力ドライバ１１０から出力されたデータＤＱは終端抵抗部２０２で吸収されるため、反射波は戻ってこない。このため、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時にオンにならないようにして貫通電流を抑制する。
【００５７】
なお、本実施形態は第１実施形態の図７のようにデューティ比調整回路の様々なサイズのトランジスタを組み合わせることで信号ＰＯＮｂ、ＮＯＮのデューティ比を複数の種類に調整することが可能である。
【００５８】
本実施形態では、出力ドライバ１１０から出力された信号を吸収する終端抵抗の有無を示す制御信号TERMENと、制御信号TERMENに応じて信号ＰＯＮｂ，ＮＯＮのディーティ比を調整する回路１１７を設ける。そして、制御信号TERMENによって、ｐＭＯＳトランジスタＰＭ１を駆動する信号ＰＯＮｂの“Ｈ”期間と、ｎＭＯＳトランジスタＮＭ１を駆動する信号ＮＯＮの“Ｈ”期間の長さを変更する。これにより、出力ドライバからの出力信号を吸収する終端抵抗の有無に応じて、反射波の吸収と貫通電流の発生を調整して、貫通電流を抑制しながら、出力信号の伝送特性を向上させることができる。
【００５９】
［第３実施形態］
第３実施形態の出力ドライバについて説明する。ここでは、出力ドライバの構成と、駆動信号ＰＯＮｂ，ＮＯＮの波形について述べる。その他の構成は第１実施形態と同様である。
【００６０】
図１０は、第３実施形態の出力ドライバの構成を示す回路図である。
【００６１】
図示するように、第３実施形態は、図５に示した第１実施形態において、ディーティ比調整回路１１５に換えてディーティ比調整回路１１８を配置した構成を備える。詳述すると、ＮＡＮＤ回路１１３とｐＭＯＳトランジスタＰＭ１のゲートとの間には、ｐＭＯＳトランジスタＰＭ２とｎＭＯＳトランジスタＮＭ２からなるインバータＩＶ１と、直列接続されたｐＭＯＳトランジスタＰＭ８，ＰＭ９の一端と、直列接続されたｎＭＯＳトランジスタＮＭ８，ＮＭ９の一端と、インバータＩＶ２とが接続されている。さらに、直列接続されたｐＭＯＳトランジスタＰＭ８，ＰＭ９の他端には電源電圧ＶDDOが接続され、ｎＭＯＳトランジスタＮＭ８，ＮＭ９の他端には基準電圧ＶSSOが接続されている。
【００６２】
ＮＯＲ回路１１４とｎＭＯＳトランジスタＮＭ１のゲートとの間には、ｐＭＯＳトランジスタＰＭ３とｎＭＯＳトランジスタＮＭ３からなるインバータＩＶ３と、直列接続されたｎＭＯＳトランジスタＮＭ１０，ＮＭ１１の一端と、直列接続されたｐＭＯＳトランジスタＰＭ１０，ＰＭ１１の一端と、インバータＩＶ４とが接続されている。さらに、直列接続されたｎＭＯＳトランジスタＮＭ１０，ＮＭ１１の他端には基準電圧ＶSSOが接続され、ｐＭＯＳトランジスタＰＭ１０，ＰＭ１１の他端には電源電圧ＶDDOが接続されている。その他の構成は図５に示した第１実施形態と同様である。
【００６３】
図１１（ａ）及び図１１（ｂ）は、終端抵抗部の有無による信号ＰＯＮｂ，ＮＯＮの波形を示す図である。
【００６４】
終端抵抗部２０２が設けられていない場合、すなわち信号TERMENが“Ｌ”の場合には、ｐＭＯＳトランジスタＰＭ９とｎＭＯＳトランジスタＮＭ１１が共にオフ、ｎＭＯＳトランジスタＮＭ９とｐＭＯＳトランジスタＰＭ１1が共にオンになり、図１１（ａ）に示すように、信号ＰＯＮｂの“Ｈ”の期間は信号TERMENが“Ｈ”の場合と比較して短くなり、デューティ比は５０％より小さくなる。また、信号ＮＯＮの“Ｈ”の期間は、信号TERMENが“Ｈ”の場合と比較して長くなり、デューティ比は５０％より大きくなる。このため、メインドライバ１１２のｐＭＯＳトランジスタＰＭ１とメインドライバ１１２のｎＭＯＳトランジスタＮＭ１は同時にオンになる期間が生じる。
【００６５】
このように、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時にオンする期間を設けることにより、遠端から反射されたデータＤＱの反射波を、メインドライバ１１２のｐＭＯＳドライバとｎＭＯＳドライバで吸収する。このとき、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時にオンするため、貫通電流が発生するが、反射波の出力ドライバ１１０内でのさらなる反射を抑えることを優先する。
【００６６】
一方、終端抵抗部２０２が設けられている場合、すなわち信号TERMENが“Ｈ”の場合には、ｐＭＯＳトランジスタＰＭ９とｎＭＯＳトランジスタＮＭ１１が共にオン、ｎＭＯＳトランジスタＮＭ９とｐＭＯＳトランジスタＰＭ１１が共にオフになり、図１１（ｂ）に示すように、信号ＰＯＮｂの“Ｈ”の期間は信号TERMENが“Ｌ”の場合と比較して長くなり、デューティ比は５０％より大きくなる。また、信号ＮＯＮの“Ｈ”の期間は、信号TERMENが“Ｌ”の場合と比較して短くなり、デューティ比は５０％より小さくなる。このため、メインドライバ１１２のｐＭＯＳトランジスタＰＭ１とメインドライバ１１２のｎＭＯＳトランジスタＮＭ１は同時にオフになる期間が生じる。
【００６７】
これにより、メインドライバ１１２のｐＭＯＳドライバ及びｎＭＯＳドライバに生じる貫通電流を防止することができる。終端抵抗部２０２が設けられている場合には、出力ドライバ１１０から出力されたデータＤＱは終端抵抗部２０２で吸収されるため、反射波は戻ってこない。このため、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時にオフになる期間があってもよい。むしろ貫通電流をなくすために、ｐＭＯＳトランジスタＰＭ１とｎＭＯＳトランジスタＮＭ１が同時にオフになる期間を積極的に設けたほうがよい。
【００６８】
本実施形態では、出力ドライバ１１０から出力された信号を吸収する終端抵抗の有無を示す制御信号TERMENと、制御信号TERMENに応じて信号ＰＯＮｂ，ＮＯＮのディーティ比を調整する回路１１８を設ける。そして、制御信号TERMENによって、ｐＭＯＳトランジスタＰＭ１を駆動する信号ＰＯＮｂの“Ｈ”期間と、ｎＭＯＳトランジスタＮＭ１を駆動する信号ＮＯＮの“Ｈ”期間の長さを変更する。これにより、出力ドライバからの出力信号を吸収する終端抵抗の有無に応じて、反射波の吸収と貫通電流の発生を調整して、貫通電流を抑制しながら、出力信号の伝送特性を向上させることができる。
【００６９】
以上説明したように第１、第２、第３実施形態によれば、貫通電流を低減すると共に、出力信号の伝送特性を向上させることができる出力ドライバを提供できる。
【００７０】
なおここでは、半導体集積回路と半導体メモリが別々のチップからなり、半導体集積回路に搭載された出力ドライバが半導体メモリを駆動する例を示すが、出力ドライバを含む半導体集積回路と半導体メモリとが同一のチップ上に形成される場合にも適用できる。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１００…半導体集積回路、２００…半導体メモリ、１０１…メモリコントローラ、１０２…入出力回路（Ｉ／Ｏ）、１０３…入出力端子、１１０…出力ドライバ、１１１…プリドライバ、１１２…メインドライバ、１１５，１１６，１１７，１１８…デューティ比調整回路、２０１…メモリ回路、２０２…終端抵抗部、２０３…入出力端子、２０４…配線、３００…伝送線路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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