(57)【要約】      （修正有）【課題】ＥＳＤ耐圧に優れたホール素子およびホール素子を有する半導体装置を提供する。【解決手段】クロス型の感磁部であって、対向する先端部分に入力端子対および出力端子対を有する感磁部を含むホール素子において、前記出力端子対の間隔が、前記入力端子対の間隔よりも長い。略正方形状の基板上に、４つの配線部、４つの電極部、４つの端子および１つの感磁部が配置されている。第１の出力端子３１３および第２の出力端子３１４、第１の入力端子３１１および第２の入力端子３１２について、入力端子対の間隔を表す線分Ｌｉｎに比較して、出力端子対の間隔を表す線分Ｌｏｕｔが長くなるように、感磁部の端子にそれぞれ電気的に結合されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
クロス型の感磁部であって、対向する先端部分に入力端子対および出力端子対を有する感磁部を含むホール素子において、
前記出力端子対の間隔が、前記入力端子対の間隔よりも長いことを特徴とするホール素子。
【請求項２】
略正方形の基板と、
略正方形の金属部と、前記略正方形の金属部の一辺に接続された長方形の金属部とからなり、前記出力端子対と接続される第１の端子が前記長方形に形成された２つの出力配線部と、
略正方形の金属部からなり、前記入力端子対と接続される第２の端子が前記略正方形に形成された２つの入力配線部とを備え、
前記第１の端子の間隔が、前記第２の端子の間隔よりも長いことを特徴とする請求項１に記載のホール素子。
【請求項３】
略正方形の基板と、
略正方形と金属部と、前記略正方形の金属部の一辺に接続された長方形の金属部とからなり、前記基板の四隅に配置された４つの配線部であって、前記出力端子対と接続される第１の端子が前記長方形に形成された２つの出力配線部と、前記入力端子対と接続される第２の端子が前記長方形に形成された２つの入力配線部とを備え、
前記第１の端子の間隔が、前記第２の端子の間隔よりも長くなるように、
前記出力配線部の長方形が前記入力配線部の長方形よりも、前記感磁部の中心よりも遠い位置に配置されていることを特徴とする請求項１に記載のホール素子。
【請求項４】
前記入力端子対の間隔を１としたときに、前記出力端子対の間隔が１．０５以上５以下であることを特徴とする請求項１から請求項３のいずれか一項に記載のホール素子。
【請求項５】
前記入力端子対の間隔を表す線分および前記出力端子対の間隔を表す線分と、対向する電極部の中心同士を結んだそれぞれの線分とがなす角が３０度以上８０度未満のホール素子であることを特徴とする請求項１から請求項４のいずれか一項に記載のホール素子。
【請求項６】
前記感磁部が化合物半導体で構成されることを特徴とする請求項１から請求項５のいずれか一項に記載のホール素子。
【請求項７】
前記感磁部の活性層の膜厚が３０ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１から請求項６のいずれか一項に記載のホール素子。
【請求項８】
請求項１から請求項７のいずれか一項に記載のホール素子を備えたことを特徴とする半導体装置。
【請求項９】
前記半導体装置の面積が２０００００μｍ２以下であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
同一基板上または同一パッケージ内に前記ホール素子を複数備えたことを特徴とする請求項８または請求項９に記載の半導体装置。
【請求項１１】
少なくとも１つ以上の電極部が、複数のホール素子における各々の端子のいずれかに共通して電気的に接続されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記複数のホール素子における入力端子同士が電気的に直列接続されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記複数のホール素子における入力端子同士が電気的に並列接続されたことを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記複数のホール素子のうち、第奇数番目のホール素子における第偶数番目の入力端子と第偶数番目のホール素子における第奇数番目の入力端子が配線部により接続され、
前記複数のホール素子が直列に接続されたことを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記複数のホール素子における各々の第１の入力端子同士がすべて共通の第１の入力電極部に接続され、
前記複数のホール素子における各々の第２の入力端子同士もすべて共通の第２の入力電極部に接続され、
前記複数のホール素子が並列に接続されたことを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はホール素子およびホール素子を用いた半導体装置に関し、より詳細には、入力端子対と出力端子対とを有する感磁部を含むホール素子およびホール素子を用いた半導体装置に関する。
【背景技術】
【０００２】
従来、磁気センサは、電流検出素子や位置検出素子などに広く応用されており、近年では、高精度化が進むとともに、小型軽量化および高信頼性の要求が高まっている。
【０００３】
磁気センサの代表例として、出力のヒステリシスがなく、数１００ｍＴまで出力が飽和しない特長を持つホール素子がある。
【０００４】
ホール素子は、入力端子対と出力端子対を有する感磁部を含むホール素子が一般的であり、入力端子対に所望のバイアスを印加し、出力端子対からの出力に基づいて感磁部に加わる磁気を検出する。
【０００５】
一方、ホール素子の小型軽量化は、感磁部のサイズが小さくなることにも繋がり、感磁部のサイズが小さいと、実装時に静電気により素子が破壊される懸念がある。
【０００６】
ここで、「端子」とは、感磁部に電気信号（電流や電圧）を入力し、または感磁部からの電気信号を出力するための領域を意味する。換言するならば、感磁部に電極部または配線部が接している領域が端子を構成する。
【０００７】
また、「端子対」とは、入力端子ならば対向する２つの入力端子の１対、出力端子ならば対向する２つの出力端子の１対をいう。
【０００８】
そして、「端子と端子との間隔」、「端子（対）の間隔」とは、端子と対向する他方の端子とを結んだときの最短距離を意味する。２つの端子が平行に存在していれば、存在する平行な線に対して垂直方向の線分で結んだ時の長さが、前述の端子と対向する他方の端子との距離となる。
【０００９】
図１に、特許文献１に記載のホール素子における感磁部の入力端子対および出力端子対の配置の例を示し、図２に、特許文献２に記載のホール素子における感磁部の入力端子対および出力端子対の配置の例を示す。
【００１０】
特許文献１に記載のホール素子は、図１を参照すると、感磁部の入力端子対の入力端子１１１と入力端子１１２との間隔を表す線分Ｌｉｎと、出力端子対の出力端子１１３と出力端子１１４との間隔を表す線分Ｌｏｕｔが、正方形状のチップ（基板）の下辺に対してそれぞれ左右４５度傾いた対角型で配置されている。
【００１１】
特許文献２に記載のホール素子は、図２を参照すると、感磁部の入力端子対の入力端子２１１と入力端子２１２との間隔を表す線分Ｌｉｎ、出力端子対の出力端子２１３と出力端子２１４との間隔を表す線分Ｌｏｕｔが、正方形状のチップの下辺に対して平行、垂直になるように配置されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平１１−２６８３５号公報
【特許文献２】特開平７−９９３４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来のホール素子の感磁部の形状は、特許文献１及び２にも示されるように、入力端子対の間隔を表す線分Ｌｉｎと、出力端子対の間隔を表す線分Ｌｏｕｔとの長さが等しいことが技術常識であった（図１，２において、Ｌｉｎ＝Ｌｏｕｔ）。これは、入力端子対間の感磁部領域の幅Ｗｉｎと長さＬｉｎの比がホール素子の特性（例えば入力抵抗や定電圧駆動時のホール出力電圧）を決める主要因であることに起因する。すなわち、ＷｉｎとＬｉｎの長さが定まったならば、ホール素子のレイアウト領域内に感磁部を形成するためには、出力端子対間の感磁部領域を、すでに大きさの定まった入力端子対間の感磁部領域と同じ形状にすれば効率的にレイアウトできることが当業者にとっての技術常識であったことに起因していると推考する。
【００１４】
しかしながら、入力端子対の間隔を表す線分Ｌｉｎと、出力端子対の間隔を表す線分Ｌｏｕｔとの長さが等しい感磁部を有する従来のホール素子は、ＥＳＤ耐圧が必ずしも十分ではない。
【００１５】
従来のホール素子全体のチップサイズを小型化すると、上述より入力端子対の間隔を表す線分Ｌｉｎと、出力端子対の間隔を表す線分Ｌｏｕｔとの長さが等しいため、線分Ｌｉｎとともに線分Ｌｏｕｔも短くなる。出力端子対の間隔を表す線分Ｌｏｕｔが短くなると、ＥＳＤの懸念はより顕著になり、実装基板や部品の組付けの生産ラインにＥＳＤ対策を施さなければならない。特に、ディスクリート半導体製品として生産される化合物半導体のホール素子では、ＥＳＤによる破壊のリスクが高く、ＥＳＤ耐圧の改善が重要である。
【００１６】
ここで、ＥＳＤ耐圧を上げるために、出力端子対の間隔をただ広くするだけなら、ホール素子の面積の増大となり、ホール素子の小型化の要求に応えることができない。
【００１７】
すなわち、本発明は、ＥＳＤ耐圧に優れたホール素子およびホール素子を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明は、このような目的を達成するために、請求項１に記載の発明は、クロス型の感磁部であって、対向する先端部分に入力端子対および出力端子対を有する感磁部を含むホール素子において、前記出力端子対の間隔が、前記入力端子対の間隔よりも長いことを特徴とする。これにより、ＥＳＤ耐圧を上げることができる。
【００１９】
請求項２に記載の発明は、請求項１に記載のホール素子であって、略正方形の基板と、略正方形の金属部と、前記略正方形の金属部の一辺に接続された長方形の金属部とからなり、前記出力端子対と接続される第１の端子が前記長方形に形成された２つの出力配線部と、略正方形の金属部からなり、前記入力端子対と接続される第２の端子が前記略正方形に形成された２つの入力配線部とを備え、前記第１の端子の間隔が、前記第２の端子の間隔よりも長いことを特徴とする。これにより、レイアウト領域を広げることなくＥＳＤ耐圧を上げることができる。
【００２０】
請求項３に記載の発明は、請求項１に記載のホール素子であって、略正方形の基板と、略正方形と金属部と、前記略正方形の金属部の一辺に接続された長方形の金属部とからなり、前記基板の四隅に配置された４つの配線部であって、前記出力端子対と接続される第１の端子が前記長方形に形成された２つの出力配線部と、前記入力端子対と接続される第２の端子が前記長方形に形成された２つの入力配線部とを備え、前記第１の端子の間隔が、前記第２の端子の間隔よりも長くなるように、前記出力配線部の長方形が前記入力配線部の長方形よりも、前記感磁部の中心よりも遠い位置に配置されていることを特徴とする。これにより、レイアウト領域を広げることなくＥＳＤ耐圧を上げることができる。
【００２１】
請求項４に記載の発明は、請求項１から請求項３のいずれか一項に記載のホール素子であって、前記入力端子対の間隔を１としたときに、前記出力端子対の間隔が１．０５以上５以下であることを特徴とする。これにより、レイアウト領域を広げることなくＥＳＤ耐圧を上げることができる。
【００２２】
請求項５に記載の発明は、請求項１から請求項４のいずれか一項に記載のホール素子であって、前記入力端子対の間隔を表す線分とおよび前記出力端子対の間隔を表す線分と、対向する電極部の中心同士を結んだそれぞれの線分とがなす角が３０度以上８０度未満であることを特徴とする。これにより、配置面積的に効率的なレイアウトが可能となる。
【００２３】
請求項６に記載の発明は、請求項１から請求項５のいずれか一項に記載のホール素子であって、前記感磁部が化合物半導体で構成されることを特徴とする。これにより、感磁部が化合物半導体であっても、レイアウト領域を広げることなくＥＳＤ耐圧を上げることができる。
【００２４】
請求項７に記載の発明は、請求項１から請求項６のいずれか一項に記載のホール素子であって、前記感磁部の活性層の膜厚が３０ｎｍ以上１００ｎｍ以下であることを特徴とする。これにより、感磁部の活性層の膜厚を特定し、レイアウト領域を広げることなくＥＳＤ耐圧を上げることができる。
【００２５】
請求項８に記載の発明は、半導体装置であって、請求項１から請求項７のいずれか一項に記載のホール素子を備えたことを特徴とする。これにより、実施形態であるホール素子を備えた半導体装置のレイアウト領域を広げることなくＥＳＤ耐圧を上げることができる。
【００２６】
請求項９に記載の発明は、請求項８に記載の半導体装置であって、前記半導体装置の面積が２０００００μｍ２以下であることを特徴とする。これにより、レイアウトが限られている小型化と絡めたＥＳＤ耐圧の効果が上昇する。
【００２７】
請求項１０に記載の発明は、請求項８または請求項９に記載の半導体装置であって、同一基板上または同一パッケージ内に前記ホール素子を複数備えたことを特徴とする。これにより、レイアウトが限られている小型化と絡めたＥＳＤ耐圧の効果が上昇する。
【００２８】
請求項１１に記載の発明は、請求項１０に記載の半導体装置であって、少なくとも１つ以上の電極部が、複数のホール素子における各々の端子のいずれかに共通して電気的に接続されたことを特徴とする。これにより、複数のホール素子においても、レイアウトが限られている小型化と絡めたＥＳＤ耐圧の効果が上昇する。
【００２９】
請求項１２に記載の発明は、請求項１０に記載の半導体装置であって、前記複数のホール素子における入力端子同士が電気的に直列接続されたことを特徴とする。これにより、複数のホール素子の直列接続においても、レイアウトが限られている小型化と絡めたＥＳＤ耐圧の効果が上昇する。
【００３０】
請求項１３に記載の発明は、請求項１０に記載の半導体装置であって、前記複数のホール素子における入力端子同士が電気的に並列接続されたことを特徴とする。これにより、複数のホール素子の並列接続においても、レイアウトが限られている小型化と絡めたＥＳＤ耐圧の効果が上昇する。
【００３１】
請求項１４に記載の発明は、請求項１２に記載の半導体装置であって、前記複数のホール素子のうち、第奇数番目のホール素子における第偶数番目の入力端子と第偶数番目のホール素子における第奇数番目の入力端子が配線部により接続され、前記複数のホール素子が直列に接続されたことを特徴とする。これにより、複数のホール素子の直列接続においても、レイアウトが限られている小型化と絡めたＥＳＤ耐圧の効果が上昇する。
【００３２】
請求項１５に記載の発明は、請求項１３に記載の半導体装置であって、前記複数のホール素子における各々の第１の入力端子同士がすべて共通の第１の入力電極部に接続され、前記複数のホール素子における各々の第２の入力端子同士もすべて共通の第２の入力電極部に接続され、前記複数のホール素子が並列に接続されたことを特徴とする。これにより、複数のホール素子の並列接続においても、レイアウトが限られている小型化と絡めたＥＳＤ耐圧の効果が上昇する。
【発明の効果】
【００３３】
以上説明したように、本発明によれば、ＥＳＤ耐圧に優れたホール素子およびホール素子を用いた半導体装置を提供することが可能になる。
【図面の簡単な説明】
【００３４】
【図１】従来のホール素子における感磁部の入力端子対および出力端子対の配置の例を示す図である。
【図２】従来のホール素子における感磁部の入力端子対および出力端子対の配置の例を示す図である。
【図３】本発明に係るホール素子の第１の実施形態を説明するための構成図である。
【図４】本発明に係るホール素子における、入力端子対の間隔を表す線分および出力端子対の間隔を表す線分と、対向する電極部の中心同士を結んだそれぞれの線分とがなす角θ1が約３０度のホール素子の図例である。
【図５】本発明に係るホール素子における、入力端子対の間隔を表す線分および出力端子対の間隔を表す線分と、対向する電極部の中心同士を結んだそれぞれの線分とがなす角θ2が約８０度のホール素子の図例である。
【図６】本発明に係るホール素子の第２の実施形態を説明するための構成図である。
【図７】本発明に係るホール素子の第２の実施形態を並列に構成した構成図である。
【図８】本発明に係るホール素子の第２の実施形態を直列に構成した構成図である。
【図９】入力端子対の間隔を表す線分Ｌｉｎを９０μｍに固定し、出力端子対の間隔を表す線分Ｌｏｕｔを９０μｍ、１５０μｍ、１８０μｍ、２００μｍに変化させた場合の、ホール素子のＥＳＤ破壊電圧の関係を示す図である。
【図１０】本発明に係るホール素子の製造工程を示す図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。
【００３６】
（第１の実施形態）  
図３は、本発明に係るホール素子の第１の実施形態を説明するための構成図である。
【００３７】
図３における平面図を参照すると、略正方形状の基板上に、４つの配線部、４つの電極部、４つの端子および１つの感磁部が配置されている。
【００３８】
第１の出力端子３１３および第２の出力端子３１４、第１の入力端子３１１および第２の入力端子３１２について、入力端子対の間隔を表す線分Ｌｉｎに比較して、出力端子対の間隔を表す線分Ｌｏｕｔが長くなるように、感磁部の端子にそれぞれ電気的に結合されている。つまり、第１の出力端子３１３と第２の出力端子３１４との距離をなす線分が、第１の入力端子３１１と第２の入力端子３１２との距離をなす線分よりも長くなるように配置されている。
【００３９】
配線部の形状は、略正方形の１辺に長方形の短い辺が結合した形で構成され、配線部は、２つの入力配線部と、２つの出力配線部を含む。電極部は、配線部の略正方形状部分の上部に、設けられている。
【００４０】
特に、第１の出力配線部３３３および第２の出力配線部３３４の形状について、略正方形の１辺に結合された長方形は、入力端子対の間隔を表す線分Ｌｉｎに比較して、出力端子対の間隔を表す線分Ｌｏｕｔが長くなるように、結合されている。つまり、出力配線部の形状の一部である長方形が、入力配線部の形状の一部である長方形と比較して、感磁部の中心を基準として、より遠い位置に配置されている。
【００４１】
第１の出力端子３１３および第２の出力配線部３１４、第１の入力端子３１１および第２の入力配線部３１２について、入力端子対の間隔を表す線分Ｌｉｎに比較して、出力端子対の間隔を表す線分Ｌｏｕｔが長くなるように、結合されている。つまり、第１の出力端子３１３と第２の出力端子３１４の距離をなす線分が、第１の入力端子３１１と第２の入力端子３１２の距離をなす線分よりも長くなるように配置されている。
【００４２】
配線部における端子の形状は、略長方形状で構成され、端子は、配線部の長方形の部分に基板の内側に向けて、設けられている。端子は、感磁部３０１の出力端子対に接続される第１の端子対３１３，３１４と、感磁部３０１の入力端子対に接続される第２の端子対３１１，３１２とからなる。電極部を含む配線部は、基板の四隅に配置されている。４組の配線部は、クロス型の感磁部３０１の４つの先端の辺の部分と、略長方形状の端子によってそれぞれ接続されている。
【００４３】
本実施形態の感磁部３０１は、入力端子対に挟まれた入力領域と、出力端子対に挟まれた出力領域とが垂直に交差するクロス型の感磁部３０１となっており、対向する先端部分に入力端子対および出力端子対を有する。
【００４４】
クロス型の感磁部３０１は、出力端子対の間隔を表す線分Ｌｏｕｔが、入力端子対の間隔を表す線分Ｌｉｎに比較して、長くなるように、構成されている。
【００４５】
図中、第１の入力電極部３２１、第２の入力電極部３２２、第１の出力電極部３２３および第２の出力電極部３２４は、第１および第２の端子対３１１、３１２、３１３、３１４に電気的に接続される。図３に記載の第１の実施形態では、第１の入力端子３１１、第２の入力端子３１２、第１の出力端子３１３および第２の出力端子３１４の各々と電極部とは配線部でそれぞれ電気的に接続されているが、配線部の材料や構造によっては、配線部自身が電極部としての役割を担ってもよい。
【００４６】
ここで、本実施形態の感磁部３０１は、第１の入力端子３１１と第２の入力端子３１２の距離（入力端子対の間隔）よりも第１の出力端子３１３と第２の出力端子３１４の距離（出力端子対の間隔）が大きくなっている。すなわち、Ｌｉｎ＜Ｌｏｕｔの関係となっている。入力端子対の間隔よりも出力端子対の間隔を大きくすることで、ＥＳＤ耐圧が向上する。
【００４７】
ＥＳＤ耐圧の向上は、ホール素子の感磁部が化合物半導体で構成されているときにより顕著に生かされる。また、感磁部３０１が化合物半導体で構成されている場合、感磁部３０１の活性層の膜厚が３０ｎｍ以上１００ｎｍ以下の場合にさらに顕著に生かされる。
【００４８】
第１の実施形態のホール素子は、前述した第１の入力端子３１１と第２の入力端子３１２の間隔を表す線分、および第１の出力端子３１３と第２の出力端子３１４の間隔を表す線分が、対向する電極部の中心点同士を結んで構成される２辺（線分）の同一直線上に存在しない形状のホール素子である。各端子と電極部をこのように配置することにより、ホール素子の特性を変えず、かつＥＳＤ耐圧を向上しながら、ホール素子のチップ面積を増大させる必要がなくなる。
【００４９】
また、前述した第１の入力端子３１１と第２の入力端子３１２との間隔を表す線分および第１の出力端子３１３と第２の出力端子３１４との間隔を表す線分と、対向する電極部の中心同士を結んだそれぞれの線分とがなす角が３０度以上８０度未満のホール素子であれば、チップサイズを増大させることなく、ホール素子の特性を変えず、かつＥＳＤ耐圧を向上することができる。
【００５０】
図４および図５は、上記の応用例を示す。図４は、入力端子対の間隔を表す線分および出力端子対の間隔を表す線分と、対向する電極部の中心同士を結んだそれぞれの線分とがなす角θ1が約３０度のホール素子の例を示し、図５は、入力端子対の間隔を表す線分および出力端子対の間隔を表す線分と、対向する電極部の中心同士を結んだそれぞれの線分とがなす角θ2が約８０度のホール素子の例を示す。
【００５１】
入力端子対の間隔よりも出力端子対の間隔を大きくすることによるＥＳＤ耐圧改善の効果は、前述した第１の入力端子３１１と第２の入力端子３１２の間隔を表す線分、および第１の出力端子３１３と第２の出力端子３１４の間隔を表す線分が、対向する電極部の中心同士を結んだそれぞれの線分の略同一直線上に存在する対角型のホール素子でも同様に得られる。
【００５２】
ＥＳＤ耐圧改善の観点から、出力端子対の間隔は、入力端子対の間隔を１としたときに、１．０５以上５以下であることが好ましい。ＥＳＤ耐性をより向上させる観点からは、１．７以上であることがより好ましい。また、第１の実施形態のような形状のホール素子においてチップ面積を増大させない効果をより生かすためには、出力端子対の間隔は、２．２以下であることがより好ましい。
【００５３】
本実施形態のホール素子を備えた半導体装置は、同様にＥＳＤ耐圧が向上する。半導体装置の面積が２０００００μｍ２以下である場合、感磁部および電極部のレイアウトに大きな制約がかかるが、本実施形態のホール素子を有することにより、レイアウトの制約内でありながら、ＥＳＤ耐圧を向上させることが可能である。半導体装置の面積が１０００００μｍ２以下である場合、８００００μｍ２以下である場合、６００００μｍ２以下である場合、レイアウトの制約は段階的に大きくなるが、そのような制約下においても、本実施形態のホール素子を有することにより、レイアウトの制約内でありながら、ＥＳＤ耐圧を向上させることが可能である。
【００５４】
（第２の実施形態）  
図６は本発明に係るホール素子の第２の実施形態を説明するための構成図である。図中、第１の感磁部４０１の第２の入力端子４１２と、第２の感磁部４０２の第１の入力端子４１５は、配線部によって電気的に接続されている。ここで、電極部４２１をグラウンドに接続し、電極部４２６を入力電源に接続することで、直列接続されている第１の感磁部４０１と第２の感磁部４０２の入力端子に入力電圧または入力電流を供給することが可能になる。第１の感磁部４０１のＬｉｎとＷｉｎ、第２の感磁部４０２のＬｉｎとＷｉｎが同一であれば、各感磁部に入力される電流または電圧は等しくなる。図６に記載の第２の実施形態では第１の感磁部４０１と第２の感磁部４０２は直列接続されているが、図７に示すように並列接続される形態であってもよい。また、図６では２つの感磁部が直列接続された実施形態を例に挙げたが、図８に示すように３つ以上の感磁部が直列接続されていてもよいし、３つ以上の感磁部が並列接続されていてもよい。
【００５５】
第１の実施形態のホール素子と同様に、第２の実施形態の２つ感磁部は、第１の入力端子と第２の入力端子の距離（入力端子対の間隔）よりも第１の出力端子と第２の出力端子（出力端子対の間隔）の距離が大きくなっている。すなわち、Ｌｉｎ＜Ｌｏｕｔの関係となっている。入力端子対の間隔よりも出力端子対の間隔を大きくすることで、ＥＳＤ耐圧が向上する。
【００５６】
また、第２の入力電極部４２２は、第１の感磁部４０１の第２の入力端子４１２と第２の感磁部４０２の第１の入力端子４１５の両方に接続されている。このような構成を採用することにより、ホール素子の特性を変化させることなくＥＳＤ耐圧を向上し、かつ、より小型化が可能な、２つの感磁部を有するホール素子を得ることが出来る。
【００５７】
図９は、入力端子対の間隔を表す線分Ｌｉｎを９０μｍに固定し、出力端子対の間隔を表す線分Ｌｏｕｔを９０μｍ、１５０μｍ、１８０μｍ、２００μｍに変化させたときの出力端子対の間隔とホール素子のＥＳＤ破壊電圧の関係を示す図である。ＥＳＤ破壊電圧は、マシンモデルで試験した結果である。ＥＳＤ破壊電圧をマシンモデルで試験する場合、感磁部の入力端子対から出力端子対への距離によりＥＳＤ耐圧が決定される。ここで入力端子対の間隔を固定する場合、出力端子対の間隔でＥＳＤ耐圧が決定されることになる。図９では、出力端子対の間隔を大きくすることで、ＥＳＤ破壊電圧が大きくなり、ＥＳＤ耐圧が改善することが理解される。
【００５８】
マシンモデルＥＳＤ試験での破壊電圧は、１００Ｖ未満であるとホール素子を基板実装する際や部品の組み付けラインでのＥＳＤ対策が必須になるが、１００Ｖ以上の破壊電圧を有していれば、ＥＳＤ対策が緩和され、前述の基板実装や部品組み付けでのホール素子の取り扱いが容易になる。本発明により、Ｌｏｕｔ＝１５０μｍ（Ｌｉｎを１としたときに、Ｌｏｕｔは１．７）において、ＥＳＤ試験での破壊電圧は１００Ｖ以上を達成している。
【００５９】
さらに、第１の実施形態のホール素子は、前述した第１の入力端子３１１と第２の入力端子３１２の間隔を表す線分および第１の出力端子３１３と第２の出力端子３１４の間隔を表す線分が、対向する電極部の中心点同士のみを結んで構成される２辺（線分）の同一直線上に存在しない形状のホール素子のレイアウトに基づけば、Ｌｏｕｔ＝２００μｍ（Ｌｉｎを１としたときに、Ｌｏｕｔは２．２）までは、チップ面積を増大することなく、ＥＳＤ耐圧改善の効果を大きくできる。
【００６０】
以上説明したように、本発明の実施形態によれば、ＥＳＤ耐圧に優れたホール素子およびホール素子を用いた半導体装置を提供することが可能になる。
【００６１】
（製造方法）  
本発明のホール素子は公知の方法を用いて製造することが可能である。以下に、本発明のホール素子の製造方法の一例を、図１０を参照しながら説明する。
【００６２】
まず、ＧａＡｓ基板７１０上に分子線エピタキシー法により化合物半導体からなる活性層７２０を成膜した後（図１０（ａ））、リソグラフィーおよびエッチングによる微細加工で感磁部７３０を形成する（図１０（ｂ））。次に、ＰＣＶＤにより保護膜７４０を成膜した後（図１０（ｃ））、感磁部７３０の各端子となるコンタクトホール７５１、７５２を形成し（図１０（ｄ１）、図１０（ｄ２））、電極部７６０を蒸着で形成して作製する（図１０（ｅ１）、図１０（ｅ２））。ここで、コンタクトホールとしては、図１０（ｄ１）に示したように、感磁部７３０の端部に形成してもよいし、図１０（ｄ２）に示したように、感磁部７３０の平面部に設けてもよい。
【産業上の利用可能性】
【００６３】
本発明は、磁気センサに用いる、ホール素子及び半導体装置に関するものである。
【符号の説明】
【００６４】
１０１，２０１，３０１，７３０  感磁部
１２１，２２１，３２１，４２１，４２６  第１の入力電極部
１２２，２２２，３２２，４２２  第２の入力電極部
１２３，２２３，３２３，４２３，４２７  第１の出力電極部
１２４，２２４，３２４，４２４，４２８  第２の出力電極部
１１１，２１１，３１１，４１１，４１５  第１の入力端子
１１２，２１２，３１２，４１２，４１６  第２の入力端子
１１３，２１３，３１３，４１３，４１７  第１の出力端子
１１４，２１４，３１４，４１４，４１８  第２の出力端子
３３０  配線部
３３１，４４１，４４６  第１の入力配線部
３３２，４４１  第２の入力配線部
３３３，４４３，４４７  第１の出力配線部
３３４，４４４，４４８  第２の出力配線部
４０１  第１の感磁部
４０２  第２の感磁部
７１０  ＧａＡｓ基板
７２０  化合物半導体からなる活性層
７４０  保護膜
７５１，７５２  コンタクトホール
７６０  電極部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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