(57)【要約】【課題】構成の小型化を図った液晶表示装置を提供する。【解決手段】保持部１６１は、１本の行走査線Ｇを介して垂直走査回路１２から出力された行選択信号に応じて、１本の列データ線Ｖを介して階調電圧選択回路１４から出力された階調電圧をサンプリングして保持する。出力部１６２は、保持部１６１に保持された階調電圧に対応した画素駆動電圧を出力する。画素部１６４は、出力部１６１から出力されて画素電極ＰＥに印加される画素駆動電圧と、共通電極ＣＥに印加される電圧との電位差に応じて液晶ＬＣを駆動する。印加制御部１６３は、画素電極に画素駆動電圧を選択的に印加制御する。【選択図】図２
2014130219.tif 000002
【特許請求の範囲】
【請求項１】
複数本の列データ線と複数本の行走査線とが交差する複数の交差部のそれぞれに画素回路が配置され、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それぞれのサブフレームを表示すべき階調に応じて複数の画素駆動電圧により前記画素回路が駆動され、１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで表示を行う表示部と、
前記複数本の行走査線を選択する行選択信号を順次出力する垂直走査回路と、
前記複数本の列データ線のそれぞれに対応した階調電圧を選択する階調電圧選択信号を出力する水平走査回路と、
前記水平走査回路から出力された階調電圧選択信号に基づいて、複数の階調電圧を択一的に選択し、選択した階調電圧をそれぞれ対応した前記列データ線に出力する階調電圧選択回路と、を備え、
前記画素回路は、
対応する行走査線を介して前記垂直走査回路から出力された行選択信号に応じて、対応する列データ線を介して前記階調電圧選択回路から出力された階調電圧をサンプリングして保持する保持部と、
前記保持部に保持された階調電圧に対応した画素駆動電圧を出力する出力部と、
前記出力部から出力されて画素電極に印加される画素駆動電圧と、共通電極に印加される電圧との電位差に応じて液晶を駆動する画素部と、
前記画素電極に画素駆動電圧を選択的に印加制御する印加制御部と、
を備える
ことを特徴とする液晶表示装置。
【請求項２】
前記保持部は、ゲート端子が前記行走査線に接続され、ドレイン端子が前記列データ線に接続された第１トランジスタと、前記第１トランジスタのソース端子に接続されて階調電圧を保持する容量とで構成され、
前記出力部は、ゲート端子が前記容量の一端に接続され、前記ゲート端子に与えられる階調電圧に応じた画素駆動電圧をソース端子から出力する第３トランジスタと、ドレイン端子が前記第３トランジスタのソース端子に接続され、ゲート端子に与えられる定電流設定信号にしたがって前記第３トランジスタに定電流を供給する第２トランジスタとを備えたソースフォロワ回路で構成され、
前記印加制御部は、対応する印加制御信号線を介してゲート端子に与えられる印加制御信号にしたがって、画素駆動電圧を前記画素電極に印加制御する第４トランジスタで構成される
ことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記ソースフォロワ回路は、前記ソースフォロワ回路の入出力特性に応じて、前記複数の階調電圧に応じて出力される複数の画素駆動電圧が線形となるように、前記複数の階調電圧が設定される
ことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記画素回路は、表示部を構成するすべての画素回路に階調電圧が保持されて書き込まれた後、画素回路の液晶は、１行毎に駆動されて表示され、または２以上の複数行が一括して同時に駆動されて表示される
ことを特徴とする請求項１〜３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記階調電圧は、電圧値の異なる３以上の電圧で構成される
ことを特徴とする請求項１〜４のいずれか１項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶素子を交流駆動して画像表示を行う液晶表示装置に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す特許文献１に記載されたものが知られている。この文献には、画素駆動電極に正極性の画素信号と負極性の画素信号とを交互に書き込む動作と、書き込んだ画素信号を読み出す（表示）動作とを繰り返すことで、液晶素子を交流駆動する液晶表示装置が記載されている。この装置は、１つの液晶素子に対して、２系統のデータ線を備える。また、この装置は、２系統のデータ線に対応して画素信号を書き込む２系統の書き込み回路、ならびに２系統の読み出し回路を備える。
【０００３】
正極性の画素信号は、一方の系統のデータ線ならびに書き込み回路を用いて液晶素子に書き込まれる。書き込まれた画素信号は、一方の系統の読み出し回路により液晶素子に読み出されて表示される。負極性の画素信号は、他方の系統のデータ線ならびに書き込み回路を用いて液晶素子に書き込まれる。書き込まれた画素信号は、他方の系統の読み出し回路により液晶素子に読み出されて表示される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来の技術では、液晶素子を交流駆動するために、１つの液晶素子に対して２系統のデータ線と、２系統の書き込み回路ならびに読み出し回路を必要としていた。このため、構成が大型化するといった不具合を招いていた。
【０００６】
本発明の目的は、構成の小型化を図った液晶表示装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明は、複数本の列データ線（Ｖ）と複数本の行走査線（Ｇ）とが交差する複数の交差部のそれぞれに画素回路（１６）が配置され、各フレームを１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成し、それぞれのサブフレームを表示すべき階調に応じて複数の画素駆動電圧により前記画素回路が駆動され、１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで表示を行う表示部（１１）と、前記複数本の行走査線を選択する行選択信号を順次出力する垂直走査回路（１２）と、前記複数本の列データ線のそれぞれに対応した階調電圧を選択する階調電圧選択信号を出力する水平走査回路（１３）と、前記水平走査回路から出力された階調電圧選択信号に基づいて、複数の階調電圧を択一的に選択し、選択した階調電圧をそれぞれ対応した前記列データ線に出力する階調電圧選択回路（１４）とを備え、前記画素回路は、対応する行走査線を介して前記垂直走査回路から出力された行選択信号に応じて、対応する列データ線を介して前記階調電圧選択回路から出力された階調電圧をサンプリングして保持する保持部（１６１）と、前記保持部に保持された階調電圧に対応した画素駆動電圧を出力する出力部（１６２）と、前記出力部から出力されて画素電極（ＰＥ）に印加される画素駆動電圧と、共通電極（ＣＥ）に印加される電圧との電位差に応じて液晶を駆動する画素部（１６４）と、 前記画素電極に画素駆動電圧を選択的に印加制御する印加制御部（１６３）とを備えることを特徴とする液晶表示装置を提供する。
【発明の効果】
【０００８】
本発明の液晶表示装置によれば、画素回路を小型にして装置全体を小型化することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る液晶表示装置の全体構成を示す図である。
【図２】画素回路の一回路構成を示す図である。
【図３】ソースフォロワ回路の入出力特性を示す図である。
【図４】本発明の第１実施形態に係る液晶表示装置の駆動方法の一例を説明するためのタイミングチャートである。
【図５】図４（ｂ），（ｃ），（ｄ）の詳細なタイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００１０】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１１】
（第１実施形態）
図１を参照して、本発明の第１実施形態に係る液晶表示装置の構成を説明する。図１において、液晶表示装置は、表示部１１、垂直走査回路１２、水平走査回路１３、階調電圧選択回路１４、制御信号生成回路１５ならびに画素回路１６を備える。
【００１２】
表示部１１は、ｍ本の列データ線Ｖ（Ｖ１〜Ｖｍ）とｎ本の行走査線Ｇ（Ｇ１〜Ｇｎ）との各交差部にマトリクス状に配置された複数（ｍ×ｎ個）の画素回路１６を備える。表示部１１は、表示する画像信号の各フレームを、１フレーム期間より短時間である表示期間をもつ複数のサブフレームにより構成する。それぞれのサブフレームは、前半部と後半部とで構成される。
【００１３】
表示部１１は、それぞれのサブフレームを表示すべき階調に応じて、複数の画素駆動電圧により画素回路１６を駆動する。これにより、１フレームの画像を表示すべき階調に応じたサブフレームの組み合わせで画像を表示する。
【００１４】
垂直走査回路１２は、それぞれの行走査線Ｇ１〜Ｇｎに接続されている。垂直走査回路１２は、垂直走査スタート信号ならびに垂直走査クロック信号に基づいて、行走査線Ｇ１〜Ｇｎに対して、例えば行走査線Ｇ１からＧｎに順次行選択信号を供給し、行走査線Ｇ１〜Ｇｎを順次選択する。
【００１５】
水平走査回路１３は、それぞれの列データ線Ｖ１〜Ｖｍに接続されている。水平走査回路１３は、それぞれの列データ線Ｖ１〜Ｖｍに対応して、階調電圧を選択する階調電圧選択信号ＳＶ（ＳＶ１〜ＳＶｍ）を出力する。
【００１６】
水平走査回路１３は、シフトレジスタ回路１３１、ラッチ回路１３２ならびにデコーダ１３３を備える。
【００１７】
シフトレジスタ回路１３１は、シフトクロック信号に基づいて、選択データを順次シフトして入力する。選択データは、４つの階調電圧Ｖｐ（Ｖｐ１〜Ｖｐ４）を選択する２ビットのデータで構成され、それぞれの列データ線Ｖ１〜Ｖｍに対応して設けられている。シフトレジスタ回路１３１は、各列データ線Ｖ１〜Ｖｍのそれぞれに対応した２ビットの選択データをｍ本の列データ線Ｖ１〜Ｖｍ分入力する。すなわち、シフトレジスタ回路１３１は、１回のシフト入力において、１本の行走査線Ｇに接続されたｍ個の画素回路１６のそれぞれに対応した選択データを入力する。
【００１８】
ラッチ回路１３２は、ラッチ信号に基づいて、シフトレジスタ回路１３１に入力された選択データを一括してラッチして保持する。
【００１９】
デコーダ１３３は、ラッチ回路１３２にラッチされた、２ビットの選択データをそれぞれデコードし、それぞれの列データ線Ｖ１〜Ｖｍに対応した階調電圧選択信号ＳＶを生成する。デコーダ１３３は、生成した階調電圧選択信号ＳＶを階調電圧選択回路１４に出力する。
【００２０】
階調電圧選択回路１４は、複数のスイッチ回路ＳＷ（ＳＷ１〜ＳＷｍ）を備える。スイッチ回路ＳＷ１〜ＳＷｍは、列データ線Ｖ１〜Ｖｍに一対一に対応して設けられている。各スイッチ回路ＳＷには、それぞれ異なる電圧値の４つの階調電圧Ｖｐ（Ｖｐ１〜Ｖｐ４）が外部から入力される。４つの階調電圧Ｖｐ１〜Ｖｐ４の電圧の大小関係は、例えば０＜Ｖｐ１＜Ｖｐ２＜Ｖｐ３＜Ｖｐ４≦ＶＤＤ（電源電圧）となるように設定される。各スイッチ回路ＳＷは、対応する階調電圧選択信号ＳＶに基づいて、４つの階調電圧Ｖｐのいずれか１つの階調電圧Ｖｐを選択する。各スイッチ回路ＳＷは、選択した階調電圧Ｖｐを対応する列データ線Ｖに出力する。
【００２１】
各スイッチ回路ＳＷのうち、例えばスイッチ回路ＳＷ１を代表すると、スイッチ回路ＳＷ１は、入力に４つの階調電圧Ｖｐ１〜Ｖｐ４が与えられ、出力が列データ線Ｖ１に接続されている。スイッチ回路ＳＷ１は、階調電圧選択信号ＳＶ１に基づいて、４つの階調電圧Ｖｐ１〜Ｖｐ４のうちいずれか１つの階調電圧Ｖｐを選択し、選択した階調電圧Ｖｐを列データ線Ｖ１に出力する。
【００２２】
例えば、２ビットの選択データが「００」では階調電圧Ｖｐ１が選択される。また、選択データが「０１」では階調電圧Ｖｐ２が選択され、選択データが「１０」では階調電圧Ｖｐ３が選択され、選択データが「１１」では階調電圧Ｖｐ４が選択される。
【００２３】
制御信号生成回路１５は、ｎ本の印加制御信号線ＳＬ（ＳＬ１〜ＳＬｎ）とｎ本の定電流設定信号線ＣｕｒＬ（ＣｕｒＬ１〜ＣｕｒＬｎ）に接続されている。
【００２４】
ｎ本の印加制御信号線ＳＬ１〜ＳＬｎは、ｎ本の行走査線Ｇ１〜Ｇｎに一対一に対応して設けられている。各印加制御信号線ＳＬ１〜ＳＬｎは、対応する行走査線Ｇ１〜Ｇｎに接続されたｍ個の画素回路１６に共通に接続されている。例えば印加制御信号線ＳＬ１は、行走査線Ｇ１に接続されたｍ個の画素回路１６に共通に接続されている。
【００２５】
ｎ本の定電流設定信号線ＣｕｒＬ１〜ＣｕｒＬｎは、ｎ本の行走査線Ｇ１〜Ｇｎに一対一に対応して設けられている。各定電流設定信号線ＣｕｒＬ１〜ＣｕｒＬｎは、対応する行走査線Ｇ１〜Ｇｎに接続されたｍ個の画素回路１６に共通に接続されている。例えば定電流設定信号線ＣｕｒＬ１は、行走査線Ｇ１に接続されたｍ個の画素回路１６に共通に接続されている。
【００２６】
制御信号生成回路１５は、生成用スタート信号、生成用クロック信号、定電流指令信号ならびに駆動画素選択信号を入力し、これらの諸入力に基づいて印加制御信号Ｓと定電流設定信号Ｃｕｒを生成して出力する。
【００２７】
印加制御信号Ｓは、画素回路１６の後述する画素電極ＰＥに画素駆動電圧を印加するか否かを制御する信号である。定電流設定信号Ｃｕｒは、画素回路１６の後述するソースフォロワ回路に流れる定電流値を決める信号である。駆動画素選択信号は、表示部１１を構成するｎ行の画素回路１６のうち同時に駆動する画素回路１６の行数を設定する信号である。
【００２８】
制御信号生成回路１５は、生成用スタート信号ならびに生成用クロック信号に基づいて、印加制御信号Ｓを生成し、生成した印加制御信号Ｓを印加制御信号線ＳＬに出力する。制御信号生成回路１５は、生成用スタート信号、生成用クロック信号ならびに定電流指令信号に基づいて、定電流設定信号Ｃｕｒを生成し、生成した定電流設定信号Ｃｕｒを定電流設定信号線ＣｕｒＬに出力する。印加制御信号Ｓと定電流設定信号Ｃｕｒとは、常に対になって出力される。
【００２９】
制御信号生成回路１５は、生成した印加制御信号Ｓを、駆動画素選択信号に基づいて、ｎ本の印加制御信号線ＳＬに一括して同時に、もしくは１本ずつ順次出力する。あるいは、制御信号生成回路１５は、生成した印加制御信号Ｓを、駆動画素選択信号に基づいて、ｋ（１＜ｋ＜ｎ）本の一群の印加制御信号線ＳＬに一括して同時に出力し、ｋ本の印加制御信号線ＳＬの群毎に順次出力する。
【００３０】
制御信号生成回路１５は、生成した定電流設定信号Ｃｕｒを、駆動画素選択信号に基づいて、ｎ本の定電流設定信号線ＣｕｒＬに一括して同時に、もしくは１本ずつ順次出力する。あるいは、制御信号生成回路１５は、生成した定電流設定信号Ｃｕｒを、駆動画素選択信号に基づいて、ｋ（１＜ｋ＜ｎ）本の一群の定電流設定信号線ＣｕｒＬに一括して同時に出力し、ｋ本の定電流設定信号線ＣｕｒＬの群毎に順次出力する。
【００３１】
印加制御信号Ｓならびに定電流設定信号Ｃｕｒが、それぞれ対応する信号線に一括して出力されると、表示部１１を構成するすべての画素回路１６は同時に駆動される。印加制御信号Ｓならびに定電流設定信号Ｃｕｒが、それぞれ対応する信号線に１本ずつ順次出力されると、表示部１１を構成する画素回路１６は各信号に同期して１行ずつ順次駆動される。印加制御信号Ｓならびに定電流設定信号Ｃｕｒが、それぞれ対応する信号線にｋ本ずつ群毎に順次出力されると、表示部１１を構成する画素回路１６は各信号に同期してｋ行ずつ順次駆動される。
【００３２】
図２に回路構成示す画素回路１６を、マトリックス状に配置された複数の画素回路１６の代表としてその構成を説明する。図２に示す画素回路１６は、列データ線Ｖ１〜Ｖｍのうちの任意の１本の列データ線Ｖと、行走査線Ｇ１〜Ｇｎのうちの任意の１本の行走査線Ｇとの交差部に配置された一画素回路とする。画素回路１６は、保持部１６１、出力部１６２、印加制御部１６３ならびに画素部１６４を備える。
【００３３】
保持部１６１は、行走査線Ｇを介して垂直走査回路１２から出力された行選択信号に応じて、列データ線Ｖを介して階調電圧選択回路１４から出力された階調電圧をサンプリングして保持する。保持部１６１は、第１トランジスタＴ１、容量Ｃを備える。第１トランジスタＴ１は、Ｎチャネルの電界効果トランジスタの例えばＭＯＳ型で構成され、ゲート端子が行走査線Ｇに接続され、ドレイン端子が列データ線Ｖに接続される。容量Ｃは、一端が第１トランジスタＴ１のソース端子に接続され、他端が接地されている。
【００３４】
保持部１６１は、ハイレベルの行選択信号が第１トランジスタＴ１のゲート端子に与えられると、第１トランジスタＴ１が導通状態となる。保持部１６１は、第１トランジスタＴ１が導通状態になると、第１トランジスタＴ１を介して列データ線Ｖに与えられた階調電圧を取り込む。保持部１６１は、取り込んだ階調電圧を容量Ｃに保持する。
【００３５】
出力部１６２は、保持部１６１に保持された階調電圧Ｖｐ（Ｖｐ１〜Ｖｐ４）に対応した画素駆動電圧Ｖｏ（Ｖｏ１〜Ｖｏ４）を出力する。出力部１６２は、第２トランジスタＴ２、第３トランジスタＴ３を備える。第２トランジスタＴ２は、Ｐチャネルの電界効果トランジスタの例えばＭＯＳ型で構成され、ゲート端子が定電流設定信号線ＣｕｒＬに接続され、ソース端子に電源電圧ＶＤＤが与えられる。第３トランジスタＴ３は、Ｐチャネルの電界効果トランジスタの例えばＭＯＳ型で構成される。第３トランジスタＴ３は、ゲート端子が第１トランジスタＴ１のソース端子に接続され、ソース端子が第２トランジスタＴ２のドレイン端子に接続され、ドレイン端子が接地されている。
【００３６】
出力部１６２は、第２トランジスタＴ２と第３トランジスタＴ３とでソースフォロワ回路を構成する。ソースフォロワ回路において、第２トランジスタＴ２は定電流源を構成し、第３トランジスタＴ３は駆動回路を構成する。
【００３７】
第２トランジスタＴ２は、定電流設定信号線ＣｕｒＬを介してゲート端子に与えられる定電流設定信号Ｃｕｒに応じた定電流を第３トランジスタＴ３に供給する。第３トランジスタＴ３に供給する定電流の値は、例えば液晶表示装置の仕様に応じて適宜設定することができる。
【００３８】
第３トランジスタＴ３は、容量Ｃに保持されて、入力電圧としてゲート端子に与えられる階調電圧Ｖｐに応じた画素駆動電圧Ｖｏをソース端子から出力する。画素駆動電圧Ｖｏは、概ね階調電圧Ｖｐに第３トランジスタＴ３のしきい値電圧の絶対値を加えた値となる。
【００３９】
したがって、画素駆動電圧Ｖｏ１〜Ｖｏ４の電圧の大小関係は、例えば０＜Ｖｏ１＜Ｖｏ２＜Ｖｏ３＜Ｖｏ４≦ＶＤＤ（電源電圧）となる。
【００４０】
なお、ソースフォロワ回路の入出力特性は、図３に実線で示すように、入力電圧Ｖｐ１〜Ｖｐ４が高くなるにしたがって出力電圧Ｖｏ１〜Ｖｏ４が飽和して非線形性となる。このため、出力電圧Ｖｏ１〜Ｖｏ４を線形に変化させる場合には、ソースフォロワ回路の入出力特性に応じて入力電圧を設定する必要がある。
【００４１】
例えば、図３において、入力電圧がＶｐ３よりも高い場合を破線で示す入出力特性を有する場合には、入力電圧に対して出力電圧は飽和することなく入力電圧と出力電圧との変化は概ね線形性が保たれる。しかしながら、実際の入出力特性は、図３に実線で示すように、入力電圧が高くなると出力電圧は飽和する。したがって、出力電圧Ｖｏ１〜Ｖｏ４を線形に変化させるには、出力電圧Ｖｏ４に対応する入力電圧を図３の破線で示す入出力特性の入力電圧に比べて高く設定する必要がある。
【００４２】
出力部１６２を構成するソースフォロワ回路は、この第１実施形態ではＰチャネルのトランジスタを用いて構成したが、Ｐチャネルのトランジスタに代えてＮチャネルのトランジスタで構成することができる。この場合に、Ｎチャネルの第２トランジスタＴ２のゲート端子は第１トランジスタＴ１のソース端子に接続され、Ｎチャネルの第３トランジスタのゲート端子は定電流設定信号線ＣｕｒＬに接続される。
【００４３】
図２に戻って、印加制御部１６３は、画素部１６４の画素電極ＰＥに画素駆動電圧Ｖｏを選択的に印加制御する。印加制御部１６３は、第４トランジスタＴ４で構成される。第４トランジスタＴ４は、Ｎチャネルの電界効果トランジスタの例えばＭＯＳ型で構成される。
【００４４】
第４トランジスタＴ４は、ゲート端子が印加制御信号線ＳＬに接続され、ドレイン端子がソースフォロワ回路の出力、すなわち第３トランジスタＴ３のソース端子に接続され、ソース端子が画素部１６４の画素電極ＰＥに接続されている。印加制御部１６３は、ハイレベルの印加制御信号Ｓが第４トランジスタＴ４のゲート端子に与えられて第４トランジスタＴ４が導通状態になると、出力部１６２から出力された画素駆動電圧Ｖｏを画素電極ＰＥに与える。
【００４５】
画素部１６４は、サブフレーム毎に、出力部１６２から出力された画素駆動電圧Ｖｏと共通画素電圧ＶＣとの電位差の絶対値に応じて駆動されて階調表示を行う。画素部１６４は、第４トランジスタＴ４のソース端子に接続された画素電極ＰＥと、画素電極ＰＥに離間して対向配置された共通電極ＣＥと、液晶ＬＣとを備える。液晶ＬＣは、画素電極ＰＥと共通電極ＣＥとの間に充填封止される。画素駆動電圧Ｖｏは画素電極ＰＥに印加され、共通画素電圧ＶＣは共通電極ＣＥに印加される。
【００４６】
次に、この第１実施形態に係る液晶表示装置の画素回路１６の書き込み動作及び読み出し（表示）動作を含む駆動方法の一例を、図４ならびに図５のタイミングチャートを参照して説明する。
【００４７】
図４において、同図（ａ）は、表示部１１のすべての画素回路１６に対する書き込みと読み出し（表示）を模式的に示しており、斜線部分が書き込みを示し、斜線部分に続く下の横線部分が読み出し（表示）を示す。
【００４８】
図４（ａ）のＢ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４はサブフレームをそれぞれ示し、５つのサブフレームＢ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４により１フレームが構成される。それぞれのサブフレームＢ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４は、それぞれ前半部のサブフレームｂＢ０，ｂＢ１，ｂＢ２，ｂＢ３，ｂＢ４と、後半部のサブフレームｎＢ０，ｎＢ１，ｎＢ２，ｎＢ３，ｎＢ４とに分かれる。それぞれのサブフレームＢ０〜Ｂ４の期間は同一であり、それぞれのサブフレームＢ０〜Ｂ４の前半部のサブフレームと後半部のサブフレームとの期間は、同一である。
【００４９】
図４（ａ）の横線部分に付されたＴｂＢ０，ＴｂＢ１，ＴｂＢ２，ＴｂＢ３，ＴｂＢ４は、前半部のサブフレームｂＢ０，ｂＢ１，ｂＢ２，ｂＢ３，ｂＢ４の表示期間をそれぞれ示す。図４（ａ）の横線部分に付されたＴｎＢ０，ＴｎＢ１，ＴｎＢ２，ＴｎＢ３，ＴｎＢ４は、後半部のサブフレームｎＢ０，ｎＢ１，ｎＢ２，ｎＢ３，ｎＢ４の表示期間をそれぞれ示す。
【００５０】
先ず、サブフレームＢ０から順にサブフレームＢ１，Ｂ２，Ｂ３，Ｂ４における書き込み動作ならびに読み出し動作について説明する。以下の説明においては、ｎ本の行走査線Ｇ１〜Ｇｎを行走査線Ｇ１からＧｎに向かって順次走査するものとする。なお、行走査線ＧｎからＧ１に向かって順次走査するようにしても、同様の動作を行うことができる。
【００５１】
サブフレームＢ０の書き込みは、先ず前半部のサブフレームｂＢ０で行われた後、続いて後半部のサブフレームｎＢ０で行われる。前半部のサブフレームｂＢ０では、行走査線Ｇ１に接続された各画素回路１６の階調電圧Ｖｐを選択する選択データがシフトレジスタ回路１３１に入力されてラッチ回路１３２にラッチされる。ラッチ回路１３２にラッチされた選択データは、デコーダ１３３でデコードされ、階調電圧選択信号ＳＶが生成される。
【００５２】
生成された階調電圧選択信号ＳＶは、階調電圧選択回路１４の対応するスイッチ回路ＳＷに与えられる。これにより、各スイッチ回路ＳＷでは、階調電圧選択信号ＳＶに基づいて４つの階調電圧Ｖｐ１〜Ｖｐ４のうちいずれか１つの階調電圧Ｖｐが選択される。選択されたそれぞれの階調電圧Ｖｐは、階調電圧Ｖｐを選択したスイッチ回路ＳＷに接続された列データ線Ｖにそれぞれ与えられる。
【００５３】
それぞれの列データ線Ｖ１〜Ｖｍに与えられた階調電圧Ｖｐは、図４（ｂ）ならびに図５（ａ）に示すタイミングとなる。すなわち、図５の時刻ｔ１において、それぞれの列データ線Ｖ１〜Ｖｍに対して、階調電圧選択信号ＳＶに応じて選択された階調電圧Ｖｐ１〜Ｖｐ４のいずれかの１つの階調電圧Ｖｐが与えられる。
【００５４】
その後、図４（ｃ）ならびに図５（ｂ）に示すように、時刻ｔ１後の時刻ｔ２から時刻ｔ３までの期間、垂直走査回路１２から行走査線Ｇ１を介してハイレベル（例えば電源電圧ＶＤＤ）の行選択信号が出力される。この行選択信号は、行走査線Ｇ１に接続されたｍ個の画素回路１６に共通に供給され、それらの画素回路１６が選択される。
【００５５】
これにより、画素回路１６は、第１トランジスタＴ１がオン状態となる。列データ線Ｖから供給された階調電圧Ｖｐは、導通状態の第１トランジスタＴ１を介して容量Ｃに与えられる。この後、図５（ｂ）に示すように、行選択信号が時刻ｔ３でハイレベルからローレベルに移行して第１トランジスタＴ１がオフ状態になると、階調電圧Ｖｐは容量Ｃで保持される。行走査線Ｇ１に対する階調電圧Ｖｐの書き込み動作は、行走査線Ｇ１に接続されたｍ個の画素回路１６で同時に行われる。
【００５６】
行走査線Ｇ１に接続されたｍ個の画素回路１６対して階調電圧Ｖｐの書き込み動作が終了すると、引き続いて行走査線Ｇ２に接続されたｍ個の画素回路１６に対して階調電圧Ｖｐの書き込み動作を行う。この書き込み動作は、行走査線Ｇ２に接続された各画素回路１６に書き込まれる階調電圧Ｖｐを選択する選択データを入力し、行走査線Ｇ２を選択する他は、行走査線Ｇ１に接続された画素回路１６に対する書き込み動作と同様にして行われる。
【００５７】
このようにして、ｎ本すべての行走査線Ｇ１〜Ｇｎに接続された各画素回路１６に対して階調電圧Ｖｐの書き込み動作を行う。これにより、表示部１１のすべての画素回路１６にサブフレームＢ０の前半部のサブフレームｂＢ０に応じた階調電圧Ｖｐが書き込まれて保持される。すなわち、表示部１１のすべての画素回路１６において、それぞれ個別にかつ独立して４つの階調電圧Ｖｐ１〜Ｖｐ４のうちいずれか１つの階調電圧Ｖｐが書き込まれる。
【００５８】
次に、前半部のサブフレームｂＢ０における読み出し（表示）動作へ移行する。以下の説明においては、表示部１１のすべての画素回路１６から一括して同時に読み出し動作を行うものとする。なお、印加制御信号Ｓならびに定電流設定信号Ｃｕｒの説明の際にも触れたように、１本の行走査線Ｇに接続された１行の画素回路１６毎に、あるいは複数本の行走査線Ｇに接続された複数行の画素回路１６毎に順次読み出し動作を行うこともできる。
【００５９】
読み出し動作では、先ず図４（ｄ）ならびに図５（ｃ）に示すように、時刻ｔ４から時刻ｔ５の期間、ハイレベル（例えば電源電圧ＶＤＤ）の印加制御信号Ｓが、印加制御信号線ＳＬに出力される。また、図４（ｄ）ならびに図５（ｄ）に示すように、時刻ｔ４から時刻ｔ５の期間、定電流設定信号Ｃｕｒが、定電流設定信号線ＣｕｒＬに出力される。
【００６０】
定電流設定信号Ｃｕｒの電圧値は、画素回路１６の第２トランジスタＴ２が予め設定された定電流を供給できるように、第２トランジスタＴ２の特性やサイズに応じて設定される。第２トランジスタＴ２は、Ｐチャネルで構成されているので、定電流設定信号Ｃｕｒの電圧値は、電源電圧ＶＤＤからＰチャネルのトランジスタのしきい値Ｖｔの絶対値を差し引いた値よりも低い値に設定される。
【００６１】
印加制御信号線ＳＬに出力された印加制御信号Ｓは、画素回路１６の第４トランジスタＴ４のゲート端子に印加されて、第４トランジスタＴ４は導通状態となる。これと同時に、定電流設定信号線ＣｕｒＬに出力された定電流設定信号Ｃｕｒは、画素回路１６の第２トランジスタＴ２のゲート端子に印加される。これにより、第２トランジスタＴ２は、印加された定電流設定信号Ｃｕｒの電圧値に応じた定電流を第２トランジスタＴ２に供給する。
【００６２】
この結果、出力部１６２のソースフォロワ回路は駆動状態となる。これにより、画素回路１６の容量Ｃに保持された階調電圧Ｖｐに応じた電圧値となる、画素駆動電圧Ｖｏがソースフォロワ回路から出力される。ソースフォロワ回路から出力された画素駆動電圧Ｖｏは、導通状態の第４トランジスタＴ４を介して画素部１６４の画素電極ＰＥに印加される。
【００６３】
その後、図５（ｃ），（ｄ）に示すように、時刻ｔ５において、印加制御信号Ｓはローレベル（例えば接地電位）に移行し、定電流設定信号Ｃｕｒは電源電圧ＶＤＤに移行する。これにより、ソースフォロワ回路は非駆動状態となり、第４トランジスタＴ４は非導通状態となる。
【００６４】
一方、画素部１６４の共通電極ＣＥには、サブフレームの前半部と後半部とで極性が逆となる共通画素電圧ＶＣ（ＶＣｃ，ＶＣｄ）が交互に印加される。図４（ｆ）に示すように、前半部のサブフレームｂＢ０の表示期間（図４（ａ）のＴｂＢ０で示す横線部分の期間）では、共通画素電圧ＶＣｃが印加される。また、図４（ｆ）に示すように、各サブフレームＢ１〜Ｂ４の各前半部のサブフレームｂＢ１〜ｂＢ４の表示期間においても同様である。
【００６５】
これに対して、図４（ｆ）に示すように、後半部のサブフレームｎＢ０の表示期間（図４（ａ）のＴｎＢ０で示す横線部分の期間）では、共通画素電圧ＶＣｄが印加される。また、図４（ｆ）に示すように、各サブフレームＢ１〜Ｂ４の各後半部のサブフレームｎＢ１〜ｎＢ４の表示期間においても同様である。
【００６６】
ここで、画素駆動電圧Ｖｏ１〜Ｖｏ４と共通画素電圧ＶＣｃ，ＶＣｄとの関係、ならびに液晶ＬＣの表示色について説明する。
【００６７】
画素駆動電圧Ｖｏ１〜Ｖｏ４の大小関係は、Ｖｏ１＜Ｖｏ２＜Ｖｏ３＜Ｖｏ４に設定される。共通画素電圧ＶＣｃ，ＶＣｄの大小関係は、ＶＣｃ＜ＶＣｄに設定される。このような大小関係において、共通画素電圧ＶＣｃは、画素駆動電圧Ｖｏ１と概ね同一に設定される。したがって、画素駆動電圧Ｖｏ１が画素電極ＰＥに印加され、かつ共通画素電圧
ＶＣｃが共通電極ＣＥに印加されたときには、液晶ＬＣの両端には概ね電位差が生じず、液晶ＬＣは黒を表示する。
【００６８】
共通画素電圧ＶＣｄは、画素駆動電圧Ｖｏ４と概ね同一に設定される。したがって、画素駆動電圧Ｖｏ４が画素電極ＰＥに印加され、かつ共通画素電圧ＶＣｄが共通電極ＣＥに印加されたときには、上述したように液晶ＬＣは黒を表示する。
【００６９】
また、画素駆動電圧Ｖｏ４と共通画素電圧ＶＣｃと、もしくは画素駆動電圧Ｖｏ１と共通画素電圧ＶＣｄとが液晶ＬＣの両端に印加されたときには、液晶ＬＣは白を表示する。したがって、画素駆動電圧Ｖｏ１とＶｏ４との電圧差は、双方の電圧が液晶ＬＣに印加されたときに液晶ＬＣに白が表示されるように設定される。
【００７０】
画素駆動電圧Ｖｏ２と共通画素電圧ＶＣｃとの差の絶対値と、画素駆動電圧Ｖｏ３と共通画素電圧ＶＣｄとの差の絶対値とは、概ね同一となるように設定される。これにより、画素駆動電圧Ｖｏ２と共通画素電圧ＶＣｄとの差の絶対値と、画素駆動電圧Ｖｏ３と共通画素電圧ＶＣｃとの差の絶対値とは、概ね同一となる。また、画素駆動電圧Ｖｏ２と共通画素電圧ＶＣｃとの差の絶対値（＝画素駆動電圧Ｖｏ３と共通画素電圧ＶＣｄとの差の絶対値）＜画素駆動電圧Ｖｏ２と共通画素電圧ＶＣｄとの差の絶対値（＝画素駆動電圧Ｖｏ３と共通画素電圧ＶＣｃとの差の絶対値）の関係となる。
【００７１】
このような電圧の大小関係から、液晶ＬＣの両端に、画素駆動電圧Ｖｏ２と共通画素電圧ＶＣｃとの差の絶対値の電位差が与えられたときには、液晶ＬＣは白と黒との間の黒側に近い濃いグレーを表示する。同様に、液晶ＬＣの両端に、画素駆動電圧Ｖｏ３と共通画素電圧ＶＣｄとの差の絶対値の電位差が与えられたときには、液晶ＬＣは濃いグレーを表示する。
【００７２】
一方、液晶ＬＣの両端に、画素駆動電圧Ｖｏ２と共通画素電圧ＶＣｄとの差の絶対値の電位差が与えられたときには、液晶ＬＣは白と黒との間の白側に近い薄いグレーを表示する。同様に、液晶ＬＣの両端に、画素駆動電圧Ｖｏ３と共通画素電圧ＶＣｃとの差の絶対値の電位差が与えられたときには、液晶ＬＣは薄いグレーを表示する。
【００７３】
このように、画素部１６４は、液晶ＬＣの両端にかかる画素電極ＰＥの画素駆動電圧と共通電極ＣＥの共通画素電圧ＶＣとの電位差の絶対値に応じた階調で表示を行う。
【００７４】
ここで、階調表示の一例を説明するにあたって、図４（ｂ），（ｃ）に示すように、例えば列データ線Ｖｉ（１≦ｉ≦ｍ）と行走査線Ｇｊ（１≦ｊ≦ｍ）に接続された画素回路１６を注目する画素回路とする。サブフレームＢ０の前半部のサブフレームｂＢ０において、この注目画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、例えば画素駆動電圧Ｖｏ４が印加されたものとする。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｃが印加される。
【００７５】
これにより、サブフレームＢ０の前半部のサブフレームｂＢ０では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ４と共通画素電圧ＶＣｃとの差電圧（Ｖｏ４−ＶＣｃ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、上述したように白を表示する。
【００７６】
このようにして、サブフレームＢ０の前半部のサブフレームｂＢ０において、表示部１１のすべての画素回路１６に対して書き込み動作ならびに読み出し動作が行われ、それぞれの画素回路１６において階調表示が行われる。
【００７７】
続いて、サブフレームＢ０の後半部のサブフレームｎＢ０の書き込み動作と読み出し（表示）動作が順次行われる。後半部のサブフレームｎＢ０の書き込み動作は、前半部のサブフレームｂＢ０の書き込み動作と同様にして行われる。後半部のサブフレームｎＢ０の書き込み動作は、印加制御信号Ｓがローレベル、定電流設定信号Ｃｕｒがハイレベルに移行した後、前半部のサブフレームｂＢ０の表示期間ＴｂＢ０内で行われる。
【００７８】
サブフレームＢ０の後半部のサブフレームｎＢ０における読み出し動作は、前半部のサブフレームｂＢ０の読み出し動作と同様にして行われる。サブフレームｎＢ０における読み出し動作では、上記注目する画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、画素駆動電圧Ｖｏ１が印加される。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｄが印加される。
【００７９】
これにより、後半部のサブフレームｎＢ０では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ１と共通画素電圧ＶＣｄとの差電圧（Ｖｏ１−ＶＣｄ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、後半部のサブフレームｎＢ０では、上述したように白を表示する。
【００８０】
したがって、サブフレームＢ０では、注目する画素回路１６は白を表示することになる。
【００８１】
また、液晶ＬＣに印加される電圧の高低は、図４（ｇ）に示すように、前半部のサブフレームｂＢ０と後半部のサブフレームｎＢ０とで逆となる。すなわち、前半部では画素電極ＰＥ側の方が高くなる一方、後半部では共通電極ＣＥ側の方が高くなる。これにより、サブフレームＢ０では液晶ＬＣは交流駆動され、液晶ＬＣの焼き付きを抑制することができる。
【００８２】
次に、サブフレームＢ１の前半部のサブフレームｂＢ１の書き込み動作と読み出し（表示）動作が順次行われる。前半部のサブフレームｂＢ１の書き込み動作は、先のサブフレームＢ０の後半部のサブフレームｎＢ０の書き込み動作と同様にして行われる。前半部のサブフレームｂＢ１の書き込み動作は、印加制御信号Ｓがローレベル、定電流設定信号Ｃｕｒがハイレベルに移行した後、先のサブフレームＢ０の後半部のサブフレームｎＢ０の表示期間ＴｎＢ０内で行われる。
【００８３】
サブフレームＢ１の前半部のサブフレームｂＢ１における読み出し動作は、先のサブフレームＢ０の後半部のサブフレームｎＢ０の読み出し動作と同様にして行われる。サブフレームｂＢ１における読み出し動作では、上記注目する画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、例えば画素駆動電圧Ｖｏ２が印加されたものとする。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｃが印加される。
【００８４】
これにより、前半部のサブフレームｂＢ１では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ２と共通画素電圧ＶＣｃとの差電圧（Ｖｏ２−ＶＣｃ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、前半部のサブフレームｂＢ１では、上述したように濃いグレーを表示する。
【００８５】
続いて、サブフレームＢ１の後半部のサブフレームｎＢ１の書き込み動作と読み出し（表示）動作が順次行われる。後半部のサブフレームｎＢ１の書き込み動作は、上述したように先の前半部の書き込み動作と同様にして行われる。サブフレームｎＢ１の書き込み動作は、印加制御信号Ｓがローレベル、定電流設定信号Ｃｕｒがハイレベルに移行した後、前半部のサブフレームｂＢ１の表示期間ＴｂＢ１内で行われる。
【００８６】
サブフレームＢ１の後半部のサブフレームｎＢ１における読み出し動作は、先の前半部のサブフレームｂＢ１の読み出し動作と同様にして行われる。サブフレームｎＢ１における読み出し動作では、上記注目する画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、画素駆動電圧Ｖｏ３が印加される。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｄが印加される。
【００８７】
これにより、後半部のサブフレームｂＢ１では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ３と共通画素電圧ＶＣｄとの差電圧（Ｖｏ３−ＶＣｄ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、後半部のサブフレームｎＢ１では、上述したように濃いグレーを表示する。
【００８８】
したがって、サブフレームＢ１では、注目する画素回路１６は濃いグレーを表示することになる。
【００８９】
また、液晶ＬＣに印加される電圧の高低は、図４（ｇ）に示すように、前半部のサブフレームｂＢ１と後半部のサブフレームｎＢ１とで逆となる。すなわち、前半部では画素電極ＰＥ側の方が高くなる一方、後半部では共通電極ＣＥ側の方が高くなる。これにより、サブフレームＢ１では液晶ＬＣは交流駆動され、液晶ＬＣの焼き付きを抑制することができる。
【００９０】
次に、サブフレームＢ２の前半部のサブフレームｂＢ２の書き込み動作と読み出し（表示）動作が順次行われる。前半部のサブフレームｂＢ２の書き込み動作は、先のサブフレームＢ１の後半部のサブフレームｎＢ１の書き込み動作と同様にして行われる。サブフレームｂＢ２の書き込み動作は、印加制御信号Ｓがローレベル、定電流設定信号Ｃｕｒがハイレベルに移行した後、先のサブフレームＢ１の後半部のサブフレームｎＢ１の表示期間ＴｎＢ１内で行われる。
【００９１】
サブフレームＢ２の前半部のサブフレームｂＢ２における読み出し動作は、先のサブフレームＢ１の後半部のサブフレームｎＢ１の読み出し動作と同様にして行われる。サブフレームｂＢ２における読み出し動作では、上記注目する画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、例えば画素駆動電圧Ｖｏ３が印加されたものとする。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｃが印加される。
【００９２】
これにより、前半部のサブフレームｂＢ２では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ３と共通画素電圧ＶＣｃとの差電圧（Ｖｏ３−ＶＣｃ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、前半部のサブフレームｂＢ２では、上述したように薄いグレーを表示する。
【００９３】
続いて、サブフレームＢ２の後半部のサブフレームｎＢ２の書き込み動作と読み出し（表示）動作が順次行われる。後半部のサブフレームｎＢ２の書き込み動作は、上述したように先の前半部の書き込み動作と同様にして行われる。サブフレームｎＢ２の書き込み動作は、印加制御信号Ｓがローレベル、定電流設定信号Ｃｕｒがハイレベルに移行した後、前半部のサブフレームｂＢ２の表示期間ＴｂＢ２内で行われる。
【００９４】
サブフレームＢ２の後半部のサブフレームｎＢ２における読み出し動作は、先のサブフレームＢ２の前半部のサブフレームｂＢ２の読み出し動作と同様にして行われる。サブフレームｎＢ２における読み出し動作では、上記注目する画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、画素駆動電圧Ｖｏ２が印加される。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｄが印加される。
【００９５】
これにより、後半部のサブフレームｎＢ２では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ２と共通画素電圧ＶＣｄとの差電圧（Ｖｏ２−ＶＣｄ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、後半部のサブフレームｎＢ２では、上述したように薄いグレーを表示する。
【００９６】
したがって、サブフレームＢ２では、注目する画素回路１６は薄いグレーを表示することになる。
【００９７】
また、液晶ＬＣに印加される電圧の高低は、図４（ｇ）に示すように、前半部のサブフレームｂＢ２と後半部のサブフレームｎＢ２とで逆となる。すなわち、前半部では画素電極ＰＥ側の方が高くなる一方、後半部では共通電極ＣＥ側の方が高くなる。これにより、サブフレームＢ２では液晶ＬＣは交流駆動され、液晶ＬＣの焼き付きを抑制することができる。
【００９８】
次に、サブフレームＢ３の前半部のサブフレームｂＢ３の書き込み動作と読み出し（表示）動作が順次行われる。前半部のサブフレームｂＢ３の書き込み動作は、先のサブフレームＢ２の後半部のサブフレームｎＢ２の書き込み動作と同様にして行われる。前半部のサブフレームｂＢ３の書き込み動作は、印加制御信号Ｓがローレベル、定電流設定信号Ｃｕｒがハイレベルに移行した後、先のサブフレームＢ２の後半部のサブフレームｎＢ２の表示期間ＴｎＢ２内で行われる。
【００９９】
サブフレームＢ３の前半部のサブフレームｂＢ３における読み出し動作は、先のサブフレームＢ２の後半部のサブフレームｎＢ２の読み出し動作と同様にして行われる。サブフレームｂＢ３における読み出し動作では、上記注目する画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、例えば画素駆動電圧Ｖｏ１が印加されたものとする。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｃが印加される。
【０１００】
これにより、前半部のサブフレームｂＢ３では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ１と共通画素電圧ＶＣｃとの差電圧（Ｖｏ１−ＶＣｃ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、前半部のサブフレームｂＢ３では、上述したように黒を表示する。
【０１０１】
続いて、サブフレームＢ３の後半部のサブフレームｎＢ３の書き込み動作と読み出し（表示）動作が順次行われる。後半部のサブフレームｎＢ３の書き込み動作は、上述したように先の前半部の書き込み動作と同様にして行われる。サブフレームｎＢ３の書き込み動作は、印加制御信号Ｓがローレベル、定電流設定信号Ｃｕｒがハイレベルに移行した後、前半部のサブフレームｂＢ３の表示期間ＴｂＢ３内で行われる。
【０１０２】
サブフレームＢ３の後半部のサブフレームｎＢ３における読み出し動作は、先のサブフレームＢ３の前半部のサブフレームｂＢ３の読み出し動作と同様にして行われる。サブフレームｎＢ３における読み出し動作では、上記注目する画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、画素駆動電圧Ｖｏ４が印加される。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｄが印加される。
【０１０３】
これにより、後半部のサブフレームｎＢ３では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ４と共通画素電圧ＶＣｄとの差電圧（Ｖｏ４−ＶＣｄ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、後半部のサブフレームｎＢ３では、上述したように黒を表示する。
【０１０４】
したがって、サブフレームＢ３では、注目する画素回路１６は黒を表示することになる。
【０１０５】
また、液晶ＬＣに印加される電圧の高低は、図４（ｇ）に示すように、前半部のサブフレームｂＢ３と後半部のサブフレームｎＢ３とで逆となる。すなわち、前半部では画素電極ＰＥ側の方が高くなる一方、後半部では共通電極ＣＥ側の方が高くなる。これにより、サブフレームＢ３では液晶ＬＣは交流駆動され、液晶ＬＣの焼き付きを抑制することができる。
【０１０６】
次に、サブフレームＢ４の前半部のサブフレームｂＢ４の書き込み動作と読み出し（表示）動作が順次行われる。前半部のサブフレームｂＢ４の書き込み動作は、先のサブフレームＢ３の後半部のサブフレームｎＢ３の書き込み動作と同様にして行われる。前半部のサブフレームｂＢ４の書き込み動作は、印加制御信号Ｓがローレベル、定電流設定信号Ｃｕｒがハイレベルに移行した後、先のサブフレームＢ３の後半部のサブフレームｎＢ３の表示期間ＴｎＢ３内で行われる。
【０１０７】
サブフレームＢ４の前半部のサブフレームｂＢ４における読み出し動作は、先のサブフレームＢ３の後半部のサブフレームｎＢ３の読み出し動作と同様にして行われる。サブフレームｂＢ４における読み出し動作では、上記注目する画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、例えば画素駆動電圧Ｖｏ２が印加されたものとする。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｃが印加される。
【０１０８】
これにより、前半部のサブフレームｂＢ４では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ２と共通画素電圧ＶＣｃとの差電圧（Ｖｏ２−ＶＣｃ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、前半部のサブフレームｂＢ４では、上述したように濃いグレーを表示する。
【０１０９】
続いて、サブフレームＢ４の後半部のサブフレームｎＢ４の書き込み動作と読み出し（表示）動作が順次行われる。後半部のサブフレームｎＢ４の書き込み動作は、上述したように先の前半部の書き込み動作と同様にして行われる。サブフレームｎＢ４の書き込み動作は、印加制御信号Ｓがローレベル、定電流設定信号Ｃｕｒがハイレベルに移行した後、前半部のサブフレームｂＢ４の表示期間ＴｂＢ４内で行われる。
【０１１０】
サブフレームＢ４の後半部のサブフレームｎＢ４における読み出し動作は、先のサブフレームＢ４の前半部のサブフレームｂＢ４の読み出し動作と同様にして行われる。サブフレームｎＢ４における読み出し動作では、上記注目する画素回路１６の画素電極ＰＥには、図４（ｅ）に示すように、画素駆動電圧Ｖｏ３が印加される。一方、共通電極ＣＥには、上述したように共通画素電圧ＶＣｄが印加される。
【０１１１】
これにより、後半部のサブフレームｎＢ４では、液晶ＬＣの両端には、図４（ｇ）に示すように、画素駆動電圧Ｖｏ３と共通画素電圧ＶＣｄとの差電圧（Ｖｏ３−ＶＣｄ）の絶対値の電位差が印加される。この結果、注目する画素回路１６は、後半部のサブフレームｎＢ４では、上述したように濃いグレーを表示する。
【０１１２】
したがって、サブフレームＢ４では、注目する画素回路１６は濃いグレーを表示することになる。
【０１１３】
また、液晶ＬＣに印加される電圧の高低は、図４（ｇ）に示すように、前半部のサブフレームｂＢ４と後半部のサブフレームｎＢ４とで逆となる。すなわち、前半部では画素電極ＰＥ側の方が高くなる一方、後半部では共通電極ＣＥ側の方が高くなる。これにより、サブフレームＢ３では液晶ＬＣは交流駆動され、液晶ＬＣの焼き付きを抑制することができる。
【０１１４】
上述したようにして、サブフレームＢ０〜Ｂ４の書き込み動作と読み出し動作が順次行われ、５つのサブフレームから構成される１フレームの画像が表示される。また、上記注目する画素回路１６では、１フレームの表示期間において、５つのサブフレームにより白、濃いグレー、薄いグレー、黒、濃いグレーを表示する。この結果、これらの表示色を組み合わせた混色の表示色により１フレームの１つの画素が階調表示される。
【０１１５】
したがって、液晶表示装置は、表示部１１を構成するすべての画素回路１６において、それぞれ独立して個別に白、黒、濃いグレー、薄いグレーのうちのいずれか１つの表示色を５つのサブフレーム毎に表示する。これにより、液晶表示装置は、１フレームの画像を階調表示することができる。
【０１１６】
なお、１フレームを構成するサブフレームの数は、上記第１実施形態で採用した５つに限ることはなく、適宜任意に設定することができる。１フレームを構成する各サブフレームＢ０〜Ｂ４の期間は、上記第１実施形態で採用したすべて同等に限ることはなく、例えば各サブフレームＢ０〜Ｂ４で異なるようにしてもよい。
【０１１７】
階調電圧Ｖｐの数は、上記第１実施形態で採用した４つに限ることはなく、適宜任意に設定することができ、例えば電圧値が異なる３以上の電圧で構成することができる。したがって、階調電圧Ｖｐを選択する選択データのビット数は、階調電圧Ｖｐに応じて適宜設定される。
【０１１８】
以上説明したように、本発明に係るこの第１実施形態では、画素回路１６は、１本の行走査線Ｇと１本の列データ線Ｖとに接続され、１組の保持部１６１と出力部１６２とを備える。このような構成を採用することで、この第１実施形態の液晶表示装置は、２本の列データ線に接続されて２組の保持部と出力部を有する従来の構成に比べて、画素回路を小型化することが可能となる。
【０１１９】
これにより、多数の画素回路１６を有する表示部１１の面積を縮小して、装置全体を小型化することができる。例えば装置を集積化して構成した場合には、表示部１１を微細化してチップ面積を縮小することが可能となる。
【０１２０】
画素回路１６は、１本の行走査線Ｇならびに列データ線Ｖと、４つのトランジスタ、１つの容量ならびに液晶ＬＣで構成される。このような構成を採用することで、２本の列データ線に接続されて２組の保持部と出力部を有する従来の構成に比べて、画素回路１６の構成を半分程度にまで縮小することが可能となる。この結果、この第１実施形態の画素回路１６は、従来の構成に比べて格段に小型化することができる。
【０１２１】
出力部１６２を構成するソースフォロワ回路は、出力の画素駆動電圧Ｖｏが線形となるように、ソースフォロワ回路の入出力特性に応じて階調電圧Ｖｐを設定する。これにより、階調電圧Ｖｐに忠実に階調表示を行うことが可能となり、精度の良好な階調表示を行うことができる。
【０１２２】
表示部１１を構成するすべての画素回路１６に階調電圧を保持して書き込んだ後、液晶ＬＣを１行毎に画素回路１６によって駆動して表示する。このような構成を採用することで、表示部１１のすべての画素回路１６の液晶ＬＣを一括して駆動して表示する場合に比べて、一度に活性化される回路を抑制することが可能となる。この結果、装置の消費電力を削減することができる。
【０１２３】
これに対して、表示部１１を構成するすべての画素回路１６に階調電圧を保持して書き込んだ後、表示部１１のすべての画素回路１６の液晶ＬＣを一括して同時に駆動して表示する。このような構成を採用することで、液晶ＬＣを１行毎に駆動して表示する場合に比べて、表示速度を高速化することが可能となる。
【０１２４】
また、この第１実施形態の装置を、本発明を平面状のスクリーンに立体視を視認者に提供する、所謂３Ｄ（三次元）映像を表示する液晶表示装置に適用した場合に、表示画像の明るさを良好にすることが可能となる。
【０１２５】
３Ｄの液晶表示装置において、液晶を１行毎に駆動して表示するラインスキャン方式では、一般的に４倍速の速度で液晶を駆動する必要がある。この４倍速の表示では、表示部の画面に左眼用の画像を表示した後画面に一度黒を表示し、その後右眼用の画像を表示して再度黒を表示する。
【０１２６】
一方、黒の画像を挟まない場合には、１フレームの画像に左眼用の画像と右眼用の画像が混在して同時に表示され、３Ｄ表示におけるクロストークの原因となるおそれがある。これを回避するために黒の画像を表示する。しかし、黒の画像を表示することで、表示画像の明るさが半分に低下して、表示画像の明るさを十分に確保することが困難となる。
【０１２７】
これに対して、上述したこの実施形態１で採用した技術では、１フレームの画像に左眼用の画像と右眼用の画像が混在するのは、表示画像が次のフレームに移行した後の最初の読み出し動作の期間のみとなる。すなわち、１フレームの画像に左眼用の画像と右眼用の画像が混在するのは、ごく僅かな時間となる。このため、左眼用の画像と右眼用の画像との間に黒の画像を挟まなくとも、３Ｄ表示におけるクロストークを招くおそれはなくなる。
【０１２８】
この結果、左眼用の画像と右眼用の画像とを交互に表示することが可能となり、表示画面の明るさを十分に確保して良好にすることができる。これにより、この第１実施形態の液晶表示装置は、表示画像の明るさを低下させることなく、３Ｄ映像を表示する液晶表示装置に適用することができる。
【０１２９】
また、単板方式で赤（Ｒ）、緑（Ｒ）、青（Ｂ）と順に表示を切り替えてカラー画像を表示する場合には、１フレームの表示画像に赤（Ｒ）と緑（Ｒ）、緑（Ｒ）と青（Ｂ）、ならびに青（Ｂ）と赤（Ｂ）との混在が発生することは回避される。これにより、この第１実施形態の液晶表示装置を単板方式のカラーの液晶表示装置に適用した場合には、混色の少ない良好なカラー画像を得ることができる。
【０１３０】
この第１実施形態の液晶表示装置は、３以上の複数の電圧値が異なる階調電圧に応じた画素駆動電圧で液晶ＬＣを駆動表示する。これにより、正極性と負極性の２つの電圧で液晶を駆動表示する従来の構成に比べて、同様な階調表示を行う場合に書き込み動作ならびに読み出し動作の回数、ならびにサブフレームの数を削減することが可能となる。この結果、消費電力を削減することができる。
【符号の説明】
【０１３１】
１１…表示部
１２…垂直走査回路
１３…水平走査回路
１４…階調電圧選択回路
１５…制御信号生成回路
１６…画素回路
１３１…シフトレジスタ回路
１３２…ラッチ回路
１３３…デコーダ
１６１…保持部
１６１…出力部
１６２…出力部
１６３…印加制御部
１６４…画素部
Ｇ（Ｇ１〜Ｇｎ）…行走査線
Ｖ（Ｖ１〜Ｖｍ）…列データ線
ＳＷ（ＳＷ１〜ＳＷｍ）…スイッチ回路
Ｔ１…第１トランジスタ
Ｔ２…第２トランジスタ
Ｔ３…第３トランジスタ
Ｔ４…第４トランジスタ
ＬＣ…液晶
ＰＥ…画素電極
ＣＥ…共通電極
Ｃ…容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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