(57)【要約】【課題】半導体装置の性能を向上させることができる技術を提供する。【解決手段】ＩＧＢＴ５０は、ｐ+コレクタ領域３およびｎ--ドリフト領域１を備えており、ｎ--ドリフト領域１上に第１トランジスタＴＲ１および第２トランジスタＴＲ２が形成されたものである。第１トランジスタＴＲ１および第２トランジスタＴＲ２には、エミッタ電極１２が接続されており、ｐ+コレクタ領域３には、コレクタ電極１３が接続されている。第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して電子および正孔からなる電流が流れるが、第２トランジスタＴＲ２を通して電流が流れない。一方、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔からなる電流が流れる。【選択図】図１
2014011418.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層の一方の主面側に形成された第２導電型の第２半導体層と、
前記第１半導体層の他方の主面側に形成されており、第１ゲート電極を含む第１トランジスタと、
前記第１半導体層の前記他方の主面側に形成されており、前記第１ゲート電極と電気的に接続された第２ゲート電極を含む第２トランジスタと、
前記第１トランジスタおよび前記第２トランジスタに電気的に接続されたエミッタ電極と、
前記第２半導体層に電気的に接続されたコレクタ電極と、
を有し、
前記第１トランジスタおよび前記第２トランジスタがオン状態のときに、前記コレクタ電極から前記第１トランジスタを通して前記エミッタ電極に、第１の極性の電荷および第２の極性の電荷からなる電流が流れるが、前記第２トランジスタを通して電流が流れず、
前記第１トランジスタおよび前記第２トランジスタがオン状態からオフ状態に切り替わったときに、前記第１半導体層から前記第１トランジスタおよび前記第２トランジスタを通して前記エミッタ電極に、前記第２の極性の電荷からなる電流が流れることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１トランジスタは、
前記エミッタ電極に接した前記第２導電型の第１エミッタ領域と、
前記第１エミッタ領域の両側に形成された一対の前記第１ゲート電極と、
各々が、前記一対の第１ゲート電極の表面を覆っている一対の第１ゲート絶縁膜と、
前記第１エミッタ領域および前記第１ゲート絶縁膜に接した前記第２導電型の第１チャネル領域と、
前記エミッタ電極、前記第１ゲート絶縁膜および前記第１チャネル領域に接した前記第１導電型の第２エミッタ領域と、
を有し、
前記第２トランジスタは、
前記エミッタ電極に接した前記第２導電型の第３エミッタ領域と、
前記第３エミッタ領域の両側に、第１間隔で互いに離れて形成された一対の前記第２ゲート電極と、
各々が、前記一対の第２ゲート電極の表面を覆っている一対の第２ゲート絶縁膜と、
前記エミッタ電極および前記第２ゲート絶縁膜に接した前記第２導電型の第２チャネル領域と、
を有し、
前記第１間隔をＷ（ｍ）とし、前記第２チャネル領域の不純物濃度をＮa（ｃｍ-3）とし、素電荷をｑ（Ｃ）とし、前記第２チャネル領域の誘電率をε（Ｆ／ｍ）とし、前記第２チャネル領域のバンドギャップをＶ（ｅＶ）とするとき、Ｗ＜２×１０-3×（２Ｖε／（ｑＮa））1/2を満たすことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記第１半導体層の前記他方の主面側に形成された第３半導体層を有し、
前記第１トランジスタは、
各々が、前記第３半導体層を貫通するように互いに離れて形成された一対の第１トレンチと、
各々が、前記一対の第１トレンチの各々の内壁に形成された一対の第１ゲート絶縁膜と、
各々が、内壁に前記一対の第１ゲート絶縁膜の各々が形成された、前記一対の第１トレンチの各々を埋め込むように形成された一対の前記第１ゲート電極と、
前記一対の第１トレンチに挟まれた第１領域において形成されており、前記エミッタ電極に接している前記第２導電型の第１エミッタ領域と、
前記第１領域において形成されており、前記第１エミッタ領域および前記第１ゲート絶縁膜に接している前記第２導電型の第１チャネル領域と、
前記第１領域において形成されており、前記エミッタ電極、前記第１ゲート絶縁膜および前記第１チャネル領域に接している前記第１導電型の第２エミッタ領域と、
を有し、
前記第２トランジスタは、
各々が、前記第３半導体層を貫通するように、第１間隔で互いに離れて形成された一対の第２トレンチと、
各々が、前記一対の第２トレンチの各々の内壁に形成された一対の第２ゲート絶縁膜と、
各々が、内壁に前記一対の第２ゲート絶縁膜の各々が形成された、前記一対の第２トレンチの各々を埋め込むように形成された一対の前記第２ゲート電極と、
前記一対の第２トレンチに挟まれた第２領域において形成されており、前記エミッタ電極に接している前記第２導電型の第３エミッタ領域と、
前記第２領域において形成されており、前記エミッタ電極および前記第２ゲート絶縁膜に接している前記第２導電型の第２チャネル領域と、
を有し、
前記第１間隔をＷ（ｍ）とし、前記第２チャネル領域の不純物濃度をＮa（ｃｍ-3）とし、素電荷をｑ（Ｃ）とし、前記第２チャネル領域の誘電率をε（Ｆ／ｍ）とし、前記第２チャネル領域のバンドギャップをＶ（ｅＶ）とするとき、Ｗ＜２×１０-3×（２Ｖε／（ｑＮa））1/2を満たすことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記第１エミッタ領域、前記一対の第１ゲート電極、前記一対の第１ゲート絶縁膜、前記第１チャネル領域および前記第２エミッタ領域は、平面視において、第１方向に沿って形成されており、
前記一対の第１ゲート電極は、前記第１間隔で互いに離れて形成されており、
前記第３エミッタ領域は、前記第１方向に沿って、前記第１エミッタ領域と連続して形成されており、
前記一対の第２ゲート電極の各々は、前記第１方向に沿って、前記一対の第１ゲート電極の各々と連続して形成されており、
前記一対の第２ゲート絶縁膜の各々は、前記第１方向に沿って、前記一対の第１ゲート絶縁膜の各々と連続して形成されており、
前記第２チャネル領域は、前記第１方向に沿って、前記第１チャネル領域および前記第２エミッタ領域と隣接して形成されていることを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置であって、
前記一対の第１トレンチは、第１方向に沿って、前記第１間隔で互いに離れて形成されており、
前記第１エミッタ領域、前記一対の第１ゲート電極、前記一対の第１ゲート絶縁膜、前記第１チャネル領域および前記第２エミッタ領域は、平面視において、前記第１方向に沿って形成されており、
前記一対の第２トレンチの各々は、前記第１方向に沿って、前記一対の第１トレンチの各々と連続して形成されており、
前記第３エミッタ領域は、前記第１方向に沿って、前記第１エミッタ領域と連続して形成されており、
前記一対の第２ゲート絶縁膜の各々は、前記第１方向に沿って、前記一対の第１ゲート絶縁膜の各々と連続して形成されており、
前記一対の第２ゲート電極の各々は、前記第１方向に沿って、前記一対の第１ゲート電極の各々と連続して形成されており、
前記第２チャネル領域は、前記第１方向に沿って、前記第１チャネル領域および前記第２エミッタ領域と隣接して形成されていることを特徴とする半導体装置。
【請求項６】
請求項３記載の半導体装置であって、
前記第１チャネル領域と前記第１半導体層との間に、前記第１導電型の第１バリア領域が形成されていることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置であって、
前記第１チャネル領域と前記第１半導体層との間に、前記第１導電型の第１バリア領域が形成されていることを特徴とする半導体装置。
【請求項８】
請求項３記載の半導体装置であって、
前記第２チャネル領域と前記第１半導体層との間に、前記第２導電型の第２バリア領域が形成されていることを特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置であって、
前記第２チャネル領域と前記第１半導体層との間に、前記第２導電型の第２バリア領域が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項６記載の半導体装置であって、
前記第２チャネル領域と前記第１半導体層との間に、前記第２導電型の第２バリア領域が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項７記載の半導体装置であって、
前記第２チャネル領域と前記第１半導体層との間に、前記第２導電型の第２バリア領域が形成されていることを特徴とする半導体装置。
【請求項１２】
（ａ）第１導電型の第１半導体層、および、前記第１半導体層の一方の主面側に形成された第２半導体層からなる半導体基板を用意する工程、
（ｂ）前記第２半導体層を貫通するように、互いに離れた一対の第１トレンチと、第１間隔で互いに離れた一対の第２トレンチとを形成する工程、
（ｃ）前記一対の第１トレンチの各々の内壁に、一対の第１ゲート絶縁膜の各々を形成し、前記一対の第２トレンチの各々の内壁に、一対の第２ゲート絶縁膜の各々を形成する工程、
（ｄ）内壁に前記一対の第１ゲート絶縁膜の各々が形成された、前記一対の第１トレンチの各々を埋め込むように、一対の第１ゲート電極を形成し、内壁に前記一対の第２ゲート絶縁膜の各々が形成された、前記一対の第２トレンチの各々を埋め込むように、一対の第２ゲート電極を形成する工程、
（ｅ）前記一対の第１トレンチに挟まれた第１領域において、第２導電型の第１チャネル領域を形成する工程、
（ｆ）前記一対の第２トレンチに挟まれた第２領域において、前記第２導電型の第２チャネル領域を形成する工程、
（ｇ）前記第１領域において、前記一対の前記第１トレンチのいずれとも離れ、前記第１チャネル領域に接するように、前記第２導電型の第１エミッタ領域を形成する工程、
（ｈ）前記第１領域において、前記第１ゲート絶縁膜および前記第１チャネル領域に接するように、前記第１導電型の第２エミッタ領域を形成する工程、
（ｉ）前記第２領域において、前記一対の前記第２トレンチのいずれとも離れ、前記第２チャネル領域に接するように、前記第２導電型の第３エミッタ領域を形成する工程、
（ｊ）前記第１領域において、前記第１エミッタ領域および前記第２エミッタ領域に接し、前記第２領域において、前記第３エミッタ領域に接するように、エミッタ電極を形成する工程、
（ｋ）前記第１半導体層の前記一方の主面と反対側に前記第２導電型の第３半導体層を形成する工程、
（ｌ）前記第３半導体層に接するように、コレクタ電極を形成する工程、
を有し、
前記第１間隔をＷ（ｍ）とし、前記第２チャネル領域の不純物濃度をＮa（ｃｍ-3）とし、素電荷をｑ（Ｃ）とし、前記第２チャネル領域の誘電率をε（Ｆ／ｍ）とし、前記第２チャネル領域のバンドギャップをＶ（ｅＶ）とするとき、Ｗ＜２×１０-3×（２Ｖε／（ｑＮa））1/2を満たすことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記（ｂ）工程において、前記第１間隔で互いに離れた前記一対の第１トレンチを、前記第１方向に沿って形成し、前記一対の第２トレンチの各々を、前記第１方向に沿って、前記一対の第１トレンチの各々と連続して形成し、
前記（ｃ）工程において、前記一対の第２ゲート絶縁膜の各々を、前記第１方向に沿って、前記一対の第１ゲート絶縁膜の各々と連続して形成し、
前記（ｄ）工程において、前記一対の第２ゲート電極の各々を、前記第１方向に沿って、前記一対の第１ゲート電極の各々と連続して形成し、
前記（ｆ）工程において、前記第２チャネル領域を、前記第１方向に沿って、前記第１チャネル領域および前記第２エミッタ領域と隣接して形成し、
前記（ｉ）工程において、前記第３エミッタ領域を、前記第１方向に沿って、前記第１エミッタ領域と連続して形成することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法であって、
（ｍ）前記第１チャネル領域と前記第１半導体層との間に、前記第１導電型の第１バリア領域を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法であって、
（ｎ）前記第２チャネル領域と前記第１半導体層との間に、前記第２導電型の第２バリア領域を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造技術に関し、特に、絶縁ゲート型バイポーラトランジスタを備えた半導体装置および製造に適用して有効な技術に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）は、主にパワーエレクトロニクス分野で電流制御用デバイスとして使用される半導体素子である。このＩＧＢＴは、裏面に設けられたコレクタ電極、表面に設けられたエミッタ電極およびゲート電極からなる３端子を備えており、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とバイポーラトランジスタを折衷した構造を有する。
【０００３】
ＩＧＢＴは少数キャリアの過剰蓄積効果を利用することで大電流を流すことができる。そのため、パワーＭＩＳＦＥＴなど他の構造のパワーデバイスと比較すると、オン状態のときに大電流を流すことが可能であるとともに、オフ状態のときには高耐圧を維持することが可能であるという特徴を有する。
【０００４】
特開２０００−１６４８５９号公報（特許文献１）には、コレクタ電極とエミッタ電極との間に、ｐ型のコレクタ領域、ｎ型のドリフト領域、ｐ型のベース領域およびｎ型のエミッタ領域が設けられ、さらに、ゲート電極が、ゲート絶縁膜を介してベース領域に接するように設けられたＩＧＢＴについての技術が記載されている。
【０００５】
このようなＩＧＢＴにおいて、コレクタ電極とエミッタ電極との間に電圧（コレクタ電圧）を印加した状態で、ＩＧＢＴをオン状態にするために必要な電圧をゲート電極に印加する。このとき、ゲート絶縁膜近傍のｐ型のベース領域に反転層が形成され、電子が反転層を通してエミッタ電極からコレクタ電極に向けて流れ始める。ｎ型のドリフト領域における不純物濃度は、１０14（ｃｍ-3）程度であり、通常導体として用いられるシリコンにおける不純物濃度に比べ非常に低濃度であるため、電子が流れ始めた時の電流は小さい。しかし、ｐ型のコレクタ領域の正孔が拡散電流によりｎ型のドリフト領域に流れ始めると、ｎ型のドリフト領域において電子と正孔とがクーロン引力によって互いに引き合うため、ｎ型のドリフト領域には１０16（ｃｍ-3）以上の過剰な電荷が蓄積される。このような効果を過剰蓄積効果といい、この過剰蓄積効果によって、ｎ型のドリフト領域の抵抗が小さくなるため、ＩＧＢＴに大電流を流すことができる。
【０００６】
一方、ＩＧＢＴがオフ状態のときは、前述したように、ｎ型のドリフト領域の不純物濃度が非常に低濃度であるため、電流が流れず、高耐圧を維持することができる。
【０００７】
このようなＩＧＢＴについては、その過剰蓄積効果を促進するために様々な工夫がされており、その工夫の一つとしてＩＥ（Injection Enhancement）効果の利用が挙げられる。ＩＥ効果とは、ＩＧＢＴがオン状態のときにエミッタ電極側から正孔が排出されにくくすることで、ｎ型のドリフト領域に蓄積される電荷の濃度を高めるものである。
【０００８】
特開２００５−２０９８１１号公報（特許文献２）には、ＩＥ効果を利用するものとして、エミッタ領域の面積を低減することで、ｎ型のドリフト領域に蓄積される電荷の濃度を高める技術が記載されている。また、特開２００８−２８８３８６号公報（特許文献３）には、ＩＥ効果を利用するものとして、ｎ型のドリフト領域とｐ型のベース領域との間にｎ型のバリア領域（ホールバリア層）を設けることで、ｎ型のドリフト領域に蓄積される電荷の濃度を高める技術が記載されている。このようなＩＥ効果の利用により、ドリフト領域よりもエミッタ電極側における抵抗は増加するが、それ以上にドリフト領域の抵抗が減少するために、定格で定められたコレクタ電流を流すためのコレクタ電圧（オン電圧）を下げることができる。
【０００９】
このＩＥ効果を促進させることとトレードオフの関係にある問題として、ラッチアップの問題がある。これは、ＩＥ効果によりドリフト領域における正孔の濃度が高くなりすぎると、反転層などにより構成されるｐｎｐ寄生バイポーラトランジスタがオン状態になり、ラッチアップしてしまう問題である。特開２００１−１２７２８６号公報（特許文献４）には、この問題の解決策として、ＩＧＢＴがオン状態のときに正孔のみを流すことができる第２のエミッタ領域を形成する技術が記載されている。また、特開２００４−２２１３７０号公報（特許文献５）には、ＩＧＢＴがオン状態のときに、第２のエミッタ領域に正孔からなる電流が流れてＩＥ効果が低減されてしまうことを防ぐために、第２のエミッタ領域にｎ型のバリア領域（ホールバリア層）を挿入する技術が記載されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−１６４８５９号公報
【特許文献２】特開２００５−２０９８１１号公報
【特許文献３】特開２００８−２８８３８６号公報
【特許文献４】特開２００１−１２７２８６号公報
【特許文献５】特開２００４−２２１３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者の検討によれば、次のことが分かった。
【００１２】
ＩＥ効果を高めるために、エミッタ領域の面積をさらに減少させるか、あるいは、ｎ型のバリア領域の不純物濃度を増加させると、オン電圧は低減するものの、ＩＧＢＴをオン状態からオフ状態に切り替える際の電力消費（スイッチング損失）が増加してしまう問題がある。これは、ゲート電極に印加されている電圧を閾値電圧よりも低い電圧に下げることでＩＧＢＴがオン状態からオフ状態に切り替わったときに、ドリフト領域に高濃度で蓄積されている正孔がエミッタ電極側に排出されにくくなるために起こる問題である。
【００１３】
例えばＩＧＢＴがオン状態のときに正孔のみを流すことができる第２のエミッタ領域を形成するという特許文献４記載の技術では、ＩＧＢＴがオン状態のときのＩＥ効果が低減されてしまうため、上記したオン電圧の低減の問題を解決することはできない。一方、第２のエミッタ領域にｎ型のバリア領域を挿入するという特許文献５記載の技術では、ＩＧＢＴがオフ状態のときに効果的に正孔をエミッタ電極から排出させることができないため、上記したスイッチング損失の問題を解決することはできない。その結果、オン電圧の低減と、スイッチング損失の低減とを両立させることができず、半導体装置の性能を低下させる。
【００１４】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
代表的な実施の形態による半導体装置は、ｐ+コレクタ領域、および、ｐ+コレクタ領域の上面側に形成されたｎ--ドリフト領域を備えており、ｎ--ドリフト領域上に、第１トランジスタおよび第２トランジスタが形成されたＩＧＢＴである。第１トランジスタおよび第２トランジスタには、エミッタ電極が接続されており、ｐ+コレクタ領域には、コレクタ電極が接続されている。第１トランジスタおよび第２トランジスタがオン状態のときに、コレクタ電極から第１トランジスタを通してエミッタ電極に、電子および正孔からなる電流が流れるが、第２トランジスタを通して電流が流れない。一方、第１トランジスタおよび第２トランジスタがオン状態からオフ状態に切り替わったとき、ｎ--ドリフト領域から第１トランジスタおよび第２トランジスタを通してエミッタ電極に、正孔からなる電流が流れる。
【００１８】
また、代表的な実施の形態による半導体装置の製造方法は、ｐ+コレクタ領域、および、ｐ+コレクタ領域の上面側に形成されたｎ--ドリフト領域を備えた基板上に、互いに離れた第１トランジスタおよび第２トランジスタを形成するものである。まず、ｎ--ドリフト領域および半導体層からなる半導体基板を用意し、半導体層を貫通するように、一対の第１トレンチおよび一対の第２トレンチを形成する。次いで、一対の第１トレンチおよび一対の第２トレンチの内部にゲート絶縁膜およびゲート電極を形成する。次いで、一対の第１トレンチに挟まれた第１領域において、ｐ+チャネル領域、ｎ++エミッタ領域およびｐ++エミッタ領域を形成し、一対の第２トレンチに挟まれた第２領域において、ｐ-チャネル領域およびｐ++エミッタ領域を形成する。また、一対の第２トレンチの間隔をＷ（ｍ）とし、ｐ-チャネル領域の不純物濃度をＮa（ｃｍ-3）とし、素電荷をｑ（Ｃ）とし、ｐ-チャネル領域の誘電率をε（Ｆ／ｍ）とし、ｐ-チャネル領域のバンドギャップをＶ（ｅＶ）とするとき、Ｗ＜２×１０-3×（２Ｖε／（ｑＮa））1/2を満たす。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の斜視図である。
【図３】図１において、ＩＧＢＴがオン状態のときに電荷が流れる経路を模式的に示した図である。
【図４】図１において、ＩＧＢＴがオン状態からオフ状態に切り替わったときに電荷が流れる経路を模式的に示した図である。
【図５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２３】比較例の半導体装置の要部断面図である。
【図２４】図２３において、ＩＧＢＴがオン状態のときに電荷が流れる経路を模式的に示した図である。
【図２５】図２３において、ＩＧＢＴがオン状態からオフ状態に切り替わったときに電荷が流れる経路を模式的に示した図である。
【図２６】実施の形態２の半導体装置の要部断面図である。
【図２７】実施の形態２の半導体装置の斜視図である。
【図２８】実施の形態３の半導体装置の要部断面図である。
【図２９】実施の形態３の半導体装置の斜視図である。
【図３０】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態４の半導体装置の斜視図である。
【図３３】実施の形態５の半導体装置の要部断面図である。
【図３４】実施の形態５の半導体装置の斜視図である。
【図３５】実施の形態５の半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態６の半導体装置の斜視図である。
【図３７】実施の形態７の半導体装置の要部断面図である。
【図３８】実施の形態７の半導体装置の斜視図である。
【図３９】実施の形態８の半導体装置の斜視図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２８】
（実施の形態１）
＜半導体装置＞
本発明の一実施の形態である半導体装置を、図面を参照して説明する。本実施の形態の半導体装置は、ＭＩＳＦＥＴとして第１トランジスタおよび第２トランジスタを備えた絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である。
【００２９】
図１は、実施の形態１の半導体装置の要部断面図である。図２は、実施の形態１の半導体装置の斜視図である。なお、図２においては、理解を簡単にするために、層間絶縁膜１１（図1参照）およびエミッタ電極１２（図1参照）を除去した（透視した）状態を図示している。
【００３０】
図１および図２に示すように、本実施の形態１の半導体装置であるＩＧＢＴ５０は、ｎ--ドリフト領域１、ｎ+バッファ領域２、ｐ+コレクタ領域３、ｐ++エミッタ領域４、ゲート電極５、ゲート絶縁膜６、ｐ+チャネル領域７、ｎ++エミッタ領域８、ｐ-チャネル領域９、ｐウェル領域１０、層間絶縁膜１１、エミッタ電極１２およびコレクタ電極１３を備えている。
【００３１】
ｎ--ドリフト領域１は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなるｎ型半導体領域（第1導電型の半導体領域）である。ｎ--ドリフト領域１の不純物濃度は、比較的低濃度であり、例えば５×１０13〜５×１０14ｃｍ-3程度とすることができる。また、ｎ--ドリフト領域１の厚さを例えば４０〜３００μｍ程度とすることができる。
【００３２】
ｎ+バッファ領域２は、ｎ--ドリフト領域１の上面（第１主面）と反対側、すなわち、下面（第２主面）側に形成されており、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなるｎ型半導体領域（第1導電型の半導体領域）である。ｎ+バッファ領域２の不純物濃度は、ｎ--ドリフト領域１の不純物濃度に比べて高濃度であり、例えば１×１０16〜1×１０18ｃｍ-3程度とすることができる。また、ｎ+バッファ領域２の厚さを例えば１〜２０μｍ程度とすることができる。
【００３３】
ｐ+コレクタ領域３は、ｎ+バッファ領域２の上面（第１主面）と反対側、すなわち、下面（第２主面）側に形成されており、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型半導体領域（第２導電型の半導体領域）である。ｐ+コレクタ領域３の不純物濃度は、比較的高濃度であり、例えば１×１０17〜５×１０18ｃｍ-3程度とすることができる。また、ｐ+コレクタ領域３の厚さを例えば０．１〜２００μｍ程度とすることができる。
【００３４】
なお、ｎ+バッファ領域２は、ｎ--ドリフト領域１とｐ+コレクタ領域３の間に形成されたｎ型半導体領域である。また、ｎ--ドリフト領域１とｐ+コレクタ領域３との間にｎ+バッファ領域２を形成せず、ｎ--ドリフト領域１とｐ+コレクタ領域３とが直接接した構造であってもよい。
【００３５】
ｎ--ドリフト領域１の上面（第１主面）側には、例えばシリコン（Ｓｉ）からなる半導体層ＳＬ１が形成されている。半導体層ＳＬ１には、ｐ++エミッタ領域４、ゲート電極５、ゲート絶縁膜６、ｐ+チャネル領域７、ｎ++エミッタ領域８およびｐ-チャネル領域９が形成されている。半導体層ＳＬ１には、半導体層ＳＬ１を貫通するように、トレンチＴが形成されている。具体的には、トレンチＴとして、トレンチＴ１、Ｔ２、Ｔ３、Ｔ４が形成されている。半導体層ＳＬ１の厚さを例えば１〜５μｍ程度とすることができる。
【００３６】
トレンチＴ１、Ｔ２は互いに離れて形成された一対のトレンチを構成している。平面視において、トレンチＴ１、Ｔ２およびトレンチＴ１、Ｔ２に挟まれた領域を、第１領域ＡＲ１とする。このとき、トレンチＴ１、Ｔ２および半導体層ＳＬ１のうちトレンチＴ１、Ｔ２に挟まれた領域に、第１トランジスタＴＲ１が形成されている。すなわち、第１トランジスタＴＲ１は、平面視において、第１領域ＡＲ１に形成されている。
【００３７】
トレンチＴ３、Ｔ４は互いに離れて形成された一対のトレンチを構成している。平面視において、トレンチＴ３、Ｔ４およびトレンチＴ３、Ｔ４に挟まれた領域を、第２領域ＡＲ２とする。このとき、トレンチＴ３、Ｔ４および半導体層ＳＬ１のうちトレンチＴ３、Ｔ４に挟まれた領域に、第２トランジスタＴＲ２が形成されている。すなわち、第２トランジスタＴＲ２は、平面視において、第２領域ＡＲ２に形成されている。
【００３８】
また、平面視において、第１領域ＡＲ１と第２領域ＡＲ２との間の領域を、第３領域ＡＲ３とする。このとき、半導体層ＳＬ１のうちトレンチＴ２、Ｔ３に挟まれた領域に、ｐウェル領域１０が形成されている。すなわち、ｐウェル領域１０は、平面視において、第３領域ＡＲ３に形成されている。
【００３９】
なお、図２の斜視図に示すように、トレンチＴ１、Ｔ２、Ｔ３、Ｔ４は、一方向（図２のＹ方向）に沿って形成されている。
【００４０】
ｐ++エミッタ領域４は、半導体層ＳＬ１に形成されており、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型半導体領域である。ｐ++エミッタ領域４として、ｐ++エミッタ領域４ａ、４ｂの２つが形成されている。ｐ++エミッタ領域４の不純物濃度は、ｐ+コレクタ領域３の不純物濃度よりも高濃度であり、例えば１×１０18〜５×１０20ｃｍ-3程度とすることができる。
【００４１】
ｐ++エミッタ領域４ａは、第１領域ＡＲ１において、トレンチＴ１、Ｔ２の間であって、トレンチＴ１、Ｔ２のいずれとも離れた位置に、形成されている。すなわち、トレンチＴ１、Ｔ２は、ｐ++エミッタ領域４ａの両側であって、各々がｐ++エミッタ領域４ａから離れた位置に形成されている。
【００４２】
ｐ++エミッタ領域４ｂは、第２領域ＡＲ２において、トレンチＴ３、Ｔ４の間であって、トレンチＴ３、Ｔ４のいずれとも離れた位置に、形成されている。すなわち、トレンチＴ３、Ｔ４は、ｐ++エミッタ領域４ｂの両側であって、各々がｐ++エミッタ領域４ｂから離れた位置に形成されている。
【００４３】
ゲート電極５は、ｐ++エミッタ領域４の両側に形成された一対の電極である。ゲート電極５として、一対のゲート電極５ａ、５ｂ、および、一対のゲート電極５ｃ、５ｄが形成されている。ゲート電極５は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が高濃度で拡散されたポリシリコン膜などからなり、例えばＣＶＤ（Chemical Vapor Deposition）法などにより形成された導体膜である。
【００４４】
ゲート電極５ａ、５ｂの各々は、第１領域ＡＲ１において、一対のトレンチＴ１、Ｔ２の各々の内部に形成された電極である。前述したように、一対のトレンチＴ１、Ｔ２は、ｐ++エミッタ領域４ａの両側に形成されているため、ゲート電極５ａ、５ｂも、ｐ++エミッタ領域４ａの両側に形成された一対のゲート電極である。ただし、図示を省略するが、ゲート電極５ａ、５ｂは、図１に示す断面よりも奥側（または手前側）の位置で、互いに電気的に接続されている。
【００４５】
ゲート電極５ｃ、５ｄの各々は、第２領域ＡＲ２において、一対のトレンチＴ３、Ｔ４の各々の内部に形成された電極である。前述したように、一対のトレンチＴ３、Ｔ４は、ｐ++エミッタ領域４ｂの両側に形成されているため、ゲート電極５ｃ、５ｄも、ｐ++エミッタ領域４ｂの両側に形成された一対のゲート電極である。ただし、図示を省略するが、ゲート電極５ｃ、５ｄは、図１に示す断面よりも奥側（または手前側）の位置で、互いに電気的に接続されている。
【００４６】
ゲート絶縁膜６は、ゲート電極５の表面を覆っている。ゲート絶縁膜６として、ゲート絶縁膜６ａ、６ｂ、６ｃ、６ｄの４つが形成されている。ゲート絶縁膜６は、例えば酸化シリコン膜などからなり、ゲート電極５の形成前に、例えば熱酸化法やＣＶＤ法などにより形成された絶縁膜である。
【００４７】
ゲート絶縁膜６ａ、６ｂの各々は、第１領域ＡＲ１において、一対のトレンチＴ１、Ｔ２の各々の内壁に形成されており、一対のゲート電極５ａ、５ｂの各々の表面を覆っている。
【００４８】
ゲート絶縁膜６ｃ、６ｄの各々は、第２領域ＡＲ２において、一対のトレンチＴ３、Ｔ４の各々の内壁に形成されており、一対のゲート電極５ｃ、５ｄの各々の表面を覆っている。
【００４９】
ｐ+チャネル領域７は、第１領域ＡＲ１において、半導体層ＳＬ１のうち一対のトレンチＴ１、Ｔ２に挟まれた部分に形成されており、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型半導体領域（第２導電型の半導体領域）である。ｐ+チャネル領域７は、ｐ++エミッタ領域４ａ、ゲート絶縁膜６ａ、６ｂおよびｎ--ドリフト領域１のいずれにも接している。ｐ+チャネル領域７の不純物濃度は、ｐ++エミッタ領域４ａの不純物濃度よりも低濃度であり、例えば５×１０15〜1×１０18ｃｍ-3程度とすることができる。
【００５０】
ｎ++エミッタ領域８は、第１領域ＡＲ１において、半導体層ＳＬ１のうち一対のトレンチＴ１、Ｔ２に挟まれた部分に形成されており、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなるｎ型半導体領域（第１導電型の半導体領域）である。ｎ++エミッタ領域８として、ｎ++エミッタ領域８ａ、８ｂの２つが形成されている。ｎ++エミッタ領域８ａは、エミッタ電極１２（１２ａ）、ゲート絶縁膜６ａおよびｐ+チャネル領域７のいずれにも接しており、ｎ++エミッタ領域８ｂは、エミッタ電極１２（１２ａ）、ゲート絶縁膜６ｂおよびｐ+チャネル領域７のいずれにも接している。ｎ++エミッタ領域８（８ａ、８ｂ）の不純物濃度は、ｎ--ドリフト領域１の不純物濃度よりも高濃度であり、例えば１×１０18〜５×１０20ｃｍ-3程度とすることができる。
【００５１】
ｐ-チャネル領域９は、第２領域ＡＲ２において、半導体層ＳＬ１のうち一対のトレンチＴ３、Ｔ４に挟まれた部分に形成されており、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型半導体領域（第２導電型の半導体領域）である。ｐ-チャネル領域９は、ｐ++エミッタ領域４ｂ、ゲート絶縁膜６ｃ、６ｄおよびｎ--ドリフト領域１のいずれにも接している。ｐ-チャネル領域９の不純物濃度は、ｐ+チャネル領域７の不純物濃度よりも低濃度であり、例えば１×１０15〜５×１０16ｃｍ-3程度とすることができる。
【００５２】
ｐ++エミッタ領域４ａ、一対のゲート電極５ａ、５ｂ、一対のゲート絶縁膜６ａ、６ｂ、ｐ+チャネル領域７およびｎ++エミッタ領域８ａ、８ｂは、第１トランジスタＴＲ１を構成している。第１トランジスタＴＲ１は、一対のゲート電極５ａ、５ｂ、一対のゲート絶縁膜６ａ、６ｂおよびｐ+チャネル領域７を備えたＭＩＳＦＥＴである。
【００５３】
また、ｐ++エミッタ領域４ｂ、一対のゲート電極５ｃ、５ｄ、一対のゲート絶縁膜６ｃ、６ｄおよびｐ-チャネル領域９は、第２トランジスタＴＲ２を構成している。第２トランジスタＴＲ２は、一対のゲート電極５ｃ、５ｄ、一対のゲート絶縁膜６ｃ、６ｄおよびｐ-チャネル領域９を備えたＭＩＳＦＥＴである。
【００５４】
図２の斜視図に示すように、トレンチＴ１、Ｔ２、Ｔ３、Ｔ４は、一方向（図２のＹ方向）に沿って形成されている。その結果、一対のトレンチＴ１、Ｔ２の間に形成されているｐ++エミッタ領域４（４ａ）、ｐ+チャネル領域７およびｎ++エミッタ領域８（８ａ、８ｂ）は、一方向（図２のＹ方向）に沿って形成されている。また、一対のトレンチＴ３、Ｔ４の間に形成されているｐ++エミッタ領域４（４ｂ）およびｐ-チャネル領域９は、一方向（図２のＹ方向）に沿って形成されている。さらに、トレンチＴ１、Ｔ２、Ｔ３、Ｔ４の内部に形成されているゲート電極５（５ａ、５ｂ、５ｃ、５ｄ）、および、ゲート絶縁膜６（６ａ、６ｂ、６ｃ、６ｄ）も、一方向（図２のＹ方向）に沿って形成されている。
【００５５】
ｐウェル領域１０は、第３領域ＡＲ３において、半導体層ＳＬ１に形成されており、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型半導体領域である。ｐウェル領域１０は、正孔を第１トランジスタＴＲ１または第２トランジスタＴＲ２に向って移動しやすくする。ｐウェル領域１０の不純物濃度は、例えば５×１０16〜１×１０18ｃｍ-3程度とすることができる。
【００５６】
層間絶縁膜１１は、半導体層ＳＬ１の上面（第１主面）側に形成された絶縁膜である。層間絶縁膜１１のうち、平面視において、ｐ++エミッタ領域４上の部分には、コンタクトホールＣＨ１、ＣＨ２が形成されている。具体的には、第１領域ＡＲ１において、層間絶縁膜１１のうちｐ++エミッタ領域４ａ上の部分には、コンタクトホールＣＨ１が形成されており、第２領域ＡＲ２において、層間絶縁膜１１のうちｐ++エミッタ領域４ｂ上の部分には、コンタクトホールＣＨ２が形成されている。層間絶縁膜１１として、例えば酸化シリコン膜を用いることができる。
【００５７】
エミッタ電極１２は、層間絶縁膜１１の上面を覆うとともに、コンタクトホールＣＨ１、ＣＨ２を埋めるように形成された電極である。エミッタ電極１２は、第１トランジスタＴＲ１を構成するｐ++エミッタ領域４およびｎ++エミッタ領域８と電気的に接続されており、第２トランジスタＴＲ２を構成するｐ++エミッタ領域４およびｐ-チャネル領域９と電気的に接続されている。
【００５８】
エミッタ電極１２のうち、第１領域ＡＲ１において、コンタクトホールＣＨ１を埋めるように形成された部分をエミッタ電極１２ａとし、第２領域ＡＲ２において、コンタクトホールＣＨ２を埋めるように形成された部分をエミッタ電極１２ｂとする。このとき、第１領域ＡＲ１において、エミッタ電極１２ａは、ｐ++エミッタ領域４ａおよびｎ++エミッタ領域８ａ、８ｂと電気的に接続されており、第２領域ＡＲ２において、エミッタ電極１２ｂは、ｐ++エミッタ領域４ｂおよびｐ-チャネル領域９と電気的に接続されている。
【００５９】
エミッタ電極１２（１２ａ、１２ｂ）として、例えばチタンタングステン（ＴｉＷ）膜からなるバリア導体膜と、例えばアルミニウム（Ａｌ）膜からなる導体膜とが積層された積層導体膜を用いることができる。このような積層導体膜を用いることで、ｐ++エミッタ領域４ａ、４ｂ、ｎ++エミッタ領域８ａ、８ｂおよびｐ-チャネル領域９と、エミッタ電極１２とを、低抵抗で電気的に接続することができる。
【００６０】
半導体層ＳＬ１には、平面視において、コンタクトホールＣＨ１と同一の位置に凹部ＣＣ１が形成されており、エミッタ電極１２ａは、凹部ＣＣ１およびコンタクトホールＣＨ１を埋めるように、形成されている。また、半導体層ＳＬ１には、平面視において、コンタクトホールＣＨ２と同一の位置に凹部ＣＣ２が形成されており、エミッタ電極１２ｂは、凹部ＣＣ２およびコンタクトホールＣＨ２を埋めるように、形成されている。
【００６１】
コレクタ電極１３は、ｐ+コレクタ領域３の下面（第２主面）側に形成された電極である。コレクタ電極１３は、ｐ+コレクタ領域３と電気的に接続されている。コレクタ電極１３として、アルミニウム（Ａｌ）などの金属、または、アルミニウムシリコン（ＡｌＳｉ）などの合金からなる導体膜を用いることができる。このような導体膜を用いることで、コレクタ電極１３とｐ+コレクタ領域３とを、低抵抗で電気的に接続することができる。
【００６２】
本実施の形態１では、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接している。
【００６３】
図２に示すように、ＩＧＢＴ５０には、第１トランジスタＴＲ１として、第１トランジスタＴＲ１１、ＴＲ１２が形成されており、第２トランジスタＴＲ２として、第２トランジスタＴＲ２１、ＴＲ２２が形成されている。一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１と第２トランジスタＴＲ２２とが隣接しており、第１トランジスタＴＲ１２と第２トランジスタＴＲ２１とが隣接している。
【００６４】
第１トランジスタＴＲ１１において、一対のトレンチＴ１、Ｔ２として、トレンチＴ１１、Ｔ２１が形成されており、第２トランジスタＴＲ２１において、一対のトレンチＴ３、Ｔ４として、トレンチＴ３１、Ｔ４１が形成されている。また、第１トランジスタＴＲ１２において、一対のトレンチＴ１、Ｔ２として、トレンチＴ１２、Ｔ２２が形成されており、第２トランジスタＴＲ２２において、一対のトレンチＴ３、Ｔ４として、トレンチＴ３２、Ｔ４２が形成されている。そして、一対のトレンチＴ３２、Ｔ４２の各々は、一方向（図２のＹ方向）に沿って、一対のトレンチＴ１１、Ｔ２１の各々と連続して形成されている。また、一対のトレンチＴ１２、Ｔ２２の各々は、一方向（図２のＹ方向）に沿って、一対のトレンチＴ３１、Ｔ４１の各々と連続して形成されている。
【００６５】
その結果、図２に示すように、第２トランジスタＴＲ２２におけるｐ++エミッタ領域４ｂは、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１におけるｐ++エミッタ領域４ａと連続して形成されている。また、第２トランジスタＴＲ２２におけるゲート電極５ｃ、５ｄの各々は、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１におけるゲート電極５ａ、５ｂの各々と連続して形成されている。また、第２トランジスタＴＲ２２におけるゲート絶縁膜６ｃ、６ｄの各々は、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１におけるゲート絶縁膜６ａ、６ｂの各々と連続して形成されている。また、第２トランジスタＴＲ２２におけるｐ-チャネル領域９は、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１におけるｐ+チャネル領域７およびｎ++エミッタ領域８ａ、８ｂと隣接して形成されている。
【００６６】
また、第１トランジスタＴＲ１２と第２トランジスタＴＲ２１との間における、一方向（図２のＹ方向）に沿って隣接した位置関係についても、前述した第１トランジスタＴＲ１１と第２トランジスタＴＲ２２との間における、一方向（図２のＹ方向）に沿って隣接した位置関係と同様である。
【００６７】
このような構成により、第１トランジスタＴＲ１のゲート電極５ａ、５ｂに印加するゲート電圧と、第２トランジスタＴＲ２のゲート電極５ｃ、５ｄに印加するゲート電圧とを、一括して制御することができる。
【００６８】
以下、本願明細書では、各々の内部に、ゲート絶縁膜６ａ、６ｂの各々、および、ゲート電極５ａ、５ｂの各々が形成された一対のトレンチＴ１、Ｔ２の間隔Ｗ１を、第１トランジスタＴＲ１のゲート間距離と定義する。また、各々の内部に、ゲート絶縁膜６ｃ、６ｄの各々、および、ゲート電極５ｃ、５ｄの各々が形成された一対のトレンチＴ３、Ｔ４の間隔Ｗ２を、第２トランジスタＴＲ２のゲート間距離と定義する。
【００６９】
本実施の形態１では、第２トランジスタＴＲ２のゲート間距離Ｗ２をＷ（ｍ）とし、ｐ-チャネル領域９の不純物濃度をＮa（ｃｍ-3）とし、電子および正孔の素電荷をｑ（Ｃ）とし、ｐ-チャネル領域９の誘電率をε（Ｆ／ｍ）とし、ｐ-チャネル領域９のバンドギャップをＶ（ｅＶ）とするとき、下記式（１）
Ｗ＜２×１０-3×（２Ｖε／（ｑＮa））1/2              （１）
を満たすことが好適である。具体的には、ｐ-チャネル領域９がシリコン（Ｓｉ）からなり、シリコン（Ｓｉ）の誘電率をεsi（Ｆ／ｍ）としたとき、ｐ-チャネル領域９の不純物濃度Ｎaが下記式（２）
Ｗ＜２×１０-3×（２εsi／（ｑＮa））1/2              （２）
を満たすような濃度になるように、イオン注入することが好適である。
【００７０】
また、本実施の形態１では、前述したように、第２トランジスタＴＲ２２のトレンチＴ３２、Ｔ４２の各々が、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１のトレンチＴ１１、Ｔ２１の各々と、連続して形成されている。また、第１トランジスタＴＲ１２のトレンチＴ１２、Ｔ２２の各々が、一方向（図２のＹ方向）に沿って、第２トランジスタＴＲ２１のトレンチＴ３１、Ｔ４１の各々と、連続して形成されている。その結果、一対のトレンチＴ１１、Ｔ２１、および、一対のトレンチＴ１２、Ｔ２２の間隔Ｗ１は、一対のトレンチＴ３１、Ｔ４１、および、一対のトレンチＴ３２、Ｔ４２の間隔Ｗ２と等しくなる。
【００７１】
なお、一対のトレンチＴ１１、Ｔ２１、および、一対のトレンチＴ１２、Ｔ２２の間隔は、ゲート絶縁膜６ａ、６ｂの間隔、すなわち、ｐ+チャネル領域７の幅に等しい。したがって、ゲート絶縁膜６ａ、６ｂの厚さが、ｐ+チャネル領域７の幅に比べて小さい場合には、第１トランジスタＴＲ１におけるゲート間距離Ｗ１は、ゲート電極５ａ、５ｂの間隔に略等しい。
【００７２】
また、一対のトレンチＴ３１、Ｔ４１、および、一対のトレンチＴ３２、Ｔ４２の間隔は、ゲート絶縁膜６ｃ、６ｄの間隔、すなわち、ｐ-チャネル領域９の幅に等しい。したがって、ゲート絶縁膜６ｃ、６ｄの厚さが、ｐ-チャネル領域９の幅に比べて小さい場合には、第２トランジスタＴＲ２におけるゲート間距離Ｗ２は、ゲート電極５ｃ、５ｄの間隔に略等しい。
【００７３】
＜半導体装置の動作＞
続いて、本実施の形態１の半導体装置であるＩＧＢＴ５０の動作について説明する。
【００７４】
図３は、図１において、ＩＧＢＴがオン状態のときに電荷が流れる経路を模式的に示した図である。図４は、図１において、ＩＧＢＴがオン状態からオフ状態に切り替わったときに電荷が流れる経路を模式的に示した図である。
【００７５】
初めに、ＩＧＢＴ５０をオン状態にするオン動作について説明する。
【００７６】
まず、コレクタ電極１３の電位がエミッタ電極１２の電位に対して所定の正の電位になるように、コレクタ電極１３に所定の電圧（コレクタ電圧）を印加する。具体的には、例えばエミッタ電極１２を接地した状態で、コレクタ電極１３にコレクタ電圧Ｖｃを印加する。これにより、コレクタ電極１３からｐ+コレクタ領域３およびｎ+バッファ領域２を通して、ｎ--ドリフト領域１へ正孔が注入される。
【００７７】
この状態で、ゲート電極５ａ、５ｂ、５ｃ、５ｄの電位がエミッタ電極１２に対して所定の正の電位となるように、ゲート電極５ａ、５ｂ、５ｃ、５ｄに所定の電圧を印加する。具体的には、例えばエミッタ電極１２を接地した状態で、ゲート電極５ａ、５ｂ、５ｃ、５ｄに、ゲート電圧Ｖｇ１を印加する。ゲート電圧Ｖｇ１は、第１トランジスタＴＲ１および第２トランジスタＴＲ２をオン状態にするための電圧であり、例えば第１トランジスタＴＲ１の閾値電圧および第２トランジスタＴＲ２の閾値電圧のいずれよりも高い電圧である。
【００７８】
第１トランジスタＴＲ１では、ゲート電極５ａ、５ｂにゲート電圧Ｖｇ１が印加されることで、ｐ+チャネル領域７のうち、ゲート絶縁膜６ａ、６ｂと接する領域、すなわち、ゲート絶縁膜６ａ、６ｂから例えば１０ｎｍ程度の領域において、反転層７ａ、７ｂが形成された状態（オン状態）になる。そして、エミッタ電極１２ａからの電子が、図３に経路をＰＳ１として示すように、ｎ++エミッタ領域８ａ、８ｂの各々、および、形成された反転層７ａ、７ｂの各々を通して、ｎ--ドリフト領域１に注入される（流れ込む）。
【００７９】
前述したように、コレクタ電極１３にコレクタ電圧Ｖｃが印加されているため、コレクタ電極１３からｎ--ドリフト領域１に正孔が注入される（流れ込む）。その結果、エミッタ電極１２ａからｎ--ドリフト領域１に注入された（流れ込んだ）電子と、コレクタ電極１３からｎ--ドリフト領域１に注入された（流れ込んだ）正孔とは、ｎ--ドリフト領域１中でクーロン引力によって引き合うため、ｎ--ドリフト領域１中には例えば１０16（ｃｍ-3）以上の過剰な電荷が蓄積される。この過剰蓄積効果によって、ｎ--ドリフト領域１の抵抗値が小さくなるため、ＩＧＢＴに大きなオン電流を流すことができる。すなわち、ＩＧＢＴ５０がオン状態になる。
【００８０】
第１トランジスタＴＲ１では、ｐ+チャネル領域７のうちゲート絶縁膜６ａ、６ｂと接する領域に反転層７ａ、７ｂが形成された状態（オン状態）であるとき、ｐ+チャネル領域７のうちゲート絶縁膜６ａ、６ｂから少し離れた領域に空乏層（図示は省略）が形成されている。そのため、ｎ--ドリフト領域１からの正孔は、図３に経路をＰＳ２として示すように、ｐ+チャネル領域７のうち反転層７ａ、７ｂおよび空乏層（図示は省略）以外の部分、すなわち中央部側の部分を通して、エミッタ電極１２ａに排出される（流れ出る）。
【００８１】
一方、第２トランジスタＴＲ２でも、ゲート電極５ｃ、５ｄにゲート電圧Ｖｇ１が印加されることで、ｐ-チャネル領域９のうち、ゲート絶縁膜６ｃ、６ｄと接する領域において、反転層９ａ、９ｂが形成された状態（オン状態）になる。しかし、第２トランジスタＴＲ２では、第１トランジスタＴＲ１と異なり、ｎ++エミッタ領域８ａ、８ｂが形成されておらず、エミッタ電極１２ｂと反転層９ａ、９ｂとが離れているため、エミッタ電極１２ｂからの電子は、ｎ--ドリフト領域１に注入されない（流れ込まない）。
【００８２】
また、第２トランジスタＴＲ２でも、ｐ-チャネル領域９のうちゲート絶縁膜６ｃ、６ｄと接する領域に反転層９ａ、９ｂが形成された状態（オン状態）であるとき、ｐ-チャネル領域９のうちゲート絶縁膜６ｃ、６ｄから少し離れた領域に空乏層（図示は省略）が形成されている。
【００８３】
なお、上記したように、本願明細書では、第１トランジスタＴＲ１がオン状態であるとは、ｐ+チャネル領域７に反転層７ａ、７ｂが形成された状態であることを意味する。また、第１トランジスタＴＲ１がオフ状態であるとは、ｐ+チャネル領域７において反転層７ａ、７ｂが消滅した状態であることを意味する。一方、第２トランジスタＴＲ２がオン状態であるとは、ｐ-チャネル領域９に反転層９ａ、９ｂが形成された状態であることを意味する。また、第２トランジスタＴＲ２がオフ状態であるとは、ｐ-チャネル領域９において反転層９ａ、９ｂが消滅した状態であることを意味する。
【００８４】
ここで、空乏層が形成されるときの空乏層の幅ＬDは、下記式（３）
ＬD＝１０-3×（２εsiＶ／（ｑＮa））1/2              （３）
により表される。ただし、上記式（３）において、Ｎa（ｃｍ-3）はｐ-チャネル領域９の不純物濃度であり、ｑ（Ｃ）は電子および正孔の素電荷であり、εsi（Ｆ／ｍ）はシリコン（Ｓｉ）の誘電率である。また、ｐ-チャネル領域９のゲート絶縁膜６ｃ、６ｄとの界面では、エネルギーバンドが反転層の形成に必要な程度曲がっており、このエネルギーバンドの曲がり量がＶ（ｅＶ）である。
【００８５】
ここで、エネルギーバンドの曲がり量Ｖは、シリコン（Ｓｉ）のバンドギャップに相当する１（ｅＶ）程度の量になる。したがって、ｐ-チャネル領域９においてゲート絶縁膜６ｃ、６ｄの一方との界面に形成される空乏層の幅ＬDは、上記式（３）において、Ｖ＝１（ｅＶ）とした下記式（４）
ＬD＝１０-3×（２εsi／（ｑＮa））1/2                （４）
で表される。そして、第２トランジスタＴＲ２のゲート間距離Ｗ２をＷ（ｍ）とすると、Ｗ（ｍ）が、ｐ-チャネル領域９においてゲート絶縁膜６ｃ、６ｄの各々との界面に形成される空乏層の幅ＬDの合計よりも小さいとき、すなわち、下記式（５）
Ｗ＜２ＬD                                              （５）
を満たすときに、ｐ-チャネル領域９全体が空乏化する。
【００８６】
上記式（２）は、上記式（５）に上記式（４）を組み合わせたものである。したがって、上記式（２）の関係を満たす場合には、第２トランジスタＴＲ２がオン状態のときに、ｐ-チャネル領域９全体が空乏化するため、ｎ--ドリフト領域１の正孔が、ｐ-チャネル領域９を通してエミッタ電極１２ｂに排出されない（流れ出ない）ようにすることができる。その結果、第２トランジスタＴＲ２が形成された場合でも、オン状態におけるＩＧＢＴの特性を、第２トランジスタＴＲ２が形成されない場合と同一にすることができる。
【００８７】
上記式（２）において、例えばＮa＝１０16（ｃｍ-3）とし、ｑ＝１．６×１０-19（Ｃ）とし、εsi＝１０．４×１０-10（Ｆ／ｍ）とすると、ゲート間距離Ｗは、０．７２μｍ未満となる。
【００８８】
なお、ゲート間距離Ｗ１、Ｗ２が互いに等しく、ゲート間距離Ｗ２をＷとしたときに上記式（２）を満たす場合でも、ｐ+チャネル領域７における不純物濃度Ｎaがｐ-チャネル領域９における不純物濃度Ｎaよりも十分に高ければ、ゲート間距離Ｗ１をＷとしたときに上記式（２）を満たさない。すなわち、ｐ+チャネル領域７における不純物濃度Ｎaが、ｐ-チャネル領域９における不純物濃度Ｎaよりも十分に高いときは、ゲート間距離Ｗ１、Ｗ２が互いに等しい場合でも、第１トランジスタＴＲ１がオン状態のときにｐ+チャネル領域７全体が空乏化することがない。したがって、第１トランジスタＴＲ１がオン状態のときに、ｎ--ドリフト領域１の正孔がｐ+チャネル領域７を通してエミッタ電極１２ａに排出される（流れ出る）。
【００８９】
すなわち、コレクタ電極１３にコレクタ電圧を印加した状態であって、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときは、コレクタ電極１３から第１トランジスタＴＲ１を通してエミッタ電極１２ａに、正孔（正の極性の電荷）および電子（負の極性の電荷）からなる電流が流れる。しかし、第２トランジスタＴＲ２には、電流が流れない。
【００９０】
次に、ＩＧＢＴ５０をオン状態からオフ状態に切り替える動作について説明する。
【００９１】
コレクタ電極１３に所定の電圧（コレクタ電圧）Ｖｃを印加した状態で、ゲート電極５ａ、５ｂ、５ｃ、５ｄへのゲート電圧Ｖｇ１の印加を停止する。具体的には、例えばエミッタ電極１２を接地した状態で、ゲート電極５ａ、５ｂ、５ｃ、５ｄに、第１トランジスタＴＲ１および第２トランジスタＴＲ２をオン状態からオフ状態に切り替えるためのゲート電圧Ｖｇ２を印加するか、または、ゲート電極５ａ、５ｂ、５ｃ、５ｄを接地する。ゲート電圧Ｖｇ２は、例えば第１トランジスタＴＲ１の閾値電圧および第２トランジスタＴＲ２の閾値電圧のいずれよりも低い電圧である。
【００９２】
第１トランジスタＴＲ１では、ゲート電極５ａ、５ｂへのゲート電圧Ｖｇ１の印加が停止されることで、オン状態のときにｐ+チャネル領域７に形成されていた反転層７ａ、７ｂが消滅し、エミッタ電極１２ａからｎ--ドリフト領域１への電子の注入（流れ込み）が止まる。また、オン状態のときにｎ--ドリフト領域１に過剰に蓄積されていた正孔が、図４に経路をＰＳ３として示すように、ｐ+チャネル領域７を通して、エミッタ電極１２ａに排出される（流れ出る）。ただし、電子は、ｐ+チャネル領域７を流れることができない。
【００９３】
一方、第２トランジスタＴＲ２でも、ゲート電極５ｃ、５ｄへのゲート電圧Ｖｇ１の印加が停止されることで、オン状態のときにｐ-チャネル領域９に形成されていた反転層９ａ、９ｂおよび空乏層（図示は省略）が消滅する。また、オン状態のときにｎ--ドリフト領域１に過剰に蓄積されていた正孔が、図４に経路をＰＳ４として示すように、ｐ-チャネル領域９を通して、エミッタ電極１２ｂにも排出される（流れ出る）。ただし、電子は、ｐ-チャネル領域９を流れることができない。
【００９４】
すなわち、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ--ドリフト領域１から、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して、エミッタ電極１２ａ、１２ｂに、正孔（正の極性の電荷）からなる電流が流れることになる。
【００９５】
＜半導体装置の製造工程＞
次に、本実施の形態１の半導体装置の製造工程の例を、図面を参照して説明する。図５〜図２２は、実施の形態１の半導体装置の製造工程中の要部断面図である。
【００９６】
まず、半導体基板３Ｓを用意する。
【００９７】
この半導体基板３Ｓを用意する工程では、図５に示すように、例えばリン（Ｐ）などのｎ型不純物を導入したｎ型シリコン（Ｓｉ）基板からなる半導体基板３Ｓを用意する。半導体基板３Ｓは、前述したｎ--ドリフト領域１（図１参照）となる部分であるが、図２２を用いて後述するように、裏面（下面）側の部分には、ｎ+バッファ領域２（図１参照）およびｐ+コレクタ領域３（図１参照）が形成される。
【００９８】
このような半導体基板３Ｓについては、例えば不純物注入がほぼされていない純粋なシリコン（Ｓｉ）基板に、高エネルギーの中性子線を照射して一部のシリコン（Ｓｉ）原子をリン（Ｐ）原子に原子核変換することで、不純物濃度が例えば８×１０13〜１×１０14ｃｍ-3程度であるｎ型Ｓｉ基板を用意することができる。
【００９９】
次いで、半導体層ＳＬ１を形成する。
【０１００】
この半導体層ＳＬ１を形成する工程では、例えばイオン注入法により、半導体基板３Ｓの表面（上面）側から、例えばホウ素（Ｂ）などのｐ型の不純物を導入する。これにより、図６に示すように、半導体基板３Ｓの表面（上面）側の部分（上層部）にｐ型の半導体層ＳＬ１が形成され、半導体基板３Ｓの表面（上面）側の部分（上層部）以外の部分が、ｎ--ドリフト領域１となる。半導体層ＳＬ１は、図１を用いて説明したような、ｐ++エミッタ領域４、ｐ+チャネル領域７、ｎ++エミッタ領域８またはｐ-チャネル領域９となる部分である。前述したように、半導体層ＳＬ１の厚さを、例えば１〜５μｍ程度とすることができる。
【０１０１】
次いで、酸化シリコン膜２１を形成する。
【０１０２】
この酸化シリコン膜２１を形成する工程では、図７に示すように、半導体基板３Ｓの半導体層ＳＬ１上に、酸化シリコン膜２１を形成する。この酸化シリコン膜２１は、半導体基板３Ｓの基板温度を例えば１０００℃程度に保持した状態で、ウェット酸化法で形成することができる。
【０１０３】
次いで、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜２１をパターニングする。酸化シリコン膜２１のパターニングは、後述するトレンチＴを形成する領域（後述する図９参照）において酸化シリコン膜２１を除去することで、酸化シリコン膜２１に開口ＯＰを形成するように、行われる。図８に示すように、第１領域ＡＲ１において、開口ＯＰとして、一対の開口ＯＰ１、ＯＰ２が形成され、第２領域ＡＲ２において、開口ＯＰとして、一対の開口ＯＰ３、ＯＰ４が形成される。第１領域ＡＲ１は、平面視において、第１トランジスタＴＲ１（図１参照）が形成される領域であり、第２領域ＡＲ２は、平面視において、第２トランジスタＴＲ２（図１参照）が形成される領域である。また、平面視において、第１領域ＡＲ１と第２領域ＡＲ２との間の領域が、第３領域ＡＲ３である。
【０１０４】
次いで、トレンチＴを形成する。
【０１０５】
このトレンチＴを形成する工程では、図９に示すように、開口ＯＰが形成された酸化シリコン膜２１をマスクとしたエッチングにより、半導体層ＳＬ１にトレンチＴを形成する。トレンチＴは、第１領域ＡＲ１および第２領域ＡＲ２において、半導体層ＳＬ１を貫通し、ｎ--ドリフト領域１に到達するように、形成される。第１領域ＡＲ１には、トレンチＴとして、一対のトレンチＴ１、Ｔ２が形成され、第２領域ＡＲ２には、トレンチＴとして、一対のトレンチＴ３、Ｔ４が形成される。
【０１０６】
図９に示すように、一対のトレンチＴ１、Ｔ２の間隔をＷ１とし、一対のトレンチＴ３、Ｔ４の間隔をＷ２とする。このとき、一対のトレンチＴ３、Ｔ４の間隔Ｗ２については、以下のような関係を満たすことが好適である。すなわち、間隔Ｗ２をＷ（ｍ）とし、ｐ-チャネル領域９（図１参照）の不純物濃度をＮa（ｃｍ-3）とし、電子および正孔の素電荷をｑ（Ｃ）とし、ｐ-チャネル領域９の誘電率をε（Ｆ／ｍ）とし、ｐ-チャネル領域９のバンドギャップをＶ（ｅＶ）とするとき、上記式（１）を満たすような間隔とすることが好適である。
【０１０７】
また、本実施の形態１では、図２に示したように、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが、一方向（図２のＹ方向）に沿って、隣接するように形成される。すなわち、このトレンチＴを形成する工程において、図２に示したように、第２トランジスタＴＲ２２のトレンチＴ３２、Ｔ４２の各々が、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１のトレンチＴ１１、Ｔ２１の各々と、連続して形成される。また、第１トランジスタＴＲ１２のトレンチＴ１２、Ｔ２２の各々が、一方向（図２のＹ方向）に沿って、第２トランジスタＴＲ２１のトレンチＴ３１、Ｔ４１の各々と、連続して形成される。したがって、図９にも示すように、一対のトレンチＴ１、Ｔ２の間隔Ｗ１は、一対のトレンチＴ３、Ｔ４の間隔Ｗ２と等しくなる。
【０１０８】
次いで、ゲート絶縁膜６を形成する。
【０１０９】
このゲート絶縁膜６を形成する工程では、図１０に示すように、トレンチＴの内壁にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えば酸化シリコン膜とすることができ、例えば熱酸化法によりトレンチＴの内壁に露出した半導体層ＳＬ１を酸化することで、形成することができる。ただし、ゲート絶縁膜６は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば酸窒化シリコン（ＳｉＯＮ）膜とすることができる。あるいは、ゲート絶縁膜６は、例えば酸化シリコン膜より誘電率の高い高誘電率膜とすることもでき、高誘電体膜として、例えば酸化ハフニウム（ＨｆＯ2）膜とすることもできる。
【０１１０】
なお、本実施の形態１では、このゲート絶縁膜６を形成する工程において、図２に示したように、一対のトレンチＴ３２、Ｔ４２の各々の内壁に、一対のゲート絶縁膜６ｃ、６ｄの各々が、一方向（図２のＹ方向）に沿って、一対のゲート絶縁膜６ａ、６ｂの各々と連続して形成される。また、一対のトレンチＴ１２、Ｔ２２の各々の内壁に、一対のゲート絶縁膜６ａ、６ｂの各々が、一方向（図２のＹ方向）に沿って、一対のゲート絶縁膜６ｃ、６ｄの各々と連続して形成される。
【０１１１】
次いで、ポリシリコン膜２２を形成する。
【０１１２】
このポリシリコン膜２２を形成する工程では、図１１に示すように、酸化シリコン膜２１上にポリシリコン膜２２を形成する。このとき、内壁にゲート絶縁膜６が形成されたトレンチＴを埋め込むように、ポリシリコン膜２２を形成する。ポリシリコン膜２２として、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が高濃度で拡散されたものとすることができ、例えばＣＶＤ法により形成することができる。
【０１１３】
次いで、ゲート電極５を形成する。
【０１１４】
このゲート電極５を形成する工程では、酸化シリコン膜２１上に形成したポリシリコン膜２２をドライエッチングによる全面エッチバックにより除去し、酸化シリコン膜２１をドライエッチング技術により除去する。これにより、図１２に示すように、トレンチＴにポリシリコン膜２２を埋め込んだ構造のゲート電極５が形成される。ゲート電極５として、トレンチＴ１、Ｔ２、Ｔ３、Ｔ４の各々に、ゲート電極５ａ、５ｂ、５ｃ、５ｄの各々が形成される。
【０１１５】
なお、本実施の形態１では、図２に示したように、内壁に一対のゲート絶縁膜６ｃ、６ｄの各々が形成された一対のトレンチＴ３２、Ｔ４２の各々を埋め込むように、一対のゲート電極５ｃ、５ｄの各々が、一方向（図２のＹ方向）に沿って、一対のゲート電極５ａ、５ｂの各々と連続して形成される。また、内壁に一対のゲート絶縁膜６ａ、６ｂの各々が形成された一対のトレンチＴ１２、Ｔ２２の各々を埋め込むように、一対のゲート電極５ａ、５ｂの各々が、一方向（図２のＹ方向）に沿って、一対のゲート電極５ｃ、５ｄの各々と連続して形成される。
【０１１６】
次いで、ｐ+チャネル領域７を形成する。
【０１１７】
このｐ+チャネル領域７を形成する工程では、半導体基板３Ｓ上にレジスト膜Ｒ１を塗布する。そして、塗布されたレジスト膜Ｒ１に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図１３に示すように、レジスト膜Ｒ１をパターニングする。レジスト膜Ｒ１のパターニングは、第２領域ＡＲ２および第３領域ＡＲ３が覆われ、第１領域ＡＲ１が露出するように行われる。そして、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、半導体層ＳＬ１に例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、半導体層ＳＬ１のうち第１領域ＡＲ１においてレジスト膜Ｒ１で覆われていない部分には、ｐ+チャネル領域７が形成される。ｐ+チャネル領域７は、一対のトレンチＴ１、Ｔ２の間に、その両側がトレンチＴ１、Ｔ２に接し、その下側がｎ--ドリフト領域１に接するように形成される。ｐ+チャネル領域７の不純物濃度については、前述したように、例えば５×１０15〜１×１０18ｃｍ-3程度とすることができる。
【０１１８】
また、ｐ+チャネル領域７を形成することで、第１領域ＡＲ１において、半導体層ＳＬ１に、ゲート電極５ａ、５ｂ、ゲート絶縁膜６ａ、６ｂ、ｐ+チャネル領域７を含むＭＩＳＦＥＴである第１トランジスタＴＲ１が形成される。
【０１１９】
次いで、ｎ++エミッタ領域８を形成する。
【０１２０】
このｎ++エミッタ領域８を形成する工程では、図１４に示すように、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、半導体層ＳＬ１にｎ型不純物を導入する。具体的には、ｐ型半導体領域であるｐ+チャネル領域７の上部において、ｐ型半導体領域を完全に相殺するように、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入する。これにより、半導体層ＳＬ１のうち第１領域ＡＲ１においてレジスト膜Ｒ１で覆われていない部分であって、ｐ+チャネル領域７の上方に、ｎ++エミッタ領域８が形成される。ｎ++エミッタ領域８は、一対のトレンチＴ１、Ｔ２の間に、その両側がトレンチＴ１、Ｔ２に接するように形成される。ｎ++エミッタ領域８の不純物濃度については、前述したように、例えば１×１０18〜５×１０20ｃｍ-3程度とすることができる。
【０１２１】
次いで、ｐ-チャネル領域９を形成する。
【０１２２】
このｐ-チャネル領域９を形成する工程では、パターニングされたレジスト膜Ｒ１を除去した後、半導体基板３Ｓ上にレジスト膜Ｒ２を塗布する。そして、塗布されたレジスト膜Ｒ２に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図１５に示すように、レジスト膜Ｒ２をパターニングする。レジスト膜Ｒ２のパターニングは、第１領域ＡＲ１および第３領域ＡＲ３が覆われ、第２領域ＡＲ２が露出するように行われる。そして、パターニングされたレジスト膜Ｒ２をマスクにしたイオン注入法により、半導体層ＳＬ１に例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、半導体層ＳＬ１のうち第２領域ＡＲ２においてレジスト膜Ｒ２で覆われていない部分には、ｐ-チャネル領域９が形成される。ｐ-チャネル領域９は、一対のトレンチＴ３、Ｔ４の間に、その両側がトレンチＴ３、Ｔ４に接するように形成される。ｐ-チャネル領域９の不純物濃度については、前述したように、例えば１×１０15〜5×１０16ｃｍ-3程度とすることができる。
【０１２３】
また、ｐ-チャネル領域９を形成することで、第２領域ＡＲ２において、半導体層ＳＬ１に、ゲート電極５ｃ、５ｄ、ゲート絶縁膜６ｃ、６ｄ、ｐ-チャネル領域９を含むＭＩＳＦＥＴである第２トランジスタＴＲ２が形成される。
【０１２４】
なお、本実施の形態１では、ｐ+チャネル領域７、ｎ++エミッタ領域８およびｐ-チャネル領域９をイオン注入法により形成する工程において、図２に示したように、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１と、第２トランジスタＴＲ２２とが互いに隣接するように、イオン注入を行う。また、図２に示したように、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１２と第２トランジスタＴＲ２１とが互いに隣接するように、イオン注入を行う。すなわち、ｐ-チャネル領域９が、一方向（図２のＹ方向）に沿って、ｐ+チャネル領域７およびｎ++エミッタ領域８と隣接して形成される。
【０１２５】
次いで、ｐウェル領域１０を形成する。
【０１２６】
このｐウェル領域１０を形成する工程では、パターニングされたレジスト膜Ｒ２を除去した後、半導体基板３Ｓ上にレジスト膜Ｒ３を塗布する。そして、塗布されたレジスト膜Ｒ３に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図１６に示すように、レジスト膜Ｒ３をパターニングする。レジスト膜Ｒ３のパターニングは、第１領域ＡＲ１および第２領域ＡＲ２が覆われ、第３領域ＡＲ３が露出するように行われる。そして、パターニングされたレジスト膜Ｒ３をマスクにしたイオン注入法により、半導体層ＳＬ１に例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、半導体層ＳＬ１のうち第３領域ＡＲ３においてレジスト膜Ｒ３で覆われていない部分には、ｐウェル領域１０が形成される。ｐウェル領域１０は、その両側がトレンチＴ２、Ｔ３に接するように形成される。ｐウェル領域１０の不純物濃度については、前述したように、例えば５×１０16〜1×１０18ｃｍ-3程度とすることができる。
【０１２７】
なお、ｐ+チャネル領域７、ｎ++エミッタ領域８、ｐ-チャネル領域９およびｐウェル領域１０を形成する工程については、上記した順番で行う場合に限られず、いずれの順番で行ってもよい。また、ｐ+チャネル領域７、ｎ++エミッタ領域８、ｐ-チャネル領域９およびｐウェル領域１０を形成する工程については、各工程の後、または、全ての工程が終わった後、例えば１０５０℃程度で熱処理を行い、注入した不純物を活性化させることができる。
【０１２８】
次いで、凹部ＣＣ１、ＣＣ２を形成する。
【０１２９】
この凹部ＣＣ１、ＣＣ２を形成する工程では、パターニングされたレジスト膜Ｒ３を除去した後、半導体基板３Ｓ上にレジスト膜Ｒ４を塗布する。そして、塗布されたレジスト膜Ｒ４に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、図１７に示すように、レジスト膜Ｒ４をパターニングする。レジスト膜Ｒ４のパターニングは、第１領域ＡＲ１のうちｐ++エミッタ領域４ａが形成される部分、および、第２領域ＡＲ２のうちｐ++エミッタ領域４ｂが形成される部分が露出するように行われる。そして、パターニングされたレジスト膜Ｒ４をマスクとし、フォトリソグラフィ技術およびエッチング技術を用いることにより、半導体層ＳＬ１に凹部ＣＣ１、ＣＣ２を形成する。第１領域ＡＲ１では、凹部ＣＣ１は、ｎ++エミッタ領域８を貫通し、ｐ+チャネル領域７に到達するように、形成される。このとき、第１領域ＡＲ１において、凹部ＣＣ１が形成され、ｎ++エミッタ領域８が凹部ＣＣ１により分断されることで、２つのｎ++エミッタ領域８ａ、８ｂが形成される。また、凹部ＣＣ１の底面には、ｐ+チャネル領域７が露出し、凹部ＣＣ２の底面には、ｐ-チャネル領域９が露出する。
【０１３０】
なお、本実施の形態１では、この凹部ＣＣ１、ＣＣ２を形成する工程において、図２に示したように、第２トランジスタＴＲ２２における凹部ＣＣ２が、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１における凹部ＣＣ１と連続して形成される。また、第１トランジスタＴＲ１２における凹部ＣＣ１が、一方向（図２のＹ方向）に沿って、第２トランジスタＴＲ２１における凹部ＣＣ２と連続して形成される。
【０１３１】
次いで、層間絶縁膜１１を形成する。
【０１３２】
この層間絶縁膜１１を形成する工程では、パターニングされたレジスト膜Ｒ４を除去した後、図１８に示すように、半導体基板３Ｓ上に層間絶縁膜１１を形成する。層間絶縁膜１１として、例えば酸化シリコン膜からなる絶縁膜を、例えばＣＶＤ法により形成することができる。
【０１３３】
次いで、コンタクトホールＣＨ１、ＣＨ２を形成する。
【０１３４】
このコンタクトホールＣＨ１、ＣＨ２を形成する工程では、図１９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜１１にコンタクトホールＣＨ１、ＣＨ２を形成する。コンタクトホールＣＨ１は、第１領域ＡＲ１においてｐ++エミッタ領域４ａが形成される部分に形成され、コンタクトホールＣＨ２は、第２領域ＡＲ２においてｐ++エミッタ領域４ｂが形成される部分に形成される。したがって、コンタクトホールＣＨ１は、凹部ＣＣ１と平面視で重なった位置に形成されており、コンタクトホールＣＨ２は、凹部ＣＣ２と平面視で重なった位置に形成されている。
【０１３５】
次いで、ｐ++エミッタ領域４を形成する。
【０１３６】
このｐ++エミッタ領域４を形成する工程では、図２０に示すように、層間絶縁膜１１をマスクにしたイオン注入法により、凹部ＣＣ１の底面に露出したｐ+チャネル領域７、および、凹部ＣＣ２の底面に露出したｐ-チャネル領域９に、例えばホウ素（Ｂ）などのｐ型不純物を導入する。これにより、第１領域ＡＲ１において、半導体層ＳＬ１のうち凹部ＣＣ１の底面に露出した部分に、ｐ++エミッタ領域４として、ｐ++エミッタ領域４ａが形成される。また、第２領域ＡＲ２において、半導体層ＳＬ１のうち凹部ＣＣ２の底面に露出した部分に、ｐ++エミッタ領域４として、ｐ++エミッタ領域４ｂが形成される。
【０１３７】
次いで、エミッタ電極１２を形成する。
【０１３８】
このエミッタ電極１２を形成する工程では、図２１に示すように、コンタクトホールＣＨ１、ＣＨ２、凹部ＣＣ１、ＣＣ２の内部および層間絶縁膜１１上に、エミッタ電極１２を形成する。具体的には、まず、コンタクトホールＣＨ１、ＣＨ２、凹部ＣＣ１、ＣＣ２の内部および層間絶縁膜１１上に、例えばチタンタングステン（ＴｉＷ）からなるバリア導体膜を例えばスパッタリング法により形成する。次いで、このバリア導体膜上に例えばアルミニウム（Ａｌ）膜からなる導体膜を例えばスパッタリング法により形成することで、積層導体膜からなるエミッタ電極１２を形成する。これにより、第１領域ＡＲ１において、コンタクトホールＣＨ１および凹部ＣＣ１の内部にエミッタ電極１２ａが形成され、第２領域ＡＲ２において、コンタクトホールＣＨ２および凹部ＣＣ２の内部にエミッタ電極１２ｂが形成される。
【０１３９】
その結果、第１領域ＡＲ１において、コンタクトホールＣＨ１および凹部ＣＣ１の内部に形成されたエミッタ電極１２ａが、ｐ++エミッタ領域４ａおよびｎ++エミッタ領域８ａ、８ｂと電気的に接続される。一方、第２領域ＡＲ２において、コンタクトホールＣＨ２および凹部ＣＣ２の内部に形成されたエミッタ電極１２ｂが、ｐ-チャネル領域９と電気的に接続される。また、ｐ+チャネル領域７は、ｎ++エミッタ領域８ａ、８ｂ、ゲート絶縁膜６ａ、６ｂおよびｎ--ドリフト領域１に接し、ｎ++エミッタ領域８ａ、８ｂの各々は、エミッタ電極１２ａ、ゲート絶縁膜６ａ、６ｂの各々およびｐ+チャネル領域７に接する。さらに、ｐ-チャネル領域９は、エミッタ電極１２ｂ、ゲート絶縁膜６ｃ、６ｄおよびｎ--ドリフト領域１に接する。
【０１４０】
なお、本実施の形態１では、このエミッタ電極１２ａ、１２ｂを形成する工程において、図２に示したように、第２トランジスタＴＲ２２のエミッタ電極１２ｂが、一方向（図２のＹ方向）に沿って、第１トランジスタＴＲ１１のエミッタ電極１２ａと連続して形成される。また、第１トランジスタＴＲ１２のエミッタ電極１２ａが、一方向（図２のＹ方向）に沿って、第２トランジスタＴＲ２１のエミッタ電極１２ｂと連続して形成される。
【０１４１】
次いで、裏面を研削し、ｎ+バッファ領域２およびｐ+コレクタ領域３を形成する。
【０１４２】
まず、裏面を研削する工程では、半導体基板３Ｓの厚さが所定の厚さになるように、半導体基板３Ｓの裏面（下面）を研削する。研削後の半導体基板３Ｓの厚さについては、例えば形成されるＩＧＢＴの耐圧に依存し、耐圧が例えば３．３ｋＶであるときは、厚さを３００μｍ程度とし、耐圧が例えば１．２ｋＶであるときは、厚さを１２０μｍ程度とし、耐圧が例えば６００Ｖであるときは、厚さを６０μｍとすることができる。
【０１４３】
次いで、ｎ+バッファ領域２およびｐ+コレクタ領域３を形成する工程では、例えばイオン注入法により、半導体基板３Ｓの裏面（下面）側から、ｐ+コレクタ領域３を形成する部分に例えばホウ素（Ｂ）などのｐ型不純物を導入し、ｎ+バッファ領域２を形成する部分に例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物を導入する。その後、半導体基板３Ｓの裏面（下面）に対して、例えばレーザーアニール装置により例えば数１００μｍ程度の瞬間的なアニール処理（熱処理）を行い、導入した不純物の活性化およびｐｎ接合の活性化を行う。これにより、図２２に示すように、半導体基板３Ｓの裏面（下面）側の部分に、裏面（下面）から表面（上面）に向かって順に、ｐ+コレクタ領域３、ｎ+バッファ領域２が形成される。その結果、ｎ--ドリフト領域１の上面（第１主面）と反対側すなわち下面（第２主面）側に、ｎ+バッファ領域２が形成され、ｎ+バッファ領域２の下面（第２主面）側に、ｐ+コレクタ領域３が形成される。
【０１４４】
なお、ｎ+バッファ領域２およびｐ+コレクタ領域３については、ｎ+バッファ領域２およびｐ+コレクタ領域３の一方についてイオン注入およびアニール処理（熱処理）を行って形成した後、他方を形成することもできる。
【０１４５】
また、イオン注入法およびアニール処理（熱処理）に代え、例えばエピタキシャル成長法を用いることもできる。この場合には、半導体基板３Ｓに代え、例えばｐ+コレクタ領域３からなる半導体基板上に、ｎ+バッファ領域２およびｎ--ドリフト領域１が順次形成された積層基板を用意し、用意した積層基板に対して、図７〜図２２を用いて説明した工程と同様の工程を行う。
【０１４６】
その後、半導体基板３Ｓの裏面（下面）に、コレクタ電極１３として、アルミニウム（Ａｌ）などの金属、または、アルミニウムシリコン（ＡｌＳｉ）などの合金からなる導体膜を形成する。以上のようにして、図１および図２に示したような、本実施の形態１における半導体装置であるＩＧＢＴ５０を製造することができる。
【０１４７】
＜ＩＧＢＴにおけるオン電圧とスイッチング損失について＞
続いて、ＩＧＢＴにおけるオン電圧とスイッチング損失の関係について、比較例の半導体装置と比較しながら説明する。
【０１４８】
図２３は、比較例の半導体装置の要部断面図である。図２４は、図２３において、ＩＧＢＴがオン状態のときに電荷が流れる経路を模式的に示した図である。図２５は、図２３において、ＩＧＢＴがオン状態からオフ状態に切り替わったときに電荷が流れる経路を模式的に示した図である。
【０１４９】
図２３において、比較例の半導体装置であるＩＧＢＴ１５０のｎ--ドリフト領域１、ｎ+バッファ領域２、ｐ+コレクタ領域３は、それぞれ上記ＩＧＢＴ５０のｎ--ドリフト領域１、ｎ+バッファ領域２、ｐ+コレクタ領域３に相当するものである。また、ＩＧＢＴ１５０のｐ++エミッタ領域４ａ、ゲート電極５ａ、５ｂ、ゲート絶縁膜６ａ、６ｂ、ｐ+チャネル領域７は、それぞれ上記ＩＧＢＴ５０のｐ++エミッタ領域４ａ、ゲート電極５ａ、５ｂ、ゲート絶縁膜６ａ、６ｂ、ｐ+チャネル領域７に相当するものである。また、ＩＧＢＴ１５０のｎ++エミッタ領域８ａ、８ｂ、ｐウェル領域１０、層間絶縁膜１１、エミッタ電極１２ａ、コレクタ電極１３は、それぞれ上記ＩＧＢＴ５０のｎ++エミッタ領域８ａ、８ｂ、ｐウェル領域１０、層間絶縁膜１１、エミッタ電極１２ａ、コレクタ電極１３に相当するものである。また、ＩＧＢＴ１５０の第１トランジスタＴＲ１は、上記ＩＧＢＴ５０の第１トランジスタＴＲ１に相当するものである。
【０１５０】
しかし、比較例の半導体装置であるＩＧＢＴ１５０には、第２トランジスタが設けられていない。
【０１５１】
比較例の半導体装置（ＩＧＢＴ１５０）でも、コレクタ電極１３にコレクタ電圧Ｖｃを印加し、ゲート電極５ａ、５ｂにゲート電圧Ｖｇ１を印加することで、ｐ+チャネル領域７に反転層７ａ、７ｂが形成された状態（オン状態）になる。そして、エミッタ電極１２ａからの電子が、図２４に経路をＰＳ１として示すように、ｎ++エミッタ領域８ａ、８ｂの各々、および、形成された反転層７ａ、７ｂを通して、ｎ--ドリフト領域１に注入される（流れ込む）。エミッタ電極１２ａからｎ--ドリフト領域１に注入された（流れ込んだ）電子と、コレクタ電極１３からｎ--ドリフト領域１に注入された（流れ込んだ）正孔とは、ｎ--ドリフト領域１中でクーロン引力によって引き合う。そのため、ｎ--ドリフト領域１中には過剰な電荷が蓄積され、ＩＧＢＴ１５０に大きなオン電流を流すことができる。
【０１５２】
また、第１トランジスタＴＲ１がオン状態のときは、ｎ--ドリフト領域１からの正孔は、図２４に経路をＰＳ２として示すように、ｐ+チャネル領域７のうち反転層７ａ、７ｂおよび空乏層（図示は省略）以外の部分、すなわち中央部側の部分を通して、エミッタ電極１２ａに排出される（流れ出る）。
【０１５３】
一方、第１トランジスタＴＲ１がオン状態からオフ状態に切り替わったとき、すなわち、ゲート電極５ａ、５ｂへのゲート電圧Ｖｇ１の印加を停止したときは、ｎ--ドリフト領域１に過剰に蓄積されていた正孔が、図２５に経路をＰＳ３として示すように、ｐ+チャネル領域７を通してエミッタ電極１２ａに排出される（流れ出る）。ただし、電子は、ｐ+チャネル領域７を流れることができない。
【０１５４】
ところが、比較例の半導体装置（ＩＧＢＴ１５０）では、第１トランジスタＴＲ１がオン状態からオフ状態に切り替わる際の消費電力（スイッチング損失）が大きい。これは、図２５に示す経路ＰＳ３のみでは、正孔がｐ+チャネル領域７を通して流れる量があまり多くないので、効率的に正孔を排出することができないためである。
【０１５５】
このようなスイッチング損失を低減するために、第１トランジスタＴＲ１と異なるトランジスタを形成し、第１トランジスタＴＲ１およびその異なるトランジスタがオン状態からオフ状態に切り替わったときに、その異なるトランジスタを通して正孔を流すことも考えられる。しかし、第１トランジスタＴＲ１およびその異なるトランジスタがオン状態のときに、その異なるトランジスタを通して正孔が流れ、実質的にエミッタ領域の面積が増加するため、ＩＥ効果が低減され、過剰蓄積効果が低減されてしまうという問題がある。
【０１５６】
また、第１トランジスタＴＲ１と異なるトランジスタを形成する場合には、その異なるトランジスタに、ホールバリア層となるｎ型のバリア領域を形成し、第１トランジスタＴＲ１およびその異なるトランジスタがオン状態のときに、その異なるトランジスタを通して正孔が流れることを抑制することも考えられる。しかし、ｎ型のバリア領域を形成した場合には、今度は、第１トランジスタＴＲ１およびその異なるトランジスタがオン状態からオフ状態に切り替わったときに、効率的に正孔を排出することができない。
【０１５７】
＜本実施の形態の主要な特徴と効果＞
一方、本実施の形態１の半導体装置であるＩＧＢＴ５０では、第１トランジスタＴＲ１に加え、第２トランジスタＴＲ２を有する。第２トランジスタＴＲ２には、第１トランジスタＴＲ１に形成されているｎ++エミッタ領域８ａ、８ｂに相当する領域が形成されていない。そのため、第２トランジスタＴＲ２は、第２トランジスタＴＲ２がオン状態のときに、電流を流さないが、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、正孔からなる電流を流す。
【０１５８】
すなわち、本実施の形態１の半導体装置（ＩＧＢＴ５０）では、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、コレクタ電極１３から第１トランジスタＴＲ１のｐ+チャネル領域７を通してエミッタ電極１２ａに、正孔（正の極性の電荷）および電子（負の極性の電荷）からなる電流が流れる。しかし、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第２トランジスタＴＲ２のｐ-チャネル領域９を通して電流が流れない。したがって、本実施の形態１の半導体装置（ＩＧＢＴ５０）におけるオン状態のときの特性は、比較例の半導体装置（ＩＧＢＴ１５０）のオン状態のときの特性と変わらない。これにより、オン状態におけるＩＥ効果を確保することができ、過剰蓄積効果を確保することができる。その結果、ｎ--ドリフト領域１の抵抗を低減することができ、定格で定められたコレクタ電流を流すためのコレクタ電圧、すなわちオン電圧を低減することができる。
【０１５９】
一方、本実施の形態１の半導体装置（ＩＧＢＴ５０）では、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ--ドリフト領域１から第１トランジスタＴＲ１および第２トランジスタＴＲ２を通してエミッタ電極１２ａ、１２ｂに正孔（正の極性の電荷）からなる電流が流れる。これにより、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わる際の消費電力（スイッチング損失）を低減することができる。
【０１６０】
すなわち、本実施の形態１の半導体装置（ＩＧＢＴ５０）によれば、オン電圧を低減するとともに、スイッチング損失を低減することができる。したがって、オン電圧を低減するために、例えば第１トランジスタＴＲ１のｐ++エミッタ領域４ａの面積（平面積）またはｐ+チャネル領域７の面積（平面積）を小さくすることで、ＩＥ効果を高め、オン電圧を低減する場合でも、スイッチング損失を低減することができる。つまり、従来トレードオフの関係にあったオン電圧の低減とスイッチング損失の低減とを両立させることができ、ＩＧＢＴからなる半導体装置の性能を向上させることができる。
【０１６１】
なお、本実施の形態１では、ｐ+チャネル領域７の面積（平面積）とｐ-チャネル領域９の面積（平面積）との面積比については、好適には、例えば以下のような方法により決定することができる。まず、ｐ++エミッタ領域４ａ、４ｂの面積（エミッタ径）を決定し、決定されたｐ++エミッタ領域４ａ、４ｂの面積（エミッタ径）に対して、ＩＥ効果により最もオン電圧を低減できるように、ｐ+チャネル領域７の面積（平面積）を決定する。そして、ｐ+チャネル領域７またはｐ-チャネル領域９が形成される予定の面積（平面積）からｐ+チャネル領域７の面積（平面積）を差し引いた残りの面積を、ｐ-チャネル領域９の面積（平面積）とする。
【０１６２】
また、本実施の形態１については、ｎ型の半導体領域およびｐ型の半導体領域の各領域の導電型をｐ型とｎ型との間で互いに入れ替えた場合でも、本実施の形態１の半導体装置と同様の効果が得られる（以下の実施の形態においても同様）。
【０１６３】
また、本実施の形態１では、半導体基板３Ｓおよび各半導体領域を構成する半導体材料がシリコン（Ｓｉ）である例について説明した。しかし、半導体材料として、シリコン（Ｓｉ）に限られず、例えば炭化ケイ素（ＳｉＣ）など他の各種の半導体材料を用いることができる（以下の実施の形態においても同様）。ただし、シリコン（Ｓｉ）に代え、他の半導体材料を用い、上記式（１）に基づいてゲート間距離Ｗを決定する場合には、誘電率εを各半導体材料の誘電率とし、バンドギャップＶを各半導体材料のバンドギャップとする。
【０１６４】
さらに、本実施の形態１では、第２トランジスタＴＲ２がオン状態のときに第２トランジスタＴＲ２を通して正孔が流れないようにするためには、第２トランジスタＴＲ２のゲート間距離Ｗ２をＷとしたときに、ゲート間距離Ｗが上記式（１）を満たすことが好適であることを説明した。しかし、ゲート間距離Ｗが上記式（１）を満たしていない場合でも、例えばｐ-チャネル領域９の不純物濃度をｐ+チャネル領域７の不純物濃度よりも低くすることで、第２トランジスタＴＲ２がオン状態のときに、第２トランジスタＴＲ２のｐ-チャネル領域９を通して正孔がほとんど流れないように調節することができる。そのため、ゲート間距離Ｗが上記式（１）を満たしていない場合でも、第２トランジスタＴＲ２を形成しない場合に比べれば、スイッチング損失をより低減することができる。
【０１６５】
（実施の形態２）
＜半導体装置＞
次に、本発明の実施の形態２の半導体装置について説明する。前述した実施の形態１では、第１トランジスタと第２トランジスタとは、一方向に沿って、互いに隣接している。それに対して、実施の形態２では、第１トランジスタと第２トランジスタとは、ｐウェル領域を挟んで互いに離れた位置に形成されており、互いに隣接していない。
【０１６６】
図２６は、実施の形態２の半導体装置の要部断面図である。図２７は、実施の形態２の半導体装置の斜視図である。
【０１６７】
図２６に示すように、本実施の形態２の半導体装置であるＩＧＢＴ５０ａは、実施の形態１の半導体装置であるＩＧＢＴ５０と略同一の構造を有する。すなわち、ＩＧＢＴ５０ａは、ＩＧＢＴ５０と同様に、ｎ--ドリフト領域１、ｎ+バッファ領域２、ｐ+コレクタ領域３、ｐ++エミッタ領域４（４ａ、４ｂ）、ゲート電極５（５ａ、５ｂ、５ｃ、５ｄ）およびゲート絶縁膜６（６ａ、６ｂ、６ｃ、６ｄ）を備えている。また、ＩＧＢＴ５０ａは、ＩＧＢＴ５０と同様に、ｐ+チャネル領域７、ｎ++エミッタ領域８（８ａ、８ｂ）、ｐ-チャネル領域９、ｐウェル領域１０、層間絶縁膜１１、エミッタ電極１２（１２ａ、１２ｂ）およびコレクタ電極１３を備えている。
【０１６８】
また、図２７に示すように、本実施の形態２でも、トレンチＴ１、Ｔ２、Ｔ３、Ｔ４が一方向（図２７のＹ方向）に沿って形成されている。したがって、ｐ++エミッタ領域４（４ａ、４ｂ）、ｐ+チャネル領域７、ｎ++エミッタ領域８（８ａ、８ｂ）およびｐ-チャネル領域９は、一方向（図２７のＹ方向）に沿って形成されている。また、ゲート電極５（５ａ、５ｂ、５ｃ、５ｄ）およびゲート絶縁膜６（６ａ、６ｂ、６ｃ、６ｄ）も、一方向（図２７のＹ方向）に沿って形成されている。
【０１６９】
また、本実施の形態２でも、実施の形態１と同様に、第２トランジスタＴＲ２のゲート間距離Ｗ２をＷ（ｍ）とし、ｐ-チャネル領域９の不純物濃度をＮa（ｍ-3）とし、電子および正孔の素電荷をｑ（Ｃ）とし、ｐ-チャネル領域９の誘電率、バンドギャップを、それぞれε（Ｆ／ｍ）、Ｖ（ｅＶ）とするとき、上記式（１）を満たすことが好適である。
【０１７０】
ただし、本実施の形態２では、一方向（図２７のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。すなわち、第２トランジスタＴＲ２のトレンチＴ３、Ｔ４の各々は、一方向（図２７のＹ方向）に沿って、第１トランジスタＴＲ１のトレンチＴ１、Ｔ２の各々とは、連続して形成されていない。第２トランジスタＴＲ２のトレンチＴ３、Ｔ４の各々は、図２７のＹ方向と交差する方向（図２７のＸ方向）に沿って、第１トランジスタＴＲ１のトレンチＴ１、Ｔ２と離れた位置に形成されている。また、第１トランジスタＴＲ１のゲート間距離Ｗ１、すなわち、トレンチＴ１、Ｔ２の間隔は、第２トランジスタＴＲ２のゲート間距離Ｗ２、すなわち、トレンチＴ３、Ｔ４の間隔と等しくなくてもよい。図２７は、第１トランジスタＴＲ１のゲート間距離Ｗ１が第２トランジスタＴＲ２のゲート間距離Ｗ２と等しくない場合について、示している。
【０１７１】
そのため、第１トランジスタＴＲ１におけるゲート間距離Ｗ１および第２トランジスタＴＲ２におけるゲート間距離Ｗ２については、以下のように個別に設計することができる。すなわち、ゲート間距離Ｗ１については、オン電圧を低減するために必要な距離として設計することができる。また、ゲート間距離Ｗ２については、第２トランジスタＴＲ２がオン状態のときに第２トランジスタＴＲ２を流れる電流を少なくし、第２トランジスタＴＲ２がオフ状態のときに第２トランジスタＴＲ２を流れる電流を大きくするために必要な距離として設計することができる。
【０１７２】
なお、図示を省略するが、ゲート電極５ａ、５ｂは、図２６に示す断面よりも奥側（または手前側）の位置で、互いに電気的に接続されており、ゲート電極５ｃ、５ｄも、図２６に示す断面よりも奥側（または手前側）の位置で、互いに電気的に接続されている。また、図２７のＸ方向に沿って離れた位置に形成されているゲート電極５（５ａ、５ｂ、５ｃ、５ｄ）を互いに電気的に接続することができる。このような構成により、第１トランジスタＴＲ１のゲート電極５ａ、５ｂに印加するゲート電圧と、第２トランジスタＴＲ２のゲート電極５ｃ、５ｄに印加するゲート電圧とを、一括して制御することができる。
【０１７３】
本実施の形態２の半導体装置（ＩＧＢＴ５０ａ）の動作については、実施の形態１の半導体装置（ＩＧＢＴ５０）の動作と同様であるため、その説明を省略する。
【０１７４】
＜半導体装置の製造工程＞
本実施の形態２の半導体装置の製造工程については、酸化シリコン膜２１をパターニングする工程、トレンチＴを形成する工程、ならびに、ｐ+チャネル領域７、ｎ++エミッタ領域８およびｐ-チャネル領域９をイオン注入法により形成する工程以外の工程については、実施の形態１の半導体装置の製造工程と同様であり、その説明を省略する。
【０１７５】
酸化シリコン膜２１をパターニングする工程、および、トレンチＴを形成する工程は、それぞれ実施の形態１で図８、図９を用いて説明した工程と略同様に行うことができる。ただし、本実施の形態２では、実施の形態１と異なり、一対のトレンチＴ３、Ｔ４は、図２７のＸ方向に沿って、一対のトレンチＴ１、Ｔ２と離れた位置に形成される。したがって、一対のトレンチＴ３、Ｔ４の各々は、図２７のＹ方向に沿って、一対のトレンチＴ１、Ｔ２の各々と連続して形成されない。
【０１７６】
ゲート絶縁膜６を形成する工程は、実施の形態１で図１０を用いて説明した工程と略同様に行うことができる。ただし、本実施の形態２では、実施の形態１と異なり、一対のゲート絶縁膜６ｃ、６ｄの各々は、図２７のＸ方向に沿って、一対のゲート絶縁膜６ａ、６ｂの各々と離れた位置に形成される。したがって、一対のゲート絶縁膜６ｃ、６ｄの各々は、図２７のＹ方向に沿って、一対のゲート絶縁膜６ａ、６ｂの各々と連続して形成されない。
【０１７７】
ゲート電極５を形成する工程は、実施の形態１で図１１および図１２を用いて説明した工程と略同様に行うことができる。ただし、本実施の形態２では、実施の形態１と異なり、一対のゲート電極５ｃ、５ｄの各々は、図２７のＸ方向に沿って、一対のゲート電極５ａ、５ｂの各々と離れた位置に形成される。したがって、一対のゲート電極５ｃ、５ｄの各々は、図２７のＹ方向に沿って、一対のゲート電極５ａ、５ｂの各々と連続して形成されない。
【０１７８】
ｐ+チャネル領域７、ｎ++エミッタ領域８およびｐ-チャネル領域９をイオン注入法により形成する工程は、それぞれ実施の形態１で図１３、図１４、図１５を用いて説明した工程と略同様に行うことができる。ただし、本実施の形態２では、実施の形態１と異なり、ｐ+チャネル領域７、ｎ++エミッタ領域８およびｐ-チャネル領域９をイオン注入法により形成する工程においては、図２７のＹ方向に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが互いに隣接しないように、イオン注入を行う。すなわち、ｐ-チャネル領域９が、図２７のＹ方向に沿って、ｐ+チャネル領域７およびｎ++エミッタ領域８ａ、８ｂと隣接しないように形成する。
【０１７９】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２の半導体装置（ＩＧＢＴ５０ａ）でも、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０１８０】
また、本実施の形態２の半導体装置（ＩＧＢＴ５０ａ）では、実施の形態１の半導体装置（ＩＧＢＴ５０）と異なり、一方向（図２７のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。そのため、第１トランジスタＴＲ１のゲート間距離Ｗ１は、第２トランジスタＴＲ２のゲート間距離Ｗ２と等しくなくてもよい。したがって、第１トランジスタＴＲ１のゲート間距離Ｗ１と、第２トランジスタＴＲ２のゲート間距離Ｗ２とを、個別に設計することができる。
【０１８１】
（実施の形態３）
＜半導体装置＞
次に、本発明の実施の形態３の半導体装置について説明する。実施の形態３の半導体装置は、実施の形態１の半導体装置において、ｐ+チャネル領域とｎ--ドリフト領域との間にｎバリア領域が形成されたものであるため、ｎバリア領域以外の部分については、その説明を省略する。
【０１８２】
図２８は、実施の形態３の半導体装置の要部断面図である。図２９は、実施の形態３の半導体装置の斜視図である。
【０１８３】
図２８に示すように、本実施の形態３の半導体装置であるＩＧＢＴ５０ｂでは、第１領域ＡＲ１において、ｐ+チャネル領域７とｎ--ドリフト領域１との間にｎバリア領域１４が形成されている。ｎバリア領域１４は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したシリコン（Ｓｉ）からなるｎ型半導体領域（第1導電型の半導体領域）である。ｎバリア領域１４の不純物濃度は、例えば５×１０16〜１×１０18ｃｍ-3程度とすることができる。
【０１８４】
ｎバリア領域１４を形成することで、第１トランジスタＴＲ１がオン状態のときに、ｎ--ドリフト領域１に過剰蓄積された正孔が、ｐ+チャネル領域７を通してエミッタ電極１２ａに排出される（流れ出る）ことを抑制することができる。したがって、ｎバリア領域１４の不純物濃度を調節することで、ＩＥ効果の程度を調節することができる。
【０１８５】
また、図２９に示すように、本実施の形態３では、実施の形態１と同様に、一方向（図２９のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接している。
【０１８６】
本実施の形態３の半導体装置（ＩＧＢＴ５０ｂ）の動作については、実施の形態１の半導体装置（ＩＧＢＴ５０）の動作と略同様であるため、その説明を省略する。
【０１８７】
ただし、本実施の形態３では、第１トランジスタＴＲ１がオン状態のときに、ｎバリア領域１４により、ｎ--ドリフト領域１に過剰蓄積された正孔が第１トランジスタＴＲ１を通してエミッタ電極１２ａに排出されることを抑制する。
【０１８８】
＜半導体装置の製造工程＞
図３０および図３１は、実施の形態３の半導体装置の製造工程中の要部断面図である。
【０１８９】
本実施の形態３の半導体装置の製造工程については、ｎバリア領域１４を形成する工程、および、ｐ+チャネル領域７を形成する工程以外の工程については、実施の形態１の半導体装置の製造工程と同様であり、その説明を省略する。
【０１９０】
本実施の形態３では、例えばゲート電極５を形成した後、ｐ+チャネル領域７を形成する前に、図３０に示すように、ｎバリア領域１４を形成する。
【０１９１】
具体的には、半導体基板３Ｓ上にレジスト膜Ｒ１を塗布する。そして、塗布されたレジスト膜Ｒ１に対してフォトリソグラフィ技術を用いて露光・現像処理を施すことにより、レジスト膜Ｒ１をパターニングする。レジスト膜Ｒ１のパターニングは、第２領域ＡＲ２および第３領域ＡＲ３が覆われ、第１領域ＡＲ１が露出するように行われる。そして、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、半導体層ＳＬ１にｎ型不純物を導入する。これにより、半導体層ＳＬ１のうち第１領域ＡＲ１においてレジスト膜Ｒ１で覆われていない部分には、ｎバリア領域１４が形成される。ｎバリア領域１４は、一対のトレンチＴ１、Ｔ２の間に、その両側がトレンチＴ１、Ｔ２に接し、その下側がｎ--ドリフト領域１に接するように形成される。ｎバリア領域１４の不純物濃度については、前述したように、例えば５×１０16〜1×１０18ｃｍ-3程度とすることができる。
【０１９２】
次いで、ｐ+チャネル領域７を形成する。図３１に示すように、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、半導体層ＳＬ１にｐ型不純物を導入する。これにより、半導体層ＳＬ１のうち第１領域ＡＲ１においてレジスト膜Ｒ１で覆われていない部分であって、ｎバリア領域１４の上方に、ｐ+チャネル領域７が形成される。ｐ+チャネル領域７の不純物濃度については、実施の形態１と同様にすることができる。
【０１９３】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置（ＩＧＢＴ５０ｂ）でも、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０１９４】
また、本実施の形態３の半導体装置（ＩＧＢＴ５０ｂ）では、実施の形態１の半導体装置（ＩＧＢＴ５０）と異なり、ｐ+チャネル領域７とｎ--ドリフト領域１との間にｎバリア領域１４が形成されている。そのため、ｎバリア領域１４の不純物濃度を調節することで、ＩＥ効果の程度を調節することができ、実施の形態１の半導体装置（ＩＧＢＴ５０）に比べ、オン電圧をさらに低減することができる。
【０１９５】
（実施の形態４）
＜半導体装置＞
次に、本発明の実施の形態４の半導体装置について説明する。実施の形態４の半導体装置は、実施の形態２の半導体装置において、ｐ+チャネル領域とｎ--ドリフト領域との間にｎバリア領域が形成されたものであるため、ｎバリア領域以外の部分については、その説明を省略する。
【０１９６】
図３２は、実施の形態４の半導体装置の斜視図である。
【０１９７】
図３２に示すように、本実施の形態４の半導体装置であるＩＧＢＴ５０ｃでは、実施の形態３の半導体装置であるＩＧＢＴ５０ｂと同様に、ｐ+チャネル領域７とｎ--ドリフト領域１との間にｎバリア領域１４が形成されている。
【０１９８】
また、図３２に示すように、本実施の形態４では、実施の形態２と同様に、一方向（図３２のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。
【０１９９】
本実施の形態４の半導体装置（ＩＧＢＴ５０ｃ）の動作については、実施の形態３の半導体装置（ＩＧＢＴ５０ｂ）の動作と同様であるため、その説明を省略する。
【０２００】
＜半導体装置の製造工程＞
本実施の形態４の半導体装置の製造工程については、ｎバリア領域１４を形成する工程、および、ｐ+チャネル領域７を形成する工程以外の工程については、実施の形態２の半導体装置の製造方法と同様であり、その説明を省略する。
【０２０１】
本実施の形態４では、例えばゲート電極５を形成した後、ｐ+チャネル領域７を形成する前に、実施の形態３で図３０を用いて説明した工程と同様の工程を行って、ｎバリア領域１４を形成する。
【０２０２】
また、本実施の形態４では、実施の形態３で図３１を用いて説明した工程と同様の工程を行って、ｐ+チャネル領域７を形成する。
【０２０３】
＜本実施の形態の主要な特徴と効果＞
本実施の形態４の半導体装置（ＩＧＢＴ５０ｃ）でも、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０２０４】
また、本実施の形態４の半導体装置（ＩＧＢＴ５０ｃ）では、実施の形態２の半導体装置（ＩＧＢＴ５０ａ）と同様に、一方向（図３２のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。そのため、第１トランジスタＴＲ１のゲート間距離Ｗ１は、第２トランジスタＴＲ２のゲート間距離Ｗ２と等しくなくてもよい。したがって、第１トランジスタＴＲ１のゲート間距離Ｗ１と、第２トランジスタＴＲ２のゲート間距離Ｗ２とを、個別に設計することができる。
【０２０５】
また、本実施の形態４の半導体装置（ＩＧＢＴ５０ｃ）では、実施の形態３の半導体装置（ＩＧＢＴ５０ｂ）と同様に、ｐ+チャネル領域７とｎ--ドリフト領域１との間にｎバリア領域１４が形成されている。そのため、ｎバリア領域１４の不純物濃度を調節することで、ＩＥ効果の程度を調節することができ、実施の形態２の半導体装置（ＩＧＢＴ５０ａ）に比べ、オン電圧をさらに低減することができる。
【０２０６】
（実施の形態５）
＜半導体装置＞
次に、本発明の実施の形態５の半導体装置について説明する。実施の形態５の半導体装置は、実施の形態１の半導体装置において、ｐ-チャネル領域とｎ--ドリフト領域との間にｐバリア領域が形成されたものであるため、ｐバリア領域以外の部分については、その説明を省略する。
【０２０７】
図３３は、実施の形態５の半導体装置の要部断面図である。図３４は、実施の形態５の半導体装置の斜視図である。
【０２０８】
図３３に示すように、本実施の形態５の半導体装置であるＩＧＢＴ５０ｄでは、第２領域ＡＲ２において、ｐ-チャネル領域９とｎ--ドリフト領域１との間、および、ゲート絶縁膜６ｃ、６ｄとｎ--ドリフト領域１との間にｐバリア領域１５が形成されている。ｐバリア領域１５は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型半導体領域（第２導電型の半導体領域）である。ｐバリア領域１５の不純物濃度は、例えば５×１０16〜1×１０18ｃｍ-3程度とすることができる。
【０２０９】
ｐバリア領域１５を形成することで、第２トランジスタＴＲ２がオン状態のときに、エミッタ電極１２ｂからｐ-チャネル領域９を通してｎ--ドリフト領域１に、電子がリーク電流として注入されにくく（流れ込みにくく）なる。また、ｐ-チャネル領域９付近にｐバリア領域１５を形成することで、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ--ドリフト領域１に過剰蓄積された正孔が、ｐ-チャネル領域９を通してエミッタ電極１２ｂに排出されやすく（流れ出やすく）なる。
【０２１０】
また、図３４に示すように、本実施の形態５では、実施の形態１と同様に、一方向（図３４のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接している。
【０２１１】
本実施の形態５の半導体装置（ＩＧＢＴ５０ｄ）の動作については、実施の形態１の半導体装置（ＩＧＢＴ５０）の動作と略同様であるため、その説明を省略する。
【０２１２】
ただし、本実施の形態５では、第２トランジスタＴＲ２がオン状態のときに、ｐバリア領域１５により、エミッタ電極１２ｂから第２トランジスタＴＲ２を通してｎ--ドリフト領域１に、電子がリーク電流として注入されることを抑制する。また、本実施の形態５では、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｐバリア領域１５により、ｎ--ドリフト領域１に過剰蓄積された正孔が、第２トランジスタＴＲ２を通してエミッタ電極１２ｂに排出されることを促進する。
【０２１３】
＜半導体装置の製造工程＞
図３５は、実施の形態５の半導体装置の製造工程中の要部断面図である。
【０２１４】
本実施の形態５の半導体装置の製造工程については、ｐバリア領域１５を形成する工程以外の工程については、実施の形態１の半導体装置の製造工程と同様であり、その説明を省略する。
【０２１５】
本実施の形態５では、例えば半導体層ＳＬ１を形成する際に、ｐバリア領域１５を形成する。
【０２１６】
例えば半導体層ＳＬ１を形成する前、半導体基板３Ｓ上にレジスト膜（図示は省略）を塗布し、フォトリソグラフィ技術を用いて露光・現像処理を施すことにより、ｐバリア領域１５が形成される部分が露出するように、レジスト膜をパターニングする。そして、パターニングされたレジスト膜をマスクにしたイオン注入法により、半導体基板３Ｓにｐ型不純物を導入する。次いで、図６を用いて説明した工程と同様の工程を行い、半導体層ＳＬ１を形成する。これにより、図３５に示すように、半導体基板３Ｓの表面（上面）側の部分（上層部）にｐ型の半導体層ＳＬ１が形成され、半導体層ＳＬ１よりも裏面（下面）側の部分がｎ--ドリフト領域１となり、半導体層ＳＬ１とｎ--ドリフト領域１との間に、ｐバリア領域１５が形成される。ｐバリア領域１５の不純物濃度については、例えば５×１０16〜1×１０18ｃｍ-3程度とすることができる。
【０２１７】
なお、ｐバリア領域１５を形成する工程については、例えば半導体層ＳＬ１を形成した後、または、ｐウェル領域１０を形成する際に行うこともできる（以下の実施の形態においても同様）。
【０２１８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態５の半導体装置（ＩＧＢＴ５０ｄ）でも、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０２１９】
また、本実施の形態５の半導体装置（ＩＧＢＴ５０ｄ）では、実施の形態１の半導体装置（ＩＧＢＴ５０）と異なり、ｐ-チャネル領域９とｎ--ドリフト領域１との間にｐバリア領域１５が形成されている。ｐバリア領域１５を形成することで、第２トランジスタＴＲ２がオン状態のときに、第２トランジスタＴＲ２を通して流れるリーク電流を抑制し、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第２トランジスタＴＲ２を通しての正孔の排出を促進することができる。したがって、実施の形態１の半導体装置（ＩＧＢＴ５０）に比べ、オン電圧をさらに低減するとともに、スイッチング損失をさらに低減することができる。
【０２２０】
（実施の形態６）
＜半導体装置＞
次に、本発明の実施の形態６の半導体装置について説明する。実施の形態６の半導体装置は、実施の形態２の半導体装置において、ｐ-チャネル領域とｎ--ドリフト領域との間にｐバリア領域が形成されたものであるため、ｐバリア領域以外の部分については、その説明を省略する。
【０２２１】
図３６は、実施の形態６の半導体装置の斜視図である。
【０２２２】
図３６に示すように、本実施の形態６の半導体装置であるＩＧＢＴ５０ｅでは、実施の形態５の半導体装置であるＩＧＢＴ５０ｄと同様に、ｐ-チャネル領域９とｎ--ドリフト領域１との間、および、ゲート絶縁膜６ｃ、６ｄとｎ--ドリフト領域１との間にｐバリア領域１５が形成されている。
【０２２３】
また、図３６に示すように、本実施の形態６では、実施の形態２と同様に、一方向（図３６のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。
【０２２４】
本実施の形態６の半導体装置（ＩＧＢＴ５０ｅ）の動作については、実施の形態５の半導体装置（ＩＧＢＴ５０ｄ）の動作と同様であるため、その説明を省略する。
【０２２５】
＜半導体装置の製造工程＞
本実施の形態６の半導体装置の製造工程については、ｐバリア領域１５を形成する工程以外の工程については、実施の形態２の半導体装置の製造工程と同様であり、その説明を省略する。
【０２２６】
本実施の形態６では、例えば半導体層ＳＬ１を形成する際に、実施の形態５で図３５を用いて説明した工程と同様の工程を行って、ｐバリア領域１５を形成する。
【０２２７】
＜本実施の形態の主要な特徴と効果＞
本実施の形態６の半導体装置（ＩＧＢＴ５０ｅ）でも、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０２２８】
また、本実施の形態６の半導体装置（ＩＧＢＴ５０ｅ）では、実施の形態２の半導体装置（ＩＧＢＴ５０ａ）と同様に、一方向（図３６のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。そのため、第１トランジスタＴＲ１のゲート間距離Ｗ１は、第２トランジスタＴＲ２のゲート間距離Ｗ２と等しくなくてもよい。したがって、第１トランジスタＴＲ１のゲート間距離Ｗ１と、第２トランジスタＴＲ２のゲート間距離Ｗ２とを、個別に設計することができる。
【０２２９】
また、本実施の形態６の半導体装置（ＩＧＢＴ５０ｅ）では、実施の形態２の半導体装置（ＩＧＢＴ５０ａ）と異なり、ｐ-チャネル領域９とｎ--ドリフト領域１との間にｐバリア領域１５が形成されている。ｐバリア領域１５を形成することで、第２トランジスタＴＲ２がオン状態のときに、第２トランジスタＴＲ２を通して流れるリーク電流を抑制し、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第２トランジスタＴＲ２を通しての正孔の排出を促進することができる。したがって、実施の形態２の半導体装置（ＩＧＢＴ５０ａ）に比べ、オン電圧をさらに低減するとともに、スイッチング損失をさらに低減することができる。
【０２３０】
（実施の形態７）
＜半導体装置＞
次に、本発明の実施の形態７の半導体装置について説明する。実施の形態７の半導体装置は、実施の形態１の半導体装置において、ｎバリア領域およびｐバリア領域が形成されたものであるため、ｎバリア領域およびｐバリア領域以外の部分については、その説明を省略する。
【０２３１】
図３７は、実施の形態７の半導体装置の要部断面図である。図３８は、実施の形態７の半導体装置の斜視図である。
【０２３２】
図３７に示すように、本実施の形態７の半導体装置であるＩＧＢＴ５０ｆでは、第１領域ＡＲ１において、ｐ+チャネル領域７とｎ--ドリフト領域１との間にｎバリア領域１４が形成されている。ｎバリア領域１４は、例えばリン（Ｐ）または砒素（Ａｓ）などのｎ型不純物が拡散したｎ型半導体領域（第1導電型の半導体領域）である。ｎバリア領域１４の不純物濃度については、実施の形態３と同様にすることができる。
【０２３３】
ｎバリア領域１４を形成することで、第１トランジスタＴＲ１がオン状態のときに、ｎ--ドリフト領域１に過剰蓄積された正孔が、ｐ+チャネル領域７を通してエミッタ電極１２ａに排出される（流れ出る）ことを抑制することができる。したがって、ｎバリア領域１４の不純物濃度を調節することで、ＩＥ効果の程度を調節することができる。
【０２３４】
また、図３７に示すように、本実施の形態７の半導体装置であるＩＧＢＴ５０ｆでは、第２領域ＡＲ２において、ｐ-チャネル領域９とｎ--ドリフト領域１との間、および、ゲート絶縁膜６ｃ、６ｄとｎ--ドリフト領域１との間にｐバリア領域１５が形成されている。ｐバリア領域１５は、例えばホウ素（Ｂ）などのｐ型不純物が拡散したシリコン（Ｓｉ）からなるｐ型半導体領域（第２導電型の半導体領域）である。ｐバリア領域１５の不純物濃度については、実施の形態５と同様にすることができる。
【０２３５】
ｐバリア領域１５を形成することで、第２トランジスタＴＲ２がオン状態のときに、エミッタ電極１２ｂからｐ-チャネル領域９を通してｎ--ドリフト領域１に、電子がリーク電流として注入されにくく（流れ込みにくく）なる。また、ｐ-チャネル領域９付近にｐバリア領域１５を形成することで、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｎ--ドリフト領域１に過剰蓄積された正孔が、ｐ-チャネル領域９を通してエミッタ電極１２ｂに排出されやすく（流れ出やすく）なる。
【０２３６】
また、図３８に示すように、本実施の形態７では、実施の形態１と同様に、一方向（図３８のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接している。
【０２３７】
本実施の形態７の半導体装置（ＩＧＢＴ５０ｆ）の動作については、実施の形態１の半導体装置（ＩＧＢＴ５０）の動作と略同様であるため、その説明を省略する。
【０２３８】
ただし、本実施の形態７では、第１トランジスタＴＲ１がオン状態のときに、ｎバリア領域１４により、ｎ--ドリフト領域１に過剰蓄積された正孔が第１トランジスタＴＲ１を通してエミッタ電極１２ａに排出されることを抑制する。
【０２３９】
また、本実施の形態７では、第２トランジスタＴＲ２がオン状態のときに、ｐバリア領域１５により、エミッタ電極１２ｂから第２トランジスタＴＲ２を通してｎ--ドリフト領域１に、電子がリーク電流として注入されることを抑制する。また、本実施の形態７では、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、ｐバリア領域１５により、ｎ--ドリフト領域１に過剰蓄積された正孔が、第２トランジスタＴＲ２を通してエミッタ電極１２ｂに排出されることを促進する。
【０２４０】
＜半導体装置の製造工程＞
本実施の形態７の半導体装置の製造工程については、ｐバリア領域１５を形成する工程、ｎバリア領域１４を形成する工程、および、ｐ+チャネル領域７を形成する工程以外の工程については、実施の形態１の半導体装置の製造方法と同様であり、その説明を省略する。
【０２４１】
本実施の形態７では、例えば半導体層ＳＬ１を形成する際に、実施の形態５で図３５を用いて説明した工程と同様の工程を行って、ｐバリア領域１５を形成する。
【０２４２】
また、本実施の形態７では、例えばゲート電極５を形成した後、ｐ+チャネル領域７を形成する前に、実施の形態３で図３０を用いて説明した工程と同様の工程を行って、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、半導体層ＳＬ１にｎ型不純物を導入する。これにより、半導体層ＳＬ１のうち第１領域ＡＲ１においてレジスト膜Ｒ１で覆われていない部分には、ｎバリア領域１４が形成される。
【０２４３】
さらに、本実施の形態７では、実施の形態３で図３１を用いて説明した工程と同様の工程を行って、パターニングされたレジスト膜Ｒ１をマスクにしたイオン注入法により、半導体層ＳＬ１にｐ型不純物を導入する。これにより、半導体層ＳＬ１のうち第１領域ＡＲ１においてレジスト膜Ｒ１で覆われていない部分であって、ｎバリア領域１４の上方に、ｐ+チャネル領域７が形成される。
【０２４４】
＜本実施の形態の主要な特徴と効果＞
本実施の形態７の半導体装置（ＩＧＢＴ５０ｆ）でも、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０２４５】
また、本実施の形態７の半導体装置（ＩＧＢＴ５０ｆ）では、実施の形態３の半導体装置（ＩＧＢＴ５０ｂ）と同様に、ｐ+チャネル領域７とｎ--ドリフト領域１との間にｎバリア領域１４が形成されている。そのため、ｎバリア領域１４の不純物濃度を調節することで、ＩＥ効果の程度を調節することができ、実施の形態１の半導体装置（ＩＧＢＴ５０）に比べ、オン電圧をさらに低減することができる。
【０２４６】
また、本実施の形態７の半導体装置（ＩＧＢＴ５０ｆ）では、実施の形態５の半導体装置（ＩＧＢＴ５０ｄ）と同様に、ｐ-チャネル領域９とｎ--ドリフト領域１との間にｐバリア領域１５が形成されている。ｐバリア領域１５を形成することで、第２トランジスタＴＲ２がオン状態のときに、第２トランジスタＴＲ２を通して流れるリーク電流を抑制し、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第２トランジスタＴＲ２を通しての正孔の排出を促進することができる。したがって、実施の形態３の半導体装置（ＩＧＢＴ５０ｂ）に比べ、オン電圧をさらに低減するとともに、スイッチング損失をさらに低減することができる。
【０２４７】
（実施の形態８）
＜半導体装置＞
次に、本発明の実施の形態８の半導体装置について説明する。実施の形態８の半導体装置は、実施の形態２の半導体装置において、ｎバリア領域およびｐバリア領域が形成されたものであるため、ｎバリア領域およびｐバリア領域以外の部分については、その説明を省略する。
【０２４８】
図３９は、実施の形態８の半導体装置の斜視図である。
【０２４９】
図３９に示すように、本実施の形態８の半導体装置であるＩＧＢＴ５０ｇでは、実施の形態３の半導体装置であるＩＧＢＴ５０ｂと同様に、ｐ+チャネル領域７とｎ--ドリフト領域１との間にｎバリア領域１４が形成されている。
【０２５０】
また、図３９に示すように、本実施の形態８の半導体装置であるＩＧＢＴ５０ｇでは、実施の形態５の半導体装置であるＩＧＢＴ５０ｄと同様に、ｐ-チャネル領域９とｎ--ドリフト領域１との間、および、ゲート絶縁膜６ｃ、６ｄとｎ--ドリフト領域１との間にｐバリア領域１５が形成されている。
【０２５１】
また、図３９に示すように、本実施の形態８では、実施の形態２と同様に、一方向（図３９のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。
【０２５２】
本実施の形態８の半導体装置（ＩＧＢＴ５０ｇ）の動作については、実施の形態７の半導体装置（ＩＧＢＴ５０ｆ）の動作と同様であるため、その説明を省略する。
【０２５３】
＜半導体装置の製造工程＞
本実施の形態８の半導体装置の製造工程については、ｐバリア領域１５を形成する工程、ｎバリア領域１４を形成する工程、および、ｐ+チャネル領域７を形成する工程以外の工程については、実施の形態２の半導体装置の製造方法と同様であり、その説明を省略する。
【０２５４】
本実施の形態８では、例えば半導体層ＳＬ１を形成する際に、実施の形態５で図３５を用いて説明した工程と同様の工程を行って、ｐバリア領域１５を形成する。
【０２５５】
また、本実施の形態８では、例えばゲート電極５を形成した後、ｐ+チャネル領域７を形成する前に、実施の形態３で図３０を用いて説明した工程と同様の工程を行って、ｎバリア領域１４を形成する。
【０２５６】
さらに、本実施の形態８では、実施の形態３で図３１を用いて説明した工程と同様の工程を行って、ｐ+チャネル領域７を形成する。
【０２５７】
＜本実施の形態の主要な特徴と効果＞
本実施の形態８の半導体装置（ＩＧＢＴ５０ｇ）でも、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態のときに、第１トランジスタＴＲ１を通して正孔と電子が流れるが、第２トランジスタＴＲ２を通して電流が流れない。また、第１トランジスタＴＲ１および第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第１トランジスタＴＲ１および第２トランジスタＴＲ２を通して正孔が流れる。そのため、実施の形態１の半導体装置（ＩＧＢＴ５０）と同様に、オン電圧の低減とスイッチング損失の低減とを両立させることができる。
【０２５８】
また、本実施の形態８の半導体装置（ＩＧＢＴ５０ｇ）では、実施の形態２の半導体装置（ＩＧＢＴ５０ａ）と同様に、一方向（図３９のＹ方向）に沿って、第１トランジスタＴＲ１と第２トランジスタＴＲ２とが隣接していない。そのため、第１トランジスタＴＲ１のゲート間距離Ｗ１は、第２トランジスタＴＲ２のゲート間距離Ｗ２と等しくなくてもよい。したがって、第１トランジスタＴＲ１のゲート間距離Ｗ１と、第２トランジスタＴＲ２のゲート間距離Ｗ２とを、個別に設計することができる。
【０２５９】
また、本実施の形態８の半導体装置（ＩＧＢＴ５０ｇ）では、実施の形態４の半導体装置（ＩＧＢＴ５０ｃ）と同様に、ｐ+チャネル領域７とｎ--ドリフト領域１との間にｎバリア領域１４が形成されている。そのため、ｎバリア領域１４の不純物濃度を調節することで、ＩＥ効果の程度を調節することができ、実施の形態２の半導体装置（ＩＧＢＴ５０ａ）に比べ、オン電圧をさらに低減することができる。
【０２６０】
また、本実施の形態８の半導体装置（ＩＧＢＴ５０ｇ）では、実施の形態６の半導体装置（ＩＧＢＴ５０ｅ）と同様に、ｐ-チャネル領域９とｎ--ドリフト領域１との間にｐバリア領域１５が形成されている。ｐバリア領域１５を形成することで、第２トランジスタＴＲ２がオン状態のときに、第２トランジスタＴＲ２を通して流れるリーク電流を抑制し、第２トランジスタＴＲ２がオン状態からオフ状態に切り替わったときに、第２トランジスタＴＲ２を通しての正孔の排出を促進することができる。したがって、実施の形態４の半導体装置（ＩＧＢＴ５０ｃ）に比べ、オン電圧をさらに低減するとともに、スイッチング損失をさらに低減することができる。
【０２６１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２６２】
例えば、前記実施の形態では、ゲート電極がトレンチの内部に形成された例について説明したが、本発明は、ゲート電極がトレンチの内部に形成された場合に限定されるものではなく、例えば半導体層上に一対のゲート電極が形成された後、その一対のゲート電極に挟まれた領域にチャネル領域が形成された場合にも適用可能である。
【産業上の利用可能性】
【０２６３】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【０２６４】
１  ｎ--ドリフト領域
２  ｎ+バッファ領域
３  ｐ+コレクタ領域
３Ｓ  半導体基板
４、４ａ、４ｂ  ｐ++エミッタ領域
５、５ａ〜５ｄ  ゲート電極
６、６ａ〜６ｄ  ゲート絶縁膜
７  ｐ+チャネル領域
７ａ、７ｂ  反転層
８、８ａ、８ｂ  ｎ++エミッタ領域
９  ｐ-チャネル領域
９ａ、９ｂ  反転層
１０  ｐウェル領域
１１  層間絶縁膜
１２、１２ａ、１２ｂ  エミッタ電極
１３  コレクタ電極
１４  ｎバリア領域
１５  ｐバリア領域
２１  酸化シリコン膜
２２  ポリシリコン膜
５０、５０ａ〜５０ｇ  ＩＧＢＴ
ＡＲ１  第１領域
ＡＲ２  第２領域
ＡＲ３  第３領域
ＣＣ１、ＣＣ２  凹部
ＣＨ１、ＣＨ２  コンタクトホール
ＯＰ、ＯＰ１〜ＯＰ４  開口
ＰＳ１〜ＰＳ４  経路
Ｒ１〜Ｒ４  レジスト膜
ＳＬ１  半導体層
Ｔ、Ｔ１、Ｔ１１、Ｔ１２、Ｔ２、Ｔ２１、Ｔ２２、Ｔ３、Ｔ３１、Ｔ３２、Ｔ４、Ｔ４１、Ｔ４２  トレンチ
ＴＲ１、ＴＲ１１、ＴＲ１２  第１トランジスタ
ＴＲ２、ＴＲ２１、ＴＲ２２  第２トランジスタ
Ｗ１、Ｗ２  ゲート間距離
【図１】
2014011418.tif 000003
【図２】
2014011418.tif 000004
【図３】
2014011418.tif 000005
【図４】
2014011418.tif 000006
【図５】
2014011418.tif 000007
【図６】
2014011418.tif 000008
【図７】
2014011418.tif 000009
【図８】
2014011418.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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