(57)【要約】【課題】瞬停補償時間が長く、かつ電力損失が少ない力率改善回路を提供する。【解決手段】第１昇圧コンバータは、第１インダクタＬ１と、第１ダイオードＤ１と、第１スイッチング素子Ｑ１とを含む。第２昇圧コンバータは、第２インダクタＬ２と、第２ダイオードＤ２と、第２スイッチング素子Ｑ２とを含む。第１コンデンサＣ１は、第１昇圧コンバータ及び第２昇圧コンバータの出力端子とグラウンドとの間に接続される。第２コンデンサＣ２は、第１昇圧コンバータ及び第２昇圧コンバータの出力端子とグラウンドとの間に接続される。第３スイッチング素子Ｑ３は、第２ダイオードＤ２と並列に接続される。第４スイッチング素子Ｑ４は、第１コンデンサＣ１の正側端子と第２コンデンサＣ２の正側端子の間に接続される。制御回路３２は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３および第４スイッチング素子Ｑ４を制御する。【選択図】図４
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【特許請求の範囲】
【請求項１】
整流された直流入力を受ける第１インダクタと、前記第１インダクタに直列接続される第１ダイオードと、前記第１インダクタと前記第１ダイオード間のノードとグラウンドとの間に接続される第１スイッチング素子とを含む第１昇圧コンバータと、
前記整流された直流入力を前記第１インダクタと並列に受ける第２インダクタと、前記第２インダクタに直列接続される第２ダイオードと、前記第２インダクタと前記第２ダイオード間のノードとグラウンドとの間に接続される第２スイッチング素子とを含む第２昇圧コンバータと、
前記第１昇圧コンバータ及び前記第２昇圧コンバータの出力端子とグラウンドとの間に接続される第１コンデンサと、
前記第１昇圧コンバータ及び前記第２昇圧コンバータの出力端子とグラウンドとの間に接続される第２コンデンサと、
前記第２ダイオードと並列に接続される第３スイッチング素子と、
前記第１コンデンサの正側端子と前記第２コンデンサの正側端子の間に接続される第４スイッチング素子と、
前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子および前記第４スイッチング素子を制御する制御回路と、
を備える力率改善回路。
【請求項２】
前記第４スイッチング素子は、ＦＥＴ（Field effect transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であることを特徴とする請求項１に記載の力率改善回路。
【請求項３】
前記制御回路は、前記第１昇圧コンバータおよび前記第２昇圧コンバータへの入力電圧低下時、前記第１スイッチング素子をＰＷＭ（Pulse Width Modulation）制御し、前記第２スイッチング素子をオフし、前記第３スイッチング素子をオンし、前記第４スイッチング素子をオフすることを特徴とする請求項１または２に記載の力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＣ−ＤＣコンバータ等に使用される力率改善回路に関する。
【背景技術】
【０００２】
商用電源の瞬停や停電が発生した場合において、出力電圧を保持できる瞬停補償時間を延長できる力率改善回路が提案されている（例えば、特許文献１参照）。この力率改善回路は、図１に示す２相式インターリーブＰＦＣ回路に、図２に示すように第３スイッチング素子Ｑ３及び第３ダイオードＤ３を追加した構成である。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】高橋将也、外 3 名、「瞬時補償時間を延長できる高効率・高電力密度ＡＣ−ＤＣコンバータ」、電子情報通信学会技術研究報告. EE, 電子通信エネルギー技術、 2011 年 9 月 30日、p. 23―29
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図２に示す２相式インターリーブＰＦＣ回路には第３ダイオードＤ３が含まれるため、通常動作時に、その第３ダイオードＤ３の順方向降下電圧Ｖｆによる電力損失が発生する。
【０００５】
本発明はこうした状況に鑑みてなされたものであり、その目的は、瞬停補償時間が長く、かつ電力損失が少ない力率改善回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の力率改善回路は、整流された直流入力を受ける第１インダクタと、第１インダクタに直列接続される第１ダイオードと、第１インダクタと第１ダイオード間のノードとグラウンドとの間に接続される第１スイッチング素子とを含む第１昇圧コンバータと、整流された直流入力を第１インダクタと並列に受ける第２インダクタと、第２インダクタに直列接続される第２ダイオードと、第２インダクタと第２ダイオード間のノードとグラウンドとの間に接続される第２スイッチング素子とを含む第２昇圧コンバータと、第１昇圧コンバータ及び第２昇圧コンバータの出力端子とグラウンドとの間に接続される第１コンデンサと、第１昇圧コンバータ及び第２昇圧コンバータの出力端子とグラウンドとの間に接続される第２コンデンサと、第２ダイオードと並列に接続される第３スイッチング素子と、第１コンデンサの正側端子と第２コンデンサの正側端子の間に接続される第４スイッチング素子と、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子および第４スイッチング素子を制御する制御回路と、を備える。
【０００７】
この態様によると、入力電圧低下時における第１コンデンサＣ１から第２コンデンサＣ２への逆流防止素子として第４スイッチング素子を使用することにより、正常動作時における第２昇圧コンバータの出力電力の損失を抑制できる。
【０００８】
第４スイッチング素子は、ＦＥＴ（Field effect transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。
【０００９】
この態様によると、正常動作時における第２昇圧コンバータの出力電力の損失を無視できる程度に低減できる。
【００１０】
制御回路は、第１昇圧コンバータおよび第２昇圧コンバータへの入力電圧低下時、第１スイッチング素子をＰＷＭ（Pulse Width Modulation）制御し、第２スイッチング素子をオフし、第３スイッチング素子をオンし、第４スイッチング素子をオフしてもよい。
【００１１】
この態様によると、入力電圧低下時において第２コンデンサの電圧を第１昇圧コンバータの入力電源とすることができる。
【発明の効果】
【００１２】
本発明によれば、瞬停補償時間が長く、かつ電力損失が少ない力率改善回路を実現できる。
【図面の簡単な説明】
【００１３】
【図１】比較例１に係るＰＦＣ回路を搭載したＡＣ−ＤＣコンバータの構成を示す図である。
【図２】比較例２に係るＰＦＣ回路を搭載したＡＣ−ＤＣコンバータの構成を示す図である。
【図３】図２に示すＡＣ−ＤＣコンバータの動作を説明するためのタイミングチャートを示す図である。
【図４】本発明の実施の形態に係るＰＦＣ回路を搭載したＡＣ−ＤＣコンバータの構成を示す図である。
【図５】図４に示すＡＣ−ＤＣコンバータの動作を説明するためのタイミングチャートを示す図である。
【発明を実施するための形態】
【００１４】
以下、力率改善回路（以下、ＰＦＣ（Power Factor Correction）回路という）を、電源装置としてのＡＣ−ＤＣコンバータに搭載する例を説明する。
図１は、比較例１に係るＰＦＣ回路３０を搭載したＡＣ−ＤＣコンバータ１００の構成を示す図である。ＡＣ−ＤＣコンバータ１００は、整流回路２０、ＰＦＣ回路３０及び絶縁型コンバータ４０を備える。整流回路２０はダイオードブリッジ回路で構成される。整流回路２０は商用電力（交流電力）を直流電力に整流してＰＦＣ回路３０に出力する。
【００１５】
ＰＦＣ回路３０は２相式インターリーブＰＦＣ回路である。ＰＦＣ回路３０は第１ＰＦＣ回路である第１昇圧コンバータ、第２ＰＦＣ回路である第２昇圧コンバータ、第１コンデンサＣ１及び制御回路３２を含む。第１昇圧コンバータ及び第２昇圧コンバータは並列に設けられる。
【００１６】
第１昇圧コンバータは、第１インダクタＬ１、第１ダイオードＤ１及び第１スイッチング素子Ｑ１を含む。第１インダクタＬ１は、整流回路２０により整流された直流入力を受ける。第１インダクタＬ１の出力端子は第１ダイオードＤ１のカソード端子に接続される。第１スイッチング素子Ｑ１は、第１インダクタＬ１の出力端子と第１ダイオードＤ１のカソード端子間のノードと、グラウンドとの間に接続される。第１スイッチング素子Ｑ１には例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)またはＩＧＢＴを使用できる。
【００１７】
第２昇圧コンバータは、第２インダクタＬ２、第２ダイオードＤ２及び第２スイッチング素子Ｑ２を含む。第２インダクタＬ１２は、整流回路２０により整流された直流入力を第１インダクタＬ１と並列に受ける。第２インダクタＬ２の出力端子は第２ダイオードＤ２のカソード端子に接続される。第２スイッチング素子Ｑ２は、第２インダクタＬ２の出力端子と第２ダイオードＤ２のカソード端子間のノードと、グラウンドとの間に接続される。第２スイッチング素子Ｑ２には例えば、ＭＯＳＦＥＴまたはＩＧＢＴを使用できる。
【００１８】
制御回路３２は、ＰＦＣ回路３０への入力電圧、ＰＦＣ回路３０からの出力電圧、第１インダクタＬ１に流れる電流、及び第２インダクタＬ２に流れる電流を参照して、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２をスイッチング制御する。なお図面を簡略化するため制御回路３２と各素子の結線は省略している。制御回路３２には例えば、専用のカスタムＩＣを使用できる。
【００１９】
第１コンデンサＣ１は、第１昇圧コンバータ及び第２昇圧コンバータの出力端子（より具体的には第１ダイオードＤ１のアノード端子及び第２ダイオードＤ２のアノード端子）と、グラウンドとの間に接続される。第１コンデンサＣ１は、第１昇圧コンバータ及び第２昇圧コンバータから出力される電荷を蓄える。
【００２０】
絶縁型コンバータ４０には例えば、フォワード型ＤＣ−ＤＣコンバータを使用できる。絶縁型コンバータ４０はＰＦＣ回路３０から供給される直流電圧を降圧して、図示しない負荷に供給する直流電圧を生成する。瞬停や停電時、第１コンデンサＣ１に蓄えられた電荷により、絶縁型コンバータ４０への入力電圧が一定時間補償される。
【００２１】
図１に示すように２相式インターリーブＰＦＣ回路では、制御回路３２は第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２に１８０°位相が異なるＰＷＭ（Pulse Width Modulation）信号を供給する。第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２にＭＯＳＦＥＴが使用される場合、それらＭＯＳＦＥＴのゲート端子にＰＷＭ信号を供給する。
【００２２】
第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２に供給されるＰＷＭ信号のデューティ比が０．５の場合、第１インダクタＬ１に発生するリップル電流と、第２インダクタＬ２に発生するリップル電流をほぼ相殺できる。したがって第１インダクタＬ１、第２インダクタＬ２、第１コンデンサＣ１、第１スイッチング素子Ｑ１及び第１スイッチング素子Ｑ１を小型化、高効率化及び低コスト化できる。またリップル電流が抑制されるためＡＣ−ＤＣコンバータ１００全体のＥＭＩ（Electro-Magnetic Interference）対策を簡素化できる。
【００２３】
図１に示すＡＣ−ＤＣコンバータ１００では瞬停補償時間を確保するために第１コンデンサＣ１を大容量化する必要がある。また瞬停時の絶縁型コンバータ４０の入力電圧の低下に備えて、フォワード型ＤＣ−ＤＣコンバータの２次側の整流素子を高耐圧にする必要がある。したがって絶縁型コンバータ４０が大型化、低効率化及び高コスト化する。以下、これらの問題点を改善したＡＣ−ＤＣコンバータ１００を説明する。
【００２４】
図２は、比較例２に係るＰＦＣ回路３０を搭載したＡＣ−ＤＣコンバータ１００の構成を示す図である。比較例２に係るＰＦＣ回路３０は、比較例１に係るＰＦＣ回路３０に第２コンデンサＣ２、第３スイッチング素子Ｑ３及び第３ダイオードＤ３が追加された構成である。
【００２５】
第３スイッチング素子Ｑ３は第２ダイオードＤ２に並列に接続される。第３スイッチング素子Ｑ３には例えば、ＭＯＳＦＥＴまたはＩＧＢＴを使用できる。第２コンデンサＣ２は、第１昇圧コンバータ及び第２昇圧コンバータの出力端子と、グラウンドとの間に接続される。第３ダイオードＤ３は、第１コンデンサＣ１の正側端子と第２コンデンサＣ２の正側端子との間に接続される。具体的には第３ダイオードＤ３のカソード端子と第２コンデンサＣ２の正側端子が接続され、第３ダイオードＤ３のアノード端子と第１コンデンサＣ１の正側端子が接続される。制御回路３２は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３をスイッチング制御する。
【００２６】
図３は、図２に示すＡＣ−ＤＣコンバータ１００の動作を説明するためのタイミングチャートを示す。時刻ｔ１までは正常動作時の制御を示す。制御回路３２は第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２に、１８０°位相が異なるＰＷＭ信号を供給して、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２を高速にオン／オフする。制御回路３２は第３スイッチング素子Ｑ３にオフ信号を供給して第３スイッチング素子Ｑ３をオフする。正常時のＡＣ−ＤＣコンバータ１００の動作は、図１に示す比較例１に係るＡＣ−ＤＣコンバータ１００の動作と同じである。
【００２７】
なお第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３にｎチャンネル型のＭＯＳＦＥＴが使用される場合、制御回路３２はスイッチング素子をオンするときハイレベル電圧をそのゲート端子に印加し、オフするときローレベル電圧を印加する。
【００２８】
時刻ｔ１以降は瞬停や停電などＡＣ入力電圧が低下した時の制御を示す。制御回路３２はＰＦＣ回路３０への入力電圧を監視しているため、その入力電圧の低下を瞬時に認識できる。制御回路３２は第２スイッチング素子Ｑ２にオフ信号を供給して第３スイッチング素子Ｑ３をオフするとともに、第３スイッチング素子Ｑ３にオン信号を供給して第３スイッチング素子Ｑ３をオンする。制御回路３２は第１スイッチング素子Ｑ１に対するＰＷＭ制御を維持する。これにより、第２コンデンサＣ２の電圧が第１昇圧コンバータの入力電圧となる。第１昇圧コンバータは当該入力電圧を昇圧させて、ＰＦＣ回路３０の出力電圧を維持する。このとき制御回路３２は第１スイッチング素子Ｑ１のデューティ比を上げる（即ち、オン時間を長くする）ことにより、第１コンデンサＣ１の電圧を維持する時間を延長できる。
【００２９】
第３ダイオードＤ３は、ＡＣ入力電圧の低下時において第１コンデンサＣ１から第２コンデンサＣ２に電流が逆流することを阻止する。ただし正常動作時は、第３ダイオードＤ３で電力損失が発生する。以下、この電力損失を改善したＡＣ−ＤＣコンバータ１００を説明する。
【００３０】
図４は、本発明の実施の形態に係るＰＦＣ回路３０を搭載したＡＣ−ＤＣコンバータ１００の構成を示す図である。本実施の形態に係るＰＦＣ回路３０は、比較例２に係るＰＦＣ回路３０の第３ダイオードＤ３を第４スイッチング素子Ｑ４に置き換えた構成である。制御回路３２は、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４をスイッチング制御する。第４スイッチング素子Ｑ４にはＭＯＳＦＥＴまたはＩＧＢＴを使用する。これらの素子のオン抵抗は小さいため、ＭＯＳＦＥＴまたはＩＧＢＴによる電力損失はほぼ無視できる。
【００３１】
図５は、図４に示すＡＣ−ＤＣコンバータ１００の動作を説明するためのタイミングチャートを示す。第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３のスイッチング制御は、正常動作時およびＡＣ入力電圧低下時ともに図３に示すタイミングチャートと同じである。制御回路３２は正常動作時、第４スイッチング素子Ｑ４にオン信号を供給して第４スイッチング素子Ｑ４をオンする。ＡＣ入力電圧低下時、第４スイッチング素子Ｑ４にオフ信号を供給して第４スイッチング素子Ｑ４をオフする。
【００３２】
以上説明したように本実施の形態によれば、瞬停補償時間が長く、かつ電力損失が少ないＰＦＣ回路３０を実現できる。即ち、第２コンデンサＣ２を設け、入力電圧低下時に第２コンデンサＣ２の電圧を第１昇圧コンバータの入力電源とすることにより、瞬停補償時間を長くできる。また瞬停補償時間を長くできるため、後段の絶縁型コンバータ４０の入力電圧許容範囲を狭くできる。したがって絶縁型コンバータ４０の耐圧を下げることができ、変換効率を向上させることができる。また第２コンデンサＣ２の追加に伴い必要になる、第１コンデンサＣ１からの逆流防止素子に、第４スイッチング素子Ｑ４を使用することにより、逆流防止素子による電力損失を抑制できる。
【００３３】
また逆流防止素子にダイオードではなく、第４スイッチング素子Ｑ４を使用することにより、正常動作時において第１コンデンサＣ１に発生するリップル電流と第２コンデンサＣ２に発生するリップル電流が偏ることを防止し、両者を均等にできる。したがって第１コンデンサＣ１と第２コンデンサＣ２の寿命を平準化できる。
【００３４】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００３５】
上述の実施の形態ではＰＦＣ回路３０の後段にＤＣ−ＤＣコンバータを設置する適用例を示した。この点、ＰＦＣ回路３０の後段はＤＣ−ＤＣコンバータに限定されず、負荷であってもよい。
【符号の説明】
【００３６】
１００  ＡＣ−ＤＣコンバータ、  １０  交流電源、  ２０  整流回路、  ３０  ＰＦＣ回路、  ３２  制御回路、  Ｌ１  第１インダクタ、  Ｄ１  第１ダイオード、  Ｑ１  第１スイッチング素子、  Ｌ２  第２インダクタ、  Ｄ２  第２ダイオード、  Ｑ２  第２スイッチング素子、  Ｃ１  第１コンデンサ、  Ｑ３  第３スイッチング素子、  Ｃ２  第２コンデンサ、  Ｄ３  第３ダイオード、  Ｑ４  第４スイッチング素子、  ４０  絶縁型コンバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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