(57)【要約】【課題】耐性が高く、低コスト化が可能な半導体装置を提供することである。【解決手段】実施形態の半導体装置は、第１半導体領域と、第１半導体領域よりも不純物濃度が高く第１半導体領域の上に設けられた第２半導体領域と、上面と、上面とは反対側に設けられた下面と、上面および下面に連なる外側面と、上面に連なり外側面に対向する内側面と、内側面に連なり下面と対向する底面と、を有し、半導体積層体によって外側面と下面とが囲まれた第３半導体領域と、第３半導体領域の内側面と、底面と、に接する第４半導体領域と、第３半導体領域の外側面に半導体積層体を介して対向する第５半導体領域と、第３半導体領域と、第４半導体領域と、第２半導体領域と、に絶縁膜を介して接する第１電極と、第４半導体領域および第３半導体領域に電気的に接続された第２電極と、第５半導体領域に電気的に接続された第３電極と、を備える。【選択図】図１
2014060300.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられ前記第１半導体領域よりも不純物濃度が高い第１導電形の第２半導体領域と、を含む第１半導体積層体と、
上面と、前記上面とは反対側に設けられた下面と、前記上面および前記下面に連なる外側面と、前記上面に連なり前記外側面に対向する内側面と、前記内側面に連なり前記下面と対向する底面と、を有する第２導電形の第３半導体領域であり、前記第１半導体積層体によって前記外側面と前記下面とが囲まれた前記第３半導体領域と、
前記第３半導体領域の前記内側面と、前記第３半導体領域の前記底面と、に接する第１導電形の第４半導体領域と、
前記第３半導体領域の前記外側面に前記第１半導体積層体を介して対向する第１導電形の第５半導体領域と、
前記第１半導体領域の下に設けられた第１導電形の第６半導体領域と、
前記第３半導体領域と、前記第３半導体領域の前記内側面に接する前記第４半導体領域と、前記第３半導体領域の前記外側面に接する前記第２半導体領域と、に絶縁膜を介して接する第１電極と、
前記第４半導体領域および前記第３半導体領域に電気的に接続された第２電極と、
前記第５半導体領域に電気的に接続された第３電極と、
を備え、
前記第２半導体領域、前記第３半導体領域、および第４半導体領域を前記第３半導体領域の前記上面に対して平行な方向で切断した切断面において、前記第１電極は、前記第３半導体領域、前記第４半導体領域、および前記第２半導体領域に絶縁膜を介して接し、
前記第１半導体領域は、半導体エピタキシャル層を含み、
前記第５半導体領域と前記第６半導体領域とが接続されている半導体装置。
【請求項２】
第１導電形の第１半導体領域と、前記第１半導体領域の上に設けられ前記第１半導体領域よりも不純物濃度が高い第１導電形の第２半導体領域と、を含む第１半導体積層体と、
上面と、前記上面とは反対側に設けられた下面と、前記上面および前記下面に連なる外側面と、前記上面に連なり前記外側面に対向する内側面と、前記内側面に連なり前記下面と対向する底面と、を有する第２導電形の第３半導体領域であり、前記第１半導体積層体によって前記外側面と前記下面とが囲まれた前記第３半導体領域と、
前記第３半導体領域の前記内側面と、前記第３半導体領域の前記底面と、に接する第１導電形の第４半導体領域と、
前記第３半導体領域の前記外側面に前記第１半導体積層体を介して対向する第１導電形の第５半導体領域と、
前記第３半導体領域と、前記第３半導体領域の前記内側面に接する前記第４半導体領域と、前記第３半導体領域の前記外側面に接する前記第２半導体領域と、に絶縁膜を介して接する第１電極と、
前記第４半導体領域および前記第３半導体領域に電気的に接続された第２電極と、
前記第５半導体領域に電気的に接続された第３電極と、
を備えた半導体装置。
【請求項３】
前記第２半導体領域、前記第３半導体領域、および第４半導体領域を前記第３半導体領域の前記上面に対して平行な方向で切断した切断面において、前記第１電極は、前記第３半導体領域、前記第４半導体領域、および前記第２半導体領域に絶縁膜を介して接している請求項２記載の半導体装置。
【請求項４】
前記第１半導体領域は、半導体エピタキシャル層を含む請求項２または３に記載の半導体装置。
【請求項５】
前記第１半導体領域の下に、第１導電形の第６半導体領域をさらに備え、
前記第５半導体領域と前記第６半導体領域とが接続されている請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１半導体領域の不純物濃度は、前記第３半導体領域の前記上面から前記第３半導体領域の前記下面に向かう前記第１方向と、前記切断面において前記第３半導体領域が一対の前記第１電極間で延在する第２方向と、前記第１方向および前記第２方向に垂直な第３方向と、において均一である請求項３〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第６半導体領域と前記第２半導体領域とによって挟まれた前記第１半導体領域の厚さは、前記第２方向および前記第３方向において均一である請求項６記載の半導体装置。
【請求項８】
前記第５半導体領域の抵抗率と、前記第６半導体領域の抵抗率と、が異なる請求項３〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１半導体領域には、第１導電形の不純物元素と、第２導電形の不純物元素と、が含まれ、
前記第１導電形の不純物元素の濃度は、前記第２導電形の不純物元素の濃度よりも高く、
前記第１導電形の不純物元素の濃度から前記第２導電形の不純物元素の濃度を差し引いた値は、前記第２半導体領域に含まれる不純物元素の濃度よりも低い請求項２記載の半導体装置。
【請求項１０】
前記第１半導体領域の下面から前記第５半導体領域が表出している請求項９記載の半導体装置。
【請求項１１】
第１導電形の第２半導体領域に、前記第２半導体領域の上面から前記第２半導体領域の下面に向かう第１方向に掘り下げられ、さらに前記第２半導体領域の上面に対して略平行な第２方向に延在する第１トレンチを形成する工程と、
前記第１トレンチのなかに第２導電形の第３半導体領域を形成する工程と、
前記第１方向および前記第２方向に延在する第１導電形の第４半導体領域であり、前記第３半導体領域の内側面および前記第３半導体領域の底面に接する前記第４半導体領域を形成するとともに、前記第１方向および前記第２方向に延在する第５半導体領域であり、前記第３半導体領域の前記内側面とは反対側の前記第３半導体領域の外側面に前記第２半導体領域を介して対向する前記第５半導体領域を形成する工程と、
前記第１方向に掘り下げられ、前記第４半導体領域から前記第４半導体領域の側面に接する前記第３半導体領域を貫通し、さらに前記第３半導体領域の外側面に接する前記第２半導体領域にまで延在する第２トレンチを形成する工程と、
前記第２トレンチのなかに絶縁膜を介して第１電極を形成する工程と、
前記第５半導体領域に電気的に接続される第３電極と、前記第４半導体領域および前記第３半導体領域に電気的に接続される第２電極と、を形成する工程と、
を備えた半導体装置の製造方法。
【請求項１２】
前記第１トレンチのなかに前記第３半導体領域を完全に形成せず、前記第１トレンチの内側面の上および前記第１トレンチの底面の上に前記第３半導体領域を形成する工程と、
前記第３半導体領域の内側面の上および前記第３半導体領域の底面の上に第１導電形の第４半導体領域を形成する工程と、
前記第２半導体領域に、前記第１方向に掘り下げられ、前記第２方向に対して略平行に延在する第３トレンチを形成する工程と、
前記第３トレンチのなかに第５半導体領域を形成する工程と、
を有する請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１トレンチを形成する工程においては、
前記第２半導体領域と、前記第２半導体領域の下側に設けられた第１導電形の第６半導体領域と、前記第６半導体領域と前記第２半導体領域とのあいだに設けられ前記第２半導体領域よりも第１導電形の不純物濃度が低い第１導電形の第１半導体領域と、を含む第２半導体積層体の上面から前記第２半導体領域を貫通し前記第１半導体領域にまで達する前記第１トレンチを形成する請求項１１または１２に記載の半導体装置の製造方法。
【請求項１４】
前記第３トレンチを形成する工程においては、
前記第２半導体積層体の前記上面から前記第２半導体領域および前記第１半導体領域を貫通し、前記第６半導体領域にまで達する前記第３トレンチを形成する請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第３トレンチを形成した後、
前記第３トレンチのなかに前記第５半導体領域を形成し、前記第６半導体領域に前記第５半導体領域を接続させる請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１電極を形成した後、
前記第２半導体領域の前記下面から第２導電形の不純物元素を導入することにより、前記第２半導体領域よりも不純物濃度が低く、且つ前記第３半導体領域の下面に接する第１導電形の第１半導体領域を、前記第２半導体領域の下側に形成する請求項１１または１２に記載の半導体装置の製造方法。
【請求項１７】
前記第１半導体領域を前記第２半導体領域の前記下側に形成した後、
前記第１半導体領域の下面を除去して、前記第１半導体領域の前記下面から前記第５半導体領域を表出させる請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第１半導体領域を前記第２半導体領域の前記下側に形成した後、
前記第２半導体領域の前記下面から第１導電形の不純物元素を導入することにより、前記第２半導体領域よりも不純物濃度が高く、且つ前記第５半導体領域に接する第１導電形の第６半導体領域を前記第１半導体領域の下側に形成する請求項１３または１７に記載の半導体装置の製造方法。
【請求項１９】
前記第１トレンチを形成した後、前記第１トレンチの前記底面および前記第１トレンチの前記内側面の少なくとも一部から第２導電形の不純物元素を導入することにより、前記第２半導体領域よりも不純物濃度が低く、且つ前記第３半導体領域の下面に接する第１導電形の第１半導体領域を、前記第２半導体領域の下側に形成する請求項１１記載の半導体装置の製造方法。
【請求項２０】
前記第３半導体領域を形成した後、
前記第３半導体領域に、前記第１方向に掘り下げられ、前記第２方向に対して略平行に延在する第４トレンチを形成すると同時に、前記第２半導体領域に前記第３トレンチを形成する工程と、
前記第４トレンチのなかに前記第４半導体領域を形成すると同時に、前記第３トレンチのなかに第５半導体領域を形成する工程と、
を有する請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴとして、プレーナ型構造のＭＯＳＦＥＴやトレンチ型構造のＭＯＳＦＥＴがある。プレーナ型構造のＭＯＳＦＥＴは、ゲート電極に閾値以上の電圧を印加することにより、ゲート電極に対向するベース領域内に反転層を形成させてゲートドレイン・ソース間に電流を通電させる。一方、トレンチ型構造のＭＯＳＦＥＴでは基板に対して垂直方向に設けられたトレンチゲート電極に所定の電圧を印加することにより、ゲート電極に対向するベース領域内に反転層を形成させてゲート・ソース間に電流を通電させる。
【０００３】
これに対し、さらなる大電流を通電させることが可能なパワーＭＯＳＦＥＴとして、３次元型構造のＭＯＳＦＥＴが注目されている。そして、このような３次元型構造のＭＯＳＦＥＴにおいては、さらなる耐圧の向上と低コスト化が望まれている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２７４３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、耐性が高く、低コスト化が可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域よりも不純物濃度が高く前記第１半導体領域の上に設けられた第１導電形の第２半導体領域と、を含む第１半導体積層体と、上面と、前記上面とは反対側に設けられた下面と、前記上面および前記下面に連なる外側面と、前記上面に連なり前記外側面に対向する内側面と、前記内側面に連なり前記下面と対向する底面と、を有する第２導電形の第３半導体領域であり、前記第１半導体積層体によって前記外側面と前記下面とが囲まれた前記第３半導体領域と、を備える。
【０００７】
さらに、実施形態の半導体装置は、前記第３半導体領域の前記内側面と、前記第３半導体領域の前記底面と、に接する第１導電形の第４半導体領域と、前記第３半導体領域の前記外側面に前記第１半導体積層体を介して対向する第１導電形の第５半導体領域と、を備える。
【０００８】
さらに、実施形態の半導体装置は、前記第３半導体領域と、前記第３半導体領域の前記内側面に接する前記第４半導体領域と、前記第３半導体領域の前記外側面に接する前記第２半導体領域と、に絶縁膜を介して接する第１電極と、前記第４半導体領域および前記第３半導体領域に電気的に接続された第２電極と、前記第５半導体領域に電気的に接続された第３電極と、を備える。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置の斜視模式図である。
【図２】第１実施形態に係る半導体装置の模式図であり、図２（ａ）は平面模式図、図２（ｂ）は図２（ａ）のＡ−Ｂ線に沿った位置での断面模式図である。
【図３】第１実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図４】第１実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図５】第１実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図６】第１実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図７】第１実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図８】第１実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図９】第１実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図１０】参考例に係る半導体装置の製造過程を説明する斜視模式図である。
【図１１】参考例に係る半導体装置の製造過程を説明する斜視模式図である。
【図１２】参考例に係る半導体装置の製造過程を説明する斜視模式図である。
【図１３】参考例に係る半導体装置の製造過程を説明する斜視模式図である。
【図１４】第１実施形態の変形例に係る半導体装置の製造過程を説明する斜視模式図である。
【図１５】第１実施形態の変形例に係る半導体装置の製造過程を説明する斜視模式図である。
【図１６】第２実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図１７】第２実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図１８】第２実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図１９】第２実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図２０】第２実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図２１】第２実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図２２】第２実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図２３】第２実施形態の変形例に係る半導体装置の製造過程を説明する斜視模式図である。
【図２４】第３実施形態に係る半導体装置の斜視模式図である。
【図２５】第３実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図２６】第３実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図２７】第３実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図２８】第３実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図２９】第３実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【図３０】第３実施形態の変形例に係る半導体装置の斜視模式図である。
【図３１】第４実施形態に係る半導体装置の斜視模式図である。
【図３２】第４実施形態に係る半導体装置の平面模式図である。
【図３３】第５実施形態に係る半導体装置の斜視模式図であり、図３３（ａ）は第５実施形態の第１の例の斜視模式図であり、図３３（ｂ）は第５実施形態の第２の例の斜視模式図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１１】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置の斜視模式図である。  
図２は、第１実施形態に係る半導体装置の模式図であり、図２（ａ）は平面模式図、図２（ｂ）は図２（ａ）のＡ−Ｂ線に沿った位置での断面模式図である。
【００１２】
図２（ａ）では半導体装置１のドリフト領域１０、第１ドレイン領域２１、ベース領域３０、ソース領域４０、およびゲート電極５０を半導体装置１の水平方向（ＸおよびＹ方向）にそって切断した平面が表されている。従って、図２（ａ）では、図１に表示されたソース電極９０、絶縁膜９２、９３が表示されていない。図２（ａ）では図１に表示されたソース電極９０、絶縁膜９２、９３が表示されていない。また、図１の前面は、図２（ａ）のＣ−Ｄ線に沿った位置での断面に対応している。
【００１３】
図１および図２に表される半導体装置１は、３次元型構造のＭＯＳＦＥＴである。  
半導体装置１は、半導体積層体１２（第１半導体積層体）を備える。半導体積層体１２は、第１導電形（例えば、ｎ形）の半導体領域１１（第１半導体領域）と、半導体領域１１よりも不純物濃度が高く、半導体領域１１の上に設けられた第１導電形のドリフト領域１０（第２半導体領域）と、を含む。
【００１４】
また、半導体装置１は、第２導電形（例えば、ｐ形）のベース領域３０（第３半導体領域）を備える。ベース領域３０は、上面３０ｕと、上面３０ｕとは反対側に設けられた下面３０ｄと、上面３０ｕおよび下面３０ｄに連なる外側面３０ｗａと、上面３０ｕに連なり外側面３０ｗａに対向する内側面３０ｗｂと、内側面３０ｗｂに連なり下面３０ｄと対向する底面３０ｂと、を有する。ベース領域３０は、半導体積層体１２によって、その外側面３０ｗａと下面３０ｄとが囲まれている。
【００１５】
また、半導体装置１は、ベース領域３０の内側面３０ｗｂと、ベース領域３０の底面３０ｂと、に接する第１導電形のソース領域４０（第４半導体領域）を備える。さらに、半導体装置１は、ベース領域３０の外側面３０ｗａに半導体積層体１２を介して対向する第１導電形の第１ドレイン領域２１（第５半導体領域）を備える。また、半導体装置１は、半導体領域１１の下に、第２ドレイン領域２２（第６半導体領域）をさらに備える。第２ドレイン領域２２は、第１ドレイン領域２１に接続されている。第１ドレイン領域２１は、ドリフト領域１０に接し、半導体領域１１に接し、さらに第１ドレイン領域２１に接している。第１ドレイン領域２１と第２ドレイン領域２２とを併せてドレイン領域２０とする。
【００１６】
また、半導体装置１は、ソース・ドレイン間の通電を制御するゲート電極５０（第１電極）を備える。ゲート電極５０は、ベース領域３０と、ベース領域３０の内側面３０ｗｂに接するソース領域４０と、ベース領域３０の外側面３０ｗａに接するドリフト領域１０と、にゲート絶縁膜５１を介して接している。ゲート電極５０は、ドリフト領域１０、ベース領域３０、およびソース領域４０を、例えば、ベース領域３０の上面３０ｕに対して平行な方向で切断した切断面において、ベース領域３０、ソース領域４０、およびドリフト領域１０にゲート絶縁膜５１を介して接している（図２（ａ）参照）。
【００１７】
このゲート電極５０は、後述するトレンチ５２のなかにゲート絶縁膜５１（絶縁膜）を介して設けられている。
【００１８】
ここで、ベース領域３０の上面３０ｕからベース領域３０の下面３０ｄに向かう方向を第１方向とする。図１、２では、第１方向は、−Ｚ方向に対応している。また、図２（ａ）において、一対のゲート電極５０間でベース領域３０が延在する向きを第２方向とする。図１、２では、第２方向は、±Ｙ方向に対応している。また、図２（ａ）において、ゲート電極５０が延在する向きを第３方向とする。第３方向は、第１方向および第２方向に対して略垂直である。図１、２では、第３方向は±Ｘ方向に対応している。本明細書では、第２および第３方向に関して特に断らない限り、Ｙ方向およびＸ方向と表記する。
【００１９】
図１の前面（図２（ａ）のＣ−Ｄ断面に対応）および図２（ｂ）の断面においては、ゲート電極５０、第１ドレイン領域２１、およびソース領域４０のそれぞれは、Ｚ方向に延在している。図２（ａ）の切断面においては、ゲート電極５０は、Ｘ方向に延在し、その側端５３が第１ドレイン領域２１とベース領域３０とによって挟まれたドリフト領域１０に位置している。第１ドレイン領域２１、ドリフト領域１０、ベース領域３０、およびソース領域４０のそれぞれは、Ｙ方向に延在している。
【００２０】
また、半導体装置１は、ソース領域４０およびベース領域３０に電気的に接続されたソース電極９０（第２電極）と、ドレイン領域２０に電気的に接続されたドレイン電極９１（第３電極）と、を備える。ソース電極９０と半導体積層体１２とのあいだには、絶縁膜９２と、絶縁膜９２の上に設けられた絶縁膜９３と、が設けられている。
【００２１】
なお、図１では、ゲート電極５０の上端５０ｕが絶縁膜９３から表出された形態が表されているが、この形態に限らない。また、図１では、ゲート電極５０の下端５０ｄがドリフト領域１０よりも下側に位置し、ゲート電極５０の下端５０ｄがベース領域３０の底面３０ｂよりも上側に位置する形態が表されているが、この形態に限らない。例えば、ゲート電極５０の下端５０ｄは、ソース領域４０の下側に位置してもよく、ベース領域３０の下側に位置してもよい。
【００２２】
また、半導体装置１においては、第２ドレイン領域２２とドリフト領域１０とによって挟まれた半導体領域１１の厚さは、Ｘ方向およびＹ方向において均一である。半導体領域１１の不純物濃度は、Ｘ方向、Ｙ方向、およびＺ方向において均一である。第１ドレイン領域２１の抵抗率と、第２ドレイン領域２２の抵抗率と、は異なる。
【００２３】
半導体積層体１２、ドレイン領域２０、ベース領域３０、およびソース領域４０のそれぞれの主成分は、例えば、シリコン（Ｓｉ）である。ドリフト領域１０、半導体領域１１、第２ドレイン領域２２、ベース領域３０、およびソース領域４０のそれぞれは、例えば、半導体エピタキシャル層を含む。半導体エピタキシャル層は、例えば、シリコン結晶層である。第１ドレイン領域２１は、例えば、リン（Ｐ）が導入されたポリシリコン（ｐｏｌｙ−Ｓｉ）を含む。ソース領域４０について、リン（Ｐ）が導入されたポリシリコン（ｐｏｌｙ−Ｓｉ）を含む層としてもよい。
【００２４】
第１導電形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）等があげられる。第２導電形の不純物元素としては、例えば、硼素（Ｂ）等があげられる。
【００２５】
半導体装置１において、第１導電形の不純物元素の濃度が最も高い半導体層をｎ＋形、第１導電形の不純物元素の濃度が最も低い半導体層をｎ−形、第１導電形の不純物元素の濃度がｎ＋層とｎ−層との間にある半導体層をｎ形と表記すると、ドレイン領域２０およびソース領域４０の導電形はｎ＋形であり、ドリフト領域１０の導電形はｎ形であり、半導体領域１１の導電形はｎ−形である。
【００２６】
第１実施形態に係る半導体装置１の製造過程について説明する。  
図３〜図９は、第１実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【００２７】
図３（ａ）に表されるように、ドリフト領域１０と、ドリフト領域１０の下側に設けられた第２ドレイン領域２２と、第２ドレイン領域２２とドリフト領域１０とのあいだに設けられた半導体領域１１と、を含む半導体積層体１３（第２半導体積層体）を準備する。第２ドレイン領域２２、半導体領域１１、およびドリフト領域１０のそれぞれは、第１導電形のシリコン結晶層である。すなわち、第１実施形態では、第２ドレイン領域２２、半導体領域１１、およびドリフト領域１０を含む半導体結晶基板を予め準備する。続いて、ドリフト領域１０の上にマスク層９５を形成する。マスク層９５の材料は、例えば、レジスト、酸化ケイ素等である。
【００２８】
次に、図３（ｂ）に表されるように、マスク層９５にエッチング加工を施して、マスク層９５にＹ方向に延在する開口部９５ｈを形成する。
【００２９】
次に、図４（ａ）に表されるように、ドリフト領域１０に、ドリフト領域１０の上面１０ｕからドリフト領域１０の下面１０ｄに向かう−Ｚ方向に掘り下げられ、さらにドリフト領域１０の上面１０ｕに対して略平行なＹ方向に延在するトレンチ１５（第１トレンチ）を形成する。
【００３０】
例えば、第１実施形態では、半導体積層体１３の上面１０ｕからドリフト領域１０を貫通し半導体領域１１にまで達するトレンチ１５を形成する。トレンチ１５は、例えば、ＲＩＥ（Reactive Ion Etching）によって形成される。
【００３１】
すなわち、第１実施形態では、ドリフト領域１０と、第２ドレイン領域２２と、半導体領域１１と、を含む半導体積層体１３を予め準備した後、この半導体積層体１３にトレンチ１５の加工を施す。
【００３２】
次に、図４（ｂ）に表されるように、トレンチ１５のなかにエピタキシャル成長法によってベース領域３０を形成する。第１実施形態では、トレンチ１５のなかにベース領域３０を完全に形成しない。例えば、トレンチ１５の内側面１５ｗｂの上およびトレンチ１５の底面１５ｂの上にベース領域３０を形成する。換言すれば、トレンチ１５が残存するようにベース領域３０を形成する。この段階でのトレンチ１５の幅（Ｘ方向の幅）は、ベース領域３０を形成する前のトレンチ１５の幅よりも狭くなっている。ベース領域３０は、第２導電形のシリコン結晶層である。ベース領域３０は、トレンチ１５の内側面１５ｗｂおよびトレンチ１５の底面１５ｂに接している。トレンチ１５が残存したことにより、ベース領域３０は、内側面３０ｗｂと、底面３０ｂと、とを有する。
【００３３】
なお、図４（ｂ）では、マスク層９５の表面上にもベース領域３０が形成された状態が示されている。
【００３４】
次に、図５（ａ）に表されるように、ベース領域３０の内側面３０ｗｂおよびベース領域３０の底面３０ｂに接するように、ソース領域４０をエピタキシャル成長法によって形成する。例えば、ベース領域３０の内側面３０ｗｂの上およびベース領域３０の底面３０ｂの上にソース領域４０を形成する。ベース領域３０の内側面３０ｗｂおよびベース領域３０の底面３０ｂに接するソース領域４０は、第１導電形のシリコン結晶である。トレンチ内のソース領域４０は、−Ｚ方向およびＹ方向に延在している。
【００３５】
なお、ソース領域４０については、リン（Ｐ）が導入されたポリシリコン（ｐｏｌｙ−Ｓｉ）を含む層としてもよい。この場合、ソース領域４０はＣＶＤ（Chemical Vapor Deposition）によって形成される。
【００３６】
なお、図５（ａ）では、マスク層９５の表面上に形成されたベース領域３０の上にソース領域４０が形成された状態が示されている。
【００３７】
次に、図５（ｂ）に表されるように、マスク層９５の上に形成された半導体層をＣＭＰ（Chemical Mechanical Polishing）処理によって除去する。この場合、マスク層９５は、いわゆるＣＭＰストッパ層として機能する。さらに、エッチングによりマスク層９５を除去して、マスク層９５の下の半導体層を表出させる。この状態を、図６（ａ）に示す。
【００３８】
図６（ａ）に表されるように、マスク層９５の側面上に形成された半導体層が取り除かれ、ドリフト領域１０の上面、ベース領域３０の上面、およびソース領域４０の上面のそれぞれが表出された半導体が形成される。第２ドレイン領域２２、半導体領域１１、ドリフト領域１０、ベース領域３０、およびソース領域４０のそれぞれは、シリコン結晶で構成された半導体である。
【００３９】
次に、図６（ｂ）に表されるように、ドリフト領域１０の上に絶縁膜９２を形成する。絶縁膜９２にはＹ方向に延在する開口部９２ｈを設ける。絶縁膜９２の材料は、例えば、酸化ケイ素等である。
【００４０】
次に、図７（ａ）に表されるように、ドリフト領域１０に、−Ｚ方向に掘り下げられ、Ｙ方向に対して略平行に延在するトレンチ１７（第３トレンチ）を形成する。第１実施形態においては、絶縁膜９２をマスク層として、半導体積層体１３の上面１０ｕからドリフト領域１０および半導体領域１１を貫通し、第２ドレイン領域２２にまで達するトレンチ１７を形成する。トレンチ１７の形成は、例えば、ＲＩＥによって行う。
【００４１】
トレンチ１７を形成した後、トレンチ１７のなかにＣＶＤによって第１ドレイン領域２１を形成し、第２ドレイン領域２２に第１ドレイン領域２１を接続させる。この状態を、図７（ｂ）に示す。
【００４２】
図７（ｂ）に表されるように、トレンチ１７内に、−Ｚ方向およびＹ方向に延在する第１ドレイン領域２１が形成される。第１ドレイン領域２１は、ベース領域３０の内側面３０ｗｂとは反対側のベース領域３０の外側面３０ｗａにドリフト領域１０を介して対向している。また、第１ドレイン領域２１は、トレンチ１７のなかに形成されるほか、絶縁膜９２の上にも形成される。
【００４３】
次に、図８（ａ）に表されるように、絶縁膜９２上の第１ドレイン領域２１を除去する。さらに、開口部９２ｈ内の第１ドレイン領域２１をエッチングにより除去する。続いて、図８（ｂ）に表されるように、開口部９２ｈ内と絶縁膜９２上に絶縁膜９３を形成する。
【００４４】
次に、図９に表されるように、−Ｚ方向に掘り下げられ、ソース領域４０からソース領域４０の側面４０ｗに接するベース領域３０を貫通し、さらにベース領域３０の外側面３０ｗａに接するドリフト領域１０にまで延在するトレンチ５２（第２トレンチ）を形成する。トレンチ５２の形成は、例えば、ＲＩＥによって行う。
【００４５】
この後は、図１および図２に表されるように、トレンチ５２のなかにゲート絶縁膜５１を介してゲート電極５０をＣＶＤによって形成する。さらに、第２ドレイン領域２２に電気的に接続されるドレイン電極９１と、ソース領域４０およびベース領域３０に電気的に接続されるソース電極９０と、を形成する。
【００４６】
（参考例）  
参考例に係る半導体装置の製造過程について説明する。  
図１０〜図１３は、参考例に係る半導体装置の製造過程を説明する斜視模式図である。
【００４７】
図１０（ａ）に表されるように、半導体基板であるドレイン領域２０を準備する。続いて、ドレイン領域２０の上にマスク層９６を形成する。マスク層９６の材料は、例えば、酸化ケイ素、レジスト等である。マスク層９６を形成した後、領域９６ａの部分のマスク層９６を除去する。
【００４８】
次に、図１０（ｂ）に表されるように、マスク層９６をマスクとして、ドレイン領域２０にＲＩＥ加工を施す。例えば、ドレイン領域２０に、ドレイン領域２０の上面２０ｕからドレイン領域２０の下面２０ｄに向かう−Ｚ方向に掘り下げられ、さらにドレイン領域２０の上面２０ｕに対して略平行なＹ方向に延在するトレンチ２３を形成する。
【００４９】
参考例では、トレンチ２３を形成した後、エピタキシャル成長法によってドレイン領域２０上にドリフト領域を形成するため、トレンチ１５よりも幅（Ｘ方向の幅）の広いトレンチ２３をドレイン領域２０に予め形成する。
【００５０】
また、トレンチ２３を形成したことにより、−Ｚ方向およびＹ方向に延在するピラー状の第１ドレイン領域２１と、第１ドレイン領域２１を支持する第２ドレイン領域２２と、が形成される。第１ドレイン領域２１および第２ドレイン領域２２の原型は、半導体基板（ドレイン領域２０）なので、第１ドレイン領域２１および第２ドレイン領域２２の成分、抵抗率は同じである。
【００５１】
次に、図１１（ａ）に表されるように、トレンチ２３のなかにエピタキシャル成長法によってドリフト領域１０を形成する。参考例では、トレンチ２３のなかにドリフト領域１０を完全に形成しない。換言すれば、トレンチ２３が残存するようにドリフト領域１０を形成する。また、図１１（ａ）では、マスク層９６の表面にドリフト領域１０が形成された状態が示されている。
【００５２】
参考例では、トレンチ１５よりも幅の広いトレンチ２３のなかに半導体層をエピタキシャル成長法によって形成するため、第１ドレイン領域２１の内側面２１ｗｂの上に形成されるドリフト領域１０の厚みは必然的に厚くなる。このため、マスク層９６の近傍のドリフト領域１０には斜面１０ｔｐが表出し易くなる（後述）。
【００５３】
すなわち、この段階において、ドリフト領域１０は、上面１０ｕと、上面１０ｕに連なる斜面１０ｔｐと、斜面１０ｔｐに連なる内側面１０ｗｂと、内側面１０ｗｂに連なる底面１０ｂと、第１ドレイン領域２１の内側面２１ｗｂに接する外側面１０ｗａと、外側面１０ｗａに連なり底面１０ｂに対向する下面１０ｄと、を有する。
【００５４】
また、内側面１０ｗｂと斜面１０ｔｐとが交差して形成されるライン１０Ｌは、ドレイン領域２０の上面２０ｕよりも低い位置にある。ライン１０Ｌから上方の半導体層には、半導体層近傍にマスク層９６が配置されていることから、欠陥が多く含まれていたり、エピタキシャル成長の崩れからポリシリコンが含まれている場合がある。
【００５５】
次に、図１１（ｂ）に表されるように、トレンチ２３のなかにエピタキシャル成長法によってベース領域３０を形成する。参考例では、トレンチ２３のなかにベース領域３０を完全に形成しない。例えば、ドリフト領域１０の内側面１０ｗｂの上およびドリフト領域１０の底面１０ｂの上にベース領域３０を形成する。換言すれば、さらにトレンチ２３が残存するようにベース領域３０を形成する。トレンチ２３が残存したことにより、ベース領域３０は、内側面３０ｗｂと、底面３０ｂと、とを有する。
【００５６】
次に、図１２（ａ）に表されるように、ベース領域３０の表出面の上にソース領域４０をエピタキシャル成長法によって形成する。ソース領域４０は、−Ｚ方向およびＹ方向に延在している。
【００５７】
次に、図１２（ｂ）に表されるように、マスク層９６の上に形成された半導体層をＣＭＰ処理によって除去する。ここで、マスク層９６はいわゆるストッパ層として機能させるため、この段階までマスク層９６を除去しないで残存させている。さらに、ＣＭＰ処理を続け、上述したライン１０Ｌより下方の半導体層表面を表出させる。この状態を、図１３に示す。
【００５８】
図１３に表されるように、ライン１０Ｌより上方の半導体層が取り除かれ、ドレイン領域２０、ドリフト領域１０、ベース領域３０、およびソース領域４０のそれぞれがシリコン結晶で構成された半導体が形成される。
【００５９】
この後は、上述したように、トレンチゲートを形成し、さらに、ソース電極およびドレイン電極を形成する。
【００６０】
参考例では、トレンチ１５よりも幅の広いトレンチ２３（ワイドトレンチ）を形成して、このトレンチ２３のなかにドリフト領域１０、ベース領域３０、およびソース領域４０を順に形成する。すなわち、参考例では、トレンチ２３のなかにドリフト領域１０、ベース領域３０、およびソース領域４０をエピタキシャル成長法で形成する、いわゆる“３層エピ”を採択している。これに対して、第１実施形態では、トレンチ１５のなかにベース領域３０およびソース領域４０をエピタキシャル成長法で形成する、いわゆる“２層エピ”を採択している。すなわち、参考例では、トレンチ２３を形成した後のエピタキシャル成長層の層数がトレンチ１５を形成した後のエピタキシャル成長層の層数よりも多い。
【００６１】
さらに、参考例に係るトレンチ２３の幅はトレンチ１５の幅よりも広い。このため、トレンチ２３のなかに形成される半導体層の体積はトレンチ１５のなかに形成される半導体層の体積よりも大きくなる。
【００６２】
以上のことから、参考例では、エピタキシャル成長に要される費用、時間が増大して低コスト化、高スループット化（スループット（through-put）：単時間あたりの処理能力）が図れない。
【００６３】
また、参考例においてトレンチ２３の形成から３層エピまでが同じ成膜装置で実施されることを想定すると、参考例では、不純物濃度が低いドリフト領域１０を形成する前に、不純物濃度が高いドレイン領域２０のエッチングを長時間に渡り遂行することになる。このため、参考例では、ドレイン領域２０に含まれる不純物元素が成膜装置の内壁に残渣として残り、この残渣がドリフト領域１０の形成時にドリフト領域１０内に入り込む可能性がある。その結果、その直後に形成されるドリフト領域１０の不純物濃度が十分に制御できなくなる。
【００６４】
また、参考例においては、要求される耐圧に応じて予めトレンチ２３の幅を決定しなければならない。例えば、より耐圧の高いＭＯＳＦＥＴほど、より幅の広いトレンチ２３を形成する必要がある。これは、トレンチ２３の幅をより広くしてドリフト領域１０のＸ方向における厚さをより厚くするほど、ＭＯＳＦＥＴの耐圧がより高くなるからである。このことは耐圧種ごとにエピタキシャル成長の条件変更が求められることを意味する。また、エピタキシャル成長の条件変更には、その予備段階としての条件設定（いわゆる条件出し）がその都度必要になる。
【００６５】
ところで、耐圧種ごとに専用の成膜装置を準備すれは、上述した煩雑さが解消できると考えられる。しかし、この方策は装置稼働率の低下、製造コストの上昇を招来する。
【００６６】
さらに、参考例においては、一旦、所定幅のトレンチ２３を形成して、ドリフト領域１０、ベース領域３０、およびソース領域４０を形成してしまうと、その後の耐圧変更ができなくなる。
【００６７】
また、参考例においては、ドリフト領域１０を形成する際に、第１ドレイン領域２１の上にマスク層９６が形成されている。マスク層９６の表面ではドリフト領域１０のエピタキシャル成長が妨げられる。従って、マスク層９６の表面と、トレンチ２３の内側面および底面と、ではドリフト領域の成長速度差が大きくなり、ドリフト領域１０には斜面１０ｔｐが形成される。
【００６８】
上述したように、この斜面１０ｔｐと内側面１０ｗｂとが交差して形成されるライン１０Ｌはドレイン領域２０の上面２０ｕよりも低い位置にある。また、ライン１０Ｌから上方の半導体層には、欠陥やポリシリコン成分が含まれている可能性がある。このためドリフト領域１０の斜面１０ｔｐを取り除くには、ドリフト領域１０の上面１０ｕから少なくともライン１０Ｌまでのドリフト領域１０、ベース領域３０、およびソース領域４０を除去する必要がある。その結果、参考例ではドリフト領域１０、ベース領域３０、およびソース領域４０の除去量（ＣＭＰ処理の場合は、ＣＭＰ研磨量）が必然的に多くなってしまう。
【００６９】
また、参考例では、ドリフト領域１０、ベース領域３０、およびソース領域４０の除去量が多くなる分、予めトレンチ２３をより深く形成する必要がある。これにより、ＲＩＥに要する時間が長くなり、さらにトレンチ２３のなかに形成するエピタキシャル層の体積も増加する。その結果、参考例では、低コスト化、高スループット化が益々図れなくなる。
【００７０】
また、参考例では、ベース領域３０の下端付近に半導体領域１１が設けられていない。このため参考例では高耐圧が得られない。参考例で高耐圧を得るにはドリフト領域１０の抵抗率を上げる方策があるが、ドリフト領域１０の抵抗率が上がるとＭＯＳＦＥＴのオン抵抗が増大してしまう。
【００７１】
これに対し、第１実施形態の効果について説明する。  
第１実施形態では、トレンチ２３よりも幅の狭いトレンチ１５のなかに２層エピによってベース領域３０およびソース領域４０を形成する。このため、トレンチ１５のなかに形成される半導体層の体積はトレンチ２３のなかに形成される半導体層の体積よりも少なくなる。従って、第１実施形態では、エピタキシャル成長に要される費用、時間が減少する。その結果、第１実施形態では、低コスト化、高スループット化が実現する。
【００７２】
また、第１実施形態では不純物濃度が高いドレイン領域２０のエッチングを要しない。さらにドレイン領域２０をエッチングした後のドリフト領域１０のエピタキシャル成長も要しない。従って、トレンチ１５の形成から２層エピまでが同じ成膜装置で実施されたとしても、ドリフト領域１０の不純物濃度は製造過程中に成膜装置内の残渣によって影響を受けない。
【００７３】
また、第１実施形態では、耐圧種ごとにドリフト領域１０のエピタキシャル成長条件を変更しなくて済む。これは、第１ドレイン領域２１のピッチを変えるという簡便な手段でドリフト領域１０の厚み（Ｘ方向の厚み）を変えられるからである。さらに第１実施形態では、ベース領域３０およびソース領域４０を形成した後であっても、第１ドレイン領域２１のピッチを変更することにより耐圧種の変更を可能にする。すなわち、第１実施形態では耐圧変更の自由度が増す。
【００７４】
また、第１実施形態においては、ベース領域３０を形成する際にドリフト領域１０の上にマスク層９５が形成されている。マスク層９５の表面ではベース領域３０のエピタキシャル成長が妨げられる。従って、マスク層９５の表面と、トレンチ１５の内側面１５ｗｂおよび底面１５ｂと、ではベース領域の成長速度に差が生じる可能性がある。
【００７５】
しかし、第１実施形態では、トレンチ１５の幅がトレンチ２３の幅に比べて狭くベース領域３０を厚く形成する必要がない。このため、参考例で現れた“斜面１０ｔｐ”は第１実施形態では形成され難い。従って、マスク層９５下の半導体層が表出する程度にマスク層９５を除去するので、ドリフト領域１０、ベース領域３０、およびソース領域４０の除去量（ＣＭＰ処理の場合は研磨量）が参考例に比べ少なくなる。
【００７６】
また、第１実施形態では、ドリフト領域１０、ベース領域３０、およびソース領域４０の除去量が少なくなる分、トレンチ１５をトレンチ２３ほど深く形成する必要がない。これにより、参考例に比べてＲＩＥに要する時間が短くなり、さらにトレンチ１５のなかに形成するエピタキシャル層の体積が減少する。その結果、第１実施形態では、低コスト化、高スループット化が実現する。
【００７７】
また、第１実施形態では、ベース領域３０の下端付近に半導体領域１１が設けられている。このため第１実施形態では参考例に比べて高耐圧が得られる。また、第１実施形態では、半導体領域１１が付設された分、ドリフト領域１０の抵抗率を上げて耐圧を向上させる必要がない。すなわち、第１実施形態では、ドリフト領域１０の抵抗率が上がらないので、ＭＯＳＦＥＴのオン抵抗が増大することもない。  
このように、第１実施形態によれば、耐性が高く、低コスト化が可能になる。
【００７８】
（第１実施形態の変形例）  
上述した半導体装置１は、以下に説明する製造過程によっても形成することができる。第１実施形態の変形例に係る半導体装置の製造過程について説明する。  
図１４および図１５は、第１実施形態の変形例に係る半導体装置の製造過程を説明する斜視模式図である。
【００７９】
まず、図１４（ａ）に表される状態を形成する。図１４（ａ）に表される状態は、図４（ａ）の状態からマスク層９５を除去した状態である。図４（ａ）の状態からマスク層９５を除去する方法は、例えば、湿式エッチングである。あるいは、別の方法として、ＲＩＥによってマスク層９５を取り除いた後に、トレンチ１５のなかの半導体層に化学ドライエッチングを施してもよい。ＲＩＥの実施後、トレンチ１５のなかの半導体層表面はダメージをうけるものの、化学ドライエッチングの実施によって、このダメージ層が確実に除去される。
【００８０】
次に、図１４（ｂ）に表されるように、トレンチ１５のなかにエピタキシャル成長法によってベース領域３０を形成する。この変形例では、トレンチ１５のなかにベース領域３０を完全に形成しない。例えば、トレンチ１５の内側面１５ｗｂの上およびトレンチ１５の底面１５ｂの上にベース領域３０を形成する。ベース領域３０は、内側面３０ｗｂと、底面３０ｂと、とを有する。
【００８１】
なお、図１４（ｂ）では、ドリフト領域１０の上面１０ｕの上にベース領域３０が形成された状態が示されている。この上面１０ｕに形成されたベース領域３０の下地はマスク層ではなく半導体層（ドリフト領域１０）である。従って、ドリフト領域１０の上面１０ｕに形成されたベース領域３０はエピタキシャル成長によって形成される。
【００８２】
次に、図１５（ａ）に表されるように、ソース領域４０をエピタキシャル成長法によって形成する。ソース領域４０は、ベース領域３０の内側面３０ｗｂおよびベース領域３０の底面３０ｂに接している。さらに、ベース領域３０の上面３０ｕにもソース領域４０が形成される。この上面３０ｕに形成されたソース領域４０の下地はエピタキシャル成長によって形成された半導体層（ベース領域３０）なので、上面３０ｕに形成されたソース領域４０は、エピタキシャル成長によって形成される。
【００８３】
次に、図１５（ｂ）に表されるように、ドリフト領域１０の上面１０ｕが表出するまで、この上面１０ｕから上のベース領域３０とソース領域４０とをＣＭＰによって除去する。この後は、上述した図６（ｂ）から図９に表される製造過程を進め、半導体装置１を形成する。
【００８４】
第１実施形態の変形例によれば、ベース領域３０の形成時にベース領域３０のいずれの下地にもマスク層９５が存在しない。従って、エピタキシャル成長が崩れずに、トレンチ１５の内側面１５ｗｂの上にはシリコン結晶で構成されたベース領域３０が形成され、さらにドリフト領域１０の上面１０ｕの上およびトレンチ１５の開口端１５ｅ近傍にもシリコン結晶で構成されたベース領域３０が形成される。すなわち、ドリフト領域１０の上面１０ｕの上およびトレンチ１５の開口端１５ｅ近傍に形成されたベース領域３０の結晶性は向上し、ベース領域３０内の欠陥やポリシリコンの発生が抑制される。
【００８５】
また、ベース領域３０の結晶性がより良好になったことにより、ベース領域３０の上面３０ｕの上およびベース領域３０の開口端３０ｅ近傍にもシリコン結晶で構成されたソース領域４０が形成される。
【００８６】
第１実施形態の変形例によればベース領域３０およびソース領域４０のＣＭＰ研磨量がより低減する。その結果、第１実施形態の変形例では、さらなる低コスト化、高スループット化が実現する。
【００８７】
（第２実施形態）  
上述した半導体領域１１または第２ドレイン領域２２は、イオン注入によって形成することもできる。以下に、第２実施形態に係る半導体装置（後述する半導体装置２Ａ、２Ｂ）の製造過程について説明する。
【００８８】
図１６〜図２２は、第２実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【００８９】
図１６（ａ）に表されるように、半導体基板であるドリフト領域１０の上にマスク層９５を形成する。このマスク層９５にはエッチング加工を施して、マスク層９５にＹ方向に延在する開口部９５ｈを形成する。
【００９０】
次に、図１６（ｂ）に表されるように、ドリフト領域１０に、ドリフト領域１０の上面１０ｕからドリフト領域１０の下面１０ｄに向かう−Ｚ方向に掘り下げられ、さらにドリフト領域１０の上面１０ｕに対して略平行なＹ方向に延在するトレンチ１５を形成する。トレンチ１５は、例えば、ＲＩＥによって形成される。
【００９１】
次に、図１７（ａ）に表されるように、トレンチ１５のなかにエピタキシャル成長法によってベース領域３０を形成する。第２実施形態では、トレンチ１５のなかにベース領域３０を完全に形成しない。例えば、トレンチ１５の内側面１５ｗｂの上およびトレンチ１５の底面１５ｂの上にベース領域３０を形成する。換言すれば、トレンチ１５が残存するようにベース領域３０を形成する。この段階でのトレンチ１５の幅（Ｘ方向の幅）は、ベース領域３０を形成する前のトレンチ１５の幅よりも狭くなっている。ベース領域３０は、第２導電形のシリコン結晶層である。ベース領域３０は、トレンチ１５の内側面１５ｗｂおよびトレンチ１５の底面１５ｂに接している。トレンチ１５が残存したことにより、ベース領域３０は、内側面３０ｗｂと、底面３０ｂと、とを有する。
【００９２】
なお、図１７（ａ）では、マスク層９５の表面上にもベース領域３０が形成された状態が示されている。
【００９３】
次に、図１７（ｂ）に表されるように、ベース領域３０の内側面３０ｗｂおよびベース領域３０の底面３０ｂに接するように、ソース領域４０をエピタキシャル成長法によって形成する。例えば、ベース領域３０の内側面３０ｗｂの上およびベース領域３０の底面３０ｂの上にソース領域４０を形成する。ベース領域３０の内側面３０ｗｂおよびベース領域３０の底面３０ｂに接するソース領域４０は、第１導電形のシリコン結晶である。ソース領域４０は、−Ｚ方向およびＹ方向に延在している。
【００９４】
なお、図１７（ｂ）では、マスク層９５の表面上に形成されたベース領域３０の上にソース領域４０が形成された状態が示されている。
【００９５】
次に、図１８（ａ）に表されるように、マスク層９５の上に形成された半導体層をＣＭＰ処理によって除去する。さらに、ＣＭＰ処理により、マスク層９５を除去して、マスク層９５の下の半導体層を表出させる。この状態を、図１８（ｂ）に示す。
【００９６】
図１８（ｂ）に表されるように、マスク層９５の側面上に形成された半導体層が取り除かれ、ドリフト領域１０の上面１０ｕ、ベース領域３０の上面３０ｕ、およびソース領域４０の上面４０ｕのそれぞれが表出された半導体が形成される。ドリフト領域１０、ベース領域３０、およびソース領域４０のそれぞれは、シリコン結晶で構成された半導体である。
【００９７】
次に、図１９（ａ）に表されるように、ドリフト領域１０の上に絶縁膜９２を形成する。絶縁膜９２にはＹ方向に延在する開口部９２ｈを設ける。
【００９８】
次に、図１９（ｂ）に表されるように、ドリフト領域１０に、−Ｚ方向に掘り下げられ、Ｙ方向に対して略平行に延在するトレンチ１７を形成する。トレンチ１７の形成は、例えば、絶縁膜９２をマスクとしたＲＩＥによって行う。
【００９９】
トレンチ１７を形成した後、トレンチ１７のなかにＣＶＤによって第１ドレイン領域２１を形成する。この状態を、図２０（ａ）に示す。
【０１００】
図２０（ａ）に表されるように、トレンチ１７内に、−Ｚ方向およびＹ方向に延在する第１ドレイン領域２１が形成される。第１ドレイン領域２１は、ベース領域３０の内側面３０ｗｂとは反対側のベース領域３０の外側面３０ｗａにドリフト領域１０を介して対向している。また、第１ドレイン領域２１は、トレンチ１７のなかに形成されるほか、絶縁膜９２の上にも形成される。
【０１０１】
次に、図２０（ｂ）に表されるように、絶縁膜９２上の第１ドレイン領域２１を除去する。さらに、図２１（ａ）に表されるように、開口部９２ｈ内の第１ドレイン領域２１をエッチングにより除去する。続いて、開口部９２ｈ内と絶縁膜９２上に絶縁膜９３を形成する。
【０１０２】
次に、図２１（ｂ）に表されるように、−Ｚ方向に掘り下げられ、ソース領域４０からソース領域４０の側面４０ｗに接するベース領域３０を貫通し、さらにベース領域３０の外側面３０ｗａに接するドリフト領域１０にまで延在するトレンチ５２を形成する。この後、トレンチ５２のなかにゲート絶縁膜５１を介してゲート電極５０を形成する。
【０１０３】
ゲート電極５０を形成した後、図２２（ａ）に表されるように、半導体層の下面１０ｄから所定の厚さまでドリフト領域１０の導電形が反転しない程度に第２導電形の不純物元素（例えば、硼素（Ｂ））を導入する。そして、必要に応じてアニール処理を施す。
【０１０４】
すなわち、カウンタイオン注入を実施して、ドリフト領域１０よりも不純物濃度が低く、且つベース領域３０の下面３０ｄに接する第１導電形の半導体領域１１をドリフト領域１０の下側に形成する。
【０１０５】
ここで、半導体層中に第１導電形および第２導電形の不純物元素が含有されている場合には、半導体層中に含まれる不純物元素の不純物濃度は、以下のごとく定義される。
【０１０６】
例えば、半導体層中の第１導電形の不純物元素の総数が第２導電形の不純物元素の総数より多い場合、半導体中の不純物元素の不純物濃度とは、第１導電形の不純物元素の総数から第２導電形の不純物元素の総数を差し引いた数を半導体層の体積で除算した値で定義される。また、半導体層中の第２導電形の不純物元素の総数が第１導電形の不純物元素の総数より多い場合、半導体中の不純物元素の不純物濃度とは、第２導電形の不純物元素の総数から第１導電形の不純物元素の総数を差し引いた数を半導体層の体積で除算した値で定義される。
【０１０７】
すなわち、半導体領域１１には、第１導電形の不純物元素と、第２導電形の不純物元素と、が含まれている。半導体領域１１中の第１導電形の不純物元素の濃度は、第２導電形の不純物元素の濃度よりも高い。さらに、第１導電形の不純物元素の濃度から第２導電形の不純物元素の濃度を差し引いた値は、ドリフト領域１０に含まれる不純物元素の濃度よりも低い。
【０１０８】
半導体領域１１をドリフト領域１０の下側に形成した後、図２２（ｂ）に表されるように、半導体領域１１の下面１１ｄを除去して、半導体領域１１の下面１１ｄから第１ドレイン領域２１を表出させる。下面１１ｄの除去は、例えば、ＣＭＰ研磨による。半導体領域１１の下面１１ｄから第１ドレイン領域２１を表出させた状態のＭＯＳＦＥＴを半導体装置２Ａとする。
【０１０９】
この後は、第１ドレイン領域２１に電気的に接続されるドレイン電極９１と、ソース領域４０およびベース領域３０に電気的に接続されるソース電極９０と、を形成する。  
第２実施形態においても、第１実施形態と同様の効果を得る。
【０１１０】
（第２実施形態の変形例）  
図２３は、第２実施形態の変形例に係る半導体装置の製造過程を説明する斜視模式図である。
【０１１１】
第２実施形態の変形例では、図２１（ｂ）のごとくイオン注入によって半導体領域１１をドリフト領域１０の下側に形成した後、半導体領域１１の下面１１ｄを除去せず、半導体領域１１の下面１１ｄから第１導電形の不純物元素（例えば、リン（Ｐ））を導入する。必要に応じてアニール処理を施す。
【０１１２】
これにより、ドリフト領域１０よりも不純物濃度が高く、且つ第１ドレイン領域２１に接する第１導電形の第２ドレイン領域２２が半導体領域１１の下側に形成される。この状態のＭＯＳＦＥＴを半導体装置２Ｂとする。
【０１１３】
この後は、第２ドレイン領域２２に電気的に接続されるドレイン電極９１と、ソース領域４０およびベース領域３０に電気的に接続されるソース電極９０と、を形成する。  
第２実施形態の変形例においても、第１実施形態と同様の効果を得る。
【０１１４】
（第３実施形態）  
図２４は、第３実施形態に係る半導体装置の斜視模式図である。
【０１１５】
図２４（ａ）に表される半導体装置３Ａは、３次元型構造のＭＯＳＦＥＴである。  
半導体装置３Ａは、第１導電形（例えば、ｎ形）の半導体領域１４と、半導体領域１４よりも不純物濃度が高く、半導体領域１４の上に設けられた第１導電形のドリフト領域１０と、を含む。半導体装置３Ａにおいては、半導体領域１４とドリフト領域１０との境界１４Ｌが曲面になっている。これは、半導体領域１４をカウンタイオン注入と、熱処理とによって形成するからである（後述）。なお、半導体領域１４には、第１導電形および第２導電形の不純物元素が含まれるが、半導体領域１４は、第２導電形の不純物元素が所定の濃度以上含む領域とする。この半導体領域１４とドリフト領域１０との境界を「境界１４Ｌ」とする。
【０１１６】
また、半導体装置３Ａは、第２導電形（例えば、ｐ形）のベース領域３０、第１導電形のソース領域４０を備える。さらに、半導体装置３Ａは、ベース領域３０の外側面３０ｗａにドリフト領域１０を介して対向する第１導電形の第１ドレイン領域２１を備える。
【０１１７】
また、半導体装置３Ａは、ゲート電極５０を備える。また、半導体装置３Ａにおいては、ドリフト領域１０の上および第１ドレイン領域２１の上に、絶縁膜９２と、絶縁膜９２の上に設けられた絶縁膜９３と、が設けられている。
【０１１８】
ドリフト領域１０、半導体領域１４、ドレイン領域２０、ベース領域３０、およびソース領域４０のそれぞれの主成分は、例えば、シリコン（Ｓｉ）である。ドリフト領域１０、半導体領域１４、第２ドレイン領域２２、ベース領域３０、およびソース領域４０のそれぞれは、例えば、半導体エピタキシャル層を含む。半導体装置１において、第１ドレイン領域２１およびソース領域４０はｎ＋形、半導体領域１４はｎ−形、ドリフト領域１０の導電形はｎ形である。
【０１１９】
また、図２４（ｂ）に表される別の半導体装置３Ｂにおいては、半導体領域１４の下面１４ｄに直接的に金属層（ドレイン電極９１）が接している。すなわち、第１ドレイン領域２１とドレイン電極９１とが接続されている。このような半導体装置も本実施形態に含まれる。
【０１２０】
図２５〜図２９は、第３実施形態に係る半導体装置の製造過程を説明する斜視模式図である。
【０１２１】
図２５（ａ）に表されるように、絶縁膜９２をマスクとして、半導体基板であるドリフト領域１０にトレンチ１５を形成する。トレンチ１５は、ドリフト領域１０の上面１０ｕからドリフト領域１０の下面１０ｄに向かう−Ｚ方向に掘り下げられ、さらにドリフト領域１０の上面１０ｕに対して略平行なＹ方向に延在している。トレンチ１５は、例えば、ＲＩＥによって形成される。
【０１２２】
トレンチ１５を形成した後、トレンチ１５の底面１５ｂ、および底面１５ｂに連なるトレンチ１５の内側面１５ｗｂの一部から第２導電形の不純物元素（例えば、硼素（Ｂ））を導入する。この後、必要に応じてアニール処理を施す。すなわち、トレンチ１５の底部にカウンタイオン注入を施して、ドリフト領域１０よりも不純物濃度が低く、且つトレンチ１５のなかに形成されるベース領域の下面に接する半導体領域１４をトレンチ１５に並ぶドリフト領域１０の下側に形成する。半導体領域１４の導電形は第１導電形である。
【０１２３】
次に、図２５（ｂ）に表されるように、トレンチ１５のなかにエピタキシャル成長法によってベース領域３０を形成する。この段階において、ベース領域３０の下面３０ｄが半導体領域１４に接した状態が得られる。ベース領域３０は、第２導電形のシリコン結晶層である。
【０１２４】
次に、図２６（ａ）に表されるように、絶縁膜９２の上およびベース領域３０の上に絶縁膜９４を形成することにより、ドリフト領域１０の上およびベース領域３０の上に、絶縁膜９２と絶縁膜９４とからなるマスク層９７を形成する。マスク層９７には、Ｙ方向に伸びる開口部９７ｈａと開口部９７ｈｂとを形成する。また、開口部９７ｈａの幅（Ｘ方向の幅）は、開口部９７ｈｂの幅（Ｘ方向の幅）よりも狭く形成する。
【０１２５】
次に、図２６（ｂ）に表されるように、ベース領域３０に、−Ｚ方向に掘り下げられ、−Ｚ方向に対して略平行に延在するトレンチ３５（第４トレンチ）を形成する。これと同時に、ドリフト領域にトレンチ１７を形成する。開口部９７ｈｂの幅は、開口部９７ｈａの幅よりも広いため、トレンチ１７、３５を同じＲＩＥ条件で同時に形成すると、同じエッチング時間であってもトレンチ１７の方がトレンチ３５よりも深く形成される。この際、トレンチ１７の底は半導体領域１４に到達し、トレンチ３５の底はベース領域３０の下面３０ｄを貫通しない程度に、開口部９７ｈｂの幅と開口部９７ｈａの幅とを調整する。
【０１２６】
図２７（ａ）に表されるように、絶縁膜９４を除去した後、ＣＶＤによってトレンチ３５のなかにソース領域４０を形成すると同時に、トレンチ１７のなかに第１ドレイン領域２１を形成する。ソース領域４０および第１ドレイン領域２１は、リン（Ｐ）が導入されたポリシリコン（ｐｏｌｙ−Ｓｉ）を含む。なお、ソース領域４０と第１ドレイン領域２１と同時に形成したため、ソース領域４０と第１ドレイン領域２１とにつながる導電層４５が絶縁膜９２の上に形成される。この導電層４５については除去して、絶縁膜９２の表面を表出させる（図示しない）。
【０１２７】
次に、図２７（ｂ）に表されるように、絶縁膜９２の開口部９２ｈ内の第１ドレイン領域２１およびベース領域３０のそれぞれをエッチングにより除去する。
【０１２８】
次に、図２８（ａ）に表されるように、絶縁膜９２の開口部９２ｈ内と絶縁膜９２上に絶縁膜９３を形成する。
【０１２９】
次に、図２８（ｂ）に表されるように、−Ｚ方向に掘り下げられ、ソース領域４０からソース領域４０の側面４０ｗに接するベース領域３０を貫通し、さらにベース領域３０の外側面３０ｗａに接するドリフト領域１０にまで延在するトレンチ５２を形成する。
【０１３０】
次に、図２９に表されるように、トレンチ５２のなかにゲート絶縁膜５１を介してゲート電極５０を形成する。
【０１３１】
この後、ドリフト領域１０の下面１０ｄを研磨して、第１ドレイン領域２１をドリフト領域１０の下面１０ｄから表出させたものが図２４（ａ）に示す半導体装置３Ａである。また、ドリフト領域１０の研磨面にドレイン電極９１を形成したものが図２４（ｂ）に示す半導体装置３Ｂである。
【０１３２】
第３実施形態においては、上述した２層エピは実施していないが、トレンチ１５の幅はトレンチ２３の幅よりも狭い。このため、トレンチ１５のなかに形成される半導体層の体積はトレンチ２３のなかに形成される半導体層の体積よりも少なくなる。その結果、第３実施形態においては、第１実施形態と同様に低コスト化、高スループット化が実現する。
【０１３３】
さらに、第３実施形態においては、ドリフト領域１０よりも不純物濃度が低い半導体領域１４をトレンチ１５の形成後にイオン注入によって形成する。このため、トレンチ１５の形成後において、半導体領域１４の厚さ、不純物濃度を自由に設計できる。
【０１３４】
さらに、第３実施形態においては、トレンチ１７、３５を同時に形成し、ソース領域４０と第１ドレイン領域２１とを同時に形成する。このため、製造過程がさらに短縮して、さらなる低コスト化、高スループット化が実現する。
【０１３５】
なお、トレンチ１７、３５を同時に形成し、ソース領域４０と第１ドレイン領域２１とを同時に形成する方法は、第３実施形態に限らず、第１および第２実施形態にも転用できる。
【０１３６】
（第３実施形態の変形例）  
図３０は、第３実施形態の変形例に係る半導体装置の斜視模式図である。
【０１３７】
図３０に表される半導体装置３Ｃは、図２９の工程の後、ドリフト領域１０の下面１０ｄを研磨することによって第１ドレイン領域２１をドリフト領域１０の下面１０ｄから表出させた後、ドリフト領域１０の研磨面に第２ドレイン領域２２を形成したものである。第２ドレイン領域２２は、ＣＶＤ層、エピタキシャル成長層のいずれかである。あるいは、第２ドレイン領域２２をイオン注入によって形成してもよい。このような半導体装置３Ｃも本実施形態に含まれる。
【０１３８】
（第４実施形態）  
図３１は、第４実施形態に係る半導体装置の斜視模式図である。  
図３２は、第４実施形態に係る半導体装置の平面模式図である。
【０１３９】
図３２では、半導体装置４のドリフト領域１０、第１ドレイン領域２１、ベース領域３０、ソース領域４０、およびゲート電極５０を半導体装置４の水平方向（ＸおよびＹ方向）にそって切断した平面が表されている。
【０１４０】
第４実施形態に係る半導体装置４の基本構造は、半導体装置１と同じである。ただし、半導体装置４は、上述したゲート電極５０がＸ方向において２つに分離された構造を有する。ゲート電極５０Ａは、Ｘ方向に延在し、一方の側端５３Ａが第１ドレイン領域２１とベース領域３０とによって挟まれたドリフト領域１０に位置し、他方の側端５４Ａがソース領域４０に位置しいている。ゲート電極５０Ｂは、Ｘ方向に延在し、一方の側端５３Ｂが第１ドレイン領域２１とベース領域３０とによって挟まれたドリフト領域１０に位置し、他方の側端５４Ｂがソース領域４０に位置している（図３２参照）。
【０１４１】
なお、ゲート電極５０Ａは、ＲＩＥによって形成されるトレンチ５２Ａのなかにゲート絶縁膜５１Ａを介して形成される。ゲート電極５０Ｂは、ＲＩＥによって形成されるトレンチ５２Ｂのなかにゲート絶縁膜５１Ｂを介して形成される。
【０１４２】
半導体装置４においては、半導体装置１と同様の効果を得るとともにレンチゲートをＸ方向において分離させたので、ゲート電極５０とソース領域４０との接触面積がより低減する。これにより、ゲート電極５０とソース領域４０とのあいだの容量（ゲート・ソース間容量Ｃｇｓ）が半導体装置１に比べて低減する。その結果、半導体装置４では、より高速のスイッチング動作が可能になる。
【０１４３】
（第５実施形態）  
図３３は、第５実施形態に係る半導体装置の斜視模式図であり、図３３（ａ）は第５実施形態の第１の例の斜視模式図であり、図３３（ｂ）は第５実施形態の第２の例の斜視模式図である。
【０１４４】
第１〜第４実施形態では、ゲート電極５０の下端５０ｄがドリフト領域１０よりも下側に位置し、且つゲート電極５０の下端５０ｄがベース領域３０の底面３０ｂよりも上側に位置する形態を例示したが、この形態に限らない。
【０１４５】
例えば、図３２（ａ）、（ｂ）に表される半導体装置５Ａ、５Ｂように、ゲート電極５０の下端５０ｄをベース領域３０の下面３０ｄよりも下側に位置させてもよい。
【０１４６】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１４７】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１４８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４９】
１、２Ａ、２Ｂ、３Ａ、３Ｂ、３Ｃ、４、５Ａ、５Ｂ 半導体装置
１０ ドリフト領域（第２半導体領域）
１０ｄ、１４ｄ、２０ｄ、３０ｄ 下面
１０ｕ、２０ｕ 上面３０ｕ 上面
１０Ｌ ライン
１０ｂ、１５ｂ、３０ｂ 底面
１０ｔｐ 斜面
１０ｗａ、３０ｗａ 外側面
１０ｗｂ、１５ｗｂ、２１ｗｂ、３０ｗｂ 内側面
１１、１４ 半導体領域（第１半導体領域）
１２、１３ 半導体積層体
１４Ｌ 境界
１５ トレンチ（第１トレンチ）
１５ｅ 開口端３０ｅ 開口端
１７ トレンチ（第３トレンチ）
２０ ドレイン領域
２１ 第１ドレイン領域（第５半導体領域）
２２ 第２ドレイン領域（第６半導体領域）
２３ トレンチ
３０ ベース領域（第３半導体領域）
３５ トレンチ（第４トレンチ）
４０ ソース領域（第４半導体領域）
４０ｗ 側面
４５ 導電層
５０、５０Ａ、５０Ｂ ゲート電極（第１電極）
５１、５１Ａ、５１Ｂ ゲート絶縁膜（絶縁膜）
５２、５２Ａ、５２Ｂ トレンチ（第２トレンチ）
９０ ソース電極（第２電極）
９１ ドレイン電極（第３電極）
９２、９３、９４ 絶縁膜
９２ｈ、９５ｈ、９７ｈａ、９７ｈｂ 開口部
９５、９６、９７ マスク層
９６ａ 領域
【図１】
2014060300.tif 000003
【図２】
2014060300.tif 000004
【図３】
2014060300.tif 000005
【図４】
2014060300.tif 000006
【図５】
2014060300.tif 000007
【図６】
2014060300.tif 000008
【図７】
2014060300.tif 000009
【図８】
2014060300.tif 000010
【図９】
2014060300.tif 000011
【図１０】
2014060300.tif 000012
【図１１】
2014060300.tif 000013
【図１２】
2014060300.tif 000014
【図１３】
2014060300.tif 000015
【図１４】
2014060300.tif 000016
【図１５】
2014060300.tif 000017
【図１６】
2014060300.tif 000018
【図１７】
2014060300.tif 000019
【図１８】
2014060300.tif 000020
【図１９】
2014060300.tif 000021
【図２０】
2014060300.tif 000022
【図２１】
2014060300.tif 000023
【図２２】
2014060300.tif 000024
【図２３】
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【図２４】
2014060300.tif 000026
【図２５】
2014060300.tif 000027
【図２６】
2014060300.tif 000028
【図２７】
2014060300.tif 000029
【図２８】
2014060300.tif 000030
【図２９】
2014060300.tif 000031
【図３０】
2014060300.tif 000032
【図３１】
2014060300.tif 000033
【図３２】
2014060300.tif 000034
【図３３】
2014060300.tif 000035