(57)【要約】      （修正有）【課題】アレイ基板内部にデータ駆動集積回路を実装するＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）方式のディスプレイ装置において、ＴＦＴ工程及びセル工程で発生する静電気による不良を防止できるディスプレイ装置用アレイ基板を提供する。【解決手段】ディスプレイ装置用アレイ基板であって、表示領域ＤＡ及び非表示領域ＮＤＡからなる基板と、ＮＤＡ領域に実装され、ＤＡ領域に映像データ電圧を出力するデータ駆動集積回路ＤＩＣと、ＤＩＣの入力ピンと対応するようにＮＤＡ領域に形成される第１パッド４２０と、ＤＩＣの出力ピンと対応するようにＮＤＡ領域に形成される第２パッド４４０と、前記第１パッドと前記第２パッドとの間の領域に形成される第１導電バー２４０と、４２０及び４４０が形成された領域の外側に形成され、２４０の端部からＮＤＡ領域の外側端部に向かって延長する第２導電バー２６０と、を備える。【選択図】図４
2014130349.tif 000002
【特許請求の範囲】
【請求項１】
映像が表示される表示領域及び前記表示領域を囲む非表示領域からなる基板と、
前記非表示領域に実装され、前記表示領域に映像データ電圧を出力するデータ駆動集積回路と、
前記データ駆動集積回路の入力ピンと対応するように前記非表示領域に形成される第１パッドと、
前記データ駆動集積回路の出力ピンと対応するように前記非表示領域に形成される第２パッドと、
前記第１パッドと前記第２パッドとの間の領域に形成される第１導電バーと、
前記第１導電バーの端部から前記非表示領域の外側端部に向かって延長する第２導電バーと、
を備えるディスプレイ装置用アレイ基板。
【請求項２】
前記第１導電バー及び前記第２導電バーは、前記第１パッド及び前記第２パッドと同一物質で形成されることを特徴とする請求項１に記載のディスプレイ装置用アレイ基板。
【請求項３】
前記第１導電バーにおける電流移動方向の配線幅は、前記第１パッド及び前記第２パッドが有する電流移動方向の配線幅より広く形成されることを特徴とする請求項１に記載のディスプレイ装置用アレイ基板。
【請求項４】
前記第１導電バー及び前記第２導電バーは、
基板上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成される保護膜と、
前記保護膜上に形成される透明性導電層と、
を含むことを特徴とする請求項１に記載のディスプレイ装置用アレイ基板。
【請求項５】
前記透明性導電層は、酸化インジウムスズ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）及び酸化インジウム亜鉛（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）の内からいずれかの１つで形成されることを特徴とする請求項４に記載のディスプレイ装置用アレイ基板。
【請求項６】
前記非表示領域に形成され、外部からオン・オフ電圧を印加するためのオン・オフパッドと、
前記オン・オフパッドと隣接して形成され、前記非表示領域の外側端部に向かって延長する第３導電バーと、
を備えることを特徴とする請求項１に記載のディスプレイ装置用アレイ基板。
【請求項７】
前記第３導電バーは、前記オン・オフパッドが形成された領域と対応して長方形の形状で形成されることを特徴とする請求項６に記載のディスプレイ装置用アレイ基板。
【請求項８】
前記第３導電バーは、前記オン・オフパッドが形成された一部の領域を囲む形で形成されることを特徴とする請求項６に記載のディスプレイ装置用アレイ基板。
【請求項９】
前記表示領域は、
ゲート配線と、
前記ゲート配線と交差して画素領域を定義するデータ配線と、
前記ゲート配線及び前記データ配線に接続される薄膜トランジスタと、
を含み、
前記非表示領域に形成され、前記第２パッドと前記データ配線との間に形成されて少なくとも２つ以上のスイッチ素子で構成され、選択制御信号に従って前記映像データ電圧を前記データ配線に選択的に供給するデマルチプレクサーを含み、
前記オン・オフパッドを介して前記デマルチプレクサーに前記選択制御信号を供給することを特徴とする請求項６に記載のディスプレイ装置用アレイ基板。
【請求項１０】
前記第３導電バーは、前記第２導電バーと互いに同一物質で形成されることを特徴とする請求項６に記載のディスプレイ装置用アレイ基板。
【請求項１１】
映像が表示される表示領域及び前記表示領域を囲む非表示領域からなる基板と、
前記非表示領域に形成され、外部からオン・オフ電圧を印加するためのオン・オフパッドと、
前記オン・オフパッドと隣接して形成され、前記非表示領域の外側端部に向かって延長する導電バーと、
を備えるディスプレイ装置用アレイ基板。
【請求項１２】
前記表示領域は、
ゲート配線と、
前記ゲート配線と交差して画素領域を定義するデータ配線と、
前記ゲート配線及び前記データ配線に接続される薄膜トランジスタと、
を含み、
前記非表示領域に形成され、選択制御信号に従って映像データ電圧を前記データ配線に選択的に供給するデマルチプレクサーを含み、
前記オン・オフパッドを介して前記デマルチプレクサーに前記選択制御信号を供給することを特徴とする請求項１１に記載のディスプレイ装置用アレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディスプレイ装置用アレイ基板に関するものであり、更に詳しくは静電気不良を防止するためのショートバーを含むディスプレイ装置用アレイ基板及びその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置は、一般的に液晶の光学的異方性と分極特性によって駆動される。液晶分子は細長い構造をしているため、その配列に方向性があり、液晶に電界を人為的に印加することで分子配列の方向を制御することができる。
【０００３】
即ち、電界を利用して液晶分子の配列を変化させると、液晶の光学的異方性によって光が液晶の分子配列の方向に屈折して、画像を表示することができる。
【０００４】
このような液晶表示装置は、アレイ基板にゲート配線、データ配線、薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）及び画素電極を形成し、カラーフィルター基板にブラックマトリクス、カラーフィルター及び共通電極を形成するＴＦＴ工程と、アレイ基板とカラーフィルター基板との間に液晶を介在させ、セル単位に切断して単位パネルを形成するセル工程と、単位パネルに駆動集積回路（ｄｒｉｖｉｎｇ  ＩＣ）及び印刷回路基板（ＰＣＢ）を取り付け、バックライトユニットへと組み立てるモジュール工程と、を経て完成する。
【０００５】
液晶表示装置を構成するアレイ基板は、マザー基板と呼ばれる大面積ガラス基板に複数個を形成することができる。
【０００６】
このようなマザー基板の製造工程においては、静電気（ｓｔａｔｉｃ  ｅｌｅｃｔｒｉｃｉｔｙ）が発生することがある。発生した静電気は、マザー基板に形成される複数の素子の特性に致命的な悪影響を与える。
【０００７】
例えば、電気的に互いに絶縁された２本の導電配線の間の絶縁層が強い静電気によって破壊された場合、２本の導電配線は電気的に短絡（ｓｈｏｒｔａｇｅ）し、液晶表示装置が正常に動作できなくなる。
【０００８】
よって、静電気による電気的短絡、素子劣化などを防止するため、マザー基板の外側部及び各セルの非表示領域にショートバーを形成する。それについて、図面を用いて説明する。
【０００９】
図１は、従来のマザー基板を示す図面である。図２は、図１のＡ領域を拡大して示す図面である。
【００１０】
図１及び図２に示すように、マザー基板１０は、複数のセル領域（ｃｅｌｌ  ａｒｅａ：ＣＡ）を含む。複数のセル領域（ＣＡ）のそれぞれは、後続の工程で完成する単位パネルのアレイ基板に対応する。
【００１１】
複数のセル領域（ＣＡ）のそれぞれのサイズは、液晶表示装置のサイズによって変更することができる。図１においては、３２個のセルが１つのマザー基板１０に形成されたことを例に挙げる。
【００１２】
そして、マザー基板１０には、ショートバー２０が形成される。各ショートバー２０は、複数のセル領域（ＣＡ）の横列間の境界部毎に形成される複数の横部と、複数の横部を接続し、複数のセル領域（ＣＡ）全体の外周側を囲む縁部とで構成することができる。
【００１３】
複数のセル領域（ＣＡ）のそれぞれは、非表示領域（ＮＤＡ）及び表示領域（ＤＡ）を含む。非表示領域（ＮＤＡ）は、ＦＰＣ（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）パッド部３０及びＤＩＣ（ｄｒｉｖｉｎｇ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッド部４０を含む。
【００１４】
表示領域（ＤＡ）は、複数のゲート配線７０、複数のデータ配線８０及び不図示の複数の薄膜トランジスタなどの電気的素子を含むことができる。
【００１５】
ＦＰＣパッド部３０には、複数の第３パッド３２を形成し、ＤＩＣパッド部４０には、複数の第１パッド４２及び複数の第２パッド４４を形成することができる。
【００１６】
ＦＰＣパッド部３０の複数の第３パッド３２は、後続のモジュール工程でフレキシブルプリント基板（ＦＰＣ）が取り付けられる部分である。複数の第３パッド３２は、複数の第３リンク配線２５を介してショートバー２０と電気的に接続される。
【００１７】
ＤＩＣパッド部４０の複数の第１パッド４２及び複数の第２パッド４４は、後続のモジュール工程でデータ駆動集積回路（ｄａｔａ  ｄｒｉｖｉｎｇ  ＩＣ）が取り付けられる部分である。それらは、特に、アレイ基板に駆動集積回路が直接接続されるＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）方式で実装することができる。
【００１８】
データ駆動集積回路は、外部から供給されるタイミング信号及びデータ映像信号によって、表示領域に映像データ電圧を供給する役割を担う。場合によっては、外部から供給されるタイミング信号の他、別のタイミング信号を、その内部から生成することができ、ゲート駆動信号を生成または供給することもできる。
【００１９】
複数の第２パッド４４は、複数の第２リンク配線４５を介して表示領域ＤＡに接続される。複数の第２パッド４４は、データ駆動集積回路から出力される映像データ電圧を表示領域に伝達する役割を担うことができる。
【００２０】
ショートバー２０は、他の配線などに比べて格段に広幅で形成される。よって、電荷の貯水池（ｒｅｓｅｒｖｏｉｒ）として働くことができる。また、製造工程中に静電気などによってアレイ基板の内部から発生した電荷をショートバー２０に伝達し、外部装備のステージなどに放電させることができる。
【００２１】
しかし、例えかかるショートバー２０を構成したとしても、セル工程で発生する静電気によって内部の回路部は破損しやすい。
【００２２】
特に、アレイ基板上に配向膜を塗布し、ラビング工程を行った場合、配向膜が塗布されていない非表示領域（ＮＤＡ）上におけるラビング布と配線部／パッド部との間の直接的な摩擦により、静電気が発生しやすい。その結果、電荷が表示領域（ＤＡ）の内部へと移動し、回路部が破損する不良が発生することがある。
【００２３】
特に、アレイ基板に駆動集積回路が直接接続されるＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）方式の場合は、ＤＩＣパッド部４０が別に構成され、電流の移動通路が複雑になるため、従来のショートバー２０では、静電気による不良の発生を抑制しきれないことがある。
【発明の概要】
【発明が解決しようとする課題】
【００２４】
本発明は、アレイ基板内部にデータ駆動集積回路を実装するＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）方式のディスプレイ装置において、ＴＦＴ工程及びセル工程で発生する静電気による不良を防止できるディスプレイ装置用アレイ基板を提供することをその目的とする。
【課題を解決するための手段】
【００２５】
前述の目的を達成するために、本発明は、映像が表示される表示領域及び前記表示領域を囲む非表示領域からなる基板と；前記非表示領域に実装され、前記表示領域に映像データ電圧を出力するデータ駆動集積回路と；前記データ駆動集積回路の入力ピンと対応するように前記非表示領域に形成される第１パッドと；前記データ駆動集積回路の出力ピンと対応するように前記非表示領域に形成される第２パッドと；前記第１パッドと前記第２パッドとの間の領域に形成される第１導電バーと；前記第１パッド及び前記第２パッドが形成された領域の外側に形成され、第１導電バーの端部から前記非表示領域の外側端部に向かって延長する第２導電バーとを備えるディスプレイ装置用アレイ基板を提供する。
【発明の効果】
【００２６】
本発明に係るディスプレイ装置用アレイ基板は、ラビング工程などで発生する静電気を、ショートバーを通して外部に効果的に放電させることで、内部回路部が静電気によって破損する不良を防止することができる。
【図面の簡単な説明】
【００２７】
【図１】従来のマザー基板を示す図面である。
【図２】図１のＡ領域を拡大して示す図面である。
【図３】本発明の一実施形態に係るマザー基板を示す図面である。
【図４】図３のＡ領域を拡大して示す図面である。
【図５】本発明の他実施形態に係るマザー基板を示す図面である。
【図６】図５のＡ領域を拡大して示す図面である。
【図７】図４及び図６のＢ‐Ｂ′切断線に沿って切断した断面図である。
【発明を実施するための形態】
【００２８】
以下、図面を用いて本発明の実施形態について説明する。
【００２９】
図３は、本発明の実施形態に係るアレイ基板を含むマザー基板を示す図面である。図４は、図３のＡ領域を拡大して示す図面である。
【００３０】
図３及び図４に示すように、マザー基板１００は、複数のセル領域（ｃｅｌｌ  ａｒｅａ：ＣＡ）を含む。複数のセル領域（ＣＡ）のそれぞれは、後続の工程で完成する単位パネルのアレイ基板に対応する。
【００３１】
そして、マザー基板１００のセル領域（ＣＡ）の横部の間及び外側部には、電気的に互いに接続されるショートバー２００が形成される。
【００３２】
アレイ基板は、非表示領域（ＮＤＡ）及び表示領域（ＤＡ）を含む。非表示領域（ＮＤＡ）は、ＦＰＣ（ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）パッド部３００及びＤＩＣ（ｄｒｉｖｉｎｇ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッド部４００を含む。
【００３３】
表示領域（ＤＡ）は、複数のゲート配線７００、複数のデータ配線８００及び不図示の複数の薄膜トランジスタなどの電気的素子を含むことができる。
【００３４】
ＦＰＣパッド部３００は、後続のモジュール工程でフレキシブルプリント基板（ＦＰＣ）が取り付けられる部分であり、複数の第３パッド３２０を含む。
【００３５】
ＤＩＣパッド部４００は、複数の第１パッド４２０及び複数の第２パッド４４０を含む。
【００３６】
ＤＩＣパッド部４００の複数の第１パッド４２０及び複数の第２パッド４４０は、後続のモジュール工程でデータ駆動集積回路（ｄａｔａ  ｄｒｉｖｉｎｇ  ＩＣ）が取り付けられる部分である。それらは、特に、アレイ基板に駆動集積回路が直接接続されるＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）方式で実装することができる。
【００３７】
複数の第１パッド４２０は、データ駆動集積回路の入力ピンと対応するように形成される。また、複数の第１パッド４２０は、第１リンク配線３５０を介してＦＰＣパッド部３００の第３パッド３２０と接続され、信号または電圧をデータ駆動集積回路に供給する。
【００３８】
複数の第２パッド４４０は、データ駆動集積回路の出力ピンと対応するように形成される。また、複数の第２パッド４４０は、第２リンク配線４５０を介して複数のデータ配線８００に接続され、信号または電圧を表示領域（ＤＡ）に供給する。
【００３９】
データ駆動集積回路は、外部から供給されるタイミング信号及びデータ映像信号によって表示領域に映像データ電圧を供給する役割を担う。場合によっては、外部から供給されるタイミング信号の他、別のタイミング信号を、その内部から生成することができ、ゲート駆動信号を生成または供給することもできる。
【００４０】
ショートバー２００は、複数のセル領域（ＣＡ）間の境界部に沿って形成される複数の導電配線２２０と、ＤＩＣパッド部４００領域内に形成される第１導電バー２４０と、第１導電バー２４０と導電配線２２０とを電気的に接続させるための第２導電バー２６０とを含む。
【００４１】
導電配線２２０は、複数の第３リンク配線２５０を介してＦＰＣパッド部３００の複数の第３パッド３２０と電気的に接続される。
【００４２】
第１導電バー２４０は、複数の第１パッド４２０が形成された領域と複数の第２パッド４４０が形成された領域との間に形成される。第１導電バー２４０と第１及び第２パッド４２０、４４０との間は、電気的に互いに絶縁状態である。
【００４３】
第１導電バー２４０は、後続のモジュール工程で、例えデータ駆動集積回路が実装されたとしてもデータ駆動集積回路の入力・出力ピンと電気的に接続されていないため、回路駆動には影響を与えない。
【００４４】
第１導電バー２４０は、複数の第１パッド４２０及び複数の第２パッド４４０が配列された方向と同一方向に形成された長い長方形の形状を有することができる。
【００４５】
第２導電バー２６０は、第１導電バー２４０の端部から折り曲げられ、非表示領域の外側端部に向かって延長し、導電配線２２０と接続される。
【００４６】
第２導電バー２６０は、第１導電バー２４０と導電配線２２０とを電気的に接続させるための配線である。従って、第２導電バー２６０は、第１導電バー２４０の両方の端部から折り曲げられて延長し、導電配線２２０と接続されても良く、第１導電バー２４０の一方の端部から折り曲げられて延長し、導電配線２２０と接続されても良い。
【００４７】
第１導電バー２４０は、データ駆動集積回路が実装される領域であるＤＩＣパッド部４４０で発生する静電気の放電通路として働く。
【００４８】
特に、セル工程において、ラビング工程でＤＩＣパッド部４４０領域内のパッド及び配線などとラビング布との摩擦により、静電気が発生しやすい。しかし、発生した静電気を、パッド及び配線側より、第１導電バー２４０側に誘導し、第２導電バー２６０及び導電配線２２０を通して外側に放電させることができる。
【００４９】
そのとき、静電気が、第１導電バー２４０でない第２パッド４４０を介して表示領域（ＤＡ）に流れ込むと、表示領域（ＤＡ）内の薄膜トランジスタ（不図示）を破損させる恐れがある。よって、静電気が第１導電バー２４０を通して移動するよう、第２パッド４４０を通す電流移動経路における抵抗より、第１導電バー２４０を通す電流移動経路における抵抗を、可能な限り低く設定することが望ましい。
【００５０】
そのため、第１導電バー２４０は、第２パッド４４０が有する電流移動方向の幅より広幅を有するように形成することが望ましい。第１導電バー２４０は、第１及び第２パッド４２０、４４０と電気的に接続されない範囲内で広幅で形成することができる。
【００５１】
または、第１導電バー２４０は、第１及び第２パッド４２０、４４０より低抵抗の物質で形成することもできる。
【００５２】
導電配線２２０、第１及び第２導電バー２４０、２６０を含むショートバーが形成された複数のアレイ基板を有するマザー基板１００は、後続のセル工程で、複数のカラーフィルター基板を含む別の基板と、液晶を介在して貼り合わせられる。
【００５３】
その後、セル単位に切断して単位パネルを形成するが、アレイ基板の場合、導電配線２２０と第１及び第２導電バー２４０、２６０とを電気的及び物理的に分離させる部分であるスクライブライン（ＳＣ）に沿って切断する。スクライブライン（ＳＣ）は、第２導電バー２６０及び第３リンク配線２５０を横断するように定義されることができる。
【００５４】
その結果、導電配線２２０が分離されるため、最終的に切断されたアレイ基板の非表示領域（ＮＤＡ）は、第１及び第２導電バー２４０、２６０のみを含むことになる。
【００５５】
スクライブライン（ＳＣ）の場合、導電配線２２０の下部及び上部、両方において共に定義されることができる。この場合、導電配線２２０を含む領域は、切断工程の後、最終的にアレイ基板から除去される。
【００５６】
スクライブライン（ＳＣ）が導電配線２２０の下部のみにおいて定義される場合、導電配線２２０は除去されず、上部アレイ基板の下段部に含まれる。
【００５７】
従って、アレイ基板は、定義されたスクライブライン（ＳＣ）に沿って、導電配線２２０の下段部に含まれるように切断することもでき、含まれないように切断することもできる。
【００５８】
その後、互いに貼り合わせられたアレイ基板及びカラーフィルター基板のセル単位パネルに、フレキシブルプリント基板（ＦＰＣ）及びデータ駆動集積回路を取り付け、バックライトユニットへと組み立てるモジュール工程を経て完成する。
【００５９】
図５は、本発明の他実施形態に係るアレイ基板を含むマザー基板を示す図面である。図６は、図５のＡ領域を拡大して示す図面である。
【００６０】
図５及び図６に示す本発明の他実施形態は、図３及び図４において説明した実施形態と同様に、ＦＰＣパッド部３００、ＤＩＣパッド部４００、導電配線２２０、そして第１及び第２導電バー２４０、２６０を含む。それらについては説明を省略する。
【００６１】
アレイ基板は、非表示領域（ＮＤＡ）に、テストのためのオン・オフパッド６００を別に含むことができる。
【００６２】
オン・オフパッド６００は、セル工程前後に、パネルの不良有無を確認するためのテスト工程で用いることができる。テスト装備または作業員によって様々な信号がオン・オフパッド６００に印加され、不良有無を確認することができる。
【００６３】
例えば、オン・オフパッド６００を介して、アレイ基板に内蔵されたゲート駆動回路（不図示）に別のクロック信号を入力することができ、それぞれのデータライン８００にテスト映像電圧を別に入力することができるため、実際にデータ駆動集積回路を実装して駆動しなくても事前に不良有無を感知することができる。
【００６４】
また、アレイ基板上に複数のデマルチプレクサー５００が形成される場合、テスト工程時に、複数のデマルチプレクサー５００を制御するための選択制御信号を、オン・オフパッド６００を介して供給することができる。
【００６５】
１つのデマルチプレクサー５００は、複数の第２リンク配線４５０を介して第２パッド４４０とデータ配線８００とを、１対Ｎで接続させる。従って、データ駆動集積回路の１つのチャネルを複数のデータ配線８００と接続させ、時間によってそれぞれのデータ配線８００を分割駆動することができる。その結果、データ駆動集積回路のチャネル数を低減することができる。
【００６６】
デマルチプレクサー５００は、少なくとも２つ以上のスイッチ素子で構成される。また、選択制御信号に従ってスイッチ素子を制御し、Ｎ本のデータ配線８００の内から１本の配線を選択することができる。
【００６７】
選択制御信号は、実際の駆動時に、ＦＰＣパッド部３００を介して外部から供給を受けることができる。データ駆動集積回路が表示領域（ＤＡ）を駆動するためのタイミング制御信号を供給する場合は、データ駆動集積回路から供給を受けることができる。
【００６８】
選択制御信号は、テスト工程時に、オン・オフパッド６００を介して外部から供給を受けることができる。その後、選択制御信号は、オン・オフパッド６００と接続された選択制御信号供給ライン５２０を介して複数のデマルチプレクサー５００に供給される。
【００６９】
ショートバー２００は、図３及び図４において説明した導電配線２２０、第１及び第２導電バー２４０、２６０と共に、第３導電バー２８０を含む。
【００７０】
第３導電バー２８０は、セル工程などにおいて発生する静電気がオン・オフパッド６００に流れ込み、内部回路を破損させることによる不良を防止する。特に、セル工程中のラビング工程でオン・オフパッド６００が形成された領域とラビング布との摩擦により、静電気が発生しやすいが、発生した静電気を、オン・オフパッド６００側より、第３導電バー２８０側に誘導し、導電配線２２０を通して外側に放電させることができる。
【００７１】
第３導電バー２８０は、オン・オフパッド６００とは電気的に絶縁状態である。しかし、第３導電バー２８０は、従来、オン・オフパッド６００に流れ込む静電気が第３導電バー２８０に流れ込むように形成しなければならない。従って、第３導電バー２８０は、可能な限りオン・オフパッド６００と隣接するように、かつ、電流移動経路においてオン・オフパッド６００よりは低抵抗となるように形成するのが望ましい。
【００７２】
そのため、第３導電バー２８０は、オン・オフパッド６００が形成された領域に対応するよう、長方形形状にその幅を広く形成することができる。また、電流流入効果を高めるため、オン・オフパッド６００が形成された領域の側面にまで対応できるよう、オン・オフパッド６００を囲む形に形成することができる。
【００７３】
導電配線２２０、第１、第２及び第３導電バー２４０、２６０、２８０を含むショートバーが形成された複数のアレイ基板を有するマザー基板１００は、後続のセル工程で、複数のカラーフィルター基板を含む別の基板と、液晶を介在して貼り合わせられる。
【００７４】
その後、セル単位に切断して単位パネルを形成するが、アレイ基板の場合、導電配線２２０と第１、第２及び第３導電バー２４０、２６０、２８０とを電気的及び物理的に分離させる部分であるスクライブライン（ＳＣ）に沿って切断する。スクライブライン（ＳＣ）は、第２及び第３導電バー２６０、２８０、そして第３リンク配線２５０を横断するように定義されることができる。
【００７５】
その結果、導電配線２２０が分離されるため、最終的に切断されたアレイ基板の非表示領域（ＮＤＡ）は、第１、第２及び第３導電バー２４０、２６０、２８０のみを含むことになる。
【００７６】
その後、互いに貼り合わせられたアレイ基板及びカラーフィルター基板のセル単位パネルに、フレキシブルプリント基板（ＦＰＣ）及びデータ駆動集積回路を取り付け、バックライトユニットへと組み立てるモジュール工程を経て完成する。
【００７７】
前述の説明においては、第３導電バー２８０を、第１及び第２導電バー２４０、２６０と共に形成することを説明したが、それに限定されるものではない。例えば、オン・オフパッド６００を介して流れ込む静電気を防止するため、第１及び第２導電バー２４０、２６０を形成せず、第３導電バー２８０のみを形成しても良い。
【００７８】
図７は、図４及び図６におけるＤＩＣパッド部４００領域のＢ‐Ｂ′に沿って切断した断面図である。
【００７９】
図７は、薄膜トランジスタの半導体層がポリシリコンから形成された基板に関する図面であるが、本発明は、それに限定されるものではない。例えば、半導体層が非晶質シリコンや酸化物半導体など様々な形態に形成された薄膜トランジスタにも適用することができる。しかし、説明の都合上、半導体層がポリシリコンから形成された基板について説明する。
【００８０】
図７に示すように、ガラスなどの透明基板１１０上にバッファ層１２０が形成される。バッファ層１２０は、無機絶縁物質から形成される。
【００８１】
バッファ層１２０は、高温工程の際にガラス基板から出るアルカリイオンによって半導体層が影響を受け、薄膜トランジスタの特性が低下することを防止するためのものである。
【００８２】
また、バッファ層１２０上にゲート絶縁膜１３０が形成される。工程においてバッファ層１２０の形成工程とゲート絶縁膜１３０の形成工程との間には、半導体層が形成される。しかし、マスク工程で表示領域（ＤＡ）の薄膜トランジスタ以外の領域からはエッチングによって除去されるため、非表示領域（ＮＤＡ）には、半導体層なしでバッファ層１２０上にゲート絶縁膜１３０が形成されたものとして示す。
【００８３】
ゲート絶縁膜１３０は、表示領域（ＤＡ）において、以後積層されるゲート電極及びゲート配線を構成する金属層と半導体層との間を絶縁させる役割を担う。
【００８４】
工程において、ゲート電極及びゲート配線を構成する金属層は、マスク工程で表示領域（ＤＡ）の薄膜トランジスタ以外の領域からはエッチングによって除去される。そのため、ＤＩＣパッド部４００のＢ‐Ｂ′領域には、ゲート電極及びゲート配線を構成する金属層なしで層間絶縁膜１４０が形成される。
【００８５】
ゲート電極及びゲート配線を構成する金属層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、そしてそれらの組み合わせから形成される合金または透明性導電物質である酸化インジウムスズ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）及び酸化インジウム亜鉛（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）の内から少なくとも１つ以上を積層して形成することができる。
【００８６】
また、ゲート絶縁膜１３０上に層間絶縁膜１４０が形成される。層間絶縁膜１４０は、表示領域（ＤＡ）において、以後積層されるデータ配線層１５０を構成する金属層とゲート電極及びゲート配線を構成する金属層との間を絶縁させる役割を担う。
【００８７】
データ配線層１５０は、表示領域（ＤＡ）において、薄膜トランジスタのソース／ドレインの役割及び映像データ電圧を薄膜トランジスタに供給するための配線の役割を担うことができる。また、データ配線層１５０は、非表示領域（ＮＤＡ）においては、ＤＩＣパッド部４００のＢ‐Ｂ′断面図のように、透明性導電層１８０と直接接触して、外部から供給される映像データ電圧を印加され、パネルの内部に伝達する役割を担うことができる。
【００８８】
データ配線層１５０を構成する金属層は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、そしてそれらの組み合わせから形成される合金または透明性導電物質である酸化インジウムスズ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）及び酸化インジウム亜鉛（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）の内から少なくとも１つ以上を積層して形成することができる。
【００８９】
また、データ配線層１５０上には、第１保護膜１６０が形成される。第１保護膜１６０は、有機膜であるポリイミド、ベンゾシクロブテン系樹脂、またはアクリレートの内から選択されるいずれかの１つで形成することができる。
【００９０】
そして、第１保護膜１６０は、無機膜と有機膜を積層または有機膜を２層以上積層して形成することができる。
【００９１】
また、第１保護膜１６０上には、シリコン酸化膜、シリコン窒化膜、またはシリケートの内からいずれかの１つ以上の無機膜で構成される第２保護膜１７０を形成することができる。
【００９２】
また、第２保護膜１７０上には、透明性導電層１８０が形成される。透明性導電層１８０は、ＩＴＯ、ＩＺＯ、またはＩＴＺＯの内からいずれかの１つ以上を選択して形成することができる。
【００９３】
透明性導電層１８０は、表示領域（ＤＡ）の場合、画素電極または共通電極の役割を担うことができる。また、非表示領域（ＮＤＡ）の場合は、外部から信号の供給を受けるため、フレキシブルプリント基板（ＦＰＣ）またはデータ駆動集積回路の入力・出力ピンと直接接触するパッドの役割を担うことができる。
【００９４】
そのため、透明性導電層１８０は、第１及び第２保護膜１６０、１７０内のコンタクトホールを通してデータ配線層１５０と接触することになる。
【００９５】
ＢＡ領域は、ＤＩＣパッド部４００の第１パッド４２０に対する断面である。第１パッド４２０における透明性導電層１８０は、データ駆動集積回路の入力ピンと接触し、データ配線層１５０を介して供給されるタイミング信号及びデータ映像信号をデータ駆動集積回路に供給する役割を担う。
【００９６】
ＢＣ領域は、ＤＩＣパッド部４００の第２パッド４４０に対する断面である。第２パッド４４０における透明性導電層１８０は、データ駆動集積回路の出力ピンと接触し、データ配線層１５０を介してデータ駆動集積回路から出力されるタイミング信号及びデータ映像電圧を表示領域（ＤＡ）に供給する役割を担う。
【００９７】
ＢＢ領域は、ショートバー２００の第１導電バー２４０に対する断面である。第１導電バー２４０は、透明性導電層１８０を含む。しかし、第１及び第２パッド部４２０、４４０の透明性導電層１８０とはマスク工程によって互いに分離され、絶縁状態である。
【００９８】
全体を示してはいないが、第１導電バー２４０の他に本発明のショートバー２００を構成する導電配線、第２及び第３導電バーもまた、第１導電バー２４０の断面と同様に、透明性導電層を介して互いに共通して接続されることができる。
【００９９】
ＢＢ領域の第１導電バー２４０における電流移動方向の配線幅は、ＢＡ及びＢＣ領域の第１及び第２パッド部４２０、４４０が有する電流移動方向の配線幅より更に広く形成されるため、抵抗がより小さい。従って、静電気が発生した場合、パッド部側より第１導電バー２４０側に移動することになり、その結果、静電気による内部回路損傷を防止することができる。
【０１００】
本発明においては、液晶表示装置を例に挙げて説明したが、非表示領域（ＮＤＡ）のＤＩＣパッド部４００の構造を有するディスプレイ装置であれば、十分適用することができるため、それに限定されない。例えば、有機発光表示装置など様々に適用することができる。
【０１０１】
以上のように、本発明の実施形態に係るディスプレイ装置用アレイ基板は、データ駆動集積回路の入力・出力パッドの間に形成される第１導電バー及び第１導電バーの端部から外側端部に向かって延長する第２導電バーを備えることで、ラビング工程などで発生し得る静電気によるアレイ基板の電気的素子の不良を防止することができる。
【０１０２】
なお、本発明は、前述の実施形態に限定されず、本発明の精神と領域を逸脱しない範囲内で、種々に修正及び変更することができる。
【符号の説明】
【０１０３】
１０、１００…マザー基板、２０、２００…ショートバー、３０、３００…ＦＰＣパッド部、３２、３２０…第３パッド、４０、４００…ＤＩＣパッド部、４２、４２０…第１パッド、４４、４４０…第２パッド、３５、３５０…第１リンク配線、４５、４５０…第２リンク配線、２５、２５０…第３リンク配線、２２０…導電配線、２４０…第１導電バー、２６０…第２導電バー、２８０…第３導電バー、６００…オン・オフパッド、５００…デマルチプレクサー、５２０…選択制御信号供給ライン 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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