(57)【要約】【課題】従来の半導体装置では、スペクトラムが拡散されたスペクトラム拡散クロックを生成する拡散クロック生成回路の回路規模が大きい問題があった。【解決手段】一実施の形態によれば、半導体装置は、入力ポートの番号を指示する選択信号ＳＣに応じて、エンベデッドクロック方式の入力信号から生成されるマルチクロックＭＣから１つのクロックを選択して拡散クロックＳＳＣとして出力するセレクタ１２と、拡散クロックＳＳＣのエッジ数をカウントしてカウント値を生成し、当該カウント値に応じて選択信号ＳＣにより指示する入力ポートの番号を切り替えるセレクタ制御回路１４と、を有するものである。【選択図】図２
2014095866.tif 000002
【特許請求の範囲】
【請求項１】
クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号から位相の異なる複数のリカバリクロックを含むマルチクロックを生成するクロック再生回路と、
複数の入力ポートに前記マルチクロックが入力され、前記入力ポートの番号を指示する選択信号に応じて前記マルチクロックから選択した１つの前記リカバリクロックを拡散クロックとして出力するセレクタと、
前記拡散クロックのエッジ数をカウントしてカウント値を生成し、当該カウント値に応じて前記選択信号により指示する前記入力ポートの番号を切り替えるセレクタ制御回路と、
を有する半導体装置。
【請求項２】
前記セレクタ制御回路は、
前記拡散クロックのエッジが入力される毎に所定のパルス幅を有するパルス信号を生成する微分回路と、
前記パルス信号のパルス数をカウントして前記カウント値を生成するカウンタと、
前記カウント値に対応付けられた前記入力ポートの番号を前記選択信号として出力するデコーダと、
を有する請求項１に記載の半導体装置。
【請求項３】
前記セレクタは、前記拡散クロックの立ち上がりエッジ又は立ち下がりエッジに応じて前記カウント値を生成するカウンタと、
前記カウント値に対応付けられた前記入力ポートの番号を前記選択信号として出力するデコーダと、
を有する請求項１に記載の半導体装置。
【請求項４】
前記マルチクロックを用いて前記入力信号に含まれるシリアルデータをパラレルデータに変換するシリアルパラレル変換回路と、
前記拡散クロックに応じて前記パラレルデータを保持する保持回路と、
を有する請求項１に記載の半導体装置。
【請求項５】
前記保持回路を含み、前記保持回路に保持されたデータに基づき表示装置のデータ線を駆動する駆動回路を有する請求項４に記載の半導体装置。
【請求項６】
前記保持回路は、
前記拡散クロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記パラレルデータを順次保持するラッチ回路と、
を有する請求項４に記載の半導体装置。
【請求項７】
前記保持回路は、第１の保持回路と、第２の保持回路と、を含み。
前記第１の保持回路は、
前記拡散クロックに応じて前記パラレルデータを保持するフリップフロップ回路群を有し、
前記第２の保持回路は、
前記拡散クロックを反転させた反転拡散クロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記フリップフロップ回路群の出力値を順次保持するラッチ回路と、
を有する請求項４に記載の半導体装置。
【請求項８】
前記第２の保持回路を含み、前記第２の保持回路に保持されたデータに基づき表示装置のデータ線を駆動する駆動回路を有し、
前記第１の保持回路は、前記第１の保持回路と前記シリアルパラレル変換回路とを接続する第１の配線の距離が、前記第１の保持回路と前記駆動回路とを接続する第２の配線の距離よりも短くなる位置に配置される請求項７に記載の半導体装置。
【請求項９】
前記保持回路は、第１の保持回路と、第２の保持回路と、を含み。
前記第１の保持回路は、
前記拡散クロックに応じて前記パラレルデータを保持するフリップフロップ回路群を有し、
前記第２の保持回路は、
前記マルチクロックに含まれる１つの前記リカバリクロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記フリップフロップ回路群の出力値を順次保持するラッチ回路と、
を有する請求項４に記載の半導体装置。
【請求項１０】
前記第２の保持回路を含み、前記第２の保持回路に保持されたデータに基づき表示装置のデータ線を駆動する駆動回路を有し、
前記第１の保持回路は、前記第１の保持回路と前記シリアルパラレル変換回路とを接続する第１の配線の距離が、前記第１の保持回路と前記駆動回路とを接続する第２の配線の距離よりも短くなる位置に配置される請求項９に記載の半導体装置。
【請求項１１】
クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号を受信して、前記入力信号から位相の異なる複数のリカバリクロックを含むマルチクロックを生成し、前記マルチクロックを用いて前記入力信号から受信データを再生するクロックデータリカバリ回路と、
前記マルチクロックを用いてスペクトラム分布が拡散された拡散クロックを生成する拡散クロック生成回路と、
前記拡散クロックを用いて前記受信データを保持し、保持した前記受信データに基づき、駆動対象回路を駆動する駆動回路と、を有し、
前記拡散クロック生成回路は、
複数の入力ポートに前記マルチクロックが入力され、前記入力ポートの番号を指示する選択信号に応じて前記マルチクロックから選択した１つの前記リカバリクロックを前記拡散クロックとして出力するセレクタと、
前記拡散クロックのエッジ数をカウントしてカウント値を生成し、当該カウント値に応じて前記選択信号により指示する前記入力ポートの番号を切り替えるセレクタ制御回路と、
を有するドライバ装置。
【請求項１２】
前記セレクタ制御回路は、
前記拡散クロックのエッジが入力される毎に所定のパルス幅を有するパルス信号を生成する微分回路と、
前記パルス信号のパルス数をカウントして前記カウント値を生成するカウンタと、
前記カウント値に対応付けられた前記入力ポートの番号を前記選択信号として出力するデコーダと、
を有する請求項１１に記載のドライバ装置。
【請求項１３】
前記セレクタは、前記拡散クロックの立ち上がりエッジ又は立ち下がりエッジに応じて前記カウント値を生成するカウンタと、
前記カウント値に対応付けられた前記入力ポートの番号を前記選択信号として出力するデコーダと、
を有する請求項１１に記載のドライバ装置。
【請求項１４】
前記クロックデータリカバリ回路は、前記マルチクロックを用いて前記入力信号に含まれるシリアルデータをパラレルデータに変換するシリアルパラレル変換回路を有し、
前記駆動回路は、前記拡散クロックに応じて前記パラレルデータを保持する保持回路を有する請求項１１に記載のドライバ装置。
【請求項１５】
前記保持回路は、
前記拡散クロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記パラレルデータを順次保持するラッチ回路と、
を有する請求項１４に記載のドライバ装置。
【請求項１６】
前記保持回路は、第１の保持回路と、第２の保持回路と、を含み。
前記第１の保持回路は、
前記拡散クロックに応じて前記パラレルデータを保持するフリップフロップ回路群を有し、前記第１の保持回路と前記シリアルパラレル変換回路とを接続する第１の配線の距離が、前記第１の保持回路と前記駆動回路とを接続する第２の配線の距離よりも短くなる位置に配置され、
前記第２の保持回路は、
前記拡散クロックを反転させた反転拡散クロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記フリップフロップ回路群の出力値を順次保持するラッチ回路と、
を有する請求項１４に記載のドライバ装置。
【請求項１７】
前記保持回路は、第１の保持回路と、第２の保持回路と、を含み。
前記第１の保持回路は、
前記拡散クロックに応じて前記パラレルデータを保持するフリップフロップ回路群を有し、前記第１の保持回路と前記シリアルパラレル変換回路とを接続する第１の配線の距離が、前記第１の保持回路と前記駆動回路とを接続する第２の配線の距離よりも短くなる位置に配置され、
前記第２の保持回路は、
前記マルチクロックに含まれる１つの前記リカバリクロックに応じて前記入力信号に含まれるスタート信号の値をシフトさせるシフトレジスタと、
前記シフトレジスタの出力値に応じて前記フリップフロップ回路群の出力値を順次保持するラッチ回路と、
を有する請求項１４に記載のドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びドライバ装置に関し、例えば高速にデータを伝送する高速伝送配線を有する半導体装置及びドライバ装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、動作の高速化に伴い電磁界ノイズ（以下、ＥＭＩ（Electro Magnetic Interference）ノイズと称す）の増大が大きな問題となっている。ＥＭＩノイズは、周辺に配置される他の装置の誤動作の原因となるため、このＥＭＩノイズを低減することは重要である。そこで、ＥＭＩノイズを低減させる１つの方法として、クロックの時間平均周波数を変えずに周期的に周波数を変化させることで、スペクトラム強度を低減するスペクトラム拡散（Spread Spectrum）クロックを動作クロックとして用いることが提案されている。そこで、スペクトラム拡散クロックによりＥＭＩノイズを低減する技術が特許文献１−３に記載されている。
【０００３】
特許文献１では、データ電極駆動ＩＣの動作を安定にしつつＥＭＩノイズを低減するプラズマディスプレイ装置が開示されている。このプラズマディスプレイ装置では、受信したクロック信号に対して変調処理を施して変調後クロック信号を生成するクロック変調回路を有する。特許文献１では、変調後クロック信号に基づき動作を行うことでＥＭＩノイズを低減する。しかし、この特許文献１では、クロック変調回路においてどのように変調後クロック信号を生成するかについては開示されていない。そこで、このクロック変調回路の例が、特許文献２、３に開示されている
【０００４】
特許文献２は、スペクトラム拡散クロックを生成するスペクトラム拡散クロック発生器を有する画像表示装置に関するものである。この特許文献２では、スペクトラム拡散クロック発生器により生成したスペクトラム拡散クロックを画像表示装置において要求される回路ブロックに供給する。これにより、特許文献２では、画像表示装置のＥＭＩノイズを低減する。
【０００５】
特許文献３は、スペクトラム拡散処理が施されていない入力クロックを生成し、三角波を用いて当該入力クロックを変調することでスペクトラム拡散クロックを生成するスペクトラム拡散クロックジェネレータが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−１６４７４０号公報
【特許文献２】特開２００６−１５４８２０号公報
【特許文献３】特開２００６−２０９３８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献２、３に記載の技術では、スペクトラム拡散クロックを生成するために電圧制御発振器を含む多数の回路を必要とする。一般的に、電圧制御発振器等は、コンデンサ等の回路面積が大きな素子を用い、さらに、多くのトランジスタも必要とするため回路規模が大きくなる。そのため、従来の技術では、スペクトラム拡散クロックを生成するために回路面積が大きくなる問題がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、入力ポートの番号を指示する選択信号に応じて、エンベデッドクロック方式の入力信号から生成されるマルチクロックから１つのクロックを選択して拡散クロックとして出力するセレクタと、拡散クロックのエッジ数をカウントしてカウント値を生成し、当該カウント値に応じて選択信号により指示する入力ポートの番号を切り替えるセレクタ制御回路と、を有するものである。
【００１０】
なお、上記実施の形態の装置を方法やシステムに置き換えて表現したもの、該装置を備えた表示装置なども、本発明の態様としては有効である。
【発明の効果】
【００１１】
前記一実施の形態によれば、半導体装置は、回路面積の小さな回路により拡散クロックを生成できる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１にかかる表示装置のブロック図である。
【図２】実施の形態１にかかる拡散クロック生成回路のブロック図である。
【図３】実施の形態１にかかる選択回路のブロック図である。
【図４】実施の形態１にかかるセレクタ制御回路のブロック図である。
【図５】実施の形態１にかかる微分回路及びカウンタの動作を示すタイミングチャートである。
【図６】実施の形態１にかかるデコーダの真理値表である。
【図７】実施の形態１にかかる拡散クロック生成回路の動作を示すタイミングチャートである。
【図８】実施の形態１にかかるデータドライバ装置のブロック図である。
【図９】実施の形態１にかかるレジスタのブロック図である。
【図１０】実施の形態１にかかるデータドライバ装置の動作を示すタイミングチャートである。
【図１１】実施の形態１にかかるデータドライバ装置のレイアウトの概略図である。
【図１２】実施の形態１にかかるデータドライバ装置におけるスペクトラム強度を示すグラフである。
【図１３】実施の形態２にかかるデータドライバ装置のブロック図である。
【図１４】実施の形態２にかかるデータドライバ装置の動作を示すタイミングチャートである。
【図１５】実施の形態２にかかるデータドライバ装置のレイアウトの概略図である。
【図１６】実施の形態３にかかるデータドライバ装置のブロック図である。
【図１７】実施の形態３にかかるデータドライバ装置の動作を示すタイミングチャートである。
【図１８】実施の形態４にかかるセレクタ制御回路のブロック図である。
【図１９】実施の形態４にかかる微分回路及びカウンタの動作を示すタイミングチャートである。
【図２０】実施の形態５にかかるセレクタ制御回路のブロック図である。
【図２１】実施の形態５にかかる微分回路及びカウンタの動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１３】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００１４】
以下、図面を参照して実施の形態について説明する。実施の形態１にかかる特徴は、高い周波数でデータを伝送する伝送経路を有する半導体装置に適用可能なものである。以下の説明では、半導体装置の一例として表示装置のデータ線を駆動するドライバ装置（例えばデータドライバ）に実施の形態１にかかる特徴を適用した例について説明する。
【００１５】
そこで、図１に実施の形態１にかかる表示装置１００のブロック図を示す。図１に示すように、表示装置１００は、タイミングコントローラ１０１、スキャンドライバ１０２、データドライバ１、ＬＣＤパネル１０３を有する。ここで、表示装置１００では、１つのＬＣＤパネル１０３に対して複数のスキャンドライバ及び複数のデータドライバを有する。そのため、図１では、スキャンドライバ１０２及びデータドライバ１をそれぞれ複数示した。
【００１６】
ＬＣＤパネル１０３は、格子状に配置したデータ線ＬＤとスキャン線ＬＳとを有し、データ線ＬＤとスキャン線ＬＳの交点に薄膜トランジスタＴＦＴを有する。薄膜トランジスタＴＦＴのゲートはスキャン線ＬＳに接続され、ソース及びドレインの一方はデータ線ＬＤに接続され、ソース及びドレインの他方は画素電極１０４に接続される。画素電極１０４は、図示しない対向電極との間に図示しない液晶材を挟持し、画素電極１０３と対向電極との間の電圧で液晶材の光の透過率を制御して、図示しないバックライトからの光の透過量を制御することで表示を行う画素（ドット）を構成する。ＬＣＤパネル１０３では、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に対応する薄膜トランジスタＴＦＴに接続されるスキャン線ＬＳを共通にし、３つの薄膜トランジスタＴＦＴとドットとの組を配置し、連続する３色のドットを１つの映像単位（ピクセル）とする。そして、３色の明るさを制御してカラー映像を表示する。例えば、各ドットの表示階調数が８ビット＝２５６階調の場合は、１つのピクセルで、２５６（Ｒ）×２５６（Ｇ）×２５６（Ｂ）≒１６７７万色を表示することができる。
【００１７】
タイミングコントローラ１０１は、外部から入力される制御信号の一部（Ｈｓｙｎｃ，Ｖｓｙｎｃ）に基づいて、先頭のスキャンドライバ１０２にスキャンタイミング信号を出力する。スキャンドライバ１０２は、ＬＣＤパネル１０３上の複数のスキャン線ＬＳのうちの１本をスキャンタイミング信号に応じて順次駆動し（アクティブにし）、１つのアゲートドライバ１０２が駆動するすべてのスキャン線ＬＳを駆動し終えると、次のスキャンドライバ１０２にスキャンタイミング信号を出力する。
【００１８】
外部から入力する映像信号と制御信号とに基づいて、タイミングコントローラ１０１は複数のデータドライバ１に部分映像信号と制御信号を、複数のデータドライバ１の入力信号として出力する。入力信号の部分映像信号は、各データドライバ１が駆動するデータ線ＬＤに対応する部分の映像信号である。入力信号は、部分映像信号をタイミングコントローラ１０１でシリアルデータとし、当該シリアルデータにクロック信号及び各種制御信号を重畳して各データドライバ１に出力される、エンベデッドクロック方式の信号である。入力信号は、１組の信号線の伝送可能速度と単位時間の総伝送量に応じて、１組の信号線又は複数組の信号線を用いて伝送される。１組の伝送線は、通常、高速伝送とＥＭＩ対策の両立のために、小電圧振幅差動信号を伝送する。入力信号を受けたデータドライバ１は、デジタル信号である部分映像信号を、制御信号に基づいて、アナログ信号に変換してデータ線ＬＤを駆動する。
【００１９】
一般的なＬＣＤパネル１０３の構成では、１つのスキャン線ＬＳにゲートが接続される薄膜トランジスタＴＦＴにより制御されるドットの列をラインと呼ぶ。１つのスキャン線ＬＳがスキャンドライバ１０２によってアクティブになっているときに、そのライン内の薄膜トランジスタＴＦＴがオンになり、データドライバ１が駆動する複数のデータ線ＬＤの電圧値で各画素電極１０４が充電される。その１ラインの表示をした後に、同様に次のラインを表示することを繰り返すことで１画面（フレーム）の映像を表示する。この１フレームの表示を順次繰り返すことで、ＬＣＤパネル１０３は動画を表示する。
【００２０】
実施の形態１にかかる半導体装置（例えば、データドライバ１）に搭載される拡散クロック生成回路１０のブロック図を図２に示す。図２に示すように拡散クロック生成回路１０は、クロック再生回路１１、セレクタ（例えば、選択回路１２）、セレクタ制御回路１４を有する。
【００２１】
クロック再生回路１１は、クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号から位相の異なる複数のリカバリクロックを含むマルチクロックＭＣを生成する。図２に示す例では、マルチクロックＭＣは、ｎ個のリカバリクロックを含むものとする。より具体的には、クロック再生回路１１は、入力信号に重畳されたｎビット長のシリアルデータからクロックエッジを抽出して、ＰＬＬ回路或いはＤＬＬ回路とうにより入力信号の周波数にロックされたリカバリクロックを生成する。また、クロック再生回路１１は、入力信号のプロトコルに従って、ロックしたリカバリクロックの１周期のうちのデータ領域をシリアルデータのビット長であるｎ個に時間的に等分したマルチクロックＭＣを生成する。
【００２２】
なお、このエンベデッドクロック方式の入力信号は、後述する受信回路により小電圧振幅差動信号をシングルエンド信号に変換されたものである。また、エンベデッドクロック方式としては、例えば、４Ｂ５Ｂ方式、８Ｂ１０Ｂ方式が一般的に利用されるが、プロトコルが明確になっている他の方式であっても良い。また、クロック再生回路１１のマルチクロックＭＣの生成方法は、シリアルデータのビット数ｎに応じてデータ領域を等分する方法以外の方法であっても良い。
【００２３】
選択回路１２は、複数の入力ポートにマルチクロックが入力され、入力ポートの番号を指示する選択信号ＳＣに応じてマルチクロックから選択した１つのリカバリクロックを拡散クロックＳＳＣとして出力する。なお、実施の形態１にかかる拡散クロック生成回路１０では、拡散クロック分配配線１３を介して他の回路に拡散クロックＳＳＣを供給する。
【００２４】
セレクタ制御回路１４は、拡散クロックＳＳＣのエッジ数をカウントしてカウント値を生成し、当該カウント値に応じて選択信号ＳＣにより指示する入力ポートの番号を切り替える。
【００２５】
ここで、選択回路１２及びセレクタ制御回路１４の詳細な回路構成について説明する。図３に選択回路１２の詳細な回路図を示す。図３に示すように、選択回路１２は、スイッチＳＷ１〜ＳＷｎ、バッファ回路２０を有する。スイッチＳＷ１〜ＳＷｎは、一端に対応するリカバリクロックＭＣ１〜ＭＣｎのいずれか１つが入力される。スイッチＳＷ１〜ＳＷｎの他端は、いずれもバッファ回路２０の入力に接続される。また、選択回路１２には、スイッチＳＷ１〜ＳＷｎの数に応じたビット数（図３に示す例ではｎビット）を有する選択信号ＳＣが入力され、スイッチＳＷ１〜ＳＷｎは、選択信号ＳＣ１〜ＳＣｎのうち対応する選択信号が与えられる。スイッチＳＷ１〜ＳＷｎは、選択信号によりいずれか１つが閉状態となる。バッファ回路２０は、入力されたリカバリクロックを拡散クロックＳＳＣとして出力する。
続いて、図４にセレクタ制御回路１４の詳細なブロック図を示す。図４に示すように、セレクタ制御回路１４は、微分回路３０、カウンタ３３、デコーダ３４を有する。
【００２６】
微分回路３０は、拡散クロックＳＳＣのエッジが入力される毎に所定のパルス幅を有するパルス信号ＥＰを生成する。具体的には、微分回路３０は、遅延回路３１、ＥＸＮＯＲ回路３２を有する。そして、遅延回路３１は、拡散クロックＳＳＣを遅延させて遅延拡散クロックｄＳＳＣを出力する。ＥＸＮＯＲ回路３２は、拡散クロックＳＳＣと遅延拡散クロックｄＳＳＣとの反転排他的論理和演算結果をパルス信号として出力する。この微分回路３０は、拡散クロックＳＳＣの立ち上がりエッジと立ち下がりエッジの両方に対してパルス信号ＥＰを生成する。
【００２７】
カウンタ３３は、パルス信号ＥＰのパルス数をカウントしてカウント値ＣＮＴを生成する。また、カウンタ３３は、予め設定されたビット数ｐを有する信号によりカウント値ＣＮＴを示す。カウンタ３３は、カウント値ＣＮＴがビット数ｐにより決まる上限値に達した場合、カウント値ＣＮＴを初期値に戻しカウント動作を継続する。つまり、カウンタ３３は、カウント値ＣＮＴを循環的に増加させる。
【００２８】
ここで、図５に微分回路３０及びカウンタ３３の動作を示すタイミングチャートを図５に示す。図５に示すように、微分回路３０では、ＥＸＮＯＲ回路３２に入力される拡散クロックＳＳＣと遅延拡散クロックｄＳＳＣのエッジの間に遅延回路３１において設定された遅延時間ｄｔ分の差が生じる。そのため、微分回路３０は、当該遅延時間ｄｔの期間にハイレベルとなるパルス信号ＥＰを生成する。そして、カウンタ３３は、パルス信号ＥＰの立ち上がりエッジが入力される毎にカウント値ＣＮＴを増加させる。
【００２９】
デコーダ３４は、カウント値ＣＮＴに対応付けられた入力ポートの番号を前記選択信号として出力する。そこで、図６にデコーダ３４においてカウント値ＣＮＴと入力ポートの番号との対応関係を示す真理値表を示す。なお、図６に示す真理値表は、カウント値ＣＮＴのビット数ｐが３、マルチクロックに含まれるリカバリクロックの数ｎが８のときの例である。図６に示すように、デコーダ３４は、カウント値ＣＮＴが０、１である場合、３番目の入力ポートを指定する選択信号ＳＣを出力する。デコーダ３４は、カウント値ＣＮＴが４、７である場合、４番目の入力ポートを指定する選択信号ＳＣを出力する。デコーダ３４は、カウント値ＣＮＴが３、６である場合、６番目の入力ポートを指定する選択信号ＳＣを出力する。デコーダ３４は、カウント値ＣＮＴが４、５である場合、７番目の入力ポートを指定する選択信号ＳＣを出力する。
【００３０】
続いて、実施の形態１にかかる拡散クロック生成回路１０の動作について説明する。図７に実施の形態１にかかる拡散クロック生成回路１０の動作を示すタイミングチャートを示す。図７に示す例では、カウント値ＣＮＴのビット数を３ビット、マルチクロックＭＣに含まれるリカバリクロックの数を８個（つまり、制御信号ＳＣのビット数を８ビット）とした場合を示した。
【００３１】
図７に示すように、拡散クロック生成回路１０では、拡散クロックＳＳＣの立ち上がりエッジ及び立ち下がりエッジに同期してパルス信号ＥＰのパルスが生成される。そして、当該パルス信号ＥＰのパルスに応じてカウンタ３３がカウント値を増加させる又は初期化する。より具体的には、タイミングｔ０、ｔ８で生成されるパルス信号ＥＰに対しては、カウンタ３３は、それ以前のカウント値ＣＮＴが最大値に達しているため、カウント値ＣＮＴを初期化する。また、タイミングｔ１〜ｔ７で生成されるパルス信号ＥＰに対しては、カウンタ３３は、カウント値ＣＮＴを増加させる。
【００３２】
そして、デコーダ３４は、カウント値ＣＮＴに応じて選択信号ＳＣにより指定する入力ポートの番号を切り替える。これにより、選択信号ＳＣがＳ３を示す場合にはリカバリクロックＭＣ３が選択され、選択信号ＳＣがＳ４を示す場合にはリカバリクロックＭＣ４が選択され、選択信号ＳＣがＳ６を示す場合にはリカバリクロックＭＣ６が選択され、選択信号ＳＣがＳ７を示す場合にはリカバリクロックＭＣ７が選択される。
【００３３】
拡散クロック生成回路１０では、このように、拡散クロックＳＳＣのクロックエッジに応じて選択するリカバリクロックを切り替えることで、カウント値ＣＮＴが初期値から再度初期値に戻るまでの期間に生成される拡散クロックＳＳＣの長さを同じ期間に生成される１つのリカバリクロックの長さと一致させながら、拡散クロックＳＳＣのクロックエッジに揺らぎを持たせることができる。つまり、拡散クロック生成回路１０では、ＶＣＯ等の回路規模の大きな回路を用いることなく、トランジスタのみで構成できる簡易、かつ、回路規模の小さな回路によって拡散クロックＳＳＣを生成することができる。
【００３４】
図１で説明したデータドライバ１では、図２で示した拡散クロック生成回路１０を含み、当該拡散クロック生成回路１０により生成される拡散クロックＳＳＣを用いて動作を行うことで、データドライバ１で生じるＥＭＩノイズを低減する。そこで、拡散クロック生成回路１０を含むデータドライバ１について以下で説明する。
【００３５】
図８に実施の形態１にかかるデータドライバ１のブロック図を示す。図８に示すように、データドライバ１は、拡散クロック生成回路１０に加えて、クロックデータリカバリ回路４０、駆動回路５０を有する。また、データドライバ１では、クロック再生回路１１をクロックデータリカバリ回路４０と、拡散クロック生成回路１０とで共用する。つまり、データドライバ１では、拡散クロック生成回路１０は、クロックデータリカバリ回路４０でデータの再生に用いるクロック再生回路１１からマルチクロックＭＣを取得する。また、拡散クロック生成回路１０は、上記説明の通り、マルチクロックＭＣを用いてスペクトラム分布が拡散された拡散クロックを生成する。
【００３６】
クロックデータリカバリ回路４０は、クロック成分がデータ信号に埋め込まれたエンベデッドクロック方式の入力信号を受信して、入力信号から位相の異なる複数のリカバリクロックを含むマルチクロックを生成し、マルチクロックを用いて前記入力信号から受信データを再生する。クロックデータリカバリ回路４０は、クロック再生回路１１に加えて、受信回路４１、シリアルパラレル変換回路４２、制御信号再生回路４３を有する。
【００３７】
受信回路４１は、タイミングコントローラ１０１から出力されたエンベデッドクロック方式の小電圧振幅差動信号の入力信号を受けて、シングルエンドＣＭＯＳ信号に変換した入力信号ＳＤを出力する。
【００３８】
シリアルパラレル変換回路４２は、マルチクロックＭＣを用いて入力信号ＳＤに含まれるシリアルデータをパラレルデータＰＤに変換するより具体的には、シリアルパラレル変換回路４２は、ｎビット長のシリアル信号である受信回路４１が出力する入力信号ＳＤと、クロック再生回路１１から出力されたマルチクロックＭＣ１〜ＭＣｎとを入力して、信号のプロトコルによりｎビット幅以下のパラレルデータＰＤを再生（リカバリ）する。再生したパラレルデータは、入力信号のプロトコルにより、１ドット分の映像信号のこともあれば、同時に転送される複数ドット分の映像信号のこともある。
【００３９】
また、シリアルパラレル変換回路４２は、ラッチ回路を有する。ラッチ回路は、シリアルパラレル変換回路４２内のシリアルパラレル変換をする部分回路の出力であるｎビットのパラレル信号をマルチクロックの１つであるリカバリクロックＭＣ１でラッチする。なお、この例ではマルチクロックの数をシリアルデータのビット長ｎと同じ数ｎにしているが、必要に応じてマルチクロックの数をｎビットの自然数倍にして、そのうちのｎ個のマルチクロック（選択マルチクロック）を選択する、オーバーサンプリング方式のクロックデータリカバリ回路を使用しても良い。その場合は、ラッチ回路の取り込み信号は、マルチクロックＭＣに含まれるリカバリクロックＭＣｎに相当する選択クロックより後でかつ次のリカバリクロックＭＣ１に相当する選択マルチクロックまでの最適なクロックをマルチクロックの中から選択すれば良い。
【００４０】
制御信号再生回路４３は、受信回路４１が出力する入力信号ＳＤに重畳された制御信号を再生（リカバリ）して出力する。再生する制御信号の１つは、データドライバの出力タイミングを示すストローブ信号ＳＴＢである。この他の制御信号の配線は、本実施の形態１では本質的な関連性が低いため、図８では省略した。
【００４１】
駆動回路５０は、拡散クロックＳＳＣを用いて受信データ（例えば、パラレルデータＰＤ）を保持し、保持したパラレルデータに基づき、駆動対象回路（例えば、画素電極）を駆動する。駆動回路５０は、レジスタ５１、データラッチ５２、デジタルアナログ変換回路５３、アンプ５４を有する。また、駆動回路５０は、データバス４４を介してシリアルパラレル変換回路４２からパラレルデータＰＤが与えられる。ここで、レジスタ５１は、拡散クロックＳＳＣに応じてパラレルデータを保持する保持回路に相当するものである。駆動回路５０は、保持回路（例えば、レジスタ５１）に保持されたデータに基づき表示装置のデータ線ＬＤを駆動するものである。また、駆動回路５０は、データドライバ１の出力端子数（出力ドット数）をｍ（ｍは自然数）とした場合、ｍ個の出力信号を出力するものとする。
【００４２】
レジスタ５１は、シリアルパラレル変換回路４２内のラッチ回路の出力信号である１ドット又は数ドットのパラレルデータを拡散クロックＳＳＣで順次ラッチして、デジタル値を有する部分映像データＤ１〜Ｄｍ（以下デジタル部分映像データＤ１〜Ｄｍと称す）を出力する。データラッチ回路５は、データドライバ１の出力ドット数ｍ個分の部分映像データをレジスタ５１にラッチしたタイミングで出力されるストローブ信号ＳＴＢに基づきレジスタ５１が出力するデジタル部分映像データＤ１〜Ｄｍをラッチして出力する。デジタルアナログ変換回路（ＤＡＣ（Digital to Analog Converter））５３は、データラッチ５２の出力をドット毎にそれぞれデジタルアナログ変換して、アナログ部分映像信号Ａ１〜Ａｍを出力する。アンプ５４は、デジタルアナログ変換回路５３が出力するドット毎のアナログ部分映像信号Ａ１〜Ａｍを増幅して、データ線ＬＤにドット毎に出力する。各ブロックでは、図示しない信号処理を図示しない制御信号等で行うのが一般的であるが、実施の形態１では本質的な関連性が低いため説明を省略した。
【００４３】
ここで、駆動回路５０では、レジスタ５１において拡散クロックＳＳＣを利用するため、レジスタ５１についてさらに詳細に説明する。レジスタ５１の詳細なブロック図を図９に示す。
【００４４】
図９に示すように、レジスタ５１は、シフトレジスタ６０、ラッチ回路６２１〜６２ｍを有する。また、シフトレジスタ６０は、フリップフロップ６１１〜６１ｍを有する。フリップフロップ６１１〜６１ｍは、クロック入力端子に入力されるクロック信号の立ち上がりエッジに応じて出力端子から出力する出力信号の値をデータ入力端子に入力された値に遷移させる。フリップフロップ６１１は、データ入力端子に制御信号再生回路４３が出力するスタート信号ＳＰ（図８では不図示）が入力され、クロック入力端子に拡散クロックＳＳＣが入力され、出力端子から出力する信号をラッチ回路６２１に与える。フリップフロップ６１２〜６１ｍは、データ入力端子に前段に配置されるフリップフロップの出力信号が入力され、クロック入力端子に拡散クロックＳＳＣが入力され、出力端子から出力する信号をラッチ回路６２１に与える。つまり、シフトレジスタ６０は、拡散クロックＳＳＣに応じて入力信号ＳＤに含まれるスタート信号ＳＰの値をシフトさせる。そして、ラッチ回路６２１〜６２ｍは、シフトレジスタ６０の出力値に応じてシリアルパラレル変換回路４２から出力されるパラレルデータを順次保持する。
【００４５】
続いて、実施の形態１にかかるデータドライバ１の動作について説明する。図１０に実施の形態１にかかるデータドライバ１の動作について説明する。図１０に示す例では、データドライバ１の１番目のデータ線に与えるデータがすでに受信され、パラレルデータＰＤとしてシリアルパラレル変換回路４２のラッチ回路に保持されている時点をタイミングｔ１０として示した。なお、図１０では、カウント値ＣＮＴが０から開始されているが、ここでは、カウント値ＣＮＴと入力されるデータとの相関については特に限定しないものとする。また、図１０に示す例では、入力信号ＳＤに含まれるシリアルデータは、８ビットで構成され、マルチクロックＭＣもシリアルデータのビット数に合わせて８個のリカバリクロックを含むものとする。
【００４６】
図１０に示す例では、タイミングｔ１０からタイミングｔ１１の期間に、２番目のデータ線に与えるデータが入力信号ＳＤとして入力される。また、タイミングｔ１１からタイミングｔ１２の期間に、３番目のデータ線に与えるデータが入力信号ＳＤとして入力される。また、タイミングｔ１２からタイミングｔ１３の期間に、４番目のデータ線に与えるデータが入力信号ＳＤとして入力される。また、タイミングｔ１３からタイミングｔ１４の期間に、５番目のデータ線に与えるデータが入力信号ＳＤとして入力される。また、図１０に示す例では、リカバリクロックＭＣ１〜ＭＣ８は、１周期の長さが、シリアルデータの入力期間と同じである。そして、リカバリクロックＭＣ１〜ＭＣ８の立ち上がりエッジは、１つのパラレルデータに変換されるシリアルデータの塊が入力される期間を等分するように設定される。
【００４７】
そして、拡散クロック生成回路１０は、図７で示したタイミングチャートに従って、拡散クロックＳＳＣを生成する。データドライバ１では、当該拡散クロックＳＳＣに基づき、シリアルパラレル変換回路４２のラッチ回路が出力するパラレルデータＰＤを対応するレジスタ５１のラッチ回路（例えば、ラッチ回路６２１〜６２ｍのいずれか１つ）で保持する。図１０に示す例では、タイミングｔ１０〜ｔ１１の期間には、１番目のデータ線に対応するパラレルデータＢＤ１がラッチ回路６２１にラッチされる。タイミングｔ１１〜ｔ１２の期間には、２番目のデータ線に対応するパラレルデータＢＤ２がラッチ回路６２２にラッチされる。タイミングｔ１２〜ｔ１３の期間には、３番目のデータ線に対応するパラレルデータＢＤ３がラッチ回路６２３にラッチされる。タイミングｔ１３〜ｔ１４の期間には、４番目のデータ線に対応するパラレルデータＢＤ４がラッチ回路６２４にラッチされる。なお、タイミングｔ１４以降もラッチ回路６２ｍにパラレルデータがラッチされるまで同様の動作が繰り返される。
【００４８】
このとき、データドライバ１では、拡散クロックＳＳＣにより、ラッチ回路６２１〜６２ｍへのラッチタイミングが制御されるため、ラッチ回路において出力を遷移させるときに生じる過渡電流が生じるタイミングが所定の範囲内で分散される。また、拡散クロックＳＳＣを分配する拡散クロック分配配線１３に生じる過渡電流も生じるタイミングが所定の範囲内で分散される。これにより、データドライバ１では、過渡電流の発生に伴い生じるＥＭＩノイズの強度を低下させることができる。
【００４９】
ここで、実施の形態１にかかるデータドライバ１のレイアウトの概略図を図１１に示す。図１１に示すように、データドライバ１は、図面の左右方向の辺が図面上下方向の辺よりも長い長方形のチップ形状を有する。そして、拡散クロック生成回路１０、クロックデータリカバリ回路４０は、チップの左右方向の中心付近に配置される。図１１では、拡散クロック生成回路１０とクロックデータリカバリ回路４０を個別のブロックとして示したが、拡散クロック生成回路１０のクロック再生回路１１は、クロックデータリカバリ回路４０のブロック内に組み込まれている。また、駆動回路５０は、レジスタ５１、データラッチ５２、デジタルアナログ変換回路５３及びアンプ５４が左右方向に並ぶように配置される。また、拡散クロック生成回路１０は、拡散クロック生成回路１０とクロックデータリカバリ回路４０とを接続する配線は、拡散クロック生成回路１０と駆動回路５０とを接続する配線よりも短くなる位置に配置される。そのため、データドライバ１では、拡散クロック分配配線１３の配線長が長くなる。そのため、データドライバ１では、拡散クロック分配配線１３を駆動する選択回路１２に、高い駆動能力を要求され、拡散クロック分配配線１３に多くの過渡電流を生じさせることが求められる。このようなことから、データドライバ１のように、チップレイアウト上の制約により拡散クロック分配配線１３を長くなる半導体装置では、拡散クロック分配配線１３において生じるＥＭＩノイズが大きくなる。しかしながら、実施の形態１にかかるデータドライバ１では、拡散クロック生成回路１０で生成した拡散クロックＳＳＣを拡散クロック分配配線１３を介して伝達するため、当該拡散クロック分配配線１３で生じるＥＭＩノイズを低減することができる。
【００５０】
そこで、拡散クロック分配配線１３により拡散クロックＳＳＣを伝達した場合と、スペクトラム拡散処理をしていないクロックを伝達した場合と、のノイズ強度を比較したグラフを図１２に示す。図１２に示すように、クロックにスペクトラム拡散処理を施していない場合、特定の周波数にノイズが集中してノイズ強度が強くなる。一方、実施の形態１にかかるデータドライバ１では、拡散クロック分配配線１３にスペクトラム拡散処理を施した拡散クロックＳＳＣを伝達しているため、ノイズスペクトラムが分散され、かつ、ノイズ強度も弱くなる。
【００５１】
上記説明より、実施の形態１にかかるデータドライバ１では、データドライバ１内で伝達するクロックとしてスペクトラム拡散処理が施された拡散クロックＳＳＣを用いることでＥＭＩノイズ強度を低下させることができる。
【００５２】
そして、実施の形態１にかかるデータドライバ１では、クロックデータリカバリ回路４０で用いるマルチクロックＭＣを生成するクロック再生回路を用いて拡散クロック生成回路１０で用いるマルチクロックを生成する。つまり、データドライバ１では、拡散クロックＳＳＣを生成するために選択回路１２及びセレクタ制御回路１４を追加するのみで良い。そして、選択回路１２及びセレクタ制御回路１４は、図３及び図４に示すように、大きな容量値を要するコンデンサ等を用いることのない簡易な回路で構成できる。そのため、データドライバ１では、チップサイズを抑制しながら拡散クロックＳＳＣによるＥＭＩノイズを低減することができる。
【００５３】
実施の形態２
実施の形態２にかかるデータドライバ２のブロック図を図１３に示す。図１３に示すように、データドライバ２は、データドライバ１にフリップフロップ回路群７０を追加したものである。フリップフロップ回路群７０は、第１の配線（例えば、データ伝送配線４５）を介してクロックデータリカバリ回路４０のラッチ回路からパラレルデータＰＤ０を受信して拡散クロックＳＳＣに応じて保持する。また、フリップフロップ回路群７０は、第２の配線（例えば、データバス４４）を介して保持しているパラレルデータＰＤをレジスタ５１に伝達する。
【００５４】
ここで、詳しくは後述するが、実施の形態２にかかるデータドライバ２では、レイアウト上データ伝送配線４５がデータバス４４よりも短くなる位置にフリップフロップ回路群７０が配置される。また、フリップフロップ回路群７０は拡散クロックＳＳＣに応じてパラレルデータＰＤ０を保持する第１の保持回路に相当するものであり、レジスタ５１は第２の保持回路に相当するものである。この第２の保持回路は、基本的な回路構成は、図９に示したレジスタ５１と実質的に同じものであるが、スタート信号ＳＰの値をシフトさせるタイミングが拡散クロックＳＳＣの立ち下がりエッジである点で異なる。実施の形態２ではレジスタ５１は、拡散クロックＳＳＣを反転させた反転拡散クロックの立ち上がりエッジに応じて入力信号に含まれるシフトレジスタ６０と、シフトレジスタ６０の出力値に応じてフリップフロップ回路群の出力値を順次保持するラッチ回路６２１〜６２ｍを有するものとする。
【００５５】
続いて、実施の形態２にかかるデータドライバ２の動作について説明する。そこで、図１４に実施の形態２にかかるデータドライバ２の動作を示すタイミングチャートを示す。図１４に示すタイミングチャートは、図１０に示した実施の形態１かかるデータドライバ１の動作と同じ動作を実施の形態２にかかるデータドライバ２により行ったものである。そこで、図１４において実施の形態１にかかるデータドライバ１と同じ動作については説明を省略する。
【００５６】
図１４に示すように、実施の形態２にかかるデータドライバ２では、拡散クロックＳＳＣの立ち上がりエッジに応じてパラレルデータＰＤをフリップフロップ回路群７０により保持する。その後、実施の形態２にかかるデータドライバ２では、拡散クロックＳＳＣの立ち下がりエッジに応じてパラレルデータＰＤをレジスタ５１により保持する。このように、実施の形態２にかかるデータドライバ２では、データバス４４を伝達するパラレルデータのデータ遷移タイミングが拡散クロックＳＳＣの立ち上がりエッジとなる。そのため、実施の形態２にかかるデータドライバ２では、データバス４４において生じる過渡電流が特定の周期で生じることがないため、ＥＭＩノイズの強度が実施の形態１にかかるデータドライバ１よりも低減する。
【００５７】
ここで、実施の形態２にかかるデータドライバ２のレイアウトの概略図を図１５に示す。図１５に示すように、実施の形態２にかかるデータドライバ２のレイアウトは、実施の形態１にかかるデータドライバ１のレイアウトにフリップフロップ回路群７０を追加したものである。このフリップフロップ回路群７０は、拡散クロック生成回路１０及びクロックデータリカバリ回路４０の近傍に配置される。つまり、実施の形態２にかかるデータドライバ２では、第１の保持回路（例えば、フリップフロップ回路群７０）が、フリップフロップ回路群７０とシリアルパラレル変換回路４２とを接続する第１の配線（例えば、データ伝送配線４５）の距離が、フリップフロップ回路群７０と駆動回路５０とを接続する第２の配線（例えば、データバス４４）の距離よりも短くなる位置に配置される。
【００５８】
このように、データバス４４は、チップレイアウト上比較的長い配線であるため、この配線の寄生容量を十分に駆動するためには、データバス４４に生じる過渡電流は大きくなる。そのため、このデータバス４４では大きなＥＭＩノイズが生じるが、実施の形態２にかかるデータドライバ２では、フリップフロップ回路群７０を拡散クロックＳＳＣに基づき動作させることで、ＥＭＩノイズが生じる周波数を分散させ、ＥＭＩノイズの強度を低減することができる。
【００５９】
上記説明より、実施の形態２にかかるデータドライバ２では、データバス４４を伝達するパラレルデータの遷移タイミングを拡散クロックＳＳＣにより分散させることで、拡散クロック分配配線１３で生じるＥＭＩノイズに加えて、データバス４４で生じるＥＭＩノイズを削減することができる。これにより、実施の形態２にかかるデータドライバ２は、実施の形態１にかかるデータドライバ１よりもＥＭＩノイズを低減することができる。
【００６０】
実施の形態３
実施の形態３にかかるデータドライバ３のブロック図を図１６に示す。図１６に示すように、実施の形態３にかかるデータドライバ３は、実施の形態２にかかるデータドライバ３のレジスタ５１のラッチタイミングをリカバリクロックＭＣ１に応じて設定するものである。そのため、実施の形態３にかかるデータドライバ３では、レジスタ５１に拡散クロックＳＳＣに代えてリカバリクロックＭＣ１が入力される。
【００６１】
つまり、実施の形態３では、第１の保持回路（例えば、フリップフロップ回路群７０）と、駆動回路５０に含まれる第２の保持回路（例えば、レジスタ５１）と、を含む。そして、フリップフロップ回路群７０は、拡散クロックＳＳＣに応じてパラレルデータＰＤ０を保持する。また、レジスタ５１は、図９に示した回路と実質的に同じものであり、シフトレジスタ６０と、ラッチ回路６２１〜６２ｍとを有する。実施の形態３にかかるシフトレジスタ６０は、マルチクロックＭＣに含まれる１つのリカバリクロックＭＣ１に応じて入力信号に含まれるスタート信号ＳＰの値をシフトさせる。ラッチ回路６２１〜６２ｍは、シフトレジスタ６０の出力値に応じてフリップフロップ回路群７０の出力値を順次保持する。また、実施の形態３においても、実施の形態２と同様に、フリップフロップ回路群７０は、フリップフロップ回路群７０とシリアルパラレル変換回路４２とを接続するデータ伝送配線４５の距離が、フリップフロップ回路群７０と駆動回路５０とを接続するデータバス４４の距離よりも短くなる位置に配置される。
【００６２】
ここで、実施の形態３にかかるデータドライバ３の動作について説明する。そこで、図１７に実施の形態３にかかるデータドライバ３の動作を示すタイミングチャートを示す。なお、図１７に示すタイミングチャートは、図１０に示した実施の形態１かかるデータドライバ１の動作と同じ動作を実施の形態３にかかるデータドライバ３により行ったものである。そこで、図１７において実施の形態１にかかるデータドライバ１と同じ動作については説明を省略する。
【００６３】
図１７に示すように、実施の形態３にかかるデータドライバ３では、拡散クロックＳＳＣの立ち上がりエッジに応じてパラレルデータＰＤをフリップフロップ回路群７０により保持する。その後、実施の形態３にかかるデータドライバ３では、リカバリクロックＭＣ１の立ち上がりエッジに応じてパラレルデータＰＤをレジスタ５１により保持する。このように、実施の形態３にかかるデータドライバ３では、データバス４４を伝達するパラレルデータのデータ遷移タイミングが拡散クロックＳＳＣの立ち上がりエッジとなる。一方、リカバリクロックＭＣ１については、スペクトラム拡散処理を施すことなくレジスタ５１に分配される。そのため、実施の形態３にかかるデータドライバ３では、データバス４４において生じる過渡電流が特定の周期で生じることがないため、データバス４４で生じるＥＭＩノイズの強度が実施の形態１にかかるデータドライバ１よりも低減する。一方、実施の形態３にかかるデータドライバ３では、リカバリクロックＭＣ１に関するＥＭＩノイズは低減しない。
【００６４】
このように、実施の形態３にかかるデータドライバ３では、パラレルデータＰＤを伝達するデータバス４４におけるＥＭＩノイズが低減する。しかしながら、データバスとクロック分配配線とを比較した場合、データバスの方が配線数が多いため、この配線のＥＭＩノイズを低減した方が、クロック分配配線のＥＭＩノイズを低減するよりも効果が大きい。そのため、実施の形態３にかかるデータドライバ３では、実施の形態１にかかるデータドライバ１よりもＥＭＩノイズを低減することができる。
【００６５】
表示装置のライン周波数（例えば、駆動速度）が高い場合、或いはＬＣＤパネル１０３のサイズが大きい場合、或いは、ＬＣＤパネル１０３の解像度が高い場合などは、データ線ＬＤの負荷容量が大きくなり、画素電極への書き込み時間が不足する問題が生じることがある。しかしながら、また、実施の形態３にかかるデータドライバ３では、レジスタ５１におけるデータラッチタイミングが等間隔になるため、このような場合においても十分な画素電極駆動時間を確保することができる。
【００６６】
実施の形態４
実施の形態４では、実施の形態１にかかるセレクタ制御回路１４の別の形態について説明する。そこで、図１８にセレクタ制御回路１４の別の形態となる実施の形態４にかかるセレクタ制御回路１４ａのブロック図を示す。なお、実施の形態４にかかるセレクタ制御回路１４ａの説明において、実施の形態１において説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００６７】
図１８に示すように、セレクタ制御回路１４ａは、カウンタ３３及びデコーダ３４を有する。つまり、セレクタ制御回路１４ａは、セレクタ制御回路１４から微分回路３０を除いたものである。このセレクタ制御回路１４ａは、拡散クロックＳＳＣを直接カウンタ３３に与える。そして、カウンタ３３は、拡散クロックＳＳＣの立ち上がりエッジの数をカウントしてカウント値ＣＮＴを生成する。
【００６８】
そこで、図１９に実施の形態４にかかるセレクタ制御回路１４ａの動作を示すタイミングチャートを示す。図１９に示すように、実施の形態４にかかるセレクタ１４ａは、拡散クロックＳＳＣの立ち上がりエッジが入力される毎にカウント値ＣＮＴを増加させる。そして、デコーダ３４は、当該カウント値ＣＮＴに応じて入力ポートの番号を選択信号ＳＣとして出力する。
【００６９】
つまり、実施の形態４にかかるセレクタ制御回路１４ａは、カウント値ＣＮＴの増加速度を実施の形態１にかかるセレクタ制御回路１４よりも低くしたものである。そして、このセレクタ制御回路１４ａを用いることで、実施の形態１にかかる拡散クロック生成回路１０が選択するクロックを切り替える頻度を変更することができる。
【００７０】
実施の形態５
実施の形態５では、実施の形態１にかかるセレクタ制御回路１４の別の形態について説明する。そこで、図２０にセレクタ制御回路１４の別の形態となる実施の形態５にかかるセレクタ制御回路１４ｂのブロック図を示す。なお、実施の形態５にかかるセレクタ制御回路１４ｂの説明において、実施の形態１において説明した構成要素については、実施の形態１と同じ符号を付して説明を省略する。
【００７１】
図２０に示すように、セレクタ制御回路１４ｂは、カウンタ３３、デコーダ３４及び微分回路３５を有する。つまり、セレクタ制御回路１４ｂは、セレクタ制御回路１４の微分回路３０を微分回路３５に置き換えたものである。このセレクタ制御回路１４ｂは、拡散クロックＳＳＣを微分回路３５に与え、拡散クロックＳＳＣの立ち下がりエッジに対応したパルスを有するパルス信号ＥＰを生成する。そして、カウンタ３３では、パルス信号ＥＰの立ち上がりエッジの数をカウントしてカウント値ＣＮＴを生成する。
【００７２】
より具体的には、微分回路３５は、遅延回路３６、インバータ３７、ＮＡＮＤ回路３８を有する。遅延回路３６は、拡散クロックＳＳＣを遅延させた遅延拡散クロックｄＳＳＣを生成する。インバータ３７は、遅延拡散クロックを反転して反転遅延拡散クロックｄＳＳＣｉを生成する。ＮＡＮＤ回路３８は、一方の入力端子に入力される拡散クロックＳＳＣが入力され、他方の入力端子に反転遅延拡散クロックｄＳＳＣｉが入力される。そして、ＮＡＮＤ回路３８は２つの入力信号の反転論理積演算結果をパルス信号ＥＰとして出力する。
【００７３】
そこで、図２１に実施の形態５にかかるセレクタ制御回路１４ｂの動作を示すタイミングチャートを示す。図２１に示すように、実施の形態５にかかるセレクタ制御回路１４ｂは、拡散クロックＳＳＣの立ち下がりエッジに対応したパルスを有するパルス信号ＥＰが出力される。そして、パルス信号ＥＰの立ち上がりエッジが入力される毎にカウント値ＣＮＴを増加させる。そして、デコーダ３４は、当該カウント値ＣＮＴに応じて入力ポートの番号を選択信号ＳＣとして出力する。
【００７４】
つまり、実施の形態５にかかるセレクタ制御回路１４ｂは、カウント値ＣＮＴの増加速度を実施の形態１にかかるセレクタ制御回路１４よりも低くし、かつ、カウント値ＣＮＴの増加タイミングが拡散クロックＳＳＣの立ち下がりエッジに同期したものである。そして、このセレクタ制御回路１４ｂを用いることで、実施の形態１にかかる拡散クロック生成回路１０が選択するクロックを切り替える頻度及びタイミングを変更することができる。
【００７５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００７６】
１００  表示装置
１０１  タイミングコントローラ
１０２  スキャンドライバ
１０３  ＬＣＤパネル
１０４  画素電極
１〜３  データドライバ
１０  拡散クロック生成回路
１１  クロック再生回路
１２  選択回路
１３  拡散クロック分配配線
１４、１４ａ、１４ｂ  セレクタ制御回路
２０  バッファ回路
３０、３５  微分回路
３１、３６  遅延回路
３２  ＥＸＮＯＲ回路
３３  カウンタ
３４  デコーダ
３７  インバータ
３８  ＮＡＮＤ回路
４０  クロックデータリカバリ回路
４１  受信回路
４２  シリアルパラレル変換回路
４３  制御信号再生回路
４４  データバス
４５  データ伝送配線
５０  駆動回路
５１  レジスタ
５２  データラッチ
５３  デジタルアナログ変換回路
５４  アンプ
６０  シフトレジスタ
６１１〜６１ｍ  フリップフロップ
６２１〜６２ｍ  ラッチ回路
７０  フリップフロップ回路群
ＭＣ  マルチクロック
ＳＣ  選択信号
ＳＳＣ  拡散クロック
ｄＳＳＣ  遅延拡散クロック
ｄＳＳＣｉ  反転遅延拡散クロック
ＳＤ  内部入力信号
ＰＤ  パラレルデータ
Ｄ１〜Ｄｍ  駆動データ
ＳＰ  スタート信号
【図１】
2014095866.tif 000003
【図２】
2014095866.tif 000004
【図３】
2014095866.tif 000005
【図４】
2014095866.tif 000006
【図５】
2014095866.tif 000007
【図６】
2014095866.tif 000008
【図７】
2014095866.tif 000009
【図８】
2014095866.tif 000010
【図９】
2014095866.tif 000011
【図１０】
2014095866.tif 000012
【図１１】
2014095866.tif 000013
【図１２】
2014095866.tif 000014
【図１３】
2014095866.tif 000015
【図１４】
2014095866.tif 000016
【図１５】
2014095866.tif 000017
【図１６】
2014095866.tif 000018
【図１７】
2014095866.tif 000019
【図１８】
2014095866.tif 000020
【図１９】
2014095866.tif 000021
【図２０】
2014095866.tif 000022
【図２１】
2014095866.tif 000023