(57)【要約】【課題】複数の信号線を有する走査回路の動作を安定化する。【解決手段】走査回路は、所定数の第１信号線と、前記所定数の第２信号線と、前記所定数の第３信号線と、前記所定数の第１信号線を駆動する駆動部と、前記所定数の第１信号線上の信号に応じて前記所定数の第２信号線を駆動する前記所定数の第１バッファと、前記所定数の第１信号線上の信号に応じて前記所定数の第３信号線を駆動する前記所定数の第２バッファと、前記所定数の第２信号線上の信号によって駆動される第１部分および前記所定数の第３信号線上の信号によって駆動される第２部分を有するシフトレジスタと、を備え、前記所定数の第１信号線は、互いに並んで配置され同相の信号を伝送する少なくとも２本の信号線を含み、前記所定数の第２信号線は、互いに並んで配置され前記同相の信号を伝送する少なくとも２本の信号線を含み、前記所定数の第３信号線は、互いに並んで配置され前記同相の信号を伝送する少なくとも２本の信号線を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定数の第１信号線と、前記所定数の第２信号線と、前記所定数の第３信号線と、前記所定数の第１信号線を駆動する駆動部と、前記所定数の第１信号線上の信号に応じて前記所定数の第２信号線を駆動する前記所定数の第１バッファと、前記所定数の第１信号線上の信号に応じて前記所定数の第３信号線を駆動する前記所定数の第２バッファと、前記所定数の第２信号線上の信号によって駆動される第１部分および前記所定数の第３信号線上の信号によって駆動される第２部分を有するシフトレジスタと、を備え、
前記所定数の第１信号線は、互いに並んで配置され同相の信号を伝送する少なくとも２本の信号線を含み、
前記所定数の第２信号線は、互いに並んで配置され前記同相の信号を伝送する少なくとも２本の信号線を含み、
前記所定数の第３信号線は、互いに並んで配置され前記同相の信号を伝送する少なくとも２本の信号線を含む、
ことを特徴とする走査回路。
【請求項２】
前記所定数の第１信号線は、互いに並んで配置され前記同相の信号とは逆位相の信号を伝送する少なくとも２本の信号線をさらに含み、
前記所定数の第２信号線は、互いに並んで配置され前記逆位相の信号を伝送する少なくとも２本の信号線をさらに含み、
前記所定数の第３信号線は、互いに並んで配置され前記逆位相の信号を伝送する少なくとも２本の信号線をさらに含む、
ことを特徴とする請求項１に記載の走査回路。
【請求項３】
前記同相の信号及び前記逆位相の信号の２倍の周波数である信号を伝送する第４信号線をさらに備え、
前記第４信号線は、前記第１信号線における前記同相の信号を伝送する少なくとも２本の信号線と、前記第２信号線における前記同相の信号を伝送する少なくとも２本の信号線との間、及び、前記第１信号線における前記逆位相の信号を伝送する少なくとも２本の信号線と、前記第２信号線における前記逆位相の信号を伝送する少なくとも２本の信号線との間に配されており、
前記第４信号線が伝送する信号のライズエッジは、前記同相の信号及び前記逆位相の信号の少なくとも一方のライズエッジと同期しており、
前記第４信号線が伝送する信号のフォールエッジは、前記同相の信号及び前記逆位相の信号の少なくとも一方のフォールエッジと同期している、
ことを特徴とする請求項１又は２に記載の走査回路。
【請求項４】
前記シフトレジスタは、複数の単位回路が直列に接続されて構成され、前記複数の単位回路のそれぞれは、パルス信号を受ける入力端子と、パルス信号を出力する出力端子と、制御端子とを有しており、
前記複数の単位回路は、複数のグループにグループ分けされ、
前記駆動部は、
第１モードでは、前記複数のグループのそれぞれの単位回路の前記制御端子にクロック信号を供給することにより前記クロック信号に応じてパルス信号をシフトするように前記複数の単位回路を動作させ、
第２モードでは、前記複数のグループのうち少なくとも１つのグループの単位回路の前記制御端子には当該少なくとも１つのグループの単位回路をバッファとして動作させる論理レベルを供給し、前記複数のグループのうち他のグループの単位回路の前記制御端子には前記クロック信号を供給することにより当該他のグループの単位回路をその前段の単位回路の前記出力端子から出力されるパルス信号を前記クロック信号に応じてその後段の単位回路の前記入力端子に転送するように動作させ、これにより、１つの期間内に当該少なくとも１つのグループの単位回路とその前段の単位回路からパルス信号を出力させる、
ことを特徴とする請求項１乃至３のいずれか１項に記載の走査回路。
【請求項５】
前記複数の単位回路のそれぞれは、第１インバータと、第２インバータと、当該単位回路の前記入力端子と前記第１インバータの入力端子との間に配置された第１スイッチと、前記第１インバータの出力端子と前記第２インバータの入力端子との間に配置された第２スイッチと、を含み、
前記制御端子は、前記第１スイッチを制御するための第１制御端子と、前記第２スイッチを制御するための第２制御端子とを含む、
ことを特徴とする請求項１乃至４のいずれか１項に記載の走査回路。
【請求項６】
複数の行および複数の列を構成するように複数の画素が配列された画素アレイと、
前記複数の行のうち信号を読み出すべき行を選択する垂直走査回路と、
前記複数の列のうち信号を読み出すべき列を選択する水平走査回路と、を備え、
前記垂直走査回路および前記水平走査回路の少なくとも一方が請求項１乃至５のいずれか１項に記載の走査回路を含む、
ことを特徴とする固体撮像装置。
【請求項７】
請求項６に記載の固体撮像装置と、
前記固体撮像装置から出力される信号を処理する処理部と、
を備えることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査回路、固体撮像装置及びカメラに関する。
【背景技術】
【０００２】
固体撮像装置は、画素アレイにおける各画素の画素信号を読み出すために、シフトレジスタを有する走査回路を備えうる。走査回路には複数の信号線が設けられ、当該シフトレジスタは、同じ位相の信号を伝送するための複数の第１信号線と、それと異なる位相の信号を伝送する複数の第２信号線とによって駆動されうる。このような複数の信号線を配置した構成では、信号線間の容量カップリングやクロストークを考慮した設計が必要である。
【０００３】
特許文献１には、複数の第１信号線と複数の第２信号線との距離が、複数の第１信号線同士（ないし第２信号線同士）の距離よりも大きいバスライン方式半導体記憶装置の配線パターンが開示されている。この構造によると、同じ位相の信号を伝送する信号線間においては容量カップリングが抑制され、異なる位相の信号を伝送する信号線間におけるクロストークが抑制される。よって、走査回路の信号線の配線パターンに上述の構造を適用することは有効である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−２８４４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、このことは、各信号線に設けられるバッファを駆動するタイミングの時間差を小さくするため、瞬間的に生じる貫通電流の総量が増加することによる電圧降下をもたらしうる。このことは、バッファの数が増大すると、より顕著な問題になりうる。
【０００６】
本発明の目的は、複数の信号線を有する走査回路の動作の安定化に有利な技術を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一つの側面は走査回路にかかり、前記走査回路は、所定数の第１信号線と、前記所定数の第２信号線と、前記所定数の第３信号線と、前記所定数の第１信号線を駆動する駆動部と、前記所定数の第１信号線上の信号に応じて前記所定数の第２信号線を駆動する前記所定数の第１バッファと、前記所定数の第１信号線上の信号に応じて前記所定数の第３信号線を駆動する前記所定数の第２バッファと、前記所定数の第２信号線上の信号によって駆動される第１部分および前記所定数の第３信号線上の信号によって駆動される第２部分を有するシフトレジスタと、を備え、前記所定数の第１信号線は、互いに並んで配置され同相の信号を伝送する少なくとも２本の信号線を含み、前記所定数の第２信号線は、互いに並んで配置され前記同相の信号を伝送する少なくとも２本の信号線を含み、前記所定数の第３信号線は、互いに並んで配置され前記同相の信号を伝送する少なくとも２本の信号線を含む、ことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数の信号線を有する走査回路の動作を安定化することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の走査回路の構成例を説明する図。
【図２】第１実施形態の走査回路のタイミングチャートの例を説明する図。
【図３】走査回路の他の実施形態の構成例を説明する図。
【図４】走査回路の他の実施形態の構成例を説明する図。
【図５】走査回路の他の実施形態の構成例を説明する図。
【図６】固体撮像装置の構成例を説明する図。
【発明を実施するための形態】
【００１０】
図１乃至５を参照しながら、本実施形態の走査回路Ｉ１を説明する。走査回路Ｉ１は、図１（ａ）に例示されるように、第１信号線２５０１と、第２信号線２５０２と、第３信号線２５０３と、駆動部２４０と、第１バッファ２２０１と、第２バッファ２２０２と、シフトレジスタ１０とを備えうる。ここでは、第１信号線２５０１と、第２信号線２５０２と、第３信号線２５０３と、駆動部２４０と、第１バッファ２２０１と、第２バッファ２２０２とは、それぞれ４つずつ設けられた構成を示すが、仕様に応じた所定数だけ設けられればよく、この数量に限定されない。駆動部２４０は、各第１信号線２５０１を駆動する。各第１バッファ２２０１は、それに対応する第１信号線２５０１上（第１信号線上）の信号に応じて、対応する第２信号線２５０２を駆動する。第２バッファ２２０２は、それに対応する第１信号線２５０１上の信号に応じて、対応する第３信号線２５０３を駆動する。
【００１１】
シフトレジスタ１０は、各第２信号線２５０２上（第２信号線上）の信号によって駆動される第１部分１１と、各第３信号線２５０３上（第３信号線上）の信号によって駆動される第２部分１２とを有する。４つの第１信号線２５０１のうちの２本は、同相の信号Φ１Ａ及びΦ１Ｂ（Φ１ｘ）を伝送する信号線であり、これらは互いに並んで配置される。また、４つの第１信号線２５０１のうちの他の２本は、信号Φ１ｘとは逆位相の信号Φ２Ａ及びΦ２Ｂ（Φ２ｘ）を伝送する信号線であり、これらは互いに並んで配置される。ここでは、信号Φ１ｘ及びΦ２ｘの信号線が、それぞれ２本ずつ配された構成を示すが、少なくとも２本ずつであればよく、例えば、仕様に応じて４本ずつ配され、計８本の信号線が配されてもよい。第２信号線２５０２及び第３信号線２５０３のそれぞれについても、第１信号線２５０１と同様にして、信号Φ１ｘ及びΦ２ｘの信号線がそれぞれ２本ずつ配される。以下では、第１信号線２５０１と第２信号線２５０２と第３信号線２５０３とを代表して、単に「信号線２５０」と呼び、第１バッファ２２０１と第２バッファ２２０２とを代表して、単に「バッファ２２０」と呼ぶ。
【００１２】
シフトレジスタ１０は、複数の単位回路１００が直列に接続されて構成されうる。各単位回路１００は、図１（ｂ）に例示されるように、パルス信号を受ける入力端子ｎｉｎと、パルス信号を出力する出力端子ｎｏｕｔと、制御端子ｎｃｎｔとを有している。各単位回路１００は、第１インバータＩＮＶ１と、第２インバータＩＮＶ２と、第１スイッチＳＷ１と、第２スイッチＳＷ２と、を含む。第１スイッチＳＷ１は、単位回路１００の入力端子ｎｉｎと、第１インバータＩＮＶ１の入力端子との間に配置されている。第２スイッチＳＷ２は、第１インバータＩＮＶ１の出力端子と、第２インバータＩＮＶ２の入力端子との間に配置されている。制御端子ｎｃｎｔは、第１スイッチＳＷ１を制御するための第１制御端子ｎｃｎｔ１と、第２スイッチＳＷ２を制御するための第２制御端子ｎｃｎｔ２とを含む。第１スイッチＳＷ１及び第２スイッチＳＷ２（以下、これらを代表して「スイッチＳＷ」と記す。）には、例えば、ＮＭＯＳトランジスタ１４０とＰＭＯＳトランジスタ１６０とが並列に配されて構成されたアナログスイッチを用いればよい。ＰＭＯＳトランジスタ１６０のゲートには、制御端子ｎｃｎｔに入力された信号がインバータ１８０を介して入力される。よって、ＮＭＯＳトランジスタ１４０とＰＭＯＳトランジスタ１６０とは、状態（導通状態または非導通状態）が同時に切り替わる。
【００１３】
図２は、走査回路Ｉ１のタイミングチャート図を示している。走査回路Ｉ１には、最初にスタートパルスΦＳＰが入力される。前述のとおり、信号Φ１Ａと信号Φ１Ｂとは同相の信号であり、ＨｉレベルからＬｏｗレベルへの遷移と、ＬｏｗレベルからＨｉレベルへの遷移とは、それぞれ同じタイミングである。また、信号Φ１Ａ及びΦ１Ｂと、信号Φ２Ａ及びΦ２Ｂとは逆位相の関係である。各第１スイッチＳＷ１は、信号Φ１ＡとΦ１ＢとがＨｉレベルのときに導通状態になり、Ｌｏｗレベルのときに非導通状態になる。各第２スイッチＳＷ２は、信号Φ２ＡとΦ２ＢとがＨｉレベルのときに導通状態になり、Ｌｏｗレベルのときに非導通状態になる。よって、例えば、各ノード２００１、２００２、２００３及び２００４の電位レベルは、スタートパルスΦＳＰに応答して、図２に示されるように、パルスが順にシフトするように伝達する形になる。
【００１４】
ここで、前述のように、信号Φ１Ａ及びΦ１Ｂを伝送する信号線は互いに並んで配置され、信号Φ２Ａ及びΦ２Ｂを伝送する信号線は互いに並んで配置されうる。例えば、信号Φ１Ａの信号線と信号Φ１Ｂの信号線との間に生じる寄生容量（配線間の容量）は、信号Φ１ＡとΦ１Ｂとが同相であるため、当該寄生容量において充放電が生じない。このことは、これらの信号が同相でない場合に比べて、伝送すべき信号の波形の鈍りを防ぎ、応答特性等の面から有利である。信号Φ２Ａの信号線と信号Φ２Ｂの信号線とについても同様である。各信号は、対応する各バッファ２２０に入力されるが、上記理由により、それらのタイミングの時間差が互いに小さくなる。このことは、一度に駆動されるバッファ２２０の数量が大きい場合は貫通電流の総量が大きくなるため、瞬間的な消費電力の増大をもたらし、それに伴う電圧降下、さらには信号レベルの変動による誤動作をもたらしうる。
【００１５】
そこで、各第２信号線２５０２上の信号は、シフトレジスタ１０のうち第１部分１１を駆動し、各第３信号線２５０３上の信号は、シフトレジスタ１０のうち第２部分１２を駆動する。第１部分１１及び第２部分１２のそれぞれは、少なくとも２以上の単位回路１００に対して１つのバッファ２２０が設けられるように構成されている。この構成により、各単位回路１００に対して１つのバッファ２２０が設けられる場合に対して、一度に駆動されるバッファ２２０の数量が低減されるため、走査回路Ｉ１の動作が安定化する。
【００１６】
また、図１（ａ）においては、信号Φ１Ｂの信号線と信号Φ２Ａの信号線との配線パターン間の距離は、信号Φ１Ａ（又はΦ２Ａ）の信号線と信号Φ１Ｂ（又はΦ２Ｂ）の信号線との配線パターン間の距離よりも大きくするとよい。前述のように、信号Φ１Ａの信号線と信号Φ１Ｂの信号線との間に生じる寄生容量は信号Φ１ＡとΦ１Ｂとが同相であるため、当該寄生容量において充放電が生じない。信号Φ２Ａの信号線と信号Φ２Ｂの信号線とについても同様である。しかし、図１（ａ）において、信号Φ１ＢとΦ２Ａとは互いに逆位相であるため、互いに隣接する信号Φ１Ｂの信号線と信号Φ２Ａの信号線との間に生じる寄生容量において充放電が生じる。このことは、伝搬する信号の波形を鈍らせうる。具体的には、ライズエッジのＬｏｗレベルからＨｉレベルへの遷移に要する時間と、フォールエッジのＨｉレベルからＬｏｗレベルへの遷移に要する時間とが遅延しうる。そこで、各信号線の配線パターンを、上述のように配置することにより、寄生容量の影響を低減することができる。
【００１７】
また、走査回路Ｉ１は、図３（ａ）に例示されるように、信号Φ３を伝達する信号線２６０（第４信号線）をさらに備える構成を採ってもよい。信号Φ３は、図３（ｂ）に例示されるように、信号Φ１Ａ、Φ１Ｂ、Φ２Ａ又はΦ２Ｂの２倍の周波数である。信号Φ３のライズエッジは、信号Φ１Ａ乃至Φ１Ｂ、及び信号Φ２Ａ乃至Φ２Ｂの少なくとも一方のライズエッジと同期している。また、信号Φ３のフォールエッジは、信号Φ１Ａ乃至Φ１Ｂ、及び信号Φ２Ａ乃至Φ２Ｂの少なくとも一方のフォールエッジと同期している。信号Φ３を伝達する信号線の配線パターンは、第１乃至第３信号線のそれぞれにおいて、信号Φ１Ｂの信号線の配線パターンと信号Φ２Ａの信号線の配線パターンとの間に配されるとよい。このような構成を採ることにより、ライズエッジ及びフォールエッジの信号レベルが遷移する際においては寄生容量の充放電が生じないため、上述と同様の効果が期待できる。
【００１８】
以上、実施形態を述べたが、本発明はこれらに限られるものではなく、目的、状態、用途及び機能その他の仕様に応じて、適宜、変更が可能であり、他の実施形態によっても為されうる。例えば、シフトレジスタ１０は、アナログスイッチ及びインバータから成る単位回路で構成されたものを例示したがこれに限定されず、その他の公知の構成を採ってよい。また、例えば、各バッファ２２０が２つの単位回路１００を駆動する構成を例示したが、これに限定されず、３つ以上でもよい。また、例えば、信号Φ１ｘを伝送する信号線が互いに並んで配置され、信号Φ２ｘを伝送する信号線が互いに並んで配置された構成を例示したが、図４に例示されるような、一方が他方の間に配置される構成においても、本発明を適用可能である。また、例えば、第１乃至第３信号線のそれぞれにおける信号線の配置はこれに限定されず、例えば、互いに位相が異なる信号線は互いに異なる配線層にそれぞれ配置してもよい。また、例えば、駆動部２４０と各単位回路１００との間には１段のバッファ２２０が設けられた構成を例示したが、図５に例示されるように、本発明の趣旨を逸脱しない範囲で複数段のバッファ２２０を設けてもよい。
【００１９】
（固体撮像装置への適用例）
図６を参照しながら本発明の実施形態の固体撮像装置Ｓについて説明する。固体撮像装置Ｓは、画素アレイＰＡ、垂直走査回路１０８、及び水平走査回路１０５を備えている。画素アレイＰＡは、複数の行および複数の列を構成するように複数の画素１０１が配列されて構成される。垂直走査回路１０８は、画素アレイＰＡにおける複数の行のうち、信号を読み出すべき行を選択する走査回路Ｉ１を含みうる。水平走査回路１０５は、画素アレイＰＡにおける複数の列のうち、信号を読み出すべき列を選択する走査回路Ｉ１を含みうる。固体撮像装置Ｓは、複数の列読み出し回路１０２、複数の列選択スイッチ１０３、共通出力線１０４および増幅回路１０６をさらに備えうる。各列読み出し回路１０２は、画素アレイＰＡにおける複数の行のうち垂直走査回路１０８によって選択された行における対応する列の画素１０１から列信号線を介して信号を読み出す。各列選択スイッチ１０３は、水平走査回路１０５から出力される選択信号１０７（１０７ａ〜１０７ｆ）のうち対応する選択信号の論理レベルがアクティブレベルになるとオンして、対応する列読み出し回路と共通出力線１０４とを接続する。増幅回路１０６は、共通出力線１０４に伝達された信号を増幅して出力する。
【００２０】
走査回路Ｉ１が水平走査回路１０５に提供される場合、例えば、該走査回路の出力信号が列選択スイッチ１０３に供給されうる。走査回路Ｉ１が垂直走査回路１０８に適用される場合は、例えば、走査回路Ｉ１の出力信号に基づいて、転送信号、リセット信号および行選択信号が生成され、各行の画素に供給されうる。各画素は、例えば、光電変換素子と、フローティングディフュージョンと、転送トランジスタと、増幅トランジスタと、リセットトランジスタと、行選択トランジスタとを含みうる。転送トランジスタは、光電変換素子に蓄積された電荷を転送信号に応じてフローティングディフュージョンに転送する。増幅トランジスタは、フローティングディフュージョンの電位に応じた信号を列信号線に出力する。リセットトランジスタは、リセット信号に応じてフローティングディフュージョンの電位をリセットする。行選択トランジスタは、行選択信号に応じてアクティブになり、これにより増幅トランジスタに列信号線を駆動させる。
【００２１】
固体撮像装置Ｓの動作モードについて、走査回路Ｉ１を水平走査回路１０５に適用した場合を例示して述べる。固体撮像装置Ｓは、動作モードとして第１モードおよび第２モードを含みうる。第１モードは、複数の画素のそれぞれの信号を固体撮像装置Ｓから出力するモードであり、例えば、画素アレイＰＡの全ての画素の信号を固体撮像装置Ｓから出力するモードでありうる。よって、第１モードは、いわゆる全画素モードである。
【００２２】
一方、第２モードは、複数の画素ごとに１つの信号を固体撮像装置Ｓから出力するモードであり、例えば、固体撮像装置Ｓから出力する各々の信号を複数の画素の信号から得るモードでありうる。固体撮像装置Ｓから出力する各々の信号を複数の画素の信号から得る方法としては、例えば、複数の画素の信号を合成（例えば、加算、平均化）する方法、複数の画素の信号から１つの信号を選択する方法（即ち、他の画素を間引く方法）がある。よって、第２モードは、いわゆる縮小モードである。第２モードは、例えば、固体撮像装置Ｓから出力する各々の信号を２つの画素の信号から得る１／２縮小モードを有する。
【００２３】
シフトレジスタ１０が有する複数の単位回路１００は、例えば、２つのグループ（第１グループ及び第２グループ）にグループ分けされる。駆動部２４０は、第１モードにおいては、各グループの単位回路１００の制御端子ｎｃｎｔに、クロック信号を供給する。即ち、互いに逆位相のクロック信号である信号Φ１ｘと信号Φ２ｘとが、対応する制御端子ｎｃｎｔの其々に入力される。これにより、当該クロック信号に応じて、各単位回路１００は、入力されたパルス信号を順次、シフトさせるように動作する。
【００２４】
一方、第２モードでは、２つグループのうち一方（例えば、第１グループ）の単位回路１００の制御端子ｎｃｎｔには、第１グループの単位回路１００がバッファとして動作する論理レベルを供給する。具体的には、駆動部２４０は、信号Φ１Ａ及びΦ１Ｂの代わりにＨｉレベルを出力する。そして、他方のグループ（例えば、第２グループ）の単位回路１００の制御端子ｎｃｎｔにはクロック信号を供給する。即ち、駆動部２４０は、信号Φ２Ａ及びΦ２Ｂを出力する。これにより、第２グループの単位回路１００は、その前段の単位回路１００の出力端子ｎｏｕｔから出力されたパルス信号を、当該クロック信号に応じて、その後段の単位回路１００の入力端子ｎｉｎに転送する。このようにして、１つの期間内に第１グループの単位回路１００とその前段の単位回路１００からパルス信号を出力させ、ここでは、１／２縮小モードを実行する。
【００２５】
さらに、第２モードは、固体撮像装置Ｓから出力する各々の信号を３つ以上の画素の信号から得る１／３以下の縮小モードを有しうる。各縮小モードは、例えば、各信号線２５０が、縮小モードのバリエーションに応じた数量の信号線を有する構成にし、駆動部２４０が各縮小モードに対応した信号レベルを出力するように制御して、為されうる。
【００２６】
以上では、カメラに含まれる固体撮像装置について述べたが、カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、当該固体撮像装置から出力される信号を処理する処理部とを含みうる。この処理部は、例えば、Ａ／Ｄ変換器および当該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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