(57)【要約】【課題】ＳＯＩ基板上に形成される高周波向けの大出力を制御するアンテナスイッチにおけるＦＥＴ素子の自己発熱による熱破壊を防止しつつ、高調波歪み特性が良好な半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュールを提供する。【解決手段】ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に高周波スイッチデバイスを有し、前記ＳＯＩ基板の支持基板の全体に一様な第１種の結晶欠陥が形成されている半導体装置。【選択図】図５
2014093504.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に高周波スイッチデバイスを有し、
前記ＳＯＩ基板の支持基板は、その基板全体に一様な密度で第１種の結晶欠陥を有する半導体装置。
【請求項２】
前記支持基板以外の部位は、前記第１種の結晶欠陥を有さない請求項１に記載の半導体装置。
【請求項３】
前記支持基板は、前記高周波スイッチデバイスが形成された素子層や金属配線が形成された配線層を含む半導体層に対して、貼り合わせにより接合されている請求項１に記載の半導体装置。
【請求項４】
前記高周波スイッチデバイスは、前記半導体層において、前記支持基板に接する側とは反対側の面寄りの位置に形成されている請求項３に記載の半導体装置。
【請求項５】
前記高周波スイッチデバイスは、前記半導体層において、前記支持基板に接する側の面寄りの位置に形成されている請求項３に記載の半導体装置。
【請求項６】
前記半導体層の両面に、前記支持基板が貼り合わせにより接合されている請求項３に記載の半導体装置。
【請求項７】
前記半導体層に対して、前記高周波スイッチデバイスに近い側の表面から再配線されている請求項３に記載の半導体装置。
【請求項８】
前記半導体層に対して、前記高周波スイッチデバイスから遠い側の表面から再配線されている請求項３に記載の半導体装置。
【請求項９】
前記半導体層に対して、前記支持基板を前記半導体層まで貫通するＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を介して再配線されている請求項３に記載の半導体装置。
【請求項１０】
前記支持基板は、前記半導体層と接合された側に、第２種の結晶欠陥が形成された結晶欠陥層を有する請求項１に記載の半導体装置。
【請求項１１】
前記結晶欠陥層は、不活性ガス、炭素又はシリコンのイオン注入によって、前記半導体層と接合された側の表面から１００ｎｍ〜数μｍの深さで前記第２種の結晶欠陥が形成された層である請求項１０に記載の半導体装置。
【請求項１２】
前記支持基板は、電子ビームの照射によって形成された、密度範囲が１×１０14〜１×１０16個／ｃｍ3の第１種の結晶欠陥が形成されている請求項１に記載の半導体装置。
【請求項１３】
前記支持基板は、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法で製造された酸素濃度が１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3であって比抵抗が１００〜１×１０5Ωｃｍのシリコン基板、又は、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法若しくはＭＣＺ（Ｍａｇｎｅｔｉｃ−Ｆｉｅｌｄ−ａｐｐｌｉｅｄ  Ｃｚｏｃｈｒａｌｓｋｉ）法で製造された基板上にシリコンをエピタキシャル成長させた比抵抗が１００〜１×１０5Ωｃｍのシリコン基板に対し、前記第１種の結晶欠陥を形成したものである請求項１に記載の半導体装置。
【請求項１４】
請求項１に記載の半導体装置を備えるアンテナスイッチモジュール。
【請求項１５】
高周波スイッチデバイスを有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に、前記高周波スイッチデバイスを含む素子層と金属配線を含む配線層とを順に積層して半導体層を形成する第１工程と、
全体に一様な密度で第１種の結晶欠陥が形成された結晶欠陥導入基板を作製する第２工程と、
前記半導体層の表面に、前記第２工程において作製された前記結晶欠陥導入基板を貼り合わせにより接合する第３工程と、
を含む半導体装置の製造方法。
【請求項１６】
前記第３工程においては、前記配線層側の表面に前記結晶欠陥導入基板を貼り合わせにより接合した後、前記ＳＯＩ基板のオリジナル支持基板を除去する請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第３工程においては、前記配線層側の表面に仮支持基板を貼り合わせにより接合した後、前記ＳＯＩ基板のオリジナル支持基板を除去し、当該オリジナル支持基板に代えて前記素子層側に前記結晶欠陥導入基板を貼り合わせにより接合し、その後、前記仮支持基板を除去する請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第３工程においては、前記配線層側の表面に前記結晶欠陥導入基板を貼り合わせにより接合した後、前記ＳＯＩ基板のオリジナル支持基板を除去し、当該オリジナル支持基板に代えて前記素子層側にも前記結晶欠陥導入基板を貼り合わせにより接合する請求項１５に記載の半導体装置の製造方法。
【請求項１９】
前記第３工程においては、前記配線層側の表面に仮支持基板を貼り合わせにより接合した後、前記ＳＯＩ基板のオリジナル支持基板を除去し、当該オリジナル支持基板に代えて前記素子層側に前記結晶欠陥導入基板を貼り合わせにより接合し、更に、前記配線層側の表面にも前記結晶欠陥導入基板を貼り合わせにより接合する請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュールに関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に高周波スイッチデバイスを有する半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュールに関する。
【背景技術】
【０００２】
従来、アンテナスイッチ用のデバイスには、消費電力が少なく複雑なスイッチ回路を簡単に製造できる化合物半導体（ＧａＡｓ等）のＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が用いられていた。
【０００３】
しかし、このような化合物半導体のＦＥＴは、それ自体が高価であり、又、周辺回路を別チップで作製してモジュールとして組み込む必要がある等、製造コストが高いという問題があった。なお、周辺回路としては、例えば、ＤＣ−ＤＣ  ＣｏｎｖｅｒｔｅｒやＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ  Ｐａｓｓｉｖｅ  Ｄｅｖｉｃｅ）等がある。
【０００４】
そこで、近年では、周辺回路として用いられるシリコン系のデバイスであるＤＣ−ＤＣコンバーター回路との混載が可能なＳＯＩ基板を用いたアンテナスイッチデバイスの開発が盛んに進められている。ＳＯＩ基板は、ＰＮ接合起因の寄生容量（空乏層容量）を低減出来るという利点を有するため、化合物系半導体と同等な高性能なアンテナスイッチデバイスが実現できる。
【０００５】
しかしながら、ＳＯＩ基板では、ＭＯＳトランジスタの自己発熱に起因した電気特性の劣化が問題になる。この自己発熱は、一般的に、チャネル抵抗のジュール熱であり、ＦＥＴのオン状態でチャネル領域に流れる電流によって発生する。
【０００６】
特に、ＳＯＩ基板に作製されたＭＯＳトランジスタは、その材料の熱伝導率がシリコンよりも２桁以上低い材料（例えば、酸化シリコン）によって支持基板のシリコンと分離されているため、チャネル領域で発生した熱がチャネル直下の酸化シリコンの影響で逃げ難くなり、放熱特性がより劣化することになる。なお、シリコンの熱伝導率は１４４［Ｗ／（ｍ・Ｋ）］であり、酸化シリコンの熱伝導率は１．１［Ｗ／（ｍ・Ｋ）］である。
【０００７】
上述のような問題を解決する技術として、例えば、特許文献１，２及び非特許文献１に開示されたものがある。
【０００８】
特許文献１に記載されている集積回路装置は、半導体支持基板にシリコン酸化膜を介して貼り合わされたｎ型の半導体層を備えており、この半導体層の下方側の半導体支持基板に、その裏面側からシリコン酸化膜を貫通して半導体層に達するまで形成された裏面コンタクト溝を形成し、この裏面コンタクト溝に金属製伝導部材を埋め込んである。この金属製伝導部材を介して半導体層で発生した熱が放熱される。
【０００９】
しかしながら、特許文献１の技術では、半導体層に形成されるスイッチ素子の面積が大きい場合に多数の裏面コンタクト溝が必要となり、そのため、裏面コンタクト溝の部分は、半導体支持基板側からの再配線が困難となり、小型化が難しいという問題があった。
【００１０】
非特許文献１には、半導体基板上に絶縁膜および半導体層を順次に形成したＳＯＩ基板に、高周波スイッチ素子（ソース領域、ドレイン領域、ゲート酸化膜、ソース電極、ゲート電極、ドレイン電極）を形成し、高周波スイッチ素子の周辺に半導体基板まで貫通するトレンチを形成し、このトレンチ底部の半導体基板に対して、例えば、アルゴンをイオン注入技術で打込むことにより、半導体基板にダメージ層としての結晶欠陥層を形成している。
【００１１】
この結晶欠陥層が、高周波印加時に半導体基板内で発生するキャリアをトラップ、つまり再結合させるため、基板の容量変動が防止され、高周波歪特性が改善される。また、半導体層から半導体基板へ貫通する電極を形成することにより、基板の電位を固定し、基板容量の変動を防止する効果を更に高めている。
【００１２】
しかしながら、非特許文献１の技術では、高周波印加時に半導体基板内で発生するキャリアをトラップする領域（ダメージ層としての結晶欠陥層）がトランジスタの直下にないため、キャリア変動を完全に抑制することは困難である。
【００１３】
また、高周波スイッチに用いられるＳＯＩ基板の支持基板には、通常、非常に高抵抗なものが用いられるため、基板電位を固定する目的で半導体層と半導体基板を貫通する電極は、所望の効果が薄れるという問題がある。
加えて、工程数が増えるため製造コストが高くなるという問題もあった。
【００１４】
以上説明した特許文献１に開示された自己発熱に起因した電気特性の劣化の改善に関する手法は放熱の為の裏面コンタクトを導入したものであり、金属製伝導部材で放熱している。また、非特許文献１に開示された高調波歪み特性の改善に関する手法は、半導体基板の片面に結晶欠陥層を導入したものであり、高周波電界で発生したキャリアを結晶欠陥層でトラップ、つまり再結合させることで基板容量の変動を防止し、高調波歪みの発生を抑制している。
【００１５】
しかしながら、近年、ハイパワー化が進んで電界強度が更に強力になりつつあり、片面だけの結晶欠陥層では不十分な場合がある。この場合、基板全面に一様に結晶欠陥を導入できる電子線照射法が有効であるが、シリコン酸化膜中に形成されたホールトラップの影響でデバイス特性が変動する問題があった。
【００１６】
例えば、ＮチャネルＭＯＳＦＥＴの閾値電圧が低下したり、ＰチャネルＭＯＳＦＥＴの閾値電圧が上昇したり、ポリシリコンの抵抗が結晶欠陥の導入で上昇したりするといった問題があった。
【００１７】
上述のような問題を解決する技術が、特許文献２に開示されている。
【００１８】
特許文献２には、パワーデバイスＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に適用される電子線照射と熱処理を複数回繰り返す方法が開示されている。この方法では、電子線照射の加速電圧並びに照射量、及び熱処理の温度並びに時間等を変えることで、結晶欠陥層とデバイス特性を所望の特性に合せ込むことができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平０６−０２９３７６号公報
【特許文献２】特開平０５−３４３６６７号公報
【非特許文献】
【００２０】
【非特許文献１】A.Botula, et.al, "A Thin-film SOI 180nm CMOS RF Switch Technology", Silicon Monolithic Integrated Circuits in RF Systems, 2009
【発明の概要】
【発明が解決しようとする課題】
【００２１】
しかしながら、特許文献２に記載の手法は、デバイスに直接電子線を照射するため、電子線照射前の状態に完全に戻すことは難しく、熱処理で無理に元の状態に戻すと、導入した結晶欠陥が熱で回復してしまうという問題があった。
【００２２】
本技術は、以上の課題に鑑みてなされたもので、ＳＯＩ基板上に形成される高周波向けの大出力を制御するアンテナスイッチにおけるＦＥＴ素子の自己発熱による熱破壊を防止しつつ、高調波歪み特性が良好な半導体装置、半導体装置の製造方法、及びアンテナスイッチモジュールを提供することを目的とする。
【課題を解決するための手段】
【００２３】
本技術に係る半導体装置は、ＳＯＩ基板上に高周波スイッチデバイスを有する半導体装置であって、前記ＳＯＩ基板の支持基板は、その基板全体に一様な密度で第１種の結晶欠陥を有する半導体装置である。
【００２４】
また、本技術に係る半導体装置の製造方法は、ＳＯＩ基板上に高周波スイッチデバイスを有する半導体装置の製造方法であって、前記ＳＯＩ基板上に、前記高周波スイッチデバイスを含む素子層と金属配線を含む配線層とを順に積層して半導体層を形成する第１工程と、全体に一様な密度で第１種の結晶欠陥が形成された結晶欠陥導入基板を作製する第２工程と、前記半導体層の表面に、前記第２工程において作製された前記結晶欠陥導入基板を貼り合わせにより接合する第３工程と、を含む製造方法である。
【００２５】
なお、以上説明した半導体装置は、他の機器に組み込まれた状態で実施されたり他の方法とともに実施されたりする等の各種の態様を含む。また、上述した半導体装置の製造方法は、他の方法とともに実施されたりする等の各種の態様を含む。
【発明の効果】
【００２６】
本技術によれば、ＳＯＩ基板上に形成される高周波向けの大出力を制御するアンテナスイッチにおけるＦＥＴ素子の自己発熱による熱破壊を防止しつつ、高調波歪特性の良好な半導体装置、このような半導体装置の製造方法、及び小型のアンテナスイッチモジュールを提供する
ことができる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態に係る半導体装置の製造方法の流れを示す工程図である。
【図２】図１に示す製造方法の各工程を説明する断面図である。
【図３】図１に示す製造方法の各工程を説明する断面図である。
【図４】図１に示す製造方法の各工程を説明する断面図である。
【図５】図１に示す製造方法の各工程を説明する断面図である。
【図６】支持基板との特性を対比した図である。
【図７】図６の対比結果を示したグラフである。
【図８】第２の実施形態に係る半導体装置の製造方法の流れを示す工程図である。
【図９】図８に示す製造方法の各工程を説明する断面図である。
【図１０】図８に示す製造方法の各工程を説明する断面図である。
【図１１】図８に示す製造方法の各工程を説明する断面図である。
【図１２】図８に示す製造方法の各工程を説明する断面図である。
【図１３】図８に示す製造方法の各工程を説明する断面図である。
【図１４】図８に示す製造方法の各工程を説明する断面図である。
【図１５】高調波抑制の効果を説明する表である。
【図１６】第３実施形態に係る半導体装置の製造方法の流れを示す工程図である。
【図１７】図１４に示す製造方法の各工程を説明する断面図である
【図１８】図１４に示す製造方法の各工程を説明する断面図である
【図１９】図１４に示す製造方法の各工程を説明する断面図である
【図２０】図１４に示す製造方法の各工程を説明する断面図である
【図２１】第４実施形態に係る半導体装置の製造方法の流れを示す工程図である。
【図２２】図２０に示す製造方法の各工程を説明する断面図である。
【図２３】図２０に示す製造方法の各工程を説明する断面図である。
【図２４】図２０に示す製造方法の各工程を説明する断面図である。
【図２５】図２０に示す製造方法の各工程を説明する断面図である。
【発明を実施するための形態】
【００２８】
以下、下記の順序に従って本技術を説明する。
（Ａ）第１の実施形態：
（Ｂ）第２の実施形態：
（Ｃ）第３の実施形態：
（Ｄ）第４の実施形態：
（Ｅ）まとめ：
【００２９】
（Ａ）第１の実施形態：
図１は、第１の実施形態に係る半導体装置の製造方法の流れを示す図であり、図２〜図５は、図１に示す製造方法の各工程に対応する半導体装置の断面図である。以下、図１に示す製造方法の流れに沿って説明していく。
【００３０】
図１に示す製造方法においては、まず、図２に示すような結晶欠陥導入基板のベースと成るシリコン基板１を用意する（Ｓ１１０）。図２は、シリコン基板１の断面図である。
【００３１】
シリコン基板１としては、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法により作製された、酸素濃度が１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3、比抵抗が１００〜１×１０5Ωｃｍのシリコン基板、又は、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法若しくはＭＣＺ（Ｍａｇｎｅｔｉｃ−Ｆｉｅｌｄ−ａｐｐｌｉｅｄ  Ｃｚｏｃｈｒａｌｓｋｉ）法によって作製された基板上にシリコンをエピタキシャル成長させた、比抵抗が１００〜１×１０5Ωｃｍのシリコン基板を用いることができる。基板の厚みは、口径が８インチの基板であれば、７２５μｍが適当である。
【００３２】
次に、電子線照射の手法により、シリコン基板１に第１種の結晶欠陥としての結晶欠陥３を導入する（Ｓ１２０）。
【００３３】
なお、第１種の結晶欠陥としての結晶欠陥３の導入方法は電子線照射に限るものではなく、ＦＺ法により作製されたインゴットやシリコン基板に対してガンマー線や中性子線などの放射線を照射する手法、ＦＺ法により作製されたシリコン基板に対して重金属である鉄、金、白金などを高温度で長時間掛けてウェハ裏面まで拡散させる手法も採用することもできる。なお、前者の方法で中性子線を用いる場合、シリコンの一部がリンに変化してｎ型化するため、事前に比抵抗補償としてＰ型化させておく必要がある。
【００３４】
図３は、シリコン基板１に電子ビーム２で電子線照射し、シリコン基板１に結晶欠陥３を形成している時の断面図である。結晶欠陥３は、シリコン基板１の全体に一様に導入された結晶欠陥である。
【００３５】
電子線の照射は、結晶欠陥の密度範囲が１×１０14〜１×１０16個／ｃｍ3となる条件が望ましく、例えば、電子線照射量を１×１０14〜１×１０17ｅｌｅｃｔｒｏｎｓ／ｃｍ2とする。加速電圧は１〜１０ＭｅＶが適当である。このような条件で照射された電子線は、シリコン基板１を容易に貫通して、シリコン基板１に一様な結晶欠陥３を形成する。
【００３６】
なお、シリコン基板１の製造において異物の付着等を回避したい場合は、電子ビーム２の照射前に、異物のリフトオフとなる膜（例えば、シリコン酸化膜やシリコン窒化膜など）の単層膜又は多層膜をシリコン基板１の表面に１．５ｎｍ〜数１０μｍの厚みで形成しておく。
【００３７】
次に、イオン注入等の手法により、シリコン基板１に第２種の結晶欠陥としての浅い結晶欠陥５を導入する（Ｓ１３０）。
【００３８】
図４は、電子ビーム２を照射したシリコン基板１に更にイオン注入し、シリコン基板１の表面から所定範囲に浅い結晶欠陥５を形成している時の断面図である。
【００３９】
イオン注入は、例えば、イオンビーム４を用いて、窒素、アルゴンなどの不活性ガスや炭素、シリコンを、加速電圧が１０ＫｅＶ〜２ＭｅＶ、ドーズ量が１×１０14〜１×１０16ｉｏｎｓ／ｃｍ2の条件にて照射することにより行うことができる。これにより、シリコン基板１の表面から１００ｎｍ〜数μｍの深さの範囲に高濃度の浅い結晶欠陥５が形成される。
【００４０】
以上の工程により、図５に示すような支持基板１０が作製される。このようにして作製された支持基板１０は、電子ビーム２によって基板全体に一様に形成された結晶欠陥３を有することとなる。
【００４１】
この結晶欠陥３の効果により、デバイス特性を一切犠牲にすることなく、高周波電界による基板容量変動を無くすことができる。従って、高周波スイッチデバイスで問題となる高調波歪みの問題を解決することができる。
【００４２】
また、支持基板１０は、結晶欠陥３に加えて、イオンビーム４によって基板表面から所定範囲に形成された浅い結晶欠陥５を有し、結晶欠陥の２重層を有することとなる。すなわち、高周波スイッチデバイスに接する面の欠陥密度が高くなっている。この結晶欠陥の２重層の効果により、小電力から大電力までの幅広いダイナミックレンジに対して高調波歪みを抑制することができる。
【００４３】
なお、異物除去用のリフトオフ膜を生成した場合は、工程Ｓ１１０〜Ｓ１３０が終了した後、エッチング技術などを用いてリフトオフ膜を除去しても良い。
【００４４】
更に、工程Ｓ１１０〜Ｓ１３０が終了した後で、２５０〜３５０℃の熱処理を行う事により、組立工程での熱処理不足を補い、高調波歪みの抑制能力を調整してもよい。
【００４５】
また、本実施形態では、電子線照射後にイオン注入しているが、これら工程の順番を入れ替えて、工程Ｓ１３０，Ｓ１２０の順序としてもよい。この場合、イオンビーム４で形成した浅い結晶欠陥５を５００〜１０５０℃の熱処理でポリシリコン状態に再結晶化させた後、電子ビーム２でシリコン基板１の全体に、深さ方向を含めて一様な結晶欠陥３を形成させることになる。
【００４６】
図６は、従来のＳＯＩ基板の特性を対比した図であり、図７はこの対比結果に支持基板１０の特性を加えて示したグラフである。図７に示すように、従来、熱伝導率や誘電正接特性が良好であったサファイア基板に比べて、本第１の実施形態に係る支持基板１０の特性は劣るものではなく、高調波歪みの抑制能力を向上できれば、本第１の実施形態に係る支持基板１０が、サファイア基板を超える素材である可能性が示唆されている。
【００４７】
（Ｂ）第２の実施形態：
次に、第２の実施形態について説明する。第２の実施形態は、ＳＯＩ基板を用いた高周波スイッチデバイスにおいて、前記高周波スイッチデバイスの表面に結晶欠陥導入基板を貼り合せた後、ＳＯＩ基板のオリジナル支持基板を除去し、その表面に再配線による外部端子を設けた半導体装置、及び当該半導体装置の製造方法に係るものである。
【００４８】
図８は、第２の実施形態に係る半導体装置の製造方法の流れを示す工程図である。図９〜１３は、図８に示す製造方法の各工程を説明する断面図である。以下、図８に示す製造方法の流れに沿って説明していく。
【００４９】
図８に示す製造方法においては、まず、ＳＯＩ基板を用意する（Ｓ２１０）。
【００５０】
図９は、高周波スイッチデバイスに使われる一般的なＳＯＩ基板の断面図を示している。ＳＯＩ基板の支持基板１１は、口径が８インチの基板の場合、一般的に、単結晶のＣＺシリコン基板が使われる。支持基板１１に用いられるＣＺシリコン基板では、一般的に、面方位を（１００）、膜厚を７２５μｍ、比抵抗を５００〜５０００Ωｃｍ、酸素濃度を５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3とする。
【００５１】
この支持基板１１の上には、ＳＯＩ基板のボックス層１２としてのシリコン酸化膜が積層される。このシリコン酸化膜は、当該支持基板１１を電気的に絶縁する。ボックス層１２の膜厚は、一般的に、５０〜１０００ｎｍである。
【００５２】
更に、ボックス層１２の上には、能動素子等を形成するＳＯＩ基板のトップシリコン層１３を積層している。トップシリコン層１３は、一般的に、単結晶のＣＺシリコン基板が使われる。ボックス層１２に用いられるＣＺシリコン基板では、一般的に、面方位を（１００）、膜厚を１００〜５０００ｎｍ、比抵抗を１．０〜５０Ωｃｍ、酸素濃度を５×１０17〜５×１０18ａｔｏｍｓ／ｃｍ3とする。
【００５３】
次に、ＳＯＩ基板上に高周波スイッチデバイスを形成する（Ｓ２２０）。
【００５４】
図１０は、本実施形態に係る高周波スイッチデバイスの断面図を示している。本実施形態に係る高周波スイッチデバイスは、上述の一般的なＳＯＩ基板を用い、例えば０．２５μｍの最小線幅ルールで単層ポリシリコン及び３層メタル配線のウェハプロセスを行い、完成したものである。
【００５５】
図１０に示すように、本実施形態の高周波スイッチデバイスは、ＭＯＳＦＥＴの構成要素である、素子分離層１４、ドレイン電極１５、ソース電極１６、ゲート電極１７並びにゲート絶縁膜１８、及び多層配線の構成要素であるメタル配線接続プラグ１９、第１メタル配線層２０、第1第２間メタル配線接続プラグ２１、第２メタル配線層２２、第２第３間メタル配線接続プラグ２３並びに第３メタル配線層２４、及び保護膜であるメタル配線絶縁膜２５で構成されており、一般的なものである。
【００５６】
これら、素子分離層１４、ドレイン電極１５、ソース電極１６、ゲート電極１７並びにゲート絶縁膜１８を含む層が、本実施形態における素子層に相当し、メタル配線接続プラグ１９、第１メタル配線層２０、第1第２間メタル配線接続プラグ２１、第２メタル配線層２２、第２第３間メタル配線接続プラグ２３、第３メタル配線層２４、及びメタル配線絶縁膜２５を含む層が、本実施形態における配線層に相当する。
【００５７】
なお、ＳＯＩ基板の支持基板１１は、後述するように、結晶欠陥導入基板を貼り合せた後に除去したり、結晶欠陥導入基板と交換したりするので、ウェハプロセスに耐えられるものであれば安価なもので構わない。
【００５８】
次に、高周波スイッチデバイスの最表面に結晶欠陥導入基板を貼り合わせる（Ｓ２３０）。
【００５９】
図１１は、完成した高周波スイッチデバイスの最表面に、結晶欠陥導入基板を貼り合せた時の断面図である。同図には、上述した第１の実施形態において作製された支持基板１０を、接着剤３１を用いて、高周波スイッチデバイスの最表面に貼り合わせた状態を示してある。
【００６０】
貼り合わせに用いる接着剤３１は、支持基板１０と高周波スイッチデバイスとを永久接合でき、高周波特性の誘電正接（ｔａｎδ）が０．０００１〜０．０１であって、膜厚が５０〜１０００ｎｍのものが望ましく、例えば、シロキサン系のベンゾシクロブテン（ＢＣＢ）が挙げられる。支持基板１０を貼り合せた後は、１００〜３５０℃の熱処理を行って接着力を安定化させることが望ましい。
【００６１】
なお、本第２実施形態では、接着剤３１を用いて支持基板１０を貼り合わせているが、貼り合わせの手法はこれに限るものではなく、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）による研磨やＢＧＲ（Ｂａｃｋ  Ｇｒｉｎｄ）による研削を行って表面を平坦化した後、接着剤を用いずに直接的に接合しても良い。
【００６２】
以上のように、高周波スイッチデバイスの最表面に支持基板１０を貼り合わせることにより、高周波スイッチデバイスは、半導体層において、支持基板１０に接する側とは反対側の面寄りに位置することになる。
【００６３】
このとき、高周波スイッチデバイスとしてのＭＯＳＦＥＴと支持基板１０の距離は、ＭＯＳＦＥＴとＳＯＩ基板のオリジナルの支持基板１１との距離に比べて長く、例えば、支持基板１１とＭＯＳＦＥＴの距離がボックス層１２の厚み分（約１μｍ）程度であるのに対し、支持基板１０とＭＯＳＦＥＴの距離は、約１０μｍ程度となる。
【００６４】
このように、ＭＯＳＦＥＴを支持基板１０から離すことにより、高調波による歪みを低減することができ、実験によれば、１０ｄＢ位の歪み改善効果があった。また、ＭＯＳＦＥＴと支持基板１０の距離は、ボックス層１２の厚みとは異なり、ある程度任意に制御することができるため、より高調波による歪みを低減することが容易である。
【００６５】
次に、ＳＯＩ基板のオリジナル支持基板である支持基板１１を除去する（Ｓ２４０）。
【００６６】
図１２は、ＳＯＩ基板の支持基板１１を除去し、ＳＯＩ基板のボックス層１２を露出させた時の断面図である。図１２に示す支持基板除去３２は、剥離又は除去された支持基板１１を示している。
【００６７】
ＳＯＩ基板の支持基板１１は、ＣＭＰによる研磨やＢＧＲによる研削、フッ硝酸系などの薬液を用いたウェットエッチングにより除去される。例えば、ＣＭＰやＢＧＲでボックス層との境界付近に薄皮一枚残す程度に支持基板１１を研削し、残りの支持基板１１はウェットエッチングによって除去することにより、ボックス層１２を傷つけることなく、支持基板１１をＳＯＩ基板から除去することができる。なお、この状態では、ＳＯＩ基板の支持基板１１があった面、すなわちボックス層１２の露出面から高周波スイッチデバイスのデバイスパターンを光学的に観察することができる。
【００６８】
次に、ＳＯＩ基板のオリジナル支持基板を除去した側の表面に、再配線による外部端子を設ける（Ｓ２５０）。
【００６９】
図１３は、ＳＯＩ基板のボックス層１２の面に再配線絶縁膜３３とメタル配線接続トレンチ３４を形成した時の断面図である。
【００７０】
再配線絶縁膜３３は、膜厚が１００〜５０００ｎｍのシリコン窒化膜とし、室温〜３００℃で膜を生成可能なプラズマＣＶＤなどの手法で形成することが望ましい。再配線絶縁膜３３を形成した後、リソグラフィ及びドライエッチング技術を用いて、直径５〜１００μｍの再配線用のメタル配線接続トレンチ３４を、第１メタル配線層２０までエッチングし、第１メタル配線層２０を露出させる。
【００７１】
図１４は、第２実施形態の最終形態の断面図である。この最終形態を形成するためには、まず、アルゴンの逆スパッタなどで、メタル配線接続トレンチ３４の底部にある第１メタル配線層２０の清浄面を出し、スパッタ法を用いてチタンを１０〜２００ｎｍ成膜するとともに銅をスパッタで５０〜５００ｎｍ成膜し、銅めっき用の電極を形成する。
【００７２】
その後、リソグラフィ技術を用いて再配線を行う。再配線の線幅は５〜１００μｍとし、再配線しない領域をレジスト膜やフィルム膜などの感光性有機膜で電気的に絶縁し、電解法で金属銅を厚み１〜１０μｍ析出させることにより再配線部に金属銅がめっきされる。
【００７３】
更に、リソグラフィ技術で成膜した感光性有機膜及びスパッタ法で生成したチタンを順にウェット又はドライエッチング技術を用いて除去すると、膜厚が１〜１０μｍ、線幅が５〜１００μｍの再メタル配線層３５が形成される。
【００７４】
そして、再配線保護膜３６として感光性のポリイミドをコーティングし、リソグラフィ技術を用いて、チップ電極のＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｌｌａｙ）３７の下穴を開孔させ、２５０〜３００℃で６０分、窒素雰囲気でキュアさせる。
【００７５】
最後に、チップ電極のＢＧＡ３７の下穴にキュアで生成された有機絶縁膜を、酸素プラズマなどのドライエッチング技術で除去し、金属銅の清浄面にチップ電極のＢＧＡ３７を形成すると、図１４に示す再配線が完成する。
【００７６】
なお、本第２実施形態では、ＳＯＩ基板のボックス層１２側に再配線しているが、ＳＯＩ基板のボックス層１２の側に保護膜としての絶縁膜を形成し、支持基板１０の側に形成したＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を介して再配線しても良い。
【００７７】
以上のようにして作製された半導体装置は、ＭＯＳＦＥＴへ制御信号を伝送する配線に高周波信号が流れたときに、支持基板１０にホールやエレクトロン等のキャリアが発生しても、支持基板１０に導入されている結晶欠陥のライフタイムでメタル配線絶縁膜２５との境界付近に到達する前に消滅する。
【００７８】
このため、キャリアが基板表面に集まることが無く、配線と支持基板１０との間に容量が発生しない。従って、スイッチ切換時に発生する高調波電界による基板容量の変動を抑制する効果がある。
【００７９】
図１５は、本第１の実施形態に係る半導体装置における高調波抑制の効果を説明する表である。同図には、高周波信号（例えば、数ＧＨｚ）を３５ｄＢｍのパワーで入力したときに発生する第２高調波及び第３高調波の強度について、電子線を照射した支持基板を用いた場合と、電子線を照射しない支持基板を用いた場合とで、比較した結果を示してある。
【００８０】
同図に示すように、電子線を照射した支持基板を用いると、電子線を照射しない支持基板を用いた場合に比べて、第２高調波については約２０ｄＢ減衰し、第３高調波については約２５ｄＢ減衰することが分かる。なお、同図に示す試験は、電子線照射基板として、４．６ＭｅＶ、５０４ｋＧｙの照射条件で電子線を照射した支持基板を用いた。
【００８１】
また、ＭＯＳＦＥＴの形成されている側の面に支持基板１０を接合するため、ＭＯＳＦＥＴと支持基板１０のシリコン層との間には、非常に薄いボックス層だけが介在することとなる。
【００８２】
ここで、高周波スイッチデバイスでは主としてＭＯＳＦＥＴが発熱すること、シリコンは酸化膜よりも熱伝導係数が高いことから、従来に比べて放熱しやすい構造が実現される。また、ＢＧＡ３７の金属や空気を伝導して、本スイッチデバイス素子をマウントするプリント基板に熱を伝えることができるため、より放熱効果が向上する。
【００８３】
（Ｃ）第３の実施形態：
次に、第３の実施形態について説明する。第３の実施形態に係る半導体装置は、ＳＯＩ基板を用いた高周波スイッチデバイスにおいて、高周波スイッチデバイスの表面に仮支持基板を貼り合せた後、ＳＯＩ基板のオリジナル支持基板を結晶欠陥導入基板と交換し、その後、仮支持基板を除去し、高周波スイッチデバイスの表面側に再配線による外部端子を設けたものである。以下、このような半導体装置の製造方法の一例と構造について説明する。
【００８４】
図１６は、第３実施形態に係る半導体装置の製造方法の流れを示す工程図であり、図１７〜２０は、図１６に示す製造方法の各工程を説明する断面図である。以下、図１６に示す製造方法の流れに沿って説明していく。
【００８５】
なお、高周波スイッチデバイスに使われる一般的なＳＯＩ基板を用いたウェハプロセス完成後の構造及び製造方法の例は、上述した第２の実施形態で説明した図９，１０の場合と同様であるため、同じ符号を付して詳細な説明は省略することとする。
【００８６】
図１６に示す製造方法においては、上述した第２の実施形態に係る工程Ｓ２１０やＳ２２０と同様の工程Ｓ３１０，３２０を行った後、仮支持基板の貼り合わせとオリジナル支持基板の除去を行う（Ｓ３３０）。
【００８７】
図１７は、完成した高周波スイッチデバイスの最表面に、仮支持基板４２を貼り合せた後、ＳＯＩ基板の支持基板１１を除去した時の断面図である。なお、同図には、除去された支持基板１１を、支持基板除去４３として示している。
【００８８】
仮支持基板４２の材質としては、シリコンやセラミック、石英などのように、自重や応力で発生する反りが小さい材質が望ましい。口径が８インチサイズの基板であれば、１００〜１５００μｍ程度の厚みが適当である。更に、接着ムラ防止の観点からは、仮支持基板４２の平面特性は、シリコン基板のミラーウェハと同等であることが望ましい。
【００８９】
仮支持基板４２は、仮接着剤４１を用いて仮接着される。仮接着剤４１は、熱や光で容易に剥離できるタイプであり、仮支持基板４２の材質がシリコンやセラミックなど光を透過し難いものの場合は熱による剥離タイプが適しており、石英など光を容易に透過するものの場合は光で剥離できるタイプが適している。仮接着剤４１の膜厚は、１００ｎｍ〜１０μｍが望ましい。
【００９０】
ＳＯＩ基板のオリジナルの支持基板である支持基板１１は、ＣＭＰによる研磨やＢＧＲによる研削や、フッ硝酸系などの薬液によるウェットエッチングによって除去される。この段階で、デバイス裏面側のＳＯＩ基板のボックス層１２が露出する。
【００９１】
次に、オリジナル支持基板を第１種の結晶欠陥が導入された結晶欠陥導入基板に交換し、仮支持基板を除去する（Ｓ３４０）。
【００９２】
図１８は、支持基板１１を支持基板１０に交換した後、仮支持基板４２と仮接着剤４１を剥離した状態の断面図である。同図においては、仮支持基板４２と仮接着剤４１の剥離跡を、それぞれ仮支持基板剥離４５、仮接着剤剥離４６として示してある。
【００９３】
支持基板１０は、接着剤４４を用いてボックス層１２に貼り合わせてある。接着剤４４は、永久接着とするため、高周波特性の誘電正接（ｔａｎδ）が０．０００１〜０．０１であって、膜厚が５０〜１０００ｎｍのものが望ましく、例えば、シロキサン系のベンゾシクロブテン（ＢＣＢ）が挙げられる。
【００９４】
なお、本第３の実施形態では、支持基板１０を接着剤４４で、高周波スイッチデバイスの裏面のボックス層１２に永久接着しているが、ボックス層１２の露出後、貼り合わせの手法はこれに限るものではなく、ＣＭＰやＢＧＲを行って、接着剤を用いずに直接的に接合しても良い。
【００９５】
そして、仮支持基板４２と仮接着剤４１を、仮接着剤４１の特性応じて、加熱や光照射を行って剥離する。
【００９６】
最後に、支持基板１１と支持基板１０との接着力を安定化させるため、１００〜３５０℃の熱処理を行うことが望ましい。
【００９７】
次に、高周波スイッチデバイスの表面側の面に再配線による外部端子を設ける（Ｓ３５０）。
【００９８】
図１９は、高周波スイッチデバイスの表面側の面に再配線絶縁膜４７とメタル配線接続トレンチ４８を形成した時の断面図である。
【００９９】
再配線絶縁膜４７は、膜厚が１００〜５０００ｎｍのシリコン窒化膜とし、室温〜３００℃で膜を生成可能なプラズマＣＶＤなどの手法で形成することが望ましい。
【０１００】
再配線絶縁膜４７を形成した後、リソグラフィ及びドライエッチング技術を用いて、直径５〜１００μｍの再配線用のメタル配線接続トレンチ４８を、第３メタル配線層２４までエッチングし、第３メタル配線層２４を露出させる。
【０１０１】
図２０は、本第３の実施形態の最終形態を示す断面図である。
【０１０２】
この最終形態を形成するためには、まず、アルゴンの逆スパッタなどで、メタル配線接続トレンチ４８の底部にある第３メタル配線層２４の清浄面を露出させ、スパッタ法を用いてチタンを１０〜２００ｎｍ及び銅をスパッタで５０〜５００ｎｍ成膜し、銅めっき用の電極を形成する。
【０１０３】
次に、リソグラフィ技術を用いて、再配線の線幅５〜１００μｍで、再配線しない領域をレジスト膜やフィルム膜などの感光性有機膜で電気的に絶縁し、電解法で金属銅の厚みを１〜１０μｍ析出させると、再配線部に金属銅がめっきされる。
【０１０４】
更に、リソグラフィ技術で成膜した感光性有機膜及びスパッタ法で生成したチタンを順にウェット又はドライエッチング技術を用いて除去すると、再配線の膜厚１〜１０μｍ、線幅５〜１００μｍの再メタル配線層４９が形成される。
【０１０５】
その後、再配線保護膜５０として感光性のポリイミドをコーティングし、リソグラフィ技術で、チップ電極のＢＧＡ５１の下穴を開孔させ、２５０〜３００℃、６０分、窒素雰囲気でキュアさせる。
【０１０６】
最後に、チップ電極のＢＧＡ５１の下穴にキュアで生成された有機絶縁膜を酸素プラズマなどのドライエッチング技術で除去し、金属銅の清浄面にチップ電極のＢＧＡ５１を形成すると再配線が完成する。
【０１０７】
なお、以上説明した第３の実施形態においては、高周波スイッチデバイスの表面側にコンタクトを介して再配線しているが、デバイス表面側に保護膜としての絶縁膜を形成し、支持基板１０の側に形成したＴＳＶを介して再配線しても良い。
【０１０８】
以上のように構成した第３の実施形態に係る半導体装置においては、従来と同様のＳＯＩ基板を用いた高周波スイッチデバイスを、支持基板１０を用いて実現することができる。この従来と同様の形状の場合、上述した第２の実施形態に係る半導体装置に比べて放熱については不利であるが、瞬間的に生じる熱をヒートシンク的に放熱する熱の逃げ道を確保することができる。
【０１０９】
（Ｄ）第４の実施形態：
次に、第４の実施形態について説明する。本第４の実施形態においては、ＳＯＩ基板を用いた高周波スイッチデバイスにおいて、高周波スイッチデバイスの表面に結晶欠陥導入基板を貼り合せた後、ＳＯＩ基板のオリジナル支持基板も結晶欠陥導入基板と交換し、その後、高周波スイッチデバイスの裏面側の結晶欠陥導入基板にＴＳＶを介して再配線したものである。以下、このような半導体装置の製造方法の一例と構造について説明する。
【０１１０】
図２１は、本第３実施形態に係る半導体装置の製造方法の流れを示す工程図であり、図２２〜図２５は、図２１に示す製造方法の各工程を説明する断面図である。以下、図２１に示す製造方法の流れに沿って説明していく。
【０１１１】
なお、高周波スイッチデバイスに使われる一般的なＳＯＩ基板を用いたウェハプロセス完成後の構造及び製造方法の例は、上述した第２の実施形態で説明した図９，１０の場合と同様であるため、同じ符号を付して詳細な説明は省略することとする。
【０１１２】
図２１に示す製造方法においては、上述した第２実施形態にかかる工程Ｓ２１０やＳ２２０と同様の工程Ｓ４１０，Ｓ４２０を行った後、高周波スイッチデバイスの最表面に結晶欠陥導入基板を貼り合わせる（Ｓ４３０）。
【０１１３】
図２２は、完成した高周波スイッチデバイスの表面に、結晶欠陥導入基板としての支持基板１０ａを貼り合せた後、ＳＯＩ基板の支持基板１１を除去した時の断面図である。支持基板１０ａは、上述した第１の実施形態で作製した支持基板１０と同様のものであり、結晶欠陥３と同様の結晶欠陥３ａと浅い結晶欠陥５ａの２重層となっている。
【０１１４】
同図には、上述した第１の実施形態に係る支持基板１０を、第１接着剤６１を用いて、高周波スイッチデバイスの最表面に貼り合わせた状態を示してある。なお、図２２では、支持基板１１を除去した箇所に、ＳＯＩ基板の支持基板除去６２を示している。
【０１１５】
貼り合わせに用いる第１接着剤６１は、支持基板１０と高周波スイッチデバイスとを永久接合でき、高周波特性の誘電正接（ｔａｎδ）が０．０００１〜０．０１であって、膜厚が５０〜１０００ｎｍのものが望ましく、例えば、シロキサン系のベンゾシクロブテン（ＢＣＢ）が挙げられる。支持基板１０を貼り合せた後は、１００〜３５０℃の熱処理を行って接着力を安定化させることが望ましい。
【０１１６】
なお、本第４の実施形態では、第１接着剤６１を用いて支持基板１０を高周波スイッチデバイスに接着しているが、貼り合わせの手法はこれに限るものではなく、ＣＭＰやＢＧＲを行って表面を平坦化した後、接着剤を用いずに直接的に接合しても良い。
【０１１７】
ＳＯＩ基板の支持基板１１は、ＣＭＰでの研磨やＢＧＲでの研削、フッ硝酸系などの薬液を用いたウェットエッチングにより、除去することができる。この段階で、デバイス裏面側のＳＯＩ基板のボックス層１２が露出する。
【０１１８】
次に、オリジナル支持基板としての支持基板１１を結晶欠陥導入基板としての支持基板１０ｂと交換する（Ｓ４４０）。
【０１１９】
図２３は、支持基板１１を支持基板１０ｂに交換した時の断面図である。支持基板１０ｂは、第２接着剤６３を用いて高周波スイッチデバイスの裏面のボックス層１２に永久接着してある。ただし、ボックス層１２と支持基板１０ｂとの貼り合わせの手法はこれに限るものではなく、例えば、ボックス層１２の露出後、プラズマ等を用いて直接的に接合しても良い。
【０１２０】
貼り合わせに用いる第２接着剤６３は、第１接着剤６１と同様に永久接着とするため、高周波特性の誘電正接（ｔａｎδ）を０．０００１〜０．０１とし、膜厚を５０〜１０００ｎｍとすることが望ましく、例えば、シロキサン系ベンゾシクロブテン（ＢＣＢ）が例示される。また、その後、接着力を安定させるため、１００〜３５０℃の熱処理を行うことが望ましい。
【０１２１】
次に、ＳＯＩ基板のオリジナル支持基板と交換した結晶欠陥導入基板の側から、再配線による外部端子を設ける（Ｓ４５０）。
【０１２２】
図２４は、支持基板１１を支持基板１０ｂに交換した後、その支持基板１０ｂの側からメタル配線接続のＴＳＶ６４と再配線絶縁膜６５を形成した時の断面図である。
【０１２３】
この形状を形成するには、まず、リソグラフィ技術及びドライエッチング技術を用いて、直径５〜１００μｍのメタル配線接続のためのＴＳＶ６４を、エッチングにより第１メタル配線層２０まで形成し、第１メタル配線層２０を露出させる。
【０１２４】
次に、支持基板１０ｂの電気的な絶縁膜形成として、再配線絶縁膜６５を、室温〜３００℃で膜生成可能なプラズマＣＶＤ法などで、１００ｎｍ〜２０μｍの膜厚で生成する。
【０１２５】
メタル配線接続のＴＳＶ６４の底部である第１メタル配線層２０の表面にも再配線絶縁膜６５が生成されるので、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチング技術を用いて全面エッチバックすると、第１メタル配線層２０の表面に生成された再配線絶縁膜６５がエッチングされると同時に、メタル配線接続のＴＳＶ６４の側壁に再配線絶縁膜６５が選択的に５０〜１０μｍ残る構造が形成される。
【０１２６】
図２５は、第４の実施形態に係る半導体装置の最終形態の断面図である。この最終形態を形成するためには、まず、アルゴンの逆スパッタなどで、メタル配線接続のＴＳＶ６４の底部にある第１メタル配線層２０の清浄面を出し、スパッタ法などを用いてチタンを１０〜２００ｎｍ及び銅をスパッタで５０〜５００ｎｍ成膜し、銅めっき用の電極を形成する。
【０１２７】
その後、リソグラフィ技術を用いて、再配線の線幅５〜１００μｍで、再配線しない領域をレジスト膜やフィルム膜などの感光性有機膜で電気的に絶縁し、電解法で金属銅の厚みを１〜１０μｍ析出させると、再配線部に金属銅がめっきされる。
【０１２８】
更に、リソグラフィ技術で成膜した感光性有機膜及びスパッタ法で生成したチタンをウェット又はドライエッチング技術を用いて除去すると、再配線の膜厚１〜１０μｍ、線幅５〜１００μｍの再メタル配線層６６が形成される。
【０１２９】
その後、再配線保護膜６７として、感光性のポリイミドをコーティングし、リソグラフィ技術でチップ電極のＢＧＡ６８の下穴を開孔させ、２５０〜３００℃、６０分、窒素雰囲気でキュアさせる。
【０１３０】
最後に、チップ電極のＢＧＡ６８の下穴にキュアで生成された有機絶縁膜を酸素プラズマなどのドライエッチング除去し、金属銅の清浄面にチップ電極のＢＧＡ６８を形成すると再配線が完成する。
【０１３１】
なお、本実施例では、高周波スイッチデバイスの裏面側に貼り合わせた支持基板１０ｂの側からＴＳＶを介して再配線しているが、高周波スイッチデバイスの表面側に貼り合わせた支持基板１０ａの側からＴＳＶを介して再配線しても良い。
【０１３２】
以上のようにして作製された第４の実施形態に係る半導体装置は、高周波スイッチデバイスの形成された半導体層の両面に支持基板１０が接合されているため、放熱経路が２つ確保され、上述した第２、第３の実施形態に比べて、より放熱効果において有利である。
【０１３３】
（Ｅ）まとめ：
以上説明した第２〜第４の実施形態によれば、ＳＯＩ基板上に高周波スイッチデバイスを有する半導体装置において、ＳＯＩ基板の支持基板１０の全体に一様な第１種の結晶欠陥としての結晶欠陥３が形成されることとなる。これにより、ＳＯＩ基板上に形成される高周波向けの大出力を制御するアンテナスイッチにおけるＭＯＳＦＥＴの自己発熱による熱破壊を防止しつつ、高調波歪み特性を良好にすることができる。
【０１３４】
なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【０１３５】
そして、本技術は、以下のような構成を取ることができる。
【０１３６】
（１）  ＳＯＩ基板上に高周波スイッチデバイスを有し、
前記ＳＯＩ基板の支持基板は、その基板全体に一様な密度で第１種の結晶欠陥を有する半導体装置。
【０１３７】
（２）  前記支持基板以外の部位は、前記第１種の結晶欠陥を有さない（１）に記載の半導体装置。
【０１３８】
（３）  前記支持基板は、前記高周波スイッチデバイスが形成された素子層や金属配線が形成された配線層を含む半導体層に対して、貼り合わせにより接合されている（１）又は（２）に記載の半導体装置。
【０１３９】
（４）  前記高周波スイッチデバイスは、前記半導体層において、前記支持基板に接する側とは反対側の面寄りの位置に形成されている（３）に記載の半導体装置。
【０１４０】
（５）  前記高周波スイッチデバイスは、前記半導体層において、前記支持基板に接する側の面寄りの位置に形成されている（３）に記載の半導体装置。
【０１４１】
（６）  前記半導体層の両面に、前記支持基板が貼り合わせにより接合されている（３）に記載の半導体装置。
【０１４２】
（７）  前記半導体層に対して、前記高周波スイッチデバイスに近い側の表面から再配線されている（３）〜（６）の何れか１つに記載の半導体装置。
【０１４３】
（８）  前記半導体層に対して、前記高周波スイッチデバイスから遠い側の表面から再配線されている（３）〜（６）の何れか１つに記載の半導体装置。
【０１４４】
（９）  前記半導体層に対して、前記支持基板を前記半導体層まで貫通するＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を介して再配線されている（３）〜（８）の何れか１つに記載の半導体装置。
【０１４５】
（１０）  前記支持基板は、前記半導体層と接合された側に、第２種の結晶欠陥が形成された結晶欠陥層を有する（１）〜（９）の何れか１つに記載の半導体装置。
【０１４６】
（１１）  前記結晶欠陥層は、不活性ガス、炭素又はシリコンのイオン注入によって、前記半導体層と接合された側の表面から１００ｎｍ〜数μｍの深さで前記第２種の結晶欠陥が形成された層である（１０）に記載の半導体装置。
【０１４７】
（１２）  前記支持基板は、電子ビームの照射によって形成された、密度範囲が１×１０14〜１×１０16個／ｃｍ3の第１種の結晶欠陥が形成されている（１）〜（１１）の何れか１つに記載の半導体装置。
【０１４８】
（１３）  前記支持基板は、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法で製造された酸素濃度が１×１０15〜１×１０17ａｔｏｍｓ／ｃｍ3であって比抵抗が１００〜１×１０5Ωｃｍのシリコン基板、又は、ＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）法若しくはＭＣＺ（Ｍａｇｎｅｔｉｃ−Ｆｉｅｌｄ−ａｐｐｌｉｅｄ  Ｃｚｏｃｈｒａｌｓｋｉ）法で製造された基板上にシリコンをエピタキシャル成長させた比抵抗が１００〜１×１０5Ωｃｍのシリコン基板に対し、前記第１種の結晶欠陥を形成したものである（１）〜（１２）の何れか１つに記載の半導体装置。
【０１４９】
（１４）  （１）〜（１３）の何れか１つに記載の半導体装置を備えるアンテナスイッチモジュール。
【０１５０】
（１５）  高周波スイッチデバイスを有するＳＯＩ基板上に、前記高周波スイッチデバイスを含む素子層と金属配線を含む配線層とを順に積層して半導体層を形成する第１工程と、
全体に一様な密度で第１種の結晶欠陥が形成された結晶欠陥導入基板を作製する第２工程と、
前記半導体層の表面に、前記第２工程において作製された前記結晶欠陥導入基板を貼り合わせにより接合する第３工程と、
を含む半導体装置の製造方法。
【０１５１】
（１６）  前記第３工程においては、前記配線層側の表面に前記結晶欠陥導入基板を貼り合わせにより接合した後、前記ＳＯＩ基板のオリジナル支持基板を除去する（１５）に記載の半導体装置の製造方法。
【０１５２】
（１７）  前記第３工程においては、前記配線層側の表面に仮支持基板を貼り合わせにより接合した後、前記ＳＯＩ基板のオリジナル支持基板を除去し、当該オリジナル支持基板に代えて前記素子層側に前記結晶欠陥導入基板を貼り合わせにより接合し、その後、前記仮支持基板を除去する（１５）に記載の半導体装置の製造方法。
【０１５３】
（１８）  前記第３工程においては、前記配線層側の表面に前記結晶欠陥導入基板を貼り合わせにより接合した後、前記ＳＯＩ基板のオリジナル支持基板を除去し、当該オリジナル支持基板に代えて前記素子層側にも前記結晶欠陥導入基板を貼り合わせにより接合する（１５）に記載の半導体装置の製造方法。
【０１５４】
（１９）  前記第３工程においては、前記配線層側の表面に仮支持基板を貼り合わせにより接合した後、前記ＳＯＩ基板のオリジナル支持基板を除去し、当該オリジナル支持基板に代えて前記素子層側に前記結晶欠陥導入基板を貼り合わせにより接合し、更に、前記配線層側の表面にも前記結晶欠陥導入基板を貼り合わせにより接合する（１５）に記載の半導体装置の製造方法。
【符号の説明】
【０１５５】
１…シリコン基板、２…電子ビーム、３，３ａ，３ｂ…結晶欠陥、４…イオンビーム、５，５ａ，５ｂ…結晶欠陥、１０，１０ａ，１０ｂ…支持基板、１１…支持基板、１２…ボックス層、１３…トップシリコン層、１４…素子分離層、１５…ドレイン電極、１６…ソース電極、１７…ゲート電極、１８…ゲート絶縁膜、１９…メタル配線接続プラグ、２０…第１メタル配線層、２１…第1第２間メタル配線接続プラグ、２２…第２メタル配線層、２３…第２第３間メタル配線接続プラグ、２４…第３メタル配線層、２５…メタル配線絶縁膜、３１…接着剤、３２…支持基板除去、３３…再配線絶縁膜、３４…メタル配線接続トレンチ、３５…再メタル配線層、３６…再配線保護膜、３７…ＢＧＡ、４１…仮接着剤、４２…仮支持基板、４３…支持基板除去、４４…接着剤、４５…仮支持基板剥離、４６…仮接着剤剥離、４７…再配線絶縁膜、４８…メタル配線接続トレンチ、４９…再メタル配線層、５０…再配線保護膜、６１…第１接着剤、６２…支持基板除去、６３…第２接着剤、６４…ＴＳＶ、６５…再配線絶縁膜、６６…再メタル配線層、６７…再配線保護膜、６８…ＢＧＡ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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