(57)【要約】【課題】確実にサージ保護ができる小型で製造バラツキの影響を受け難いサージ保護素子を有する半導体装置を提供する。【解決手段】ガードリング１７に寄生ｎｐｎトランジスタ１５を形成し、この寄生ｎｐｎトランジスタ１５をサージ保護素子１６とすることで、サージ保護素子１６を有する小型の半導体装置１００〜３００を提供することができる。また、寄生ｎｐｎトランジスタ１５をサージ保護素子１６とすることで、寄生ｐｎダイオード６５のサージ保護素子６６に比べて動作抵抗を小さくすることができて、サージ保護機能を向上できる。また、サージ保護素子１６を各セル４ａ毎に設けずにガードリング１７に一つのサージ保護素子１６を設けることで、サージ保護機能に対する製造バラツキ（面内バラツキ）の影響を受け難くくすることができる。【選択図】        図２
2014036137.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面層に配置された第２導電型の第１半導体領域と、該第１半導体領域の表面層に配置された活性領域と、該活性領域を取り囲み前記第１半導体領域と前記半導体基板に跨り該両者に接して配置された前記半導体基板より高濃度の第１導電型の第２半導体領域と、該第２半導体領域の表面層に配置された該第２半導体領域より高濃度の第１導電型の第３半導体領域とを備える半導体装置において、
前記第３半導体領域と前記活性領域との間の前記第２半導体領域の表面層に配置された第２導電型の第４半導体領域を有し、
前記第２半導体領域と前記第３半導体領域でガードリングを構成し、さらに前記第４半導体領域と前記第２半導体領域および前記第１半導体領域で寄生バイポーラトランジスタを構成し、該寄生バイポーラトランジスタがサージ保護素子となることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の表面層に選択的に配置された第２導電型の第１半導体領域と、該第１半導体領域の表面層に配置された第１導電型の複数の第２半導体領域と、前記第１半導体領域の表面層に前記第２半導体領域と離して配置され該第２半導体領域と交互に配置された複数の第２導電型のドレイン領域と、前記第２半導体領域の表面層に配置された第２導電型のソース領域と、該ソース領域と接して前記第２半導体領域の表面層に配置された第１導電型のコンタクト領域と、前記第1半導体領域上に選択的に配置された酸化膜と、前記第１半導体領域と前記ソース領域に挟まれた前記第２半導体領域上にゲート絶縁膜を介して配置されるゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ソース領域と前記コンタクト領域に接続されたソース電極と、を備え、
前記第１半導体領域と前記半導体基板に跨り該両者に接して配置され、前記第２半導体領域群を取り囲むように配置された第１導電型の第３半導体領域と、該第３半導体領域の表面層に配置され前記第３半導体領域より高濃度の第１導電型の第４半導体領域と、前記第４半導体領域と前記第２半導体領域との間の前記第３半導体領域の表面層に配置される第２導電型の第５半導体領域と、前記第４半導体領域と前記第５半導体領域に接続されたグランド電極と、を備え、
前記第５半導体領域は前記第２半導体領域と前記第３半導体領域との間に配置された前記ドレイン領域に対抗して配置され、前記第１半導体領域および前記第３半導体領域でガードリングを構成し、前記第１半導体領域、前記第３半導体領域および前記第５半導体領域からなる寄生バイポーラトランジスタでサージ保護素子を構成することを特徴とする半導体装置。
【請求項３】
前記第３半導体領域と前記ドレイン領域との間の距離が、前記第２半導体領域と前記ドレイン領域との間の距離より短いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２半導体領域、前記ドレイン領域および前記第５半導体領域は細長の平面形状で互いに並行に配置され、前記第５半導体領域の長手方向に直角な方向の幅が前記ソース領域の長手方向に直角な方向の幅より広いことを特徴とすることを請求項２または３に記載の半導体装置。
【請求項５】
前記第４半導体領域の平面形状が島状であり、該島状の第４半導体領域の間に前記第５半導体領域が延在していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３半導体領域の拡散深さを選択的に浅くすることを特徴とする請求項２〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ドレイン領域を第１導電型のコレクタ領域に換えて横型のＭＯＳ型電界効果トランジスタを横型の絶縁ゲート型バイポーラトランジスタに変更することを特徴とする請求項２〜６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ガードリングにＥＳＤ保護素子などのサージ保護素子を形成した半導体装置に関する。
【背景技術】
【０００２】
例えば、自動車用に使用される半導体装置は、一般に低オン抵抗、高耐量、低コストが要求される。自動車のランプ、リレー等の負荷駆動に使用されるこれらの半導体装置には、その出力端子から静電気放電（ＥＳＤ）によるサージ電圧や誘導負荷（Ｌ負荷）などからの電磁ノイズが印加されるため、低オン抵抗と共に高いサージ耐量が要求される。
【０００３】
また、集積回路において、入力端子や出力端子からサージ（例えば、ＥＳＤサージなど）が印加された場合に集積回路を構成する内部回路に過剰な電流が流れ込み破壊するのを防ぐために、ＥＳＤ保護素子などのサージ保護素子を内部回路と同一チップ上に形成されている。
【０００４】
図７は、従来の半導体装置５００の要部平面図である。図８は、図７のＢ部拡大図であり、同図（ａ）は出力段ＭＯＳＦＥＴ５０１の要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図９は、図７の半導体装置５００の電極配線の要部平面図である。
【０００５】
図７〜図９において、この半導体装置５００は、ｐ半導体基板５１の表面層に配置されるｎウェル領域５２と、このｎウェル領域５２に配置され出力段ＭＯＳＦＥＴ５０１のセルを構成する（横型のｎ型ＭＯＳＦＥＴ）ストライプ状の複数のｐウェル領域５４と、このｐウェル領域５４の表面層に配置されるストライプ状のｎソース領域５６と、ｎソース領域５６で挟まれて配置されるストライプ状のｐコンタクト領域５７を備える。ｎソース領域５６とｎウェル領域５２に挟まれるｐウェル領域５４上にゲート酸化膜４１を介して配置されポリシリコンで形成されるゲート電極６１と、ｐウェル領域５４と離して配置されるストライプ状のｎドレイン領域５５を備える。ｐウェル領域５４とｎドレイン領域５５の間にはＬＯＣＯＳ６０が配置される。ｐウェル領域５４群を取り囲むように配置されるｐウェル領域３０と、このｐウェル領域３０の表面層に配置される環状のｐ+領域３１を備える。このｐウェル領域３０およびｐ+領域３１でガードリング３２を構成する。
【０００６】
また、出力段ＭＯＳＦＥＴ５０１のセルを構成するｐウェル領域５４およびｎウェル領域５２で寄生ダイオード６５を構成し、この寄生ダイオード６５がサージ保護素子６６となる。
【０００７】
ｎウェル領域５２と離して集積回路１０２を形成するｎウェル領域２１がｐ半導体基板５１の表面層に配置される。ｎウェル領域２１は前記のｐウェル領域３０に接し、ｎウェル領域５２とｎウェル領域２１の間のｐウェル領域３０にｐ+領域３３が配置される。
【０００８】
前記の出力段ＭＯＳＦＥＴ５０１のｐウェル領域５４とｎドレイン領域５５の間のｎウェル領域５２（ドリフト領域）の距離Ｌ３より、前記のガードリング３２のｐウェル領域３０と出力段ＭＯＳＦＥＴ５０１のセル５４ａを構成するｐウェル領域５４の間のｎウェル領域５２の距離Ｌ４を長くする。これはｎドレイン領域５５にＥＳＤなどのサージが印加されたときにガードリング３２側のｐウェル領域３０とｎウェル領域５２のｐｎ接合（ハ）より先に出力段ＭＯＳＦＥＴ５０１のセル５４ａを構成するｐウェル領域５４とｎウェル領域５２のｐｎ接合（ニ）がアバランシェを起こすようにするためである。一斉にセルを構成するｐウェル領域５４とｎウェル領域５２のｐｎ接合（ニ）がアバランシェを起こすことで、サージから半導体装置５００が保護される。尚、出力段ＭＯＳＦＥＴ５０１の活性領域６８（ガードリング３２を除くデバイス領域）を構成するセル５４ａは、ｐコンタクト領域５７の中央からｎドレイン領域５５の中央までの範囲であり、ｎソース領域５６、ｐウェル領域５４、ｎドリフト領域（ｎウェル領域５２）およびｎドレイン領域５５で構成され、多数配置されている。
【０００９】
図９において、グランド配線６４、ゲート配線６１ａ、ソース電極配線６３およびドレイン電極配線６２は、Ａｌ配線となり、このＡｌ配線はｎウェル領域５２上やＬＯＣＯＳ６０上の図示しない層間絶縁膜上に配置される。
【００１０】
各電極配線と半導体領域およびゲート電極６１とゲート配線６１ａはそれぞれ層間絶縁膜に形成されたコンタクトホールを介して接続する。
図１０は、出力段ＭＯＳＦＥＴ５０１の電流（Ｉｄ）−電圧（Ｖｄ）特性図である。Ｉｄは出力段ＭＯＳＦＥＴ５０１のドレイン電流であり、Ｖｄは出力段ＭＯＳＦＥＴ５０１のドレイン電圧である。このＩｄは出力段ＭＯＳＦＥＴ５０１に流れるサージ電流や寄生トランジスタ６５のコレクタ電流も示す。また、Ｖｄは出力段ＭＯＳＦＥＴ５０１に印加されるサージ電圧や寄生ダイオード６５に印加されるサージ電圧も示す。
【００１１】
出力段ＭＯＳＦＥＴ５０１のドレイン電圧（Ｖｄ）がアバランシェ電圧に達した時点でドレイン電流（Ｉｄ）が流れ始め、ドレイン電流が大きくなるとドレイン電圧も大きくなる。ΔＩｄ／ΔＶｄがサージ保護素子６６の動作抵抗となり、サージ電流が流れたときのドレイン電圧がサージ保護素子６６の動作電圧になる。図１０の点線は製造バラツキで生じた電流−電圧特性のバラツキを示している。
【００１２】
前記のサージのうちＥＳＤサージは電荷を帯びた人または物が集積回路に触れる際に生じる高エネルギーパルスとして考えられる。このＥＳＤから集積回路を構成するＭＯＳＦＥＴを保護する方法のとして下記の特許文献が公開されている。
【００１３】
特許文献１では、ＥＳＤから集積回路を構成するＭＯＳＦＥＴを保護するために同一チップ上に保護用のサイリスタを形成している。ＥＳＤサージ印加時に集積回路を構成するＭＯＳＦＥＴがアバランッシェに突入する前に同一チップ上の別場所に形成した保護用サイリスタをブレークダウンさせることでＭＯＳＦＥＴを保護していることが記載されている。
【００１４】
また、特許文献２では、集積回路を構成するＭＯＳＦＥＴのドレインソース間を部分的に短くし、その部分を保護用サイリスタ部としている。保護用サイリスタ部のブレークダウン電圧をＭＯＳＦＥＴ部の耐圧より低くし、ＥＳＤサージ印加時に保護用サイリスタ部をオンさせて、低インピーダンス状態にすることでＭＯＳＦＥＴ部を保護することが記載されている。
【００１５】
また、特許文献３には、ｎ型ドレインを挟んでｎ型ソースに対向するようにｐ型領域とその外側にｐ型分離領域と接するようにｎ型領域を形成し、ｐｎｐトランジスタを形成することが記載されている。
【００１６】
また、特許文献４には、ｎ型ドレインに隣接してドレイン電極と接するｐアノード層を形成することでサイリスタ構造としていることが記載されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００２−９４０６３号公報
【特許文献２】特開２００５−１８３４９９号公報
【特許文献３】特開２００７−２９４６１４号公報
【特許文献４】特開２００１−３２００４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかし、前記の図７〜図９の半導体装置５００ではサージ保護素子６６は各セル５４ａに形成される寄生ダイオード６５であり、製造バラツキがあると、各セル５４ａでアバランシェ電圧にバラツキが生じる。ＥＳＤなどのサージが印加された場合、各セル５４ａが一斉に動作せずに、アバランシェ電圧の低いセル５４ａにサージ電流が集中し、図１０に示すように、寄生トランジスタ７０が微小面積でスナップバックして破壊する。
【００１９】
また、各セル５４ａが形成される活性領域６８ではガードリング３２に比べて占有面積が大きいため、活性領域６８では拡散濃度および拡散深さの面内バラツキ（製造バラツキ）が大きくなる傾向にある。このように製造バラツキがあると、サージ保護素子６６の動作抵抗と動作電圧にバラツキが生じて、動作抵抗と動作電圧が低い寄生ダイオード６５にサージ電流が集中してサージ保護機能が低下する。つまり、従来の半導体装置５００ではサージ保護機能の高低は製造バラツキの影響を受け易い。
【００２０】
また、前記の特許文献１では、同一チップ上の別の場所に保護用サイリスタを形成するため、チップ面積が大きくなる。また、別の領域に形成されるため製造工程のバラツキにより、保護用サイリスタと集積回路を構成するＭＯＳＦＥＴのブレークダウン電圧が逆転して、ＭＯＳＦＥＴの保護が困難になる場合が生じる。
【００２１】
また、特許文献２では、ＭＯＳＦＥＴ部とサイリスタ部でドリフト長が異なるため、電流が不均一に流れ、さらにＭＯＳＦＥＴ部の横方向幅Ｗが狭くなるため、ＭＯＳＦＥＴのオン電圧が大きくなるという不都合が生じる。
【００２２】
また、前記の特許文献３では、ＥＳＤ保護素子であるｐｎｐトランジスタをｐ型分離領域に接して形成していることは記載されているが、ＭＯＳトランジスタを構成するガードリングに寄生バイポーラトランジスタを形成することについては記載されていない。
【００２３】
また、前記の特許文献４では、各セル毎に保護用サイリスタが形成されているため、各セル間に製造バラツキがあるとそのバラツキの影響で特定のセルにＥＳＤサージによるサージ電流が集中して破壊し易くなる。
【００２４】
また、特許文献１〜４では、出力段ＭＯＳＦＥＴのガードリング形成箇所にＥＳＤ保護素子を一括形成することについては記載されていない。
この発明の目的は、前記の課題を解決して、確実にサージ保護ができる小型で製造バラツキの影響を受け難いサージ保護素子を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００２５】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、第１導電型の半導体基板の表面層に配置された第２導電型の第１半導体領域と、該第１半導体領域の表面層に配置された活性領域と、該活性領域を取り囲み前記第１半導体領域と前記半導体基板に跨り該両者に接して配置された前記半導体基板より高濃度の第１導電型の第２半導体領域と、該第２半導体領域の表面層に配置された該第２半導体領域より高濃度の第１導電型の第３半導体領域とを備える半導体装置において、
前記第３半導体領域と前記活性領域との間の前記第２半導体領域の表面層に配置された第２導電型の第４半導体領域を有し、
前記第２半導体領域と前記第３半導体領域でガードリングを構成し、さらに前記第４半導体領域と前記第２半導体領域および前記第１半導体領域で寄生バイポーラトランジスタを構成し、該寄生バイポーラトランジスタがサージ保護素子となる構成とする。
【００２６】
また、特許請求の範囲の請求項２記載の発明によれば、第１導電型の半導体基板の表面層に選択的に配置された第２導電型の第１半導体領域と、該第１半導体領域の表面層に配置された第１導電型の複数の第２半導体領域と、前記第１半導体領域の表面層に前記第２半導体領域と離して配置され該第２半導体領域と交互に配置された複数の第２導電型のドレイン領域と、前記第２半導体領域の表面層に配置された第２導電型のソース領域と、該ソース領域と接して前記第２半導体領域の表面層に配置された第１導電型のコンタクト領域と、前記第1半導体領域上に選択的に配置された酸化膜と、前記第１半導体領域と前記ソース領域に挟まれた前記第２半導体領域上にゲート絶縁膜を介して配置されるゲート電極と、前記ドレイン領域に接続されたドレイン電極と、前記ソース領域と前記コンタクト領域に接続されたソース電極と、を備え、前記第１半導体領域と前記半導体基板に跨り該両者に接して配置され、前記第２半導体領域群を取り囲むように配置された第１導電型の第３半導体領域と、該第３半導体領域の表面層に配置され前記第３半導体領域より高濃度の第１導電型の第４半導体領域と、前記第４半導体領域と前記第２半導体領域との間の前記第３半導体領域の表面層に配置される第２導電型の第５半導体領域と、前記第４半導体領域と前記第５半導体領域に接続されたグランド電極と、を備え、前記第５半導体領域は前記第２半導体領域と前記第３半導体領域との間に配置された前記ドレイン領域に対抗して配置され、前記第１半導体領域および前記第３半導体領域でガードリングを構成し、前記第１半導体領域、前記第３半導体領域および前記第５半導体領域からなる寄生バイポーラトランジスタでサージ保護素子を構成する。
【００２７】
また、特許請求の範囲の請求項３記載の発明によれば、請求項２に記載の発明において、前記第３半導体領域と前記ドレイン領域との間の距離が、前記第２半導体領域と前記ドレイン領域との間の距離より短いとよい。
【００２８】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項２または３に記載の発明において、前記第２半導体領域、前記ドレイン領域および前記第５半導体領域は細長の平面形状で互いに並行に配置され、前記第５半導体領域の長手方向に直角な方向の幅が前記ソース領域の長手方向に直角な方向の幅より広いとよい。
【００２９】
また、特許請求の範囲の請求項５に記載の発明によれば、請求項４に記載の発明において、前記第４半導体領域の平面形状が島状であり、該島状の第４半導体領域の間に前記第５半導体領域が延在しているとよい。
【００３０】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項２〜５のいずれか一項に記載の発明において、前記第３半導体領域の拡散深さを選択的に浅くするとよい。
また、特許請求の範囲の請求項７に記載の発明によれば、請求項２〜６のいずれか一項に記載の発明において、前記ドレイン領域を第１導電型のコレクタ領域に換えて横型のＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）を横型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に変更するとよい。
【発明の効果】
【００３１】
この発明によると、ガードリングに寄生バイポーラトランジスタを形成し、この寄生バイポーラトランジスタをサージ保護素子とすることで、サージ保護素子を有する小型の半導体装置を提供することができる。
【００３２】
また、寄生バイポーラトランジスタをサージ保護素子とすることで、寄生ダイオードのサージ保護素子に比べて動作抵抗を小さくすることができて、サージ保護機能を向上できる。
【００３３】
また、サージ保護素子を各セル毎に設けずにガードリングに一つのサージ保護素子を設けることで、サージ保護機能に対する製造バラツキ（面内バラツキ）の影響を受け難くくすることができる。
【図面の簡単な説明】
【００３４】
【図１】この発明の第１実施例に係る半導体装置１００の要部平面図である。
【図２】図１のＡ部拡大図であり、（ａ）は出力段ＭＯＳＦＥＴの要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図３】図１の半導体装置１００の電極配線の要部平面図である。
【図４】出力段ＭＯＳＦＥＴ１０１の電流（Ｉｄ）−電圧（Ｖｄ）特性図である。
【図５】この発明の第２実施例に係る半導体装置２００の要部平面図である。
【図６】この発明の第３実施例に係る半導体装置３００の要部断面図である。
【図７】従来の半導体装置５００の要部平面図である
【図８】図７のＢ部拡大図であり、（ａ）は出力段ＭＯＳＦＥＴ５０１の要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図９】図７の半導体装置５００の電極配線の要部平面図である。
【図１０】出力段ＭＯＳＦＥＴ５０１の電流（Ｉｄ）−電圧（Ｖｄ）特性図である。
【発明を実施するための形態】
【００３５】
実施の形態を以下の実施例で説明する。
＜実施例１＞
図１は、この発明の第１実施例に係る半導体装置１００の要部平面図である。図２は、図１のＡ部拡大図であり、同図（ａ）は出力段ＭＯＳＦＥＴの要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。図３は、図１の半導体装置１００の電極配線の要部平面図である。
【００３６】
図１〜図３において、この半導体装置１００はサージ保護素子１６を有し、このサージ保護素子１６はガードリング１７に形成された寄生トランジスタ１５で構成される。このサージ保護素子１６はＥＳＤ保護素子などである。
【００３７】
この半導体装置１００は、例えば、比抵抗が１００Ω・ｃｍ〜１５０Ω・ｃｍ程度のｐ半導体基板１の表面層に配置される、例えば、ドーズ量が３×１０12ｃｍ-2程度で拡散深さが８μｍ程度のｎウェル領域２を備える。また、このｎウェル領域２に配置され出力段ＭＯＳＦＥＴ１０１のセル４ａを構成する、例えば、ドーズ量が１．６×１０13ｃｍ-2程度で拡散深さが３μｍ程度の（横型のｎ型ＭＯＳＦＥＴ）ストライプ状の複数のｐウェル領域４を備える。また、このｐウェル領域４の表面層に配置される、例えば、ドーズ量が２×１０15ｃｍ-2程度で拡散深さが０．５μｍ程度のストライプ状のｎソース領域６を備える。また、ｎソース領域６で挟まれて配置されるストライプ状のｐコンタクト領域７を備える。ｎソース領域６とｎウェル領域２に挟まれるｐウェル領域４上にゲート酸化膜２５を介して配置されポリシリコンで形成されるゲート電極１１と、ｐウェル領域４と離して配置されるストライプ状のｎドレイン領域５を備える。ｐウェル領域４とｎドレイン領域５の間にはＬＯＣＯＳ１０（選択酸化膜）が配置される。ｐウェル領域４群を取り囲むように配置される、例えば、ドーズ量が１．６×１０13ｃｍ-2程度で拡散深さが３μｍ程度のｐウェル領域３と、このｐウェル領域３の表面層に配置される環状のｐ+領域９と、このｐ+領域９と接し、ｐ+領域９の内側でｐウェル領域４と対向するように配置される、例えば、ドーズ量が２×１０15ｃｍ-2程度で拡散深さが０．５μｍ程度のストライプ状のｎ+領域８を備える。このｐウェル領域３およびｐ+領域９でガードリング１７を構成する。このｐ+領域９はガードリング１７の電位をグランド電位に安定化させる働きをする。また、図１では、ｎ+領域８はストライプ状のｎドレイン領域５に対向するように、またｎドレイン領域５の長さＶと同じ長さで配置されている。しかし、このｎ+領域８は、環状に配置したり、複数に分けて配置される場合もある。ｎ+領域８を環状に配置する場合は図３で示すように、ｎ+領域８上をＡｌ配線（ドレイン電極配線１２など）が通ることになるので、ｎ+領域８の電位が不安定になり易く好ましくない。
【００３８】
前記のｎ+領域８、ｐウェル領域３およびｎウェル領域２で寄生トランジスタ１５を構成し、この寄生トランジスタ１５がサージ保護素子１６となる。
ｎウェル領域２と離して集積回路１０２（内部回路）を形成するｎウェル領域２１がｐ半導体基板１の表面層に配置される。ｎウェル領域２１は前記のｐウェル領域３に接し、ｎウェル領域２とｎウェル領域２１の間のｐウェル領域３にｐ+領域２０が配置される。このｐ+領域２０は出力段ＭＯＳＦＥＴ１０１と集積回路１０２の間を電気的に分離する分離領域である。
【００３９】
前記の出力段ＭＯＳＦＥＴ１０１のｐウェル領域４とｎドレイン領域５の間のｎウェル領域２（ドリフト領域）の距離Ｌ１より、前記のガードリングのｐウェル領域３と出力段ＭＯＳＦＥＴ１０１のｎドレイン領域５の間のｎウェル領域２の距離Ｌ２を短くする。これはｎドレイン領域５にＥＳＤなどのサージが印加されたときにガードリング１７側のｐウェル領域３とｎウェル領域２のｐｎ接合（イ）が、ｐウェル領域４とｎウェル領域２のｐｎ接合（ロ）より先にアバランシェを起こすようにするためである。ガードリング１７のｐウェル領域３とｎウェル領域２のｐｎ接合（イ）がアバランシェを先に起こすことで、ガードリング１７に形成される寄生トランジスタ１５が動作を開始して、サージから半導体装置１００を確実に保護できる。
【００４０】
また、前記したように、ｐ+領域９はｐウェル領域３からはみ出して出力段ＭＯＳＦＥＴ１０１の活性領域１８を取り囲んでいる。出力段ＭＯＳＦＥＴ１０１の活性領域１８を構成するセル４ａは、ｐコンタクト領域７の中央からｎドレイン領域の中央までの範囲であり、ｎソース領域６、ｐウェル領域４、ｎドリフト領域（ｎウェル領域２）およびｎドレイン領域５で構成され、多数配置されている。
【００４１】
この出力段ＭＯＳＦＥＴ１０１は、横型のｎチャネル型ＭＯＳＦＥＴであり、各セル４ａはストライプ状であり、ゲート構造はプレーナ構造である。
前記したように、ガードリング１７に寄生トランジスタ１５を配置し、この寄生トランジスタ１５をＥＳＤ保護素子などのサージ保護素子１６として用いる。ＥＳＤなどのサージが印加されたとき、この寄生トランジスタ１５をオンさせることで、サージから内部回路である集積回路１０２を保護することができる。
【００４２】
このサージ保護素子１６は出力段ＭＯＳＦＥＴ１０１のガードリング１７に形成されるため、出力段ＭＯＳＦＥＴ１０１と異なる箇所にサージ保護素子を形成する場合に比べてチップ面積を小さくすることができる。
【００４３】
また、出力段ＭＯＳＦＥＴ１０１を構成する多数のセル４ａにそれぞれサージ保護素子１６を設けずに、ガードリング１７に一つのサージ保護素子１６を設けているので、サージ保護機能は製造バラツキの影響を受け難くい。
【００４４】
また、ガードリング１７にサージ保護素子１６を形成しているので、サージ保護素子１６の形成が出力段ＭＯＳＦＥＴ１０１の諸特性に影響を及ぼすことがない。
また、従来の寄生ダイオード６５に比べて、寄生トランジスタ１５のサージ保護素子１６は動作抵抗が小さくなるため、出力段ＭＯＳＦＥＴ１０１や内部回路となる集積回路１０２を確実にサージから保護することができる。
【００４５】
尚，図３において、グランド電極配線１４、ゲート配線１１ａ、ソース電極配線１３およびドレイン電極配線１２は、ＡｌまたはＡｌ合金配線からなり、これら配線はｎウェル領域２上やＬＯＣＯＳ１０上の図示しない層間絶縁膜上に配置される。各電極配線（１２、１３、１４）と半導体領域（５、６、７、８、９）およびゲート電極１１とゲート配線１１ａはそれぞれ層間絶縁膜（図示せず）に形成されたコンタクトホールを介して接続する。図示しないがｎドレイン領域５と接続するドレイン電極１２とｎソース領域６に接続するソース電極１３はソース−ドレイン間の層間絶縁膜（図示せず）上に延在させてフィールドプレート構造とすることができる。しかし、最外端に配置されるドレイン電極１２は、ｐウェル領域３との間にフィールドプレート構造を形成しなくてもよい。これは、サージが印加されたときに、この箇所での電界強度を高めて早く寄生トランジスタ１５をオン状態にするためである。
【００４６】
図４は、出力段ＭＯＳＦＥＴ１０１の電流（Ｉｄ）−電圧（Ｖｄ）特性図である。参考までに従来の出力段ＭＯＳＦＥＴ５０１の電流（Ｉｄ）−電圧（Ｖｄ）特性図も示した。Ｉｄは出力段ＭＯＳＦＥＴ１０１のドレイン電流であり、Ｖｄは出力段ＭＯＳＦＥＴ１０１のドレイン電圧である。このＩｄは出力段ＭＯＳＦＥＴ１０１に流れるサージ電流や寄生トランジスタ１５のコレクタ電流も示す。また、Ｖｄは出力段ＭＯＳＦＥＴ１０１に印加されるサージ電圧や寄生トランジスタ１５に印加されるサージ電圧も示す。
【００４７】
出力段ＭＯＳＦＥＴ１０１のドレイン電極配線１２にＥＳＤなどのサージが印加されると、寄生トランジスタ１５のｎコレクタ領域（ｎウェル領域２）とｐベース領域（ｐウェル領域３）のｐｎ接合（イ）でアバランシェが起こる。このアバランシェ電流のうち正孔電流は寄生トランジスタ１５のベース電流となり、このベース電流とベース抵抗（ｐベース領域の横方向抵抗Ｒ）でｐベース領域（ｐウェル領域３）の電位が上昇する。ｐベース領域の電位が上昇することで、ｎエミッタ領域（ｎ+領域８）からｐベース領域（ｐウェル領域３）へ電子が注入され寄生トランジスタ１５がオン（スナップバック）する。この寄生トランジスタ１５がスナップバックすると寄生トランジスタ１５の動作抵抗は低い状態になり出力段ＭＯＳＦＥＴ１０１や内部回路である集積回路１０２をサージから保護する。
【００４８】
前記したように、ｐウェル領域３とｐウェル領域４を同時に形成し、ｎ+領域８とｎソース領域６を同時に形成し、不純物濃度（ドーズ量）と拡散深さを同じにした場合、ｎ+領域８（ｎエミッタ領域）の横幅Ｗを広くすると、その直下のｐウェル領域３（ｐベース領域）の横方向抵抗Ｒ（ベース抵抗）が大きくなり、寄生トランジスタ１５は動作し易くなる。その結果、サージの保護機能を向上させることができる。
【００４９】
また、前記のｎソース領域６の横幅Ｔより、前記のｎ+領域８の横幅Ｗを広くすると、ｎソース領域６直下のｐウェル領域４の横方向抵抗Ｒ１よりｎ+領域８直下のｐウェル領域３の横方向抵抗Ｒが大きくなる。これにより、寄生トランジスタ１５がセル４ａに形成される寄生トランジスタ１５ａより早くオンしてサージ保護素子１６の役割を確実に果たすことができる。
【００５０】
また、前記のｎ+領域８の横幅Ｗとｐ+領域９の横幅Ｑを足した値を一定にした場合、前記のｎ+領域８の横幅Ｗをｐ+領域９の横幅Ｑに対して１倍〜５倍程度にするとよい。
その理由は、ｎ+領域８の横幅Ｗの割合が１倍未満になるとサージの保護機能が低下するためである。一方、ｎ+領域８の横幅Ｗの割合が５倍超になると、それに対応してｐ+領域９の横幅Ｑが狭くなり、サージ電流密度が高まって破損することがあるためである。
【００５１】
また、ｐベース領域（ｐウェル領域４）の不純物濃度を低く設定すると、ｐベース領域の横方向抵抗Ｒが大きくなり、寄生トランジスタ１５が一層動作し易くなる。その結果、サージの保護機能をさらに向上できる。
【００５２】
また、出力段ＭＯＳＦＥＴ１０１の外周部のガードリング１７に一つのサージ保護素子１６を形成しているため、図７の従来の半導体装置５００のサージ保護素子６６に比べて製造バラツキの影響は受けにくい。これは、寄生トランジスタ１５の占める面積が、寄生ダイオード６５の占める面積に比べて小さいために、拡散濃度や拡散深さの面内バラツキが小さくなるためである。
＜実施例２＞
図５は、この発明の第２実施例に係る半導体装置２００の要部平面図である。第１実施例の半導体装置１００との違いは、ｐ+領域９を島状に形成し、寄生トランジスタ１５を構成するｎ+領域８を部分的に広げた点である。
【００５３】
ｐ+領域９の平面形状を島状に形成し、ｎ+領域８の平面形状を櫛の歯状（凹凸状）に形成しｐ+領域９の間にｎ+領域８が延在することでｎエミッタ領域（ｎ+領域８）の面積が広くなり、ｎエミッタ領域直下のｐウェル領域３に流れる横方向電流の経路が長くなる。その結果、ｐベース領域（ｐウェル領域３）の横方向抵抗Ｒが大きくなり、寄生トランジスタ１５は動作し易くなる。その結果、サージの保護機能を向上させることができる。
＜実施例３＞
図６は、この発明の第３実施例に係る半導体装置３００の要部断面図である。第１実施例の半導体装置１００との違いは、ｎ+領域８下およびｐ+領域９下のｐベース領域（ｐウェル領域３）の一部を浅く形成した点である。ｎエミッタ領域（ｎ+領域８）直下のｐベース領域の一部を浅くすることで、ｐベース領域（ｐ+領域９）の横方向抵抗Ｒが大きくなり、寄生トランジスタ１５が動作し易くなる。その結果、サージの保護機能を向上させることができる。
【００５４】
前記の実施例1〜実施例３の効果を以下に纏めて示す。
１）ガードリング１７に寄生トランジスタ１５を形成し、この寄生トランジスタ１５をサージ保護素子１６とすることで、サージ保護素子１６を有する小型の半導体装置１００〜３００を提供することができる。
２）寄生トランジスタ１５をサージ保護素子１６とすることで、寄生ダイオード６５のサージ保護素子６６に比べて動作抵抗を小さくすることができて、サージ保護機能を向上できる。
３）サージ保護素子１６を各セル４ａ毎に設けずにガードリング１７に一つのサージ保護素子１６を設けることで、サージ保護機能に対する製造バラツキ（面内バラツキ）の影響を受け難くくすることができる。
４）ガードリング１７にサージ保護素子１６を形成するので、出力段ＭＯＳＦＥＴ１０１の特性（耐圧、オン電圧）は影響を受けない。
【００５５】
尚、以上の各実施例において、ｎドレイン領域５をｐコレクタ領域に換えて横型ＭＯＳＦＥＴを横型ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に変更しても構わない。
また、説明は省略するが、前記の実施例１〜実施例３を組み合わせてもよい。
【符号の説明】
【００５６】
１    ｐ半導体基板
２    ｎウェル領域
３    ｐウェル領域
４    ｐウェル領域
４ａ  セル
５    ｎドレイン領域
６    ｎソース領域
７    ｐコンタクト領域
８    ｎ+領域
９    ｐ+領域
１０    ＬＯＣＯＳ
１１    ゲート電極
１１ａ  ゲート配線
１２    ドレイン電極配線
１３    ソース電極配線
１４    グランド電極配線
１５，１５ａ  寄生トランジスタ
１６    サージ保護素子
１７    ガードリング
１８    活性領域
２０    ｐ+領域
２１    ｎウェル領域
１００，２００，３００  半導体装置
１０１  出力段ＭＯＳＦＥＴ
１０２  集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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