(57)【要約】【課題】誤動作を低減すること。【解決手段】制御回路３４は、終端制御信号ＳＯＤＴと内部ストローブ信号ＤＱＳｉと終了信号ＢＳＴＰに基づいて、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴ、ストローブイネーブル信号ＤＱＳＥＮを生成する。信号生成回路３７は、各伝送路Ｌ１，Ｌ２を、伝送路Ｌ１，Ｌ２の特性インピーダンスよりも高い終端抵抗値にて終端するとともに、各伝送路Ｌ１，Ｌ２の終端電位をオフセットするように、制御信号を生成する。そして、信号生成回路３７は、各伝送路Ｌ１，Ｌ２を、伝送路Ｌ１，Ｌ２の特性インピーダンスに対応する終端抵抗値にて終端するとともに、各伝送路Ｌ１，Ｌ２の終端電位をオフセットするように、制御信号を生成する。【選択図】図２
2014075624.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位によりプリアンブルを指定する受信信号を受信する受信回路であって、
終端制御信号に応じて活性化又は非活性化し、活性化時に前記受信信号が伝送される伝送路を終端する終端抵抗と、
前記伝送路の電位が前記第１の電位か、前記第１の電位と異なる第２の電位か、を検出する検出部と、
前記終端抵抗の抵抗値を調整する調整部と
を有し、
前記調整部は、
前記終端抵抗を活性化する前記終端制御信号に応じて、前記終端抵抗の抵抗値を、前記検出部が前記伝送路の電位が前記第１の電位であると検出したときに、前記伝送路の特性インピーダンスよりも高い第１の抵抗値に調整し、
前記終端抵抗の抵抗値を、前記検出部が前記伝送路の電位が前記第２の電位であると検出したときに、前記伝送路の特性インピーダンスに対応する第２の抵抗値に調整すること、
を特徴とする受信回路。
【請求項２】
前記調整部は、前記検出部が前記伝送路の電位が前記第２の電位と検出した信号に応じて前記終端抵抗の抵抗値を前記第２の抵抗値に調整すること、
を特徴とする請求項１に記載の受信回路。
【請求項３】
前記調整部は、前記検出部が前記プリアンブルを検出した場合に、前記終端抵抗の抵抗値を、前記伝送路の電位が電源電圧範囲の中央となるような、前記伝送路の特性インピーダンスに対応する第３の抵抗値に調整することを特徴とする請求項２に記載の受信回路。
【請求項４】
前記検出部の出力信号の電位変化をカウントし、カウント値に応じた検出信号を出力するカウンタを有し、
前記調整部は、前記カウンタから出力される検出信号に応じて、前記終端抵抗の抵抗値を、前記第１の抵抗値に調整すること、
を特徴とする請求項３に記載の受信回路。
【請求項５】
前記終端抵抗は、前記伝送路と高電位側の電源配線との間に介在される第１の終端抵抗と、前記伝送路と低電位側の電源配線との間に介在される第２の終端抵抗とを含み、
前記調整部は、前記第１の終端抵抗の抵抗値、前記第２の終端抵抗の抵抗値、及び前記第１の終端抵抗の抵抗値と前記第２の終端抵抗の抵抗値との比を調整することを特徴とする請求項１〜４のうちの何れか一項に記載の受信回路。
【請求項６】
前記受信信号は差動信号であって、第１及び第２の伝送路に伝送され、
前記終端抵抗は、前記第１及び第２の伝送路を駆動する電位をそれぞれ設定する第１及び第２終端抵抗を含み、
前記検出部は、第１及び第２の伝送路の電位差を検出し、
前記調整部は、前記第１及び第２の終端抵抗の抵抗値を、前記検出部が前記第１及び第２の伝送路の電位差を前記第２の電位であると検出する値に調整することを特徴とする請求項１〜５のうちの何れか一項に記載の受信回路。
【請求項７】
第１の電位によりプリアンブルを指定する受信信号を受信する受信回路の制御方法であって、
終端制御信号に応じて活性化又は非活性化し、活性化時に前記受信信号が伝送される伝送路を終端する終端抵抗と、
前記伝送路の電位が前記第１の電位か、前記第１の電位と異なる第２の電位か、を検出する検出部と、
前記終端抵抗の抵抗値を調整する調整部と
を有し、
前記終端抵抗を活性化する前記終端制御信号に応じて、前記終端抵抗の抵抗値を、前記検出部が前記伝送路の電位が前記第１の電位であると検出したときに、前記伝送路の特性インピーダンスよりも高い第１の抵抗値に調整し、
前記終端抵抗の抵抗値を、前記検出部が前記伝送路の電位が前記第２の電位であると検出したときに、前記伝送路の特性インピーダンスに対応する第２の抵抗値に調整すること、
を特徴とする受信回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
受信回路、受信回路の制御方法に関する。
【背景技術】
【０００２】
従来、２つの半導体装置は、互いの通信にデータストローブ信号を用いている。例えば、システムＬＳＩに接続されたメモリは、データストローブ信号を出力するとともに、そのデータストローブ信号に同期してデータを出力する。システムＬＳＩに含まれる通信回路は、データストローブ信号の立ち上がりエッジ及び立ち下がりエッジに同期してメモリからのデータを読み込む。そして、システムＬＳＩに含まれる所定の機能を有する内部回路（例えば、中央演算処理装置：ＣＰＵ）は、その読み込んだデータを処理する。
【０００３】
データストローブ信号を伝達する伝送路（信号線）は、システムＬＳＩからメモリへデータを送信する場合にも用いられる。つまり、上記の伝送路は、双方向の通信に用いられる。このため、システムＬＳＩの通信回路とメモリに含まれる通信回路は、通信を行わないときに、上記の伝送路をハイインピーダンス状態にする。そして、通信回路は、データの送信を開始するときに、上記の伝送路をプリアンブル状態とする。例えば、メモリからシステムＬＳＩにデータを送信する場合、メモリの通信回路は、上記の伝送路のプリアンブル状態、例えばＬレベルへ（低電位電源電圧）と遷移させる。システムＬＳＩの通信回路は、プリアンブル検出回路を有し、その検出回路が伝送路のプリアンブル状態（Ｌレベルへの遷移）を検出すると、プリアンブル状態に続くデータストローブ信号に同期してデータを取り込む（例えば、特許文献１〜３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１５７９１９号公報
【特許文献２】特開２０１１−１７６８１６号公報
【特許文献３】特開２０１１−１９８４１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、伝送路をロウインピーダンス状態からハイインピーダンス状態に切り替えたとき、伝送路の反射により伝送路のレベルが大きく変動するノイズ波形となる場合がある。このようなノイズ波形は、受信回路において意図しない動作を引き起こす、つまり誤動作の要因となる。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１の電位によりプリアンブルを指定する受信信号を受信する受信回路であって、終端制御信号に応じて活性化又は非活性化し、活性化時に前記受信信号が伝送される伝送路を終端する終端抵抗と、前記伝送路の電位が前記第１の電位か、前記第１の電位と異なる第２の電位か、を検出する検出部と、前記終端抵抗の抵抗値を調整する調整部とを有し、前記調整部は、前記終端抵抗を活性化する前記終端制御信号に応じて、前記終端抵抗の抵抗値を、前記検出部が前記伝送路の電位が前記第１の電位であると検出したときに、前記伝送路の特性インピーダンスよりも高い第１の抵抗値に調整し、前記終端抵抗の抵抗値を、前記検出部が前記伝送路の電位が前記第２の電位であると検出したときに、前記伝送路の特性インピーダンスに対応する第２の抵抗値に調整する。
【発明の効果】
【０００７】
本発明の一観点によれば、誤動作を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】システムの概略説明図である。
【図２】インタフェース回路の回路図である。
【図３】出力バッファの回路図である。
【図４】信号生成回路の回路図である。
【図５】終端回路の回路図である。
【図６】（ａ）（ｂ）は終端回路の状態を示す説明図である。
【図７】（ａ）〜（ｄ）は終端回路の等価回路図である。
【図８】インタフェース回路の動作を示す波形図である。
【図９】比較例の波形図である。
【発明を実施するための形態】
【０００９】
以下、一実施形態を説明する。
図１に示すように、システムは、制御装置１０と、制御装置１０によってアクセスされるメモリ装置２０とを有している。制御装置１０は、例えば１つのチップ（半導体集積回路装置、例えばＳＯＣ：System on Chip）である。メモリ装置２０は、同期式の半導体記憶装置、例えばＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）である。
【００１０】
制御装置１０は、コア回路１１，メモリコントローラ１２，インタフェース回路１３を有している。
コア回路１１は、実行する処理に応じて、メモリ装置２０のデータを読み込むためのリード要求と、そのデータが格納されたアドレスとをメモリコントローラ１２に出力する。また、コア回路１１は、メモリ装置２０にデータを書き込むためのライト要求と、そのデータを格納するアドレスとをメモリコントローラ１２に出力する。なお、コア回路１１は、例えば中央処理装置（Central Processing Unit:ＣＰＵ）である。
【００１１】
メモリコントローラ１２は、当該メモリコントローラ１２の内部クロック信号ＣＬＫを、インタフェース回路１３を介して相補のクロック信号ＣＫ，ＸＣＫとしてメモリ装置２０に供給する。
【００１２】
また、メモリコントローラ１２は、コア回路１１からの要求に応じて、インタフェース回路１３を介してメモリ装置２０にアクセスする。例えばコア回路１１からの要求がリード要求の場合には、メモリコントローラ１２は、インタフェース回路１３を介してコマンドＣＭＤ（ここでは、リードコマンド）及びアドレスをメモリ装置２０に供給する。メモリ装置２０は、リードコマンドに応答し、該当アドレスから読み出したデータ列ＤＱと、そのデータ列ＤＱの電位の遷移タイミングに同期したデータストローブ信号（ストローブ信号）ＤＱＳとを、インタフェース回路１３を介してメモリコントローラ１２に出力する。メモリ装置２０は、相補のクロック信号ＣＫ，ＸＣＫの電位の遷移タイミングに同期してデータ列ＤＱをバースト出力する、すなわちメモリコントローラ１２の内部クロック信号（図示略）と同じ周波数でデータ列ＤＱをバースト出力する。ここで、バースト出力とは、与えられた先頭のアドレスから、連続したアドレスに格納されたデータを順次出力することを指す。一方、コア回路１１からの要求がライト要求の場合には、メモリコントローラ１２は、インタフェース回路１３を介してライトコマンド、データ列ＤＱ、ストローブ信号ＤＱＳ、及びデータ列ＤＱを書き込むアドレスをメモリ装置２０に供給する。すると、メモリ装置２０は、該当するアドレスにデータ列ＤＱを記憶する。
【００１３】
インタフェース回路１３は、ストローブ信号ＤＱＳに応じてメモリ装置２０との間でデータ列ＤＱの授受を行う。すなわち、インタフェース回路１３は、リード動作時に、メモリ装置２０から供給されるストローブ信号ＤＱＳに応じてタイミング調整された内部ストローブ信号を生成し、その内部ストローブ信号に同期してデータ列ＤＱを取り込み、その取り込んだデータ列ＤＱをメモリコントローラ１２に出力する。また、インタフェース回路１３は、ライト動作時に、メモリコントローラ１２から受け取ったデータ列ＤＱ及びストローブ信号ＤＱＳをメモリ装置２０に出力する。
【００１４】
次に、インタフェース回路１３の構成例を説明する。
図２に示すように、インタフェース回路１３は、出力バッファ３１、入力バッファ３２、カウンタ３３、制御回路３４、アンド回路３５を有している。
【００１５】
出力バッファ３１は、バッファ回路３６、信号生成回路３７、終端回路３８を有している。
バッファ回路３６には、メモリコントローラ１２からメモリ装置２０に対して送信するための送信信号ＴＸ１が供給される。バッファ回路３６は、差動出力バッファであり、非反転出力端子が第１の伝送路Ｌ１に接続され、反転出力端子が第２の伝送路Ｌ２に接続されている。バッファ回路３６は、送信信号ＴＸ１のレベルと等しいストローブ信号ＤＱＳを出力するとともに、送信信号ＴＸ１のレベルを論理反転したレベルの反転ストローブ信号ｘＤＱＳを出力する。また、バッファ回路３６は、スリーステートバッファであり、メモリコントローラ１２から供給されるＬレベルの制御信号ＴＸＣに応答してストローブ信号ＤＱＳ，ｘＤＱＳを出力し、Ｈレベル（高電位電源電圧）の制御信号ＴＸＣに応答して出力端子をハイインピーダンス（Ｈｉ−Ｚ）状態とする。
【００１６】
信号生成回路３７には、終端制御信号ＳＯＤＴが供給される。また、信号生成回路３７には、後述する制御回路にて生成されたオフセットイネーブル信号ＯＦＥＮと標準終端信号ＮＲＴが供給される。信号生成回路３７は、終端制御信号ＳＯＤＴ、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴに基づいて、終端回路３８に対する制御信号を生成する。信号生成回路３７は、調整部の一例である。
【００１７】
終端回路３８は、伝送路Ｌ１と高電位電源電圧ＶＤＥを供給する配線（以下、電源配線ＶＤＥ）との間に接続される終端抵抗ＲＴ１ａと、伝送路Ｌ１と低電位電源電圧ＶＳＳを供給する配線（以下、電源配線ＶＳＳ）との間に接続される終端抵抗ＲＴ１ｂを含む。また、終端回路３８は、伝送路Ｌ２と高電位側の電源配線ＶＤＥとの間に接続される終端抵抗ＲＴ２ａと、伝送路Ｌ２と低電位側の電源配線ＶＳＳとの間に接続される終端抵抗ＲＴ２ｂを含む。終端抵抗ＲＴ１ａ，ＲＴ１ｂは、それぞれの抵抗値が変更可能である。同様に、終端抵抗ＲＴ１ａ，ＲＴ２ｂは、それぞれの抵抗値が変更可能である。終端回路３８は、終端制御信号ＳＯＤＴと信号生成回路３７から出力される制御信号に基づいて活性化又は非活性化する。活性化した終端回路３８は、信号生成回路３７から出力される制御信号に応じた抵抗値にて伝送路Ｌ１，Ｌ２を終端する。そして、非活性化した終端回路３８は、伝送路Ｌ１，Ｌ２を終端しない。
【００１８】
入力バッファ３２は、伝送路Ｌ１，Ｌ２におけるストローブ信号ＤＱＳ，ｘＤＱＳのレベルに応じたレベルの内部ストローブ信号ＤＱＳｉを出力する。入力バッファ３２は検出部の一例である。ストローブ信号ＤＱＳ，ｘＤＱＳは受信信号の一例である。入力バッファ３２の非反転入力端子は伝送路Ｌ１に接続され、反転入力端子は伝送路Ｌ２に接続されている。入力バッファ３２は、伝送路Ｌ１，Ｌ２を介してメモリ装置２０から供給されるストローブ信号ＤＱＳ，ｘＤＱＳの電圧差に基づいて、内部ストローブ信号ＤＱＳｉを出力する。例えば、入力バッファ３２は、ストローブ信号ＤＱＳ，ｘＤＱＳの差電圧ΔＶ（＝ストローブ信号ＤＱＳの電圧値ＶDQS−ストローブ信号ｘＤＱＳの電圧値ＶxDQS）がしきい値Ｖｔｈ以上のときに第１の電位の内部ストローブ信号ＤＱＳｉを出力し、差電圧ΔＶがしきい値Ｖｔｈより小さいときに第２の電位の内部ストローブ信号ＤＱＳｉを出力する。第２の電位は、ストローブ信号ＤＱＳにおいて、プリアンブルとポストアンブルを示す電位と等しく、例えば低電位電源電圧（Ｌレベル）である。第１の電位は第２の電位と異なる電位であり、例えば高電位電源ＶＤ電圧（Ｈレベ）ルである。
【００１９】
カウンタ３３は、入力バッファ３２から出力される内部ストローブ信号ＤＱＳｉのレベル変化に応じてカウント値をカウントアップ（例えば、［＋１］）する。カウンタ３３には、メモリ装置２０が連続的に出力するデータの数に応じたカウント終値が設定されている。このカウント終値は、例えば、メモリコントローラ１２を介してコア回路１１により供給され、レジスタに記憶される。カウンタ３３は、内部ストローブ信号ＤＱＳｉのレベル変化をカウントしたカウント値とカウント終値とを比較し、比較結果に応じて所定レベル（例えば、Ｈレベル）の終了信号ＢＳＴＰを出力する。このＨレベルの終了信号ＢＳＴＰが出力されるタイミングは、メモリ装置２０から制御装置１０に対してバースト転送されるデータが終了するタイミングに対応する。つまり、カウンタ３３は、メモリ装置２０から制御装置１０に対して連続的に転送される複数データのうち、最後のデータに対応するストローブ信号ＤＱＳに応じてＨレベルの終了信号ＢＳＴＰを出力する。なお、カウンタ３３は、所定のタイミング（例えば、内部ストローブ信号ＤＱＳｉの次の立ち上がりタイミング）で終了信号ＢＳＴＰをリセットする。
【００２０】
制御回路３４は、終端制御信号ＳＯＤＴと内部ストローブ信号ＤＱＳｉと終了信号ＢＳＴＰに基づいて、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴ、ストローブイネーブル信号ＤＱＳＥＮを生成する。制御回路３４は、調整部の一例である。
【００２１】
オフセットイネーブル信号ＯＦＥＮは、出力バッファ３１の終端回路３８による伝送路Ｌ１，Ｌ２における終端レベル（終端電位）のオフセットを有効又は無効にするための信号である。
【００２２】
ストローブ信号ＤＱＳを伝達する伝送路Ｌ１の終端電位は、出力バッファ３１の電源電圧範囲の中間電圧Ｖｍと、中間電圧Ｖｍより高電位側のオフセット電圧ＶＯＦ１に設定されている。反転ストローブ信号ｘＤＱＳを伝達する伝送路Ｌ２の終端電位は、中間電圧Ｖｍと、中間電圧Ｖｍより低電位側のオフセット電圧ＶＯＦ２に設定されている。
【００２３】
標準終端信号ＮＲＴは、出力バッファ３１の終端回路３８において、各伝送路Ｌ１，Ｌ２に対する終端抵抗の抵抗値（終端抵抗値ＲＴＶ）を、伝送路Ｌ１，Ｌ２の特性インピーダンスに応じた値、又はその特性インピーダンスの値と異なる値に切り替えるために生成される。
【００２４】
ストローブイネーブル信号ＤＱＳＥＮは、入力バッファ３２から出力される内部ストローブ信号ＤＱＳｉを、メモリコントローラ１２に対して出力する期間を示すために生成される。内部ストローブ信号ＤＱＳｉ、つまりストローブ信号ＤＱＳ，ｘＤＱＳは、メモリ装置２０から制御装置１０に対して出力されるデータを、制御装置１０が取り込むタイミングを示す。従って、ストローブイネーブル信号ＤＱＳＥＮは、入力バッファ３２から出力される内部ストローブ信号ＤＱＳｉのうち、データの読み取りに必要な期間を示す。この期間は、ストローブ信号ＤＱＳ，ｘＤＱＳにおいて、プリアンブルからポストアンブルまでの期間に対応する。
【００２５】
例えば、制御回路３４は、終端制御信号ＳＯＤＴと内部ストローブ信号ＤＱＳｉと終了信号ＢＳＴＰに応じて、動作状態（ステート）を変更し、動作状態（ステート）に応じて対応するレベルのオフセットイネーブル信号ＯＦＥＮと標準終端信号ＮＲＴを生成する。
【００２６】
制御回路３４は、Ｌレベルの終端制御信号ＳＯＤＴに応答して第１の動作状態（ステート［ＳＴＡ］）となる。この動作状態（ステート［ＳＴＡ］）において、制御回路３４は、終端回路３８にて伝送路Ｌ１，Ｌ２を終端しない、つまり伝送路Ｌ１，Ｌ２をハイインピーダンスとするようにオフセットイネーブル信号ＯＦＥＮと標準終端信号ＮＲＴを生成する。
【００２７】
制御回路３４は、終端制御信号ＳＯＤＴがＨレベルのとき、オフセットイネーブル信号ＯＦＥＮと標準終端信号ＮＲＴのレベルに応じて、第２〜第４の動作状態（ステート［ＳＴＢ］〜［ＳＴＤ］）の何れかになる。例えば、Ｈレベルのオフセットイネーブル信号ＯＦＥＮとＬレベルの標準終端信号ＮＲＴに応答して第２の動作状態（ステート［ＳＴＢ］）となる。この動作状態（ステート［ＳＴＢ］）において、信号生成回路３７は、各伝送路Ｌ１，Ｌ２を、伝送路Ｌ１，Ｌ２の特性インピーダンスよりも高い終端抵抗値（第１の抵抗値）にて終端するとともに、各伝送路Ｌ１，Ｌ２の終端電位をオフセットするように、制御信号を生成する。
【００２８】
また、Ｈレベルのオフセットイネーブル信号ＯＦＥＮ及び標準終端信号ＮＲＴに応答して第３の動作状態（ステート［ＳＴＣ］）となる。この動作状態（ステート［ＳＴＣ］）において、信号生成回路３７は、各伝送路Ｌ１，Ｌ２を、伝送路Ｌ１，Ｌ２の特性インピーダンスに対応する終端抵抗値（第２の抵抗値）にて終端するとともに、各伝送路Ｌ１，Ｌ２の終端電位をオフセットするように、制御信号を生成する。
【００２９】
そして、Ｌレベルのオフセットイネーブル信号ＯＦＥＮとＨレベルの標準終端信号ＮＲＴに応答して第４の動作状態（ステート［ＳＴＤ］）となる。この動作状態（ステート［ＳＴＤ］）において、信号生成回路３７は、各伝送路Ｌ１，Ｌ２を、伝送路Ｌ１，Ｌ２の特性インピーダンスに応じた終端抵抗値（第３の抵抗値）にて終端するとともに、各伝送路Ｌ１，Ｌ２の終端電位を電源電圧範囲の中央値とするように、制御信号を生成する。
【００３０】
アンド回路３５は、ストローブイネーブル信号ＤＱＳＥＮと内部ストローブ信号ＤＱＳｉに基づいて、両信号を論理積演算した結果に応じたストローブ信号ＩＤＱＳを出力する。例えば、アンド回路３５は、Ｌレベルのストローブイネーブル信号ＤＱＳＥＮに基づいて、Ｌレベルのストローブ信号ＩＤＱＳを出力する。そして、アンド回路３５は、Ｈレベルのストローブイネーブル信号ＤＱＳＥＮに基づいて、内部ストローブ信号ＤＱＳｉのレベルと等しいレベルのストローブ信号ＩＤＱＳを出力する。
【００３１】
メモリ装置２０のインタフェース回路２１は、出力バッファ２２と入力バッファ２３を有している。出力バッファ２２の非反転出力端子は伝送路Ｌ１に接続され、反転出力端子は伝送路Ｌ２に接続されている。出力バッファ２２は、図示しない内部回路（メモリ部）からの信号に応じて相補なストローブ信号ＤＱＳ，ｘＤＱＳを出力する。このストローブ信号ＤＱＳ、ｘＤＱＳは、伝送路Ｌ１，Ｌ２を介して制御装置１０に供給される。
【００３２】
入力バッファ２３の非反転入力端子は伝送路Ｌ１に接続され、反転入力端子は伝送路Ｌ２に接続されている。入力バッファ２３は、伝送路Ｌ１，Ｌ２を介して制御装置１０から供給されるストローブ信号ＤＱＳ，ｘＤＱＳの電圧差に基づいて、データストローブ信号を出力する。
【００３３】
図３に示すように、バッファ回路３６は、ノア回路４１，４２、ナンド回路４３，４４、インバータ回路４５〜５０、出力部５１，５２を含む。
インバータ回路４５は、送信信号ＴＸ１を反転したレベルの信号Ｓ１を出力する。インバータ回路４６は、制御信号ＴＸＣを反転したレベルの信号Ｓ２を出力する。ノア回路４１は、信号Ｓ１と制御信号ＴＸＣを否定論理和演算した結果に応じたレベルの信号を出力する。インバータ回路４７は、ノア回路４１の出力信号を論理反転したレベルの駆動信号Ｓｄ１を出力する。ナンド回路４３は、信号Ｓ１と信号Ｓ２を否定論理積演算した結果に応じたレベルの信号を出力する。インバータ回路４８は、ナンド回路４３の出力信号を論理反転したレベルの駆動信号Ｓｄ２を出力する。ノア回路４２は、送信信号ＴＸ１と制御信号ＴＸＣを否定論理和演算した結果に応じたレベルの信号を出力する。インバータ回路４９は、ノア回路４２の出力信号を論理反転したレベルの駆動信号Ｓｄ３を出力する。ナンド回路４４は、送信信号ＴＸ１と信号Ｓ２を否定論理積演算した結果に応じたレベルの信号を出力する。インバータ回路５０は、ナンド回路４４の出力信号を論理反転したレベルの駆動信号Ｓｄ４を出力する。
【００３４】
出力部５１は、ＰチャネルＭＯＳトランジスタＴ１１とＮチャネルＭＯＳトランジスタＴ１２を含む。トランジスタＴ１１のソースは電源配線ＶＤＥに接続され、トランジスタＴ１１のドレインは伝送路Ｌ１に接続されている。そして、トランジスタＴ１１のゲートには駆動信号Ｓｄ１が供給される。トランジスタＴ１２のソースは電源配線ＶＳＳに接続され、トランジスタＴ１２のドレインは伝送路Ｌ１に接続されている。そして、トランジスタＴ１２のゲートには駆動信号Ｓｄ２が供給される。出力部５１は、Ｈレベルの駆動信号Ｓｄ１，Ｓｄ２に基づいて、Ｌレベルのデータストローブ信号ＤＱＳを伝送路Ｌ１に出力する。また、出力部５１は、Ｌレベルの駆動信号Ｓｄ１，Ｓｄ２に基づいて、Ｈレベルのデータストローブ信号ＤＱＳを伝送路Ｌ１に出力する。さらに、出力部５１は、Ｈレベルの駆動信号Ｓｄ１とＬレベルの駆動信号Ｓｄ２に基づいて、伝送路Ｌ１をハイインピーダンス状態にする。
【００３５】
出力部５２は、ＰチャネルＭＯＳトランジスタＴ１３とＮチャネルＭＯＳトランジスタＴ１４を含む。トランジスタＴ１３のソースは電源配線ＶＤＥに接続され、トランジスタＴ１３のドレインは伝送路Ｌ２に接続されている。そして、トランジスタＴ１３のゲートには駆動信号Ｓｄ３が供給される。トランジスタＴ１４のソースは電源配線ＶＳＳに接続され、トランジスタＴ１４のドレインは伝送路Ｌ２に接続されている。そして、トランジスタＴ１４のゲートには駆動信号Ｓｄ４が供給される。出力部５２は、Ｈレベルの駆動信号Ｓｄ３，Ｓｄ４に基づいて、Ｌレベルの反転データストローブ信号ｘＤＱＳを伝送路Ｌ２に出力する。また、出力部５２は、Ｌレベルの駆動信号Ｓｄ３，Ｓｄ４に基づいて、Ｈレベルの反転データストローブ信号ｘＤＱＳを伝送路Ｌ２に出力する。さらに、出力部５２は、Ｈレベルの駆動信号Ｓｄ３とＬレベルの駆動信号Ｓｄ４に基づいて、伝送路Ｌ２をハイインピーダンス状態にする。
【００３６】
図４に示すように、信号生成回路３７は、オア回路６１、ナンド回路６２〜６６、インバータ回路７１〜７７を有している。
オア回路６１は、オフセットイネーブル信号ＯＦＥＮと標準終端信号ＮＲＴを論理和演算した結果に応じたレベルの信号を出力する。ナンド回路６２は、終端制御信号ＳＯＤＴとオア回路６１の出力信号を否定論理積演算した結果に応じた制御信号ＰＵ４を出力する。インバータ回路７１は、ナンド回路６２から出力される制御信号ＰＵ４を論理反転したレベルの制御信号ｘＰＤ４を出力する。ナンド回路６３は、終端制御信号ＳＯＤＴと標準終端信号ＮＲＴを否定論理積演算した結果に応じた制御信号ｘＰＵ４を出力する。インバータ回路７２は、ナンド回路６３から出力される制御信号ｘＰＵ４を論理反転したレベルの制御信号ＰＤ４を出力する。
【００３７】
ナンド回路６４は、終端制御信号ＳＯＤＴと標準終端信号ＮＲＴを否定論理積演算した結果に応じた制御信号ＰＵ５を出力する。インバータ回路７３は、ナンド回路６４から出力される制御信号ＰＵ５を論理反転したレベルの制御信号ｘＰＤ５を出力する。ナンド回路６５は、終端制御信号ＳＯＤＴとオフセットイネーブル信号ＯＦＥＮの反転レベルと標準終端信号ＮＲＴを否定論理積演算した結果に応じた制御信号ｘＰＵ５を出力する。インバータ回路７４は、ナンド回路６５から出力される制御信号ｘＰＵ５を論理反転したレベルの制御信号ＰＤ５を出力する。
【００３８】
ナンド回路６６は、終端制御信号ＳＯＤＴとオフセットイネーブル信号ＯＦＥＮと標準終端信号ＮＲＴを否定論理積演算した結果に応じた制御信号ＰＵ６を出力する。インバータ回路７５は、ナンド回路６６から出力される制御信号ＰＵ６を論理反転したレベルの制御信号ｘＰＤ６を出力する。インバータ回路７６の入力端子は電源配線ＶＳＳに接続され、Ｈレベルの制御信号ｘＰＵ６を出力する。インバータ回路７７は、インバータ回路７６から出力される制御信号ｘＰＵ６を論理反転したレベル、つまりＬレベルの制御信号ＰＤ６を出力する。
【００３９】
図５に示すように、終端回路３８は、複数（図５において６つ）の終端部８１〜８６とインバータ回路７８とを有している。
インバータ回路７８は、終端制御信号ＳＯＤＴを論理反転したレベルの終端制御信号ｘＳＯＤＴを出力する。終端制御信号ＳＯＤＴ，ｘＳＯＤＴは、終端部８１〜８３に供給される。
【００４０】
第１の終端部８１は、トランジスタＴ１ａ〜Ｔ１ｄ、抵抗Ｒ１ａ〜Ｒ１ｄを含む。トランジスタＴ１ａ，Ｔ１ｃは例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ１ｂ，Ｔ１ｄは例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ１ａのソース端子は高電位側の電源配線ＶＤＥに接続され、トランジスタＴ１ａのドレイン端子は抵抗Ｒ１ａの第１端子に接続され、抵抗Ｒ１ｂの第２端子は伝送路Ｌ１に接続されている。抵抗Ｒ１ｂの第１端子は伝送路Ｌ１に接続され、抵抗Ｒ１ｂの第２端子はトランジスタＴ１ｂのドレイン端子に接続され、トランジスタＴ１ｂのソース端子は低電位側の電源配線ＶＳＳに接続されている。
【００４１】
トランジスタＴ１ａのゲート端子に終端制御信号ｘＳＯＤＴが供給され、トランジスタＴ１ｂのゲート端子に終端制御信号ＳＯＤＴが供給される。従って、トランジスタＴ１ａ，Ｔ１ｂは、両信号ＳＯＤＴ，ｘＳＯＤＴに応答して同時にオン・オフする。
【００４２】
両トランジスタＴ１ａ，Ｔ１ｂがオフしたとき、第１の終端部８１は伝送路Ｌ１を終端しない。つまり、第１の終端部８１は、Ｌレベルの終端制御信号ＳＯＤＴ（Ｈレベルの反転終端制御信号ｘＳＯＤＴ）に応答して非活性化する。
【００４３】
トランジスタＴ１ａがオンしたとき、オンしたトランジスタＴ１ａと抵抗Ｒ１ａにより伝送路Ｌ１が高電位電源電圧ＶＤＥにプルアップされる。従って、トランジスタＴ１ａと抵抗Ｒ１ａは伝送路Ｌ１をプルアップする第１の終端抵抗であり、第１の終端抵抗の抵抗値は、互いに直列接続されたトランジスタＴ１ａのオン抵抗値と抵抗Ｒ１ａの抵抗値を合成した値である。同様に、トランジスタＴ１ｂがオンしたとき、オンしたトランジスタＴ１ｂと抵抗Ｒ１ｂにより伝送路Ｌ１が低電位電源電圧ＶＳＳにプルダウンされる。従って、トランジスタＴ１ｂと抵抗Ｒ１ｂは伝送路Ｌ１をプルダウンする第２の終端抵抗であり、第２の終端抵抗の抵抗値は、互いに直列接続されたトランジスタＴ１ｂのオン抵抗値と抵抗Ｒ１ｂの抵抗値を合成した値である。このように、伝送路Ｌ１は、第１の終端抵抗により高電位電源電圧ＶＤＥにプルアップされ、第２の終端抵抗により低電位電源電圧ＶＳＳにプルダウンされる。つまり、第１の終端抵抗と第２の終端抵抗は、伝送路Ｌ１に対するテブナン終端であり、終端抵抗値は第１の終端抵抗と第２の終端抵抗の並列抵抗値となる。
【００４４】
トランジスタＴ１ｃのソース端子は高電位側の電源配線ＶＤＥに接続され、トランジスタＴ１ｃのドレイン端子は抵抗Ｒ１ｃの第１端子に接続され、抵抗Ｒ１ｃの第２端子は伝送路Ｌ２に接続されている。抵抗Ｒ１ｄの第１端子は伝送路Ｌ２に接続され、抵抗Ｒ１ｄの第２端子はトランジスタＴ１ｄのドレイン端子に接続され、トランジスタＴ１ｄのソース端子は低電位側の電源配線ＶＳＳに接続されている。トランジスタＴ１ｃのゲート端子に終端制御信号ｘＳＯＤＴが供給され、トランジスタＴ１ｄのゲート端子に終端制御信号ＳＯＤＴが供給される。従って、オンしたトランジスタＴ１ｃと抵抗Ｒ１ｃ（第３の終端抵抗）は、伝送路Ｌ２をプルアップする。また、オンしたトランジスタＴ１ｄとＲ１ｄ（第４の終端抵抗）は、伝送路Ｌ２をプルダウンする。
【００４５】
つまり、第１の終端部８１は、Ｈレベルの終端制御信号ＳＯＤＴ（Ｌレベルの反転終端制御信号ｘＳＯＤＴ）に応答して活性化し、伝送路Ｌ１，Ｌ２を終端する。活性化した第１の終端部８１における終端抵抗値は、各トランジスタＴ１ａ〜Ｔ１ｄのオン抵抗値と、各抵抗Ｒ１ａ〜Ｒ１ｄの抵抗値を合成した値となる。
【００４６】
第２の終端部８２はと第３の終端部８３は、第１の終端部８１と同様である。
即ち、第２の終端部８２は、トランジスタＴ２ａ〜Ｔ２ｄ、抵抗Ｒ２ａ〜Ｒ２ｄを含む。互いに直列接続されたトランジスタＴ２ａ及び抵抗Ｒ２ａは伝送路Ｌ１と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ２ｂ及び抵抗Ｒ２ｂは伝送路Ｌ１と電源配線ＶＳＳの間に接続されている。互いに直列接続されたトランジスタＴ２ｃ及び抵抗Ｒ２ｃは伝送路Ｌ２と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ２ｄ及び抵抗Ｒ２ｄは伝送路Ｌ２と電源配線ＶＳＳの間に接続されている。トランジスタＴ２ａ，Ｔ２ｃのゲート端子に終端制御信号ｘＳＯＤＴが供給され、トランジスタＴ２ｂ，Ｔ２ｄのゲート端子に終端制御信号ＳＯＤＴが供給される。
【００４７】
従って、オンしたトランジスタＴ２ａと抵抗Ｒ２ａ（第１の終端抵抗）は伝送路Ｌ１をプルアップし、オンしたトランジスタＴ２ｂと抵抗Ｒ２ｂ（第２の終端抵抗）は伝送路Ｌ１をプルダウンする。同様に、オンしたトランジスタＴ２ｃと抵抗Ｒ２ｃ（第３の終端抵抗）は伝送路Ｌ２をプルアップし、オンしたトランジスタＴ２ｄと抵抗Ｒ２ｄ（第４の終端抵抗）は伝送路Ｌ２をプルダウンする。つまり、第２の終端部８２は、第１の終端部８１と同様に、Ｈレベルの終端制御信号ＳＯＤＴ（Ｌレベルの反転終端制御信号ｘＳＯＤＴ）に応答して活性化し、Ｌレベルの終端制御信号ＳＯＤＴ（Ｈレベルの反転終端制御信号ｘＳＯＤＴ）に応答して非活性化する。活性化した第２の終端部８２は伝送路Ｌ１，Ｌ２を終端する。活性化した第２の終端部８２における終端抵抗値は、各トランジスタＴ２ａ〜Ｔ２ｄのオン抵抗値と、各抵抗Ｒ２ａ〜Ｒ２ｄの抵抗値を合成した値となる。
【００４８】
また、第３の終端部８３は、トランジスタＴ３ａ〜Ｔ３ｄ、抵抗Ｒ３ａ〜Ｒ３ｄを含む。互いに直列接続されたトランジスタＴ３ａ及び抵抗Ｒ３ａは伝送路Ｌ１と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ３ｂ及び抵抗Ｒ３ｂは伝送路Ｌ１と電源配線ＶＳＳの間に接続されている。互いに直列接続されたトランジスタＴ３ｃ及び抵抗Ｒ３ｃは伝送路Ｌ２と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ３ｄ及び抵抗Ｒ３ｄは伝送路Ｌ２と電源配線ＶＳＳの間に接続されている。トランジスタＴ３ａ，Ｔ３ｃのゲート端子に終端制御信号ｘＳＯＤＴが供給され、トランジスタＴ３ｂ，Ｔ３ｄのゲート端子に終端制御信号ＳＯＤＴが供給される。
【００４９】
従って、オンしたトランジスタＴ３ａと抵抗Ｒ３ａ（第１の終端抵抗）は伝送路Ｌ１をプルアップし、オンしたトランジスタＴ３ｂと抵抗Ｒ３ｂ（第２の終端抵抗）は伝送路Ｌ１をプルダウンする。同様に、オンしたトランジスタＴ３ｃと抵抗Ｒ３ｃ（第３の終端抵抗）は伝送路Ｌ２をプルアップし、オンしたトランジスタＴ３ｄと抵抗Ｒ３ｄ（第４の終端抵抗）は伝送路Ｌ２をプルダウンする。つまり、第３の終端部８３は、第１の終端部８１，第２の終端部８２と同様に、Ｈレベルの終端制御信号ＳＯＤＴ（Ｌレベルの反転終端制御信号ｘＳＯＤＴ）に応答して活性化し、Ｌレベルの終端制御信号ＳＯＤＴ（Ｈレベルの反転終端制御信号ｘＳＯＤＴ）に応答して非活性化する。活性化した第３の終端部８３は伝送路Ｌ１，Ｌ２を終端する。活性化した第３の終端部８３における終端抵抗値は、各トランジスタＴ３ａ〜Ｔ３ｄのオン抵抗値と、各抵抗Ｒ３ａ〜Ｒ３ｄの抵抗値を合成した値となる。
【００５０】
第４の終端部８４は、第１の終端部８１と同様に、トランジスタＴ４ａ〜Ｔ４ｄ、抵抗Ｒ４ａ〜Ｒ４ｄを含む。互いに直列接続されたトランジスタＴ４ａ及び抵抗Ｒ４ａは伝送路Ｌ１と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ４ｂ及び抵抗Ｒ４ｂは伝送路Ｌ１と電源配線ＶＳＳの間に接続されている。互いに直列接続されたトランジスタＴ４ｃ及び抵抗Ｒ４ｃは伝送路Ｌ２と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ４ｄ及び抵抗Ｒ４ｄは伝送路Ｌ２と電源配線ＶＳＳの間に接続されている。トランジスタＴ４ａのゲート端子に制御信号ＰＵ４が供給され、トランジスタＴ４ｂのゲート端子に制御信号ＰＤ４が供給される。トランジスタＴ４ｃのゲート端子に制御信号ｘＰＵ４が供給され、トランジスタＴ４ｄのゲート端子に制御信号ｘＰＤ４が供給される。
【００５１】
従って、オンしたトランジスタＴ４ａと抵抗Ｒ４ａ（第１の終端抵抗）は伝送路Ｌ１をプルアップし、オンしたトランジスタＴ４ｂと抵抗Ｒ４ｂ（第２の終端抵抗）は伝送路Ｌ１をプルダウンする。同様に、オンしたトランジスタＴ４ｃと抵抗Ｒ４ｃ（第３の終端抵抗）は伝送路Ｌ２をプルアップし、オンしたトランジスタＴ４ｄと抵抗Ｒ４ｄ（第４の終端抵抗）は伝送路Ｌ２をプルダウンする。つまり、第４の終端部８４は、Ｌレベルの制御信号ＰＵ４，ｘＰＵ４とＨレベルの終端制御信号ＰＤ４，ｘＰＤ４に応答して活性化し、伝送路Ｌ１，Ｌ２を終端する。活性化した第４の終端部８４における終端抵抗値は、各トランジスタＴ４ａ〜Ｔ４ｄのオン抵抗値と、各抵抗Ｒ４ａ〜Ｒ４ｄの抵抗値を合成した値となる。
【００５２】
第５の終端部８５は、第１の終端部８１と同様に、トランジスタＴ５ａ〜Ｔ５ｄ、抵抗Ｒ５ａ〜Ｒ５ｄを含む。互いに直列接続されたトランジスタＴ５ａ及び抵抗Ｒ５ａは伝送路Ｌ１と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ５ｂ及び抵抗Ｒ５ｂは伝送路Ｌ１と電源配線ＶＳＳの間に接続されている。互いに直列接続されたトランジスタＴ５ｃ及び抵抗Ｒ５ｃは伝送路Ｌ２と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ５ｄ及び抵抗Ｒ５ｄは伝送路Ｌ２と電源配線ＶＳＳの間に接続されている。トランジスタＴ５ａのゲート端子に制御信号ＰＵ５が供給され、トランジスタＴ５ｂのゲート端子に制御信号ＰＤ５が供給される。トランジスタＴ５ｃのゲート端子に制御信号ｘＰＵ５が供給され、トランジスタＴ５ｄのゲート端子に制御信号ｘＰＤ５が供給される。
【００５３】
従って、オンしたトランジスタＴ５ａと抵抗Ｒ５ａ（第１の終端抵抗）は伝送路Ｌ１をプルアップし、オンしたトランジスタＴ５ｂと抵抗Ｒ５ｂ（第２の終端抵抗）は伝送路Ｌ１をプルダウンする。同様に、オンしたトランジスタＴ５ｃと抵抗Ｒ５ｃ（第３の終端抵抗）は伝送路Ｌ２をプルアップし、オンしたトランジスタＴ５ｄと抵抗Ｒ５ｄ（第４の終端抵抗）は伝送路Ｌ２をプルダウンする。つまり、第５の終端部８５は、Ｌレベルの制御信号ＰＵ５，ｘＰＵ５とＨレベルの終端制御信号ＰＤ５，ｘＰＤ５に応答して活性化し、伝送路Ｌ１，Ｌ２を終端する。活性化した第５の終端部８５における終端抵抗値は、各トランジスタＴ５ａ〜Ｔ５ｄのオン抵抗値と、各抵抗Ｒ５ａ〜Ｒ５ｄの抵抗値を合成した値となる。
【００５４】
第６の終端部８６は、第１の終端部８１と同様に、トランジスタＴ６ａ〜Ｔ６ｄ、抵抗Ｒ６ａ〜Ｒ６ｄを含む。互いに直列接続されたトランジスタＴ６ａ及び抵抗Ｒ６ａは伝送路Ｌ１と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ６ｂ及び抵抗Ｒ６ｂは伝送路Ｌ１と電源配線ＶＳＳの間に接続されている。互いに直列接続されたトランジスタＴ６ｃ及び抵抗Ｒ６ｃは伝送路Ｌ２と電源配線ＶＤＥの間に接続され、互いに直列接続されたトランジスタＴ６ｄ及び抵抗Ｒ６ｄは伝送路Ｌ２と電源配線ＶＳＳの間に接続されている。トランジスタＴ６ａのゲート端子に制御信号ＰＵ６が供給され、トランジスタＴ６ｂのゲート端子に制御信号ＰＤ６が供給される。トランジスタＴ６ｃのゲート端子に制御信号ｘＰＵ６が供給され、トランジスタＴ６ｄのゲート端子に制御信号ｘＰＤ６が供給される。
【００５５】
従って、第６の終端部８６は、Ｌレベルの制御信号ＰＵ６とＨレベルの制御信号ｘＰＤ６に応答して活性化する。活性化した第６の終端部８６は、オンしたトランジスタＴ６ａと抵抗Ｒ６ａ（第１の終端抵抗）により伝送路Ｌ１をプルアップする。同様に、活性化した第６の終端部８６は、オンしたトランジスタＴ６ｄと抵抗Ｒ６ｄ（第４の終端抵抗）により伝送路Ｌ２をプルダウンする。
【００５６】
なお、トランジスタＴ６ｃのゲート端子に供給される制御信号ｘＰＵ６は、図４に示すように、入力端子が電源配線ＶＳＳに接続されたインバータ回路７６により生成され、常にＨレベルである。従って、トランジスタＴ６ｃは常にオフする。同様に、図５に示すトランジスタＴ６ｂのゲート端子に供給される制御信号ＰＤ６は、図４に示すように、制御信号ｘＰＵ６をインバータ回路７７により論理反転して生成され、常にＬレベルである。従って、トランジスタＴ６ｂは常にオフする。これらのトランジスタＴ６ｂ，Ｔ６ｃ及び抵抗Ｒ６ｂ，Ｒ６ｃは、例えば、伝送路Ｌ１，Ｌ２に対する負荷のバランスの劣化を低減する。例えば、トランジスタＴ６ｃ及び抵抗Ｒ６ｃを省略した場合、伝送路Ｌ１において、高電位側の電源配線ＶＤＥの間に接続された素子の数と、伝送路Ｌ２において、高電位側の電源配線ＶＤＥの間に接続された素子の数に差が生じる。このような素子数の差は、伝送路Ｌ１と伝送路Ｌ２における信号変化に影響する。従って、トランジスタＴ６ｃと抵抗Ｒ６ｃは、このような影響を低減する。
【００５７】
上記したように、第１〜第３の終端部８１〜８３は、Ｈレベルの終端制御信号ＳＯＤＴ（Ｌレベルの反転終端制御信号ｘＳＯＤＴ）に応答して活性化し、Ｌレベルの終端制御信号ＳＯＤＴ（Ｈレベルの反転終端制御信号ｘＳＯＤＴ）に応答して非活性化する。第４の終端部８４は、Ｌレベルの終端制御信号ＳＯＤＴに応答して非活性化する。そして、第４の終端部８４は、Ｈレベルの終端制御信号ＳＯＤＴのとき、制御信号ＰＵ４，ｘＰＵ４，ＰＤ４，ｘＰＤ４に応答して活性化又は非活性化する。第５の終端部８５は、Ｌレベルの終端制御信号ＳＯＤＴに応答して非活性化する。そして、第５の終端部８５は、Ｈレベルの終端制御信号ＳＯＤＴのとき、制御信号ＰＵ５，ｘＰＵ５，ＰＤ５，ｘＰＤ５に応答して活性化又は非活性化する。第６の終端部８６は、Ｌレベルの終端制御信号ＳＯＤＴに応答して非活性化する。そして、第６の終端部８６は、Ｈレベルの終端制御信号ＳＯＤＴのとき、制御信号ＰＵ６，ｘＰＤ６に応答して活性化又は非活性化する。
【００５８】
第４〜第６の終端部８４〜８６に供給される制御信号は、終端制御信号ＳＯＤＴ、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴに基づいて生成される。従って、終端回路３８に含まれる第１〜第６の終端部８１〜８６のうち、終端制御信号ＳＯＤＴ、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴに応じて、活性化する終端部の数が変化する。つまり、信号生成回路３７は、終端制御信号ＳＯＤＴ、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴに応じて、活性化する終端部の数を調整する。
【００５９】
第１〜第６の終端部８１〜８６のうち、活性化した終端部は、図２に示す終端抵抗ＲＴ１ａ，ＲＴ１ｂ，ＲＴ２ａ，ＲＴ２ｂとして動作する。各終端抵抗ＲＴ１ａ〜ＲＴ２ｂの抵抗値（終端抵抗値）は、第１〜第６の終端部８１〜８６のうち、活性化した終端部の数に応じた値となる。
【００６０】
詳述すると、伝送路Ｌ１と電源配線ＶＤＥの間に接続されたトランジスタＴ１ａ〜Ｔ６ａのうち、オンしたトランジスタと、そのオンしたトランジスタに接続された抵抗を合成した抵抗は、終端抵抗ＲＴ１ａとして働く。伝送路Ｌ１と電源配線ＶＳＳの間に接続されたトランジスタＴ１ｂ〜Ｔ５ｂのうち、オンしたトランジスタと、そのオンしたトランジスタに接続された抵抗を合成した抵抗は、終端抵抗ＲＴ１ｂとして働く。伝送路Ｌ２と電源配線ＶＤＥの間に接続されたトランジスタＴ１ｃ〜Ｔ５ｃのうち、オンしたトランジスタと、そのオンしたトランジスタに接続された抵抗を合成した抵抗は、終端抵抗ＲＴ２ａとして働く。伝送路Ｌ２と電源配線ＶＳＳの間に接続されたトランジスタＴ１ｄ〜Ｔ６ｄのうち、オンしたトランジスタと、そのオンしたトランジスタに接続された抵抗を合成した抵抗は、終端抵抗ＲＴ２ｂとして働く。
【００６１】
図６（ａ）及び図６（ｂ）に示すように、終端制御信号ＳＯＤＴ、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴに基づいて、第１〜第６の終端部８１〜８６に含まれるトランジスタがオン・オフする。尚、図６（ａ）は、ストローブ信号ＤＱＳを伝達する伝送路Ｌ１にかかるトランジスタの状態を示し、図６（ｂ）はストローブ信号ｘＤＱＳを伝達する伝送路Ｌ２にかかるトランジスタの状態を示す。
【００６２】
図６（ａ）において、［ＰＵ］は、伝送路Ｌ１をプルアップする抵抗、つまり図２に示す終端抵抗ＲＴ１ａを示し、［ＰＤ］は、伝送路Ｌ１をプルダウンする抵抗、つまり図２に示す終端抵抗ＲＴ１ｂを示す。そして、［ＲＴＴＶ］は終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値（合成抵抗値）を示す。同様に、図６（ｂ）において、［ＰＵ］は、伝送路Ｌ２をプルアップする抵抗、つまり図２に示す終端抵抗ＲＴ２ａを示し、［ＰＤ］は、伝送路Ｌ２をプルダウンする抵抗、つまり図２に示す終端抵抗ＲＴ２ｂを示す。そして、［ＲＴＴＶ］は終端抵抗ＲＴ２ａ，ＲＴ２ｂの抵抗値（合成抵抗値）を示す。なお、終端抵抗ＲＴ１ａ〜ＲＴ２ｂの終端抵抗値は、図５に示す終端回路３８において、トランジスタＴ１ａ〜Ｔ６ｄのオン抵抗値を２５０［Ω］、抵抗Ｒ１ａ〜Ｒ６ｂの抵抗値を２５０［Ω］としたときの値である。
【００６３】
図７（ａ）〜図７（ｄ）は、終端制御信号ＳＯＤＴ、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴに基づく動作状態（ステート）における終端抵抗ＲＴ１ａ〜ＲＴ２ｂの状態（合成抵抗値）を示す。
【００６４】
図７（ａ）は、ステート［ＳＴＡ］における終端回路３８の状態を示す。このステート［ＳＴＡ］において、図６（ａ）に示すように、各トランジスタＴ１ａ〜Ｔ６ｂはオフしている。従って、図７（ａ）の上段に示すように、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値は、無限大（∞［Ω］）となる。従って、伝送路Ｌ１は、ハイインピーダンス状態となる。同様に、図６（ｂ）に示すように、各トランジスタＴ１ｃ〜Ｔ６ｄはオフしている。従って、図７（ｂ）の下段に示すように、終端抵抗ＲＴ２ａ，ＲＴ２ｂの抵抗値は、無限大（∞Ω）となる。従って、伝送路Ｌ２は、ハイインピーダンス状態となる。
【００６５】
図７（ｂ）は、ステート［ＳＴＢ］における終端回路３８の状態を示す。このステート［ＳＴＢ］において、図６（ａ）に示すように、トランジスタＴ１ａ〜Ｔ４ａ，Ｔ１ｂ〜Ｔ３ｂはオンし、トランジスタＴ５ａ，Ｔ６ａ，Ｔ４ｂ〜Ｔ６ｂはオフしている。従って、図７（ｂ）の上段に示すように、終端抵抗ＲＴ１ａの抵抗値は１２５［Ω］となり、終端抵抗ＲＴ１ｂの抵抗値は、１６６．７［Ω］となる。従って、伝送路Ｌ１は、終端抵抗ＲＴ１ａ，ＲＴ１ｂにより終端される。このときの伝送路Ｌ１に対する終端抵抗の抵抗値（終端抵抗値：第１の抵抗値）は、伝送路Ｌ１の特性インピーダンス（５０［Ω］）より大きい７１．４［Ω］となる。そして、伝送路Ｌ１の終端電位は、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値の比に応じたレベルとなる。例えば、高電位側の電源電圧ＶＤＥを１．５［Ｖ］、低電位側の電源電圧ＶＳＳを０［Ｖ］とした場合、伝送路Ｌ１の終端電位は０．８６［Ｖ］となる。なお、以下の説明において、電源電圧ＶＤＥ，ＶＳＳの値は同じである。
【００６６】
同様に、図６（ｂ）に示すように、トランジスタＴ１ｃ〜Ｔ３ｃ，Ｔ１ｄ〜Ｔ４ｄはオンし、トランジスタＴ４ｃ〜Ｔ６ｃ，Ｔ５ｄ，Ｔ６ｄはオフしている。従って、図７（ｂ）の下段に示すように、終端抵抗ＲＴ２ａの抵抗値は１６６．７［Ω］となり、終端抵抗ＲＴ２ｂの抵抗値は、１２５［Ω］となる。従って、伝送路Ｌ２は、終端抵抗ＲＴ２ａ，ＲＴ２ｂにより終端される。このときの伝送路Ｌ２に対する終端抵抗の抵抗値（終端抵抗値：第１の抵抗値）は、伝送路Ｌ２の特性インピーダンス（５０［Ω］）より大きい７１．４［Ω］となる。そして、伝送路Ｌ２の終端電位は、終端抵抗ＲＴ２ａ，ＲＴ２ｂの抵抗値の比に応じて、０．６４［Ｖ］となる。
【００６７】
図７（ｃ）は、ステート［ＳＴＣ］における終端回路３８の状態を示す。このステート［ＳＴＣ］において、図６（ａ）に示すように、トランジスタＴ１ａ〜Ｔ６ａ，Ｔ１ｂ〜Ｔ４ｂはオンし、トランジスタＴ５ｂ，Ｔ６ｂはオフしている。従って、図７（ｃ）の上段に示すように、終端抵抗ＲＴ１ａの抵抗値は８３．３［Ω］となり、終端抵抗ＲＴ１ｂの抵抗値は、１２５［Ω］となる。従って、伝送路Ｌ１は、終端抵抗ＲＴ１ａ，ＲＴ１ｂにより終端される。このときの伝送路Ｌ１に対する終端抵の抵抗値（終端抵抗値：第２の抵抗値）は、伝送路Ｌ１の特性インピーダンス（５０［Ω］）と等しい５０［Ω］となる。そして、伝送路Ｌ１の終端電位は、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値の比に応じて、０．９［Ｖ］となる。
【００６８】
同様に、図６（ｂ）に示すように、トランジスタＴ１ｃ〜Ｔ４ｃ，Ｔ１ｄ〜Ｔ６ｄはオンし、トランジスタＴ５ｃ，Ｔ６ｃはオフしている。従って、図７（ｃ）の下段に示すように、終端抵抗ＲＴ２ａの抵抗値は１２５［Ω］となり、終端抵抗ＲＴ２ｂの抵抗値は、８３．８［Ω］となる。従って、伝送路Ｌ２は、終端抵抗ＲＴ２ａ，ＲＴ２ｂにより終端される。このときの伝送路Ｌ２に対する終端抵の抵抗値（終端抵抗値：第２の抵抗値）は、伝送路Ｌ２の特性インピーダンス（５０［Ω］）と等しい５０［Ω］となる。そして、伝送路Ｌ２の終端電位は、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値の比に応じて、０．６［Ｖ］となる。
【００６９】
図７（ｄ）は、ステート［ＳＴＤ］における終端回路３８の状態を示す。このステート［ＳＴＤ］において、図６（ａ）に示すように、トランジスタＴ１ａ〜Ｔ５ａ，Ｔ１ｂ〜Ｔ５ｂはオンし、トランジスタＴ６ａ，Ｔ６ｂはオフしている。従って、図７（ｄ）の上段に示すように、終端抵抗ＲＴ１ａの抵抗値は１００［Ω］となり、終端抵抗ＲＴ１ｂの抵抗値は、１００［Ω］となる。従って、伝送路Ｌ１は、終端抵抗ＲＴ１ａ，ＲＴ１ｂにより終端される。このときの伝送路Ｌ１に対する終端抵の抵抗値（終端抵抗値：第３の抵抗値）は、伝送路Ｌ１の特性インピーダンス（５０［Ω］）と等しい５０［Ω］となる。そして、伝送路Ｌ１の終端電位は、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値の比に応じて、０．７５［Ｖ］となる。
【００７０】
同様に、図６（ｂ）に示すように、トランジスタＴ１ｃ〜Ｔ５ｃ，Ｔ１ｄ〜Ｔ５ｄはオンし、トランジスタＴ６ｃ，Ｔ６ｄはオフしている。従って、図７（ｄ）の下段に示すように、終端抵抗ＲＴ２ａの抵抗値は１００［Ω］となり、終端抵抗ＲＴ２ｂの抵抗値は、１００［Ω］となる。従って、伝送路Ｌ２は、終端抵抗ＲＴ２ａ，ＲＴ２ｂにより終端される。このときの伝送路Ｌ２に対する終端抵の抵抗値（終端抵抗値：第３の抵抗値）は、伝送路Ｌ２の特性インピーダンス（５０［Ω］）と等しい５０［Ω］となる。そして、伝送路Ｌ２の終端電位は、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値の比に応じて、０．７５［Ｖ］となる。
【００７１】
次に、上記のインタフェース回路１３の作用を図８，図９に従って説明する。なお、構成部材については、図１〜図５を参照されたい。
図８に示すように、終端制御信号ＳＯＤＴがＬレベルのとき、オフセットイネーブル信号ＯＦＥＮと標準終端信号ＮＲＴはＬレベルである。従って、終端回路３８の動作状態はステート［ＳＴＡ］である。従って、伝送路Ｌ１，Ｌ２はハイインピーダンス状態である。
【００７２】
次いで、図１に示すメモリ装置２０に対してリード要求が出力され、終端制御信号ＳＯＤＴがＨレベルに立ち上がると、オフセットイネーブル信号ＯＦＥＮがＨレベルに立ち上がる。このとき、ストローブ信号ＤＱＳは反転ストローブ信号ｘＤＱＳより低いため、内部ストローブ信号ＤＱＳｉはＬレベルである。この結果、終端回路３８の動作状態はステート［ＳＴＢ］となる。従って、伝送路Ｌ１のレベルは、図７（ｂ）の上段に示す終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値の比に応じたレベル（＝０．８６［Ｖ］）へと変化する。さらに、伝送路Ｌ１は、その特性インピーダンスより高い終端抵抗値の終端回路３８により終端される。
【００７３】
上記のステート［ＳＴＡ］において、伝送路Ｌ１はハイインピーダンス状態にある。そして、ステート［ＳＴＢ］の終端回路３８は、伝送路Ｌ１を、終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値の比に応じたレベルに駆動する。このとき、終端回路３８は、伝送路Ｌ１の特性インピーダンスより高いインピーダンス（終端抵抗値）である。従って、伝送路Ｌ１における反射によるオーバーシュートやアンダーシュートの発生が抑制される。
【００７４】
同様に、伝送路Ｌ２のレベルは、図７（ｂ）の下段に示す終端抵抗ＲＴ２ａ，ＲＴ２ｂの抵抗値の比に応じたレベル（＝０．６４［Ｖ］）へと変化する。さらに、伝送路Ｌ２は、その特性インピーダンスより高い終端抵抗値の終端回路３８により終端される。従って、伝送路Ｌ２におけるオーバーシュートやアンダーシュートの発生が抑制される。
【００７５】
やがて、ストローブ信号ＤＱＳが反転ストローブ信号ｘＤＱＳより大きくなると、内部ストローブ信号ＤＱＳｉがＨレベルに立ち上がり、標準終端信号ＮＲＴがＨレベルに立ち上がる。この結果、終端回路３８の動作状態はステート［ＳＴＣ］となる。従って、伝送路Ｌ１のレベルは、図７（ｃ）の上段に示す終端抵抗ＲＴ１ａ，ＲＴ１ｂの抵抗値の比に応じたレベル（＝０．９［Ｖ］）へと変化する。さらに、伝送路Ｌ１は、その特性インピーダンスと等しい終端抵抗値の終端回路３８により終端される。
【００７６】
同様に、伝送路Ｌ２のレベルは、図７（ｃ）の下段に示す終端抵抗ＲＴ２ａ，ＲＴ２ｂの抵抗値の比に応じたレベル（＝０．６［Ｖ］）へと変化する。さらに、伝送路Ｌ２は、その特性インピーダンスと等しい終端抵抗値の終端回路３８により終端される。
【００７７】
図１に示すメモリ装置２０は、リード要求に応答して、伝送路Ｌ１，Ｌ２にプリアンブルを出力する。即ち、メモリ装置２０は、Ｌレベルのストローブ信号ＤＱＳを伝送路Ｌ１に対して出力し、Ｈレベルの反転ストローブ信号ｘＤＱＳを伝送路Ｌ２に対して出力する。このとき、終端回路３８は、伝送路Ｌ１，Ｌ２の特性インピーダンスと等しい終端抵抗値にて伝送路Ｌ１，Ｌ２を終端している。従って、メモリ装置２０から出力されるストローブ信号ＤＱＳ，ｘＤＱＳに対する反射の発生が抑制される。
【００７８】
プリアンブルによりストローブ信号ＤＱＳが反転ストローブ信号ｘＤＱＳより小さくなると、内部ストローブ信号ＤＱＳｉがＬレベルに立ち下がり、オフセットイネーブル信号ＯＦＥＮがＬレベルに立ち下がる。そして、ストローブイネーブル信号ＤＱＳＥＮがＨレベルに立ち上がる。従って、図２において、内部ストローブ信号ＤＱＳｉと等しいレベルのストローブ信号ＩＤＱＳがアンド回路３５から出力される。
【００７９】
図１に示すメモリ装置２０は、プリアンブルの後、トグルするデータストローブ信号ＤＱＳ，ｘＤＱＳを出力する。これにより、内部ストローブ信号ＤＱＳｉのレベルがトグルする。アンド回路３５は、この内部ストローブ信号ＤＱＳｉと等しいレベルのストローブ信号ＩＤＱＳを出力する。これにより、メモリコントローラ１２は、トグルするストローブ信号ＩＤＱＳに基づいてデータＤＱを読み込む。
【００８０】
［比較例］
図９に示すように、終端回路において終端抵抗値の調整を行わない場合、比較例の波形において、反射等によってオーバーシュートやアンダーシュートが生じる。すると、入力バッファがストローブ信号に生じるオーバーシュートやアンダーシュートによるレベル変化に従って内部ストローブ信号ＤＱＳｉのレベルを変更する。この内部ストローブ信号ＤＱＳｉのレベル変化に従ってストローブイネーブル信号ＤＱＳＥＮが立ち上がるため、プリアンブルより前のストローブ信号ＤＱＳ，ｘＤＱＳのレベル変化に基づく内部ストローブ信号ＤＱＳｉが、メモリコントローラ１２に出力される。メモリコントローラ１２は、この内部ストローブ信号ＤＱＳｉに基づく信号のレベル変化に従ってメモリ装置２０から出力される信号を取り込む。従って、メモリコントローラ１２は、誤った位置の信号を取り込む誤動作が生じる。
【００８１】
この比較例に対し、本実施形態では、伝送路Ｌ１，Ｌ２をハイインピーダンス状態から終端した状態（ロウインピーダンス状態）に切り替えるときに、ストローブ信号ＤＱＳ，ｘＤＱＳにオーバーシュートやアンダーシュート等のノイズ波形の発生を抑制する。このため、メモリコントローラ１２において誤った位置の信号を取り込む誤動作の発生を抑制することができる。
【００８２】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）制御回路３４は、終端制御信号ＳＯＤＴと内部ストローブ信号ＤＱＳｉと終了信号ＢＳＴＰに基づいて、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴ、ストローブイネーブル信号ＤＱＳＥＮを生成する。信号生成回路３７は、終端制御信号ＳＯＤＴ、オフセットイネーブル信号ＯＦＥＮ、標準終端信号ＮＲＴに基づいて、終端回路３８に対する制御信号を生成する。
【００８３】
信号生成回路３７は、各伝送路Ｌ１，Ｌ２を、伝送路Ｌ１，Ｌ２の特性インピーダンスよりも高い終端抵抗値（第１の抵抗値）にて終端するとともに、各伝送路Ｌ１，Ｌ２の終端電位をオフセットするように、制御信号を生成する。そして、信号生成回路３７は、各伝送路Ｌ１，Ｌ２を、伝送路Ｌ１，Ｌ２の特性インピーダンスに対応する終端抵抗値（第２の抵抗値）にて終端するとともに、各伝送路Ｌ１，Ｌ２の終端電位をオフセットするように、制御信号を生成する。
【００８４】
これにより、伝送路Ｌ１，Ｌ２をハイインピーダンス状態から終端した状態（ロウインピーダンス状態）に切り替えるときに、ストローブ信号ＤＱＳ，ｘＤＱＳにオーバーシュートやアンダーシュート等のノイズ波形の発生を抑制する。このため、メモリコントローラ１２において誤った位置の信号を取り込む誤動作の発生を抑制することができる。
【００８５】
（２）信号生成回路３７は、各伝送路Ｌ１，Ｌ２を、伝送路Ｌ１，Ｌ２の特性インピーダンスに応じた終端抵抗値（第３の抵抗値）にて終端するとともに、各伝送路Ｌ１，Ｌ２の終端電位を電源電圧範囲の中央値とするように、制御信号を生成する。従って、データを転送するためのストローブ信号ＤＱＳ，ｘＤＱＳがメモリ装置２０から出力されるとき、伝送路Ｌ１，Ｌ２が、それらの伝送路Ｌ１，Ｌ２の特性インピーダンスと等しい終端抵抗値の終端回路３８により終端されるため、反射の発生を抑制することができる。このため、高速なデータＤＱ及びストローブ信号ＤＱＳ，ｘＤＱＳの転送が可能となる。また、各ストローブ信号ＤＱＳ，ｘＤＱＳが電源電圧範囲の中央のレベルに終端されるため、相補なストローブ信号ＤＱＳ，ｘＤＱＳのレベル遷移の時間に差が生じるのを防ぐことができ、ストローブ信号ＤＱＳ，ｘＤＱＳの対称性を確保することができる。
【００８６】
尚、上記実施形態は、以下の態様で実施してもよい。
・上記実施形態にて示した終端抵抗の抵抗値、電源電圧ＶＤＥ，ＶＳＳの電圧値、伝送路の特性インピーダンス、等は一例であり、適宜変更してもよい。例えば、終端制御信号ＳＯＤＴに基づいてオフセットするストローブ信号ＤＱＳのレベルを高電位側の電源電圧ＶＤＥレベル（反転ストローブ信号ｘＤＱＳのレベルを低電位側の電源電圧ＶＳＳレベル）とするように終端抵抗の抵抗値を設定する。また、伝送路Ｌ１，Ｌ２のレベルを電源電圧範囲の中央のレベルとするとき、伝送路Ｌ１，Ｌ２の特性インピーダンスに応じて両伝送路Ｌ１，Ｌ２を終端する終端抵抗値を、例えば７５［Ω］とする。
【００８７】
・上記実施形態は、相補なストローブ信号ＤＱＳ，ｘＤＱＳ、つまり差動信号を出力するインタフェース回路１３，２１であるが、シングルエンドのストローブ信号を出力するインタフェース回路に具体化してもよい。
【００８８】
・上記形態は、制御装置１０において伝送路Ｌ１，Ｌ２を終端する回路について説明したが、メモリ装置２０において同様に伝送路Ｌ１，Ｌ２を終端するようにしてもよい。
【符号の説明】
【００８９】
３２  入力バッファ
３７  信号生成回路
３８  終端回路
ＤＱＳ，ｘＤＱＳ  ストローブ信号
Ｌ１，Ｌ２  伝送路
ＲＴ１ａ，ＲＴ１ｂ  終端抵抗
ＲＴ２ａ，ＲＴ２ｂ  終端抵抗
ＳＯＤＴ  終端制御信号
ＯＦＥＮ  オフセットイネーブル信号
ＮＲＴ  標準終端信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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