(57)【要約】【課題】変換効率を向上させることができる電源の制御回路を提供する。【解決手段】ＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉｎが供給される入力端子ＰｉとノードＬＸとの間に接続される出力トランジスタＴ１をスイッチングすることにより出力端子Ｐｏに出力電圧Ｖｏを生成する。このＤＣ−ＤＣコンバータ１の制御回路３は、出力トランジスタＴ１をスイッチング制御する制御信号ＳＧ１に応答して、出力トランジスタＴ１のスイッチング周波数の最低周波数を制御する遅延回路２０及びチャージポンプ３０を有する。チャージポンプ３０は、上記スイッチング周波数が所定周波数以下になった場合に、制御信号ＳＧ１に応じて、グランドと出力端子Ｐｏとの間に接続されるコンデンサＣ１に蓄積された電荷を入力端子Ｐｉに回生する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧が供給される入力端子と第１ノードとの間に接続されるスイッチング素子をスイッチングすることにより出力端子に出力電圧を生成する電源の制御回路であって、
前記スイッチング素子をスイッチング制御する制御信号に応答して、前記スイッチング素子のスイッチング周波数の最低周波数を制御する制御部を有し、
前記制御部は、前記スイッチング周波数が所定周波数以下になった場合に、前記制御信号に応じて、前記入力電圧と異なる電位の第１電源線と前記出力端子との間に接続される第１コンデンサに蓄積された電荷を前記入力端子に回生する第１回路を有することを特徴とする電源の制御回路。
【請求項２】
前記制御部は、前記制御信号を所定時間遅延させた遅延信号を生成する遅延回路を有し、
前記第１回路は、
前記第１ノードと前記出力端子との間に設けられた容量素子と、
前記第１ノードと前記容量素子との間に設けられた第１スイッチ回路と、
前記容量素子と前記出力端子との間に設けられた第２スイッチ回路と、を有し、
前記遅延信号に基づいて、前記第１スイッチ回路を前記第１電源線に接続し、前記第２スイッチ回路を前記出力端子に接続する第１の状態と、前記第１スイッチ回路を前記第１ノードに接続し、前記第２スイッチ回路を前記入力端子に接続する第２の状態とに切り替えられることを特徴とする請求項１に記載の電源の制御回路。
【請求項３】
前記第１スイッチ回路は、前記第１ノードに接続された第１端子と前記容量素子に接続された第２端子と前記遅延信号が供給される制御端子とを有する第１スイッチと、前記第１スイッチの第２端子に接続された第１端子と前記第１電源線に接続された第２端子と前記遅延信号が供給される制御端子とを有する第２スイッチとを有し、
前記第２スイッチ回路は、前記入力端子に接続された第１端子と前記容量素子に接続された第２端子と前記制御信号が供給される制御端子とを有する第３スイッチと、前記第３スイッチの第２端子に接続された第１端子と前記出力端子に接続された第２端子と前記遅延信号が供給される制御端子とを有する第４スイッチとを有することを特徴とする請求項２に記載の電源の制御回路。
【請求項４】
前記第１回路は、前記第２スイッチ回路と前記入力端子との間に設けられたダイオードを有し、
前記第１スイッチ回路は、前記第１ノードに接続された第１端子と前記容量素子に接続された第２端子と前記遅延信号が供給される制御端子とを有する第１スイッチと、前記第１スイッチの第２端子に接続された第１端子と前記第１電源線に接続された第２端子と前記遅延信号が供給される制御端子とを有する第２スイッチとを有し、
前記第２スイッチ回路は、前記ダイオードのアノードに接続された第１端子と前記容量素子に接続された第２端子と前記遅延信号が供給される制御端子とを有する第３スイッチと、前記第３スイッチの第２端子に接続された第１端子と前記出力端子に接続された第２端子と前記遅延信号が供給される制御端子とを有する第４スイッチとを有することを特徴とする請求項２に記載の電源の制御回路。
【請求項５】
前記遅延回路は、前記制御信号の信号レベルが第１レベルから該第１レベルと異なる第２レベルへの遷移に応答して、前記遷移から所定時間だけ遅延したタイミングで前記遅延信号の信号レベルを前記第１レベルから前記第２レベルに遷移させることを特徴とする請求項２〜４のいずれか１項に記載の電源の制御回路。
【請求項６】
前記遅延回路は、
第１電流を生成する電流源と、
前記第１電源線と異なる第２電源線と前記電流源との間に設けられ、前記制御信号に応答してオン・オフされる第５スイッチと、
前記電流源に接続され、前記第１電流により充電又は放電される第２コンデンサと、
前記第２コンデンサと並列に接続され、前記制御信号に応答して前記第５スイッチと相補的にオン・オフされる第６スイッチと、を有し、
前記第２コンデンサの電圧が所定の電圧値に達したときに、前記遅延信号の信号レベルを前記第１レベルから前記第２レベルに遷移させることを特徴とする請求項５に記載の電源の制御回路。
【請求項７】
前記遅延回路は、
前記スイッチング周波数と基準周波数との比較結果に応じて、前記スイッチング周波数を前記基準周波数に近づけるように前記第１電流の電流値を調整する調整回路を有することを特徴とする請求項６に記載の電源の制御回路。
【請求項８】
入力電圧が供給される入力端子と第１ノードとの間に接続されるスイッチング素子と、前記スイッチング素子をスイッチング制御する制御回路とを有し、前記スイッチング素子をスイッチングすることにより出力端子に出力電圧を生成する電源装置であって、
前記制御回路は、前記スイッチング素子をスイッチング制御する制御信号に応答して、前記スイッチング素子のスイッチング周波数の最低周波数を制御する制御部を有し、
前記制御部は、前記スイッチング周波数が所定周波数以下になった場合に、前記制御信号に応じて、前記入力電圧と異なる電位の第１電源線と前記出力端子との間に接続される第１コンデンサに蓄積された電荷を前記入力端子に回生する第１回路を有することを特徴とする電源装置。
【請求項９】
入力電圧が供給される入力端子と第１ノードとの間に接続されるスイッチング素子と、前記スイッチング素子をスイッチング制御する制御回路とを有し、前記スイッチング素子をスイッチングすることにより出力端子に出力電圧を生成する電源と、
前記出力電圧が供給される内部回路と、を有する電子機器であって、
前記制御回路は、前記スイッチング素子をスイッチング制御する制御信号に応答して、前記スイッチング素子のスイッチング周波数の最低周波数を制御する制御部を有し、
前記制御部は、前記スイッチング周波数が所定周波数以下になった場合に、前記制御信号に応じて、前記入力電圧と異なる電位の第１電源線と前記出力端子との間に接続される第１コンデンサに蓄積された電荷を前記入力端子に回生する第１回路を有することを特徴とする電子機器。
【請求項１０】
入力電圧が供給される入力端子と第１ノードとの間に接続されるスイッチング素子をスイッチングすることにより出力端子に出力電圧を生成する電源の制御方法であって、
前記スイッチング素子をスイッチング制御する制御信号に応答して、前記スイッチング素子のスイッチング周波数の最低周波数を制御するとともに、
前記スイッチング周波数が所定周波数以下になった場合に、前記制御信号に応じて、前記入力電圧と異なる電位の第１電源線と前記出力端子との間に接続される第１コンデンサに蓄積された電荷を前記入力端子に回生することを特徴とする電源の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源の制御回路、電源装置、電子機器及び電源の制御方法に関するものである。
【背景技術】
【０００２】
従来、パーソナルコンピュータやオーディオ機器等の電子機器には、電源としてＤＣ−ＤＣコンバータが利用されている。このＤＣ−ＤＣコンバータは、スイッチング素子をオン・オフ制御して直流入力電圧を所望の電圧レベルの直流出力電圧に変換して出力する（例えば、特許文献１参照）。
【０００３】
ＤＣ−ＤＣコンバータの制御方法には、クロック信号に同期してスイッチング動作（発振動作）を行う他励式と、ＤＣ−ＤＣコンバータの系の時定数で発振動作を行う自励式とがある。他励式のＤＣ−ＤＣコンバータでは、発振器で生成されたクロック信号によってスイッチング素子のスイッチング周波数が決定されるため、そのスイッチング周波数が一定である。これに対し、自励式のＤＣ−ＤＣコンバータでは、図１２に示すように、負荷の軽重、つまり負荷に供給される負荷電流の大小によってスイッチング素子のスイッチング周波数が変動し、その負荷が非常に軽くなって負荷電流が０Ａに近づくと、スイッチング周波数が可聴域（例えば、２０Ｈｚ〜２０ＫＨｚ）に掛かることがある（破線参照）。すると、スイッチング素子のスイッチングにより可聴域のノイズが生じることになるため、上記自励式のＤＣ−ＤＣコンバータをオーディオ機器等の電子機器の電源装置として利用することが困難であった。
【０００４】
そこで、出力コンデンサの過剰な電荷をグランドに放電することで、図１２の実線で示すように、上記スイッチング周波数を所定の周波数以下に下がらないように制限する技術が提案されている（例えば、特許文献２参照）。
【０００５】
図１３は、従来の自励式のＤＣ−ＤＣコンバータ、具体的にはオン時間固定型のＤＣ−ＤＣコンバータの一例を示している。このＤＣ−ＤＣコンバータ４は非同期整流方式のＤＣ−ＤＣコンバータであり、コンバータ部５と制御回路６とを有している。コンバータ部５は、スイッチング素子である出力トランジスタＴ１１と、ダイオードＤ１１と、コイルＬ１１と、平滑用のコンデンサＣ１１とを有している。このコンバータ部５は、入力電圧Ｖｉｎ１を降圧した出力電圧Ｖｏ１を生成し、その出力電圧Ｖｏ１を負荷ＲＬ１に供給する。
【０００６】
制御回路６の比較器５０は、出力電圧Ｖｏ１を抵抗Ｒ１１，Ｒ１２で分圧して生成された帰還電圧ＶＦＢ１と基準電圧Ｖｒ１とを比較する。この比較器５０は、帰還電圧ＶＦＢ１が基準電圧Ｖｒ１よりも高いときにＬレベル（低電位電源電圧レベル。例えば、接地電圧レベル）の出力信号Ｓ１１を生成し、帰還電圧ＶＦＢ１が基準電圧Ｖｒ１よりも低いときにＨレベル（高電位電源電圧レベル。例えば、入力電圧Ｖｉｎ１レベル）の出力信号Ｓ１１を生成する。
【０００７】
比較器５０の出力信号Ｓ１１は、ＲＳ−フリップフロップ回路（ＲＳ−ＦＦ回路）５１のセット端子Ｓに供給される。このＲＳ−ＦＦ回路５１は、Ｈレベルの出力信号Ｓ１１に応答して、反転出力端子ＸＱからＬレベルの制御信号ＳＧ１１を出力する。このＬレベルの制御信号ＳＧ１１に応答して、出力トランジスタＴ１１がオンされる。また、上記Ｌレベルの制御信号ＳＧ１１に応答して、ワンショット回路５２は、Ｌレベルの出力信号Ｓ１２を一定時間出力し、その一定時間経過後にＨレベルの出力信号Ｓ１２を出力する。このＨレベルの出力信号Ｓ１２に応答して、ＲＳ−ＦＦ回路５１は、反転出力端子ＸＱからＨレベルの制御信号ＳＧ１１を出力する。このＨレベルの制御信号ＳＧ１１に応答して、出力トランジスタＴ１１がオフされる。
【０００８】
また、制御回路６は、遅延回路５３と、抵抗Ｒ１３と放電用のトランジスタＴ１２とを含む放電回路５４とを有している。遅延回路５３には、ＲＳ−ＦＦ回路５１からの制御信号ＳＧ１１が入力される。この遅延回路５３は、制御信号ＳＧ１１のＨレベルからＬレベルへの遷移に応答してＨレベルからＬレベルに直ちに遷移するとともに、制御信号ＳＧ１１のＬレベルからＨレベルへの遷移に応答して、その遷移から所定時間だけ遅延したタイミングでＬレベルからＨレベルに遷移する制御信号ＳＧ１２を生成する。ここで、上記所定時間は、軽負荷時において、出力トランジスタＴ１１のスイッチング周波数の最低周波数ｆｍｉｎ（図１２参照）が上記ノイズとなり得る周波数域（例えば、オーディオ機器の可聴域：２０Ｈｚ〜２０ＫＨｚ程度）の上限値よりも高い周波数となるように設定されている。そして、上記制御信号ＳＧ１２は、放電回路５４内のトランジスタＴ１２のゲートに供給される。
【０００９】
このようなＤＣ−ＤＣコンバータ４では、遅延回路５３及び放電回路５４によって、出力トランジスタＴ１１のスイッチング周波数の最低周波数ｆｍｉｎ（図１２参照）がノイズとなり得る周波数域に掛かることがないように設定されている。すなわち、ＤＣ−ＤＣコンバータ４では、軽負荷時にスイッチング周波数（スイッチング周期）が遅延回路５３で決まる周期まで低下すると、放電回路５４のトランジスタＴ１２がオンされ、コンデンサＣ１１の過剰な電荷がグランドに放電される。これにより、スイッチング周波数がノイズとなり得る周波数域に掛かるまで低下することを抑制することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１１−１１４９７７号公報
【特許文献２】特開２０１１−０１０４５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記ＤＣ−ＤＣコンバータ４では、コンデンサＣ１１の過剰な電荷をグランドに放電することで、スイッチング周波数の最低周波数ｆｍｉｎが所定周波数（遅延回路５３の遅延時間に応じて決まる周波数）にクランプされる。このため、コンデンサＣ１１の電荷がグランドに放電される分だけ損失が増大し、ＤＣ−ＤＣコンバータ４の変換効率が低下するという問題がある。
【課題を解決するための手段】
【００１２】
本発明の一観点によれば、入力電圧が供給される入力端子と第１ノードとの間に接続されるスイッチング素子をスイッチングすることにより出力端子に出力電圧を生成する電源の制御回路であって、前記スイッチング素子をスイッチング制御する制御信号に応答して、前記スイッチング素子のスイッチング周波数の最低周波数を制御する制御部を有し、前記制御部は、前記スイッチング周波数が所定周波数以下になった場合に、前記制御信号に応じて、前記入力電圧と異なる電位の第１電源線と前記出力端子との間に接続される第１コンデンサに蓄積された電荷を前記入力端子に回生する第１回路を有する。
【発明の効果】
【００１３】
本発明の一観点によれば、変換効率を向上させることができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】一実施形態のＤＣ−ＤＣコンバータを示すブロック回路図。
【図２】一実施形態のチャージポンプを示す回路図。
【図３】一実施形態の遅延回路を示す回路図。
【図４】一実施形態の遅延回路の動作を示す波形図。
【図５】変形例の遅延回路を示す回路図。
【図６】一実施形態のＤＣ−ＤＣコンバータの動作を示す波形図。
【図７】変形例のチャージポンプを示す回路図。
【図８】変形例のチャージポンプを有するＤＣ−ＤＣコンバータの動作を示す波形図。
【図９】変形例の遅延回路を示す回路図。
【図１０】（ａ）〜（ｃ）は、変形例の遅延回路の動作を示す波形図。
【図１１】電子機器を示す概略構成図。
【図１２】スイッチング周波数と負荷電流との関係を示す特性図。
【図１３】従来のＤＣ−ＤＣコンバータを示すブロック回路図。
【発明を実施するための形態】
【００１５】
以下、一実施形態を図１〜図６に従って説明する。
図１に示すＤＣ−ＤＣコンバータ１は、自励式のＤＣ−ＤＣコンバータ、具体的にはオン時間固定型のＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータ１は、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏを生成するコンバータ部２と、コンバータ部２を制御する制御回路３とを有している。
【００１６】
コンバータ部２は、出力トランジスタＴ１と、ダイオードＤ１と、コイルＬ１と、平滑用のコンデンサＣ１とを有している。
出力トランジスタＴ１は、例えばＰチャネルＭＯＳトランジスタである。出力トランジスタＴ１のゲートには、制御回路３から制御信号ＳＧ１が供給される。この出力トランジスタＴ１は、その第１端子（ソース）が入力電圧Ｖｉｎの供給される入力端子Ｐｉに接続されるとともに、第２端子（ドレイン）がダイオードＤ１のカソードに接続されている。ダイオードＤ１のアノードは、入力電圧Ｖｉｎよりも低い電位の電源線（ここでは、グランド）に接続されている。このように、入力端子Ｐｉとグランド（第１電源線）との間には、出力トランジスタＴ１とダイオードＤ１とが直列に接続されている。
【００１７】
出力トランジスタＴ１とダイオードＤ１との間のノードＬＸは、コイルＬ１の第１端子に接続されている。このコイルＬ１の第２端子は出力端子Ｐｏに接続されている。このように、入力端子Ｐｉと出力端子Ｐｏとの間には、出力トランジスタＴ１とコイルＬ１とが直列に接続されている。また、上記コイルＬ１の第２端子はコンデンサＣ１の第１端子に接続されるとともに、そのコンデンサＣ１の第２端子はグランドに接続されている。このコンデンサＣ１は、出力電圧Ｖｏを平滑化する平滑回路に含まれる。
【００１８】
このようなコンバータ部２では、制御回路３からの制御信号ＳＧ１に基づいて出力トランジスタＴ１がオン・オフ制御されることによって、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏが出力端子Ｐｏに生成される。詳しくは、出力トランジスタＴ１がオンされると、入力端子Ｐｉが出力トランジスタＴ１及びコイルＬ１を通じて出力端子Ｐｏに接続されるため、入力端子ＰｉからコイルＬ１を通じて出力端子Ｐｏに至る電流経路が形成される。このため、出力トランジスタＴ１のオン期間では、入力電圧Ｖｉｎと出力電圧Ｖｏとの電位差に応じたコイル電流ＩＬがコイルＬ１に流れ、コイルＬ１にエネルギーが蓄積される。また、出力トランジスタＴ１がオフされると、グランドがダイオードＤ１及びコイルＬ１を通じて出力端子Ｐｏに接続されるため、グランドからダイオードＤ１及びコイルＬ１を通じて出力端子Ｐｏに至る電流経路が形成される。このため、出力トランジスタＴ１のオフ期間では、上記オン期間でコイルＬ１に蓄えられたエネルギーが出力端子Ｐｏに向けて放出され、コイルＬ１に誘導電流が流れる。このような動作により、入力電圧Ｖｉｎよりも降圧された出力電圧Ｖｏが出力端子Ｐｏに生成される。そして、この出力電圧Ｖｏは、出力端子Ｐｏに接続される負荷ＲＬに供給される。なお、負荷ＲＬには負荷電流Ｉｏも供給される。
【００１９】
制御回路３は、コンバータ部２から帰還される出力電圧Ｖｏに基づいて、その出力電圧Ｖｏが目標電圧に近づくように出力トランジスタＴ１をオン・オフ制御（スイッチング制御）する制御信号ＳＧ１を生成する。この制御回路３は、抵抗Ｒ１，Ｒ２と、比較器１０と、ＲＳ−フリップフロップ回路（ＲＳ−ＦＦ回路）１１と、ワンショット回路１２と、遅延回路２０と、チャージポンプ３０とを有している。
【００２０】
比較器１０の反転入力端子には、出力電圧Ｖｏに応じた帰還電圧ＶＦＢが供給される。本実施形態では、比較器１０の反転入力端子に、抵抗Ｒ１，Ｒ２により生成された帰還電圧ＶＦＢが供給される。具体的には、抵抗Ｒ１の第１端子には、出力端子Ｐｏが接続されることにより、出力電圧Ｖｏが帰還される。また、抵抗Ｒ１の第２端子が抵抗Ｒ２の第１端子に接続され、その抵抗Ｒ２の第２端子がグランドに接続されている。そして、これら抵抗Ｒ１，Ｒ２間の接続点が比較器１０の反転入力端子に接続されている。ここで、抵抗Ｒ１，Ｒ２は、それぞれの抵抗値に応じて、出力電圧Ｖｏを分圧した帰還電圧ＶＦＢを生成する。この帰還電圧ＶＦＢの値は、抵抗Ｒ１，Ｒ２の抵抗値の比と、出力電圧Ｖｏとグランドとの電位差とに対応する。このため、抵抗Ｒ１，Ｒ２は、出力電圧Ｖｏに比例した帰還電圧ＶＦＢを生成することになる。
【００２１】
比較器１０の非反転入力端子には、基準電源Ｅ１にて生成される基準電圧Ｖｒが供給される。なお、基準電圧Ｖｒの電圧値は、出力電圧Ｖｏの目標値（目標電圧）に応じて設定されている。
【００２２】
比較器１０は、帰還電圧ＶＦＢと基準電圧Ｖｒとの比較結果に応じた出力信号Ｓ１を生成する。例えば、比較器１０は、帰還電圧ＶＦＢが基準電圧Ｖｒよりも高いときにＬレベルの出力信号Ｓ１を生成する。また、比較器１０は、帰還電圧ＶＦＢが基準電圧Ｖｒよりも低いときにＨレベルの出力信号Ｓ１を生成する。
【００２３】
比較器１０の出力信号Ｓ１は、ＲＳ−ＦＦ回路１１のセット端子Ｓに入力される。また、ＲＳ−ＦＦ回路１１のリセット端子Ｒには、ワンショット回路１２から出力される出力信号Ｓ２が供給される。このＲＳ−ＦＦ回路１１は、Ｈレベルの出力信号Ｓ１に応答して、反転出力端子ＸＱからＬレベルの制御信号ＳＧ１を出力する。また、ＲＳ−ＦＦ回路１１は、Ｈレベルの出力信号Ｓ２に応答して、反転出力端子ＸＱからＨレベルの制御信号ＳＧ１を出力する。すなわち、ＲＳ−ＦＦ回路１１に対して、Ｈレベルの出力信号Ｓ１はセット信号であるとともに、Ｈレベルの出力信号Ｓ２はリセット信号である。そして、ＲＳ−ＦＦ回路１１から出力される制御信号ＳＧ１は、出力トランジスタＴ１のゲートに供給されるとともに、ワンショット回路１２及び遅延回路２０に供給される。なお、出力トランジスタＴ１は、Ｈレベルの制御信号ＳＧ１に応答してオフし、Ｌレベルの制御信号ＳＧ１に応答してオンする。
【００２４】
ワンショット回路１２は、制御信号ＳＧ１のＨレベルからＬレベルへの遷移に応答して、Ｌレベルの出力信号Ｓ２を一定時間だけＲＳ−ＦＦ回路１１のリセット端子Ｒに出力する。そして、一定時間が経過すると、ワンショット回路１２は、Ｈレベルの出力信号Ｓ２（リセット信号）をＲＳ−ＦＦ回路１１のリセット端子Ｒに出力する。
【００２５】
このように、ＲＳ−ＦＦ回路１１及びワンショット回路１２は、Ｈレベルの出力信号Ｓ１に応答して、Ｌレベルの制御信号ＳＧ１を一定時間出力し、出力トランジスタＴ１を一定時間オンさせる。そして、一定時間が経過すると、ワンショット回路１２から出力されるＨレベルの出力信号Ｓ２に応答して、ＲＳ−ＦＦ回路１１は、Ｈレベルの制御信号ＳＧ１を出力し、出力トランジスタＴ１をオフさせる。すなわち、ＲＳ−ＦＦ回路１１及びワンショット回路１２は、Ｈレベルの出力信号Ｓ１に基づいて固定パルス幅のオンパルス（Ｌレベルの制御信号ＳＧ１）を出力トランジスタＴ１に出力するパルス発生器である。具体的には、ＲＳ−ＦＦ回路１１及びワンショット回路１２は、オンパルスのパルス幅が一定で、帰還電圧ＶＦＢと基準電圧Ｖｒとの比較結果に応じて周波数（周期）が変動する制御信号ＳＧ１を生成する。
【００２６】
遅延回路２０には、ＲＳ−ＦＦ回路１１からの制御信号ＳＧ１と併せて、基準電圧Ｖｃが供給される。この遅延回路２０は、制御信号ＳＧ１のＬレベル（第１レベル）からＨレベル（第２レベル）への遷移に応答して、その遷移から基準電圧Ｖｃに応じた所定時間Ａ１（図４参照）だけ遅延したタイミングでＬレベルからＨレベルに遷移する遅延信号ＳＧ２を生成する。また、遅延回路２０は、制御信号ＳＧ１のＨレベルからＬレベルへの遷移に応答して、ＨレベルからＬレベルに直ちに遷移する遅延信号ＳＧ２を生成する。ここで、上記所定時間Ａ１は、例えば出力トランジスタＴ１のスイッチング周波数の最低周波数ｆｍｉｎ（図１２参照）が当該ＤＣ−ＤＣコンバータ１を適用する電子機器においてノイズとなり得る周波数域（例えば、オーディオ機器の可聴域：２０Ｈｚ〜２０ＫＨｚ程度）の上限値よりも高い周波数（第１周波数）となるように設定されている。
【００２７】
チャージポンプ３０には、遅延回路２０から遅延信号ＳＧ２が供給される。チャージポンプ３０は、例えば軽負荷時において、出力トランジスタＴ１のスイッチング周波数が上記第１周波数よりも高い第２周波数以下になったときに、遅延信号ＳＧ２に基づいて、コンデンサＣ１に蓄積された過剰な電荷を入力端子Ｐｉに回生する。このチャージポンプ３０は、上記ノードＬＸと出力端子Ｐｏとの間に設けられた容量素子Ｃ２と、ノードＬＸと容量素子Ｃ２との間に設けられた第１スイッチ回路ＳＷ１と、容量素子Ｃ２と出力端子Ｐｏとの間に設けられた第２スイッチ回路ＳＷ２と、第２スイッチ回路ＳＷ２と入力端子Ｐｉとの間に設けられたダイオードＤ２とを有している。
【００２８】
第１スイッチ回路ＳＷ１は、その第１端子がノードＬＸに接続され、第２端子がグランドに接続されている。この第１スイッチ回路ＳＷ１の共通端子は容量素子Ｃ２の第１端子に接続されている。容量素子Ｃ２の第２端子は第２スイッチ回路ＳＷ２の共通端子に接続されている。この第２スイッチ回路ＳＷ２は、その第１端子がダイオードＤ２のアノードに接続され、第２端子が出力端子Ｐｏに接続されている。ダイオードＤ２のカソードは入力端子Ｐｉに接続されている。
【００２９】
上記第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２は、上記遅延信号ＳＧ２に応答して、共通端子と第１端子又は第２端子との接続が切り替えられる。詳述すると、Ｈレベルの遅延信号ＳＧ２に応答して、第１スイッチ回路ＳＷ１の共通端子と第２端子とが接続され、第２スイッチ回路ＳＷ２の共通端子と第２端子とが接続される（第１の状態）。このため、容量素子Ｃ２の第１端子が第１スイッチ回路ＳＷ１を介してグランドに接続され、容量素子Ｃ２の第２端子が第２スイッチ回路ＳＷ２を介して出力端子Ｐｏに接続される。これにより、出力端子Ｐｏに接続されたコンデンサＣ１に蓄積された電荷が容量素子Ｃ２に遷移される。その後、Ｌレベルの遅延信号ＳＧ２に応答して、第１スイッチ回路ＳＷ１の共通端子と第１端子とが接続され、第２スイッチ回路ＳＷ２の共通端子と第１端子とが接続される（第２の状態）。このため、容量素子Ｃ２の第１端子が第１スイッチ回路ＳＷ１を介してノードＬＸに接続され、容量素子Ｃ２の第２端子が第２スイッチ回路ＳＷ２を介してダイオードＤ２に接続される。このとき、容量素子Ｃ２の第２端子（ダイオードＤ２のアノード）の電圧が、ノードＬＸの電圧（ここでは、入力電圧Ｖｉｎ）に出力電圧Ｖｏを加算した電圧値、つまり入力電圧Ｖｉｎよりも高い場合には、容量素子Ｃ２に蓄積された電荷がダイオードＤ２を通じて入力端子Ｐｉに向けて放電される。すなわち、この場合には、容量素子Ｃ２に蓄積された電荷が入力端子Ｐｉに回生される。
【００３０】
なお、本実施形態において、出力トランジスタＴ１はスイッチング素子の一例、コンデンサＣ１は第１コンデンサの一例、遅延回路２０及びチャージポンプ３０は制御部の一例、チャージポンプ３０は第１回路の一例、ノードＬＸは第１ノードの一例である。
【００３１】
ここで、チャージポンプ３０（とくに、第１スイッチ回路ＳＷ１及び第２スイッチ回路ＳＷ２）の具体的な内部構成例について説明する。
図２に示すように、第１スイッチ回路ＳＷ１は、ＰチャネルＭＯＳトランジスタＴ３１とＮチャネルＭＯＳトランジスタＴ３２とを有している。トランジスタＴ３１は、その第１端子（ソース）が上記ノードＬＸに接続され、第２端子（ドレイン）がトランジスタＴ３２の第１端子（ドレイン）に接続されている。トランジスタＴ３２の第２端子（ソース）はグランドに接続されている。これらトランジスタＴ３１，Ｔ３２のゲート（制御端子）には、遅延信号ＳＧ２が供給される。また、これらトランジスタＴ３１，Ｔ３２間のノードは容量素子Ｃ２の第１端子に接続されている。
【００３２】
第２スイッチ回路ＳＷ２は、ＰチャネルＭＯＳトランジスタＴ３３とＮチャネルＭＯＳトランジスタＴ３４とを有している。トランジスタＴ３３は、その第１端子（ソース）がダイオードＤ２のアノードに接続され、第２端子（ドレイン）がトランジスタＴ３４の第２端子（ドレイン）に接続されている。トランジスタＴ３４の第２端子（ソース）は出力端子Ｐｏに接続されている。これらトランジスタＴ３３，Ｔ３４のゲート（制御端子）には、遅延信号ＳＧ２が供給される。また、これらトランジスタＴ３３，Ｔ３４間のノードは容量素子Ｃ２の第２端子に接続されている。
【００３３】
このようなチャージポンプ３０では、Ｈレベルの遅延信号ＳＧ２に応答して、ＮチャネルＭＯＳトランジスタＴ３２，Ｔ３４がオンされ、ＰチャネルＭＯＳトランジスタＴ３１，Ｔ３３がオフされる（第１の状態）。このため、容量素子Ｃ２の第１端子がトランジスタＴ３２を介してグランドに接続され、容量素子Ｃ２の第２端子がトランジスタＴ３４を介して出力端子Ｐｏに接続される。これにより、出力端子ＰｏからオンしたトランジスタＴ３４、容量素子Ｃ２及びオンしたトランジスタＴ３２を通じてグランドに向かって電流が流れ（実線矢印参照）、出力端子Ｐｏに接続されたコンデンサＣ１に蓄積された電荷が容量素子Ｃ２に遷移される。また、Ｌレベルの遅延信号ＳＧ２に応答して、ＮチャネルＭＯＳトランジスタＴ３２，Ｔ３４がオフされ、ＰチャネルＭＯＳトランジスタＴ３１，Ｔ３３がオンされる（第２の状態）。このため、容量素子Ｃ２の第１端子がトランジスタＴ３１を介してノードＬＸに接続され、容量素子Ｃ２の第２端子がトランジスタＴ３３を介してダイオードＤ２に接続される。このとき、容量素子Ｃ２の第２端子（ダイオードＤ２のアノード）の電圧が、ノードＬＸの電圧（ここでは、入力電圧Ｖｉｎ）に出力電圧Ｖｏを加算した電圧値よりも高い場合には、ノードＬＸからオンしたトランジスタＴ３１、容量素子Ｃ２、オンしたトランジスタＴ３３及びダイオードＤ２を通じて入力端子Ｐｉに電流が流れる（一点鎖線矢印参照）。すると、容量素子Ｃ２に蓄積された電荷がダイオードＤ２を通じて入力端子Ｐｉに向けて放電される。
【００３４】
なお、トランジスタＴ３１は第１スイッチの一例、トランジスタＴ３２は第２スイッチの一例、トランジスタＴ３３は第３スイッチの一例、トランジスタＴ３４は第４スイッチの一例である。
【００３５】
次に、遅延回路２０の内部構成例について説明する。
図３に示すように、遅延回路２０は、インバータ回路２１と、ＮチャネルＭＯＳトランジスタＴ２１と、ＰチャネルＭＯＳトランジスタＴ２２と、電流源２２と、コンデンサＣ２１と、比較器２３と、基準電源Ｅ２とを有している。
【００３６】
インバータ回路２１には、制御信号ＳＧ１が供給される。このインバータ回路２１は、制御信号ＳＧ１を論理反転して反転信号ＸＳＧ１を生成し、その反転信号ＸＳＧ１をトランジスタＴ２１，Ｔ２２のゲートに供給する。
【００３７】
トランジスタＴ２２のソースは、バイアス電圧ＶＢが供給される電源線（第２電源線）に接続されている。ここで、バイアス電圧ＶＢは、例えば図示しない電源回路により生成された電圧（高電位側の電源電圧など）、又は入力電圧Ｖｉｎである。また、トランジスタＴ２２のドレインは電流源２２の第１端子に接続されている。
【００３８】
電流源２２には、外部から制御信号Ｓ２１が供給される。この電流源２２は、制御信号Ｓ２１に応じた電流値の電流Ｉ２１を流す。すなわち、電流源２２は、制御信号Ｓ２１に応じて電流Ｉ２１の電流値を可変する。この電流源２２の第２端子は、トランジスタＴ２１のドレインに接続されている。トランジスタＴ２１のソースはグランドに接続されている。このトランジスタＴ２１と並列にコンデンサＣ２１が接続されている。具体的には、電流源２２とトランジスタＴ２１との間のノードＮ２１にコンデンサＣ２１の第１端子が接続され、そのコンデンサＣ２１の第２端子がグランドに接続されている。
【００３９】
上記ノードＮ２１は、比較器２３の非反転入力端子に接続されている。このため、比較器２３の非反転入力端子には、ノードＮ２１の電圧ＶＮ２１（コンデンサＣ２１の第１端子の電圧）が供給される。比較器２３の反転入力端子には、基準電源Ｅ２にて生成される基準電圧Ｖｃが供給される。
【００４０】
比較器２３は、電圧ＶＮ２１と基準電圧Ｖｃとの比較結果に応じた上記遅延信号ＳＧ２を生成する。例えば、比較器２３は、電圧ＶＮ２１が基準電圧Ｖｃよりも低いときにＬレベルの遅延信号ＳＧ２を生成する。また、比較器２３は、電圧ＶＮ２１が基準電圧Ｖｃよりも高いときにＨレベルの遅延信号ＳＧ２を生成する。そして、この遅延信号ＳＧ２は、上記チャージポンプ３０（図１参照）に供給される。
【００４１】
なお、トランジスタＴ２２は第５スイッチの一例、トランジスタＴ２１は第６スイッチの一例、コンデンサＣ２１は第２コンデンサの一例、電流Ｉ２１は第１電流の一例である。
【００４２】
図４を参照して、遅延回路２０の動作を説明する。なお、図４において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
時刻ｔ１において、制御信号ＳＧ１がＨレベルからＬレベルに遷移すると、反転信号ＸＳＧ１がＬレベルからＨレベルに遷移する。このＨレベルの反転信号ＸＳＧ１に応答して、トランジスタＴ２１がオンされ、トランジスタＴ２２がオフされる。トランジスタＴ２１がオンされると、コンデンサＣ２１の両端子が互いに接続されるため、コンデンサＣ２１の第１端子（ノードＮ２１）の電圧ＶＮ２１はグランドレベルになる。これにより、電圧ＶＮ２１が基準電圧Ｖｃよりも低くなるため、比較器２３から出力される遅延信号ＳＧ２がＨレベルからＬレベルに遷移される。このように、遅延回路２０では、制御信号ＳＧ１がＨレベルからＬレベルに遷移すると、遅延信号ＳＧ２がＨレベルからＬレベルに直ちに遷移される。このとき、上記トランジスタＴ２２がオフされ、電流源２２へのバイアス電圧ＶＢの供給が停止されるため、電流Ｉ２１がオンしたトランジスタＴ２１を通じてグランドに流れることを抑制することができる。すなわち、トランジスタＴ２２をオフすることで、トランジスタＴ２１がオンしたときの消費電流を低減することができる。
【００４３】
続いて、時刻ｔ２において、制御信号ＳＧ１がＬレベルからＨレベルに遷移すると、反転信号ＸＳＧ１がＨレベルからＬレベルに遷移する。このＬレベルの反転信号ＸＳＧ１に応答して、トランジスタＴ２１がオフされ、トランジスタＴ２２がオンされる。すると、電流源２２から供給される電流Ｉ２１によってコンデンサＣ２１が充電される。これにより、ノードＮ２１の電圧ＶＮ２１は、グランドレベルから電流Ｉ２１の電流値に応じた所定の傾斜で上昇する。
【００４４】
次いで、時刻ｔ２から所定時間Ａ１が経過した時刻ｔ３において、ノードＮ２１の電圧ＶＮ２１が基準電圧Ｖｃよりも高くなると、比較器２３から出力される遅延信号ＳＧ２がＬレベルからＨレベルに遷移される。このように、遅延回路２０では、制御信号ＳＧ１がＬレベルからＨレベルに遷移すると、その遷移（時刻ｔ２）から所定時間Ａ１だけ遅延したタイミングで遅延信号ＳＧ２がＬレベルからＨレベルに遷移される。ここで、上記所定時間Ａ１は、電圧ＶＮ２１がグランドレベルから基準電圧Ｖｃまで上昇する時間である。このため、所定時間Ａ１は、基準電圧Ｖｃの電圧値、電流Ｉ２１の電流値及びコンデンサＣ２１の容量値に応じて設定される。換言すると、遅延回路２０では、基準電圧Ｖｃの電圧値や電流Ｉ２１の電流値を調整することにより、上記所定時間Ａ１を所望の時間に調整することができる。
【００４５】
なお、遅延回路２０は、図５に示すように、比較器２３の代わりにバッファ回路２４を設けるようにしてもよい。この場合には、上記所定時間Ａ１は、バッファ回路２４の論理閾値、電流Ｉ２１の電流値及びコンデンサＣ２１の容量値に応じて設定される。このため、このような遅延回路２０では、例えば制御信号Ｓ２１によって設定される電流Ｉ２１の電流値を調整することにより、上記所定時間Ａ１を所望の時間に調整することができる。
【００４６】
次に、上記ＤＣ−ＤＣコンバータ１の動作を説明する。まず、電力供給量が多く負荷電流Ｉｏのピーク値が高くなる重負荷時のＤＣ−ＤＣコンバータ１の動作を簡単に説明する。
【００４７】
出力トランジスタＴ１のオン動作に基づいて、出力電圧Ｖｏが上昇し、出力トランジスタＴ１がオフされると、コイルＬ１に蓄えられているエネルギーが放出される。コイルＬ１に蓄えられたエネルギーが減少して出力電圧Ｖｏが低下し、抵抗Ｒ１，Ｒ２による分圧電圧（帰還電圧ＶＦＢ）が基準電圧Ｖｒよりも低くなると、比較器１０からＨレベルの出力信号Ｓ１が出力される。すると、そのＨレベルの出力信号Ｓ１に応答して、ＲＳ−ＦＦ回路１１からＬレベルの制御信号ＳＧ１が一定時間出力される。これにより、出力トランジスタＴ１が一定時間オンされる。このような出力トランジスタＴ１のオン・オフ動作時において、出力トランジスタＴ１がオフになった時の出力電圧Ｖｏが高くなると、その時の帰還電圧ＶＦＢが高くなり、比較器１０の出力信号Ｓ１がＨレベルとなるまでの時間が長くなるため、出力トランジスタＴ１のオフ時間が長くなる。また、出力トランジスタＴ１がオフになった時の出力電圧Ｖｏが低くなると、その時の帰還電圧ＶＦＢが低くなり、比較器１０の出力信号Ｓ１がＨレベルとなるまでの時間が短くなるため、出力トランジスタＴ１のオフ時間が短くなる。このような動作により、出力トランジスタＴ１が一定時間だけオンされ、出力トランジスタＴ１がオフされるオフタイミングが出力電圧Ｖｏに基づいて決定される。そして、出力電圧Ｖｏの高低に基づいてそのオフタイミングが変化し出力トランジスタＴ１のスイッチング周波数が変化して、出力電圧Ｖｏが基準電圧Ｖｒに基づく目標電圧（一定電圧）に維持される。
【００４８】
次に、電力供給量が少なく負荷電流Ｉｏのピーク値が低くなる軽負荷時のＤＣ−ＤＣコンバータ１の動作を説明する。具体的には、出力トランジスタＴ１のスイッチング周波数が低下しやすいコイル電流ＩＬが非連続電流モード（ＤＣＭ）となる場合のＤＣ−ＤＣコンバータ１の動作を図６に従って説明する。なお、図６において、縦軸及び横軸は、説明を簡潔にするため、適宜拡大、縮小して示している。
【００４９】
図６に示すように、時刻ｔ１０において、制御信号ＳＧ１がＨレベルからＬレベルに遷移すると、そのＬレベルの制御信号ＳＧ１に応答して出力トランジスタＴ１がオンされる。この出力トランジスタＴ１のオン動作に基づいて、出力電圧Ｖｏ及び帰還電圧ＶＦＢが時間の経過と共に所定の傾きで上昇し、コイル電流ＩＬが時間の経過と共に所定の傾きで増加する。
【００５０】
時刻ｔ１０からＨレベルの制御信号ＳＧ１が一定時間出力されると（時刻ｔ１１）、制御信号ＳＧ１がＬレベルからＨレベルに遷移する。このＨレベルの制御信号ＳＧ１に応答して出力トランジスタＴ１がオフされる。この出力トランジスタＴ１のオフ動作に基づいて、出力電圧Ｖｏ及び帰還電圧ＶＦＢが時間の経過と共に所定の傾きで低下し、コイル電流ＩＬが時間の経過と共に所定の傾きで減少する。また、上記Ｈレベルの制御信号ＳＧ１に応答して、遅延回路２０内のトランジスタＴ２１がオフ、トランジスタＴ２２がオンされ、電流Ｉ２１によるコンデンサＣ２１の充電が開始される。これにより、ノードＮ２１の電圧ＶＮ２１が徐々に上昇する。すなわち、時刻ｔ１１から上記所定時間Ａ１のカウントが開始される。
【００５１】
この出力トランジスタＴ１のオフ時間において、上述したように負荷電流Ｉｏのピーク値が低い場合には、帰還電圧ＶＦＢが基準電圧Ｖｒよりも低くなる前に、コイル電流ＩＬが０Ａになる（時刻ｔ１２）。このとき、非同期整流方式のＤＣ−ＤＣコンバータ１では、ダイオードＤ１によりコイル電流ＩＬを入力側に逆流させることができないため、コイル電流ＩＬが０Ａに維持される。すなわち、出力トランジスタＴ１のスイッチング動作の周期（スイッチング周期）Ｔにおいて、コイル電流ＩＬが０Ａに維持されコイル電流ＩＬの変化が不連続となる電流不連続モード（ＤＣＭ）で動作することになる。このＤＣＭ動作時（時刻ｔ１２以降）の出力電圧Ｖｏ及び帰還電圧ＶＦＢは、時刻ｔ１１〜ｔ１２における傾きよりも緩やかな傾きで低下する。
【００５２】
次に、時刻ｔ１１から遅延回路２０で決定された所定時間Ａ１が経過したときに（時刻ｔ１３参照）、帰還電圧ＶＦＢが基準電圧Ｖｒまで低下していない場合には、遅延回路２０から出力される遅延信号ＳＧ２がＬレベルからＨレベルに遷移する。このＨレベルの遅延信号ＳＧ２に応答して、チャージポンプ３０内の容量素子Ｃ２の第１端子がグランドに接続され、容量素子Ｃ２の第２端子が出力端子Ｐｏ（コンデンサＣ１の第１端子）に接続される。これにより、コンデンサＣ１から容量素子Ｃ２を通じてグランドに向かって電流が流れ、コンデンサＣ１に蓄積されている電荷が容量素子Ｃ２に移される。このため、遅延信号ＳＧ２がＨレベルの期間（時刻ｔ１３〜ｔ１４）における出力電圧Ｖｏ及び帰還電圧ＶＦＢは、時刻ｔ１２〜ｔ１３における傾きよりも急峻な傾きで低下する。
【００５３】
ここで、遅延回路２０及びチャージポンプ３０を有していない場合には、破線波形で示すように、時刻ｔ１３以降の出力電圧Ｖｏ及び帰還電圧ＶＦＢは、時刻ｔ１２〜ｔ１３における傾きと同じ傾き、つまり緩やかな傾きで低下する。このため、帰還電圧ＶＦＢが基準電圧Ｖｒまで低下するのに多大な時間が掛かり、スイッチング周期Ｔが長くなってスイッチング周波数が低くなる。これに対し、本実施形態のＤＣ−ＤＣコンバータ１では、出力トランジスタＴ１のオフタイミングから上記所定時間Ａ１が経過すると、コンデンサＣ１に蓄積された電荷を容量素子Ｃ２に移すことで、出力電圧Ｖｏ及び帰還電圧ＶＦＢを迅速に低下させている。これにより、帰還電圧ＶＦＢが基準電圧Ｖｒに達するまでの時間を短くすることができるため、スイッチング周期Ｔが長くなることを抑制でき、スイッチング周波数が低くなることを抑制することができる。
【００５４】
そして、帰還電圧ＶＦＢが基準電圧Ｖｒまで低下すると（時刻ｔ１４参照）、比較器１０からＨレベルの出力信号Ｓ１が出力され、そのＨレベルの出力信号Ｓ１に応答してＬレベルの制御信号ＳＧ１が一定時間出力される（時刻ｔ１４〜ｔ１５）。これにより、時刻ｔ１０〜ｔ１４までの所定のスイッチング周期Ｔが終了し、出力トランジスタＴ１が一定時間オンする次のスイッチング周期Ｔが開始される。すなわち、上記所定時間Ａ１の長さを調整することによって、スイッチング周期Ｔの長さが調整され、スイッチング周波数が調整される。このため、所定時間Ａ１の長さを適宜調整することで、スイッチング周波数の最低周波数を、当該ＤＣ−ＤＣコンバータ１を使用する回路のノイズとなり得る周波数域に掛かることがないように設定することができる。本実施形態では、遅延回路２０において、基準電圧Ｖｃの電圧値や電流Ｉ２１の電流値を調整することにより、上記所定時間Ａ１を所望の時間に調整することができ、スイッチング周波数の最低周波数を所望の周波数に設定することができる。
【００５５】
また、上記制御信号ＳＧ１のＨレベルからＬレベルへの遷移に応答して、遅延信号ＳＧ２がＨレベルからＬレベルに遷移する。このＬレベルの遅延信号ＳＧ２に応答して、チャージポンプ３０内の容量素子Ｃ２の第１端子がノードＬＸに接続され、容量素子Ｃ２の第２端子がダイオードＤ２を介して入力端子Ｐｉに接続される。このとき、容量素子Ｃ２の第２端子（ダイオードＤ２のアノード）の電圧は、ノードＬＸの電圧（ここでは、入力電圧Ｖｉｎ）に出力電圧Ｖｏを加算した電圧値、つまり入力電圧Ｖｉｎよりも高い電圧値になる。このため、ノードＬＸから容量素子Ｃ２及びダイオードＤ２を通じて入力端子Ｐｉに向かって電流が流れ、容量素子Ｃ２に蓄積された電荷が入力端子Ｐｉに放電される。すなわち、時刻ｔ１４〜ｔ１５においてコンデンサＣ１から容量素子Ｃ２に移された電荷が入力端子Ｐｉ（入力電圧Ｖｉｎ）に回生される。
【００５６】
そして、例えば時刻ｔ１４から開始されるスイッチング周期Ｔにおいて、時刻ｔ１０〜ｔ１４と同様の一連の動作が実行される。これにより、遅延回路２０の所定時間Ａ１に応じて設定されたスイッチング周波数、つまりスイッチング周波数の最低周波数で上記一連の動作が繰り返し実行される。
【００５７】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）遅延回路２０及びチャージポンプ３０によって、出力トランジスタＴ１のスイッチング周波数の最低周波数ｆｍｉｎ（図１２参照）が当該ＤＣ−ＤＣコンバータ１を使用する回路のノイズとなり得る周波数域に掛かることがないように設定した。すなわち、軽負荷時において、出力トランジスタＴ１のオフタイミングから遅延回路２０で設定される所定時間Ａ１を経過すると、コンデンサＣ１に蓄積された電荷がチャージポンプ３０内の容量素子Ｃ２に移される。これにより、出力電圧Ｖｏを迅速に低下させることができ、帰還電圧ＶＦＢを基準電圧Ｖｒまで迅速に低下させることができる。したがって、上記所定時間Ａ１を適宜調整することで、出力トランジスタＴ１のスイッチング周波数が上記ノイズとなり得る周波数域に掛かるまで下がることを抑制することができる。
【００５８】
（２）さらに、出力トランジスタＴ１がオンした後、コンデンサＣ１から容量素子Ｃ２に移した電荷を入力端子Ｐｉに回生するようにした。これにより、グランドに放電していた分の電荷を入力端子Ｐｉに回生することができるため、損失を低減できるとともに、ＤＣ−ＤＣコンバータ１の変換効率を向上させることができる。
【００５９】
（３）チャージポンプ３０において、第２スイッチ回路ＳＷ２と入力端子Ｐｉとの間にダイオードＤ２を設けるようにした。これにより、例えば図６の時刻ｔ１１〜ｔ１３のようにノードＬＸの電位が入力電圧Ｖｉｎよりも低い期間において、容量素子Ｃ２の第２端子が第２スイッチ回路ＳＷ２及びダイオードＤ２を通じて入力端子Ｐｉと接続される場合であっても、ダイオードＤ２によって入力端子Ｐｉからチャージポンプ３０への電流の逆流を抑制することができる。
【００６０】
（４）遅延回路２０において、バイアス電圧ＶＢが供給される電源線と電流源２２との間にトランジスタＴ２２を設けるようにした。また、制御信号ＳＧ１（反転信号ＸＳＧ１）に応答して、トランジスタＴ２１及びトランジスタＴ２２を相補的にオン・オフするようにした。これにより、ノードＮ２１の電圧ＶＮ２１がグランドレベルに維持される期間（トランジスタＴ２１がオンする期間）において、トランジスタＴ２２がオフされ、電流源２２へのバイアス電圧ＶＢの供給が停止されるため、電流Ｉ２１がオンしたトランジスタＴ２１を通じてグランドに流れることを抑制することができる。
【００６１】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態におけるチャージポンプ３０の内部構成は図２に示した回路に限定されない。すなわち、スイッチング周波数が遅延回路２０によって設定される所定周波数（第２周波数）以下になった場合に、制御信号ＳＧ１（遅延信号ＳＧ２）に応じて、コンデンサＣ１に蓄積された電荷を入力端子Ｐｉに回生することのできる回路であれば、チャージポンプ３０（第１回路）の内部構成は特に限定されない。
【００６２】
図７に示されるように、例えば、ダイオードＤ２を省略し、トランジスタＴ３３のゲートに上記遅延信号ＳＧ２の代わりに制御信号ＳＧ１を供給するようにしてもよい。以下に、この図７に示したチャージポンプ３０を有するＤＣ−ＤＣコンバータ１の動作について説明する。
【００６３】
図８に示すように、時刻ｔ２１において制御信号ＳＧ１がＬレベルからＨレベルに遷移すると、その遷移から所定時間Ａ１だけ遅延したタイミング（時刻ｔ２２参照）で遅延信号ＳＧ２がＬレベルからＨレベルに遷移される。このとき、制御信号ＳＧ１はＨレベルに維持されている。これらＨレベルの制御信号ＳＧ１及びＨレベルの遅延信号ＳＧ２に応答して、ＮチャネルＭＯＳトランジスタＴ３２，Ｔ３４がオンされ、ＰチャネルＭＯＳトランジスタＴ３１，Ｔ３３がオフされる。すると、チャージポンプ３０内の容量素子Ｃ２の第１端子がグランドに接続され、容量素子Ｃ２の第２端子が出力端子Ｐｏ（コンデンサＣ１の第１端子）に接続される。このため、制御信号ＳＧ１及び遅延信号ＳＧ２が共にＨレベルとなる第１の期間Ｐ１（時刻ｔ２２〜ｔ２３参照）では、コンデンサＣ１から容量素子Ｃ２を通じてグランドに向かって電流が流れ、コンデンサＣ１に蓄積されている電荷が容量素子Ｃ２に移される。これにより、出力電圧Ｖｏ及び帰還電圧ＶＦＢを迅速に低下させることができる。
【００６４】
そして、帰還電圧ＶＦＢが基準電圧Ｖｒまで低下すると（時刻ｔ２３参照）、比較器１０からＨレベルの出力信号Ｓ１が出力され、そのＨレベルの出力信号Ｓ１に応答してＬレベルの制御信号ＳＧ１が一定時間出力される（時刻ｔ２３〜ｔ２４）。このとき、制御信号ＳＧ１のＨレベルからＬレベルへの遷移に応答して、遅延信号ＳＧ２がＨレベルからＬレベルに遷移する。これらＬレベルの制御信号ＳＧ１及びＬレベルの遅延信号ＳＧ２に応答して、ＮチャネルＭＯＳトランジスタＴ３２，Ｔ３４がオフされ、ＰチャネルＭＯＳトランジスタＴ３１，Ｔ３３がオンされる。すると、チャージポンプ３０内の容量素子Ｃ２の第１端子がノードＬＸに接続され、容量素子Ｃ２の第２端子が入力端子Ｐｉに接続される。このとき、容量素子Ｃ２の第２端子の電圧は、ノードＬＸの電圧（ここでは、入力電圧Ｖｉｎ）に出力電圧Ｖｏを加算した電圧値、つまり入力電圧Ｖｉｎよりも高い電圧値になる。このため、制御信号ＳＧ１及び遅延信号ＳＧ２が共にＬレベルとなる第２の期間Ｐ２（時刻ｔ２３〜ｔ２４参照）では、容量素子Ｃ２から入力端子Ｐｉに向かって電流が流れ、容量素子Ｃ２に蓄積された電荷が入力端子Ｐｉに回生される。
【００６５】
そして、時刻ｔ２３から一定時間経過後、制御信号ＳＧ１がＬレベルからＨレベルに遷移する（時刻ｔ２４）。このとき、遅延信号ＳＧ２は、時刻ｔ２４から所定時間Ａ１が経過するまではＬレベルを維持している。これらＨレベルの制御信号ＳＧ１及びＬレベルの遅延信号ＳＧ２に応答して、トランジスタＴ３１がオンされ、トランジスタＴ３２〜Ｔ３４がオフされる。すると、トランジスタＴ３３のオフ動作によって、チャージポンプ３０が入力端子Ｐｉから切り離される。このため、制御信号ＳＧ１がＨレベル、遅延信号ＳＧ２がＬレベルとなる第３の期間Ｐ３（時刻ｔ２４〜ｔ２５）では、入力端子Ｐｉからチャージポンプ３０への電流の逆流を抑制することができる。詳述すると、制御信号ＳＧ１のＬレベルからＨレベルへの遷移に応答して出力トランジスタＴ１がオフすると、ノードＬＸの電位が低下する。このとき、チャージポンプ３０からダイオードＤ２を省略しただけの場合には、第３の期間Ｐ３においてトランジスタＴ３３がＬレベルの遅延信号ＳＧ２に応答してオンされるため、上記ノードＬＸの電位の低下に伴って入力端子Ｐｉからチャージポンプ３０に向かって電流が流れてしまう。これに対し、本変形例では、第３の期間Ｐ３においてトランジスタＴ３３がＨレベルの制御信号ＳＧ１に応答してオフされ、入力端子Ｐｉからチャージポンプ３０が切り離されるため、上述のようにノードＬＸの電位が低下しても入力端子Ｐｉからチャージポンプ３０に電流が流れることを抑制できる。すなわち、第２スイッチ回路ＳＷ２内のＰチャネルＭＯＳトランジスタＴ３３のオン・オフ制御を出力トランジスタＴ１のスイッチングに合わせて個別に行うことにより、ダイオードＤ２を省略した上で、入力端子Ｐｉからチャージポンプ３０への電流の逆流を抑制することができる。さらに、ダイオードＤ２を省略したことにより、そのダイオードＤ２による損失を無くすことができるため、ＤＣ−ＤＣコンバータ１の変換効率をより向上させることができる。
【００６６】
・上記実施形態における遅延回路２０の内部構成は図３及び図５に示した回路に限定されない。例えば図９に示されるように、遅延回路２０の内部構成を変更するようにしてもよい。具体的には、図９に示した遅延回路２０は、当該遅延回路２０の所定時間Ａ１に応じたスイッチング周波数が基準周波数に一致するように上記所定時間Ａ１を調整する調整回路２５が図５に示した遅延回路２０に追加されている。
【００６７】
調整回路２５は、Ｄ−ＦＦ回路２６，２７と、ナンド回路２８と、インバータ回路２９と、ＰチャネルＭＯＳトランジスタＴ２３と、ＮチャネルＭＯＳトランジスタＴ２４と、抵抗Ｒ２１と、コンデンサＣ２２とを有している。
【００６８】
Ｄ−ＦＦ回路２６のクロック端子ＣＫには、制御信号ＳＧ１の反転信号ＸＳＧ１が供給される。Ｄ−ＦＦ回路２６の入力端子Ｄには、バイアス電圧ＶＢが供給される。Ｄ−ＦＦ回路２６のクリア端子ＣＬには、ナンド回路２８の出力信号Ｓ２２が供給される。このＤ−ＦＦ回路２６は、反転信号ＸＳＧ１の立ち上がりエッジに応答して、出力端子ＱからＨレベル（バイアス電圧ＶＢレベル）の出力信号ＤＮを出力する。また、Ｄ−ＦＦ回路２６は、Ｌレベルの出力信号Ｓ２２に応答して、出力端子ＱからＬレベル（グランドレベル）の出力信号ＤＮを出力する。
【００６９】
Ｄ−ＦＦ回路２７のクロック端子ＣＫには、上記基準周波数を有する基準クロック信号ＣＬＫが供給される。この基準クロック信号ＣＬＫは、例えば図示しない発振器等で生成された一定周期（固定周波数）のパルス信号である。ここで、上記基準周波数は、例えば当該ＤＣ−ＤＣコンバータ１を適用する電子機器においてノイズとなり得る周波数域（例えば、オーディオ機器の可聴域：２０Ｈｚ〜２０ＫＨｚ程度）の上限値よりも高い周波数（第１周波数）となるように設定されている。また、上記Ｄ−ＦＦ回路２７の入力端子Ｄにはバイアス電圧ＶＢが供給される。Ｄ−ＦＦ回路２７のクリア端子ＣＬには、ナンド回路２８の出力信号Ｓ２２が供給される。このＤ−ＦＦ回路２７は、基準クロック信号ＣＬＫの立ち上がりエッジに応答して、出力端子ＱからＨレベル（バイアス電圧ＶＢレベル）の出力信号ＵＰを出力する。また、Ｄ−ＦＦ回路２７は、Ｌレベルの出力信号Ｓ２２に応答して、出力端子ＱからＬレベル（グランドレベル）の出力信号ＵＰを出力する。
【００７０】
ナンド回路２８は、出力信号ＵＰと出力信号ＤＮとを否定論理積演算した結果を持つ出力信号Ｓ２２を生成し、その出力信号Ｓ２２をＤ−ＦＦ回路２６，２７のクリア端子ＣＬに出力する。
【００７１】
インバータ回路２９には、Ｄ−ＦＦ回路２７の出力信号ＵＰが供給される。このインバータ回路２９は、出力信号ＵＰを論理反転して反転信号ＸＵＰを生成し、その反転信号ＸＵＰをトランジスタＴ２３のゲートに供給する。
【００７２】
トランジスタＴ２３のソースには、バイアス電圧ＶＢが供給される。また、トランジスタＴ２３のドレインは、トランジスタＴ２４のドレインに接続されている。トランジスタＴ２４のソースはグランドに接続されている。このトランジスタＴ２４のゲートには、Ｄ−ＦＦ回路２６の出力信号ＤＮが供給される。
【００７３】
これらトランジスタＴ２３，Ｔ２４間のノードは抵抗Ｒ２１の第１端子に接続されている。この抵抗Ｒ２１の第２端子がコンデンサＣ２２の第１端子に接続され、そのコンデンサＣ２２の第２端子がグランドに接続されている。そして、コンデンサＣ２２の第１端子の電圧が上記制御信号Ｓ２１として電流源２２に供給される。
【００７４】
なお、図９に示した遅延回路２０において、バッファ回路２４の代わりに図３に示した比較器２３を設けるようにしてもよい。
次に、図９に示した遅延回路２０（特に、調整回路２５）の動作について説明する。
【００７５】
図１０（ａ）に示すように制御信号ＳＧ１の位相が基準クロック信号ＣＬＫの位相よりも遅れている場合には、調整回路２５は、上記遅れている時間だけＨレベルの出力信号ＵＰを生成し、制御信号Ｓ２１の電圧値を上昇させる。詳述すると、時刻ｔ３１において基準クロック信号ＣＬＫがＬレベルからＨレベルに遷移すると、その基準クロック信号ＣＬＫの立ち上がりエッジに応答してＨレベルの出力信号ＵＰがＤ−ＦＦ回路２７から出力される。このとき、制御信号ＳＧ１がＨレベルに維持されているため、反転信号ＸＳＧ１の立ち上がりエッジは発生せず、Ｄ−ＦＦ回路２６からはＬレベルの出力信号ＤＮが出力される。このため、Ｈレベルの出力信号ＵＰ（Ｌレベルの反転信号ＸＵＰ）に応答してトランジスタＴ２３がオンされ、Ｌレベルの出力信号ＤＮに応答してトランジスタＴ２４がオフされる。すると、オンしたトランジスタＴ２３を通じてコンデンサＣ２２に電流が流れ、そのコンデンサＣ２２が充電される。これにより、トランジスタＴ２３がオンしている期間（時刻ｔ３１〜ｔ３２参照）、制御信号Ｓ２１の電圧値が時間の経過と共に徐々に上昇する。その後、時刻ｔ３２において、制御信号ＳＧ１がＨレベルからＬレベルに遷移すると、その制御信号ＳＧ１の立ち下がりエッジ（反転信号ＸＳＧ１の立ち上がりエッジ）に応答してＨレベルの出力信号ＤＮがＤ−ＦＦ回路２７から出力される。すると、ナンド回路２８からＬレベルの出力信号Ｓ２２が出力され、そのＬレベルの出力信号Ｓ２２に応答してＤ−ＦＦ回路２６，２７からＬレベルの出力信号ＤＮ，ＵＰが出力される。これらＬレベルの出力信号ＵＰ，ＤＮに応答してトランジスタＴ２３，Ｔ２４がオフされる。このため、トランジスタＴ２３がオンしている期間に充電されたコンデンサＣ２２の充電電圧が制御信号Ｓ２１になる。したがって、トランジスタＴ２３がオンしている期間が長いほど、つまり基準クロック信号ＣＬＫの位相に対して制御信号ＳＧ１の位相が遅れているほど、制御信号Ｓ２１の電圧値が高くなる。これに伴って、電流源２２が流す電流Ｉ２１の電流値が増加し、所定時間Ａ１が短くなる、つまり制御信号ＳＧ１の立ち下がりタイミングが早くなる。
【００７６】
このように、制御信号ＳＧ１の位相が基準クロック信号ＣＬＫの位相よりも遅れている場合には、調整回路２５は、制御信号ＳＧ１の位相を進ませて基準クロック信号ＣＬＫの位相に近づけるように、制御信号Ｓ２１の電圧値を上昇させる。
【００７７】
一方、図１０（ｂ）に示すように制御信号ＳＧ１の位相が基準クロック信号ＣＬＫの位相よりも進んでいる場合には、調整回路２５は、上記進んでいる時間だけＨレベルの出力信号ＤＮを生成し、制御信号Ｓ２１の電圧値を低下させる。詳述すると、時刻ｔ３３において制御信号ＳＧ１がＨレベルからＬレベルに遷移すると、その制御信号ＳＧ１の立ち下がりエッジ（反転信号ＸＳＧ１の立ち上がりエッジ）に応答してＨレベルの出力信号ＤＮがＤ−ＦＦ回路２６から出力される。このとき、基準クロック信号ＣＬＫがＬレベルに維持されているため、Ｄ−ＦＦ回路２７からはＬレベルの出力信号ＵＰが出力される。このため、Ｈレベルの出力信号ＤＮに応答してトランジスタＴ２４がオンされ、Ｌレベルの出力信号ＵＰに応答してトランジスタＴ２３がオフされる。すると、コンデンサＣ２２に蓄積された電荷がオンしたトランジスタＴ２４を通じてグランドに放電される。これにより、トランジスタＴ２４がオンしている期間（時刻ｔ３３〜ｔ３４参照）、制御信号Ｓ２１の電圧値が時間の経過と共に徐々に低下する。その後、時刻ｔ３４において、基準クロック信号ＣＬＫがＬレベルからＨレベルに遷移すると、その基準クロック信号ＣＬＫの立ち上がりエッジに応答してＨレベルの出力信号ＵＰがＤ−ＦＦ回路２６から出力される。すると、ナンド回路２８から出力されるＬレベルの出力信号Ｓ２２に応答して、Ｄ−ＦＦ回路２６，２７からＬレベルの出力信号ＤＮ，ＵＰが出力される。これらＬレベルの出力信号ＵＰ，ＤＮに応答してトランジスタＴ２３，Ｔ２４がオフされ、そのときのコンデンサＣ２２の第１端子の電圧が制御信号Ｓ２１になる。このため、トランジスタＴ２４がオンしている期間が長いほど、つまり基準クロック信号ＣＬＫの位相に対して制御信号ＳＧ１の位相が進んでいるほど、制御信号Ｓ２１の電圧値が低くなる。これに伴って、電流源２２が流す電流Ｉ２１の電流値が減少し、所定時間Ａ１が長くなる、つまり制御信号ＳＧ１の立ち下がりタイミングが遅くなる。
【００７８】
このように、制御信号ＳＧ１の位相が基準クロック信号ＣＬＫの位相よりも進んでいる場合には、調整回路２５は、制御信号ＳＧ１の位相を遅らせて基準クロック信号ＣＬＫの位相に近づけるように、制御信号Ｓ２１の電圧値を低下させる。
【００７９】
以上のように、調整回路２５は、制御信号ＳＧ１の周期Ｔ（所定時間Ａ１に応じたスイッチング周期Ｔ）と基準クロック信号ＣＬＫの基準周期Ｔｃとの比較結果に応じて、制御信号Ｓ２１の電圧値、つまり電流Ｉ２１の電流値を調整し、周期Ｔと基準周期Ｔｃとが一致するように所定時間Ａ１を調整する。換言すると、調整回路２５は、出力トランジスタＴ１のスイッチング周波数と基準クロック信号ＣＬＫの基準周波数との比較結果に応じて、スイッチング周波数が基準周波数に近づくように電流Ｉ２１の電流値を調整する。
【００８０】
なお、図１０（ｃ）に示すように、制御信号ＳＧ１の周期Ｔと基準クロック信号ＣＬＫの基準周期Ｔｃとが一致している場合には、ナンド回路２８から常にＬレベルの出力信号Ｓ２２が出力され、Ｄ−ＦＦ回路２６，２７がクリア状態に維持される。このため、Ｄ−ＦＦ回路２６，２７からはＬレベルの出力信号ＤＮ，ＵＰが出力され、トランジスタＴ２３，Ｔ２４がオフされる。したがって、制御信号Ｓ２１の電圧値が直前のスイッチング周期Ｔにおける制御信号Ｓ２１の電圧値に維持される。
【００８１】
・図３、図５及び図９に示した遅延回路２０におけるＰチャネルＭＯＳトランジスタＴ２２を省略してもよい。
・上記実施形態では、遅延回路２０によって所定時間Ａ１を設定するようにしたが、これに限らず、例えばタイマ回路によって所定時間Ａ１を設定するようにしてもよい。
【００８２】
・上記実施形態では、出力電圧Ｖｏを抵抗Ｒ１，Ｒ２で分圧した分圧電圧を帰還電圧ＶＦＢとした。これに限らず、例えば出力電圧Ｖｏそのものを帰還電圧ＶＦＢとしてもよい。
【００８３】
・上記実施形態では、出力トランジスタＴ１（スイッチング素子）の一例としてＰチャネルＭＯＳトランジスタを開示したが、ＮチャネルＭＯＳトランジスタを用いてもよい。また、スイッチング素子としてバイポーラトランジスタを用いてもよい。あるいは、複数のトランジスタを含むスイッチング素子を用いてもよい。
【００８４】
・上記実施形態における基準電圧Ｖｒを制御回路３の外部で生成するようにしてもよい。すなわち、基準電源Ｅ１を制御回路３の外部に設けるようにしてもよい。
・上記実施形態における基準電圧Ｖｃを制御回路３の外部で生成するようにしてもよい。すなわち、基準電源Ｅ２を制御回路３の外部に設けるようにしてもよい。
【００８５】
・上記実施形態における帰還電圧ＶＦＢを制御回路３の外部で生成するようにしてもよい。すなわち、抵抗Ｒ１，Ｒ２を制御回路３の外部に設けるようにしてもよい。
・上記実施形態における出力トランジスタＴ１を制御回路３に含めるようにしてもよい。また、コンバータ部２を制御回路３に含めるようにしてもよい。
【００８６】
・上記実施形態では、非同期整流方式のＤＣ−ＤＣコンバータに具体化したが、同期整流方式のＤＣ−ＤＣコンバータに具体化してもよい。とくに、軽負荷時等に電流不連続モードで動作する同期整流方式のＤＣ−ＤＣコンバータの場合には、上記実施形態と同様の効果を奏することができる。
【００８７】
・上記実施形態では、オン時間固定型のＤＣ−ＤＣコンバータ１に具体化したが、オフ時間固定型のＤＣ−ＤＣコンバータに具体化してもよい。
・上記実施形態では、ＲＳ−ＦＦ回路１１及びワンショット回路１２を用いた自励方式のＤＣ−ＤＣコンバータに具体化したが、例えばヒステリシスコンパレータを用いた自励方式のＤＣ−ＤＣコンバータに具体化してもよい。また、出力電圧Ｖｏと基準電圧とをコンパレータで常に比較し、リップル成分により出力電圧Ｖｏが基準電圧を横切る場合に出力トランジスタＴ１をスイッチングすることで出力電圧Ｖｏを制御する、いわゆるコンパレータ方式のＤＣ−ＤＣコンバータに具体化してもよい。
【００８８】
・図１１に、上記ＤＣ−ＤＣコンバータ１を有する電子機器１００の一例を示す。電子機器１００は、本体部１１０（内部回路）と、本体部１１０に電力を供給する電源部１３０とを有している。
【００８９】
まず、本体部１１０の内部構成例を説明する。
プログラムを実行する中央処理装置（ＣＰＵ）１１１には、そのＣＰＵ１１１で実行されるプログラム又はＣＰＵ１１１が処理するデータを記憶するメモリ１１２が接続されている。また、ＣＰＵ１１１には、インタフェース（Ｉ／Ｆ）１１３を介してキーボード１１４Ａ及びポインティングデバイス１１４Ｂが接続されている。ポインティングデバイス１１４Ｂは、例えばマウス、トラックボール、タッチパネルや静電センサを有するフラットデバイス等である。
【００９０】
また、ＣＰＵ１１１には、インタフェース１１５を介してディスプレイ１１６が接続され、インタフェース１１７を介して通信部１１８が接続されている。ディスプレイ１１６は、例えば液晶ディスプレイやエレクトロルミネッセンスパネル等である。通信部１１８は、例えばローカルエリアネットワークボード等である。
【００９１】
また、ＣＰＵ１１１には、インタフェース１１９を介して外部記憶装置１２０が接続され、インタフェース１２１を介して着脱可能記録媒体アクセス装置１２２が接続されている。外部記憶装置１２０は、例えばハードディスクである。アクセス装置１２２がアクセスする着脱可能な記録媒体としては、例えばＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk）、フラッシュメモリカード等が挙げられる。
【００９２】
次に、電源部１３０の内部構成例を説明する。
ＤＣ−ＤＣコンバータ１と交流アダプタ１３１は、スイッチＳＷを介して上記本体部１１０に接続されている。これらＤＣ−ＤＣコンバータ１及び交流アダプタ１３１のいずれか一方から電力が本体部１１０に供給される。ＤＣ−ＤＣコンバータ１は、図１１の例では、例えば電池１３２からの入力電圧Ｖｉｎを出力電圧Ｖｏに変換し、その出力電圧Ｖｏを本体部１１０に供給する。
【００９３】
このような電子機器としては、ノート型のパーソナルコンピュータ、携帯電話等の通信機器、携帯情報端末（ＰＤＡ）等の情報処理装置、デジタルカメラやビデオカメラ等の映像機器、テレビジョン装置等の受信機などが挙げられる。その他にも、上記ＤＣ−ＤＣコンバータ１はオーディオ機器等の電子機器に適用することができる。
【符号の説明】
【００９４】
１  ＤＣ−ＤＣコンバータ（電源、電源装置）
２  コンバータ部
３  制御回路
２０  遅延回路
２２  電流源
２５  調整回路
３０  チャージポンプ
１００  電子機器
１１０  本体部
Ｔ１  出力トランジスタ
Ｔ２１  ＮチャネルＭＯＳトランジスタ
Ｔ２２  ＰチャネルＭＯＳトランジスタ
Ｔ３１  ＰチャネルＭＯＳトランジスタ
Ｔ３２  ＮチャネルＭＯＳトランジスタ
Ｔ３３  ＰチャネルＭＯＳトランジスタ
Ｔ３４  ＮチャネルＭＯＳトランジスタ
Ｃ１  コンデンサ
Ｃ２１  コンデンサ
Ｄ２  ダイオード
Ｉ２１  電流
Ｖｉｎ  入力電圧
Ｖｏ  出力電圧
ＳＧ１  制御信号
ＳＧ２  遅延信号
Ｐｉ  入力端子
Ｐｏ  出力端子
ＬＸ  ノード
Ａ１  所定時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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