(57)【要約】【課題】半導体デバイスパッケージのサイズを低減させる。【解決手段】  半導体デバイス（たとえば、ＲＦデバイス）の実施形態は、基板と、分離構造体と、能動素子と、リードと、回路とを含む。分離構造は基板に結合され、開口を含む。基板表面の、開口を通じて露出される部分によって、能動素子領域が画定される。能動素子は、能動素子領域内で基板表面に結合される。回路は、能動素子とリードとの間に電気的に結合される。回路は、能動素子領域の外部に位置付けられる（たとえば、分離構造体に物理的に結合される、および／またはリードの下にある）１以上の要素を含む。能動素子領域の外部に位置付けられる要素は、包絡線終端回路および／またはインピーダンス整合回路の要素を含んでもよい。実施形態は、そのような半導体デバイスを製造する方法をも含む。【選択図】図３
2014057304.tif 000002
【特許請求の範囲】
【請求項１】
デバイスであって、
表面を有する基板と、
上面、および前記基板の前記表面に結合される底面を有する分離構造体であって、前記分離構造体は開口を含み、前記基板の前記表面の、前記開口を通じて露出される部分によって、能動素子領域が画定される、分離構造体と、
前記能動素子領域内で前記基板の前記表面に結合される能動素子と、
前記分離構造体に結合されるリードと、
前記能動素子と前記リードとの間に電気的に結合される回路であって、前記回路は、複数の要素を含み、前記複数の要素の１以上の要素は、前記能動素子領域の外部に位置付けられ、前記能動素子領域の外部に位置付けられる前記１以上の要素は、包絡線周波数終端回路およびローパス整合回路から選択される要素を含む、回路と
を備える、デバイス。
【請求項２】
前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記分離構造体に物理的に結合される、
請求項１に記載のデバイス。
【請求項３】
前記回路は、
前記能動素子と前記リードとの間に結合される第１の誘導素子と、
前記能動素子と前記基板との間に結合されるシャント回路と、
前記シャント回路と前記基板との間に結合される前記包絡線周波数終端回路とを含み、前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記包絡線周波数終端回路の１以上の要素を含む、
請求項２に記載のデバイス。
【請求項４】
前記回路は、
前記能動素子と前記リードとの間に結合される第１の誘導素子と、
前記リードと前記基板との間に結合される前記ローパス整合回路とを含み、前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記ローパス整合回路の１以上のインピーダンス整合要素を含む、
請求項２に記載のデバイス。
【請求項５】
前記回路は、
前記能動素子と前記リードとの間に結合される複数のボンドワイヤを含む第１の誘導素子と、
前記能動素子と前記基板との間に結合されるシャント回路であって、前記シャント回路は、直列に結合される第１のキャパシタおよび第２の誘導素子を備え、前記第１のキャパシタは、前記能動素子領域内で前記基板の前記表面に結合され、前記第２の誘導素子は、前記能動素子と前記第１のキャパシタとの間に結合される複数のボンドワイヤを含む、シャント回路と、
前記シャント回路と前記基板との間に結合される前記包絡線周波数終端回路であって、前記包絡線周波数終端回路は直列に結合される第３の誘導素子、抵抗器、および第２のキャパシタを備え、前記第３の誘導素子は、前記第１のキャパシタと前記抵抗器との間に結合される複数のボンドワイヤを含む、前記包絡線周波数終端回路と、
前記リードと前記基板との間に結合される前記ローパス整合回路であって、前記ローパス整合回路は、前記リードと前記基板との間に結合される第３のキャパシタを備える、前記ローパス整合回路とを備え、
前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記第３の誘導素子、前記抵抗器、前記第２のキャパシタ、および前記第３のキャパシタから選択される、
請求項２に記載のデバイス。
【請求項６】
前記分離構造体は、無機材料を含む、
請求項１に記載のデバイス。
【請求項７】
前記分離構造体は、有機材料を含む、
請求項１に記載のデバイス。
【請求項８】
デバイスであって、
導電面を有する基板と、
上面、および前記基板の前記導電面に結合される底面を有する分離構造体であって、前記分離構造体は、開口を含み、前記基板の前記導電面の、前記開口を通じて露出される部分によって、能動素子領域が画定される、分離構造体と、
前記能動素子領域内で前記基板の前記導電面に結合されるトランジスタと、
前記分離構造体に結合される第１のリードと、
前記トランジスタと前記第１のリードとの間に電気的に結合される回路であって、前記回路は、複数の要素を含み、前記複数の要素の１以上の要素は、前記能動素子領域の外部に位置付けられ、前記能動素子領域の外部に位置付けられる前記１以上の要素は、包絡線周波数終端回路およびローパス整合回路から選択される要素を含む、回路と
を備える、デバイス。
【請求項９】
前記第１のリードは、出力リードであり、
前記回路は、前記トランジスタの導電端子と前記出力リードとの間に結合される出力回路であり、
前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記分離構造体に物理的に結合される、
請求項８に記載のデバイス。
【請求項１０】
前記能動素子領域の外部に位置付けられる前記１以上の要素は前記分離構造体の上面上に位置付けられる抵抗器と、前記分離構造体と一体的に形成されるキャパシタとを含み、
前記抵抗器は、厚膜抵抗器、薄膜抵抗器、およびディスクリート抵抗器から選択され、
前記デバイスはさらに、
前記分離構造体の前記上面上の第１の導電性パッドであって、前記第１の導電性パッドは、前記トランジスタの前記導電端子に電気的に結合され、前記抵抗器の第１の端子は、前記第１の導電性パッドに結合される、第１の導電性パッドと、
前記分離構造体の前記上面上の第２の導電性パッドであって、前記抵抗器の第２の端子および前記キャパシタの第１の端子は、前記第２の導電性パッドに結合され、前記キャパシタの第２の端子は、前記基板の前記導電面に結合される、第２の導電性パッドを備える、
請求項９に記載のデバイス。
【請求項１１】
前記デバイスはさらに、前記キャパシタの前記第２の端子を前記基板の前記導電面に電気的に結合する、前記分離構造体の中または上の１以上の導電性構造体を備え、
前記１以上の導電性構造体は、１以上のビア、１以上のキャスタレーション、および端部めっきから選択される、
請求項１０に記載のデバイス。
【請求項１２】
前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記分離構造体の上面上に位置付けられる抵抗器およびディスクリートキャパシタを含み、
前記抵抗器は、厚膜抵抗器、薄膜抵抗器、およびディスクリート抵抗器から選択され、
前記デバイスはさらに、
前記分離構造体の前記上面上の第１の導電性パッドであって、前記第１の導電性パッドは、前記トランジスタの前記導電端子に電気的に結合され、前記抵抗の第１の端子は、前記第１の導電性パッドに結合される、第１の導電性パッドと、
前記分離構造体の前記上面上の第２の導電性パッドであって、前記抵抗器の第２の端子および前記キャパシタの第１の端子は、前記第２の導電性パッドに結合される、第２の導電性パッドと、
前記分離構造体の前記上面上の第３の導電性パッドであって、前記キャパシタの第２の端子は、前記第３の導電性パッドに結合される、第３の導電性パッドと、
前記第３の導電性パッドを前記基板の前記導電面に電気的に結合する、前記分離構造体の中または上の１以上の導電性構造体であって、前記１以上の導電性構造体は、１以上のビア、１以上のキャスタレーション、および端部めっきから選択される、１以上の導電性構造体と
を備える、
請求項９に記載のデバイス。
【請求項１３】
前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記分離構造体の上面上に位置付けられるディスクリートキャパシタを含み、
前記デバイスはさらに、
前記分離構造体の前記上面上の第１の導電性パッドであって、前記出力リードおよび前記キャパシタの第１の端子は、前記第１の導電性パッドに結合される、第１の導電性パッドと、
前記分離構造体の前記上面上の第２の導電性パッドであって、前記キャパシタの第２の端子は、前記第２の導電性パッドに結合される、第２の導電性パッドと、
前記第２の導電性パッドを前記基板の前記導電面に電気的に結合する前記分離構造体の中または上の１以上の導電性構造体であって、前記１以上の導電性構造体は、１以上のビア、１以上のキャスタレーション、および端部めっきから選択される、１以上の導電性構造体と
を備える、
請求項９に記載のデバイス。
【請求項１４】
前記能動素子領域の外部に位置付けられる前記１以上の要素は、
前記分離構造体の前記上面上のメタライゼーションを含む誘導素子であって、前記誘導素子のバー部分は、前記分離構造体の、前記出力リードの端部を越えて前記能動素子領域に向かって延びる部分の上に位置し、前記バー部分は、前記出力リードの前記端部に隣接してそれと平行に延びる、誘導素子と、
前記分離構造体に物理的に結合され、前記誘導素子の端部に電気的に結合される第１の端子を有する抵抗器と、
前記分離構造体に物理的に結合され、前記抵抗器の第２の端子に電気的に結合される第１の端子を有するキャパシタと
を含み、
前記デバイスはさらに、
前記キャパシタの第２の端子を前記基板の前記導電面に電気的に結合する、前記分離構造体の中または上の１以上の導電性構造体であって、前記１以上の導電性構造体は、１以上のビア、１以上のキャスタレーション、および端部めっきから選択される、１以上の導電性構造体を備える、
請求項９に記載のデバイス。
【請求項１５】
前記デバイスはさらに、前記誘導素子の前記端部に結合され、前記デバイスから延びるバイアスリードを備える、
請求項１４に記載のデバイス。
【請求項１６】
前記分離構造体は、低損失材料を含み、
前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記出力リードおよび前記基板の重なり合った部分、ならびに前記出力リードおよび前記基板の前記重なり合った部分の間の前記分離構造体の部分から形成されるキャパシタを含む、
請求項９に記載のデバイス。
【請求項１７】
前記デバイスはさらに、前記デバイスの内部構成要素を空洞内にシールするためのキャップを備える、
請求項９に記載のデバイス。
【請求項１８】
前記デバイスはさらに、前記能動素子領域の構成要素および回路要素を包含する成形コンパウンドを備える、
請求項９に記載のデバイス。
【請求項１９】
デバイスであって、
表面を有する基板と、
リードと、
上面および底面を有する分離構造体であって、前記リードは前記分離構造体の前記上面に結合され、前記分離構造体の前記底面は、前記基板の前記表面に結合され、能動素子領域は、前記基板の前記表面の、前記分離構造体が結合されない部分に対応する、分離構造体と、
前記能動素子領域内で前記基板の前記表面に結合される能動素子と、
前記能動素子と前記リードとの間に電気的に結合される回路であって、前記回路は、複数の要素を含み、前記複数の要素の１以上の要素は、前記能動素子領域の外部に位置付けられ、前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記分離構造体の前記リードと前記基板との間の部分を含む、前記リードの下のキャパシタを含む、回路と
を備える、デバイス。
【請求項２０】
前記デバイスはさらに、前記能動素子および少なくとも前記能動素子領域内の前記回路の要素を包含する成形コンパウンドを備える、
請求項１９に記載のデバイス。
【請求項２１】
前記キャパシタは、ローパス整合キャパシタである、
請求項１９に記載のデバイス。
【請求項２２】
前記回路はさらに、前記能動素子領域内で前記基板の前記表面に結合されるシャントキャパシタを備え、
前記シャントキャパシタは、前記能動素子と前記分離構造体との間に位置付けられる、
請求項２１に記載のデバイス。
【請求項２３】
前記分離構造体は、プリント回路基板材料から形成される、
請求項１９に記載のデバイス。
【請求項２４】
前記能動素子領域の外部に位置付けられる前記１以上の要素は、前記分離構造体の上面に結合される１以上の受動素子をも含む、
請求項１９に記載のデバイス。
【請求項２５】
半導体デバイスを製造する方法であって、
表面を有する基板を設けるステップと、
分離構造体の底面を前記基板の前記表面に結合するステップであって、前記分離構造体は開口を含み、前記基板の前記表面の、前記開口を通じて露出される部分によって、能動素子領域が画定される、結合するステップと、
能動素子を、前記能動素子領域内で前記基板の前記表面に結合するステップと、
リードを前記分離構造体に結合するステップと、
回路を前記能動素子と前記リードとの間に電気的に結合するステップであって、前記回路は複数の要素を含み、前記複数の要素の１以上の要素は前記能動素子領域の外部に位置付けられ、前記能動素子領域の外部に位置付けられる前記１以上の要素は、包絡線周波数終端回路およびローパス整合回路から選択される要素を含む、電気的に結合するステップと
を含む、方法。
【請求項２６】
前記回路を前記能動素子と前記リードとの間に電気的に結合するステップは、前記能動素子領域の外部に位置付けられる前記１以上の要素を前記分離構造体に物理的に結合するステップを含む、
請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の主題の実施形態は、一般的にはパッケージ半導体デバイスに関し、より詳細には、インピーダンス整合回路を含むパッケージ無線周波数（ＲＦ）半導体デバイスに関する。
【背景技術】
【０００２】
一般的な高出力無線周波数（ＲＦ）半導体デバイスは、１以上の入力リードと、１以上の出力リードと、１以上のトランジスタと、入力リード（複数の場合もあり）をトランジスタ（複数の場合もあり）に結合するボンドワイヤと、トランジスタ（複数の場合もあり）を出力リード（複数の場合もあり）に結合するボンドワイヤとを含み得る。ボンドワイヤは高い周波数において大きなインダクタンスを有し、そのようなインダクタンスは、デバイスの入力および出力インピーダンス整合回路の設計に織り込まれ得る。いくつかの事例において、入力および出力インピーダンス整合回路は、デバイスのトランジスタ（複数の場合もあり）を含む同じパッケージ内に含まれ得る。より具体的には、パッケージ内の入力インピーダンス整合回路は、デバイスの入力リードとトランジスタの制御端子（たとえば、ゲート）との間に結合され得、パッケージ内の出力インピーダンス整合回路は、トランジスタの導電端子（たとえば、ドレイン）とデバイスの出力リードとの間に結合され得る。入力および出力インピーダンス整合回路の各々は、１以上の容量性素子および抵抗素子を、これらの素子をデバイスのトランジスタ（複数の場合もあり）ならびに入力および出力リードと相互接続するボンドワイヤのセットに内在するインダクタンスとともに含み得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，０７２，２１１号明細書
【特許文献２】米国特許第６，０７２，２３８号明細書
【特許文献３】米国特許第６，７３１，１７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
そのようなパッケージＲＦ半導体デバイスは容易に入手可能であり、狭帯域用途に使用するときには非常に良好な性能を有する。しかしながら、広帯域、多帯域、および／またはマルチモード動作にとって適切なパッケージＲＦ半導体デバイスを設計することは、いくつかの理由から困難である。たとえば、パッケージＲＦ半導体デバイスでは、リードレベルの出力インピーダンスは整合部の数によって制限される。それゆえ、広帯域、多帯域、および／またはマルチモード動作にとって許容可能なリードレベルの出力インピーダンスを達成するために、複数のパッケージ内整合部を組み込むことが望ましい場合がある。しかしながら、デバイス内に複数の整合部を含むことによって、インピーダンス整合回路内のインピーダンス整合要素の数が増大し、したがって、デバイスのサイズが増大する。加えて、多段整合のためにインピーダンス整合要素を相互接続するために実装されることになる様々なボンドワイヤのセットによって、整合部間に許容不可能な誘導結合がもたらされる場合があり、これによって、インピーダンス変換の効率が制限され得る。加えて、広帯域、多帯域、および／またはマルチモード実施態様のために良好な性能を促進するために、インピーダンス整合回路内に相対的に大きい別個のキャパシタが必要とされ得る。したがって、相対的に大きいキャパシタを収容するために、そのような実施態様のパッケージサイズはさらに増大される必要があることになる。半導体デバイスパッケージのサイズを増大することは、デバイスのサイズおよび費用を低減するという産業動向と相容れない。
【課題を解決するための手段】
【０００５】
実施形態は、空洞およびオーバーモールドパッケージを使用して実装される半導体デバイス（たとえば、無線周波数（ＲＦ）半導体デバイス）を含む。下記により詳細に説明するように、半導体デバイスの一実施形態は、一般的にパッケージの「能動素子領域」内に位置する能動素子（たとえば、トランジスタ）と、デバイスに対する入力に結合される入力インピーダンス整合回路と、デバイスの出力に結合される出力インピーダンス整合回路とを含む。入力および出力インピーダンス整合回路の各々は、複数のインピーダンス整合要素（たとえば、インダクタおよびキャパシタ）を含む。様々な実施形態に応じて、インピーダンス整合要素のうちのいくつかのものは、入力および出力インピーダンス整合回路の所望の電気的特性を依然として達成しながら、パッケージの能動素子領域の外側に位置する。
【０００６】
以下の図面と併せて考察して詳細な説明および請求項を参照することで、より完全に本主題を理解することができる。これらの図面では全般にわたり同様の参照符号は類似の要素を示している。
【図面の簡単な説明】
【０００７】
【図１】例示的な実施形態に応じた、入力および出力インピーダンス整合回路を有する半導体デバイスの概略図。
【図２】例示的な実施形態に応じた半導体デバイスの一例の上面図。
【図３】別の例示的な実施形態に応じた半導体デバイスの上面図。
【図４】線４−４に沿った図３の半導体デバイスの側断面図。
【図５】線５−５に沿った図３の半導体デバイスの側断面図。
【図６】さらに別の例示的な実施形態に応じた半導体デバイスの上面図。
【図７】さらに別の例示的な実施形態に応じた半導体デバイスの上面図。
【図８】さらに別の例示的な実施形態に応じた半導体デバイスの上面図。
【図９】さらに別の例示的な実施形態に応じた４リード半導体デバイスの上面図。
【図１０】線１０−１０に沿った図９の半導体デバイスの側断面図。
【図１１】さらに別の例示的な実施形態に応じた半導体デバイスの側断面図。
【図１２】例示的な実施形態に応じた半導体デバイスを製造する方法のフローチャート。
【発明を実施するための形態】
【０００８】
下記の詳細な記載は本来説明のみを目的とし、本主題の実施形態またはこれらの実施形態の適用および使用を限定することを意図しない。本明細書において使用される場合、「例示的な（ｅｘｅｍｐｌａｒｙ）」という単語は、「例、事例、または説明としての役割を果たす」ことを意味する。例示として本明細書に記載される全ての実施例は、必ずしも他の実施例よりも好適であるまたは優位であるとは解釈されない。さらに、上記技術分野、背景技術、または以下の詳細な説明で提示される、いかなる表示または暗示された理論によっても束縛されることは意図されていない。
【０００９】
実施形態は、空洞およびオーバーモールドパッケージを使用して実装される半導体デバイス（たとえば、無線周波数（ＲＦ）半導体デバイス）を含む。下記により詳細に説明するように、半導体デバイスの一実施形態は、一般的にパッケージの「能動素子領域」内に位置する能動素子（たとえば、トランジスタ）と、デバイスに対する入力に結合される入力インピーダンス整合回路と、デバイスの出力に結合される出力インピーダンス整合回路とを含む。入力および出力インピーダンス整合回路の各々は、複数のインピーダンス整合要素（たとえば、インダクタおよびキャパシタ）を含む。様々な実施形態に応じて、インピーダンス整合要素のうちのいくつかは、入力および出力インピーダンス整合回路の所望の電気的特性を依然として達成しながら、パッケージの能動素子領域の外側に位置する。下記の記載において、様々なタイプのパッケージの実施形態（たとえば、空洞パッケージおよびオーバーモールドパッケージ）を詳細に説明する。より具体的には、様々な実施形態において、１以上のインピーダンス整合要素は、下記により詳細に説明するように、デバイスの分離構造体に物理的に結合される。特に、空洞パッケージの実施形態が最初に（図２〜図１０に関連して）説明され、オーバーモールドパッケージの実施形態がその後（図１１に関連して）説明される。１つのタイプのパッケージに関連して説明される特徴が他のタイプのパッケージにおいて実装されてもよく、本発明の主題の範囲はそのような改変を含むことを理解されたい。加えて、本明細書における記載は主に、出力インピーダンス整合回路のインピーダンス整合要素をパッケージの能動部分の外部に位置付けることを説明しているが、他の実施形態では、入力インピーダンス整合回路のインピーダンス整合要素も同様にパッケージの能動部分の外部に位置付けられてもよいことを理解されたい。
【００１０】
図１は、例示的な実施形態に応じた、半導体デバイス１００の概略図である。デバイス１００は、一実施形態では、入力リード１０２と、入力インピーダンス整合回路１１０と、トランジスタ１２０と、包絡線周波数終端回路１４９と、出力インピーダンス整合回路１５０と、出力リード１０４とを含む。包絡線周波数終端回路１４９および出力インピーダンス整合回路１５０は、「出力回路」と総称される場合がある。トランジスタ１２０ならびに入力および出力インピーダンス整合回路１１０、１５０の様々な要素は単一の構成要素として示されているが、この図示は説明を容易にすることを目的としているにすぎない。本明細書における記載に基づいて、当業者は、トランジスタ１２０および／または入力および出力インピーダンス整合回路１１０、１５０のいくつかの要素は各々、複数の構成要素（たとえば、互いに並列または直列に接続される）として実装されてもよいことが理解でき、そのような実施形態の例は他の図面に示され、後述される。たとえば、実施形態は、シングルパスデバイス（たとえば、単一の入力リード、出力リード、トランジスタなどを含む）、デュアルパスデバイス（たとえば、２つの入力リード、出力リード、トランジスタなどを含む）、および／またはマルチパスデバイス（たとえば、２つ以上の入力リード、出力リード、トランジスタなどを含む）を含み得る。さらに、入力／出力リードの数は、トランジスタの数と同じでなくてもよい（たとえば、所与のセットの入力／出力リードに対して並列に動作する複数のトランジスタがあってもよい）。したがって、トランジスタ１２０ならびに入力および出力インピーダンス整合回路の様々な要素の下記の記載は、本発明の主題の範囲を示す実施形態のみに限定するようには意図されない。
【００１１】
入力リード１０２および出力リード１０４は各々、デバイス１００が外部回路（図示せず）に電気的に結合されることを可能にするように構成される導体を含む。より具体的には、入力および出力リード１０２、１０４は、物理的には、デバイスのパッケージの外部と内部との間に位置する。入力インピーダンス整合回路１１０は、入力リード１０２と、同じくデバイスの内部に位置するトランジスタ１２０の第１の端子との間に電気的に結合され、出力インピーダンス整合回路１５０は、トランジスタ１２０の第２の端子と出力リード１０４との間に電気的に結合される。
【００１２】
一実施形態に応じて、トランジスタ１２０はデバイス１００の主要能動構成要素である。トランジスタ１２０は制御端子および２つの導電端子を含み、導電端子は可変導電性チャネルによって空間的かつ電気的に分離される。たとえば、トランジスタ１２０は、ゲート（制御端子）、ドレイン（第１の導電端子）、およびソース（第２の導電端子）を含む電界効果トランジスタ（ＦＥＴ）（金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）など）であり得る。代替的に、トランジスタ１２０はバイポーラ接合トランジスタ（ＢＪＴ）であってもよい。したがって、本明細書において「ゲート」、「ドレイン」、および「ソース」を参照するとき、これは限定であるようには意図されず、これは、これらの指定の各々がＢＪＴ実施態様について類似の特徴部（たとえば、それぞれベース、コレクタ、およびエミッタ）を有するためである。一実施形態に応じて、また一般的にＭＯＳＦＥＴに適用される用語を非限定的に使用して、トランジスタ１２０のゲートは入力インピーダンス整合回路１１０に結合され、トランジスタ１２０のドレインは出力インピーダンス整合回路１５０に結合され、トランジスタ１２０のソースはグランドに結合される。トランジスタ１２０のゲートに提供される制御信号の変化を通じて、トランジスタ１２０の導電端子間の電流が変調され得る。
【００１３】
入力インピーダンス整合回路１１０は、デバイス１００のインピーダンスをより高い（たとえば、中程度またはより高い）インピーダンスレベル（たとえば、約２〜約１０オームの範囲内またはより高い）に上昇させるように構成される。これは、ドライバ段からのＰＣＢレベル整合インターフェースが、損失および変動が最小限である大量製造において達成されることができるインピーダンスを有することを可能にする（たとえば、「ユーザフレンドリー」整合インターフェース）点で有利である。入力インピーダンス整合回路１１０は、入力リード１０２とトランジスタ１２０の制御端子（たとえば、ゲート）との間に結合される。一実施形態に応じて、入力インピーダンス整合回路１１０は、２つの誘導素子１１２（たとえば、２セットのボンドワイヤ）、１１６およびシャントキャパシタ１１４を含む。第１の誘導素子１１２（たとえば、第１のセットのボンドワイヤ）は入力リード１０２とキャパシタ１１４の第１の端子との間に結合され、第２の誘導素子１１６（たとえば、第２のセットのボンドワイヤ）はキャパシタ１１４の第１の端子とトランジスタ１２０の制御端子との間に結合される。キャパシタ１１４の第２の端子はグランドに結合される。誘導素子１１２、１１６およびシャントキャパシタ１１４の組み合わせは、ローパスフィルタとして機能する。一実施形態に応じて、誘導素子１１２、１１６の直列の組み合わせは、約５０ピコヘンリー（ｐＨ）〜約３ナノヘンリー（ｎＨ）の範囲内の値を有し得、シャントキャパシタ１１４は約５ピコファラド（ｐＦ）〜約８０ｐＦの範囲内の値を有し得る。
【００１４】
出力インピーダンス整合回路１５０は、デバイス１００の出力インピーダンスを、出力リード１０４に結合され得る外部回路または構成要素（図示せず）の入力インピーダンスと整合させるように構成される。出力インピーダンス整合回路１５０は、トランジスタ１２０の第１の導電端子（たとえば、ドレイン）と出力リード１０４との間に結合される。一実施形態に応じて、出力インピーダンス整合回路１５０は、３つの誘導素子１３２、１３４、１４０（たとえば、３セットのボンドワイヤ）および２つのキャパシタ１４２、１４６を含む。本明細書においては「直列インダクタ」と称される場合がある第１の誘導素子１３２（たとえば、第３のセットのボンドワイヤ）は、トランジスタ１２０の第１の導電端子（たとえば、ドレイン）と出力リード１０４との間に結合される。本明細書においては「シャントインダクタ（ｓｈｕｎｔ  ｉｎｄｕｃｔｏｒ）」と称される場合がある第２の誘導素子１３４（たとえば、第４のセットのボンドワイヤ）は、トランジスタ１２０の第１の導電端子と、本明細書においては「シャントキャパシタ」と称される場合がある第１のキャパシタ１４２の第１の端子との間に結合される。最後に、本明細書においては「ローパス整合インダクタ」と称される場合がある第３の誘導素子１４０（たとえば、第５のセットのボンドワイヤ）は、出力リード１０４と、本明細書においては「ローパス整合キャパシタ」と称される場合がある第２のキャパシタ１４６の第１の端子との間に結合される。シャントおよびローパス整合キャパシタ１４２、１４４、１４６の第２の端子は、一実施形態ではグランドに結合される。
【００１５】
シャントインダクタ１３４およびシャントキャパシタ１４２はトランジスタ１２０の導電端子とグランドとの間に直列に結合され、このインピーダンス整合要素の組み合わせは第１の（ハイパス）整合段として機能する。したがって、シャントインダクタ１３４およびシャントキャパシタ１４２の組み合わせは、本明細書においてハイパス整合回路１４３と称される場合がある。一実施形態に応じて、シャントインダクタ１３４は、約１００ｐＨ〜約３ｎＨの範囲内の値を有し得、シャントキャパシタ１４２は、約５０ｐＦ〜約５００ｐＦの範囲内の値を有し得るが、これらの構成要素はまた、これらの範囲外の値を有してもよい。
【００１６】
シャントインダクタ１３４とシャントキャパシタ１４２との間のノード１４８にＲＦ「冷点（ｃｏｌｄ  ｐｏｉｎｔ）」が存在し、ＲＦ冷点は、回路内の高インピーダンス点を表す。包絡線周波数終端回路１４９（ｅｎｖｅｌｏｐｅ  ｆｒｅｑｕｅｎｃｙ  ｔｅｒｍｉｎａｔｉｏｎ  ｃｉｒｃｕｉｔ  １４９）は、ＲＦ冷点（ノード１４８にある）とグランドとの間に結合される。包絡線周波数終端回路１４９は、ＲＦ周波数において高インピーダンスを呈することによる、出力インピーダンス整合回路１５０とバイアスフィードとの間の相互作用によって引き起こされるデバイス１００の低周波数共鳴を改善するように機能する。包絡線周波数終端回路１４９は、包絡線周波数における出力インピーダンスにのみ影響を及ぼす（すなわち、包絡線周波数終端回路１４９はデバイス２００の包絡線周波数に対する終端を提供する）ため、整合の観点からは基本的に「不可視（ｉｎｖｉｓｉｂｌｅ）」である。一実施形態に応じて、包絡線周波数終端回路１４９は、全て直列に結合される、誘導素子１３６と、抵抗器１３８と、キャパシタ１４４とを含む。本明細書において「包絡線インダクタ」と称される場合がある誘導素子１３６（たとえば、第６のセットのボンドワイヤ）は、ノード１４８（またはシャントキャパシタ１４２の第１の端子）と、本明細書において「包絡線抵抗器（ｅｎｖｅｌｏｐｅ  ｒｅｇｉｓｔｏｒ）」と称される場合がある抵抗器１３８の第１の端子との間に結合される。包絡線抵抗器１３８の第２の端子は、本明細書において「包絡線キャパシタ」と称される場合があるキャパシタ１４４の第１の端子に結合される。包絡線キャパシタ１４４の第２の端子は、一実施形態ではグランドに結合される。一実施形態に応じて、包絡線インダクタ１３６は、約５ｐＨ〜約５００ｐＨの範囲内の値を有し得、包絡線抵抗器１３８は、約０．１オーム〜約２オームの範囲内の値を有し得、包絡線キャパシタ１４４は、約１０ナノファラド（ｎＦ）〜約１０マイクロファラド（μＦ）の範囲内の値を有し得るが、これらの構成要素はまた、これらの範囲外の値を有してもよい。
【００１７】
ローパス整合インダクタ１４０およびローパス整合キャパシタ１４６は、出力リード１０４とグランドとの間に直列に結合され、このインピーダンス整合要素の組み合わせは第２の（ローパス）整合段として機能する。したがって、ローパス整合インダクタ１４０およびローパス整合キャパシタ１４６の組み合わせは、本明細書においてローパス整合回路１４７と称される場合がある。一実施形態に応じて、ローパス整合インダクタ１４０は、約５０ｐＨ〜約１ｎＨの範囲内の値を有し得、ローパス整合キャパシタ１４６は、約１ｐＦ〜約５０ｐＦの範囲内の値を有し得るが、これらの構成要素はまた、これらの範囲外の値を有してもよい。
【００１８】
理想的には、ローパス整合回路１４７はローパス整合キャパシタ１４６のみを含むことになる。ローパス整合インダクタ１４０は、下記に説明する理由から、特に望ましい要素ではない。しかしながら、或る実施形態では、出力リード１０４とローパス整合キャパシタ１４６との間に明白な電気接続を確立する必要があるため、ローパス整合インダクタ１４０がローパス整合回路１４７内に含まれる。ローパス整合インダクタ１４０はその電気接続を表す（たとえば、ローパス整合インダクタ１４０は、出力リード１０４とローパス整合キャパシタ１４６との間の複数のボンドワイヤ（たとえば、図２のボンドワイヤ２４０）として実装され得る）。所望の性能を達成するために、出力インピーダンス整合回路１５０は、たとえそのような補償が他の欠点（たとえば、ローパス整合キャパシタ１４６のサイズが増大する）を有する場合があっても、ローパス整合インダクタ１４０のインダクタンスを補償するように設計されるべきである。加えて、後により詳細に説明するように、これらの誘導素子が相対的に、物理的に密に近接していることに起因して、ローパス整合インダクタ１４０とシステムの他の誘導素子（たとえば、直列インダクタ１３２およびシャントインダクタ１３４）との間に望ましくない誘導結合が存在する場合がある。この誘導結合によって、出力インピーダンス整合回路１５０において望ましくない損失および準最適なインピーダンス変換が引き起こされる場合がある。後により詳細に説明するように、或る実施形態では、ローパス整合インダクタ１４０は省かれてもよい。
【００１９】
下記に説明するように、デバイスの入力リード、入力インピーダンス整合回路、トランジスタ、出力インピーダンス整合回路、および出力リードは全て単一のパッケージに組み込まれてもよく、デバイスのトランジスタはパッケージデバイスの能動素子領域内に位置付けられる。特定の実施形態においてパッケージサイズを低減するために、インピーダンス整合回路のいくつかの要素はパッケージデバイスの能動素子領域から離れて位置付けられ、これによって、多段整合を有する相対的に小さいパッケージデバイスが製造されることが可能になる。加えて、或る実施形態では、インピーダンス整合回路のいくつかの要素は、ボンドワイヤ以外の導電性相互接続を使用して他のデバイス要素に電気的に結合され、これによって、製造複雑度および／またはデバイス費用が低減され得る。
【００２０】
図２は、半導体デバイス２００（たとえば、ＲＦデバイス）の一実施形態の上面図である。たとえば、デバイス２００の相互接続された電気的構成要素および要素は、図１の概略図によってモデリングされ得る。デバイス２００は、入力リード２０２（たとえば、図１の入力リード１０２）と、出力リード２０４（たとえば、図１の出力リード１０４）と、フランジ２０６と、分離構造体２０８と、１以上のトランジスタ２２０（たとえば、図１のトランジスタ１２０）と、入力インピーダンス整合回路２１０（たとえば、図１の入力インピーダンス整合回路１１０）と、包絡線周波数終端回路２４９（たとえば、図１の包絡線周波数終端回路１４９）と、出力インピーダンス整合回路２５０（たとえば、図１の出力インピーダンス整合回路１５０）とを含み、それらの全てがともにデバイスの一部としてパッケージされ得る（たとえば、上記リストの構成要素は単一の個別的なデバイスの部分を形成する）。図２の例において、デバイス２００は、基本的に並列に機能する２つのトランジスタ２２０を含むが、別の半導体デバイスは、１つ程度の少ないトランジスタを含んでもよいし、３つ以上のトランジスタ（たとえば、図３および図６〜図８の実施形態のように）を含んでもよい。加えて、デバイス２００は２つの入力キャパシタ２１４と、２つのシャントキャパシタ２４２と、１つの包絡線キャパシタ２４４と、複数のローパス整合キャパシタ２４６とを含み、同じタイプのキャパシタのセットは同じく基本的に並列に機能する。より多いまたはより少ないキャパシタ２１４、２４２、２４４、２４６も実装されてもよいことを理解されたい。明瞭にするために、トランジスタ２２０、入力キャパシタ２１４、シャントキャパシタ２４２、およびローパス整合キャパシタ２４６は各々、下記では単数形感覚で参照される。単数形感覚の特定のデバイス構成要素の記載は、全てのこのような構成要素のセットに当てはまることを理解されたい。
【００２１】
一実施形態に応じて、デバイス２００は、空洞パッケージ内に組み込まれ、デバイス２００の実質的に全ての電気的構成要素（リード２０２、２０４の、分離構造体２０８の端部を越えて伸張する部分を除く）が、密閉空洞内に位置する。基本的に、空洞は、フランジ２０６、分離構造体２０８、ならびに、分離構造体２０８およびリード２０２、２０４の上に重なって接しているキャップによって底部を境界されている。キャップは図２には示されていないが、キャップの一例の周縁が破線のボックス２１８によって示されている。代替の実施形態では、デバイスは、オーバーモールドパッケージ（すなわち、少なくともトランジスタ２２０および能動素子領域内の他の電気的構成要素が非導電性成形コンパウンド内に包含され、リード２０２、２０４の部分、ならびに分離構造体２０８の全体または部分および能動素子領域の外部の要素も成形コンパウンドによって包含され得るパッケージ）内に組み込まれてもよい。
【００２２】
フランジ２０６は、剛性導電性基板を含み、これは、デバイス２００の他の構成要素および要素に対する構造的支持を提供するのに十分である厚さを有する。加えて、フランジ２０６は、トランジスタ２２０とフランジ２０６上に据え付けられる他のデバイスとに対するヒートシンクとして機能し得る。フランジ２０６は、上面および底面（上面の中央部分のみが図２に見える）、ならびにデバイス２００の周縁に対応する実質的に長方形の周縁を有する。図２において、フランジ２０６の中央部分のみが分離構造体２０８内の開口を通じて示されている。しかしながら、フランジ２０６はまた、分離構造体２０８全体の下にも延在している。フランジ２０６は、分離構造体２０８の周縁を越えて延在し得るが、そのような延在は図２には示されていない。フランジ２０６は、導電性上面（すなわち、その上に分離構造体２０８が付着される表面）を有し、全体を導電性材料から形成され得る。代替的に、フランジ２０６は、その上面の下に非導電性材料の１以上の層を有してもよい。デバイス２００がより大きい電気的システムの中に組み込まれる場合、フランジ２０６は、デバイス２００に対するグランド基準を提供するのに使用され得る。たとえば、様々な構成要素および要素は、フランジ２０６に電気的に結合される端子を有し得、フランジ２０６はシステムグランドに電気的に結合され得る。フランジ２０６は、より一般的に導電面を有する基板と称される場合がある。フランジ２０６の少なくとも表面は、導電性材料の層から形成され、フランジ２０６のおそらく全体がバルク導電性材料から形成される。いずれにせよ、フランジ２０６は導電面を有する。
【００２３】
分離構造体２０８は、フランジ２０６の上面に付着される。たとえば、分離構造体２０８は、その底面上に、フランジ２０６の上面にはんだ付けまたは他の様態で付着されてもよい、メタライゼーション（たとえば、図４、図５のメタライゼーション４２０）の層を含んでもよい。分離構造体２０８は、電気的に絶縁性の剛性材料（たとえば、約３．０〜１０．０の範囲内の絶縁定数を有する材料、ただし、より高いまたはより低い絶縁定数を有する材料が使用されてもよい）から形成され、上面および対向する底面を有する。「分離構造体」という用語は、本明細書において使用される場合、デバイスの導電性特徴部間の（たとえば、リード２０２、２０４およびフランジ２０６の間の）電気的分離を提供する構造を指す。たとえば、分離構造体２０８は、無機材料（たとえば、酸化アルミニウム、窒化アルミニウムのようなセラミックなど）および／または有機材料（たとえば、１以上のポリマーまたはプリント回路基板（ＰＣＢ）材料）から形成され得る。分離構造体２０８がＰＣＢ材料を含む実施形態では（たとえば、分離構造体２０８は基本的に単層または多層ＰＣＢを含む）、導電層（たとえば、銅層）は、分離構造体の上面および底面上に含まれ得る。さらなる実施形態では、分離構造体２０８の上面上の導電層は、デバイス２００のリードフレーム（リード２０２、２０４を含む）を形成するためにパターニングおよびエッチングされ得、分離構造体２０８の底面上の導電層は、フランジ２０６に結合され得る。他の実施形態では、導電層は、分離構造体２０８の上面および／または底面から除外されてもよい。このような実施形態では、リード（たとえば、リード２０２、２０４）は、エポキシ樹脂（または他の接着剤）を使用して分離構造体２０８に結合されてもよく、かつ／または分離構造体２０８は、エポキシ樹脂（または他の接着剤）を使用してフランジ２０６に結合されてもよい。また他の実施形態では、分離構造体２０８は、その上面の、リードが付着される部分において圧延されてもよい。
【００２４】
一実施形態に応じて、分離構造体２０８は、一般的にフレーム形状を有し、これは、中央開口を有する実質的に密閉された構造を含む。分離構造体２０８は、図２に示すように実質的に長方形の形状を有してもよく、または分離構造体２０８は、別の形状（たとえば、円環、楕円など）を有してもよい。分離構造体２０８は、単一の一体構造として形成されてもよく、または分離構造体２０８は、複数の部材の組み合わせとして形成されてもよい。たとえば、代替の実施形態では、分離構造体２０８は、互いに接する、または互いから空間的に分離される複数の部分を含んでもよい（たとえば、分離構造体２０８は、入力リード２０２をフランジ２０６から分離する１つの部分、および、出力リード２０４をフランジ２０６から分離する別の部分を有してもよい）。分離構造体２０８が複数の空間的に分離される部分を含む実施形態では、分離構造体２０８内の「中央開口」は、これらの複数の空間的に分離される部分の間の空間であるとみなされる。加えて、分離構造体２０８は均質な材料から形成されてもよく、または分離構造体２０８は複数の層から形成されてもよい。入力および出力リード２０２、２０４は、中央開口の対向する両側上で分離構造体２０８の上面上に据え付けられる。したがって、入力および出力リード２０２、２０４は、フランジ２０６の上面の上に持ち上げられ、フランジ２０６から電気的に分離される。たとえば、入力および出力リード２０２、２０４は、分離構造体２０８の上面上のメタライゼーション２０３、２０５にはんだ付けまたは他の様態で付着されてもよい。一般的に、入力および出力リード２０２、２０４は、入力および出力リード２０２、２０４と、分離構造体２０８の中央開口内の構成要素および要素との間にボンドワイヤ（たとえば、ボンドワイヤ２１２、２３２、２４０）を付着させることを可能にするように方向付けられる。
【００２５】
トランジスタ２２０ならびに入力および出力インピーダンス整合回路２１０、２５０の様々な要素２１４、２３８、２４２、２４４、２４６は、分離構造体２０８内の開口を通じて露出されるフランジ２０６の上面の概して中央の部分上に据え付けられる。本明細書において使用される場合、「能動素子領域」は、デバイスの、１以上の能動素子（たとえば、トランジスタ２２０）が据え付けられる部分（たとえば、フランジ２０６の導電面の、分離構造体２０８内の開口を通じて露出される部分）に対応する。代替的に、「能動素子領域」は、デバイスの分離構造体内の開口内に含まれるデバイス部分（たとえば、分離構造体２０８の開口内にある、デバイス２００の部分）として定義されてもよい。一実施形態に応じて、分離構造体２０８内の開口を通じて露出されるフランジ２０６の部分に対応しない任意のデバイス２００の部分は、能動素子領域内にあるとはみなされない。したがって、図２において、トランジスタ２２０は、デバイス２００の能動素子領域内に位置付けられる。図２の実施形態では、インピーダンス整合要素２１４、２３８、２４２、２４４、２４６も、デバイス２００の能動素子領域内に位置付けられる。
【００２６】
トランジスタ２２０は、制御端子（たとえば、ゲート）および２つの導電端子（たとえば、ドレインおよびソース）を有する。トランジスタ２２０の制御端子は、入力インピーダンス整合回路２１０に（たとえば、入力キャパシタ２１４とトランジスタ２２０との間のボンドワイヤ２１６を介して）結合される。加えて、一実施形態では、一方の導電端子（たとえば、ドレイン）は、出力インピーダンス整合回路２５０に（たとえば、トランジスタ２２０とキャパシタ２４２との間のボンドワイヤ２３４を介して）結合され、他方の導電端子（たとえば、ソース）は、フランジ２０６に（たとえば、グランドに）結合される。
【００２７】
入力インピーダンス整合回路２１０（たとえば、図１の入力インピーダンス整合回路１１０）は、入力リード２０２（たとえば、図１の入力リード１０２）と、トランジスタ２２０（たとえば、図１のトランジスタ１２０）の制御端子との間に結合される。図２のデバイス２００において、入力インピーダンス整合回路２１０は、２つの誘導素子２１２、２１６（たとえば、図１の誘導素子１１２、１１６）およびキャパシタ２１４（たとえば、図１のキャパシタ１１４）を含む。各誘導素子２１２、２１６は、複数の平行な、近接して離間されたボンドワイヤのセットから形成される。たとえば、第１の誘導素子２１２（たとえば、図１の誘導素子１１２）は、入力リード２０２とキャパシタ２１４（たとえば、図１のキャパシタ１１４）の第１の端子との間に結合される複数のボンドワイヤを含み、第２の誘導素子２１６（たとえば、図１の誘導素子１１６）は、キャパシタ２１４の第１の端子とトランジスタ２２０の制御端子との間に結合される複数のボンドワイヤを含む。キャパシタ２１４の第２の端子は、フランジ２０６に（たとえば、グランドに）結合される。キャパシタ２１４は、たとえば、個別的なシリコンキャパシタ（たとえば、上面が第１の端子に対応し、底面が第２の端子に対応するシリコン基板から成る）、個別的なセラミックキャパシタ、または別のタイプのキャパシタであってもよい。ボンドワイヤ２１２、２１６は、キャパシタ２１４の上面において導電性頂板に付着される。
【００２８】
出力インピーダンス整合回路２５０（たとえば、図１の出力インピーダンス整合回路１５０）は、トランジスタ２２０（たとえば、図１のトランジスタ１２０）の第１の導電端子（たとえば、ドレイン）と出力リード２０４（たとえば、図１の出力リード１０４）との間に結合される。図２のデバイス２００において、出力インピーダンス整合回路２５０は、３つの誘導素子２３２、２３４、２４０（たとえば、図１のインダクタ１３２、１３４、１４０）および２つのキャパシタ２４２、２４６（たとえば、図１のキャパシタ１４２、１４６）を含む。再び、各誘導素子２３２、２３４、２４０は、複数の平行な、近接して離間されたボンドワイヤのセットから形成される。たとえば、直列誘導素子２３２（たとえば、図１の直列インダクタ１３２）は、トランジスタ２２０の第１の導電端子（たとえば、ドレイン）と出力リード２０４との間に結合される複数のボンドワイヤを含む。シャント誘導素子２３４（たとえば、図１のシャントインダクタ１３４）は、トランジスタ２２０の第１の導電端子とシャントキャパシタ２４２（たとえば、図１のシャントキャパシタ１４２）の第１の端子との間に結合される複数のボンドワイヤを含む。最後に、ローパス整合誘導素子２４０（たとえば、図１のローパス整合インダクタ１４０）は、出力リード２０４とローパス整合キャパシタ２４６（たとえば、図１のローパス整合キャパシタ１４６）の第１の端子との間に結合される。キャパシタ２４２、２４６の第２の端子は、フランジ２０６に（たとえば、グランドに）結合される（すなわち、キャパシタ２４２、２４６は、能動素子領域においてフランジ３０６上に据え付けられる）。
【００２９】
シャントインダクタ２３４とシャントキャパシタ２４２との間の相互接続部に、ＲＦ冷点が存在する。包絡線周波数終端回路２４９（たとえば、図１の包絡線周波数終端回路１４９）は、ＲＦ冷点とフランジ２０６との間に（たとえば、グランドに）結合される。図２のデバイスにおいて、包絡線周波数終端回路２４９は、全て直列に結合される、誘導素子２３６（たとえば、図１のインダクタ１３６）と、抵抗器２３８（たとえば、図１の抵抗器１３８）と、キャパシタ２４４（たとえば、図１のキャパシタ１４４）とを含む。再び、包絡線誘導素子２３６は、複数の平行な、近接して離間されたボンドワイヤのセットから形成される。たとえば、包絡線誘導素子２３６（たとえば、図１の包絡線インダクタ１３６）は、シャントキャパシタ２４２の第１の端子と包絡線抵抗器２３８（たとえば、図１の包絡線抵抗器１３８）の第１の端子との間に結合される複数のボンドワイヤを含む。包絡線抵抗器２３８の第２の端子は、ボンドワイヤ２３９を介して包絡線キャパシタ２４４（たとえば、図１の包絡線キャパシタ１４４）の第１の端子に結合される。キャパシタ２４４の第２の端子は、フランジ２０６に（たとえば、グランドに）結合される（すなわち、キャパシタ２４４は、能動素子領域においてフランジ３０６上に据え付けられる）。
【００３０】
包絡線抵抗器２３８は、たとえば、個別的な抵抗器、厚膜抵抗器、薄膜抵抗器、または別のタイプの抵抗器であってもよい。キャパシタ２４２、２４４、２４６は、たとえば、個別的なシリコンキャパシタ、個別的なセラミックキャパシタ、他の構造体と（たとえば、分離構造体と）一体的に形成されるキャパシタ、または他のタイプのキャパシタであってもよい。誘導素子２３４、２３６、２４０に対応するボンドワイヤは、キャパシタ２４２、２４４、２４６の上面において導電性頂板に付着される。
【００３１】
図２に示す実施形態は、他の従来の半導体デバイスと比較すると良好な電気的性能を提供する。しかしながら、ローパス整合誘導素子２４０を含む結果として、上述のように、望ましくない損失および他の要素（たとえば、誘導素子２３２、２３４）との誘導結合が生じる場合があり、したがって、デバイス２００の電気的性能が準最適（ｓｕｂ−ｏｐｔｉｍａｌ）になる場合がある。加えて、能動素子領域内にインピーダンス整合要素を実質的に全て含むことによって、能動素子（たとえば、トランジスタ）に割り当てることができる空間が低減するか、または能動素子領域が増大し、したがってパッケージサイズが増大するかのいずれかを容認することになる。図３〜図１１に関連して図示および記載する実施形態では、出力回路要素のうちの少なくともいくつかは、能動素子領域の外部のロケーションに位置付けられ、したがって、能動素子領域内の能動素子をより大きくもしくはより多くすること、またはパッケージサイズをより小さくすることが可能になる。たとえば、図３〜図１１の実施形態では、包絡線キャパシタ（たとえば、図１の包絡線キャパシタ１４４）および包絡線抵抗器（たとえば、図１の包絡線抵抗器１３８）は、能動素子領域の外部、より具体的には分離構造体の上面上に位置付けられる。他のインピーダンス整合要素（たとえば、図１のローパス整合キャパシタ１４６および／または他の要素）も、同様に能動素子領域の外部に位置付けられてもよい。
【００３２】
図３は、一例の実施形態に応じた、半導体デバイス３００（たとえば、ＲＦデバイス）の上面図である。たとえば、デバイス３００の相互接続された電気的構成要素および要素は、図１の概略図によってモデリングされてもよい。理解を高めるために、図３は、図４および図５と関連して見られるべきである。図４および図５はそれぞれ、図３の半導体デバイスの線４−４および５−５に沿った側断面図である。より具体的には、図４は、入力および出力リード３０２、３０４および能動素子領域を通る断面図であり、図５は、分離構造体３０８の端部（すなわち、能動素子領域の外部の領域）を通る断面図である。図４および図５は、キャップ４１０をも示す。これは、空洞パッケージの実施形態において、デバイス３００の内部構成要素を空洞４１２内にシールするために実装されてもよい。
【００３３】
デバイス３００は、入力リード３０２（たとえば、図１の入力リード１０２）と、出力リード３０４（たとえば、図１の出力リード１０４）と、フランジ３０６と、分離構造体３０８と、１以上のトランジスタ３２０（たとえば、図１のトランジスタ１２０）と、入力インピーダンス整合回路３１０（たとえば、図１の入力インピーダンス整合回路１１０）と、包絡線周波数終端回路３４９（たとえば、図１の包絡線周波数終端回路１４９）と、出力インピーダンス整合回路３５０（たとえば、図１の出力インピーダンス整合回路１５０）とを含み、それらの全てがともにデバイスの一部としてパッケージされてもよい。図３の例では、デバイス３００は、基本的に並列に機能する３つのトランジスタ３２０を含むが、別の半導体デバイスはまた、１つもしくは２つのトランジスタまたは４つ以上のトランジスタを含んでもよい。加えて、デバイス３００は、３つの入力キャパシタ３１４と、３つのシャントキャパシタ３４２と、２つの包絡線キャパシタ３４４と、複数のローパス整合キャパシタ３４６とを含み、同じタイプのキャパシタのセットは、同じく基本的に並列に機能する。より多いまたはより少ないキャパシタ２１４、２４２、２４６も実装されてもよいことを理解されたい。明瞭にするために、トランジスタ２２０、入力キャパシタ２１４、シャントキャパシタ２４２、およびローパス整合キャパシタ２４６は各々、下記では単数形感覚（ｓｉｎｇｕｌａｒ  ｓｅｎｓｅ）で参照され、他の後述する図面内の類似の構成要素も同様である。単数形感覚の特定のデバイス構成要素の記載は、全てのこのような構成要素のセットに当てはまることを理解されたい。一実施形態に応じて、対応する構成要素間に低周波数パスを提供するために、ジャンパーワイヤ３２２が、複数のトランジスタ３２０、入力キャパシタ３１４、およびシャントキャパシタ３４２の間に電気的に結合されてもよい。
【００３４】
一実施形態に応じて、デバイス３００は、空洞パッケージ内に組み込まれ、トランジスタ３２０および様々なインピーダンス整合要素３１２、３１４、３１６、３３２、３３４、３４０、３４２、および３４４は、密閉空洞内に位置する。加えて、インピーダンス整合要素３３８、３４６も、図３に示す実施形態における空洞内に位置するが、インピーダンス整合要素３３８、３４６のいずれかまたは両方は、代替の実施形態では空洞の外部に位置してもよい。基本的に、空洞は、フランジ３０６、分離構造体３０８、ならびに、分離構造体３０８およびリード３０２、３０４の上に重なって接しているキャップによって境界されている。キャップは図３には示されていないが、キャップの一例の周縁が破線のボックス３１８によって示されている。別の実施形態では、キャップは、包絡線キャパシタ３４４および包絡線抵抗器３３８が空洞内に含まれない（たとえば、誘導素子３３６はキャップと分離構造体３０８との間の開口を通じて延びる）ようなサイズにされてもよい。代替の実施形態では、デバイスは、オーバーモールドパッケージ（すなわち、少なくともトランジスタ３２０および能動素子領域内の他の電気的構成要素が、非導電性成形コンパウンド内に包含され、リード３０２、３０４の部分、ならびに分離構造体３０８の全体または部分および能動素子領域の外部の要素も、成形コンパウンドによって包含され得る、パッケージ）内に組み込まれてもよい。
【００３５】
フランジ３０６は、剛性導電性基板を含み、これは、デバイス３００の他の構成要素および要素に対する構造的支持を提供するのに十分である厚さを有する。加えて、フランジ３０６は、トランジスタ３２０と、フランジ３０６上に据え付けられる他のデバイスとに対するヒートシンクとして機能してもよい。フランジ３０６は、上面および底面（上面の中央部分のみが図３に見える）と、実質的に長方形の周縁とを有する。実質的に長方形の周縁は、デバイス３００の周縁に（たとえば、後述する分離構造体３０８の周縁に）対応する。フランジ３０６は、導電性材料から形成され、デバイス３００に対するグランド基準を提供するために使用されてもよい。たとえば、様々な構成要素および要素は、フランジ３０６に電気的に結合される端子を有してもよく、フランジ３０６は、デバイス３００がより大きい電気的システム内に組み込まれるときはシステムグランドに電気的に結合されてもよい。
【００３６】
分離構造体３０８は、フランジ３０６の上面に付着される。たとえば、分離構造体３０８は、その底面上に、フランジ３０６の上面にはんだ付けまたは他の様態で付着されてもよい、メタライゼーション４２０の層を含んでもよい。分離構造体３０８は、電気的に絶縁性の剛性材料（たとえば、約３．０〜１０．０の範囲内の絶縁定数を有する材料、ただし、より高いまたはより低い絶縁定数を有する材料が使用されてもよい）から形成され、上面および対向する底面を有する。たとえば、分離構造体３０８は、無機材料（たとえば、酸化アルミニウム、窒化アルミニウムのようなセラミックなど）および／または有機材料（たとえば、１以上のポリマーまたはＰＣＢ材料）から形成されてもよい。分離構造体３０８がＰＣＢ材料を含む実施形態では（たとえば、分離構造体３０８は基本的に単層または多層ＰＣＢを含む）、導電層（たとえば、銅層）は、分離構造体３０８の上面および底面上に含まれてもよい。さらなる実施形態では、分離構造体３０８の上面上の導電層は、デバイス３００のリードフレームを形成するためにパターニングおよびエッチングされてもよく、分離構造体３０８の底面上の導電層はフランジ３０６に結合されてもよい。
【００３７】
一実施形態では、分離構造体３０８はフレーム形状を有し、これは、中央開口を有する実質的に密閉された、四角形構造を含む。分離構造体３０８は、図３に示すように実質的に長方形の形状を有してもよく、または分離構造体３０８は別の形状（たとえば、円環、楕円など）を有してもよい。分離構造体３０８は、単一の一体構造として形成されてもよく、または分離構造体３０８は複数の部材の組み合わせとして形成されてもよい。たとえば、代替の実施形態では、分離構造体３０８は、互いに接する、または互いから空間的に分離される複数の部分を含んでもよい（たとえば、分離構造体３０８は、入力リード３０２をフランジ３０６から分離する１つの部分、および、出力リード３０４をフランジ３０６から分離する別の部分を有してもよい）。加えて、分離構造体３０８は、均質な材料から形成されてもよく、または分離構造体３０８は複数の層から形成されてもよい。入力および出力リード３０２、３０４は、中央開口の対向する両側上で分離構造体３０８の上面上に据え付けられ、したがって、入力および出力リード３０２、３０４は、フランジ３０６の上面の上に持ち上げられ、フランジ３０６から電気的に分離される。たとえば、入力および出力リード３０２、３０４は、分離構造体３０８の上面上のメタライゼーション３０３、３０５にはんだ付けまたは他の様態で付着されてもよい。メタライゼーション３０３、３０５は、入力および出力リード３０２、３０４が結合される導電性パッドであるとみなされてもよい。一般的に、入力および出力リード３０２、３０４は、入力および出力リード３０２、３０４と、分離構造体３０８の中央開口内の構成要素および要素との間にボンドワイヤ（たとえば、ボンドワイヤ３１２、３３２、３４０）を付着させることを可能にするように方向付けられる。
【００３８】
トランジスタ３２０と、入力および出力インピーダンス整合回路３１０、３５０の様々な要素３１４、３４２、３４６とは、分離構造体３０８内の開口を通じて露出されるフランジ３０６の上面の概して中央の部分上に据え付けられる。一実施形態に応じて、トランジスタ３２０は、インピーダンス整合要素３１４、３４２、３４６とともに、デバイス３００の能動素子領域内に位置付けられる。
【００３９】
トランジスタ３２０は、制御端子（たとえば、ゲート）および２つの導電端子（たとえば、ドレインおよびソース）を有する。トランジスタ３２０の制御端子は、入力インピーダンス整合回路３１０に（たとえば、入力キャパシタ３１４とトランジスタ３２０との間のボンドワイヤ３１６を介して）結合される。加えて、１つの導電端子（たとえば、ドレイン）は、出力インピーダンス整合回路３５０に（たとえば、トランジスタ３２０とキャパシタ３４２との間のボンドワイヤ３３４を介して）、および、出力リード３０４に（たとえば、トランジスタ３２０と出力リード３０４との間のボンドワイヤ３３２を介して）結合される。他方の導電端子（たとえば、ソース）は、一実施形態では、フランジ３０６に（たとえば、グランドに）結合される。
【００４０】
入力インピーダンス整合回路３１０（たとえば、図１の入力インピーダンス整合回路１１０）は、入力リード３０２（たとえば、図１の入力リード１０２）と、トランジスタ３２０（たとえば、図１のトランジスタ１２０）の制御端子との間に結合される。図３のデバイス３００において、入力インピーダンス整合回路３１０は、２つの誘導素子３１２、３１６（たとえば、図１の誘導素子１１２、１１６）およびキャパシタ３１４（たとえば、図１のキャパシタ１１４）を含む。図２の実施形態と同様に、各誘導素子３１２、３１６は、複数の平行な、近接して離間されたボンドワイヤのセットから形成される。たとえば、第１の誘導素子３１２（たとえば、図１の誘導素子１１２）は、入力リード３０２とキャパシタ３１４（たとえば、図１のキャパシタ１１４）の第１の端子との間に結合される複数のボンドワイヤを含み、第２の誘導素子３１６（たとえば、図１の誘導素子１１６）は、キャパシタ３１４の第１の端子とトランジスタ３２０の制御端子との間に結合される複数のボンドワイヤを含む。キャパシタ３１４の第２の端子は、フランジ３０６に（たとえば、グランドに）結合される。キャパシタ３１４は、たとえば、個別的なシリコンキャパシタ、個別的なセラミックキャパシタ、または別のタイプのキャパシタであってもよい。ボンドワイヤ３１２、３１６は、キャパシタ３１４の上面において導電性頂板に付着される。
【００４１】
出力インピーダンス整合回路３５０（たとえば、図１の出力インピーダンス整合回路１５０）は、トランジスタ３２０（たとえば、図１のトランジスタ１２０）の第１の導電端子（たとえば、ドレイン）と出力リード３０４（たとえば、図１の出力リード１０４）との間に結合される。図３のデバイス３００において、出力インピーダンス整合回路３５０は、３つの誘導素子３３２、３３４、３４０（たとえば、図１のインダクタ１３２、１３４、１４０）および２つのキャパシタ３４２、３４６（たとえば、図１のキャパシタ１４２、１４６）を含む。再び、各誘導素子３３２、３３４、３４０は、複数の平行な、近接して離間されたボンドワイヤのセットから形成される。
【００４２】
たとえば、直列誘導素子３３２（たとえば、図１の直列インダクタ１３２）は、トランジスタ３２０の第１の導電端子（たとえば、ドレイン）と出力リード３０４との間に結合される複数のボンドワイヤを含む。シャント誘導素子３３４（たとえば、図１のシャントインダクタ１３４）は、トランジスタ３２０の第１の導電端子とシャントキャパシタ３４２（たとえば、図１のシャントキャパシタ１４２）の第１の端子との間に結合される複数のボンドワイヤを含む。ローパス整合誘導素子３４０（たとえば、図１のローパス整合インダクタ１４０）は、出力リード３０４とローパス整合キャパシタ３４６（たとえば、図１のローパス整合キャパシタ１４６）の第１の端子との間に結合される。キャパシタ３４２、３４６の第２の端子は、フランジ３０６に（たとえば、グランドに）結合される（すなわち、キャパシタ３４２、３４６は能動素子領域においてフランジ３０６上に据え付けられる）。キャパシタ３４２、３４６は、たとえば、個別的なシリコンキャパシタ、個別的なセラミックキャパシタ、または他のタイプのキャパシタであってもよい。加えて、キャパシタ３４２、３４６は、互いから明確に異なっていてもよく、または統合された個別的なデバイス（たとえば、図３に示すような）として形成されてもよい。誘導素子３３４、３４０に対応するボンドワイヤは、キャパシタ３４２、３４６の上面において導電性頂板に付着される。図４を参照すると、ボンドワイヤ３３２と３３４との間の誘導結合がボンドワイヤ３３２、３３４の両方のセットの下にある領域４４０に関係する（たとえば、領域４４０が大きくなるほど、誘導結合も高くなる、およびその逆）ことが特徴的である。その領域４４０を低減するために、ボンドワイヤ３３２がボンドワイヤ３４０の上で妥当な距離にあることを依然として保証しながら、ボンドワイヤ３３２が可能な限り小さいことが望ましい。基本的に、ボンドワイヤ３４０の高さがボンドワイヤ３３２の高さを決定する。
【００４３】
図２に示す実施形態とは対照的に、包絡線周波数終端回路３４９の要素（すなわち、包絡線抵抗器３３８および包絡線キャパシタ３４４）は、能動素子領域内に位置するのではなく、分離構造体３０８の中または上に位置する。言い換えれば、包絡線抵抗器３３８および包絡線キャパシタ３４４は、能動素子領域内でフランジ３０６上に据え付けられる代わりに、能動素子領域の外部に位置し、追加の導電性特徴部を通じて出力インピーダンス整合回路２５０の残りの部分と電気的に結合される。より具体的には、リード３０２、３０４は、四角形分離構造体３０８の２つの対向する部分（または辺）に結合される、示す実施形態では、包絡線抵抗器３３８および包絡線キャパシタ３４４は、分離構造体３０８の２つの他の対向する部分（または辺）の中または上に位置する（たとえば、包絡線抵抗器３３８および包絡線キャパシタ３４４は、分離構造体３０８の、リード３０２、３０４が結合される部分以外の部分上に位置する）。言い換えれば、リード３０２、３０４が結合される２つのリード支持部分（または辺）、および、リード３０２、３０４が結合されない２つの非リード支持部分（または辺）（たとえば、リード支持部分、または分離構造体３０８のリード３０２、３０４を支持しない他の部分の間にわたる辺）を分離構造体３０８が有するとみなされるとき、包絡線抵抗器３３８および包絡線キャパシタ３４４は、２つの非リード支持部分の中または上に位置する。代替の実施形態では、包絡線抵抗器３３８および／または包絡線キャパシタ３４４のいずれかまたは両方は、分離構造体３０８のリード支持部分の中または上に位置してもよい。他の代替の実施形態では、単一の包絡線抵抗器３３８および／または包絡線キャパシタ３４４のみが含まれてもよい。
【００４４】
たとえば、一実施形態では、デバイス３００は、分離構造体３０８の上面上の導電性パッド３３７をも含み、導電性パッド３３７は、包絡線抵抗器３３８と包絡線誘導素子３３６との間の電気接続を提供する。より詳細には、一実施形態に応じて、包絡線誘導素子３３６（たとえば、図１の包絡線インダクタ１３６）は、キャパシタ３４２の第１の端子（またはキャパシタ３４２の上面にある導電性頂板）と導電性パッド３３７との間に結合される。デバイス３００のＲＦ冷点３４８（たとえば、図１のノード１４８に対応する）は、キャパシタ３４２の第１の端子に位置する。包絡線抵抗器３３８（たとえば、図１の包絡線抵抗器１３８）の第１の端子も導電性パッド３３７に付着され、したがって、包絡線誘導素子３３６と抵抗器３３８との間に導電性パッド３３７を通じて電気接続が確立される。包絡線抵抗器３３８の第２の端子は、包絡線キャパシタ３４４（たとえば、図１の包絡線キャパシタ１４４）の第１の端子に結合される。様々な実施形態に応じて、抵抗器３３８は、厚膜または薄膜抵抗器である。
【００４５】
包絡線キャパシタ３４４は、様々な実施形態において、たとえば、多層キャパシタ（たとえば、キャパシタの上部上の第１の端子（またはプレート）に結合される複数の第１のプレート、および、キャパシタの底部上の第２の端子（またはプレート）に結合される複数の第２のプレートを有するキャパシタ、第１のプレートおよび第２のプレートは互いに噛み合い、またはインターリーブされる）であってもよい。たとえば、一実施形態では、包絡線キャパシタ３４４は、分離構造体３０８と一体的に形成されてもよい（たとえば、分離構造体３０８の、少なくとも、包絡線キャパシタ３４４が位置する部分は、多層構造であってもよく、分離構造体３０８の交互になった導電層および絶縁体層が包絡線キャパシタ３４４を形成する）。包絡線キャパシタ３４４の最上部導電層は、包絡線抵抗器３３８の第２の端子に結合される。包絡線キャパシタ３４４の最下部導電層は、フランジ３０６に結合される。たとえば、最下部導電層は、キャパシタ３４４の最下部導電層と分離構造体３０８の底面との間に延びる１以上の導電性ビア３４５（実際は隠れているが、明瞭にするために図３に示されている）を通じてフランジ３０６に結合されてもよい。より具体的には、包絡線キャパシタ３４４の第２の端子は、分離構造体３０６内でビア３４５の第１の端部に結合されてもよく、分離構造体３０６の底面にあるビア３４５の第２の端部は、フランジ３０６に（たとえば、図４のメタライゼーション４２０を通じて）結合される。したがって、ビア３４５は、包絡線キャパシタ３４４とフランジ３０６（たとえば、グランド）との間の電気接続を提供する。代替の実施形態では、ビア３４５は、分離構造体３０８の周縁端部に沿って包絡線キャパシタ３４４の最下層と分離構造体３０８の底面との間に延びる、端部めっきまたはキャスタレーション（ｃａｓｔｅｌｌａｔｉｏｎｓ）に置き換わってもよく、端部めっきまたはキャスタレーションは、包絡線キャパシタ３４４とフランジ３０６との間の電気接続を提供する。そのようなビア３４５、端部めっきおよびキャスタレーションは、一般的に本明細書において、分離構造体の中または上の「導電性構造体」と称される場合があり、これは、包絡線キャパシタ３４４をフランジ３０６の導電面に電気的に結合する。分離構造体３０８の厚さが包絡線キャパシタ３４４の厚さに実質的に等しい別の代替の実施形態では、ビア３４５（または他の導電性構造体）は、包絡線キャパシタ３４４の最下層が分離構造体３０８の底面と実質的に同一平面上にある場合があるため、なくてもよい。
【００４６】
図３の実施形態の利点は、包絡線周波数終端回路３４９（具体的には包絡線抵抗器３３８および包絡線キャパシタ３４４）と関連付けられる個別的な構成要素が能動素子領域内に位置していないことである。代わりに、これらの要素は、能動素子領域の外部に（具体的には分離構造体３０８の中または上に）位置している。したがって、能動素子領域内の能動素子にとってより多くの空間が利用可能であり、かつ／または能動素子領域（および、したがってデバイス３００）は、図２のデバイス２００と比較するとより小さいサイズを有してもよい。代替の実施形態では、入力インピーダンス整合回路３１０の部分（たとえば、入力キャパシタ３１４）が分離構造体３０８上に位置してもよく、かつ／または出力インピーダンス整合回路３５０の部分が分離構造体３０８上に位置してもよい。また他の実施形態では、包絡線キャパシタ３４４（たとえば、図１の包絡線キャパシタ１４４）および／または包絡線抵抗器３３８（たとえば、図１の包絡線抵抗器１３８）は、異なって構成される構成要素を使用して実装されてもよい。
【００４７】
たとえば、図６は、別の例示的な実施形態に応じた半導体デバイス６００の上面図である。図６のデバイス６００も、入力リード６０２（たとえば、図１の入力リード１０２）と、出力リード６０４（たとえば、図１の出力リード１０４）と、フランジ６０６と、分離構造体６０８と、１以上のトランジスタ６２０（たとえば、図１のトランジスタ１２０）と、入力インピーダンス整合回路６１０（たとえば、図１の入力インピーダンス整合回路１１０）と、包絡線周波数終端回路６４９（たとえば、図１の包絡線周波数終端回路１４９）と、出力インピーダンス整合回路６５０（たとえば、図１の出力インピーダンス整合回路１５０）とを含み、それらの全てがともにデバイスの一部としてパッケージされてもよいという点で、図６のデバイス６００は、図３のデバイス３００と同様である。入力インピーダンス整合回路６１０は、２つの誘導素子６１２、６１６（たとえば、図１の誘導素子１１２、１１６）およびキャパシタ６１４（たとえば、図１のキャパシタ１１４）を含む。出力インピーダンス整合回路６５０は、３つの誘導素子６３２、６３４、６４０（たとえば、図１のインダクタ１３２、１３４、１４０）および２つのキャパシタ６４２、６４６（たとえば、図１のキャパシタ１４２、１４６）を含む。包絡線周波数終端回路６４９は、誘導素子６３６（たとえば、図１の誘導素子１３６）と、抵抗器６３８（たとえば、図１の抵抗器１３８）と、キャパシタ６４４（たとえば、図１のキャパシタ１４４）とを含む。トランジスタ６２０ならびに入力および出力インピーダンス整合回路６１０、６５０の様々な要素６１４、６４２、６４６は、デバイス６００の能動素子領域内のフランジ６０６上に位置する。さらに、デバイス６００は、破線のボックス６１８によって示される例示的な周縁を有するキャップ（図示せず）を有する空洞パッケージ内に組み込まれてもよい。別の実施形態では、キャップは、包絡線キャパシタ６４４および包絡線抵抗器６３８が空洞内に含まれない（たとえば、誘導素子６３６はキャップと分離構造体６０８との間の開口を通じて延びる）ようなサイズにされてもよい。他の代替の実施形態では、デバイス６００はオーバーモールドパッケージ内に組み込まれてもよい。
【００４８】
図３に示す実施形態と同様に、包絡線周波数終端回路６４９の要素（すなわち、包絡線抵抗器６３８および包絡線キャパシタ６４４）は、能動素子領域内に位置するのではなく、分離構造体６０８の中または上（たとえば、分離構造体６０８の上面上）に位置する。しかしながら、包絡線キャパシタ６４４が、図３のデバイス３００のように分離構造体３０８に組み込まれる多層キャパシタ３４４としてではなく、キャパシタ６４４の対向する端部上に端子を有する表面実装ディスクリートキャパシタ（または「チップキャパシタ」）として実装される点で、図６のデバイス６００は、図３のデバイス３００とは異なっている。包絡線キャパシタ６４４は、分離構造体６０８の上面に結合（たとえば、接合、はんだ付け、および／または接着）される。包絡線抵抗器６３８は、たとえば、厚膜または薄膜抵抗器であってもよい。加えて、一実施形態に応じて、デバイス６００は、包絡線誘導素子６３６（たとえば、図１の包絡線インダクタ１３６）、包絡線抵抗器６３８（たとえば、図１の包絡線抵抗器１３８）、および包絡線キャパシタ６４４（たとえば、図１の包絡線キャパシタ１４４）が結合される、異なる構成の導電性パッド６３７、６３９、６４１を有する。導電性パッド６３７、６３９、６４１は各々、分離構造体６０８の上面上に位置する。導電性パッド６３７は、包絡線誘導素子６３６と包絡線抵抗器６３８との間の電気接続を提供する。導電性パッド６３９は、包絡線抵抗器６３８と包絡線キャパシタ６４４との間の電気接続を提供する。最後に、導電性パッド６４１および導電性ビア６４５（ならびに場合によってはフランジ６０８の底面上のメタライゼーション）は、包絡線キャパシタ６４４とフランジ６０６との間の電気接続を提供する。
【００４９】
より詳細には、一実施形態に応じて、包絡線誘導素子６３６は、キャパシタ６４２の第１の端子と導電性パッド６３７との間に結合される。包絡線抵抗器６３８の第１の端子も導電性パッド６３７に結合され、したがって、包絡線誘導素子６３６と包絡線抵抗器６３８との間に導電性パッド６３７を通じて電気接続が確立される。包絡線抵抗器６３８の第２の端子は、導電性パッド６３９に結合される。包絡線キャパシタ６４４の第１の端子も導電性パッド６３９に結合され、したがって、包絡線抵抗器６３８と包絡線キャパシタ６４４との間に導電性パッド６３９を通じて電気接続が確立される。包絡線キャパシタ６４４の第２の端子は、導電性パッド６４１に結合される。加えて、導電性パッド６４１（および、したがって包絡線キャパシタ６４４）は、分離構造体６０８の上面と底面との間に延びる１以上の導電性ビア６４５（実際は隠れているが、明瞭にするために図６に示されている）を通じて、フランジ６０６に電気的に結合される。より具体的には、導電性パッド６４１は、分離構造体６０６の上面にあるビア６４５の第１の端部に結合され、分離構造体６０６の底面にあるビア６４５の第２の端部はフランジ６０６に（たとえば、図４のメタライゼーション４２０を通じて）結合される。したがって、導電性パッド６４１およびビア６４５は包絡線キャパシタ６４４とフランジ６０６（たとえば、グランド）との間の電気接続を確立する。代替の実施形態では、ビア６４５は、分離構造体６０８の周縁端部に沿って分離構造体６０８の上面と底面との間に延びる、端部めっきまたはキャスタレーションに置き換わってもよく、端部めっきまたはキャスタレーションは、導電性パッド６４１とフランジ６０６との間の電気接続を提供する。
【００５０】
図７は、さらに別の例示的な実施形態に応じた半導体デバイス７００の上面図である。図７のデバイス７００も、入力リード７０２（たとえば、図１の入力リード１０２）と、出力リード７０４（たとえば、図１の出力リード１０４）と、フランジ７０６と、分離構造体７０８と、１以上のトランジスタ７２０（たとえば、図１のトランジスタ１２０）と、入力インピーダンス整合回路７１０（たとえば、図１の入力インピーダンス整合回路１１０）と、包絡線周波数終端回路７４９（たとえば、図１の包絡線周波数終端回路１４９）と、出力インピーダンス整合回路７５０（たとえば、図１の出力インピーダンス整合回路１５０）とを含み、それらの全てがともにデバイスの一部としてパッケージされてもよいという点で、図７のデバイス７００は、図３および図６のデバイス３００、６００と同様である。入力インピーダンス整合回路７１０は、２つの誘導素子７１２、７１６（たとえば、図１の誘導素子１１２、１１６）およびキャパシタ７１４（たとえば、図１のキャパシタ１１４）を含む。出力インピーダンス整合回路７５０は、３つの誘導素子７３２、７３４、７４０（たとえば、図１のインダクタ１３２、１３４、１４０）および２つのキャパシタ７４２、７４６（たとえば、図１のキャパシタ１４２、１４６）を含む。包絡線周波数終端回路７４９は、誘導素子７３６（たとえば、図１の誘導素子１３６）と、抵抗器７３８（たとえば、図１の抵抗器１３８）と、キャパシタ７４４（たとえば、図１のキャパシタ１４４）とを含む。トランジスタ７２０および入力および出力インピーダンス整合回路７１０、７５０の様々な要素７１４、７４２、７４６は、デバイス７００の能動素子領域内のフランジ７０６上に位置する。さらに、デバイス７００は、破線のボックス７１８によって示される例示的な周縁を有するキャップ（図示せず）を有する空洞パッケージ内に組み込まれてもよい。別の実施形態では、キャップは、包絡線キャパシタ７４４および包絡線抵抗器７３８が空洞内に含まれない（たとえば、誘導素子７３６はキャップと分離構造体７０８との間の開口を通じて延びる）ようなサイズにされてもよい。他の代替の実施形態では、デバイス７００は、オーバーモールドパッケージ内に組み込まれてもよい。
【００５１】
図３および図６に示す実施形態と同様に、包絡線周波数終端回路７４９の要素（たとえば、包絡線抵抗器７３８および包絡線キャパシタ７４４）は、能動素子領域内に位置するのではなく、分離構造体７０８上（たとえば、分離構造体７０８の上面上）に位置する。しかしながら、図７のデバイス７００は、包絡線抵抗器７３８および包絡線キャパシタ７４４の両方が、分離構造体７０８の上面に結合（たとえば、接合、はんだ付け、および／または接着）される、対向する端部上に端子を有する表面実装ディスクリートデバイス（たとえば、チップキャパシタおよびディスクリート抵抗器）として実装される点で、図３および図６のデバイス３００、６００とは異なっている。加えて、一実施形態に応じて、デバイス７００は、包絡線誘導素子７３６（たとえば、図１の包絡線インダクタ１３６）、包絡線抵抗器７３８（たとえば、図１の包絡線抵抗器１３８）、および包絡線キャパシタ７４４（たとえば、図１の包絡線キャパシタ１４４）が結合される、異なる構成の導電性パッド７３７、７３９、７４１を有する。導電性パッド７３７、７３９、７４１は各々、分離構造体７０８の上面上に位置する。導電性パッド７３７は、包絡線誘導素子７３６と包絡線抵抗器７３８の第１の端子との間の電気接続を提供する。導電性パッド７３９は、包絡線抵抗器７３８の第２の端子と包絡線キャパシタ７４４との間の電気接続を提供する。最後に、導電性パッド７４１および導電性ビア７４５（ならびに場合によってはフランジ７０８の底面上のメタライゼーション）は、包絡線キャパシタ７４４とフランジ７０６との間の電気接続を提供する。
【００５２】
より詳細には、一実施形態に応じて、包絡線誘導素子７３６はキャパシタ７４２の第１の端子と導電性パッド７３７との間に結合される。包絡線抵抗器７３８の第１の端子も導電性パッド７３７に結合され、したがって、包絡線誘導素子７３６と包絡線抵抗器７３８との間に導電性パッド７３７を通じて電気接続が確立される。包絡線抵抗器７３８の第２の端子は導電性パッド７３９に結合される。包絡線キャパシタ７４４の第１の端子も導電性パッド７３９に結合され、したがって、包絡線抵抗器７３８と包絡線キャパシタ７４４との間に導電性パッド７３９を通じて電気接続が確立される。包絡線キャパシタ７４４の第２の端子は導電性パッド７４１に結合される。加えて、導電性パッド７４１（および、したがって包絡線キャパシタ７４４）は、分離構造体７０８の上面と底面との間に延びる１以上の導電性ビア７４５（実際は隠れているが、明瞭にするために図７に示されている）を通じてフランジ７０６に電気的に結合される。より具体的には、導電性パッド７４１は、分離構造体７０８の上面にあるビア７４５の第１の端部に結合され、分離構造体７０６の底面にあるビア７４５の第２の端部はフランジ７０６に（たとえば、図４のメタライゼーション４２０を通じて）結合される。したがって、導電性パッド７４１およびビア７４５は包絡線キャパシタ７４４とフランジ７０６（たとえば、グランド）との間の電気接続を確立する。代替の実施形態では、ビア７４５は、分離構造体７０８の周縁端部に沿って分離構造体７０８の上面と底面との間に延びる、端部めっきまたはキャスタレーションに置き換わってもよく、端部めっきまたはキャスタレーションは導電性パッド７４１とフランジ７０６との間の電気接続を提供する。
【００５３】
前述のように、包絡線周波数終端回路（たとえば、図１の包絡線周波数終端回路１４９）の要素が能動素子領域の外部に位置付けられるのに加えて、入力および／または出力インピーダンス整合回路（たとえば、図１のインピーダンス整合回路１１０、１５０）の要素は、能動素子領域の外部に位置付けられてもよい。たとえば、図８は、さらに別の例示的な実施形態に応じた半導体デバイス８００の上面図である。図８の実施形態では、包絡線周波数終端回路８４９の要素に加えて、出力インピーダンス整合回路８５０の要素（すなわち、ローパス整合キャパシタ８４６）が能動素子領域の外部に位置付けられる。代替の実施形態では、包絡線周波数終端回路８４９の要素のいくつかまたは全てが能動素子領域内に位置付けられてもよく、一方で入力および／または出力インピーダンス整合回路８１０、８５０の要素が能動素子領域の外部に位置付けられてもよい。説明の便宜上、図８のデバイス８００は図７のデバイスと比較されるが、図８のデバイス８００は他の前述の実施形態との類似性をも有してもよいことは理解されたい。
【００５４】
図８のデバイス８００も、入力リード８０２（たとえば、図１の入力リード１０２）と、出力リード８０４（たとえば、図１の出力リード１０４）と、フランジ８０６と、分離構造体８０８と、１以上のトランジスタ８２０（たとえば、図１のトランジスタ１２０）と、入力インピーダンス整合回路８１０（たとえば、図１の入力インピーダンス整合回路１１０）と、包絡線周波数終端回路８４９（たとえば、図１の包絡線周波数終端回路１４９）と、出力インピーダンス整合回路８５０（たとえば、図１の出力インピーダンス整合回路１５０）とを含み、それらの全てがともにデバイスの一部としてパッケージされてもよいという点で、図８のデバイス８００は、図７のデバイス７００と同様である。入力インピーダンス整合回路８１０は、２つの誘導素子８１２、８１６（たとえば、図１の誘導素子１１２、１１６）およびキャパシタ８１４（たとえば、図１のキャパシタ１１４）を含む。図７のデバイス７００とは対照的に、また下記により詳細に説明する理由から、出力インピーダンス整合回路８５０は２つのみ（３つではなく）の誘導素子８３２、８３４（たとえば、図１のインダクタ１３２、１３４）および２つのキャパシタ８４２、８４６（たとえば、図１のキャパシタ１４２、１４６）を含む。包絡線周波数終端回路８４９は、誘導素子８３６（たとえば、図１の誘導素子１３６）と、抵抗器８３８（たとえば、図１の抵抗器１３８）と、キャパシタ８４４（たとえば、図１のキャパシタ１４４）とを含む。トランジスタ８２０ならびに入力および出力インピーダンス整合回路８１０、８５０の様々な要素８１４、８４２は、デバイス８００の能動素子領域内のフランジ８０６上に位置する。さらに、デバイス８００は、破線のボックス８１８によって示される例示的な周縁を有するキャップ（図示せず）を有する空洞パッケージ内に組み込まれてもよい。別の実施形態では、キャップは、包絡線キャパシタ８４４、包絡線抵抗器８３８、および／またはローパス整合キャパシタ８４６が空洞内に含まれないようなサイズにされてもよい。他の代替の実施形態では、デバイス８００はオーバーモールドパッケージ内に組み込まれてもよい。
【００５５】
同じく図７に示す実施形態と同様に、包絡線周波数終端回路８４９の要素（たとえば、包絡線抵抗器８３８および包絡線キャパシタ８４４）は、能動素子領域内に位置するのではなく、分離構造体８０８上（たとえば、分離構造体８０８の上面上）に位置する。加えて、デバイス８００は、図７に関連して前述したように、包絡線誘導素子８３６（たとえば、図１の包絡線インダクタ１３６）、包絡線抵抗器８３８（たとえば、図１の包絡線抵抗器１３８）、および包絡線キャパシタ８４４（たとえば、図１の包絡線キャパシタ１４４）が結合される、導電性パッド８３７、８３９、８４１およびビア８４５の構成を含む。図８は、包絡線抵抗器８３８および包絡線キャパシタ８４４の両方が、対向する端部上に端子を有する表面実装ディスクリートデバイスとして実装される実施形態に対応するが、包絡線抵抗器８３８および包絡線キャパシタ８４４はまた、異なる構成を有してもよい。たとえば、包絡線抵抗器８３８は、（たとえば、図３および図６の実施形態のように）薄膜または厚膜抵抗器として実装されてもよく、かつ／または包絡線キャパシタ８４４は、（たとえば、図３の実施形態のように）分離構造体８０８と一体化される多層キャパシタとして実装されてもよい。
【００５６】
図７の実施形態とは対照的に、出力インピーダンス整合回路８５０の要素（すなわち、ローパス整合キャパシタ８４６）は能動素子領域の外部に位置付けられる。図８に示すように、ローパス整合キャパシタ８４６は、分離構造体８０８の上面に結合（たとえば、接合、はんだ付け、および／または接着）されるディスクリートキャパシタであってもよい。代替的に、ローパス整合キャパシタ８４６は、（たとえば、図３の包絡線キャパシタ３４４と同様に）分離構造体８０８と一体化される多層キャパシタとして実装されてもよい。ローパス整合キャパシタ８４６がディスクリートキャパシタである実施形態（たとえば、図８の実施形態）では、出力リード８０４が付着されるメタライゼーション８０５は、ローパス整合キャパシタ８４６の第１の端子がメタライゼーション８０５に結合されることができるように構成され、それによって、メタライゼーション８０５は、出力リード８０４とローパス整合キャパシタ８４６との間の電気接続を確立する。メタライゼーション８０５は、出力リード８０４およびキャパシタ８４６が結合される導電性パッドであるとみなされてもよい。メタライゼーション８０５によって提供される電気接続は、図７における誘導素子７４０（たとえば、図４の誘導素子１４０）によって提供される電気接続に取って代わる。したがって、図８の実施形態では、ローパス整合インダクタ（たとえば、図４の誘導素子１４０）は出力インピーダンス整合回路８５０（たとえば、図１の出力インピーダンス整合回路１５０）からなくなってもよい。ローパス整合インダクタをなくすことは、その出力インピーダンス整合回路に対する効果が補償される必要がなく、ローパス整合インダクタとシステム内の他のインダクタ（たとえば、図１の直列インダクタ１３２）との間の誘導結合の問題がなくなるという点で有利である。加えて、図８の実施形態では、そうでない場合にローパス整合誘導素子（たとえば、図１のローパス整合インダクタ１４０）を含むことに起因して受ける可能性がある、出力回路内の望ましくない損失がなくなる。さらに、出力インピーダンス整合回路８５０によって達成可能なインピーダンス変換は、ローパス整合誘導素子を含む回路内で達成可能なインピーダンス変換よりも良好であり得る。
【００５７】
加えて、デバイス８００は、ローパス整合キャパシタ８４６の第２の端子が結合される追加の導電性パッド８４７を有する。そして、導電性パッド８４７は、分離構造体８０８の上面と底面との間に延びる１以上の導電性ビア８４９（実際は隠れているが、明瞭にするために図８に示されている）を通じてフランジ８０６に電気的に結合される。したがって、導電性パッド８４７および導電性ビア８４９（ならびに場合によってはフランジ８０８の底面上のメタライゼーション）は、ローパス整合キャパシタ８４６とフランジ８０６との間の電気接続を提供する。代替の実施形態では、ビア８４９は、分離構造体８０８の周縁端部に沿って分離構造体８０８の上面と底面との間に延びる、端部めっきまたはキャスタレーションに置き換わってもよく、端部めっきまたはキャスタレーションは導電性パッド８４７とフランジ８０６との間の電気接続を提供する。
【００５８】
前述および図示の実施形態の各々は、２リードデバイス（たとえば、図１の入力リード１０４および出力リード１０６を有するデバイス）に対応する。そのようなデバイスは、デバイスをＰＣＢに物理的に結合し、入力リードを信号源に電気的に結合し、出力リードを負荷に電気的に結合することによって、より大きい電気的システム内に組み込まれてもよい。ＰＣＢは、近位端部が出力リードおよび／または入力リードに対するＰＣＢ接続（複数の場合もあり）に近接して位置する（たとえば、各々がラムダ／４の長さまたは何らかの他の長さを有する）１以上のバイアスフィードをさらに含んでもよい。各バイアスリードの遠位端部にある阻止キャパシタは、バイアスリードを通じて変換されるときに開回路として現れる、所与のＲＦ周波数における短絡をもたらす場合がある。
【００５９】
他の実施形態は、デバイスの一体部分として形成されるバイアスリード、および、バイアスリードをインピーダンス整合ネットワーク（複数の場合もあり）と結合した追加の導電性特徴部を有するデバイスを含む。たとえば、別の実施形態は、２つのバイアスリード（たとえば、図９のバイアスリード９３７）が出力インピーダンス整合回路（たとえば、図１の出力インピーダンス整合回路１５０）に結合される４リードデバイス（たとえば、図９のデバイス９００）を含む。別の実施形態（図示せず）は、２つのバイアスリードが入力インピーダンス整合回路（たとえば、図１の入力インピーダンス整合回路１１０）に結合される４リードデバイスを含んでもよい。また別の実施形態（図示せず）は、２つのバイアスリードが出力インピーダンス整合回路に結合され、２つのバイアスリードが入力インピーダンス整合回路に結合される、６リードデバイスを含む。また他の実施形態では、単一のバイアスリードのみが入力および／または出力インピーダンス整合回路に結合されてもよい（たとえば、特にデュアルパスおよびマルチパスデバイスにおけるような、３つ以上のＲＦリードがある実施形態について）。
【００６０】
加えて、前述の実施形態のいくつかは、分離構造体（たとえば、図３および図６〜図８の分離構造体３０８、６０８、７０８、８０８）上に位置する（かつ／または分離構造と一体化される）特定の出力インピーダンス整合回路要素を含む。説明したように、分離構造体は無機（たとえば、セラミック）または有機（たとえば、ＰＣＢ材料を使用して実装される）であってもよい。分離構造体が適切な絶縁定数を有する材料（たとえば、約３．０〜約１０．０の範囲内であるが、より高いまたはより低い絶縁定数を有する材料が使用されてもよい）を含む或る実施形態に応じて、ローパス整合キャパシタ（たとえば、図１〜図３および図６〜図８のローパス整合キャパシタ１４６、２４６、３４６、６４６、７４６、８４６）は、図９〜図１１に関連してより詳細に説明されるように、出力リードの下の分布容量（ｄｉｓｔｒｉｂｕｔｅｄ  ｃａｐａｃｉｔａｎｃｅ）と置き換わってもよい。このローパス整合キャパシタの、出力リードの下の分布容量への置き換えは、前述の実施形態のいずれかに適用されてもよい。
【００６１】
たとえば、図９は、さらに別の例示的な実施形態に応じた４リード半導体デバイス９００の上面図である。理解を高めるために、図９は、図９の半導体デバイスの線１０−１０に沿った側断面図である、図１０と関連して見られるべきである。より具体的には、図１０は、入力および出力リード９０２、９０４および能動素子領域を通る断面図である。図１０はキャップ１０１０をも示し、これは、空洞パッケージの実施形態において実装されてもよく、デバイス９００の内部構成要素を空洞１０１２内にシールするように構成される。前述の実施形態とは対照的に、デバイス９００は、下記により詳細に説明するような、２つの追加のバイアスリード９３７および（図２、図３、および図６〜図８のローパス整合キャパシタ２４６、３４６、６４６、７４６、８４６のようなディスクリートローパス整合キャパシタではなく）出力リード９０４の下の分布ローパス容量９４６を含む。説明の便宜上、図９のデバイス９００は図７のデバイスと比較されるが、図９のデバイス９００は他の前述の実施形態との類似性をも有してもよいことは理解されたい。
【００６２】
図９のデバイス９００も、入力リード９０２（たとえば、図１の入力リード１０２）と、出力リード９０４（たとえば、図１の出力リード１０４）と、フランジ９０６と、分離構造体９０８と、１以上のトランジスタ９２０（たとえば、図１のトランジスタ１２０）と、入力インピーダンス整合回路９１０（たとえば、図１の入力インピーダンス整合回路１１０）と、包絡線周波数終端回路９４９（たとえば、図１の包絡線周波数終端回路１４９）と、出力インピーダンス整合回路９５０（たとえば、図１の出力インピーダンス整合回路１５０）とを含み、それらの全てがともにデバイスの一部としてパッケージされてもよいという点で、図９のデバイス９００は図７のデバイス７００と同様である。入力インピーダンス整合回路９１０は、２つの誘導素子９１２、９１６（たとえば、図１の誘導素子１１２、１１６）およびキャパシタ９１４（たとえば、図１のキャパシタ１１４）を含む。出力インピーダンス整合回路９５０は、誘導素子９３２、９３４（たとえば、図１のインダクタ１３２、１３４）および２つのキャパシタ９４２、９４６（たとえば、図１のキャパシタ１４２、１４６）を含む。包絡線周波数終端回路９４９は、誘導素子９３５、９３６（たとえば、図１の誘導素子１３６）と、抵抗器９３８（たとえば、図１の抵抗器１３８）と、キャパシタ９４４（たとえば、図１のキャパシタ１４４）とを含む。
【００６３】
ともに包絡線インダクタ（たとえば、図１の包絡線インダクタ１３６）を形成する誘導素子９３５および９３６は、シャントキャパシタ９４２と包絡線抵抗器９３８との間に直列に結合され、基本的に誘導素子７３６に置き換わる。誘導素子９３５および９３６は誘導素子７３６と機能的に類似であってもよい（たとえば、インダクタンスの範囲は同様である）が、それらの物理的な実施態様は異なる。より詳細には、誘導素子９３６は、誘導素子７３６の事例のように一連のボンドワイヤとして実装されるのではなく、分離構造体９０８の上面上のメタライゼーションを含む。誘導素子９３６を形成するメタライゼーションの第１の部分（本明細書において誘導素子９３６の「バー部分（ｂａｒ  ｐｏｒｔｉｏｎ）」と称する）は、分離構造体９０８の、出力リード９０４の端部を越えて能動素子領域に向かって延びる部分に位置する。より詳細には、誘導素子９３６のバー部分は、出力リード９０４の端部の近傍に、当該端部と並行して延び、誘導素子９３６のバー部分は、出力リード９０４から電気的に絶縁される。誘導素子９３６のバー部分の長さ（図９における水平寸法）は、一実施形態では、出力リード９０４の端部の長さよりも長い。誘導素子９３６を形成するメタライゼーションの第２の部分（本明細書において誘導素子９３６の「導電性パッド部分」と称する）は、バー部分の対向する両端に位置し、包絡線抵抗器９３８およびバイアスリード９３７との電気接続を容易にするような形状にされる。誘導素子９３５（すなわち、複数のボンドワイヤから形成される）は、シャントキャパシタ９４２と誘導素子９３６のバー部分との間に電気的に結合される。したがって、誘導素子９３５および９３６は、シャントキャパシタ９４２と包絡線抵抗器９３８との間の直列結合インダクタのセットを表す。
【００６４】
一実施形態に応じて、誘導素子９３５、９３６は、デバイス９００のＲＦ冷点（ＲＦ  ｃｏｌｄ  ｐｏｉｎｔ、たとえば、図１のノード１４８）に対応する。バイアスリード９３７の近位端部は、誘導素子９３６の導電性パッド部分の各々に結合される。バイアスリード９３７は、パッケージされるとデバイス９００から延び、それによって、それらの遠位端部が露出され、バイアス電圧を受け取るためにより大きいシステムのＰＣＢに結合されてもよい。したがって、バイアスリード９３７を含むことによって、ＰＣＢ自体の上のバイアスリードの必要がなくなる。一実施形態に応じて、各バイアスリード９３７は、ラムダ／４に対応する長さを有するが、各バイアスリード９３７はまた、異なる長さを有してもよい。
【００６５】
図７に示すデバイス７００と同様に、トランジスタ９２０ならびに入力および出力インピーダンス整合回路９１０、９５０の様々な要素９１４、９４２は、デバイス９００の能動素子領域内のフランジ９０６上に位置する。さらに、デバイス９００は、破線のボックス９１８によって示される例示的な周縁を有するキャップ（図示せず）を有する空洞パッケージ内に組み込まれてもよい。別の実施形態では、キャップは、包絡線キャパシタ９４４、包絡線抵抗器９３８、および／または誘導素子９３６が空洞内に含まれないようなサイズにされてもよい。他の代替の実施形態では、デバイス９００は（たとえば、後述する図１１の実施形態のように）オーバーモールドパッケージ内に組み込まれてもよい。
【００６６】
同じく図７に示す実施形態と同様に、包絡線周波数終端回路９４９の要素（たとえば、包絡線抵抗器９３８および包絡線キャパシタ９４４）は、能動素子領域内に位置するのではなく、分離構造体９０８上（たとえば、分離構造体９０８の上面上）に位置する。加えて、デバイス９００は、図７に関連して前述したように、包絡線誘導素子９３６（たとえば、図１の包絡線インダクタ１３６）、包絡線抵抗器９３８（たとえば、図１の包絡線抵抗器１３８）、および包絡線キャパシタ９４４（たとえば、図１の包絡線キャパシタ１４４）が結合される、導電性パッド９３９、９４１およびビア９４５の構成を含む。
【００６７】
しかしながら、図７の実施形態とは対照的に、包絡線抵抗器９３８の一方の端子は、導電性パッド（たとえば、導電性パッド７３７）を通じてボンドワイヤから成る誘導素子（たとえば、誘導素子７３６）に結合されるのではなく、誘導素子９３６の導電性パッド部分と結合される。図９は、包絡線抵抗器９３８および包絡線キャパシタ９４４の両方が、対向する端部上に端子を有する表面実装ディスクリートデバイスとして実装される実施形態に対応するが、包絡線抵抗器９３８および包絡線キャパシタ９４４はまた、異なる構成を有してもよい。たとえば、包絡線抵抗器９３８は、（たとえば、図３および図６の実施形態のように）薄膜または厚膜抵抗器として実装されてもよく、かつ／または包絡線キャパシタ９４４は、（たとえば、図３の実施形態のように）分離構造体９０８と一体化される多層キャパシタとして実装されてもよい。
【００６８】
同じく図７の実施形態とは対照的に、出力インピーダンス整合回路９５０の要素（すなわち、ローパス整合キャパシタ９４６）は能動素子領域の外部に位置付けられる。より詳細には、図９の実施形態において、ローパス整合キャパシタ９４６は、出力リード９０４の下に分布する容量として実装される。図１０を参照すると、ローパス整合キャパシタ９４６は、出力リード９０４の下のメタライゼーション９０５（たとえば、ローパス整合キャパシタ９４６の頂板を画定する）と、分離構造体９０８の出力リード９０４の下にある部分（たとえば、分離構造体９０８の少なくともその部分が剛性ローパス有機または無機材料から形成される場合、ローパス整合キャパシタ９４６の絶縁体層を画定する）と、出力リード９０４の底面上のメタライゼーション１０２０（たとえば、ローパス整合キャパシタ９４６の底板を画定する）とから成る。メタライゼーション９０５および／またはメタライゼーション１０２０が含まれない場合、出力リード９０４および／またはフランジ９０６がローパス整合キャパシタ９４６の頂板および／または底板として機能してもよい）。ローパス整合キャパシタ９４６の容量は、出力リード９０４およびフランジ９０６の重なり合った部分、ならびに、出力リード９０４およびフランジ９０６の重なり合った部分の間の分離構造９０８の部分の絶縁定数および高さによって定義される。したがって、これらのパラメータは、ローパス整合キャパシタ９４６の所望の容量（たとえば、約１ｐＦ〜約５０ｐＦの範囲内の容量）を達成するように定義される。
【００６９】
図８に関連して記載した実施形態と同様に、図９におけるローパス整合キャパシタ９４６の構成は、出力インピーダンス整合回路９５０（たとえば、図１の出力インピーダンス整合回路１５０）から図７における誘導素子７４０（たとえば、図４の誘導素子１４０）をなくすことを可能にする。図８に関連して前述したように、ローパス整合インダクタをなくすことは、その出力インピーダンス整合回路に対する効果が補償される必要がなく、ローパス整合インダクタとシステム内の他のインダクタ（たとえば、図１の直列インダクタ１３２）との間の誘導結合の問題がなくなるという点で有利である。加えて、図３および図４に関連して前述したように、ボンドワイヤ９３２と９３４との間の誘導結合はボンドワイヤ９３２、９３４の両方のセットの下にある領域１０４０に関連する。ローパス整合インダクタに対応するボンドワイヤ（たとえば、図３のボンドワイヤ３４０）をなくすことによって、ボンドワイヤ９３２の高さおよび長さが短くされることができ、したがって、ボンドワイヤ９３２、９３４の下の領域１０４０が低減する。したがって、ローパス整合インダクタに関連付けられるボンドワイヤを含む実施形態（たとえば、図３、図６、および図７の実施形態）と比較すると、ボンドワイヤ９３２、９３４間の誘導結合が低減されることができる。
【００７０】
前述の実施形態に対応する図面は、空洞パッケージの実施形態に対応する。しかしながら、上記で示したように、様々な実施形態のいずれかは代替的にオーバーモールドパッケージにおいて実装され得る。たとえば、図１１は、さらに別の例示的な実施形態に応じた、オーバーモールドパッケージにおいて実装される半導体デバイス１１００の側断面図である。図１１の断面は、入力および出力リード１１０２、１１０４ならびに能動素子領域を通じてとられた（たとえば、図１０の断面と同様の）断面に対応する。
【００７１】
デバイス１１００も、入力リード１１０２（たとえば、図１の入力リード１０２）と、出力リード１１０４（たとえば、図１の出力リード１０４）と、フランジ１１０６と、分離構造体１１０８と、１以上のトランジスタ１１２０（たとえば、図１のトランジスタ１２０）と、入力インピーダンス整合回路（たとえば、２つの誘導素子１１１２、１１１６（たとえば、図１の誘導素子１１２、１１６）、およびキャパシタ１１１４（たとえば、図１のキャパシタ１１４）を含む）と、包絡線周波数終端回路（たとえば、誘導素子１１３６（図１のインダクタ１３６）、抵抗器（たとえば、図１の抵抗器１３８、図示せず）、およびキャパシタ（たとえば、図１のキャパシタ１４４、図示せず）を含む）と、出力インピーダンス整合回路（たとえば、誘導素子１１３２、１１３４、１１３５（たとえば、図１のインダクタ１３２、１３４）および２つのキャパシタ１１４２、１１４６（たとえば、図１のキャパシタ１４２、１４６）を含む）とを含むという点で、図１１に示す実施形態は、図９および図１０に示す実施形態と実質的に同じである。図９および図１０の実施形態と同様に、ローパス整合キャパシタ１１４６は、出力リード１１０４の下で、メタライゼーション１１０５（および／または出力リード１１０４）、分離構造体１１０８、およびメタライゼーション１１２０（および／またはフランジ１１０６）から形成される。加えて、誘導素子１１３６は、包絡線抵抗器（たとえば、図９の包絡線抵抗器９３８）および／またはバイアスリード（たとえば、図９のバイアスリード９３７）に（たとえば、誘導素子１１３６の図示されていない導電性パッド部分を通じて）結合されるバー部分を有してもよい。
【００７２】
デバイス１１００とデバイス９００との間の差は、空洞（たとえば、空洞１０１２）を画定するキャップ（たとえば、キャップ１０１０）を含むのではなく、デバイス９００は、能動素子領域内の構成要素および回路要素を包含するように構成される非導電性成形コンパウンド１１１０を含むことである。加えて、一実施形態では、成形コンパウンド１１１０は、能動素子領域内に位置するか否かにかかわらず、リード１１０２、１１０４の部分と、分離構造体１１０８の全体または部分と、入力および出力整合回路ならびに包絡線周波数終端回路の他の要素のいくつかまたは全てとを包含してもよい。代替の実施形態では、成形コンパウンド１１１０は、能動素子領域の外部に位置する要素のいくつかまたは全てを包含しなくてもよい。図２〜図１０に示す実施形態のいずれかは、空洞パッケージにおいて実装されるのではなく、図１１のものと同様のオーバーモールドパッケージにおいて実装されてもよいことを理解されたい。
【００７３】
図１２は、様々な例示的な実施形態に応じた半導体デバイス（たとえば、図３〜図１１のデバイス３００、６００、７００、８００、９００、１１００）を製造する方法のフローチャートである。方法は、ブロック１２０２において、フランジ（たとえば、フランジ３０６、６０６、７０６、８０６、９０６、１１０６）および分離構造体（たとえば、分離構造体３０８、６０８、７０８、８０８、９０８、１１０８）を設けることによって開始してもよい。前述した様々な実施形態に応じて、分離構造体は、入力および／または出力インピーダンス整合ネットワークのいくつかの要素の分離構造体に対する物理的および電気的結合を容易にする、導電性パッド、ビア（またはキャスタレーションもしくは端部めっき）、および表面メタライゼーションの組み合わせを含んでもよい。加えて、或る実施形態では、分離構造体は１以上の統合されたキャパシタ（たとえば、キャパシタ３４４）を含んでもよい。いくつかの他の実施形態（たとえば、図９〜図１１に示す実施形態）では、分離構造体は、誘導素子（たとえば、誘導素子９３６、１１３６）のバーおよび導電性パッド部分に対応する、その上面上のメタライゼーションを含んでもよい。
【００７４】
ブロック１２０４において、分離構造体がフランジの上面に結合（たとえば、はんだ付け、接着、または他の様態で付着）される。加えて、能動素子（たとえば、トランジスタ３２０、６２０、７２０、８２０、９２０、１１２０）および他の回路要素（たとえば、キャパシタ３１４、６１４、７１４、８１４、９１４、１１１４、キャパシタ３４２、６４２、７４２、８４２、９４２、１１４２、およびキャパシタ３４６、６４６、７４６）が、分離構造体内の開口を通じて露出されるフランジの上面の一部分（たとえば、能動素子領域）に結合される。
【００７５】
ブロック１２０６において、リード（たとえば、入力リード３０２、６０２、７０２、８０２、９０２、１１０２、出力リード３０４、６０４、７０４、８０４、９０４、１１０４、およびバイアスリード９３７）が、分離構造体の上面に（たとえば、分離構造体の上面上のメタライゼーションに）結合される。代替の実施形態では、分離構造体の上面上の導電層は、（たとえば、分離構造体をフランジに結合する前に）リードフレームを形成するために、パターニングおよびエッチングされてもよい。本明細書において使用される場合、分離構造体へのリードの「結合」に対する参照は、リードが別個に形成されて、その後分離構造体に結合されること、または、リードが分離構造体上に（たとえば、分離構造体の表面上に導電層をパターニングおよびエッチングすることによって）形成されることを意味する。加えて、他の回路要素（たとえば、抵抗器３３８、６３８、７３８、８３８、９３８、キャパシタ６４４、７４４、８４４、８４６、９４４）が、分離構造体の上面に（たとえば、分離構造体の上面上の導電性パッドまたは他のメタライゼーションに）結合（たとえば、接合、はんだ付け、および／または接着）される。他の回路要素は、分離構造体がフランジに結合される前または後に分離構造体に結合されてもよい。
【００７６】
ブロック１２０８において、誘導素子（たとえば、誘導素子３１２、３１６、３３２、３３４、３３６、３４０、６１２、６１４、６３２、６３４、６３６、６４０、７１２、７１４、７３２、７３４、７３６、７４０、８１２、８１４、８３２、８３４、８３６、９１２、９１４、９３２、９３４、９３５）を形成するボンドワイヤが、様々なデバイス構成要素および要素の間に付着される。最後に、ブロック１２１０において、デバイスが（たとえば、キャップ４１０、１０１０を用いて）キャッピングされ、または（成形コンパウンド１１１０を用いて）封入される。デバイスは、その後、より大きい電気的システム内に組み込まれてもよい。
【００７７】
図１２に関連して説明した様々なステップは図１２に示した順序以外の順序において実行されてもよいことを理解されたい。たとえば、上記で示したように、入力および出力リード（またはリードフレーム）ならびに／または様々な回路要素（すなわち、能動素子領域の外部に位置すべき回路要素）は、様々な実施形態において、分離構造体がフランジに結合される前に分離構造体上に形成されてもよく、または分離構造体に結合されてもよい。言い換えれば、一実施形態では、最初に分離構造体をフランジに結合し、続いてリードおよび／または回路要素を分離構造体に結合するのではなく、分離構造体サブアセンブリ（たとえば、リードおよび／または回路要素を含む）が構築され、続いてフランジに結合されてもよい。図１２に示されるステップの順序に対する他の改変も行われてもよく、そのような改変は本発明の主題の範囲内に含まれることが意図されている。
【００７８】
半導体デバイス（たとえば、ＲＦトランジスタデバイス）の様々な実施形態およびそれらの製造方法が上記で説明された。デバイスの一実施形態は、基板と、分離構造体と、能動素子と、リードと、回路とを含む。分離構造体は、上面と、基板の表面に結合される底面と、開口とを有し、リードは分離構造体に結合される。基板の表面の、開口を通じて露出される部分によって、能動素子領域が画定される。能動素子は、能動素子領域内で基板の表面に結合される。回路は、能動素子とリードとの間に電気的に結合される。回路は複数の要素を含み、複数の要素の１以上の要素は能動素子領域の外部に位置付けられる。さらなる実施形態に応じて、能動素子領域の外部に位置付けられる１以上の要素は、分離構造体に物理的に結合される。別のさらなる実施形態に応じて、能動素子領域の外部に位置付けられる１以上の要素は、包絡線終端回路の１以上の要素を含む。
【００７９】
デバイスの別の実施形態は、基板と、分離構造体と、トランジスタと、リードと、回路とを含む。基板は導電面を有し、分離構造体は上面と、基板の導電面に結合される底面とを有する。分離構造体は開口を含み、基板の導電面の、開口を通じて露出される部分によって、能動素子領域が画定される。トランジスタは、能動素子領域内で基板の導電面に結合される。リードは分離構造体に結合される。回路は、トランジスタとリードとの間で電気的に結合される。回路は複数の要素を含み、複数の要素の１以上の要素は能動素子領域の外部に位置付けられる。さらなる実施形態に応じて、リードは出力リードであり、回路はトランジスタの導電端子と出力リードとの間に結合される出力回路であり、能動素子領域の外部に位置付けられる１以上の要素は分離構造体に物理的に結合される。別のさらなる実施形態に応じて、デバイスは、能動素子領域の外部に位置付けられる１以上の要素に電気的に結合する、分離構造体の中または上の１以上の導電性パッドおよび／または１以上の導電性構造体をも含む。１以上の導電性構造体は、１以上のビア、１以上のキャスタレーション、および端部めっきから選択されてもよい。
【００８０】
デバイスの別の実施形態は、基板と、リードと、分離構造体と、能動素子と、回路とを含む。分離構造体は、上面と、底面とを有する。リードは分離構造体の上面に結合され、分離構造体の底面は、基板の表面に結合される。能動素子領域は、基板の表面の、分離構造体が結合されない部分に対応する。能動素子は、能動素子領域内で基板の表面に結合される。回路は、能動素子とリードとの間に電気的に結合される。回路は、複数の要素を含む。複数の要素の１以上の要素は能動素子領域の外部に位置付けられる。能動素子領域の外部に位置付けられる１以上の要素は、分離構造体のリードと基板との間の部分を含む、リードの下のキャパシタを含む。さらなる実施形態に応じて、デバイスは、能動素子および少なくとも能動素子領域内の回路の要素を包含する成形コンパウンドをも含む。別のさらなる実施形態に応じて、キャパシタはローパス整合キャパシタである。また別のさらなる実施形態に応じて、分離構造体はプリント回路基板材料から形成される。また別のさらなる実施形態に応じて、能動素子領域の外部に位置付けられる１以上の要素は、分離構造体の上面上に結合される、および／または分離構造体内に集積される１以上の受動素子（たとえば、キャパシタおよび／または抵抗器）をも含む。
【００８１】
半導体デバイスを製造する方法の一実施形態は、基板を設けるステップと、分離構造体の底面を基板の表面に結合するステップとを含む。分離構造体は開口を含み、基板の表面の、開口を通じて露出される部分によって、能動素子領域が画定される。方法はさらに、能動素子を、能動素子領域内で基板の表面に結合するステップと、リードを分離構造体に結合するステップと、回路を能動素子とリードとの間に電気的に結合するステップとを含む。回路は複数の要素を含み、複数の要素の１以上の要素は能動素子領域の外部に位置付けられる。さらなる実施形態に応じて、能動素子領域の外部に位置付けられる１以上の要素は、分離構造体に物理的に結合される。
【００８２】
本明細書に含まれる様々な図面において示されている接続線は、様々な要素間の例示的な機能的関係および／または物理結合を表すように意図されている。なお、多くの代替形態または追加の機能的関係または物理接続が本主題の一実施形態において存在してもよい。加えて、特定の専門用語は本明細書においては参照のみを目的として使用されている場合もあり、したがって、限定であるようには意図されておらず、「第１の」、「第２の」といった用語、および、構造を指す他のこのような数に関する用語は文脈において明確に指示されていない限り、並びまたは順序を暗示してはいない。
【００８３】
本明細書において使用される場合、「ノード」とは、任意の内部または外部の基準点、接続点、接点、信号線、導体素子などを意味し、そこに、所与の信号、論理レベル、電圧、データパターン、電流、または量が存在する。さらに、２つ以上のノードが１の物理的要素によって実現されてもよい（また、共通のノードにおいて受信または出力されるが、２つ以上の信号が多重化、変調、または他の様態で区別されることができる）。
【００８４】
上記の記載は、ともに「接続される」または「結合される」ものとして要素もしくはノードまたは特徴に言及している。本明細書において使用される場合、別途明確に述べられていない限り、「接続される」とは、１の要素が別の要素に直接的に結び付けられている（または直接的にそれと通信する）ことを意味し、必ずしも機械的にではない。同様に、別途明確に述べられていない限り、「結合される」とは、１の要素が別の要素に直接的にまたは間接的に結び付けられている（または直接的にもしくは間接的に、電気的にまたは他の様態でそれと通信する）ことを意味し、必ずしも機械的にではない。したがって、図面に示されている概略図は要素の１の例示的な構成を図示しているが、追加の介在する要素、デバイス、特徴、または構成要素が図示される主題の実施形態において存在してもよい。
【００８５】
前述の詳細な説明の中で少なくとも１の例示的な実施形態を提示してきたが、膨大な数の変形形態が存在することが理解されるべきである。本明細書に記載される１以上の例示的な実施形態は、権利を請求する主題の範囲、適用性または構成を限定することを決して意図していないことも理解されるべきである。そうではなく、前述の詳細な説明は、説明された１以上の実施形態を実行するための有意義な指針を当業者に提供するものである。特許請求の範囲によって画定される範囲であって本願の出願時点で既知の均等物および予見される均等物を含む範囲から逸脱することなく、要素の機能および構成における様々な変更を行うことができることが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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