(57)【要約】【課題】高周波信号に対する信号特性に優れたシリコンインターポーザを提供する。【解決手段】配線層Ｌ１に設けられ、Ｘ方向に交互に配列された信号配線ＳＬ及び電源配線ＧＬと、配線層Ｌ２に設けられ、Ｘ方向に交互に配列された信号配線ＳＬ及び電源配線ＶＬとを備える。配線層Ｌ１に形成された信号配線ＳＬと配線層Ｌ２に形成された電源配線ＶＬは平面視で互いに重なり、配線層Ｌ２に形成された信号配線ＳＬと配線層Ｌ１に形成された電源配線ＧＬは平面視で互いに重なる。これにより、信号配線ＳＬが電源配線ＶＬ，ＧＬに囲まれることから、クロストークを低減することができる。また、信号配線ＳＬを囲む電源配線ＶＬ，ＧＬがリターンパスとして機能することから、信号配線長が長い場合であっても高周波信号に対して良好な信号特性を得ることも可能となる。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体チップを搭載するためのチップ搭載領域を有するシリコン基板と、
前記シリコン基板上に設けられた第１及び第２の配線層と、を備え、
前記第１の配線層は、所定の方向に延在する第１及び第２の配線と、前記第１及び第２の配線間に配置された第３の配線を含み、
前記第２の配線層は、前記所定の方向に延在し平面視で前記第３の配線と重なる位置に配置された第４の配線を含み、
前記第１、第２及び第４の配線は、前記半導体チップに電源電位を供給するための電源配線であり、
前記第３の配線は、前記半導体チップに入力され又は前記半導体チップから出力される所定の信号を伝送するための信号配線であり、
前記チップ搭載領域には、前記第１乃至第４の配線に接続された複数のバンプパッドが設けられていることを特徴とするシリコンインターポーザ。
【請求項２】
前記第１及び第２の配線は、いずれも前記半導体チップに第１の電源電位を供給するための電源配線であり、
前記第４の配線は、前記半導体チップに前記第１の電源電位とは異なる第２の電源電位を供給するための電源配線であることを特徴とする請求項１に記載のシリコンインターポーザ。
【請求項３】
前記第２の配線層は、前記所定の方向に延在する第５の配線と、前記第４及び第５の配線間に配置され平面視で前記第２の配線と重なる位置に配置された第６の配線をさらに含み、
前記第５の配線は、前記半導体チップに前記第２の電源電位を供給するための電源配線であり、
前記第６の配線は、前記半導体チップに入力され又は前記半導体チップから出力される別の信号を伝送するための信号配線であることを特徴とする請求項２に記載のシリコンインターポーザ。
【請求項４】
前記第１の配線層は、前記所定の方向に延在し前記第６の配線に接続された第７の配線をさらに含み、
前記第７の配線は、前記第３の配線とは異なる平面位置において前記第１及び第２の配線間に配置され、平面視で前記第４の配線と重なる位置に配置されていることを特徴とする請求項３に記載のシリコンインターポーザ。
【請求項５】
前記第２の配線層は、前記所定の方向に延在し前記第１又は第２の配線に接続された第８の配線をさらに含み、
前記第８の配線は、前記第４の配線とは異なる平面位置において平面視で前記第３又は第７の配線と重なる位置に配置されていることを特徴とする請求項４に記載のシリコンインターポーザ。
【請求項６】
前記第１の配線層は前記第２の配線層よりも上層に位置し、
前記シリコン基板と前記第２の配線層との距離は、前記第１の配線層と前記第２の配線層との距離よりも大きいことを特徴とする請求項１乃至５のいずれか一項に記載のシリコンインターポーザ。
【請求項７】
前記シリコン基板上に設けられ、別の半導体チップを搭載するための別のチップ搭載領域をさらに備え、
前記別のチップ搭載領域には前記第１乃至第４の配線に接続された複数の別のバンプパッドが設けられ、これにより、前記複数のバンプパッドと前記複数の別のバンプパッドとが前記第１乃至第４の配線を介して接続されていることを特徴とする請求項１乃至６のいずれか一項に記載のシリコンインターポーザ。
【請求項８】
前記シリコン基板を貫通して設けられ、前記第１乃至第４の配線に接続された複数の貫通電極をさらに備えることを特徴とする請求項１乃至７のいずれか一項に記載のシリコンインターポーザ。
【請求項９】
請求項１乃至８のいずれか一項に記載のシリコンインターポーザと、前記チップ搭載領域に搭載され、前記複数のバンプパッドに接続された半導体チップとを備えることを特徴とする半導体装置。
【請求項１０】
請求項７に記載のシリコンインターポーザと、
前記チップ搭載領域に搭載され、前記複数のバンプパッドに接続された第１の半導体チップと、
前記別のチップ搭載領域に搭載され、前記複数の別のバンプパッドに接続された第２の半導体チップと、を備え、
前記第１の半導体チップはメモリデバイスであり、前記第２の半導体チップは前記メモリデバイスを制御するコントロールデバイスであることを特徴とする半導体装置。
【請求項１１】
半導体チップを搭載するためのチップ搭載領域を有するシリコン基板と、
前記シリコン基板上に定義された第１の配線層に設けられ、第１の方向に延在するとともに前記第１の方向と交差する第２の方向に交互に配列された複数の第１の信号配線及び複数の第１の電源配線と、
前記シリコン基板上に定義された第２の配線層に設けられ、前記第１の方向に延在するとともに前記第２の方向に交互に配列された複数の第２の信号配線及び複数の第２の電源配線と、を備え、
前記複数の第１の信号配線と前記第２の電源配線は平面視で互いに重なる位置に配置され、
前記複数の第２の信号配線と前記第１の電源配線は平面視で互いに重なる位置に配置され、
前記チップ搭載領域には、前記複数の第１及び第２の信号配線と前記第１及び第２の電源配線に接続された複数のバンプパッドが設けられていることを特徴とするシリコンインターポーザ。
【請求項１２】
前記複数の第１の電源配線にはいずれも第１の電源電位が供給され、前記複数の第２の電源配線には前記第１の電源電位とは異なる第２の電源電位が供給されることを特徴とする請求項１１に記載のシリコンインターポーザ。
【請求項１３】
前記第１の配線層は前記第２の配線層よりも上層に位置し、
前記シリコン基板と前記第２の配線層との距離は、前記第１の配線層と前記第２の配線層との距離よりも大きいことを特徴とする請求項１１又は１２に記載のシリコンインターポーザ。
【請求項１４】
夫々第１の主面から第２の主面へ貫通する複数の貫通電極が形成された基板と、
前記基板の第１の主面上に設けられ、少なくとも第１および第２の配線層を含み、前記第１及び第２の配線層の夫々に設けられた複数の電源配線及び複数の信号配線を有し、前記複数の電源配線の夫々は対応する前記複数の貫通電極と接続された多層配線層とを有するインターポーザであって、
前記第１の配線層に設けられた前記複数の信号配線のうちの第１の信号配線は、前記第１の配線層に設けられた前記複数の電源配線のうち前記第１の信号配線と隣接する第１及び第２の電源配線、並びに、前記第２の配線層に設けられた前記複数の電源配線のうち前記第１の信号配線と隣接する第３の電源配線に囲まれるように配置されていることを特徴とするインターポーザ。
【請求項１５】
前記第１の配線層に設けられた複数の電源配線は、一つの貫通電極に共通接続されていることを特徴とする請求項１４に記載のインターポーザ。
【請求項１６】
平面視で前記基板の第１の部分に設けられた前記第１の配線層に設けられた前記信号配線及び電源配線のうち少なくとも一方は、平面視で前記第１の部分とは異なる前記基板の第２の部分では、前記第２の配線層に設けられていることを特徴とする請求項１４に記載のインターポーザ。
【請求項１７】
前記第１の配線層は前記第２の配線層よりも上層に位置し、
前記基板と前記第２の配線層との距離は、前記第１の配線層と前記第２の配線層との距離よりも大きいことを特徴とする請求項１４に記載のインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリコンインターポーザ及びこれを備える半導体装置に関し、特に、多数の信号を高い信号品質で伝送可能なシリコンインターポーザ及びこれを備える半導体装置に関する。
【背景技術】
【０００２】
近年、複数の半導体チップをパッケージングしてなる半導体装置として、シリコンインターポーザを用いた半導体装置が注目されている。シリコンインターポーザを用いた半導体装置は、従来のマルチチップパッケージとは異なり、半導体チップとシリコンインターポーザとの間の接続にボンディングワイヤなどを使用しないことから、マルチチップパッケージと比べて高密度実装及び信号の高速伝送を実現することができる（特許文献１，２参照）。
【０００３】
しかしながら、特許文献１，２に記載されたシリコンインターポーザにおいては、信号の伝送に伴う電流のリターンパスがシリコン基板内に形成されるため、伝送すべき信号の周波数が高くなると信号品質が悪化するという問題があった。このような問題は、シリコンインターポーザ上における信号配線長が比較的短い場合は大きな問題とはならないが、複数の半導体チップがそれぞれシリコンインターポーザ上の異なる平面に搭載されるようなタイプの半導体装置においては、シリコンインターポーザ上における信号配線長が長くなることから、信号品質の悪化を無視できなくなる。
【０００４】
また、近年提案されているシリコンインターポーザには信号配線数が２０００本程度も形成されるため、信号配線間におけるクロストークが大きな問題となる。信号配線間におけるクロストークについても、シリコンインターポーザ上における信号配線長が長くなるほど顕著となる。クロストークを低減するためには、シリコンインターポーザに形成される配線層を３層又はそれ以上に多層化し、これによって配線間隔を拡大すればよいが、この場合にはシリコンインターポーザの製造コストが大幅に上昇してしまう。ここで、特許文献３には、シリコンインターポーザ上におけるクロストークを低減する方法が記載されているが、特許文献３に記載されたシリコンインターポーザでは、非常に多数の信号配線を形成することは困難である。
【０００５】
尚、シリコンインターポーザに関するものではないが、クロストークを低減する方法として特許文献４，５に記載された方法が知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２８４８号公報
【特許文献２】特開２００９−１１０９８３号公報
【特許文献３】特開２００６−２４６５４号公報
【特許文献４】特開平１０−４１６３７号公報
【特許文献５】特開２００９−２３１５１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、従来のシリコンインターポーザでは、リターンパスの高抵抗化や信号配線間におけるクロストークによって、高周波信号に対する信号品質が悪化するという問題があった。このため、リターンパスを低抵抗化するとともに、信号配線間におけるクロストークが低減されたシリコンインターポーザ及びこれを用いた半導体装置が要望されている。
【課題を解決するための手段】
【０００８】
本発明の一側面によるシリコンインターポーザは、半導体チップを搭載するためのチップ搭載領域を有するシリコン基板と、前記シリコン基板上に設けられた第１及び第２の配線層と、を備え、前記第１の配線層は、所定の方向に延在する第１及び第２の配線と、前記第１及び第２の配線間に配置された第３の配線を含み、前記第２の配線層は、前記所定の方向に延在し平面視で前記第３の配線と重なる位置に配置された第４の配線を含み、前記第１、第２及び第４の配線は、前記半導体チップに電源電位を供給するための電源配線であり、前記第３の配線は、前記半導体チップに入力され又は前記半導体チップから出力される所定の信号を伝送するための信号配線であり、前記チップ搭載領域には、前記第１乃至第４の配線に接続された複数のバンプパッドが設けられていることを特徴とする。
【０００９】
本発明の他の側面によるシリコンインターポーザは、半導体チップを搭載するためのチップ搭載領域を有するシリコン基板と、前記シリコン基板上に定義された第１の配線層に設けられ、第１の方向に延在するとともに前記第１の方向と交差する第２の方向に交互に配列された複数の第１の信号配線及び複数の第１の電源配線と、前記シリコン基板上に定義された第２の配線層に設けられ、前記第１の方向に延在するとともに前記第２の方向に交互に配列された複数の第２の信号配線及び複数の第２の電源配線と、を備え、前記複数の第１の信号配線と前記第２の電源配線は平面視で互いに重なる位置に配置され、前記複数の第２の信号配線と前記第１の電源配線は平面視で互いに重なる位置に配置され、前記チップ搭載領域には、前記複数の第１及び第２の信号配線と前記第１及び第２の電源配線に接続された複数のバンプパッドが設けられていることを特徴とする。
【００１０】
本発明による半導体装置は、上述したシリコンインターポーザと、前記チップ搭載領域に搭載され、前記複数のバンプパッドに接続された半導体チップとを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、信号配線に隣接して少なくとも左右２方向及び上下１方向に電源配線が配置されることから、信号配線数が非常に多い場合であっても、製造コストの大幅な増加を防止しつつ、多数の信号配線間におけるクロストークを低減することが可能となる。しかも、信号配線を囲む電源配線がリターンパスとして機能することから、信号配線長が長い場合であっても高周波信号に対して良好な信号特性を得ることも可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態による半導体装置１００の外観を示す模式図である。
【図２】シリコンインターポーザ１０の主面１１のレイアウトを説明するための模式的な平面図である。
【図３】図２に示すＡ−Ａ'線に沿った模式的な断面図である。
【図４】図２に示した領域Ｂの模式的な拡大図であり、（ａ）は配線層Ｌ１のレイアウトを示し、（ｂ）は配線層Ｌ２のレイアウトを示している。
【図５】図４（ａ），（ｂ）に示すＣ−Ｃ'線に沿った模式的な断面図である。
【図６】距離Ｔ１，Ｔ２と信号配線ＳＬの通過特性（Ｓ２１）との関係をシミュレーションした結果を示すグラフであり、（ａ）は配線層Ｌ１に形成された信号配線ＳＬの特性を示し、（ｂ）は配線層Ｌ２に形成された信号配線ＳＬの特性を示している。
【図７】（ａ）は特性ａ〜ｄのシミュレーション条件を示す表であり、（ｂ）は特性ａ〜ｄのシミュレーション条件を示す模式図である。
【図８】信号配線ＳＬの特性差を相殺することが可能なレイアウトの一例を示す図であり、（ａ）は配線層Ｌ１，Ｌ２の両方を示す透過平面図、（ｂ）は配線層Ｌ１を示す平面図、（ｃ）は配線層Ｌ２を示す平面図である。
【図９】信号配線ＳＬだけでなく電源配線ＶＬ，ＧＬの特性差についても相殺することが可能なレイアウトの一例を示す図であり、（ａ）は配線層Ｌ１，Ｌ２の両方を示す透過平面図、（ｂ）は配線層Ｌ１を示す平面図、（ｃ）は配線層Ｌ２を示す平面図である。
【図１０】本発明の第２の実施形態による半導体装置２００の外観を示す模式図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の第１の実施形態による半導体装置１００の外観を示す模式図である。
【００１５】
図１に示すように、本実施形態による半導体装置１００は、パッケージ基板４０に搭載されたシリコンインターポーザ１０と、シリコンインターポーザ１０に搭載された複数のメモリチップ２０ａ〜２０ｄ及びロジックチップ３０とを備える。シリコンインターポーザ１０、メモリチップ２０ａ〜２０ｄ及びロジックチップ３０は、いずれもシリコンなどの半導体基板に集積された半導体チップである。メモリチップ２０ａ〜２０ｄはＤＲＡＭ（Dynamic Random Access Memory）などのメモリデバイスであり、ロジックチップ３０はメモリチップ２０ａ〜２０ｄを制御するコントロールデバイスである。一方、パッケージ基板４０は樹脂からなる回路基板であり、半導体装置１００の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。半導体装置１００の外部端子４１はパッケージ基板４０に設けられている。
【００１６】
本実施形態においては、シリコンインターポーザ１０の主面１１上の互いに異なる平面位置に、メモリチップ２０ａ〜２０ｄ及びロジックチップ３０が搭載されている。ここで、シリコンインターポーザ１０の主面１１とは、多層配線層１３が形成された側の表面を指す。多層配線層１３には、後述する２つの配線層（Ｌ１，Ｌ２）が形成される。シリコンインターポーザ１０の裏面１２には裏面バンプＢＢが設けられており、各裏面バンプＢＢはシリコンインターポーザ１０を貫通して設けられた貫通電極ＴＳＶを介して、多層配線層１３内の配線層（Ｌ１，Ｌ２）に接続されている。シリコンインターポーザ１０に設けられた裏面バンプＢＢは、パッケージ基板４０の上面４２に設けられた基板バンプ４３に接続される。基板バンプ４３は、パッケージ基板４０を貫通して設けられた図示しないビア導体を介して、パッケージ基板４０の下面４４に設けられた再配線層４５に接続される。再配線層４５には、電極ピッチを拡大するとともに外部端子４１に接続された図示しない再配線が形成される。
【００１７】
メモリチップ２０ａ〜２０ｄは、フェースダウン方式でシリコンインターポーザ１０の所定のエリアに積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がシリコンインターポーザ１０側を向くように半導体チップを搭載する方式を指す。メモリチップ２０ａ〜２０ｄの主面２１側には回路形成層２３が設けられており、この回路形成層２３にメモリセルアレイなどが形成される。図１に示すように、メモリチップ２０ａ〜２０ｄの主面２１には表面バンプＦＢが設けられ、最上層のメモリチップ２０ａを除くメモリチップ２０ｂ〜２０ｄの裏面２２には裏面バンプＢＢが設けられている。そして、下層に位置するメモリチップの裏面バンプＢＢと上層に位置するメモリチップの表面バンプＦＢとが相互に接合される。最下層に位置するメモリチップ２０ｄの表面バンプＦＢは、シリコンインターポーザ１０の主面１１に設けられた多層配線層１３に接続されている。
【００１８】
本実施形態においては、４枚のメモリチップ２０ａ〜２０ｄのうち、最上層のメモリチップ２０ａを除くメモリチップ２０ｂ〜２０ｄには、当該チップを貫通する貫通電極ＴＳＶが設けられている。これにより、データバス、アドレスバス、コマンドバスなどは、４枚のメモリチップ２０ａ〜２０ｄ間でワイヤードオアされた状態となる。尚、最上層のメモリチップ２０ａに貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため貫通電極ＴＳＶを設ける必要がないからである。最上層のメモリチップ２０ａに貫通電極ＴＳＶを設けない場合、例えば他のメモリチップ２０ｂ〜２０ｄに比べてメモリチップ２０ａの厚みを厚くすることができるため、チップ割れが発生しやすい最上層の半導体チップの強度を高めることが可能となる。但し、最上層のメモリチップ２０ａに貫通電極ＴＳＶを設けても構わない。この場合、全てのメモリチップ２０ａ〜２０ｄを全て同一の工程で作製することが可能となる。
【００１９】
ロジックチップ３０についても、フェースダウン方式でシリコンインターポーザ１０に搭載されている。ロジックチップ３０の主面３１側には回路形成層３３が設けられており、この回路形成層３３に各種ロジック回路などが形成される。ロジックチップ３０の表面バンプＦＢは、シリコンインターポーザ１０の主面１１に設けられた多層配線層１３に接続されている。
【００２０】
このように、本実施形態による半導体装置１００は、シリコンインターポーザ１０上にメモリチップ２０ａ〜２０ｄ及びロジックチップ３０がフェースダウン方式で搭載された構造を有している。但し、本発明による半導体装置がこれに限定されるものではなく、これら半導体チップをフェースアップ方式で積層しても構わないし、フェースダウン方式で搭載する半導体チップとフェースアップ方式で搭載する半導体チップとを混在させても構わない。尚、フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がシリコンインターポーザ１０とは反対側を向くように半導体チップを搭載する方式を指す。
【００２１】
図２は、シリコンインターポーザ１０の主面１１のレイアウトを説明するための模式的な平面図である。
【００２２】
図２に示すように、シリコンインターポーザ１０の主面１１には、２つのチップ搭載領域１１ａ，１１ｂが定義されている。チップ搭載領域１１ａはメモリチップ２０ａ〜２０ｄが搭載される領域であり、チップ搭載領域１１ｂはロジックチップ３０が搭載される領域である。チップ搭載領域１１ａ，１１ｂには、いずれも多数のバンプパッドＢＰが形成されている。このうち、チップ搭載領域１１ａに設けられたバンプパッドＢＰはメモリチップ２０ｄの表面バンプＦＢに接合され、チップ搭載領域１１ｂに設けられたバンプパッドＢＰはロジックチップ３０の表面バンプＦＢに接合される。これらのバンプパッドＢＰは、図１に示した外部端子４１に接続される他、図２において符号Ｌで示すように、シリコンインターポーザ１０内の配線によって相互に接続される。このように、本実施形態においては、チップ搭載領域１１ａ，１１ｂがシリコンインターポーザ１０の互いに異なる平面に存在することから、これらに設けられたバンプパッドＢＰ間を接続する配線の長さは、例えば１０ｍｍ程度と比較的長くなる。
【００２３】
図３は、図２に示すＡ−Ａ'線に沿った模式的な断面図である。
【００２４】
図３に示すように、本実施形態において用いるシリコンインターポーザ１０は、シリコン基板１４とその主面に形成された多層配線層１３を備える。多層配線層１３は２つの配線層Ｌ１，Ｌ２からなる。配線層Ｌ１は上層に位置する配線層であり、配線層Ｌ２は下層に位置する配線層である。シリコン基板１４と配線層Ｌ２との間や、配線層Ｌ１と配線層Ｌ２との間には、シリコン酸化膜などからなる層間絶縁膜１５が設けられている。
【００２５】
配線層Ｌ１，Ｌ２には、図３の奥行き方向（Ｙ方向）に延在する複数の配線が等間隔で配置されている。より具体的に説明すると、配線層Ｌ１には電源配線ＧＬと信号配線ＳＬがＸ方向に交互に配置され、配線層Ｌ２には電源配線ＶＬと信号配線ＳＬがＸ方向に交互に配置されている。電源配線ＶＬとは、高位側の電源電位ＶＤＤを供給するための配線であり、電源配線ＧＬとは、低位側の電源電位ＧＮＤを供給するための配線である。したがって、メモリチップ２０ａ〜２０ｄ及びロジックチップ３０には、これら電源配線ＶＬ，ＧＬを介して電源電位が供給される。また、信号配線ＳＬとは、メモリチップ２０ａ〜２０ｄ及びロジックチップ３０に入力され又はメモリチップ２０ａ〜２０ｄ及びロジックチップ３０から出力される信号を伝送するための配線である。
【００２６】
これにより、配線層Ｌ１に形成された信号配線ＳＬは、Ｘ方向両側（つまり左右両側）の電源配線ＧＬによって挟まれることになる。同様に、配線層Ｌ２に形成された信号配線ＳＬは、Ｘ方向両側（つまり左右両側）の電源配線ＶＬによって挟まれることになる。
【００２７】
さらに、配線層Ｌ１に形成された信号配線ＳＬと配線層Ｌ２に形成された信号配線ＳＬは１ピッチずれている。このため、配線層Ｌ１に形成された信号配線ＳＬと配線層Ｌ２に形成された電源配線ＶＬは平面視で（つまりＺ方向に）重なり、配線層Ｌ２に形成された信号配線ＳＬと配線層Ｌ１に形成された電源配線ＧＬは平面視で（つまりＺ方向に）重なることになる。
【００２８】
その結果、各信号配線ＳＬは、３方向、つまり、Ｘ方向両側及びＺ方向片側から電源配線ＶＬ，ＧＬに囲まれることになる。これにより、各信号配線ＳＬを介した信号の伝送に伴う電流のリターンパスとしてこれら電源配線ＶＬ，ＧＬが機能することから、リターンパスがシリコン基板内に形成される従来のシリコンインターポーザに比べて高い信号品質を得ることが可能となる。しかも、各信号配線ＳＬが電源配線ＶＬ，ＧＬに囲まれるため、これら電源配線ＶＬ，ＧＬがシールドとなり信号配線ＳＬ間におけるクロストークも低減される。
【００２９】
尚、図３に示す例では、配線層Ｌ１に電源配線ＧＬを配置し、配線層Ｌ２に電源配線ＶＬを配置しているが、電源配線ＶＬ，ＧＬの配置がこれに限定されるものではない。したがって、ある配線層に電源配線ＶＬと電源配線ＧＬが混在していても構わない。
【００３０】
図４は図２に示した領域Ｂの模式的な拡大図であり、（ａ）は配線層Ｌ１のレイアウトを示し、（ｂ）は配線層Ｌ２のレイアウトを示している。また、図５は、図４（ａ），（ｂ）に示すＣ−Ｃ'線に沿った模式的な断面図である。尚、図４（ａ）に示す配線層Ｌ１には、バンプパッドＢＰも形成されている。
【００３１】
図２に示した領域Ｂには例えば２０個のバンプパッドＢＰが配置されており、図４（ａ）に示すように、このうち１６個は信号用のバンプパッドＢＰであり、２個はＶＤＤ用のバンプパッドＢＰであり、２個はＶＳＳ用のバンプパッドＢＰである。図４（ａ），（ｂ）においては、信号用のバンプパッドＢＰ及びこれらに接続された信号配線にＳＬ１１〜ＳＬ１８，ＳＬ２１〜ＳＬ２８の符号を付している。
【００３２】
そして、これら１６個の信号用のバンプパッドＳＬ１１〜ＳＬ１８，ＳＬ２１〜ＳＬ２８のうち、８つのバンプパッドＳＬ１１〜ＳＬ１８については配線層Ｌ１に引き出され、残りの８つのバンプパッドＳＬ２１〜ＳＬ２８についてはビア導体Ｖを介して配線層Ｌ２に引き出される。また、ＧＮＤ用のバンプパッドについては配線層Ｌ１に引き出され、ＶＤＤ用のバンプパッドについてはスルーホール電極を介して配線層Ｌ２に引き出される。各配線層Ｌ１，Ｌ２に引き出された電源配線ＶＬ，ＧＬは、当該配線層内で複数に分岐される。そして、配線層Ｌ１においては、図４（ａ）に示すようにＹ方向に延在する信号配線ＳＬ１１〜ＳＬ１８と電源配線ＧＬとが交互に配置される。また、配線層Ｌ２においては、図４（ｂ）に示すようにＹ方向に延在する信号配線ＳＬ２１〜ＳＬ２８と電源配線ＶＬとが交互に配置される。さらに、配線層Ｌ１，Ｌ２間においては、電源配線ＶＬ，ＧＬと信号配線ＳＬが平面視で重なるようレイアウトされる。
【００３３】
さらに、本実施形態におけるシリコンインターポーザ１０は貫通電極ＴＳＶを備えている。図４（ａ），（ｂ）に示す領域においては、ＶＤＤ用のバンプパッドＢＰ及びＶＳＳ用のバンプパッドＢＰと平面視で重なる位置に貫通電極ＴＳＶが設けられている。このうち、図５にはＶＤＤ用のバンプパッドＢＰと平面視で重なる位置に設けられた２つの貫通電極ＴＳＶが図示されている。これら貫通電極ＴＳＶは、シリコンインターポーザ１０の裏面１２に設けられた同じ裏面バンプＢＢに共通接続されている。バンプパッドＢＰと貫通電極ＴＳＶは、多層配線層１３を貫通して設けられたビア導体Ｖによって相互に接続される。このような貫通電極ＴＳＶを用いた直結構造により、パッケージ基板４０とメモリチップ２０ａ〜２０ｄとの間の電源抵抗が大幅に低減されている。一方、信号配線用のバンプパッドＢＰと平面視で重なる位置には貫通電極ＴＳＶは設けられてない。その理由は、メモリチップ２０ａ〜２０ｄは、ロジックチップ３０と信号をやり取りするものであるからである。ロジックチップ３０は、シリコンインターポーザ１０に設けられた貫通電極ＴＳＶを介して外部との間で信号を送受信する。メモリチップ２０ａ〜２０ｄ及びロジックチップ３０の動作電源は、シリコンインターポーザ１０及びパッケージ基板４０を介して外部から供給される。
【００３４】
特に限定されるものではないが、本実施形態においては、シリコン基板１４と配線層Ｌ２との距離が配線層Ｌ１と配線層Ｌ２との距離よりも大きくなるよう設計されている。つまり、図３に示すように、配線層Ｌ１と配線層Ｌ２との距離をＴ１とし、シリコン基板１４と配線層Ｌ２との距離をＴ２とした場合、
Ｔ１＜Ｔ２
に設計されている。これは、距離Ｔ２が小さくなると、配線層Ｌ２に設けられた信号配線ＳＬにおいて信号の減衰が顕著となるからである。信号の減衰を低減するためには、距離Ｔ１，Ｔ２をより大きく設計するとともに配線間隔を広く設計すればよい。しかしながら、距離Ｔ１，Ｔ２を大きくするとシリコン基板１４と層間絶縁膜１５の熱膨張係数の違いによって、シリコン基板１４の反りが制御できないほど大きくなる危険性がある。また、信号配線数が多い場合には配線間隔を広く設計することも困難である。
【００３５】
図６は距離Ｔ１，Ｔ２と信号配線ＳＬの通過特性（Ｓ２１）との関係をシミュレーションした結果を示すグラフであり、（ａ）は配線層Ｌ１に形成された信号配線ＳＬの特性を示し、（ｂ）は配線層Ｌ２に形成された信号配線ＳＬの特性を示している。図６（ａ），（ｂ）に示す特性ａ〜ｄのシミュレーション条件は図７（ａ）に示すとおりである。尚、シミュレーションにおいては、図７（ｂ）に示すように、配線層Ｌ１，Ｌ２とも配線幅及び配線スペースをいずれも２μｍとし、配線長を１０ｍｍとし、シリコン基板の厚みを５０μｍとし、層間絶縁膜を構成するシリコン酸化膜（ＳｉＯ２）の比誘電率εｒを３．９とし、シリコン基板の導電率を１０４Ｓ／ｍとした。導電率が１０４Ｓ／ｍとなるシリコン基板の不純物濃度は１×１０１８ｃｍ−３程度である。
【００３６】
図６（ａ），（ｂ）に示すように、距離Ｔ１，Ｔ２が大きくなるほど高周波特性は良好となることが分かる。そして、距離Ｔ１，Ｔ２の減少による高周波特性の劣化は下層である配線層Ｌ２においてより顕著である。このような結果を考慮すれば、距離Ｔ１に比べて距離Ｔ２を大きく設計することが望ましいと言える。
【００３７】
このように、配線層Ｌ１と配線層Ｌ２は信号の伝送特性が僅かに異なる。このため、各信号がどの配線層に形成された信号配線ＳＬを通過するかによって、信号品質に差が生じることがある。このような特性差は、距離Ｔ２が小さい場合において特に顕著となる。したがって、このような特性差が問題となる場合には、当該信号が配線層Ｌ１と配線層Ｌ２の両方を経由するようレイアウトすることにより特性差を相殺することが好ましい。以下、特性差を相殺可能なレイアウトについて説明する。
【００３８】
図８は、信号配線ＳＬの特性差を相殺することが可能なレイアウトの一例を示す図であり、（ａ）は配線層Ｌ１，Ｌ２の両方を示す透過平面図、（ｂ）は配線層Ｌ１を示す平面図、（ｃ）は配線層Ｌ２を示す平面図である。
【００３９】
図８（ａ）〜（ｃ）に示すレイアウトでは、信号配線ＳＬ１，ＳＬ３については矢印ｙ０に向かって配線層Ｌ１から配線層Ｌ２に形成位置が入れ替わっており、信号配線ＳＬ２については矢印ｙ０に向かって配線層Ｌ２から配線層Ｌ１に形成位置が入れ替わっている。配線層の入れ替え、つまり配線層Ｌ１，Ｌ２間における接続は、配線層Ｌ１，Ｌ２間に設けられた層間絶縁膜を貫通するビア導体Ｖを介して行われる。平面視で見ると、矢印ｙ０に向かって信号配線ＳＬ１は座標ｘ２から座標ｘ１に移動し、信号配線ＳＬ２は座標ｘ３から座標ｘ２に移動し、信号配線ＳＬ３は座標ｘ４から座標ｘ３に移動する。つまり、各信号配線ＳＬは、配線層Ｌ１，Ｌ２が入れ替えられるとともに、そのＸ座標が１ピッチシフトする。本例では、電源配線ＶＬ，ＧＬの配線層は入れ替えないが、信号配線ＳＬの配線層の入れ替えに伴い、配線層Ｌ１に形成される電源配線ＧＬをクランク状としている。これは、電源配線ＧＬとビア導体Ｖとの干渉を防止するためである。
【００４０】
このように図８（ａ）〜（ｃ）に示すレイアウトによれば、信号配線ＳＬの形成位置が配線層Ｌ１，Ｌ２間で入れ替えられることから、各信号は配線層Ｌ１，Ｌ２の両方を通過することなり、配線層の特性差による信号品質のばらつきが相殺される。特性差をより正確に相殺するためには、各配線の中間位置において配線層の入れ替えを行うことによって、配線層Ｌ１に形成された配線部分と配線層Ｌ２に形成された配線部分とをほぼ同じ長さとすることが好ましい。
【００４１】
図９は、信号配線ＳＬだけでなく電源配線ＶＬ，ＧＬの特性差についても相殺することが可能なレイアウトの一例を示す図であり、（ａ）は配線層Ｌ１，Ｌ２の両方を示す透過平面図、（ｂ）は配線層Ｌ１を示す平面図、（ｃ）は配線層Ｌ２を示す平面図である。
【００４２】
図９（ａ）〜（ｃ）に示すレイアウトでは、信号配線ＳＬ１又は信号配線ＳＬ３と電源配線ＶＬによって配線のペアを構成し、信号配線ＳＬ２と電源配線ＧＬによって配線のペアを構成する。そして、これらペアを構成する２つの配線の位置を相互に入れ替えている。これを実現すべく、信号配線ＳＬ１〜ＳＬ３のレイアウトについては図８（ａ）〜（ｃ）に示したレイアウトと基本的に同じであるが、これに加え、電源配線ＶＬ，ＧＬについても配線層の入れ替えが行われている。具体的には、電源配線ＧＬについては矢印ｙ０に向かって配線層Ｌ１から配線層Ｌ２に形成位置が入れ替わっており、電源配線ＶＬについては矢印ｙ０に向かって配線層Ｌ２から配線層Ｌ１に形成位置が入れ替わっており、さらに、これらのＸ座標が１ピッチシフトされる。
【００４３】
これにより、本レイアウトによれば、信号配線ＳＬ間における特性差のみならず、信号配線ＳＬのリターン電流経路となる電源配線との相対位置関係も保持される為、リターン電流の経路の一部が変わる事による、特性変動を防げる利点もある。
【００４４】
以上説明したように、本実施形態による半導体装置１００は、シリコンインターポーザ１０に設けられた各信号配線ＳＬが３方向から電源配線ＶＬ，ＧＬによって取り囲まれることから、リターンパスがシリコン基板内に形成される従来のシリコンインターポーザに比べて高い信号品質を得ることができるとともに、信号配線ＳＬ間におけるクロストークを低減することも可能となる。しかも、シリコンインターポーザ１０に形成すべき配線層が２層で足りることから、シリコンインターポーザ１０の製造コストを抑えることも可能となる。尚、このことは配線層の数が２層に制限されることを意味するものではなく、３層以上の配線層を有していても構わない。また、本実施形態によれば、電源配線ＶＬ，ＧＬによって、チップ間の強固な電源配線網が形成されるという利点もある。
【００４５】
図１０は、本発明の第２の実施形態による半導体装置２００の外観を示す模式図である。
【００４６】
本実施形態による半導体装置２００は、パッケージ基板４０上にロジックチップ３０、シリコンインターポーザ１０及びメモリチップ２０ａ〜２０ｄが積層された構成を有している。つまり、本実施形態による半導体装置２００では、上述した第１の実施形態のようにシリコンインターポーザ１０上の異なる平面位置にメモリチップ２０ａ〜２０ｄ及びロジックチップ３０が搭載されているのではなく、シリコンインターポーザ１０を挟むようにその両側にメモリチップ２０ａ〜２０ｄ及びロジックチップ３０が搭載されている。このような構成を有する半導体装置２００においても、メモリチップ２０ａ〜２０ｄとロジックチップ３０とを接続する配線のバス幅（Ｉ／Ｏ配線数）が非常に大きい場合、シリコンインターポーザ１０に形成すべき信号配線ＳＬの数が非常に多くなる。このような場合であっても、第１の実施形態にて説明したシリコンインターポーザ１０を用いれば、製造コストの増大を抑制しつつ、高い信号品質を得ることが可能となる。
【００４７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４８】
例えば、上記の各実施形態においては、メモリチップ２０ａ〜２０ｄとロジックチップ３０が混載された半導体装置を例に説明したが、混載する半導体チップの種類や組み合わせについては特に限定されるものではない。したがって、互いに種類の異なる複数のロジックチップが積層されてなる半導体装置に本発明を適用することも可能である。
【００４９】
また、上記の各実施形態においては、シリコンインターポーザ１０を用いた例を説明したが、インターポーザの材料としてはシリコン以外の材料を用いることも可能である。シリコン以外の材料としては、他の半導体材料の他、石英ガラスなどの無機絶縁性材料や、樹脂材料などの有機絶縁性材料であっても構わない。
【符号の説明】
【００５０】
１０      シリコンインターポーザ
１１      シリコンインターポーザの主面
１１ａ，１１ｂ    チップ搭載領域
１２      シリコンインターポーザの裏面
１３      多層配線層
１４      シリコン基板
１５      層間絶縁膜
２０ａ〜２０ｄ    メモリチップ
２１      メモリチップの主面
２２      メモリチップの裏面
２３      メモリチップの回路形成層
３０      ロジックチップ
３１      ロジックチップの主面
３３      ロジックチップの回路形成層
４０      パッケージ基板
４１      外部端子
４２      パッケージ基板の上面
４３      基板バンプ
４４      パッケージ基板の下面
４５      再配線層
１００，２００    半導体装置
ＢＢ      裏面バンプ
ＢＰ      バンプパッド
ＦＢ      表面バンプ
ＧＬ      電源配線
Ｌ１，Ｌ２    配線層
ＳＬ      信号配線
ＴＳＶ    貫通電極
Ｖ        ビア導体
ＶＬ      電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図６】
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