(57)【要約】【課題】オンオフ比を向上させること。【解決手段】半導体装置は、ｐ型金属酸化物半導体層と、前記ｐ型金属酸化物半導体層に接続されたソース電極と、前記ｐ型金属酸化物半導体層に接続されたドレイン電極と、前記ｐ型金属酸化物半導体層の一部に対向するように配置された、ゲート電極とを有する。前記ゲート電極と前記ドレイン電極とは、上方から見た場合に離れている。【選択図】図６
2014075570.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型金属酸化物半導体層と、
前記ｐ型金属酸化物半導体層に接続されたソース電極と、
前記ｐ型金属酸化物半導体層に接続されたドレイン電極と、
前記ｐ型金属酸化物半導体層の一部に対向するように配置された、ゲート電極と、
を具備し、
前記ゲート電極と前記ドレイン電極とは、上方から見た場合に離れている
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記ｐ型金属酸化物半導体層は、酸化数が変化した場合にｎ型半導体特性を示す金属酸化物を含んでいる
半導体装置。
【請求項３】
請求項２に記載された半導体装置であって、
前記ｐ型金属酸化物半導体層は、ＳｎＯ層又はＣｕ２Ｏ層を含んでいる
半導体装置。
【請求項４】
請求項１に記載された半導体装置であって、
上方から見た場合に、前記ゲート電極と前記ドレイン電極との間の距離は、前記ゲート電極の長さに等しいか、もしくはより長い
半導体装置。
【請求項５】
請求項１に記載された半導体装置であって、
更に、
第１絶縁層と、
前記第１絶縁層の上面に、前記第１絶縁層に埋め込まれるように設けられた、第１配線層と、
前記第１絶縁層上に設けられたゲート絶縁膜と、
を具備し、
前記ｐ型金属酸化物半導体層は、前記ゲート絶縁膜上に設けられており、
前記ゲート電極は、前記第１配線層に設けられており、
前記ソース電極及び前記ドレイン電極は、前記ｐ型半導体層上に設けられている
半導体装置。
【請求項６】
請求項１に記載された半導体装置であって、
前記ゲート電極は、Ｃｕ又はＡｌを含んでいる
半導体装置。
【請求項７】
請求項１に記載された半導体装置であって、
前記ｐ型金属酸化物半導体層は、単結晶又は多結晶状態である
半導体装置。
【請求項８】
請求項１に記載された半導体装置であって、
前記ｐ型金属酸化物半導体層は、アモルファス状態である
半導体装置。
【請求項９】
ｐ型金属酸化物半導体層を形成する工程と、
前記ｐ型金属酸化物半導体層の一部に対向するように、ゲート電極を形成する工程と、
前記ｐ型金属酸化物半導体層に接続されるように、ソース電極及びドレイン電極を形成する工程と、
を具備し、
ソース電極及びドレイン電極を形成する工程は、上方から見た場合に、前記ゲート電極が前記ソース電極と前記ドレイン電極との間に位置し、前記ゲート電極と前記ドレイン電極とが離れているように、ソース電極及びドレイン電極を設ける工程を含んでいる
半導体装置の製造方法。
【請求項１０】
請求項９に記載された半導体装置の製造方法であって、
前記ｐ型金属酸化物半導体層を形成する工程は、
ｐ型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記製膜する工程の後に、ｐ型金属酸化物半導体膜を、多結晶状態になるように、加熱する工程を含んでいる
半導体装置の製造方法。
【請求項１１】
請求項９に記載された半導体装置の製造方法であって、
前記ｐ型金属酸化物半導体層を形成する工程は、
ｐ型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記製膜する工程の後に、ｐ型金属酸化物半導体膜を、アモルファス状態が維持されるように、加熱する工程を含んでいる
半導体装置の製造方法。
【請求項１２】
請求項９に記載された半導体装置の製造方法であって、
更に、
予め定められた目標閾値電圧が得られるような製造条件を、決定する工程、
を具備し、
前記ｐ型金属酸化物半導体層を形成する工程は、前記探索する工程で探索された製造条件で、前記ｐ型金属酸化物半導体層を形成する工程を含んでいる
半導体装置の製造方法。
【請求項１３】
請求項１２に記載された半導体装置の製造方法であって、
前記ｐ型金属酸化物半導体層を形成する工程は、
ｐ型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記成膜する工程の後に、ｐ型金属酸化物半導体膜を加熱する工程を含み、
前記探索する工程は、前記製造条件として、前記加熱する工程における加熱温度を決定する工程を含んでいる
半導体装置の製造方法。
【請求項１４】
請求項１２に記載された半導体装置の製造方法であって、
前記ｐ型金属酸化物半導体層を形成する工程は、ｐ型金属酸化物半導体膜をスパッタリングにより成膜する工程を含み、
前記探索する工程は、前記製造条件として、前記成膜する工程における酸素濃度を決定する工程を含んでいる
半導体装置の製造方法。
【請求項１５】
ｐ型金属酸化物半導体層と、
前記ｐ型金属酸化物半導体層に接続されたソース電極と、
前記ｐ型金属酸化物半導体層に接続されたドレイン電極と、
前記ｐ型金属酸化物半導体層の一部に対向するように配置された、ゲート電極と、
前記ゲート電極と前記ｐ型金属酸化物半導体層との間に設けられたゲート絶縁膜と、
を具備し、
前記ゲート絶縁膜は、
第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられ、前記第１ゲート絶縁膜よりもバンドギャップが大きい第２絶縁膜とを備えている
半導体装置。
【請求項１６】
請求項１５に記載された半導体装置であって、
前記ゲート電極は、Ｃｕ層を含んでおり、
前記第１ゲート絶縁膜は、前記ゲート電極上に設けられたＣｕ拡散防止膜であり、
前記第２ゲート絶縁膜は、前記Ｃｕ拡散防止膜と前記ｐ型金属酸化物半導体層との間に設けられている
半導体装置。
【請求項１７】
第１トランジスタと、
第２トランジスタと、
を具備し、
前記第１トランジスタは、
第１ｐ型金属酸化物半導体領域と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ソース電極と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ドレイン電極と、
前記第１ｐ型金属酸化物半導体領域の一部に対向するように配置された、第１ゲート電極とを備え、
前記第１ゲート電極は、上方から見た場合に、前記第１ソース電極と前記第１ドレイン電極との間に配置され、
前記第１ゲート電極と前記第１ドレイン電極とは、上方から見た場合に離れており、
前記第２トランジスタは、
第２ｐ型金属酸化物半導体領域と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ソース電極と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ドレイン電極と、
前記第２ｐ型金属酸化物半導体領域の一部に対向するように配置された、第２ゲート電極とを備え、
前記第２ゲート電極は、上方から見た場合に、前記第２ソース電極と前記第２ドレイン電極との間に配置され、
前記第２ゲート電極と前記第２ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第１ｐ型金属酸化物半導体領域と前記第２ｐ型金属酸化物半導体領域とは、同一層に設けられ、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、絶縁膜により覆われており、
前記第１ソース電極、第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極は、前記絶縁膜に埋め込まれており、
前記第１ゲート電極及び前記第２ゲート電極は、同一層に設けられている
半導体装置。
【請求項１８】
請求項１７に記載された半導体装置であって、
前記第１ゲート電極及び前記第２ゲート電極は、入力端子に接続されており、
前記第１ドレイン電極及び前記第２ドレイン電極は、出力端子に接続されている
半導体装置。
【請求項１９】
請求項１８に記載された半導体装置であって、
更に、
第２方向に沿って延び、前記第１ｐ型金属酸化物半導体領域と前記第２ｐ型金属酸化物半導体領域とを接続する、連結ｐ型金属酸化物半導体領域、
を具備し、
前記第１ゲート電極及び前記第２ゲート電極は、前記第２方向に沿って延び、連続しており、
前記第１ｐ型金属酸化物半導体領域は、前記第１ゲート電極に交差するように、前記第２方向に直交する第１方向に沿って伸び、
前記第２ｐ型金属酸化物半導体領域は、前記第２ゲート電極に交差するように、前記第１方向に沿って伸び、
前記連結ｐ型金属酸化物半導体領域は、前記第１ドレイン電極及び前記第２ドレイン電極とは異なる補助電極を介して、前記出力端子に接続されている
半導体装置。
【請求項２０】
第１トランジスタと、
第２トランジスタと、
を具備し、
前記第１トランジスタは、
第１ｐ型金属酸化物半導体領域と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ソース電極と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ドレイン電極と、
前記第１ｐ型金属酸化物半導体領域の一部に対向するように配置された、第１ゲート電極とを備え、
前記第１ゲート電極は、上方から見た場合に、前記第１ソース電極と前記第１ドレイン電極との間に配置され、
前記第１ゲート電極と前記第１ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第２トランジスタは、
第２ｐ型金属酸化物半導体領域と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ソース電極と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ドレイン電極と、
前記第２ｐ型金属酸化物半導体領域の一部に対向するように配置された、第２ゲート電極とを備え、
前記第２ゲート電極は、上方から見た場合に、前記第２ソース電極と前記第２ドレイン電極との間に配置され、
前記第２ゲート電極と前記第２ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第１ソース電極、前記第１ドレイン電極、及び前記第２ゲート電極は、同一の配線層に設けられ、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、前記配線層上に設けられ、
前記第1ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、絶縁膜に覆われており、
前記第１ゲート電極、前記第２ソース電極、及び前記第２ドレイン電極は、前記絶縁膜に埋め込まれるように、配置されている
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。特に、本発明は、ｐ型金属酸化物半導体層を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
配線層内にトランジスタを形成する技術である能動配線素子として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバーターが用いられる場合がある。ＣＭＯＳインバーターを用いることにより、貫通電流を抑制でき、ＮＭＯＳ若しくはＰＭＯＳのみを用いた場合と比較して低電力化を達成できる。ＣＭＯＳインバーターを実現するためには、ｎ型金属酸化物トランジスタに加え、ｐ型金属酸化物トランジスタが必要である。また、これらを形成するプロセスにおいては、配線層に対して影響を及ぼさない条件で行われることが好ましい。
【０００３】
ｐ型金属酸化物トランジスタに関連して、特許文献１及び非特許文献１には、ＹＳＺ基板上にエピタキシャル成長により作成した酸化第１スズ（ＳｎＯ）膜をチャネル層とするトランジスタが開示されている。また、非特許文献２には、スパッタ法により、ＳｉＯ２基板上に多結晶ＳｎＯ膜を成膜し、チャネルとして用いる点が開示されている。加えて、成膜後熱処理（ポスト・デポジション・アニール、ＰＤＡ）を行うことにより、多結晶ＳｎＯ膜を得る点が開示されている。
【０００４】
一方、トランジスタの構造に関して、特許文献２には、半導体装置が開示されている。この半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層の表面に埋め込まれた第１配線とを有する第１配線層と、第１配線層上に位置する半導体層と、半導体層の上又は下に位置するゲート絶縁膜と、ゲート絶縁膜を介して半導体層の反対側に位置するゲート電極とを備える。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】ＷＯ２０１０／０１０８０２Ａ１
【特許文献２】特開２０１０−１４１２３０号公報
【非特許文献】
【０００６】
【非特許文献１】Ｏｇｏ  ｅｔ  ａｌ．、アプライド・フィジックス・レターズ  ９３号、２００８年、０３２１１３頁
【非特許文献２】Ｙａｂｕｔａ  ｅｔ  ａｌ．、アプライド・フィジックス・レターズ  ９７号、２０１０年、０７２１１１頁
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トランジスタに対しては、オンオフ比が大きいことが望まれる。オンオフ比は、オン時のドレイン電流とオフ時のドレイン電流との比である。しかしながら、ｐ型金属酸化物トランジスタでは、十分なオンオフ比を得ることが難しい。図１は、非特許文献２に記載されたｐ型トランジスタにおけるドレイン電流（−Ｉｄ）とゲート電圧（ＶＧ）との関係を示す図である。図１には、ＶＧが−２００Ｖ乃至＋１００Ｖの範囲について、ドレイン電流が示されている。この範囲において、ドレイン電流は、約１桁、変化している。ドレイン電流の最大値と最小値の比をオンオフ比として定義すれば、オンオフ比は約１桁である。実用上、オンオフ比は、４桁以上であることが望まれる。
【０００８】
発明者らは、ｐ型金属酸化物トランジスタのオンオフ比が低下する原因が、ｎ型半導体成分の生成にあると考えた。以下、この点について説明する。
【０００９】
金属酸化物半導体に含まれる金属は、酸化数が異なる複数の状態を取り得る場合がある。また、金属の種類によっては、状態の変化により、ｐ型半導体がｎ型半導体に変化する場合がある。図２は、酸化状態の変化を示す概略図である。図２に示されるように、ＳｎＯ層１の表面に、ＳｎＯ２層２が形成されている。ＳｎＯは、例えば、大気暴露により、ＳｎＯ２に変化する。ＳｎＯはｐ型半導体であるが、ＳｎＯ２はｎ型半導体である。また、Ｃｕ２ＯはＣｕＯに変化する場合がある。Ｃｕ２Ｏはｐ型半導体であるが、ＣｕＯはｎ型半導体である。
【００１０】
図３は、製造過程におけるｐ型金属酸化物トランジスタ３の一例を概略的に示す断面図である。このｐ型金属酸化物トランジスタ３では、ｐ型の半導体層６として、ＳｎＯ膜が設けられている。半導体層６は、層間膜７により覆われる。ソース電極及びドレイン電極の形成時には、層間膜７に、ソース電極用開口４及びドレイン電極用開口５が形成される。これらの開口の形成により、半導体層６の一部が、露出する。露出部分において、ＳｎＯ膜が、ＳｎＯ２膜に変化する。ＳｎＯ２膜は、既述のとおり、ｎ型半導体である。すなわち、ｐ型の半導体層６の一部が、ｎ型半導体に変化する。
【００１１】
図４は、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係の一例を概略的に示すグラフである。半導体層６がｐ型半導体により構成されていれば、ゲート電圧Ｖｇの増加に伴い、ドレイン電流Ｉｄの絶対値は、低下する。しかしながら、半導体層６がｎ型半導体により構成されていれば、ゲート電圧Ｖｇの増加に伴い、ドレイン電流Ｉｄの絶対値は、上昇する。図２及び図３に示したように、半導体層６の一部にｎ型半導体が形成された場合には、ｎ型半導体成分の影響により、オンオフ比を大きくすることができなくなってしまう。
【００１２】
そこで、発明者らは、図５に示されるように、ｎ型半導体成分の影響を低減できれば、ｐ型金属酸化物トランジスタのオンオフ比を増加させることができると考えた。
【００１３】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明かになるであろう。
【課題を解決するための手段】
【００１４】
一実施形態による半導体装置は、ｐ型金属酸化物半導体層と、前記ｐ型金属酸化物半導体層に接続されたソース電極と、前記ｐ型金属酸化物半導体層に接続されたドレイン電極と、前記ｐ型金属酸化物半導体層の一部に対向するように配置された、ゲート電極とを備える。前記ゲート電極と前記ドレイン電極とは、上方から見た場合に離れている。
【発明の効果】
【００１５】
上記一実施形態によれば、ｎ型半導体成分がオンオフ比に与える影響を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、非特許文献２に記載されたｐ型トランジスタにおけるドレイン電流（−Ｉｄ）とゲート電圧（Ｖｇ）との関係を示す図である。
【図２】図２は、酸化状態の変化を示す概略図である。
【図３】図３は、製造過程におけるｐ型金属酸化物トランジスタ３の一例を概略的に示す断面図である。
【図４】図４は、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係の一例を概略的に示すグラフである。
【図５】図５は、ドレイン電流Ｉｄとゲート電圧Ｖｇとの関係の一例を概略的に示すグラフである。
【図６】図６は、第１の実施形態に係る半導体装置を示す断面図である。
【図７Ａ】図７Ａは、第１の実施形態に係る半導体装置を示す概略図である。
【図７Ｂ】図７Ｂは、比較例１に係る半導体装置を示す概略図である。
【図７Ｃ】図７Ｃは、比較例２に係る半導体装置を示す概略図である。
【図８】図８は、ゲート電圧Ｖｇとドレイン電流Ｉｄの絶対値との関係を示すグラフである。
【図９Ａ】図９Ａは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｂ】図９Ｂは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｃ】図９Ｃは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｄ】図９Ｄは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９Ｅ】図９Ｅは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０は、第２の実施形態に係るｐ型金属酸化物トランジスタを概略的に示す断面図である。
【図１１】図１１は、第３の実施形態に係る半導体装置の製造方法を示すフローチャートである。
【図１２】図１２は、製造条件とフラットバンド電圧Ｖｆｂとの関係を示す図である。
【図１３Ａ】図１３Ａは、第４の実施形態に係る半導体層のＸＲＤスペクトルを示す図である。
【図１３Ｂ】図１３Ｂは、第４の実施形態に係る半導体層のゲート電圧Ｖｇとゲート容量Ｃｇとの関係を示すグラフである。
【図１４】図１４は、第４の実施形態に係る半導体層のＸＰＳスペクトルを示すグラフである。
【図１５】図１５は、第５の実施形態に係る半導体装置を示す概略図である。
【図１６】図１６は、第６の実施形態に係るインバータを示す回路図である。
【図１７】図１７は、インバータの構成を概略的に示す断面図である。
【図１８】図１８は、インバータを示す平面図である。
【図１９】図１９は、図１８におけるＡＡ断面を示す図である。
【図２０】図２０は、第７の実施形態に係るインバータを上方から見たときの図である。
【図２１】図２１は、第８の実施形態に係るインバータを示す回路図である。
【図２２】図２２は、第８の実施形態に係るインバータを上方から見たときの図である
【図２３】図２３は、図２２のＢＢ断面を示す図である。
【図２４】図２４は、第９の実施形態に係るインバータを概略的に示す断面図である。
【図２５】図２５は、第１０の実施形態に係るインバータの一例を概略的に示す平面図である。
【図２６】図２６は、第１０の実施形態に係るインバータを概略的に示す断面図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しつつ、実施形態について説明する。
【００１８】
（第１の実施形態）
図６は、本実施形態に係る半導体装置９を示す断面図である。
【００１９】
半導体装置９は、図示しない基板上に設けられており、複数の配線層が積層された構成を有している。図６には、複数の配線層のうちの一の配線層の構造が示されている。図６に示されるように、半導体装置は、拡散防止膜１０、第１絶縁層１１、第１配線層１３、拡散防止膜１６、第２絶縁層１４、及びｐ型金属酸化物トランジスタ８を備えている。
【００２０】
拡散防止膜１０は、下層の配線層と上層の配線層と区別する膜である。拡散防止膜１０上には、第１絶縁層１１が設けられている。第１配線層１３は、第１絶縁層１１の上面に、第１絶縁層１１に埋め込まれるように、配置されている。第１配線層１３には、ＬＳＩ配線として用いられる配線が形成されている。
【００２１】
ｐ型金属酸化物トランジスタ８は、第１絶縁層１１上に配置されている。以下に、ｐ型金属酸化物トランジスタ８の構成について説明する。
【００２２】
ｐ型金属酸化物トランジスタ８は、ゲート電極１５、ゲート絶縁膜（拡散防止膜１６）、半導体層１７、ソース電極１９、及びドレイン電極１８を備えている。
【００２３】
ゲート電極１５は、第１配線層１３に設けられている。すなわち、ゲート電極１５は、第１絶縁層１１の上面に、第１絶縁層１１に埋め込まれるように配置されている。ゲート電極１５及び第１配線層１３は、例えば、Ｃｕ配線層、及びＡｌ配線層により、実現される。
【００２４】
拡散防止膜１６は、ゲート絶縁膜として機能する。拡散防止膜１６は、ゲート電極１５を覆うように、第１絶縁層１１上に設けられている。
【００２５】
半導体層１７は、拡散防止膜１６上に配置されている。半導体層１７の一部は、ゲート電極１５と重なっている。半導体層１７上には、ハードマスク２０が設けられている。半導体層１７は、結晶性を有している。すなわち、半導体層１７は、単結晶又は多結晶のＳｎＯ層である。
【００２６】
拡散防止膜１６及びハードマスク２０は、第２絶縁層１４により、覆われている。
【００２７】
ソース電極１９及びドレイン電極１８は、それぞれ、第２絶縁層１４に埋め込まれるように、配置されている。ソース電極１９及びドレイン電極１８は、それぞれ、下端部において、半導体層１７に接続されている。また、ソース電極１９及びドレイン電極１８は、それぞれ、バリア層２３及びバリア膜２２を介して、第２絶縁層１４に設けられた開口に埋め込まれている。尚、ソース電極１９は、上端部において、パッド２９に接続されている。同様に、ドレイン電極１８も、上端部において、パッド２８に接続されている。パッド２９及びパッド２８は、それぞれ、第２絶縁層１４の上面において、第２絶縁層１４から露出している。
【００２８】
ここで、上方から見た場合に、ゲート電極１５とドレイン電極１８とは、距離ｄだけ、離れている。
【００２９】
ゲート電極１５とドレイン電極１８とが離れていることにより、ｐ型金属酸化物トランジスタ８のオンオフ比を向上させることができる。以下、この点について、説明する。
【００３０】
半導体装置９の製造過程では、図３を用いて説明したように、ソース電極及びドレイン電極の形成時に、半導体層１７が露出し、大気に曝される。その結果、露出部分において、ｐ型半導体層がｎ型半導体層に変化してしまう場合がある。すなわち、半導体層１７とドレイン電極１８との接続部分に、ｎ型半導体層が生成してしまう場合がある。本実施形態では、半導体層１７において、ゲート電極１５に面する部分と、ドレイン電極１８との接続部分とが、物理的に隔離されている。その結果、ｎ型半導体成分がトランジスタの動作に与える影響が抑制され、オンオフ比を向上することが可能になるものと思われる。
【００３１】
次いで、図７Ａ乃至図７Ｃ、及び図８を参照して、距離ｄとオンオフ比との関係について説明する。
【００３２】
図７Ａは、本実施形態に係る半導体装置９を示す概略図である。既述のように、本実施形態では、上方から見た場合に、ゲート電極１５とドレイン電極１８とが、距離ｄだけ、離れている。
【００３３】
一方、図７Ｂは、比較例１に係る半導体装置９を示す概略図である。比較例１では、上方から見た場合に、ゲート電極１５の端部がドレイン電極１８の端部に一致している。すなわち、距離ｄはゼロである。
【００３４】
また、図７Ｃは、比較例２に係る半導体装置９を示す概略図である。比較例２に係るｐ型金属酸化物トランジスタ８においては、上方から見た場合に、ゲート電極１５の一部が、ドレイン電極１８の一部と重なっている。
【００３５】
図８は、ゲート電圧Ｖｇとドレイン電流Ｉｄの絶対値との関係を示すグラフである。図８には、本実施形態（図７Ａ）、比較例１（図７Ｂ）、及び比較例２（図７Ｃ）のそれぞれの場合について、ゲート電圧Ｖｇとドレイン電流Ｉｄとの関係が示されている。
【００３６】
図８に示されるように、比較例１及び比較例２と比較すると、本実施形態においては、ドレイン電流の絶対値の変化量が大きい。すなわち、比較例１及び２と比較して、本実施形態では、オンオフ比が向上していることが確認された。図示していないが、発明者らの知見によれば、ゲート電極１５とドレイン電極１８との間の距離ｄが変化すると、オンオフ比も変化する。
【００３７】
続いて、本実施形態に係る半導体装置の製造方法の一例について説明する。
【００３８】
まず、予め、目標とするオンオフ比が得られるように、ゲート電極とドレイン電極との間の距離ｄが決定される。具体的には、距離ｄとオンオフ比との関係が求められ、オンオフ比が目標値となるような距離ｄが、設計値として決定される。距離ｄとオンオフ比との関係は、実測データに基づいて求められてもよいし、シミュレーションなどにより求められてもよい。
【００３９】
次いで、決定された距離ｄだけゲート電極とドレイン電極とが離れるように、半導体装置が製造される。図９Ａ乃至図９Ｅは、本実施形態に係る半導体装置の製造方法を示す断面図である。
【００４０】
図９Ａに示されるように、基板（図示せず）上に、拡散防止膜１０、第１絶縁層１１、第１配線層１３（ゲート電極１５）、及び拡散防止膜１６（ゲート絶縁膜）が形成される。第１絶縁層１１には、ビア１２が、第１配線層１３に接続されるように、設けられる。これらは、公知の手法を用いて形成することができる。尚、第１配線層１３（ゲート電極１５）は、例えば、Ｃｕ層により形成される。また、ゲート電極１５としてＣｕ層が用いられる場合、拡散防止膜１６としては、例えば、ＳｉＮ層、及びＳｉＣＮ層などが用いられる。拡散防止膜の膜厚は、例えば、１０〜５０ｎｍ程度である。
【００４１】
続いて、図９Ｂに示されるように、拡散防止膜１６上に、半導体層１７として、酸化物半導体層がスパッタリング等により成膜される。半導体層１７としては、ＳｎＯ層が用いられる。半導体層１７の膜厚は、例えば、１０〜５０ｎｍ程度である。スパッタリングの場合、成膜後のＳｎＯ層は、アモルファス状態である。
【００４２】
次いで、図９Ｃに示されるように、半導体層１７上に、ハードマスク２０が形成される。更に、フォトリソグラフィおよびドライエッチング工程を経て、半導体層１７及びハードマスク２０の形状が、所望する形状になるように、加工される。ハードマスク２０としては、例えば、ＳｉＯ２、ＳｉＯＣ層、Ｃ層、及びＳｉＮ層等の絶縁膜が用いられる。これらの膜は、組み合わせて用いられてもよい。ハードマスク２０の膜厚は、好ましくは、３０〜２００ｎｍ程度である。
【００４３】
次いで、半導体層１７がアモルファス状態から多結晶状態になるように、熱処理（ＰＤＡ）を行う。ＰＤＡの温度としては、２００℃以上４００℃以下が好ましく、より好ましくは２５０℃以上３８０℃以下である。
【００４４】
次いで、図９Ｄに示されるように、ハードマスク２０及び半導体層１７を覆うように、第２絶縁層１４が形成される。
【００４５】
次いで、図９Ｅに示されるように、開口２５、開口２６、及び開口２７が設けられる。開口２５は、ドレイン電極用の開口であり、第２絶縁層１４及びハードマスク２０を貫通するように、設けられる。開口２６は、ソース電極用の開口であり、第２絶縁層１４及びハードマスク２０を貫通するように、設けられる。開口２７は、第１配線層１３に接続されるビアを形成する為の開口であり、第２絶縁層１４及び拡散防止膜１６を貫通するように、設けられる。これらの開口は、リソグラフィなどにより、同時に形成することが可能である。ここで、第２絶縁層、ハードマスク２０、半導体層１７及び拡散防止膜１６が透明であれば、リソグラフィ時に、コンピュータ及びカメラなどを用いて、ゲート電極１５の位置を識別できる。または、位置識別用のマークを予め形成しておいても良い。この場合、識別結果に基づいて、上方から見た場合に、ゲート電極１５と開口２５とが予め決定された距離ｄだけ離れるように、開口２５の位置が決められる。そして、決められた位置に開口２５を設けることができる。ゲート電極１５の位置に基づいて、リソグラフィを行うことにより、ドレイン電極とゲート電極１５との間の距離ｄを、リソグラフィで規定される精度で制御することが可能である。
【００４６】
その後、開口２５、開口２６、及び開口２７に、それぞれ、バリア膜を介して導電体が埋め込まれる。これにより、図６に示したように、ビア２１、ソース電極１９、及びドレイン電極１８が形成され、ｐ型金属酸化物トランジスタ８を有する半導体装置９が得られる。
【００４７】
上述の製造方法によれば、開口２５の形成時に、半導体層１７の一部が露出し、大気に曝される。その結果、半導体層１７の一部が、ｐ型半導体層（ＳｎＯ）からｎ型半導体層（ＳｎＯ２）に変化する可能性がある。しかしながら、本実施形態によれば、ゲート電極１５とドレイン電極１８とが上方から見た場合に離れているので、ｎ型半導体層がオンオフ比に与える影響を抑制できる。
【００４８】
尚、上述の例では、ハードマスク２０の形成後、第２絶縁層１４の形成前に、熱処理（ＰＤＡ）が行なわれる場合について説明した。但し、ＰＤＡは、第２絶縁層１４の形成後または、ＳｎＯおよびハードマスクＨＭ形成直後でＳｎＯ加工前に行なわれてもよい。
【００４９】
また、本実施形態では、半導体層１７がＳｎＯ層である場合について説明したが、半導体層１７は、ｐ型酸化物半導体層であれば、ＳｎＯ層に限定されるものではない。特に、半導体層１７が、酸化数が変化した場合にｎ型半導体特性を示す金属酸化物を含んでいれば、本実施形態を有効に適用できる。例えば、半導体層１７として、ドープしたＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、及びＣｕ２Ｏ層などを用いた場合であっても、本実施形態の効果を得ることができる。
【００５０】
尚、本実施形態では、配線層と同一の層にゲート電極１５が設けられる場合について説明した。このような構成を採用すれば、配線層と同一の層にｐ型金属酸化物トランジスタ８を設けることが可能となる。また、拡散防止膜とゲート絶縁膜とを共通にすることができる。更に、ＬＳＩの配線とトランジスタのゲート電極とを同一工程で作成することが可能となる。これらの観点から、有利である。但し、配線層と同一の層にゲート電極１５が設けられる必要はなく、上方から見た場合にゲート電極１５とドレイン電極１８とが離れていれば、ゲート電極１５が、半導体層１７の上方に設けられていてもよい。
【００５１】
また、図６、図９Ａ乃至図９Ｅに示した例では、配線層としてＣｕ配線層が用いられている為、ビアが、配線層の下部に設けられ、ビアの上部に溝配線が設けられている。但し、配線層としてＡｌ配線層が用いられる場合、Ａｌ配線層が設けられた後、酸化膜によりＡｌ配線層が被覆され、平坦化処理が行われ、Ｖｉａが開口され、コンタクトプラグＷなどが埋め込まれる。従って、ビアは、配線層の上部に設けられる。
【００５２】
（第２の実施形態）
続いて、第２の実施形態について説明する。図１０は、本実施形態に係るｐ型金属酸化物トランジスタ８を概略的に示す断面図である。本実施形態では、ゲート電極１５の長さＬ、及び、ゲート電極１５とドレイン電極１８との間の距離ｄが、工夫されている。
【００５３】
図１０に示されるように、ゲート電極１５の長さ（ゲート長）Ｌは、ゲート電極１５とドレイン電極１８との間の距離ｄに等しいか、ｄ＞Ｌが成立するように、設定されている。長さＬ及び距離ｄは、例えば、０．５μｍである。
【００５４】
距離ｄの大きさが長さＬと一致しているか、ｄ＞Ｌである場合、オンオフ比を著しく向上させることが可能である。発明者らの知見によれば、距離ｄの大きさがゲート電極の長さＬと同じである場合、オンオフ比として、約５桁の値を得ることができ、従来例（図１参照）と比べてオンオフ比が著しく向上する点が確認された。
【００５５】
（第３の実施形態）
続いて、第３の実施形態について説明する。
【００５６】
本実施形態では、既述の実施形態に対して、半導体装置の製造方法が工夫されている。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。
【００５７】
図１１は、本実施形態に係る半導体装置の製造方法を示すフローチャートである。本実施形態では、まず、製造条件の探索が行われる（ステップ１）。具体的には、ｐ型金属酸化物トランジスタの閾値電圧が所望する閾値電圧となるような製造条件が、探索される。その後、ステップＳ１で探索された条件で、半導体装置が形成される（ステップＳ２）。ステップＳ２における製造方法は、第１の実施形態（図９Ａ〜図９Ｅ）と同様である。
【００５８】
ステップＳ１における製造条件の探索について、以下、説明する。
【００５９】
ｐ型金属酸化物トランジスタ８の閾値電圧は、半導体層１７中のキャリア濃度に依存する。半導体層１７中のキャリア濃度は、製造条件に依存する。そこで、本実施形態では、予め、製造条件と閾値電圧との関係が求められる。そして、求めた関係に基づいて、目標とする閾値電圧が得られるような製造条件が、探索される。
【００６０】
本実施形態では、製造条件として、熱処理（ＰＤＡ）温度が探索される。図１２は、製造条件と閾値電圧（フラットバンド電圧Ｖｆｂ）の変化量（−ΔＶｆｂ）との関係を示す図である。図１２において、グラフａは、実験例１に係るトランジスタのフラットバンド電圧Ｖｆｂの基準値からの変化量示し、グラフｂは、実験例２に係るトランジスタのフラットバンド電圧Ｖｆｂの基準値からの変化量を示し、グラフｃは、実験例３に係るトランジスタのフラットバンド電圧Ｖｆｂの基準値からの変化量を示す。尚、Ｖｆｂの基準値としては、実験例２のＶｆｂを用いた。すなわち、実験例２では、変化量（−ΔＶｆｂ）がゼロである。また、実験例１では、変化量（−ΔＶｆｂ）がプラスであり、フラットバンド電圧が実験例２よりも負側にシフトしたことを示している。尚、実験例２の熱処理温度は、実験例１の熱処理温度よりも高く、実験例３の熱処理温度は、実験例２の熱処理温度よりも高い。
【００６１】
図１２に示されるように、実験例１乃至３（ａ〜ｃ）を比較することにより、熱処理温度が異なる場合、閾値電圧（フラットバンド電圧）が変化することがわかる。熱処理温度の違いにより、半導体層１７中におけるキャリア濃度が変化するからである。具体的には、熱処理温度が低い場合、フラットバンド電圧が負側にシフトし、トランジスタの閾値電圧も負側にシフトする。
【００６２】
そこで、本実施形態では、図１２に示した関係に基づき、目標とする閾値電圧が得られるような熱処理温度が、決定される。その後、ステップＳ２の半導体装置が形成時に、決定された熱処理温度でＰＤＡが行なわれる。
【００６３】
本実施形態によれば、所望する閾値電圧を有するｐ型金属酸化物トランジスタ８を得ることができる。例えば、パワー系に使用されるｐ型金属酸化物トランジスタ８では、ノーマリーオフ動作の実現が望まれている。ノーマリーオフ動作とは、ゲート電圧Ｖｇが０Ｖである場合に、オフ状態となる動作を示す。ノーマリーオフ動作を実現する為には、閾値電圧が負である必要がある。本実施形態によれば、閾値電圧が負になるような熱処理温度を採用することにより、ノーマリーオフ動作を実現することが可能になる。
【００６４】
尚、本実施形態では、製造条件として、熱処理温度が探索される場合について説明した。但し、探索される製造条件としては、熱処理温度に限られない。キャリア濃度に影響を与える条件であれば、他のパラメータが製造条件として探索されてもよい。図１２には、実験例１乃至３に加え、実験例４についてのフラットバンド電圧Ｖｆｂが、グラフｄにより、示されている。実験例４では、実験例２に対して、半導体層１７のスパッタリング時における酸素濃度が、変更されている。その他の条件は、実験例２と同じである。図１２に示されるように、実験例２（グラフｂ）と実験例４（グラフｄ）とを比較すれば、スパッタリング時における酸素濃度の差により、フラットバンド電圧が変化することが理解される。具体的には、酸素濃度が高い場合に、フラットバンド電圧がより負側になり、トランジスタの閾値電圧もより負側になる。これは、スパッタリング時の酸素濃度により、半導体層１７中におけるキャリア濃度が変化するからである。従って、ステップＳ１において、製造条件として、スパッタリング時における酸素濃度を探索し、ステップ２において、探索結果の酸素濃度でスパッタリングを行なってもよい。
【００６５】
また、その他、キャリア濃度は、熱処理時間に影響を受ける。従って、熱処理温度の代わりに、閾値電圧が目標値となるような熱処理時間が探索されてもよい。
【００６６】
（第４の実施形態）
続いて、第４の実施形態について説明する。
【００６７】
既述の実施形態では、半導体層１７が結晶性を有している場合について説明した。すなわち、製造時に、熱処理（ＰＤＡ）により、半導体層１７がアモルファス状態から結晶性を有する状態に変化する場合について、説明した。これに対して、本実施形態では、熱処理（ＰＤＡ）時に、半導体層１７がアモルファス状態を維持するような温度ないしはＰＤＡ条件が、採用される。すなわち、半導体層１７として、アモルファス状態のＳｎＯ層が用いられる。その他の点については、既述の実施形態と同様とすることができるので、詳細な説明は省略する。
【００６８】
半導体層１７が結晶性を有している場合、グレインサイズのばらつきが、半導体装置の特性に影響を与えることがある。一方、半導体層１７がアモルファス状態であれば、グレインサイズのばらつきが半導体装置の特性に影響を与えることがない。これにより、ｐ型金属酸化物トランジスタの歩留まりを、大幅に向上させることができる。しかしながら、これまでのところ、アモルファス状態のＳｎＯ層をチャネルとして用いたｐ型金属酸化物トランジスタは、報告されていない。アモルファス状態のＳｎＯ層では、ｐ型金属酸化物トランジスタとして用いることができる程度に、半導体としての性質を示さないからである。
【００６９】
しかしながら、発明者らは、スパッタリング後のアモルファス状態の半導体層１７（ＳｎＯ層）に対し、アモルファス状態が維持されるような温度・条件で熱処理を加えることにより、アモルファス状態であるのにもかかわらず、半導体特性を付与できることを見出した。
【００７０】
すなわち、本実施形態では、事前に、アモルファス状態が維持されるような熱処理温度・条件が探索され、探索結果の温度・条件で、熱処理（ＰＤＡ）が行なわれる。これにより、半導体としての性質を示すアモルファス状態のＳｎＯ層が得られる。なお、アモルファス状態が維持されるような熱処理条件とは、例えば、半導体層１７が多結晶状態となるような熱処理温度よりも低い温度である。
【００７１】
図１３Ａは、発明者らによって作成されたＳｎＯ層のＸＲＤスペクトルを示す図である。図１３には、標準条件で熱処理を行った場合の結果（Ｓｔａｎｄａｒｄ）、及び探索結果の条件（ｃｏｎｔｒｏｌｌｅｄ）で熱処理を行なった場合の結果（線ｂ）が示されている。図１３Ａに示されるように、標準条件では、ＳｎＯ層が結晶化している。一方、探索結果の条件で熱処理を行なった場合、結晶成分は確認されず、アモルファス状態が維持されていることが確認された。尚、図示していないが、ＴＥＭ及びＳＥＭにおいても、同様に、アモルファス状態のＳｎＯ層が形成されていることが、確認された。
【００７２】
図１３Ｂは、図１３Ａに示したＳｎＯ層（探索結果の条件で熱処理を行なった場合）についてのゲート電圧Ｖｇとゲート容量Ｃｇとの関係を示すグラフである。図１３Ｂに示されるように、ゲート電圧Ｖｇの変化に伴い、ゲート容量Ｃｇが変化している。すなわち、アモルファス状態のＳｎＯ層を半導体層１７として用いているのにも関わらず、トランジスタ動作が実現できたことが確認された。
【００７３】
図１４は、本実施形態に係る探索結果の条件で熱処理を行なったＳｎＯ層のＸＰＳ（Ｘ線光電子分光法）解析結果を示すスペクトルである。図１４に示されるように、本実施形態に係るＳｎＯ層では、アモルファス状態が維持されているのに関わらず、価電子帯形成に伴うピーク（Ｓｎ５ｓ）が観察された。すなわち、アモルファス状態であるのにもかかわらず、ｐ型半導体層として機能することが確認された。
【００７４】
尚、発明者らの知見によれば、本実施形態においても、第３の実施形態と同様に、製造条件を探索することにより、トランジスタの閾値電圧として所望する値を得ることが可能である。
【００７５】
（第５の実施形態）
続いて、第５の実施形態について説明する。本実施形態では、ゲート絶縁膜１６の構成が工夫されている。その他の点については、第１の実施形態と同様の構成を採用することができるので、詳細な説明は省略する。
【００７６】
図１５は、本実施形態に係るｐ型金属酸化物トランジスタ８を示す概略図である。本実施形態では、ゲート電極１５とｐ型金属酸化物半導体層１７との間に、第１ゲート絶縁膜１６−１及び第２ゲート絶縁膜１６−２が設けられている。すなわち、本実施形態では、ゲート絶縁膜１６が、２層構造となっている。
【００７７】
第１ゲート絶縁膜１６−１は、ゲート電極１５上に設けられている。ゲート電極１５がＣｕ配線により構成される場合、第１ゲート絶縁膜１６−１としては、Ｃｕ拡散防止膜（例えばＳｉＮ膜）が用いられる。
【００７８】
第２ゲート絶縁膜１６−２としては、第１ゲート絶縁膜１６−１よりもバンドギャップが大きい絶縁膜が用いられる。例えば、第１ゲート絶縁膜１６−１としてＳｉＮ膜が用いられる場合、第２ゲート絶縁膜１６−２としては、ＳｉＯ２膜又はＡｌ２Ｏ３膜が用いられる。
【００７９】
能動配線素子においては、ゲート絶縁膜として、ＳｉＮ膜が一般的に用いられてきた。しかしながら、ｐ型金属酸化物トランジスタにおいては、ゲート絶縁膜としてＳｉＮ膜を用いた場合、リーク電流が顕著に生じる。これは、ＳｉＮ膜では、価電子帯端におけるバンドギャップが比較的小さいからである。
【００８０】
これに対して、本実施形態では、ゲート絶縁膜が、２層構造となっている。そのため、ゲート絶縁膜のバンドギャップを拡張することができ、ｐ型金属酸化物トランジスタにおいて、リーク電流を防止することが可能になる。
【００８１】
第２ゲート絶縁膜１６−２の厚みは、好ましくは、３〜５０ｎｍである。
【００８２】
（第６の実施形態）
続いて、第６の実施形態について説明する。本実施形態では、２つのトランジスタを有する半導体装置について説明する。具体的には、半導体装置がインバータである場合について説明する。
【００８３】
半導体基板に形成された半導体素子のレイアウトを変更することなく、半導体装置の機能を変更できれば、同一の半導体基板を用いて、異なる機能を有する複数種類の半導体装置を製造することができる。これにより、半導体装置の製造コストを削減できる。特に、配線層に新たな機能を有する素子を形成できれば、半導体素子のレイアウトを変更することなく、半導体装置の機能を大幅に増加させることができる。このような半導体装置として、発明者らは、配線層内能動素子を提案してきた。ここで、配線層内能動素子としてインバータを形成することができれば、低電力ロジック回路と外部の高電圧機器との間をブリッジするインタフェースが実現可能となる。
【００８４】
インバータを実現するためには、従来実現されていたｎ型酸化物半導体に加えて、良好な特性を有するｐ型酸化物半導体を配線層内に形成する必要がある。発明者らは、ｐ型酸化物半導体が配線層内に形成された素子構造及びその製造方法を検討してきた。しかし、ｎ型酸化物半導体とｐ型酸化物半導体とを同一配線層に作製することは、困難であることが判った。また、発明者らは、ｎ型酸化物半導体だけを用いたインバータについて検討した。しかし、この場合、インバータの出力電圧Ｖｏｕｔが、電源電圧ＶＤＤに対して減衰してしまうことが判明した。
【００８５】
そこで、発明者らは、出力電圧Ｖｏｕｔの振幅を増加させること、及び、同一配線層にｎ型酸化物半導体とｐ型酸化物半導体とを作製すること、を目的として検討を行なった。その結果、本実施形態に至った。
【００８６】
以下に、本実施形態に係るインバータについて説明する。
【００８７】
図１６は、本実施形態に係るインバータ４０を示す回路図である。図１６に示されるように、インバータ４０は、第１トランジスタ３２−１、及び第２トランジスタ３２−２を備えている。第１トランジスタ３２−１は、ＰＦＥＴとして機能する。第２トランジスタ３２−２は、ＮＦＥＴとして機能する。第１トランジスタ３２−１のソースは、電源ＶＤＤ（第１電源）に接続されている。第１トランジスタ３２−１のドレインは、出力端子Ｖｏｕｔに接続されている。第２トランジスタ３２−２のドレインは、第１トランジスタ３２−１のドレイン（出力端子Ｖｏｕｔ）に接続されている。第２トランジスタ３２−２のソースは、グランド（第２電源）に接続されている。第１トランジスタ３２−１のゲート及び第２トランジスタ３２−２のゲートは、入力端子Ｖｉｎに接続されている。
【００８８】
図１７は、インバータ４０の構成を概略的に示す断面図である。図１７に示されるように、インバータ４０は、絶縁層３１が設けられた基板３０上に形成されている。
【００８９】
第１トランジスタ３２−１の構成は、第１の実施形態のｐ型金属酸化物トランジスタ８（図７Ａ参照）と、同様である。すなわち、第１トランジスタ３２−１は、第１ゲート電極３６−１、第１ｐ型金属酸化物半導体領域３７−１、第１ソース電極３８−１及び第１ドレイン電極３９−１を有している。第１ゲート電極３６−１は、上方から見た場合に第１ソース電極３８−１と第１ドレイン電極３９−１との間に配置されている。また、上方から見た場合、第１ゲート電極３６−１と第１ドレイン電極３９−１とは、離れている。尚、第１ｐ型金属酸化物半導体領域３７−１において、第１ゲート電極３６−１に対向する領域が、ゲート対向領域８１と記載される。また、第１ｐ型金属酸化物半導体領域３７−１において、ゲート電極８１と第１ドレイン電極３９−１との間の領域が、オフセット領域８２と記載される。オフセット領域８２の長さは、０．１ｕｍ以上が好ましく、より好ましくは０．３ｕｍ以上であり、更に好ましくは０．５ｕｍ以上である。
【００９０】
一方、第２トランジスタ３２−２の構成は、第１の実施形態において比較例２（図７Ｃ参照）として説明したトランジスタと同様である。すなわち、第２トランジスタ３２−２は、第２ゲート電極３６−２、第２ｐ型金属酸化物半導体領域３７−２、第２ソース電極３８−２、及び第２ドレイン電極３９−２を有している。上方から見た場合に、第２ゲート電極３６−２は、第２ソース電極３８−２と第２ドレイン電極３９−２との間に配置されている。また、上方から見た場合、第２ゲート電極３６−２と第２ドレイン電極３９−２とは、一部で重なっている。
【００９１】
第１ゲート電極３６−１と第２ゲート電極３６−２とは、同一の層（同一平面上）に設けられている。同様に、第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２も、同一の層に設けられている。また、第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２は、絶縁膜８０により覆われている。第１ソース電極３８−１、第１ドレイン電極３９−１、第２ソース電極３８−２、及び第２ドレイン電極３９−２は、絶縁膜８０に埋め込まれている。
【００９２】
上述のような構成を採用することにより、第１トランジスタ３２−１がｐ型トランジスタとして機能し、第２トランジスタ３２−２がｎ型トランジスタとして機能する。この点について、以下に説明する。
【００９３】
図８（実施形態）において説明したように、オフセット領域８２が設けられている場合（上方から見た場合にゲート電極とドレイン電極とが離れている場合）、良好なオンオフ比（例えば、３桁、素子により５桁も可能）を示すｐ型トランジスタ動作が得られる。一方で、図８（比較例２）に示されるように、ドレイン電極とゲート電極とが一部で重なっている場合には、むしろｎ型の成分の方が大きくなる。図１６に示されるように、第２トランジスタ３２−２（ｎ型トランジスタ）のソースがグラウンドに接続される場合、第２トランジスタ３２−２のゲートに印加される電圧Ｖｇは正であることから、Ｖｇｓは常に正となる。従って、Ｖｇが０Ｖよりも小さい領域の特性（図８において点線よりもＶｇが小さい部分の領域）は、動作に関係がない。第２トランジスタ３２−２においては、ｎ型トランジスタとしての特性だけを利用することが可能となる。
【００９４】
本実施形態によれば、第１トランジスタ３２−１がｐ型トランジスタとして動作し、第２トランジスタ３２−２がｎ型トランジスタとして動作する。このため、インバータ４０として、ＣＭＯＳインバータが実現される。既述の実施形態において説明したように、第１トランジスタ３２−１としては、大きなオンオフ比を有するｐ型トランジスタを得ることができるため、インバータ４０の出力電圧Ｖｏｕｔの振幅を増大させることができる。また、ｐ型トランジスタである第１トランジスタ３２−１の閾値を上昇させれば、ｎ型トランジスタである第２トランジスタ３２−２のオンオフ比を向上させることも可能である。閾値については、既述の実施形態で説明した手法を用いることにより、変化させることができる。
【００９５】
尚、第１トランジスタ３２−１が、Ｐ型トランジスタとして動作する理由は、以下の通りであると考えられる。第１ｐ型金属酸化物半導体領域３７−１において、第１ソース電極３８−１及び第１ドレイン電極３９−１との接続部分には、既述のように、製造時の酸化（例えば、ＳｎＯ→ＳｎＯ２）によるｎ型の半導体層が形成される。ここで、ゲート電圧Ｖｇが負である場合、第１ｐ型金属半導体領域３７−１では、ゲート対向領域８１に、ホール蓄積層が形成される。また、オフセット領域８２は、ｐ型半導体層である。従って、第１トランジスタ３２−１は、蓄積型ＰＦＥＴとして動作するものと思われる。一方、ゲート電圧Ｖｇとして正の電圧が印加された場合、ゲート対向領域８１には、電子による反転層が形成される。一方、オフセット領域８２は、ｐ型半導体層のままである。そのため、第１ソース電極３８−１と第１ドレイン電極３９−１との間には、電流が流れない。以上の理由により、第１トランジスタ３２−１では、ｐ型トランジスタとしての特性が、選択的に取り出されるものと思われる。
【００９６】
また、第２トランジスタ３２−２が、ｎ型及びｐ型トランジスタの双方の特性を有している理由は、以下の通りであると考えられる。第１ｐ型金属酸化物半導体領域３７−１と同様に、第２ｐ型金属酸化物半導体領域３７−２においても、第２ソース電極３８−２及び第２ドレイン電極３９−２との接続部分には、酸化によるｎ型の半導体層が形成される。上方から見た場合、このｎ型成分が、第２ソース電極３８−２及び第２ドレイン電極３９−２と重なるため、ゲート電圧が正である場合に、チャネル領域（ｐ型金属酸化物半導体領域においてゲート電極３６に対向する領域）に電子の反転層が形成され、ソース電極３８−２とドレイン電極３９−２とが電気的に接続される。これにより、ｎ型トランジスタ動作が起こるものと思われる。一方、ゲート電圧Ｖｇが負である場合、第２ｐ型金属半導体領域３７−２には、ホールの蓄積層が形成される。これにより、第２ソース電極３８−２と第２ドレイン電極３９−２とが、電気的に接続され、ｐ型トラジスタとしての動作が得られるものと思われる。
【００９７】
また、本実施形態によれば、製造時に、ソース電極及びドレイン電極の配置を調整することにより、ｎ型トランジスタとｐ型トランジスタとを作り分けることができる。すなわち、本実施形態では、図１７に示されるように、第１ゲート電極３６−１及び第２ゲート電極３６−２が同一配線層に設けられ、第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２が同一層に設けられる。更に、第１ソース電極３８−１、第２ソース電極３８−２、第１ドレイン電極３９−１及び第２ドレイン電極３９−２も、同一層に設けられる。従って、ソース電極３８−１、３８−２及びドレイン電極３９−１、３９−２を形成する際に用いられるマスクのレイアウトを調整することにより、オフセット領域８２の有無を決めることができ、第１トランジスタ３２−１（ＰＦＥＴ）及び第２トランジスタ３２−２（ＮＦＥＴ）を作り分けることができる。第１トランジスタ３２−１と第２トランジスタ３２−２とを別々の工程で作成する必要がない。製造コストを増加させることなく、インバータ４０を得ることが可能である。
【００９８】
続いて、インバータ４０の構成を詳細に説明する。図１８は、インバータ４０を示す平面図である。
【００９９】
図１８には、第１方向及び第２方向が定義されている。第１方向及び第２方向は、基板に平行である。第１方向は、第２方向に対して垂直である。
【０１００】
既述のように、第１トランジスタ３２−１は、第１ゲート電極３６−１、第１ｐ型金属酸化物半導体領域３７−１、第１ソース電極３８−１、及び第１ドレイン電極３９−１を有している。また、第２トランジスタ３２−２は、第２ゲート電極３６−２、第２ｐ型金属酸化物半導体領域３７−２、第２ソース電極３８−２、及び第２ドレイン電極３９−２を有している。
【０１０１】
第１ゲート電極３６−１及び第２ゲート電極３６−２は、それぞれ、第２方向に沿って延びている。第１ゲート電極３６−１と第２ゲート電極３６−２とは、第１方向に沿って延びるゲート接続部３６−３を介して、連結されている。ゲート接続部３６−３は、入力端子Ｖｉｎに接続されている。
【０１０２】
第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２は、連続している。第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２は、第１方向に沿って延びている。第１ｐ型金属酸化物半導体領域３７−１は、第１ゲート電極３６−１と交差している。第２ｐ型金属酸化物半導体領域３７−２は、第２ゲート電極３６−２と交差している。
【０１０３】
第１ソース電極３８−１及び第１ドレイン電極３９−１は、第１ｐ型金属酸化物半導体領域３７−１に接続されている。第１ソース電極３８−１及び第１ドレイン電極３９−１は、上方から見た場合に、第１ゲート電極３６−１を挟む位置に配置されている。上方から見た場合、第１ソース電極３８−１と第１ゲート電極３６−１とは、一部で重なっている。一方、第２ドレイン電極３９−１と第１ゲート電極３６−１とは、上方から見た場合、離れている。すなわち、第１トランジスタ３１−１には、オフセット領域８２が設けられている。第１ソース電極３８−１は、上層配線４５−１を介して、電源ＶＤＤに接続されている。第１ドレイン電極３９−１は、上層配線４５−２を介して、出力端子Ｖｏｕｔに接続されている。
【０１０４】
第２ソース電極３８−２及び第２ドレイン電極３９−２は、第２ｐ型金属酸化物半導体領域３７−２に接続されている。ここで、第２ドレイン電極３９−２は、第１ドレイン電極３９−１と、同一（共通）である。第２ソース電極３８−２及び第２ドレイン電極３９−２は、上方から見た場合に、第２ゲート電極３６−２を挟むような位置に配置されている。上方から見た場合、第２ソース電極３８−２と第１ゲート電極３６−２とは、一部で重なっている。また、第２ドレイン電極３９−２と第２ゲート電極３６−２とも、上方から見た場合、一部で重なっている。すなわち、オフセット領域は設けられていない。第２ソース電極３８−２は、上層配線４５−３を介して、グランド（第２電源）に接続されている。
【０１０５】
続いて、インバータ４０の断面構造について説明する。図１９は、図１８におけるＡＡ断面を示す図である。図１９に示されるように、インバータ４０は、バックゲート型インバータである。
【０１０６】
図１９に示されるように、インバータ４０は、絶縁層３１上に設けられている。
【０１０７】
第１ゲート電極３６−１及び第２ゲート電極３６−２は、絶縁層３１の上面に、絶縁層３１に埋め込まれるように、配置されている。これらのゲート電極としては、例えば、Ｃｕ配線、及びＡｌ配線などを用いることができる。
【０１０８】
絶縁層３１上には、第１ゲート電極３６−１及び第２ゲート電極３６−２を覆うように、ゲート絶縁膜３３が設けられている。
【０１０９】
ゲート絶縁膜３３上には、ｐ型金属酸化物半導体層３７（第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２）が設けられている。ｐ型金属酸化物半導体層３７としては、既述の実施形態と同様に、ＳｎＯ層、ドープしたＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、Ｃｕ２Ｏ層などが好ましく用いられる。
【０１１０】
ｐ型金属酸化物半導体層３７は、絶縁膜８０（層間膜）によって覆われている。
【０１１１】
第１ソース電極３８−１、第２ソース電極３８−２、第１ドレイン電極３９−１（第２ドレイン電極３９−２）は、それぞれ、絶縁膜８０に埋め込まれており、ｐ型金属酸化物半導体層３７に接続されている。
【０１１２】
次いで、インバータ４０の動作について説明する。入力端子Ｖｉｎに入力信号Ｖｉｎが印加されると、その電圧に従って第１トランジスタ３２−１と第２トランジスタ３２−２がそれぞれ動作し、出力端子ＶｏｕｔとしてＶｉｎの反転信号が出力される。
【０１１３】
次いで、図１９を参照して、インバータ４０の製造方法について説明する。
【０１１４】
本実施形態に係るインバータ４０では、マスク設計によってｎ型トランジスタとｐ型トランジスタとが作り分けられる。その他の点については、既述の実施形態（図９Ａ乃至図９Ｅ）において説明した方法が用いられる。
【０１１５】
具体的には、図９Ａに示した例と同様に、まず、絶縁層３１上に、第１ゲート電極３６−１及び第２ゲート電極３６−２を含む配線層（例えばＣｕ配線層）が形成される。更に、この配線層上に、ゲート絶縁膜３３が形成される。ゲート絶縁膜３３は、Ｃｕ拡散防止膜としても機能する。ゲート絶縁膜３３としては、例えば、ＳｉＮやＳｉＣＮなどが用いられる。Ｃｕ拡散防止膜の膜厚は、好ましくは、１０〜５０ｎｍである。
【０１１６】
次いで、図９Ｂに示した例と同様に、ゲート絶縁膜３３上に、p型酸化物半導体層３７が形成される。ｐ型酸化物半導体層３７としては、ドープしたＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、及びＣｕ２Ｏ層などが好ましく用いられる。ｐ型酸化物半導体層３７の膜厚は、好ましくは、１０〜５０ｎｍである。酸化物半導体層３７は、結晶性でもよいし、アモルファス状態でもよい。
【０１１７】
次いで、図９Ｃに示した例と同様に、ｐ型酸化物半導体層３７上に、ハードマスクを形成し、フォトリソグラフィおよびドライエッチングにより、ハードマスクをパターニングする。ハードマスクの材料としては、例えば、ＳｉＯ２やＳｉＯＣ、Ｃ、及びＳｉＮ等の絶縁膜、又はこれらの組み合わせを用いることができる。ハードマスクの膜厚は、好ましくは、３０〜２００ｎｍ程度である。ハードマスクの加工後に、レジストを剥離する。その後、ハードマスクのパターンを元にｐ型酸化物半導体層３７を加工する。
これにより、第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２が形成される。
【０１１８】
なお、半導体特性出現のために、熱処理（ＰＤＡ）を行う。ＰＤＡの温度としては、２００℃以上４００℃以下が好ましく、２５０℃以上３８０℃以下がより好ましい。検討の結果、ＰＤＡは以下の（１）〜（５）のいずれかの段階に行うとよいことが分かった。
（１）ｐ型酸化物半導体層３７成膜後
（２）ｐ型酸化物半導体層３７上に、ハードマスクを形成した直後
（３）ハードマスクの加工後
（４）ｐ型酸化物半導体層３７の加工後
（５）次に述べる絶縁膜８０の形成後
【０１１９】
次いで、図９Ｄに示した例と同様に、第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２を被覆するように、絶縁膜８０が形成される。さらに、図９Ｅに示した例と同様に、絶縁膜８０に、ソース電極（３９−１、３９−２）及びドレイン電極（３９−１、３９−２）用の開口が形成される。尚、第１ドレイン電極３９−１及び第２ドレイン電極３９−２は同一なので、第１ドレイン電極３９−１用の開口と第２ドレイン電極３９−２用の開口も、同一である。
【０１２０】
その後、開口が埋められるように、導電性材料が絶縁膜８０上に形成される。更に、導電性材料をパターニングすることにより、ソース電極（３８−１、３８−２）及びドレイン電極（３９−１、３９−２）が形成される。なお、このとき、第１ゲート電極３６−１及び第２ゲート電極３６−２を基準として位置合わせを行ない、リソグラフィを行うことにより、各ドレイン電極（３９−１、３９−２）と各ゲート電極（３６−１、３６−２）との位置関係をリソグラフィで規定される精度で制御することが可能である。また、この際、各ゲート電極（３６−１、３６−２）と各ドレイン電極（３９−１、３９−２）の位置関係で、オフセット量が規定される。オフセット領域８２の長さｄが負になるようにマスクレイアウトを設計することにより、ドレイン電極（３９−１、３９−２）とゲート電極（３６−１、３６−２）を平面視で重なるように設計することができ、ｎ型トランジスタを得ることができる。一方、オフセット領域８２の長さｄが正となるようにマスクレイアウトすれば、ドレイン電極（３９−１、３９−２）とゲート電極（３６−１、３６−２）とを平面視で離れるように配置することができ、ｐ型トランジスタを得ることができる。
【０１２１】
以上により、本実施形態に係るインバータ４０が得られる。
【０１２２】
続いて、本実施形態の作用を述べる。既述のように、ｐ型金属酸化物半導体材料は、大気に曝されると酸化数が変化する。これにより、ｐ型材料がｎ型材料に変化することが予想される。すなわち、製造過程において、ソース電極（３８−１、３８−２）及びドレイン電極（３９−１、３９−２）に対応する開口を形成すると、その部分において、ｐ型金属酸化物半導体材料がｎ型半導体に変化してしまう。ドレイン電圧が印加されるドレイン電極（３９−１、３９−２）において、ｎ型成分が生成すると、ｎ型のキャリアがチャネルに注入されうる素子構造が形成される。その結果、トランジスタの動作時に、ｎ型の特性が出現すると考えられる。一方で、ドレイン電極とゲート電極との間にオフセット領域８２を設ければ、ｐ型金属酸化物半導体層３７において、ゲート電極３６−２に面した領域（チャネル部分）とドレイン部分とが、ｐ型半導体領域であるオフセット領域により、物理的に隔離される。その結果、ｎ型のキャリアがチャネル部分に直接に注入される確率が、大きく低減される。これにより、ｎ型の特性が抑制される。尚、ｎ型のキャリアがチャネルに注入される確率は、オフセット領域８２の長さに依存する。
【０１２３】
本実施形態では、上述のオフセット領域８２の効果を利用している。オフセット領域を設けることにより、所望のオンオフ比を有するｐ型能動配線素子が形成可能となる。一方で、ゲート電極とドレイン電極とをオーバーラップするように設計すると、インバータとして十分な特性を有するｎ型能動配線素子が形成可能となる。
【０１２４】
以上説明したように、本実施形態によれば、一枚のマスクによって、ｐ型トランジスタとｎ型トランジスタとを作り分けることができ、ＣＭＯＳを実現することができる。また、本実施形態によれば、ｐ型トランジスタのオンオフ比を増加させることができるため、インバータ４０の出力電圧Ｖｏｕｔの振幅を増加させることができる。
【０１２５】
（第７の実施形態）
続いて、第７の実施形態について説明する。
【０１２６】
図２０は、本実施形態に係るインバータ４０を上方から見たときの図である。本実施形態では、第６の実施形態から、各ゲート電極（３６−１、３６−２）のレイアウトが変更されている。また、連結ｐ型金属酸化物半導体領域３７−３及び補助電極４６が追加されている。その他の点については、第６の実施形態と同様であるので、詳細な説明は省略する。
【０１２７】
図２０には、互いに直交する第１方向及び第２方向が定義されている。第１ゲート電極３６−１及び第２ゲート電極３６−２は、第２方向に沿って延びており、連続している。第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２は、それぞれ、第１方向に沿って延びている。第１ｐ型金属酸化物半導体領域３７−１は、第１ゲート電極３６−１と交差している。第２ｐ型金属酸化物半導体領域３７−２は、第２ゲート電極３６−２と交差している。
【０１２８】
第１ソース電極３８−１と第１ドレイン電極３９−１とは、第１方向において第１ゲート電極３６−１を挟むような位置に配置されている。上方から見た場合、第１ドレイン電極３９−１は、第１ゲート電極３６−１とは離れている。すなわち、第１ｐ型金属酸化物半導体層３７−１には、オフセット領域８２が設けられている。
【０１２９】
第２ソース電極３８−２と第２ドレイン電極３９−２とは、第１方向において第２ゲート電極３６−２を挟むような位置に配置されている。上方から見た場合、第２ドレイン電極３９−２は、第２ゲート電極３６−２と一部で重なっている。
【０１３０】
連結ｐ型金属酸化物半導体領域３７−３は、第１ｐ型金属酸化物半導体領域３７−１と第２ｐ型金属酸化物半導体領域３７−２とを接続するように配置されている。連結ｐ型金属酸化物半導体領域３７−３は、各ｐ型金属酸化物半導体領域（３７−１、３７−２）と同一層に設けられており、第２方向に沿って延びている。連結ｐ型金属酸化物半導体領域３７−３は、上方から見た場合に、第１ドレイン電極３９−１と第２ドレイン電極３９−２との間を接続するように、配置されている。
【０１３１】
補助電極４６は、第１ドレイン電極３９−１及び第２ドレイン電極３９−２とは異なる電極である。補助電極４６は、連結ｐ型金属酸化物半導体領域３７−３に重なるように配置されている。補助電極４６は、ビアを介して、連結ｐ型金属酸化物半導体領域３７−３に接続されている。また、補助電極４６は、出力端子Ｖｏｕｔに接続されている。すなわち、連結ｐ型金属酸化物半導体領域３７−３は、補助電極46を介して、出力端子Ｖｏｕｔに接続されている
【０１３２】
その他の点については、第６の実施形態と同様である。
【０１３３】
本実施形態によれば、第１ゲート電極３６−１及び第２ゲート電極３６−２が第２方向に沿って延びている。第１ゲート電極３６−１及び第２ゲート電極３６−２は、同一の配線層に設けられる。この配線層には、ゲート電極以外の配線も、設けられる。第１ゲート電極３６−１及び第２ゲート電極３６−２が直線に沿って延びているため、他の配線を配置しやすくすることができる。
【０１３４】
また、本実施形態によれば、ゲート電極３６−１、３６−２に平行な連結ｐ型金属酸化物半導体領域３７−３が設けられている。そのため、各トランジスタ（３２−１、３２−２）のドレインと出力端子Ｖｏｕｔとを、より多くのビアを介して接続することができる。すなわち、補助電極４６を追加することができる。これにより、インバータ４０の出力部分の寄生抵抗を低減することができる。
【０１３５】
（第８の実施形態）
続いて、第８の実施形態について説明する。
【０１３６】
図２１は、本実施形態に係るインバータ４０を示す回路図である。インバータ４０は、第１トランジスタ３２−１及び抵抗素子４８を備えている。すなわち、本実施形態では、第６の実施形態（図１６参照）で説明したインバータ４０において、第２トランジスタ３２−２が、抵抗素子４８に置き換えられている。その他の点については、第６の実施形態と同様の構成を採用することができるので、詳細な説明は省略する。
【０１３７】
図２２は、本実施形態に係るインバータ４０を上方から見たときの図である。図２２には、互いに直交する第１方向及び第２方向が定義されている。また、図２３は、図２２のＢＢ断面を示す図である。
【０１３８】
図２２に示されるように、第１トランジスタ３２−１は、第１ゲート電極３６−１、第１ｐ型金属酸化物半導体領域３７−１、第１ソース電極３８−１、及び第１ドレイン電極３９−１を備えている。第１ゲート電極３６−１は、第２方向に沿って延びている。第１ｐ型金属酸化物半導体領域３７−１は、第１方向に沿って延びており、第１ゲート電極３６−１と交差している。第１ソース電極３８−１及び第１ドレイン電極３９−１は、第１方向において第１ゲート電極３６−１を挟むように、配置されている。上方から見た場合、第１ゲート電極３６−１と第１ドレイン電極３９−１とは、離れている。すなわち、第１ｐ型金属酸化物半導体領域３７−１には、オフセット領域８２が設けられている。
【０１３９】
第１ゲート電極３６−１は、入力端子Vinに接続されており、第１ドレイン電極３９−１は、出力端Voutに接続されている。第１ソース電極３８−１は、第１電源VDDに接続されている。
【０１４０】
抵抗素子４８は、第１方向に沿って伸びている。抵抗素子４８は、第１ｐ型金属酸化物半導体領域３７−１と連続する第２ｐ型金属酸化物半導体領域により実現される。抵抗素子４８は、電極５３を介して、グランドＧＮＤに接続されている。すなわち、抵抗素子４８は、一端で第１ドレイン電極３９−１に接続され、他端で第２電源GNDに接続されている。
【０１４１】
図２３に示されるように、第１ゲート電極３６−１は、絶縁層３１の表面に、絶縁層３１に埋め込まれるように、設けられている。第１ゲート電極３６−１上には、ゲート絶縁膜３３が設けられており、第１ｐ型金属酸化物半導体層３７−１及び抵抗素子４８は、ゲート絶縁膜３３上に配置されている。第１ｐ型金属酸化物半導体層３７−１及び抵抗素子４８は、絶縁層８０により覆われている。第１ドレイン電極３８−１、第１ソース電極３９−１、及び電極５３は、絶縁層８０に埋め込まれるように、設けられている。
【０１４２】
本実施形態では、ゲート電極（第１ゲート電極３６−１）が、第１トランジスタ３２−１の下部にのみ、配置されている。これにより、負荷抵抗型インバータが実現される。本実施形態によれば、ｎ型トランジスタとｐ型トランジスタとを接続する必要がない。また、ｐ型の半導体膜である抵抗素子４８の抵抗が小さいため、出力電圧Ｖｏｕｔの振幅として十分に大きな振幅を得ることができる。
【０１４３】
（第９の実施形態）
続いて、第９の実施形態について説明する。本実施形態では、第６の実施形態にから、第１トランジスタ３２−１の構成が変更されている。
【０１４４】
図２４は、本実施形態に係るインバータ４０を概略的に示す断面図である。図２４に示されるように、インバータ４０は、第１トランジスタ３２−１及び第２トランジスタ３２−２を有している。第２トランジスタ３２−２の構成は、第６の実施形態（図１７等参照）と同様である。
【０１４５】
第１トランジスタ３２−１では、第１ソース電極３８−１及び第１ドレイン電極３９−１が、絶縁層３１の表面に、絶縁層３１に埋め込まれるように、設けられている。第１ソース電極３８−１及び第１ドレイン電極３９−１は、第２トランジスタ３２−２に含まれる第２ゲート電極３６−２と、同一の配線層に設けられている。
【０１４６】
また、第１ソース電極３８−１及び第１ドレイン電極３９−１の上面には、キャップ層６９が設けられている。キャップ層６９としては、例えば、ＣｏＷＢ層、及びＣｏＷＰ層などを用いることができる。
【０１４７】
第１ｐ型金属酸化物半導体層３７−１は、第１ソース電極３８−１などが設けられた配線層上に、設けられている。
【０１４８】
第１ｐ型金属酸化物半導体層３７−１上には、第１ゲート絶縁膜６７が設けられている。第１ｐ型金属酸化物半導体層３７−１は、絶縁膜８０により、覆われている。
【０１４９】
第１ゲート電極３６−１は、第１ゲート絶縁膜６７を介して第１ｐ型金属酸化物半導体領域３７−１上に配置されている。第１ゲート電極３６−１は、第２ソース電極３８−２及び第２ドレイン電極３９−２と同様に、絶縁膜８０に埋め込まれている。
【０１５０】
ここで、上方から見た場合、第１ゲート電極３６−１と第１ドレイン電極３９−１とは、一部で重なっている。すなわち、オフセット領域は設けられていない。
【０１５１】
本実施形態に係るインバータ４０は、第６の実施形態と同様の方法により、製造することができる。具体的には、まず、第１ソース電極３８−１、第１ドレイン電極３９−１、第２ゲート電極３６−１を含む配線層が、同一工程で形成される。また、第１ソース電極３８−１及び第１ドレイン電極３９−１上には、キャップ層６９が設けられる。次いで、第２トランジスタ３２−２の形成予定領域において、配線層上に、ゲート絶縁膜６８が形成される。更に、ｐ型金属酸化物半導体層が形成され、第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２が形成されるように、加工される。更に、第１ｐ型金属酸化物半導体領域３７−１上に、ゲート絶縁膜６７が形成される。その後、第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２を覆うように、絶縁膜８０（層間膜）が形成される。次いで、絶縁膜８０に、第２ソース電極３８−２用開口、第２ドレイン電極３９−２用開口、及び第１ゲート電極３６−１用開口が形成される。この際、少なくとも第２トランジスタ３２−２の形成予定領域においては、第２ｐ型金属酸化物半導体領域３７−２が露出するように、各開口が形成される。次いで、形成された開口に導電性材料が埋め込まれ、第２ソース電極３８−２、第２ドレイン電極３９−２、及び第１ゲート電極３６−１が得られる。
【０１５２】
本実施形態によれば、第１ソース電極３８−１及び第１ドレイン電極３９−１上に、第１ｐ型金属酸化物半導体領域３７−１が設けられている。そのため、製造時に、第１ｐ型金属酸化物半導体領域３７−１において、第１ソース電極３９−１との接続部分が、大気に暴露されない。第１ｐ型金属酸化物半導体領域３７−１における第１ドレイン電極３８−１との接続部分についても、同様である。そのため、第１ｐ型金属酸化物半導体領域３７−１において、酸化数の変化が起こらない。従って、オフセット領域が設けられていないが、第１トランジスタ３２−１をｐ型トランジスタとして動作させることができる。これにより、第１トランジスタのオン抵抗を低下させることができる。
【０１５３】
続いて、本実施形態におけるレイアウトの一例を説明する。
【０１５４】
図２５は、本実施形態に係るインバータ４０の一例を概略的に示す平面図である。図２５には、互いに直交する方向として、第１方向及び第２方向が定義されている。
【０１５５】
第１ゲート電極３６−１は、第２方向に沿って延びている。第２ゲート電極３６−２も、第７方向に沿って延びている。第１ゲート電極３６−１と第２ゲート電極３６−２とは、上方から見た場合に同一線上に位置するように、配置されている。第１ゲート電極３６−１と第２ゲート電極３６−２とは、電極７４を介して、接続されている。
【０１５６】
第１ｐ型金属酸化物半導体領域３７−１及び第２ｐ型金属酸化物半導体領域３７−２は、それぞれ、第１方向に沿って延びている。第１ｐ型金属酸化物半導体領域３７−１は、第１ゲート電極３６−１と交差している。第２ｐ型金属酸化物半導体領域３７−２は、第２ゲート電極３６−２と交差している。
【０１５７】
第１ソース電極３８−１及び第１ドレイン電極３９−１は、第１方向において第１ゲート電極３６−１を挟むように配置されている。第１ソース電極３８−１は、電源ＶＤＤに接続されている。第１ドレイン電極３９−１は、配線８３に接続されている。配線８３は、電極７８を介して、出力端子Ｖｏｕｔに接続されている。
【０１５８】
第２ソース電極３８−２及び第２ドレイン電極３９−２は、第１方向において第２ゲート電極３６−２を挟むように配置されている。第２ソース電極３８−２は、グランドに接続されている。第２ドレイン電極３９−２は、配線８４を介して出力端子Ｖｏｕｔに接続されている。
【０１５９】
第１ｐ型金属酸化物半導体領域３７−１と第２ｐ型金属酸化物半導体領域３７−２とは、連結ｐ型金属酸化物半導体領域７３によって連結されている。連結ｐ型金属酸化物半導体領域７３は、第２方向に沿って延びている。連結ｐ型金属酸化物半導体領域７３は、上方から見た場合に、第１ドレイン電極３９−１と第２ドレイン電極３９−２とを接続するように、配置されている。
【０１６０】
連結ｐ金属酸化物半導体領域７３は、複数の電極（７５、７６、７７）を介して、配線８４に接続されている。既述のように、配線８４は、出力端子Voutに接続されている。すなわち、第１トランジスタ３２−１及び第２トランジスタ３２−２のドレインは、複数の電極（７５、７６、７７）を介して出力端子ｏｕｔに接続されていることになる。これにより、出力部分の寄生抵抗が低減されている。
【０１６１】
（第１０の実施形態）
続いて、第１０の実施形態について説明する。
【０１６２】
図２６は、本実施形態に係るインバータ４０を概略的に示す断面図である。本実施形態では、第１トランジスタ３２−１にオフセット領域が設けられていない。すなわち、上方から見た場合に、第１ゲート電極３６−１と第１ドレイン電極３９−１とは、重なっている。その他の点については、第６の実施形態（図１７参照）と同様の構成を採用することができるので、詳細な説明は省略する。
【０１６３】
本実施形態では、製造方法が工夫されている。具体的には、ソース電極（３８−１、３８−２）用の開口及びドレイン電極（３９−１、３９−２）用の開口を形成する際に、第２トランジスタ３２−２の形成予定では、第２ｐ型金属酸化物半導体領域３７−２の表面が露出するように、開口が形成される。一方、第１トランジスタ３２−１の形成予定領域では、第１ｐ型金属酸化物半導体領域３７−１の表面に絶縁膜（カバー膜）が残存するように、開口が形成される。その後、コンタクト形成時のスパッタチャンバ内でのＲＦエッチング時に、第２トランジスタ側では、通常通りの還元処理が行われる。一方、第１トランジスタ側では、残されたカバー膜が除去され、第１ｐ型金属酸化物半導体領域３７−１の表面が露出する。その後、各開口に、導電性材料が埋め込まれる。
【０１６４】
本実施形態によっても、第９の実施形態と同様に、ソース電極（３８−１、３８−２）用の開口及びドレイン電極（３９−１、３９２）用の開口の形成時に、第１ｐ型金属酸化物半導体層３７−１が大気に曝されることが防止でき、第１トランジスタ３２−１をｐ型トランジスタとして動作させることができる。
【０１６５】
本実施形態によれば、オフセット領域を設ける必要がないので、デザインの制約が緩和される。
【０１６６】
尚、第１ｐ型金属酸化物半導体領域３７−１の表面に絶縁膜（カバー膜）が残存するように、開口を形成するためには、ｐ型金属酸化物半導体領域（３７−１、３７−２）上に形成されるハードマスク（カバー膜）の膜厚を、開口の形成前に、あらかじめ、パターニング及びエッチングにより調整しておけばよい。
【０１６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１６８】
＜付記＞
（付記１）
ｐ型金属酸化物半導体層と、
前記ｐ型金属酸化物半導体層に接続されたソース電極と、
前記ｐ型金属酸化物半導体層に接続されたドレイン電極と、
前記ｐ型金属酸化物半導体層の一部に対向するように配置された、ゲート電極と、
を具備し、
前記ゲート電極と前記ドレイン電極とは、上方から見た場合に離れている
半導体装置。
（付記２）
付記１に記載された半導体装置であって、
前記ｐ型金属酸化物半導体層は、酸化数が変化した場合にｎ型半導体特性を示す金属酸化物を含んでいる
半導体装置。
（付記３）
付記２に記載された半導体装置であって、
前記ｐ型金属酸化物半導体層は、ＳｎＯ層又はＣｕ２Ｏ層を含んでいる
半導体装置。
（付記４）
付記１に記載された半導体装置であって、
上方から見た場合に、前記ゲート電極と前記ドレイン電極との間の距離は、前記ゲート電極の長さに等しいか、もしくはより長い
半導体装置。
（付記５）
付記１に記載された半導体装置であって、
更に、
第１絶縁層と、
前記第１絶縁層の上面に、前記第１絶縁層に埋め込まれるように設けられた、第１配線層と、
前記第１絶縁層上に設けられたゲート絶縁膜と、
を具備し、
前記ｐ型金属酸化物半導体層は、前記ゲート絶縁膜上に設けられており、
前記ゲート電極は、前記第１配線層に設けられており、
前記ソース電極及び前記ドレイン電極は、前記ｐ型半導体層上に設けられている
半導体装置。
（付記６）
付記１に記載された半導体装置であって、
前記ゲート電極は、Ｃｕ又はＡｌを含んでいる
半導体装置。
（付記７）
付記１に記載された半導体装置であって、
前記ｐ型金属酸化物半導体層は、単結晶又は多結晶状態である
半導体装置。
（付記８）
付記１に記載された半導体装置であって、
前記ｐ型金属酸化物半導体層は、アモルファス状態である
半導体装置。
（付記９）
ｐ型金属酸化物半導体層を形成する工程と、
前記ｐ型金属酸化物半導体層の一部に対向するように、ゲート電極を形成する工程と、
前記ｐ型金属酸化物半導体層に接続されるように、ソース電極及びドレイン電極を形成する工程と、
を具備し、
ソース電極及びドレイン電極を形成する工程は、上方から見た場合に、前記ゲート電極が前記ソース電極と前記ドレイン電極との間に位置し、前記ゲート電極と前記ドレイン電極とが離れているように、ソース電極及びドレイン電極を設ける工程を含んでいる
半導体装置の製造方法。
（付記１０）
付記９に記載された半導体装置の製造方法であって、
前記ｐ型金属酸化物半導体層を形成する工程は、
ｐ型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記製膜する工程の後に、ｐ型金属酸化物半導体膜を、多結晶状態になるように、加熱する工程を含んでいる
半導体装置の製造方法。
（付記１１）
付記９に記載された半導体装置の製造方法であって、
前記ｐ型金属酸化物半導体層を形成する工程は、
ｐ型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記製膜する工程の後に、ｐ型金属酸化物半導体膜を、アモルファス状態が維持されるように、加熱する工程を含んでいる
半導体装置の製造方法。
（付記１２）
付記９に記載された半導体装置の製造方法であって、
更に、
予め定められた目標閾値電圧が得られるような製造条件を、決定する工程、
を具備し、
前記ｐ型金属酸化物半導体層を形成する工程は、前記探索する工程で探索された製造条件で、前記ｐ型金属酸化物半導体層を形成する工程を含んでいる
半導体装置の製造方法。
（付記１３）
付記１２に記載された半導体装置の製造方法であって、
前記ｐ型金属酸化物半導体層を形成する工程は、
ｐ型金属酸化物半導体膜をスパッタリングにより成膜する工程と、
前記成膜する工程の後に、ｐ型金属酸化物半導体膜を加熱する工程を含み、
前記探索する工程は、前記製造条件として、前記加熱する工程における加熱温度を決定する工程を含んでいる
半導体装置の製造方法。
（付記１４）
付記１２に記載された半導体装置の製造方法であって、
前記ｐ型金属酸化物半導体層を形成する工程は、ｐ型金属酸化物半導体膜をスパッタリングにより成膜する工程を含み、
前記探索する工程は、前記製造条件として、前記成膜する工程における酸素濃度を決定する工程を含んでいる
半導体装置の製造方法。
（付記１５）
ｐ型金属酸化物半導体層と、
前記ｐ型金属酸化物半導体層に接続されたソース電極と、
前記ｐ型金属酸化物半導体層に接続されたドレイン電極と、
前記ｐ型金属酸化物半導体層の一部に対向するように配置された、ゲート電極と、
前記ゲート電極と前記ｐ型金属酸化物半導体層との間に設けられたゲート絶縁膜と、
を具備し、
前記ゲート絶縁膜は、
第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられ、前記第１ゲート絶縁膜よりもバンドギャップが大きい第２絶縁膜とを備えている
半導体装置。
（付記１６）
付記１５に記載された半導体装置であって、
前記ゲート電極は、Ｃｕ層を含んでおり、
前記第１ゲート絶縁膜は、前記ゲート電極上に設けられたＣｕ拡散防止膜であり、
前記第２ゲート絶縁膜は、前記Ｃｕ拡散防止膜と前記ｐ型金属酸化物半導体層との間に設けられている
半導体装置。
（付記１７）
第１トランジスタと、
第２トランジスタと、
を具備し、
前記第１トランジスタは、
第１ｐ型金属酸化物半導体領域と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ソース電極と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ドレイン電極と、
前記第１ｐ型金属酸化物半導体領域の一部に対向するように配置された、第１ゲート電極とを備え、
前記第１ゲート電極は、上方から見た場合に、前記第１ソース電極と前記第１ドレイン電極との間に配置され、
前記第１ゲート電極と前記第１ドレイン電極とは、上方から見た場合に離れており、
前記第２トランジスタは、
第２ｐ型金属酸化物半導体領域と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ソース電極と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ドレイン電極と、
前記第２ｐ型金属酸化物半導体領域の一部に対向するように配置された、第２ゲート電極とを備え、
前記第２ゲート電極は、上方から見た場合に、前記第２ソース電極と前記第２ドレイン電極との間に配置され、
前記第２ゲート電極と前記第２ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第１ｐ型金属酸化物半導体領域と前記第２ｐ型金属酸化物半導体領域とは、同一層に設けられ、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、絶縁膜により覆われており、
前記第１ソース電極、第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極は、前記絶縁膜に埋め込まれており、
前記第１ゲート電極及び前記第２ゲート電極は、同一層に設けられている
半導体装置。
（付記１８）
付記１７に記載された半導体装置であって、
前記第１ゲート電極及び前記第２ゲート電極は、入力端子に接続されており、
前記第１ドレイン電極及び前記第２ドレイン電極は、出力端子に接続されている
半導体装置。
（付記１９）
付記１８に記載された半導体装置であって、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は連続しており、
前記第１ドレイン電極と前記第２ドレイン電極とは、同一である
半導体装置。
（付記２０）
付記１９に記載された半導体装置であって、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、上方から見た場合に、第１方向に沿って延びており、
前記第１ゲート電極は、前記第１ｐ型金属酸化物半導体領域と交差するように、前記第１方向に直交する第２方向に沿って延びており、
前記第２ゲート電極は、前記第２ｐ型金属酸化物半導体領域と交差するように、前記第２方向に沿って延びている
半導体装置。
（付記２１）
付記１８に記載された半導体装置であって、
更に、
第２方向に沿って延び、前記第１ｐ型金属酸化物半導体領域と前記第２ｐ型金属酸化物半導体領域とを接続する、連結ｐ型金属酸化物半導体領域、
を具備し、
前記第１ゲート電極及び前記第２ゲート電極は、前記第２方向に沿って延び、連続しており、
前記第１ｐ型金属酸化物半導体領域は、前記第１ゲート電極に交差するように、前記第２方向に直交する第１方向に沿って伸び、
前記第２ｐ型金属酸化物半導体領域は、前記第２ゲート電極に交差するように、前記第１方向に沿って伸び、
前記連結ｐ型金属酸化物半導体領域は、前記第１ドレイン電極及び前記第２ドレイン電極とは異なる補助電極を介して、前記出力端子に接続されている
半導体装置。
（付記２２）
第１トランジスタと、
第２トランジスタと、
を具備し、
前記第１トランジスタは、
第１ｐ型金属酸化物半導体領域と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ソース電極と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ドレイン電極と、
前記第１ｐ型金属酸化物半導体領域の一部に対向するように配置された、第１ゲート電極とを備え、
前記第１ゲート電極は、上方から見た場合に、前記第１ソース電極と前記第１ドレイン電極との間に配置され、
前記第１ゲート電極と前記第１ドレイン電極とは、上方から見た場合に離れており、
前記第２トランジスタは、
第２ｐ型金属酸化物半導体領域と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ソース電極と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ドレイン電極と、
前記第２ｐ型金属酸化物半導体領域の一部に対向するように配置された、第２ゲート電極とを備え、
前記第２ゲート電極は、上方から見た場合に、前記第２ソース電極と前記第２ドレイン電極との間に配置され、
前記第２ゲート電極と前記第２ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第１ｐ型金属酸化物半導体領域と前記第２ｐ型金属酸化物半導体領域とは、同一層に設けられ、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、絶縁膜により覆われており、
前記第１ソース電極、第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極は、前記絶縁膜に埋め込まれており、
前記第１ゲート電極及び前記第２ゲート電極は、同一層に設けられている
半導体装置の製造方法であって、
前記第１ゲート電極と前記第２ゲート電極を含む配線層を形成する工程と、
前記配線層上に、ゲート絶縁膜を介して、ｐ型金属酸化物半導体層を形成する工程と、
前記ｐ型金属酸化物半導体層を、前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域が形成されるように、加工する工程と、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域を被覆するように、前記絶縁膜を形成する工程と、
前記層間膜に、第１ドレイン電極用開口、前記第２ドレイン電極用開口、前記第１ソース電極用開口、及び前記第２ソース電極用開口を形成する工程と、
前記第１ドレイン電極用開口、前記第２ドレイン電極用開口、前記第１ソース電極用開口、及び前記第２ソース電極用開口に導電性材料を埋め込み、前記第１ドレイン電極、前記第２ドレイン電極、前記第１ソース電極、及び前記第２ソース電極を形成する工程と、
を具備する
半導体装置の製造方法。
（付記２３）
付記２２に記載された半導体装置の製造方法であって、
前記第１ドレイン電極用開口と前記第２ドレイン電極用開口とは、同一であり、
前記第１ドレイン電極と前記第２ドレイン電極とは、同一である
半導体装置の製造方法。
（付記２４）
トランジスタと、
抵抗素子と、
を具備し、
前記トランジスタは、
第１ｐ型金属酸化物半導体領域と、
前記第１ｐ型金属酸化物半導体領域に接続されたソース電極と、
前記第１ｐ型金属酸化物半導体領域に接続されたドレイン電極と、
前記第１ｐ型金属酸化物半導体領域の一部に対向するように配置された、ゲート電極とを備え、
前記ゲート電極は、上方から見た場合に、前記ソース電極と前記ドレイン電極との間に配置され、
前記ゲート電極と前記ドレイン電極とは、上方から見た場合に離れており、
前記ゲート電極は、入力端子に接続されており、
前記ドレイン電極は、出力端子に接続されており、
前記ソース電極は、第１電源に接続されており、
前記抵抗素子は、一端で前記第ドレイン電極に接続され、他端で第２電源に接続され、
前記抵抗素子は、前記第１ｐ型金属酸化物半導体領域と連続する第２ｐ型金属酸化物半導体領域を有している
半導体装置。
（付記２５）
第１トランジスタと、
第２トランジスタと、
を具備し、
前記第１トランジスタは、
第１ｐ型金属酸化物半導体領域と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ソース電極と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ドレイン電極と、
前記第１ｐ型金属酸化物半導体領域の一部に対向するように配置された、第１ゲート電極とを備え、
前記第１ゲート電極は、上方から見た場合に、前記第１ソース電極と前記第１ドレイン電極との間に配置され、
前記第１ゲート電極と前記第１ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第２トランジスタは、
第２ｐ型金属酸化物半導体領域と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ソース電極と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ドレイン電極と、
前記第２ｐ型金属酸化物半導体領域の一部に対向するように配置された、第２ゲート電極とを備え、
前記第２ゲート電極は、上方から見た場合に、前記第２ソース電極と前記第２ドレイン電極との間に配置され、
前記第２ゲート電極と前記第２ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第１ソース電極、前記第１ドレイン電極、及び前記第２ゲート電極は、同一の配線層に設けられ、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、前記配線層上に設けられ、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、絶縁膜に覆われており、
前記第１ゲート電極、前記第２ソース電極、及び前記第２ドレイン電極は、前記絶縁膜に埋め込まれるように、配置されている
半導体装置。
（付記２６）
第１トランジスタと、
第２トランジスタと、
を具備し、
前記第１トランジスタは、
第１ｐ型金属酸化物半導体領域と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ソース電極と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ドレイン電極と、
前記第１ｐ型金属酸化物半導体領域の一部に対向するように配置された、第１ゲート電極とを備え、
前記第１ゲート電極は、上方から見た場合に、前記第１ソース電極と前記第１ドレイン電極との間に配置され、
前記第１ゲート電極と前記第１ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第２トランジスタは、
第２ｐ型金属酸化物半導体領域と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ソース電極と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ドレイン電極と、
前記第２ｐ型金属酸化物半導体領域の一部に対向するように配置された、第２ゲート電極とを備え、
前記第２ゲート電極は、上方から見た場合に、前記第２ソース電極と前記第２ドレイン電極との間に配置され、
前記第２ゲート電極と前記第２ドレイン電極とは、上方から見た場合に、一部で重なっており、
前記第１ソース電極、前記第１ドレイン電極、及び前記第２ゲート電極は、同一の配線層に設けられ、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、前記配線層上に設けられ、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、絶縁膜に覆われており、
前記第１ゲート電極、前記第２ソース電極、及び前記第２ドレイン電極は、前記絶縁膜に埋め込まれるように、配置されている
半導体装置の製造方法であって、
前記第１ソース電極、前記第１ドレイン電極、及び前記第２ゲート電極を含む配線層を形成する工程と、
前記配線層上に、ｐ型金属酸化物半導体層を形成する工程と、
前記ｐ型金属酸化物半導体層を、前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域が形成されるように、加工する工程と、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域を覆うように、層間膜を形成する工程と、
前記層間膜に、第２ソース電極用開口、第２ドレイン電極用開口、及び第１ゲート電極用開口を形成する工程と、
前記第２ソース電極用開口、前記第２ドレイン電極用開口、及び前記第１ゲート電極用開口に導電性材料を埋め込み、前記第２ソース電極、前記第２ドレイン電極、及び前記第１ゲート電極を形成する工程と、
を具備し、
第２ソース電極用開口、第２ドレイン電極用開口、及び第１ゲート電極用開口を形成する工程は、
前記第２ｐ型金属酸化物半導体領域が露出するように、前記第２ソース電極用開口及び前記第２ドレイン電極用開口を形成する工程を含む
半導体装置の製造方法。
（付記２７）
第１トランジスタと、
第２トランジスタと、
を具備し、
前記第１トランジスタは、
第１ｐ型金属酸化物半導体領域と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ソース電極と、
前記第１ｐ型金属酸化物半導体領域に接続された第１ドレイン電極と、
前記第１ｐ型金属酸化物半導体領域の一部に対向するように配置された、第１ゲート電極とを備え、
前記第１ゲート電極は、上方から見た場合に、前記第１ソース電極と前記第１ドレイン電極との間に配置され、
前記第１ゲート電極と前記第１ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第２トランジスタは、
第２ｐ型金属酸化物半導体領域と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ソース電極と、
前記第２ｐ型金属酸化物半導体領域に接続された第２ドレイン電極と、
前記第２ｐ型金属酸化物半導体領域の一部に対向するように配置された、第２ゲート電極とを備え、
前記第２ゲート電極は、上方から見た場合に、前記第２ソース電極と前記第２ドレイン電極との間に配置され、
前記第２ゲート電極と前記第２ドレイン電極とは、上方から見た場合に一部で重なっており、
前記第１ｐ型金属酸化物半導体領域と前記第２ｐ型金属酸化物半導体領域とは、同一層に設けられ、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域は、絶縁膜により覆われており、
前記第１ソース電極、第１ドレイン電極、前記第２ソース電極、及び前記第２ドレイン電極は、前記絶縁膜に埋め込まれており、
前記第１ゲート電極及び前記第２ゲート電極は、同一層に設けられている
半導体装置の製造方法であって、
前記第１ゲート電極と前記第２ゲート電極を含む配線層を形成する工程と、
前記配線層上に、ゲート絶縁膜を介して、ｐ型金属酸化物半導体層を形成する工程と、
前記ｐ型金属酸化物半導体層を、前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域が形成されるように、加工する工程と、
前記第１ｐ型金属酸化物半導体領域及び前記第２ｐ型金属酸化物半導体領域を被覆するように、前記絶縁膜を形成する工程と、
前記層間膜に、第１ドレイン電極用開口、前記第２ドレイン電極用開口、前記第１ソース電極用開口、及び前記第２ソース電極用開口を形成する工程と、
前記第１ドレイン電極用開口、前記第２ドレイン電極用開口、前記第１ソース電極用開口、及び前記第２ソース電極用開口に導電性材料を埋め込み、前記第１ドレイン電極、前記第２ドレイン電極、前記第１ソース電極、及び前記第２ソース電極を形成する工程と、
を具備し、
第１ドレイン電極用開口、前記第２ドレイン電極用開口、前記第１ソース電極用開口、及び前記第２ソース電極用開口を形成する工程は、
前記第２トランジスタの形成予定領域において、前記第２ｐ型金属酸化物半導体領域の表面が露出するように、前記第２ドレイン電極用開口及び前記第２ソース電極用開口を形成し、第１トランジスタの形成予定領域において、第１ｐ型金属酸化物半導体領域の表面に前記層間膜が残存するように、前記第１ドレイン電極用開口及び前記第１ソース電極用開口を形成する工程と、
ＲＦエッチングにより、前記第２トランジスタの形成予定領域において還元処理を行い、前記第１トランジスタの形成予定領域において、前記第１ソース電極用開口及び前記第１ドレイン電極用開口に残存した層間膜を除去する工程と、
を備える
半導体装置の製造方法。
【符号の説明】
【０１６９】
１  ＳｎＯ層
２  ＳｎＯ２層
３  トランジスタ
４  ソース電極用開口
５  ドレイン電極用開口
６  半導体層（ＳｎＯ層）
７  層間膜
８  ｐ型金属酸化物トランジスタ
９  半導体装置
１０  拡散防止膜
１１  第１絶縁層
１２  ビア
１３  第１配線層
１４  第２絶縁層
１５  ゲート絶縁膜
１６  拡散防止膜（ゲート絶縁膜）
１６−１  第１ゲート絶縁膜
１６−２  第２ゲート絶縁膜
１７  ｐ型金属酸化物半導体層
１８  ドレイン電極
１９  ソース電極
２０  ハードマスク
２１  ビア
２２  バリア膜
２３  バリア膜
２４  ｎ型領域
２５  開口
２６  開口
２７  開口
２８  パッド（ドレイン）
２９  パッド（ソース）
３０  基板
３１  絶縁層
３２−１  第１トランジスタ
３２−２  第２トランジスタ
３３  ゲート絶縁膜
３６−１  第１ゲート電極
３６−２  第２ゲート電極
３６−３  ゲート接続部
３７−１  第１ｐ型金属酸化物半導体領域
３７−２  第２ｐ型金属酸化物半導体領域
３７−３  連結ｐ型金属酸化物半導体領域
３８−１  第１ソース電極
３８−２  第２ソース電極
３９−１  第１ドレイン電極
３９−２  第２ドレイン電極
４０  インバータ
４５（４５−１〜４５−３）  上層配線
４６  補助電極
４８  抵抗素子
５３  電極
６７  第１ゲート絶縁膜
６８  第２ゲート絶縁膜
６９  キャップ層
７３  連結ｐ型金属酸化物半導体領域
７４  電極
７５  電極
７６  電極
７７  電極
７８  電極
８０  絶縁層
８１  ゲート対向領域
８２  オフセット領域
８３  配線
８４  配線
【図１】
2014075570.tif 000003
【図２】
2014075570.tif 000004
【図３】
2014075570.tif 000005
【図４】
2014075570.tif 000006
【図５】
2014075570.tif 000007
【図６】
2014075570.tif 000008
【図７Ａ】
2014075570.tif 000009
【図７Ｂ】
2014075570.tif 000010
【図７Ｃ】
2014075570.tif 000011
【図８】
2014075570.tif 000012
【図９Ａ】
2014075570.tif 000013
【図９Ｂ】
2014075570.tif 000014
【図９Ｃ】
2014075570.tif 000015
【図９Ｄ】
2014075570.tif 000016
【図９Ｅ】
2014075570.tif 000017
【図１０】
2014075570.tif 000018
【図１１】
2014075570.tif 000019
【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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