(57)【要約】【課題】被成膜基板の両側でプラズマを生成させてもプラズマの相互干渉を抑制できるプラズマＣＶＤ装置を提供する。【解決手段】チャンバー内に配置された第１、第２のアノード、第１、第２のカソード、基板を保持する保持部と、第１、第２のカソードに接続された交流電源と、ガス供給機構と、排気機構と、第１のタイミングに、直流電源によって第１、第２のアノードの一方に第１の電圧を印加しながら第１、第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、直流電源によって第１、第２のアノードの一方に第２の電圧を印加しながら第１、第２のアノードの他方に第１の電圧を印加するように制御する制御部を具備し、第２の電圧は０Ｖより大きく、第１の電圧は第２の電圧より大きいプラズマＣＶＤ装置である。【選択図】  図２
2014025114.tif 000002
【特許請求の範囲】
【請求項１】
チャンバーと、
前記チャンバー内に配置された第１及び第２のアノードと、
前記チャンバー内に配置された第１及び第２のカソードと、
前記チャンバー内に配置される被成膜基板を保持する保持部と、
前記第１及び第２のアノードに電気的に接続された第１の直流電源と、
前記第１及び第２のカソードに電気的に接続された交流電源と、
前記チャンバー内に原料ガスを供給するガス供給機構と、
前記チャンバー内を排気する排気機構と、
第１のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加するように制御する制御部と、
を具備し、
前記被成膜基板の一方の面が前記第１のアノード及び前記第１のカソードに対向するように配置され、前記被成膜基板の他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置され、
前記第２の電圧は０Ｖより大きく、前記第１の電圧は前記第２の電圧より大きいことを特徴とするプラズマＣＶＤ装置。
【請求項２】
請求項１において、
前記制御部は、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下の範囲の周波数で繰り返すことを特徴とするプラズマＣＶＤ装置。
【請求項３】
請求項１において、
前記制御部は、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上１００Ｈｚ以下の範囲の周波数で繰り返し、
前記制御部はシーケンサを有し、前記シーケンサによって前記周波数の制御を行うことを特徴とするプラズマＣＶＤ装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記制御部は、前記第１及び第２のアノードの両方同時に前記第１の電圧が印加されることがなく、前記第１及び第２のアノードの両方同時に前記第２の電圧が印加されることがないように制御することを特徴とするプラズマＣＶＤ装置。
【請求項５】
請求項１において、
前記制御部は、前記第１のタイミングと前記第２のタイミングとの間に第３のタイミングを有し、前記第３のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの両方に前記第１の電圧を印加するように制御することを特徴とするプラズマＣＶＤ装置。
【請求項６】
チャンバーと、
前記チャンバー内に配置された第１及び第２のアノードと、
前記チャンバー内に配置された第１及び第２のカソードと、
前記チャンバー内に配置される被成膜基板を保持する保持部と、
前記第１及び第２のアノードに電気的に接続された第１の直流電源と、
前記第１及び第２のカソードに電気的に接続された交流電源と、
前記チャンバー内に原料ガスを供給するガス供給機構と、
前記チャンバー内を排気する排気機構と、
第１のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加するように制御する制御部と、
を具備し、
前記被成膜基板の一方の面が前記第１のアノード及び前記第１のカソードに対向するように配置され、前記被成膜基板の他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置され、
前記第２の電圧は０Ｖであり、前記第１の電圧は前記第２の電圧より大きく、
前記制御部は、前記第１のタイミングと前記第２のタイミングとの間に第３のタイミングを有し、前記第３のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの両方に前記第１の電圧を印加するように制御することを特徴とするプラズマＣＶＤ装置。
【請求項７】
請求項５または６において、
前記制御部は、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上４００ｋＨｚ以下の範囲の周波数で繰り返すことを特徴とするプラズマＣＶＤ装置。
【請求項８】
請求項５または６において、
前記制御部は、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上１００Ｈｚ以下の範囲の周波数で繰り返し、
前記制御部はシーケンサを有し、前記シーケンサによって前記周波数の制御を行うことを特徴とするプラズマＣＶＤ装置。
【請求項９】
請求項１乃至８のいずれか一項において、
前記第２の電圧は、前記第１の電圧の１〜５０％の電圧であることを特徴とするプラズマＣＶＤ装置。
【請求項１０】
請求項１乃至９のいずれか一項において、
前記チャンバー内に配置され、前記保持部に保持された前記被成膜基板と前記第１のアノード及び前記第１のカソードそれぞれとの間の空間を覆うように設けられ、フロート電位とされる第１のプラズマウォールと、
前記チャンバー内に配置され、前記保持部に保持された前記被成膜基板と前記第２のアノード及び前記第２のカソードそれぞれとの間の空間を覆うように設けられ、フロート電位とされる第２のプラズマウォールと、を具備することを特徴とするプラズマＣＶＤ装置。
【請求項１１】
請求項１乃至１０のいずれか一項において、
前記保持部に保持された前記被成膜基板に電気的に接続された第３の直流電源を具備することを特徴とするプラズマＣＶＤ装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載のプラズマＣＶＤ装置を用いた磁気記録媒体の製造方法において、
非磁性基板上に少なくとも磁性層を形成した被成膜基板を前記保持部に保持し、
前記チャンバー内で前記第１及び第２のカソードそれぞれと前記第１及び第２のアノードそれぞれとの間の放電により前記原料ガスをプラズマ状態とし、このプラズマを前記保持部に保持された被成膜基板の表面に加速衝突させて炭素が主成分である保護層を形成することを特徴とする磁気記録媒体の製造方法。
【請求項１３】
チャンバー内に配置された第１及び第２のアノードと第１及び第２のカソードを有するプラズマＣＶＤ装置を用いて基板に成膜する成膜方法において、
前記チャンバー内に前記基板を、その一方の面が前記第１のアノード及び前記第１のカソードに対向するように、且つその他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置し、
第１のタイミングに、前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加することにより、前記チャンバー内で原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
第２のタイミングに、前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加することにより、前記チャンバー内で前記原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
前記第１及び第２のタイミングに前記第１及び第２のカソードに交流電圧が印加されており、
前記第２の電圧は０Ｖより大きく、前記第１の電圧は前記第２の電圧より大きいことを特徴とする成膜方法。
【請求項１４】
請求項１３において、
前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下の範囲の周波数で繰り返すことを特徴とする成膜方法。
【請求項１５】
請求項１３において、
前記制御部は、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上１００Ｈｚ以下の範囲の周波数で繰り返し、
前記制御部はシーケンサを有し、前記シーケンサによって前記周波数の制御を行うことを特徴とする成膜方法。
【請求項１６】
請求項１３において、
前記第１のタイミングと前記第２のタイミングとの間に第３のタイミングを有し、前記第３のタイミングに、前記第１及び第２のカソードに交流電圧が印加され、且つ前記第１及び第２のアノードの両方に前記第１の電圧を印加することにより、前記チャンバー内で前記原料ガスをプラズマ状態として前記基板に加速衝突させて成膜することを特徴とする成膜方法。
【請求項１７】
チャンバー内に配置された第１及び第２のアノードと第１及び第２のカソードを有するプラズマＣＶＤ装置を用いて基板に成膜する成膜方法において、
前記チャンバー内に前記基板を、その一方の面が前記第１のアノード及び前記第１のカソードに対向するように、且つその他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置し、
第１のタイミングに、前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加することにより、前記チャンバー内で原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
第３のタイミングに、前記第１及び第２のアノードの両方に前記第１の電圧を印加することにより、前記チャンバー内で前記原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
第２のタイミングに、前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加することにより、前記チャンバー内で前記原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
前記第１乃至第３のタイミングに前記第１及び第２のカソードに交流電圧が印加されており、
前記第２の電圧は０Ｖであり、前記第１の電圧は前記第２の電圧より大きいことを特徴とする成膜方法。
【請求項１８】
請求項１６または１７において、
前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上４００ｋＨｚ以下の範囲の周波数で繰り返すことを特徴とする成膜方法。
【請求項１９】
請求項１６または１７において、
前記制御部は、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上１００Ｈｚ以下の範囲の周波数で繰り返し、
前記制御部はシーケンサを有し、前記シーケンサによって前記周波数の制御を行うことを特徴とする成膜方法。
【請求項２０】
請求項１３乃至１９のいずれか一項において、
前記第２の電圧は、前記第１の電圧の１〜５０％の電圧であることを特徴とする成膜方法。
【請求項２１】
非磁性基板上に少なくとも磁性層を形成した後に炭素が主成分である保護層を形成する磁気記録媒体の製造方法において、
請求項１３乃至２０のいずれか一項に記載の成膜方法により保護層を形成することを特徴とする磁気記録媒体の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板の両面に成膜するプラズマＣＶＤ装置、磁気記録媒体の製造方法及び成膜方法に関する。
【背景技術】
【０００２】
従来のプラズマＣＶＤ装置は、チャンバー内の被成膜基板の両側にイオン源を配置し、それらのイオン源に高周波パルスのプラズマ電源によって高周波電圧を印加することで、チャンバー内で原料ガスをプラズマ状態として被成膜基板の両面に加速衝突させて両面成膜する装置である。このように被成膜基板の両側でプラズマを生成させると、プラズマが相互干渉してしまい、面内均一性良く膜を形成することが困難である。そこで、プラズマの相互干渉を抑制した成膜方法を実現するためのプラズマＣＶＤ装置として、図７に示すものが提案されている。
【０００３】
図７に示すように、プラズマＣＶＤ装置は、処理チャンバー１０と、スイッチ９を介してバイアス電圧８への電気的接続１１を有する基板ホルダー１２とを含む。基板ホルダー１２は処理チャンバー１０内で基板１４を支持する。イオン源２０，２２は基板１４の両側に配置されている。処理チャンバー１０は、伝導性があり、アースされている。処理の間、必要に応じて、電気的バイアスが基板１４に印加される。
【０００４】
イオン源２０は陽極３０および電子源を含む。電子源は、陽極３０の近傍に位置するフィラメント３２およびフィラメント３２に接続されたフィラメントパワー源３４を含む。イオン源２２は陽極４０ならびに陽極４０の近傍に位置するフィラメント４２およびフィラメント４２に接続されたフィラメントパワー源４４とから成る電子源を含む。フィラメントパワー源３４，４４は、各イオン源２０，２２内に電子を発生させるために、それぞれフィラメント３２，４２を電気的に加熱する。フィラメント３２，４２はそれぞれのイオン源に対する陰極として機能する。陽極３０，４０は、以下で説明するように、それぞれのイオン源２０，２２を付勢するためのパワー源５０に接続されている。
【０００５】
ガス源５４が処理ガスを処理チャンバー１０に供給する。とくに、ガス源５４は陽極３０，４０と基板１４との間の領域のイオン源２０，２２のそれぞれに、ガスを供給する。
【０００６】
ガスが、チャンバーに連結された真空ポンプ６０によりチャンバー１０から排気される。ガス源５４および真空ポンプ６０は、チャンバー１０内のガス流速および圧力の制御を可能にする。
【０００７】
動作中、イオン源２０，２２のそれぞれは、処理ガスのイオンを形成するために、処理ガスをイオン化する。イオンは、付着またはエッチングのために、基板１４に向けられる。イオン源２０，２２が付勢されると、処理チャンバー内の陽極３０，４０の近傍にプラズマが発生する。フィラメント３２，４２は、処理ガス分子のイオン化のための電子が、プラズマ内に供給される。イオンは、基板表面のプラズマシースを横切り、基板１４の基板表面に加速される。図７のプラズマＣＶＤ装置は、基板１４の両側の同時処理を可能にする。
【０００８】
図７のプラズマＣＶＤ装置において、イオン源２０，２２は、陽極の一方のみが常に付勢されるように同期した、時間多重化法により付勢される。とくに、多重化電圧はイオン源２０，２２の陽極３０，４０に印加される。図８に示すように、陽極３０，４０の電圧は時間の関数で示されている。付勢電圧が時間Ｔ１，Ｔ３，Ｔ５のとき、陽極３０に印加され、付勢電圧が時間Ｔ２，Ｔ４のとき、陽極４０に印加される。陽極３０，４０に印加された電圧は、時間的に重なり合うことがなく、その結果イオン源の一方のみが常に付勢される。イオン源が交互にオンオフされ、イオン源の間のイオンとプラズマ電子の相互作用が除去される。電子は一方の陽極により、他方の陽極に交互に集められる。同期された、または時間多重化された操作により、複雑なシールド、または一方のプラズマを他方のプラズマから電気的に絶縁するためのグリッドの必要性がなくなる。
【０００９】
陽極３０，４０に印加される交番電圧は好適に 約１ｋＨｚから約１００ｋＨｚより低い周波数をもつ。一般的に、陽極電圧の周波数は、イオン源２０，２２内のイオンの反応回数と比較して低くあるべきである。このことは、イオン源が、陽極電圧のオンオフ時と比較して急速にオンオフに切り替わることを確実にする（例えば特許文献１参照）。
【００１０】
図７に示すプラズマＣＶＤ装置の陽極３０，４０に１ｋＨｚから１００ｋＨｚの高周波電圧を印加するパワー源５０として、通常、高周波のパルスを使えるＤＣプラズマ電源を用いる。しかし、そのＤＣプラズマ電源は、作製するのに高度な技術を必要とするため、価格が高くなりがちである。
【００１１】
また、図７に示すプラズマＣＶＤ装置では、図８に示すように陽極に印加する電圧の位相をずらすための位相シフターをさらに設備しなければならないが、この位相シフターは高価である。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許３９３０１８５（図１、図２）
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の一態様は、被成膜基板の両側でプラズマを生成させてもプラズマの相互干渉を抑制できるプラズマＣＶＤ装置、磁気記録媒体の製造方法または成膜方法を提供することを課題とする。
また、本発明の一態様は、プラズマの相互干渉を抑制できるプラズマＣＶＤ装置、磁気記録媒体の製造方法または成膜方法をより安価に提供することを課題とする。
【課題を解決するための手段】
【００１４】
以下に、本発明の種々の態様について説明する。
（１）チャンバーと、
前記チャンバー内に配置された第１及び第２のアノードと、
前記チャンバー内に配置された第１及び第２のカソードと、
前記チャンバー内に配置される被成膜基板を保持する保持部と、
前記第１及び第２のアノードに電気的に接続された第１の直流電源と、
前記第１及び第２のカソードに電気的に接続された交流電源と、
前記チャンバー内に原料ガスを供給するガス供給機構と、
前記チャンバー内を排気する排気機構と、
第１のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加するように制御する制御部と、
を具備し、
前記被成膜基板の一方の面が前記第１のアノード及び前記第１のカソードに対向するように配置され、前記被成膜基板の他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置され、
前記第２の電圧は０Ｖより大きく、前記第１の電圧は前記第２の電圧より大きいことを特徴とするプラズマＣＶＤ装置。
【００１５】
上記のプラズマＣＶＤ装置によれば、常に被成膜基板の一方側でのみ強いプラズマを生成させ、被成膜基板１の他方側では弱いプラズマを生成させるため、プラズマの相互干渉を抑制することができる。
【００１６】
（２）上記（１）において、
前記制御部は、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すことを特徴とするプラズマＣＶＤ装置。
【００１７】
上記（２）のプラズマＣＶＤ装置によれば、より安価にプラズマＣＶＤ装置を製造することができる。
【００１８】
（３）上記（１）において、
前記制御部は、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上１００Ｈｚ以下の範囲の周波数で繰り返し、
前記制御部はシーケンサを有し、前記シーケンサによって前記周波数の制御を行うことを特徴とするプラズマＣＶＤ装置。
（４）上記（１）乃至（３）のいずれか一項において、
前記制御部は、前記第１及び第２のアノードの両方同時に前記第１の電圧が印加されることがなく、前記第１及び第２のアノードの両方同時に前記第２の電圧が印加されることがないように制御することを特徴とするプラズマＣＶＤ装置。
【００１９】
（５）上記（１）において、
前記制御部は、前記第１のタイミングと前記第２のタイミングとの間に第３のタイミングを有し、前記第３のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの両方に前記第１の電圧を印加するように制御することを特徴とするプラズマＣＶＤ装置。
【００２０】
上記（５）のプラズマＣＶＤ装置によれば、被成膜基板の一方側に強いプラズマを生成させ、被成膜基板１の他方側に弱いプラズマを生成させるタイミングを設けることにより、プラズマの相互干渉を抑制することができる。
【００２１】
（６）チャンバーと、
前記チャンバー内に配置された第１及び第２のアノードと、
前記チャンバー内に配置された第１及び第２のカソードと、
前記チャンバー内に配置される被成膜基板を保持する保持部と、
前記第１及び第２のアノードに電気的に接続された第１の直流電源と、
前記第１及び第２のカソードに電気的に接続された交流電源と、
前記チャンバー内に原料ガスを供給するガス供給機構と、
前記チャンバー内を排気する排気機構と、
第１のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加するように制御する制御部と、
を具備し、
前記被成膜基板の一方の面が前記第１のアノード及び前記第１のカソードに対向するように配置され、前記被成膜基板の他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置され、
前記第２の電圧は０Ｖであり、前記第１の電圧は前記第２の電圧より大きく、
前記制御部は、前記第１のタイミングと前記第２のタイミングとの間に第３のタイミングを有し、前記第３のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの両方に前記第１の電圧を印加するように制御することを特徴とするプラズマＣＶＤ装置。
【００２２】
上記（６）のプラズマＣＶＤ装置によれば、被成膜基板の一方側でのみプラズマを生成させるタイミングを設けることによりプラズマの相互干渉を抑制することができる。
【００２３】
（７）上記（５）または（６）において、
前記制御部は、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すことを特徴とするプラズマＣＶＤ装置。
（８）上記（５）または（６）において、
前記制御部は、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上１００Ｈｚ以下の範囲の周波数で繰り返し、
前記制御部はシーケンサを有し、前記シーケンサによって前記周波数の制御を行うことを特徴とするプラズマＣＶＤ装置。
【００２４】
（９）上記（１）乃至（８）のいずれか一項において、
前記第２の電圧は、前記第１の電圧の１〜５０％（好ましくは１０〜３０％）の電圧であることを特徴とするプラズマＣＶＤ装置。
【００２５】
（１０）チャンバーと、
前記チャンバー内に配置された第１及び第２のアノードと、
前記チャンバー内に配置された第１及び第２のカソードと、
前記チャンバー内に配置される被成膜基板を保持する保持部と、
前記第１及び第２のアノードに電気的に接続された第１の直流電源と、
前記第１及び第２のカソードに電気的に接続された交流電源と、
前記チャンバー内に原料ガスを供給するガス供給機構と、
前記チャンバー内を排気する排気機構と、
第１のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加するように制御する制御部と、
を具備し、
前記被成膜基板の一方の面が前記第１のアノード及び前記第１のカソードに対向するように配置され、前記被成膜基板の他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置され、
前記第２の電圧は０Ｖであり、前記第１の電圧は前記第２の電圧より大きく、
前記制御部は、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すことを特徴とするプラズマＣＶＤ装置。
【００２６】
上記（１０）のプラズマＣＶＤ装置によれば、被成膜基板の両側で同時にプラズマを生成させることがなく、常に被成膜基板の一方側でのみプラズマを生成させるため、プラズマの相互干渉を抑制することができる。さらに、１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で電圧印加を行うため、プラズマＣＶＤ装置をより安価に製造することができる。
【００２７】
（１１）上記（１）乃至（１０）のいずれか一項において、
前記チャンバー内に配置され、前記保持部に保持された前記被成膜基板と前記第１のアノード及び前記第１のカソードそれぞれとの間の空間を覆うように設けられ、フロート電位とされる第１のプラズマウォールと、
前記チャンバー内に配置され、前記保持部に保持された前記被成膜基板と前記第２のアノード及び前記第２のカソードそれぞれとの間の空間を覆うように設けられ、フロート電位とされる第２のプラズマウォールと、を具備することを特徴とするプラズマＣＶＤ装置。
【００２８】
（１２）上記（１）乃至（１１）のいずれか一項において、
前記保持部に保持された前記被成膜基板に電気的に接続された第３の直流電源を具備することを特徴とするプラズマＣＶＤ装置。
【００２９】
（１３）上記（１）乃至（１２）のいずれか一項に記載のプラズマＣＶＤ装置を用いた磁気記録媒体の製造方法において、
非磁性基板上に少なくとも磁性層を形成した被成膜基板を前記保持部に保持し、
前記チャンバー内で前記第１及び第２のカソードそれぞれと前記第１及び第２のアノードそれぞれとの間の放電により前記原料ガスをプラズマ状態とし、このプラズマを前記保持部に保持された被成膜基板の表面に加速衝突させて炭素が主成分である保護層を形成することを特徴とする磁気記録媒体の製造方法。
【００３０】
（１４）チャンバー内に配置された第１及び第２のアノードと第１及び第２のカソードを有するプラズマＣＶＤ装置を用いて基板に成膜する成膜方法において、
前記チャンバー内に前記基板を、その一方の面が前記第１のアノード及び前記第１のカソードに対向するように、且つその他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置し、
第１のタイミングに、前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加することにより、前記チャンバー内で原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
第２のタイミングに、前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加することにより、前記チャンバー内で前記原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
前記第１及び第２のタイミングに前記第１及び第２のカソードに交流電圧が印加されており、
前記第２の電圧は０Ｖより大きく、前記第１の電圧は前記第２の電圧より大きいことを特徴とする成膜方法。
【００３１】
（１５）上記（１４）において、
前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すことを特徴とする成膜方法。
（１６）上記（１４）において、
前記制御部は、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上１００Ｈｚ以下の範囲の周波数で繰り返し、
前記制御部はシーケンサを有し、前記シーケンサによって前記周波数の制御を行うことを特徴とする成膜方法。
【００３２】
（１７）上記（１４）において、
前記第１のタイミングと前記第２のタイミングとの間に第３のタイミングを有し、前記第３のタイミングに、前記第１及び第２のカソードに交流電圧が印加され、且つ前記第１及び第２のアノードの両方に前記第１の電圧を印加することにより、前記チャンバー内で前記原料ガスをプラズマ状態として前記基板に加速衝突させて成膜することを特徴とする成膜方法。
【００３３】
（１８）チャンバー内に配置された第１及び第２のアノードと第１及び第２のカソードを有するプラズマＣＶＤ装置を用いて基板に成膜する成膜方法において、
前記チャンバー内に前記基板を、その一方の面が前記第１のアノード及び前記第１のカソードに対向するように、且つその他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置し、
第１のタイミングに、前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加することにより、前記チャンバー内で原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
第３のタイミングに、前記第１及び第２のアノードの両方に前記第１の電圧を印加することにより、前記チャンバー内で前記原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
第２のタイミングに、前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加することにより、前記チャンバー内で前記原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
前記第１乃至第３のタイミングに前記第１及び第２のカソードに交流電圧が印加されており、
前記第２の電圧は０Ｖであり、前記第１の電圧は前記第２の電圧より大きいことを特徴とする成膜方法。
【００３４】
（１９）上記（１７）または（１８）において、
前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すことを特徴とする成膜方法。
（２０）上記（１７）または（１８）において、
前記制御部は、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上１００Ｈｚ以下の範囲の周波数で繰り返し、
前記制御部はシーケンサを有し、前記シーケンサによって前記周波数の制御を行うことを特徴とする成膜方法。
【００３５】
（２１）上記（１４）乃至（２０）のいずれか一項において、
前記第２の電圧は、前記第１の電圧の１〜５０％（好ましくは１０〜３０％）の電圧であることを特徴とする成膜方法。
【００３６】
（２２）チャンバー内に配置された第１及び第２のアノードと第１及び第２のカソードを有するプラズマＣＶＤ装置を用いて基板に成膜する成膜方法において、
前記チャンバー内に前記基板を、その一方の面が前記第１のアノード及び前記第１のカソードに対向するように、且つその他方の面が前記第２のアノード及び前記第２のカソードに対向するように配置し、
第１のタイミングに、前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加することにより、前記チャンバー内で原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
第２のタイミングに、前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加することにより、前記チャンバー内で前記原料ガスをプラズマ状態として前記基板に加速衝突させて成膜し、
前記第１及び第２のタイミングに前記第１及び第２のカソードに交流電圧が印加されており、
前記第２の電圧は０Ｖであり、前記第１の電圧は前記第２の電圧より大きく、
前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すことを特徴とする成膜方法。
【００３７】
（２３）非磁性基板上に少なくとも磁性層を形成した後に炭素が主成分である保護層を形成する磁気記録媒体の製造方法において、
上記（１４）乃至（２２）のいずれか一項に記載の成膜方法により保護層を形成することを特徴とする磁気記録媒体の製造方法。
【発明の効果】
【００３８】
本発明の一態様によれば、被成膜基板の両側でプラズマを生成させてもプラズマの相互干渉を抑制できるプラズマＣＶＤ装置、磁気記録媒体の製造方法または成膜方法を提供することができる。
また、本発明の一態様によれば、プラズマの相互干渉を抑制できるプラズマＣＶＤ装置、磁気記録媒体の製造方法または成膜方法をより安価に提供することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一態様に係るプラズマＣＶＤ装置を模式的に示す断面図である。
【図２】（Ａ）は第１のアノード電極１０４ａに印加される電圧と時間の関係、（Ｂ）は第２のアノード電極１０４ｂに印加される電圧と時間の関係を示す第１の制御によるタイミングチャート、（Ｃ）は第２のアノード電極１０４ｂに印加される電圧と時間の関係、（Ｄ）は第１のアノード電極１０４ａに印加される電圧と時間の関係を示す第２の制御によるタイミングチャートである。
【図３】（Ａ）は第２のアノード電極１０４ｂに印加される電圧と時間の関係、（Ｂ）は第１のアノード電極１０４ａに印加される電圧と時間の関係を示す第３の制御によるタイミングチャート、（Ｃ）は第２のアノード電極１０４ｂに印加される電圧と時間の関係、（Ｄ）は第１のアノード電極１０４ａに印加される電圧と時間の関係を示す第４の制御によるタイミングチャートである。
【図４】（Ａ）は図１に示すプラズマ処理装置を用いて被成膜基板１にＤＬＣ膜１０を成膜した写真、（Ｂ）は（Ａ）に示す被成膜基板１上に成膜されたＤＬＣ膜１０の膜厚を模式的に示す断面図である。
【図５】（Ａ）は図１に示すプラズマ処理装置を用いて被成膜基板１にＤＬＣ膜１１を成膜した写真、（Ｂ）は（Ａ）に示す被成膜基板１上に成膜されたＤＬＣ膜１１の膜厚を模式的に示す断面図である。
【図６】（Ａ）は第１のアノードコーン１０４ａに印加される電圧と時間の関係を示すタイミングチャート、（Ｂ）は第２のアノードコーン１０４ｂに印加される電圧と時間の関係を示すタイミングチャートである。
【図７】従来のプラズマＣＶＤ装置を模式的に示すブロック図である。
【図８】図７に示すプラズマＣＶＤ装置の陽極に印加する電圧と時間の関係を示すタイミングチャートである。
【発明を実施するための形態】
【００４０】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００４１】
＜プラズマＣＶＤ装置＞
図１は、本発明の一態様に係るプラズマＣＶＤ装置を模式的に示す断面図である。このプラズマＣＶＤ装置は被成膜基板（例えばディスク基板）１に対して左右対称の構造を有しており、被成膜基板１の両面に同時に成膜可能な装置である。
【００４２】
プラズマＣＶＤ装置はチャンバー１０２を有しており、このチャンバー１０２内には、例えばタンタルからなるフィラメント状の第１及び第２のカソード電極（第１及び第２のカソードフィラメント）１０３ａ，１０３ｂが形成されている。第１及び第２のカソードフィラメント１０３ａ，１０３ｂそれぞれの両端はチャンバー１０２の外部に位置する第１及び第２のカソード電源（第１及び第２の交流電源）１０５ａ，１０５ｂに電気的に接続されており、第１及び第２のカソード電源１０５ａ，１０５ｂはチャンバー１０２に対して絶縁された状態で配置されている。第１及び第２のカソード電源１０５ａ，１０５ｂとしては例えば０〜５０Ｖ、１０〜５０Ａ（アンペア）の電源を用いることができる。第１及び第２のカソード電源１０５ａ，１０５ｂの一端はアース１０６に電気的に接続されている。
【００４３】
チャンバー１０２内には、第１及び第２のカソードフィラメント１０３ａ，１０３ｂそれぞれの周囲を囲むようにロート状の形状を有する第１及び第２のアノード電極（第１及び第２のアノードコーン）１０４ａ，１０４ｂが配置されており、第１及び第２のアノードコーン１０４ａ，１０４ｂそれぞれはスピーカーのような形状とされている。
【００４４】
第１のアノードコーン１０４ａは第１のスイッチ１２１ａを介して第１のアノード電源（第１のＤＣ（直流）電源）１０７ａに電気的に接続されており、第１のＤＣ電源１０７ａはチャンバー１０２に対して絶縁された状態で配置されている。第１のＤＣ電源１０７ａのプラス電位側が第１のスイッチ１２１ａを介して第１のアノードコーン１０４ａに電気的に接続されており、第１のＤＣ電源１０７ａのマイナス電位側がアース１０６に電気的に接続されている。
【００４５】
第２のアノードコーン１０４ｂは第２のスイッチ１２１ｂを介して第２のアノード電源（第２のＤＣ（直流）電源）１０７ｂに電気的に接続されており、第２のＤＣ電源１０７ｂはチャンバー１０２に対して絶縁された状態で配置されている。第２のＤＣ電源１０７ｂのプラス電位側が第２のスイッチ１２１ｂを介して第２のアノードコーン１０４ｂに電気的に接続されており、第２のＤＣ電源１０７ｂのマイナス電位側がアース１０６に電気的に接続されている。
【００４６】
第１及び第２のスイッチ１２１ａ，１２１ｂ、第１及び第２のＤＣ電源１０７ａ，１０７ｂそれぞれは、図示せぬ制御部によって制御される。これにより、第１及び第２のアノードコーン１０４ａ，１０４ｂそれぞれに印加される電圧が制御される。なお、第１及び第２のＤＣ電源１０７ａ，１０７ｂとしては例えば０〜５００Ｖ、０〜７．５Ａ（アンペア）の電源を用いることができる。
【００４７】
上記の制御部は、例えば以下の第１〜第４の制御を行うものである。また、制御部はシーケンサを有しているとよい。
【００４８】
［第１の制御：図２（Ａ），（Ｂ）］
第１の制御は、第１のタイミングに、第１の直流電源によって第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加するように制御し、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すものである。第２の電圧は０Ｖであり、第１の電圧は第２の電圧より大きい。
【００４９】
以下に具体的に説明する。
図２（Ａ）は第１のアノード電極１０４ａに印加される電圧と時間の関係を示すタイミングチャートであり、図２（Ｂ）は第２のアノード電極１０４ｂに印加される電圧と時間の関係を示すタイミングチャートである。
【００５０】
第１の制御は、図２（Ａ），（Ｂ）に示す０．００〜０．０２秒である第１のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１のアノード電極１０４ａに第１の電圧である０Ｖを印加しながら第２のアノード電極１０４ｂに第２の電圧である７５Ｖを印加し、図２（Ａ），（Ｂ）に示す０．０２〜０．０４秒である第２のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１のアノード電極１０４ａに第２の電圧である７５Ｖを印加しながら第２のアノード電極１０４ｂに第１の電圧である０Ｖを印加し、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すものである。なお、シーケンサが周波数制御を行うとよく、その場合の周波数は１０〜１００Ｈｚの範囲が好ましい。
【００５１】
上記の第１の制御によれば、被成膜基板１の両側で同時にプラズマを生成させることがなく、常に被成膜基板１の一方側でのみプラズマを生成させるため、プラズマの相互干渉を抑制することができる。従って、面内均一性良く膜を形成することができる。さらに、１０Ｈｚ以上４００ｋＨｚ以下の範囲の周波数で電圧印加を行うため、プラズマＣＶＤ装置をより安価に製造することができる。
【００５２】
［第２の制御：図２（Ｃ），（Ｄ）］
第２の制御は、第１のタイミングに、第１の直流電源によって第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加するように制御する。第２の電圧は０Ｖより大きく、第１の電圧は第２の電圧より大きい。なお、第２の電圧は、第１の電圧の１〜５０％（好ましくは１０〜３０％）の電圧であることが好ましい。
【００５３】
なお、第２の制御は、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すことが好ましく、前記第１及び第２のアノードの両方同時に前記第１の電圧が印加されることがなく、前記第１及び第２のアノードの両方同時に前記第２の電圧が印加されることがないことが好ましい。
【００５４】
以下に具体的に説明する。
図２（Ｃ）は第２のアノード電極１０４ｂに印加される電圧と時間の関係を示すタイミングチャートであり、図２（Ｄ）は第１のアノード電極１０４ａに印加される電圧と時間の関係を示すタイミングチャートである。
【００５５】
第２の制御は、図２（Ｃ），（Ｄ）に示す０．００〜０．０２秒である第１のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１のアノード電極１０４ａに第１の電圧である７５Ｖを印加しながら第２のアノード電極１０４ｂに第２の電圧である１０Ｖを印加し、図２（Ｃ），（Ｄ）に示す０．０２〜０．０４秒である第２のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１のアノード電極１０４ａに第２の電圧である１０Ｖを印加しながら第２のアノード電極１０４ｂに第１の電圧である７５Ｖを印加し、前記第１のタイミング及び前記第２のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すものである。なお、シーケンサが周波数制御を行うとよく、その場合の周波数は１０〜１００Ｈｚの範囲が好ましい。
【００５６】
上記の第２の制御によれば、常に被成膜基板１の一方側でのみ強いプラズマを生成させ、被成膜基板１の他方側では弱いプラズマを生成させるため、プラズマの相互干渉を抑制することができる。従って、面内均一性良く膜を形成することができる。また、１０Ｈｚ以上４００ｋＨｚ以下の範囲の周波数で電圧印加を行うため、プラズマＣＶＤ装置をより安価に製造することができる。
【００５７】
［第３の制御：図３（Ａ），（Ｂ）］
第３の制御は、第１のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加し、前記第１のタイミングと前記第２のタイミングとの間に第３のタイミングを有し、前記第３のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの両方に前記第１の電圧を印加するように制御する。第２の電圧は０Ｖであり、第１の電圧は第２の電圧より大きい。なお、第２の電圧は、第１の電圧の１〜５０％（好ましくは１０〜３０％）の電圧であることが好ましい。
【００５８】
なお、第２の制御は、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すことが好ましい。
【００５９】
以下に具体的に説明する。
図３（Ａ）は第２のアノード電極１０４ｂに印加される電圧と時間の関係を示すタイミングチャートであり、図３（Ｂ）は第１のアノード電極１０４ａに印加される電圧と時間の関係を示すタイミングチャートである。
【００６０】
第３の制御は、図３（Ａ），（Ｂ）に示す０．０１〜０．０２秒である第１のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１のアノード電極１０４ａに第１の電圧である７５Ｖを印加しながら第２のアノード電極１０４ｂに第２の電圧である０Ｖを印加し、図３（Ａ），（Ｂ）に示す０．０２〜０．０３秒である第３のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１及び第２のアノード電極１０４ａ，１０４ｂの両方に第１の電圧である７５Ｖを印加し、図３（Ａ），（Ｂ）に示す０．０３〜０．０４秒である第２のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１のアノード電極１０４ａに第２の電圧である０Ｖを印加しながら第２のアノード電極１０４ｂに第１の電圧である７５Ｖを印加し、図３（Ａ），（Ｂ）に示す０．０４〜０．０５秒である第３のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１及び第２のアノード電極１０４ａ，１０４ｂの両方に第１の電圧である７５Ｖを印加し、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すものである。なお、シーケンサが周波数制御を行うとよく、その場合の周波数は１０〜１００Ｈｚの範囲が好ましい。
【００６１】
上記の第３の制御によれば、被成膜基板１の一方側でのみプラズマを生成させるタイミングを設けることによりプラズマの相互干渉を抑制することができる。従って、面内均一性良く膜を形成することができる。また、１０Ｈｚ以上４００ｋＨｚ以下の範囲の周波数で電圧印加を行うため、プラズマＣＶＤ装置をより安価に製造することができる。
【００６２】
［第４の制御：図３（Ｃ），（Ｄ）］
第４の制御は、第１のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に第１の電圧を印加しながら前記第１及び第２のアノードの他方に第２の電圧を印加し、第２のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの一方に前記第２の電圧を印加しながら前記第１及び第２のアノードの他方に前記第１の電圧を印加し、前記第１のタイミングと前記第２のタイミングとの間に第３のタイミングを有し、前記第３のタイミングに、前記第１の直流電源によって前記第１及び第２のアノードの両方に前記第１の電圧を印加するように制御する。第２の電圧は０Ｖより大きく、前記第１の電圧は前記第２の電圧より大きい。なお、第２の電圧は、第１の電圧の１〜５０％（好ましくは１０〜３０％）の電圧であることが好ましい。
【００６３】
なお、第２の制御は、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すことが好ましい。
【００６４】
以下に具体的に説明する。
図３（Ｃ）は第２のアノード電極１０４ｂに印加される電圧と時間の関係を示すタイミングチャートであり、図３（Ｄ）は第１のアノード電極１０４ａに印加される電圧と時間の関係を示すタイミングチャートである。
【００６５】
第４の制御は、図３（Ｃ），（Ｄ）に示す０．０１〜０．０２秒である第１のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１のアノード電極１０４ａに第１の電圧である７５Ｖを印加しながら第２のアノード電極１０４ｂに第２の電圧である１０Ｖを印加し、図３（Ｃ），（Ｄ）に示す０．０２〜０．０３秒である第３のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって、第１及び第２のアノード電極１０４ａ，１０４ｂの両方に第１の電圧である７５Ｖを印加し、図３（Ｃ），（Ｄ）に示す０．０３〜０．０４秒である第２のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって、第１のアノード電極１０４ａに第２の電圧である１０Ｖを印加しながら第２のアノード電極１０４ｂに第１の電圧である７５Ｖを印加し、図３（Ｃ），（Ｄ）に示す０．０４〜０．０５秒である第３のタイミングに、第１及び第２のＤＣ電源１０７ａ，１０７ｂによって第１及び第２のアノード電極１０４ａ，１０４ｂの両方に第１の電圧である７５Ｖを印加し、前記第１のタイミング、前記第３のタイミング、前記第２のタイミング及び前記第３のタイミングを１０Ｈｚ以上４００ｋＨｚ以下（好ましくは１０Ｈｚ以上１ｋＨｚ未満）の範囲の周波数で繰り返すものである。なお、シーケンサが周波数制御を行うとよく、その場合の周波数は１０〜１００Ｈｚの範囲が好ましい。
【００６６】
上記の第４の制御によれば、被成膜基板１の一方側に強いプラズマを生成させ、被成膜基板１の他方側に弱いプラズマを生成させるタイミングを設けることにより、プラズマの相互干渉を抑制することができる。従って、面内均一性良く膜を形成することができる。また、１０Ｈｚ以上４００ｋＨｚ以下の範囲の周波数で電圧印加を行うため、プラズマＣＶＤ装置をより安価に製造することができる。
【００６７】
チャンバー１０２内には被成膜基板１が配置されており、この被成膜基板１は第１及び第２のカソードフィラメント１０３ａ，１０３ｂ及び第１及び第２のアノードコーン１０４ａ，１０４ｂに対向するように配置されている。詳細には、第１及び第２のカソードフィラメント１０３ａ，１０３ｂは第１及び第２のアノードコーン１０４ａ，１０４ｂの内周面の中央部付近で包囲されており、第１及び第２のアノードコーン１０４ａ，１０４ｂは、その最大内径側を被成膜基板１に向けて配置されている。
【００６８】
被成膜基板１は、図示しないホルダー（保持部）および図示しないトランスファー装置（ハンドリングロボットあるいはロータリインデックスデーブル）により、図示の位置に、順次供給されるようになっている。
【００６９】
被成膜基板１はイオン加速用電源としてのバイアス電源（ＤＣ電源，直流電源）１１２に電気的に接続されており、このＤＣ電源１１２はチャンバー１０２に対して絶縁された状態で配置されている。このＤＣ電源１１２のマイナス電位側が被成膜基板１に電気的に接続されており、ＤＣ電源１１２のプラス電位側がアース１０６に電気的に接続されている。ＤＣ電源１１２としては例えば０〜１５００Ｖ、０〜１００ｍＡ（ミリアンペア）の電源を用いることができる。
【００７０】
チャンバー１０２内には、第１のカソードフィラメント１０３ａ及び第１のアノードコーン１０４ａそれぞれと被成膜基板１との間の空間を覆うように第１のプラズマウォール１０８ａが配置され、且つ第２のカソードフィラメント１０３ｂ及び第２のアノードコーン１０４ｂそれぞれと被成膜基板１との間の空間を覆うように第２のプラズマウォール１０８ｂが配置されている。
【００７１】
第１及び第２のプラズマウォール１０８ａ，１０８ｂそれぞれは、フロート電位（図示せず）に電気的に接続されており、チャンバー１０２に対して絶縁された状態で配置されている。また、第１及び第２のプラズマウォール１０８ａ，１０８ｂは円筒形状又は多角形状を有している。
【００７２】
第１及び第２のプラズマウォール１０８ａ，１０８ｂそれぞれの被成膜基板１側の端部には膜厚補正板１１８ａ，１１８ｂが設けられており、膜厚補正板１１８ａ，１１８ｂは前記フロート電位に電気的に接続されている。膜厚補正板１１８ａ，１１８ｂにより被成膜基板１の外周部分に成膜される膜の厚さを制御することができる。
【００７３】
チャンバー１０２の外側には第１及び第２のネオジウム磁石１０９ａ，１０９ｂが配置されている。第１及び第２のネオジウム磁石１０９ａ，１０９ｂは例えば円筒形状又は多角形状を有しており、円筒形又は多角形の内径の中心は磁石中心となり、この磁石中心は第１及び第２のカソードフィラメント１０３ａ，１０３ｂの略中心及び被成膜基板１の略中心それぞれと対向するように位置している。第１及び第２のネオジウム磁石１０９ａ，１０９ｂそれぞれは、その磁石中心の磁力が５０Ｇ（ガウス）以上２００Ｇ以下であることが好ましく、より好ましくは５０Ｇ以上１５０Ｇ以下である。磁石中心の磁力を２００Ｇ以下とする理由は、ネオジウム磁石では磁石中心の磁力を２００Ｇまで高めるのが製造上の限界であるからである。また、磁石中心の磁力を１５０Ｇ以下とするのがより好ましい理由は、磁石中心の磁力を１５０Ｇ超とすると磁石を作るコストが増大するからである。
【００７４】
また、プラズマＣＶＤ装置はチャンバー１０２内を真空排気する真空排気機構（図示せず）を有している。また、プラズマＣＶＤ装置はチャンバー１０２内に成膜原料ガスを供給するガス供給機構（図示せず）を有している。
【００７５】
＜成膜方法＞
図１に示すプラズマＣＶＤ装置を用いて被成膜基板１にＤＬＣ(Diamond Like Carbon)膜を成膜する方法について説明する。
【００７６】
まず、前記真空排気機構を起動させ、チャンバー１０２の内部を所定の真空状態とし、チャンバー１０２の内部に前記ガス導入機構によって成膜原料ガスとして例えばトルエン（Ｃ７Ｈ８）ガスを導入する。チャンバー１０２内が所定の圧力になった後、第１及び第２のカソードフィラメント１０３ａ，１０３ｂそれぞれに第１及び第２のカソード電源１０５ａ，１０５ｂによって交流電流を供給することにより第１及び第２のカソードフィラメント１０３ａ，１０３ｂが加熱される。
【００７７】
また、被成膜基板１にＤＣ電源１１２によって直流電流を供給する。また、第１及び第２のＤＣ電源１０７ａ，１０７ｂそれぞれから第１及び第２のスイッチ１２１ａ，１２１ｂを介して第１及び第２のアノードコーン１０４ａ，１０４ｂそれぞれに直流電流を供給する。この際、第１及び第２のアノードコーン１０４ａ，１０４ｂそれぞれに印加される電圧は、制御部によって、前述した図２（Ａ），（Ｂ）に示す第１の制御、図２（Ｃ），（Ｄ）に示す第２の制御、図３（Ａ），（Ｂ）に示す第３の制御または図３（Ｃ），（Ｄ）に示す第４の制御のいずれかのように制御される。
【００７８】
第１及び第２のカソードフィラメント１０３ａ，１０３ｂの加熱によって、第１及び第２のカソードフィラメント１０３ａ，１０３ｂそれぞれから第１及び第２のアノードコーン１０４ａ，１０４ｂそれぞれに向けて多量の電子が放出され、第１及び第２のカソードフィラメント１０３ａ，１０３ｂそれぞれと第１及び第２のアノードコーン１０４ａ，１０４ｂそれぞれとの間でグロー放電が開始される。多量の電子によってチャンバー１０２の内部の成膜原料ガスとしてのトルエンガスがイオン化され、プラズマ状態とされる。この際、第１及び第２のネオジウム磁石１０９ａ，１０９ｂそれぞれによって第１及び第２のカソードフィラメント１０３ａ，１０３ｂそれぞれの近傍に位置するトルエンガスをプラズマ化する領域に磁場が発生されているので、この磁場によってプラズマを高密度化することができ、イオン化効率を向上させることができる。そして、プラズマ状態の成膜原料分子は、被成膜基板１のマイナス電位によって直接に加速されて、被成膜基板１の方向に向かって飛走して、被成膜基板１の表面に付着される。これにより、被成膜基板１には薄いＤＬＣ膜が形成される。この際、被成膜基板１の表面では下記式（１）の反応が起きている。
【００７９】
Ｃ７Ｈ８＋ｅ− → ＣａＨｂ ＋ｘＨ２↑  ・・・（１）
【００８０】
次に、図１に示すプラズマＣＶＤ装置を用いた磁気記録媒体の製造方法について説明する。
【００８１】
まず、非磁性基板上に少なくとも磁性層を形成した被成膜基板を用意し、この被成膜基板を保持部に保持させる。次いで、チャンバー１０２内で所定の真空条件下に加熱された第１及び第２のカソードフィラメント１０３ａ，１０３ｂそれぞれと第１及び第２のアノードコーン１０４ａ，１０４ｂそれぞれとの間の放電により原料ガスをプラズマ状態とし、このプラズマを前記保持部に保持された被成膜基板の表面に加速衝突させる。これにより、この被成膜基板の表面には炭素が主成分である保護層が形成される。
【００８２】
上記実施の形態によれば、被成膜基板１の両側でプラズマを生成させて被成膜基板１の両面に成膜させるプラズマＣＶＤ装置、成膜方法及び磁気記録媒体の製造方法であっても、プラズマの相互干渉を抑制することにより、被成膜基板１の両面に成膜された膜の面内均一性を良くすることができる。
【実施例】
【００８３】
（実施例１）
図４（Ａ）は、図１に示すプラズマ処理装置を用いて被成膜基板１にＤＬＣ膜１０を成膜した写真であり、図４（Ｂ）は、図４（Ａ）に示す被成膜基板１上に成膜されたＤＬＣ膜１０の膜厚を模式的に示す断面図である。図６（Ａ）は第１のアノードコーン１０４ａに印加される電圧と時間の関係を示すタイミングチャートであり、図６（Ｂ）は第２のアノードコーン１０４ｂに印加される電圧と時間の関係を示すタイミングチャートである。
【００８４】
図４（Ａ），（Ｂ）に示すＤＬＣ膜１０を成膜した際の条件は以下のとおりである。
成膜装置：図１に示すプラズマＣＶＤ装置
被成膜基板１：メタル層付きガラスディスク
出発原料：高純度トルエン
ガス流量：３．０ｓｃｃｍ
圧力    ：０．３Ｐａ
成膜時間：２ｓｅｃ×５回
カソードフィラメント１０３ａ，１０３ｂ：タンタルフィラメント
交流電源１０５ａ，１０５ｂの出力：２３０Ｗ
ＤＣ電源１０７ａ，１０７ｂの電流：１６５０ｍＡ
ＤＣ電源１０７ａ，１０７ｂの電圧：最大９５Ｖ，最小１０Ｖ
周波数  ：２０Ｈｚ
第１及び第２のアノードコーン１０４ａ，１０４ｂへの電圧制御：図６（Ａ），（Ｂ）
ＤＣ電源１１２の電圧：２５０Ｖ
【００８５】
（比較例１）
図５（Ａ）は、図１に示すプラズマ処理装置を用いて被成膜基板１にＤＬＣ膜１１を成膜した写真であり、図５（Ｂ）は、図５（Ａ）に示す被成膜基板１上に成膜されたＤＬＣ膜１１の膜厚を模式的に示す断面図である。
【００８６】
図５（Ａ），（Ｂ）に示すＤＬＣ膜１１を成膜した際の条件は以下のとおりである。
成膜装置：図１に示すプラズマＣＶＤ装置
被成膜基板１：メタル層付きガラスディスク
出発原料：高純度トルエン
ガス流量：３．０ｓｃｃｍ
圧力    ：０．３Ｐａ
成膜時間：２ｓｅｃ×５回
カソードフィラメント１０３ａ，１０３ｂ：タンタルフィラメント
交流電源１０５ａ，１０５ｂの出力：２３０Ｗ
ＤＣ電源１０７ａ，１０７ｂの電流：１６５０ｍＡ
ＤＣ電源１０７ａ，１０７ｂの電圧：９５Ｖ一定
ＤＣ電源１１２の電圧：２５０Ｖ
【００８７】
上記の比較例では、図５（Ｂ）に示すように、被成膜基板１の外周付近のＤＬＣ膜１１の膜厚が厚くなったのに対し、上記の実施例１では、図４（Ｂ）に示すように、被成膜基板１の外周付近のＤＬＣ膜１０の膜厚がほぼ一定になった。従って、被成膜基板１の両側でプラズマを生成させてもプラズマの相互干渉を抑制できることが確認された。
【符号の説明】
【００８８】
１    被成膜基板
１０，１１  ＤＬＣ膜
１０２    チャンバー
１０３ａ  第１のカソード電極（第１のカソードフィラメント）
１０３ｂ  第２のカソード電極（第２のカソードフィラメント）
１０４ａ  第１のアノード電極（第１のアノードコーン）
１０４ｂ  第２のアノード電極（第２のアノードコーン）
１０５ａ  第１のカソード電源（第１の交流電源）
１０５ｂ  第２のカソード電源（第２の交流電源）
１０６    アース電源
１０７ａ  第１のアノード電源（第１のＤＣ（直流）電源）
１０７ｂ  第２のアノード電源（第２のＤＣ（直流）電源）
１０８ａ  第１のプラズマウォール
１０８ｂ  第２のプラズマウォール
１１８ａ，１１８ｂ  膜厚補正板
１０９ａ  第１のネオジウム磁石
１０９ｂ  第２のネオジウム磁石
１１２    バイアス電源（ＤＣ電源，直流電源）
１２１ａ  第１のスイッチ
１２１ｂ  第２のスイッチ
【図１】
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【図２】
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【図３】
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【図６】
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【図７】
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【図８】
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【図４】
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【図５】
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