(57)【要約】【課題】高電圧駆動素子の為のＳｉＣ基板において低コスト化が課題となっている。【解決手段】ＳｉＣ結晶の使用量を最小限にするため、種基板に水素イオン注入層を形成しその表面とサファイア基板の上に形成したＧａＮの薄膜層の表面とを貼り合せ、その後種基板を剥離、分離する。サファイア基板のＳｉＣ薄膜上にエピタキシャル成長でＳｉＣ層を形成する。ＳｉＣ層にＭＯＳＦＥＴ素子等を形成した後、素子面にガラス基板を紫外線剥離可能な材料を介して貼り合わせる。その後にサファイア基板とＧａＮ層をレーザで除去し、ＳｉＣ層の面をメタライズしてヒートシンクを貼りつけ、その状態でガラス面に紫外線を照射し、ガラス基板を除去する。これによりヒートシンク上にＳｉＣ素子が形成される。種基板は分離後表面を研磨し再利用できる。種基板の使用量は、水素イオンを注入した分と研磨に必要な分だけで極微量である。【選択図】図７
2014057035.tif 000002
【特許請求の範囲】
【請求項１】
第１の化合物半導体を用いた半導体装置の製造方法であって、
第１の化合物半導体からなる種結晶基板の表層部にイオン注入を行うイオン注入工程と、
ベース基板又は該ベース基板の表面に第２の化合物半導体層を形成してなる基板又は該ベース基板の表面に第２の化合物半導体層と第１の薄膜層を形成してなる基板を第１基板とし、該第１基板の表面と、前記イオン注入工程によりイオン注入がされた前記表層部の表面と、を貼り合わせる第１接合工程と、
前記イオン注入工程によりイオン注入がされた前記表層部を種結晶基板から剥離させる切断工程と、
前記切断工程により剥離された前記第１の化合物半導体層に、Ｐ型領域及びＮ型領域の少なくとも１つ又はショットキー膜を形成すると共に電極を形成することによって半導体素子を形成する半導体素子形成工程と、
前記半導体素子形成工程により形成された半導体素子の表面と、第２基板の表面とを貼り合わせる第２接合工程と、
前記第２接合工程の後に前記第１基板を除去する第１基板除去工程と、
前記第１基板除去工程により前記第１基板が除去された表面と第３の基板とを貼り合わせ、その後前記第２基板を除去する第２基板除去工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
第１の化合物半導体を用いた半導体装置の製造方法であって、
第１の化合物半導体からなる種結晶基板の表層部にイオン注入を行うイオン注入工と、
ベース基板又は該ベース基板の表面に第２の化合物半導体層を形成してなる基板又は該ベース基板の表面に第２の化合物半導体層と第１の薄膜層を形成してなる基板を第１基板とし、該第１基板の表面と、前記イオン注入工程によりイオン注入がされた前記表層部の表面と、を貼り合わせる第１接合工程と、
前記イオン注入工程によりイオン注入がされた前記表層部を種結晶基板から剥離させる切断工程と、
前記切断工程により剥離された前記第１の化合物半導体層に、第３の化合物半導体を形成しその第３の化合物半導体層にＰ型領域及びＮ型領域の少なくとも１つを形成すると共に電極を形成することによって半導体素子を形成する半導体素子形成工程と、
前記半導体素子形成工程により形成された半導体素子の表面と、第２基板の表面とを貼り合わせる第２接合工程と、
前記第２接合工程の後に前記第１基板を除去する第１基板除去工程と、
前記第１基板除去工程により前記第１基板が除去された表面と第３の基板とを貼り合わせ、その後前記第２基板を除去する第２基板除去工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体素子形成工程を行う前に、剥離された前記第１の化合物半導体層上に更に前記第１の化合物半導体層を形成し、第１の化合物半導体層を所定の厚さとする増膜工程を備える請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１接合を行う前に、前記イオン注入工程によりイオン注入がされた前記表層部の表面に第２の化合物半導体層を形成し又は第１の薄膜層と第２の化合物半導体層とを形成する工程を備える請求項１乃至３に記載の半導体装置の製造方法。
【請求項５】
前記第２基板除去工程は、前記半導体素子を分離して実装基板に装着した後に前記第２基板を除去する請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記ベース基板はサファイア基板であり、前記第２の化合物半導体はＧａ系化合物半導体である請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１基板除去工程は、前記サファイア基板の前記Ｇａ系化合物半導体が形成された表面にレーザ光を照射することにより前記第１基板を除去する請求項６記載の半導体装置の製造方法。
【請求項８】
前記第２基板は透明ガラスであり、
前記第２接合工程は、前記半導体素子の表面に光により剥離される材料を用いた接着層を形成した後、該接着層を介して前記第２基板の表面と貼り合わせ、
前記第２基板除去工程は、光を照射することによって前記第２基板を除去する、
請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第１の化合物半導体は炭化ケイ素ＳｉＣである、請求項１乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記第３の化合物半導体は窒化ガリウムＧａＮである、請求項２乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第３の基板はヒートシンク材料である、請求項１乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第１の薄膜は窒化アルミである、請求項１乃至１１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明はパワー系化合物半導体、とりわけＳｉＣ基板を用いる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】図１において、従来から公表されている単結晶炭化ケイ素（ＳｉＣ）基板に形成する縦構造のＭＯＳＦＥＴの断面を示す。図１−ａはＳｉＣ基板１を示す。ＳｉＣ基板１はＳｉＣベース基板２とＳｉＣがエピタキシャル成長されたドリフト層６から成っている。ＳｉＣベース基板は高い不純物濃度（Ｎ＋＋）を有する領域でＳｉＣ基板を製造する時に添加する不純物濃度で決まるものであり、厚さは２００μｍ程度である。ＳｉＣエピタキシャル成長ドリフト層６はベース基板の上にエピタキシャル成長する時の濃度で決まり低濃度（Ｎ−）で、１０μｍ程度の厚さとなっている。図１−ｂはその基板に形成した縦構造のＭＯＳＦＥＴの断面図である。表面側にソース部１１、ドレイン部１２、ゲート電極１３、ゲート膜１４、Ｐウエル１５を設けて、ドレイン部１２は縦方向に電流パス１６を設け、ドレイン電極１９から電流をとる公知の構造である。ＮチャンネルＭＯＳＦＥＴの事例では、ＳｉＣ基板はＭＯＳＦＥＴ周辺がＮ−層、ソース部１１はＮ＋層、ドレイン部１２はＮ層、チャンネル部がＰ層１５から構成される。図１ｃはＭＯＳＦＥＴがオフの時、すなわちドレインに逆バイアス電圧が印加される場合のＰ層の空乏層の拡がりを表している。事例では、空乏層到達点１８は１０μｍ程度の深さとなっている。この空乏層到達点までのＳｉＣがＮ−層からなるドリフト層６であり、その到達点以上のＳｉＣはＮ＋＋層からなるベース基板部２である。パワーＭＯＳＦＥＴにおいては、ドレイン電極１９から表面のＭＯＳＦＥＴドレイン１２に至る抵抗分であるドリフト抵抗が重要ファクターである。ドリフト抵抗はベース基板２における抵抗分とドリフト層６における抵抗分との合計である。ＳｉＣベース基板２の厚さは、６インチ基板での反りや割れ、欠けなどの作業性を考慮して、２００μｍ程度となっている。【０００３】図２において、ＭＯＳＦＥＴ素子の断面図と実装図を示す。図２−ａは図１−ｂに示した素子と同様である。表面側にゲート電極９、ソース電極１０が形成されている。図２−ｂにおいて、ドレイン電極は素子が形成されている表面側とは反対の背面側（底面）にある。ドリフト抵抗を小さくするために、ＳｉＣベース基板２は素子形成後に４０μｍ程度まで薄くしている。図２−ｂにおける素子のドリフト抵抗は、ベース基板２の部分の電流の経路２９で発生するドリフト抵抗とドリフト層６の部分の電流経路３０で発生するドリフト抵抗との合計である。ドリフト抵抗を出来るだけ小さくするためには、ベース基板の厚さを出来るだけ薄くすることが好ましい。作業性を考えると、ベース基板２とドリフト層２との合計の厚さ５０μｍ程度が薄くするための限界である。この薄肉の基板は、基板の取り扱いに制約があるため、素子に分離す直前になされる。２００μｍ程度から４０μｍ程度へ薄くするのは通常は研磨でなされるが、ＳｉＣが硬いので研磨に時間を要している。図２−ｂにおいて、ゲート、ソースは表側であり、それを外部へ取り出すための電極がゲート電極９、ソース電極１０である。図において、それぞれの電極と素子部のゲートとソースなどとの接続は配線層２０でなされている。図２−ｃはリードフレームへ実装した構造図である。ベース基板部２とドリ��ト層部６とからなるＳｉＣ基板１は５０μｍ程度となっており、この素子がヒートシンク３３に実装されている。素子はリードフレーム３５に装着され、それぞれドレイン電極１９はヒートシンク３３を介してドレインリードフレーム３５に接続され、ゲート電極９はゲートリードフレーム３６へ、ソース電極１０はソースリードフレーム３７へ接続される。これらがパッケージされて最終製品となる。【０００４】図３において、図２−ｂで示したＭＯＳＦＥＴの等価回路図を示す。ＭＯＳＦＥＴはドレイン２２、ソース２１、ゲート２３から成り立っており、ＭＯＳＦＥＴの外部への電極は、ソース電極２４、ドレイン電極２５である。パワー素子で重要なドリフト抵抗は、ベース基板２の部分におけるドリフト抵抗２７、及びドリフト層６の部分におけるドリフト抵抗２８とからなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】ＳｉＣ基板を用いる半導体素子が普及しない理由の一つにコストが低減しない事がある。その原因として、ＳｉＣのインゴットが有効に利用されていないことが挙げられる。図４において、インゴットから素子形成基板に至る工程におけるＳｉＣ基板の厚さの変化を示す。図４−ａはＳｉＣ基板の元となる結晶体であるインゴット４０を示している。円柱状に形状を整えて、直径６インチ（１５０ｍｍ）、厚さ２インチ（５０ｍｍ）にした場合の事例である。インゴット４０から２００μｍ厚のＳｉＣ基板がダイアモンド鋸により切断され、一枚ずつのＳｉＣ基板４１となる。その切断の切り代４２の厚みは１００μｍ程度である。このインゴットから取り出したＳｉＣ部分を本発明では原ＳｉＣと称する。図４−ｂは一枚の基板を示しており、図ではＳｉＣの基板厚さは２００μｍである。この基板を図４−ａから切り出すには、切り代４２のカット層をダイアモンド鋸で切断する手法が一般的に用いられる。すなわち２００μｍの基板を切り出すのに１００μｍの切り代が必要であり、この段階で必要な基板の多くが切り代として捨てられているのが現実である。この状態で表面を研磨加工したのが図１、図２にて使用されるＳｉＣベース基板２である。この基板はＮ＋＋高濃度の基板であり、図２−ａに示した素子形成に使用するにはＮ−の低濃度のＳｉＣ層が必要で、ＳｉＣエピタキシャル成長を１０μｍ程度の厚さまでする必要がある。このエピタキシャル成長されたＳｉＣ部分を、原ＳｉＣと区別する為に、エピタキシャルＳｉＣと呼ぶ。このエピタキシャルＳｉＣがドリフト層６に形成され、その層に素子が形成されている状態を図２ａに示した。図において、ＳｉＣベース基板２の厚さは２００μｍであり、ＳｉＣドリフト層６は１０μｍである。図２−ｂにおいてＳｉＣベース基板２が研磨で薄肉化され４０μｍになった様子を示す。この段階でのＳｉＣ層ベース基板２だけを示したのが図４−ｃである。図４においてインゴットから得られる原ＳｉＣの変化の様子を見ることができる。すなわち図４−ｂにおいて、必要なベース基板（２）となる部分はベース基板４１であり、破線で示す切り代相当部４３は切断時に捨てられる部分である。図４−ｃにおいて、素子工程終了後の素子分離前に行われるベース基板２の薄肉化で薄くなったＳｉＣを抽出した図を示す。ベース基板２は４０μｍと薄くなっており、２００μから１６０μｍ部分が研磨により除去され、図では薄肉化された１６０μｍの相当部４４を示している。このようにインゴットの状態では３００μｍ厚の原ＳｉＣ層のうち最終的には４０μｍだけが有効に使用されている。これは一枚のＳｉＣ素子基板を得るために３００μｍ厚の原ＳｉＣを使用していることを意味している。コストダウンの為には、この使用量を少なくすることが必要である。【０００６】本発明はこの様なＳｉＣインゴット、すなわち原ＳｉＣの有効利用を行うことを課題としている。すなわち、一枚のＳｉＣ基板を得るために原ＳｉＣの使用をできるだけ少なくすることにある。図５はリードフレームに素子を実装した状態を示している。本発明の着眼点の一つは、この実装図において、ＳｉＣベース基板２とヒートシンク３３の重複に着目するものである。図５にお���て、ＳｉＣ基板上のＭＯＳＦＥＴ素子は、メタライズ層に接合されたヒートシンク材３３を介してリードフレーム３５実装されている。図５において、ＳｉＣのＭＯＳＦＥＴ素子の構造を分析してみると、ＳｉＣとして本質的にＭＯＳＦＥＴ構造で必要なのは、Ｎ−層のドリフト層６だけで厚さは１０μｍである。Ｎ＋＋のＳｉＣベース層２は、６インチサイズの基板状態のまま素子形成工程で搬送するために必要な支持台となる層である。他の手段で素子形成工程を通せれば、ＳｉＣベース層２は無用なところである。一般的には，ＳｉＣ厚が１０μｍでは薄すぎて取り扱いができないので、図１、２、３に言及したように２００μｍ程度の厚さとされている。素子を実装する直前に研磨で薄くし、エピタキシャル成長で形成したドリフト層６を含めて厚さ５０μｍ程度としている。また、Ｎ＋＋のベース層２の下のヒートシンク層は、ＳｉＣのＭＯＳＦＥＴ部で発生する局所熱を放熱するために必要な部分である。この事例では５０μｍ厚の銅材料を用いている。このような図５の構造において、本質的に必要なＳｉＣ層（Ｎ−層）であるドリフト層６に着目すると、１０μｍ程度の厚さだけが必要である。図４において厚さ２００μｍの原ＳｉＣの部分は必ずしも必要ではなく、エピタキシャル成長された１０μｍ程度だけか有効に使用されていることになる。原ＳｉＣは、原ＳｉＣにエピタキシャル成長される１０μｍ程度の為に最小限存在すればということが判る。本発明の課題であるＳｉＣインゴット有効利用は、切り代４２の１００μｍ相当部の低減と、基板４１の２００μｍ部のうちＳｉＣエピタキシャル成長に必要なその表層だけ用いようとするものである。【０００７】図４、図５において考察した結果をまとめると、実際には、基板のハンドリング、ＭＯＳＦＥＴを形成する状態でのＳｉＣ層の状態を考えると、インゴットの３００μｍのうち、最終的には原ＳｉＣ層は不要で、エピタキシャル層１０μｍだけが素子形成に必要となる。すなわち製造工程で支持台となる部分が低価格な手段により代用できれば、コストダウンの可能性が大きいということである。課題は、スルーで全体を見て高価格な原ＳｉＣの使用量を出来るだけ少なくすることである。本発明は、個々のステップでは必要な基板や材料をスル−で考えて必要なのか、共用ができないのか、安価な材料で代替できないのか、などの視点から検討をして、ＳｉＣ半導体では一番高価な材料となっているＳｉＣ層の使用量の最小化を図ることを目的としている。このためには、製造工程が複雑になりすぎず、無駄のない構造や作成手法の実現が必要である。
【課題を解決するための手段】
【０００８】以上の課題を解決する為の手段を以下に示す。
１．第１の化合物半導体を用いた半導体装置の製造方法であって、
第１の化合物半導体からなる種結晶基板の表層部にイオン注入を行うイオン注入工程と、
ベース基板又は該ベース基板の表面に第２の化合物半導体層を形成してなる基板又は該ベース基板の表面に第２の化合物半導体層と第１の薄膜層を形成してなる基板を
第１基板とし、該第１基板の表面と、前記イオン注入工程によりイオン注入がされた前記表層部の表面と、を貼り合わせる第１接合工程と、
前記イオン注入工程によりイオン注入がされた前記表層部を種結晶基板から剥離させる切断工程と、
前記切断工程により剥離された前記第１の化合物半導体層に、Ｐ型領域及びＮ型領域の少なくとも１つ又はショットキー膜を形成すると共に電極を形成することによって半導体素子を形成する半導体素子形成工程と、
前記半導体素子形成工程により形成された半導体素子の表面と、第２基板の表面とを貼り合わせる第２接合工程と、
前記第２接合工程の後に前記第１基板を除去する第１基板除去工程と、
前記第１基板除去工程により前記第１基板が除去された表面と第３の基板とを貼り合わせ、その後前記第２基板を除去する第２基板除去工程と、
を備えることを特徴とする半導体装置の製造方法。
２．第１の化合物半導体を用いた半導体装置の製造方法であって、
第１の化合物半導体からなる種結晶基板の表層部にイオン注入を行うイオン注入工程と、
ベース基板又は該ベース基板の表面に第２の化合物半導体層を形成してなる基板又は該ベース基板の表面に第２の化合物半導体層と第１の薄膜層を形成してなる基板を第１基板とし、該第１基板の表面と、前記イオン注入工程によりイオン注入がされた前記表層部の表面と、を貼り合わせる第１接合工程と、
前記イオン注入工程によりイオン注入がされた前記表層部を種結晶基板から剥離させる切断工程と、
前記切断工程により剥離された前記第１の化合物半導体層に、第３の化合物半導体を形成しその第３の化合物半導体層にＰ型領域及びＮ型領域の少なくとも１つを形成すると共に電極を形成することによって半導体素子を形成する半導体素子形成工程と、
前記半導体素子形成工程により形成された半導体素子の表面と、第２基板の表面とを貼り合わせる第２接合工程と、
前記第２接合工程の後に前記第１基板を除去する第１基板除去工程と、
前記第１基板除去工程により前記第１基板が除去された表面と第３の基板とを貼り合わせ、その後前記第２基板を除去する第２基板除去工程と、
を備えることを特徴とする半導体装置の製造方法。
３．前記半導体素子形成工程を行う前に、剥離された前記第１の化合物半導体層上に更に前記第１の化合物半導体層を形成し、第１の化合物半導体層を所定の厚さとする増膜工程を備える前記１．又は２．に記載の半導体装置の製造方法。
４．前記第１接合を行う前に、前記イオン注入工程によりイオン注入がされた前記表層部の表面に第２の化合物半導体層を形成し又は第１の薄膜層と第２の化合物半導体層とを形成する工程を備える請求項１乃至３に記載の半導体装置の製造方法。
５．前記第２基板除去工程は、前記半導体素子を分離して実装基板に装着した後に前記第２基板を除去する前記１．乃至３．のいずれかに記載の半導体装置の製造方法。
６．前記ベース基板はサファイア基板であり、前記第２の化合物半導体はＧａ系化合物半導体である前記１．乃至４．のいずれかに記載の半導体装置の製造方法。
７．前記第１基板除去工程は、前記サファイア基板の前記Ｇａ系化合物半導体が形成された表面にレーザ光を照射することにより前記第１基板を除去する前記５．記載の半導体装置の製造方法。
８．前記第２基板は透明ガラスであり、
前記第２接合工程は、前記半導体素子の表面に光により剥離される材料を用いた接着層を形成した後、該接着層を介して前記第２基板の表面と貼り合わせ、
前記第２基板除去工程は、光を照射することによって前記第２基板を除去する、
前記１．乃至６．のいずれかに記載の半導体装置の製造方法。
９．前記第１の化合物半導体は炭化ケイ素ＳｉＣである、
前記１．乃至７．のいずれかに記載の半導体装置の製造方法。
１０．前記第３の化合物半導体は窒化ガリウムＧａＮである、前記２．乃至８．のいずれかに記載の半導体装置の製造方法。
１１．前記第３の基板はヒートシンク材料である、前記２．乃至９．のいずれかに記載の半導体装置の製造方法。
１２．前記第１の薄膜は窒化アルミである、請求項１乃至１１のいずれかに記載の半導体装置の製造方法。
【発明の効果】
【０００９】高電圧駆動に適したＳｉＣ基板の実用化の期待は大きいが、これまで基板のコストが制約となってその用途の拡大が制限されている。本発明により、ＳｉＣ基板から実装までスル−で見て低コスト化が実現できる。本発明の手段は、ＳｉＣ応用ＭＯＳＦＥＴへの適用、同様にＳｉＣ基板を用いるショットキーバリアダイオードへの適用が可能である。また、ＳｉＣ基板上にＧａＮ（窒化ガリウム）層を形成して製作するＧａＮ素子への適用も可能であり、この画期的なコスト低減を実現する構造は産業界の発展に貢献するものである。
【図面の簡単な説明】
【００１０】
【図１】  公知のＳｉＣ基板とＭＯＳＦＥＴ素子の構造を示す断面図
【図２】  公知のＳｉＣ素子の構造と実装方法の断面図
【図３】  等価回路図
【図４】  ＳｉＣ基板における原ＳｉＣ層の有効利用に関する分析を示す断面図
【図５】  ＳｉＣ素子の実装構造の断面図
【図６】  本発明によるＳｉＣ基板における原ＳｉＣ層の有効利用を説明する断面図
【図７】  本発明による種基板から貼り合せ、ガラス基板、ヒートシンク基板までスル−でウエーハ状態で素子を形成する製造工程の断面図
【図８】  本発明による別の実施例
【図９】  図８によるによるＳｉＣ素子の実装構造の断面図
【図１０】  本発明によるＧａＮ素子への適用実施例
【発明を実施するための形態】
【００１１】本発明の実施する為の形態は、基板形成から素子形成、実装時に用いるヒートシンク材までスル−で見て、簡素な工程及び安価な材料により、高価なＳｉＣ層の使用を最小限にするものである。具体的には、パワー素子においてはヒートシンク部（図５参照）が必須であることに着目し、ヒートシンク部分を支持台としてＳｉＣベース層２を使わずに実装できるようにして、ＳｉＣベース層２の使用を不要にすることである。原ＳｉＣ層はＳｉＣエピタキシャル層を作るために必要分だけあればよいことになる。ＭＯＳＦＥＴのＰＮ不純物層の活性化のためには作成工程において１６００℃以上の高温で処理することが必要である。その為、実装する時には支持台となるヒートシンクをＭＯＳＦＥＴの作成工程においては支持台とすることはできない。この為にＳｉＣエピタキシャル層の支持台としては高温度に耐えるサファイア基板を用いてＭＯＳＦＥＴの作成し、ＭＯＳＦＥＴの作成工程の後には、サファイア基板を剥離し、ヒートシンク材に置き換える手法が考えられる。この置き換え時に、支持台であるサファイア基板の剥離に先立って、反対面である素子面側に安価なガラス基板を貼り合わせ、仮の支持台とする。その状態で、サファイア基板を剥離し、ガラス基板を支持台としてサファイア基板を除去した面にヒートシンク材を貼り合わせる。この状態で支持台はヒートシンク材となるため、ガラス基板は不要になり除去する。このような形態とすることによりＳｉＣの使用は最小限となる。ガラス基板は半導体素子と熱膨張係数を合わせることが好ましく、無アルカリガラスを用いることができる。サファイア基板、ガラス基板は研磨の後に再利用可能である。
【００１２】  具体的な手順としては、ＳｉＣ（第１の化合物半導体）からなるインゴットから、作業性の良い基板厚のＳｉＣ種基板（種結晶基板）を切り出して作成する。この事例で作業性と効率を考えて１ｍｍ厚としている。その表層から、昨今マイクロマシン技術で実用化が始まったスマートカット（登録商標）により、０．５μｍ厚のＳｉＣ層をサファイア基板に移植する。具体的には、種基板の表層から深さに水素イオンを注入してスマートカット層を設け、この表面と、ＧａＮ（第２の化合物半導体）の薄膜層を形成したサファイア基板（ベース基板。ベース基板上に第２の化合物半導体層を形成した基板を第１基板という。）のＧａＮ薄膜面とを貼り合せ、その後約１０００℃で剥離させ、支持台としてのサファイア基板へＳｉＣ片を移すものである。スマートカットで移されるＳｉＣ層は０．５μｍ程度と薄いため、必要に応じて必要な厚さのＳｉＣ層をエピタキシャル成長させ形成する。サファイア基板は最近の発光ダイオード用途で実用化が進んだ、平坦度が良く安価な基板である。また、ＧａＮ薄膜層を介するのは、後にサファイア基板をレーザリフトオフ技術により剥離するのに利用するためである。半導体素子（ＭＯＳＦＥＴ素子）の形成は、サファイア基板の上に形成されているＳｉＣ層に実施される。ＭＯＳＦＥＴの素子形成過程においては、Ｐ型領域及びＮ型領域の活性化のために１６００から１７００℃の高温度に耐える必要があるが、サファイア基板、ＧａＮ層ともに２０００℃以上の融点であり、問題は無い。サファイア基板はこの高温に耐えるベース基板であり、後にＧａＮ層において剥離のし易い材料である。ＭＯＳＦＥＴの素子形成後、最終的には不要となる基板となる透明なガラス材料からなる第２基板（犠牲基板）を接着剤、或いはシ−ト材を介してＭＯＳＦＥＴの形成されている面で貼り合せる。接着剤は紫外線照射により貼りつけたガラス基板が剥離出来る紫外光剥離材料である。ガラス接着後はこのガラス基板が支持台となりハンドリングできるため、サファイア基板を除去することができる。このサファイア基板の除去は、レーザ光を照射してレーザリフトオフにより容易にできる。その後、ＧａＮ薄膜を除去し、その面をメタライズ処理した後熱電導率が良く電気的抵抗の低いヒートシンク部材（第３の基板）を基板状態で貼り合せる。一例として銅材料が挙げられる。接続には、高温半田材料などその後の標準半田づけに耐えられるような材料が好ましい。ヒートシンク基板の貼り合せにより、ガラス基板は支持台としての役割を終了する。ガラス基板側から紫外線を照射することにより接着層を剥離して、ガラス基板は除去される。これにより、ウエーハ状態でヒートシンク材を支持台とするＳｉＣ素子が完了となる。この状態では、ヒートシンク材の上に薄膜ウエーハ状態のＳｉＣ層が搭載され、素子が形成されている。この後は、素子の大きさで切りだして実装基板の上に装着される。この過程で使用したサファイア基板、ガラス基板は、表面を研磨の後、再利用することができる。
【００１３】上記の事例では、犠牲基板となるガラス基板の貼り合せ後、さらに続いてヒートシンク材を貼り合せる事例を示したが、ガラス基板の貼り合せ後、サファイア基板を除去し、ＧａＮ薄膜を除去し、裏面であるその面をメタライズ処理した状態で素子を分離して取り扱うことも可能である。この場合はガラス基板が支持台となっている。ウエーハ状態で素子を分離して、実装基板の上でヒートシンク材に搭載することも可能であり、ヒートシンク無しでそのまま実装基板に搭載することも可能である。搭載の後に、表面のガラス層は紫外線照射して犠牲基板であるガラス層を除去することができる。
【００１４】  図６において、インゴットから素子形成基板に至る工程におけるＳｉＣ基板の厚さの変化を示す。図６−ａはＳｉＣ種基板の元となるインゴット４０の状態を示している。円柱状に形状を整えて直径６インチ（１５０ｍｍ）高さ２インチ（５０ｍｍ）にした場合の事例である。インゴット４０から１ｍｍ厚のＳｉＣ種基板４５がダイヤモンド鋸により切断され、一枚ずつのＳｉＣ基板となる。その切断の切り代３２の厚みは１００μｍ程度である。このインゴットから取り出したＳｉＣ種基板の部分は原ＳｉＣである。図６−ｂは一枚の基板を示しており、図ではＳｉＣの基板厚さは１ｍｍであり、ＳｉＣ種基板４５となるものである。本発明の着想による手法によれば、表層の１μｍだけが剥離されスマートカットで移されるＳｉＣ層５が図６−ｂの破線の一部に示されている。１ｍｍ厚の種基板４５は１μｍ減少するだけで、９００回を越える回数使用することができる。図６−ｃはスマートカットで移されるＳｉＣ層５と、その極薄い原ＳｉＣ膜の上に形成されるエピタキシャル層で厚さ１０μｍのドリフト層６となるエピタキシャルＳｉＣを示している。
【００１５】      図７に本発明の実施例を開示する。図７−ａはＳｉＣ基板の母体であるインゴットを６インチ径、厚さ２インチに加工したものから種基板となる６インチ径、厚さ１ｍｍのＳｉＣ種基板４５を切り出して、表面を研磨し、表面から水素イオンを０．５μｍ程度の深さに注入（イオン注入工程）したものである。水素イオンの注入層をスマートカット層４呼ぶ。その表面側がスマートカットで移されるＳｉＣ層５である。この状態で支持台となる基板である約２００μｍ厚のサファイア基板５０にＧａＮ薄膜層５１（図示せず）を形成した面を貼り合わせた（第１接合工程）状態が図７−ｂである。この後、ＳｉＣ種基板４５とサファイア基板５０と貼り合せた状態で約１０００℃で加熱することによりスマートカット層４で劈開させ両基板を分離し（切断工程）、サファイア基板上のＳｉＣ層５の表面を研磨し、ＳｉＣを１０μｍのエピタキシャル成長させドリフト層６を形成（増膜工程）したのが図７−ｃである。この状態で支持台はサファイア基板となっている。サファイア基板上のエピタキシャルＳｉＣがドリフト層６であり、ドリフト層６にＭＯＳＦＥＴを形成、配線層２０に配線を施した（半導体素子形成工程）状態が図７−ｄである。ゲート電極９、ソース電極１０が表層にある。この表面に約２００μｍ厚のガラス基板５２を光剥離性接着材からなる接着剤５３を介して貼り合わせる（第２接合工程）。この様にＳｉＣにＭＯＳＦＥＴ素子が形成されているサファイア基板５０とガラス基板５２を貼り合せたのが図７−ｅである。この状態でサファイア基板の面からレーザ光を照射し、ＧａＮ薄膜層でＧａを析出せしめサファイア基板を剥離せしめ（第１基板除去工程）、露出したＳｉＣ面をメタライズ処理したのが図７−ｆである。レーザ光によりサファイア基板上のＧａＮ層で剥離させるには、発光ダイオード用に既に普及が始まっているレーザリフトオフ手法を適用することができる。図７−ｆの状態で支持台はガラス基板５２となっている。この状態で裏面のメタライズしたＳｉＣのソース電極１９の面に半田めっきをした銅材料からなるヒートシンク３３を貼り合せ接合を行う。ヒートシンク材はこの状態ではウエーハ形状をしており、この後の支持台となる。この状態が図７−ｇである。この状態でガラス基板５２の表面から紫外光を照射し、接着材を剥離せしめ、ガラス基板を剥離し（第２基板除去工程）、接着剤を洗浄除去したのが図７−ｈである。この状態で支持台はヒートシンク３３である。この後に、素子を分離してリードフレームなどに実装して素子の完成となる。
【００１６】図７において約２００μｍ厚のサファイア基板５０にＧａＮ薄膜層５１（図示せず）を形成した事例を示したが、ＧａＮ薄膜層５１に加えて窒化アルミ膜層（第１の薄膜層）を形成し、その後のサファイア基板の面からレーザ光を照射し、ＧａＮ薄膜層でＧａを析出せしめサファイア基板を剥離せしめ（第１基板除去工程）、ことも可能である。この場合、第１の薄膜はレーザ光でＧａＮ薄膜層でＧａが析出する時の他の層からの遮断層となり析出を支援する層となる。
【００１７】  図８に本発明の別の実施例を示す。図７との違いは、ヒートシンク材を基板状態では貼り合わせしないて、ガラス基板が支持台となっている状態で半導体素子を分離して、各素子をヒートシンク上へ実装した後にガラス基板５２を除去することである。図８−ａは、インゴットから６インチ径、厚さ１ｍｍの種基板４５を切り出して表面を研磨し、表面から水素イオンを０．５μｍ程度の深さに注入した状態を示し、図７−ａに相当する図である。以下は図７と同様に工程を進め、図８−ｆに示す状態が、図７−ｆに相当する。この事例では、図８−ｆの状態で素子を個別に分離して、リードフレームなどに実装する。
【００１８】  図９に、図８−ｆの素子がリードフレームに実装された状態を示す。この素子は支持台がガラス基板５２である。この状態で表面から紫外光を照射することにより接着樹脂５３を剥離し、ガラス基板５２を剥離することができる。その後、表面の接着剤を除去し、洗浄し、その後にワイアボンディングした状態が図９−ｂであり、この後にパッケージングを行うことにより半導体装置の完成となる。
【００１９】  図７、図８において、スマートカットで移植した０．５μｍ程度のＳｉＣ層５に１０μｍ程度のエピタキシャル成長させたドリフト層６は、それ自体では薄すぎて単独では取り扱いが出来ないものであるが、支持台となる基板を製造工程の目的ごとに貼り合せ、剥離の繰り返しで、最後の目的基板のヒートシンク基板に貼り合せる一連の工程で、ＳｉＣ種基板の使用量を最小限に抑え、ウエーハ状態で素子に分離することなくヒートシンクを形成することは画期的なことである
【００２０】  図７，８の事例ではベース基板にサファイア基板を用い、第２基板としてガラス基板を用いる事例を示したが、この組み合わせはその他の基板材料でもいろいろ可能である。
【００２１】  上記事例では、ＳｉＣ基板にＭＯＳＦＥＴを形成する事例を示したが、いろいろなＰＮ接合の組み合わせやショットキーダイオードの形成も全く同様に可能である。
【００２２】  また上記事例では、ＳｉＣスマートカット層にＳｉＣエピタキシャル層を設ける事例を示したが、スマートカットした後、或いはエピタキシャル成長させた後のＳｉＣ層を、パワー素子用のＧａＮ基板に適用することも同様に可能である。図７、図８でＭＯＳＦＥＴを作成したところをＧａＮ薄膜層に置き直すだけで、全く同様に安価な製造工程を実現することができる。図１０に図７の例に相当する事例を示す。
【００２３】図１０−ａはＳｉＣ基板の母体であるインゴットを６インチ径、厚さ２インチに加工したものから種基板となる６インチ径、厚さ１ｍｍのＳｉＣ種基板４５を切り出して表面を研磨し、表面から水素イオンを０．５μｍ程度の深さに注入したものである。水素イオンの注入層をスマートカット層４呼ぶ。その表面側がスマートカットで移されるＳｉＣ層５である。この状態で支持台となる基板である２００μｍ厚のサファイア基板５０に、リフトオフ用Ｇａ化合物薄膜層５１を形成した面を貼り合わせた状態が図１０−ｂである。この後、ＳｉＣ種基板４５とサファイア基板５０とを貼り合せた状態で、約１０００℃で加熱することによりスマートカット層で劈開させ両基板を分離し、サファイア基板上のＳｉＣ表面を研磨し、必要に応じ２μｍ程度のＳｉＣをエピタキシャル成長させ、ＳｉＣ層７を形成したのが図１０−ｃである。この状態で支持台は約２００μｍ厚のサファイア基板となっている。サファイア基板上のＳｉＣ層に、パワー素子用ＧａＮ（第３の化合物半導体）層を形成して、このＧａＮ層にＧａＮトランジスタを形成、配線層２０に配線を施した（半導体素子素子形成工程）状態が図１０−ｄである。図においてＧａＮ素子６０が形成されており、電極はソース電極１０、ゲート電極９、ドレイン電極８が表面に形成されている。この状態で、表面に光剥離性接着材５３を貼り、２００μｍ厚のガラス基板５２と、ＳｉＣ基板の上にＧａＮ素子６０が形成されているサファイア基板とを貼り合せたのが図１０−ｅである。この状態でサファイア基板の面からレーザ光を照射することにより、Ｇａ化合物層でＧａを析出せしめてサファイア基板を剥離せしめ、露出したＳｉＣ面にメタライズ処理したのが図１０−ｆである。レーザ光によりサファイア基板上のスマートカットＧａ化合物層で剥離させることは、発光ダイオード用に既に普及が始まっているレーザリフトオフである。図１０−ｆの状態で、支持台はガラス基板５２となっている。この状態で裏面のメタライズしたＳｉＣ基板の面に、例えば半田メッキされた銅材料からなるヒートシンク３３を貼り合せ、接合する。この状態が図１０−ｇである。この状態でガラス基板５２の表面から紫外光を照射することにより、接着材を剥離せしめてガラス基板を剥離し、接着剤を洗浄除去したのが、図１０−ｈである。この状態で支持台はヒートシンク３３である。この後に、素子を分離してリードフレームなどに実装して半導体装置の完成となる。
図１０において、パワー用ＧａＮ素子で電流を基板に流さない場合には、ヒートシンク材として銅のような導電性のものを用いる必要は必ずしも無い。縦型に電流を流す構造であれば図１０の事例で良い。また、図１０は図７に相当する事例を示したが、図８に相当する事例も容易に適用可能である。
【００２４】  尚、本発明においては、以上に記載した実施形態に限られず、目的、用途に応じて本発明の範囲内で種々変更した実施形態とすることが可能である。
以上の事例ではＳｉＣを貼り合わせる対象として事例を示したが、この構造及び製造方法は化合物半導体の種類を問わず適用可能である。化合物半導体では、結晶成長のコストが高価である場合が多い。その場合に、インゴットから得られる種基板をそのまま基板にも使用することはコスト面で不利な場合が多い。貼り合せにより安価に支持基板を用い、最終的に必要な実装形態を視野に入れた製造方法は極めて応用が広い。
【産業上の利用の可能性】
【００２５】  ＳｉＣ等を用いたパワー系化合物半導体素子は、車においてはハイブリッド車の普及、電気自動車の普及に伴ってますます重要度が増してくる。また、家庭においてはスマートグリッド化の普及に伴って家電製品の電動化やエネルギー管理のためにパワー系化合物半導体装置の役割が重要になってくる。本発明により、高価な材料となっているＳｉＣの使用量を大幅に減らすことができ、安価なＳｉＣ半導体装置を製造することが可能となる。これによって、当該分野のパワー系化合物半導体装置の普及に大きく貢献するものとなる。
【符号の説明】
【００２６】１・・・ＳｉＣ基板  ２・・・ＳｉＣベース基板（Ｎ＋＋層）
４・・・スマートカット層  ５・・・スマートカットで移されるＳｉＣ層
６・・・エピタキシャル成長のＳｉＣドリフト層  ７・・・エピタキシャルＳｉＣ層
８・・・ドレイン電極  ９・・・ゲート電極，  １０・・・ソース電極
１１・・・ソース（Ｎ＋層）  １２・・・ドレイン（Ｎ層）  １３・・・ゲート電極
１４・・・ゲート酸化膜  １５・・・Ｐウエル  １６・・・電流パス
１７・・・空乏層の拡がり  １８・・・空乏層到達点  １９・・・ドレイン電極
２０・・・配線層  ２１・・・回路図ソース  ２２・・・回路図ドレイン
２３・・・回路図ゲート  ２４・・・回路図ソース電極
２５・・・回路図ドレイン電極
２７・・・ベース基板層のドリフト抵抗  ２８・・・ドリフト層のドリフト抵抗
２９・・・ベース基板層電流パス  ３０・・・ドリフト層電流パス
３３・・・ヒートシンク  ３４・・・ワイア
３５・・・ドレイン電極リ−ドフレーム  ３６・・・ゲート電極リードフレーム
３７・・・ソース電極リードフレーム  ４０・・・インゴット
４１・・・２００μｍのＳｉＣ基板  ４２・・・切り代  ４３・・・切り代の相当部
４４・・・１６０μｍの薄肉化したＳｉＣの相当部  ４５・・・１ｍｍのＳｉＣ基板
５０・・・サファイア基板  ５１・・・リフトオフ用ＧａＮ薄膜層
５２・・・ガラス基板  ５３・・・接着材  ６０・・・ＧａＮ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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