(57)【要約】【課題】インタリーブ系列の復号処理の際に、複数の復号回路を並列に、かつ同時に動作させて、メモリ競合が生じない内部インタリーブを容易に構成できる誤り訂正復号装置を得る。【解決手段】インタリーブされた順に送信されたインタリーブ系列とインタリーブされていない非インタリーブ系列とを交互に復号処理する複数の復号コアを設けた内部インタリーブを有する誤り訂正復号装置において、情報ビット長Ｎに対してＮ／２の長さのインタリーブアドレスの値により複数の受信メモリと複数の復号コアを１対１に対応させてメモリ競合が生じないようにした。【選択図】図１
2014011627.tif 000002
【特許請求の範囲】
【請求項１】
インタリーブされた順に送信されたインタリーブ系列と該インタリーブされていない非インタリーブ系列とを交互に復号処理する複数の復号コアを設けた内部インタリーブを有する誤り訂正復号装置において、
情報ビット長Ｎに対してＮ／２の長さのインタリーブアドレスの値により複数の受信メモリと複数の復号コアを１対１に対応させてメモリ競合が生じないようにしてなることを特徴とする内部インタリーブを有する誤り訂正復号装置。
【請求項２】
復号コアを２個で動作させる際に、情報ビット長Ｎに対して、
長さＮ／２のインタリーブアドレスの生成を行うインタリーブ生成部を設け、該インタリーブアドレスの最下位ビット値によってメモリインタフェースの切り替えを行うか行わないかを判断することを特徴とする請求項１記載の内部インタリーブを有する誤り訂正復号装置。
【請求項３】
復号コアの数Ｍが２K個であり、インタリーブ系列の情報ビット長Ｎに対して、
長さＮ／Ｍのインタリーブアドレスの生成を行うインタリーブ生成部を設け、該インタリーブアドレスの下位Ｋビットの値によってメモリインタフェースの切り替え方法を変更して受信メモリの切り替えを行うか行わないかを判断することを特徴とする請求項１記載の内部インタリーブを有する誤り訂正復号装置。
【請求項４】
インタリーブ系列の情報ビット長Ｎが所定の長さよりも長い場合に、受信データを分割して受信メモリに書き込むと共に、分割した前記情報ビット長によって分割インタリーブアドレスを生成し、該分割インタリーブアドレスの値によりメモリインタフェースの切り替え方法を変更して前記受信メモリの切り替えを行うことにより並列に分割されたインタリーブ系列の復号処理を行うと共に、前記情報ビット長Ｎが所定の長さより短い場合に、該情報ビット系列の前記受信データを分割せずに前記受信メモリに書き込み、復号コアの１つだけを用いて復号処理することを特徴とする請求項３記載の内部インタリーブを有する誤り訂正復号装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部インタリーブを有する誤り訂正符号の誤り訂正復号装置に関するものである。
【背景技術】
【０００２】
特許文献１に示されているような従来の内部インタリーブを有する誤り訂正復号装置では、複数の復号コアを使用して並列に復号処理を行うときに、メモリ競合が生じないようにするために、符号の情報ビット長からインタリーブアドレス生成テーブルに保持された値により、メモリから読み出した受信データならびに中間値データを、並列に配置された復号コアに読み出す。そして、それぞれの復号コアによって計算された復号における中間データをメモリに書き込むことよりメモリ競合が生じないようにしていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−９５００８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に示されているような従来の内部インタリーブを有する復号装置においては、復号を行う情報ビット長の組み合わせの個数が大きくなった場合にインタリーブアドレス生成テーブルの容量が大きくなり、回路動作が複雑になる課題があった。
【０００５】
本発明は、上記のような課題を解決するためになされたものであり、インタリーブ系列の復号処理の際に、複数の復号回路を並列に、かつ、同時に動作させて、メモリ競合が生じない内部インタリーブを有する誤り訂正符号の誤り訂正復号処理を容易に行うことができる誤り訂正復号装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
上述した従来の課題を解決するために、インタリーブされた順に送信されたインタリーブ系列とインタリーブされていない非インタリーブ系列とを交互に復号処理する複数の復号コアを設けた内部インタリーブを有する誤り訂正復号装置において、情報ビット長Ｎに対してＮ/２の長さのインタリーブアドレスの値により複数の受信メモリと複数の復合コアを１対１に対応させてメモリ競合が生じないようにしたものである。
【発明の効果】
【０００７】
本発明によれば、複数の復号回路を並列に、かつ、同時に動作させて、メモリ競合が生じない内部インタリーブを有する誤り訂正符号の誤り訂正復号処理を容易に行うことができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１の内部インタリーブを有する誤り訂正復号装置の構成を示す説明図である。
【図２】情報ビット長選択部を有する実施の形態２の内部インタリーブを有する誤り訂正復号装置の構成を示す説明図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１は、この発明の実施の形態１の内部インタリーブを有する誤り訂正復号装置の構成を示す説明図である。
【００１０】
図中１は、入力した受信データを切り替えて所定のメモリに入力する切り替えブロックである。切り替えブロック１は、情報ビット部分の受信データの軟判定情報を記憶するための情報部受信データメモリＡ／Ｂ２１、２２および検査ビット部分の受信データの軟判定情報を記憶するための検査部受信データメモリＡ／Ｂ３１、３２、３３、３４に所定の受信データを出力するようになっている。
【００１１】
検査部受信データメモリＡ／Ｂ３１、３２、３３、３４は、セレクタ４１、４２によって選択された所定の読み出し値を出力するようになっている。
情報部受信データメモリＡ／Ｂ２１、２２から読み出した所定値によって切り替えを行う第１メモリインタフェース５が設けられている。第１メモリインタフェース５は中間データメモリＡ／Ｂ８１、８２から読み出した値の切り替えを行うようになっている。
【００１２】
セレクタ４１、４２は、検査部受信データメモリＡ／Ｂ３１、３２、３３、３４から読み出した値を選択して復号コアＡ／Ｂ６１、６２へ出力するようになっている。
復号コアＡ／Ｂ６１、６２は、繰り返し復号処理を行う際に復号結果および次回の復号時に使用するための外部値情報を中間データとして生成して第２メモリインタフェース７に出力するようになっている。
第２メモリインタフェース７は、中間データメモリＡ／Ｂ８１、８２に書き込む中間データの値の切り替えを行うようになっている。
中間データメモリＡ／Ｂ８１、８２は、復号時の中間データを記憶するようになっている。
【００１３】
復号のモードによって、情報部受信データメモリＡ／Ｂ２１、２２、検査部受信データメモリＡ／Ｂ３１、３２、３３、３４、中間データメモリＡ／Ｂ８１、８２の読み出しおよび書き込みを行う際に使用するアドレスを生成するアドレス生成部１２が設けられている。
アドレス生成部１２には、インタリーブ生成部９で生成されたインタリーブアドレスが入力されるようになっている。
【００１４】
インタリーブ生成部９は、情報ビット長Ｎの信号の復号動作を行うに際し、２並列処理を行うときには長さＮ／２のインタリーブアドレスを生成するようになっている。
インタリーブ生成部９で生成されたインタリーブアドレスの値から切り替え信号を生成するための切り替え信号生成部１０が設けられている。
切り替え信号生成部１０に、復号時にインタリーブありなしの系列を切り替えるための制御信号を出力する制御信号生成部１１が接続されている。
【００１５】
次に、この内部インタリーブを有する誤り訂正復号装置の動作について説明する。
この誤り訂正復号装置で復号する符号としては、ターボ符号に代表されるように、符号の内部にインタリーブを内蔵している。情報ビット系列に送信順に組織型符号化を行って得た第１検査ビット系列と、情報ビット系列をインタリーブによって並び替えした系列に組織型符号化を行って得た第２検査ビット系列の２つの系列の受信系列に繰り返し復号処理を行う。
【００１６】
まず、Ｎワード情報ビット系列の符号化系列に対応する受信データが入力される。このとき１ワードの受信データは１ビットの送信データに対応する軟判定情報として入力される。次に、前半のＮ／２ワードの情報は、情報部受信データメモリＡ２１にアドレス０から順にアドレスＮ／２―１まで書き込まれる。後半のＮ／２ワードの情報は、情報部受信データメモリＢ２２にアドレス０から順にアドレスＮ／２―１まで書き込まれる。
【００１７】
次に、情報ビット系列を送信順に符号化した検査ビットの受信データは、検査部受信データメモリＡ／Ｂ３１、３３に入力される。前半のＮ／２ワードの情報は、検査部受信データメモリＡ３１にアドレス０から順にアドレスＮ／２―１まで書き込まれる。後半のＮ／２ワードの情報は検査部受信データメモリＢ３３にアドレス０から順にアドレスＮ／２―１まで書き込まれる。
【００１８】
情報ビットをインタリーブ順で符号化した系列のチェックビットは、検査部受信データメモリＡ／Ｂ３２、３４に入力される。前半のＮ／２ワードの情報は、検査部受信データメモリＡ３２にアドレス０から順にアドレスＮ／２―１まで書き込まれる。後半のＮ／２ワードの情報は検査部受信データメモリＢ３４にアドレス０から順にアドレスＮ／２―１まで書き込まれる。
【００１９】
すべての受信データが入力された後に復号動作が開始される。まず、情報ビットの受信データに関してはインタリーブ順に符号化された系列に対して復号を行う。インタリーブ生成部９からは復号に必要とされる値をメモリから読み出すためのインタリーブアドレスが生成される。制御信号生成部１１から出力される制御信号に従って、生成されたインタリーブアドレス値に応じて、切り替え信号生成部１０において切り替え信号の生成を行う。
【００２０】
また、インタリーブ生成部９から生成されアドレス生成部１２を介して出力されたインタリーブアドレスによって、情報部受信データメモリＡ／Ｂ２１、２２から読み出されたデータが第１メモリインタフェース５に入力される。また、中間データメモリＡ／Ｂ８１、８２から読み出されたデータについても第１メモリインタフェース５に入力される。ただし、１回目に中間データメモリＡ／Ｂ８１、８２から読み出されたデータは０にマスクする。
【００２１】
第１メモリインタフェース５では、切り替え信号生成部１０によって生成された切り替え信号に従って、情報部受信データメモリＡ２１および中間データメモリＡ８１から読み出された値は復号コアＡ６１あるいは復号コアＢ６２に入力される。また、情報部受信データメモリＢ２２および中間データメモリＢ８２から読み出された値は、情報部受信データメモリＡ２１および中間データメモリＡ８１と接続されていない復号コアに入力される。
【００２２】
アドレス生成部１２では、検査部のメモリに保持している内容を読み出すためのアドレスを生成して、セレクタ４１、４２にインタリーブありの検査部受信データメモリＡ／Ｂ３２、３４から読み出した値を選択して、それぞれの復号コアＡ６１、復号コアＢ６２に入力する。
【００２３】
復号コアＡ６１および復号コアＢ６２では軟入力軟出力復号を同時に行う。復号コアＡ６１で計算された外部値情報は、第２メモリインタフェース７に入力して、切り替え信号生成部１０で生成した切り替え信号に従って、中間データメモリＡ／Ｂ８１、８２のいずれかに書き込まれる。また、復号コアＢ６２で計算された外部値情報は、第２メモリインタフェース７に入力して切り替え信号生成部１０で生成した切り替え信号に従って、復号コアＡ６１と接続されていない中間値データメモリに書き込まれる。
【００２４】
インタリーブ順で入力された符号化系列に対応する受信系列の復号を行うときにインタリーブ生成部９では情報ビット長Ｎに対して長さＮ／２のインタリーブアドレスを生成し、０からＮ／２―１までの値を生成する。インタリーブ生成部９で生成した値についてあらかじめ２つに分類を行なう。たとえば、生成されたインタリーブアドレスの値の下位１ビットの値が０か１かによって、切り替え信号生成部１０の切り替えを行う。
【００２５】
次に、送信順に入力された系列を符号化した系列に対応した受信系列の復号を行う。このときは制御信号生成部１１から出力される制御信号に従って、切り替え信号生成部１０において生成される切り替え信号は固定の値を出力する。
【００２６】
また、インタリーブ生成部９からのインタリーブアドレスの値とは関係無しにアドレス生成部１２によって生成されたアドレスにより、情報部受信データメモリＡ／Ｂ２１、２２から読み出されたデータが第１メモリインタフェース５に入力される。また、中間データメモリＡ／Ｂ８１、８２から読み出されたデータについても第１メモリインタフェース５に入力される。
【００２７】
第１メモリインタフェース５では、切り替え信号生成部１０から入力される固定された信号に従って、情報部受信データメモリＡ２１および中間データメモリＡ８１から読み出された値を復号コアＡ６１に入力する。また、情報部受信データメモリＢ２２および中間データメモリＢ８２から読み出された値については、復号コアＢ６２に入力される。
【００２８】
また、アドレス生成部１２では、検査部のメモリに保持している内容を読み出すためのアドレスを生成して、セレクタ４１、４２ではインタリーブなしの検査部受信データメモリＡ／Ｂ３１、３３から読み出された値を選択して、それぞれ復号コアＡ６１、復号コアＢ６２に入力される。
【００２９】
復号コアＡ６１および復号コアＢ６２では軟入力軟出力復号を同時に行う。復号コアＡ６１で計算された外部値情報を第２メモリインタフェース７に入力し、切り替え信号生成部１０で生成された切り替え信号に従って、中間データメモリＡ８１に書き込む。また、復号コアＢ６２で計算された外部値情報を第２メモリインタフェース７に入力し、切り替え信号生成部１０で生成した切り替え信号に従って、中間復号コアＡ６１と接続されていない中間データメモリＡ８１に書き込み、あらかじめ定められた繰り返し回数の復号を繰りかえす。
【００３０】
なお、実施の形態１では、第１メモリインタフェース５および第２メモリインタフェース７の切り替えについて、インタリーブ生成部９で生成されたインタリーブアドレスの値の下位１ビットの値が０か１かによって切り替えをおこなっているが、この他にもたとえば下位２ビット目のビット情報などで第１メモリインタフェース５および第２メモリインタフェース７を切り替えることにより、簡単な回路構成で同様の効果を得ることができる。
【００３１】
また、実施の形態１では、入力データおよび中間値データのメモリを２分割して、２個の復号コアＡ／Ｂ６１、６２を並列に動作させる場合について述べたが、一般に２分割より多くの数のメモリに分割して受信データを入力し、並列に動作させることにより、任意の並列段数の誤り訂正復号装置を得ることができる。たとえば、インタリーブ生成部９で生成されたアドレスの下位のＫビットの値からメモリとコアの組み合わせを規定することにより実現できる。この結果、より高速な伝送速度に対応した復号回路を得ることができる。
【００３２】
以上のように、本発明の実施の形態１における内部インタリーブを有する誤り訂正復号装置によれば、特定の受信メモリと復号コアＡ／Ｂ６１、６２との対応を固定して非インタリーブ系列の復号処理を同時に行うと共に、情報ビット長Ｎに対してＮ／２の長さのインタリーブアドレスの値により受信メモリを特定してインタリーブ系列の復号処理を同時に行う複数の復号コアＡ／Ｂ６１、６２を設けるように構成したので、複数の復号回路を並列に、かつ、同時に動作させて、メモリ競合が生じない内部インタリーブを有する誤り訂正符号の誤り訂正復号処理を容易に行うことができる。
【００３３】
実施の形態２．
図２は、情報ビット長選択部を有する実施の形態２の内部インタリーブを有する誤り訂正復号装置の構成を示す説明図である。なお、実施の形態１と同様の構成については、同一の符号を付して説明を省略する。
【００３４】
情報ビット長選択部１３は、複数の情報ビット長から１つを選択して切り替え信号生成部１４に出力するようになっている。
切り替え信号生成部１４は、選択された情報ビット長とインタリーブ生成部９で生成されたインタリーブアドレスの値から、第１メモリインタフェース５および第２メモリインタフェース７の切り替え信号を生成するようになっている。
【００３５】
次にこの内部インタリーブを有する誤り訂正復号装置の動作について説明する。
まず、Ｎワード情報ビット系列を符号化した符号化系列の受信データが入力される。情報ビット長選択部１３によって選択した情報ビット長Ｎがあらかじめ定められた長さよりも大きな場合には、実施の形態１に記載した方式でメモリにデータが書き込まれる。
このとき、切り替え信号生成部１４では実施の形態１における切り替え信号生成部１０と同じ動作を行う。
【００３６】
情報ビット長選択部１３において選択された情報ビット長Ｎがあらかじめ定められた長さよりも小さい場合には、Ｎワードの情報に関しては情報部受信データメモリＡ２１にアドレス０から順にアドレスＮ―１まで書き込まれる。すべての情報部受信データの入力が完了した後に、インタリーブを行わない順序で符号化された系列のチェックビットの受信データは検査部受信データメモリＡ３１にアドレス０から順にアドレスＮ―１まで書き込まれる。また、インタリーブを行った順序で符号化された系列のチェックビットについては、検査部受信データメモリＡ３２にアドレス０から順にアドレスＮ−１まで書き込まれる。
【００３７】
切り替え信号生成部１４から出力される信号は固定出力として、情報部受信データメモリＡ２１、中間データメモリＡ８１と復号コアＡ６１を常に接続した状態にする。
【００３８】
以上のように、本発明の実施の形態２における内部インタリーブを有する誤り訂正復号装置によれば、インタリーブ系列の情報ビット長Ｎが所定の長さよりも長い場合に、受信データを分割して受信メモリに書き込むと共に、分割した情報ビット長によって分割インタリーブアドレスを生成する。この分割インタリーブアドレスの値によりメモリインタフェースの切り替え方法を変更して受信メモリの切り替えを行う。これにより並列に分割されたインタリーブ系列の復号処理を行うと共に、情報ビット長Ｎが所定の長さより短い場合に、情報ビット系列の受信データを分割せずに受信メモリに書き込む。復号コアＡ／Ｂ６１、６２の１つだけを用いて復号処理する。このように構成したので、実施の形態１と同様の効果が得られると共に、あらかじめ定められた回数の復号を行う場合に復号時間が長くかかる情報ビット長が長い場合については並列処理を行うことができ、高速の伝送速度の復号装置を得ることができる。また、情報ビット長が短い場合に対しては、並列処理を行わずに単独の復号コアで復号を行うので、並列処理を行ったことによる復号劣化を抑えることができる。また、一方の復号コアにクロックの供給を止めることができるので消費電力の削減を図ることができる。
【００３９】
また、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００４０】
１  切り替えブロック、２１  情報部受信データメモリＡ、２２  情報部受信データメモリＢ、３１，３２  検査部受信データメモリＡ、３３，３４  検査部受信データメモリＢ、４１，４２  セレクタ、５  第１メモリインタフェース、６１  復号コアＡ、６２  復号コアＢ、７  第２メモリインタフェース、８１  中間データメモリＡ、８２  中間データメモリＢ、９  インタリーブ生成部、１０，１４  切り替え信号生成部、１１  制御信号生成部、１２  アドレス生成部、１３  情報ビット長選択部。
【図１】
2014011627.tif 000003
【図２】
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