(57)【要約】【課題】共通のアドレス情報が供給されるデコーダ間で、それらの配置に基づく遠近端差を緩和することが可能な半導体装置を提供する。【解決手段】第１メモリ領域１０Ａのための第１デコーダ群ＭＷＤの並びに沿って第１の方向に第１および第２のアドレスバスが伸び、第２のメモリ領域１０Ｂのための第２デコーダ群ＭＷＤの並びに沿って第１の方向に第３および第４のアドレスバスが伸び、第１のアドレスバスは前記第２のアドレスバスと前記第１デコーダ群と間に介在し、前記第３のアドレスバスは前記第４のアドレスバスと前記第２デコーダ群と間に介在し、前記第１および第４のアドレスバスは共に第１のアドレス信号Ｘ０を転送し、前記第２および第３のアドレスバスは共に第２のアドレス信号／Ｘ０を転送する。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１のメモリ領域のために設けられ第１の方向に並んで配置された第１デコーダ群と、
前記第１の方向に前記第１のメモリ領域と並んで配置された第２のメモリ領域のために設けられ前記第１の方向に並んで配置された第２デコーダ群と、
前記第１デコーダ群の並びに沿って前記第１の方向に伸びる第１および第２のアドレスバスと、
前記第２デコーダ群の並びに沿って前記第１の方向に伸びる第３および第４のアドレスバスと、
を備え、
前記第１のアドレスバスは前記第２のアドレスバスと前記第１デコーダ群と間に介在し、前記第３のアドレスバスは前記第４のアドレスバスと前記第２デコーダ群と間に介在し、前記第１および第４のアドレスバスは共に第１のアドレス信号を転送し、前記第２および第３のアドレスバスは共に第２のアドレス信号を転送する、
半導体装置。
【請求項２】
前記第１および第２のアドレス信号は互いに相補の関係にある、請求項１に記載の半導体装置。
【請求項３】
前記第１のデコーダ群と前記第２のデコーダ群との間に中継バッファを更に備え、前記中継バッファは前記第１のアドレス信号を前記第１および第４のアドレスバスに供給し、前記第２のアドレス信号を前記第２および第３のアドレスバスに供給する、請求項１または２に記載の半導体装置。
【請求項４】
前記第１のデコーダ回路群の各々は、前記第１および第２のアドレスバスの中の選択されたバスに引込線を介して接続され、前記第２のデコーダ回路群の各々は、前記第３および第４のアドレスバスの中の選択されたバスに引込線を介して接続される、請求項１ないし３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にＤＲＡＭなどの半導体記憶装置におけるロウおよび/またはカラムアドレスデコーダへのアドレスバスの配線レイアウトに関する。
【背景技術】
【０００２】
半導体装置の分野では、回路の集積度の向上が進められている。回路の集積度が向上すると、同じ面積でより多くの機能を実現することができ、また、回路内で電子が移動する距離が小さくなるため、動作速度を向上することができる。
【０００３】
しかしながら、動作速度が向上すると、制御装置がメモリセルにアクセスするためにかかるアクセス時間に対する、回路内の配線に起因する信号遅延が大きくなる。信号遅延が許容範囲を超えると品質低下や歩留まり低下などを引き起こすことがあるため、配線に起因する信号遅延を低減することが重要となる。
【０００４】
特許文献１は、配線に起因する信号遅延を低減することができる半導体装置の一例が記載されている。特許文献１の図２には、複数のメモリセルアレー６にそれぞれ対応した複数のプリデコーダ８と、複数の中間バッファ１２とを有する半導体チップ９が示されている。この半導体チップ９は、データの書き込みまたは読み出しの対象となるメモリセルを選択するためのアドレス情報を、中間バッファ１２を介して、対応するプリデコーダ８に共通に供給する。
【０００５】
この半導体チップ９は、メモリセルアレー６を駆動するためのプリデコーダ８が各メモリセルアレー６に対応してそれぞれ配置されている。このため、１カ所に配置されたプリデコーダ８から各メモリセルアレーに対して配線する場合と比較して、プリデコーダ８とメモリセルアレー６とを接続する配線の長さが短くなり、配線に起因する信号遅延を低減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０６−３２５５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、本願発明者は、特許文献１に記載の技術では、依然として信号遅延が生じる場合があるという問題があることを明らかにした。
【０００８】
具体的にいえば、特許文献１に記載の技術では、共通のアドレス情報が供給されるプリデコーダ間で、中間バッファとプリデコーダとを接続する配線の長さが異なるため、それらの配線に抵抗値および容量のばらつきが生じ、その結果、信号遅延が生じる場合がある。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、
第１のメモリ領域のために設けられ第１の方向に並んで配置された第１デコーダ群と、
前記第１の方向に前記第１のメモリ領域と並んで配置された第２のメモリ領域のために設けられ前記第１の方向に並んで配置された第２デコーダ群と、
前記第１デコーダ群の並びに沿って前記第１の方向に伸びる第１および第２のアドレスバスと、
前記第２デコーダ群の並びに沿って前記第１の方向に伸びる第３および第４のアドレスバスと、
を備え、
前記第１のアドレスバスは前記第２のアドレスバスと前記第１デコーダ群と間に介在し、前記第３のアドレスバスは前記第４のアドレスバスと前記第２デコーダ群と間に介在し、前記第１および第４のアドレスバスは共に第１のアドレス信号を転送し、前記第２および第３のアドレスバスは共に第２のアドレス信号を転送する。
【発明の効果】
【００１０】
本発明によれば、第１および第２のアドレスバスを伝達するアドレス信号の並びが、第３および第４のアドレスバスを伝達するアドレス信号の並びとは逆になっていることから、これらアドレスバスに接続にされるデコーダ群に配置関係に伴う遠近端差を緩和することが可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態にかかるＤＲＡＭとしての半導体装置の概略構成を示すレイアウト図である。
【図２】図１の各メモリバンクのより詳細な構成を示す図である。
【図３】図２における、隣り合う二つのメモリマットの構成を示す図である。
【図４】図２、図３におけるサブワードドライバの一部を示す回路図である。
【図５】図１における各メモリバンクのアドレスマッピングを示す図である。
【図６】図５に対応した、図１のロウアドレスデコーダ部のメインワード線デコーダドライバおよびＦＸデコーダのレイアウトを示す図である。
【図７】図６で示したメインワード線デコーダドライバへアドレス情報を供給するための、本発明の第１実施例による配線レイアウトを示す図である。
【図８】図６で示したメインワード線デコーダドライバへアドレス情報を供給するための、本発明の第２実施例による配線レイアウトを示す図である。
【図９】図６で示したメインワード線デコーダドライバへアドレス情報を供給するための、本発明の第３実施例による配線レイアウトを示す図である。
【図１０】図１で示したカラムデコーダ部へアドレス情報を供給するための、本発明の第４実施例による配線レイアウトを示す図である。
【図１１】図１で示したカラムデコーダ部へアドレス情報を供給するための、本発明の第５実施例による配線レイアウトを示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について添付の図面を参照して説明する。なお、本明細書および図面において、同一の機能を有する構成要素については同じ符号を付することにより重複説明を省略する場合がある。
【００１３】
図１を参照すると、本発明の第１の実施形態にかかる半導体装置（半導体チップ）１００は、半導体記憶装置、より具体的には、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として示されている。
【００１４】
本装置１００は、メモリバンクＡ〜Ｄ１０Ａ〜Ｄと、半導体装置１００の外部から供給されるアドレス信号を受ける所謂ボンディングパッドとしての複数のアドレスＰＡＤ１１と、アドレス入力回路１２と、中継バッファ１３−１および２と、ロウデコーダ部１４Ａ〜Ｄと、カラムデコーダ部１５Ａ〜Ｄと、リード／ライトアンプ回路１６−１および２と、データ入出力回路１７と、半導体装置１００の外部との間でデータ信号を通信する所謂ボンディングパッドとしての複数のデータ入出力ＰＡＤ１８とを有する。なお、本装置１００は、ＤＲＡＭとして操作するためにクロック端子、内部クロック回路、コマンド端子、コマンドデコーダ、さらには、内部の各回路を制御する制御回路等を更に備えているが、本発明と直接関係がないので図示を省略している。
【００１５】
各メモリバンク１０は、図２に示すように、ｎ行およびｍ列でなるマトリクス状に配置されたメモリマットＭＡＴと、各メモリマットＭＡＴを上下から挟み込むように配置されたサブワードドライバ列ＳＷＤと、隣接するメモリマット間に配置されたセンスアンプ列ＳＡとを有する。
【００１６】
各メモリマットＭＡＴは、その一部を図３に示すように、Ｙ方向に互いにほぼ並行に伸びる複数のサブワード線ＳＷＬ、Ｘ方向に互いにほぼ並行に伸びる複数のビット線ＢＬ、並びにワード線およびビット線の各交点に配置されたＤＲＡＭセルＭＣを有する。センスアンプ列ＳＡにおける各センスアンプは、図示のように、隣り合うメモリマットＭＡＴにおけるビット線の電位差をセンス・増幅するオープンビット線方式として構成されている。また、隣り合うサブワード線ＳＷＬをそれぞれ駆動するサブワードドライバは、上下に位置するサブワードドライバ列ＳＷＤにそれぞれ配置されている。
【００１７】
図４は各サブワードドライバ列ＳＷＤに配置される各サブワードドライバＳＷＤの一部ＳＷＤ０〜３を示すが、本図から理解されるように、サブワードドライバＳＷＤの選択ならびに活性化（したがって、サブワード線ＳＷＬの選択およびアクティブレベルへの駆動）は、メインワード線ＭＷＬおよび制御信号セットＦＸの論理レベルに基づき行われる。したがって、同一の行に属するサブワードドライバ列ＳＷＤには、対応する複数のメインワードＭＷＬがそれらに接続されながら延在しており、制御信号セットＦＸも行列に配置されたサブワードドライバ列ＳＷＤの中の選択されたものに接続されている。なお、各サブワードドライバＳＷＤは、一つのＰチャネルトランジスタＱｐ並びに二つのＮチャネルトランジスタＱｎ１およびＱｎ２で構成され、図示のとおりに接続されている。
【００１８】
上記構成を有する各メモリバンク１０Ａ〜Ｄは、本実施形態では、図２に示す点「Ａ」が図１に示す各メモリバンク１０Ａ〜１０Ｄの点「Ａ」と対応するように配置されている。すなわち、メモリバンク１０Ａを基準とすると、メモリバンク１０ＢはＸ方向に（右に）、メモリバンク１０ＣはＹ方向に（下に）、メモリバンク１０Ｄは斜め下に、それぞれ配置されている。このように、メモリバンク１０Ａ〜Ｄはシフト配置構成とされている。これは、各メモリバンク１０におけるメモリセルＭＣを形成するためのアクティブ領域が、Ｘ方向に対して斜めに形成されていることから、メモリバンク１０Ａ〜Ｄ間のアクティブ領域の並びを同一の方向に保つことにより、メモリセルＭＣ間の特性バラツキを各メモリバンク１０間で抑制するためである。各メモリバンク１０におけるロウ方向のアドレス順番は、したがって、図２の最左端のロウから順に更新されるようになり、これに対応してロウデコーダ１４が構成されている。詳細は後述する。
【００１９】
図１に戻って、アドレスコマンドＰＡＤ１１を介するアドレス信号はアドレス入力回路１２に供給され、所定の処理が施される。例えば、ロウおよびカラムアドレスは時系列的に供給されるために、それぞれを一時的にラッチして各デコーダ部に振り分けたり、各アドレス信号の相補信号を作成したりする。また、アドレス信号とは別にバンクアドレス信号ＢＡも供給されるので、それをデコードして指定されたメモリバンク１０Ａ〜Ｄを選択するためのバンク選択信号ＢＡ０〜３を発生する。これら内部アドレス信号は、中継バッファ１３−１および２に供給される。
【００２０】
中継バッファ１３−１および２は、複数のバッファ回路（図１では図示せず）を有する。各バッファ回路は、供給された内部アドレス信号をバッファリングしてアドレスバスとしての基幹線（図１では図示せず）を駆動することにより、内部アドレス信号をロウデコーダ部１４Ａ〜Ｄおよびカラムデコーダ部１５Ａ〜Ｄに供給する。これについても、詳細は後述する。
【００２１】
リードライトアンプ回路１６−１および２は、各メモリバンク１０Ａ〜Ｄとデータ入出力回路１７との間に介在し、メモリバンク１０Ｂ〜Ｅに読み書きされるデータを増幅する。つまり、選択されたメモリバンク１０からの読み出しデータは、データ入出力回路１７を介してデータ入出力ＰＡＤ１８に出力され、一方、データ書き込みの場合は、データ入出力ＰＡＤ１８に供給される書き込みデータが選択されたメモリバンク１０にデータ入出力回路１７を介して供給され、選択されたメモリセルに書き込まれる。
【００２２】
図２乃至図４を用いて説明したように、駆動されるサブワード線ＳＷＬは、どのメインワード線ＭＷＬおよびどの制御信号ＦＸがアクティブレベルを取るかに依存し、そしてアクティブレベルとなるメインワード線ＭＷＬおよび制御信号ＦＸは、ロウアドレスによって決定されるが、本ＤＲＡＭチップ１００では、図５に示すように、各メモリバンク１０Ａ〜ＤにおけるメモリマットＭＡＴは８行（ロウ）Ｒ０〜Ｒ７構成とされると共に、それらのロウアドレスがマッピングされている。なお、図５では各サブワードドライバ列ＳＷＤおよびセンスアンプ列ＳＡは割愛している。かかるロウアドレスのマッピングの結果、１２ビットのロウアドレス信号Ｘ０〜Ｘ１１（Ｘ０が最上位ビットで、Ｘ１１が最下位ビット）の内のＸ０〜Ｘ２の３ビットにより活性化すべきメインワード線ＭＷＬを選択し、Ｘ３〜Ｘ１１により活性化すべきＦＸ信号を選択している。なお、メモリマットＭＡＴを９行以上に配置することも勿論可能であり、それに応じて、メインワード線の選択するために必要なロウアドレスのビット数も多くなる。
【００２３】
かくして、例えば最左端の行Ｒ０に属する複数のメインワード線ＭＷＬは、ロウアドレスＸ０〜Ｘ２が全て論理０であることをデコードするＲ０用メインワードデコーダにより駆動され、最右端の行Ｒ７に属する複数のメインワード線ＭＷＬは、ロウアドレス信号Ｘ０〜Ｘ２が全て論理１であることをデコードするＲ０用メインワードデコーダにより駆動される。すなわち、図６に示すように、行Ｒ０〜Ｒ７にそれぞれ対応するメインワードデコーダＭＷＤ０〜ＭＷＤ７が、行Ｒ０〜Ｒ７とほぼ同一のピッチで配置されている。一方、ロウアドレス信号Ｘ３〜Ｘ１１はＦＸデコーダＦＸＤに供給され、本デコーダＦＸＤから制御信号ＦＸがメモリマットＭＡＴに供給される。制御信号ＦＸの信号伝達線は、図４から理解できるよう、ＦＸデコーダＦＸＤからメモリバンク１０の中央部を延在すると共に選択された信号伝達線が左右に分岐するので、ＦＸデコーダＦＸＤはメモリバンク１０の中央部近傍に集中して配置される。
【００２４】
図７を参照すると、本発明の一実施例による、メモリバンク１０Ａおよび１０Ｂに属する各メインワードデコーダＭＷＤへ至るロウアドレス信号Ｘ０〜Ｘ２の信号伝達線（アドレスバス）のレイアウトが示されている。まずはメモリバンク１０Ａ側に着目すると、相補のロウアドレス信号Ｘ０、／Ｘ０、Ｘ１、／Ｘ１、Ｘ２、および／Ｘ２を伝達する幹線としての６本のアドレスバス７１０が、メインワードデコーダＭＷＤ０〜ＭＷＤ７に沿ってＸ方向に互いに略並行に伸びている。本実施例では、各メインワードデコーダＭＷＤは、その入力が全て論理０のときに対応するメインワード線ＭＷＬをアクティブレベルに駆動する構成であるので、各メインワードデコーダＭＷＤ０〜ＭＷＤ７の入力端は図５のロウアドレスマッピングに沿って、アドレスバス７１０の内の選択されたアドレスバスに支線としてのアドレス引込線７２０を介して接続されている。
【００２５】
アドレスバス７１０は中継バッファ１３−１に設けられたバッファ１３１１によりそれぞれ駆動され、各バッファ１３０には、アドレス入力回路（図１）から相補のロウアドレス信号Ｘ０、／Ｘ０、Ｘ１、／Ｘ１、Ｘ２、および／Ｘ２がそれぞれ供給される。中継バッファ１３−１には、メモリバンク１０Ｂにロウアドレス信号を伝達するバッファ１３１２も有する。
【００２６】
メモリバンク１０Ｂ側では、メモリバンク１０Ａと同様に、幹線としてのアドレスバス７３０が、メインワードデコーダＭＷＤ０〜ＭＷＤ７に沿ってＸ方向に互いに略並行に伸びている。ところが、中継バッファ１３−１内の配線交差部７５０として示すように、信号Ｘ０、／Ｘ０を伝達するアドレスバス同士、信号Ｘ１、／Ｘ１を伝達するアドレスバス同士、そして、信号Ｘ２、／Ｘ２を伝達するアドレスバス同士が、メモリバンク１０Ａとは入れ替えられている。メモリバンク１０ＢにおけるメインワードデコーダＭＷＤ０〜ＭＷＤ７のロウアドレスマッピングは図５と同一である結果、メモリバンク１０ＢにおけるメインワードデコーダＭＷＤ０〜ＭＷＤ７の各入力端とアドレスバス７３０の内の選択されたアドレスバスとの間の、支線としてのアドレス引込線７４０を介する接続は、図７のようになる。
【００２７】
ここで、もし配線交差部７５０を設けずにメモリバンク１０Ｂのアドレスバス７３０が伝達するロウアドレス信号Ｘ０〜／Ｘ２をメモリバンク１０Ａのものと同一とすると、メモリバンク１０Ｂにおけるアドレス引込線７４０の接続構成はメモリバンク１０Ａのそれと同一となる。その結果、メモリバンク１０ＢにおけるメインワードデコーダＭＷＤ７は、バッファ１３１２から最も離れた場所にあるにもかかわらず、そのアドレス引込線７４０は３本とも長くなってしまう。アドレスバス７１０、７３０は、多層配線構造における上層レベルの配線として比較的配線抵抗が低い配線で形成できる一方、アドレス引込線７２０、７４０は、各メインワードドライバを構成する各トランジスタに結線する必要性から密な配線パターンが要求される下層レベルの配線として形成されることになり、配線抵抗が比較的高い。その結果、メモリバンク１０Ａと１０Ｂでは、特にメインワードデコーダＭＷＤ７について遠近端差が無視できない程度まで現れてしまう可能性が出る。
【００２８】
これに対し、配線交差部７５０を有する本実施例では、メモリバンク１０ＢにおけるメインワードデコーダＭＷＤ７のアドレス引込線７４０は、メモリバンク１０ＡにおけるメインワードデコーダＭＷＤ７のアドレス引込線７２０よりも、同一にロウアドレスビットについて、短くなっており、結果これらの遠近端差を緩和することが可能となる。また、メモリバンク１０ＡにおけるメインワードデコーダＭＷＤ０のアドレス引込線７２０も、メモリバンク１０ＢにおけるメインワードデコーダＭＷＤ０のアドレス引込線７４０よりも、同一にロウアドレスビットについて、短くなっており、同様に遠近端差を緩和することが可能となる。
【００２９】
なお、中継バッファ１３−１がアドレス入力回路１２からの残りのロウアドレス信号Ｘ３〜Ｘ１１をバッファリングするバッファを有し、さらには、メモリバンク１０Ａおよび１０Ｂのそれぞれは、ＦＸデコーダＦＸＤ（図６）、中継バッファ１３−１からのアドレス信号Ｘ３〜Ｘ１１を伝建するアドレスバス、これらをＦＸデコーダＦＸＤに接続するアドレス引込線を有することは、図示していないが、明らかである。ＦＸデコーダＦＸＤは、図６に関連して説明したとおり、メモリバンク１０のほぼ中央部に集中して配置されるので、遠近端差の影響が無視できるほど小さい。よって、アドレス信号Ｘ３〜Ｘ１１の伝達線に対する配線交差部は設けなくてもよい。勿論、アドレス信号Ｘ３〜Ｘ１１の伝達線についても配線交差部を設けても良い。
【００３０】
本実施例では、メインワードデコーダＭＷＤに供すべきロウアドレス信号として３ビットの例を示しているが、各メモリバンクのメモリマットの構成数や配列に応じて、そのビット数は当然のことながら変わってくるので、配線交差部を設ける対象となるロウアドレス信号の数も変わってくる。
【００３１】
図８は本発明の第２実施例であり、図７との相違点は、配線交差部を７６０として示すように、バッファ１３１２の入力側に設けたことにある。
【００３２】
図９に示す第３実施例では、アドレス入力回路１２（図１）に空きスペースがある場合、このアドレス入力回路１２の空きスペースに配線交差部７７０を設けている。また、同回路１２は、アドレス信号Ｘ０〜Ｘ２をバッファリングして出力するバッファ１２１１と反転バッファリングして出力するインバータバッファ１２１２を有する。
【００３３】
図７〜図９のいずれかの構成は、メモリバンク１０Ｃ、１０Ｄ（図１）についても適用される。なお、メモリバンク１０Ｃ、１０Ｄでは、メインワードデコーダＭＷＤおよびＦＸデコーダＦＸＤが、メモリバンク１０Ａ、１０Ｂとは点「Ａ」の反対側に設けられている。ロウアドレスのマッピングは変わらない。
【００３４】
図１０は、本発明の第４実施例であり、ここではビットラインを選択するための内部カラムアドレス信号を伝送するアドレスバスのレイアウトが示される。
【００３５】
なお本実施形態にかかる半導体装置３００の全体構成は、図１に示す半導体装置１００と同様であり、図１０には、半導体装置１００のうちカラムデコーダ部１５ＢおよびＤと、中継バッファ１３とに対応する部分が示される。本実施例では、各メモリバンク１０におけるカラムデコーダは１２ユニットで構成されている。カラムアドレスマッピングの関係から、カラムアドレス信号の中の一つの信号Ｙｎとその反転信号／Ｙｎとが、配線交差部８５０により、特にデコーダＹ１１の遠近端差を緩和するように、メモリバンク１５Ｂおよび１５ＤのカラムデコーダＹ０〜Ｙ１１に供給されている。
【００３６】
図１１は第５の実施例である。図１０とはカラムアドレスマッピングが異なっている結果、カラムアドレス信号の中の一つの信号Ｙｎ'に対し、配線交差部８６０により、特にデコーダＹ１１の遠近端差を緩和するように、メモリバンク１５Ｂ'および１５Ｄ'のカラムデコーダＹ０〜Ｙ１１に供給されている。
【００３７】
このように、本実施形態にかかる半導体装置（１００）は、第１のメモリ領域（１０Ａまたは１０Ｄ）のために設けられ第１の方向に並んで配置された第１デコーダ群（ＭＷＤ）と、第１の方向に第１のメモリ領域（１０Ａまたは１０Ｄ）と並んで配置された第２のメモリ領域（１０Ｂ）のために設けられ第１の方向に並んで配置された第２デコーダ群（ＭＷＤ）と、第１デコーダ群（ＭＷＤ）の並びに沿って第１の方向に伸びる第１および第２のアドレスバスと、第２デコーダ群（ＭＷＤ）の並びに沿って第１の方向に伸びる第３および第４のアドレスバスと、を備え、第１のアドレスバスは第２のアドレスバスと第１デコーダ群（ＭＷＤ）と間に介在し、第３のアドレスバスは第４のアドレスバスと第２デコーダ群（ＭＷＤ）と間に介在し、第１および第４のアドレスバスは共に第１のアドレス信号（Ｘ０またはＹｎ）を転送し、第２および第３のアドレスバスは共に第２のアドレス信号（／Ｘ０または／Ｙｎ）を転送する。
【００３８】
また、本実施形態にかかる半導体装置（１００）では、第１および第２のアドレス信号（Ｘ０および／Ｘ０、または、Ｙｎおよび／Ｙｎ）は互いに相補の関係にある。
【００３９】
また、本実施形態にかかる半導体装置（１００）では、第１のデコーダ群（ＭＷＤ）と第２のデコーダ群（ＭＷＤ）との間に中継バッファ（１３１１および１３１２）を更に備え、中継バッファ（１３１１および１３１２）は第１のアドレス信号（Ｘ０またはＹｎ）を第１および第４のアドレスバスに供給し、第２のアドレス信号（／Ｘ０または／Ｙｎ）を第２および第３のアドレスバスに供給する。
【００４０】
また、本実施形態にかかる半導体装置（１００）では、第１のデコーダ回路群（Ｒ０〜Ｒ７、または、Ｙ０〜Ｙ１１）の各々は、第１および第２のアドレスバスの中の選択されたバスに引込線を介して接続され、第２のデコーダ回路群（Ｒ０〜Ｒ７、または、Ｙ０〜Ｙ１１）の各々は、第３および第４のアドレスバスの中の選択されたバスに引込線を介して接続される。
【００４１】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明を実施する時々の技術レベル等に応じて、様々な変更を本願発明に加えることができる。
【００４２】
例えば図１ではアドレスコマンドＰＡＤ１１およびデータ入出力ＰＡＤ１８が半導体装置１００の中央付近に位置するセンターパッド構造が示されたが、アドレスコマンドＰＡＤ１１およびデータ入出力ＰＡＤ１８が半導体装置１００のエッジ部に位置するエッジパッド構造であってもよい。また、上記実施形態では半導体装置の一例としてＤＲＡＭを挙げたが、半導体装置は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ），ＰＲＡＭ（Ｐｈａｓｅ  ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ），フラッシュメモリなどであってもよい。
【符号の説明】
【００４３】
１００      半導体装置
１１        アドレスコマンドＰＡＤ
１２        アドレスコマンドデコーダ
１３        中継バッファ
１４        ロウデコーダ部
１５        カラムデコーダ部
１０        メモリバンク
【図１】
2014075165.tif 000003
【図２】
2014075165.tif 000004
【図３】
2014075165.tif 000005
【図４】
2014075165.tif 000006
【図５】
2014075165.tif 000007
【図６】
2014075165.tif 000008
【図７】
2014075165.tif 000009
【図８】
2014075165.tif 000010
【図９】
2014075165.tif 000011
【図１０】
2014075165.tif 000012
【図１１】
2014075165.tif 000013