(57)【要約】【課題】  内部回路から外部入力端子側に、リーク電流が流れるのを防止する。【解決手段】  内部回路８は差動増幅回路１１を備える。差動増幅回路１１は、負帰還回路１０を備えた演算増幅器９によって構成する。演算増幅器９の反転入力端子には外部入力端子２を接続する。外部入力端子２とグランドとの間には、第１および第２の静電気保護素子５，６を直列接続する。基準電圧源３は、第１および第２の静電気保護素子５，６の接続点Ｐと、演算増幅器９の非反転入力端子とにバイアス電圧Ｖrefを印加する。このとき、イマジナリーショートによって演算増幅器９の反転入力端子に接続された外部入力端子２にもバイアス電圧Ｖrefが印加されるから、第１の静電気保護素子５の両端は同電位になる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
バイアス電圧が印加された外部入力端子と、
該外部入力端子に接続された内部回路と、
前記外部入力端子と定電圧部位との間に直列接続された第１および第２の静電気保護素子とを備え、
前記内部回路は、前記外部入力端子と前記第１および第２の静電気保護素子の接続点とに同電位のバイアス電圧を印加する同電位印加回路と、前記外部入力端子から入力された信号を処理する機能回路とを備える構成とした電子回路。
【請求項２】
前記内部回路は、演算増幅器に負帰還回路を設けた差動増幅回路を備え、
前記同電位印加回路は、前記演算増幅器の非反転入力端子と前記第１および第２の静電気保護素子の接続点とに前記バイアス電圧を印加し、前記演算増幅器の反転入力端子に前記外部入力端子を接続することによって、前記第１の静電気保護素子の両端に同電位の前記バイアス電圧を印加し、
前記機能回路は、前記外部入力端子から入力された信号を前記差動増幅回路によって差動増幅する構成としてなる請求項１に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気に対する保護機能を備えた電子回路に関する。
【背景技術】
【０００２】
外部入力端子から内部回路に信号を入力する電子回路において、外部入力端子に印加される静電気から内部回路を保護する静電気保護素子を備えたものが知られている（例えば、特許文献１参照）。この静電気保護素子は、例えば外部入力端子とグランド等の定電位部位との間に接続されるが、高温動作時等に静電気保護素子を通じてリーク電流が流れると共に、このリーク電流によって内部回路の動作異常等を引き起こすことがある。このため、特許文献１に記載された電子回路ではリーク電流キャンセル回路を備え、このリーク電流キャンセル回路によってリーク電流に等しい電流を静電気保護素子に供給し、リーク電流をキャンセルしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７０５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に記載されたリーク電流キャンセル回路は、リーク電流に等しい電流を流すために、例えばカレントミラー回路のような折返し構造の回路によって構成されているため、回路が複雑化する傾向がある。これに加え、折返し構造の回路を採用するため、リーク電流に等しい電流を高精度に生成するのが難しく、リーク電流の影響が残り易いという問題がある。
【０００５】
本発明は前述の問題に鑑みなされたものであり、本発明の目的は、内部回路から外部入力端子側にリーク電流が流れるのを防止することができる電子回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明による電子回路は、バイアス電圧が印加された外部入力端子と、該外部入力端子に接続された内部回路と、前記外部入力端子と定電圧部位との間に直列接続された第１および第２の静電気保護素子とを備え、前記内部回路は、前記外部入力端子と前記第１および第２の静電気保護素子の接続点とに同電位のバイアス電圧を印加する同電位印加回路と、前記外部入力端子から入力された信号を処理する機能回路とを備える構成としている。
【０００７】
請求項２の発明では、前記内部回路は、演算増幅器に負帰還回路を設けた差動増幅回路を備え、前記同電位印加回路は、前記演算増幅器の非反転入力端子と前記第１および第２の静電気保護素子の接続点とに前記バイアス電圧を印加し、前記演算増幅器の反転入力端子に前記外部入力端子を接続することによって、前記第１の静電気保護素子の両端に同電位の前記バイアス電圧を印加し、前記機能回路は、前記外部入力端子から入力された信号を前記差動増幅回路によって差動増幅する構成としている。
【発明の効果】
【０００８】
請求項１の発明によれば、同電位印加回路によって外部入力端子と第１および第２の静電気保護素子の接続点とに同電位のバイアス電圧を印加するから、外部入力端子に接続された第１の静電気保護素子の両端電圧は等しくなる。これにより、内部回路から外部入力端子側にリーク電流が流れることがなく、外部入力端子の電位が安定する。この結果、内部回路におけるリーク電流の影響を排除することができ、内部回路の動作を安定させることができる。
【０００９】
請求項２の発明によれば、内部回路は演算増幅器に負帰還回路を設けた差動増幅回路を備える構成としたから、演算増幅器の非反転入力端子と第１および第２の静電気保護素子の接続点とにバイアス電圧を印加し、演算増幅器の反転入力端子に外部入力端子を接続することによって、同電位印加回路を構成することができる。即ち、イマジナリーショートによって演算増幅器の反転入力端子と非反転入力端子とが同電位になるから、外部入力端子に接続された第１の静電気保護素子は、その両端に同電位のバイアス電圧が印加される。このため、内部回路から外部入力端子側にリーク電流が流れることがなく、外部入力端子の電位を安定させることができる。
【００１０】
また、機能回路は、差動増幅回路によって外部入力端子から入力された信号を差動増幅する。このため、演算増幅器を同電位印加回路と機能回路との両方に兼用させることができ、別個の回路で構成したものに比べて、回路構成を簡略化することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態による電子回路を示す回路図である。
【図２】第１の変形例による電子回路を示す回路図である。
【図３】第２の変形例による電子回路を示す回路図である。
【図４】第３の変形例による電子回路を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態による電子回路について、図面を参照しつつ詳細に説明する。
【００１３】
図１に、第１の実施の形態による電子回路１を示す。電子回路１は、外部入力端子２、基準電圧源３、静電気保護素子５，６、内部回路８等を備える。
【００１４】
基準電圧源３は、バイアス電圧Ｖrefを出力する。この基準電圧源３は、例えば演算増幅器４によるボルテージフォロアを備える。演算増幅器４の反転入力端子と出力端子とが接続されると共に、演算増幅器４の非反転入力端子にはバイアス電圧Ｖrefが印加される。
【００１５】
第１の静電気保護素子５と第２の静電気保護素子６とは、互いに直列接続され、外部入力端子２と定電圧部位としてのグランド（ＧＮＤ）との間に設けられる。このとき、第１の静電気保護素子５の一端は外部入力端子２に接続され、第１の静電気保護素子５の他端は第２の静電気保護素子６の一端に接続され、第２の静電気保護素子６の他端はグランドに接続される。
【００１６】
また、第１の静電気保護素子５と第２の静電気保護素子６との接続点Ｐは、演算増幅器４の出力端子に接続される。これにより、接続点Ｐには、バイアス電圧Ｖrefが印加される。
【００１７】
第１の静電気保護素子５は、例えばｎ型のＭＯＳＦＥＴ７を用いて構成され、ドレインＤが外部入力端子２に接続され、ソースＳが接続点Ｐに接続され、ゲートＧが抵抗Ｒを介してソースＳに接続され、バックゲートＢがグランドに接続される。
【００１８】
第２の静電気保護素子６も、第１の静電気保護素子５とほぼ同様に構成される。このため、第２の静電気保護素子６のＭＯＳＦＥＴ７も、ゲートＧが抵抗Ｒを介してソースＳに接続され、バックゲートＢがグランドに接続される。また、第２の静電気保護素子６のＭＯＳＦＥＴ７は、ドレインＤが接続点Ｐに接続され、ソースＳがグランドに接続される。
【００１９】
内部回路８は、高インピーダンスの入力端子を有し、この入力端子に外部入力端子２が接続される。外部入力端子２から信号Ｓinが入力されると、内部回路８は、信号Ｓinに対して各種の信号処理を行う。
【００２０】
具体的には、内部回路８は、演算増幅器９に負帰還回路１０を設けた差動増幅回路１１を備える。演算増幅器９の反転入力端子には外部入力端子２が接続され、演算増幅器９の非反転入力端子には基準電圧源３のバイアス電圧Ｖrefが印加される。このとき、差動増幅回路１１は、外部入力端子２から入力された信号Ｓinを差動増幅する機能回路１２を構成する。
【００２１】
また、イマジナリーショートによって演算増幅器９の反転入力端子と非反転入力端子とが同電位のバイアス電圧Ｖrefになる。このため、演算増幅器９の反転入力端子に接続された外部入力端子２にも、バイアス電圧Ｖrefが印加される。一方、基準電圧源３によって第１の静電気保護素子５と第２の静電気保護素子６との接続点Ｐにはバイアス電圧Ｖrefが印加される。従って、差動増幅回路１１および基準電圧源３は、外部入力端子２と第１および第２の静電気保護素子５，６の接続点Ｐとに同電位のバイアス電圧Ｖrefを印加する同電位印加回路１３を構成する。この同電位印加回路１３は、第１の静電気保護素子５の両端となるＭＯＳＦＥＴ７のソースＳとドレインＤに同電位のバイアス電圧Ｖrefを印加する。
【００２２】
本実施の形態による電子回路１は上述のように構成されるものであり、外部入力端子２から信号Ｓinが入力されると、内部回路８は、差動増幅回路１１によって信号Ｓinを差動増幅し、増幅した信号Ｓoutを出力する。
【００２３】
また、静電気放電（ＥＳＤ）によって外部入力端子２に過大なサージ電圧が印加されると、静電気保護素子５，６はサージ電圧による電流をグランドに流し、内部回路８を保護する。
【００２４】
然るに、本実施の形態では、同電位印加回路１３によって外部入力端子２と第１および第２の静電気保護素子５，６の接続点Ｐとに同電位のバイアス電圧Ｖrefを印加するから、外部入力端子２に接続された第１の静電気保護素子５の両端電圧は等しくなる。これにより、内部回路８から外部入力端子２側にリーク電流が流れることがなく、外部入力端子２の電位が安定する。この結果、内部回路８におけるリーク電流の影響を排除することができ、内部回路８の動作を安定させることができる。
【００２５】
また、内部回路８は演算増幅器９に負帰還回路１０を設けた差動増幅回路１１を備える構成としたから、演算増幅器９の非反転入力端子と第１および第２の静電気保護素子５，６の接続点Ｐとにバイアス電圧Ｖrefを印加し、演算増幅器９の反転入力端子に外部入力端子２を接続することによって、同電位印加回路１３を構成することができる。即ち、イマジナリーショートによって演算増幅器９の反転入力端子と非反転入力端子とが同電位になるから、外部入力端子２に接続された第１の静電気保護素子５は、その両端に同電位のバイアス電圧Ｖrefを印加することができる。
【００２６】
また、機能回路１２は、差動増幅回路１１によって外部入力端子２から入力された信号Ｓinを差動増幅する。このため、演算増幅器９を同電位印加回路１３と機能回路１２との両方に兼用させることができ、別個の回路で構成したものに比べて、回路構成を簡略化することができる。
【００２７】
なお、前記実施の形態では、第１の静電気保護素子５はｎ型のＭＯＳＦＥＴ７を用いて構成した場合を例に挙げて説明した。しかし、本発明はこれに限らず、例えば図２に示す第１の変形例による電子回路２１のように、第１および第２の静電気保護素子２２，２３はｐ型のＭＯＳＦＥＴ２４を用いて構成してもよい。この場合、第１の静電気保護素子２２は、ドレインＤが外部入力端子２に接続され、ソースＳが接続点Ｐに接続され、ゲートＧが抵抗Ｒを介してドレインＤに接続されると共に、バックゲートＢにバイアス電圧Ｖrefが印加される。第１の静電気保護素子２２では、ＭＯＳＦＥＴ２４のゲートＧは抵抗Ｒを介してソースＳに接続してもよい。
【００２８】
一方、第２の静電気保護素子２３は、リーク電流を抑制するために、ゲートＧが抵抗Ｒを介してドレインＤに接続され、バックゲートＢにバイアス電圧Ｖrefが印加される。また、第２の静電気保護素子２３のＭＯＳＦＥＴ２４は、ドレインＤが接続点Ｐに接続され、ソースＳがグランドに接続される。
【００２９】
さらに、図３に示す第２の変形例による電子回路３１のように、第１および第２の静電気保護素子３２，３３はダイオード３４を用いて構成してもよい。この場合、第１の静電気保護素子３２のダイオード３４は、カソードが外部入力端子２に接続され、アノードが接続点Ｐに接続される。また、第２の静電気保護素子３３のダイオード３４は、カソードが接続点Ｐに接続され、アノードがグランドに接続される。
【００３０】
第１の静電気保護素子５，２２，３２は相互に交換することができ、第２の静電気保護素子６，２３，３３は相互に交換することができる。また、第１の静電気保護素子５，２２，３２および第２の静電気保護素子６，２３，３３は、前述したものに限らず、例えば各種のトランジスタ、抵抗等のような他の素子を用いて構成してもよい。
【００３１】
前記実施の形態では、内部回路８の差動増幅回路１１は機能回路１２と同電位印加回路１３とに兼用する構成とした。しかし、本発明はこれに限らず、例えば図４に示す第３の変形例による電子回路４１のように、内部回路４２は機能回路４３と同電位印加回路４４とを別個に備える構成としてもよい。この場合、機能回路４３は、高インピーダンスの入力端子が外部入力端子２に接続され、外部入力端子２から入力される信号Ｓinに対して各種の信号処理を行う。また、同電位印加回路４４は、基準電圧源４５を含んで構成され、バイアス電圧Ｖrefを第１および第２の静電気保護素子５，６の接続点Ｐに印加すると共に、プルアップ抵抗４５Ａを介して外部入力端子２にバイアス電圧Ｖrefを印加する。
【００３２】
なお、バイアス電圧Ｖrefはグランドよりも高圧な電圧に限らず、低圧が電圧でもよい。この場合、プルアップ抵抗４３Ａに代えてプルダウン抵抗を用いるものである。
【００３３】
また、前記実施の形態では、定電圧部位としてグランドを用いた場合を例に挙げて説明したが、グランドに限らず、一定の直流電圧が印加された部位であればよい。
【００３４】
さらに、本発明は半導体基板に一体化して形成した半導体回路からなる電子回路に適用してもよく、互いに独立した別個の電子部品を組み合わせた電子回路に適用してもよい。
【符号の説明】
【００３５】
１，２１，３１，４１  電子回路
２  外部入力端子
３，４５  基準電圧源
５，２２，３２  第１の静電気保護素子
６，２３，３３  第２の静電気保護素子
８，４２  内部回路
９  演算増幅器
１０  負帰還回路
１１  差動増幅回路
１２，４３  機能回路
１３，４４  同電位印加回路
【図１】
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【図２】
2014011433.tif 000004
【図３】
2014011433.tif 000005
【図４】
2014011433.tif 000006