(57)【要約】【課題】スキャンテストの実施が可能で、信号の遅延を抑えることができる論理回路を備える半導体装置。【解決手段】組み合わせ回路と、組み合わせ回路に供給される第１データまたは組み合わせ回路から出力される第２データを保持する複数の順序回路と、対応する複数の順序回路に供給される第１データを保持する機能と、対応する複数の順序回路から出力される第２データを保持する機能とをそれぞれ有する複数の第１記憶回路と、一の第１記憶回路から供給された第１データまたは第２データを他の一の第１記憶回路に供給することで、複数の第１記憶回路を直列に電気的に接続する複数の第２記憶回路とを有し、第２記憶回路は、ノードへの第１データまたは第２データの供給を制御する第１スイッチと、ノードに電気的に接続された容量素子と、ノードからの第１データまたは第２データの出力を制御する第２スイッチと、を有する半導体装置。【選択図】図１
2014200081.tif 000002
【特許請求の範囲】
【請求項１】
組み合わせ回路と、
前記組み合わせ回路に供給される第１データ、または前記組み合わせ回路から出力される第２データを保持する複数の順序回路と、
対応する複数の前記順序回路に供給される前記第１データを保持する機能と、対応する複数の前記順序回路から出力される前記第２データを、保持する機能とをそれぞれ有する、複数の第１記憶回路と、
一の前記第１記憶回路から供給された前記第１データまたは前記第２データを、他の一の前記第１記憶回路に供給することで、複数の前記第１記憶回路を直列に電気的に接続する複数の第２記憶回路と、を有し、
前記第２記憶回路は、第１論理ゲートと、前記第１論理ゲートを介して前記第２記憶回路に入力された前記第１データまたは前記第２データの、ノードへの供給を制御する第１スイッチと、前記ノードに電気的に接続された容量素子と、第２論理ゲートと、前記第２論理ゲートを介して前記ノードから供給される前記第１データまたは前記第２データの出力を制御する第２スイッチと、を有し、
前記第１論理ゲート及び前記第２論理ゲートは、第１電位と前記第１電位よりも低い第２電位とが与えられており、入力された第３電位に従って、前記第１電位または前記第２電位を出力する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は半導体装置に関する。例えば、本発明は、スキャンテストの実施が可能な論理回路を備えた半導体装置に関する。
【背景技術】
【０００２】
製造された半導体装置が正常に動作するか否かを検証する手法の一つに、スキャンテストがある。スキャンテストでは、半導体装置が有する複数の順序回路を、動作の検証時において直列に接続することで、スキャンチェーンと呼ばれるシフトレジスタを形成し、当該スキャンチェーンに検証用のデータを外部入力端子から直接入力する。そして、入力されたデータに従って論理回路を動作させ、それにより論理回路から出力されたデータを、スキャンチェーンから外部出力端子を介して直接取り出すことで、論理回路の動作を検証することができる。
【０００３】
スキャンテストを実施するためには、動作の検証時においてのみ複数の順序回路を直列に接続する必要があり、そのために、マルチプレクサが各順序回路の入力側に設けられている。マルチプレクサを設けることで、通常の動作時と、動作の検証時とで、複数の順序回路どうしの接続構造を変えることができる。下記の特許文献１には、マルチプレクサとスキャンフリップフロップとで構成された入力データレジスタを有する、メモリテスト回路装置について記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−２９５５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スキャンチェーンを構成することができる半導体装置では、その回路規模が大きくなり順序回路の数が増加すると、マルチプレクサの数も順序回路の数に付随して増加する。マルチプレクサは複数の論理ゲートで構成されているため、マルチプレクサの数が増加すると、信号が経由するゲート段数も増加する。よって、スキャンチェーンを構成することができる半導体装置では、回路規模が大きくなるほど、通常の動作時に半導体装置において生じる信号の伝搬遅延時間が長くなりやすい。
【０００６】
上述したような技術的背景のもと、本発明の一態様は、スキャンテストの実施が可能な論理回路であって、なおかつ、信号の遅延を抑えることができる論理回路を備える半導体装置の提供を、課題の一つとする。
【課題を解決するための手段】
【０００７】
本発明の一態様では、組み合わせ回路と、組み合わせ回路に供給される第１データ、または組み合わせ回路から出力される第２データを保持する複数の順序回路と、複数の順序回路のそれぞれにそれぞれが対応する複数の第１記憶回路とを備える。第１記憶回路は、対応する順序回路に供給される第１データを保持する機能を有する。また、第１記憶回路は、対応する順序回路から出力される第２データを、保持する機能を有する。
【０００８】
さらに、本発明の一態様では、複数の第１記憶回路間において、一の第１記憶回路から供給された第１データまたは第２データを、他の一の第１記憶回路に供給することで、複数の第１記憶回路を直列に電気的に接続する複数の第２記憶回路を有する。第２記憶回路は、ノードへの上記データの供給を制御する第１スイッチと、上記ノードに電気的に接続された容量素子と、上記ノードからの上記データの出力を制御する第２スイッチとを有する。
【０００９】
本発明の一態様に係る半導体装置では、複数の第２記憶回路を介して直列に接続された複数の第１記憶回路を用いることで、動作の検証時において、複数の順序回路を直列に接続しなくとも、外部入出力端子から複数の第１記憶回路を介して、複数の順序回路に検証用の第１データを書き込むことができる。また、複数の順序回路を直列に接続しなくとも、外部入出力端子から複数の第１記憶回路を介して、複数の順序回路に保持されている検証用の第２データを読み出すことができる。よって、複数の順序回路を直列に接続するための、マルチプレクサ等の論理回路を複数の各順序回路の入力側に設けなくとも、組み合わせ回路の動作を検証することができる。そのため、通常の動作を行う場合、すなわち第１データが通常の動作に用いるデータである場合、第１データが組み合わせ回路に供給されることで、当該組み合わせ回路から出力される第２データを、マルチプレクサ等の論理回路を介さずに、順序回路に供給することができる。
【発明の効果】
【００１０】
本発明の一態様により、スキャンテストの実施が可能な論理回路であって、なおかつ、信号の遅延を抑えることができる論理回路を備える半導体装置を、提供することができる。
【図面の簡単な説明】
【００１１】
【図１】半導体装置の構成を示す図。
【図２】半導体装置の構成を示す図。
【図３】半導体装置の構成を示す図。
【図４】タイミングチャート。
【図５】第２記憶回路の構成を示す図。
【図６】第１記憶回路及び第２記憶回路の構成を示す図。
【図７】第２記憶回路の構成を示す図。
【図８】第１記憶回路及び第２記憶回路の構成を示す図。
【図９】半導体装置の断面図。
【図１０】チップとモジュールの図。
【図１１】電子機器の図。
【発明を実施するための形態】
【００１２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１３】
なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、順序回路及び組み合わせ回路を用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、順序回路及び組み合わせ回路を駆動回路、コントローラなどに有する半導体表示装置が、その範疇に含まれる。
【００１４】
〈半導体装置の構成例１〉
図１に、本発明の一態様に係る半導体装置１０の構成を、ブロック図で一例として示す。なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
【００１５】
図１に示す半導体装置１０は、順序回路１１−１乃至順序回路１１−３で例示される複数の順序回路１１と、組み合わせ回路１２−１及び組み合わせ回路１２−２で例示される複数の組み合わせ回路１２と、第１記憶回路１３−１乃至第１記憶回路１３−３で例示される複数の第１記憶回路１３と、第２記憶回路１４−１及び第２記憶回路１４−２で例示される複数の第２記憶回路１４（中継記憶回路ともいう）とを有する。
【００１６】
順序回路１１には、フリップフロップなどを用いることができる。順序回路１１は、組み合わせ回路１２に供給されるデータを保持する機能を有する。また、順序回路１１は、組み合わせ回路１２から出力されるデータを保持する機能を有する。
【００１７】
具体的に、順序回路１１−１は、組み合わせ回路１２−１に供給されるデータを保持する機能を有する。順序回路１１−２は、データが順序回路１１−１から組み合わせ回路１２−１に供給されることで、組み合わせ回路１２−１から出力されるデータを、保持する機能を有する。また、順序回路１１−２は、組み合わせ回路１２−２に供給されるデータを保持する機能を有する。順序回路１１−３は、データが順序回路１１−２から組み合わせ回路１２−２に供給されることで、組み合わせ回路１２−２から出力されるデータを、保持する機能を有する。
【００１８】
組み合わせ回路１２は、論理ゲートを単数または複数有する論理回路であり、供給されるデータを用いて論理演算を行い、それによって得られるデータを出力する機能を有する。
【００１９】
また、複数の第１記憶回路１３は、複数の順序回路１１にそれぞれ対応している。第１記憶回路１３は、対応する順序回路１１に供給されるデータを保持する機能を有する。また、第１記憶回路１３は、対応する順序回路１１から出力されるデータを、保持する機能を有する。
【００２０】
具体的に、図１では、第１記憶回路１３−１が順序回路１１−１に対応しており、第１記憶回路１３−２が順序回路１１−２に対応しており、第１記憶回路１３−３が順序回路１１−３に対応している場合を例示している。そして、第１記憶回路１３−１は、順序回路１１−１に供給されるデータを保持する機能を有し、第１記憶回路１３−２は、順序回路１１−２に供給されるデータを保持する機能を有し、第１記憶回路１３−３は、順序回路１１−３に供給されるデータを保持する機能を有する。また、第１記憶回路１３−１は、順序回路１１−１から出力されるデータを保持する機能を有し、第１記憶回路１３−２は、順序回路１１−２から出力されるデータを保持する機能を有し、第１記憶回路１３−３は、順序回路１１−３から出力されるデータを保持する機能を有する。
【００２１】
また、第２記憶回路１４は、一の第１記憶回路１３から供給されたデータを保持する機能と、保持したデータを、他の一の第１記憶回路１３に供給する機能とを有する。半導体装置１０は、複数の第１記憶回路１３間に位置する第２記憶回路１４を有することで、一の第１記憶回路１３に供給されるデータを、第２記憶回路１４を介して、後段の第１記憶回路１３に順次移すことができる。すなわち、第２記憶回路１４を介して、複数の第１記憶回路１３は直列に接続されることとなる。
【００２２】
具体的に、図１では、第１記憶回路１３−１の出力側、及び第１記憶回路１３−２の入力側に、第２記憶回路１４−１が位置している。また、第１記憶回路１３−２の出力側、及び第１記憶回路１３−３の入力側に、第２記憶回路１４−２が位置している。そして、図１では、第２記憶回路１４−１は、第１記憶回路１３−１から供給されたデータを保持する機能と、保持したデータを、第１記憶回路１３−２に供給する機能とを有する。また、第２記憶回路１４−２は、第１記憶回路１３−２から供給されたデータを保持する機能と、保持したデータを、第１記憶回路１３−３に供給する機能とを有する。よって、第１記憶回路１３−１に供給されるデータは、第２記憶回路１４−１または第２記憶回路１４−２を介して、後段の第１記憶回路１３−２または第１記憶回路１３−３に、順次移すことができる。したがって、第２記憶回路１４を介して、第１記憶回路１３−１乃至第１記憶回路１３−３が直列に接続されることとなる。
【００２３】
第２記憶回路１４は、第２記憶回路１４内のノードＦＮへのデータの供給を制御するスイッチ１５と、ノードＦＮに電気的に接続された容量素子１７と、ノードＦＮからのデータの出力を制御するスイッチ１６と、論理ゲート１８及び論理ゲート１９とを有する。図１では、第２記憶回路１４−１においてデータが供給されるノードを、ノードＦＮ１とし、第２記憶回路１４−２においてデータが供給されるノードを、ノードＦＮ２として図示する。
【００２４】
論理ゲート１８及び論理ゲート１９には、ハイレベルの電位とローレベルの電位とが与えられている。そして、論理ゲート１８及び論理ゲート１９は、入力されたデータに従って、ハイレベルの電位またはローレベルの電位を出力することにより、入力されたデータを含む信号の電位の振幅が減衰するのを防ぐ機能を有する。例えば、論理ゲート１８または論理ゲート１９として、インバータ、バッファなどを用いることができる。
【００２５】
具体的に、図１では、スイッチ１５が導通状態にあり、スイッチ１６が非導通状態にあるとき、第１記憶回路１３−１から供給されるデータは、論理ゲート１８を通った後、スイッチ１５を介してノードＦＮに供給される。次いで、スイッチ１５が非導通状態にあり、スイッチ１６が導通状態にあるとき、ノードＦＮに保持されているデータは、論理ゲート１９を通った後、スイッチ１６を介して後段の第１記憶回路１３−２に供給される。
【００２６】
〈半導体装置の動作例〉
次いで、図１に示す半導体装置１０を例に挙げて、本発明の一態様に係る半導体装置１０の、通常の動作例と、検証の動作例とについて説明する。
【００２７】
まず、半導体装置１０における通常の動作について説明する。通常の動作を行う場合、端子２０から、通常の動作に用いるデータが、順序回路１１−１に供給される。順序回路１１−１は、供給されたデータを保持し、順序回路１１−１の動作を制御するクロック信号などの信号に従って、当該データを組み合わせ回路１２−１に供給する。組み合わせ回路１２−１では、供給されたデータを用いて論理演算を行い、それによって得られるデータを出力する。順序回路１１−２は、組み合わせ回路１２−１から供給されるデータを保持し、順序回路１１−２の動作を制御するクロック信号などの信号に従って、当該データを、組み合わせ回路１２−２に供給する。組み合わせ回路１２−２では、供給されたデータを用いて論理演算を行い、それによって得られるデータを出力する。順序回路１１−３は、組み合わせ回路１２−２から供給されるデータを保持し、順序回路１１−３の動作を制御するクロック信号などの信号に従って、当該データを端子２１に供給する。
【００２８】
次いで、半導体装置１０における検証の動作について説明する。検証の動作を行う場合、まず、複数の第１記憶回路１３への、検証用のデータの書き込み（スキャンイン）を行う。
【００２９】
具体的には、端子２２から、検証用のデータＤ１が第１記憶回路１３−１に供給される。第１記憶回路１３−１に供給された検証用のデータＤ１は、第１記憶回路１３−１において保持される。そして、第２記憶回路１４−１において、スイッチ１５が導通状態となり、スイッチ１６が非導通状態となり、第１記憶回路１３−１から検証用のデータＤ１が、ノードＦＮ１に供給される。次いで、第２記憶回路１４−１において、スイッチ１５が非導通状態となり、スイッチ１６が導通状態となり、ノードＦＮ１から第１記憶回路１３−２に、検証用のデータＤ１が供給される。第１記憶回路１３−２に供給された検証用のデータＤ１は、第１記憶回路１３−２において保持される。また、第１記憶回路１３−２に検証用のデータＤ１が供給されるのと並行して、端子２２から、検証用のデータＤ２が第１記憶回路１３−１に供給される。第１記憶回路１３−１に供給された検証用のデータＤ２は、第１記憶回路１３−１において保持される。
【００３０】
次いで、複数の第１記憶回路１３への検証用のデータの書き込み（スキャンイン）が終了したら、複数の第１記憶回路１３に書き込まれた検証用のデータを、対応する複数の順序回路１１にそれぞれ書き込む。
【００３１】
具体的には、第１記憶回路１３−１において保持されている検証用のデータＤ２が、第１記憶回路１３−１に対応する順序回路１１−１に供給される。順序回路１１−１に供給された検証用のデータＤ２は、順序回路１１−１において保持される。また、第１記憶回路１３−２において保持されている検証用のデータＤ１が、第１記憶回路１３−２に対応する順序回路１１−２に供給される。順序回路１１−２に供給された検証用のデータＤ１は、順序回路１１−２において保持される。
【００３２】
次いで、複数の順序回路１１において保持されている検証用のデータが、複数の組み合わせ回路１２にそれぞれ供給されることで、複数の組み合わせ回路１２において検証用のデータを用いた論理演算が行われる。そして、上記論理演算によって得られた検証用のデータの、複数の順序回路１１への書き込み（キャプチャ）が行われ、検証用のデータが複数の順序回路１１に保持される。
【００３３】
具体的には、順序回路１１−１において保持されている検証用のデータＤ２が、組み合わせ回路１２−１に供給され、組み合わせ回路１２−１における論理演算によって得られた検証用のデータＱ２が、組み合わせ回路１２−１の後段に位置する順序回路１１−２に書き込まれる。そして、当該データＱ２は、順序回路１１−２において保持される。また、上記動作と並行して、順序回路１１−２において保持されている検証用のデータＤ１が、組み合わせ回路１２−２に供給され、組み合わせ回路１２−２における論理演算によって得られた検証用のデータＱ１が、組み合わせ回路１２−２の後段に位置する順序回路１１−３に書き込まれる。そして、当該データＱ１は、順序回路１１−３において保持される。
【００３４】
次いで、複数の順序回路１１において保持されている検証用のデータが、対応する複数の第１記憶回路１３にそれぞれ書き込まれる。
【００３５】
具体的には、順序回路１１−２において保持されている検証用のデータＱ２は、第１記憶回路１３−２に書き込まれ、保持される。また、順序回路１１−３において保持されている検証用のデータＱ１は、第１記憶回路１３−３に書き込まれ、保持される。
【００３６】
次いで、検証用のデータの、複数の第１記憶回路１３からの読み出し（スキャンアウト）を行う。
【００３７】
具体的には、第１記憶回路１３−３において保持されている検証用のデータＱ１が、端子２３に供給される。また、検証用のデータＱ１が端子２３に供給されるのと並行して、第２記憶回路１４−２において、スイッチ１５が導通状態となり、スイッチ１６が非導通状態となり、第１記憶回路１３−２から検証用のデータＱ２が、ノードＦＮ２に供給される。次いで、第２記憶回路１４−２において、スイッチ１５が非導通状態となり、スイッチ１６が導通状態となり、ノードＦＮ２から第１記憶回路１３−３に、検証用のデータＱ２が供給される。第１記憶回路１３−３に供給された検証用のデータＱ２は、第１記憶回路１３−３において保持される。次いで、第１記憶回路１３−３において保持されている検証用のデータＱ２が、端子２３に供給される。上記動作により、検証用のデータＱ１及び検証用のデータＱ２が、端子２３から読み出される。
【００３８】
本発明の一態様に係る半導体装置１０では、上述したように、複数の第２記憶回路１４を介して直列に接続された複数の第１記憶回路１３を用いることで、複数の順序回路１１を直列に接続しなくとも、複数の順序回路１１に端子２２を介して検証用のデータを書き込み、なおかつ、複数の順序回路１１から端子２３を介して検証用のデータを読み出すことができる。よって、複数の順序回路１１を直列に接続するための、マルチプレクサ等の論理回路を複数の各順序回路１１の入力側に設けなくとも、組み合わせ回路１２の動作を検証することができる。そのため、通常の動作を行う場合、すなわちデータが通常の動作に用いるデータである場合、データが組み合わせ回路１２に供給されることで、当該組み合わせ回路１２から出力されるデータを、マルチプレクサ等の論理回路を介さずに、順序回路１１に供給することができる。
【００３９】
〈半導体装置の構成例２〉
なお、図１に示す半導体装置１０では、一の組み合わせ回路１２にデータを供給する順序回路と、一の組み合わせ回路１２からデータが供給される順序回路とが、それぞれ一つずつである場合を例示している。しかし、本発明の一態様に係る半導体装置１０では、一の組み合わせ回路１２に対し、データを供給する順序回路、または一の組み合わせ回路１２からデータが供給される順序回路を、複数有していても良い。
【００４０】
図２に、一の組み合わせ回路１２に対し、データを供給する順序回路１１または一の組み合わせ回路１２からデータが供給される順序回路１１を複数有する、本発明の一態様に係る半導体装置１０の構成を、ブロック図で一例として示す。
【００４１】
図２に示す半導体装置１０は、順序回路１１−１乃至順序回路１１−５で例示される複数の順序回路１１と、組み合わせ回路１２と、第１記憶回路１３−１乃至第１記憶回路１３−５で例示される複数の第１記憶回路１３と、第２記憶回路１４−１及び第２記憶回路１４−４で例示される複数の第２記憶回路１４とを有する。
【００４２】
順序回路１１−１乃至順序回路１１−３は、組み合わせ回路１２に供給されるデータを保持する機能を有する。順序回路１１−４及び順序回路１１−５は、データが順序回路１１−１乃至順序回路１１−３から組み合わせ回路１２に供給されることで、組み合わせ回路１２から出力されるデータを、保持する機能を有する。
【００４３】
また、図２では、第１記憶回路１３−１乃至第１記憶回路１３−５が、順序回路１１−１乃至順序回路１１−５にそれぞれ対応している場合を例示している。そして、第１記憶回路１３−１乃至第１記憶回路１３−３は、順序回路１１−１乃至順序回路１１−３に供給されるデータをそれぞれ保持する機能を有する。また、第１記憶回路１３−４及び第１記憶回路１３−５は、順序回路１１−４及び順序回路１１−５から出力されるデータをそれぞれ保持する機能を有する。
【００４４】
また、第１記憶回路１３−１の出力側、及び第１記憶回路１３−２の入力側に、第２記憶回路１４−１が接続されている。第１記憶回路１３−２の出力側、及び第１記憶回路１３−３の入力側に、第２記憶回路１４−２が接続されている。第１記憶回路１３−３の出力側、及び第１記憶回路１３−４の入力側に、第２記憶回路１４−３が接続されている。第１記憶回路１３−４の出力側、及び第１記憶回路１３−５の入力側に、第２記憶回路１４−４が接続されている。よって、第２記憶回路１４−１乃至第２記憶回路１４−４を介して、第１記憶回路１３−１乃至第１記憶回路１３−５が直列に接続されることとなる。
【００４５】
〈半導体装置の具体的な構成例〉
次いで、図１に示した半導体装置１０のより具体的な構成を、図３に一例として示す。
【００４６】
図３に示す半導体装置１０は、図１に示す半導体装置１０と同様に、複数の順序回路１１と、複数の組み合わせ回路１２と、複数の第１記憶回路１３と、複数の第２記憶回路１４と、を有する。具体的に、図３に示す半導体装置１０は、順序回路１１−１乃至順序回路１１−ｘ（ｘは２以上の自然数）で構成される、複数の順序回路１１を有するものとする。また、図３に示す半導体装置１０は、組み合わせ回路１２−１乃至組み合わせ回路１２−ｘで構成される、複数の組み合わせ回路１２を有するものとする。また、図３に示す半導体装置１０は、第１記憶回路１３−１乃至第１記憶回路１３−ｘで構成される、複数の第１記憶回路１３を有するものとする。また、図３に示す半導体装置１０は、第２記憶回路１４−１乃至第２記憶回路１４−ｘで構成される、複数の第２記憶回路１４を有するものとする。
【００４７】
さらに、図３に示す半導体装置１０は、第１記憶回路１３−１の入力側にトランジスタ３０を有する。トランジスタ３０は、ゲートに入力される信号Ｓ＿ＣＫ２に従って、検証用のデータを含む信号Ｓ＿ＩＮの、第１記憶回路１３−１への供給を制御する機能を有する。
【００４８】
また、図３に示す半導体装置１０では、通常の動作に用いるデータを含む信号Ｄ＿ＩＮが、組み合わせ回路１２−１に供給される。
【００４９】
また、図３に示す半導体装置１０では、第１記憶回路１３がトランジスタ３２と、容量素子３３とを有する。トランジスタ３２は、ノードＮＤに供給されるデータを保持する機能を有する。容量素子３３は、ノードＮＤに供給されたデータを保持する機能を有する。
【００５０】
なお、図３では、第１記憶回路１３−１乃至第１記憶回路１３−ｘが、それぞれノードＮＤ１乃至ノードＮＤｘを有するものとする。
【００５１】
また、図３に示す半導体装置１０では、スイッチ１５として機能するトランジスタ１５ｔと、スイッチ１６として機能するトランジスタ１６ｔと、容量素子１７と、論理ゲート１８として機能するインバータ１８ｉと、論理ゲート１９として機能するインバータ１９ｉとを、第２記憶回路１４に有する。トランジスタ１５ｔは、ゲートに入力される信号Ｓ＿ＣＫ１に従って、導通状態または非導通状態が選択される。トランジスタ１６ｔは、ゲートに入力される信号Ｓ＿ＣＫ２に従って、導通状態または非導通状態が選択される。そして、第１記憶回路１３から供給されるデータは、インバータ１８ｉを通った後、トランジスタ１５ｔを介してノードＦＮに与えられる。また、ノードＦＮから、データが、インバータ１９ｉを通った後、トランジスタ１６ｔを介して後段の第１記憶回路１３に供給される。
【００５２】
半導体装置１０に用いられるトランジスタは、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜にチャネル形成領域を有することができる。或いは、半導体装置１０に用いられるトランジスタは、酸化物半導体膜にチャネル形成領域を有していても良い。
【００５３】
なお、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、オフ電流が著しく小さい。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタ１５ｔまたはトランジスタ１６ｔを第２記憶回路１４に用いることで、第２記憶回路１４において、ノードＦＮにおけるデータの保持時間を、長く確保することができる。
【００５４】
なお、特に断りがない限り、本明細書でオフ電流とは、遮断領域においてトランジスタのソースとドレイン間に流れる電流を意味する。
【００５５】
〈半導体装置の具体的な動作例〉
次いで、図３に示す半導体装置１０の動作例について、図４に示すタイミングチャートを用いて説明する。
【００５６】
まず、半導体装置１０では、期間Ｔ１において通常の動作が行われる。期間Ｔ１では、図４に示すように、信号Ｓ＿ＩＮ、信号Ｓ＿ＣＫ１、及び信号Ｓ＿ＣＫ２は、全てその電位がローレベルとなる。よって、トランジスタ３０、トランジスタ１５ｔ、及びトランジスタ１６ｔは非導通状態である。
【００５７】
なお、期間Ｔ１において、ノードＮＤ１乃至ノードＮＤｘと、ノードＦＮ１乃至ノードＦＮｘとでは、その電位のレベルが特に定まっていない。図４に示すタイミングチャートでは、電位が定まっていない期間を斜線で示す。
【００５８】
次いで、半導体装置１０ではスキャンインの動作が行われるものとする。スキャンインでは、まず、期間Ｔ２において、信号Ｓ＿ＣＫ１の電位がローレベル、信号Ｓ＿ＣＫ２の電位がハイレベルとなる。よって、トランジスタ３０、及びトランジスタ１６ｔは導通状態となり、トランジスタ１５ｔは非導通状態を維持する。そして、検証用のデータＤ１を含む信号Ｓ＿ＩＮが、トランジスタ３０を介して、第１記憶回路１３−１のノードＮＤ１に入力される。
【００５９】
次いで、期間Ｔ３において、信号Ｓ＿ＣＫ１の電位がハイレベル、信号Ｓ＿ＣＫ２の電位がローレベルとなる。よって、トランジスタ３０、及びトランジスタ１６ｔは非導通状態となり、トランジスタ１５ｔは導通状態となる。そして、検証用のデータＤ１を含む信号Ｓ＿ＩＮは、ノードＮＤ１からインバータ１８ｉ及びトランジスタ１５ｔを介して、第２記憶回路１４−１のノードＦＮ１に入力される。
【００６０】
なお、信号Ｓ＿ＩＮの電位は、インバータ１８ｉによりその極性が反転する。よって、実際には、ノードＮＤ１に供給される信号Ｓ＿ＩＮの電位と、ノードＦＮ１に供給される信号Ｓ＿ＩＮの電位とは、その極性が互いに反転している。
【００６１】
次いで、期間Ｔ４において、信号Ｓ＿ＣＫ１の電位がローレベル、信号Ｓ＿ＣＫ２の電位がハイレベルとなる。よって、トランジスタ３０、及びトランジスタ１６ｔは導通状態となり、トランジスタ１５ｔは非導通状態となる。そして、検証用のデータＤ２を含む信号Ｓ＿ＩＮが、トランジスタ３０を介して、第１記憶回路１３−１のノードＮＤ１に入力される。また、検証用のデータＤ１を含む信号Ｓ＿ＩＮは、ノードＦＮ１からインバータ１９ｉ及びトランジスタ１６ｔを介して、第１記憶回路１３−１のノードＮＤ２に入力される。
【００６２】
次いで、期間Ｔ５において、信号Ｓ＿ＣＫ１の電位がハイレベル、信号Ｓ＿ＣＫ２の電位がローレベルとなる。よって、トランジスタ３０、及びトランジスタ１６ｔは非導通状態となり、トランジスタ１５ｔは導通状態となる。そして、検証用のデータＤ２を含む信号Ｓ＿ＩＮは、ノードＮＤ１からインバータ１８ｉ及びトランジスタ１５ｔを介して、第２記憶回路１４−１のノードＦＮ１に入力される。また、検証用のデータＤ１を含む信号Ｓ＿ＩＮは、ノードＮＤ２からインバータ１８ｉ及びトランジスタ１５ｔを介して、第２記憶回路１４−２のノードＦＮ２に入力される。
【００６３】
上記期間Ｔ２乃至期間Ｔ５と同様の動作を繰り返すことで、最終的には期間Ｔ６に示すように、検証用のデータＤｘ−１乃至データＤ１が、第１記憶回路１３−１乃至第１記憶回路１３−（ｘ−１）が有するノードＮＤ１乃至ノードＮＤ（ｘ−１）に、それぞれ供給される。すなわち、期間Ｔ２から始まったスキャンインの動作は、期間Ｔ６において完了することとなる。
【００６４】
次いで、期間Ｔ７において、キャプチャの動作を行う。具体的に、期間Ｔ７では、信号Ｓ＿ＣＫ１の電位がローレベル、信号Ｓ＿ＣＫ２の電位がローレベルとなる。よって、トランジスタ３０、トランジスタ１５ｔ、及びトランジスタ１６ｔは非導通状態となる。そして、第１記憶回路１３から検証用のデータが順序回路１１に書き込まれた後、組み合わせ回路１２から出力される検証用のデータを、後段の順序回路１１に書き込むことで、キャプチャの動作を行う。次いで、順序回路１１から第１記憶回路１３に、検証用のデータを書き込む。
【００６５】
なお、図４に示すタイミングチャートでは、検証用のデータＤｘ乃至データＤ２が、組み合わせ回路１２−２乃至組み合わせ回路１２−ｘにそれぞれ供給されることで、検証用のデータＱｘ乃至データＱ２が、ノードＮＤ２乃至ノードＮＤｘに、それぞれ供給される場合を例示している。
【００６６】
また、組み合わせ回路１２−１には、信号Ｄ＿ＩＮが入力される端子から、別途、検証用のデータＤｘ＋１を含む信号Ｓ＿ＩＮを供給すれば良い。上記動作により、図４に示すように、ノードＮＤ１には検証用のデータＱｘ＋１が供給される。
【００６７】
なお、図４では、期間Ｔ７が、信号Ｓ＿ＣＫ１及び信号Ｓ＿ＣＫ２の１周期よりも短い場合を例示しているが、期間Ｔ７の長さは、信号Ｓ＿ＣＫ１及び信号Ｓ＿ＣＫ２をローレベルとする期間の長さを調整することで、適宜設定することができる。
【００６８】
次いで、半導体装置１０ではスキャンアウトの動作が行われるものとする。スキャンアウトでは、まず、期間Ｔ８において、信号Ｓ＿ＣＫ１の電位がハイレベル、信号Ｓ＿ＣＫ２の電位がローレベルとなる。よって、トランジスタ３０、及びトランジスタ１６ｔは非導通状態となり、トランジスタ１５ｔは導通状態となる。そして、検証用のデータＱｘ＋１乃至データＱ２を含む信号Ｓ＿ＯＵＴは、ノードＮＤ１乃至ノードＮＤｘからインバータ１８ｉ及びトランジスタ１５ｔを介して、ノードＦＮ１乃至ノードＦＮｘにそれぞれ入力される。
【００６９】
次いで、期間Ｔ９において、信号Ｓ＿ＣＫ１の電位がローレベル、信号Ｓ＿ＣＫ２の電位がハイレベルとなる。よって、トランジスタ３０、及びトランジスタ１６ｔは導通状態となり、トランジスタ１５ｔは非導通状態となる。そして、検証用のデータＱｘ＋１乃至データＱ３を含む信号Ｓ＿ＯＵＴは、ノードＦＮ１乃至ノードＦＮｘ−１から、インバータ１９ｉ及びトランジスタ１６ｔを介して、ノードＮＤ２乃至ノードＮＤｘにそれぞれ入力される。また、検証用のデータＱ２を含む信号Ｓ＿ＯＵＴは、インバータ１９ｉ及びトランジスタ１６ｔを介して、半導体装置１０から出力される。
【００７０】
次いで、期間Ｔ１０において、信号Ｓ＿ＣＫ１の電位がハイレベル、信号Ｓ＿ＣＫ２の電位がローレベルとなる。よって、トランジスタ３０、及びトランジスタ１６ｔは非導通状態となり、トランジスタ１５ｔは導通状態となる。そして、検証用のデータＱｘ＋１乃至データＱ３を含む信号Ｓ＿ＯＵＴは、ノードＮＤ２乃至ノードＮＤｘからインバータ１８ｉ及びトランジスタ１５ｔを介して、ノードＦＮ２乃至ノードＦＮｘにそれぞれ入力される。
【００７１】
次いで、期間Ｔ１１において、信号Ｓ＿ＣＫ１の電位がローレベル、信号Ｓ＿ＣＫ２の電位がハイレベルとなる。よって、トランジスタ３０、及びトランジスタ１６ｔは導通状態となり、トランジスタ１５ｔは非導通状態となる。そして、検証用のデータＱｘ＋１乃至データＱ４を含む信号Ｓ＿ＯＵＴは、ノードＦＮ２乃至ノードＦＮｘ−１から、インバータ１９ｉ及びトランジスタ１６ｔを介して、ノードＮＤ３乃至ノードＮＤｘにそれぞれ入力される。また、検証用のデータＱ３を含む信号Ｓ＿ＯＵＴは、インバータ１９ｉ及びトランジスタ１６ｔを介して、半導体装置１０から出力される。
【００７２】
上記期間Ｔ８乃至期間Ｔ１１と同様の動作を繰り返すことで、最終的には検証用のデータＱｘ＋１乃至データＱ２を、全て半導体装置１０から出力し、スキャンアウトの動作を完了させることができる。
【００７３】
〈第１記憶回路及び順序回路の構成例１〉
次いで、第１記憶回路１３の具体的な構成例について説明する。
【００７４】
図５に、順序回路１１、第１記憶回路１３、及び第２記憶回路１４の、接続構造を一例として示す。
【００７５】
第１記憶回路１３は、容量素子３３及びトランジスタ３２に加えて、トランジスタ３４及びトランジスタ３５を有する。トランジスタ３２は、ノードＮＤに供給されるデータを保持する機能を有する。容量素子３３は、ノードＮＤに供給されたデータを保持する機能を有する。トランジスタ３５は、ノードＮＤに保持されているデータに従って、導通状態または非導通状態が選択される。トランジスタ３４は、トランジスタ３２が導通状態であるときに、配線３６の電位をノードＮＤに供給する機能を有する。また、ノードＮＤは、第２記憶回路１４に接続されている。
【００７６】
次いで、図６に、図５に示した順序回路１１と、第１記憶回路１３の、より具体的な構成例を示す。
【００７７】
順序回路１１は、インバータ２２０及びインバータ２２１と、インバータ２２３乃至インバータ２２５と、トランスミッションゲート２２６乃至トランスミッションゲート２２８と、ＮＡＮＤ２２９及びＮＡＮＤ２３０を有する。また、第１記憶回路１３は、トランジスタ３２、トランジスタ３５、容量素子３３、トランスミッションゲート２０６、トランジスタ３４、及びインバータ２０９を有する。
【００７８】
インバータ２２０は、クロック信号ＣＬＫの電位の極性を反転させたクロック信号ＣＬＫｂを、生成する機能を有する。そして、トランスミッションゲート２２６、２２７は、クロック信号ＣＬＫ及びクロック信号ＣＬＫｂに従って、導通状態または非導通状態が選択され、インバータ２２３は、クロック信号ＣＬＫ及びクロック信号ＣＬＫｂに従って、信号の出力の有無が選択される。
【００７９】
具体的に、トランスミッションゲート２２６は、クロック信号ＣＬＫの電位がＬ（ローレベル）、クロック信号ＣＬＫｂの電位がＨ（ハイレベル）のとき、トランスミッションゲート２２６の入力端子に供給された、通常の動作に用いるデータＱまたは検証用のデータＱを、ＮＡＮＤ２２９の第１入力端子、及び、第１記憶回路１３が有するトランスミッションゲート２０６の入力端子に供給する機能を有する。また、トランスミッションゲート２２６は、クロック信号ＣＬＫの電位がＨ、クロック信号ＣＬＫｂの電位がＬのとき、ハイインピーダンスとなり、ＮＡＮＤ２２９の第１入力端子、及び、第１記憶回路１３が有するトランスミッションゲート２０６の入力端子への、上記データＱの供給を停止する機能を有する。
【００８０】
また、具体的に、トランスミッションゲート２２７は、クロック信号ＣＬＫの電位がＨ、クロック信号ＣＬＫｂの電位がＬのとき、ＮＡＮＤ２２９の出力端子から入力された信号及びトランスミッションゲート２２８の出力端子から入力された検証用のデータＤを、インバータ２２１の入力端子に供給する機能を有する。また、トランスミッションゲート２２７は、クロック信号ＣＬＫの電位がＬ、クロック信号ＣＬＫｂの電位がＨのとき、ＮＡＮＤ２２９の出力端子から入力された信号またはトランスミッションゲート２２８の出力端子から入力された検証用のデータＤの、インバータ２２１の入力端子への供給を停止する機能を有する。
【００８１】
また、インバータ２２４は、信号ＲＥの電位の極性を反転させた信号ＲＥｂを、生成する機能を有する。また、インバータ２２５は、信号ＲＥｂの電位の極性を反転させて、信号ＲＥを生成する機能を有する。そして、トランスミッションゲート２２８、及びＮＡＮＤ２２９のそれぞれは、信号ＲＥ及び信号ＲＥｂに従って、信号の出力の有無が選択される。
【００８２】
具体的に、トランスミッションゲート２２８は、信号ＲＥの電位がＨ、信号ＲＥｂの電位がＬのとき、第１記憶回路１３から出力される検証用のデータＤを、トランスミッションゲート２２７の入力端子、及び、インバータ２２３の入力端子に供給する機能を有する。また、トランスミッションゲート２２８は、信号ＲＥの電位がＬ、信号ＲＥｂの電位がＨのとき、ハイインピーダンスとなり、第１記憶回路１３から出力される検証用のデータＤの、トランスミッションゲート２２７の入力端子、及び、インバータ２２３の入力端子への供給を停止する機能を有する。
【００８３】
ＮＡＮＤ２２９は２入力のＮＡＮＤであり、第１入力端子にトランスミッションゲート２２６から出力されるデータＱが供給され、第２入力端子に信号ＲＥＳＥＴが供給される。そして、ＮＡＮＤ２２９は、信号ＲＥの電位がＬ、信号ＲＥｂの電位がＨのとき、第１入力端子及び第２入力端子に入力された信号に従って、信号を出力する機能を有する。また、ＮＡＮＤ２２９は、信号ＲＥの電位がＨ、信号ＲＥｂの電位がＬのとき、第１入力端子及び第２入力端子に入力される信号に関わらず、信号の出力を停止する機能を有する。
【００８４】
インバータ２２３は、クロック信号ＣＬＫの電位がＨ、クロック信号ＣＬＫｂの電位がＬのとき、入力端子に供給された信号が有する電位の極性を反転させて、出力する機能を有する。出力された信号は、ＮＡＮＤ２２９の第１入力端子に供給される。
【００８５】
インバータ２２１は、トランスミッションゲート２２７の出力端子、及びＮＡＮＤ２３０の出力端子から供給される信号の電位を反転させ、通常の動作に用いるデータＤまたは検証用のデータＤとして出力する機能を有する。また、インバータ２２１から出力される上記データＤは、ＮＡＮＤ２３０の第１入力端子に供給される。
【００８６】
ＮＡＮＤ２３０は２入力のＮＡＮＤであり、第１入力端子にインバータ２２１から出力されるデータＤが供給され、第２入力端子に信号ＲＥＳＥＴが供給される。
【００８７】
トランジスタ３２は、信号ＷＥ１の電位に従って、導通状態または非導通状態が選択される。また、トランスミッションゲート２０６は、信号ＷＥ２に従って、導通状態または非導通状態が選択される。具体的に、図６では、トランスミッションゲート２０６は、信号ＷＥ２と、信号ＷＥ２の極性がインバータ２０９により反転させられることで得られる信号により、導通状態または非導通状態が選択される。トランジスタ３４は、信号ＷＥ２により、導通状態または非導通状態が選択される。
【００８８】
トランスミッションゲート２０６及びトランジスタ３２が導通状態であるとき、順序回路１１が有するノードＡに保持されている検証用のデータＱが、ノードＮＤに供給される。また、ノードＮＤには、動作の検証時において、第２記憶回路１４から検証用のデータＤが供給される。また、トランジスタ３２及びトランジスタ３４が導通状態であるとき、配線３６の電位が、ノードＮＤに供給される。
【００８９】
トランジスタ３５は、ノードＮＤの電位に従って、導通状態または非導通状態が制御される。トランジスタ３５が導通状態のとき、配線３６の電位がトランジスタ３５を介して順序回路１１に与えられる。容量素子３３は、トランジスタ３２が非導通状態にあるとき、ノードＮＤの電位を保持する機能を有する。
【００９０】
順序回路１１及び第１記憶回路１３に用いられるトランジスタは、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜にチャネル形成領域を有することができる。或いは、順序回路１１及び第１記憶回路１３に用いられるトランジスタは、酸化物半導体膜にチャネル形成領域を有していても良い。
【００９１】
なお、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。よって、上記構成を有するトランジスタ３２を第１記憶回路１３に用いることで、第１記憶回路１３において、ノードＮＤにおけるデータの保持時間を、長く確保することができる。
【００９２】
トランジスタ３２に酸化物半導体膜を用い、トランジスタ３２以外のトランジスタはシリコン膜を用い、トランジスタ３２及び容量素子３３は、シリコン膜を用いたトランジスタ上に積層することで、第１記憶回路１３の面積を小さく抑えることができる。
【００９３】
〈第１記憶回路及び順序回路の構成例２〉
次いで、第１記憶回路１３の、別の具体的な構成例について説明する。
【００９４】
図７に、順序回路１１、第１記憶回路１３、及び第２記憶回路１４の、接続構造を一例として示す。
【００９５】
トランジスタ３１２は、順序回路１１に保持されている、通常の動作に用いるデータＱまたは検証用のデータＱを、容量素子３１９に供給する機能を有する。また、トランジスタ３１５は、容量素子３１９に供給されたデータＱに従って導通状態または非導通状態が選択される。トランジスタ３２は、トランジスタ３１５が導通状態であるときに、配線３４４の電位を容量素子３３に供給する機能を有する。なお、ノードＮＤには、容量素子３１９に対するデータＱの供給に先立って、前段の第２記憶回路１４から配線３４４の電位とは異なる電位が供給されている。例えば、配線３４４の電位がハイレベルの電位であれば、前段の第２記憶回路１４からローレベルの電位を供給すればよい。この場合、データＱに応じてノードＮＤの電位が選択される。すなわち、ノードＮＤには、データＱが保持されることになる。
【００９６】
具体的に、トランジスタ３１２のソース及びドレインの一方は、順序回路１１に接続されている。また、トランジスタ３１２のソース及びドレインの他方は、容量素子３１９の一方の電極、及びトランジスタ３１５のゲートに接続されている。容量素子３１９の他方の電極は、配線３４２に接続されている。トランジスタ３１５のソース及びドレインの一方は、配線３４４に接続されている。トランジスタ３１５のソース及びドレインの他方は、トランジスタ３２のソース及びドレインの一方に接続されている。トランジスタ３２のソース及びドレインの他方は、容量素子３３の一方の電極、及び順序回路１１に接続されている。容量素子３３の他方の電極は、配線３４３に接続されている。
【００９７】
次いで、図８に、図７に示した順序回路１１と、第１記憶回路１３の、より具体的な構成例を示す。
【００９８】
順序回路１１は、トランスミッションゲート３０３、トランスミッションゲート３０４、インバータ３０５乃至インバータ３０７、及びＮＡＮＤ３０８を有する。なお、順序回路１１は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
【００９９】
トランスミッションゲート３０３は、クロック信号ＣＬＫに従って、信号の出力の有無が選択される。具体的に、トランスミッションゲート３０３は、クロック信号ＣＬＫの電位がローレベルのときに、通常の動作に用いるデータＱまたは検証用のデータＱをインバータ３０５の入力端子に供給する機能を有する。また、トランスミッションゲート３０３は、クロック信号ＣＬＫの電位がハイレベルのときにハイインピーダンスとなり、インバータ３０５の入力端子への、上記データＱの供給を停止する機能を有する。
【０１００】
インバータ３０５は、信号ＲＥに従って信号の出力の有無が選択される。具体的に、インバータ３０５は、信号ＲＥの電位がハイレベルのときに、入力端子に供給された電位の極性を反転させた信号を、トランスミッションゲート３０４の入力端子、及びインバータ３０６の入力端子に、供給する機能を有する。また、インバータ３０５は、信号ＲＥの電位がローレベルのときにトランスミッションゲート３０４の入力端子、及びインバータ３０６の入力端子への、信号の供給を停止する機能を有する。
【０１０１】
インバータ３０６は、クロック信号ＣＬＫに従って信号の出力の有無が選択される。具体的に、インバータ３０６は、クロック信号ＣＬＫの電位がハイレベルのときに、入力端子に供給された電位の極性を反転させた信号を、インバータ３０５の入力端子に供給する機能を有する。また、インバータ３０６は、クロック信号ＣＬＫの電位がローレベルのときにインバータ３０５の入力端子への、信号の供給を停止する機能を有する。
【０１０２】
トランスミッションゲート３０４は、クロック信号ＣＬＫに従って、信号の出力の有無が選択される。具体的に、トランスミッションゲート３０４は、クロック信号ＣＬＫの電位がハイレベルのときに、入力端子に供給された信号をインバータ３０７の入力端子に供給する機能を有する。また、トランスミッションゲート３０４は、クロック信号ＣＬＫの電位がローレベルのときにハイインピーダンスとなり、インバータ３０７の入力端子への、信号の供給を停止する機能を有する。
【０１０３】
インバータ３０７は、入力端子に供給された電位の極性を反転させることで得られる、通常の動作に用いるデータＤを、ＮＡＮＤ３０８の第１入力端子に供給する機能を有する。
【０１０４】
ＮＡＮＤ３０８は２入力のＮＡＮＤであり、クロック信号ＣＬＫに従って信号の出力の有無が選択される。また、ＮＡＮＤ３０８は、第２入力端子に信号ＲＥが供給される。具体的に、ＮＡＮＤ３０８は、クロック信号ＣＬＫの電位がローレベルのとき、第１入力端子及び第２入力端子に入力された信号に従って、インバータ３０７の入力端子に信号を供給する機能を有する。また、ＮＡＮＤ３０８は、クロック信号ＣＬＫの電位がハイレベルのとき、第１入力端子及び第２入力端子に入力される信号に関わらず、信号の出力を停止する機能を有する。
【０１０５】
また、第１記憶回路１３は、ｎチャネル型のトランジスタ３１２及び容量素子３１９と、ｎチャネル型のトランジスタ３２、トランジスタ３１４、及びトランジスタ３１５と、容量素子３３とを有する。さらに、第１記憶回路１３は、ｎチャネル型のトランジスタ３０９乃至トランジスタ３１１と、ｐチャネル型のトランジスタ３１６乃至トランジスタ３１８とを有する。なお、第１記憶回路１３は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
【０１０６】
トランジスタ３１６、トランジスタ３１７、トランジスタ３０９、トランジスタ３１８、トランジスタ３１０、及びトランジスタ３１１は、電位Ｖ２が与えられる配線３４０と、電位Ｖ１が与えられる配線３４１との間において、順に直列に接続されている。具体的に、トランジスタ３１６のソース及びドレインは、一方が配線３４０に、他方がトランジスタ３１７のソース及びドレインの一方に接続されている。トランジスタ３１７のソース及びドレインの他方は、トランジスタ３０９のソース及びドレインの一方に接続されている。トランジスタ３０９のソース及びドレインの他方は、トランジスタ３１８のソース及びドレインの一方に接続されている。トランジスタ３１８のソース及びドレインの他方は、トランジスタ３１０のソース及びドレインの一方に接続されている。トランジスタ３１０のソース及びドレインの他方は、トランジスタ３１１のソース及びドレインの一方に接続されている。トランジスタ３１１のソース及びドレインの他方は、配線３４１に接続されている。
【０１０７】
トランジスタ３１６のゲート及びトランジスタ３１２のゲートには信号ＲＥが供給され、トランジスタ３１１のゲートには信号ＲＥの電位の極性を反転させることで得られる信号ＲＥｂが供給される。また、トランジスタ３１７のゲートと、トランジスタ３０９のゲートには、クロック信号ＣＬＫが供給される。トランジスタ３２のゲートには、信号ＯＳ＿Ｇが供給される。
【０１０８】
また、トランジスタ３１８のゲートは、トランジスタ３１２のソース及びドレインの他方と、トランジスタ３１５のゲートと、容量素子３１９の一方の電極とに接続されている。容量素子３１９の他方の電極は、電位Ｖ１が与えられる配線３４２に接続されている。
【０１０９】
また、トランジスタ３１０のゲートは、トランジスタ３２のソース及びドレインの他方と、容量素子３３の一方の電極、すなわちノードＮＤに接続されている。容量素子３３の他方の電極は、電位Ｖ１が与えられる配線３４３に接続されている。ノードＮＤには、動作の検証時において、第２記憶回路１４から検証用のデータＤが供給される。
【０１１０】
なお、配線３４０と、配線３４４とは、接続されていても良い。また、配線３４１と、配線３４２と、配線３４３とは、接続されていても良い。
【０１１１】
トランジスタ３１５のソース及びドレインの一方は、電位Ｖ２の与えられる配線３４４と、トランジスタ３１４のソース及びドレインの一方と、トランジスタ３１４のゲートとに、接続されている。トランジスタ３１５のソース及びドレインの他方は、トランジスタ３２のソース及びドレインの一方と、トランジスタ３１４のソース及びドレインの他方とに、接続されている。
【０１１２】
そして、順序回路１１が有する、インバータ３０５の出力端子、トランスミッションゲート３０４の入力端子、及びインバータ３０６の入力端子は、トランジスタ３１７のソース及びドレインの他方と、トランジスタ３０９のソース及びドレインの一方とに、接続されている。
【０１１３】
また、順序回路１１が有する、トランスミッションゲート３０４の出力端子、インバータ３０７の入力端子、及びＮＡＮＤ３０８の出力端子は、第１記憶回路１３が有するトランジスタ３１２のソース及びドレインの一方に、接続されている。
【０１１４】
順序回路１１及び第１記憶回路１３に用いられるトランジスタは、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜にチャネル形成領域を有することができる。或いは、順序回路１１及び第１記憶回路１３に用いられるトランジスタは、酸化物半導体膜にチャネル形成領域を有していても良い。
【０１１５】
なお、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。よって、上記構成を有するトランジスタ３２を第１記憶回路１３に用いることで、第１記憶回路１３において、ノードＮＤにおけるデータの保持時間を、長く確保することができる。
【０１１６】
トランジスタ３２に酸化物半導体膜を用い、トランジスタ３２以外のトランジスタはシリコン膜を用い、トランジスタ３２及び容量素子３３は、シリコン膜を用いたトランジスタ上に積層することで、第１記憶回路１３の面積を小さく抑えることができる。
【０１１７】
〈半導体装置の断面構造〉
次いで、本発明の一態様に係る半導体装置の、断面構造の一例について説明する。
【０１１８】
図９に、本発明の一態様に係る半導体装置の断面構造の一部を、一例として示す。なお、図９では、酸化物半導体膜にチャネル形成領域を有するトランジスタ４６０と、シリコン基板にチャネル形成領域を有するｐチャネル型トランジスタ４６１及びｎチャネル型トランジスタ４６２とを図示している。
【０１１９】
また、本実施の形態では、ｐチャネル型トランジスタ４６１及びｎチャネル型トランジスタ４６２が、単結晶のシリコン基板に形成され、酸化物半導体膜を用いたトランジスタ４６０がｐチャネル型トランジスタ４６１及びｎチャネル型トランジスタ４６２上に形成されている場合を例示している。ｐチャネル型トランジスタ４６１及びｎチャネル型トランジスタ４６２は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体膜を用いていても良い。或いは、ｐチャネル型トランジスタ４６１及びｎチャネル型トランジスタ４６２は、酸化物半導体膜を用いていても良い。全てのトランジスタが酸化物半導体膜を用いている場合、トランジスタ４６０はｐチャネル型トランジスタ４６１及びｎチャネル型トランジスタ４６２上に積層されていなくとも良く、同一の絶縁表面上に全てのトランジスタが形成されていても良い。
【０１２０】
なお、薄膜のシリコンを用いてｐチャネル型トランジスタ４６１及びｎチャネル型トランジスタ４６２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１２１】
図９では、半導体基板４００にｐチャネル型トランジスタ４６１及びｎチャネル型トランジスタ４６２が形成されている。
【０１２２】
半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板等）等を用いることができる。図９では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
【０１２３】
また、ｐチャネル型トランジスタ４６１とｎチャネル型トランジスタ４６２とは、素子分離用絶縁膜４０１により、電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【０１２４】
ｎチャネル型トランジスタ４６２が形成される領域には、ｐ型の導電性を付与する不純物元素を選択的に導入することにより、ｐウェル４０２を形成する。
【０１２５】
具体的に、ｐチャネル型トランジスタ４６１は、半導体基板４００と、半導体基板４００に形成されたソース領域またはドレイン領域として機能する不純物領域４０３及び不純物領域４０４と、ゲート電極４０５と、半導体基板４００とゲート電極４０５の間に設けられたゲート絶縁膜４０６とを有する。ゲート電極４０５は、ゲート絶縁膜４０６を間に挟んで、不純物領域４０３と不純物領域４０４の間に形成されるチャネル形成領域と重なる。
【０１２６】
また、ｎチャネル型トランジスタ４６２は、半導体基板４００と、半導体基板４００に形成されたソース領域またはドレイン領域として機能する不純物領域４０７及び不純物領域４０８と、ゲート電極４０９と、半導体基板４００とゲート電極４０９の間に設けられたゲート絶縁膜４０６とを有する。ゲート電極４０９は、ゲート絶縁膜４０６を間に挟んで、不純物領域４０７と不純物領域４０８の間に形成されるチャネル形成領域と重なる。
【０１２７】
ｐチャネル型トランジスタ４６１及びｎチャネル型トランジスタ４６２上には、絶縁膜４１６が設けられている。絶縁膜４１６には開口部が形成されており、上記開口部に、不純物領域４０３、不純物領域４０４、不純物領域４０７、及び不純物領域４０８にそれぞれ接する配線４１０乃至配線４１３が形成されている。
【０１２８】
そして、配線４１０は、絶縁膜４１６上に形成された配線４１７に接続されており、配線４１１は、絶縁膜４１６上に形成された配線４１８に接続されており、配線４１２は、絶縁膜４１６上に形成された配線４１９に接続されており、配線４１３は、絶縁膜４１６上に形成された配線４２０に接続されている。
【０１２９】
配線４１７乃至配線４２０上には、絶縁膜４２１が形成されている。絶縁膜４２１には開口部が形成されており、絶縁膜４２１上には、上記開口部において配線４２０に接続された配線４２２と、配線４２３とが形成されている。また、配線４２２及び配線４２３上には、絶縁膜４２４が形成されている。
【０１３０】
そして、図９では、絶縁膜４２４上にトランジスタ４６０が形成されている。
【０１３１】
トランジスタ４６０は、絶縁膜４２４上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、導電膜４３２と導電膜４３３の間において、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なっているゲート電極４３４と、を有する。
【０１３２】
そして、導電膜４３２は、絶縁膜４２４に設けられた開口部において、配線４２２に接続されている。
【０１３３】
また、配線４２３は、絶縁膜４２４を間に挟んで半導体膜４３０と重なる位置に設けられている。配線４２３は、トランジスタ４６０のバックゲートとしての機能を有する。配線４２３は、必ずしも設ける必要はない。
【０１３４】
トランジスタ４６０上には、絶縁膜４４１及び絶縁膜４４２が、順に積層するように設けられている。絶縁膜４４１は、絶縁膜４４２から放出された水素が半導体膜４３０に侵入するのを防ぐ機能を有する、窒化珪素などを用いた絶縁膜であることが望ましい。
【０１３５】
絶縁膜４４１、絶縁膜４４２、及びゲート絶縁膜４３１には開口部が設けられており、上記開口部において導電膜４３２に接する導電膜４４３が、絶縁膜４４１上に設けられている。
【０１３６】
〈半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【０１３７】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１３８】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１３９】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１４０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１４１】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１４２】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１４３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１４４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１４５】
以下では、酸化物半導体膜の構造について説明する。
【０１４６】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１４７】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１４８】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１４９】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１５０】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１５１】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１５２】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１５３】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１５４】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１５５】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１５６】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１５７】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１５８】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１５９】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１６０】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１６１】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１６２】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１６３】
〈チップの構成〉
図１０（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
【０１６４】
図１０（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ８５１が、ワイヤボンディング法により、インターポーザ８５０上の端子８５２と接続されている。端子８５２は、インターポーザ８５０のチップ８５１がマウントされている面上に配置されている。そしてチップ８５１はモールド樹脂８５３によって封止されていても良いが、各端子８５２の一部が露出した状態で封止されるようにする。
【０１６５】
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１０（Ｂ）に示す。
【０１６６】
図１０（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
【０１６７】
〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１１に示す。
【０１６８】
図１１（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１１（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１６９】
図１１（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０１７０】
図１１（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０１７１】
図１１（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０１７２】
図１１（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０１７３】
図１１（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
【符号の説明】
【０１７４】
１０    半導体装置
１１    順序回路
１１−ｘ    順序回路
１１−１    順序回路
１１−２    順序回路
１１−３    順序回路
１１−４    順序回路
１１−５    順序回路
１２    組み合わせ回路
１２−１    組み合わせ回路
１２−２    組み合わせ回路
１２−ｘ    組み合わせ回路
１３    第１記憶回路
１３−１    第１記憶回路
１３−２    第１記憶回路
１３−３    第１記憶回路
１３−４    第１記憶回路
１３−５    第１記憶回路
１３−ｘ    第１記憶回路
１４    第２記憶回路
１４−１    第２記憶回路
１４−２    第２記憶回路
１４−３    第２記憶回路
１４−４    第２記憶回路
１４−ｘ    第２記憶回路
１５    スイッチ
１５ｔ    トランジスタ
１６    スイッチ
１６ｔ    トランジスタ
１７    容量素子
１８    論理ゲート
１８ｉ    インバータ
１９    論理ゲート
１９ｉ    インバータ
２０    端子
２１    端子
２２    端子
２３    端子
３０    トランジスタ
３２    トランジスタ
３３    容量素子
３４    トランジスタ
３５    トランジスタ
３６    配線
２０６    トランスミッションゲート
２０９    インバータ
２２０    インバータ
２２１    インバータ
２２３    インバータ
２２４    インバータ
２２５    インバータ
２２６    トランスミッションゲート
２２７    トランスミッションゲート
２２８    トランスミッションゲート
２２９    ＮＡＮＤ
２３０    ＮＡＮＤ
３０３    トランスミッションゲート
３０４    トランスミッションゲート
３０５    インバータ
３０６    インバータ
３０７    インバータ
３０８    ＮＡＮＤ
３０９    トランジスタ
３１０    トランジスタ
３１１    トランジスタ
３１２    トランジスタ
３１４    トランジスタ
３１５    トランジスタ
３１６    トランジスタ
３１７    トランジスタ
３１８    トランジスタ
３１９    容量素子
３４０    配線
３４１    配線
３４２    配線
３４３    配線
３４４    配線
４００    半導体基板
４０１    素子分離用絶縁膜
４０２    ｐウェル
４０３    不純物領域
４０４    不純物領域
４０５    ゲート電極
４０６    ゲート絶縁膜
４０７    不純物領域
４０８    不純物領域
４０９    ゲート電極
４１０    配線
４１１    配線
４１２    配線
４１３    配線
４１６    絶縁膜
４１７    配線
４１８    配線
４１９    配線
４２０    配線
４２１    絶縁膜
４２２    配線
４２３    配線
４２４    絶縁膜
４３０    半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
４４１    絶縁膜
４４２    絶縁膜
４４３    導電膜
４６０    トランジスタ
４６１    ｐチャネル型トランジスタ
４６２    ｎチャネル型トランジスタ
８００    パネル
８０１    プリント配線基板
８０２    パッケージ
８０３    ＦＰＣ
８０４    バッテリー
８５０    インターポーザ
８５１    チップ
８５２    端子
８５３    モールド樹脂
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロフォン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2014200081.tif 000003
【図２】
2014200081.tif 000004
【図３】
2014200081.tif 000005
【図４】
2014200081.tif 000006
【図５】
2014200081.tif 000007
【図６】
2014200081.tif 000008
【図７】
2014200081.tif 000009
【図８】
2014200081.tif 000010
【図９】
2014200081.tif 000011
【図１０】
2014200081.tif 000012
【図１１】
2014200081.tif 000013