(57)【要約】【課題】スイッチ素子にパルス状に流れる電流のピーク電流値を抑制する。【解決手段】ソース端子が電圧降下用素子１３を介して電圧入力端子４Ｈに接続されると共に、ドレイン端子が出力端子６に接続された電圧制御型の第１スイッチ素子１１と、第１制御入力端子７Ｈへの第１制御データＤＨの入力に基づいて電圧入力端子４Ｈの電位を基準とした一定電圧値の第１駆動電圧Ｖａを生成して第１スイッチ素子１１のゲート端子に出力する第１駆動回路３Ｈと、ソース端子が電圧降下用素子１４を介して電圧入力端子４Ｌに接続されると共に、ドレイン端子が出力端子６に接続された電圧制御型の第２スイッチ素子１２と、第２制御入力端子７Ｌへの第２制御データＤＬの入力に基づいて電圧入力端子４Ｌの電位を基準とした一定電圧値の第２駆動電圧Ｖｂを生成して第２スイッチ素子１２のゲート端子に出力する第２駆動回路３Ｌとを備えている。【選択図】図１
2014057241.tif 000002
【特許請求の範囲】
【請求項１】
入力端子が電圧降下用素子を介して外部入力端子に接続されると共に、出力端子が外部出力端子に接続された電圧制御型のスイッチ素子と、
制御入力端子への制御信号の入力に基づいて前記外部入力端子の電位を基準とした一定電圧値の駆動電圧を生成して前記スイッチ素子の制御端子に出力する駆動回路とを備えている半導体スイッチ回路。
【請求項２】
入力端子が電圧降下用素子を介して第１外部入力端子に接続されると共に、出力端子が外部出力端子に接続された電圧制御型の第１スイッチ素子と、
第１制御入力端子への第１制御信号の入力に基づいて前記第１外部入力端子の電位を基準とした一定電圧値の第１駆動電圧を生成して前記第１スイッチ素子の制御端子に出力する第１駆動回路と、
入力端子が電圧降下用素子を介して第２外部入力端子に接続されると共に、出力端子が前記外部出力端子に接続された電圧制御型の第２スイッチ素子と、
第２制御入力端子への第２制御信号の入力に基づいて前記第２外部入力端子の電位を基準とした一定電圧値の第２駆動電圧を生成して前記第２スイッチ素子の制御端子に出力する第２駆動回路とを備えている半導体スイッチ回路。
【請求項３】
前記電圧降下用素子はインダクタで構成されている請求項１または２記載の半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧制御型のスイッチ素子（半導体スイッチ素子）を備えている半導体スイッチ回路に関するものである。
【背景技術】
【０００２】
この種の半導体スイッチ回路として、下記特許文献１に開示された半導体スイッチ回路（半導体回路）が知られている。この半導体スイッチ回路は、高圧電圧端子と出力端子との間に接続されたハイサイドスイッチ用のパワー半導体素子（半導体スイッチ素子）と、出力端子と基準電圧端子との間に接続されたローサイドスイッチ用のパワー半導体素子（半導体スイッチ素子）とを備え、ハイサイドスイッチ用のパワー半導体素子とローサイドスイッチ用パワー半導体素子とにより、出力端子に接続された負荷への電力を制御可能なブリッジ回路に構成されている。また、この半導体スイッチ回路は、ハイサイドスイッチ用のパワー半導体素子を制御するためのハイサイドスイッチ用の制御回路と、ローサイドスイッチ用のパワー半導体素子を制御するためのローサイドスイッチ用の制御回路とを備えている。この場合、パワー半導体素子として、ｎチャネル型のＪＦＥＴ（ジャンクション型のＦＥＴ）や、ＪＦＥＴ以外の他の電界効果型パワー半導体素子や静電誘導型トランジスタや、ＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）や、電流利得が高く、ベース電流が小さいバイポーラ型スイッチング素子や、ノーマリオン型のＳｉＣパワー半導体素子を使用して、半導体スイッチ回路が構成されている。
【０００３】
また、半導体スイッチ回路は、上記のハイサイドスイッチ用のパワー半導体素子と、ローサイドスイッチ用のパワー半導体素子の２つのパワー半導体素子を使用する構成に代えて、ハイサイドスイッチ用のパワー半導体素子のみを使用する構成や、ローサイドスイッチ用のパワー半導体素子のみを使用する構成を採用することも可能となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−６６５８号公報（第７，１３頁、第１，１２，１３図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、上記した従来の半導体スイッチ回路には、以下のような改善すべき課題が存在している。すなわち、例えば、この半導体スイッチ回路を複数用いて、回路基板に形成された測定対象としての一対の導体パターン間の絶縁などを検査する回路基板検査装置に使用されるスキャナを構成した場合、各半導体スイッチ回路の出力端子はピンボードに立設された複数のプローブピン（回路基板に接触させられるピン）に配線を介して一対一で接続される構成になるため、この複数の配線間に存在する浮遊容量が各出力端子に接続される構成になる。したがって、この浮遊容量が大きい場合には、浮遊容量を介してパルス状に流れる電流のピーク電流値が大きくなることから、この半導体スイッチ回路には、この電流によってパワー半導体素子（半導体スイッチ素子）が劣化したり、損傷したりするおそれや、測定対象が劣化したり、損傷したりするおそれがあるという課題が存在しており、この課題の改善が求められている。
【０００６】
本発明は、かかる課題に鑑みてなされたものであり、スイッチ素子にパルス状に流れる電流のピーク電流値を抑制し得る半導体スイッチ回路を提供することを主目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成すべく請求項１記載の半導体スイッチ回路は、入力端子が電圧降下用素子を介して外部入力端子に接続されると共に、出力端子が外部出力端子に接続された電圧制御型のスイッチ素子と、制御入力端子への制御信号の入力に基づいて前記外部入力端子の電位を基準とした一定電圧値の駆動電圧を生成して前記スイッチ素子の制御端子に出力する駆動回路とを備えている。
【０００８】
また、請求項２記載の半導体スイッチ回路は、入力端子が電圧降下用素子を介して第１外部入力端子に接続されると共に、出力端子が外部出力端子に接続された電圧制御型の第１スイッチ素子と、第１制御入力端子への第１制御信号の入力に基づいて前記第１外部入力端子の電位を基準とした一定電圧値の第１駆動電圧を生成して前記第１スイッチ素子の制御端子に出力する第１駆動回路と、入力端子が電圧降下用素子を介して第２外部入力端子に接続されると共に、出力端子が前記外部出力端子に接続された電圧制御型の第２スイッチ素子と、第２制御入力端子への第２制御信号の入力に基づいて前記第２外部入力端子の電位を基準とした一定電圧値の第２駆動電圧を生成して前記第２スイッチ素子の制御端子に出力する第２駆動回路とを備えている。
【０００９】
また、請求項３記載の半導体スイッチ回路は、請求項１または２記載の半導体スイッチ回路において、前記電圧降下用素子はインダクタで構成されている。
【発明の効果】
【００１０】
請求項１記載の半導体スイッチ回路によれば、スイッチ素子の入力端子には電圧降下用素子が配設されているため、外部入力端子への電圧の印加直後に発生するパルス状の電流のピーク電流値を電圧降下用素子において発生する電圧降下によって抑制することができ、この結果、このパルス状の電流によって、スイッチ素子が劣化したり、損傷したりする事態の発生を確実に回避することができる。
【００１１】
また、請求項２記載の半導体スイッチ回路によれば、第１スイッチ素子の入力端子には電圧降下用素子が配設され、かつ第２スイッチ素子の入力端子にも電圧降下用素子が配設されているため、第１外部入力端子および第２外部入力端子間への電圧の印加直後に発生するパルス状の電流のピーク電流値を各電圧降下用素子において発生する電圧降下によって抑制することができ、この結果、このパルス状の電流によって、第１スイッチ素子や第２スイッチ素子が劣化したり、損傷したりする事態の発生を確実に回避することができる。
【００１２】
また、請求項３記載の半導体スイッチ回路によれば、インダクタで電圧降下用素子が構成されているため、ほぼ一定の電流値で電流が流れている状態のときには、スイッチ回路の内部抵抗を極めて小さい状態にし、かつパルス状の電流が流れるときには、インダクタに発生する電圧降下によってそのピーク電流値を十分に抑制することができる。したがって、このスイッチ回路によれば、浮遊容量の存在に起因して発生するパルス状の電流によるスイッチ素子の劣化や損傷を回避しつつ、測定対象に対して一定の電流値で電流を供給するときには十分な電流値で供給することができる。
【図面の簡単な説明】
【００１３】
【図１】スイッチ回路２およびそれを用いたスキャナ１の構成を示す構成図である。
【図２】スイッチ回路２およびそれを用いたスキャナ１の動作を説明するための説明図である。
【図３】他のスイッチ回路２およびそれを用いたスキャナ１Ａの構成を示す構成図である。
【図４】他のスイッチ回路２およびそれを用いたスキャナ１Ｂの構成を示す構成図である。
【発明を実施するための形態】
【００１４】
以下、半導体スイッチ回路およびそれを用いたスキャナの実施の形態について、添付図面を参照して説明する。
【００１５】
最初に、スキャナ１の構成について図１を参照して説明する。スキャナ１は、複数（ｍ個）の半導体スイッチ回路２１，２２，・・・，２ｍ−１，２ｍ（以下、特に区別しないときには「スイッチ回路２」ともいう）、およびスイッチ回路２を駆動する第１駆動回路３Ｈ，第２駆動回路３Ｌ（以下、特に区別しないときには「駆動回路３」ともいう）を備え、駆動回路３によって各スイッチ回路２のオン・オフ状態を制御することにより、スキャナ１の１つの電圧入力端子（第１外部入力端子）４Ｈに入力されると共にハイ側電圧ライン５Ｈを介してスイッチ回路２に供給されているハイ側電圧ＶＨ、および他の１つの電圧入力端子（第２外部入力端子）４Ｌに入力されると共にロー側電圧ライン５Ｌを介してスイッチ回路２供給されているロー側電圧ＶＬのうちの任意の一方の電圧を各スイッチ回路２に対応して配設された出力端子（外部出力端子）６１，６２，・・・，６ｍ−１，６ｍ（以下、特に区別しないときには「出力端子６」ともいう）から出力可能に構成されている。
【００１６】
スイッチ回路２１は、第１スイッチ素子１１１、第２スイッチ素子１２１、第１スイッチ素子１１１の入力端子とハイ側電圧ライン５Ｈとの間に配設された電圧降下用素子１３１、および第２スイッチ素子１２１の入力端子とロー側電圧ライン５Ｌとの間に配設された電圧降下用素子１４１を備えている。同様にして、他のスイッチ回路２２，・・・，２ｍ−１，２ｍも、第１スイッチ素子１１２、第２スイッチ素子１２２および電圧降下用素子１３２，１４２、・・・、第１スイッチ素子１１ｍ−１、第２スイッチ素子１２ｍ−１および電圧降下用素子１３ｍ−１，１４ｍ−１、第１スイッチ素子１１ｍ、第２スイッチ素子１２ｍおよび電圧降下用素子１３ｍ，１４ｍをそれぞれ備えている。
【００１７】
なお、以下、第１スイッチ素子１１１，１１２，・・・，１１ｍ−１，１１ｍについては、特に区別しないときには「第１スイッチ素子１１」ともいい、第２スイッチ素子１２１，１２２，・・・，１２ｍ−１，１２ｍについては、特に区別しないときには「第２スイッチ素子１２」ともいい、電圧降下用素子１３１，１３２，・・・，１３ｍ−１，１３ｍについては、特に区別しないときには「電圧降下用素子１３」ともいい、電圧降下用素子１４１，１４２，・・・，１４ｍ−１，１４ｍについては、特に区別しないときには「電圧降下用素子１４」ともいう。
【００１８】
この場合、各第１スイッチ素子１１は、電圧制御型の半導体スイッチ素子（本例では一例として、ｐチャネル型のＭＯＳＦＥＴ）で構成されて、その入力端子（ソース端子）が対応する電圧降下用素子１３を介してハイ側電圧ライン５Ｈ（さらには電圧入力端子４Ｈ）に接続され、その出力端子（ドレイン端子）が対応する出力端子６に接続されている。また、各第２スイッチ素子１２は、電圧制御型の半導体スイッチ素子（本例では一例として、ｎチャネル型のＭＯＳＦＥＴ）で構成されて、その入力端子（ソース端子）が対応する電圧降下用素子１４を介してロー側電圧ライン５Ｌ（さらには電圧入力端子４Ｌ）に接続され、その出力端子（ドレイン端子）が対応する出力端子６に接続されている。この構成により、各第１スイッチ素子１１および各第２スイッチ素子１２は、対応するもの同士が互いの出力端子（ドレイン端子）が接続されて、ハイ側電圧ライン５Ｈとロー側電圧ライン５Ｌとの間に直列接続された状態で配設されている。なお、電圧制御型の半導体スイッチ素子としては、ＭＯＳＦＥＴに代えて、ＪＦＥＴや、ＭＩＳＦＥＴや、ＭＥＳＦＥＴや、電流利得が高く、ベース電流が小さいバイポーラ型スイッチング素子を使用することもできる。
【００１９】
第１駆動回路３Ｈは、一例として、フローティング電源部２１、絶縁部２２、シフトレジスタ２３およびラッチ２４を備え、第１制御入力端子７Ｈに入力される第１制御信号（本例では、ｍビットの第１制御データＤＨ）に基づいて、電圧入力端子４Ｈ（ハイ側電圧ライン５Ｈ）の電位を基準とした一定電圧値の第１駆動電圧Ｖａ１，Ｖａ２，・・・，Ｖａｍ−１，Ｖａｍ（以下、特に区別しないときには「第１駆動電圧Ｖａ」ともいう）を、各第１スイッチ素子１１の個数分だけ個別に生成して、各第１スイッチ素子１１の制御端子（ゲート端子）に出力する。
【００２０】
具体的には、フローティング電源部２１で生成された作動用電源に基づいて、絶縁部２２、シフトレジスタ２３およびラッチ２４が作動して、まず、絶縁部２２が、シリアルデータとしての第１制御データＤＨを順次入力すると共に電気的に絶縁して、シフトレジスタ２３に出力する。また、絶縁部２２は、第１制御データＤＨに基づいて、シフト用クロックとラッチ用クロック（いずれも図示せず）を生成して、シフト用クロックをシフトレジスタ２３に出力し、ラッチ用クロックはラッチ２４に出力する。次いで、シフトレジスタ２３が、入力した第１制御データＤＨをシフト用クロックに同期してシリアル／パラレル変換して出力する。続いて、ラッチ２４が、シフトレジスタ２３によってパラレルデータに変換された第１制御データＤＨをラッチ用クロックに同期して保持すると共に、第１駆動電圧Ｖａとして出力する。この構成により、各第１スイッチ素子１１は、第１制御入力端子７Ｈに入力される第１制御信号（ｍビットの第１制御データＤＨ）に基づいて、オン状態およびオフ状態のうちの任意の一方の状態に個別に制御される。
【００２１】
第２駆動回路３Ｌは、一例として、フローティング電源部３１、絶縁部３２、シフトレジスタ３３およびラッチ３４を備え、第２制御入力端子７Ｌに入力される第２制御信号（本例では、ｍビットの第２制御データＤＬ）に基づいて、電圧入力端子４Ｌ（ロー側電圧ライン５Ｌ）の電位を基準とした一定電圧値の第２駆動電圧Ｖｂ１，Ｖｂ２，・・・，Ｖｂｍ−１，Ｖｂｍ（以下、特に区別しないときには「第２駆動電圧Ｖｂ」ともいう）を、各第２スイッチ素子１２の個数分だけ個別に生成して、各第２スイッチ素子１２の制御端子（ゲート端子）に出力する。また、第２駆動回路３Ｌは、第１駆動回路３Ｈから電気的に分離（絶縁）されて構成されている。
【００２２】
具体的には、フローティング電源部３１で生成された作動用電源（フローティング電源部２１で生成される作動用電源と電気的に分離（絶縁）された）に基づいて、絶縁部３２、シフトレジスタ３３およびラッチ３４が作動して、まず、絶縁部３２が、シリアルデータとしての第２制御データＤＬを順次入力すると共に電気的に絶縁して、シフトレジスタ３３に出力する。また、絶縁部３２は、第２制御データＤＬに基づいて、シフト用クロックとラッチ用クロック（いずれも図示せず）を生成して、シフト用クロックをシフトレジスタ３３に出力し、ラッチ用クロックはラッチ３４に出力する。次いで、シフトレジスタ３３が、入力した第２制御データＤＬをシフト用クロックに同期してシリアル／パラレル変換して出力する。続いて、ラッチ３４が、シフトレジスタ３３によってパラレルデータに変換された第２制御データＤＬをラッチ用クロックに同期して保持すると共に、第２駆動電圧Ｖｂとして出力する。この構成により、各第２スイッチ素子１２は、第２制御入力端子７Ｌに入力される第２制御信号（ｍビットの第２制御データＤＬ）に基づいて、オン状態およびオフ状態のうちの任意の一方の状態に個別に制御される。
【００２３】
また、電圧降下用素子１３，１４は、これらにパルス状（スパイク状）の電流が流れたときに、その電流値に応じた電圧降下を発生させる電子素子（例えば、抵抗、インダクタ、抵抗とインダクタの並列回路、抵抗とインダクタの直列回路、および双方向性ツェナーダイオードとインダクタの並列回路など）で構成されている。この場合、パルス状の電流が流れたときのみ、その電流に対して大きな抵抗値の抵抗体として機能して大きな電圧降下を発生させ、電流の変動の少ないときには小さな抵抗値の抵抗体として機能して、発生するロスを低減させるインダクタを単体で電圧降下用素子１３，１４を構成することが、電力効率および製品コストの面から好ましい。このため、本例では一例として、電圧降下用素子１３，１４はインダクタで構成されている。
【００２４】
次に、スキャナ１の動作について、各スイッチ回路２の動作と併せて説明する。なお、一例として、スキャナ１が、回路基板ＰＢに形成されている導体パターンＰ１，Ｐ２，・・・，Ｐｍ−１，Ｐｍ（以下、特に区別しないときには「導体パターンＰ」ともいう）間の絶縁状態を検査する基板検査装置に組み込まれている例を挙げて、その動作を説明する。また、電圧入力端子４Ｈ，４Ｌは、基板検査装置を構成する絶縁抵抗計に接続され、第１制御入力端子７Ｈおよび第２制御入力端子７Ｌは、基板検査装置を構成する制御部に接続されているものとする。また、スキャナ１の各出力端子６１，６２，・・・，６ｍ−１，６ｍは、図１に示すように、配線４１１およびプローブ４２１、配線４１２およびプローブ４２２、・・・、配線４１ｍ−１およびプローブ４２ｍ−１、配線４１ｍおよびプローブ４２ｍを介して、対応する導体パターンＰ１，Ｐ２，・・・，Ｐｍ−１，Ｐｍに予め接続されているものとする。
【００２５】
まず、スキャナ１では、第１駆動回路３Ｈが、基板検査装置の制御部から出力される第１制御データＤＨを入力し、この第１制御データＤＨに基づいて、スイッチ回路２１の第１スイッチ素子１１１のみをオン状態に制御し、かつ他のすべてのスイッチ回路２２，・・・，２ｍの第１スイッチ素子１１２，・・・，１１ｍをオフ状態に移行させる第１駆動電圧Ｖａ１，Ｖａ２，・・・，Ｖａｍを出力する。また、第２駆動回路３Ｌが、制御部から出力される第２制御データＤＬを入力し、この第２制御データＤＬに基づいて、スイッチ回路２２の第２スイッチ素子１２２のみをオン状態に制御し、かつ他のすべてのスイッチ回路２１，２３，・・・，２ｍの第２スイッチ素子１２１，１２３・・・，１２ｍをオフ状態に移行させる第２駆動電圧Ｖｂ１，Ｖｂ２，・・・，Ｖｂｍを出力する。
【００２６】
これにより、１つの導体パターンＰ１は、プローブ４２１、配線４１１、出力端子６１、スイッチ回路２１のオン状態の第１スイッチ素子１１１および電圧降下用素子１３１、ハイ側電圧ライン５Ｈ、並びに電圧入力端子４Ｈを介して絶縁抵抗計に接続される。また、他の１つの導体パターンＰ２は、プローブ４２２、配線４１２、出力端子６２、スイッチ回路２２のオン状態の第２スイッチ素子１２２および電圧降下用素子１４２、ロー側電圧ライン５Ｌ、並びに電圧入力端子４Ｌを介して絶縁抵抗計に接続される。したがって、一対の導体パターンＰ１，Ｐ２間の絶縁抵抗が絶縁抵抗計によって測定可能な状態になる。
【００２７】
絶縁抵抗計は、電圧入力端子４Ｈ，４Ｌ間に測定用電圧（例えば、数百ボルトの直流電圧）をステップ状に出力して、一対の導体パターンＰ１，Ｐ２間の絶縁抵抗を測定する。ところで、スキャナ１の複数の出力端子６１〜６ｍには配線４１１〜４１ｍがそれぞれ接続され、かつ各配線４１１〜４１ｍは通常束ねられた状態で基板検査装置内に配設されていることから、各配線４１１〜４１ｍ間に存在する浮遊容量が各出力端子６１〜６ｍに接続された状態になっている。このため、電圧入力端子４Ｈ，４Ｌ間への測定用電圧の出力開始直後に、この測定用電圧に起因して、図２に示すように、出力端子６１，６２に接続されている浮遊容量Ｃｆを介して、電圧入力端子４Ｈから、ハイ側電圧ライン５Ｈ，電圧降下用素子１３１，第１スイッチ素子１１１，出力端子６１，出力端子６２，第２スイッチ素子１２２，電圧降下用素子１４２，ロー側電圧ライン５Ｌを経由して電圧入力端子４Ｌに至る電流経路（一点鎖線で示す経路）に電流Ｉがパルス状に流れようとする。
【００２８】
しかしながら、このスキャナ１では、上記の電流経路に電流Ｉがパルス状に流れ始めたときに、インダクタで構成される電圧降下用素子１３１，１４２がこのパルス状の電流Ｉに対して抵抗値の大きな抵抗体として機能して、大きな電圧降下Ｖｄａ，Ｖｄｂを発生させる。この場合、電圧降下用素子１３１が発生させる電圧降下Ｖｄａは、ゲート端子にハイ側電圧ライン５Ｈの電位を基準として一定電圧値の第１駆動電圧Ｖａ１が印加されている第１スイッチ素子１１１のゲート・ソース間電圧を減少させる。また、電圧降下用素子１４２が発生させる電圧降下Ｖｄｂは、ゲート端子にロー側電圧ライン５Ｌの電位を基準として一定電圧値の第２駆動電圧Ｖｂ２が印加されている第２スイッチ素子１２２のゲート・ソース間電圧を減少させる。したがって、第１スイッチ素子１１１および第２スイッチ素子１２２は、瞬時にオン状態からオフ状態に移行するため、パルス状の電流Ｉのピーク電流値は大幅に抑制される。これにより、このスキャナ１では、電圧入力端子４Ｈ，４Ｌ間への測定用電圧の印加直後に発生するパルス状の電流Ｉによって、上記の電流経路を構成する第１スイッチ素子１１１や第２スイッチ素子１２２などの構成要素が劣化したり、損傷したりする事態の発生が回避されている。
【００２９】
絶縁抵抗計は、上記の浮遊容量Ｃｆが充電された後に、電流Ｉが一対の導体パターンＰ１，Ｐ２を介して流れる状態に至ったときに、一対の導体パターンＰ１，Ｐ２間の絶縁抵抗を測定し、測定した絶縁抵抗を制御部に出力する。この際に、電圧降下用素子１３，１４がインダクタで構成されているため、電圧降下用素子１３，１４は、ほぼ一定の電流値で電流Ｉが流れている状態のときには、小さな抵抗値の抵抗体として機能する。したがって、この状態のときには、スイッチ回路２全体の内部抵抗（直流抵抗）は極めて小さい状態に維持されている。
【００３０】
また、制御部は、第１制御データＤＨおよび第２制御データＤＬを変更して、第１スイッチ素子１１のうちのスイッチ回路２２の第１スイッチ素子１１２のみをオン状態に制御し、かつ第２スイッチ素子１２のうちのスイッチ回路２１の第２スイッチ素子１２１のみをオン状態に制御することにより、絶縁抵抗計から一対の導体パターンＰ１，Ｐ２間に供給される測定用電圧の極性を変えて、一対の導体パターンＰ１，Ｐ２間の絶縁抵抗を再測定させると共に、再測定時の絶縁抵抗を取得する。
【００３１】
その後、制御部は、スキャナ１を制御することにより、絶縁抵抗計に接続される一対の導体パターンＰを変えながら、測定対象とするすべての導体パターンＰ間の絶縁抵抗を取得する。最後に、制御部は、取得した各導体パターンＰ間の絶縁抵抗を予め規定された基準抵抗と比較することにより、各導体パターンＰ間の絶縁状態を検査する。これにより、回路基板ＰＢに形成されている各導体パターンＰ間の絶縁状態の検査が完了する。
【００３２】
このように、このスイッチ回路２によれば、第１スイッチ素子１１のソース端子側には電圧降下用素子１３が配設され、かつ第２スイッチ素子１２のソース端子側には電圧降下用素子１４が配設されているため、電圧入力端子４Ｈ，４Ｌ間への電圧（ハイ側電圧ＶＨおよびロー側電圧ＶＬ）の印加直後に発生するパルス状の電流Ｉのピーク電流値を各電圧降下用素子１３，１４において発生する電圧降下Ｖｄａ，Ｖｄｂによって抑制することができ、この結果、このパルス状の電流Ｉによって、第１スイッチ素子１１や第２スイッチ素子１２が劣化したり、損傷したりする事態の発生を確実に回避することができる。
【００３３】
また、このスイッチ回路２によれば、インダクタで電圧降下用素子１３，１４を構成しているため、ほぼ一定の電流値で電流Ｉが流れている状態のときには、スイッチ回路２の内部抵抗を極めて小さい状態にし、かつパルス状の電流Ｉが流れるときには、インダクタに発生する電圧降下によってそのピーク電流値を十分に抑制することができる。したがって、このスイッチ回路２によれば、浮遊容量の存在に起因して発生するパルス状の電流Ｉによる第１スイッチ素子１１や第２スイッチ素子１２の劣化や損傷を回避しつつ、測定対象に対して一定の電流値で電流Ｉを供給するときには十分な電流値で供給することができる。
【００３４】
なお、上記のスイッチ回路２では、第１スイッチ素子１１および第２スイッチ素子１２の各出力端子（ドレイン端子）を外部出力端子としての出力端子６に接続して、電圧入力端子４Ｈからハイ側電圧ライン５Ｈに供給されるハイ側電圧ＶＨを第１スイッチ素子１１を介して出力端子６に出力し、電圧入力端子４Ｌからロー側電圧ライン５Ｌに供給されるロー側電圧ＶＬを第２スイッチ素子１２を介して出力端子６に出力する構成を採用しているが、図３に示すスキャナ１Ａに使用されるスイッチ回路２（同図では、スイッチ回路２１のみを図示している）のように、１つの第１スイッチ素子１１のみで構成して、その出力端子（ドレイン端子）を外部出力端子としての出力端子６に接続して、出力端子６からハイ側電圧ＶＨを出力させる構成を採用することもできる。また、図４に示すスキャナ１Ｂに使用されるスイッチ回路２（同図では、スイッチ回路２１のみを図示している）のように、１つの第２スイッチ素子１２のみで構成して、その出力端子（ドレイン端子）を外部出力端子としての出力端子６に接続して、出力端子６からロー側電圧ＶＬを出力させる構成を採用することもできる。なお、スキャナ１Ａ，１Ｂにおいて、上記したスキャナ１の構成要素と同様の機能を有する構成要素については、同一の符号を付して重複した説明を省略する。
【００３５】
この図３，４に示すいずれの構成のスイッチ回路２においても、各スイッチ素子１１，１２のソース端子側には電圧降下用素子１３，１４が配設されているため、電圧入力端子４Ｈ，４Ｌ間への電圧（ハイ側電圧ＶＨおよびロー側電圧ＶＬ）の印加直後に発生するパルス状の電流Ｉのピーク電流値を各電圧降下用素子１３，１４において発生する電圧降下Ｖｄａ，Ｖｄｂによって抑制することができ、この結果、このパルス状の電流Ｉによって、各スイッチ素子１１，１２が劣化したり、損傷したりする事態の発生を確実に回避することができる。
【００３６】
なお、上記の例では、スイッチ回路２をスキャナ１に適用した例を挙げて説明したが、絶縁抵抗計や耐圧試験器などの装置への適用も可能である。
【符号の説明】
【００３７】
１，１Ａ，１Ｂ  スキャナ
２  スイッチ回路
３  駆動回路３
４  電圧入力端子
６  出力端子
７  制御入力端子
１１  第１スイッチ素子
１２  第２スイッチ素子
１３，１４  電圧降下用素子
Ｖａ，Ｖｂ  駆動電圧
【図１】
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【図２】
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【図３】
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【図４】
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