(57)【要約】【課題】半導体素子の寄生容量に起因するキャパシタの容量低下を抑制する。【解決手段】ＩＣ１２に設けられるＤＣ−ＤＣコンバータ１６を形成する降圧回路１０は、ブートストラップ用のキャパシタ３６の一端がＬＸノード２６Ａに接続され、他端がＬＸノードより電位の高いノード３８Ｂに接続される。トランジスタＭａは、Ｐsub上に形成されたＮウェル４４がノード３８Ｂに接続され、Ｎウェルに形成されたＰウェル４６及びＰウェルに形成されたソースＳがＬＸノードに接続される。これにより、トランジスタのＮウェル−Ｐウェル間の寄生容量が、ブートストラップ用の静電容量として機能し、ブートストラップ用の静電容量の容量低下が抑えられる。【選択図】図１
2014036489.tif 000002
【特許請求の範囲】
【請求項１】
一端が第１のノードに接続され、他端が前記第１のノードより高電位の第２のノードに接続された容量素子と、
基板上に形成された第１の導電領域に、前記第１の導電領域と異なる導電型の第２の導電領域が形成され、前記第２の導電領域にソース電極、ドレイン電極及びゲート電極の各々が形成され、前記ソース電極及び前記第２の導電領域が前記第１のノードに接続され、前記第１の導電領域が前記第２のノードに接続された半導体素子と、
を含む半導体集積回路。
【請求項２】
前記半導体素子の前記ソース電極、前記ドレイン電極及び前記第１の導電領域が前記第１のノードに接続され、前記半導体素子の前記ゲート電極が前記第２のノードに接続されて前記容量素子が形成された、請求項１記載の半導体集積回路。
【請求項３】
電源電圧の入力端子又は出力電圧の出力端子のうちの高電位側に一端が接続され、前記入力端子又は前記出力端子のうちの低電位側に接続された第１のノードに他端が接続されたスイッチング素子と、
一端が前記入力端子又は前記出力端子の高電位側に接続され、他端が第２のノードに接続された整流素子と、
一端が前記第２のノードに接続され他端が前記第１のノードに接続された容量素子と、
一対のトランジスタを備え、前記第２のノードから供給される電圧により動作し、コントローラから入力されるスイッチング信号に応じて前記スイッチング素子を駆動するドライバ回路と、
を含み、前記ドライバ回路の一方のトランジスタ、前記スイッチング素子、及び前記容量素子の少なくとも一つとして、
基板上に形成された第１の導電領域に、前記第１の導電領域と異なる導電型の第２の導電領域が形成され、前記第２の導電領域にソース電極、ドレイン電極及びゲート電極の各々が形成された半導体素子が用いられ、
前記半導体素子の前記ソース電極、前記ドレイン電極及び前記第２の導電領域が前記第１のノードに接続され、前記ゲート電極及び前記第１の導電領域が前記第２のノードに接続された電源回路を備える半導体集積回路。
【請求項４】
一端が前記第１のノードに接続され、他端が接地された同期整流素子と、
一端が前記出力端子に接続され、他端が前記第１のノードに接続されたインダクタと、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された、請求項３記載の半導体集積回路。
【請求項５】
一端が前記第１のノードに接続され、他端が接地され、前記スイッチング信号に応じて駆動される昇圧用スイッチング素子と、
一端が前記入力端子に接続され、他端が前記第１のノードに接続されたインダクタと、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記出力端子に接続された、請求項３記載の半導体集積回路。
【請求項６】
一端が前記第１のノードに接続され、他端が接地されたインダクタと、
一端が前記第１のノードに接続され、他端が前記出力端子に接続された同期整流素子と、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された、請求項３記載の半導体集積回路。
【請求項７】
前記スイッチング素子、前記整流素子、前記容量素子及び前記ドライバ回路を備え、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された第１の回路と、
前記スイッチング素子、前記整流素子、前記容量素子及び前記ドライバ回路を備え、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記出力端子に接続された第２の回路と、
一端が前記第１の回路の前記第１のノードに接続され、他端が接地された同期整流素子と、
一端が前記第１の回路の前記第１のノードに接続され、他端が前記第２の回路の前記第１のノードに接続されたインダクタと、
一端が前記第２の回路の前記第１のノードに接続され、他端が接地された昇圧用スイッチング素子と、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含む、請求項３記載の半導体集積回路。
【請求項８】
電源電圧の入力端子又は出力電圧の出力端子のうちの高電位側に一端が接続され、前記入力端子又は前記出力端子のうちの低電位側に接続された第１のノードに他端が接続されたスイッチング素子と、
一端が前記入力端子又は前記出力端子の高電位側に接続され、他端が第２のノードに接続された整流素子と、
一端が前記第２のノードに接続され他端が前記第１のノードに接続された容量素子と、
一対のトランジスタを備え、前記第２のノードから供給される電圧により動作し、コントローラから入力されるスイッチング信号に応じて前記スイッチング素子を駆動するドライバ回路と、
を含み、前記ドライバ回路の一方のトランジスタ、前記スイッチング素子、及び前記容量素子の少なくとも一つとして、
基板上に形成された第１の導電領域に、前記第１の導電領域と異なる導電型の第２の導電領域が形成され、前記第２の導電領域にソース電極、ドレイン電極及びゲート電極の各々が形成された半導体素子が用いられ、
前記半導体素子の前記ソース電極、前記ドレイン電極及び前記第２の導電領域が前記第１のノードに接続され、前記ゲート電極及び前記第１の導電領域が前記第２のノードに接続された電源回路。
【請求項９】
一端が前記第１のノードに接続され、他端が接地された同期整流素子と、
一端が前記出力端子に接続され、他端が前記第１のノードに接続されたインダクタと、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された請求項８記載の電源回路。
【請求項１０】
一端が前記第１のノードに接続され、他端が接地され、前記スイッチング信号に応じて駆動される昇圧用スイッチング素子と、
一端が前記入力端子に接続され、他端が前記第１のノードに接続されたインダクタと、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記出力端子に接続された、請求項８記載の電源回路。
【請求項１１】
一端が前記第１のノードに接続され、他端が接地されたインダクタと、
一端が前記第１のノードに接続され、他端が前記出力端子に接続された同期整流素子と、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された、請求項８記載の電源回路。
【請求項１２】
前記スイッチング素子、前記整流素子、前記容量素子及び前記ドライバ回路を備え、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された第１の回路と、
前記スイッチング素子、前記整流素子、前記容量素子及び前記ドライバ回路を備え、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記出力端子に接続された第２の回路と、
一端が前記第１の回路の前記第１のノードに接続され、他端が接地された同期整流素子と、
一端が前記第１の回路の前記第１のノードに接続され、他端が前記第２の回路の前記第１のノードに接続されたインダクタと、
一端が前記第２の回路の前記第１のノードに接続され、他端が接地された昇圧用スイッチング素子と、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含む請求項８記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する技術は、半導体集積回路及び電源回路に関する。
【背景技術】
【０００２】
ＬＳＩ、ＶＬＳＩ等の半導体集積回路（ＩＣ）は、入力電圧を昇圧する昇圧回路又は入力電圧を降圧する降圧回路を用い、入力電圧を所定の直流電圧に変換する電源回路（ＤＣ−ＤＣコンバータ）が設けられている。ＩＣに形成されるトランジスタには、少なからず寄生容量が存在する。特に、基板とＰウェル（Ｐ-well）との間にＮウェル（deep  Ｎ-well）を設けた所謂トリプル・ウェル構造のトランジスタでは、基板とＮウェルとの間及びＮウェルとＰウェルとの間に寄生容量が生じる。
【０００３】
ここから、電荷運搬用のｎＭＯＳトランジスタ及びノードポンピング用キャパシタに加え、電圧伝達用のｎＭＯＳトランジスタを用いた昇圧回路が提案されている。この昇圧回路は、Ｐウェルに電荷運搬用のｎＭＯＳトランジスタ及び電圧伝達用のｎＭＯＳトランジスタが形成され、電荷運搬用のｎＭＯＳトランジスタのソースが、電圧伝達用のｎＭＯＳトランジスタを介してＰウェルに接続されている。これにより、昇圧回路は、昇圧時に上昇する電荷運搬用のｎＭＯＳトランジスタのソース電圧をＰウェルに伝達し、寄生容量に起因するバックバイアス効果を抑止している。
【０００４】
また、並列配置した昇圧セルの間に設けた２個のＮｃｈトランジスタを用いて、第１列の昇圧セルの出力電圧と第２列の昇圧セルの出力電圧の何れか低い電圧を出力する低電圧出力アナログ比較回路を設けた昇圧回路が提案されている。この昇圧回路では、低電圧出力アナログ比較回路の出力端子が、低電圧出力アナログ比較回路のトランジスタ、第１列の昇圧セル及び第２列の昇圧セルの各々のＮウェルに接続されている。これにより、昇圧回路は、各昇圧セルのＮウェルの電位を出力電位に固定し、Ｎウェル−基板間の寄生容量に起因する充放電電荷量を削減している。
【０００５】
また、昇圧回路には、複数のキャパシタ及びダイオードを用いるチャージポンプ回路があり、Ｎウェル上にＰウェルを形成したＭＯＳキャパシタを用いるときに、キャパシタのＮウェルが出力端子に接続されたチャージポンプ回路が提案されている。このチャージポンプ回路では、キャパシタのＮウェルを出力端子に接続することで、Ｎウェルに電源電圧以上の電圧を供給し、ＮウェルとＰウェルとの間の寄生容量を小さくしている。
【０００６】
一方、ハイサイドドライバ及びスイッチング用のトランジスタを備える降圧回路や昇圧回路は、ハイサイドドライバの電源側とスイッチング用のトランジスタのソースとの間にブートストラップ用のキャパシタが接続される。このような降圧回路又は昇圧回路が設けられるＩＣは、チップ内にブートストラップ用のキャパシタが形成されるか、又は、チップにブートストラップ用のキャパシタが接続されて用いられる。
【０００７】
ところで、降圧回路や昇圧回路により形成される電源回路では、トランジスタに生じる寄生容量がゲートに繋がる浮遊容量として作用することで、ブートストラップ用の静電容量の見た目の低下を生じさせる。これにより、電源回路では、スイッチング用のトランジスタを駆動するハイサイドドライバの電源電圧が抑えられてしまう。したがって、ブートストラップ用のキャパシタを用いる電源回路では、トランジスタの寄生容量に起因する低下を考慮して、ブートストラップ用のキャパシタの静電容量を予め大きくする必要がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０６−２７６７２９号公報
【特許文献２】特開２００１−２０４１７４号公報
【特許文献３】特開２００８−１９８９８５号公報
【特許文献４】特開２００８−１２５２６５号公報
【非特許文献】
【０００９】
【非特許文献１】テキサスインスツルメンツ社  ＴＰＳ４００４０／ＴＰＳ４００４１  技術資料  日本語翻訳版
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、キャパシタの静電容量を大きくすることは、キャパシタの大型化を招く。キャパシタの大型化は、電源回路を設けたＩＣチップやＩＣチップを用いた電源モジュールの小型化の妨げとなってしまう。
【００１１】
開示の技術は、一つの側面として、容量素子（キャパシタ）が用いられる回路において容量素子の小型化を図るものである。
【課題を解決するための手段】
【００１２】
開示の技術は、容量素子の一端が第１のノードに接続され、他端が前記第１のノードより高電位の第２のノードに接続される。半導体素子は、基板上に形成された第１の導電領域に、前記第１の導電領域と異なる導電型の第２の導電領域が形成され、前記第２の導電領域にソース電極、ドレイン電極及びゲート電極の各々が形成されている。また、半導体素子は、前記ソース電極及び前記第２の導電領域が前記第１のノードに接続され、前記第１の導電領域が前記第２のノードに接続されている。
【発明の効果】
【００１３】
開示の技術は、一つの側面として、所謂トリプル・ウェル構造の半導体素子の寄生容量を、回路上の容量素子の静電容量として用いることで、容量素子の小型化を図ることができる、という効果を有する。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る降圧回路の要部を示す回路図である。
【図２】（Ａ）及び（Ｂ）は、半導体集積回路に降圧回路を設けることを示す概略図である。
【図３】トリプル・ウェル構造の一例を示す概略構成図である。
【図４】第１の実施形態に係る降圧回路の他の一例を示す要部の回路図である。
【図５】第２の実施形態に係る降圧回路の要部を示す回路図である。
【図６】第３の実施形態に係る降圧回路の要部を示す回路図である。
【図７】第４の実施形態に係る降圧回路の要部を示す回路図である。
【図８】第４の実施形態に係る降圧回路の他の一例を示す要部の回路図である。
【図９】第５の実施形態に係る昇圧回路の要部を示す回路図である。
【図１０】第６の実施形態に係る昇降圧回路の要部を示す回路図である。
【図１１】第７の実施形態に係る昇降圧回路の要部を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して開示する技術の実施の形態の一例を詳細に説明する。
【００１６】
〔第１の実施形態〕
図１には、第１の実施形態に係る降圧回路１０を示す。第１の実施形態に係る降圧回路１０は、所謂スイッチングＤＣ−ＤＣコンバータの一部として機能し、電池電圧Ｖbatなどの電源電圧Ｖinが入力されることにより、電源電圧Ｖinを降圧した出力電圧Ｖoutを出力する。降圧回路１０は、開示の技術における電源回路の一例として機能する。
【００１７】
図２（Ａ）及び図２（Ｂ）に示すように、降圧回路１０は、例えば、ＶＬＳＩ（Very  Large  Scale  Integration   circuit）、ＬＳＩ（Large  Scale  Integration   circuit）等の半導体集積回路（Integrated  Circuit、以下、ＩＣ１２という）に含まれる。開示の技術において、ＩＣ１２は、半導体集積回路の一例として機能する。
【００１８】
図２（Ａ）に示すように、ＩＣ１２は、信号処理回路１４及びＤＣ−ＤＣコンバータ１６が設けられたＰＭＩＣ（Power  Management  Integrated  Circuit：電源管理用集積回路）などの電源ＩＣ１２Ａであっても良い。また、図２（Ｂ）に示すように、ＩＣ１２は、デジタル信号処理回路１８Ａ、アナログ信号処理回路１８Ｂ及びＤＣ−ＤＣコンバータ１６が設けられた所謂信号処理用ＩＣ１２Ｂであっても良い。電源ＩＣ１２Ａ及び信号処理用ＩＣ１２Ｂは、一つ又は複数のＤＣ−ＤＣコンバータ１６を含む。ＤＣ−ＤＣコンバータ１６は、開示の技術における電源回路の一例として機能する。降圧回路１０は、少なくとも一つのＤＣ−ＤＣコンバータ１６に含まれる。なお、図２では、一例として各々のＤＣ−ＤＣコンバータ１６が、降圧回路１０を含むものとしている。
【００１９】
図１に示すように、降圧回路１０は、ハイサイド側のスイッチとするトランジスタＭａ、及びローサイド側のスイッチング素子とするトランジスタＭｂを備える。第１の実施形態において、トランジスタＭａは、降圧回路１０の半導体素子及びスイッチング素子の一例として機能する。また、第１の実施形態において、トランジスタＭｂは、同期整流素子の一例として機能する。降圧回路１０では、トランジスタＭａ、Ｍｂの一例としてＮ型ＭＯＳトランジスタが用いられる。
【００２０】
降圧回路１０は、トランジスタＭａのドレインＤが、入力端子２０に接続され、ソースＳが、インダクタ２２を介して出力端子２４に接続されている。また、降圧回路１０は、トランジスタＭｂのドレインＤが、トランジスタＭａのソースＳとインダクタ２２との間のＬＸノード２６Ａに接続され、ソースＳが接地（ＧＮＤ）されている。本実施形態において、インダクタ２２は、インダクタの一例として機能し、ＬＸノード２６Ａは、第１のノードの一例として機能する。
【００２１】
降圧回路１０は、平滑用のキャパシタ２８を備える。キャパシタ２８は、開示の技術において、平滑用容量素子の一例として機能する。キャパシタ２８は、一方の端子がインダクタ２２と出力端子２４との間のノード２６Ｂに接続され、他方の端子がトランジスタＭｂのソースＳ側のノード２６Ｃに接続されることにより接地されている。
【００２２】
これにより、降圧回路１０は、トランジスタＭａ、Ｍｂがオン・オフ駆動されることにより、トランジスタＭａのオン時のデューティ比及び入力端子２０に入力された電源電圧Ｖinに応じた出力電圧Ｖoutが出力端子２４から出力される。このとき、降圧回路１０は、キャパシタ２８により平滑化した直流電圧を出力電圧Ｖoutとして出力する。
【００２３】
降圧回路１０は、トランジスタＭａを駆動するハイサイドドライバ回路（以下、ドライバ回路３０という）、及びブートストラップ回路（bootstrap  circuit）３２を備える。ドライバ回路３０は、Ｐ型ＭＯＳトランジスタを用いたトランジスタＭｃ、及びＮ型ＭＯＳトランジスタを用いたトランジスタＭｄを含む。ブートストラップ回路３２は、ダイオード３４及びブートストラップ用のキャパシタ３６を含む。
【００２４】
第１の実施形態において、ドライバ回路３０は、ドライバ回路の一例として機能し、ブートストラップ回路３２は、ブートストラップ回路の一例として機能する。また、第１の実施形態において、ダイオード３４は、整流素子の一例として機能し、キャパシタ３６は、容量素子の一例として機能する。
【００２５】
ダイオード３４は、アノードＡ（anode）が、トランジスタＭａのドレインＤと入力端子２０との間のノード３８Ａに接続され、カソードＫ（cathode＝kathode）が、ノード３８Ｂにおいてキャパシタ３６の一方の端子に接続されている。また、キャパシタ３６は、他方の端子がＬＸノード２６Ａに接続されている。ノード３８Ｂは、開示の技術における第２のノードの一例として機能する。なお、キャパシタ３６は、ＩＣ１２上に形成されてもよく、ＩＣ１２に設けた図示しない接続端子に接続される構成であっても良い。
【００２６】
ドライバ回路３０は、トランジスタＭａのソースＳが、ノード３８Ｂに接続されている。また、ドライバ回路３０は、トランジスタＭｃのドレインＤが、トランジスタＭｄのドレインＤに接続され、トランジスタＭｄのソースＳがＬＸノード２６Ａに接続されている。さらに、ドライバ回路３０は、トランジスタＭｃのドレインＤとトランジスタＭｄのドレインＤの間のノード３８Ｃに、トランジスタＭａのゲートＧに接続されている。これにより、ドライバ回路３０は、インバータとして機能する。
【００２７】
降圧回路１０では、キャパシタ３６が、入力端子２０に入力される電源電圧Ｖinにより充電され、キャパシタ３６の充電電圧（ノード３８Ｂの電圧、以下、電圧Ｖbstとする）が、ドライバ回路３０に供給される。すなわち、ブートストラップ回路３２は、ブートストラップ用として、キャパシタ３６の静電容量Ｃｏに応じた静電容量Ｃbstを生じる。ドライバ回路３０は、静電容量Ｃbstにより生じる電圧Ｖbstが供給される。
【００２８】
降圧回路１０は、ドライバ回路３０のトランジスタＭｃ、Ｍｄの各ゲートＧにスイッチング信号ＳＷが入力される。また、降圧回路１０は、ローサイド側のトランジスタＭｂのゲートＧに、スイッチング信号ＳＷが入力される。降圧回路１０では、トランジスタＭａ、Ｍｂがスイッチング信号ＳＷ、ＳＷｘに基づいてオン・オフ駆動される。このとき、降圧回路１０は、ドライバ回路３０がインバータとして機能することで、トランジスタＭａ、Ｍｂが相補の信号により駆動される。すなわち、降圧回路１０は、スイッチング信号ＳＷｘによりトランジスタＭｂがオンしたときに、トランジスタＭａがスイッチング信号ＳＷに応じてオフする。また、降圧回路１０は、スイッチング信号ＳＷｘによりトランジスタＭｂがオフしたときに、トランジスタＭａがスイッチング信号ＳＷに応じてオンする。なお、第１の実施形態では、一例としてＳＷ＝ＳＷｘとしている。
【００２９】
ＤＣ−ＤＣコンバータ１６は、コントローラ４０を備える。コントローラ４０は、開示の技術におけるコントローラの一例として機能する。ＤＣ−ＤＣコンバータ１６は、スイッチング信号ＳＷとして所定周期及びデューティ比のパルス信号を用いる。コントローラ４０は、スイッチング信号ＳＷを出力する。降圧回路１０は、コントローラ４０が出力するスイッチング信号ＳＷにより動作することで、電源電圧Ｖin及びスイッチング信号ＳＷのデューティ比に応じた出力電圧Ｖoutを出力する。
【００３０】
なお、コントローラ４０は、電源電圧Ｖinが蓄電池などから出力される定電圧（電圧Ｖbat）である場合、例えば、予め設定された周波数及びデューティ比のスイッチング信号ＳＷを出力する。コントローラ４０は、所定の出力電圧Ｖoutが得られるようにスイッチング信号ＳＷのデューティ比を制御するＰＷＭ（Pulse  Width  Modulation）制御を行なうものであっても良い。また、コントローラ４０は、所定の出力電圧Ｖoutが得られるようにスイッチング信号ＳＷ、ＳＷｘの周波数を制御するＰＦＭ（Pulse  Frequency  Modulation）制御を行なうものであっても良い。
【００３１】
ところで、降圧回路１０は、トランジスタＭａにトリプル・ウェル（Triple−well）構造を適用している。図３には、トリプル・ウェル構造の一例を示している。ＩＣ１２は、シリコンウェハなどを用いたＰ型基板（Ｐ  substrate：以下、Ｐsub４２とする）を備え、Ｐsub４２に、Ｎ型の導電層のＮウェル（deep−Ｎwell）４４が形成されている。また、Ｎウェル４４には、Ｐ型の導電層のＰウェル（Ｐwell）４６が形成されている。第１の実施形態では、Ｎウェル４４に、トランジスタＭａとしてＮ型ＭＯＳトランジスタが形成されている。本実施形態においては、Ｐsub４２が、基板の一例として機能し、Ｎウェル４４が、第１の導電領域の一例として機能し、Ｐウェル４６が第２の導電領域の一例として機能する。なお、導電型が異なるとは、一方が、Ｎウェルである場合、他方がＰウェルであることを含む。
【００３２】
Ｐウェル４６には、ドレインＤ及びソースＳとなるｎ＋領域４８Ａ、４８Ｂが形成され、バックゲートＢとなるｐ＋領域５０が形成されている。また、ｎ＋領域４８Ａとｎ＋領域４８Ｂとの間には、トランジスタＭａのゲートＧが形成される。
【００３３】
トランジスタＭａは、トリプル・ウェル構造が適用されることにより、Ｐウェル４６が、同一のＰsub４２上に形成される他のトランジスタのＰウェルやＮウェルと電気的に絶縁される。これにより、ＩＣ１２は、トランジスタＭａのスイッチング動作により発生するノイズ等が、ＩＣ１２上の他のトランジスタ等の半導体素子に伝播してしまうことが防止されている。
【００３４】
トリプル・ウェル構造が適用されたトランジスタＭａは、Ｐsub４２とＮウェル４４との間、及びＮウェル４４とＰウェル４６との間の各々にｐｎ接合が生じる。これにより、トランジスタＭａは、Ｐsub４２とＮウェル４４との間に寄生容量（静電容量）Ｃjpsubの寄生キャパシタ（以下、キャパシタ５２とする）が生じる。また、トランジスタＭａは、Ｎウェル４４とＰウェル４６との間に、寄生ダイオード（以下、ダイオード５４とする）及び寄生容量（静電容量）Ｃjdnwの寄生キャパシタ（以下、キャパシタ５６とする）が生じる。
【００３５】
ＩＣ１２では、Ｐsub４２のｐ＋領域４２Ａが接地される。また、図１に示すように、トランジスタＭａは、バックゲートＢのｐ＋領域５０がソースＳに接続される。
【００３６】
一方、トリプル・ウェル構造では、Ｎウェル４４のｎ＋領域４４Ａが電源電圧Ｖinの印加される電源ラインに接続されるのが一般的となっている。これに対して、降圧回路１０は、トランジスタＭａのＮウェル４４のｎ＋領域４４Ａが、ノード３８Ｂに接続されている。降圧回路１０は、ノード３８Ｂにダイオード３４及びキャパシタ３６が接続されていることにより、ノード３８Ｂの電圧Ｖbstが入力端子２０の電圧Ｖin以上となり、トランジスタＭａのソースＳの電位よりノード３８Ｂの電位が高くなっている。
【００３７】
これにより、昇圧回路１０は、トランジスタＭａに生じるキャパシタ５６がブートストラップ回路３２のキャパシタ３６に並列接続された状態となる。降圧回路１０は、トランジスタＭａのキャパシタ５６の容量（静電容量Ｃjdnw）が、キャパシタ３６の静電容量（Ｃｏ）に付加され、ブートストラップ回路３２におけるブーストラップ用の静電容量（Ｃbst）の一部として機能する。
【００３８】
以下に、第１の実施形態の作用を説明する。なお、以下では、スイッチング信号ＳＷ、ＳＷｘとしてパルスが出力されている状態をＨレベル、パルスの出力が停止している状態をＬレベルとして説明する。
【００３９】
降圧回路１０は、コントローラ４０から出力するスイッチング信号ＳＷがドライバ回路３０に入力され、スイッチング信号ＳＷｘがローサイド側のトランジスタＭｂのゲートＧに入力される。ドライバ回路３０は、スイッチング信号ＳＷがＨレベルとなることで、トランジスタＭｃがオフして、トランジスタＭｄがオンする。このとき、トランジスタＭｂは、スイッチング信号ＳＷｘによりオンする。
【００４０】
降圧回路１０は、トランジスタＭｂがオンすることで、ＬＸノード２６Ａの電圧ＶＬＸが０Ｖ（ＧＮＤ）となる。また、降圧回路１０は、ドライバ回路３０のトランジスタＭｃがオフし、トランジスタＭｄがオンしていることにより、トランジスタＭａがオフ状態となる。このとき、降圧回路１０は、キャパシタ３６の一端が接続されたノード３８Ｂが、電源電圧Ｖinとなることにより、電圧Ｖbstが電源電圧Ｖinとなるようにキャパシタ３６が充電される。
【００４１】
また、降圧回路１０は、スイッチング信号ＳＷｘがＬレベルとなることで、トランジスタＭｂがオフする。また、降圧回路１０は、スイッチング信号ＳＷがＬレベルとなることで、ドライバ回路３０のトランジスタＭｃがオンし、トランジスタＭｄがオフする。
【００４２】
これにより、降圧回路１０は、ドライバ回路３０のトランジスタＭｃのソースＳに供給される電圧、すなわち、電圧ＶbstがトランジスタＭａのゲートＧに供給され、トランジスタＭａがオンする。
【００４３】
降圧回路１０は、トランジスタＭａがオンし、トランジスタＭｂがオフすることにより、ＬＸノード２６Ａの電圧ＶＬＸが、電源電圧Ｖinに上昇する。このとき、ブートストラップ回路３２は、キャパシタ３６に電流パスが無いことで、ノード３８Ｂの電圧ＶbstがＬＸノード２６Ａの電圧ＶＬＸに対して、キャパシタ３６の両端の電圧（電位差）分だけ上昇する。これにより、降圧回路１０では、トランジスタＭａのオン状態が継続する。
【００４４】
一方、降圧回路１０は、トランジスタＭａがオンし、トランジスタＭｂがオフして、ＬＸノード２６Ａの電圧ＶＬＸが電圧Ｖinへ上昇することにより、インダクタ２２にキャパシタ２８へ向けて電流が流れ、キャパシタ２８が充電される。また、降圧回路１０は、トランジスタＭａがオフし、トランジスタＭｂがオンして、電圧ＶＬＸが低下すると、インダクタ２２に蓄積されたエネルギーによる起電力で、トランジスタＭｂからインダクタ２２へ電流が流れる。
【００４５】
降圧回路１０は、キャパシタ２８の充電量に応じた出力電圧Ｖoutが出力端子２４から出力される。これにより、降圧回路１０は、電源電圧Ｖin及びトランジスタＭａのオン時間（オンデューティ）に応じた出力電圧Ｖoutを出力する。
【００４６】
ところで、トリプル・ウェル構造のトランジスタＭａは、Ｐsub４２にＮウェル４４が形成され、Ｎウェル４４にＰウェル４６が形成されている。これにより、トランジスタＭａは、Ｐsub４２とＮウェル４４との間、及びＮウェル４４とＰウェル４６との間に寄生容量が生じる。トランジスタＭａは、Ｐsub４２とＮウェル４４との間、及びＮウェル４４とＰウェル４６との間の寄生容量を含む寄生容量がゲートＧに繋がる浮遊容量となる。
【００４７】
ブートストラップ回路３２を設けた降圧回路１０では、トランジスタＭａのゲートＧに繋がる浮遊容量がブートストラップ回路３２の静電容量Ｃbstに影響を与え、静電容量Ｃbstの目減りを生じさせる。
【００４８】
すなわち、キャパシタ３６の静電容量Ｃｏが、トランジスタＭａの寄生容量の影響を受けなければ、ブートストラップ回路３２の静電容量Ｃbstは、キャパシタ３６の静電容量Ｃｏとなる。しかし、トランジスタＭａの寄生容量がゲートＧの浮遊容量として作用することで、ブートストラップ回路３２の静電容量Ｃbstの見た目の容量が、キャパシタ３６の静電容量Ｃｏより少なくなる。
【００４９】
ブートストラップ回路３２の静電容量Ｃbstの低下は、ブートストラップ回路３２からドライバ回路３０に供給する電圧Ｖbstを低下させ、トランジスタＭａの安定動作を損なうことがある。
【００５０】
ブートストラップ回路３２の静電容量Ｃbstを確保するために、必要な静電容量Ｃbstよりキャパシタ３６の静電容量Ｃｏを大きくすることは、キャパシタ３６を大型化させ、ＩＣ１２上におけるキャパシタ３６の必要面積（占有面積）を増大させる。また、キャパシタ３６をチップ（ＩＣ１２）の外部から接続するようにして電源モジュールを形成した場合、電源モジュールの大型化を招く。
【００５１】
ここで、降圧回路１０は、ブートストラップ回路３２のキャパシタ３６の一端が接続されたノード３８Ｂに、トリプル・ウェル構造のトランジスタＭａのＮウェル４４のｎ＋領域４４Ａが接続されている。また、ブートストラップ回路３２は、入力端子２０とノード３８Ｂとの間にダイオード３４が設けられていることで、ノード３８Ｂの電位がトランジスタＭａのソースＳの電位より常に高くなっている。
【００５２】
したがって、降圧回路１０は、トランジスタＭａのＮウェル４４とＰウェル４６との間に生じるキャパシタ５６が、ブートストラップ回路３２のキャパシタ３６に並列接続された状態となっている。
【００５３】
降圧回路１０は、ブートストラップ回路３２のキャパシタ３６に、トランジスタＭａのキャパシタ５６が並列接続されることにより、キャパシタ５６の静電容量Ｃjdnwが、ブートストラップ回路３２の静電容量Ｃbstの一部として機能する。なお、トランジスタＭａは、Ｐsub４２が接地されることにより、Ｐsub４２とＮウェル４４との間のキャパシタ５２の静電容量Ｃjpsubが、キャパシタ５６の静電容量Ｃjdnwを減少させるように機能する。しかし、キャパシタ５６の静電容量Ｃjdnwが、キャパシタ５２の静電容量Ｃjpsubよりも大きければ、キャパシタ５６の静電量Ｃjdnwは、ブートストラップ回路３２の静電容量Ｃbstの一部として機能する。
【００５４】
降圧回路１０は、トランジスタＭａの寄生容量の一部である静電容量Ｃjdnwを、ブートストラップ回路３２の静電容量Ｃbstとして用いる。これにより、降圧回路１０は、キャパシタ３６の静電容量Ｃｏを増加させることなく、ブートストラップ回路３２の静電容量Ｃbstを増加させることができる。また、降圧回路１０は、トランジスタＭａのゲートＧに繋がる浮遊容量の減少を図ることができるので、ブートストラップ回路３２の静電容量Ｃbstの低下を抑えることができる。
【００５５】
これにより、降圧回路１０は、ブートストラップ回路３２のキャパシタ３６を大型化させることなく、安定した動作が可能となる。また、降圧回路１０は、電圧の変換効率の向上を図ることができる。
【００５６】
第１の実施形態では、同期整流素子としてトランジスタＭｂを用いたが、開示の技術における降圧回路１０の同期整流素子は、トランジスタなどのスイッチング素子に限るものではない。
【００５７】
図４に示す降圧回路１０Ａは、同期整流素子としてトランジスタＭｂに替えてダイオード５８を用いている。ダイオード５８は、アノードＡがノード２６Ｃに接続され、カソードＫがＬＸノード２６Ａに接続されている。これにより、降圧回路１０Ａは、トランジスタＭａがオン駆動されたときに、ＬＸノード２６Ａの電圧ＶＬＸが、電源電圧Ｖinへ上昇する。また、降圧回路１０Ａは、トランジスタＭａがオフ駆動されたときに、ＬＸノード２６Ａの電圧ＶＬＸが０ｖに下降し、ダイオード５８からインダクタ２２へ電流が流れる。したがって、降圧回路１０Ａは、電源電圧Ｖinを降圧し、電源電圧Ｖin及びスイッチング信号ＳＷのデューティ比に応じた出力電圧Ｖoutを出力することができる。
【００５８】
〔第２の実施形態〕
次に開示の技術における第２の実施形態を説明する。なお、第２の実施形態の基本的構成は、前記した第１の実施形態と同じであり、第２の実施形態において、第１の実施形態と同一の機能部品については、同一の符号を付与してその説明を省略する。
【００５９】
図５には、第２の実施形態に係る降圧回路６０を示している。降圧回路６０は、降圧回路１０、１０Ａに替えて、ＤＣ−ＤＣコンバータ１６に設けられる。降圧回路６０は、開示の技術における電源回路の一例として機能する。
【００６０】
降圧回路６０は、トランジスタＭａに替えてトランジスタＭｅを備える。また、降圧回路６０は、同期整流素子としてダイオード５８を備える。降圧回路６０は、同期整流素子としてトランジスタＭｂを用いても良い。
【００６１】
降圧回路６０は、ドライバ回路３０Ａ及びブートストラップ回路３２を備える。ブートストラップ回路３２は、ダイオード３４及びキャパシタ３６を含み、キャパシタ３６の静電容量Ｃｏに応じた静電容量Ｃbstが形成される。
【００６２】
ドライバ回路３０Ａは、トランジスタＭｄに替えてトランジスタＭｆが用いられている。第２の実施形態において、トランジスタＭｆは、半導体素子の一例として機能する。トランジスタＭｆは、トリプル・ウェル構造のＮ型ＭＯＳトランジスタが用いられている。トランジスタＭｃ、Ｍｆは、開示の技術における対のトランジスタの一例として機能する。トランジスタＭｆは、開示の技術における半導体素子の一例として機能する。
【００６３】
トランジスタＭｆは、ドレインＤがノード３８Ｃに接続され、ソースＳがＬＸノード２６Ａに接続されている。また、ドライバ回路３０Ａには、トランジスタＭｃ、Ｍｆの各々のゲートＧにスイッチング信号ＳＷが入力される。これにより、ドライバ回路３０Ａは、インバータとして機能し、スイッチング信号ＳＷに応じてトランジスタＭｅをオン・オフ駆動する。
【００６４】
一方、トランジスタＭｆは、Ｐウェル４６のＰ＋領域５０がソースＳに接続されている。また、降圧回路６０は、トランジスタＭｆのＮウェル４４のｎ＋領域４４Ａが、ノード３８Ｂに接続されている。
【００６５】
降圧回路６０は、ＬＸノード２６Ａの電位が、ノード３８Ｂの電位より常に低くなっており、これにより、降圧回路６０では、トランジスタＭｆに形成されるキャパシタ５６が、ブートストラップ回路３２のキャパシタ３６と並列接続された状態となっている。
【００６６】
降圧回路６０は、ドライバ回路３０Ａに入力されるスイッチング信号ＳＷに応じてトランジスタＭｅがオン・オフ（スイッチング）されることにより、電源電圧Ｖin及びトランジスタＭｅのオンデューティに応じた直流の出力電圧Ｖoutが出力される。
【００６７】
また、降圧回路６０は、トランジスタＭｆのキャパシタ５６がブートストラップ回路３２のキャパシタ３６と並列接続されることにより、トランジスタＭｅのゲートＧに繋がる浮遊容量に起因する静電容量Ｃbstの低下が抑制される。
【００６８】
すなわち、降圧回路６０では、ドライバ回路３０Ａに設けたトランジスタＭｆをトリプル・ウェル構造とし、トランジスタＭｆのＮウェル４４のｎ＋領域４４Ａが、ブートストラップ回路３２のノード３８Ｂに接続されている。これにより、降圧回路６０では、トランジスタＭｆのＮウェル４４とＰウェル４６との間に形成されるキャパシタ５６の静電容量Ｃjdnwが、ブートストラップ回路３２の静電容量Ｃbstの一部として機能する。
【００６９】
したがって、降圧回路６０は、ドライバ回路３０Ａに供給する電圧Ｖbstの低下を防止するためのブートストラップ回路３２の静電容量Ｃbstを確保するときに、キャパシタ３６の静電容量Ｃｏを大きくするのを抑えることができる。これにより、降圧回路６０は、キャパシタ３６の大型化、必要面積の増加を抑えることができる。また、降圧回路６０は、電圧Ｖbstの低下を抑制できるので、トランジスタＭｅの動作が安定し、効率的な電圧変換が可能となる。
【００７０】
〔第３の実施形態〕
次に、開示の技術における第３の実施形態を説明する。なお、第３の実施形態の基本的構成は、前記した第１の実施形態と同じであり、また、第３の実施形態において、第１又は第２の実施形態と同一の機能部品については、同一の符号を付与してその説明を省略する。
【００７１】
図６には、第２の実施形態に係る降圧回路６２を示している。降圧回路６２は、降圧回路１０に替えて、ＤＣ−ＤＣコンバータ１６に設けられる。降圧回路６２は、開示の技術における電源回路の一例として機能する。
【００７２】
降圧回路６２は、トランジスタＭｅ及びダイオード５８を備える。トランジスタＭｅは、メインスイッチとして機能し、ダイオード５８は、同期整流素子として機能する。また、降圧回路６２は、トランジスタＭｅを駆動するドライバ回路として、ドライバ回路３０に替えて、インバータ回路６４を備える。インバータ回路６４は、第３の実施形態においてドライバ回路の一例として機能する。
【００７３】
降圧回路６２は、インバータ回路６４にスイッチング信号ＳＷが入力されることで、スイッチング信号ＳＷに応じて、トランジスタＭｅがオン・オフ駆動される。なお、降圧回路６２においては、ドライバ回路３０を用いても良い。
【００７４】
ところで、降圧回路６２では、ブートストラップ回路３２に替えてブートストラップ回路６６を用いている。ブートストラップ回路６６は、ダイオード３４を備える。また、ブートストラップ回路６６は、キャパシタ３６に替えてＭＯＳキャパシタ６８を備える。第３の実施形態において、ブートストラップ回路６６は、ブートストラップ回路の一例として機能する。また、第３の実施形態において、ＭＯＳキャパシタ６８は、半導体素子の一例として機能する。また、第３の実施形態において、ＭＯＳキャパシタ６８は、容量素子の一例として機能する。
【００７５】
ＭＯＳキャパシタ６８は、降圧回路６２が設けられるＩＣ１２に、トリプル・ウェル構造（図３参照）を用いて形成されている。すなわち、ＭＯＳキャパシタ６８は、Ｐsub４２上のＮウェル４４に形成されている。Ｎウェル４４には、Ｐウェル４６が形成され、Ｐウェル４６に、ドレインＤに対応するｎ＋領域４８Ａ、ソースＳに対応するｎ＋領域４８Ｂ、及びバックゲートＢに対応するｐ＋領域５０が形成されている。また、Ｐウェル４６には、ｎ＋領域４８Ａ、４８Ｂ間に、ゲートＧに対応する電極が形成されている（何れも図３参照）。
【００７６】
ＭＯＳキャパシタ６８は、ゲートＧに対応する電極が、ノード３８Ｂに接続されている。また、ＭＯＳキャパシタ６８は、ドレインＤに対応するｎ＋領域４８Ａ、ソースＳに対応するｎ＋領域４８Ｂ、及びバックゲートＢに対応するｐ＋領域５０が、トランジスタＭｅのソースＳとダイオード５８のカソードＫとの間のＬＸノード２６Ａに接続されている。
【００７７】
これにより、ＭＯＳキャパシタ６８は、ゲートＧとｎ＋領域４８Ａとの間、ゲートＧとｎ＋領域４８Ｂとの間、及びゲートＧとバックゲートＧのｐ＋領域５０との間の各々の静電容量により形成される静電容量Ｃｏを用いた容量素子として機能する。また、降圧回路６２では、ＭＯＳキャパシタ６８の静電容量Ｃｏがブートストラップ回路６６の静電容量Ｃbstとして機能する。
【００７８】
一方、降圧回路６２は、ＭＯＳキャパシタ６８のＮウェル４４のｎ＋領域４４Ａがノード３８Ｂに接続されている。降圧回路６２では、ノード３８Ｂの電位がＬＸノード２６Ａの電位より常に高くなるように動作する。
【００７９】
これにより、降圧回路６２では、ブートストラップ回路６６のＭＯＳキャパシタ６８に、Ｎウェル４４とＰウェル４６との間のキャパシタ５６が並列接続される。ブートストラップ回路６６は、ＭＯＳキャパシタ６８による静電容量Ｃｏ及びキャパシタ５６の静電容量Ｃjdnwが、静電容量Ｃbstとして機能する。
【００８０】
したがって、降圧回路６２は、インバータ６４に供給する電圧Ｖbstの低下を防止するためのブートストラップ回路６６の静電容量Ｃbstを確保するときに、ＭＯＳキャパシタ５８の静電容量Ｃｏを大きくなることを抑えることができる。これにより、降圧回路６２は、ＭＯＳキャパシタ６８の大型化、必要面積の増加を抑えることができる。また、降圧回路６２は、トランジスタＭｅの動作が安定し、電圧変換効率が向上する。
【００８１】
〔第４の実施形態〕
次に開示の技術における第４の実施形態を説明する。なお、第４の実施形態の基本的構成は、前記した第１の実施形態と同じであり、また、第４の実施形態において、第１から第３の実施形態と同一の機能部品については、同一の符号を付与してその説明を省略する。
【００８２】
図７には、第４の実施形態に係る降圧回路７０を示している。降圧回路７０は、降圧回路１０に替えて、ＤＣ−ＤＣコンバータ１６に設けられる。降圧回路７０は、開示の技術における電源回路の一例として機能する。
【００８３】
降圧回路７０は、トランジスタＭａ及びダイオード５８を備える。また、降圧回路７０は、インバータ６４及びブートストラップ回路６６を備える。これにより、降圧回路７０は、スイッチング信号ＳＷがインバータ６４に入力されることで、スイッチング信号ＳＷに応じてトランジスタＭａがオン・オフ駆動される。また、降圧回路７０は、電源電圧Ｖin及びトランジスタＭａのオンデューティに応じた直流電圧の出力電圧Ｖoutを出力する。
【００８４】
一方、降圧回路７０は、トリプル・ウェル構造のトランジスタＭａ及びＭＯＳキャパシタ６８を用いている。ブートストラップ回路６６は、ＭＯＳキャパシタ６８のＮウェル４４のｎ＋領域４４Ａをノード３８Ｂに接続し、ＭＯＳキャパシタ６８に寄生容量として生じる静電容量Ｃjdnwを、ブートストラップ回路６６の静電容量Ｃbstとして機能させている。
【００８５】
また、降圧回路７０は、トランジスタＭａのＮウェル４４のｎ＋領域４４Ａをノード３８Ｂに接続することにより、トランジスタＭａに形成されるキャパシタ５６の静電容量Ｃjdnwをブートストラップ回路６６の静電容量Ｃbstとして機能させる。
【００８６】
これにより、降圧回路７０は、トランジスタＭａのゲートＧに繋がる浮遊容量を減少させ、トランジスタＭａ及びＭＯＳキャパシタ６８に寄生容量として生じる静電容量Ｃjdnwの各々を静電容量Ｃbstとして機能させる。
【００８７】
したがって、降圧回路７０は、インバータ６４に供給する電圧Ｖbstの低下を防止するためのブートストラップ回路６６の静電容量Ｃbstを確保するときに、ＭＯＳキャパシタ５８の静電容量Ｃｏを大きくするのを抑えることができる。また、降圧回路７０は、ＭＯＳキャパシタ６８の大型化、必要面積の増加を抑えることができる。さらに、降圧回路７０は、トランジスタＭｅの動作の安定化が図られ、高い電圧変換効率が得られる。
【００８８】
なお、第４の実施形態では、ＭＯＳトランジスタ６８を含むブートストラップ回路６６、及びトランジスタＭａを備える降圧回路７０を適用したが、降圧回路７０は、インバータ６４に替えてドライバ回路３０Ａを含むも構成であっても良い。
【００８９】
図８には、降圧回路７０Ａを示す。降圧回路７０Ａは、メインスイッチとするトランジスタＭａ、ＭＯＳコンデンサ６８を備えるブートストラップ回路６６、及びトランジスタＭｆを用いたドライバ回路３０Ａを含む。トランジスタＭａ、Ｍｆ及びＭＯＳキャパシタ６８は、トリプル・ウェル構造となっており、降圧回路７０Ａは、トランジスタＭａ、Ｍｆ及びＭＯＳキャパシタ６８の各々のＮウェル４４（ｎ＋領域４４Ａ）が、ノード３８Ｂに接続されている。
【００９０】
これにより、降圧回路７０Ａに設けられるブートストラップ回路６６は、トランジスタＭａ、Ｍｆ及びＭＯＳキャパシタ６８の各々の静電容量Ｃjdnwが、静電容量Ｃbstとして機能する。
【００９１】
したがって、降圧回路７０Ａは、インバータ６４に供給する電圧Ｖbstの低下を防止するためのブートストラップ回路６６の静電容量Ｃbstを確保するときに、ＭＯＳキャパシタ６８の静電容量Ｃｏを大きくすることを抑えることができる。また、降圧回路７０Ａは、ＭＯＳキャパシタ６８の大型化、必要面積の増加を抑えることができる。さらに、降圧回路７０Ａは、動作の安定化が図られ、高い電圧変換効率が得られる。
【００９２】
〔第５の実施形態〕
次に開示の技術における第５の実施形態を説明する。なお、第５の実施形態において、第１から第４の実施形態と同一の機能部品については、第１から第４の実施形態と同一の符号を付与してその説明を省略する。
【００９３】
前記した第１から第４の実施形態では、降圧回路を例に説明したが、第５の実施形態では、昇圧回路を例に説明する。
【００９４】
図９には、第５の実施形態に係る昇圧回路７２を示す。昇圧回路７２は、ＤＣ−ＤＣコンバータ１６に設けられ、電池電圧Ｖbatなどの電源電圧Ｖinが入力されることにより、電源電圧Ｖinを昇圧した出力電圧Ｖoutを出力する。昇圧回路７２は、開示の技術における電源回路の一例として機能する。
【００９５】
昇圧回路７２は、トランジスタＭｇ、Ｍｈを備える。トランジスタＭｇ、Ｍｈは、Ｎ型ＭＯＳトランジスタが用いられる。昇圧回路７２では、トランジスタＭｇが同期整流素子として機能し、トランジスタＭｈがメインスイッチとして機能する。第５の実施形態において、トランジスタＭｇは、スイッチング素子の一例として機能する。また、第５の実施形態において、トランジスタＭｇは、同期整流素子として設けたスイッチング素子の一例として機能する。また、第５の実施形態において、トランジスタＭｈは、昇圧用スイッチング素子の一例として機能する。
【００９６】
トランジスタＭｈは、ドレインＤがＬＸノード７４Ａに接続され、ソースＳが接地されている。昇圧回路７２は、ＬＸノード７４Ａにインダクタ２２の一端が接続され、インダクタ２２の他端が入力端子２０に接続されている。第５の実施形態においては、ＬＸノード７４Ａは、第１のノードの一例として機能する。
【００９７】
トランジスタＭｇは、ソースＳがＬＸノード７４Ａに接続され、ドレインＤがノード７４Ｂに接続されている。昇圧回路７２は、ノード７４Ｂに出力端子２４が接続されている。また、昇圧回路７２は、キャパシタ２８を備え、キャパシタ２８の一端が出力端子２４（ノード７４Ｂ）に接続され、他端が、ノード７４ＣにおいてトランジスタＭｈのソースＳに接続されることにより接地されている。
【００９８】
また、昇圧回路７２は、インバータ回路７６及びブートストラップ回路７８を備える。ブートストラップ回路７８は、ダイオード８０及びキャパシタ８２を含む。ブートストラップ回路７８は、開示の技術におけるブートストラップ回路の一例として機能する。ダイオード８０は、開示の技術における整流素子の一例として機能し、キャパシタ８２は、開示の技術における容量素子の一例として機能する。
【００９９】
ダイオード８０は、アノードＡがノード７４Ｂに接続され、カソードＫがノード７４Ｄに接続されている。また、キャパシタ８２は、一端がノード７４Ｄに接続され、他端がＬＸノード７４Ａに接続されている。ノード７４Ｄは、開示の技術における第２のノードの一例として機能する。
【０１００】
インバータ回路７６は、開示の技術におけるドライバ回路の一例として機能する。インバータ回路７６は、ブートストラップ回路７８のノード７４Ｄの電圧Ｖbstが供給される。また、昇圧回路７２は、インバータ回路７６にスイッチング信号ＳＷが入力される。
【０１０１】
昇圧回路７２は、インバータ回路７６にスイッチング信号ＳＷとしてＬレベルの信号が入力されることで、ブートストラップ回路７８から供給される電圧ＶbstをトランジスタＭｇのゲートＧへ出力する。トランジスタＭｇは、インバータ７６からゲートＧに電圧Ｖbstが入力されることによりオン動作する。
【０１０２】
また、昇圧回路７２は、スイッチング信号ＳＷｘが、トランジスタＭｈのゲートＧに入力される。トランジスタＭｈは、スイッチング信号ＳＷｘがＨレベルとなることで、オン動作する。なお、昇圧回路７２は、インバータ回路７６によりトランジスタＭｇが駆動されることで、トランジスタＭｈがオフ動作したときに、トランジスタＭｇがオン動作し、トランジスタＭｈがオン動作したときに、トランジスタＭｇがオフ動作する。
【０１０３】
昇圧回路７２は、スイッチング信号ＳＷがＨレベルとなることで、トランジスタＭｇがオフし、スイッチング信号ＳＷｘによりトランジスタＭｈがオンする。これにより、電源電圧Ｖinにより入力端子２０からトランジスタＭｈに電流が流れ、インダクタ２２にエネルギーが蓄積される。
【０１０４】
また、昇圧回路７２は、スイッチング信号ＳＷｘがＬレベルとなることで、トランジスタＭｈがオフし、スイッチング信号ＳＷに応じてトランジスタＭｇがオンする。昇圧回路７２は、トランジスタＭｈがオフし、トランジスタＭｇがオンすることで、インダクタ２２に蓄積されたエネルギーによりインダクタ２２からトランジスタＭｇに電流が流れ、キャパシタ２８が充電される。ブートストラップ回路７８は、キャパシタ７８の充電量に応じた電圧Ｖbstをインバータ回路７６へ供給し、この電圧ＶbstによりトランジスタＭｇが駆動される。
【０１０５】
昇圧回路７２は、キャパシタ２８の充電量に応じた電圧を、出力電圧Ｖoutとして出力端子２４から出力する。このとき、昇圧回路７２は、電源電圧Ｖinをスイッチング信号ＳＷによるトランジスタＭｈのオンデューティに応じて昇圧した出力電圧Ｖoutを出力する。
【０１０６】
昇圧回路７２においては、トランジスタＭｇのゲートＧに繋がる浮遊容量が、ブートストラップ回路７８の静電容量Ｃbstに目減り（低下）を生じさせる。ブートストラップ回路７８の静電容量Ｃbstの低下は、ブートストラップ回路７８がインバータ回路７６へ供給する電圧Ｖbstの低下を生じさせる。
【０１０７】
ここで、昇圧回路７２は、トランジスタＭｇとしてトリプル・ウェル構造のＮ型ＭＯＳトランジスタを用いている。トランジスタＭｇは、バックゲートＢ（Ｐウェル４６のｐ＋領域５０）がソースＳに接続され、Ｎウェル４４のｎ＋領域４４Ａが、ブートストラップ回路７８のノード７４Ｄに接続されている。
【０１０８】
また、昇圧回路７２は、キャパシタ８２が充電されることにより、ノード７４Ｄの電位が、ＬＸノード７４Ａ（トランジスタＭｇのソースＳ）の電位より高い電位に保たれる。これにより、ブートストラップ回路７８では、キャパシタ８２にトランジスタＭｇのキャパシタ５６が並列接続される。ブートストラップ回路７８では、キャパシタ８２にトランジスタＭｇのキャパシタ５６が並列接続されることで、トランジスタＭｇに寄生容量として生じる静電容量Ｃjdnwが、ブートストラップ回路７８の静電容量Ｃbstの一部として機能する。
【０１０９】
これにより、昇圧回路７２では、トランジスタＭｇのゲートＧに繋がる浮遊容量が減少され、さらに、浮遊容量に起因する電圧Ｖbstの低下が抑制される。
【０１１０】
したがって、昇圧回路７２は、ブートストラップ回路７２で必要とする静電容量Ｃbstを得るときのキャパシタ８２の小型化を図ることができ、また、昇圧回路７２は、トランジスタＭｇの動作の安定化が図られる。また、昇圧回路７２は、効率的な電圧変換を行なうことができる。
【０１１１】
なお、昇圧回路７２では、インバータ回路７６及びキャパシタ８２を用いたが、インバータ回路７６に替えてインバータ３０Ａを用いても良く、また、キャパシタ８２に替えてＭＯＳキャパシタ６６を用いても良い。
【０１１２】
〔第６の実施形態〕
次に開示の技術における第６の実施形態を説明する。なお、第６の実施形態において、第１から第５の実施形態と同一の機能部品については、第１から第５の実施形態と同一の符号を付与してその説明を省略する。
【０１１３】
前記した第１から第４の実施形態では、降圧回路を例に説明し、第５の実施形態では、昇圧回路を例に説明したが、第６の実施形態では、昇降圧回路を例に説明する。
【０１１４】
図１０には、第６の実施形態に係る昇降圧回路８４を示す。昇降圧回路８４は、ＤＣ−ＤＣコンバータ１６に設けられ、電池電圧Ｖbatなどの電源電圧Ｖinが入力されることにより、出力電圧Ｖoutを出力する。昇降圧回路８４は、開示の技術における電源回路の一例として機能する。
【０１１５】
昇降圧回路８４は、トランジスタＭａ、スイッチング信号ＳＷに応じてトランジスタＭａを駆動するインバータ回路６４、及びブートストラップ回路３２を含む。また、昇降圧回路８４は、インダクタ２２、キャパシタ２８、及びダイオード５８を含む。
【０１１６】
昇降圧回路８４は、コンデンサ２８が、ノード２６Ｂとノード２６Ｃとに接続され、インダクタ２２の一端がＬＸノード２６Ａに接続され、インダクタ２２の他端がノード２６Ｃに接続されることにより接地されている。また、昇降圧回路８４は、ダイオード５８のアノードＡがノード２６Ｂに接続され、ダイオード５８のカソードＫがＬＸノード２６Ａに接続されている。
【０１１７】
昇降圧回路８４は、正の電源電圧Ｖinが入力端子２０から入力されることで、負の出力電圧Ｖoutを出力端子２４から出力する。反転型ＤＣ−ＤＣコンバータとして機能する。すなわち、昇降圧回路８４は、スイッチング信号ＳＷがＬレベルとなりトランジスタＭａがオンされると、インダクタ２２に電流が流れエネルギーが蓄積される。また、昇降圧回路８４は、スイッチング信号ＳＷがＨレベルとなってトランジスタＭａがオフすると、インダクタ２２に蓄積されたエネルギーにより起電力が生じ、出力端子２４からインダクタ２２へ向けて電流が流れる。このとき、昇降圧回路８４では、出力端子２４がＧＮＤに対して負電圧となるようにキャパシタ２８が充電される。
【０１１８】
これにより、昇降圧回路８４は、キャパシタ２８の充電電圧に応じた負の出力電圧Ｖoutを出力端子２４から出力する。このとき、昇降圧回路８４は、電源電圧Ｖin及びトランジスタＭａのオンデューティに応じた絶対値の出力電圧Ｖoutを出力する。
【０１１９】
ここで、昇降圧回路８４は、トリプル・ウェル構造のトランジスタＭａが用いられている。昇降圧回路８４は、トランジスタＭａのバックゲートＢ（Ｐウェル４６のｐ＋領域５０）がソースＳに接続され、Ｎウェル４４のｎ＋領域４４Ａが、ブートストラップ回路３２のノード３８Ｂに接続されている。また、昇降圧回路８４は、キャパシタ３６が充電されることにより、ノード３８Ｂの電位がＬＸノード２６Ａ（トランジスタＭａのソースＳ）の電位より高い電位に保たれる。
【０１２０】
これにより、昇降圧回路８４では、トランジスタＭａに寄生容量として生じる静電容量Ｃjdnwが、ブートストラップ回路３２の静電容量Ｃbstとして機能する。昇降圧回路８４では、静電容量Ｃjdnwが静電容量Ｃbstとして機能することで、トランジスタＭａのゲートＧに繋がる浮遊容量が減少され、さらに、浮遊容量に起因する電圧Ｖbstの低下を抑制することができる。
【０１２１】
したがって、昇降圧回路８４は、ブートストラップ回路３２で必要とする静電容量Ｃbstを得るときのキャパシタ３６の小型化を図ることができる。また、昇降圧回路８４は、トランジスタＭａの動作の安定化が図られる。また、昇降圧回路８４は、効率的な電圧変換を行なうことができる。
【０１２２】
なお、昇降圧回路８４では、キャパシタ３６及びインバータ７６を用いたが、キャパシタ３６に替えてＭＯＳキャパシタ６６を用いても良く、インバータ７６に替えてインバータ３０Ａを用いても良い。
【０１２３】
〔第７の実施形態〕
次に開示の技術における第７の実施形態を説明する。なお、第７の実施形態において、第１から第６の実施形態と同一の機能部品については、第１から第６の実施形態と同一の符号を付与してその説明を省略する。
【０１２４】
図１１には、第７の実施形態に係る昇降圧回路８６を示す。昇降圧回路８６は、ＤＣ−ＤＣコンバータ１６に設けられ、電源電圧Ｖinが入力されることにより、出力電圧Ｖoutを出力する。昇降圧回路８６は、開示の技術における電源回路の一例として機能する。
【０１２５】
昇降圧回路８６は、降圧部８８及び昇圧部９０を含む。第７の実施形態において、降圧部８８は、第１の回路として機能し、昇圧部９０は、第２の回路として機能する。降圧部８８は、メインスイッチとして機能するトランジスタＭａ、及び同期整流素子として機能するダイオード５８を含む。また、降圧部８８は、ブートストラップ回路３２及びインバータ回路６４を含む。
【０１２６】
第７の実施形態において、トランジスタＭａは、半導体素子の一例として機能する。また、第７の実施形態において、トランジスタＭａは、スイッチング素子の一例として機能し、ダイオード５８は、同期整流素子の一例として機能する。また、第７の実施形態において、ブートストラップ回路３２は、ブートストラップ回路の一例として機能し、インバータ回路６４は、ドライバ回路の一例として機能する。
【０１２７】
なお、降圧部８８は、ダイオード５８に替えてトランジスタＭｂが用いられても良い。降圧部８８は、ブートストラップ回路３２に替えてブートストラップ回路６６が用いられても良い。また、降圧部８８は、インバータ回路６４に替えてドライバ回路３０、又はドライバ回路３０Ａが用いられも良い。
【０１２８】
インバータ回路６４は、スイッチング信号ＳＷが入力されることで、スイッチング信号ＳＷに応じてトランジスタＭａをオン・オフ駆動し、ブートストラップ回路３２は、インバータ６４へトランジスタＭａの駆動用の電圧（電圧Ｖbsta）を供給する。
【０１２９】
昇圧部９０は、トランジスタＭｇ、Ｍｈを含む。第７の実施形態において、トランジスタＭｈは、昇圧用スイッチング素子の一例として機能する。また、トランジスタＭｈは、メインスイッチとして機能し、スイッチング信号ＳＷに応じてスイッチング信号ＳＷａが入力されることでオン・オフ駆動する。トランジスタＭｇは、同期整流素子として機能する。また、昇圧部９０は、インバータ回路７６及びブートストラップ回路７８を含む。
【０１３０】
第７の実施形態において、トランジスタＭｇは、半導体素子の一例として機能する。また、第７の実施形態において、トランジスタＭｇは、同期整流素子として設けられたスイッチング素子の一例として機能する。第７の実施形態において、インバータ回路７６は、ドライバ回路の一例として機能し、ブートストラップ回路７８は、ブートストラップ回路の一例として機能する。さらに、第７の実施形態において、昇圧部９０におけるＬＸノード７４Ａは、第１のノードの一例として機能し、ノード７４Ｄは、第２のノードの一例として機能する。
【０１３１】
なお、昇圧部９０は、ブートストラップ回路７８に替えてブートストラップ回路６６が用いられても良い。また、昇圧部９０は、インバータ回路７６に替えてドライバ回路３０、又はドライバ回路３０Ａが用いられても良い。
【０１３２】
インバータ回路７６は、スイッチング信号ＳＷが入力されることで、スイッチング信号ＳＷに応じてトランジスタＭｇをオン・オフ駆動する。また、ブートストラップ回路７８は、インバータ回路７６へトランジスタＭｇの駆動用の電圧（電圧Ｖbstb）を供給する。
【０１３３】
また、昇降圧回路８６は、インダクタ２２及びキャパシタ２８を含む。インダクタ２２は、一端が降圧部８８のＬＸノード２６Ａに接続され、他端が昇圧部９０のＬＸノード７４Ａに接続されている。キャパシタ２８は、一端が出力端子２４（ノード７４Ｂ）に接続され、他端がトランジスタＭｈのソースＳ側のノード７４Ｃに接続されて接地されている。
【０１３４】
昇降圧回路８６は、降圧部８８のインバータ回路６４に入力するスイッチング信号ＳＷに対して相補のスイッチング信号ＳＷａが、昇圧部９０のトランジスタＭｈが入力される。また、昇降圧回路８６は、スイッチング信号ＳＷａに応じたスイッチング信号ＳＷａｘ（例えば、ＳＷａ＝ＳＷａｘ）がインバータ回路７６に入力される。これにより、昇降圧回路８６は、Ｈブリッジ型ＤＣ−ＤＣコンバータとして機能する。
【０１３５】
昇降圧回路８６は、スイッチング信号ＳＷがＬレベルとなることで、トランジスタＭａがオンする。このとき、昇降圧回路８６は、スイッチング信号ＳＷａ、ＳＷａｘがＨレベルとなり、トランジスタＭｇがオフし、トランジスタＭｈがオンする。また、昇降圧回路８６は、スイッチング信号ＳＷがＨレベルとなることで、トランジスタＭａがオフする。このとき、昇降圧回路８６は、スイッチング信号ＳＷａ、ＳＷａｘがＬレベルとなり、トランジスタＭｇがオンし、トランジスタＭｈがオフする。また、昇降圧回路８６は、電源電圧Ｖinにより降圧部８８のブートストラップ回路３２のキャパシタ３６が充電される。
【０１３６】
昇降圧回路８６は、トランジスタＭａがオンして、トランジスタＭｈがオンすることにより、降圧部８８から昇圧部９０へ向けて電流が流れ、インダクタ２２にエネルギーが蓄積される。次に、昇降圧回路８６は、トランジスタＭａ、Ｍｈがオフし、トランジスタＭｇがオンすることにより、インダクタ２２に蓄積されたエネルギーにより起電力が生じ、ダイオード５８からトランジスタＭｇへ向けて電流が流れる。これにより、昇降圧回路８６では、昇圧部９０のキャパシタ２８が充電され、また、昇圧部９０のブートストラップ回路７８のキャパシタ８２が充電される。昇降圧回路８６は、キャパシタ２８の充電電圧に応じた直流電圧が出力電圧Ｖoutとして出力端子２４から出力する。
【０１３７】
また、昇降圧回路８６は、降圧部８８のインバータ回路６４に入力するスイッチング信号ＳＷがＬレベルに保持されていると、トランジスタＭａがオン状態となる。昇降圧回路８６は、同期整流素子としてダイオード５８が設けられ、トランジスタＭａがオン状態となっていると、インダクタ２２が接続された降圧部８８のＬＸノード２６Ａに入力電圧Ｖinが印加される。これにより、昇降圧回路８６は、昇圧型のＤＣ−ＤＣインバータとして機能し（図９参照）、昇圧部９０が、インダクタ２２を介して入力される電源電圧Ｖinを、スイッチング信号ＳＷａ、ＳＷａｘに応じて昇圧して出力する。
【０１３８】
さらに、昇降圧回路８６は、昇圧部９０のインバータ回路７６に入力するスイッチング信号ＳＷａ、及びトランジスタＭｈに入力されるスイッチング信号ＳＷａｘがＬレベルに保持されると、トランジスタＭｇがオン状態となり、トランジスタＭｈがオフ状態となる。昇降圧回路８６は、昇圧部９０のトランジスタＭｇがオン状態となり、トランジスタＭｈがオフ状態となっていると、降圧部８８からインダクタ２２を介して出力される電圧が、昇圧部９０の出力端子２４から出力される。これにより、昇降圧回路８６は、降圧型のＤＣ−ＤＣインバータとして機能し（例えば、図４参照）、降圧部８８が電源電圧Ｖinを、スイッチング信号ＳＷに応じて降圧して出力する。
【０１３９】
ここで、昇降圧回路８６は、降圧部８８のトランジスタＭａ、及び昇圧部９０のトランジスタＭｇとしてトリプル・ウェル構造のＮ型ＭＯＳトランジスタが用いられている。昇降圧回路８６の降圧部８８は、トランジスタＭａのバックゲートＢ（Ｐウェル４６のｐ＋領域５０）がソースＳに接続され、Ｎウェル４４のｎ＋領域４４Ａが、ブートストラップ回路３２のノード３８Ｂに接続されている。また、昇降圧回路８４の降圧部８８は、キャパシタ３６が充電されることにより、ノード３８Ｂの電位が、ＬＸノード２６Ａ（トランジスタＭａのソースＳ）の電位より高い電位に保たれる。
【０１４０】
これにより、昇降圧回路８６の降圧部８８では、トランジスタＭａに寄生容量として生じる静電容量Ｃjdnwが、ブートストラップ回路３２の静電容量Ｃbstaとして機能する。昇降圧回路８６では、静電容量Ｃjdnwが静電容量Ｃbstaとして機能することで、トランジスタＭａのゲートＧに繋がる浮遊容量が減少し、さらに、浮遊容量に起因する電圧Ｖbstaの低下を抑制することができる。
【０１４１】
また、昇降圧回路８６の昇圧部９０は、トランジスタＭｇのバックゲートＢ（Ｐウェル４６のｐ＋領域５０）がソースＳに接続され、Ｎウェル４４のｎ＋領域４４Ａが、ブートストラップ回路７８のノード７４Ｄに接続されている。また、昇降圧回路８６の昇圧部９０は、キャパシタ８２が充電されることにより、ノード７４Ｄの電位が、ＬＸノード７４Ａ（トランジスタＭｇのソースＳ）の電位より高い電位に保たれる。
【０１４２】
これにより、昇降圧回路８６の昇圧部９０では、トランジスタＭｇに寄生容量として生じる静電容量Ｃjdnwが、ブートストラップ回路７８の静電容量Ｃbstbとして機能する。昇降圧回路８４では、静電容量Ｃjdnwが静電容量Ｃbstbとして機能することで、トランジスタＭｇのゲートＧに繋がる浮遊容量が減少し、さらに、浮遊容量に起因する電圧Ｖbstbの低下を抑制することができる。
【０１４３】
したがって、昇降圧回路８６は、ブートストラップ回路３２、７８で必要とする静電容量Ｃbsta、Ｃbstbを得るときのキャパシタ３６、８２の小型化を図ることができる。また、昇降圧回路８６は、トランジスタＭａ、Ｍｇの動作の安定化が図られる。また、昇降圧回路８６は、効率的な電圧変換を行なうことができる。
【０１４４】
開示の技術においては、Ｐsub４２などの基板（ウエハ）上に、酸化シリコン（ＳｉＯ２）等の絶縁膜を形成したＳＯＩ（Silicon  on  insulator）技術により形成された半導体集積回路を含む。
【０１４５】
開示の技術は、上記実施の形態の記載に限らず、各部分が目的とする機能を含む形態であれば良い。また、本明細書に記載された全ての特許出願及び特許出願に開示される技術文献は、個々の文献、特許出願及び技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に、参照により取り込まれる。
【０１４６】
開示の技術は、以下の付記を含む。
【０１４７】
（付記１）
一端が第１のノードに接続され、他端が前記第１のノードより高電位の第２のノードに接続された容量素子と、
基板上に形成された第１の導電領域に、前記第１の導電領域と異なる導電型の第２の導電領域が形成され、前記第２の導電領域にソース電極、ドレイン電極及びゲート電極の各々が形成され、前記ソース電極及び前記第２の導電領域が前記第１のノードに接続され、前記第１の導電領域が前記第２のノードに接続された半導体素子と、
を含む半導体集積回路。
【０１４８】
（付記２）
前記半導体素子の前記ソース電極、前記ドレイン電極及び前記第１の導電領域が前記第１のノードに接続され、前記半導体素子の前記ゲート電極が前記第２のノードに接続されて前記容量素子が形成された、付記１記載の半導体集積回路。
【０１４９】
（付記３）
容量素子の一端が接続される第１の端子と、
前記第１の端子より高電位の前記容量素子の他端が接続される第２の端子と、
基板上に形成された第１の導電領域に、前記第１の導電領域と異なる導電型の第２の導電領域が形成され、前記第２の導電領域にソース電極、ドレイン電極及びゲート電極の各々が形成され、前記ソース電極及び前記第２の導電領域が前記第１の端子に接続され、前記第１の導電領域が前記第２の端子に接続された半導体素子と、
を含む半導体集積回路。
【０１５０】
（付記４）
電源電圧の入力端子又は出力電圧の出力端子のうちの高電位側に一端が接続され、前記入力端子又は前記出力端子のうちの低電位側に接続された第１のノードに他端が接続されたスイッチング素子と、
一端が前記入力端子又は前記出力端子の高電位側に接続され、他端が第２のノードに接続された整流素子と、
一端が前記第２のノードに接続され他端が前記第１のノードに接続された容量素子と、
一対のトランジスタを備え、前記第２のノードから供給される電圧により動作し、コントローラから入力されるスイッチング信号に応じて前記スイッチング素子を駆動するドライバ回路と、
を含み、前記ドライバ回路の一方のトランジスタ、前記スイッチング素子、及び前記容量素子の少なくとも一つとして、
基板上に形成された第１の導電領域に、前記第１の導電領域と異なる導電型の第２の導電領域が形成され、前記第２の導電領域にソース電極、ドレイン電極及びゲート電極の各々が形成された半導体素子が用いられ、
前記半導体素子の前記ソース電極、前記ドレイン電極及び前記第２の導電領域が前記第１のノードに接続され、前記ゲート電極及び前記第１の導電領域が前記第２のノードに接続された電源回路を備える半導体集積回路。
【０１５１】
（付記５）
前記スイッチング素子として前記半導体素子が用いられた、付記４記載の半導体集積回路。
【０１５２】
（付記６）
前記容量素子として前記半導体素子が用いられた、付記４又は付記５記載の半導体集積回路。
【０１５３】
（付記７）
前記ドライバ回路の一方のトランジスタとして前記半導体素子が用いられた、付記４から付記６の何れかに記載の半導体集積回路。
【０１５４】
（付記８）
一端が前記第１のノードに接続され、他端が接地された同期整流素子と、
一端が前記出力端子に接続され、他端が前記第１のノードに接続されたインダクタと、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された、付記４から付記７の何れかに記載の半導体集積回路。
【０１５５】
（付記９）
一端が前記第１のノードに接続され、他端が接地され、前記スイッチング信号に応じて駆動される昇圧用スイッチング素子と、
一端が前記入力端子に接続され、他端が前記第１のノードに接続されたインダクタと、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記出力端子に接続された、付記４から付記７の何れかに記載の半導体集積回路。
【０１５６】
（付記１０）
一端が前記第１のノードに接続され、他端が接地されたインダクタと、
一端が前記第１のノードに接続され、他端が前記出力端子に接続された同期整流素子と、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された、付記４から付記７の何れかに記載の半導体集積回路。
【０１５７】
（付記１１）
前記スイッチング素子、前記整流素子、前記容量素子及び前記ドライバ回路を備え、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された第１の回路と、
前記スイッチング素子、前記整流素子、前記容量素子及び前記ドライバ回路を備え、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記出力端子に接続された第２の回路と、
一端が前記第１の回路の前記第１のノードに接続され、他端が接地された同期整流素子と、
一端が前記第１の回路の前記第１のノードに接続され、他端が前記第２の回路の前記第１のノードに接続されたインダクタと、
一端が前記第２の回路の前記第１のノードに接続され、他端が接地された昇圧用スイッチング素子と、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含む、付記４から付記７の何れかに記載の半導体集積回路。
【０１５８】
（付記１２）
電源電圧の入力端子又は出力電圧の出力端子のうちの高電位側に一端が接続され、前記入力端子又は前記出力端子のうちの低電位側に接続された第１のノードに他端が接続されたスイッチング素子と、
一端が前記入力端子又は前記出力端子の高電位側に接続され、他端が第２のノードに接続された整流素子と、
一端が前記第２のノードに接続され他端が前記第１のノードに接続された容量素子と、
一対のトランジスタを備え、前記第２のノードから供給される電圧により動作し、コントローラから入力されるスイッチング信号に応じて前記スイッチング素子を駆動するドライバ回路と、
を含み、前記ドライバ回路の一方のトランジスタ、前記スイッチング素子、及び前記容量素子の少なくとも一つとして、
基板上に形成された第１の導電領域に、前記第１の導電領域と異なる導電型の第２の導電領域が形成され、前記第２の導電領域にソース電極、ドレイン電極及びゲート電極の各々が形成された半導体素子が用いられ、
前記半導体素子の前記ソース電極、前記ドレイン電極及び前記第２の導電領域が前記第１のノードに接続され、前記ゲート電極及び前記第１の導電領域が前記第２のノードに接続された電源回路。
【０１５９】
（付記１３）
前記スイッチング素子として前記半導体素子が用いられた、付記１２記載の電源回路。
【０１６０】
（付記１４）
前記容量素子として前記半導体素子が用いられた、付記１２又は付記１３記載の電源回路。
【０１６１】
（付記１５）
前記ドライバ回路の一方のトランジスタとして前記半導体素子が用いられた、付記１２から付記１４の何れかに記載の電源回路。
【０１６２】
（付記１６）
一端が前記第１のノードに接続され、他端が接地された同期整流素子と、
一端が前記出力端子に接続され、他端が前記第１のノードに接続されたインダクタと、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された付記１２から付記１５の何れかに記載の電源回路。
【０１６３】
（付記１７）
一端が前記第１のノードに接続され、他端が接地され、前記スイッチング信号に応じて駆動される昇圧用スイッチング素子と、
一端が前記入力端子に接続され、他端が前記第１のノードに接続されたインダクタと、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記出力端子に接続された、付記１２から付記１５の何れかに記載の電源回路。
【０１６４】
（付記１８）
一端が前記第１のノードに接続され、他端が接地されたインダクタと、
一端が前記第１のノードに接続され、他端が前記出力端子に接続された同期整流素子と、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含み、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された、付記１２から付記１５の何れかに記載の電源回路。
【０１６５】
（付記１９）
前記スイッチング素子、前記整流素子、前記容量素子及び前記ドライバ回路を備え、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記入力端子に接続された第１の回路と、
前記スイッチング素子、前記整流素子、前記容量素子及び前記ドライバ回路を備え、前記整流素子の前記一端及び前記スイッチング素子の前記一端が前記出力端子に接続された第２の回路と、
一端が前記第１の回路の前記第１のノードに接続され、他端が接地された同期整流素子と、
一端が前記第１の回路の前記第１のノードに接続され、他端が前記第２の回路の前記第１のノードに接続されたインダクタと、
一端が前記第２の回路の前記第１のノードに接続され、他端が接地された昇圧用スイッチング素子と、
一端が前記出力端子に接続され、他端が接地された平滑用容量素子と、
を含む付記１２から付記１５の何れかに記載の電源回路。
【符号の説明】
【０１６６】
１０、１０Ａ、６０、６２、７０、７０Ａ    降圧回路
１２、１２Ａ、１２Ｂ    ＩＣ
１６    ＤＣ−ＤＣコンバータ
２０    入力端子
２２    インダクタ
２４    出力端子
２６Ａ、７４Ａ    ＬＸノード
２８    キャパシタ
３０、３０Ａ    ドライバ回路
３２、６６、７８    ブートストラップ回路
３４、８０    ダイオード
３６、８２    キャパシタ
３８Ｂ、７４Ｄ    ノード
４０    コントローラ
４２    Ｐsub
４４    Ｎウェル
４４Ａ    ｎ＋領域
４６    Ｐウェル
５０    ｐ＋領域
５６    キャパシタ
５８    ダイオード
６４、７６    インバータ回路
６８    ＭＯＳキャパシタ
７２    昇圧回路
８４、８６    昇降圧回路
８８    降圧部
９０    昇圧部
Ｍａ、Ｍｆ、Ｍｇ    トランジスタ
Ｍｂ、Ｍｅ、Ｍｈ    トランジスタ
Ｍｃ、Ｍｄ    トランジスタ
【図１】
2014036489.tif 000003
【図２】
2014036489.tif 000004
【図３】
2014036489.tif 000005
【図４】
2014036489.tif 000006
【図５】
2014036489.tif 000007
【図６】
2014036489.tif 000008
【図７】
2014036489.tif 000009
【図８】
2014036489.tif 000010
【図９】
2014036489.tif 000011
【図１０】
2014036489.tif 000012
【図１１】
2014036489.tif 000013