(57)【要約】【課題】半導体装置を構成する絶縁ゲート型の電界効果トランジスタのしきい値電圧のばらつきを低減する。【解決手段】ｎＭＩＳｎＱ１のゲート絶縁膜ＧＩ１とゲート電極ＧＰ１の間においてソース領域ｎＳＡ側の一部に酸化ハフニウム等のような金属酸化膜ＭＸを設けた。金属酸化膜ＭＸは、パンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ１の上方に、そのｐ＋型の半導体領域ｐＰＳ１の全域を覆うように設けられている。このような金属酸化膜ＭＸを設けたことにより、ｐ＋型の半導体領域ｐＰＳ１の不純物濃度を下げることができるので、ｎＭＩＳｎＱ１のしきい値電圧のばらつきを低減することができる。また、ドレイン領域ｎＤＡ側では金属酸化膜ＭＸを設けず、ゲート絶縁膜ＧＩ１の単体膜としたことにより、ドレイン領域ｎＤＡ端側で生じるホットキャリアに起因するｎＭＩＳｎＱ１の信頼性の低下を回避することができる。【選択図】図１
2014036082.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極との間においてソース領域側の一部に金属酸化膜を設けた第１の絶縁ゲート型の電界効果トランジスタを有する半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記ゲート電極下の前記半導体基板に前記ソース領域に隣接するように前記ソース領域とは逆導電型の第１の半導体領域を設け、前記第１の半導体領域の上方に前記金属酸化膜を設けた半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記ゲート電極下の前記第１の半導体領域の全域を覆うように前記金属酸化膜を設けた半導体装置。
【請求項４】
請求項２記載の半導体装置において、前記第１の半導体領域の下方に、前記第１の半導体領域と同一導電型の第２の半導体領域を設けた半導体装置。
【請求項５】
請求項１記載の半導体装置において、前記第１の絶縁ゲート型の電界効果トランジスタよりも駆動電圧が低い第２の絶縁ゲート型の電界効果トランジスタを前記半導体基板上に設けた半導体装置。
【請求項６】
請求項５記載の半導体装置において、前記第２の絶縁ゲート型の電界効果トランジスタのゲート絶縁膜とゲート電極との間の全域に前記金属酸化膜を設けた半導体装置。
【請求項７】
請求項１記載の半導体装置において、前記金属酸化膜が、酸化ハフニウム、酸窒化チタンまたは酸化アルミニウムである半導体装置。
【請求項８】
請求項１記載の半導体装置において、前記ゲート絶縁膜が酸化シリコンまたは酸窒化シリコンである半導体装置。
【請求項９】
請求項１記載の半導体装置において、前記金属酸化膜は、前記第１の絶縁ゲート型の電界効果トランジスタのドレイン領域側には形成されていない半導体装置。
【請求項１０】
半導体基板上に第１の絶縁ゲート型の電界効果トランジスタを形成する際に、前記第1の絶縁ゲート型の電界効果トランジスタのゲート絶縁膜とゲート電極との間においてソース領域側の一部に金属酸化膜を形成する工程を有する半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記ゲート電極下の前記半導体基板に、前記ソース領域に隣接するように前記ソース領域とは逆導電型の第１の半導体領域を形成する工程と、
前記金属酸化膜の形成工程に際して前記第１の半導体領域の上方に前記金属酸化膜を形成する工程と、
を有する半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、前記金属酸化膜の形成工程に際して前記ゲート電極下の前記第１の半導体領域の全域を覆うように前記金属酸化膜を形成する半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、前記第１の半導体領域の下方に、前記第１の半導体領域と同一導電型の第２の半導体領域を形成する工程を有する半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、前記金属酸化膜を形成するための金属膜のパターンをリフトオフ法により形成する工程を有する半導体装置の製造方法。
【請求項１５】
請求項１０記載の半導体装置の製造方法において、前記金属酸化膜を形成するための金属膜のパターンをエッチング法により形成する工程を有する半導体装置の製造方法。
【請求項１６】
請求項１０記載の半導体装置の製造方法において、前記半導体基板上に前記第１の絶縁ゲート型の電界効果トランジスタよりも駆動電圧が低い第２の絶縁ゲート型の電界効果トランジスタを形成する工程を有する半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記第２の絶縁ゲート型の電界効果トランジスタのゲート絶縁膜とゲート電極との間の全域に前記金属酸化膜を形成する工程を有する半導体装置の製造方法。
【請求項１８】
請求項１０記載の半導体装置の製造方法において、前記金属酸化膜が、酸化ハフニウム、酸窒化チタンまたは酸化アルミニウムである半導体装置の製造方法。
【請求項１９】
請求項１０記載の半導体装置の製造方法において、前記ゲート絶縁膜が酸化シリコンまたは酸窒化シリコンである半導体装置の製造方法。
【請求項２０】
請求項１０記載の半導体装置の製造方法において、前記金属酸化膜は、前記第１の絶縁ゲート型の電界効果トランジスタのドレイン領域側には形成されていない半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば、絶縁ゲート型の電界効果トランジスタを有する半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【０００２】
ＬＳＩの入出力回路用の絶縁ゲート型の電界効果トランジスタの動作電圧は、外部回路との関係で決まるためスケーリング則に従うことができず小さくすることができない。このため、決められた動作電圧下において、ソース−ドレイン領域間でのパンチスルーの発生を抑え、さらにドレイン領域端での電界を緩和してインパクトイオンの発生を抑えなければならない。
【０００３】
インパクトイオンの発生を抑える構造の一例としてＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造やエクステンション構造が知られている。これらの構造では、絶縁ゲート型の電界効果トランジスタのソース−ドレイン領域においてゲート電極側に、ソース−ドレイン領域よりも不純物濃度の低い半導体領域を設けている。これにより、ドレイン領域の近傍のチャネル方向の電界を緩和することができるので、インパクトイオンの発生を抑えることができる。
【０００４】
また、パンチスルーの発生を抑える構造の一例としてポケットやハローと称するパンチスルーストッパ構造が知られている。この構造では、ソース領域側のＬＤＤまたはエクステンション用の半導体領域においてゲート電極側の近傍に、ソース領域とは逆導電型の半導体領域を設けている。これにより、ドレイン領域側からソース領域側に延びる空乏層の延びを抑えることができるので、ソース−ドレイン領域間のパンチスルーの発生を抑えることができる。
【０００５】
なお、例えば特許文献１〜３には、絶縁ゲート型の電界効果トランスタのゲート絶縁膜の一部にハフニウム系の高誘電率膜を用いる技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２１０６３６号公報
【特許文献２】特開２００８−２７９５５号公報
【特許文献３】特開２００４−２０７５１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、絶縁ゲート型の電界効果トランジスタの微細化に伴いゲート長が短くなると、短チャネル特性を保つために上記したパンチスルーストッパ用の半導体領域の不純物濃度を高くする必要が生じるが、そのパンチスルーストッパ用の半導体領域の不純物濃度を高くすると、しきい値電圧がばらついてしまうという問題がある。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体基板上のゲート絶縁膜とゲート電極との間においてソース領域側の一部に金属酸化膜を設けた第１の絶縁ゲート型の電界効果トランジスタを有するものである。
【００１０】
また、一実施の形態によれば、第１の絶縁ゲート型の電界効果トランジスタを半導体基板上に形成する際に、ゲート絶縁膜とゲート電極との間においてソース領域側の一部に金属酸化膜を形成する工程を有するものである。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置を構成する絶縁ゲート型の電界効果トランジスタのしきい値電圧のばらつきを低減することができる。
【図面の簡単な説明】
【００１２】
【図１】一実施の形態の半導体装置の要部断面図である。
【図２】図１の半導体装置の製造工程中の半導体基板の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１５】他の実施の形態の半導体装置の要部断面図である。
【図１６】図１５の半導体装置の製造工程中の半導体基板の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２３】さらに他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２７】本発明者が検討した絶縁ゲート型の電界効果トランジスタの要部断面図である。
【図２８】本発明者が検討した他の絶縁ゲート型の電界効果トランジスタの要部断面図である。
【図２９】パンチスルーストッパ用のｐ＋型の半導体領域の不純物濃度が相対的に低い場合におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示したグラフの図である。
【図３０】パンチスルーストッパ用のｐ＋型の半導体領域の不純物濃度が相対的に高い場合におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示したグラフの図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、以下の説明では、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）をＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略す。
【００１６】
（実施の形態１）
図２７は本発明者が検討した絶縁ゲート型の電界効果トランジスタの要部断面図である。なお、ここでは、絶縁ゲート型の電界効果トランジスタとして高耐圧のｎＭＩＳｎＱ５０を例示する。
【００１７】
ｎＭＩＳｎＱ５０は、半導体基板ＳＳ５０のｐウエルｐＷ５０上に形成されたゲート絶縁膜ＧＩ５０と、その上に形成されたゲート電極ＧＰ５０と、ｐウエルｐＷ５０においてゲート電極ＧＰ５０のゲート長方向（短方向）両側に形成されたｎ型のソース領域ｎＳ５０およびドレイン領域ｎＤ５０とを備えている。
【００１８】
ソース領域ｎＳ５０およびドレイン領域ｎＤ５０は、ＬＤＤ用の第１領域ｎＳ５１，ｎＤ５１と、それぞれに内包され電気的に接続された第２領域ｎＳ５２，ｎＤ５２とを備えている。ＬＤＤ用の第１領域ｎＳ５１，ｎＤ５１の不純物濃度は、第２領域ｎＳ５２，ｎＤ５２の不純物濃度よりも低く設定されている。
【００１９】
しかし、図２７に示すｎＭＩＳｎＱ５０の構造では、ゲート長を縮小したときにＬＤＤ用の第１領域ｎＳ５１，ｎＤ５１とｐウエルｐＷ５０とのｐｎ接合部で空乏層が拡がることによりパンチスルーが発生する虞がある。また、同時にオン状態における電流値が増加し、それによって誘起されるインパクトイオンも増加する虞がある。
【００２０】
この対策として、図２８に示すＭＩＳｎＱ６０の構造が提案されている。ｎＭＩＳｎＱ６０は、半導体基板ＳＳ６０のｐウエルｐＷ６０上に形成されたゲート絶縁膜ＧＩ６０と、その上に形成されたゲート電極ＧＰ６０と、ｐウエルｐＷ６０においてゲート電極ＧＰ６０のゲート長方向両側に形成されたｎ型のソース領域ｎＳ６０およびドレイン領域ｎＤ６０とを備えている。
【００２１】
ソース領域ｎＳ６０とドレイン領域ｎＤ６０とは左右非対称に形成されている。ソース領域ｎＳ６０は、ＬＤＤ用の第１領域ｎＳ６１と、これに電気的に接続された第２領域ｎＳ６２とを備えている。ＬＤＤ用の第１領域ｎＳ６１は、ゲート電極ＧＰ６０と第２領域ｎＳ６２との間に形成されている。このＬＤＤ用の第１領域ｎＳ６１のチャネル側の端部の下方には、パンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ６０が形成されている。
【００２２】
一方、ドレイン領域ｎＤ６０は、ＬＤＤ用の第１領域ｎＤ６１と、これに内包され電気的に接続された第２領域ｎＤ６２とを有している。ＬＤＤ用の第１領域ｎＳ６１，ｎＤ６１の不純物濃度は、第２領域ｎＳ６２，ｎＤ６２の不純物濃度よりも低く設定されている。
【００２３】
このｎＭＩＳｎＱ６０では、第１領域ｎＳ６１，ｎＤ６１が別のマスクで形成されている。この場合、パンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ６０の不純物濃度を高くすることができる上、ソース領域ｎＳ６０側の第１領域ｎＳ６１の接合深さを浅くすることができる。このため、ソース領域ｎＳ６０側に空乏層が延び難くなり、ソース-ドレイン間のパンチスルーも生じ難くなる。
【００２４】
この図２８に示すｎＭＩＳｎＱ６０の構造では、そのしきい値電圧がパンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ６０で決まる。ここで、条件により変わるので一概には言えないが、ＭＩＳのゲート長が０．５μｍ〜１．０μｍでは問題が生じ難いが、０．５μｍ以下になると短チャネル効果によるパンチスルーの問題が生じる。そこで、短チャンネル特性を保つためにパンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ６０の不純物濃度を高くする必要が生じる。
【００２５】
ここで、図２９および図３０は、それぞれパンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ６０の不純物濃度が相対的に低い場合と相対的に高い場合とにおけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示している。
【００２６】
図２９に示すように、パンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ６０の不純物濃度が低いとＩｄ−Ｖｇ曲線の面内ばらつきは小さいが、図３０に示すように、パンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ６０の不純物濃度が高いとＩｄ−Ｖｇ曲線の面内ばらつきが増大することが分かる。このようにパンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ６０の不純物濃度の設定のみでＭＩＳのしきい値電圧を調整しようとすると、しきい値電圧にばらつきが生じるという問題がある。
【００２７】
次に、本実施の形態１の半導体装置の構造について図１を参照して説明する。図１は、本実施の形態１の半導体装置の要部断面図である。以下の説明では、絶縁ゲート型の電界効果トランジスタとしてｎＭＩＳ（第１の絶縁ゲート型の電界効果トランジスタ）ｎＱ１を例示する。ただし、ｐＭＩＳに適用することもできる。
【００２８】
半導体基板（以下、単に基板という）ＳＳは、例えばｐ−型またはｎ−型の単結晶シリコンからなり、その主面側にはｐウエルｐＷ１が形成されている。ｐウエルｐＷ１には、例えばホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）のような不純物が添加されている。ｐウエルｐＷ１の不純物濃度は、基板ＳＳの不純物濃度よりも高くなるように設定されている。
【００２９】
この基板ＳＳには、ｎＭＩＳｎＱ１が形成されている。ｎＭＩＳｎＱ１は、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＰ１と、ｎ型のソース領域ｎＳＡと、ｎ型のドレイン領域ｎＤＡとを備えている。なお、ｎＭＩＳｎＱ１のゲート長は、例えば０．５μｍ以下であり、具体的には、例えば０．２μｍ程度である。
【００３０】
ゲート絶縁膜ＧＩ１は、例えば酸窒化シリコン（ＳｉＯＮ）または酸化シリコン（ＳｉＯ）からなり、ｐウエルｐＷ１上に形成されている。このゲート絶縁膜ＧＩ１上には、例えばｐ型またはｎ型の多結晶シリコンからなるゲート電極ＧＰ１が形成されている。これらゲート絶縁膜ＧＩ１およびゲート電極ＧＰ１の側面には、例えば酸化シリコン（ＳｉＯ）からなるサイドウォールＳＷが形成されている。
【００３１】
基板ＳＳのｐウエルｐＷ１においてゲート電極ＧＰ１のゲート長方向（短方向）の両側には、ｎ型のソース領域ｎＳＡおよびドレイン領域ｎＤＡが形成されている。
【００３２】
ｎ型のソース領域ｎＳＡは、ｎ−型の第１領域ｎＳＡ１とｎ＋型の第２領域ｎＳＡ２とを備えている。第１領域ｎＳＡ１は、ゲート電極ＧＰ１の端部下の位置から第２領域ｎＳＡ２に達する位置まで延びて第２領域ｎＳＡ２に電気的に接続されている。この第１領域ｎＳＡ１および第２領域ｎＳＡ２には、例えばリン（Ｐ）またはヒ素（Ａｓ）のような不純物が添加されている。
【００３３】
第１領域ｎＳＡ１は、電界を緩和してホットキャリアの発生を抑制または防止するためのＬＤＤ領域であり、その不純物濃度が第２領域ｎＳＡ２の不純物濃度よりも低くなるように形成されている。第１領域ｎＳＡ１の不純物濃度は、例えば１×１０１３／ｃｍ２（１×１０１８／ｃｍ３）程度である。また、第２領域ｎＳＡ２の不純物濃度は、例えば１×１０１５／ｃｍ２（１×１０２０／ｃｍ３）程度である。
【００３４】
また、第１領域ｎＳＡ１の下方に、第１領域ｎＳＡ１のゲート電極ＧＰ１側の端部を覆うようにｐ＋型の半導体領域（第１の半導体領域）ｐＰＳ１が形成されている。この半導体領域ｐＰＳ１は、ゲート電極ＧＰ１直下のｐウエルｐＷ１において空乏層が横方向へ延びるのを抑えパンチスルーの発生を抑制または防止するためのパンチスルーストッパ用の領域である。この半導体領域ｐＰＳ１には、例えばホウ素が添加されている。半導体領域ｐＰＳ１の不純物濃度は、ｐウエルｐＷ１の不純物濃度よりも高く、例えば５×１０１２／ｃｍ２（５×１０１７／ｃｍ３）程度である。
【００３５】
上記したｎ型のドレイン領域ｎＤＡは、ｎ−型の第１領域ｎＤＡ１とｎ＋型の第２領域ｎＤＡ２とを備えている。第１領域ｎＤＡ１は、上記ソース領域ｎＳＡ側の第１領域ｎＳＡ１よりも深い位置まで延びている。この第１領域ｎＤＡ１には、第２領域ｎＤＡ２が内包されており、第１領域ｎＤＡ１と第２領域ｎＤＡ２とは互いに電気的に接続されている。この第１領域ｎＤＡ１および第２領域ｎＤＡ２には、例えばリン（Ｐ）またはヒ素（Ａｓ）のような不純物が添加されている。
【００３６】
第１領域ｎＤＡ１は、上記ＬＤＤ領域であり、その不純物濃度が第２領域ｎＤＡ２の不純物濃度よりも低くなるように形成されている。第１領域ｎＤＡ１の不純物濃度は、例えば１×１０１３／ｃｍ２（１×１０１８／ｃｍ３）程度である。また、第２領域ｎＤＡ２の不純物濃度は、例えば１×１０１５／ｃｍ２（１×１０２０／ｃｍ３）程度である。
【００３７】
ただし、上記したＬＤＤ構造に代えてエクステンション構造にしても良い。エクステンション構造の場合は、第１領域ｎＳＡ１，ｎＤＡ１の不純物濃度がＬＤＤよりも高いのでキャリアの移動度を上げることができる上、ＬＤＤよりも接合深さが浅いので微細化に適している。
【００３８】
このような本実施の形態１の半導体装置のｎＭＩＳｎＱ１においては、ゲート絶縁膜ＧＩ１とゲート電極ＧＰ１との間においてソース領域ｎＳＡ側の一部に金属酸化膜ＭＸが設けられている。すなわち、ｎＭＩＳｎＱ１のゲート電極ＧＰ１と基板ＳＳとの間には、ゲート長方向に沿ってゲート絶縁膜ＧＩ１と金属酸化膜ＭＸとの積層膜部分と、ゲート絶縁膜ＧＩ１の単体膜部分とが形成されている。
【００３９】
この金属酸化膜ＭＸは、例えば酸化ハフニウム（ＨｆＯ）等からなり、その厚さは、例えば、０．５〜１ｎｍ程度である。この金属酸化膜ＭＸは、上記したパンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ１の上方に位置するように設けられている。ここでは、金属酸化膜ＭＸが、ゲート電極ＧＰ１の側面（ソース領域ｎＳＡ側の側面）からゲート電極ＧＰ１のゲート長方向の途中位置まで延び、ゲート電極ＧＰ１下の半導体領域ｐＰＳ１の全域を覆うように設けられている。
【００４０】
このような金属酸化膜ＭＸを設けたことにより、ｎＭＩＳｎＱ１のゲート電極ＧＰ１側の仕事関数を変えることができ、フラットバンド電圧を変えることができる。ここでは、例えば仕事関数を大きくすることができ、フラットバンド電圧を大きくすることができる。
【００４１】
すなわち、半導体領域ｐＰＳ１の不純物濃度の調整によらずｎＭＩＳｎＱ１のしきい値電圧を調整することができる。ここでは、例えば半導体領域ｐＰＳ１の不純物濃度を増加させることなく、ｎＭＩＳｎＱ１のしきい値電圧を高くすることができる。金属酸化膜ＭＸを設けない場合、半導体領域ｐＰＳ１の不純物濃度は、例えば１×１０１３／ｃｍ２（１０１８／ｃｍ３）である。これに対して、金属酸化膜ＭＸを設けた場合、半導体領域ｐＰＳ１の不純物濃度を、例えば５×１０１２／ｃｍ２（５×１０１７／ｃｍ３）程度に低減できる。したがって、ｎＭＩＳｎＱ１のしきい値電圧のばらつきを低減することができるので、ｎＭＩＳｎＱ１の動作安定性を向上させることができる。
【００４２】
また、ｎＭＩＳｎＱ１のチャネル領域における半導体領域ｐＰＳ１の不純物濃度を減らすことができるので、キャリアの移動度を向上させることができる。したがって、ｎＭＩＳｎＱ１の動作速度を向上させることができる。
【００４３】
ところで、ドレイン領域ｎＤＡ側にも金属酸化膜ＭＸを設けると、ドレイン領域ｎＤＡの端部で発生したホットキャリアがゲート電極ＧＰ１側に注入され易くなる虞があり、ゲートリークに起因する信頼性（ＴＤＤＢ：Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ等）が低下する虞がある。これを回避するために、ゲート絶縁膜ＧＩ１とゲート電極ＧＰ１との間の金属含有量を可能な限り減らす必要がある。そこで、本実施の形態１においては、しきい値電圧を制御する上で効果的なソース領域ｎＳＡ側の一部に金属酸化膜ＭＸを設ける一方、ドレイン領域ｎＤＡ側には金属酸化膜ＭＸを設けずゲート絶縁膜ＧＩ１の単体膜のままとしている。これにより、上記したしきい値電圧のばらつき低減と、ｎＭＩＳｎＱ１の信頼性の確保とを両立させることができる。
【００４４】
ここで、金属酸化膜ＭＸの材料として酸化ハフニウムを用いた場合、フラットバンド電圧の制御性を向上させることができる上、面内の金属酸化膜ＭＸの膜厚の均一性を向上させることができる。しかも、金属酸化膜ＭＸの材料として酸化ハフニウムを使用した場合、ｐＭＩＳで適用すると、ゲート仕事関数を小さくできるので、１つの材料で、ｎＭＩＳおよびｐＭＩＳの両方のしきい値電圧を調整できる。
【００４５】
ただし、金属酸化膜ＭＸの材料として、例えば酸窒化チタン（ＴｉＯＮ）や酸化アルミニウム（ＡｌＯ）を用いても良い。これらの場合も、しきい値電圧を調整することができる。なお、酸化ハフニウムや酸窒化チタンの場合は、ｎＭＩＳおよびｐＭＩＳの両方に適用しても良いが、酸化アルミニウムの場合は、ｎＭＩＳに適用することが好ましい。
【００４６】
次に、本実施の形態１の半導体装置の製造方法の一例について図２〜図１４を参照して説明する。図２〜図１４は、本実施の形態１の半導体装置の製造工程中の基板ＳＳの要部断面図である。図２〜図１４において、左側は半導体装置の入出力回路領域の要部断面図、右側は半導体装置の内部回路領域の要部断面図を示している。なお、ここでは、説明を分かり易くするために、ｎＭＩＳの形成工程を説明し、ｐＭＩＳの形成工程については省略する。
【００４７】
まず、図２に示すように、基板ＳＳにｐウエルｐＷ１を形成した後、基板ＳＳの主面に溝型の分離部ＴＩを形成する。なお、ｐウエルｐＷ１のＭＩＳ形成領域には、各種のＭＩＳのしきい値電圧を調整するための不純物が導入されている。
【００４８】
続いて、基板ＳＳの主面の分離部ＴＩで囲まれた素子形成領域に、厚さの異なる２種類のゲート絶縁膜ＧＩ１，ＧＩ２を形成する。ゲート絶縁膜ＧＩ１，ＧＩ２は、共に、例えば酸窒化シリコンまたは酸化シリコンからなるが、内部回路領域のゲート絶縁膜ＧＩ２は、その厚さが入出力回路領域のゲート絶縁膜ＧＩ１の厚さよりも薄くなるように形成されている。
【００４９】
次いで、図３に示すように、基板ＳＳの主面上に、ハードマスク膜ＨＭをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積する。ハードマスク膜ＨＭは、上記した金属酸化膜ＭＸ（図１参照）を形成するための微量な金属膜を基板ＳＳ上に選択的に被着するためのマスクである。このハードマスク膜ＨＭは、例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）、窒化シリコン（ＳｉＮ）または窒化チタン（ＴｉＮ）からなり、その厚さは、例えば５〜３０ｎｍ程度である。
【００５０】
続いて、図４に示すように、ハードマスク膜ＨＭ上にレジスト膜ＲＭ１のパターンをフォトリソグラフィにより形成する。レジスト膜ＲＭ１のパターンは、金属酸化膜ＭＸ（図１参照）の形成領域が露出され、それ以外を覆うように形成されている。
【００５１】
その後、図５に示すように、レジスト膜ＲＭ１をエッチングマスクとして、ハードマスク膜ＨＭをエッチングすることにより、ハードマスク膜ＨＭのパターンを形成する。このハードマスク膜ＨＭのパターンは、金属酸化膜ＭＸ（図１参照）の形成領域が露出され、それ以外を覆うように形成されている。この時のエッチングは、ドライエッチングではなく、ゲート絶縁膜ＧＩ１，ＧＩ２の信頼性を確保する観点からウエットエッチングを用いる。
【００５２】
次いで、レジスト膜ＲＭ１を除去した後、図６に示すように、基板ＳＳの主面上に、例えばハフニウム（Ｈｆ）等のような金属膜ＭをＣＶＤ法または原子層制御成膜法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法）等により堆積する。金属膜Ｍの厚さは、例えば０．５〜１ｎｍ程度である。ハフニウムに代えて、例えば窒化チタン（ＴｉＮ）またはアルミニウム（Ａｌ）等のような他の金属膜を堆積しても良い。
【００５３】
続いて、ハードマスク膜ＨＭをエッチングにより除去することにより、ハードマスク膜ＨＭ上の金属膜Ｍを選択的に除去する（リフトオフ法）。これにより、図７に示すように、入出力回路領域においては、ｎＭＩＳのソース領域の全域とゲート電極の一部とを覆うように金属膜Ｍのパターンを形成し、内部回路領域においては、全域に金属膜Ｍのパターンを形成する。ここで、本実施の形態においては、金属膜Ｍのパターン形成においてリフトオフ法を用いたことにより、ゲート絶縁膜ＧＩ１に損傷を与えることなく、薄い金属膜Ｍのパターンを形成することができる。このため、ゲート絶縁膜ＧＩ１とゲート電極ＧＰ１との間に微量な金属酸化膜ＭＸ（図１参照）を形成することができる。
【００５４】
その後、図８に示すように、基板ＳＳの主面上に、例えば多結晶シリコンからなるゲート電極形成膜ＧＰをＣＶＤ法等により堆積した後、これをレジスト膜（図示せず）をエッチングマスクとしてドライエッチング法等によりパターニングする。これにより、図９に示すように、入出力回路領域に入出力回路のｎＭＩＳ用のゲート電極ＧＰ１を形成し、内部回路領域に内部回路のｎＭＩＳ用のゲート電極ＧＰ２を形成する。
【００５５】
入出力回路のｎＭＩＳ領域においては、ゲート絶縁膜ＧＩ１とゲート電極ＧＰ１との間においてソース領域側の一部に金属膜Ｍが形成されている。一方、内部回路のｎＭＩＳ領域においては、ゲート絶縁膜ＧＩ２とゲート電極ＧＰ２との間の全域に金属膜Ｍが形成されている。また、内部回路のｎＭＩＳ用のゲート電極ＧＰ２は、そのゲート長が、入出力回路のｎＭＩＳ用のゲート電極ＧＰ１のゲート長よりも短くなるように形成されている。
【００５６】
次いで、図１０に示すように、基板ＳＳの主面上にレジスト膜ＲＭ２のパターンをフォトリソグラフィにより形成する。レジスト膜ＲＭ２のパターンは、入出力回路領域のｎＭＩＳのソース領域側が露出され、それ以外を覆うように形成されている。
【００５７】
続いて、レジスト膜ＲＭ２およびゲート電極ＧＰ１をマスクとして基板ＳＳの主面に、例えばリンまたはヒ素のような不純物をイオン注入法等により注入することにより、入出力回路領域のｎＭＩＳのソース領域にｎ−型の第１領域ｎＳＡ１を形成する。この不純物注入時には、不純物イオンを基板ＳＳの主面に対して垂直に注入する。
【００５８】
続いて、レジスト膜ＲＭ２およびゲート電極ＧＰ１をマスクとして基板ＳＳの主面に、例えばホウ素のような不純物をイオン注入法等により注入することにより、入出力回路領域のｎＭＩＳのソース領域側にパンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ１を形成する。この半導体領域ｐＰＳ１は、その接合深さが第１領域ｎＳＡ１の接合深さよりも深く形成され、第１領域ｎＳＡ１を内包するように形成される。
【００５９】
この不純物注入時には、不純物イオンを基板ＳＳの主面に対して斜めに注入する。これにより、半導体領域ｐＰＳ１の端部（ゲート電極ＧＰ１側の端部）がゲート電極ＧＰ１の端部側の下方のｐウエルｐＷ１に入り込むようにする。なお、第１領域ｎＳＡ１のイオン注入工程と半導体領域ｐＰＳ１のイオン注入工程との順序を逆にしても良い。
【００６０】
次いで、レジスト膜ＲＭ２を除去した後、図１１に示すように、基板ＳＳの主面上にレジスト膜ＲＭ３のパターンをフォトリソグラフィにより形成する。レジスト膜ＲＭ３のパターンは、入出力回路領域のｎＭＩＳのドレイン領域が露出され、それ以外を覆うように形成されている。
【００６１】
続いて、レジスト膜ＲＭ３およびゲート電極ＧＰ１をマスクとして基板ＳＳの主面に、例えばリンまたはヒ素のような不純物をイオン注入法等により注入することにより、入出力回路領域のｎＭＩＳのドレイン領域にｎ−型の第１領域ｎＤＡ１を形成する。第１領域ｎＤＡ１は、その接合深さがソース領域側のｎ−型の第１領域ｎＳＡ１よりも深くなるように形成されている。
【００６２】
また、この不純物注入時には、不純物イオンを基板ＳＳの主面に対して斜めに注入する。これにより、第１領域ｎＤＡ１の端部（ゲート電極ＧＰ１側の端部）がゲート電極ＧＰ１の端部側の下方のｐウエルｐＷ１に入り込むようにする。
【００６３】
次いで、レジスト膜ＲＭ３を除去した後、図１２に示すように、内部回路領域のｎＭＩＳのソースおよびドレインのＬＤＤ用のｎ−型の第１領域ｎＳＢ１，ｎＤＢ１を形成する。続いて、基板ＳＳの主面上に、例えば酸化シリコン（ＳｉＯ）のような絶縁膜をＣＶＤ法等により堆積した後、これをドライエッチング法によりエッチバックすることにより、ゲート電極ＧＰ１，ＧＰ２の側面にサイドウォールＳＷを形成する。
【００６４】
次いで、図１３に示すように、基板ＳＳの主面上にレジスト膜ＲＭ４のパターンをフォトリソグラフィにより形成する。レジスト膜ＲＭ４のパターンは、入出力回路領域のｎＭＩＳ形成領域が露出され、それ以外が覆われるように形成されている。
【００６５】
続いて、レジスト膜ＲＭ４をマスクとして基板ＳＳの主面に、例えばリンまたはヒ素のような不純物をイオン注入法等により注入することにより、入出力回路領域にソースおよびドレイン用のｎ＋型の第２領域ｎＳＡ２，ｎＤＡ２を形成する。この不純物注入時には、不純物イオンを基板ＳＳの主面に対して垂直に注入する。
【００６６】
次いで、レジスト膜ＲＭ４を除去した後、図１４に示すように、内部回路領域にソースおよびドレイン用のｎ＋型の第２領域ｎＳＢ２，ｎＤＢ２を形成する。第２領域ｎＳＢ２，ｎＤＢ２は、その不純物濃度が第１領域ｎＳＢ１，ｎＤＢ１の不純物濃度よりも高くなるように形成されている。
【００６７】
全ての不純物イオンの注入工程が終了した後、基板ＳＳに対してアニール処理を施すことにより、各種の不純物を活性化させる。なお、このアニール処理の際、金属膜Ｍが酸化されて金属酸化膜ＭＸが形成される。
【００６８】
このようにして、入出力回路用のｎＭＩＳｎＱ１と、内部回路用のｎＭＩＳ（第２の絶縁ゲート型の電界効果トランジスタ）ｎＱ２とを基板ＳＳに形成する。この入出力回路用のｎＭＩＳｎＱ１の電源電圧（駆動電圧）は、例えば５Ｖ程度であり、高耐圧のＭＩＳとなっている。一方、内部回路用のｎＭＩＳｎＱ２の電源電圧（駆動電圧）は、入出力回路よりも低く、例えば３．３Ｖ程度またはそれよりも低い電圧値であり、低耐圧のＭＩＳとなっている。なお、入出力回路には、例えば入力バッファ回路、出力バッファ回路または双方向バッファ回路がある。また、内部回路には、例えば演算回路、制御回路またはカウンタ回路がある。
【００６９】
入出力回路用のｎＭＩＳｎＱ１では、ゲート絶縁膜ＧＩ１とゲート電極ＧＰ１との間のソース領域ｎＳＡ側の一部に金属酸化膜ＭＸを設けたことにより、入出力回路用のｎＭＩＳｎＱ１のしきい値電圧のばらつきを低減することができるので、入出力回路用のｎＭＩＳｎＱ１の動作安定性を向上させることができる。また、入出力回路用のｎＭＩＳｎＱ１のチャネル領域における半導体領域ｐＰＳ１の不純物濃度を低減でき、キャリアの移動度を向上させることができるので、入出力回路用のｎＭＩＳｎＱ１の動作速度を向上させることができる。さらに、ドレイン領域ｎＤＡ側には金属酸化膜ＭＸを設けないことにより、ドレイン領域ｎＤＡ端でのホットキャリアに起因する不具合の発生を低減できるので、入出力回路用のｎＭＩＳｎＱ１の信頼性を確保することができる。
【００７０】
内部回路用のｎＭＩＳｎＱ２では、ゲート絶縁膜ＧＩ２とゲート電極ＧＰ２との間の全域に金属酸化膜ＭＸを設けたことにより、ｎＭＩＳｎＱ２のチャネル領域のしきい値調整用の不純物の濃度を低減できるので、キャリアの移動度を向上させることができる。したがって、内部回路用のｎＭＩＳｎＱ２の動作速度を向上させることができる。また、内部回路では電源電圧が低くｎＭＩＳｎＱ２のドレイン領域ｎＤＢ端でのホットキャリアの不具合が生じ難いので、ゲート絶縁膜ＧＩ２とゲート電極ＧＰ２との間の全域に金属酸化膜ＭＸを設けてもｎＭＩＳｎＱ２の信頼性が低下することもない。
【００７１】
続いて、基板ＳＳの主面上に、例えば酸化シリコンからなる絶縁膜ＩＬをＣＶＤ法等により堆積した後、ドライエッチング法等により絶縁膜ＩＬにコンタクトホールＣＨを形成する。その後、コンタクトホールＣＨ内に導体膜からなるプラグＰＧを形成した後、絶縁膜ＩＬ上に導体膜からなる配線ＷＬを形成する。以降は、通常の製造工程を経て半導体装置を製造する。
【００７２】
（実施の形態２）
本実施の形態２の半導体装置の構造について図１５を参照して説明する。図１５は本実施の形態２の半導体装置の要部断面図である。
【００７３】
前記実施の形態１においては、パンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ１の不純物濃度を低くすることができるが、不純物濃度を低くしたことにより半導体領域ｐＰＳ１よりも深い位置でパンチスルーが生じる虞がある。
【００７４】
そこで、本実施の形態２のｎＭＩＳ（第１の絶縁ゲート型の電界効果トランジスタ）ｎＱ３においては、第１のパンチスルーストッパ用のｐ＋型の半導体領域ｐＰＳ１よりも下方に、第２のパンチスルーストッパ用のｐ型の半導体領域（第２の半導体領域）ｐＰＳ２が形成されている。この半導体領域ｐＰＳ２には、例えばホウ素が添加されている。半導体領域ｐＰＳ２の不純物濃度は、半導体領域ｐＰＳ１より低く、かつ、ｐウエルｐＷ１より高くなるように設定されている。また、半導体領域ｐＰＳ２の不純物濃度のピーク領域は、半導体領域ｐＰＳ１の不純物濃度のピーク領域よりも深い位置に形成されている。
【００７５】
このように本実施の形態２のｎＭＩＳｎＱ３においては、ｐ＋型の半導体領域ｐＰＳ１よりも深い位置にｐ型の半導体領域ｐＰＳ２を形成したことにより、半導体領域ｐＰＳ１の下方のｐウエルｐＷ１において空乏層が横方向へ延びるのを抑えることができる。このため、半導体領域ｐＰＳ１よりも深い位置でパンチスルーが発生するのを抑制または防止することができる。
【００７６】
また、ｐ型の半導体領域ｐＰＳ２は、半導体領域ｐＰＳ１よりも深い位置に形成されているので、ｎＭＩＳｎＱ３のしきい値電圧を変動させることもない。したがって、ｎＭＩＳｎＱ３の動作安定性を確保することができる。これ以外の構成および効果は前記実施の形態１と同じなので説明を省略する。
【００７７】
次に、本実施の形態２の半導体装置の製造方法の一例について図１６〜図２２を参照して説明する。図１６〜図２２は、本実施の形態２の半導体装置の製造工程中の基板ＳＳの要部断面図である。
【００７８】
まず、図１６に示すように、基板ＳＳの主面上にレジスト膜ＲＭ５のパターンをフォトリソグラフィにより形成する。このレジスト膜ＲＭ５のパターンは、第２のパンチスルーストッパの形成領域が露出され、それ以外が覆われるように形成されている。
【００７９】
続いて、レジスト膜ＲＭ５をマスクとして、例えばホウ素をイオン注入法等により基板ＳＳに導入することにより、基板ＳＳの第２のパンチスルーストッパ用のｐ型の半導体領域ｐＰＳ２を形成する。
【００８０】
その後、レジスト膜ＲＭ５を除去した後、図１７に示すように、基板ＳＳの主面上にゲート絶縁膜ＧＩ１を形成する。その後、図１８に示すように、前記実施の形態１と同様にハードマスク膜ＨＭのパターンを基板ＳＳの主面上に形成する。
【００８１】
次いで、図１９に示すように、前記実施の形態１と同様に、例えばハフニウム（Ｈｆ）等のような金属膜Ｍを基板ＳＳの主面上に堆積する。金属膜Ｍの厚さは、例えば０．５〜１ｎｍ程度である。ハフニウムに代えて、例えば窒化チタン（ＴｉＮ）またはアルミニウム（Ａｌ）等のような他の金属膜を堆積しても良い。
【００８２】
続いて、ハードマスク膜ＨＭをエッチングにより除去することにより、図２０に示すように、第２のパンチスルーストッパ用の半導体領域ｐＰＳ２を覆うように金属膜Ｍのパターンを形成する。
【００８３】
その後、図２１に示すように、前記実施の形態１と同様に、ゲート電極形成膜ＧＰを基板ＳＳの主面上に堆積した後、これをパターニングすることにより、図２２に示すように、ｎＭＩＳ用のゲート電極ＧＰ１を形成する。ｎＭＩＳ形成領域においては、ゲート絶縁膜ＧＩ１とゲート電極ＧＰ１との間においてソース領域側の一部に金属膜Ｍが形成されている。これ以降は、図１０〜図１４で説明したのと同様なので説明を省略する。
【００８４】
（実施の形態３）
前記実施の形態１，２では、金属膜Ｍをリフトオフ法によりパターニングした場合について説明したが、これに限定されるものではなく、金属膜Ｍの厚さが、前記実施の形態１で説明した場合よりも厚い場合は金属膜Ｍを通常のフォトリソグラフィによりパターニングしても良い。その一例について図２３〜図２６を参照して説明する。図２３〜図２６は、本実施の形態３の半導体装置の製造工程中の基板ＳＳの要部断面図である。
【００８５】
まず、図２３に示すように、ゲート絶縁膜ＧＩ１を基板ＳＳの主面上に形成した後、ハードマスク膜を形成せずに、金属膜ＭをＣＶＤ法等により基板ＳＳの主面上に堆積する。この場合の金属膜Ｍは、その厚さが、前記実施の形態１の場合よりも厚く堆積されている。
【００８６】
続いて、図２４に示すように、金属膜Ｍ上にレジスト膜ＲＭ６のパターンをフォトリソグラフィにより形成する。レジスト膜ＲＭ６のパターンは、金属膜Ｍのパターンの形成領域を覆い、それ以外を露出させるように形成されている。
【００８７】
その後、図２５に示すように、レジスト膜ＲＭ６をエッチングマスクとして、レジスト膜ＲＭ６から露出する金属膜Ｍをウエットエッチング法等によりエッチング除去した後、レジスト膜ＲＭ６を除去することにより、図２６に示すように、金属膜Ｍのパターンを形成する。これ以降は、図８〜図１４等で説明したのと同じなので説明を省略する。
【００８８】
このような本実施の形態３においては、ハードマスク膜の堆積工程およびパターニング工程を削減することができるので、半導体装置の製造工程を簡易にすることができる。また、半導体装置の製造時間を短縮することができる。このため、半導体装置のコストの低減を推進することができる。
【００８９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００９０】
例えば前記実施の形態１〜３では、高耐圧のｎＭＩＳに適用した場合について説明したが、高耐圧のｐＭＩＳに適用しても良い。その場合もゲート絶縁膜とゲート電極との間においてソース領域側の一部に金属酸化膜を設ければ良い。
【符号の説明】
【００９１】
ｎＱ１  ｎチャネル型のＭＩＳＦＥＴ（第１の絶縁ゲート型の電界効果トランジスタ）
ｎＱ２  ｎチャネル型のＭＩＳＦＥＴ（第２の絶縁ゲート型の電界効果トランジスタ）
ｎＱ３  ｎチャネル型のＭＩＳＦＥＴ（第１の絶縁ゲート型の電界効果トランジスタ）
ＳＳ  半導体基板
ｐＷ１  ｐウエル
ＧＩ１  ゲート絶縁膜
ＧＩ２  ゲート絶縁膜
ＧＰ  ゲート電極形成膜
ＧＰ１  ゲート電極
ＧＰ２  ゲート電極
ｎＳＡ  ソース領域
ｎＳＡ１  ｎ−型の第１領域
ｎＳＡ２  ｎ＋型の第２領域
ｎＤＡ  ドレイン領域
ｎＤＡ１  ｎ−型の第１領域
ｎＤＡ２  ｎ＋型の第２領域
ｎＳＢ  ソース領域
ｎＳＢ１  ｎ−型の第１領域
ｎＳＢ２  ｎ＋型の第２領域
ｎＤＢ  ドレイン領域
ｎＤＢ１  ｎ−型の第１領域
ｎＤＢ２  ｎ＋型の第２領域
ＳＷ  サイドウォール
ｐＰＳ１  ｐ＋型の半導体領域（第１の半導体領域）
ｐＰＳ２  ｐ型の半導体領域（第２の半導体領域）
Ｍ  金属膜
ＭＸ  金属酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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