(57)【要約】【課題】半導体装置の性能や信頼性を向上させる。【解決手段】半導体基板ＳＵＢ上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を覆うように、絶縁膜ＩＬ６と他の絶縁膜とを順に形成してから、前記他の絶縁膜をエッチバックすることにより、絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサＳＷ１を形成する。それから、ゲート電極ＧＥ１，ＧＥ２の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上のサイドウォールスペーサＳＷ１を除去し、ゲート電極ＧＥ３の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサＳＷ１を残す。その後、サイドウォールスペーサＳＷ１と絶縁膜ＩＬ６をエッチバックし、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に絶縁膜ＩＬ６からなるサイドウォールスペーサを形成する。ゲート電極ＧＥ１，ＧＥ２の側壁上のサイドウォールスペーサの幅は、ゲート電極ＧＥ３の側壁上のサイドウォールスペーサの幅よりも小さい。【選択図】図２０
2014075557.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、第１ゲート絶縁膜を介して第１ゲート電極を形成し、第２ゲート絶縁膜を介して第２ゲート電極を形成する工程、
（ｃ）前記半導体基板上に、前記第１ゲート電極および第２ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に、前記第１絶縁膜とは異なる材料からなる第２絶縁膜を形成する工程、
（ｅ）前記第２絶縁膜をエッチバックして、前記第１ゲート電極の側壁に対応する前記第１絶縁膜の第１側面上に前記第２絶縁膜からなる第１側壁絶縁膜を形成し、前記第２ゲート電極の側壁に対応する前記第２絶縁膜の第２側面上に前記第２絶縁膜からなる第２側壁絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１側壁絶縁膜を除去し、前記第２側壁絶縁膜を残す工程、
（ｇ）前記（ｆ）工程後、前記第２側壁絶縁膜および前記第１絶縁膜をエッチバックして、前記第１ゲート電極の側壁上に前記第１絶縁膜からなる第３側壁絶縁膜を形成し、前記第２ゲート電極の側壁上に前記第１絶縁膜からなる第４側壁絶縁膜を形成する工程、
を有し、
前記第３側壁絶縁膜の幅は、前記第４側壁絶縁膜の幅よりも小さい、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記（ｇ）工程では、前記第２側壁絶縁膜が残存しないようにエッチバックが行われる、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記（ｆ）工程では、ウェットエッチングにより前記第１側壁絶縁膜が除去される、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記（ｅ）工程では、ドライエッチングにより前記第２絶縁膜のエッチバックが行われる、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記（ｇ）工程では、ドライエッチングにより前記第２側壁絶縁膜および前記第１絶縁膜のエッチバックが行われる、半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法であって、
前記第１絶縁膜および前記第２絶縁膜の一方が酸化シリコン膜であり、他方が窒化シリコン膜である、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記（ｇ）工程では、前記第２側壁絶縁膜が除去された段階で、前記半導体基板上に前記第１絶縁膜が層状に残存している、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記（ｇ）工程では、前記第２側壁絶縁膜が除去された段階で、前記第１ゲート電極の側壁上での前記第１絶縁膜の厚みが、前記第２ゲート電極の側壁上での前記第１絶縁膜の厚みよりも３ｎｍ以上薄い、半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記第３側壁絶縁膜の幅は、前記第４側壁絶縁膜の幅よりも３ｎｍ以上小さい、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記（ｄ）工程で形成した前記第２絶縁膜の厚みは、前記（ｃ）工程で形成した前記第１絶縁膜の厚みよりも小さい、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記（ｇ）工程では、前記第２側壁絶縁膜のエッチング速度よりも前記第１絶縁膜のエッチング速度が大きくなるエッチング条件で、前記第２側壁絶縁膜および前記第１絶縁膜のエッチバックが行われる、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記（ｇ）工程後、
（ｈ）前記第１ゲート電極および前記第３側壁絶縁膜をマスクとして前記半導体基板にイオン注入することにより、前記第１ゲート電極を有する第１ＭＩＳＦＥＴのソース・ドレイン用の第１半導体領域を形成し、前記第２ゲート電極および前記第４側壁絶縁膜をマスクとして前記半導体基板にイオン注入することにより、前記第２ゲート電極を有する第２ＭＩＳＦＥＴのソース・ドレイン用の第２半導体領域を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ１）前記第１ゲート電極をマスクとして前記半導体基板にイオン注入することにより、前記半導体基板に第３半導体領域を形成し、前記第２ゲート電極をマスクとして前記半導体基板にイオン注入することにより、第４半導体領域を形成する工程、
を更に有し、
前記第１半導体領域と前記第３半導体領域とは同じ導電型で、かつ、前記第１半導体領域は前記第３半導体領域よりも高不純物濃度であり、
前記第２半導体領域と前記第４半導体領域とは同じ導電型で、かつ、前記第２半導体領域は前記第４半導体領域よりも高不純物濃度である、半導体装置の製造方法。
【請求項１４】
請求項２に記載の半導体装置の製造方法であって、
前記第１絶縁膜が窒化シリコン膜であり、前記第２絶縁膜が酸化シリコン膜である、半導体装置の製造方法。
【請求項１５】
請求項２に記載の半導体装置の製造方法であって、
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも厚い、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、ＭＩＳＦＥＴを有する半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入によりソース・ドレインの低濃度領域を形成し、ゲート電極の側壁上にサイドウォールスペーサを形成した後、イオン注入によりソース・ドレインの高濃度領域を形成することで、ＭＩＳＦＥＴを形成することができる。
【０００３】
特開平６−１８１２９３号公報（特許文献１）には、高電圧用トランジスタのサイドウォール絶縁膜の幅を通常トランジスタのサイドウォール絶縁膜の幅より広くすることにより、高電圧用トランジスタのドレインとソースのオフセット長を通常トランジスタのドレインとソースのオフセット長より長くする技術が記載されている。
【０００４】
また、特開２００６−２０３２２５号公報（特許文献２）には、高速動作が可能なＭＩＳＦＥＴは、ゲートサイドウォール層に自己整合された高濃度領域に金属シリサイド層を有し、高電圧駆動が可能なＭＩＳＦＥＴは、そのゲートサイドウォール層の幅よりも大きい幅を有するＬＤＤ部を有し、そのＬＤＤ部に接する高濃度領域に金属シリサイド層を有する技術が記載されている。
【０００５】
また、特開２００１−９３９８４号公報（特許文献３）には、サイドウォール１２３と厚いサイドウォール１１３とを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−１８１２９３号公報
【特許文献２】特開２００６−２０３２２５号公報
【特許文献３】特開２００１−９３９８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゲート電極の側壁上に側壁絶縁膜としてサイドウォールスペーサを形成してＭＩＳＦＥＴを形成する技術があるが、そのような半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の信頼性を向上させることが望まれる。若しくはその両方を実現することが望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体基板上に、第１ゲート電極および第２ゲート電極を覆うように、第１絶縁膜と前記第１絶縁膜とは異なる材料からなる第２絶縁膜とを順に形成する。それから、第２絶縁膜をエッチバックすることにより、第１ゲート電極の側壁に対応する第１絶縁膜の第１側面上に第１側壁絶縁膜を形成し、第２ゲート電極の側壁に対応する第２絶縁膜の第２側面上に第２側壁絶縁膜を形成する。それから、第１側壁絶縁膜を除去し、第２側壁絶縁膜を残してから、第２側壁絶縁膜および第１絶縁膜をエッチバックして、第１ゲート電極の側壁上に第１絶縁膜からなる第３側壁絶縁膜を形成し、第２ゲート電極の側壁上に第１絶縁膜からなる第４側壁絶縁膜を形成する。第３側壁絶縁膜の幅は、第４側壁絶縁膜の幅よりも小さい。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の信頼性を向上させることができる。若しくはその両方を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図２】一実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図３】一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】第１検討例の半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く第１検討例の半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く第１検討例の半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く第１検討例の半導体装置の製造工程中の要部断面図である。
【図３２】第２検討例の半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く第２検討例の半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く第２検討例の半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く第２検討例の半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く第２検討例の半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く第２検討例の半導体装置の製造工程中の要部断面図である。
【図３８】他の実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図３９】他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１５】
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図１および図２は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図３〜図２７は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【００１６】
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＵＢを用意（準備）する（図１のステップＳ１）。
【００１７】
半導体基板ＳＵＢは、低耐圧のＭＩＳＦＥＴＱ１が形成される領域である低耐圧ＭＩＳＦＥＴ形成領域１Ａと、中耐圧のＭＩＳＦＥＴＱ２が形成される領域である中耐圧ＭＩＳＦＥＴ形成領域１Ｂと、高耐圧のＭＩＳＦＥＴＱ３が形成される領域である高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを有している。図３においては、理解を簡単にするために、低耐圧ＭＩＳＦＥＴ形成領域１Ａ、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを互いに隣接して示しているが、半導体基板ＳＵＢにおける低耐圧ＭＩＳＦＥＴ形成領域１Ａ、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの位置関係（実際の位置関係）は、必要に応じて変更することができる。
【００１８】
なお、高耐圧のＭＩＳＦＥＴＱ３の動作電圧は、中耐圧のＭＩＳＦＥＴＱ２の動作電圧よりも高く、中耐圧のＭＩＳＦＥＴＱ２の動作電圧は、低耐圧のＭＩＳＦＥＴＱ１の動作電圧よりも高い。換言すれば、高耐圧のＭＩＳＦＥＴＱ３は、第１の電源電圧で動作するＭＩＳＦＥＴであり、中耐圧のＭＩＳＦＥＴＱ２は、この第１の電源電圧よりも低い第２の電源電圧で動作するＭＩＳＦＥＴであり、低耐圧のＭＩＳＦＥＴＱ１は、この第２の電源電圧よりも低い第３の電源電圧で動作するＭＩＳＦＥＴである。高耐圧のＭＩＳＦＥＴＱ３が動作する上記第１の電源電圧は、例えば５Ｖ程度であり、中耐圧のＭＩＳＦＥＴＱ２が動作する上記第２の電源電圧は、例えば３Ｖ程度であり、低耐圧のＭＩＳＦＥＴＱ１が動作する上記第３の電源電圧は、例えば１Ｖ程度である。後述するように、高耐圧のＭＩＳＦＥＴＱ３のゲート絶縁膜の厚みは、中耐圧のＭＩＳＦＥＴＱ２のゲート絶縁膜の厚みよりも厚く、中耐圧のＭＩＳＦＥＴＱ２のゲート絶縁膜の厚みは、低耐圧のＭＩＳＦＥＴＱ１のゲート絶縁膜の厚みよりも厚い。
【００１９】
次に、半導体基板ＳＵＢの主面に、例えばＳＴＩ（Shallow Trench Isolation）法などにより、絶縁体（溝に埋め込まれた絶縁体）からなる素子分離領域ＳＴを形成する（図１のステップＳ２）。
【００２０】
すなわち、エッチングなどにより半導体基板ＳＵＢの主面に素子分離溝（溝）ＳＴａを形成してから、酸化シリコン（例えばオゾンＴＥＯＳ（Tetraethoxysilane）酸化膜）などからなる絶縁膜を素子分離溝ＳＴａを埋めるように半導体基板ＳＵＢ上に形成する。それから、この絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨することで、素子分離溝ＳＴａの外部の不要な絶縁膜を除去し、かつ素子分離溝ＳＴａ内に絶縁膜を残すことにより、素子分離溝ＳＴａを埋める絶縁膜（絶縁体）からなる素子分離領域ＳＴを形成することができる。
【００２１】
素子分離領域ＳＴによって、半導体基板ＳＵＢの活性領域が規定される。低耐圧ＭＩＳＦＥＴ形成領域１Ａにおける素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ１が形成される。また、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ２が形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける素子分離領域ＳＴで規定された活性領域に、後述するようにしてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ３が形成される。
【００２２】
次に、図４に示されるように、半導体基板ＳＵＢの主面から所定の深さに渡ってｎ型ウエル（ｎ型半導体領域）ＮＷ１，ＮＷ２，ＮＷ３を形成する（図１のステップＳ３）。
【００２３】
ｎ型ウエルＮＷ１，ＮＷ２，ＮＷ３は、半導体基板ＳＵＢに、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。ｎ型ウエルＮＷ１は低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成され、ｎ型ウエルＮＷ２は中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成され、ｎ型ウエルＮＷ３は高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成される。
【００２４】
ｎ型ウエルＮＷ１を形成するためのイオン注入とｎ型ウエルＮＷ２を形成するためのイオン注入とｎ型ウエルＮＷ３を形成するためのイオン注入とは、同じイオン注入工程で行なえば工程数を低減できるが、異なるイオン注入工程として行なってもよい。
【００２５】
次に、半導体基板ＳＵＢの主面にゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３を形成する（図１のステップＳ４）。ゲート絶縁膜ＧＩ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおける半導体基板ＳＵＢの表面（すなわちｎ型ウエルＮＷ１の上面）に形成される。ゲート絶縁膜ＧＩ２は、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける半導体基板ＳＵＢの表面（すなわちｎ型ウエルＮＷ２の上面）に形成される。ゲート絶縁膜ＧＩ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＵＢの表面（すなわちｎ型ウエルＮＷ３の上面）に形成される。
【００２６】
ステップＳ４のゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３形成工程は、例えば、次（図５〜図７）のようにして行うことができる。
【００２７】
まず、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＵＢの表面を清浄化（洗浄）した後、図５に示されるように、半導体基板ＳＵＢの表面（ｎ型ウエルＮＷ１，ＮＷ２，ＮＷ３の表面も含む）に、酸化シリコン膜などからなる絶縁膜ＩＬ１を形成する。
【００２８】
絶縁膜ＩＬ１は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴのゲート絶縁膜ＧＩ３用の絶縁膜である。絶縁膜ＩＬ１は、例えば、熱酸化処理により形成することができるが、熱酸化膜形成後に熱酸化膜上にＣＶＤ膜（ＣＶＤ法で形成した酸化シリコン膜）を更に堆積して絶縁膜ＩＬ１を形成することもできる。
【００２９】
次に、フォトリソグラフィ法を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて絶縁膜ＩＬ１をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＩＬ１を除去し、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＩＬ１を残す。
【００３０】
次に、半導体基板ＳＵＢの熱酸化処理を行うことにより、半導体基板ＳＵＢの主面上に酸化シリコン膜を形成する。これにより、図６に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＵＢ上（すなわちｎ型ウエルＮＷ１，ＮＷ２上）に酸化シリコン膜（熱酸化膜）からなる絶縁膜ＩＬ２が形成されるとともに、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＩＬ１が厚くなる。
【００３１】
次に、フォトリソグラフィ法を用いて形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて絶縁膜ＩＬ２をエッチングすることにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＩＬ２を除去し、中耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＩＬ２と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＩＬ１とを残す。
【００３２】
次に、半導体基板ＳＵＢの熱酸化処理を行うことにより、半導体基板ＳＵＢの主面上に酸化シリコン膜を形成する。これにより、図７に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢ上（すなわちｎ型ウエルＮＷ１上）に酸化シリコン膜（熱酸化膜）からなる絶縁膜ＩＬ３が形成されるとともに、中耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＩＬ２と高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＩＬ１とが厚くなる。
【００３３】
高耐圧ＭＩＳＦＥＴ形成領域１Ｃの絶縁膜ＩＬ１は、絶縁膜ＩＬ２の形成時と絶縁膜ＩＬ３の形成時との両方で厚みが増加し、中耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＩＬ２は、絶縁膜ＩＬ３の形成時に厚みが増加する。このため、中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されている絶縁膜ＩＬ２の厚みは、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されている絶縁膜ＩＬ３の厚みよりも厚く、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されている絶縁膜ＩＬ１の厚みは、中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されている絶縁膜ＩＬ２の厚みよりも厚い状態になる。
【００３４】
低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成された絶縁膜ＩＬ３が、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成される低耐圧のＭＩＳＦＥＴＱ１用のゲート絶縁膜ＧＩ１となる。また、中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成された絶縁膜ＩＬ２が、中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成される中耐圧のＭＩＳＦＥＴＱ２用のゲート絶縁膜ＧＩ２となる。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成された絶縁膜ＩＬ１が、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成される高耐圧のＭＩＳＦＥＴＱ３用のゲート絶縁膜ＧＩ３となる。
【００３５】
このようにして、ステップＳ４のゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３形成工程が行われる。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおける半導体基板ＳＵＢの表面にゲート絶縁膜ＧＩ１が形成され、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける半導体基板ＳＵＢの表面にゲート絶縁膜ＧＩ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける半導体基板ＳＵＢの表面にゲート絶縁膜ＧＩ３が形成された状態が得られる。
【００３６】
中耐圧ＭＩＳＦＥＴ形成領域１Ｂのゲート絶縁膜ＧＩ２の厚みは、低耐圧ＭＩＳＦＥＴ形成領域１Ａのゲート絶縁膜ＧＩ１の厚みよりも厚く、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのゲート絶縁膜ＧＩ３の厚みは、中耐圧ＭＩＳＦＥＴ形成領域１Ｂのゲート絶縁膜ＧＩ２の厚みよりも厚い。ゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３の厚みの一例をあげると、ゲート絶縁膜ＧＩ１の厚みは、例えば２〜３ｎｍ程度とすることができ、ゲート絶縁膜ＧＩ２の厚みは、例えば５〜１０ｎｍ程度とすることができ、ゲート絶縁膜ＧＩ３の厚みは、例えば１０〜１５ｎｍ程度とすることができる。
【００３７】
中耐圧ＭＩＳＦＥＴ形成領域１Ｂのゲート絶縁膜ＧＩ２の厚みは、低耐圧ＭＩＳＦＥＴ形成領域１Ａのゲート絶縁膜ＧＩ１の厚みよりも厚いので、中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴＱ２の耐圧は、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるＭＩＳＦＥＴＱ１の耐圧よりも高くなる。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃのゲート絶縁膜ＧＩ３の厚みは、中耐圧ＭＩＳＦＥＴ形成領域１Ｂのゲート絶縁膜ＧＩ２の厚みよりも厚いので、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるＭＩＳＦＥＴＱ３の耐圧は、中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるＭＩＳＦＥＴＱ２の耐圧よりも高くなる。
【００３８】
次に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する（図１のステップＳ５）。ステップＳ５のゲート電極ＧＥ１，ＧＥ２，ＧＥ３形成工程は、例えば、次（図８および図９）のようにして行うことができる。
【００３９】
まず、図８に示されるように、半導体基板ＳＵＢの主面の全面上に（すなわちゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３上を含む領域上に）、例えば多結晶シリコン膜（ドープトポリシリコン膜）ＤＰのような導電性材料膜（導体膜、シリコン膜）を形成（堆積）する。この多結晶シリコン膜ＤＰは、成膜時または成膜後に不純物を導入して低抵抗の半導体膜（導電性材料膜）とされている。多結晶シリコン膜ＤＰの厚み（堆積膜厚）は、例えば１８０ｎｍ程度とすることができる。また、多結晶シリコン膜ＤＰは、成膜時にはアモルファスシリコン膜であったものを、成膜後の熱処理により多結晶シリコン膜に変えることもできる。
【００４０】
次に、図９に示されるように、多結晶シリコン膜ＤＰをフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する。ゲート電極ＧＥ１，ＧＥ２，ＧＥ３は、それぞれ、パターニングされた多結晶シリコン膜ＤＰからなる。
【００４１】
このうち、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＵＢ上（すなわちｎ型ウエルＮＷ１上）にゲート絶縁膜ＧＩ１を介して形成される。すなわち、ゲート電極ＧＥ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＵＢ（ｎ型ウエルＮＷ１）の表面のゲート絶縁膜ＧＩ１上に形成される。また、ゲート電極ＧＥ２は、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＵＢ上（すなわちｎ型ウエルＮＷ２上）にゲート絶縁膜ＧＩ２を介して形成される。すなわち、ゲート電極ＧＥ２は、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＵＢ（ｎ型ウエルＮＷ２）の表面のゲート絶縁膜ＧＩ２上に形成される。また、ゲート電極ＧＥ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＵＢ上（すなわちｎ型ウエルＮＷ３上）にゲート絶縁膜ＧＩ３を介して形成される。すなわち、ゲート電極ＧＥ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＵＢ（ｎ型ウエルＮＷ３）の表面のゲート絶縁膜ＧＩ３上に形成される。
【００４２】
このようにして、ステップＳ５のゲート電極ＧＥ１，ＧＥ２，ＧＥ３形成工程が行われる。
【００４３】
また、多結晶シリコン膜ＤＰをパターニングするためのドライエッチング、あるいはそのドライエッチングの後のウェットエッチングにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３で覆われていない領域のゲート絶縁膜ＧＩ１，ＧＩ２，ＧＩ３は除去され得る。
【００４４】
また、ここでは図示しないけれども、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおけるｎチャネル型ＭＩＳＦＥＴ形成予定領域には、パターニングされた多結晶シリコン膜ＤＰにより、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極が形成される。
【００４５】
また、本実施の形態では、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を多結晶シリコン膜ＤＰにより形成する場合について説明したが、他の形態として、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を金属膜または金属化合物膜により形成することもでき、その場合、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３は、いわゆるメタルゲート電極となる。
【００４６】
次に、図１０に示されるように、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＵＢ（ｎ型ウエルＮＷ２，ＮＷ３）に、ｐ型不純物をイオン注入することにより、エクステンション領域（ソース・ドレインエクステンション領域、ｐ−型半導体領域、ｐ型不純物拡散層）ＥＸ２，ＥＸ３を形成する（図１のステップＳ６）。ステップＳ６で行うエクステンション領域ＥＸ２，ＥＸ３を形成するためのイオン注入を、以下ではイオン注入ＩＭ１と称し、図１０では、このイオン注入ＩＭ１を矢印で模式的に示してある。
【００４７】
ステップＳ６では、低耐圧ＭＩＳＦＥＴ形成領域１Ａを覆いかつ中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを露出するフォトレジスト層ＰＲ１を、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢ上に形成してから、イオン注入ＩＭ１を行う。その後、フォトレジスト層ＰＲ１を除去する。イオン注入ＩＭ１において、低耐圧ＭＩＳＦＥＴ形成領域１Ａはフォトレジスト層ＰＲ１で覆われているため、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢにはイオン注入されない。このため、ステップＳ６では、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＵＢ（ｎ型ウエルＮＷ２，ＮＷ３）に対して、イオン注入ＩＭ１が行われることになる。
【００４８】
ステップＳ６のイオン注入ＩＭ１の際、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ２，ＧＥ３はマスク（イオン注入阻止マスク）として機能することができる。これにより、半導体基板ＳＵＢ（ｎ型ウエルＮＷ２）におけるゲート電極ＧＥ２，ＧＥ３の直下の領域では、イオン注入ＩＭ１の際に不純物の注入が防止される。
【００４９】
このため、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいては、半導体基板ＳＵＢ（ｎ型ウエルＮＷ２）におけるゲート電極ＧＥ２の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物がイオン注入されることにより、エクステンション領域ＥＸ２が形成される。従って、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２の側壁に整合（自己整合）して形成される。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいては、半導体基板ＳＵＢ（ｎ型ウエルＮＷ３）におけるゲート電極ＧＥ３の両側の領域に、ホウ素（Ｂ）などのｐ型の不純物がイオン注入されることにより、エクステンション領域が形成される。従って、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、エクステンション領域ＥＸ３は、ゲート電極ＧＥ３の側壁に整合（自己整合）して形成される。また、イオン注入ＩＭ１において、ゲート電極ＧＥ２，ＧＥ３（を構成するシリコン膜）にもｐ型の不純物がイオン注入され得る。
【００５０】
エクステンション領域ＥＸ２は、後で形成するソース・ドレイン領域ＳＤ２と同じ導電型（ここではｐ型）の半導体領域であるが、ソース・ドレイン領域ＳＤ２よりも不純物濃度が低く、かつ、エクステンション領域ＥＸ２の深さ（接合深さ）は、後で形成されるソース・ドレイン領域ＳＤ２の深さ（接合深さ）よりも浅い。また、エクステンション領域ＥＸ３は、後で形成するソース・ドレイン領域ＳＤ３と同じ導電型（ここではｐ型）の半導体領域であるが、ソース・ドレイン領域ＳＤ３よりも不純物濃度が低く、かつ、エクステンション領域ＥＸ３の深さ（接合深さ）は、後で形成されるソース・ドレイン領域ＳＤ３の深さ（接合深さ）よりも浅い。
【００５１】
また、本実施の形態では、中耐圧ＭＩＳＦＥＴ形成領域１Ｂのエクステンション領域ＥＸ２と高耐圧ＭＩＳＦＥＴ形成領域１Ｃのエクステンション領域ＥＸ３とを、同じイオン注入工程により形成している。他の形態として、中耐圧ＭＩＳＦＥＴ形成領域１Ｂのエクステンション領域ＥＸ２と高耐圧ＭＩＳＦＥＴ形成領域１Ｃのエクステンション領域ＥＸ３とを、異なるイオン注入工程により形成することもできる。
【００５２】
イオン注入ＩＭ１の後、上記フォトレジスト層ＰＲ１は除去される。
【００５３】
次に、図１１に示されるように、半導体基板ＳＵＢの主面上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を覆うように、絶縁膜ＩＬ４を形成する（図１のステップＳ７）。
【００５４】
絶縁膜ＩＬ４は、低耐圧のｎチャネル型ＭＩＳＦＥＴのオフセットスペーサ用の絶縁膜である。絶縁膜ＩＬ４は、例えば酸化シリコン膜からなり、その形成膜厚は、例えば３〜５ｎｍ程度とすることができる。絶縁膜ＩＬ４は、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の上面および側壁上と、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３で覆われていない部分の半導体基板ＳＵＢ（ｎ型ウエルＮＷ１，ＮＷ２，ＮＷ３）上とに、形成される。絶縁膜ＩＬ４は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。
【００５５】
次に、図示はしないけれども、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおけるｎチャネル型ＭＩＳＦＥＴ形成予定領域に、ｎ−型のエクステンション領域を形成するためのイオン注入（ｎ型不純物のイオン注入）を行う。この際、低耐圧ＭＩＳＦＥＴ形成領域１Ａのｐチャネル型ＭＩＳＦＥＴ形成予定領域と、中耐圧ＭＩＳＦＥＴ形成領域１Ｂと、高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを覆い、かつ低耐圧ＭＩＳＦＥＴ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴ形成予定領域を露出するフォトレジスト層（図示せず）を、半導体基板ＳＵＢ上に形成してから、イオン注入を行う。その後、そのフォトレジスト層を除去する。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおけるｎチャネル型ＭＩＳＦＥＴ形成予定領域において、半導体基板ＳＵＢ（ｐ型ウエル）におけるｎチャネル型ＭＩＳＦＥＴ用のゲート電極の両側の領域に、ｎ型の不純物がイオン注入されることにより、ｎ−型のエクステンション領域（図示せず）が形成される。この際、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極とその側壁上の絶縁膜ＩＬ４とがマスク（イオン注入阻止マスク）として機能することができる。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおけるｎチャネル型ＭＩＳＦＥＴ形成予定領域において、ｎ−型のエクステンション領域は、ｎチャネル型ＭＩＳＦＥＴ用のゲート電極の側壁上の絶縁膜ＩＬ４の側面に整合（自己整合）して形成される。
【００５６】
次に、図１２に示されるように、半導体基板ＳＵＢの主面上に、すなわち絶縁膜ＩＬ４上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を覆うように、絶縁膜ＩＬ５を形成する（図１のステップＳ８）。
【００５７】
絶縁膜ＩＬ５は、低耐圧のｐチャネル型ＭＩＳＦＥＴのオフセットスペーサ用の絶縁膜である。絶縁膜ＩＬ５は、例えば窒化シリコン膜からなり、その形成膜厚は、例えば５〜１０ｎｍ程度とすることができる。絶縁膜ＩＬ５は、例えばＣＶＤ法などを用いて形成することができる。
【００５８】
次に、図１３に示されるように、絶縁膜ＩＬ５，ＩＬ４をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などによりエッチバック（異方性エッチング）することによって、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に絶縁膜ＩＬ５，ＩＬ４を残し、他の領域の絶縁膜ＩＬ５，ＩＬ４を除去する。これにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に残存する絶縁膜ＩＬ５，ＩＬ４からなるオフセットスペーサ（側壁絶縁膜）ＳＰが形成される（図１のステップＳ９）。
【００５９】
図１３には、絶縁膜ＩＬ５，ＩＬ４をエッチバックすることによって、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ４，ＩＬ５を残し、他の領域（ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の上面上およびゲート電極ＧＥ１，ＧＥ２，ＧＥ３で覆われていない部分の半導体基板ＳＵＢ上）の絶縁膜ＩＬ５，ＩＬ４を除去した場合が示されている。この場合、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に、側壁絶縁膜として、絶縁膜ＩＬ４と絶縁膜ＩＬ５との積層膜からなるオフセットスペーサＳＰが形成される。
【００６０】
ここで、図１３と同様、図１４も、ステップＳ９を行った段階を示す断面図である。但し、図１４には、ステップＳ９において、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上以外の絶縁膜ＩＬ５は除去される（すなわちゲート電極ＧＥ１，ＧＥ２，ＧＥ３で覆われていない部分の半導体基板ＳＵＢの上面上の絶縁膜ＩＬ５は除去される）が、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３で覆われていない部分の半導体基板ＳＵＢの上面上に絶縁膜ＩＬ４が層状に残存する場合が示されている。すなわち、ステップＳ９でゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上以外の絶縁膜ＩＬ５が除去される点は、図１３と図１４とで共通であるが、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３で覆われていない部分の半導体基板ＳＵＢの上面上に絶縁膜ＩＬ４が層状に残存する（図１４の場合に対応）か、残存しない（図１３の場合に対応）かが、図１３と図１４とで相違している。本実施の形態では、図１３の場合も、図１４の場合も、許容することができる。図１３の場合と、図１４の場合とで、ステップＳ９以降の工程は、基本的には同じである。このため、図１５以降は、図１３のように絶縁膜ＩＬ４を除去したものとして図面を作成しているが、図１５以降においても、図１４のように絶縁膜ＩＬ４を層状に残存させていてもよい（但し、後述のサリサイド工程において、露出する絶縁膜ＩＬ４は除去され得る）。
【００６１】
次に、図１５に示されるように、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおけるｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板ＳＵＢ（ｎ型ウエルＮＷ１）に、ｐ型不純物をイオン注入することにより、エクステンション領域（ソース・ドレインエクステンション領域、ｐ−型半導体領域、ｐ型不純物拡散層）ＥＸ１を形成する（図１のステップＳ１０）。このエクステンション領域ＥＸ１を形成するためのイオン注入を、以下ではイオン注入ＩＭ２と称し、図１５では、イオン注入ＩＭ２を矢印で模式的に示してある。
【００６２】
ステップＳ１０では、低耐圧ＭＩＳＦＥＴ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴ形成予定領域と、中耐圧ＭＩＳＦＥＴ形成領域１Ｂと、高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを覆い、かつ低耐圧ＭＩＳＦＥＴ形成領域１Ａのｐチャネル型ＭＩＳＦＥＴ形成予定領域を露出するフォトレジスト層ＰＲ２を、半導体基板ＳＵＢ上に形成してから、イオン注入ＩＭ２を行う。その後、フォトレジスト層ＰＲ２を除去する。イオン注入ＩＭ２において、低耐圧ＭＩＳＦＥＴ形成領域１Ａのｎチャネル型ＭＩＳＦＥＴ形成予定領域と、中耐圧ＭＩＳＦＥＴ形成領域１Ｂと、高耐圧ＭＩＳＦＥＴ形成領域１Ｃとは、フォトレジスト層ＰＲ１で覆われているため、これらの領域の半導体基板ＳＵＢにはイオン注入されない。このため、ステップＳ６では、低耐圧ＭＩＳＦＥＴ形成領域１Ａのｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板ＳＵＢ（ｎ型ウエルＮＷ１）に対して、イオン注入ＩＭ２が行われることになる。
【００６３】
ステップＳ１０のイオン注入ＩＭ２の際、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおけるｐチャネル型ＭＩＳＦＥＴ形成予定領域において、ゲート電極ＧＥ１とその側壁上のオフセットスペーサＳＰとが、マスク（イオン注入阻止マスク）として機能することができる。これにより、半導体基板ＳＵＢ（ｎ型ウエルＮＷ１）におけるゲート電極ＧＥ１およびその側壁上のオフセットスペーサＳＰの直下の領域では、イオン注入ＩＭ２の際に不純物の注入が防止される。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおけるｐチャネル型ＭＩＳＦＥＴ形成予定領域においては、半導体基板ＳＵＢ（ｎ型ウエルＮＷ１）におけるゲート電極ＧＥ１およびその側壁上のオフセットスペーサＳＰの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物がイオン注入されることにより、エクステンション領域ＥＸ１が形成される。従って、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、エクステンション領域ＥＸ１は、ゲート電極ＧＥ１の側壁上のオフセットスペーサＳＰの側面に整合（自己整合）して形成される。また、イオン注入ＩＭ２において、ゲート電極ＧＥ１（を構成するシリコン膜）にもｐ型の不純物がイオン注入され得る。
【００６４】
エクステンション領域ＥＸ１は、後で形成するソース・ドレイン領域ＳＤ１と同じ導電型（ここではｐ型）の半導体領域であるが、ソース・ドレイン領域ＳＤ１よりも不純物濃度が低く、かつ、エクステンション領域ＥＸ１の深さ（接合深さ）は、後で形成されるソース・ドレイン領域ＳＤ１の深さ（接合深さ）よりも浅い。
【００６５】
イオン注入ＩＭ２の後、上記フォトレジスト層ＰＲ２は除去される。
【００６６】
なお、本実施の形態では、低耐圧のＭＩＳＦＥＴのエクステンション領域（ＥＸ１など）を形成するのに、ゲート電極（ＧＥ１など）の側壁上にオフセットスペーサを形成する場合について説明した。他の形態として、エクステンション領域（ＥＸ１など）を形成するのにゲート電極（ＧＥ１など）の側壁上にオフセットスペーサを形成する必要が無い場合は、ステップＳ７（絶縁膜ＩＬ４形成工程）、ステップＳ８（絶縁膜ＩＬ５形成工程）およびステップＳ９（絶縁膜ＩＬ５，ＩＬ４エッチバック工程）を省略することもできる。
【００６７】
次に、図１６に示されるように、半導体基板ＳＵＢの主面上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびその側壁上のオフセットスペーサＳＰを覆うように、絶縁膜ＩＬ６を形成する（図２のステップＳ１１）。
【００６８】
絶縁膜ＩＬ６は、ゲート電極ＧＥ１、ＧＥ２，ＧＥ３の側壁上に形成すべき後述のサイドウォールスペーサＳＷ２用の絶縁膜であり、好ましくは単層の絶縁膜である。絶縁膜ＩＬ６は、酸化シリコン膜または窒化シリコン膜であることがより好ましく、窒化シリコン膜であれば更に好ましい。絶縁膜ＩＬ６の形成膜厚（堆積膜厚）Ｔ３は、例えば３０〜５０ｎｍ程度とすることができる。絶縁膜ＩＬ６の形成膜厚Ｔ３は、後で形成すべきサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅（Ｔ１ａ，Ｔ１ｂ）を考慮して、設定する。絶縁膜ＩＬ６は、例えばＣＶＤ法などを用いて形成することができる。
【００６９】
次に、図１７に示されるように、半導体基板ＳＵＢの主面上に、すなわち絶縁膜ＩＬ６上に、絶縁膜ＩＬ７を形成する（図２のステップＳ１２）。
【００７０】
絶縁膜ＩＬ７は、ゲート電極ＧＥ１、ＧＥ２，ＧＥ３の側壁上に形成すべき後述のサイドウォールスペーサＳＷ２の幅を制御するための絶縁膜である。絶縁膜ＩＬ７は、好ましくは単層の絶縁膜であり、絶縁膜ＩＬ６とは異なる材料からなる。絶縁膜ＩＬ６が窒化シリコン膜の場合は、絶縁膜ＩＬ７は酸化シリコン膜が好ましく、絶縁膜ＩＬ６が酸化シリコン膜の場合は、絶縁膜ＩＬ７は窒化シリコン膜が好ましい。ステップＳ１２における絶縁膜ＩＬ７の形成膜厚Ｔ４は、ステップＳ１１における絶縁膜ＩＬ６の形成膜厚Ｔ３よりも小さい（薄い）ことが、より好ましい。絶縁膜ＩＬ７の形成膜厚（堆積膜厚）Ｔ４は、例えば１０〜３０ｎｍ程度とすることができる。絶縁膜ＩＬ７の形成膜厚Ｔ４は、後で形成すべきサイドウォールスペーサＳＷ２ｃの幅（Ｔ１ｃ）とサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅（Ｔ１ａ，Ｔ１ｂ）との差を考慮して、設定する。絶縁膜ＩＬ７は、例えばＣＶＤ法などを用いて形成することができる。
【００７１】
ステップＳ１１，Ｓ１２を行うことで、絶縁膜ＩＬ６と絶縁膜ＩＬ６上の絶縁膜ＩＬ７との積層膜が、半導体基板ＳＵＢ上に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびその側壁上のオフセットスペーサＳＰを覆うように、形成された状態となる。
【００７２】
次に、図１８に示されるように、異方性エッチング技術により、絶縁膜ＩＬ７をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、絶縁膜ＩＬ６の側面（側壁）ＩＬ６ａ上に、側壁絶縁膜としてサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ１を形成する（図２のステップＳ１３）。
【００７３】
ここで、絶縁膜ＩＬ６の側面ＩＬ６ａは、絶縁膜ＩＬ６の表面のうち、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁に対応する側面である。
【００７４】
ステップＳ１１で、絶縁膜ＩＬ６は、半導体基板ＳＵＢ上にゲート電極ＧＥ１，ＧＥ２，ＧＥ３を覆うように形成されているので、絶縁膜ＩＬ６は、下地の凹凸形状を反映し、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３に対してコンフォーマルに形成される。このため、絶縁膜ＩＬ６には、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁に対応する側面（側壁）ＩＬ６ａが形成される。すなわち、絶縁膜ＩＬ６における各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を覆う部分では、絶縁膜ＩＬ６の表面が凸状になり、その凸状部の側面が、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁に対応する側面ＩＬ６ａである。絶縁膜ＩＬ６の側面ＩＬ６ａは、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁から、絶縁膜ＩＬ６の厚みの分だけ（オフセットスペーサＳＰを形成している場合は絶縁膜ＩＬ６の厚みとオフセットスペーサＳＰの厚みの合計の分だけ）、ゲート長方向に離れた位置に形成されている。絶縁膜ＩＬ６の側面ＩＬ６ａは、対応するゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁に対して、概ね平行であるが、側面ＩＬ６ａの上部は丸みを帯びる場合もある。
【００７５】
ステップＳ１３を行うと、絶縁膜ＩＬ６の側面ＩＬ６ａ上に、サイドウォールスペーサＳＷ１が形成されている状態となるが、これを別の見方をすると、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に、絶縁膜ＩＬ６を介して（オフセットスペーサＳＰを形成している場合はオフセットスペーサＳＰおよび絶縁膜ＩＬ６を介して）、サイドウォールスペーサＳＷ１が形成された状態となる。
【００７６】
ステップＳ１３では、絶縁膜ＩＬ６の側面ＩＬ６ａ上に、絶縁膜ＩＬ７をサイドウォールスペーサＳＷ１として残し、他の領域の絶縁膜ＩＬ７を除去する。このため、ステップＳ１３を行うと、絶縁膜ＩＬ６の側面ＩＬ６ａ上に絶縁膜ＩＬ７が局所的に残存してサイドウォールスペーサＳＷ１となり、サイドウォールスペーサＳＷ１で覆われた部分以外の絶縁膜ＩＬ６は露出された状態となる。
【００７７】
なお、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ゲート電極ＧＥ１の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成されたサイドウォールスペーサＳＷ１を、以下ではサイドウォールスペーサＳＷ１ａと称することとする。また、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、ゲート電極ＧＥ２の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成されたサイドウォールスペーサＳＷ１を、以下ではサイドウォールスペーサＳＷ１ｂと称することとする。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ３の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成されたサイドウォールスペーサＳＷ１を、以下ではサイドウォールスペーサＳＷ１ｃと称することとする。
【００７８】
ステップＳ１３では、絶縁膜ＩＬ６のエッチング速度よりも絶縁膜ＩＬ７のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチバックを行うことが好ましい。換言すれば、ステップＳ１３では、絶縁膜ＩＬ７のエッチング速度よりも絶縁膜ＩＬ６のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチバックを行うことが好ましい。つまり、ステップＳ１３では、絶縁膜ＩＬ７よりも絶縁膜ＩＬ６がエッチングされにくいようなエッチング条件で、エッチバックを行うことが好ましい。これにより、ステップＳ１３では、絶縁膜ＩＬ６をエッチングストッパとして機能させることができる。このため、ステップＳ１３において絶縁膜ＩＬ６がエッチングされるのを抑制または防止することができる。
【００７９】
ステップＳ１３では、絶縁膜ＩＬ６と絶縁膜ＩＬ７とのエッチング速度を異ならせる必要がある。また、後述のステップＳ１４でも、絶縁膜ＩＬ６と絶縁膜ＩＬ７（サイドウォールスペーサＳＷ１）とのエッチング速度を異ならせる必要がある。このため、絶縁膜ＩＬ６と絶縁膜ＩＬ７とは、互いに異なる材料で形成する。
【００８０】
また、ステップＳ１３および後述のステップＳ１４では、絶縁膜ＩＬ７をエッチングできかつ絶縁膜ＩＬ６はできるだけエッチングされないようなエッチング条件を採用することが好ましい。このため、絶縁膜ＩＬ７は、絶縁膜ＩＬ６に対してエッチング選択比を高くすることができる材料を選択することが好ましい。この観点で、絶縁膜ＩＬ６および絶縁膜ＩＬ７の一方を酸化シリコン膜とし、絶縁膜ＩＬ６および絶縁膜ＩＬ７の他方を窒化シリコン膜とすることは好適である。
【００８１】
ステップＳ１３の絶縁膜ＩＬ７のエッチバック工程について、絶縁膜ＩＬ７が酸化シリコン膜で絶縁膜ＩＬ６が窒化シリコン膜の場合のエッチングガスの一例をあげると、次の通りである。すなわち、例えば、Ｃ４Ｆ８ガス、Ｏ２ガスおよびＡｒガスの混合ガスなどを用いることができる。
【００８２】
次に、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１ＢのサイドウォールスペーサＳＷ１（すなわちサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ）を除去し、高耐圧ＭＩＳＦＥＴ形成領域１ＣのサイドウォールスペーサＳＷ１（すなわちサイドウォールスペーサＳＷ１ｃ）を残す（図２のステップＳ１４）。
【００８３】
ステップＳ１４は、次のようにして行うことができる。すなわち、図１９に示されるように、まず、高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、かつ低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂを露出するフォトレジスト層（マスク層）ＰＲ３を、半導体基板ＳＵＢ上に形成する。それから、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されているサイドウォールスペーサＳＷ１（すなわちサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ）を、エッチングにより除去する。その後、図２０に示されるように、フォトレジスト層ＰＲ３を除去する。このようにして、ステップＳ１４が行われ、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１ＢのサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂが除去される。
【００８４】
ステップＳ１４では、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１ＢのサイドウォールスペーサＳＷ１（ＳＷ１ａ，ＳＷ１ｂ）が露出され、かつ、高耐圧ＭＩＳＦＥＴ形成領域１ＣのサイドウォールスペーサＳＷ１（ＳＷ１ｃ）が露出しない（すなわちフォトレジスト層ＰＲ３で覆われた）状態で、エッチングを行う。このため、ステップＳ１４のエッチングでは、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１ＢのサイドウォールスペーサＳＷ１（ＳＷ１ａ，ＳＷ１ｂ）は除去されるが、高耐圧ＭＩＳＦＥＴ形成領域１ＣのサイドウォールスペーサＳＷ１（ＳＷ１ｃ）は除去されずに残存する。
【００８５】
ステップＳ１４では、絶縁膜ＩＬ６のエッチング速度よりもサイドウォールスペーサＳＷ１のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１４では、サイドウォールスペーサＳＷ１のエッチング速度よりも絶縁膜ＩＬ６のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１４では、サイドウォールスペーサＳＷ１よりも絶縁膜ＩＬ６がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１４において絶縁膜ＩＬ６がエッチングされるのを抑制または防止することができる。
【００８６】
また、ステップＳ１４では、絶縁膜ＩＬ６がエッチングされるのをできるだけ抑制しながら、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去することが望ましい。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂの絶縁膜ＩＬ６の厚みが、ステップＳ１４のエッチングによって減少するのを抑制または防止でき、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける絶縁膜ＩＬ６の厚みと、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける絶縁膜ＩＬ６の厚みとに差が生じるのを抑制または防止できる。この観点で、ステップＳ１４のエッチングは、ウェットエッチングが好ましく、これにより、絶縁膜ＩＬ６がエッチングされるのをできるだけ抑制しながら、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを的確に除去できるようになる。また、酸化シリコン膜と窒化シリコン膜とは、ウェットエッチングを採用すれば、高選択比のエッチングを容易に実現できる。このため、絶縁膜ＩＬ６および絶縁膜ＩＬ７の一方を酸化シリコン膜とし、絶縁膜ＩＬ６および絶縁膜ＩＬ７の他方を窒化シリコン膜とし、ステップＳ１４のエッチングにウェットエッチングを用いれば、より好ましい。絶縁膜ＩＬ６を窒化シリコン膜とし、絶縁膜ＩＬ７を酸化シリコン膜とした場合、ステップＳ１４では、例えばフッ酸（緩衝フッ酸）を用いたウェットエッチングを好適に用いることができる。
【００８７】
また、上記ステップＳ１３は、サイドウォールスペーサＳＷ１を形成できるように異方性のエッチングが必要なので、ドライエッチングを行う。また、後述のステップＳ１５は、サイドウォールスペーサＳＷ２を形成できるように異方性のエッチング（但しサイドエッチングも生じる）が必要なので、ドライエッチングを行う。一方、ステップＳ１４は、露出している絶縁膜ＩＬ６のエッチングを抑制しながら、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ全体を除去するため、等方性のエッチングが好ましく、ウェットエッチングが特に好ましい。
【００８８】
次に、図２１および図２２に示されるように、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６をエッチバック（エッチング、ドライエッチング）することにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に側壁絶縁膜としてサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ２を形成する（図２のステップＳ１５）。
【００８９】
ステップＳ１５のエッチバックは、異方性のエッチングを行うが、異方性のエッチングだけでなく、サイドエッチング（等方性のエッチング）も生じるように、エッチング条件を調整する。すなわち、ステップＳ１５では、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６は、異方性エッチングされるとともに、サイドエッチングされるようにする。異方性エッチングとサイドエッチングとのバランスは、エッチングに用いるガスの種類と流量比などにより、制御することができる。
【００９０】
このため、ステップＳ１５では、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６が異方性エッチングされることで、半導体基板ＳＵＢの主面に略垂直な方向で見たときの絶縁膜ＩＬ６の厚みが減少する。それとともに、ステップＳ１５では、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６がサイドエッチングされることで、ゲート電極（ＧＥ１，ＧＥ２，ＧＥ３）のゲート長方向に略平行な方向で見たときのサイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６の厚みも減少する。
【００９１】
ステップＳ１５では、サイドウォールスペーサＳＷ１ｃが除去され、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に絶縁膜ＩＬ６が残存してサイドウォールスペーサＳＷ２となり、他の領域の絶縁膜ＩＬ６は除去される。これにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に残存する絶縁膜ＩＬ６により、サイドウォールスペーサＳＷ２が形成される。ステップＳ１５では、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に残存してサイドウォールスペーサＳＷ２となる部分以外の絶縁膜ＩＬ６は除去される。
【００９２】
また、ステップＳ１５では、サイドウォールスペーサＳＷ１ｃが残存しないように、サイドウォールスペーサＳＷ１ｃ全体が除去されることが好ましい。これにより、ステップＳ１５の終了後、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上には、残存する絶縁膜ＩＬ６からなるサイドウォールスペーサＳＷ２が形成されているが、サイドウォールスペーサＳＷ１は形成されていない（残存していない）状態になる。すなわち、ステップＳ１５の終了後にゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に形成されているサイドウォールスペーサＳＷ２は、絶縁膜ＩＬ６とサイドウォールスペーサＳＷ１の残存部とで形成されるのではなく、絶縁膜ＩＬ６の単層で形成されることになる。
【００９３】
ステップＳ１５では、サイドウォールスペーサＳＷ１ｃ（絶縁膜ＩＬ７）と絶縁膜ＩＬ６との両方がエッチングされるような条件（エッチング条件）で、エッチバックを行う。ステップＳ１５のエッチバック工程について、絶縁膜ＩＬ７（サイドウォールスペーサＳＷ１ｃ）が酸化シリコン膜で絶縁膜ＩＬ６が窒化シリコン膜の場合のエッチングガスの一例をあげると、次の通りである。すなわち、例えば、ＣＦ４ガスおよびＡｒガスの混合ガスなどを用いることができる。
【００９４】
ここで、図２１は、ステップＳ１５のエッチングの途中の段階が示されており、具体的には、ステップＳ１５のエッチング工程中にサイドウォールスペーサＳＷ１ｃ全体が除去された直後の段階が示されている。また、図２１は、図２０の段階の後、ステップＳ１５のエッチングを更に継続し、ステップＳ１５のエッチングを終了した直後の段階が示されている。
【００９５】
ステップＳ１５のエッチング工程では、サイドウォールスペーサＳＷ１ｃ全体が除去された段階で、図２１のように、半導体基板ＳＵＢ上に絶縁膜ＩＬ６が層状に残存していることが好ましい。そして、ステップＳ１５のエッチング工程において、サイドウォールスペーサＳＷ１ｃ全体が除去された後、エッチングを継続して半導体基板ＳＵＢ上に絶縁膜ＩＬ６が層状に残存しないようにすることが好ましい。すなわち、サイドウォールスペーサＳＷ２となる部分以外の絶縁膜ＩＬ６が除去されるようにする。
【００９６】
ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上にオフセットスペーサＳＰを形成していた場合には、サイドウォールスペーサＳＷ２は、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に、オフセットスペーサＳＰを介して形成される。
【００９７】
サイドウォールスペーサＳＷ２のうち、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷ２を、以下ではサイドウォールスペーサＳＷ２ａと称することとする。また、サイドウォールスペーサＳＷ２のうち、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷ２を、以下ではサイドウォールスペーサＳＷ２ｂと称することとする。また、サイドウォールスペーサＳＷ２のうち、ゲート電極ＧＥ３の側壁上に形成されたサイドウォールスペーサＳＷ２を、以下ではサイドウォールスペーサＳＷ２ｃと称することとする。
【００９８】
サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃは、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａおよびサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂよりも大きい（すなわちＴ１ｃ＞Ｔ１ａかつＴ１ｃ＞Ｔ１ｂ）。換言すれば、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａはサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さく（Ｔ１ａ＜Ｔ１ｃ）、かつ、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂはサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さい（Ｔ１ｂ＜Ｔ１ｃ）。サイドウォールスペーサＳＷ２ａの幅Ｔ１ａとサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂとは、ほぼ同じである（すなわちＴ１ａ＝Ｔ１ｂ）。
【００９９】
ここで、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａは、サイドウォールスペーサＳＷ２ａの側面のうち、ゲート電極ＧＥ１の側壁に対向（隣接）する側の側面（サイドウォールスペーサＳＷ２ａの側面）と、それとは反対側の側面（サイドウォールスペーサＳＷ２ａの側面）との間の距離（ゲート電極ＧＥ１のゲート長方向に平行な方向で測った距離）に対応している。すなわち、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａは、ゲート電極ＧＥ１の側壁下部上において、ゲート電極ＧＥ１のゲート長方向に平行な方向に測ったときのサイドウォールスペーサＳＷ２ａの寸法（幅）に対応している。
【０１００】
また、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂは、サイドウォールスペーサＳＷ２ｂの側面のうち、ゲート電極ＧＥ２の側壁に対向（隣接）する側の側面（サイドウォールスペーサＳＷ２ｂの側面）と、それとは反対側の側面（サイドウォールスペーサＳＷ２ｂの側面）との間の距離（ゲート電極ＧＥ２のゲート長方向に平行な方向で測った距離）に対応している。すなわち、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂは、ゲート電極ＧＥ２の側壁下部上において、ゲート電極ＧＥ２のゲート長方向に平行な方向に測ったときのサイドウォールスペーサＳＷ２ｂの寸法（幅）に対応している。
【０１０１】
また、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃは、サイドウォールスペーサＳＷ２ｃの側面のうち、ゲート電極ＧＥ３の側壁に対向（隣接）する側の側面（サイドウォールスペーサＳＷ２ｃの側面）と、それとは反対側の側面（サイドウォールスペーサＳＷ２ｃの側面）との間の距離（ゲート電極ＧＥ３のゲート長方向に平行な方向で測った距離）に対応している。すなわち、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃは、ゲート電極ＧＥ３の側壁下部上において、ゲート電極ＧＥ３のゲート長方向に平行な方向に測ったときのサイドウォールスペーサＳＷ２ｃの寸法（幅）に対応している。
【０１０２】
サイドウォールスペーサＳＷ２ａの幅Ｔ１ａは、サイドウォールスペーサＳＷ２ａの厚み（ゲート電極ＧＥ１の側壁上での厚み）とみなすこともできる。また、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂは、サイドウォールスペーサＳＷ２ｂの厚み（ゲート電極ＧＥ２の側壁上での厚み）とみなすこともできる。また、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃは、サイドウォールスペーサＳＷ２ｃの厚み（ゲート電極ＧＥ２の側壁上での厚み）とみなすこともできる。
【０１０３】
サイドウォールスペーサＳＷ２ａの幅Ｔ１ａおよびサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂが、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さくなる（すなわちＴ１ａ＜Ｔ１ｃかつＴ１ｂ＜Ｔ１ｃとなる）理由について、以下に説明する。
【０１０４】
ステップＳ１５のエッチングでは、異方性のエッチングだけでなく、サイドエッチングも生じる。しかしながら、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサＳＷ１ｃが形成されているため、サイドエッチングされるのは主としてサイドウォールスペーサＳＷ１ｃであり、サイドウォールスペーサＳＷ１ｃ全体が除去されるまでは、絶縁膜ＩＬ６の側面ＩＬ６ａはサイドエッチングされない。つまり、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、ステップＳ１５のエッチングの全期間のうち、サイドウォールスペーサＳＷ１ｃが除去されて絶縁膜ＩＬ６の側面ＩＬ６ａが露出してから後の期間だけ、絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされることになる。
【０１０５】
一方、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサＳＷ１が形成されていない状態（既にサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去した状態）でステップＳ１５のエッチングを開始する。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、ステップＳ１５のエッチングの全期間で、絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされることになる。
【０１０６】
このため、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに比べて、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂの方が、絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされる時間が長くなる。絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされる場合、サイドエッチングされる時間が長くなるほど、サイドエッチング量（サイドエッチングされる厚み）は大きくなり、ゲート電極の側壁上での絶縁膜ＩＬ６の厚みは薄くなる。
【０１０７】
従って、ステップＳ１５のエッチングを終了した段階で、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいてゲート電極ＧＥ３の側壁上に残存する絶縁膜ＩＬ６の厚みよりも、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいてゲート電極ＧＥ１，ＧＥ２の側壁上に残存する絶縁膜ＩＬ６の厚みの方が小さく（薄く）なる。すなわち、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅Ｔ１ａ，Ｔ１ｂが小さくなる（Ｔ１ｃ＞Ｔ１ａかつＴ１ｃ＞Ｔ１ｂとなる）のである。
【０１０８】
このように、本実施の形態では、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサＳＷ１ｃを残し、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂでは絶縁膜ＩＬ６の側面ＩＬ６ａ上からサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去した状態で、ステップＳ１５のエッチングを行う。高耐圧ＭＩＳＦＥＴ形成領域１ＣではサイドウォールスペーサＳＷ１ｃが絶縁膜ＩＬ６のサイドエッチングの防止膜として機能できるため、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂに比べて、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの方が、絶縁膜ＩＬ６のサイドエッチング時間を短くして絶縁膜ＩＬ６のサイドエッチング量を少なくすることができる。この絶縁膜ＩＬ６のサイドエッチング量の違いにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂよりも、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの方が、ゲート電極の側壁上での絶縁膜ＩＬ６の厚みが薄くなり、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃを、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅Ｔ１ａ，Ｔ１ｂよりも大きくすることができる。
【０１０９】
このようにしてサイドウォールスペーサＳＷ２（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）が形成される。
【０１１０】
ここで、サイドウォールスペーサＳＷ２は、ＬＤＤ（Lightly doped Drain）構造における低不純物濃度のエクステンション領域（ここではエクステンション領域ＥＸ１、ＥＸ２，ＥＸ３）を形成した後にゲート電極（ここではゲート電極ＧＥ１，ＧＥ２，ＧＥ３）の側壁上に形成されたものである。そして、サイドウォールスペーサＳＷ２は、ＬＤＤ構造における高不純物濃度のソース・ドレイン領域（ここでは後述のソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３）を形成するためのイオン注入工程の前に形成されて、そのイオン注入工程で、イオン注入阻止マスクとして機能するものである。
【０１１１】
次に、図２３に示されるように、ｎ＋型半導体領域（ｎ型不純物拡散層）であるソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３を形成する（図２のステップＳ１６）。
【０１１２】
ソース・ドレイン領域ＳＤ１は、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢに対して、ホウ素（Ｂ）などのｐ型の不純物をイオン注入する（このイオン注入をイオン注入ＩＭ３ａと称する）ことにより形成することができる。なお、図２３では、ソース・ドレイン領域ＳＤ１を形成するためのイオン注入ＩＭ３ａを矢印で模式的に示してある。
【０１１３】
イオン注入ＩＭ３ａの際、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ゲート電極ＧＥ１とその側壁上のサイドウォールスペーサＳＷ２ａとは、マスク（イオン注入阻止マスク）として機能することができる。また、ゲート電極ＧＥ１とサイドウォールスペーサＳＷ２ａとの間にオフセットスペーサＳＰが形成されている場合は、そのオフセットスペーサＳＰもマスク（シオン注入阻止マスク）として機能することができる。これにより、半導体基板ＳＵＢ（ｎ型ウエルＮＷ１）におけるゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷ２ａの直下の領域では（オフセットスペーサＳＰが形成されている場合はそのオフセットスペーサＳＰの直下の領域も）、イオン注入ＩＭ３ａの際に不純物の注入が防止される。
【０１１４】
このため、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいては、半導体基板ＳＵＢ（ｎ型ウエルＮＷ１）におけるゲート電極ＧＥ１およびその側壁上のサイドウォールスペーサＳＷ２ａの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物がイオン注入されることにより、ソース・ドレイン領域ＳＤ１が形成される。従って、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の側壁上のサイドウォールスペーサＳＷ２ａの側面に整合（自己整合）して形成される。また、イオン注入ＩＭ３ａにおいて、ゲート電極ＧＥ１（を構成するシリコン膜）にもｐ型の不純物がイオン注入され得る。
【０１１５】
ソース・ドレイン領域ＳＤ１は、エクステンション領域ＥＸ１と同じ導電型（ここではｐ型）の半導体領域であるが、エクステンション領域ＥＸ１よりも不純物濃度（ｐ型不純物濃度）が高く、かつ、ソース・ドレイン領域ＳＤ１の深さ（接合深さ）は、エクステンション領域ＥＸ１の深さ（接合深さ）よりも深い。
【０１１６】
これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ｐチャネル型のＭＩＳＦＥＴＱ１のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ１およびエクステンション領域ＥＸ１により形成される。換言すれば、エクステンション領域ＥＸ１と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ１とは、ＭＩＳＦＥＴＱ１のソースまたはドレイン用の半導体領域（ｐ型の半導体領域）として機能する。従って、ＭＩＳＦＥＴＱ１のソース領域およびドレイン領域は、ＬＤＤ構造を有している。上述のように、エクステンション領域ＥＸ１は、ゲート電極ＧＥの側壁上のオフセットスペーサＳＰに対して自己整合的に形成され、ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の側壁上にオフセットスペーサＳＰを介して形成されたサイドウォールスペーサＳＷ２ａに対して自己整合的に形成される。
【０１１７】
ソース・ドレイン領域ＳＤ２は、中耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＵＢに対して、ホウ素（Ｂ）などのｐ型の不純物をイオン注入する（このイオン注入をイオン注入ＩＭ３ｂと称する）ことにより形成することができる。なお、図２３では、ソース・ドレイン領域ＳＤ２を形成するためのイオン注入ＩＭ３ｂを矢印で模式的に示してある。
【０１１８】
イオン注入ＩＭ３ｂの際、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、ゲート電極ＧＥ２とその側壁上のサイドウォールスペーサＳＷ２ｂとは、マスク（イオン注入阻止マスク）として機能することができる。また、ゲート電極ＧＥ２とサイドウォールスペーサＳＷ２ｂとの間にオフセットスペーサＳＰが形成されている場合は、そのオフセットスペーサＳＰもマスク（シオン注入阻止マスク）として機能することができる。これにより、半導体基板ＳＵＢ（ｎ型ウエルＮＷ２）におけるゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷ２ｂの直下の領域では（オフセットスペーサＳＰが形成されている場合はそのオフセットスペーサＳＰの直下の領域も）、イオン注入ＩＭ３ｂの際に不純物の注入が防止される。
【０１１９】
このため、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいては、半導体基板ＳＵＢ（ｎ型ウエルＮＷ２）におけるゲート電極ＧＥ２およびその側壁上のサイドウォールスペーサＳＷ２ｂの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物がイオン注入されることにより、ソース・ドレイン領域ＳＤ２が形成される。従って、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、ソース・ドレイン領域ＳＤ２は、ゲート電極ＧＥ２の側壁上のサイドウォールスペーサＳＷ２ｂの側面に整合（自己整合）して形成される。また、イオン注入ＩＭ３ｂにおいて、ゲート電極ＧＥ２（を構成するシリコン膜）にもｐ型の不純物がイオン注入され得る。
【０１２０】
ソース・ドレイン領域ＳＤ２は、エクステンション領域ＥＸ２と同じ導電型（ここではｐ型）の半導体領域であるが、エクステンション領域ＥＸ２よりも不純物濃度（ｐ型不純物濃度）が高く、かつ、ソース・ドレイン領域ＳＤ２の深さ（接合深さ）は、エクステンション領域ＥＸ２の深さ（接合深さ）よりも深い。
【０１２１】
これにより、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、ｐチャネル型のＭＩＳＦＥＴＱ２のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ２およびエクステンション領域ＥＸ２により形成される。換言すれば、エクステンション領域ＥＸ２と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ２とは、ＭＩＳＦＥＴＱ２のソースまたはドレイン用の半導体領域（ｐ型の半導体領域）として機能する。従って、ＭＩＳＦＥＴＱ２のソース領域およびドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。上述のように、エクステンション領域ＥＸ２は、ゲート電極ＧＥ２に対して自己整合的に形成され、ソース・ドレイン領域ＳＤ２は、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷ２ｂに対して自己整合的に形成される。
【０１２２】
ソース・ドレイン領域ＳＤ３は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＵＢに対して、ホウ素（Ｂ）などのｐ型の不純物をイオン注入する（このイオン注入をイオン注入ＩＭ３ｃと称する）ことにより形成することができる。なお、図２３では、ソース・ドレイン領域ＳＤ３を形成するためのイオン注入ＩＭ３ｃを矢印で模式的に示してある。
【０１２３】
イオン注入ＩＭ３ｃの際、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ３とその側壁上のサイドウォールスペーサＳＷ２ｃとは、マスク（イオン注入阻止マスク）として機能することができる。また、ゲート電極ＧＥ３とサイドウォールスペーサＳＷ２ｃとの間にオフセットスペーサＳＰが形成されている場合は、そのオフセットスペーサＳＰもマスク（シオン注入阻止マスク）として機能することができる。これにより、半導体基板ＳＵＢ（ｎ型ウエルＮＷ３）におけるゲート電極ＧＥ３およびその側壁上のサイドウォールスペーサＳＷ２ｃの直下の領域では（オフセットスペーサＳＰが形成されている場合はそのオフセットスペーサＳＰの直下の領域も）、イオン注入ＩＭ３ｃの際に不純物の注入が防止される。
【０１２４】
このため、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいては、半導体基板ＳＵＢ（ｎ型ウエルＮＷ３）におけるゲート電極ＧＥ３およびその側壁上のサイドウォールスペーサＳＷ２ｃの両側の領域に、ホウ素（Ｂ）などのｐ型の不純物がイオン注入されることにより、ソース・ドレイン領域ＳＤ３が形成される。従って、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ソース・ドレイン領域ＳＤ３は、ゲート電極ＧＥ３の側壁上のサイドウォールスペーサＳＷ２ｃの側面に整合（自己整合）して形成される。また、イオン注入ＩＭ３ｃにおいて、ゲート電極ＧＥ３（を構成するシリコン膜）にもｐ型の不純物がイオン注入され得る。
【０１２５】
ソース・ドレイン領域ＳＤ３は、エクステンション領域ＥＸ３と同じ導電型（ここではｐ型）の半導体領域であるが、エクステンション領域ＥＸ３よりも不純物濃度（ｐ型不純物濃度）が高く、かつ、ソース・ドレイン領域ＳＤ３の深さ（接合深さ）は、エクステンション領域ＥＸ３の深さ（接合深さ）よりも深い。
【０１２６】
これにより、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ｐチャネル型のＭＩＳＦＥＴＱ３のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤ３およびエクステンション領域ＥＸ３により形成される。換言すれば、エクステンション領域ＥＸ３と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ３とは、ＭＩＳＦＥＴＱ３のソースまたはドレイン用の半導体領域（ｐ型の半導体領域）として機能する。従って、ＭＩＳＦＥＴＱ３のソース領域およびドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。上述のように、エクステンション領域ＥＸ３は、ゲート電極ＧＥ３に対して自己整合的に形成され、ソース・ドレイン領域ＳＤ３は、ゲート電極ＧＥ３の側壁上に形成されたサイドウォールスペーサＳＷ２ｃに対して自己整合的に形成される。
【０１２７】
ソース・ドレイン領域ＳＤ１を形成するためのイオン注入ＩＭ３ａとソース・ドレイン領域ＳＤ２を形成するためのイオン注入ＩＭ３ｂとソース・ドレイン領域ＳＤ３を形成するためのイオン注入ＩＭ３ｃとは、同じイオン注入工程で行ってもよいし、あるいは、別々のイオン注入工程で行うこともできる。あるいは、イオン注入ＩＭ３ａとイオン注入ＩＭ３ｂとイオン注入ＩＭ３ｃとのうち、いずれか２つを同じイオン注入工程で行い、残りの１つを他のイオン注入工程で行うことも可能である。
【０１２８】
イオン注入ＩＭ３ａとイオン注入ＩＭ３ｂとイオン注入ＩＭ３ｃとを同じイオン注入工程で行う場合は、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＵＢに対してイオン注入を行い、このイオン注入によりソース・ドレイン領域ＳＤ１とソース・ドレイン領域ＳＤ２とソース・ドレイン領域ＳＤ３とを一括して形成する。
【０１２９】
イオン注入ＩＭ３ａとイオン注入ＩＭ３ｂとイオン注入ＩＭ３ｃとを別々のイオン注入工程で行う場合は、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃのうち、イオン注入によりソース・ドレイン領域を形成する対象の領域を露出し、他の領域を覆うようなフォトレジスト層を形成した状態で、そのイオン注入を行うようにする。例えば、中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを覆いかつ低耐圧ＭＩＳＦＥＴ形成領域１Ａを露出するフォトレジスト層を形成した状態で、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢに対してイオン注入ＩＭ３ａを行って、ソース・ドレイン領域ＳＤ１を形成する。また、低耐圧ＭＩＳＦＥＴ形成領域１Ａと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを覆いかつ中耐圧ＭＩＳＦＥＴ形成領域１Ｂを露出するフォトレジスト層を形成した状態で、中耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＵＢに対してイオン注入ＩＭ３ｂ行って、ソース・ドレイン領域ＳＤ２を形成する。また、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂとを覆いかつ高耐圧ＭＩＳＦＥＴ形成領域１Ｃを露出するフォトレジスト層を形成した状態で、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＵＢに対してイオン注入ＩＭ３ｃ行って、ソース・ドレイン領域ＳＤ３を形成する。
【０１３０】
また、イオン注入ＩＭ３ａとイオン注入ＩＭ３ｂとイオン注入ＩＭ３ｃとのうち、イオン注入ＩＭ３ｂとイオン注入ＩＭ３ｃとを同じイオン注入工程で行い、イオン注入ＩＭ３ａを他のイオン注入工程で行う場合であれば、例えば次のようにすればよい。すなわち、中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを覆いかつ低耐圧ＭＩＳＦＥＴ形成領域１Ａを露出するフォトレジスト層を形成した状態で、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢに対してイオン注入ＩＭ３ａを行って、ソース・ドレイン領域ＳＤ１を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域１Ａを覆いかつ中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとを露出するフォトレジスト層を形成した状態で、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＵＢに対してイオン注入を行い、このイオン注入によりソース・ドレイン領域ＳＤ２，ＳＤ３を一括して形成する。
【０１３１】
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う（図２のステップＳ１７）。
【０１３２】
このようにして、半導体基板ＳＵＢの低耐圧ＭＩＳＦＥＴ形成領域１ＡにＭＩＳＦＥＴＱ１が形成され、中耐圧ＭＩＳＦＥＴ形成領域１ＢにＭＩＳＦＥＴＱ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１ＣにＭＩＳＦＥＴＱ３が形成される。
【０１３３】
低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、半導体基板ＳＵＢにおけるゲート電極ＧＥ１の両側（ゲート長方向の両側）に、ＭＩＳＦＥＴＱ１のソースまたはドレイン用の半導体領域が形成され、このソースまたはドレイン用の半導体領域は、エクステンション領域ＥＸ１と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ１とにより形成される。すなわち、低耐圧ＭＩＳＦＥＴ形成領域１Ａの半導体基板ＳＵＢにおいて、チャネル形成領域を挟んで互いに離間する領域に、（一対の）エクステンション領域ＥＸ１が形成され、エクステンション領域ＥＸ１の外側（チャネル形成領域から離れる側）に、エクステンション領域ＥＸ１よりも不純物濃度が高いソース・ドレイン領域ＳＤ１が形成された状態となる。従って、エクステンション領域ＥＸ１は、チャネル形成領域に隣接し、ソース・ドレイン領域ＳＤ１は、チャネル形成領域からエクステンション領域ＥＸ１の分だけ離間しかつエクステンション領域ＥＸ１に接する位置に形成された状態となる。ゲート電極ＧＥ１の下部の半導体基板ＳＵＢが、ＭＩＳＦＥＴＱ１のチャネルが形成される領域（チャネル形成領域）となる。ゲート電極ＧＥ１とゲート電極ＧＥ１の下のゲート絶縁膜ＧＩ１とが、ＭＩＳＦＥＴＱ１のゲート電極およびゲート絶縁膜としてそれぞれ機能する。
【０１３４】
中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、半導体基板ＳＵＢにおけるゲート電極ＧＥ２の両側（ゲート長方向の両側）に、ＭＩＳＦＥＴＱ２のソースまたはドレイン用の半導体領域が形成され、このソースまたはドレイン用の半導体領域は、エクステンション領域ＥＸ２と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ２とにより形成される。すなわち、中耐圧ＭＩＳＦＥＴ形成領域１Ｂの半導体基板ＳＵＢにおいて、チャネル形成領域を挟んで互いに離間する領域に、（一対の）エクステンション領域ＥＸ２が形成され、エクステンション領域ＥＸ２の外側（チャネル形成領域から離れる側）に、エクステンション領域ＥＸ２よりも不純物濃度が高いソース・ドレイン領域ＳＤ２が形成された状態となる。従って、エクステンション領域ＥＸ２は、チャネル形成領域に隣接し、ソース・ドレイン領域ＳＤ２は、チャネル形成領域からエクステンション領域ＥＸ２の分だけ離間しかつエクステンション領域ＥＸ２に接する位置に形成された状態となる。ゲート電極ＧＥ２の下部の半導体基板ＳＵＢが、ＭＩＳＦＥＴＱ２のチャネルが形成される領域（チャネル形成領域）となる。ゲート電極ＧＥ２とゲート電極ＧＥ２の下のゲート絶縁膜ＧＩ２とが、ＭＩＳＦＥＴＱ２のゲート電極およびゲート絶縁膜としてそれぞれ機能する。
【０１３５】
高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、半導体基板ＳＵＢにおけるゲート電極ＧＥ３の両側（ゲート長方向の両側）に、ＭＩＳＦＥＴＱ３のソースまたはドレイン用の半導体領域が形成され、このソースまたはドレイン用の半導体領域は、エクステンション領域ＥＸ３と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ３とにより形成される。すなわち、高耐圧ＭＩＳＦＥＴ形成領域１Ｃの半導体基板ＳＵＢにおいて、チャネル形成領域を挟んで互いに離間する領域に、（一対の）エクステンション領域ＥＸ３が形成され、エクステンション領域ＥＸ３の外側（チャネル形成領域から離れる側）に、エクステンション領域ＥＸ３よりも不純物濃度が高いソース・ドレイン領域ＳＤ３が形成された状態となる。従って、エクステンション領域ＥＸ３は、チャネル形成領域に隣接し、ソース・ドレイン領域ＳＤ３は、チャネル形成領域からエクステンション領域ＥＸ３の分だけ離間しかつエクステンション領域ＥＸ３に接する位置に形成された状態となる。ゲート電極ＧＥ３の下部の半導体基板ＳＵＢが、ＭＩＳＦＥＴＱ３のチャネルが形成される領域（チャネル形成領域）となる。ゲート電極ＧＥ３とゲート電極ＧＥ３の下のゲート絶縁膜ＧＩ３とが、ＭＩＳＦＥＴＱ３のゲート電極およびゲート絶縁膜としてそれぞれ機能する。
【０１３６】
上述のように、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅Ｔ１ａ，Ｔ１ｂは、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さい（Ｔ１ａ＜Ｔ１ｃかつＴ１ｂ＜Ｔ１ｃ）。これを反映して、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおけるソース・ドレイン領域ＳＤ１とチャネル形成領域（ゲート電極ＧＥ１の直下のチャネル形成領域）との間の距離（間隔）は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおけるソース・ドレイン領域ＳＤ３とチャネル形成領域（ゲート電極ＧＥ３の直下のチャネル形成領域）との間の距離（間隔）よりも小さくなる。従って、ゲート電極ＧＥ１のゲート長方向で測ったときのエクステンション領域ＥＸ１の幅（寸法）は、ゲート電極ＧＥ３のゲート長方向で測ったときのエクステンション領域ＥＸ３の幅（寸法）よりも小さくなる。また、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおけるソース・ドレイン領域ＳＤ２とチャネル形成領域（ゲート電極ＧＥ２の直下のチャネル形成領域）との間の距離（間隔）は、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおけるソース・ドレイン領域ＳＤ３とチャネル形成領域（ゲート電極ＧＥ３の直下のチャネル形成領域）との間の距離（間隔）よりも小さくなる。従って、ゲート電極ＧＥ２のゲート長方向で測ったときのエクステンション領域ＥＸ２の幅（寸法）は、ゲート電極ＧＥ３のゲート長方向で測ったときのエクステンション領域ＥＸ３の幅（寸法）よりも小さくなる。
【０１３７】
次に、図２４に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の表面（表層部分、上層部分）に、低抵抗の金属シリサイド層ＭＳを形成する（図２のステップＳ１８）。
【０１３８】
例えば、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の表面（上面）を露出させてから、例えばコバルト膜、ニッケル膜またはニッケル白金合金膜のような金属膜を、半導体基板ＳＵＢ上にゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃを覆うように形成する。それから、熱処理を行うことにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の上層部分をその金属膜と反応させる。これにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の表面（表層部分、上層部分）に、それぞれ金属シリサイド層ＭＳを形成することができる。その後、未反応の金属膜は除去し、図２４はこの段階が示されている。金属シリサイド層ＭＳを形成することにより、ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【０１３９】
次に、図２５に示されるように、半導体基板ＳＵＢの主面上に絶縁膜（層間絶縁膜）ＩＬ８を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃを覆うように、金属シリサイド層ＭＳ上を含む半導体基板ＳＵＢ上に絶縁膜ＩＬ８を形成する。絶縁膜ＩＬ８は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側で酸化シリコン膜が上層側）などからなる。その後、絶縁膜ＩＬ８の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ８の上面を平坦化する。下地段差に起因して絶縁膜ＩＬ８の表面に凹凸形状が形成されていても、絶縁膜ＩＬ８の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【０１４０】
次に、図２６に示されるように、絶縁膜ＩＬ８上に形成したフォトレジスト層（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ８をドライエッチングすることにより、絶縁膜ＩＬ８にコンタクトホール（貫通孔、孔）ＣＴを形成する。コンタクトホールＣＴの底部では、半導体基板ＳＵＢの主面の一部、例えばソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の表面上の金属シリサイド層ＭＳの一部や、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の表面上の金属シリサイド層ＭＳの一部などが露出される。
【０１４１】
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ８上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（絶縁膜ＩＬ８上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ８の上面が露出し、絶縁膜ＩＬ８のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。図２６では、図面の簡略化のために、プラグＰＧは、主導体膜とバリア導体膜を一体化して示してある。プラグＰＧは、その底部で、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３またはソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３の表面上の金属シリサイド層ＭＳなどと接して、電気的に接続される。
【０１４２】
次に、図２７に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ８上に、配線形成用の絶縁膜ＩＬ９を形成する。絶縁膜ＩＬ９は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
【０１４３】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、例えば次のようにして配線Ｍ１を形成することができる。まず、フォトレジスト層（図示せず）をマスクとしたドライエッチングによって絶縁膜ＩＬ９の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜ＩＬ９上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２７では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。
【０１４４】
配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３またはゲート電極ＧＥ１，ＧＥ２，ＧＥ３などと電気的に接続される。
【０１４５】
その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１４６】
以上のようにして、本実施の形態の半導体装置が製造される。
【０１４７】
＜検討例の半導体装置の製造工程について＞
次に、本発明者が検討した検討例について説明する。
【０１４８】
図２８〜図３１は、第１検討例の半導体装置の製造工程中の要部断面図である。第１検討例では、本実施の形態の半導体基板ＳＵＢに相当する半導体基板ＳＵＢ１０１は、低耐圧のＭＩＳＦＥＴが形成される領域である低耐圧ＭＩＳＦＥＴ形成領域１０１Ａと、高耐圧のＭＩＳＦＥＴが形成される領域である高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃとを有している。
【０１４９】
第１検討例では、図２８に示されるように、半導体基板ＳＵＢ１０１に上記素子分離領域ＳＴに相当する素子分離領域ＳＴ１０１が形成され、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａの半導体基板ＳＵＢ１０１にｎ型ウエルＮＷ１０１が形成され、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃの半導体基板ＳＵＢ１０１にｎ型ウエルＮＷ１０３が形成される。それから、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａの半導体基板ＳＵＢ１０１（ｎ型ウエルＮＷ１０１）上にゲート絶縁膜ＧＩ１０１を介してゲート電極ＧＥ１０１が形成され、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃの半導体基板ＳＵＢ１０１（ｎ型ウエルＮＷ１０３）上にゲート絶縁膜ＧＩ１０３を介してゲート電極ＧＥ１０３が形成される。ゲート絶縁膜ＧＩ１０３の厚みはゲート絶縁膜ＧＩ１０１の厚みよりも厚い。それから、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａの半導体基板ＳＵＢ１０１にｐ−型のエクステンション領域ＥＸ１０１を、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃの半導体基板ＳＵＢ１０１にｐ−型のエクステンション領域ＥＸ１０３を、それぞれイオン注入により形成する。
【０１５０】
このようにして図２８の構造を得た後、ゲート電極ＧＥ１０１，ＧＥ１０３の側壁上にサイドウォールスペーサＳＷ１０２ａ，ＳＷ１０２ｃを形成する。サイドウォールスペーサＳＷ１０２ａ，ＳＷ１０２ｃは、次のようにして形成する。
【０１５１】
まず、図２９に示されるように、半導体基板ＳＵＢ１０１上に、ゲート電極ＧＥ１０１，ＧＥ１０３を覆うように、絶縁膜ＩＬ１０６を形成する。それから、図３０に示されるように、異方性エッチング技術により、絶縁膜ＩＬ１０６をエッチバックすることによって、ゲート電極ＧＥ１０１，ＧＥ１０３の側壁上に絶縁膜ＩＬ１０６を残し、他の領域の絶縁膜ＩＬ１０６を除去する。これにより、ゲート電極ＧＥ１０１，ＧＥ１０３の側壁上に残存する絶縁膜ＩＬ１０６からなるサイドウォールスペーサＳＷ１０２ａ，ＳＷ１０２ｃが形成される。サイドウォールスペーサＳＷ１０２ａは、ゲート電極ＧＥ１０１の側壁上に形成され、サイドウォールスペーサＳＷ１０２ｃは、ゲート電極ＧＥ１０３の側壁上に形成される。
【０１５２】
このようにしてサイドウォールスペーサＳＷ１０２ａ，ＳＷ１０２ｃを形成した後、図３１に示されるように、イオン注入によりソース・ドレイン領域ＳＤ１０１，ＳＤ１０３を形成する。ソース・ドレイン領域ＳＤ１０１は、エクステンション領域ＥＸ１０１と同じ導電型（ここではｐ型）でかつエクステンション領域ＥＸ１０１よりも高不純物濃度の半導体領域であり、ソース・ドレイン領域ＳＤ１０３は、エクステンション領域ＥＸ１０３と同じ導電型（ここではｐ型）でかつエクステンション領域ＥＸ１０３よりも高不純物濃度の半導体領域である。
【０１５３】
ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａにおいて、ゲート電極ＧＥ１０１とその側壁上のサイドウォールスペーサＳＷ１０２ａとは、マスク（イオン注入阻止マスク）として機能することができる。従って、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａにおいて、ソース・ドレイン領域ＳＤ１０１は、ゲート電極ＧＥ１０１の側壁上のサイドウォールスペーサＳＷ１０２ａの側面に整合（自己整合）して形成される。また、ソース・ドレイン領域ＳＤ１０３を形成するためのイオン注入の際、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃにおいて、ゲート電極ＧＥ１０３とその側壁上のサイドウォールスペーサＳＷ１０２ｃとは、マスク（イオン注入阻止マスク）として機能することができる。従って、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃにおいて、ソース・ドレイン領域ＳＤ１０３は、ゲート電極ＧＥ１０３の側壁上のサイドウォールスペーサＳＷ１０２ｃの側面に整合（自己整合）して形成される。
【０１５４】
その後、サリサイド工程により、上記金属シリサイド層ＭＳに相当するものが形成され、更に、上記絶縁膜ＩＬ８に相当するもの、上記コンタクトホールＣＴに相当するもの、および上記プラグＰＧに相当するものが形成されるが、ここでは図示およびその説明は省略する。
【０１５５】
図２８〜図３１に示される第１検討例では、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａのゲート電極ＧＥ１０１の側壁上に形成されたサイドウォールスペーサＳＷ１０２ａの幅Ｔ１０１ａと、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃのゲート電極ＧＥ１０３の側壁上に形成されたサイドウォールスペーサＳＷ１０２ｃの幅Ｔ１０１ｃとは、同じである（すなわちＴ１０１ａ＝Ｔ１０１ｃ）。
【０１５６】
第１検討例では、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａと高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃとにほぼ同じ厚みで絶縁膜ＩＬ１０６を形成し、この絶縁膜ＩＬ１０６を、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａと高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃとで同じエッチング状態となるように、エッチバックする。このため、サイドウォールスペーサＳＷ１０２ｃの幅Ｔ１０１ｃとサイドウォールスペーサＳＷ１０２ａの幅Ｔ１０１ａとが、同じ（すなわちＴ１０１ｃ＝Ｔ１０１ａ）になる。
【０１５７】
しかしながら、半導体装置の性能をできるだけ向上させる上では、ゲート電極の側壁上に形成するサイドウォールスペーサの幅を、ＭＩＳＦＥＴによって異ならせることが求められる場合がある。
【０１５８】
例えば、低耐圧のＭＩＳＦＥＴは電流駆動力を高めることが求められ、高耐圧のＭＩＳＦＥＴは耐圧を高めることが求められる。このため、高耐圧のＭＩＳＦＥＴのソース・ドレイン領域ＳＤ１０３とチャネル形成領域との間の距離はある程度の大きさを確保し、一方、低耐圧のＭＩＳＦＥＴのソース・ドレイン領域ＳＤ１０１とチャネル形成領域との間の距離は、あまり大きくし過ぎないことが望ましい。従って、高耐圧のＭＩＳＦＥＴのソース・ドレイン領域ＳＤ１０３とチャネル形成領域との間の距離は、低耐圧のＭＩＳＦＥＴのソース・ドレイン領域ＳＤ１０１とチャネル形成領域との間の距離よりも大きくできれば、半導体装置の総合的な性能を向上することができるため、好適である。
【０１５９】
しかしながら、サイドウォールスペーサＳＷ１０２ｃの幅Ｔ１０１ｃとサイドウォールスペーサＳＷ１０２ａの幅Ｔ１０１ａとを同じ（Ｔ１０１ｃ＝Ｔ１０１ａ）にした場合には、低耐圧のＭＩＳＦＥＴと高耐圧のＭＩＳＦＥＴとで、ソース・ドレイン領域（ＳＤ１０１、ＳＤ１０３）とチャネル形成領域との間の距離が同じになってしまう。
【０１６０】
そこで、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａと高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃとで、ゲート電極の側壁上に形成されるサイドウォールスペーサの幅を異ならせる技術を検討した。図３２〜図３７は、第２検討例の半導体装置の製造工程中の要部断面図である。
【０１６１】
第２検討例においても、第１検討例と同様にして、上記図２８の構造を得る。それから、第２検討例では、図３２〜図３６のようにして、ゲート電極ＧＥ１０１，ＧＥ１０３の側壁上にサイドウォールスペーサＳＷ２０２ａ，ＳＷ２０２ｃを形成する。サイドウォールスペーサＳＷ２０２ａ，ＳＷ２０２ｃ形成工程について、以下、具体的に説明する。
【０１６２】
まず、図３２に示されるように、半導体基板ＳＵＢ１０１上に、ゲート電極ＧＥ１０１，ＧＥ１０３を覆うように、絶縁膜ＩＬ２０６を形成する。それから、図３３に示されるように、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃを覆いかつ低耐圧ＭＩＳＦＥＴ形成領域１０１Ａを露出するようなフォトレジスト層ＰＲ２０１を絶縁膜ＩＬ２０６上に形成する。
【０１６３】
それから、図３４に示されるように、フォトレジスト層ＰＲ２０１をマスク（エッチングマスク）として絶縁膜ＩＬ２０６をエッチングする。このとき、絶縁膜ＩＬ２０６の全厚みをエッチングするのではなく、絶縁膜ＩＬ２０６の厚みの途中までエッチングする。これにより、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃにおける絶縁膜ＩＬ２０６はエッチングされず、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａにおける絶縁膜ＩＬ２０６は、厚みの途中までエッチングされることで、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａにおける絶縁膜ＩＬ２０６の厚みＴ２０１ａが、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃにおける絶縁膜ＩＬ２０６の厚みＴ２０１ｃよりも薄くなる。すなわち、Ｔ２０１ａ＜Ｔ２０１ｃとなる。なお、厚みＴ２０１ａ，Ｔ２０１ｃは図３５に示してある。
【０１６４】
その後、図３５に示されるようにフォトレジスト層ＰＲ２０１を除去してから、図３６に示されるように、絶縁膜ＩＬ２０６をエッチバックすることにより、ゲート電極ＧＥ１０１，ＧＥ１０３の側壁上に絶縁膜ＩＬ２０６を残し、他の領域の絶縁膜ＩＬ２０６を除去する。これにより、ゲート電極ＧＥ１０１，ＧＥ１０３の側壁上に残存する絶縁膜ＩＬ２０６からなるサイドウォールスペーサＳＷ２０２ａ，ＳＷ２０２ｃが形成される。サイドウォールスペーサＳＷ２０２ａは、ゲート電極ＧＥ１０１の側壁上に形成され、サイドウォールスペーサＳＷ２０２ｃは、ゲート電極ＧＥ１０３の側壁上に形成される。
【０１６５】
このようにしてサイドウォールスペーサＳＷ２０２ａ，ＳＷ２０２ｃを形成した後は、第２検討例の製造工程も、上記第１検討例の製造工程と同様である。すなわち、第２検討例においても、第１検討例と同様に、図３７に示されるように、イオン注入によりソース・ドレイン領域ＳＤ１０１，ＳＤ１０３を形成する。
【０１６６】
図３２〜図３７に示される第２検討例では、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａと高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃとにほぼ同じ厚みで絶縁膜ＩＬ２０６を形成してから（図３２）、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａにおける絶縁膜ＩＬ２０６の厚みＴ２０１ａを高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃにおける絶縁膜ＩＬ１０６の厚みＴ２０１ｃよりも薄くする（図３４）。その後、絶縁膜ＩＬ２０６をエッチバックしてサイドウォールスペーサＳＷ２０２ａ，ＳＷ２０２ｃを形成することで、絶縁膜ＩＬ２０６の厚みＴ２０１ａ，Ｔ２０１ｃの違いが、サイドウォールスペーサＳＷ２０２ａ，ＳＷ２０２ｃの幅Ｔ２０２ａ，Ｔ２０２ｃに反映される。このため、低耐圧ＭＩＳＦＥＴ形成領域１０１ＡのサイドウォールスペーサＳＷ２０２ａの幅Ｔ２０２ａを、高耐圧ＭＩＳＦＥＴ形成領域１０１ＣのサイドウォールスペーサＳＷ２０２ｃの幅Ｔ２０２ｃよりも小さく（Ｔ２０２ａ＜Ｔ２０２ｃ）することができる。
【０１６７】
しかしながら、第２検討例では、図３５のように低耐圧ＭＩＳＦＥＴ形成領域１０１Ａにおける絶縁膜ＩＬ２０６の厚みＴ２０１ａを高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃにおける絶縁膜ＩＬ１０６の厚みＴ２０１ｃよりも薄くしてから、図３６のように絶縁膜ＩＬ２０６をエッチバックしてサイドウォールスペーサＳＷ２０２ａ，ＳＷ２０２ｃを形成している。このため、図３６の絶縁膜ＩＬ２０６のエッチバック工程においては、高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃでゲート電極ＧＥ１０３の側壁上以外の部分の絶縁膜ＩＬ２０６が除去されるまで、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａでもエッチングが継続されることになる。このため、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａにおける絶縁膜ＩＬ２０６の厚みＴ２０１ａが高耐圧ＭＩＳＦＥＴ形成領域１０１Ｃにおける絶縁膜ＩＬ１０６の厚みＴ２０１ｃよりも薄いことから、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａでは、ゲート電極ＧＥ１０１の側壁上以外の部分の絶縁膜ＩＬ２０６が除去されてからも、エッチングがしばらく継続されることになる。これは、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａにおける半導体基板ＳＵＢ１０１のオーバーエッチングを招き、半導体基板ＳＵＢ１０１のダメージにつながるため、低耐圧ＭＩＳＦＥＴ形成領域１０１Ａに形成されるＭＩＳＦＥＴの性能または信頼性を低下させる虞がある。これは、製造された半導体装置の信頼性の低下につながる虞がある。
【０１６８】
＜本実施の形態の主要な特徴と効果について＞
本実施の形態では、ステップＳ１１で半導体基板ＳＵＢ上にゲート電極ＧＥ１，ＧＥ２，ＧＥ３を覆うように絶縁膜ＩＬ６を形成してから、ステップＳ１２で絶縁膜ＩＬ６上に絶縁膜ＩＬ６とは異なる材料からなる絶縁膜ＩＬ７を形成する。それから、ステップＳ１３で絶縁膜ＩＬ７をエッチバックして、側壁絶縁膜であるサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃを形成する。サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃは、絶縁膜ＩＬ６の側面ＩＬ６ａ上に残存する絶縁膜ＩＬ７からなる。このうち、サイドウォールスペーサＳＷ１ａは、ゲート電極ＧＥ１の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成され、サイドウォールスペーサＳＷ１ｂは、ゲート電極ＧＥ２の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成され、サイドウォールスペーサＳＷ１ｃは、ゲート電極ＧＥ３の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成される。それから、ステップＳ１４で、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去し、サイドウォールスペーサＳＷ１ｃを残存させる。その後、ステップＳ１５で、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６をエッチバックして、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃを形成する。このうち、サイドウォールスペーサＳＷ２ａは、ゲート電極ＧＥ１の側壁上に残存する絶縁膜ＩＬ６からなり、サイドウォールスペーサＳＷ２ｂは、ゲート電極ＧＥ２の側壁上に残存する絶縁膜ＩＬ６からなり、サイドウォールスペーサＳＷ２ｃは、ゲート電極ＧＥ３の側壁上に残存する絶縁膜ＩＬ６からなる。このようにして形成されたサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃの関係は、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａおよびサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂが、それぞれサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さくなっている（すなわちＴ１ａ＜Ｔ１ｃ、Ｔ１ｂ＜Ｔ１ｃ）。
【０１６９】
サイドウォールスペーサＳＷ２ａの幅Ｔ１ａおよびサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂが、それぞれサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さく（Ｔ１ａ＜Ｔ１ｃ、Ｔ１ｂ＜Ｔ１ｃ）なる理由は、既に上述したが、簡単に述べれば次のようになる。
【０１７０】
すなわち、ステップＳ１２，Ｓ１３でサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃを形成してから、ステップＳ１４でサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去しかつサイドウォールスペーサＳＷ１ｃを残存させた後、ステップＳ１５で、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６をエッチバックする。このステップＳ１５のエッチバック工程において、ゲート電極ＧＥ３の側壁上では、サイドウォールスペーサＳＷ１ｃが除去されるまでは絶縁膜ＩＬ６がサイドエッチングされない分、絶縁膜ＩＬ６のサイドエッチング量は、ゲート電極ＧＥ３の側壁上よりも、ゲート電極ＧＥ１，ＧＥ２の側壁上で大きくなる。この絶縁膜ＩＬ６のサイドエッチング量の違いを反映して、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａおよびサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂが、それぞれサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さく（Ｔ１ａ＜Ｔ１ｃ、Ｔ１ｂ＜Ｔ１ｃ）なる。
【０１７１】
このように、本実施の形態では、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａおよびサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂを、それぞれサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さく（Ｔ１ａ＜Ｔ１ｃ、Ｔ１ｂ＜Ｔ１ｃ）することができる。
【０１７２】
このサイドウォールスペーサＳＷ２ａの幅Ｔ１ａとサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃとの差を反映して、ＭＩＳＦＥＴＱ１のソース・ドレイン領域ＳＤ１とチャネル形成領域との間の距離（ゲート長方向に平行な方向の距離）を、ＭＩＳＦＥＴＱ３のソース・ドレイン領域ＳＤ３とチャネル形成領域との間の距離（ゲート長方向に平行な方向の距離）よりも小さくすることができる。また、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂとサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃとの差を反映して、ＭＩＳＦＥＴＱ２のソース・ドレイン領域ＳＤ２とチャネル形成領域との間の距離（ゲート長方向に平行な方向の距離）を、ＭＩＳＦＥＴＱ３のソース・ドレイン領域ＳＤ３とチャネル形成領域との間の距離（ゲート長方向に平行な方向の距離）よりも小さくすることができる。
【０１７３】
従って、ＭＩＳＦＥＴＱ１におけるソース・ドレイン領域ＳＤ１とチャネル形成領域との間に延在する低不純物濃度のエクステンション領域ＥＸ１の寸法（ゲート長方向の寸法）を、ＭＩＳＦＥＴＱ３におけるソース・ドレイン領域ＳＤ３とチャネル形成領域との間に延在する低不純物濃度のエクステンション領域ＥＸ３の寸法（ゲート長方向の寸法）よりも小さくすることができる。また、ＭＩＳＦＥＴＱ２におけるソース・ドレイン領域ＳＤ２とチャネル形成領域との間に延在する低不純物濃度のエクステンション領域ＥＸ２の寸法（ゲート長方向の寸法）を、ＭＩＳＦＥＴＱ３におけるソース・ドレイン領域ＳＤ３とチャネル形成領域との間に延在する低不純物濃度のエクステンション領域ＥＸ３の寸法（ゲート長方向の寸法）よりも小さくすることができる。
【０１７４】
これにより、ＭＩＳＦＥＴＱ３については、ソース・ドレイン領域ＳＤ３とチャネル形成領域との間の距離はある程度の大きさを確保することができ、ＭＩＳＦＥＴＱ３の耐圧を向上することができる。一方、ＭＩＳＦＥＴＱ１，Ｑ２については、ＭＩＳＦＥＴＱ３に比べてソース・ドレイン領域（ＳＤ１，ＳＤ２）とチャネル形成領域との間の距離を小さくすることができ、ＭＩＳＦＥＴＱ１，Ｑ２の電流駆動力を高めることができる。このため、半導体装置の総合的な性能を向上することができる。
【０１７５】
また、本実施の形態では、ステップＳ１２で絶縁膜ＩＬ７を形成し、この絶縁膜ＩＬ７をステップＳ１３でエッチバックしてサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃを形成している。このため、ステップＳ１３において、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃとなる部分以外の絶縁膜ＩＬ７が除去されて絶縁膜ＩＬ６が露出されるタイミングは概ね同じであり、絶縁膜ＩＬ６のオーバーエッチング量も概ね同じである。このため、ステップＳ１３でサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃを形成した段階で、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、絶縁膜ＩＬ６の厚みをほぼ同じにすることができる。従って、ステップＳ１５でサイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６をエッチバックする際に、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、ゲート電極（ＧＥ１，ＧＥ２，ＧＥ３）の側壁上以外の絶縁膜ＩＬ６が除去されるタイミングを概ね一致させることができる。このため、ステップＳ１５のエッチバック工程で、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとのいずれかで過剰なオーバーエッチングが生じるのを抑制または防止でき、半導体基板ＳＵＢのダメージを抑制または防止することができる。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、半導体基板ＳＵＢのオーバーエッチングを抑制または防止でき、半導体基板ＳＵＢのダメージを抑制または防止できるため、製造された半導体装置の信頼性を向上させることができる。
【０１７６】
また、本実施の形態では、ステップＳ１４でサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去しかつサイドウォールスペーサＳＷ１ｃを残存させた後、ステップＳ１５で、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６をエッチバックする。このステップＳ１４でサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去しかつサイドウォールスペーサＳＷ１ｃを残存させるためのエッチングの際には、絶縁膜ＩＬ６のエッチングをできるだけ抑制しながら、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂをエッチングして除去することが望ましい。そうすることで、ステップＳ１４でサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去した段階で、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、絶縁膜ＩＬ６の厚みに差が生じるのを、より的確に抑制または防止できる。これにより、ステップＳ１５でサイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６をエッチバックする際に、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、ゲート電極（ＧＥ１，ＧＥ２，ＧＥ３）の側壁上以外の絶縁膜ＩＬ６が除去されるタイミングをより的確に一致させることができる。従って、ステップＳ１５のエッチバック工程で、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとのいずれかで過剰なオーバーエッチングが生じて半導体基板ＳＵＢがダメージを受けるのを、より的確に抑制または防止することができる。
【０１７７】
このように、ステップＳ１４でサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去しかつサイドウォールスペーサＳＷ１ｃを残存させるためのエッチングの際には、絶縁膜ＩＬ６のエッチングをできるだけ抑制することが望ましい。この観点で、ステップＳ１４では、絶縁膜ＩＬ６に対するサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ（絶縁膜ＩＬ７）のエッチング選択比が１より大きくなるようなエッチング条件を選ぶことが好ましく、エッチング選択比が１．５以上であれば、より好ましい。
【０１７８】
また、ステップＳ１４でサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去しかつサイドウォールスペーサＳＷ１ｃを残存させるためのエッチングの際には、絶縁膜ＩＬ６のエッチングをできるだけ抑制しながらサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを確実に除去することが望ましいため、ウェットエッチングを用いることが好ましい。
【０１７９】
一方、ステップＳ１３のエッチバックには、ドライエッチングを用いることが好ましく、これにより、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃを形成しやすくなる。また、ステップＳ１５のエッチバックにはドライエッチングを用いることが好ましく、これにより、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃを形成しやすくなる。
【０１８０】
また、絶縁膜ＩＬ６と絶縁膜ＩＬ７のうちの一方を酸化シリコン膜とし、他方を窒化シリコン膜とすれば好ましく、これにより、絶縁膜ＩＬ６に対する絶縁膜ＩＬ７（サイドウォールスペーサＳＷ１）のエッチング選択比を大きくしやすくなる。このため、ステップＳ１４で絶縁膜ＩＬ６のエッチングをできるだけ抑制しながらサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去しやすくなる。また、ステップＳ１３で絶縁膜ＩＬ６がエッチングされることも、抑制または防止しやすくなる。
【０１８１】
また、絶縁膜ＩＬ６と絶縁膜ＩＬ７のうちの一方を酸化シリコン膜とし、他方を窒化シリコン膜とした方がより好ましいが、他の形態として、絶縁膜ＩＬ６と絶縁膜ＩＬ７のうちの一方を酸化シリコン膜または窒化シリコン膜とし、他方を酸窒化シリコン膜とすることも可能である。また、更に他の形態として、絶縁膜ＩＬ６と絶縁膜ＩＬ７とを、組成比が異なる酸窒化シリコン膜とすることも可能である。
【０１８２】
また、ステップＳ１５のエッチバック工程では、サイドウォールスペーサＳＷ１ｃ（絶縁膜ＩＬ７）のエッチング速度が遅すぎると、サイドウォールスペーサＳＷ１ｃ全体を除去しきる前に、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上以外の半導体基板ＳＵＢ上の絶縁膜ＩＬ６が除去されてしまう虞がある。この場合、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上以外の半導体基板ＳＵＢ上の絶縁膜ＩＬ６が除去された状態でエッチングがしばらく（サイドウォールスペーサＳＷ１ｃ全体が除去されかつサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃが形成されるまで）継続されることになる。これは、半導体基板ＳＵＢがオーバーエッチングされてダメージを受けることにつながる虞がある。
【０１８３】
このため、ステップＳ１５では、サイドウォールスペーサＳＷ１ｃ（絶縁膜ＩＬ７）のエッチング速度をある程度早めて、上記図２１に示されるように、サイドウォールスペーサＳＷ１ｃ全体が除去された段階で、半導体基板ＳＵＢ上に絶縁膜ＩＬ６が層状に残存しているようにすることが好ましい。換言すれば、ステップＳ１５では、サイドウォールスペーサＳＷ１ｃ全体が除去された段階で、半導体基板ＳＵＢ上に絶縁膜ＩＬ６が層状に残存しているように、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６の各エッチング速度を調整しておくことが好ましい。これにより、ステップＳ１５において、サイドウォールスペーサＳＷ１ｃ全体が除去された段階で、半導体基板ＳＵＢ上に絶縁膜ＩＬ６が層状に残存することにより、半導体基板ＳＵＢが露出するのを防止できる。このため、ステップＳ１５で半導体基板ＳＵＢがオーバーエッチングされるのを抑制または防止することができる。
【０１８４】
すなわち、ステップＳ１５では、サイドウォールスペーサＳＷ１ｃ全体が除去された段階で、半導体基板ＳＵＢ上に絶縁膜ＩＬ６が層状に残存し、その後もエッチングを継続して、その層状の絶縁膜ＩＬ６がエッチングされて除去された段階（すなわちゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上以外の半導体基板ＳＵＢ上の絶縁膜ＩＬ６が除去された段階）でエッチングを停止することが好ましい。これにより、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃを形成することができるとともに、半導体基板ＳＵＢがオーバーエッチングされるのを的確に抑制または防止することができる。
【０１８５】
また、ステップＳ１５で、サイドウォールスペーサＳＷ１ｃ（絶縁膜ＩＬ７）のエッチング速度が早すぎると、サイドウォールスペーサＳＷ１ｃ全体が除去された段階で、ゲート電極ＧＥ１，ＧＥ２の側壁上での絶縁膜ＩＬ６の厚みと、ゲート電極ＧＥ３の側壁上での絶縁膜ＩＬ６の厚みとの差があまり大きくならない。この場合、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃとサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅Ｔ１ａ，Ｔ１ｂとの差が小さくなってしまう。
【０１８６】
このため、ステップＳ１５では、図２１に示されるように、サイドウォールスペーサＳＷ１ｃ全体が除去された段階で、ゲート電極ＧＥ１の側壁上での絶縁膜ＩＬ６の厚みＴ２ａとゲート電極ＧＥ２の側壁上での絶縁膜ＩＬ６の厚みＴ２ｂとが、それぞれ、ゲート電極ＧＥ３の側壁上での絶縁膜ＩＬ６の厚みＴ２ｃよりも３ｎｍ以上薄いことが好ましい。すなわち、サイドウォールスペーサＳＷ１ｃ全体が除去された段階で、Ｔ２ａ≦Ｔ２ｃ−３ｎｍかつＴ２ｂ≦Ｔ２ｃ−３ｎｍが成り立つことが好ましい。換言すれば、ステップＳ１５においてサイドウォールスペーサＳＷ１ｃ全体が除去された段階で、Ｔ２ａ≦Ｔ２ｃ−３ｎｍかつＴ２ｂ≦Ｔ２ｃ−３ｎｍが成り立つように、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６の各エッチング速度を調整しておくことが好ましい。つまり、ステップＳ１５のエッチバックを開始してからサイドウォールスペーサＳＷ１ｃ全体が除去されてしまうまでに、ゲート電極ＧＥ１，ＧＥ２の側壁上の絶縁膜ＩＬ６が、サイドエッチングにより３ｎｍ以上厚みを減少させていることが好ましい。これにより、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅Ｔ１ａ，Ｔ１ｂを、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さくするとともに、その差（幅Ｔ１ｃと幅Ｔ１ａ，Ｔ１ｂとの差）を、的確に確保できるようになる。なお、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上での絶縁膜ＩＬ６の厚みＴ２ａ，Ｔ２ｂ，Ｔ２ｃは、図２１に示されている。
【０１８７】
ここで、ゲート電極ＧＥ１の側壁上での絶縁膜ＩＬ６の厚みＴ２ａは、ゲート電極ＧＥ１の側壁上において、ゲート電極ＧＥ１のゲート長方向に平行な方向に測ったときの絶縁膜ＩＬ６の厚み（寸法）に対応している。絶縁膜ＩＬ６の厚みＴ２ａの測定方向と上記サイドウォールスペーサＳＷ２ａの幅Ｔ１ａの測定方向とは同じである。また、ゲート電極ＧＥ２の側壁上での絶縁膜ＩＬ６の厚みＴ２ｂは、ゲート電極ＧＥ２の側壁上において、ゲート電極ＧＥ２のゲート長方向に平行な方向に測ったときの絶縁膜ＩＬ６の厚み（寸法）に対応している。絶縁膜ＩＬ６の厚みＴ２ｂの測定方向と上記サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂの測定方向とは同じである。また、ゲート電極ＧＥ３の側壁上での絶縁膜ＩＬ６の厚みＴ２ｃは、ゲート電極ＧＥ３の側壁上において、ゲート電極ＧＥ３のゲート長方向に平行な方向に測ったときの絶縁膜ＩＬ６の厚み（寸法）に対応している。絶縁膜ＩＬ６の厚みＴ２ｃの測定方向と上記サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃの測定方向とは同じである。
【０１８８】
また、上述のように、サイドウォールスペーサＳＷ１ｃ全体が除去された段階で、Ｔ２ａ≦Ｔ２ｃ−３ｎｍかつＴ２ｂ≦Ｔ２ｃ−３ｎｍが成り立つようにすることで、ステップＳ１５を終了した段階で、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａとサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂとを、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも３ｎｍ以上小さくすることができる。すなわち、Ｔ１ａ≦Ｔ１ｃ−３ｎｍかつＴ１ｂ≦Ｔ１ｃ−３ｎｍを成り立たせることができる。これにより、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅Ｔ１ａ，Ｔ１ｂを、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さくするとともに、その差（幅Ｔ１ｃと幅Ｔ１ａ，Ｔ１ｂとの差）を、的確に確保することができる。また、製造ばらつきが生じたとしても、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅Ｔ１ａ，Ｔ１ｂが、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さくなっている関係（Ｔ１ａ＜Ｔ１ｃ、Ｔ１ｂ＜Ｔ１ｃ）を、確実に維持することができるようになる。
【０１８９】
また、ステップＳ１２で形成した縁膜ＩＬ７の厚みが厚すぎると、ステップＳ１３で形成されるサイドウォールスペーサＳＷ１の幅（ゲート長方向に平行な方向の寸法に対応）が大きくなり、それゆえ、ステップＳ１５におけるサイドウォールスペーサＳＷ１ｃのエッチング量が多くなる。この場合、最終的に形成されるサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅（Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ）にばらつきが生じる虞がある。これは、絶縁膜は、その厚みが厚いほど、厚みのばらつき（変動）が生じやすいため、絶縁膜ＩＬ７の形成膜厚が厚すぎると、サイドウォールスペーサＳＷ１の幅のばらつきが大きくなることにつながり、それが最終的に形成されるサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅（Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ）のばらつきにつながるためである。また、エッチングの際には、エッチング厚みが厚いほど、エッチングのばらつきが生じやすいため、絶縁膜ＩＬ７の形成膜厚が厚すぎてサイドウォールスペーサＳＷ１の幅が大きいと、エッチングばらつきにより、最終的に形成されるサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅（Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ）のばらつきが生じやすくなってしまう。
【０１９０】
このため、ステップＳ１２で形成する絶縁膜ＩＬ７の形成膜厚（厚み）Ｔ４は、ステップＳ１１で形成する絶縁膜ＩＬ６の形成膜厚（厚み）Ｔ３よりも小さい（薄い）ことが好ましい（すなわちＴ４＜Ｔ３）。これにより、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅（Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ）にばらつきが生じるのを、抑制または防止することができる。
【０１９１】
また、絶縁膜ＩＬ７の形成膜厚Ｔ４を絶縁膜ＩＬ６の形成膜厚Ｔ３よりも小さく（Ｔ４＜Ｔ３）した上で、ステップＳ１５において、サイドウォールスペーサＳＷ１ｃ（絶縁膜ＩＬ７）のエッチング速度よりも絶縁膜ＩＬ６のエッチング速度が大きく（速く）なるエッチング条件で、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６のエッチバックを行うことが、より好ましい。これにより、絶縁膜ＩＬ７の形成膜厚Ｔ４が薄いことで、サイドウォールスペーサＳＷ１ｃの幅が小さくなったとしても、ステップＳ１５において、サイドウォールスペーサＳＷ１ｃがエッチングされている間に、ゲート電極ＧＥ１，ＧＥ２の側壁上での絶縁膜ＩＬ６の厚みを十分に減少させることができる。このため、ステップＳ１５により形成されたサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃとサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅Ｔ１ａ，Ｔ１ｂとの差を、大きくすることができる。
【０１９２】
また、絶縁膜が形成された半導体基板に対してイオン注入する場合、絶縁膜の材料によって、不純物の突き抜けやすさが相違している。窒化シリコン膜は、酸化シリコン膜などに比べて、イオン注入する不純物（例えばリン（Ｐ）、ホウ素（Ｂ）またはヒ素（Ａｓ）など）が、突き抜けにくい性質がある。このため、ゲート電極の側壁上に形成するサイドウォールスペーサが窒化シリコン膜と酸化シリコン膜との積層膜により形成されていた場合、ソース・ドレイン領域を形成するためのイオン注入の際に、注入する不純物イオンがサイドウォールスペーサを不均一に突き抜けてしまい、半導体基板におけるサイドウォールスペーサの直下の領域に不均一に注入されてしまう虞がある。これは、サイドウォールスペーサの直下のエクステンション領域の不純物濃度が不均一になることにつながり、それは、ＭＩＳＦＥＴ同士でエクステンション領域の状態（不純物分布）がばらつく（変動する）ことにつながるため、ＭＩＳＦＥＴ間での特性のばらつき（変動）を招く虞がある。
【０１９３】
それに対して、本実施の形態では、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃは、絶縁膜ＩＬ６により形成されている。すなわち、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃは、単層の絶縁膜により形成されている。このため、ステップＳ１６でソース・ドレイン領域を形成するためのイオン注入を行う際に、注入する不純物イオンが、サイドウォールスペーサ（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）を不均一に突き抜けてしまうことを防止でき、半導体基板ＳＵＢにおけるサイドウォールスペーサ（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）の直下の領域に不均一に注入されてしまうのを防止できる。このため、ＭＩＳＦＥＴ同士でエクステンション領域の状態（不純物分布）がばらつく（変動する）ことを抑制または防止することができ、ＭＩＳＦＥＴ間で特性のばらつき（変動）が生じるのを抑制または防止することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。
【０１９４】
例えば、絶縁膜ＩＬ６を酸化シリコン膜の単層により形成した場合には、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃは、酸化シリコン膜により形成されることになる。この場合、ステップＳ１６でソース・ドレイン領域を形成するためのイオン注入を行う際に、注入する不純物イオンは、単層の酸化シリコン膜からなるサイドウォールスペーサ（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）をある程度突き抜ける可能性があるが、サイドウォールスペーサ（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）全体が酸化シリコンで形成されているため、突き抜け方は均一になりやすい。このため、ステップＳ１６でソース・ドレイン領域を形成するためのイオン注入で、半導体基板ＳＵＢにおけるサイドウォールスペーサ（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）の直下の領域に不純物イオンが注入されたとしても、均一に注入される。このため、ＭＩＳＦＥＴ同士でエクステンション領域の状態（不純物分布）がばらつく（変動する）ことを抑制または防止することができ、ＭＩＳＦＥＴ間で特性のばらつき（変動）が生じるのを抑制または防止することができる。
【０１９５】
また、例えば、絶縁膜ＩＬ６を窒化シリコン膜の単層により形成した場合には、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃは、窒化シリコン膜により形成されることになる。この場合、ステップＳ１６でソース・ドレイン領域を形成するためのイオン注入を行う際に、注入する不純物イオンは、単層の窒化シリコン膜からなるサイドウォールスペーサ（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）を突き抜けにくい。このため、ステップＳ１６でソース・ドレイン領域を形成するためのイオン注入で、半導体基板ＳＵＢにおけるサイドウォールスペーサ（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）の直下の領域に不純物イオンがほとんど注入されなくなる。このため、ＭＩＳＦＥＴ同士でエクステンション領域の状態（不純物分布）がばらつく（変動する）ことを抑制または防止することができ、ＭＩＳＦＥＴ間で特性のばらつき（変動）が生じるのを抑制または防止することができる。
【０１９６】
また、絶縁膜ＩＬ６を窒化シリコン膜の単層により形成した場合が、特に好ましく、この場合、ステップＳ１６でソース・ドレイン領域を形成するためのイオン注入を行う際に、注入する不純物イオンがサイドウォールスペーサ（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）の直下の領域の半導体基板ＳＵＢに注入されるのを、最も的確に防止できる。このため、ＭＩＳＦＥＴ同士でエクステンション領域の状態（不純物分布）がばらつく（変動する）ことを、最も的確に抑制または防止することができ、ＭＩＳＦＥＴ間で特性のばらつき（変動）が生じるのを、最も的確に抑制または防止することができる。
【０１９７】
（実施の形態２）
上記実施の形態１では、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるサイドウォールスペーサＳＷ２ａ，ＳＷ２ｂの幅Ｔ１ａ，Ｔ１ｂを、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さく（Ｔ１ａ＜Ｔ１ｃ、Ｔ１ｂ＜Ｔ１ｃ）していた。そして、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａとサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂとは、ほぼ同じ（Ｔ１ａ＝Ｔ１ｂ）にしていた。
【０１９８】
それに対して、本実施の形態２では、中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂを、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに形成されるサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さく（Ｔ１ｂ＜Ｔ１ｃ）する。そして、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されるサイドウォールスペーサＳＷ２ａの幅Ｔ１ａを、中耐圧ＭＩＳＦＥＴ形成領域１Ｂに形成されるサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂよりも小さく（Ｔ１ａ＜Ｔ１ｂ）する。
【０１９９】
以下、図面を参照して、本実施の形態２の半導体装置の製造工程について説明する。図３８は、本実施の形態２の半導体装置の製造工程を示す工程フロー図である。図３９〜図４５は、本実施の形態２の半導体装置の製造工程中の要部断面図である。なお、図３８は、上記図２に対応するものであり、上記図１の工程フロー（ステップＳ１〜Ｓ１０）に続く工程フローが示されている。
【０２００】
本実施の形態２の製造工程と上記実施の形態１の製造工程との相違点は、主として、上記ステップＳ１４（サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ除去工程）の後で、かつ上記ステップＳ１５（エッチバックによるサイドウォールスペーサＳＷ２形成工程）の前に、図３８のステップＳ２１，Ｓ２２，Ｓ２３を追加した点である。以下、具体的に説明する。
【０２０１】
本実施の形態２の製造工程は、上記図２０の構造を得るまでは、上記実施の形態１の製造工程とほぼ同様であるので、ここではその繰り返しの説明を省略し、上記図２０の構造を得た後の工程について説明する。
【０２０２】
上記実施の形態１と同様にして上記ステップＳ１４までの工程を行って上記図２０の構造を得た後、本実施の形態では、図３９に示されるように、半導体基板ＳＵＢの主面上に、すなわち絶縁膜ＩＬ６上に、サイドウォールスペーサＳＷ１ｃを覆うように、絶縁膜ＩＬ１０を形成する（図３８のステップＳ２１）。
【０２０３】
絶縁膜ＩＬ１０は、ゲート電極ＧＥ１、ＧＥ２，ＧＥ３の側壁上に形成すべきサイドウォールスペーサＳＷ２の幅を制御するための絶縁膜である。絶縁膜ＩＬ１０は、好ましくは単層の絶縁膜であり、絶縁膜ＩＬ６とは異なる材料からなる。但し、絶縁膜ＩＬ１０は、上記絶縁膜ＩＬ７と同じ材料膜であることが好ましい。すなわち、上記絶縁膜ＩＬ７が窒化シリコン膜の場合は、絶縁膜ＩＬ１０も窒化シリコン膜が好ましく、上記絶縁膜ＩＬ７が酸化シリコン膜の場合は、絶縁膜ＩＬ１０も酸化シリコン膜が好ましい。絶縁膜ＩＬ１０は、例えばＣＶＤ法などを用いて形成することができる。ステップＳ２１における絶縁膜ＩＬ１０の形成膜厚Ｔ５は、上記ステップＳ１１における絶縁膜ＩＬ６の形成膜厚Ｔ３よりも小さい（薄い）ことが、より好ましい。絶縁膜ＩＬ１０の形成膜厚Ｔ５は、後で形成すべきサイドウォールスペーサＳＷ２ｂの幅（Ｔ１ｂ）とサイドウォールスペーサＳＷ２ａの幅（Ｔ１ａ）との差を考慮して、設定する。
【０２０４】
次に、図４０に示されるように、異方性エッチング技術により、絶縁膜ＩＬ１０をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、絶縁膜ＩＬ６の側面（側壁）ＩＬ６ａ上に、側壁絶縁膜としてサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ３を形成する（図３８のステップＳ２２）。
【０２０５】
ステップＳ２２では、絶縁膜ＩＬ６の側面ＩＬ６ａ上に、絶縁膜ＩＬ１０をサイドウォールスペーサＳＷ３として残し、他の領域の絶縁膜ＩＬ１０を除去する。このため、ステップＳ２２を行うと、絶縁膜ＩＬ６の側面ＩＬ６ａ上の絶縁膜ＩＬ１０が局所的に残存してサイドウォールスペーサＳＷ３となり、サイドウォールスペーサＳＷ３，ＳＷ１ｃで覆われた部分以外の絶縁膜ＩＬ６は露出された状態となる。
【０２０６】
なお、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいて、ゲート電極ＧＥ１の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成されたサイドウォールスペーサＳＷ３を、以下ではサイドウォールスペーサＳＷ３ａと称することとする。また、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいて、ゲート電極ＧＥ２の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成されたサイドウォールスペーサＳＷ３を、以下ではサイドウォールスペーサＳＷ３ｂと称することとする。また、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいて、ゲート電極ＧＥ３の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成されたサイドウォールスペーサＳＷ３を、以下ではサイドウォールスペーサＳＷ３ｃと称することとする。
【０２０７】
ここで、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいては、サイドウォールスペーサＳＷ１ｃが残存していたため、サイドウォールスペーサＳＷ３ｃは、絶縁膜ＩＬ６の側面ＩＬ６ａ上に、サイドウォールスペーサＳＷ１ｃを介して形成される。一方、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいては、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂをステップＳ１４で除去していたため、サイドウォールスペーサＳＷ３ａ，ＳＷ３ｂは、絶縁膜ＩＬ６の側面ＩＬ６ａ上に、直接的に形成される。
【０２０８】
すなわち、ステップＳ２２までを行うと、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいては、ゲート電極ＧＥ３の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に、サイドウォールスペーサＳＷ１ｃとサイドウォールスペーサＳＷ３ｃとの積層体が形成された状態となる。また、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいては、ゲート電極ＧＥ２の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に、サイドウォールスペーサＳＷ３ｂが形成された状態となり、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいては、ゲート電極ＧＥ１の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に、サイドウォールスペーサＳＷ３ａが形成された状態となる。
【０２０９】
なお、絶縁膜ＩＬ７と絶縁膜ＩＬ１０とは同種の材料膜により形成することが好ましいが、そうした場合、サイドウォールスペーサＳＷ１ｃとサイドウォールスペーサＳＷ３ｃとは同種の材料膜により形成される。このため、サイドウォールスペーサＳＷ１ｃとサイドウォールスペーサＳＷ３ｃとが明確には区別されず、サイドウォールスペーサＳＷ１ｃとサイドウォールスペーサＳＷ３ｃとがほぼ一体化したサイドウォールスペーサが、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおけるゲート電極ＧＥ３の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に形成される場合もあり得る。
【０２１０】
ステップＳ２２では、絶縁膜ＩＬ６のエッチング速度よりも絶縁膜ＩＬ１０のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチバックを行うことが好ましい。換言すれば、ステップＳ２２では、絶縁膜ＩＬ１０のエッチング速度よりも絶縁膜ＩＬ６のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチバックを行うことが好ましい。つまり、ステップＳ２２では、絶縁膜ＩＬ１０よりも絶縁膜ＩＬ６がエッチングされにくいようなエッチング条件で、エッチバックを行うことが好ましい。これにより、ステップＳ２２では、絶縁膜ＩＬ６をエッチングストッパとして機能させることができる。このため、ステップＳ２２において絶縁膜ＩＬ６がエッチングされるのを抑制または防止することができる。
【０２１１】
ステップＳ２２では、絶縁膜ＩＬ６と絶縁膜ＩＬ１０とのエッチング速度を異ならせる必要がある。また、後述のステップＳ２３でも、絶縁膜ＩＬ６と絶縁膜ＩＬ１０（サイドウォールスペーサＳＷ３）とのエッチング速度を異ならせる必要がある。このため、絶縁膜ＩＬ６と絶縁膜ＩＬ１０とは、互いに異なる材料で形成する。
【０２１２】
また、後述のステップＳ１５でサイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃおよびサイドウォールスペーサＳＷ１ｃをエッチバックすることを考慮すると、サイドウォールスペーサＳＷ３とサイドウォールスペーサＳＷ１ｃとが同じ材料で形成されるように、絶縁膜ＩＬ７と絶縁膜ＩＬ１０とは同じ材料により形成することが好ましい。また、絶縁膜ＩＬ７と絶縁膜ＩＬ１０とを同じ材料により形成した場合、ステップＳ２２の絶縁膜ＩＬ１０のエッチバック工程のエッチング条件は、上記ステップＳ１３の絶縁膜ＩＬ７のエッチバック工程のエッチング条件とほぼ同様とすることができる。
【０２１３】
また、ステップＳ２２および後述のステップＳ２３では、絶縁膜ＩＬ１０をエッチングできかつ絶縁膜ＩＬ６はできるだけエッチングされないようなエッチング条件を採用することが好ましい。このため、絶縁膜ＩＬ１０は、絶縁膜ＩＬ６に対してエッチング選択比を高くすることができる材料を選択することが好ましい。この観点で、絶縁膜ＩＬ６および絶縁膜ＩＬ１０の一方を酸化シリコン膜とし、絶縁膜ＩＬ６および絶縁膜ＩＬ１０の他方を窒化シリコン膜とすることは好適である。
【０２１４】
次に、低耐圧ＭＩＳＦＥＴ形成領域１ＡのサイドウォールスペーサＳＷ３（すなわちサイドウォールスペーサＳＷ３ａ）を除去し、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１ＣのサイドウォールスペーサＳＷ３（すなわちサイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ）を残す（図３８のステップＳ２３）。
【０２１５】
ステップＳ２３は、次のようにして行うことができる。すなわち、図４１に示されるように、まず、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１Ｃを覆い、かつ低耐圧ＭＩＳＦＥＴ形成領域１Ａを露出するフォトレジスト層（マスク層）ＰＲ１１を、半導体基板ＳＵＢ上に形成する。それから、低耐圧ＭＩＳＦＥＴ形成領域１Ａに形成されているサイドウォールスペーサＳＷ３（すなわちサイドウォールスペーサＳＷ３ａ）を、エッチングにより除去する。その後、図４２に示されるように、フォトレジスト層ＰＲ１１を除去する。このようにして、ステップＳ２３が行われ、低耐圧ＭＩＳＦＥＴ形成領域１ＡのサイドウォールスペーサＳＷ３ａが除去される。
【０２１６】
ステップＳ２３では、低耐圧ＭＩＳＦＥＴ形成領域１ＡのサイドウォールスペーサＳＷ３（ＳＷ３ａ）が露出され、かつ、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１ＣのサイドウォールスペーサＳＷ３（ＳＷ３ｂ，ＳＷ３ｃ）が露出しない（すなわちフォトレジスト層ＰＲ１１で覆われた）状態で、エッチングを行う。このため、ステップＳ２３のエッチングでは、低耐圧ＭＩＳＦＥＴ形成領域１ＡのサイドウォールスペーサＳＷ３（ＳＷ３ａ）は除去されるが、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域１ＣのサイドウォールスペーサＳＷ３（ＳＷ３ｂ，ＳＷ３ｃ）は除去されずに残存する。
【０２１７】
ステップＳ２３では、絶縁膜ＩＬ６のエッチング速度よりもサイドウォールスペーサＳＷ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ２３では、サイドウォールスペーサＳＷ３のエッチング速度よりも絶縁膜ＩＬ６のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ２３では、サイドウォールスペーサＳＷ３よりも絶縁膜ＩＬ６がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ２３において絶縁膜ＩＬ６がエッチングされるのを抑制または防止することができる。
【０２１８】
また、ステップＳ２３では、絶縁膜ＩＬ６がエッチングされるのをできるだけ抑制しながら、サイドウォールスペーサＳＷ３ａを除去することが望ましい。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａの絶縁膜ＩＬ６の厚みが、ステップＳ２３のエッチングによって減少するのを抑制または防止でき、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおける絶縁膜ＩＬ６の厚みと、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおける絶縁膜ＩＬ６の厚みと、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおける絶縁膜ＩＬ６の厚みとに差が生じるのを抑制または防止できる。この観点で、ステップＳ２３のエッチングは、ウェットエッチングが好ましく、これにより、絶縁膜ＩＬ６がエッチングされるのをできるだけ抑制しながら、サイドウォールスペーサＳＷ３ａを的確に除去できるようになる。また、酸化シリコン膜と窒化シリコン膜とは、ウェットエッチングを採用すれば、高選択比のエッチングを容易に実現できる。このため、絶縁膜ＩＬ６および絶縁膜ＩＬ１０の一方を酸化シリコン膜とし、絶縁膜ＩＬ６および絶縁膜ＩＬ１０の他方を窒化シリコン膜とし、ステップＳ２３のエッチングにウェットエッチングを用いれば、より好ましい。絶縁膜ＩＬ６を窒化シリコン膜とし、絶縁膜ＩＬ１０を酸化シリコン膜とした場合、ステップＳ２３では、例えばフッ酸（緩衝フッ酸）を用いたウェットエッチングを好適に用いることができる。
【０２１９】
また、上記ステップＳ２２は、異方性のエッチングが必要なので、ドライエッチングを行う。一方、ステップＳ２３は、露出している絶縁膜ＩＬ６のエッチングを抑制しながら、サイドウォールスペーサＳＷ３ａを除去するため、等方性のエッチングが好ましく、ウェットエッチングが特に好ましい。
【０２２０】
ここまでの工程により、図４２の構造が得られる。すなわち、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいては、ゲート電極ＧＥ３の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に、サイドウォールスペーサＳＷ１ｃとサイドウォールスペーサＳＷ３ｃとの積層体が形成された状態となる。また、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいては、ゲート電極ＧＥ２の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａ上に、サイドウォールスペーサＳＷ３ｂが形成された状態となる。サイドウォールスペーサＳＷ３ｃの幅Ｔ６ｃと、サイドウォールスペーサＳＷ３ｂの幅Ｔ６ｂとは、ほぼ同じ（Ｔ６ｂ＝Ｔ６ｃ）である。また、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいては、ゲート電極ＧＥ１の側壁に対応する絶縁膜ＩＬ６の側面ＩＬ６ａは露出した状態（すなわち側面ＩＬ６ａ上にサイドウォールスペーサが形成されていない状態）となる。
【０２２１】
ここで、サイドウォールスペーサＳＷ３ｂの幅Ｔ６ｂは、サイドウォールスペーサＳＷ３ｂの側面のうち、絶縁膜ＩＬ６の側面ＩＬ６ａに対向（隣接）する側の側面（サイドウォールスペーサＳＷ３ｂの側面）と、それとは反対側の側面（サイドウォールスペーサＳＷ３ｂの側面）との間の距離（ゲート電極ＧＥ２のゲート長方向に平行な方向で測った距離）に対応している。また、サイドウォールスペーサＳＷ３ｃの幅Ｔ６ｃは、サイドウォールスペーサＳＷ３ｃの側面のうち、絶縁膜ＩＬ６の側面ＩＬ６ａに対向（隣接）する側の側面（サイドウォールスペーサＳＷ３ｃの側面）と、それとは反対側の側面（サイドウォールスペーサＳＷ３ｃの側面）との間の距離（ゲート電極ＧＥ３のゲート長方向に平行な方向で測った距離）に対応している。サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃの幅は、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃの厚み（絶縁膜ＩＬ６の側面ＩＬ６ａ上での厚み）とみなすこともできる。
【０２２２】
以降の工程は、上記実施の形態１と基本的には同じである。すなわち、図４３および図４４に示されるように、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃおよび絶縁膜ＩＬ６をエッチバック（エッチング、ドライエッチング）することにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に側壁絶縁膜としてサイドウォールスペーサＳＷ２を形成する（図３８のステップＳ１５）。
【０２２３】
ステップＳ１５のエッチバック工程のエッチング条件などについては、上記実施の形態１とほぼ同様である。
【０２２４】
ステップＳ１５では、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃが除去され、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に絶縁膜ＩＬ６が残存してサイドウォールスペーサＳＷ２となり、他の領域の絶縁膜ＩＬ６は除去される。これにより、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に残存する絶縁膜ＩＬ６により、サイドウォールスペーサＳＷ２が形成される。ステップＳ１５では、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に残存してサイドウォールスペーサＳＷ２となる部分以外の絶縁膜ＩＬ６は除去される。
【０２２５】
また、ステップＳ１５では、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃが残存しないように、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃ全体が除去されることが好ましい。これにより、ステップＳ１５の終了後、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上には、残存する絶縁膜ＩＬ６からなるサイドウォールスペーサＳＷ２が形成されているが、サイドウォールスペーサＳＷ１は形成されていない（残っていない）状態になる。すなわち、ステップＳ１５の終了後にゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に形成されているサイドウォールスペーサＳＷ２は、絶縁膜ＩＬ６とサイドウォールスペーサＳＷ１，ＳＷ３の残存部とで形成されるのではなく、絶縁膜ＩＬ６の単層で形成されることになる。
【０２２６】
ここで、図４３は、上記図２１に対応するものであり、ステップＳ１５のエッチングの途中の段階が示されており、具体的には、ステップＳ１５のエッチング工程中にサイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃ全体が除去された直後の段階が示されている。また、図４４は、上記図２１に対応するものであり、図４３の段階の後、ステップＳ１５のエッチングを更に継続し、ステップＳ１５のエッチングを終了した直後の段階が示されている。
【０２２７】
ステップＳ１５のエッチング工程では、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃ全体が除去された段階で、図４３のように、半導体基板ＳＵＢ上に絶縁膜ＩＬ６が層状に残存していることが好ましく、その理由は、上記実施の形態１と同様である。そして、ステップＳ１５のエッチング工程において、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃ全体が除去された後、エッチングを継続して半導体基板ＳＵＢ上に絶縁膜ＩＬ６が層状に残存しないようにすることが好ましい。すなわち、サイドウォールスペーサＳＷ２となる部分以外の絶縁膜ＩＬ６が除去されるようにする。
【０２２８】
ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上にオフセットスペーサＳＰを形成していた場合には、サイドウォールスペーサＳＷ２は、ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上に、オフセットスペーサＳＰを介して形成される。
【０２２９】
本実施の形態２では、ゲート電極ＧＥ３の側壁上に形成されたサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃは、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂよりも大きい（Ｔ１ｃ＞Ｔ１ｂ）。そして、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂは、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷ２ａの幅Ｔ１ａよりも大きい（Ｔ１ｂ＞Ｔ１ａ）。換言すれば、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａはサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂよりも小さく（Ｔ１ａ＜Ｔ１ｂ）、かつ、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂはサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さい（Ｔ１ｂ＜Ｔ１ｃ）。
【０２３０】
このように、上記実施の形態１では、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａとサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂとは、ほぼ同じ（Ｔ１ａ＝Ｔ１ｂ）であったが、本実施の形態２では、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａはサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂよりも小さく（Ｔ１ａ＜Ｔ１ｂ）なっている。
【０２３１】
本実施の形態２では、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃが、Ｔ１ａ＜Ｔ１ｂ＜Ｔ１ｃの関係となっているが、その理由について、以下に説明する。
【０２３２】
ステップＳ１５のエッチングでは、異方性のエッチングだけでなく、サイドエッチングも生じる。しかしながら、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサＳＷ３ｃ，ＳＷ１ｃが形成されているため、サイドウォールスペーサＳＷ３ｃ，ＳＷ１ｃ全体が除去されるまでは、絶縁膜ＩＬ６の側面ＩＬ６ａはサイドエッチングされない。つまり、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、ステップＳ１５のエッチングの全期間のうち、サイドウォールスペーサＳＷ３ｃ，ＳＷ１ｃが除去されて絶縁膜ＩＬ６の側面ＩＬ６ａが露出してから後の期間だけ、絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされることになる。
【０２３３】
また、中耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサＳＷ３ｂが形成されているため、サイドウォールスペーサＳＷ３ｂ全体が除去されるまでは、絶縁膜ＩＬ６の側面ＩＬ６ａはサイドエッチングされない。つまり、中耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、ステップＳ１５のエッチングの全期間のうち、サイドウォールスペーサＳＷ３ｂが除去されて絶縁膜ＩＬ６の側面ＩＬ６ａが露出してから後の期間だけ、絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされることになる。
【０２３４】
なお、サイドウォールスペーサＳＷ３ｂの幅Ｔ６ｂとサイドウォールスペーサＳＷ３ｃの幅Ｔ６ｃとはほぼ同じである。このため、サイドウォールスペーサＳＷ３ｃとサイドウォールスペーサＳＷ１ｃとの合計の幅（側面ＩＬ６ａ上での厚み）は、サイドウォールスペーサＳＷ１ｃの分だけ、サイドウォールスペーサＳＷ３ｂの幅（側面ＩＬ６ａ上での厚み）よりも大きくなる。このため、高耐圧ＭＩＳＦＥＴ形成領域１ＣでサイドウォールスペーサＳＷ３ｃ，ＳＷ１ｃが除去されて絶縁膜ＩＬ６の側面ＩＬ６ａが露出するまでに要する時間は、中耐圧ＭＩＳＦＥＴ形成領域１ＢでサイドウォールスペーサＳＷ３ｂが除去されて絶縁膜ＩＬ６の側面ＩＬ６ａが露出するまでに要する時間よりも、サイドウォールスペーサＳＷ１ｃのエッチングに要する時間の分だけ、長くなる。
【０２３５】
一方、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは、絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサが形成されていない状態（既にサイドウォールスペーサＳＷ３ａを除去した状態）でステップＳ１５のエッチングを開始する。このため、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは、ステップＳ１５のエッチングの全期間で、絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされることになる。
【０２３６】
このため、高耐圧ＭＩＳＦＥＴ形成領域１Ｃに比べて中耐圧ＭＩＳＦＥＴ形成領域１Ｂの方が、絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされる時間が長くなり、中耐圧ＭＩＳＦＥＴ形成領域１Ｂに比べて低耐圧ＭＩＳＦＥＴ形成領域１Ａの方が、絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされる時間が長くなる。絶縁膜ＩＬ６の側面ＩＬ６ａがサイドエッチングされる場合、サイドエッチングされる時間が長くなるほど、サイドエッチング量（サイドエッチングされる厚み）は大きくなり、ゲート電極の側壁上での絶縁膜ＩＬ６の厚みは薄くなる。
【０２３７】
従って、ステップＳ１５のエッチングを終了した段階で、高耐圧ＭＩＳＦＥＴ形成領域１Ｃにおいてゲート電極ＧＥ３の側壁上に残存する絶縁膜ＩＬ６の厚みよりも、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいてゲート電極ＧＥ２の側壁上に残存する絶縁膜ＩＬ６の厚みの方が小さく（薄く）なる。そして、ステップＳ１５のエッチングを終了した段階で、中耐圧ＭＩＳＦＥＴ形成領域１Ｂにおいてゲート電極ＧＥ２の側壁上に残存する絶縁膜ＩＬ６の厚みよりも、低耐圧ＭＩＳＦＥＴ形成領域１Ａにおいてゲート電極ＧＥ１の側壁上に残存する絶縁膜ＩＬ６の厚みの方が小さく（薄く）なる。このため、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂが小さくなり、かつ、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂよりもサイドウォールスペーサＳＷ２ａの幅Ｔ１ａが小さくなる（Ｔ１ａ＜Ｔ１ｂ＜Ｔ１ｃ）。
【０２３８】
このように、本実施の形態２では、高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサＳＷ３ｃ，ＳＷ１ｃを残し、中耐圧ＭＩＳＦＥＴ形成領域１Ｂでは絶縁膜ＩＬ６の側面ＩＬ６ａ上にサイドウォールスペーサＳＷ３ｂを残し、低耐圧ＭＩＳＦＥＴ形成領域１Ａでは絶縁膜ＩＬ６の側面ＩＬ６ａを露出した状態で、ステップＳ１５のエッチバックを行う。高耐圧ＭＩＳＦＥＴ形成領域１Ｃでは、サイドウォールスペーサＳＷ３ｃとサイドウォールスペーサＳＷ１ｃとが絶縁膜ＩＬ６のサイドエッチングの防止膜として機能できるため、低耐圧ＭＩＳＦＥＴ形成領域１Ａおよび中耐圧ＭＩＳＦＥＴ形成領域１Ｂに比べて、絶縁膜ＩＬ６のサイドエッチング時間を短くして絶縁膜ＩＬ６のサイドエッチング量を少なくすることができる。また、中耐圧ＭＩＳＦＥＴ形成領域１Ｂでは、サイドウォールスペーサＳＷ３ｂが絶縁膜ＩＬ６のサイドエッチングの防止膜として機能できるため、低耐圧ＭＩＳＦＥＴ形成領域１Ａに比べて、絶縁膜ＩＬ６のサイドエッチング時間を短くして絶縁膜ＩＬ６のサイドエッチング量を少なくすることができる。この絶縁膜ＩＬ６のサイドエッチング量の違いにより、高耐圧ＭＩＳＦＥＴ形成領域１Ｃ、中耐圧ＭＩＳＦＥＴ形成領域１Ｂおよび低耐圧ＭＩＳＦＥＴ形成領域１Ａの順に、ゲート電極の側壁上での絶縁膜ＩＬ６の厚みが薄くなり、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃを、Ｔ１ａ＜Ｔ１ｂ＜Ｔ１ｃの関係とすることができる。
【０２３９】
このようにしてサイドウォールスペーサＳＷ２（ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ）が形成される。
【０２４０】
その後、図４５に示されるように、ｎ＋型半導体領域（ｎ型不純物拡散層）であるソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３を形成する（図３８のステップＳ１６）が、このステップＳ１６については、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０２４１】
更に、上記ステップＳ１７の活性化のためのアニール処理（熱処理）を行い、ステップＳ１８のサリサイド工程で上記金属シリサイド層ＭＳを形成し、上記絶縁膜ＩＬ８、上記コンタクトホールＣＴ、上記プラグＰＧ、上記絶縁膜ＩＬ９および上記配線Ｍ１を上記実施の形態１と同様に形成することができるが、ここではその図示および説明は省略する。
【０２４２】
このようにして、本実施の形態２の半導体装置が製造される。
【０２４３】
上記実施の形態１では、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷ２ａの幅Ｔ１ａとゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂとが、ゲート電極ＧＥ３の側壁上に形成されたサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さくなっていた。そして、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷ２ａの幅Ｔ１ａとゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂとは、ほぼ同じであった。すなわち、Ｔ１ａ＝Ｔ１ｂ＜Ｔ１ｃであった。
【０２４４】
それに対して、本実施の形態２では、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＷ２ａの幅Ｔ１ａが、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂよりも小さく、このサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂが、ゲート電極ＧＥ３の側壁上に形成されたサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも小さくなっている。すなわち、Ｔ１ａ＜Ｔ１ｂ＜Ｔ１ｃである。
【０２４５】
このＴ１ａ＜Ｔ１ｂ＜Ｔ１ｃの関係を反映して、ＭＩＳＦＥＴＱ１のソース・ドレイン領域ＳＤ１とチャネル形成領域との間の距離（ゲート長方向に平行な方向の距離）を、ＭＩＳＦＥＴＱ２のソース・ドレイン領域ＳＤ２とチャネル形成領域との間の距離（ゲート長方向に平行な方向の距離）よりも小さくすることができる。そして、ＭＩＳＦＥＴＱ２のソース・ドレイン領域ＳＤ２とチャネル形成領域との間の距離（ゲート長方向に平行な方向の距離）を、ＭＩＳＦＥＴＱ３のソース・ドレイン領域ＳＤ３とチャネル形成領域との間の距離（ゲート長方向に平行な方向の距離）よりも小さくすることができる。
【０２４６】
従って、ＭＩＳＦＥＴＱ１におけるソース・ドレイン領域ＳＤ１とチャネル形成領域との間に延在する低不純物濃度のエクステンション領域ＥＸ１の寸法（ゲート長方向の寸法）を、ＭＩＳＦＥＴＱ２におけるソース・ドレイン領域ＳＤ２とチャネル形成領域との間に延在する低不純物濃度のエクステンション領域ＥＸ２の寸法（ゲート長方向の寸法）よりも小さくすることができる。そして、ＭＩＳＦＥＴＱ２におけるソース・ドレイン領域ＳＤ２とチャネル形成領域との間に延在する低不純物濃度のエクステンション領域ＥＸ２の寸法（ゲート長方向の寸法）を、ＭＩＳＦＥＴＱ３におけるソース・ドレイン領域ＳＤ３とチャネル形成領域との間に延在する低不純物濃度のエクステンション領域ＥＸ３の寸法（ゲート長方向の寸法）よりも小さくすることができる。
【０２４７】
これにより、ＭＩＳＦＥＴＱ３については、ＭＩＳＦＥＴＱ１，Ｑ２に比べてソース・ドレイン領域ＳＤ３とチャネル形成領域との間の距離を大きくすることができ、ＭＩＳＦＥＴＱ３の耐圧を向上することができる。ＭＩＳＦＥＴＱ１については、ＭＩＳＦＥＴＱ２，Ｑ３に比べてソース・ドレイン領域ＳＤ１とチャネル形成領域との間の距離を小さくすることができ、ＭＩＳＦＥＴＱ１の電流駆動力を高めることができる。また、ＭＩＳＦＥＴＱ２については、ＭＩＳＦＥＴＱ１に比べてソース・ドレイン領域ＳＤ２とチャネル形成領域との間の距離を大きくすることができ、ＭＩＳＦＥＴＱ２の耐圧を向上することができ、また、ＭＩＳＦＥＴＱ３に比べてソース・ドレイン領域ＳＤ２とチャネル形成領域との間の距離を小さくすることができ、ＭＩＳＦＥＴＱ２の電流駆動力を高めることができる。このため、半導体装置の総合的な性能を向上することができる。
【０２４８】
これ以外については、本実施の形態２も、上記実施の形態１とほぼ同様の効果を得ることができる。
【０２４９】
本実施の形態２では、ステップＳ１２で絶縁膜ＩＬ７を形成し、この絶縁膜ＩＬ７をステップＳ１３でエッチバックしてサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃを形成している。また、ステップＳ２１で絶縁膜ＩＬ１０を形成し、この絶縁膜ＩＬ１０をステップＳ２２でエッチバックしてサイドウォールスペーサＳＷ３ａ，ＳＷ３ｂ，ＳＷ３ｃを形成している。このため、ステップＳ１３およびステップＳ２２において、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、絶縁膜ＩＬ６のオーバーエッチング量は概ね同じである。このため、ステップＳ１５の直前の段階で、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、絶縁膜ＩＬ６の厚みを概ね同じにすることができ、ステップＳ１５中にゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁上以外の絶縁膜ＩＬ６が除去されるタイミングを概ね一致させることができる。従って、ステップＳ１５のエッチバック工程で、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとのいずれかで過剰なオーバーエッチングが生じるのを抑制または防止でき、半導体基板ＳＵＢのダメージを抑制または防止することができる。これにより、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、半導体基板ＳＵＢのオーバーエッチングを抑制または防止でき、半導体基板ＳＵＢのダメージを抑制または防止できるため、製造された半導体装置の信頼性を向上させることができる。
【０２５０】
また、本実施の形態２では、ステップＳ１４でサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂを除去しかつサイドウォールスペーサＳＷ１ｃを残存させ、また、ステップＳ２３でサイドウォールスペーサＳＷ３ａを除去しかつサイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃを残存させた後、ステップＳ１５で、サイドウォールスペーサＳＷ１ｃおよび絶縁膜ＩＬ６をエッチバックする。このステップＳ１４とステップＳ２３では、絶縁膜ＩＬ６のエッチングをできるだけ抑制しながら、サイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ（ステップＳ１４の場合）またはサイドウォールスペーサＳＷ３ａ（ステップＳ２３の場合）をエッチングして除去することが望ましい。そうすることで、ステップＳ１５の直前の段階で、低耐圧ＭＩＳＦＥＴ形成領域１Ａと中耐圧ＭＩＳＦＥＴ形成領域１Ｂと高耐圧ＭＩＳＦＥＴ形成領域１Ｃとで、絶縁膜ＩＬ６の厚みに差が生じるのを、より的確に抑制または防止できる。この観点で、ステップＳ１４では、絶縁膜ＩＬ６に対するサイドウォールスペーサＳＷ１ａ，ＳＷ１ｂ（絶縁膜ＩＬ７）のエッチング選択比が１より大きくなるようなエッチング条件を選ぶことが好ましく、エッチング選択比が１．５以上であれば、より好ましい。また、ステップＳ２３では、絶縁膜ＩＬ６に対するサイドウォールスペーサＳＷ３ａ（絶縁膜ＩＬ１０）のエッチング選択比が１より大きくなるようなエッチング条件を選ぶことが好ましく、エッチング選択比が１．５以上であれば、より好ましい。
【０２５１】
また、本実施の形態２においても、上記実施の形態１と同様に、図４３に示されるように、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃ全体が除去された段階で、半導体基板ＳＵＢ上に絶縁膜ＩＬ６が層状に残存しているようにすることが好ましい。これにより、ステップＳ１５で半導体基板ＳＵＢがオーバーエッチングされるのを的確に抑制または防止することができるようになる。
【０２５２】
また、本実施の形態２においても、ステップＳ１５では、図４３に示されるように、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃ全体が除去された段階で、ゲート電極ＧＥ１の側壁上での絶縁膜ＩＬ６の厚みＴ２ａが、ゲート電極ＧＥ２の側壁上での絶縁膜ＩＬ６の厚みＴ２ｂよりも３ｎｍ以上薄いことが好ましい。また、ゲート電極ＧＥ２の側壁上での絶縁膜ＩＬ６の厚みＴ２ｂが、ゲート電極ＧＥ３の側壁上での絶縁膜ＩＬ６の厚みＴ２ｃよりも３ｎｍ以上薄いことが好ましい。すなわち、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃ全体が除去された段階で、Ｔ２ａ≦Ｔ２ｂ−３ｎｍかつＴ２ｂ≦Ｔ２ｃ−３ｎｍが成り立つことが好ましい。これにより、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃを、幅Ｔ１ｃ、幅Ｔ１ｂおよび幅Ｔ１ａの順に小さくするとともに、その差（幅Ｔ１ｃと幅Ｔ１ｂとの差、および幅Ｔ１ｂと幅Ｔ１ａとの差）を、的確に確保できるようになる。
【０２５３】
また、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃ全体が除去された段階で、Ｔ２ａ≦Ｔ２ｂ−３ｎｍかつＴ２ｂ≦Ｔ２ｃ−３ｎｍが成り立つようにすることで、ステップＳ１５を終了した段階で、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃについて、Ｔ１ａ≦Ｔ１ｂ−３ｎｍかつＴ１ｂ≦Ｔ１ｃ−３ｎｍを成り立たせることができる。すなわち、サイドウォールスペーサＳＷ２ａの幅Ｔ１ａを、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂよりも３ｎｍ以上小さくし、また、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂを、サイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃよりも３ｎｍ以上小さくすることができる。これにより、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃを、幅Ｔ１ｃ、幅Ｔ１ｂおよび幅Ｔ１ａの順に小さくするとともに、その差（幅Ｔ１ｃと幅Ｔ１ｂとの差、および幅Ｔ１ｂと幅Ｔ１ａとの差）を、的確に確保できるようになる。また、製造ばらつきが生じたとしても、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃが、幅Ｔ１ｃ、幅Ｔ１ｂおよび幅Ｔ１ａの順に小さくなっている関係（Ｔ１ａ＜Ｔ１ｂ＜Ｔ１ｃ）を、確実に維持することができるようになる。
【０２５４】
また、ステップＳ１２で形成する絶縁膜ＩＬ７の形成膜厚Ｔ４は、ステップＳ１１で形成する絶縁膜ＩＬ６の形成膜厚Ｔ３よりも小さい（薄い）ことが好ましい（すなわちＴ４＜Ｔ３）。同様に、ステップＳ２１で形成する絶縁膜ＩＬ１０の形成膜厚Ｔ５は、ステップＳ１１で形成する絶縁膜ＩＬ６の形成膜厚Ｔ３よりも小さい（薄い）ことが好ましい（すなわちＴ５＜Ｔ３）。これにより、上記実施の形態１でも述べたように、サイドウォールスペーサＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃの幅（Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ）にばらつきが生じるのを、抑制または防止することができる。
【０２５５】
また、絶縁膜ＩＬ７，ＩＬ１０の形成膜厚Ｔ４，Ｔ５を絶縁膜ＩＬ６の形成膜厚Ｔ３よりも小さくした上で、ステップＳ１５において、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃ（絶縁膜ＩＬ７，ＩＬ１０）のエッチング速度よりも絶縁膜ＩＬ６のエッチング速度が大きく（速く）なるエッチング条件で、エッチバックを行うことが、より好ましい。これにより、絶縁膜ＩＬ７，ＩＬ１０の形成膜厚Ｔ４，Ｔ５が薄いことで、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃの幅が小さくなったとしても、ステップＳ１５において、サイドウォールスペーサＳＷ３ｂ，ＳＷ３ｃ，ＳＷ１ｃがエッチングされている間に、ゲート電極ＧＥ１，ＧＥ２の側壁上での絶縁膜ＩＬ６の厚みを十分に減少させることができる。このため、ステップＳ１５により形成されたサイドウォールスペーサＳＷ２ｃの幅Ｔ１ｃとサイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂとの差と、サイドウォールスペーサＳＷ２ｂの幅Ｔ１ｂとサイドウォールスペーサＳＷ２ａの幅Ｔ１ａとの差とを、大きくすることができる。
【０２５６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０２５７】
例えば、上記実施の形態１および実施の形態２では、低耐圧ＭＩＳＦＥＴ形成領域１ＡにＭＩＳＦＥＴＱ１が形成され、中耐圧ＭＩＳＦＥＴ形成領域１ＢにＭＩＳＦＥＴＱ２が形成され、高耐圧ＭＩＳＦＥＴ形成領域１ＣにＭＩＳＦＥＴＱ３が形成される場合について説明した。しかしながら、上記実施の形態１において、低耐圧ＭＩＳＦＥＴ形成領域（ＭＩＳＦＥＴＱ１）または中耐圧ＭＩＳＦＥＴ形成領域（ＭＩＳＦＥＴＱ２）のいずれか一方を省略することもできる。また、上記実施の形態２において、低耐圧ＭＩＳＦＥＴ形成領域１Ａ（ＭＩＳＦＥＴＱ１）と中耐圧ＭＩＳＦＥＴ形成領域１Ｂ（ＭＩＳＦＥＴＱ２）と高耐圧ＭＩＳＦＥＴ形成領域１Ｃ（ＭＩＳＦＥＴＱ３）とのうち、いずれか１つを省略することもできる。
【０２５８】
また、上記実施の形態１および実施の形態２では、耐圧が異なるＭＩＳＦＥＴについて、ゲート電極の側壁上に形成するサイドウォールスペーサＳＷ２の幅を異ならせる場合について説明したが、耐圧が同じＭＩＳＦＥＴ同士であっても、ゲート電極の側壁上に形成するサイドウォールスペーサの幅を異ならせたい場合には、上記実施の形態１または実施の形態２の手法を適用することができる。
【０２５９】
また、上記実施の形態１および実施の形態２では、ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ３がｐチャネル型のＭＩＳＦＥＴである場合について説明したが、導電型を反対にして、ｎチャネル型のＭＩＳＦＥＴを形成することもできる。また、ＭＩＳＦＥＴＱ１，Ｑ２，Ｑ３について、ｎチャネル型とｐチャネル型とを混在させることもできる。また、ｐチャネル型のＭＩＳＦＥＴとｎチャネル型のＭＩＳＦＥＴの両方を形成することもできる。
【符号の説明】
【０２６０】
１Ａ，１０１Ａ  低耐圧ＭＩＳＦＥＴ形成領域
１Ｂ  中耐圧ＭＩＳＦＥＴ形成領域
１Ｃ，１０１Ｃ  高耐圧ＭＩＳＦＥＴ形成領域
ＣＴ  コンタクトホール
ＤＰ  多結晶シリコン膜
ＥＸ１，ＥＸ２，ＥＸ３，ＥＸ１０１，ＥＸ１０３  エクステンション領域
ＧＥ１，ＧＥ２，ＧＥ３，ＧＥ１０１，ＧＥ１０３  ゲート電極
ＧＩ１，ＧＩ２，ＧＩ３，ＧＩ１０１，ＧＩ１０３  ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７  絶縁膜
ＩＬ８，ＩＬ９，ＩＬ１０，ＩＬ１０６，ＩＬ２０６  絶縁膜
ＩＬ６ａ  側面
ＩＭ１，ＩＭ２，ＩＭ３ａ，ＩＭ３ｂ，ＩＭ３ｃ  イオン注入
Ｍ１  配線
ＭＳ  金属シリサイド層
ＮＷ１，ＮＷ２，ＮＷ３，ＮＷ１０１，ＮＷ１０３  ｎ型ウエル
ＰＧ  プラグ
ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ１１，ＰＲ２０１  フォトレジスト層
Ｑ１，Ｑ２，Ｑ３  ＭＩＳＦＥＴ
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ１０１，ＳＤ１０３  ソース・ドレイン領域
ＳＰ  オフセットスペーサ
ＳＴ，ＳＴ１０１  素子分離領域
ＳＴａ  素子分離溝
ＳＵＢ，ＳＵＢ１０１  半導体基板
ＳＷ１，ＳＷ１ａ，ＳＷ１ｂ，ＳＷ１ｃ  サイドウォールスペーサ
ＳＷ２，ＳＷ２ａ，ＳＷ２ｂ，ＳＷ２ｃ  サイドウォールスペーサ
ＳＷ３，ＳＷ３ａ，ＳＷ３ｂ，ＳＷ３ｃ  サイドウォールスペーサ
ＳＷ１０２ａ，ＳＷ１０２ｃ，ＳＷ２０２ａ，ＳＷ２０２ｃ  サイドウォールスペーサ
Ｔ１ａ，Ｔ１ｂ，Ｔ１ｃ，Ｔ２ａ，Ｔ２ｂ，Ｔ２ｃ，  幅
Ｔ３，Ｔ４，Ｔ５  形成膜厚
Ｔ１０１ａ，Ｔ１０１ｃ，Ｔ２０１ａ，Ｔ２０１ｃ，Ｔ２０２ａ，Ｔ２０２ｃ  厚み
【図１】
2014075557.tif 000003
【図２】
2014075557.tif 000004
【図３】
2014075557.tif 000005
【図４】
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【図５】
2014075557.tif 000007
【図６】
2014075557.tif 000008
【図７】
2014075557.tif 000009
【図８】
2014075557.tif 000010
【図９】
2014075557.tif 000011
【図１０】
2014075557.tif 000012
【図１１】
2014075557.tif 000013
【図１２】
2014075557.tif 000014
【図１３】
2014075557.tif 000015
【図１４】
2014075557.tif 000016
【図１５】
2014075557.tif 000017
【図１６】
2014075557.tif 000018
【図１７】
2014075557.tif 000019
【図１８】
2014075557.tif 000020
【図１９】
2014075557.tif 000021
【図２０】
2014075557.tif 000022
【図２１】
2014075557.tif 000023
【図２２】
2014075557.tif 000024
【図２３】
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【図２４】
2014075557.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
2014075557.tif 000030
【図２９】
2014075557.tif 000031
【図３０】
2014075557.tif 000032
【図３１】
2014075557.tif 000033
【図３２】
2014075557.tif 000034
【図３３】
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【図３４】
2014075557.tif 000036
【図３５】
2014075557.tif 000037
【図３６】
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【図３７】
2014075557.tif 000039
【図３８】
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【図３９】
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【図４０】
2014075557.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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