(57)【要約】【課題】１つの実施形態は、例えば、得られる信号のＳＮ比を向上できるＤＡコンバータを提供することを目的とする。【解決手段】１つの実施形態によれば、アンプの直流オフセットを補正するＤＡコンバータであって、入力端子と、出力端子と、制御端子と、Ｄ／Ａ変換部とを有することを特徴とするＤＡコンバータが提供される。入力端子は、アンプの入力ノードに接続されている。出力端子は、アンプの出力ノードに接続されている。制御端子は、オフセット補正データを受ける。Ｄ／Ａ変換部は、制御端子で受けたオフセット補正データをＤ／Ａ変換してオフセット補正信号を生成しながら、入力端子で受けた信号を増幅し、生成されたオフセット補正信号に増幅された信号を加算して出力端子へ供給する。【選択図】図１
2014057297.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号が入力される第１の入力端子と第２の信号を出力する第１の出力端子を有する第１のアンプと、
第３の信号が入力される第２の入力端子と第４の信号を出力する第２の出力端子を有する第２のアンプと、
前記第１の信号を入力し、第１の補正データに基づいて第１の補正信号を生成し、前記第１の補正信号を前記第２の信号に加算するように構成される第３のアンプと、
前記第３の信号を入力し、第２の補正データに基づいて第２の補正信号を生成し、前記第２の補正信号を前記第４の信号に加算するように構成される第４のアンプと、
を備えたことを特徴とする半導体装置。
【請求項２】
アンプの直流オフセットを補正するＤＡコンバータであって、
前記アンプの入力ノードに接続された入力端子と、
前記アンプの出力ノードに接続された出力端子と、
オフセット補正データを受ける制御端子と、
前記制御端子で受けたオフセット補正データをＤ／Ａ変換してオフセット補正信号を生成しながら、前記入力端子で受けた信号を増幅し、前記生成されたオフセット補正信号に前記増幅された信号を加算して前記出力端子へ供給するＤ／Ａ変換部と、
を備えたことを特徴とするＤＡコンバータ。
【請求項３】
前記アンプは、差動アンプであり、
前記ＤＡコンバータは、
前記差動アンプの第１の直流オフセットを補正する第１のＤＡコンバータと、
前記差動アンプの第２の直流オフセットを補正する第２のＤＡコンバータと、
を含む
ことを特徴とする請求項２に記載のＤＡコンバータ。
【請求項４】
前記差動アンプは、第１の入力ノード、第２の入力ノード、第１の出力ノード、及び第２の出力ノードを有し、
前記第１のＤＡコンバータは、
前記アンプの第１の入力ノードに接続された第１の入力端子と、
前記アンプの第１の出力ノードに接続された第１の出力端子と、
第１のオフセット補正データを受ける第１の制御端子と、
前記第１の制御端子で受けた第１のオフセット補正データをＤ／Ａ変換して第１のオフセット補正信号を生成しながら、前記第１の入力端子で受けた第１の信号を増幅し、前記生成された第１のオフセット補正信号に前記増幅された第１の信号を加算して前記出力端子へ供給する第１のＤ／Ａ変換部と、
を有し、
前記第２のＤＡコンバータは、
前記アンプの第２の入力ノードに接続された第２の入力端子と、
前記アンプの第２の出力ノードに接続された第２の出力端子と、
第２のオフセット補正データを受ける第２の制御端子と、
前記第２の制御端子で受けた第２のオフセット補正データをＤ／Ａ変換して第２のオフセット補正信号を生成しながら、前記第２の入力端子で受けた第２の信号を増幅し、前記生成された第２のオフセット補正信号に前記増幅された第２の信号を加算して前記出力端子へ供給する第２のＤ／Ａ変換部と、
を有する
ことを特徴とする請求項３に記載のＤＡコンバータ。
【請求項５】
前記入力端子は、無線周波数信号をベースバンド信号又は中間周波数に変換する周波数変換回路から出力された信号を受ける
ことを特徴とする請求項２から４のいずれか１項に記載のＤＡコンバータ。
【請求項６】
前記アンプは、
前記入力端子及び前記出力端子の間に互いに並列接続された複数の第１のインバータと、
前記複数の第１のインバータをＰ側電源及びＮ側電源に接続する複数対の第１のスイッチと、
を有し、
前記ＤＡコンバータは、
前記入力端子及び前記出力端子の間に互いに並列接続された複数の第２のインバータと、
前記複数の第２のインバータをＰ側電源及びＮ側電源に接続する複数対の第２のスイッチと、
を有する
ことを特徴とする請求項２から５のいずれか１項に記載のＤＡコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びＤＡコンバータに関する。
【背景技術】
【０００２】
無線電波を受信する受信機では、受信信号をアンプでアナログ的に増幅し、増幅された信号に所定の信号処理を行い、信号処理して得られた信号（アナログ信号）をＡ／Ｄ変換して、受信データを得る。このとき、得られる信号のＳＮ比を向上することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−７１７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、例えば、得られる信号のＳＮ比を向上できるＤＡコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００５】
１つの実施形態によれば、アンプの直流オフセットを補正するＤＡコンバータであって、入力端子と、出力端子と、制御端子と、Ｄ／Ａ変換部とを有することを特徴とするＤＡコンバータが提供される。入力端子は、アンプの入力ノードに接続されている。出力端子は、アンプの出力ノードに接続されている。制御端子は、オフセット補正データを受ける。Ｄ／Ａ変換部は、制御端子で受けたオフセット補正データをＤ／Ａ変換してオフセット補正信号を生成しながら、入力端子で受けた信号を増幅し、生成されたオフセット補正信号に増幅された信号を加算して出力端子へ供給する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態にかかるＤＡコンバータが適用されたミキサの構成を示す図。
【図２】第１の実施形態にかかるＤＡコンバータの構成及び動作を示す図。
【図３】第１の実施形態にかかるＤＡコンバータの動作を示す図。
【図４】第１の実施形態にかかるＤＡコンバータの動作を示す図。
【図５】第１の実施形態におけるアンプ及びＤＡコンバータの単位セルを示す図。
【図６】第２の実施形態にかかるＤＡコンバータの構成を示す図。
【図７】第３の実施形態にかかるＤＡコンバータが適用されたミキサを含む受信機の構成を示す図。
【図８】基本の形態にかかるＤＡコンバータが適用されたミキサを含む受信機の構成を示す図。
【図９】基本の形態にかかるＤＡコンバータが適用されたミキサの構成を示す図。
【図１０】基本の形態にかかるＤＡコンバータの構成を示す図。
【図１１】基本の形態にかかるＤＡコンバータの構成を示す図。
【図１２】基本の形態の変形例にかかるＤＡコンバータが適用されたミキサの構成を示す図。
【図１３】基本の形態の変形例にかかるＤＡコンバータの構成を示す図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかるＤＡコンバータを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１の実施形態）
第１の実施形態にかかるＤＡコンバータについて説明する前に、基本の形態にかかるＤＡコンバータ１０５３について図８を用いて説明する。図８は、基本の形態にかかるＤＡコンバータ１０５３（図９参照）が適用されたミキサ１０５を含む受信機１００の構成を示す図である。
【０００９】
図８に示す受信機１００は、無線電波（無線周波数信号）を受信する。具体的には、受信機１００は、受信アンテナ１０１、バンドパスフィルタ１０２、ローノイズアンプ（ＬＮＡ）１０３、バッファ１０４、ミキサ１０５、ローパスフィルタ１０６、利得可変アンプ１０７、ＡＤコンバータ（ＡＤＣ）１０８、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ−Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ：直交周波数分割多重方式）復調部１０９、及び制御部１２０を備える。
【００１０】
受信アンテナ１０１は、空間を伝播する無線電波（無線周波数信号）を受信する。受信アンテナ１０１は、受信された無線周波数信号をバンドパスフィルタ１０２へ供給する。
【００１１】
バンドパスフィルタ１０２は、受信アンテナ１０１にて受信された無線周波数信号から所望の周波数成分を選択的に抽出する。バンドパスフィルタ１０２は、抽出された無線周波数信号をローノイズアンプ１０３へ供給する。
【００１２】
ローノイズアンプ１０３は、バンドパスフィルタ１０２にて抽出された無線周波数信号を増幅する。ローノイズアンプ１０３は、増幅された無線周波数信号をバッファ１０４へ供給する。
【００１３】
バッファ１０４は、ローノイズアンプ１０３から供給された無線周波数信号をミキサ１０５へさらに供給する。
【００１４】
ミキサ１０５は、ローノイズアンプ１０３にて増幅された無線周波数信号をバッファ１０４経由で受け、その無線周波数信号を局部発振信号ＬＩ，ＬＱに応じてベースバンド信号または中間周波信号に変換する。このとき、後述するように、ミキサ１０５は、制御部１２０から受けたオフセット補正データＯＦＤ１，ＯＦＤ２に従ったオフセット補正動作を行う。ミキサ１０５は、変換された信号をローパスフィルタ１０６へ供給する。
【００１５】
ローパスフィルタ１０６は、ミキサ１０５から供給された信号から不要な高域成分を除去する。ローパスフィルタ１０６は、高域成分が除去された信号を利得可変アンプ１０７へ供給する。
【００１６】
利得可変アンプ１０７は、ローパスフィルタ１０６を通過した信号を増幅する。このとき、利得可変アンプ１０７は、例えば、制御部１２０により制御されたゲインで、信号を増幅してもよい。利得可変アンプ１０７は、増幅された信号をＡＤコンバータ１０８へ供給する。
【００１７】
ＡＤコンバータ１０８は、利得可変アンプ１０７から供給された信号をＡ／Ｄ変換して、デジタル値を生成する。ＡＤコンバータ１０８は、生成されたデジタル値をＯＦＤＭ復調部１０９へ供給する。
【００１８】
ＯＦＤＭ復調部１０９は、供給されたデジタル値に対して、ＯＦＤＭ復調処理を行う。例えば、ＯＦＤＭ復調部１０９は、多重化されたデジタル値から元のデータを復元する。ＯＦＤＭ復調部１０９は、復元されたデータを所定の回路へ供給する。
【００１９】
なお、バンドパスフィルタ１０２からＡＤコンバータ１０８まで伝送される信号は差動信号を用いることができる。
【００２０】
次に、ミキサ１０５の内部構成について図９を用いて説明する。図９は、基本の形態にかかるＤＡコンバータ１０５３が適用されたミキサ１０５の構成を示す図である。
【００２１】
ミキサ１０５は、周波数変換回路１０５１、アンプ１０５２、及びＤＡコンバータ（ＤＡＣ）１０５３を有する。
【００２２】
周波数変換回路１０５１は、例えば、増幅された無線周波数信号をローノイズアンプ１０３から受け、局部発振信号ＬＩ，ＬＱを所定のコントローラ（図示せず）から受ける。周波数変換回路１０５１は、例えば、増幅された無線周波数信号を差動信号の形態で受ける。
【００２３】
周波数変換回路１０５１は、例えば、増幅された無線周波数信号を局部発振信号ＬＩ，ＬＱと混合することでダウンコンバートし、ベースバンド信号の同相成分および直交成分を生成する。すなわち、周波数変換回路１０５１は、無線周波数信号をベースバンド信号又は中間周波数に変換する。周波数変換回路１０５１は、変換後の信号をアンプ１０５２へ供給する。周波数変換回路１０５１は、例えば、変換後の信号を差動信号の形態でアンプ１０５２へ供給する。
【００２４】
アンプ１０５２は、供給された信号を増幅して出力する。アンプ１０５２は、例えば、差動アンプであり、供給された信号を差動信号の形態で受け、また、増幅された信号を差動信号の形態で出力する。
【００２５】
具体的には、アンプ１０５２は、第１の入力端子ＩＴ１、第１の入力ノード１０５２ａ１、第２の入力端子ＩＴ２、第２の入力ノード１０５２ａ２、第１の出力ノード１０５２ｂ１、第１の出力端子ＯＴ１、第２の出力ノード１０５２ｂ２、及び第２の出力端子ＯＴ２を有する。第１の入力ノード１０５２ａ１は、第１の入力端子ＩＴ１を介して、差動信号における正側の信号を受ける。第２の入力ノード１０５２ａ２は、第２の入力端子ＩＴ２を介して、差動信号における負側の信号を受ける。第１の出力ノード１０５２ｂ１は、差動信号における負側の信号を、第１の出力端子ＯＴ１を介して出力する。第２の出力ノード１０５２ｂ２は、差動信号における正側の信号を、第２の出力端子ＯＴ２を介して出力する。
【００２６】
このとき、アンプ１０５２の第１の出力ノード１０５２ｂ１及び第２の出力ノード１０５２ｂ２から出力される信号（例えば、差動信号）は、アンプ１０５２のオフセットを含んだものとなっている。
【００２７】
ＤＡコンバータ１０５３は、アンプ１０５２のオフセットを補正するためにＤ／Ａ変換を行う。具体的には、ＤＡコンバータ１０５３は、第１のＤＡコンバータ１０５４及び第２のＤＡコンバータ１０５５を含む。第１のＤＡコンバータ１０５４は、アンプ１０５２（差動アンプ）の第１の直流オフセットを補正する。第２のＤＡコンバータ１０５５は、アンプ１０５２（差動アンプ）の第２の直流オフセットを補正する。
【００２８】
第１のＤＡコンバータ１０５４は、第１のオフセット補正データＯＦＤ１を制御部１２０（図８参照）から受ける。そして、第１のＤＡコンバータ１０５４は、第１のオフセット補正データＯＦＤ１をＤ／Ａ変換して、第１のオフセット補正信号（アナログ信号）ＯＦＳ１を生成してアンプ１０５２へ供給する。
【００２９】
第２のＤＡコンバータ１０５５は、第２のオフセット補正データＯＦＤ２を制御部１２０（図８参照）から受ける。そして、第２のＤＡコンバータ１０５５は、第２のオフセット補正データＯＦＤ２をＤ／Ａ変換して、第２のオフセット補正信号（アナログ信号）ＯＦＳ２を生成してアンプ１０５２へ供給する。
【００３０】
なお、オフセット補正データＯＦＤ１，ＯＦＤ２は、アンプ１０５２のオフセット（第１の直流オフセット、第２の直流オフセット）をキャンセルするように、予め実験的に決められて制御部１２０に設定されたものである。
【００３１】
これにより、アンプ１０５２は、第１の入力端子ＩＴ１及び第２の入力端子ＩＴ２を介して受けた差動信号を増幅するとともに、第１のオフセット補正信号ＯＦＳ１及び第２のオフセット補正信号ＯＦＳ２を増幅する。この結果、アンプ１０５２から出力される信号は、アンプ１０５２のオフセットに加えて、アンプ１０５２のオフセットをキャンセルする成分を含んだものとすることができ、アンプ１０５２のオフセットが低減されたものとすることができる。
【００３２】
次に、アンプ１０５２及びＤＡコンバータ１０５３のより具体的な構成について図１０及び図１１を用いて説明する。図１０は、基本の形態にかかるＤＡコンバータ１０５３の構成を、アンプ１０５２の構成とともに示す図である。図１１は、基本の形態にかかるＤＡコンバータ１０５３における一部の構成をより詳細に示す図である。
【００３３】
アンプ１０５２は、入力端子ＩＴ１，ＩＴ２，入力ノード１０５２ａ１，１０５２ａ２、増幅部ＡＭＰ、出力ノード１０５２ｂ１，１０５２ｂ２、及び出力端子ＯＴ１，ＯＴ２を有する。増幅部ＡＭＰは、入力端子ＩＴ１，ＩＴ２，入力ノード１０５２ａ１，１０５２ａ２と、出力ノード１０５２ｂ１，１０５２ｂ２、及び出力端子ＯＴ１，ＯＴ２との間に配されている。増幅部ＡＭＰは、複数の第１のインバータＩＮＶ１−１〜ＩＮＶ１−６及び複数対の第１のスイッチＳＷＰ１−１，ＳＷＮ１−１〜ＳＷＰ１−６，ＳＷＮ１−６を有する。
【００３４】
複数の第１のインバータＩＮＶ１−１〜ＩＮＶ１−６は、入力端子及び出力端子の間に互いに並列接続されている。具体的には、複数の第１のインバータＩＮＶ１−１〜ＩＮＶ１−３は、第１の入力端子ＩＴ１及び第１の出力端子ＯＴ１の間に互いに並列接続されている。複数の第１のインバータＩＮＶ１−４〜ＩＮＶ１−６は、第２の入力端子ＩＴ２及び第２の出力端子ＯＴ２の間に互いに並列接続されている。
【００３５】
複数対の第１のスイッチＳＷＰ１−１，ＳＷＮ１−１〜ＳＷＰ１−６，ＳＷＮ１−６は、複数の第１のインバータＩＮＶ１−１〜ＩＮＶ１−６をＰ側電源及びＮ側電源に接続する。例えば、第１のスイッチＳＷＰ１−１は、第１のインバータＩＮＶ１−１のＰ側の端子をＰ側電源（例えば、ＶＤＤ）に接続し、第１のスイッチＳＷＮ１−１は、第１のインバータＩＮＶ１−１のＮ側の端子をＮ側電源（例えば、ＧＮＤ）に接続し、第１のスイッチＳＷＰ１−１及び第１のスイッチＳＷＮ１−１は、互いに対になっている。・・・例えば、第１のスイッチＳＷＰ１−６は、第１のインバータＩＮＶ１−６のＰ側の端子をＰ側電源（例えば、ＶＤＤ）に接続し、第１のスイッチＳＷＮ１−６は、第１のインバータＩＮＶ１−６のＮ側の端子をＮ側電源（例えば、ＧＮＤ）に接続し、第１のスイッチＳＷＰ１−６及び第１のスイッチＳＷＮ１−６は、互いに対になっている。
【００３６】
アンプ１０５２は、第１のインバータＩＮＶ１と、第１のインバータＩＮＶ１をＰ側電源及びＮ側電源に接続する一対の第１のスイッチＳＷＰ１，ＳＷＮ１とを含む単位セルを、第１の入力端子ＩＴ１側及び第１の入力端子ＩＴ２側に均等な数で展開することで構成することができる。
【００３７】
ＤＡコンバータ１０５３は、バイアス端子ＢＴ１，ＢＴ２，入力ノード１０５３ａ１，１０５３ａ２、Ｄ／Ａ変換部ＤＡＵ、及び出力ノード１０５３ｂ１，１０５３ｂ２を有する。Ｄ／Ａ変換部ＤＡＵは、複数の第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０及び複数対の第２のスイッチＳＷＰ２−７，ＳＷＮ２−７〜ＳＷＰ２−１０，ＳＷＮ２−１０を有する。
【００３８】
すなわち、第１のＤＡコンバータ１０５４は、バイアス端子ＢＴ１、入力ノード１０５３ａ１、第１のＤ／Ａ変換部ＤＡＵ１、及び出力ノード１０５３ｂ１を有する。第１のＤ／Ａ変換部ＤＡＵ１は、複数の第２のインバータＩＮＶ２−７，ＩＮＶ２−８及び複数対の第２のスイッチＳＷＰ２−７，ＳＷＮ２−７，ＳＷＰ２−８，ＳＷＮ２−８を有する。
【００３９】
第２のＤＡコンバータ１０５５は、バイアス端子ＢＴ２、入力ノード１０５３ａ２、第２のＤ／Ａ変換部ＤＡＵ２、及び出力ノード１０５３ｂ２を有する。第２のＤ／Ａ変換部ＤＡＵ２は、複数の第２のインバータＩＮＶ２−９，ＩＮＶ２−１０及び複数対の第２のスイッチＳＷＰ２−９，ＳＷＮ２−９，ＳＷＰ２−１０，ＳＷＮ２−１０を有する。
【００４０】
複数の第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０は、バイアス端子ＢＴ１，ＢＴ２及びアンプ１０５２の入力端子ＩＴ１，ＩＴ２の間に互いに並列接続されている。具体的には、複数の第２のインバータＩＮＶ２−７，ＩＮＶ２−８は、第１のバイアス端子ＢＴ１及び出力ノード１０５３ｂ１の間に互いに並列接続されている。出力ノード１０５３ｂ１は、アンプ１０５２の第１の入力端子ＩＴ１及び第１の入力ノード１０５２ａ１の間に接続されている。複数の第２のインバータＩＮＶ２−９，ＩＮＶ２−１０は、第２のバイアス端子ＢＴ２及び出力ノード１０５３ｂ２の間に互いに並列接続されている。出力ノード１０５３ｂ２は、アンプ１０５２の第２の入力端子ＩＴ２及び第２の入力ノード１０５２ａ２の間に接続されている。
【００４１】
複数対の第２のスイッチＳＷＰ２−７，ＳＷＮ２−７〜ＳＷＰ２−１０，ＳＷＮ２−１０は、複数の第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０をＰ側電源及びＮ側電源に接続する。例えば、第２のスイッチＳＷＰ２−７は、第２のインバータＩＮＶ２−７のＰ側の端子をＰ側電源（例えば、ＶＤＤ）に接続し、第２のスイッチＳＷＮ２−７は、第２のインバータＩＮＶ２−７のＮ側の端子をＮ側電源（例えば、ＧＮＤ）に接続し、第２のスイッチＳＷＰ２−７及び第２のスイッチＳＷＮ２−７は、互いに対になっている。・・・例えば、第２のスイッチＳＷＰ２−１０は、第２のインバータＩＮＶ２−１０のＰ側の端子をＰ側電源（例えば、ＶＤＤ）に接続し、第２のスイッチＳＷＮ２−１０は、第２のインバータＩＮＶ２−１０のＮ側の端子をＮ側電源（例えば、ＧＮＤ）に接続し、第２のスイッチＳＷＰ２−１０及び第２のスイッチＳＷＮ２−１０は、互いに対になっている。
【００４２】
ＤＡコンバータ１０５３は、第２のインバータＩＮＶ２と、第２のインバータＩＮＶ２をＰ側電源及びＮ側電源に接続する一対の第２のスイッチＳＷＰ２，ＳＷＮ２とを含む単位セルを、第１の入力端子ＩＴ１側（第１のＤＡコンバータ１０５４側）及び第２の入力端子ＩＴ２側（第２のＤＡコンバータ１０５５側）に均等な数で展開することで構成することができる。
【００４３】
図１０に示す構成において、複数の第１のインバータＩＮＶ１−１〜ＩＮＶ１−６及び複数の第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０のそれぞれにおいて、ＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭがインバータ接続されている。例えば、第１のインバータＩＮＶ１−１において、ＰＭＯＳトランジスタＰＭ−１及びＮＭＯＳトランジスタＮＭ−１がインバータ接続されている。・・・例えば、第１のインバータＩＮＶ１−６において、ＰＭＯＳトランジスタＰＭ−６及びＮＭＯＳトランジスタＮＭ−６がインバータ接続されている。例えば、第２のインバータＩＮＶ２−７において、ＰＭＯＳトランジスタＰＭ−７及びＮＭＯＳトランジスタＮＭ−７がインバータ接続されている。・・・例えば、第２のインバータＩＮＶ１−１０において、ＰＭＯＳトランジスタＰＭ−１０及びＮＭＯＳトランジスタＮＭ−１０がインバータ接続されている。
【００４４】
図１０に示す構成では、アンプ１０５２は、増幅動作を行う際に、複数対の第１のスイッチＳＷＰ１−１，ＳＷＮ１−１〜ＳＷＰ１−６，ＳＷＮ１−６の各対における両方ともオンさせる。
【００４５】
それに対して、ＤＡコンバータ１０５３は、制御端子で受けたオフセット補正データに応じて、複数対の第２のスイッチＳＷＰ２−７，ＳＷＮ２−７〜ＳＷＰ２−１０，ＳＷＮ２−１０の各対における一方をオンさせる。すなわち、第１のＤＡコンバータ１０５４は、第１の制御端子ＣＴ１で受けた第１のオフセット補正データＯＦＤ１に応じて、対になっている第２のスイッチＳＷＰ２−７，ＳＷＮ２−７の一方をオンさせ、対になっている第２のスイッチＳＷＰ２−８，ＳＷＮ２−８の一方をオンさせる。第２のＤＡコンバータ１０５５は、第２の制御端子ＣＴ２で受けた第２のオフセット補正データＯＦＤ２に応じて、対になっている第２のスイッチＳＷＰ２−９，ＳＷＮ２−９の一方をオンさせ、対になっている第２のスイッチＳＷＰ２−１０，ＳＷＮ２−１０の一方をオンさせる。図１０では、ＤＡコンバータ１０５３が、スイッチＳＷＮ２−７，ＳＷＰ２−８，ＳＷＮ２−９，ＳＷＰ２−１０をオンさせ、スイッチＳＷＰ２−７，ＳＷＮ２−８，ＳＷＰ２−９，ＳＷＮ２−１０をオンさせている場合が例示されている。
【００４６】
これに応じて、ＤＡコンバータ１０５３では、制御端子で受けたオフセット補正データに応じて、各第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０におけるＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭの一方が活性化され他方が非活性化される。図１０では、非活性化された状態を破線で示している。活性化されたトランジスタは電流源として動作し、発生させた電流をオフセット補正信号としてアンプ１０５２へ供給する。このとき、例えば第１の出力端子ＯＴ１側では、ＰＭＯＳトランジスタＰＭが活性化されれば、Ｐ側電源（例えば、ＶＤＤ）に引っ張られて電流値が増加し、ＮＭＯＳトランジスタＮＭが活性化されれば、Ｎ側電源（例えば、ＧＮＤ）に引っ張られて電流値が減少する。すなわち、オフセット補正データ（デジタル信号）に応じた複数対の第２のスイッチのＯＮ／ＯＦＦ状態に対応するように各第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０におけるＰＭＯＳトランジスタＰＭ及びＮＭＯＳトランジスタＮＭの活性化／非活性化され、その状態においてＤ／Ａ変換が行われ、Ｄ／Ａ変換結果（例えば、電流）がオフセット補正信号（アナログ信号）としてＤＡコンバータから出力される。
【００４７】
例えば、図１０に示す場合、第１のＤＡコンバータ１０５４において、第１のオフセット補正データＯＦＤ１に応じて、ＮＭＯＳトランジスタＮＭ−７が発生させた電流とＰＭＯＳトランジスタＰＭ−８が発生させた電流とが加算されて、加算された電流が第１のオフセット補正信号ＯＦＳ１（図９参照）として出力ノード１０５３ｂ１からアンプ１０５２の第１の入力ノード１０５２ａ１へ供給される。また、第２のＤＡコンバータ１０５５において、第２のオフセット補正データＯＦＤ２に応じて、ＮＭＯＳトランジスタＮＭ−９が発生させた電流とＰＭＯＳトランジスタＰＭ−１０が発生させた電流とが加算されて、加算された電流が第２のオフセット補正信号ＯＦＳ２（図９参照）として出力ノード１０５３ｂ２からアンプ１０５２の第２の入力ノード１０５２ａ２へ供給される。
【００４８】
このとき、電流源として動作しているトランジスタは、実際には、例えば図１１に示すように、多数のトランジスタが並列接続されて構成されているので、個々のトランジスタの特性ばらつきに応じたノイズを発生させる。すなわち、第１のインバータＩＮＶ１−１〜ＩＮＶ１−６におけるＰＭＯＳトランジスタＰＭ−１〜ＰＭ−６と第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０におけるＰＭＯＳトランジスタＰＭ−７〜ＰＭ−１０との間で同じ特性（例えば、ゲート幅及びゲート長が同じ）のものを用いるように設計した場合でも、実際の特性がばらつく傾向にあり、その特性ばらつきに応じたノイズを発生させる可能性がある。同様に、第１のインバータＩＮＶ１−１〜ＩＮＶ１−６におけるＮＭＯＳトランジスタＮＭ−１〜ＮＭ−６と第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０におけるＮＭＯＳトランジスタＮＭ−７〜ＮＭ−１０との間で同じ特性（例えば、ゲート幅及びゲート長が同じ）のものを用いるように設計した場合でも、実際の特性がばらつく傾向にあり、その特性ばらつきに応じたノイズを発生させる可能性がある。これにより、アンプ１０５２の入力側へ供給されるオフセット補正信号ＯＦＳ１，ＯＦＳ２には、オフセット補正に寄与する成分以外に、ノイズ成分が含まれたものとなっている。
【００４９】
したがって、アンプ１０５２が差動信号とともに第１のオフセット補正信号ＯＦＳ１及び第２のオフセット補正信号ＯＦＳ２を増幅する際、アンプ１０５２のオフセットをキャンセルする成分以外に、ノイズ成分も増幅されてしまい、第１の出力端子ＯＴ１及び第２の出力端子ＯＴ２からミキサ１０５の出力として出力される信号はノイズ成分が増幅された成分が含まれたものとなり、ＳＮ比が悪化する傾向にある。
【００５０】
そこで、本発明者は、ＳＮ比を向上することについて検討を行った。その検討の結果、ＤＡコンバータ１０５３ｉの出力ノード１０５３ｂ１ｉ，１０５３ｂ２ｉの接続先を、図１２に示すように、アンプ１０５２の入力端子ＩＴ１，ＩＴ２及び入力ノード１０５２ａ１，１０５２ａ２の間（図９参照）から、アンプ１０５２の出力ノード１０５２ｂ１，１０５２ｂ２及び出力端子ＯＴ１，ＯＴ２の間へ変更するとの着想に至った。図１２は、基本の形態の変形例にかかるＤＡコンバータ１０５３ｉを含むミキサ１０５ｉの構成を示す図である。以下では、基本の形態にかかるＤＡコンバータ１０５３を含むミキサ１０５（図９〜図１１参照）と異なる部分を中心に説明する。
【００５１】
ミキサ１０５ｉでは、図１２に示すように、ＤＡコンバータ１０５３ｉとアンプ１０５２とで出力端子ＯＴ１，ＯＴ２を共有化させる。すなわち、第１のＤＡコンバータ１０５４ｉとアンプ１０５２とは、出力端子ＯＴ１を共有する。第２のＤＡコンバータ１０５５ｉとアンプ１０５２とは、出力端子ＯＴ２を共有する。
【００５２】
具体的には、図１０に示す構成を図１３に示す構成へ変更する。図１３に示す構成では、ＤＡコンバータ１０５３ｉのＤ／Ａ変換部ＤＡＵｉにおける複数の第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０は、バイアス端子ＢＴ１，ＢＴ２及びアンプ１０５２の出力端子ＯＴ１，ＯＴ２の間に互いに並列接続されている。
【００５３】
より具体的には、第１のＤＡコンバータ１０５４ｉの第１のＤ／Ａ変換部ＤＡＵ１ｉにおける複数の第２のインバータＩＮＶ２−７，ＩＮＶ２−８は、第１のバイアス端子ＢＴ１及び出力ノード１０５３ｂ１ｉの間に互いに並列接続されている。出力ノード１０５３ｂ１ｉは、アンプ１０５２の第１の出力ノード１０５２ｂ１及び第１の出力端子ＯＴ１の間に接続されている。第２のＤＡコンバータ１０５５ｉの第２のＤ／Ａ変換部ＤＡＵ２ｉにおける複数の第２のインバータＩＮＶ２−９，ＩＮＶ２−１０は、第２のバイアス端子ＢＴ２及び出力ノード１０５３ｂ２ｉの間に互いに並列接続されている。出力ノード１０５３ｂ２ｉは、アンプ１０５２の第２の出力ノード１０５２ｂ２及び第２の出力端子ＯＴ２の間に接続されている。
【００５４】
図１３に示す構成では、例えば図１３に示す場合、第１のＤＡコンバータ１０５４ｉにおいて、第１のオフセット補正データＯＦＤ１に応じて、ＮＭＯＳトランジスタＮＭ−７が発生させた電流とＰＭＯＳトランジスタＰＭ−８が発生させた電流とが加算されて、加算された電流が第１のオフセット補正信号ＯＦＳ１ｉ（図１２参照）として出力ノード１０５３ｂ１ｉからアンプ１０５２の出力端子ＯＴ１へ供給される。また、第２のＤＡコンバータ１０５５ｉにおいて、第２のオフセット補正データＯＦＤ２に応じて、ＮＭＯＳトランジスタＮＭ−９が発生させた電流とＰＭＯＳトランジスタＰＭ−１０が発生させた電流とが加算されて、加算された電流が第２のオフセット補正信号ＯＦＳ２ｉ（図１２参照）として出力ノード１０５３ｂ２ｉからアンプ１０５２の出力端子ＯＴ２へ供給される。
【００５５】
これにより、アンプ１０５２が差動信号を増幅し、その増幅後の信号に第１のオフセット補正信号ＯＦＳ１ｉ及び第２のオフセット補正信号ＯＦＳ２ｉがそれぞれ加算されて第１の出力端子ＯＴ１及び第２の出力端子ＯＴ２からミキサ１０５の出力としてそれぞれ出力される。このとき、アンプ１０５２が第１のオフセット補正信号ＯＦＳ１ｉ及び第２のオフセット補正信号ＯＦＳ２ｉを増幅しないので、第１のオフセット補正信号ＯＦＳ１ｉ及び第２のオフセット補正信号ＯＦＳ２ｉに含まれるノイズ成分が増幅されることも抑制できる。すなわち、図１２及び図１３に示す構成によれば、図９及び図１０に示す構成に比べて、第１の出力端子ＯＴ１及び第２の出力端子ＯＴ２からミキサ１０５の出力として出力される信号に含まれるノイズ成分を低減でき、ＳＮ比を向上できる。
【００５６】
これに対して、本発明者は、さらにＳＮ比を向上することについて検討を行った。その検討の結果、図１に示すように、ミキサ１０５ｊにおいて、オフセット補正用のＤＡコンバータ１０５３ｊ（第１のＤＡコンバータ１０５４ｊ、第２のＤＡコンバータ１０５５ｊ）を差動信号の増幅用としても兼用するとの着想に至った。図１は、第１の実施形態にかかるＤＡコンバータ１０５３ｊを含むミキサ１０５ｊの構成を示す図である。以下では、基本の形態にかかるＤＡコンバータ１０５３を含むミキサ１０５（図９〜図１１参照）及び基本の形態の変形例にかかるＤＡコンバータ１０５３ｉを含むミキサ１０５ｉ（図１２、図１３参照）と異なる部分を中心に説明する。
【００５７】
ミキサ１０５ｊでは、図１に示すように、ＤＡコンバータ１０５３ｊとアンプ１０５２とで、出力端子ＯＴ１，ＯＴ２を共有化させることに加えて、入力端子ＩＴ１，ＩＴ２を共有化させる。すなわち、第１のＤＡコンバータ１０５４ｊとアンプ１０５２とは、出力端子ＯＴ１を共有するとともに、入力端子ＩＴ１を共有する。第２のＤＡコンバータ１０５４ｊとアンプ１０５２とは、出力端子ＯＴ２を共有するとともに、入力端子ＩＴ２を共有する。
【００５８】
具体的には、図１３に示す構成を図２に示す構成へ変更する。図２に示す構成では、ＤＡコンバータ１０５３ｊのＤ／Ａ変換部ＤＡＵｊにおける複数の第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０は、アンプ１０５２の入力端子ＩＴ１，ＩＴ２及び出力端子ＯＴ１，ＯＴ２の間に互いに並列接続されている。
【００５９】
より具体的には、第１のＤＡコンバータ１０５４ｊの第１のＤ／Ａ変換部ＤＡＵ１ｊにおける複数の第２のインバータＩＮＶ２−７，ＩＮＶ２−８は、入力ノード１０５３ａ１ｊ及び出力ノード１０５３ｂ１ｊの間に互いに並列接続されている。入力ノード１０５３ａ１ｊは、アンプ１０５２の第１の入力ノード１０５２ａ１及び第１の入力端子ＩＴ１に接続されている。出力ノード１０５３ｂ１ｉは、アンプ１０５２の第１の出力ノード１０５２ｂ１及び第１の出力端子ＯＴ１の間に接続されている。第２のＤＡコンバータ１０５５ｊの第２のＤ／Ａ変換部ＤＡＵ２ｊにおける複数の第２のインバータＩＮＶ２−９，ＩＮＶ２−１０は、入力ノード１０５３ａ２ｊ及び出力ノード１０５３ｂ２ｊの間に互いに並列接続されている。入力ノード１０５３ａ２ｊは、アンプ１０５２の第２の入力ノード１０５２ａ２及び第２の入力端子ＩＴ２に接続されている。出力ノード１０５３ｂ２ｉは、アンプ１０５２の第２の出力ノード１０５２ｂ２及び第２の出力端子ＯＴ２の間に接続されている。
【００６０】
図２に示す構成では、例えば図２に示す場合、第１のＤＡコンバータ１０５４ｊにおいて、第１のオフセット補正データＯＦＤ１に応じて、ＮＭＯＳトランジスタＮＭ−７が発生させた電流とＮＭＯＳトランジスタＮＭ−８が発生させた電流とが加算されて、加算された電流が第１のオフセット補正信号ＯＦＳ１ｊ（図１参照）として出力ノード１０５３ｂ１ｊからアンプ１０５２の出力端子ＯＴ１へ供給される。また、第２のＤＡコンバータ１０５５ｊにおいて、第２のオフセット補正データＯＦＤ２に応じて、ＮＭＯＳトランジスタＮＭ−９が発生させた電流とＮＭＯＳトランジスタＮＭ−１０が発生させた電流とが加算されて、加算された電流が第２のオフセット補正信号ＯＦＳ２ｊ（図１参照）として出力ノード１０５３ｂ２ｊからアンプ１０５２の出力端子ＯＴ２へ供給される。
【００６１】
あるいは、例えば図３に示す場合、第１のＤＡコンバータ１０５４ｊにおいて、第１のオフセット補正データＯＦＤ１’に応じて、ＰＭＯＳトランジスタＰＭ−７が発生させた電流とＰＭＯＳトランジスタＰＭ−８が発生させた電流とが加算されて、加算された電流が第１のオフセット補正信号ＯＦＳ１ｊ’（図１参照）として出力ノード１０５３ｂ１ｊからアンプ１０５２の出力端子ＯＴ１へ供給される。また、第２のＤＡコンバータ１０５５ｊにおいて、第２のオフセット補正データＯＦＤ２’に応じて、ＰＭＯＳトランジスタＰＭ−９が発生させた電流とＰＭＯＳトランジスタＰＭ−１０が発生させた電流とが加算されて、加算された電流が第２のオフセット補正信号ＯＦＳ２ｊ’（図１参照）として出力ノード１０５３ｂ２ｊからアンプ１０５２の出力端子ＯＴ２へ供給される。
【００６２】
図２に示す場合と図３に示す場合とを比較すると、図２に示す場合では、２つのＮＭＯＳトランジスタＮＭ−７，ＮＭ−８が活性化されて出力端子ＯＴ１の電圧を下げる方向に第１のオフセット補正信号ＯＦＳ１ｊが生成されているのに対し、図３に示す場合では、２つのＰＭＯＳトランジスタＰＭ−７，ＰＭ−８が活性化されて出力端子ＯＴ１の電圧を上げる方向に第１のオフセット補正信号ＯＦＳ１ｊ’が生成されている。すなわち、図３に示す第１のオフセット補正データＯＦＤ１’が図２に示す第１のオフセット補正データＯＦＤ１より大きなビット値であり、それに対応して、図３に示す第１のオフセット補正信号ＯＦＳ１ｊ’が図２に示す第１のオフセット補正信号ＯＦＳ１ｊより大きなアナログ値（電流値）になっていると考えられる。同様に、図３に示す第２のオフセット補正データＯＦＤ２’が図２に示す第２のオフセット補正データＯＦＤ２より小さなビット値（負の値）であり、それに対応して、図３に示す第２のオフセット補正信号ＯＦＳ２ｊ’が図２に示す第２のオフセット補正信号ＯＦＳ２ｊより大きなアナログ値（電流値）になっていると考えられる。
【００６３】
あるいは、例えば図４に示す場合、第１のＤＡコンバータ１０５４ｊにおいて、第１のオフセット補正データＯＦＤ１”に応じて、ＰＭＯＳトランジスタＰＭ−７が発生させた電流とＮＭＯＳトランジスタＮＭ−８が発生させた電流とが加算されて、加算された電流が第１のオフセット補正信号ＯＦＳ１ｊ”（図１参照）として出力ノード１０５３ｂ１ｊからアンプ１０５２の出力端子ＯＴ１へ供給される。また、第２のＤＡコンバータ１０５５ｊにおいて、第２のオフセット補正データＯＦＤ２”に応じて、ＰＭＯＳトランジスタＰＭ−９が発生させた電流とＮＭＯＳトランジスタＮＭ−１０が発生させた電流とが加算されて、加算された電流が第２のオフセット補正信号ＯＦＳ２ｊ”（図１参照）として出力ノード１０５３ｂ２ｊからアンプ１０５２の出力端子ＯＴ２へ供給される。
【００６４】
図２に示す場合と図４に示す場合とを比較すると、図２に示す場合では、２つのＮＭＯＳトランジスタＮＭ−７，ＮＭ−８が活性化されて出力端子ＯＴ１の電圧を下げる方向に第１のオフセット補正信号ＯＦＳ１ｊが生成されているのに対し、図４に示す場合では、１つのＰＭＯＳトランジスタＰＭ−７及び１つのＮＭＯＳトランジスタＮＭ−８が活性化されてＰＭ−７とＮＭ−８の電流が互いに打ち消しあって出力端子ＯＴ１の電圧はほとんど変化せず、非常に振幅が小さい第１のオフセット補正信号ＯＦＳ１ｊ”が生成されている。すなわち、図４に示す第１のオフセット補正データＯＦＤ１”が図２に示す第１のオフセット補正データＯＦＤ１（負の値）より大きなビット値であり、それに対応して、図４に示す第１のオフセット補正信号ＯＦＳ１ｊ”が図２に示す第１のオフセット補正信号ＯＦＳ１ｊより大きなアナログ値（電流値）になっていると考えられる。同様に、図４に示す第２のオフセット補正データＯＦＤ２”が図２に示す第２のオフセット補正データＯＦＤ２より小さなビット値であり、それに対応して、図４に示す第２のオフセット補正信号ＯＦＳ２ｊ”が図２に示す第２のオフセット補正信号ＯＦＳ２ｊより小さいアナログ値（電流値）になっていると考えられる。
【００６５】
また、図３に示す場合と図４に示す場合とを比較すると、図３に示す場合では、２つのＰＭＯＳトランジスタＰＭ−７，ＰＭ−８が活性化されて比較的に大きな電流値で第１のオフセット補正信号ＯＦＳ１ｊが生成されているのに対し、図４に示す場合では、１つのＰＭＯＳトランジスタＰＭ−７及び１つのＮＭＯＳトランジスタＮＭ−８が活性化されてより小さな電流値で第１のオフセット補正信号ＯＦＳ１ｊ”が生成されている。すなわち、図４に示す第１のオフセット補正データＯＦＤ１”が図３に示す第１のオフセット補正データＯＦＤ１’より小さなビット値であり、それに対応して、図４に示す第１のオフセット補正信号ＯＦＳ１ｊ”が図３に示す第１のオフセット補正信号ＯＦＳ１ｊ’より小さなアナログ値（電流値）になっていると考えられる。同様に、図４に示す第２のオフセット補正データＯＦＤ２”が図３に示す第２のオフセット補正データＯＦＤ２’より大きなビット値であり、それに対応して、図４に示す第２のオフセット補正信号ＯＦＳ２ｊ”が図３に示す第２のオフセット補正信号ＯＦＳ２ｊ’（負の値）より大きなアナログ値（電流値）になっていると考えられる。
【００６６】
言い換えると、図４に示す場合は、図２に示す場合と図３に示す場合との中間値（中点）を生成する場合に相当する。
【００６７】
次に、アンプ１０５２及びＤＡコンバータ１０５３ｊにおける単位セルのより具体的な構成について図５（ａ）、図５（ｂ）を用いて説明する。図５（ａ）は、アンプ１０５２における単位セルを示す図である。図５（ｂ）は、ＤＡコンバータ１０５３ｊにおける単位セルを示す図である。
【００６８】
アンプ１０５２は、上記のように、第１のインバータＩＮＶ１と、第１のインバータＩＮＶ１をＰ側電源及びＮ側電源に接続する一対の第１のスイッチＳＷＰ１，ＳＷＮ１とを含む単位セルＵＣ１を、第１の入力端子ＩＴ１側及び第１の入力端子ＩＴ２側に均等な数で展開することで構成することができる。例えば、図２では、第１の入力端子ＩＴ１側及び第１の入力端子ＩＴ２側にそれぞれ３個ずつ単位セルＵＣ１を展開した場合の構成が例示されている。
【００６９】
この単位セルＵＣ１において、例えば図５（ａ）に示すように、第１のインバータＩＮＶ１のＰ側端は、ＰＭＯＳトランジスタＰＭ３及びＰＭＯＳトランジスタＰＭ２を介して電源電位ＶＤＤ（Ｐ側電源）に接続されている。ＰＭＯＳトランジスタＰＭ３は、第１のインバータＩＮＶ１を安定動作させるための補助的な電流源として機能し、ゲートに供給される制御信号ＬＮＡＢＩＡＳに応じた電流を発生させる。ＰＭＯＳトランジスタＰＭ２は、Ｐ側の第１のスイッチＳＷＰ１として機能し、ゲートにアクティブレベルの制御信号ＰＯ＿Ｎが供給された際にオンして第１のインバータＩＮＶ１のＰ側端を電源電位ＶＤＤに接続し、ゲートにノンアクティブレベルの制御信号ＰＯ＿Ｎが供給された際にオフして第１のインバータＩＮＶ１のＰ側端を電源電位ＶＤＤから電気的に遮断する。
【００７０】
第１のインバータＩＮＶ１のＮ側端は、ＮＭＯＳトランジスタＮＭ２を介してグランド電位ＧＮＤ（Ｎ側電源）に接続されている。ＮＭＯＳトランジスタＮＭ２は、Ｎ側の第１のスイッチＳＷＮ１として機能し、ゲートにアクティブレベルの制御信号ＰＯが供給された際にオンして第１のインバータＩＮＶ１のＮ側端をグランド電位ＧＮＤに接続し、ゲートにノンアクティブレベルの制御信号ＰＯが供給された際にオフして第１のインバータＩＮＶ１のＮ側端をグランド電位ＧＮＤから電気的に遮断する。
【００７１】
ここで、制御信号ＰＯ＿Ｎは、制御信号ＰＯを論理的に反転させた信号となっている。このとき、制御信号ＰＯ＿Ｎがローアクティブの信号であり、制御信号ＰＯがハイアクティブの信号であるため、制御信号ＰＯ＿Ｎと制御信号ＰＯとは同時にアクティブレベルになる。すなわち、アンプ１０５２が動作する際に、制御信号ＰＯ＿Ｎと制御信号ＰＯとは同時にアクティブレベルになり、一対の第１のスイッチＳＷＰ１，ＳＷＮ１が両方ともオンする。
【００７２】
また、ＤＡコンバータ１０５３ｊは、上記のように、第２のインバータＩＮＶ２と、第２のインバータＩＮＶ２をＰ側電源及びＮ側電源に接続する一対の第２のスイッチＳＷＰ２，ＳＷＮ２とを含む単位セルＵＣ２を、第１の入力端子ＩＴ１側（第１のＤＡコンバータ１０５４側）及び第２の入力端子ＩＴ２側（第２のＤＡコンバータ１０５５側）に均等な数で展開することで構成することができる。例えば、図２では、第１の入力端子ＩＴ１側（第１のＤＡコンバータ１０５４側）及び第２の入力端子ＩＴ２側（第２のＤＡコンバータ１０５５側）にそれぞれ２個ずつ単位セルＵＣ１を展開した場合の構成が例示されている。
【００７３】
この単位セルＵＣ２において、例えば図５（ｂ）に示すように、第２のインバータＩＮＶ２のＰ側端は、ＰＭＯＳトランジスタＰＭ３及びＰＭＯＳトランジスタＰＭ２ａを介して電源電位ＶＤＤ（Ｐ側電源）に接続されている。ＰＭＯＳトランジスタＰＭ３は、第２のインバータＩＮＶ２を安定動作させるための補助的な電流源として機能し、ゲートに供給される制御信号ＬＮＡＢＩＡＳに応じた電流を発生させる。ＰＭＯＳトランジスタＰＭ２ａは、Ｐ側の第２のスイッチＳＷＰ２として機能する。ＰＭＯＳトランジスタＰＭ２ａは、ゲートにアクティブレベルの制御信号Ｄが供給された際にオンして第２のインバータＩＮＶ２のＰ側端を電源電位ＶＤＤに接続することで、第２のインバータＩＮＶ２におけるＰＭＯＳトランジスタＰＭを活性化させる。ＰＭＯＳトランジスタＰＭ２ａは、ゲートにノンアクティブレベルの制御信号Ｄが供給された際にオフして第２のインバータＩＮＶ２のＰ側端を電源電位ＶＤＤから電気的に遮断することで、第２のインバータＩＮＶ２におけるＰＭＯＳトランジスタＰＭを非活性化させる。
【００７４】
第２のインバータＩＮＶ２のＮ側端は、ＮＭＯＳトランジスタＮＭ２ａを介してグランド電位ＧＮＤ（Ｎ側電源）に接続されている。ＮＭＯＳトランジスタＮＭ２ａは、Ｎ側の第２のスイッチＳＷＮ２として機能する。ＮＭＯＳトランジスタＮＭ２ａは、ゲートにアクティブレベルの制御信号Ｄが供給された際にオンして第２のインバータＩＮＶ２のＮ側端をグランド電位ＧＮＤに接続することで、第２のインバータＩＮＶ２におけるＮＭＯＳトランジスタＮＭを活性化させる。ＮＭＯＳトランジスタＮＭ２ａは、ゲートにノンアクティブレベルの制御信号Ｄが供給された際にオフして第２のインバータＩＮＶ２のＮ側端をグランド電位ＧＮＤから電気的に遮断することで、第２のインバータＩＮＶ２におけるＮＭＯＳトランジスタＮＭを非活性化させる。
【００７５】
ここで、制御信号Ｄは、第１のオフセット補正信号ＯＦＤ１又は第２のオフセット補正信号ＯＦＤ２の一部のビットデータであり、ＰＭＯＳトランジスタＰＭ２ａのゲートとＮＭＯＳトランジスタＮＭ２ａのゲートとにともに供給されている。制御信号Ｄは、ＰＭＯＳトランジスタＰＭ２ａから見た場合にローアクティブの信号であるとともに、ＮＭＯＳトランジスタＮＭ２ａから見た場合にハイアクティブの信号であるため、制御信号Ｄに応じて、ＰＭＯＳトランジスタＰＭ２ａとＮＭＯＳトランジスタＮＭ２ａとが相補的にオンする。すなわち、ＤＡコンバータ１０５３ｊがローレベルの制御信号ＤをＤ／Ａ変換する際に、一対の第２のスイッチＳＷＰ２，ＳＷＮ２のうち第２のスイッチＳＷＰ２がオンするとともに第２のスイッチＳＷＮ２がオフする。ＤＡコンバータ１０５３ｊがハイレベルの制御信号ＤをＤ／Ａ変換する際に、一対の第２のスイッチＳＷＰ２，ＳＷＮ２のうち第２のスイッチＳＷＮ２がオンするとともに第２のスイッチＳＷＰ２がオフする。
【００７６】
以上のように、第１の実施形態では、ＤＡコンバータ１０５３ｊとアンプ１０５２とで、出力端子ＯＴ１，ＯＴ２を共有化させることに加えて、入力端子ＩＴ１，ＩＴ２を共有化させる。これにより、ＤＡコンバータ１０５３ｊのＤ／Ａ変換部ＤＡＵｊは、制御端子ＣＴ１，ＣＴ２で受けたオフセット補正データをＤ／Ａ変換してオフセット補正信号を生成しながら、入力端子ＩＴ１，ＩＴ２で受けた信号を増幅し、生成されたオフセット補正信号に増幅された信号を加算して出力端子ＯＴ１，ＯＴ２へ供給する。すなわち、ＤＡコンバータ１０５３ｊがオフセット補正データをＤ／Ａ変換してオフセット補正信号を生成する機能と差動信号を増幅する機能とを兼ねることができる。これにより、第１のオフセット補正信号ＯＦＳ１ｉ及び第２のオフセット補正信号ＯＦＳ２ｉに含まれるノイズ成分が増幅されることを抑制できることに加えて、第１の出力端子ＯＴ１及び第２の出力端子ＯＴ２からミキサ１０５の出力として出力される信号に含まれる有効信号成分を増加させることができる。すなわち、第１の実施形態によれば、図１２及び図１３に示す構成に比べて、第１の出力端子ＯＴ１及び第２の出力端子ＯＴ２からミキサ１０５の出力として出力される信号に含まれる有効信号成分を選択的に増加させることができ、ＳＮ比をさらに向上できる。
【００７７】
また、第１の実施形態では、アンプ１０５２が差動アンプであり、第１のＤＡコンバータ１０５４ｊの第１の直流オフセットを補正し、第２のＤＡコンバータ１０５５ｊの第２の直流オフセットを補正する。これにより、ＤＡコンバータ１０５３ｊをアンプ１０５２に応じた差動構成で実現することができる。
【００７８】
具体的には、第１のＤＡコンバータ１０５４ｊとアンプ１０５２とで、第１の出力端子ＯＴ１を共有化させ、第１の入力端子ＩＴ１を共有化させる。これにより、第１のＤＡコンバータ１０５４ｊの第１のＤ／Ａ変換部ＤＡＵ１ｊは、第１の制御端子ＣＴ１で受けた第１のオフセット補正データＯＦＤ１をＤ／Ａ変換して第１のオフセット補正信号ＯＦＳ１ｊを生成しながら、第１の入力端子ＩＴ１で受けた第１の信号を増幅し、生成された第１のオフセット補正信号ＯＦＳ１ｊに増幅された第１の信号を加算して第１の出力端子ＯＴ１へ供給する。すなわち、第１のＤＡコンバータ１０５４ｊが第１のオフセット補正データＯＦＤ１をＤ／Ａ変換して第１のオフセット補正信号ＯＦＳ１ｊを生成する機能と差動信号における第１の信号を増幅する機能とを兼ねることができる。
【００７９】
また、第２のＤＡコンバータ１０５５ｊとアンプ１０５２とで、第２の出力端子ＯＴ２を共有化させ、第２の入力端子ＩＴ２を共有化させる。これにより、第２のＤＡコンバータ１０５５ｊの第２のＤ／Ａ変換部ＤＡＵ２ｊは、第２の制御端子ＣＴ２で受けた第２のオフセット補正データＯＦＤ２をＤ／Ａ変換して第２のオフセット補正信号ＯＦＳ２ｊを生成しながら、第２の入力端子ＩＴ２で受けた第２の信号を増幅し、生成された第２のオフセット補正信号ＯＦＳ２ｊに増幅された第２の信号を加算して第２の出力端子ＯＴ２へ供給する。すなわち、第２のＤＡコンバータ１０５５ｊが第２のオフセット補正データＯＦＤ２をＤ／Ａ変換して第２のオフセット補正信号ＯＦＳ２ｊを生成する機能と差動信号における第２の信号を増幅する機能とを兼ねることができる。
【００８０】
また、第１の実施形態では、アンプ１０５２が、複数の第１のインバータＩＮＶ１−１〜ＩＮＶ１−６と、複数の第１のインバータＩＮＶ１−１〜ＩＮＶ１−６をＰ側電源及びＮ側電源に接続する複数対の第１のスイッチＳＷＰ１−１，ＳＷＮ１−１〜ＳＷＰ１−６，ＳＷＮ１−６とを有する。また、ＤＡコンバータ１０５３ｊが、複数の第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０と、複数の第２のインバータＩＮＶ２−７〜ＩＮＶ２−１０をＰ側電源及びＮ側電源に接続する複数対の第２のスイッチＳＷＰ２−７，ＳＷＮ２−７〜ＳＷＰ２−１０，ＳＷＮ２−１０とを有する。これにより、アンプ１０５２における単位セルＵＣ１とＤＡコンバータ１０５３ｊにおける単位セルＵＣ２とを類似したものとすることができ、例えば単位セルＵＣ１における制御信号ＰＯ＿Ｎ及び制御信号ＰＯの制御ラインを制御信号Ｄの制御ラインに置き換えることで単位セルＵＣ２と設計することができ、ＤＡコンバータ１０５３ｊ及びアンプ１０５２の設計期間を短縮できる。
【００８１】
また、第１の実施形態では、アンプ１０５２が、複数対の第１のスイッチＳＷＰ１−１，ＳＷＮ１−１〜ＳＷＰ１−６，ＳＷＮ１−６の各対における両方ともオンさせ、ＤＡコンバータが、制御端子ＣＴ１，ＣＴ２で受けたオフセット補正データＯＦＤ１，ＯＦＤ２に応じて、複数対の第２のスイッチＳＷＰ２−７，ＳＷＮ２−７〜ＳＷＰ２−１０，ＳＷＮ２−１０の各対における一方をオンさせる。これにより、アンプ１０５２とＤＡコンバータ１０５３ｊとで類似した単位セルＵＣ１，ＵＣ２を採用しながら、それぞれの機能に応じた適正な動作を実現できる。
【００８２】
（第２の実施形態）
次に、第２の実施形態にかかるＤＡコンバータ１０５３ｋについて図６を用いて説明する。図６は、ＤＡコンバータ１０５３ｋの構成を示す図である。以下では、第１の実施形態と異なる点を中心に説明する。
【００８３】
第１の実施形態では、ＤＡコンバータ１０５３ｊにおける各単位セルを用いてオフセット補正データのＤ／Ａ変換を行っているが、第２の実施形態では、ＤＡコンバータ１０５３ｋにおける複数の単位セルのうちからバイナリで重み付しして単位セルを選択することでＤ／Ａ変換可能な値の範囲の拡大を図る。
【００８４】
具体的には、図６に示すように、ＤＡコンバータ１０５３ｊにおけるＤ／Ａ変換部ＤＡＵｋは、複数の単位セルＵＣ２−１〜ＵＣ２−３５を有する。すなわち、第１のＤＡコンバータ１０５４ｋは、第１のオフセット補正データＯＦＤ１ｋに応じて選択可能な単位として、１個の単位セルＵＣ２−１と、２個の単位セルＵＣ２−２，ＵＣ２−３と、４個の単位セルＵＣ２−４〜ＵＣ２−７と、８個の単位セルＵＣ２−８〜ＵＣ２−１５とを有する。第２のＤＡコンバータ１０５５ｋは、第２のオフセット補正データＯＦＤ２ｋに応じて選択可能な単位として、１個の単位セルＵＣ２−２１と、２個の単位セルＵＣ２−２２，ＵＣ２−２３と、４個の単位セルＵＣ２−２４〜ＵＣ２−２７と、８個の単位セルＵＣ２−２８〜ＵＣ２−３５とを有する。
【００８５】
なお、各単位セルＵＣ２−１〜ＵＣ２−３５内の構成は、第１の実施形態における図５（ｂ）に示す構成と同様である。また、図示していないが、ＤＡコンバータ１０５３ｋとアンプ１０５２とで、出力端子ＯＴ１，ＯＴ２を共有化させているとともに、入力端子ＩＴ１，ＩＴ２を共有化させている点も、第１の実施形態と同様である。
【００８６】
第１の実施形態では、例えば、図２に示す構成の場合、第１の入力端子ＩＴ１側（第１のＤＡコンバータ１０５４ｊ側）及び第２の入力端子ＩＴ２側（第２のＤＡコンバータ１０５５ｊ側）にそれぞれ２個ずつ単位セルＵＣ１が設けられている。このため、例えば第１の入力端子ＩＴ１側では、例えば２ビットの第１のオフセット補正データＯＦＤ１の値“１１”、“１０”、“０１”、“００”に応じて、活性化させるトランジスタの組み合わせが（ＰＭ，ＰＭ）、（ＰＭ，ＮＭ）、（ＮＭ，ＰＭ）、（ＮＭ，ＮＭ）の４通りであるので、取り得るアナログ値のレベルが４通りになるものと考えられる。
【００８７】
それに対して、第２の実施形態では、図６に示すように、例えば、第１の入力端子ＩＴ１側（第１のＤＡコンバータ１０５４ｋ側）において、第１のオフセット補正データＯＦＤ１ｋに応じて選択可能な単位として、１個の単位セルＵＣ２−１と、２個の単位セルＵＣ２−２，ＵＣ２−３と、４個の単位セルＵＣ２−４〜ＵＣ２−７と、８個の単位セルＵＣ２−８〜ＵＣ２−１５とが設けられている。すなわち、第１のＤＡコンバータ１０５４ｋは、例えば制御端子ＣＴ１ｋで受けた４ビットの第１のオフセット補正データＯＦＤ１ｋの各ビット値に応じて、バイナリで重み付しして単位セルの個数を変えながら、単位セルを制御することができる。同様に、第２のＤＡコンバータ１０５５ｋは、例えば制御端子ＣＴ２ｋで受けた４ビットの第１のオフセット補正データＯＦＤ２ｋの各ビット値に応じて、バイナリで重み付しして単位セルの選択しながら、単位セルを制御することができる。
【００８８】
例えば、第１のオフセット補正データＯＦＤ１ｋが“００００”である場合、ＮＭＯＳトランジスタＮＭ（図５（ｂ）参照）用には単位セルを選択せず、ＰＭＯＳトランジスタＰＭ（図５（ｂ）参照）用に、１個の単位セルＵＣ２−１、２個の単位セルＵＣ２−２，ＵＣ２−３、４個の単位セルＵＣ２−４〜ＵＣ２−７、及び８個の単位セルＵＣ２−８〜ＵＣ２−１５を選択し、選択された１５個の単位セルＵＣ２−１〜ＵＣ２−１５におけるＰＭＯＳトランジスタＰＭを活性化させる。
【００８９】
例えば、第１のオフセット補正データＯＦＤ１ｋが“０００１”である場合、１個の単位セルＵＣ２−１を選択し、選択された１個の単位セルＵＣ２−１におけるＮＭＯＳトランジスタＮＭ（図５（ｂ）参照）を活性化させるとともに、２個の単位セルＵＣ２−２，ＵＣ２−３、４個の単位セルＵＣ２−４〜ＵＣ２−７、及び８個の単位セルＵＣ２−８〜ＵＣ２−１５を選択し、選択された１４個の単位セルＵＣ２−２〜ＵＣ２−１５におけるＰＭＯＳトランジスタＰＭ（図５（ｂ）参照）を活性化させる。
【００９０】
例えば、第１のオフセット補正データＯＦＤ１ｋが“００１０”である場合、２個の単位セルＵＣ２−２，ＵＣ２−３を選択し、選択された２個の単位セルＵＣ２−２，ＵＣ２−３におけるＮＭＯＳトランジスタＮＭ（図５（ｂ）参照）を活性化させるとともに、１個の単位セルＵＣ２−１、４個の単位セルＵＣ２−４〜ＵＣ２−７、及び８個の単位セルＵＣ２−８〜ＵＣ２−１５を選択し、選択された１３個の単位セルＵＣ２−１，ＵＣ２−４〜ＵＣ２−１５におけるＰＭＯＳトランジスタＰＭ（図５（ｂ）参照）を活性化させる。
【００９１】
例えば、第１のオフセット補正データＯＦＤ１ｋが“００１１”である場合、１個の単位セルＵＣ２−１、及び２個の単位セルＵＣ２−２，ＵＣ２−３を選択し、選択された３個の単位セルＵＣ２−１〜ＵＣ２−３におけるＮＭＯＳトランジスタＮＭ（図５（ｂ）参照）を活性化させるとともに、４個の単位セルＵＣ２−４〜ＵＣ２−７、及び８個の単位セルＵＣ２−８〜ＵＣ２−１５を選択し、選択された１２個の単位セルＵＣ２−４〜ＵＣ２−１５におけるＰＭＯＳトランジスタＰＭ（図５（ｂ）参照）を活性化させる。
【００９２】
例えば、第１のオフセット補正データＯＦＤ１ｋが“１１１１”である場合、ＰＭＯＳトランジスタＰＭ（図５（ｂ）参照）用には単位セルを選択せず、ＮＭＯＳトランジスタＮＭ（図５（ｂ）参照）用に、１個の単位セルＵＣ２−１、２個の単位セルＵＣ２−２，ＵＣ２−３、４個の単位セルＵＣ２−４〜ＵＣ２−７、及び８個の単位セルＵＣ２−８〜ＵＣ２−１５を選択し、選択された１５個の単位セルＵＣ２−１〜ＵＣ２−１５におけるＮＭＯＳトランジスタＰＭを活性化させる。
【００９３】
以上のように、第２の実施形態では、ＤＡコンバータ１０５３ｋにおける複数の単位セルのうちからバイナリで重み付しして単位セルの選択しながら、単位セルを制御する。これにより、Ｄ／Ａ変換可能な値の範囲を拡大することができ、ＤＡコンバータ１０５３ｋによるオフセット補正の精度をさらに向上させることができる。
【００９４】
なお、図６に示すように、第１の制御端子ＣＴ１ｋ及び第２の制御端子ＣＴ２ｋの前段に、第３の制御端子ＣＴ３ｋ及びゲートロジック回路ＧＬｋをさらに設けてもよい。ゲートロジック回路ＧＬｋは、第３の制御端子ＣＴ３ｋを介して制御部１２０（図８参照）から共通のオフセット補正データＯＦＤｋを受け、オフセット補正データＯＦＤｋから第１のオフセット補正データＯＦＤ１ｋ及び第２のオフセット補正データＯＦＤ２ｋを生成してそれぞれ第１の制御端子ＣＴ１ｋ及び第２の制御端子ＣＴ２ｋへ供給してもよい。このとき、ゲートロジック回路ＧＬｋは、第１のオフセット補正データＯＦＤ１ｋ及び第２のオフセット補正データＯＦＤ２ｋを互いに対応するビット値が論理的に反転した相補的なデータとすることができる。
【００９５】
（第３の実施形態）
次に、第３の実施形態にかかるＤＡコンバータ１０５３ｊを含む受信機１００ｋについて図７を用いて説明する。図７は、第３の実施形態にかかるＤＡコンバータ１０５３ｊが適用されたミキサ１０５ｊを含む受信機１００の構成を示す図である。以下では、第１の実施形態と異なる点を中心に説明する。
【００９６】
第１の実施形態では、オフセット補正データＯＦＤ１，ＯＦＤ２が予め実験的に決められて制御部１２０に設定されたものであるが、第３の実施形態では、オフセット補正データＯＦＤ１，ＯＦＤ２が制御部１２０ｋにより動的に決定される。
【００９７】
具体的には、受信機１００ｋにおいて、制御部１２０ｋは、復元されたデータをＯＦＤＭ復調部１０９から受ける。制御部１２０ｋは、復元されたデータに応じてミキサ１０５ｊにおけるアンプ１０５２及びＤＡコンバータ１０５３ｊ（図１参照）から出力された信号のレベルを推定する。そして、制御部１２０ｋは、推定された信号のレベルに応じて、オフセット補正データＯＦＤ１，ＯＦＤ２を決定してミキサ１０５ｊにおけるＤＡコンバータ１０５３ｊに供給する。  より具体的には、制御部１２０ｋは、記憶部１２０ｋ１、推定部１２０ｋ２、及び決定部１２０ｋ３を有する。記憶部１２０ｋ１は、オフセット相関情報を記憶している。オフセット相関情報は、アンプ１０５２及びＤＡコンバータ１０５３ｊから出力される信号のレベルと、アンプ１０５２のオフセットとの相関関係を示す情報であり、例えば、予め実験的に取得され記憶部１２０ｋ１に格納されたものである。
【００９８】
推定部１２０ｋ２は、復元されたデータをＯＦＤＭ復調部１０９から受ける。推定部１２０ｋ２には、例えば、ローパスフィルタ１０６、利得可変アンプ１０７、ＡＤコンバータ１０８、及びＯＦＤＭ復調部１０９の特性を示す特性パラメータが予め設定されている。推定部１２０ｋ２は、復元されたデータと特性パラメータとに応じて、ミキサ１０５ｊにおけるアンプ１０５２及びＤＡコンバータ１０５３ｊ（図１参照）から出力された信号のレベルを推定する。推定部１２０ｋ２は、推定された信号のレベルを決定部１２０ｋ３へ供給する。
【００９９】
決定部１２０ｋ３は、推定された信号のレベルを推定部１２０ｋ２から受ける。決定部１２０ｋ３は、記憶部１２０ｋ１にアクセスしてオフセット相関情報を取得する。決定部１２０ｋ３は、推定された信号のレベルとオフセット相関情報とに応じて、アンプ１０５２のオフセットを求め、そのアンプ１０５２のオフセットをキャンセルするように、オフセット補正データＯＦＤ１，ＯＦＤ２の値を決定する。決定部１２０ｋ３は、決定されたオフセット補正データＯＦＤ１，ＯＦＤ２をミキサ１０５ｊにおけるＤＡコンバータ１０５３ｊに供給する。
【０１００】
これに応じて、ＤＡコンバータ１０５３ｊは、制御部１２０ｋにより決定されたオフセット補正データＯＦＤ１，ＯＦＤ２をＤ／Ａ変換してオフセット補正信号ＯＦＳ１ｊ，ＯＦＳ２ｊを生成しながら、入力端子ＩＴ１，ＩＴ２で受けた信号を増幅する。
【０１０１】
以上のように、第３の実施形態では、制御部１２０ｋが、アンプ１０５２及びＤＡコンバータ１０５３ｊから出力される信号のレベルに応じて、ＤＡコンバータ１０５３ｊを制御する。具体的には、制御部１２０ｋは、復元されたデータに応じてアンプ１０５２及びＤＡコンバータ１０５３ｊから出力される信号のレベルを推定し、推定された信号のレベルに応じてオフセット補正データＯＦＤ１，ＯＦＤ２を決定する。これにより、アンプ１０５２のオフセットの動的な変化に対応するように、アンプ１０５２のオフセットをキャンセルするように動的にオフセット補正データＯＦＤ１，ＯＦＤ２を決定できる。この結果、アンプ１０５２のオフセットが動的に変化する場合に、オフセット補正の精度を向上できる。
【０１０２】
（付記６）
前記アンプは、前記複数対の第１のスイッチの各対における両方ともオンさせ、
前記ＤＡコンバータは、前記制御端子で受けたオフセット補正データに応じて、前記複数対の第２のスイッチの各対における一方をオンさせる
ことを特徴とする付記５に記載のＤＡコンバータ。
【０１０３】
（付記７）
アンプと、
前記アンプの直流オフセットを補正する付記１から６のいずれか１項に記載のＤＡコンバータと、
前記アンプ及び前記ＤＡコンバータから出力される信号に応じて、前記ＤＡコンバータを制御する制御部と、
を備えたことを特徴とする受信機。
【０１０４】
（付記８）
アンプの直流オフセットを補正するＤＡコンバータであり、前記アンプの入力ノードに接続された入力端子と、前記アンプの出力ノードに接続された出力端子とを有するＤＡコンバータの制御方法であって、
前記出力端子から出力される信号に応じて、オフセット補正データを決定することと、
前記決定されたオフセット補正データをＤ／Ａ変換してオフセット補正信号を生成しながら、前記入力端子で受けた信号を増幅することと、
前記生成されたオフセット補正信号に前記増幅された信号を加算することと、
前記加算された信号を前記出力端子へ供給することと、
を含むことを特徴とするＤＡコンバータの制御方法。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０６】
１００，１００ｋ  受信機、１０１  受信アンテナ、１０２  バンドパスフィルタ、１０３  ローノイズアンプ、１０４  バッファ、１０５，１０５ｉ，１０５ｊ  ミキサ、１０６  ローパスフィルタ、１０７  利得可変アンプ、１０８  ＡＤコンバータ、１０９  ＯＦＤＭ復調部、１２０，１２０ｋ  制御部、１０５１  周波数変換回路、１０５２  アンプ、１０５３，１０５３ｉ，１０５３ｊ，１０５３ｋ  ＤＡコンバータ、１０５４，１０５４ｉ，１０５４ｊ，１０５４ｋ  第１のＤＡコンバータ、１０５５，１０５５ｉ，１０５５ｊ，１０５５ｋ  第２のＤＡコンバータ、ＣＴ１，ＣＴ２  制御端子、ＤＡＵ  Ｄ／Ａ変換部、ＤＡＵ１，ＤＡＵ１ｉ，ＤＡＵ１ｊ  第１のＤ／Ａ変換部、ＤＡＵ２，ＤＡＵ２ｉ，ＤＡＵ２ｊ  第２のＤ／Ａ変換部、ＩＮＶ１−１〜ＩＮＶ１−６  第１のインバータ、ＩＮＶ２−７〜ＩＮＶ２−１０  第２のインバータ、ＩＴ１，ＩＴ２  入力端子、ＯＴ１，ＯＴ２  出力端子、ＳＷＰ１−１，ＳＷＮ１−１〜ＳＷＰ１−６，ＳＷＮ１−６  第１のスイッチ、ＳＷＰ２−７，ＳＷＮ２−７〜ＳＷＰ２−１０，ＳＷＮ２−１０  第２のスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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