(57)【要約】【課題】ラッチアップ耐性の高い半導体装置及びその製造方法を提供する。【解決手段】第１導電型の半導体基板と、半導体基板の第１の領域に形成された第１導電型の第１のウェルと、第１のウェル内に形成された第２導電型の第１のトランジスタと、第１の領域を囲う環状の第２の領域に形成され、第１のウェルの側面に接する第２導電型の第２のウェルと、第１のウェルの底面及び第２のウェルの底面に接して形成された第２導電型のディープウェル層と、第２の領域に隣接する第３の領域に形成された第２導電型の第３のウェルと、第３のウェル内に形成された第１導電型の第２のトランジスタとを有し、第２のウェルの不純物濃度が第３のウェルの不純物濃度よりも高くなっている。【選択図】図１
2014011336.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の領域に形成された前記第１導電型の第１のウェルと、
前記第１のウェル内に形成された第２導電型の第１のトランジスタと、
前記第１の領域を囲う環状の第２の領域に形成され、前記第１のウェルの側面に接する前記第２導電型の第２のウェルと、
前記第１のウェルの底面及び前記第２のウェルの底面に接して形成された前記第２導電型のディープウェル層と、
前記第２の領域に隣接する第３の領域に形成された前記第２導電型の第３のウェルと、
前記第３のウェル内に形成された前記第１導電型の第２のトランジスタとを有し、
前記第２のウェルの不純物濃度は、前記第３のウェルの不純物濃度よりも高い
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記半導体基板の第４の領域に形成された前記第２導電型の第４のウェルを更に有し、
前記第１のウェルは、前記第３のウェルを形成する第１の不純物プロファイルと、前記第４のウェルを形成する第２の不純物プロファイルとの組み合わせからなる
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記半導体基板の第４の領域に形成された前記第２導電型の第４のウェルと、
前記第４のウェル内に形成され、前記第１のトランジスタ及び前記第２のトランジスタよりも低電圧で動作する第３のトランジスタとを更に有し、
前記第１のウェルは、前記第４のウェルと同じ不純物プロファイルを有する
ことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記第２のウェルと前記第３のウェルとの間に、前記第１導電型の基板タップ領域を更に有する
ことを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板の第１の領域を囲う第２の領域と、前記第２の領域に隣接する第３の領域に、第２導電型の第１の不純物をイオン注入する工程と、
前記半導体基板の前記第２の領域及び第４の領域に、前記第２導電型の第２の不純物をイオン注入する工程と、
前記半導体基板の前記第１の領域に、前記第１導電型の第３の不純物をイオン注入する工程と、
前記半導体基板の前記第１の領域に、前記第２導電型の第４の不純物をイオン注入する工程と、
前記第１の不純物、前記第２の不純物、前記第３の不純物及び前記第４の不純物を活性化し、前記第１の領域に形成され、前記第３の不純物よりなる前記第１導電型の第１のウェルと、前記第２の領域に前記第１のウェルの側面に接して形成され、前記第１の不純物及び前記第２の不純物よりなる前記第２導電型の第２のウェルと、前記第１のウェルの底面及び前記第２のウェルの底面に接して形成され、前記第４の不純物よりなる前記第２導電型のディープウェル層と、前記第３の領域に形成され、前記第１の不純物よりなる前記第２導電型の第３のウェルと、前記第４の領域に形成され、前記第２の不純物よりなる前記第２導電型の第４のウェルとを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１のウェル内に、前記第２導電型の第１のトランジスタを形成する工程と、
前記第３のウェル内に、前記第１導電型の第２のトランジスタを形成する工程と、
前記第４のウェル内に、前記第１のトランジスタ及び前記第２のトランジスタよりも低電圧で動作する前記第１導電型の第３のトランジスタを形成する工程と
を更に有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記第２のウェルと前記第３のウェルとの間に、前記半導体基板に電気的に接続された前記第１導電型の基板タップ領域を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、基板と同一導電型の異電位ウェルの必要性等に鑑み、基板と逆導電型のウェル内に基板と同一導電型のウェルを形成した二重のウェルを含むＣＭＯＳウェル構造、いわゆるトリプルウェル構造が用いられることがある。
【０００３】
典型的なトリプルウェル構造としては、基板と同一導電型のウェルの側面を基板と逆導電型のウェルで囲み、基板と同一導電型のウェルの底面を基板と逆導電型のディープウェル層で囲んだ二重のウェルを含む構造が挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０８−２９８２９１号公報
【特許文献２】特開２００３−３４７４２１号公報
【特許文献３】特開２００６−１４７６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、本願発明者等が上述のトリプルウェル構造について鋭意検討を行ったところ、これまで知られていなかったメカニズムによってラッチアップが発生することが判明した。
【０００６】
本発明の目的は、ラッチアップ耐性の高い半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、第１導電型の半導体基板と、前記半導体基板の第１の領域に形成された前記第１導電型の第１のウェルと、前記第１のウェル内に形成された第２導電型の第１のトランジスタと、前記第１の領域を囲う環状の第２の領域に形成され、前記第１のウェルの側面に接する前記第２導電型の第２のウェルと、前記第１のウェルの底面及び前記第２のウェルの底面に接して形成された前記第２導電型のディープウェル層と、前記第２の領域に隣接する第３の領域に形成された前記第２導電型の第３のウェルと、前記第３のウェル内に形成された前記第１導電型の第２のトランジスタとを有し、前記第２のウェルの不純物濃度は、前記第３のウェルの不純物濃度よりも高い半導体装置が提供される。
【０００８】
また、実施形態の他の観点によれば、第１導電型の半導体基板の第１の領域を囲う第２の領域と、前記第２の領域に隣接する第３の領域に、第２導電型の第１の不純物をイオン注入する工程と、前記半導体基板の前記第２の領域及び第４の領域に、前記第２導電型の第２の不純物をイオン注入する工程と、前記半導体基板の前記第１の領域に、前記第１導電型の第３の不純物をイオン注入する工程と、前記半導体基板の前記第１の領域に、前記第２導電型の第４の不純物をイオン注入する工程と、前記第１の不純物、前記第２の不純物、前記第３の不純物及び前記第４の不純物を活性化し、前記第１の領域に形成され、前記第３の不純物よりなる前記第１導電型の第１のウェルと、前記第２の領域に前記第１のウェルの側面に接して形成され、前記第１の不純物及び前記第２の不純物よりなる前記第２導電型の第２のウェルと、前記第１のウェルの底面及び前記第２のウェルの底面に接して形成され、前記第４の不純物よりなる前記第２導電型のディープウェル層と、前記第３の領域に形成され、前記第１の不純物よりなる前記第２導電型の第３のウェルと、前記第４の領域に形成され、前記第２の不純物よりなる前記第２導電型の第４のウェルとを形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置及びその製造方法によれば、トリプルウェル構造におけるラッチアップ耐性を向上し半導体装置の信頼性を高めることができる。また、製造工程を複雑にすることなくラッチアップ耐性を向上することができるので、製造コストが増加することもない。
【図面の簡単な説明】
【００１０】
【図１】図１は、一実施形態による半導体装置の構造を示す概略断面図である。
【図２】図２は、第１参考例による半導体装置の構造を示す概略断面図である。
【図３】図３は、ＥＳＤ保護回路の一例を示す回路図である。
【図４】図４は、第１参考例による半導体装置の等価回路を示す断面図及び回路図である。
【図５】図５は、第２参考例による半導体装置の構造を示す概略断面図である。
【図６】図６は、第２参考例による半導体装置の等価回路を示す断面図及び回路図である。
【図７】図７は、第２参考例による半導体装置の他の等価回路を示す断面図である。
【図８】図８は、第２参考例による半導体装置の他の等価回路を示す回路図である。
【図９】図９は、第２参考例による半導体装置におけるラッチアップ発生のメカニズムを示す断面図及び回路図（その１）である。
【図１０】図１０は、第２参考例による半導体装置におけるラッチアップ発生のメカニズムを示す断面図及び回路図（その２）である。
【図１１】図１１は、第２参考例による半導体装置におけるラッチアップ発生のメカニズムを示す断面図及び回路図（その３）である。
【図１２】図１２は、第２参考例による半導体装置におけるラッチアップ発生のメカニズムを示す断面図及び回路図（その４）である。
【図１３】図１３は、第２参考例による半導体装置におけるラッチアップ発生のメカニズムを示す断面図及び回路図（その５）である。
【図１４】図１４は、第２参考例による半導体装置におけるラッチアップ発生のメカニズムを示す断面図及び回路図（その６）である。
【図１５】図１５は、第２参考例による半導体装置におけるノイズ信号入力時のポテンシャル分布を示す図である。
【図１６】図１６は、一実施形態による半導体装置におけるノイズ信号入力時のポテンシャル分布を示す図である。
【図１７】図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１８】図１８は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１９】図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２０】図２０は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２１】図２１は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２２】図２２は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図２３】図２３は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２４】図２４は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図２５】図２５は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２６】図２６は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２７】図２７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２８】図２８は、基板の不純物濃度とラッチアップ耐圧とを比較した結果を示すグラフである。
【発明を実施するための形態】
【００１１】
一実施形態による半導体装置及びその製造方法について図１乃至図２８を用いて説明する。
【００１２】
図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２は、第１参考例による半導体装置の構造を示す概略断面図である。図３は、ＥＳＤ保護回路の一例を示す回路図である。図４は、第１参考例による半導体装置の等価回路を示す断面図及び回路図である。図５は、第２参考例による半導体装置の構造を示す概略断面図である。図６は、第２参考例による半導体装置の等価回路を示す断面図及び回路図である。図７は、第２参考例による半導体装置の他の等価回路を示す断面図である。図８は、第２参考例による半導体装置の他の等価回路を示す回路図である。図９乃至図１４は、第２参考例による半導体装置におけるラッチアップ発生のメカニズムを示す断面図及び回路図である。図１５は、第２参考例による半導体装置におけるノイズ信号入力時のポテンシャル分布を示す図である。図１６は、本実施形態による半導体装置におけるノイズ信号入力時のポテンシャル分布を示す図である。図１７乃至図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２８は、基板の不純物濃度とラッチアップ耐圧とを比較した結果を示すグラフである。
【００１３】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００１４】
シリコン基板１０内には、Ｐ型トランジスタを配置するためのＮウェル３２と、Ｎ型トランジスタを配置するためのＰウェル３４とが形成されている。Ｐウェル３４の周囲には、Ｐウェル３４の側面を囲うように、Ｎウェル３２よりも高濃度のＮウェル３６ａが形成されている。また、Ｐウェル３４の下部には、周縁部がＮウェル３６ａに接続されたディープＮウェル３６ｂが形成されている。これにより、Ｎウェル３６ａ及びディープＮウェル３６ｂは、Ｐウェルを囲うＮウェル３６を形成している。
【００１５】
シリコン基板１０の表面部には、素子分離絶縁膜１２が形成されている。これにより、Ｎウェル３２内には、Ｐ型トランジスタを形成するための活性領域１２ａと、Ｎウェル３２からの引き出し電極であるＮウェルタップ領域６４を形成するための活性領域１２ｂとが画定されている。また、Ｐウェル３４内には、Ｎ型トランジスタを形成するための活性領域１２ｃと、Ｐウェル３４からの引き出し電極であるＰウェルタップ領域６８を形成するための活性領域１２ｄとが画定されている。また、Ｎウェル３６ａ内には、Ｎウェル３６からの引き出し電極であるＮウェルタップ領域７０を形成するための活性領域１２ｅが画定されている。また、Ｎウェル３２とＮウェル３６との間には、シリコン基板１０からの引き出し電極であるＰ型基板タップ領域を形成するための活性領域１２ｆが画定されている。
【００１６】
活性領域１２ａ上には、ゲート絶縁膜４２を介してゲート電極４６が形成されている。ゲート電極４６の両側のシリコン基板１０内には、Ｐ型ソース／ドレイン領域６２が形成されている。これにより、活性領域１２ａには、ゲート電極４６とＰ型ソース／ドレイン領域６２とを有するＰ型トランジスタが形成されている。
【００１７】
活性領域１２ｃ上には、ゲート絶縁膜４２を介してゲート電極４６が形成されている。ゲート電極４６の両側のシリコン基板１０内には、Ｎ型ソース／ドレイン領域６６が形成されている。これにより、活性領域１２ａには、ゲート電極４６とＮ型ソース／ドレイン領域６６とを有するＮ型トランジスタが形成されている。
【００１８】
上述のように、本実施形態による半導体装置は、いわゆるトリプルウェル構造を有しており、Ｎ型トランジスタをＮウェル３６内に形成されたＰウェル３４内に配置し、Ｐ型トランジスタをＮウェル３２内に配置している。そして、本実施形態による半導体装置では、Ｎ型トランジスタが形成されたＰウェル３４を囲うＮウェル３６ａの不純物濃度が、Ｐ型トランジスタが形成されたＮウェル３２の不純物濃度よりも高くなっている。また、Ｎウェル３２とＮウェル３６ａとの間にはＰ型領域が設けられ、このＰ型領域にＰ型基板タップ領域７２が配置されている。本実施形態による半導体装置では、このようなウェル構造とすることにより、ラッチアップ耐性が高められている。以下、この点について、より詳細に説明する。
【００１９】
そこで、まず比較のため、第１参考例による半導体装置について、図２及び図３を用いて説明する。
【００２０】
図２に示す第１参考例による半導体装置は、Ｐ型トランジスタが形成されたＮウェル３２により、Ｎ型トランジスタが形成されたＰウェル３４の周縁部を囲ったものである。すなわち、Ｐ型トランジスタが形成されたＮウェル（Ｎウェル３２）と、Ｎ型トランジスタが形成されたＰウェル３４の側面を囲うＮウェル（Ｎウェル３２）とは、同じ不純物濃度を有している。また、Ｐ型トランジスタが形成されたＮウェル（Ｎウェル３２）と、Ｎ型トランジスタが形成されたＰウェル３４の側面を囲うＮウェル（Ｎウェル３２）との間に、Ｐ型領域は配置されていない。
【００２１】
ここで、図２に示すトランジスタ構造を用いて、例えば図３に示すようなＥＳＤ保護回路を形成する場合を考える。この場合の等価回路は、例えば図４に示すようになる。図４（ａ）は半導体装置の各部分に対応する等価な素子を断面構造に書き込んだものであり、図４（ｂ）はこれを回路図に書き直したものである。図中、Ｑ１，Ｑ２は、Ｎ型ソース／ドレイン領域６６、Ｐウェル３４、ディープＮウェル３６ｂにより形成されるＮＰＮ型の寄生バイポーラトランジスタである。Ｑ３，Ｑ４は、Ｐ型ソース／ドレイン領域６２、Ｎウェル３２、Ｐウェル３４により形成されるＰＮＰ型の寄生バイポーラトランジスタである。ｒｎｗは、Ｎウェル３２の抵抗であり、ｒｐｗは、Ｐウェル３４の抵抗である。
【００２２】
図４（ｂ）に示すように、ＶＤＤ線とＶＳＳ線の間には、２つの寄生バイポーラトランジスタＱ２，Ｑ３によってサイリスタ構造が形成されており、ノイズ信号の入力をトリガとしてラッチアップが生じる虞がある。
【００２３】
このようなサイリスタ構造が形成されるのを防止する構造としては、図５に示すような半導体装置が考えられる。
【００２４】
図５に示す第２参考例による半導体装置は、Ｐ型トランジスタが形成されたＮウェル３２と、Ｎ型トランジスタが形成されたＰウェル３４の側面を囲うＮウェル３６ａとを分離したものである。Ｎウェル３２とＮウェル３６ａとの間には、Ｐ型基板タップ領域７２が設けられている。
【００２５】
図５に示すトランジスタ構造を用いて図３に示すＥＳＤ保護回路を形成した場合、等価回路は、例えば図６に示すようになる。図６（ａ）は半導体装置の各部分に対応する等価な素子を断面構造に書き込んだものであり、図６（ｂ）はこれを回路図に書き直したものである。図中、Ｑ１，Ｑ２は、Ｎ型ソース／ドレイン領域６６、Ｐウェル３４、ディープＮウェル３６ｂにより形成されるＮＰＮ型の寄生バイポーラトランジスタである。Ｑ３，Ｑ４は、Ｐ型ソース／ドレイン領域６２、Ｎウェル３２、Ｐ型シリコン基板１０により形成されるＰＮＰ型の寄生バイポーラトランジスタである。ｒｎｗ１はＮウェル３２の抵抗であり、ｒｎｗ２はＮウェル３６の抵抗であり、ｒｐｗはＰウェル３４の抵抗であり、ｒｐｓｕｂはシリコン基板１０の抵抗である。
【００２６】
図６（ｂ）に示すように、２つの寄生バイポーラトランジスタＱ２，Ｑ３は、回路的に分離されており、サイリスタ構造は形成されていない。このため、図５に示すトランジスタ構造によれば、ラッチアップを防止できることが期待できる。
【００２７】
しかしながら、本願発明者等が図５に示すトランジスタ構造について鋭意検討を行ったところ、これまで知られていなかったメカニズムによってラッチアップが生じることが判明した。ラッチアップは、Ｎ型トランジスタとＰ型トランジスタとの間隔を広げれば抑制できるが、集積度が低下する観点から好ましくない。
【００２８】
図７及び図８は、本願発明者等が推定するラッチアップの発生メカニズムを説明するための等価回路である。図７は半導体装置の各部分に対応する等価な素子を断面構造に書き込んだものであり、図８はこれを回路図に書き直したものである。図中、Ｑ１，Ｑ２は、Ｎ型ソース／ドレイン領域６６、Ｐウェル３４、ディープＮウェル３６ｂにより形成されるＮＰＮ型の寄生バイポーラトランジスタである。Ｑ３，Ｑ４は、Ｐ型ソース／ドレイン領域６２、Ｎウェル３２、Ｐ型シリコン基板１０により形成されるＰＮＰ型の寄生バイポーラトランジスタである。Ｑ５は、Ｎウェル３６ａ、Ｐ型シリコン基板１０、Ｎウェル３２により形成されるＮＰＮ型の寄生バイポーラトランジスタである。Ｑ６は、Ｐ型シリコン基板１０、ディープＮウェル３６ｂ、Ｐウェル３４により形成されるＰＮＰ型の寄生バイポーラトランジスタである。ｒｎｗ１はＮウェル３２の抵抗であり、ｒｎｗ２はＮウェル３６の抵抗であり、ｒｐｗはＰウェル３４の抵抗であり、ｒｐｓｕｂはシリコン基板１０の抵抗である。
【００２９】
このように、図７及び図８に示す等価回路は、図６に示す等価回路に、寄生バイポーラトランジスタＱ５，Ｑ６を更に付加したものである。
【００３０】
次に、図７及び図８に示す等価回路により生じるラッチアップの発生メカニズムについて、図９乃至図１４を用いて説明する。
【００３１】
図７及び図８の等価回路において、信号端子（Ｓｉｇｎａｌ）に負のノイズ信号が入力された場合を考える。ここで、ノイズ信号は、−２Ｖ、２００ｍＡであると仮定する。電源電圧ＶＤＤは５Ｖであり、基準電圧ＶＳＳは０Ｖであるものとする。
【００３２】
負のノイズ信号が入力されると、寄生バイポーラトランジスタＱ１のベース−エミッタ間が順バイアスされ、ベース電流Ｉ１が流れる。そして、ベース電流Ｉ１をトリガとして、寄生バイポーラトランジスタＱ１にコレクタ電流Ｉ２が流れる。この結果、寄生バイポーラトランジスタＱ１のコレクタ端子（図中、ノード１）の電圧が−１Ｖ程度となり、基準電圧ＶＳＳよりも低い電位となる（図９（ａ），（ｂ））。
【００３３】
ノード１の電圧が基準電圧ＶＳＳよりも低い電位になると、寄生バイポーラトランジスタＱ５のベース−エミッタ間が順バイアスされ、ベース電流Ｉ３が流れる。そして、ベース電流Ｉ３をトリガとして、寄生バイポーラトランジスタＱ５にコレクタ電流Ｉ４が流れる。この結果、寄生バイポーラトランジスタＱ５のコレクタ端子（図中、ノード３）の電位が下がる（図１０（ａ），（ｂ））。
【００３４】
ノード３の電位が下がると、寄生バイポーラトランジスタＱ３のベース−エミッタ間が順バイアスされ、ベース電流Ｉ５が流れる。そして、ベース電流Ｉ５をトリガとして、寄生バイポーラトランジスタＱ３にコレクタ電流Ｉ６が流れる。この結果、寄生バイポーラトランジスタＱ３のコレクタ端子（図中、ノード２）の電位が上がる（図１１（ａ），（ｂ））。
【００３５】
ノード２の電位が上がると、寄生バイポーラトランジスタＱ６のベース−エミッタ間が順バイアスされ、ベース電流Ｉ７が流れる。そして、ベース電流Ｉ７をトリガとして、寄生バイポーラトランジスタＱ６にコレクタ電流Ｉ６が流れる。この結果、寄生バイポーラトランジスタＱ６のコレクタ端子（図中、ノード４）の電位が上がる（図１２（ａ），（ｂ））。
【００３６】
ノード４の電位が上がると、寄生バイポーラトランジスタＱ２のベース−エミッタ間が順バイアスされ、ベース電流Ｉ９が流れる。そして、ベース電流Ｉ９をトリガとして、寄生バイポーラトランジスタＱ２にコレクタ電流Ｉ１０が流れる。この結果、寄生バイポーラトランジスタＱ２のコレクタ端子（図中、ノード１）の電位が下がる（図１３（ａ），（ｂ））。
【００３７】
ノード１の電位が下がると、寄生バイポーラトランジスタＱ５にコレクタ電流Ｉ１１が流れ、コレクタ端子（図中、ノード３）の電位が下がる（図１４（ａ），（ｂ））。
【００３８】
その結果、図１０から図１４に説明した回路動作が繰り返され、ラッチアップが発生する。
【００３９】
図１５は、第２参考例による半導体装置について、信号端子（Ｓｉｇｎａｌ）に−２００ｍＡのノイズ信号を入力したときのＰ型トランジスタとＮ型トランジスタとの間のポテンシャル分布をシミュレーションにより求めた結果を示す図である。
【００４０】
図１５に示すように、Ｎ型トランジスタが形成されたＰウェル（ＨＶＰＷ）を囲うＮウェル（ＨＶＮＷ）には電源電圧ＶＤＤが印加されているが、この印加電圧は、ディープＮウェル（ＤＮＷ）には十分に印加されていない。これは、Ｎ型トランジスタ部の縦方向のＮＰＮ型寄生バイポーラトランジスタがオンし、Ｐウェルを囲むＮウェルに電流が流れ、その電流及びＮウェルの抵抗により電位降下が起こり、Ｎウェル部分の電位が電源電圧ＶＤＤから浮いて基準電位ＶＳＳよりも低くなるためである。このシミュレーション結果は、等価回路を用いて説明した上述のメカニズムと合致している。
【００４１】
このように、図７及び図８に示す等価回路でラッチアップが発生するメカニズムは、ノード１の電位が下がることに端を発している。したがって、ノイズ信号が入力されたときにノード１の電位が下がりにくくなるようにすれば、ラッチアップを抑制できるものと考えられる。
【００４２】
ノード１は、図８に示すように、Ｎウェル３６ａの抵抗ｒｎｗ２を介して電源電圧ＶＤＤに接続されている。したがって、Ｎウェル３６ａの抵抗ｒｎｗ２の抵抗値を、寄生バイポーラトランジスタＱ１，Ｑ２のオン抵抗に対して十分に小さくすれば、寄生バイポーラトランジスタＱ１，Ｑ２が動作することによるノード１の電位低下を抑制することが可能となる。
【００４３】
一般的に、Ｎ型トランジスタを二重ウェル内に配置する場合、Ｎ型トランジスタが形成されるＰウェル（Ｐウェル３４）の側面を囲うＮウェル（Ｎウェル３６ａ）は、Ｐ型トランジスタが形成されるＮウェル（Ｎウェル３２）と同時に形成される。一方、高電圧トランジスタでは、接合耐圧を増加する観点やゲート絶縁膜が厚くなることによる閾値電圧の増加を抑制する観点から、ウェルの不純物濃度が低く設定されている。このため、Ｎ型トランジスタが形成されるＰウェル３４の側面を囲うＮウェル３６ａとＰ型トランジスタが形成されるＮウェル３２とを同時に形成すると、特に高電圧トランジスタでは、Ｎウェル３６ａの抵抗ｒｎｗ２を十分に低下することができない。上述のラッチアップは、必ずしも高電圧トランジスタに限って発生するものではないが、ウェル濃度が比較的低濃度である高電圧トランジスタにおいて特に発生しやすいモードであるといえる。
【００４４】
そこで、本実施形態による半導体装置では、Ｎ型トランジスタが形成されるＰウェル３４を囲うＮウェル３６ａの不純物濃度を、Ｐ型トランジスタが形成されるＮウェル３２の不純物濃度よりも高く設定している。これにより、寄生バイポーラトランジスタＱ１，Ｑ２が動作することによるノード１の電位低下を抑制することができ、ラッチアップの発生を防止することができる。
【００４５】
Ｎウェル３６ａの不純物濃度をＮウェル３２の不純物濃度よりも高くする方法は、特に限定されるものではないが、製造コストの増加を抑制する観点からは、既存のイオン注入工程を用いてＮウェル３６ａを形成することが望ましい。例えば、後述の製造方法に記載するように、Ｐ型トランジスタが形成されるＮウェル３２を形成するためのイオン注入工程と、他のＰ型トランジスタが形成されるＮウェル４０を形成するためのイオン注入工程とを組み合わせ、高濃度化することが考えられる。或いは、Ｎウェル３２よりも高濃度のＮウェルを元々備えた半導体装置においては、Ｐウェル３４の側面を囲うＮウェルを、この高濃度のＮウェルとすることが考えられる。
【００４６】
図１６は、本実施形態による半導体装置について、信号端子（Ｓｉｇｎａｌ）に−２００ｍＡのノイズ信号を入力したときのＰ型トランジスタとＮ型トランジスタとの間のポテンシャル分布をシミュレーションにより求めた結果を示す図である。図１５と図１６との比較から明らかなように、本実施形態による半導体装置では基板タップ領域７２付近のポテンシャルが第２参考例による半導体装置の場合よりも高いことが判る。
【００４７】
次に、本実施形態による半導体装置の製造方法について図１７乃至図２７を用いて説明する。
【００４８】
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域１２ａ〜１２ｊを画定する素子分離絶縁膜１２を形成する（図１７（ａ）,（ｂ））。素子分離絶縁膜１２の形成方法は、特に限定されるものではなく、ＳＴＩ法のほか、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法等を用いてもよい。
【００４９】
ここで、活性領域１２ａは、高電圧Ｐ型トランジスタの形成領域であり、活性領域１２ｂは、高電圧Ｐ型トランジスタを配置するＮウェルのウェルタップ領域である。活性領域１２ｃは、高電圧Ｎ型トランジスタの形成領域であり、活性領域１２ｄは、高電圧Ｎ型トランジスタを配置するＰウェルのウェルタップ領域であり、活性領域１２ｅは、Ｐウェルの周囲を囲うＮウェルのウェルタップ領域である。活性領域１２ｆは、ＮウェルとＰウェルとの間に配置された基板タップ領域である。活性領域１２ｇは、低電圧Ｎ型トランジスタの形成領域であり、活性領域１２ｈは、低電圧Ｎ型トランジスタを配置するＰウェルのウェルタップ領域である。活性領域１２ｉは、低電圧Ｐ型トランジスタの形成領域であり、活性領域１２ｊは、低電圧Ｐ型トランジスタを配置するＮウェルのウェルタップ領域である。
【００５０】
なお、低電圧トランジスタとは、高速動作が必要とされる回路部分、例えばロジック回路等に用いられるものであり、例えば１．８Ｖ程度の比較的低い電圧で動作するトランジスタである。高電圧トランジスタとは、高電圧の印加される回路部分、例えばＩ／Ｏ回路等に用いられるものであり、例えば５Ｖ程度以上の比較的高い電圧で動作するトランジスタである。
【００５１】
次いで、シリコン基板１０を熱酸化し、シリコン基板１０の活性領域１２ａ〜１２ｊの表面にシリコン酸化膜１４を形成する。シリコン酸化膜１４は、イオン注入の際の保護膜となる犠牲酸化膜である。
【００５２】
次いで、フォトリソグラフィにより、Ｎウェル３６ａの形成領域を露出する開口部１６ａと、Ｎウェル４０の形成領域を露出する開口部１６ｂとを有するフォトレジスト膜１６を形成する。開口部１６ａは、Ｐウェル３４の形成領域を囲う環状の領域に設けられ、活性領域１２ｅを含む。開口部１６ｂは、活性領域１２ｉ，１２ｊを含む。
【００５３】
次いで、フォトレジスト膜１６をマスクとして、Ｎ型不純物、例えば燐イオン（Ｐ＋）や砒素イオン（Ａｓ＋）をイオン注入し、Ｎウェル３６ａの形成領域にＮ型不純物注入領域１８ａを、Ｎウェル４０の形成領域にＮ型不純物注入領域１８ｂを、それぞれ形成する（図１８（ａ），（ｂ））。例えば、燐イオンを、加速エネルギー５００ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、砒素イオンを、加速エネルギー２０ｋｅＶ、ドーズ量７×１０１２ｃｍ−２の条件で、それぞれイオン注入し、Ｎ型不純物注入領域１８ａ，１８ｂを形成する。
【００５４】
次いで、例えばアッシングにより、フォトレジスト膜１６を除去する。
【００５５】
次いで、フォトリソグラフィにより、Ｐウェル３８の形成領域を露出する開口部２０ａを有するフォトレジスト膜２０を形成する。開口部２０ａは、活性領域１２ｇ，１２ｈを含む。
【００５６】
次いで、フォトレジスト膜１６をマスクとして、Ｐ型不純物、例えばボロンイオン（Ｂ＋）をイオン注入し、Ｐウェル３８の形成領域にＰ型不純物注入領域２２を形成する（図１９（ａ），（ｂ））。
【００５７】
次いで、例えばアッシングにより、フォトレジスト膜２０を除去する。
【００５８】
次いで、フォトリソグラフィにより、Ｎウェル３２の形成領域を露出する開口部２４ａと、Ｎウェル３６ａの形成領域を露出する開口部２４ｂとを有するフォトレジスト膜２４を形成する。開口部２４ａは、活性領域１２ａ，１２ｂを含む。開口部２４ｂは、Ｐウェル３４の形成領域を囲う環状の領域に設けられ、活性領域１２ｅを含む。フォトレジスト膜２４の開口部２４ｂは、フォトレジスト膜１６の開口部１６ａと同じ場所に設けられる。
【００５９】
次いで、フォトレジスト膜２４をマスクとして、Ｎ型不純物、例えば燐イオン（Ｐ＋）をイオン注入する。これにより、Ｎウェル３２の形成領域には、Ｎ型不純物注入領域２６ａが形成される。また、Ｎウェル３６ａの形成領域には、Ｎ型不純物注入領域１８ａに追加してイオン注入され、Ｎ型不純物注入領域２６ｂが形成される（図２０（ａ），（ｂ））。例えば、燐イオンを、加速エネルギー６００ｋｅＶ、ドーズ量４×１０１２ｃｍ−２の条件で、燐イオンを、加速エネルギー６０ｋｅＶ、ドーズ量４．５×１０１２ｃｍ−２の条件で、それぞれイオン注入し、Ｎ型不純物注入領域２６ａ，２６ｂを形成する。
【００６０】
このように形成したＮ型不純物注入領域２６ｂの不純物濃度は、Ｎ型不純物注入領域２６ａの不純物濃度よりも高くなる。
【００６１】
なお、低電圧トランジスタ用のウェルの不純物濃度は、高電圧トランジスタ用のウェルの不純物濃度よりも高いことが多い。このような場合、Ｐウェル３４の側面を囲うＮウェル３６ａは、低電圧Ｐ型トランジスタ用のＮウェルを形成する際のイオン注入工程だけで形成するようにしてもよい。
【００６２】
どのイオン注入工程を用いてＰウェル３４の側面を囲うＮウェル３６ａを形成するかは、要求されるラッチアップ抑制効果に基づき、各ウェルの形成条件に応じて適宜選択することが望ましい。
【００６３】
次いで、例えばアッシングにより、フォトレジスト膜２４を除去する。
【００６４】
次いで、フォトリソグラフィにより、Ｐウェル３４の形成領域を露出する開口部２８ａを有するフォトレジスト膜２８を形成する。開口部２８ａは、活性領域１２ｃ，１２ｄを含む。
【００６５】
次いで、フォトレジスト膜２４をマスクとして、Ｐ型不純物、例えばボロンイオン（Ｂ＋）をイオン注入し、Ｐウェル３４の形成領域にＰ型不純物注入領域３０ａを形成する。また、フォトレジスト膜２４をマスクとして、Ｎ型不純物、例えば燐イオン（Ｐ＋）をイオン注入し、Ｐ型不純物注入領域３０ａの下部に、Ｎ型不純物注入領域３０ｂを形成する（図２１（ａ），（ｂ））。
【００６６】
次いで、例えばアッシングにより、フォトレジスト膜２８を除去する。
【００６７】
なお、Ｎ型不純物注入領域１８ａ，１８ｂ、Ｐ型不純物注入領域２２、Ｎ型不純物注入領域２６ａ，２６ｂ、Ｐ型不純物注入領域３０ａ及びＮ型不純物注入領域３０ｂは、任意の順番に形成することができる。
【００６８】
次いで、不活性ガス、例えば窒素雰囲気中で熱処理を行い、注入した不純物を活性化する。これにより、高電圧Ｐ型トランジスタの形成領域に、Ｎ型不純物注入領域２６ａよりなるＮウェル３２を形成する。また、高電圧Ｎ型トランジスタの形成領域に、Ｐ型不純物注入領域３０ａよりなるＰウェル３４と、Ｎ型不純物注入領域２６ｂよりなるＮウェル３６ａと、Ｎ型不純物注入領域３０ｂよりなるディープＮウェル３６ｂとを形成する。Ｎウェル３６ａは底部においてディープＮウェル３６ｂと接続され、Ｎウェル３６ａとディープＮウェル３６ｂとによりＰウェル３４を囲うＮウェル３６を形成する。また、低電圧Ｎ型トランジスタの形成領域に、Ｐ型不純物注入領域２２よりなるＰウェル３８を形成する。また、低電圧Ｐ型トランジスタの形成領域に、Ｎ型不純物注入領域１８ｂよりなるＮウェル４０を形成する。
【００６９】
次いで、シリコン基板１０を熱酸化し、活性領域１２ａ〜１２ｆの表面にゲート絶縁膜４２を形成し、活性領域１２ｇ〜１２ｊの表面にゲート絶縁膜４４を形成する（図２２（ａ），（ｂ））。例えば、活性領域１２ａ〜１２ｊ上に所定膜厚のシリコン酸化膜を形成後、活性領域１２ｇ〜１２ｊのシリコン酸化膜を選択的に除去し、再度熱酸化を行う。これにより、活性領域１２ａ〜１２ｆ上に、活性領域１２ｇ〜１２ｊ上に形成されるゲート絶縁膜４４よりも厚いゲート絶縁膜４２を形成する。
【００７０】
次いで、全面に、例えばＣＶＤ法により、多結晶シリコン膜を堆積する。
【００７１】
次いで、フォトリソグラフィ及びドライエッチングによりこの多結晶シリコン膜をパターニングし、ゲート絶縁膜４２，４４上に、ゲート電極４６を形成する（図２３（ａ），（ｂ））。
【００７２】
次いで、活性領域１２ａに、ゲート電極４６をマスクとして、Ｐ型不純物、例えばボロンイオン（Ｂ＋）をイオン注入し、ＬＤＤ領域或いはエクステンション領域となるＰ型不純物注入領域４８を形成する。同様に、活性領域１２ｃに、ゲート電極４６をマスクとして、Ｎ型不純物、例えば燐イオン（Ｐ＋）をイオン注入し、ＬＤＤ領域或いはエクステンション領域となるＮ型不純物注入領域５０を形成する。同様に、活性領域１２ｇに、ゲート電極４６をマスクとして、Ｎ型不純物、例えば砒素イオン（Ａｓ＋）をイオン注入し、ＬＤＤ領域或いはエクステンション領域となるＮ型不純物注入領域５２を形成する。同様に、活性領域１２ｉに、ゲート電極４６をマスクとして、Ｐ型不純物、例えばボロンイオン（Ｂ＋）をイオン注入し、ＬＤＤ領域或いはエクステンション領域となるＰ型不純物注入領域５４を形成する（図２４（ａ），（ｂ））。
【００７３】
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、ゲート電極４６の側壁部分に、シリコン酸化膜よりなるサイドウォール絶縁膜５６を形成する。
【００７４】
次いで、活性領域１２ａ，１２ｄ，１２ｆ，１２ｈ，１２ｉに、ゲート電極４６及びサイドウォール絶縁膜５６をマスクとして、Ｐ型不純物、例えばボロンイオン（Ｂ＋）をイオン注入し、Ｐ型不純物注入領域５８を形成する。同様に、活性領域１２ｂ，１２ｃ，１２ｅ，１２ｇ，１２ｊに、Ｎ型不純物、例えば燐イオン（Ｐ＋）をイオン注入し、Ｎ型不純物領域６０を形成する（図２５（ａ），（ｂ））。
【００７５】
次いで、不活性ガス、例えば窒素雰囲気中で熱処理を行い、注入した不純物を活性化する。これにより、高電圧Ｐ型トランジスタの形成領域に、Ｐ型不純物注入領域４８，５８よりなるＰ型ソース／ドレイン領域６２と、Ｎ型不純物注入領域６０よりなるＮウェルタップ領域６４とを形成する。また、高電圧Ｎ型トランジスタの形成領域に、Ｎ型不純物注入領域５０，６０よりなるＮ型ソース／ドレイン領域６６と、Ｐ型不純物注入領域５８よりなるＰウェルタップ領域６８と、Ｎ型不純物注入領域６０よりなるＮウェルタップ領域７０とを形成する。また、活性領域１２ｆに、Ｐ型不純物注入領域５８よりなるＰ型基板タップ領域７２を形成する（図２６（ａ））。また、低電圧Ｎ型トランジスタの形成領域に、Ｎ型不純物注入領域５２，６０よりなるＮ型ソース／ドレイン領域７４と、Ｐ型不純物注入領域５８よりなるＰウェルタップ領域７６とを形成する。また、低電圧Ｐ型トランジスタの形成領域に、Ｐ型不純物注入領域５４，５８よりなるＰ型ソース／ドレイン領域７８と、Ｎ型不純物注入領域６０よりなるＮウェルタップ領域８０とを形成する（図２６（ｂ））。
【００７６】
こうして、活性領域１２ａに、ゲート電極４６とＰ型ソース／ドレイン領域６２とを有する高電圧Ｐ型トランジスタを形成する。また、活性領域ｃに、ゲート電極４６とＮ型ソース／ドレイン領域６６とを有する高電圧Ｎ型トランジスタを形成する。また、活性領域ｇに、ゲート電極４６とＮ型ソース／ドレイン領域７４とを有する低電圧Ｎ型トランジスタを形成する。また、活性領域ｉに、ゲート電極４６とＰ型ソース／ドレイン領域７８とを有する低電圧Ｐ型トランジスタを形成する。
【００７７】
次いで、必要に応じてサリサイドプロセスを行い、ゲート電極４６上、ソース／ドレイン領域６２，６６，７４，７８上、ウェルタップ領域６４，６８，７０，７２，７６，８０上に、例えばコバルトシリサイドよりなる金属シリサイド膜８２を形成する（図２７（ａ），（ｂ））。
【００７８】
この後、多層配線プロセスなど、必要に応じたバックエンドプロセスを行い、本実施形態による半導体装置を完成する。
【００７９】
上述の製造方法により、Ｎウェル３２とＮウェル４０との組み合わせによってＮウェル３６ａを形成したところ、±２００ｍＡ以下のノイズ信号でのラッチアップを防止するために必要なＰ型トランジスタとＮ型トランジスタとの間隔は、８μｍ程度以上であった。これに対し、Ｐウェル３４の側面を囲うＮウェルをＮウェル３２で形成したところ、±２００ｍＡ以下のノイズ信号でのラッチアップを防止するために必要なＰ型トランジスタとＮ型トランジスタとの間隔は、２０μｍ程度以上であった。この結果から、Ｐウェル３４を囲うＮウェル３６をＮウェル３２よりも高濃度化することにより、Ｐ型トランジスタとＮ型トランジスタとをより狭い間隔で配置しつつラッチアップを抑制できることが確認できた。
【００８０】
図２８は、Ｎウェル３２ａの不純物濃度とラッチアップ耐圧との関係を示すグラフである。上述の製造方法により形成した本実施形態による半導体装置では、Ｎウェル３２ａのＮ型純物濃度は、７×１０１７ｃｍ−３程度である。これに対し、低電圧トランジスタのＮウェルの不純物を重ねてイオン注入しない第２参考例による半導体装置の構造の場合、Ｎウェル３２ａのＮ型不純物濃度は、６×１０１６ｃｍ−３程度である。
【００８１】
図２８に示すように、第２参考例による半導体装置の構造では、５０ｍＡ程度以上のノイズ信号によってラッチアップが発生するのに対して、本実施形態による半導体装置では、２００ｍＡ以上のノイズ信号に対してラッチアップの発生を抑制することができた。
【００８２】
このように、本実施形態によれば、Ｎ型トランジスタが形成されたＰウェルを囲うＮウェルの不純物濃度を、Ｐ型トランジスタが形成されたＮウェルの不純物濃度よりも高く設定するので、ラッチアップ耐性を向上することができる。
【００８３】
上記実施形態に限らず種々の変形が可能である。
【００８４】
例えば、上記実施形態では、高電圧トランジスタ用のＮウェル３２と低電圧トランジスタ用のＮウェル４０とを組み合わせてＮウェル３６ａを形成する場合を示したが、Ｎウェル３６ａを形成する際に組み合わせるウェルは、これに限定されるものではない。また、組み合わせるウェルは、２つのみならず、３つ以上であってもよい。また、Ｎウェル３６ａを高濃度化するために、イオン注入工程を別途追加するようにしてもよい。
【００８５】
また、上記実施形態では、Ｎウェル内にＰウェルを配置した二重ウェルを含むトリプルウェル構造の場合について説明したが、Ｐウェル内にＮウェルを配置した二重ウェルを含むトリプルウェル構造の場合についても同様である。
【００８６】
また、上記実施形態に記載した半導体装置の構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【符号の説明】
【００８７】
１０…シリコン基板
１２…素子分離絶縁膜
１４…シリコン酸化膜
１６，２０，２４，２８…フォトレジスト膜
１６ａ，１６ｂ，２０ａ，２４ａ，２４ｂ，２８ａ，２８ｂ…開口部
１８ａ，１８ｂ，２６ａ，２６ｂ，３０ｂ，５０，５２，６０…Ｎ型不純物注入領域
２２，３０ａ，４８，５４，５８…Ｐ型不純物注入領域
３２，３６，３６ａ，４０…Ｎウェル
３４，３８…Ｐウェル
３６ｂ…ディープＮウェル
４２，４４…ゲート絶縁膜
４６…ゲート電極
６２，７８…Ｐ型ソース／ドレイン領域
６４，７０，８０…Ｎウェルタップ領域
６６，７４…Ｎ型ソース／ドレイン領域
６８，７６…Ｐウェルタップ領域
７２…Ｐ型基板タップ領域
８２…金属シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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