(57)【要約】【課題】ジッターが極めて小さく、水平同期信号を離散的に扱いながらも水平同期信号の真の時間基準点に同期したＰＬＬクロックを得る。【解決手段】入力した同期信号をデジタル信号に変換するＡＤ変換器１１の出力が第１の入力に接続される位相比較器１２と、位相比較器１２の出力の極性に応じてカウントダウン又はカウントアップするアップダウンカウンタ１３と、アップダウンカウンタ１３のカウント値だけクロック毎にカウントアップしオーバーフローするとオーバーフロー値を超えた分をゼロから折り返すカウンタ１４と、カウンタ１４の出力の最上位ビットが接続される第１の分周器１６と、カウンタ１４の出力によってアドレス制御され前記カウンタ手段の出力と同一周波数で同一位相のデジタル正弦波を発生させる正弦波ＲＯＭ１７とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力した同期信号をデジタル信号に変換するＡＤ変換手段と、前記ＡＤ変換手段の出力が第１の入力に接続される位相比較手段と、前記位相比較手段の出力の極性に応じてカウントダウン又はカウントアップするアップダウンカウンタ手段と、前記アップダウンカウンタ手段のカウント値だけクロック毎にカウントアップしオーバーフローするとオーバーフロー値を超えた分をゼロから折り返すカウンタ手段と、前記カウンタ手段の出力の最上位ビットが接続される第１の分周手段と、前記カウンタ手段の出力によってアドレス制御され前記カウンタ手段の出力と同一周波数で同一位相のデジタル正弦波を発生させる正弦波ＲＯＭと、を備え、
前記第１の分周手段の出力が前記位相比較手段の第２の入力に接続され、前記カウンタ手段の出力が前記位相比較手段の第３の入力に接続され、
前記位相比較手段は、前記第１の入力に接続される前記ＡＤ変換手段の出力が基準レベルを横切った直後のサンプリング点と前記ＡＤ変換手段の出力が前記基準レベルを横切る理論上の時点との間を示す第１の時間差を得るとともに、前記第２の入力に接続される前記第１の分周手段の出力の立ち上がり時点と前記立ち上がり時点の直前の前記第３の入力に接続される前記カウント手段の出力がオーバーフローする理論上の時点との第２の時間差を得て、前記第１の時間差と前記第２の時間差の差分信号を前記アップダウンカウンタ手段に出力することを特徴とするデジタルラインロックＰＬＬ装置。
【請求項２】
請求項１に記載のデジタルラインロックＰＬＬ装置において、
前記第１の時間差は、前記ＡＤ変換手段の出力が前記基準レベルに達する理論上の時点の前後の２つのサンプリング点のレべルから直線補間によって算出することを特徴とするデジタルラインロックＰＬＬ装置。
【請求項３】
請求項１又は２記載のデジタルラインロックＰＬＬ装置において、
前記第２の時間差は、前記カウント手段の出力がオーバーフローする理論上の時点の前後の２つのサンプリング点のレベルから直線補間によって算出することを特徴とするデジタルラインロックＰＬＬ装置。
【請求項４】
請求項１乃至３のいずれか１つに記載のデジタルラインロックＰＬＬ装置において、
前記正弦波ＲＯＭの読み出し出力をアナログ信号に変換するＤＡ変換手段と、前記ＤＡ変換手段の出力が接続されるローパスフィルタ手段と、前記ローパスフィルタ手段の出力を２値信号に変換してＰＬＬクロックを生成するコンパレータ手段と、を更に備えることを特徴とするデジタルラインロックＰＬＬ装置。
【請求項５】
請求項１乃至４のいずれか１つに記載のデジタルラインロックＰＬＬ装置において、
前記アップダウンカウンタ手段は、前記ＡＤ変換器のサンプリング周波数と前記カウンタのオーバーフロー値と前記カウンタ手段の繰り返し周波数から求めた初期値を設定する初期値設定手段を備えることを特徴とするデジタルラインロックＰＬＬ装置。
【請求項６】
請求項１に記載のデジタルラインロックＰＬＬ装置において、
前記第１の時間差は、前記ＡＤ変換手段の出力が前記基準レベルに達する理論上の時点の前後の複数のサンプリング点から最小自乗一次関数近似によって算出することを特徴とするデジタルラインロックＰＬＬ装置。
【請求項７】
請求項１乃至６のいずれか１つに記載のデジタルラインロックＰＬＬ装置において、
前記同期信号を積分手段を介して前記ＡＤ変換手段に入力することを特徴とするデジタルラインロックＰＬＬ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル処理によって映像信号の水平同期信号に同期したＰＬＬクロックを生成するデジタルラインロックＰＬＬ装置に関する。
【背景技術】
【０００２】
映像信号の水平同期信号に同期したＰＬＬクロックを生成するラインロックＰＬＬ装置は、映像信号の信号処理には不可欠のものである。従来は、デジタル信号処理であっても水平同期信号の真の時間基準点に同期したＰＬＬクロックを得るために、ラインロックＰＬＬ装置の主要要素はアナログ回路で構成されていた。
【０００３】
図１０に従来のアナログ回路で構成されたラインロックＰＬＬ装置５０の例を示す。５１は位相比較器、５２はチャージポンプ、５３はループフィルタ、５４はＶＣＯ（電圧制御発振器）、５５は分周器、５６は水平同期信号入力端子、５７はＰＬＬクロック出力端子、５８はＰＬＬ水平同期信号出力端子である（特許文献１）。
【０００４】
水平同期信号入力端子５６は位相比較器５１の第１の入力に接続され、位相比較器５１の２つの出力はチャージポンプ５２に接続され、チャージポンプ５２の出力はループフィルタ５３に接続され、ループフィルタ５３の出力はＶＣＯ５４に接続され、ＶＣＯ５４の出力はＰＬＬクロック出力端子５７と分周器５５に接続され、分周器５５の出力はＰＬＬ水平同期信号出力端子５８と位相比較器５１の第２の入力に接続される。
【０００５】
このラインロックＰＬＬ装置５０では、入力された水平同期信号と帰還されたＰＬＬ水平同期信号を位相比較器５１で位相比較し、比較結果がチャージポンプ５２の上側電流源または下側電流源の一方をオンにするか両方の電流源をオフするように制御する。チャージポンプ５２の出力はループフィルタ５３で平滑されて制御電圧となりＶＣＯ５４の発振周波数を制御し、ＶＣＯ５４の発振出力がＰＬＬクロック出力端子５７からＰＬＬクロックとして出力される。また、ＶＣＯ５４の出力は分周器５５で分周されＰＬＬ水平同期信号出力端子５８からＰＬＬ水平同期信号として出力されるとともに位相比較器５１に帰還する。
【０００６】
このとき、入力された水平同期信号の周波数をＦｈ、分周器５５の分周比をＭとすれば、ＰＬＬクロック出力端子５７の周波数ＦＣｐｌｌと、ＰＬＬ水平同期信号出力端子５８の周波数ＦＨｐｌｌはそれぞれ、
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となり、かつ、周波数ＦＣｐｌｌと周波数ＦＨｐｌｌの位相は、入力された水平同期信号の位相に同期している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−０２０５０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のようなラインロックＰＬＬ装置５０は、低い水平同期信号の周波数Ｆｈから高いＰＬＬクロックの周波数ＦＣｐｌｌを生成するので、分周器５５の分周比Ｍ（＝ＰＬＬの逓倍率Ｍ）は大きな値になる。例えば、Ｆｈ＝１５．６２５ＫＨｚ、ＦＣｐｌｌ＝２７ＭＨｚとすれば、Ｍ＝１７２８にもなる。一般的にＰＬＬは、分周比（＝ＰＬＬの逓倍率）がＭの場合、出力に生じるジッターは√Ｍ倍になることが知られている。上述のケースでは、ＰＬＬクロック出力に生じるジッターはＭ＝１の場合の約４０倍になる。
【０００９】
このようにラインロックＰＬＬ装置５０は分周比（＝ＰＬＬの逓倍率）Ｍの値が大きくなるので、出力のＰＬＬクロックのジッターがしばしは問題になる。ジッター量を小さくするには、ループ設計（位相比較器５１とチャージポンプ５２のゲイン、ループフィルタ５３の特性、ＶＣＯ５４の制御感度など）を最適化した上に、ＰＬＬ装置５０を構成する各要素が電源ノイズや外来ノイズの影響を受けにくくする必要がある。
【００１０】
このようなラインロックＰＬＬ装置５０は、デジタル信号処理回路と同一チップ上に半導体集積回路化した場合、電源ラインや半導体基板を介したデジタル信号処理回路からのノイズの影響で生じるジッターが、他のＰＬＬ装置に比べて極めて大きくなる問題があった。
【００１１】
また、ラインロックＰＬＬ装置５０をデジタル化しようとした場合には、デジタル化でのサンプリングのため水平同期信号が離散的にしか取り込めないので、水平同期信号のサンプリング点が水平同期信号の真の時間基準点と一致する保証がなく、水平同期信号の真の時間基準点に同期したＰＬＬクロックを生成できない問題があった。
【００１２】
以上述べたようなラインロックＰＬＬ装置５０で生成したＰＬＬクロックを、サンプリングクロックとして映像信号をＡＤ変換してデジタル信号処理した場合には、ジッター問題は、デジタル映像信号のジッターや波形ひずみの問題となり、真の時間基準点に同期しない問題は、映像信号の水平方向の１クロック揺らぎ（例として、縦線の１クロック揺らぎ）の問題となる。
【００１３】
本発明の目的は、生成されるＰＬＬクロックにデジタル信号処理部からのノイズの影響によるジッターは極めて小さく、また、デジタル化により水平同期信号を離散的に扱いながらも、水平同期信号の真の時間基準点に同期したＰＬＬクロックを得ることができるようにしたデジタルラインロックＰＬＬ装置を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１にかかる発明のデジタルラインロックＰＬＬ装置は、入力した同期信号をデジタル信号に変換するＡＤ変換手段と、前記ＡＤ変換手段の出力が第１の入力に接続される位相比較手段と、前記位相比較手段の出力の極性に応じてカウントダウン又はカウントアップするアップダウンカウンタ手段と、前記アップダウンカウンタ手段のカウント値だけクロック毎にカウントアップしオーバーフローするとオーバーフロー値を超えた分をゼロから折り返すカウンタ手段と、前記カウンタ手段の出力の最上位ビットが接続される第１の分周手段と、前記カウンタ手段の出力によってアドレス制御され前記カウンタ手段の出力と同一周波数で同一位相のデジタル正弦波を発生させる正弦波ＲＯＭと、を備え、前記第１の分周手段の出力が前記位相比較手段の第２の入力に接続され、前記カウンタ手段の出力が前記位相比較手段の第３の入力に接続され、前記位相比較手段は、前記第１の入力に接続される前記ＡＤ変換手段の出力が基準レベルを横切った直後のサンプリング点と前記ＡＤ変換手段の出力が前記基準レベルを横切る理論上の時点との間を示す第１の時間差を得るとともに、前記第２の入力に接続される前記第１の分周手段の出力の立ち上がり時点と前記立ち上がり時点の直前の前記第３の入力に接続される前記カウント手段の出力がオーバーフローする理論上の時点との第２の時間差を得て、前記第１の時間差と前記第２の時間差の差分信号を前記アップダウンカウンタ手段に出力することを特徴とする。
請求項２にかかる発明は、請求項１に記載のデジタルラインロックＰＬＬ装置において、前記第１の時間差は、前記ＡＤ変換手段の出力が前記基準レベルに達する理論上の時点の前後の２つのサンプリング点のレべルから直線補間によって算出することを特徴とする。
請求項３にかかる発明は、請求項１又は２記載のデジタルラインロックＰＬＬ装置において、前記第２の時間差は、前記カウント手段の出力がオーバーフローする理論上の時点の前後の２つのサンプリング点のレベルから直線補間によって算出することを特徴とする。
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載のデジタルラインロックＰＬＬ装置において、前記正弦波ＲＯＭの読み出し出力をアナログ信号に変換するＤＡ変換手段と、前記ＤＡ変換手段の出力が接続されるローパスフィルタ手段と、前記ローパスフィルタ手段の出力を２値信号に変換してＰＬＬクロックを生成するコンパレータ手段と、を更に備えることを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載のデジタルラインロックＰＬＬ装置において、前記アップダウンカウンタ手段は、前記ＡＤ変換器のサンプリング周波数と前記カウンタのオーバーフロー値と前記カウンタ手段の繰り返し周波数から求めた初期値を設定する初期値設定手段を備えることを特徴とする。
請求項６にかかる発明は、請求項１に記載のデジタルラインロックＰＬＬ装置において、前記第１の時間差は、前記ＡＤ変換手段の出力が前記基準レベルに達する理論上の時点の前後の複数のサンプリング点から最小自乗一次関数近似によって算出することを特徴とする。
請求項７にかかる発明は、請求項１乃至６のいずれか１つに記載のデジタルラインロックＰＬＬ装置において、前記同期信号を積分手段を介して前記ＡＤ変換手段に入力することを特徴とする。
【発明の効果】
【００１５】
本発明のデジタルラインロックＰＬＬ装置によれば、大部分がデジタル回路で構成されているので、デジタル信号処理部とラインロックＰＬＬ装置部を同一チップ上に半導体集積回路化しても、生成されるＰＬＬクロックにはデジタル信号処理部からのノイズの影響によるジッターは極めて小さくなる。また、デジタル化により水平同期信号を離散的に扱うが、水平同期信号の真の時間基準点に同期したＰＬＬクロックを得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の１つの実施例のデジタルラインロックＰＬＬ装置の構成図である。
【図２】動作クロックと水平同期信号の波形図である。
【図３】非同期時におけるデジタルラインロックＰＬＬ装置の動作波形図である。
【図４】非同期時におけるデジタルラインロックＰＬＬ装置の動作波形図である。
【図５】同期時におけるデジタルラインロックＰＬＬ装置の動作波形図である。
【図６】水平同期信号とサンプリング点の説明図である。
【図７】デジタルラインロックＰＬＬ装置の入力部分の変形例の構成図である。
【図８】アップダウンカウンタの構成図である。
【図９】カウンタの構成図である。
【図１０】従来のラインロックＰＬＬ装置の構成図である。
【発明を実施するための形態】
【００１７】
本発明は、ＡＤ変換器でサンプリングされた水平同期信号について、時間基準点を決める基準レベルを挟む少なくとも２つのサンプリング点から水平同期信号のサンプリング点と時間基準点との間の第１の時間差を算出する。また、デジタル発振器を構成するカウンタの出力の位相基準点（カウンタの理論上のオーバーフロー時点）であって、カウンタ出力の最上位ビットを取り出した信号をＭ分周した信号の立ち上がり時点の直前の位相基準点、を挟む２つのカウンタ出力のサンプリング点からカウンタ出力のサンプリング点と位相基準点との間の第２の時間差を算出する。そして、第１の時間差と第２の時間差の差が最小になるように、カウンタで構成したデジタル発振器の発振周波数と位相を制御することで、水平同期信号の時間基準点とカウンタ出力の位相基準点を一致させる。また、カウンタ出力によってアドレス制御される正弦波ＲＯＭからカウンタ出力と同一周波数で同一位相のデジタル正弦波を発生させる。そして、このデジタル正弦波をＤＡ変換器とＬＰＦでアナログ正弦波にした後に、コンパレータで２値信号に変換してＰＬＬクロック出力を得るとともに、ＰＬＬクロックをＭ分周してＰＬＬ水平同期信号出力を得るように構成する。以下、詳しく説明する。
【００１８】
図１に本発明の１つの実施例のデジタルラインロックＰＬＬ装置１０を示す。１１はＡＤ変換器、１２は位相比較器、１３はアップダウンカウンタ、１４はカウンタ、１５はＭＳＢ抽出器、１６は分周比がＭの分周器、１７は正弦波ＲＯＭ、１８はＤＡ変換器、１９はＬＰＦ（ローパスフィルタ）、２０はコンパレータ、２１は分周比がＭの分周器、２２は水平同期信号入力端子、２３はＰＬＬクロック出力端子、２４はＰＬＬ水平同期信号出力端子である。
【００１９】
水平同期信号入力端子２２から入力された水平同期信号ＨＳｙｎｃは、ＡＤ変換器１１に接続され、ＡＤ変換器１１の出力Ｏａｄｃは位相比較器１２の第１の入力１２ａに接続され、位相比較器１２の出力ＰＤはアップダウンカウンタ１３に接続され、アップダウンカウンタ１３の出力Ｏｕｄｃはカウンタ１４に接続され、カウンタ１４の出力Ｏｃｎｔは位相比較器１２の第３の入力１２ｃとＭＳＢ抽出器１５と正弦波ＲＯＭ１７に接続される。ＭＳＢ抽出器１５の出力は分周器１６に接続され、分周器１６の出力ＦＢ−Ｈは位相比較器１２の第２の入力１２ｂに接続される。正弦波ＲＯＭ１７の出力ＯｒｏｍはＤＡ変換器１８に接続され、ＤＡ変換器１８の出力はＬＰＦ１９に接続され、ＬＰＦ１９の出力Ｏｌｐｆはコンパレータ２０に接続され、コンパレータ２０の出力ＰＬＬ−ＣＬＫはＰＬＬクロック出力端子２３と分周器２１に接続され、分周器２１の出力ＰＬＬ−ＨはＰＬＬ水平同期信号出力端子２４に接続される。
【００２０】
図１に示したデジタルラインロックＰＬＬ装置１０の構成要素のデジタル信号処理部（符号１１〜１８）は、すべてカウンタ１４の繰り返し周波数（ＶＣＯの発振周波数に相当）の２倍以上の周波数の動作クロックＣＬＫ（図示せず）に同期して動作しており、アップダウンカウンタ１３はデジタルループフィルタとして、カウンタ１４はデジタル発振器（デジタルＶＣＯ）として動作している。
【００２１】
図２から図５は、図１のデジタルラインロックＰＬＬ装置１０の動作説明のための波形図である。図２は動作クロックＣＬＫ、入力される水平同期信号ＨＳｙｎｃおよび基準レベルＳｔｈの１水平期間を超えた範囲の関係を示している。水平同期信号ＨＳｙｎｃの前縁付近に示した四角の領域Ａは、図３から図５で表現する波形の範囲を示している。なお、図３、図５の基準レベルＳｔｈは、入力した水平同期信号ＨＳｙｎｃの高レベルと低レベルの中間レベルである。
【００２２】
図３は非同期時の波形を示しており、上から順に、動作クロックＣＬＫ、水平同期信号ＨＳｙｎｃ（実線）とＡＤ変換器１１の出力Ｏａｄｃ（○印）、位相比較器１２内で生成される入力水平パルスＨＰ、サンプリング点と水平同期信号の真の時間基準点との間の第１の時間差ΔＴＨを示す。また、図中のＨＳ（ｎ−１）やＨＳ（ｎ）はＨＳｙｎｃのサンプリング点、Ｓｔｈは基準レベル、ＴＨは水平同期信号の真の時間基準をそれぞれ示す。
【００２３】
図４は非同期時の他の波形を示しており、上から順に、動作クロックＣＬＫ、分周器１６出力号ＦＢ−Ｈ、カウンタ１４の出力Ｏｃｎｔ（○印）、位相比較器１２内で生成される帰還水平パルスＦＢ−ＨＰ、カウンタ１４の出力の位相基準点（カウンタ１４の理論上のオーバーフロー時点）とカウンタ１４の出力のサンプリング点との間の第２の時間差ΔＴＰを示す。また、図中のＰ（ｍ−１）やＰ（ｍ）はカウンタ１４の出力のサンプリング点、ＴＰはカウンタ１４の出力の位相基準点（カウンタ１４の理論上のオーバーフロー時点）、Ｐｍａｘはカウンタ１４のオーバーフロー値をそれぞれ示す。
【００２４】
図５は同期時の波形を示しており、上から順に、動作クロックＣＬＫ、水平同期信号ＨＳｙｎｃ（実線）とＡＤ変換器１１の出力Ｏａｄｃ（○印）、カウンタ１４の出力Ｏｃｎｔ（○印）、正弦波ＲＯＭ１７の出力Ｏｒｏｍ（○印）とＤＡ変換器１８の出力Ｏｄａｃ（○印線）とＬＰＦ１９の出力Ｏｌｐｆ（実線）、ＰＬＬクロック出力端子２３に得られるＰＬＬクロック出力ＰＬＬ−ＣＬＫ、ＰＬＬ水平同期信号出力端子２４に得られるＰＬＬ水平同期出力ＰＬＬ−Ｈを示す。なお、カウンタ１４の出力Ｏｃｎｔ（実線）はカウンタ１４の出力を連続値として想定した波形であり、また正弦波ＲＯＭ１７の出力ＯｒｏｍとＤＡ変換器１８の出力Ｏｄａｃは、同じ○印で示した。
【００２５】
さて、水平同期信号入力端子２２から入力される水平同期信号ＨＳｙｎｃは、同期分離装置（図示せず）によって予め映像信号から同期分離されたか、または映像信号に付随した水平同期信号である。
【００２６】
図３を参照して、ＡＤ変換器１１および位相比較器１２の動作を説明する。ＡＤ変換器１１は、水平同期信号ＨＳｙｎｃ（実線）を動作クロックＣＬＫでサンプリングしてデジタル信号に変換した出力Ｏａｄｃ（○印）を得る。位相比較器１２は、水平同期信号ＨＳｙｎｃ（実線）の波形のレベルが基準レベルＳｔｈとちょうど等しくなるであろう理論上の時点（サンプリング点とは必ずしも一致しない）を同期信号の真の時間基準点ＴＨとして、ＡＤ変換器１１の出力Ｏａｄｃが基準レベルＳｔｈに達した直後のサンプリング点ＨＳ（ｎ）とその１クロックＣＬＫ前のサンプリング点ＨＳ（ｎ−１）から、以下の式（１）によって、直線補間により、真の時間基準点ＴＨとサンプリング点ＨＳ（ｎ）の差である第１の時間差ΔＴＨを算出する。
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ただし、Ｔｓは動作クロックＣＬＫの周期である。
【００２７】
また、ＡＤ変換器１１の出力Ｏａｄｃが、基準レベルＳｔｈに達した直後のサンプリング点ＨＳ（ｎ）より遅れたサンプリング点で、入力水平パルスＨＰを出力する。ΔＴＨ（ｉ−１）およびΔＴＨ（ｉ）は、それぞれ（ｉ−１）ラインおよびｉラインの時間差ΔＴＨの算出結果であり、入力水平パルスＨＰのタイミングで１水平期間ごとに更新される。入力水平パルスＨＰをサンプリング点ＨＳ（ｎ）より遅らせたのは、式（１）で示した計算過程の終了を待つためである。
【００２８】
以上より、水平同期信号の真の時間基準点ＴＨは、式（２）で与えられる。
2014075659.tif 000005
ただし、ｎは基準時点からの動作クロックＣＬＫのカウント値である。通常はＡＤ変換器１１の出力Ｏａｄｃが基準レベルＳｔｈに達した直後のサンプリング点をｎ＝０とする。
【００２９】
図４を参照して、位相比較器１２の動作説明を続ける。位相比較器１２の出力ＰＤはアップダウンカウンタ１３（動作説明は後述）に接続され、アップダウンカウンタ１３の出力Ｏｕｄｃはカウンタ１４に接続される。ＭＳＢ抽出器１５でカウンタ１４の出力Ｏｕｄｃの最上位ビットを抽出して分周器１６でＭ分周した帰還水平パルスＦＢ−Ｈ、およびカウンタ１４の出力Ｏｃｎｔが、それぞれ位相比較器１２の第２入力１２ｂおよび第３の入力１２ｃに接続される。
【００３０】
カウンタ１４はデジタル発振器（デジタルＶＣＯ）として動作し、動作クロックＣＬＫごとにカウンタ１４の入力値だけカウントアップし、カウント値がオーバーフローすると、オーバーフロー値を超えた分がゼロから折り返すようになっている。帰還水平パルスＦＢ−Ｈの立ち上がりのサンプリング点の直前の、カウンタ１４の出力Ｏｃｎｔを連続値として想定した波形の理論上のオーバーフロー時点（サンプリング点とは必ずしも一致しない）を、カウンタ１４の出力の位相基準点ＴＰとして、以下のようにサンプリング点Ｐ（ｍ−１）とＰ（ｍ）から、位相基準点ＴＰとサンプリング点Ｐ（ｍ）の差である第２の時間差ΔＴＰを、直線補間により、算出する。
2014075659.tif 000006
ただし、Ｔｓは動作クロックＣＬＫの周期であり、Ｐｍａｘはカウンタ１４のオーバーフロー値である。以上より、カウンタ１４の出力の位相基準点ＴＰは式（４）で与えられる。
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ただし、ｍはｎの基準時点からの動作クロックＣＬＫのカウント値である。
【００３１】
図５を参照して、位相比較器１２の動作説明をさらに続け、アップダウンカウンタ１３の動作も説明する。位相比較器１２の出力ＰＤを、式（２）と（４）から、
2014075659.tif 000008
とする。
【００３２】
そして、式（５）で示されるＰＤが正のとき、アップダウンカウンタ１３は動作クロックＣＬＫごとにＮカウントだけカウントダウンしてカウンタ１４の繰り返し周波数を低くし、ＰＤが負のとき、アップダウンカウンタ１３は動作クロックＣＬＫごとにＮカウントだけカウントアップしてカウンタ１４の繰り返し周波数を高くし、ＰＤがゼロのとき、アップダウンカウンタ１３は停止し、直前のカウント値を保持してカウンタ１４の繰り返し周波数を維持するようにカウンタ１４を制御する。ここで、Ｎは１以上の整数である。
【００３３】
これにより、ＰＤ＝０に収束し、図５に示すように、水平同期信号ＨＳｙｎｃの真の時間基準点ＴＨとカウンタ１４の出力Ｏｃｎｔの位相基準点ＴＰを、
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とすることができる。このとき、アップダウンカウンタ１３は、動作クロックＣＬＫごとにＮステップずつ変化する積分器となっており、ループフィルタとして作用している。Ｎの値はラインロックＰＬＬ装置１０の応答性と安定性から適切な値にする必要がある。
【００３４】
ここで、カウンタ１４の入力値と繰り返し周波数の関係について説明する。前述のようにカウンタ１４は、動作クロックＣＬＫごとに入力値だけカウントアップし、オーバーフローした場合にはオーバーフロー値を超えた分がゼロから折り返すようになっている。アップダウンカウンタ１３の出力値Ｏｕｄｃ（＝カウンタ１４の入力値）、動作クロックＣＬＫの周波数Ｆｃｌｋ、カウンタ１４のオーバーフロー値Ｐｍａｘから、カウンタ１４の繰り返し周波数ＦＣｐｌｌは、
2014075659.tif 000010
となる。つまり、カウンタ１４は、入力値（＝アップダウンカウンタ１３の出力値Ｏｕｄｃ）によって繰り返し周波数を制御することができるデジタル発振器（デジタルＶＣＯ）として動作する。
【００３５】
以上のように、位相比較器１２の出力ＰＤでアップダウンカウンタ１３を制御し、アップダウンカウンタ１３の出力Ｏｕｄｃでカウンタ１４の繰り返し周波数を制御することによって、ラインロックＰＬＬ装置１０は式（６）で示した状態に収束し、カウンタ１４の出力の位相基準点ＴＰを水平同期信号の真の時間基準点ＴＨに同期させることができる。
【００３６】
さらに図５を参照して説明を続ける。しかし、前述のカウンタ１４の出力Ｏｃｎｔの位相基準点ＴＰは、動作クロックＣＬＫのサンプリング点ではないので、それに同期したＰＬＬ出力波形を生成することはできない。
【００３７】
そこで、カウンタ１４の出力を正弦波ＲＯＭ１７のアドレス入力に接続することによって、周波数と位相がカウンタ１４の出力に等しいデジタル正弦波を、正弦波ＲＯＭ１７の出力Ｏｒｏｍに得る。そして、このデジタル正弦波Ｏｒｏｍを、ＤＡ変換器１０でアナログ信号Ｏｄａｃに変換してから、ＬＰＦ１９を作用させて、アナログ正弦波である出力Ｏｌｐｆを得て、このアナログ正弦波Ｏｌｐｆをコンパレータ１０で２値化することで、ＰＬＬクロックＰＬＬ−ＣＬＫをＰＬＬクロック出力端子２３から得る。また、ＰＬＬ−ＣＬＫを分周器２１でＭ分周したＰＬＬ水平同期信号ＰＬＬ−ＨをＰＬＬ水平同期信号出力端子２４から得る。
【００３８】
以上のように、最終的に得られるＰＬＬクロックＰＬＬ−ＣＬＫとＰＬＬ水平同期信号ＰＬＬ−Ｈのタイミングは、動作クロックＣＬＫのサンプリング点とは無関係になって、入力する水平同期信号ＨＳｙｎｃの真の時間基準点ＴＨに同期している。
【００３９】
入力水平同期信号ＨＳｙｎｃの周波数をＦｈとすれば、分周器１６と分周器２１の分周比はともにＭであるので、ＰＬＬクロックＰＬＬ−ＣＬＫの周波数ＦＣｐｌｌ（＝カウンタ１４の繰り返し周波数）とＰＬＬ水平同期信号の周波数ＦＨｐｌｌはそれぞれ、
2014075659.tif 000011
2014075659.tif 000012
となり、ラインロックＰＬＬ装置１０に必要な出力を得ることができる。
【００４０】
次に、アップダウンカウンタ１３の初期値について説明する。これまでに説明したようにＰＬＬクロックＰＬＬ−ＣＬＫの周波数ＦＣｐｌｌ（＝カウンタ１４の繰り返し周波数）は式（７）で与えられる。従って、電源投入時などの動作開始時に所望のＦＣｐｌｌに近い周波数で発振するようにしておけば、デジタルラインロックＰＬＬ装置１０の応答時間を短くすることができる。式（７）のカウンタ１４のオーバーフロー値Ｐｍａｘと動作クロックＣＬＫの周波数Ｆｃｌｋは設計時に決まる値であるので、アップダウンカウンタ１３の出力値Ｏｕｄｃに初期値を与えておけばよい。式（７）より、アップダウンカウンタ１３の初期値Ｉｕｄｃは以下のようにすればよい。
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【００４１】
次に、第１の時間差ΔＴＨについて説明する。図６に示した波形は、入力された水平同期信号ＨＳｙｎｃ（実線）の前縁部分において、ＡＤ変換器１１の出力Ｏａｄｃ（○印）、基準レベルＳｔｈ、水平同期信号の真の時間基準点ＴＨ、サンプリング点とＴＨとの時間差ΔＴＨを示している。このように水平同期信号ＨＳｙｎｃの前縁に多数のサンプリング点が存在する場合は、最小自乗一次関数で近似すれば、精度の高い時間基準点ＴＨを得ることができる。
【００４２】
ｋ個のサンプリング点から水平同期信号ＨＳｙｎｃの前縁の傾斜の一次関数近似式を、
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とすれば、Ｙ＝ＳｔｈのときのＸがＴＨであるので、
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となる。ここで、ａとｂは最小自乗一次関数近似により、
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で与えられる。水平同期信号の前縁のサンプリング点を増やすには、動作クロックＣＬＫの周波数を高くするか、後述する方法がある。
【００４３】
上述した水平同期信号の前縁のサンプリング点を増やすためには、図７に示すような積分器２５を使用する。ここでは、図１で説明したラインロックＰＬＬ装置１０の水平同期入力端子２２とＡＤ変換器１１の間に積分器２５を追加した。この積分器２５の作用により、ノイズが低減し、かつ緩やかな傾斜の水平同期信号がＡＤ変換器１１に入力され、ＡＤ変換器１１の出力Ｏａｄｃのサンプリング点のノイズによるレベルばらつきが低減するとともに、水平同期信号ＨＳｙｎｃの前縁の傾斜部分のサンプリング点の数を増やすことができる。これにより、動作クロックＣＬＫを高くすることなく、水平同期信号ＨＳｙｎｃの前縁のサンプリング点の数を増やすことができる。
【００４４】
図８にアップダウンカウンタ１３の構成例を示す。１３１はアップダウンカウンタ１３の入力端子、１３２は加算器、１３３はレジスタ、１３４はアップダウンカウンタ１３の出力端子、１３５はアップダウンカウンタ１３の初期値設定端子である。アップダウンカウンタ１３の入力端子１３１から入力された値ＰＤが加算器１３２の一方の入力に接続され、加算器１３２の出力が出力端子１３４とレジスタ１３３に接続され、レジスタ１３３の出力は加算器１３２の他方の入力に接続され、初期値設定端子１３５がレジスタ１３３の初期値入力に接続される。
【００４５】
以上説明した構成により、アップダウンカウンタ１３の初期値設定端子１３５から設定された初期値Ｉｕｄｃを始点として、アップダウンカウンタ１３の入力端子１３１から入力された値ＰＤが動作クロックＣＬＫごとに循環加算されてアンプダウンカウンタ１３の出力端子１３４に出力される。
【００４６】
図９にカウンタ１４の構成例を示す。１４１はカウンタ１４の入力端子、１４２は加算器、１４３はレジスタ、１４４はカウンタ１４の出力端子である。カウンタ１４の入力端子１４１から入力された値Ｏｕｄｃが加算器１４２の一方の入力に接続され、加算器１４２の出力Ｏｃｎｔがカウンタ１４の出力端子１４４とレジスタ１４３に接続され、レジスタ１４３のは加算器１４２の他方の入力に接続される。
【００４７】
以上説明した構成により、カウンタ１４の入力端子１４１から入力された値Ｏｕｄｃが、動作クロックＣＬＫごとに循環加算されてカウンタ１４の出力端子１４４に出力される。
【００４８】
以上説明したように、本発明によるデジタルラインロックＰＬＬ装置１０から生成されるＰＬＬクロックＰＬＬ−ＣＬＫおよびＰＬＬ水平同期信号ＰＬ−Ｈの立上り点は、映像信号の水平同期信号の時間基準点ＴＨに完全に同期しているので、それぞれデジタル映像信号処理回路のクロックおよび同期信号として使用することができる。
【００４９】
また、本発明によるデジタルラインロックＰＬＬ装置１０をデジタル信号処理回路と同一チップ上に半導体集積回路化しても、デジタルラインロックＰＬＬ装置１０の大部分がデジタル信号処理部であるので、電源ラインや半導体基板を介したデジタル信号処理回路からのノイズの影響を受けにくく、ジッターの極めて小さなラインロックＰＬＬ装置を提供することができる。
【符号の説明】
【００５０】
１０：ラインロックＰＬＬ装置、１１：ＡＤ変換器、１２：位相比較器、１３：アップダウンカウンタ、１３１：入力端子、１３２：加算器、１３３：レジスタ、１３４：出力端子、１３５：初期値設定端子、１４：カウンタ、１４１：入力端子、１４２：加算器、１４３：レジスタ、１４４：出力端子、１５：ＭＳＢ抽出器、１６：分周器、１７：正弦波ＲＯＭ、１８：ＤＡ変換器、１９：ＬＰＦ、２０：コンパレータ、２１：分周器、２２：水平同期信号入力端子、２３：ＰＬＬクロック出力端子、２４：ＰＬＬ同期信号出力端子、２５：積分回路
５０：ラインロックＰＬＬ装置、５１：位相比較器、５２：チャージポンプ、５３：ループフィルタ、５４：ＶＣＯ、５５：分周器、５６：水平同期信号入力端子、５７：ＰＬＬクロック出力端子、５８：ＰＬＬ水平同期信号出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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