(57)【要約】【課題】積層セラミックまたは積層セラミックキャパシタの外部電極に対する厚さバラツキを最小化することで、該積層セラミックキャパシタの厚さバラツキによる不良を除去し、レジンの充填性の問題を解決した積層セラミックキャパシタ及びこれを含む印刷回路基板を提供する。【解決手段】積層セラミック及び積層セラミックの両側に設けられた外部電極を含む積層セラミックキャパシタであって、Ｔｍａｘがビア加工領域における外部電極の最大厚さ、Ｔｍｉｎが該ビア加工領域における外部電極の最小厚さ、ＣＴｍａｘが該ビア加工領域における積層セラミックキャパシタの最大厚さ、ＣＴｍｉｎが該ビア加工領域における積層セラミックキャパシタの最小厚さであるとき、｜Ｔｍａｘ−Ｔｍｉｎ｜は１０μｍ以下で、｜ＣＴｍａｘ−ＣＴｍｉｎ｜は２０μｍ以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
積層セラミック、及び、該積層セラミックの両側に設けられた外部電極を含む積層セラミックキャパシタにおいて、
Ｔｍａｘがビア加工領域における外部電極の最大厚さ、Ｔｍｉｎが該ビア加工領域における外部電極の最小厚さ、ＣＴｍａｘが該ビア加工領域における積層セラミックキャパシタの最大厚さ、ＣＴｍｉｎが該ビア加工領域における積層セラミックキャパシタの最小厚さであるとき、
｜Ｔｍａｘ−Ｔｍｉｎ｜は１０μｍ以下で、
｜ＣＴｍａｘ−ＣＴｍｉｎ｜は２０μｍ以下であることを特徴とする積層セラミックキャパシタ。
【請求項２】
Ｔｍａｘ＿Ｌが左側ビア加工領域における外部電極の最大厚さ、Ｔｍａｘ＿Ｒが右側ビア加工領域における外部電極の最大厚さ、ＣＴｍａｘ＿Ｌが該左側ビア加工領域における積層セラミックキャパシタの最大厚さ、ＣＴｍａｘ＿Ｒが該右側ビア加工領域における積層セラミックキャパシタの最大厚さであるとき、
｜Ｔｍａｘ＿Ｌ−Ｔｍａｘ＿Ｒ｜は、５μｍ以下で、
｜ＣＴｍａｘ＿Ｌ−ＣＴｍａｘ＿Ｒ｜は、１０μｍ以下であることを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記積層セラミックは、
ダミーパターン、及び、
前記ダミーパターンと異種極性を有し前記ダミーパターンと同じ層に設けられた容量形成パターン、を含み、
前記ダミーパターン、及び、前記容量形成パターンは、３０層以上設けられることを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記外部電極は、外部電極形成用ペーストに前記積層セラミックの両側をディッピングして形成され、
前記外部電極形成用ペーストの粘度は、１８，０００ｃｐｓ以下であることを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項５】
前記外部電極は、３秒以上２０秒以下の時間内にブロッティングして設けられる請求項４に記載の積層セラミックキャパシタ。
【請求項６】
前記外部電極は、ブロッティング時に、定盤に入られた前記外部電極形成用ペーストの高さが３０μｍ以上１００μｍ以下のものによって設けられる請求項４に記載の積層セラミックキャパシタ。
【請求項７】
前記積層セラミックは、
第１のダミーパターン、
前記第１のダミーパターンと異種極性を有し前記第１のダミーパターンと同じ層に設けられた第１の容量形成パターン、
前記第１のダミーパターンと同種極性を有し前記第１のダミーパターンと異なる層に設けられた第２のダミーパターン、及び、
前記第２のダミーパターンと異種極性を有し前記第２のダミーパターンと同じ層に設けられた第２の容量形成パターン、を含み、
前記第１のダミーパターンと前記第１の容量形成パターンとの間の間隔は、前記第２のダミーパターンと前記第２の容量形成パターンとの間の間隔と同じ、かつ
前記第１のダミーパターンの長さは、前記第２のダミーパターンの長さより長いことを特徴とする請求項１に記載の積層セラミックキャパシタ。
【請求項８】
前記第１のダミーパターンと前記第１の容量形成パターンとの間の間隔に対する、前記第１の容量形成パターンの長さと前記第２の容量形成パターンの長さとの差の比率は、０．７以上１．０未満であることを特徴とする請求項７に記載の積層セラミックキャパシタ。
【請求項９】
前記第１のダミーパターンと前記第２のダミーパターンとは、一つの絶縁層を挟んで上下に積層されることを特徴とする請求項８に記載の積層セラミックキャパシタ。
【請求項１０】
前記第１のダミーパターンと異種極性を有し前記第１のダミーパターンと同じ長さで設けられた第３のダミーパターン、
前記第１の容量形成パターンと異種極性を有し前記第１の容量形成パターンと同じ長さで設けられた第３の容量形成パターン、
前記第２のダミーパターンと異種極性を有し前記第２のダミーパターンと同じ長さで設けられた第４のダミーパターン、及び、
前記第２の容量形成パターンと異種極性を有し前記第２の容量形成パターンと同じ長さで設けられた第４の容量形成パターン
をさらに含むことを特徴とする請求項９に記載の積層セラミックキャパシタ。
【請求項１１】
前記第３のダミーパターンと前記第３の容量形成パターンとは、同じ層に形成され、
前記第４のダミーパターンと前記第４の容量形成パターンとは、同じ層に設けられることを特徴とする請求項１０に記載の積層セラミックキャパシタ。
【請求項１２】
前記第３のダミーパターンは、前記第１の容量形成パターンと前記第２の容量形成パターンとの間に形成され、
前記第４のダミーパターンは、一つの絶縁層を介して前記第２の容量形成パターンの下面に設けられることを特徴とする請求項１１に記載の積層セラミックキャパシタ。
【請求項１３】
前記第１のダミーパターンと前記第１の容量形成パターン、前記第２のダミ一パターンと前記第２の容量形成パターン、前記第３のダミーパターンと前記第３の容量形成パターン、及び、前記第４のダミーパターンと前記第４の容量形成パターンは、それぞれ複数設けられることを特徴とする請求項１２に記載の積層セラミックキャパシタ。
【請求項１４】
積層セラミック、及び、該積層セラミックの両側に設けられた外部電極を含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの実装されたキャビティが形成されたコア層と、
前記積層セラミックキャパシタと前記キヤピテイとの間、及び、前記コア層の上下面に設けられた絶縁層と、
前記外部電極の電気的導通のために前記絶縁層に設けられたビアホールと、
前記絶縁層上に設けられた回路層と、を含み、
前記積層セラミックキャパシタは、Ｔｍａｘがビア加工領域における外部電極の最大厚さ、Ｔｍｉｎが該ビア加工領域における外部電極の最小厚さ、ＣＴｍａｘが該ビア加工領域における積層セラミックキャパシタの最大厚さ、ＣＴｍｉｎが該ビア加工領域における積層セラミックキャパシタの最小厚さであるとき、
｜Ｔｍａｘ−Ｔｍｉｎ｜は、１０μｍ以下で、
｜ＣＴｍａｘ−ＣＴｍｉｎ｜は、２０μｍ以下であることを特徴とする印刷回路基板。
【請求項１５】
Ｔｍａｘ＿Ｌが左側ビア加工領域における外部電極の最大厚さ、Ｔｍａｘ＿Ｒが右側ビア加工領域における外部電極の最大厚さ、ＣＴｍａｘ＿Ｌが該左側ビア加工領域における積層セラミックキャパシタの最大厚さ、ＣＴｍａｘ＿Ｒが該右側ビア加工領域における積層セラミックキャパシタの最大厚さであるとき、
｜Ｔｍａｘ＿Ｌ−Ｔｍａｘ＿Ｒ｜は、５μｍ以下で、
｜ＣＴｍａｘ＿Ｌ−ＣＴｍａｘ＿Ｒ｜は、１０μｍ以下であることを特徴とする請求項１４に記載の印刷回路基板。
【請求項１６】
前記ビアホールは、複数形成され、前記上部絶縁層、及び、前記下部絶縁層のうちの少なくともいずれか一つに設けられることを特徴とする請求項１４に記載の印刷回路基板。
【請求項１７】
前記ビアホールは、
正極性を有する第１のビアホールと、
負極性を有する第２のビアホールと、
前記第１のビアホールと前記第２のビアホールとが、前記絶縁層の上部と下部に各々設けられるか、または
前記第１のビアホールと前記第２のビアホールとが、前記絶縁層の下部と上部に各々設けられる請求項１４に記載の印刷回路基板。
【請求項１８】
前記積層セラミックは、
ダミーパターン、及び、
前記ダミーパターンと異種極性を有し前記ダミーパターンと同じ層に設けられた容量形成パターン、を含み、
前記ダミーパターン、及び、前記容量形成パターンは、３０層以上であることを特徴とする請求項１４に記載の印刷回路基板。
【請求項１９】
前記外部電極は、外部電極形成用ペーストに前記積層セラミックの両側をディッピングして形成され、
前記外部電極形成用ペーストの粘度は、１８，０００ｃｐｓ以下であることを特徴とする請求項１４に記載の印刷回路基板。
【請求項２０】
前記外部電極は、３秒以上２０秒以下の時間内にブロッティングして設けられることを特徴とする請求項１９に記載の印刷回路基板。
【請求項２１】
前記外部電極は、ブロッティング時、定盤に入られた前記外部電極形成用ペーストの高さが３０μｍ以上１００μｍ以下のものによって設けられることを特徴とする請求項１９に記載の印刷回路基板。
【請求項２２】
前記積層セラミックは、
第１のダミーパターン、
前記第１のダミーパターンと異種極性を有し前記第１のダミーパターンと同じ層に設けられた第１の容量形成パターン、
前記第１のダミーパターンと同種極性を有し前記第１のダミーパターンと異なる層に設けられた第２のダミーパターン、及び、
前記第２のダミーパターンと異種極性を有し前記第２のダミーパターンと同じ層に設けられた第２の容量形成パターン、を含み、
前記第１のダミーパターンと前記第１の容量形成パターンとの間の間隔は、前記第２のダミーパターンと前記第２の容量形成パターンとの間の間隔と同じ、かつ
前記第１のダミーパターンの長さは、前記第２のダミーパターンの長さより長いことを特徴とする請求項１４に記載の印刷回路基板。
【請求項２３】
前記第１のダミーパターンと前記第１の容量形成パターンとの間の間隔に対する、前記第１の容量形成パターンの長さと前記第２の容量形成パターンの長さとの差の比率は、０．７以上１．０未満であることを特徴とする請求項２２に記載の印刷回路基板。
【請求項２４】
前記第１のダミーパターンと前記第２のダミーパターンとは、一つの絶縁層を挟んで上下に積層されることを特徴とする請求項２３に記載の印刷回路基抜。
【請求項２５】
前記第１のダミーパターンと異種極性を有し、前記第１のダミーパターンと同じ長さで設けられた第３のダミーパターンと、
前記第１の容量形成パターンと異種極性を有し、前記第１の容量形成パターンと同じ長さで設けられた第３の容量形成パターンと、
前記第２のダミーパターンと異種極性を有し、前記第２のダミーパターンと同じ長さで設けられた第４のダミーパターンと、
前記第２の容量形成パターンと異種極性を有し、前記第２の容量形成パターンと同じ長さで設けられた第４の容量形成パターンと、
をさらに含むことを特徴とする請求項２４に記載の印刷回路基板。
【請求項２６】
前記第３のダミーパターンと前記第３の容量形成パターンは、同じ層に形成され、
また前記第４のダミーパターンと前記第４の容量形成パターンは、同じ層に設けられることを特徴とする請求項２５に記載の印刷回路基板。
【請求項２７】
前記第３のダミーパターンは、前記第１の容量形成パターンと前記第２の容量形成パターンとの間に形成され、
前記第４のダミーパターンは、一つの絶縁層を介して前記第２の容量形成パターンの下面に設けられることを特徴とする請求項２６に記載の印刷回路基板。
【請求項２８】
前記第１のダミーパターンと前記第１の容量形成パターン、前記第２のダミーパターンと前記第２の容量形成パターン、前記第３のダミーパターンと前記第３の容量形成パターン、及び、前記第４のダミーパターンと前記第４の容量形成パターンは、それぞれ複数設けられることを特徴とする請求項２７に記載の印刷回路基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及びこれを含む印刷回路基板に関し、特に、外部電極及び積層セラミックの厚さバラツキを最小化することができるものに関する。
【背景技術】
【０００２】
印刷回路基板に内蔵される積層セラミックキャパシタ、すなわち組込み型ＭＬＣＣ（Ｍｕｌｔｉ−Ｌａｙｅｒ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、ビアホールを介して回路層と電気的に接続される。ＭＬＣＣの外部電極において、ビアホールの領域がレーザで加工される部位では、印刷回路基板の絶縁層の厚さバラツキなどによって不良が発生するため、ＭＬＣＣの厚さバラツキを最小化する必要がある。
【０００３】
また、印刷回路基板の厚さが薄くなるにつれ、コアとビルドアップ層の厚さも薄くならなければならないが、ビルドアップ層の厚さが薄くなるほどＭＬＣＣの厚さバラツキによる不良率が高くなる。また、印刷回路基板の厚さが薄くなるほど、撓み（Ｗａｒｐａｇｅ）問題のため、基板の資材としてＬｏｗ  ＣＴＥを使用するようになる。この場合、レジンの流れ性が小さく、ＭＬＣＣの厚さバラツキが大きいほど、レジンの充填性の問題が発生する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００８／００１３２５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
また、微細ピッチ（Ｆｉｎｅ  ｐｉｔｃｈ）への要求に伴ってビアのサイズが徐徐に小さくなっているが、ＭＬＣＣの外部電極の厚さが均一でなければ、ビアのボトム大きさによる不良率も高くなる。
【０００６】
また、ＩＣの高電流化によって、３０層以上のＭＬＣＣを内蔵することがあるが、この場合、ＭＬＣＣの全体厚さと外部電極の厚さ、平坦度が急激に低下するので、レーザによるビアの加工において不良が大量に発生することになる。
【０００７】
そのため、印刷回路基板に内蔵されるＭＬＣＣ全体の厚さ、及び、ＭＬＣＣの外部電極の厚さに対する各々のバラツキを最小化して、ビア加工における不良率を最小化する必要がある。
【０００８】
本発明は上記の問題点に鑑みて成されたものであって、積層セラミックまたは積層セラミックキャパシタの外部電極に対する厚さバラツキを最小化することによって、該積層セラミックキャパシタの厚さバラツキによる不良を除去し、レジンの充填性の問題を解決することができる積層セラミックキャパシタ、及び、これを含む印刷回路基板を提供することにその目的がある。
【課題を解決するための手段】
【０００９】
上記の目的を解決するために、本発明の一実施形態による積層セラミックキャパシタは、積層セラミック、及び、該積層セラミックの両側に設けられた外部電極を含む積層セラミックキャパシタであって、｜Ｔｍａｘ−Ｔｍｉｎ｜は１０μｍ以下で、｜ＣＴｍａｘ−ＣＴｍｉｎ｜は２０μｍ以下である（ここで、Ｔｍａｘはビア加工領域における外部電極の最大厚さ、Ｔｍｉｎは該ビア加工領域における外部電極の最小厚さ、ＣＴｍａｘは該ビア加工領域における積層セラミックキャパシタの最大厚さ、ＣＴｍｉｎは該ビア加工領域における積層セラミックキャパシタの最小厚さである）。
【００１０】
一実施形態によれば、｜Ｔｍａｘ＿Ｌ−Ｔｍａｘ＿Ｒ｜は５μｍ以下で、｜ＣＴｍａｘ＿Ｌ−ＣＴｍａｘ＿Ｒ｜は１０μｍ以下である（ここで、Ｔｍａｘ＿Ｌは左側ビア加工領域における外部電極の最大厚さ、Ｔｍａｘ＿Ｒは右側ビア加工領域における外部電極の最大厚さ、ＣＴｍａｘ＿Ｌは該左側ビア加工領域における積層セラミックキャパシタの最大厚さ、ＣＴｍａｘ＿Ｒは、該右側ビア加工領域における積層セラミックキャパシタの最大厚さである）。
【００１１】
一実施形態によれば、前記積層セラミックは、ダミーパターンと、該ダミーパターンと異種極性を有し、前記ダミーパターンと同じ層に設けられた容量形成パターンとを含み、前記ダミーパターンと前記容量形成パターンは、３０層以上が設けられる。
【００１２】
一実施形態によれば、前記外部電極は、外部電極形成用ペーストに前記積層セラミックの両側をディッピング（ｄｉｐｐｉｎｇ）して形成され、前記外部電極形成用ペーストの粘度は、１８,０００ｃｐｓ以下である。
【００１３】
一実施形態によれば、前記外部電極は、３秒以上２０秒以下の時間内にブロッティング（Ｂｌｏｔｔｉｎｇ）して設けられる。
【００１４】
一実施形態によれば、前記外部電極は、ブロッティングの際に、定盤に収められた前記外部電極形成用ペーストの高さが、３０μｍ以上１００μｍ以下のものによって設けられる。
【００１５】
一実施形態によれば、前記積層セラミックは、第１のダミーパターン、該第１のダミーパターンと異種極性を有し前記第１のダミーパターンと同じ層に設けられた第１の容量形成パターン、前記第１のダミーパターンと同種極性を有し前記第１のダミーパターンと異なる層に設けられた第２のダミーパターン、及び、該第２のダミーパターンと異種極性を有し前記第２のダミーパタ一ンと同じ層に設けられた第２の容量形成パターン、を含み、前記第１のダミーパターンと前記第１の容量形成パターンとの間の間隔は、前記第２のダミーパターンと前記第２の容量形成パターンとの間の間隔と同じ、かつ前記第１のダミーパターンの長さは、前記第２のダミーパターンの長さより長いことを特徴とする。
【００１６】
一実施形態によれば、前記第１のダミーパターンと前記第１の容量形成パターンとの間の間隔に対する、前記第１の容量形成パターンの長さと前記第２の容量形成パターンの長さとの差の比率は、０．７以上１．０未満である。
【００１７】
一実施形態によれば、前記第１のダミーパターンと前記第２のダミーパターンとは、一つのセラミック絶縁層を挟んで上下に積層される。
【００１８】
一実施形態によれば、前記第１のダミーパターンと異種極性を有し前記第１のダミーパターンと同じ長さで設けられた第３のダミーパターン、前記第１の容量形成パターンと異種極性を有し前記第１の容量形成パターンと同じ長さで設けられた第３の容量形成パターン、前記第２のダミーパターンと異種極性を有し前記第２のダミーパターンと同じ長さで設けられた第４のダミーパターン、及び、前記第２の容量形成パターンと異種極性を有し前記第２の容量形成パターンと同じ長さで設けられた第４の容量形成パターン、をさらに含む。
【００１９】
一実施形態によれば、前記第３のダミーパターンと前記第３の容量形成パターンとは同じ層に形成され、また前記第４のダミーパターンと前記第４の容量形成パターンとは同じ層に設けられる。
【００２０】
一実施形態によれば、前記第３のダミーパターンは、前記第１の容量形成パターンと前記第２の容量形成パターンとの間に形成され、前記第４のダミーパターンは、一つのセラミック絶縁層を挟んで前記第２の容量形成パターンの下方に設けられる。
【００２１】
前記第１のダミーパターンと前記第１の容量形成パターン、前記第２のダミーパターンと前記第２の容量形成パターン、前記第３のダミーパターンと前記第３の容量形成パターン、及び、前記第４のダミーパターンと前記第４の容量形成パターンは、各々、複数設けられる。
【００２２】
本発明の実施形態による印刷回路基板は、積層セラミック、及び、該積層セラミックの両側に設けられた外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタが実装されたキャビティを形成するコア層と、前記積層セラミックキャパシタと前記キャビティとの間並びに前記コア層の上部と下部に設けられた絶縁層と、前記外部電極の電気的導通のために前記絶縁層に設けられたビアホールと、前記絶縁層上に設けられた回路層と、を含み、前記積層セラミックキャパシタは、｜Ｔｍａｘ−Ｔｍｉｎ｜が１０μｍ以下で、｜ＣＴｍａｘ−ＣＴｍｉｎ｜が２０μｍ以下である（ここで、Ｔｍａｘはビア加工領域における外部電極の最大厚さ、Ｔｍｉｎはビア加工領域における外部電極の最小厚さ、ＣＴｍａｘはビア加工領域における積層セラミックキャパシタの最大厚さ、また、ＣＴｍｉｎはビア加工領域における積層セラミックキャパシタの最小厚さである）。
【００２３】
また、｜Ｔｍａｘ＿Ｌ−Ｔｍａｘ＿Ｒ｜は５μｍ以下で、｜ＣＴｍａｘ＿Ｌ−ＣＴｍａｘ＿Ｒ｜は１０μｍ以下である（ここで、Ｔｍａｘ＿Ｌは、左側ビア加工領域における外部電極の最大厚さ、Ｔｍａｘ＿Ｒは、右側ビア加工領域における外部電極の最大厚さ、ＣＴｍａｘ＿Ｌは、左側ビア加工領域における積層セラミックキヤパシタの最大厚さ、ＣＴｍａｘ＿Ｒは、右側ビア加工領域における積層セラミックキャパシタの最大厚さである）。
【００２４】
前記ビアホールは、第１のビアホールと第２のビアホールとを含み、これら第１のビアホールと第２のビアホールは、前記絶縁層上部に設けられるか、または前記絶縁層の下部に設けられる。
【００２５】
前記ビアホールは、正極性を有する第１のビアホールと負極性を有する第２のビアホールとを含む。これら第１のビアホールと第２のビアホールとは、前記絶縁層の上部と下部に各々設けられるか、または前記絶縁層の下部と下部に各々設けられる。
【００２６】
前記積層セラミックは、ダミーパターン、及び、該ダミーパターンと異種極性を有し前記ダミーパターンと同じ層に設けられた容量形成パターンを含む。これらダミーパターンと容量形成パターンは、３０層以上とすることができる。
【００２７】
前記外部電極は、外部電極形成用ペーストに前記積層セラミックの両側をディッピングして形成され、前記外部電極形成用ペーストの粘度は、１８，０００ｃｐｓ以下である。
【００２８】
前記外部電極は、３秒以上２０秒以下の時間内にブロッティングして設けられる。
【００２９】
前記外部電極は、ブロッティングの際に定盤に収められた前記外部電極形成用ペーストの高さは、３０μｍ以上１００μｍ以下である。
【００３０】
前記積層セラミックは、第１のダミーパターン、前記第１のダミーパターンと異種極性を有し前記第１のダミーパターンと同じ層に設けられた第１の容量形成パターン、前記第１のダミーパターンと同種極性を有し前記第１のダミーパターンと異なる層に設けられた第２のダミーパターン、及び、前記第２のダミーパターンと異種極性を有し前記第２のダミーパターンと同じ層に設けられた第２の容量形成パターンを含む。前記第１のダミーパターンと前記第１の容量形成パターンとの間の間隔は、前記第２のダミーパターンと前記第２の容量形成パターンとの間の間隔と同じ、かつ前記第１のダミーパターンの長さは、前記第２のダミーパターンの長さより長いことを特徴とする。
【００３１】
前記第１のダミーパターンと前記第１の容量形成パターンとの間の間隔に対する、前記第１の容量形成パターンの長さと前記第２の容量形成パターンの長さとの差の比率は、０．７以上１．０未満である。
【００３２】
前記第１のダミーパターンと前記第２のダミーパターンとは、一つのセラミック絶縁層を挟んで上下に積層される。
【００３３】
前記第１のダミーパターンと異種極性を有し前記第１のダミーパターンと同じ長さで設けられた第３のダミーパターン、前記第１の容量形成パターンと異種極性を有し前記第１の容量形成パターンと同じ長さで設けられた第３の容量形成パターン、前記第２のダミーパターンと異種極性を有し前記第２のダミーパターンと同じ長さで設けられた第４のダミーパターン、及び、前記第２の容量形成パターンと異種極性を有し前記第２の容量形成パターンと同じ長さで設けられた第４の容量形成パターン、をさらに含む。
【００３４】
前記第３のダミーパターンと前記第３の容量形成パターンとは同じ層に形成され、前記第４のダミーパターンと前記第４の容量形成パターンとは同じ層に設けられる。
【００３５】
前記第３のダミーパターンは、前記第１の容量形成パターンと前記第２の容量形成パターンとの間に形成され、前記第４のダミーパターンは一つのセラミック絶縁層を挟んで前記第２の容量形成パターンの下方に設けられる。
【００３６】
前記第１のダミーパターンと前記第１の容量形成パターン、前記第２のダミーパターンと前記第２の容量形成パターン、前記第３のダミーパターンと前記第３の容量形成パターン、及び、前記第４のダミーパターンと前記第４の容量形成パターンは、それぞれ複数設けられる。
【発明の効果】
【００３７】
従って、本発明によれば、積層セラミックキャパシタの外部電極の厚さバラツキが小さいため、レーザによるビアホールの加工において不良を減らせる、という効果が奏される。
【００３８】
また、積層セラミックキャパシタの厚さが薄くなっても不良の発生が最小化されるため、印刷回路基板の厚さも薄くすることができ、またＬｏｗ  ＣＴＥを用いる基板においてレジンの流れ性が小さいとしても、積層セラミックキャパシタの厚さバラツキが少ないので、レジンの充填性の問題を解決できるという効果が奏される。
【００３９】
また、ビアのサイズが徐徐に小さくなるような傾向に合わせて、積層セラミックキャパシタの外部電極の厚さが平坦になるため、ビアボトムサイズによる不良率を減らせるという効果を奏する。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態による積層セラミックキャパシタの断断面図である。
【図２】本発明の実施形態による積層セラミックキャパシタの平面図である。
【図３】本発明の実施形態による積層セラミックの断面図である。
【図４】本発明の一実施形態による印刷回路基板の断面図である。
【図５】本発明の他の実施形態による印刷回路基板の断面図である。
【発明を実施するための形態】
【００４１】
以下、本発明の好適な実施の形態は図面を参考にして詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下示している各実施の形態に限定されることなく他の形態で具体化することができる。そして、図面において、装置の大きさと厚さなどは便宜上誇張して表現される場合がある。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
【００４２】
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は素子は、一つ以上の他の構成要素、ステップ、動作及び／又は素子の存在または追加を排除しないことに理解されたい。
【００４３】
図１は、本発明の一実施形態による積層セラミックキャパシタの断面図で、図２は、本発明の一実施形態による積層セラミックキャパシタの平面図である。
【００４４】
図１と図２を参照して、本発明の一実施形態による積層セラミックキャパシタ５０は、積層セラミック、及び、該積層セラミックの両側に設けられた外部電極を含む。ここで、｜Ｔｍａｘ−Ｔｍｉｎ｜は１０μｍ以下で、｜ＣＴｍａｘ−ＣＴｍｉｎ｜は２０μｍ以下である。Ｔｍａｘはビア加工領域における外部電極１０、２０の最大厚さ、Ｔｍｉｎはビア加工領域における外部電極１０、２０の最小厚さ、ＣＴｍａｘはビア加工領域における積層セラミックキヤパシタ５０の最大厚さ、また、ＣＴｍｉｎはビア加工領域における積層セラミックキャパシタ５０の最小厚さである。さらに、ＢＷは、前記積層セラミックキャパシタにおいて、積層セラミック３０の両端側に設けられる外部電極１０、２０の全幅、すなわち、帯域幅であって、ＢＷＬ、ＢＷＲは各々、前記積層セラミック３０の左側帯域幅と右側帯域幅を表す。Ｗは前記積層セラミック３０でのビア加工領域であって、ＷＬ、ＷＲは、各々前記積層セラミック３０の左側ビア加工領域と右側ビア加工領域を表す。Ｗは、ＢＷの９５％にあたる領域として設定される。
【００４５】
ここで、ビア加工領域でのＷが、外部電極の全幅であるＢＷの９５％にあたる領域として設定される理由は、外部電極１０、２０の帯域幅内にビアの下端部が接触するようにビアを形成する時、該ビアの下端部の下面における外部電極の表面に対する接触効率が最大に設けられ得る領域に当たるためである。すなわち、外部電極の外側が曲面に設けられるため、曲面領域へのビアの形成時、導電材の未充填などによって接触信頼性が低下する恐れがあるためである。
【００４６】
ＷＬ、ＷＲ各々の領域内において、前記外部電極１０、２０における最も厚い部分と最も薄い部分との厚さバラツキ（｜Ｔｍａｘ−Ｔｍｉｎ｜）が１０μｍを超過する場合、前記外部電極１０、２０の曲率半径が小さくなるため、ビアホールの加工時に不良が発生することがある。この不良とは、レーザなどによるビアホール加工時に、外部電極が厚い部分では、ビアホールが外部電極の表面に接触するが、薄い部分では、ビアホールが外部電極の表面に接触しないことを意味する。場合によっては、該不良は、ビアホールが外部電極に触れでも、微小な領域のみに触れるようになり、ビアのボトムサイズが最小値にも及ばず、電気的な接続に不良が発生したり、信頼性に問題が生じたりすることを意味する。
【００４７】
前記外部電極１０、２０の厚さバラツキが１０μｍ以下の場合でも、前記積層セラミックキャパシタ５０の厚さバラツキ（｜ＣＴｍａｘ−ＣＴｍｉｎ｜）が２０μｍを超過する場合には、上記のような不良が発生することになる。
【００４８】
前記外部電極１０、２０の厚さバラツキ、及び、前記積層セラミックキャパシタ５０の厚さバラツキによる加工不良の有無の具体的な実験例を下記表１に示す。
【００４９】
一方、上記のような条件で、｜Ｔｍａｘ＿Ｌ−Ｔｍａｘ＿Ｒ｜は５μｍ以下で、｜ＣＴｍａｘ＿Ｌ−ＣＴｍａｘ＿Ｒ｜は１０μｍ以下である（ここで、Ｔｍａｘ＿Ｌは、左側ビア加工領域における外部電極１０、２０の最大厚さ、Ｔｍａｘ＿Ｒは、右側ビア加工領域における外部電極１０、２０の最大厚さ、ＣＴｍａｘ＿Ｌは、左側ビア加工領域における積層セラミックキャパシタ５０の最大厚さ、ＣＴｍａｘ＿Ｒは、右側ビア加工領域における積層セラミックキャパシタ５０の最大厚さである）。
これらの具体的な意味に対する説明は前述と同様なので、重複説明は省略する。前記左側ビア加工領域における外部電極１０、２０の最大厚さ、及び、前記右側ビア加工領域における外部電極１０、２０の最大厚さのバラツキ、前記左側ビア加工領域における積層セラミックキャパシタ５０の最大厚さ、及び、前記右側ビア加工領域における積層セラミックキャパシタ５０の最大厚さのバラツキによる加工不良の有無の具体的な実験例を、下記表２のように示す。
【００５０】
前記積層セラミック３０は、ダミーパターン１と、このダミーパターン１と異種極性を有し、前記ダミーパターン１と同じ層に設けられた容量形成パターン２とを含む。これらダミーパターン１と容量形成パターン２は、３０層以上設けられてもよい。
【００５１】
一般に、外部電極はディッピング（Ｄｉｐｐｉｎｇ）法によって形成され、２５，０００ｃｐｓ以上の粘度を有する外部電極形成用ペーストを使用して設けられる。しかし、埋め込み型積層セラミックキャパシタの場合、外部電極においてビア加工領域になるＷの長さが一般ＭＬＣＣに比べて長く、積層セラミックの平坦度が良好であっても、既存の工法を適用すると、ペーストの粘度が薄いため、外部電極の平坦度は悪くなる。
【００５２】
そのため、本発明の実施形態によれば、前記外部電極１０、２０は、外部電極形成用ペーストに前記積層セラミック３０の両側をディッピングして形成される。前記外部電極形成用ペーストの粘度は、１８，０００ｃｐｓ以下であることが望ましい。また、ディッピング後にはブロッティング（Ｂｌｏｔｔｉｎｇ）工法を用いる。これは、少量の外部電極形成用ペーストが入られた定盤に、ディッピングによって外部電極が設けられた積層セラミックキャパシタを再度ディッピングし、積層セラミックに付着している外部電極形成用ペーストを取り除くことを意味する。
【００５３】
この場合、前記外部電極１０、２０は、３秒以上２０秒以下の時間内にブロッティングして設けられる。前記外部電極１０、２０は、定盤に入られた前記外部電極形成用ペーストの高さが３０μｍ以上１００μｍ以下のものによって設けられる。
【００５４】
【表１】
2014093524.tif 000003
【００５５】
2014093524.tif 000004
【００５６】
上記表１において「判定」とは、ビアのサイズと模様（Ｓｈａｐｅ）などを検査してスペックに符合するか否かを決定することである。ビアクラックなど、信頼性が問題となる事項を判断し、これを満足する場合は「○」と表示し、信頼性が問題になる場合は「×」と表示した。上記表１からわかるように、ダミーパターンがあり、第１のダミーパターンと第１の容量形成パターンとの間の間隔に対する、第１の容量形成パターンの長さと第２の容量形成パターンの長さとの差の比率が０．７以上１．０未満の場合、前記積層セラミックの厚さバラツキは維持される（この詳細は、図２の説明を参照）。また、前記外部電極１０、２０の厚さバラツキが１０μｍ以下で、前記積層セラミックキャパシタ５０の厚さバラツキ（｜ＣＴｍａｘ−ＣＴｍｉｎ｜）が２０μｍ以下の場合は、前述のような信頼性の問題は発生しないことが分かる。
【００５７】
【表２】
2014093524.tif 000005
【００５８】
2014093524.tif 000006
【００５９】
上記表２から理解されるように、前記外部電極形成用ペーストの粘度は１８，０００ｃｐｓ以下で、ブロッティング時間は３秒以上２０秒以下であり、ブロッティング時に定盤に入られた外部電極形成用ペーストの高さは３０μｍ以上１００μｍ以下ではなければならない。また、前記外部電極１０、２０の厚さバラツキが１０μｍ以下で、前記積層セラミックキャパシタ５０の厚さバラツキ（｜ＣＴｍａｘ−ＣＴｍｉｎ｜）が２０μｍ以下の場合、及び、｜Ｔｍａｘ＿Ｌ−Ｔｍａｘ＿Ｒ｜は５μｍ以下で、｜ＣＴｍａｘ＿Ｌ−ＣＴｍａｘ＿Ｒ｜が１０μｍ以下の場合には、前述のような信頼性の問題が発生しないことが分かる。
【００６０】
したがって、上記表１と表２に示した結果を総合したところ、信頼性に問題が発生しない条件として、下記表３のような結果が得られた。
【００６１】
【表３】
2014093524.tif 000007
【００６２】
図３は、本発明の実施形態による積層セラミックの断面図である。
【００６３】
図３を参照して、本発明による積層セラミック３０は、第１ダミーパターン１、前記第１のダミーパターン１と異種極性を有し前記第１のダミーパターン１と同じ層に設けられた第１の容量形成パターン２、前記第１のダミーパターン１と同種極性を有し前記第１のダミーパターン１と異なる層に設けられた第２のダミーパターン１１、及び、前記第２のダミーパターン１１と異種極性を有し前記第２のダミーパターン１１と同じ層に設けられた第２の容量形成パターン１２、を含む。前記第１のダミーパターン１と前記第１の容量形成パターン２との間の間隔は、前記第２のダミーパターン１１と前記第２の容量形成パターン１２との間の間隔と実質的に同じ、かつ前記第１のダミーパターン１の長さは、前記第２のダミーパターン１１の長さより長い。
【００６４】
一般に、積層数が多い積層セラミックの場合、内部電極が重なる部分と重ならない部分との間の密度差のために、積層セラミックの中央部分が上下に凸になる形状を有するようになる。そのため、埋め込み型ＭＬＣＣでは、積層セラミックの高さの差による厚さバラツキに備えて、積層セラミックの平坦度が良好になるように設ける必要がある。
【００６５】
前記第１のダミーパターン１と前記第１の容量形成パターン２との間の間隔Ａに対する前記第１の容量形成パターン２長さと前記第２の容量形成パターン１２長さとの差Ｂの比率、すなわち、Ｂ／Ａは、０．７以上１．０未満である。前記第１のダミーパターン１と前記第２のダミーパターン１１とは、一つのセラミック絶縁層５を挟んで上下に積層されてもよい。
【００６６】
また、前記第１のダミーパターン１と異種極性を有し前記第１のダミーパターン１と同じ長さで設けられた第３のダミーパターン３、前記第１の容量形成パターン２と異種極性を有し前記第１の容量形成パターン２と同じ長さで設けられた第３の容量形成パターン４、前記第２のダミーパターン１１と異種極性を有し前記第２のダミーパターン１１と同じ長さで設けられた第４のダミーパターン１３、及び、前記第２の容量形成パターン１２と異種極性を有し前記第２の容量形成パターン１２と同じ長さで設けられた第４の容量形成パターン１４、をさらに含む。
【００６７】
前記第３のダミーパターン３と前記第３の容量形成パターン４とは同じ層に形成され、また、前記第４のダミーパターン１３と前記第４の容量形成パターン１４とは同じ層に設けられる。前記第３のダミーパターン３は、前記第１の容量形成パターン２と前記第２の容量形成パターン１２との間に形成される。前記第４のダミーパターン１３は、一つのセラミック絶縁層５を介して、前記第２の容量形成パターン１２の下部に設けられる。
【００６８】
前記第１のダミーパターン１と前記第１の容量形成パターン２、前記第２のダミーパターン１１と前記第２の容量形成パターン１２、前記第３のダミーパターン３と前記第３の容量形成パターン４、及び、前記第４のダミーパターン１３と前記第４の容量形成パターン１４は、複数であり、例えば、３０層以上に積層されてもよい。ここで、各ダミーパターンと容量形成パターンは、誘電体で構成されたセラミック絶縁層５上に並んで設けられる。各ダミーパターンと容量形成パターンが設けられた複数のセラミック絶縁層５は、垂直方向に複数積層される。
【００６９】
本発明の実施形態に適用される積層セラミックキャパシタは、下記の工程によって製作される。
【００７０】
チタン酸バリウム（ＢａＴｉＯ３）などのパウダーを含んで設けられたスラリーをキャリアフィルム上に塗布して乾燥させ、１．４μｍの厚さで製造された複数のセラミックグリーンシートを用意する。続いて、これらのセラミックグリーンシート上に、スクリーンを用いて、ニッケル内部電極用導電性ペーストを塗布して内部電極を形成する。
【００７１】
前記セラミックグリーンシートを約４０層積層し、該積層体を圧縮成形後、セラミック積層体を個別チップの形態に切断し、切断したチップを２００〜２５０℃程度の温度にて２０〜６０時間、脱バインダを行った。
【００７２】
続いて、１１５０〜１２００℃にて、内部電極が酸化されないように還元雰囲気で焼成した。続いて、外部電極、Ｃｕメッキなどの工程によって積層セラミックキャパシタに製作した。完成された積層チップキャパシタのチップサイズの長さＬと幅Ｗは、約１．００ｍｍ×０．５ｍｍ（Ｌ×Ｗ）である。該完成された積層セラミック３０の製作工差は、Ｌ×Ｗの基準で±０．０５ｍｍ以内の範囲として決められた。
【００７３】
図４は、本発明の一実施形態による印刷回路基板の断面図である。
【００７４】
図４を参照すると、本発明の実施形態による印刷回路基板１００は、積層セラミック３０、及び、該積層セラミック３０の両側に設けられた外部電極１０、２０を有する積層セラミックキャパシタ５０と、前記積層セラミックキャパシタ５０が実装されたキャビティを形成するコア層４０と、前記積層セラミックキヤパシタ５０と前記キャビティとの間、及び、前記コア層４０の上部と下部に設けられた絶縁層６０と、前記外部電極１０、２０の電気的導通のために前記絶縁層６０に設けられたビアホール７０、７１と、また、前記絶縁層６０上に設けられた回路層８０、８１と、を含む。前記積層セラミックキャパシタ５０では、｜Ｔｍａｘ−Ｔｍｉｎ｜は１０μｍ以下で、｜ＣＴｍａｘ−ＣＴｍｉｎ｜は２０μｍ以下である。ここで。Ｔｍａｘは、ビア加工領域における外部電極１０、２０の最大厚さ、Ｔｍｉｎは、ビア加工領域における外部電極１０、２０の最小厚さ、ＣＴｍａｘは、ビア加工領域における積層セラミックキャパシタ５０の最大厚さ、ＣＴｍｉｎは、ビア加工領域における積層セラミックキャパシタ５０の最小厚さである。また、｜Ｔｍａｘ＿Ｌ−Ｔｍａｘ＿Ｒ｜は５μｍ以下で、｜ＣＴｍａｘ＿Ｌ−ＣＴｍａｘ＿Ｒ｜は１０μｍ以下である。ここで、Ｔｍａｘ＿Ｌは左側ビア加工領域における外部電極１０、２０の最大厚さ、Ｔｍａｘ＿Ｒは、右側ビア加工領域における外部電極１０、２０の最大厚さ、ＣＴｍａｘ＿Ｌは、左側ビア加工領域における積層セラミックキャパシタ５０の最大厚さ、ＣＴｍａｘ＿Ｒは、右側ビア加工領域における積層セラミックキャパシタ５０の最大厚さである。なお、図１の説明と重複する説明は省略する。
【００７５】
前記コア層４０は、前記積層セラミックキャパシタ５０と同じ層に形成され、前記外部電極１０、２０とは所定の幅をおいて離間して設けられる。また、前記絶縁層６０は、前記コア層４０の上部と下部、前記コア層４０と前記外部電極１０、２０との間、及び、前記積層セラミックキャパシタ５０の上部と下部に設けられる。前記ビアホール７０、７１は、前記外部電極１０、２０の上部と下部の一方に前記回路層８０、８１との電気的導通のために設けられる。
【００７６】
この場合、前記ビアホール７０、７１は、第１ビアホール７０と第２のビアホール７１を有する。前記第１のビアホール７０と前記第２のビアホール７１とは、前記絶縁層６０の上部に設けられるか、または前記絶縁層６０の下部に設けられる。
【００７７】
図５は、本発明の他の実施形態による印刷回路基板の断面図である。
【００７８】
図５を参照すると、前記ビアホール１７０、１７１は、正極性を有する第１のビアホール１７０と、負極性を有する第２のビアホール１７１とを有する。前記第１のビアホール１７０と前記第２のビアホール１７１とは各々前記絶縁層１６０の上部と下部に設けられる。前記第１のビアホールと前記第２のビアホールとは各々前記絶縁層の下部と下部に設けられる。この場合、前記第１のビアホール１７０は負極性を有し、前記第２のビアホール１７１は正極性を有してもよい。
【００７９】
また、前述の積層セラミックキャパシタが内蔵された印刷回路基板の実施形態による構造方法について簡略に説明する。
【００８０】
まず、積層セラミックキャパシタの厚さに相応するコア基板（ＣＣＬ）を準備する。続いて、コア基板に基準ホールと貫通ホールを、ＣＮＣドリルまたはレーザを用いて加工する。ホールの設けられたコア基板にキャビティ、アラインマーク、及び、回路の形成のために前処理とパターニングを行って、該パターニング済のコア基板にレーザまたはＣＮＣドリルを用いて電子部品、積層セラミックキャパシタが内蔵されるべきキャビティを形成する。
【００８１】
続いて、レーザまたはＣＮＣドリルを利用したホールの加工の際に設けられたスミアを除去するためのディスミア工程を実施して、絶縁層間の接着力の確保のために、銅パターンの設けられた絶縁層の表面に表面処理を施すことができる。該表面処理済のコア基板のキャビティ内に接着フィルムを付着し、アラインマークを用いてキャビティ内の接着フィルム上に積層セラミックキャパシタ（ＭＬＣＣ）を位置させる。
【００８２】
前記キャビティの接着フィルムに固定された積層セラミックキャパシタが挿入された状態で、コア基板上に仮硬化状態の絶縁材を積層し、該仮硬化状態の絶縁材を硬化させながら、絶縁材に含まれたレジンが積層セラミックキャパシタの周辺へ流れ込み、これを硬化させることによって、積層セラミックキャパシタが固定されるようにする。
【００８３】
絶縁材は、プリプレグ、ＲＣＣ、ＡＢＦなどの樹脂材で構成されてもよい。絶縁材の種類によって、適切な積層温度と圧力で積層され、レジンフローが発生することによって、積層セラミックキャパシタがキャビティの内部へ流れるようにする。
【００８４】
続いて、コア基板のキャビティ内に積層セラミックキャパシタが固定されると、接着フィルムを除去し、該接着フィルムを除去した面に、絶縁材と銅箔とを積層する。そして、他面に積層された絶縁材も完全に硬化するように、適切な温度と圧力を加えて絶縁材を硬化させる。
【００８５】
両面に絶縁材の積層が完了したコア基板に、ＣＮＣドリルを用いてスルホールを形成し、コア基板に内蔵された積層セラミックキャパシタの電極位置まで、レーザを用いてビア加工を行う。レーザ加工によるビアの形成が完了すると、ディスミアなどの表面処理工程を経た後に、回路形成のためのパターニング工程を実施する。
【００８６】
続いて、基板の必要層数によって、絶縁材と銅箔との積層、ビア加工、及び、回路形成工程を繰り返し行って、積層型セラミックキャパシタが内蔵された多層基板を製作する。
【００８７】
このようにして製作された、積層セラミックキャパシタが内蔵された印刷回路基板を用い、上記表１〜表３に示された印刷回路基板のビアと積層セラミックキヤパシタの外部電極との間の接続信頼性に対する関係を立証するための実験例と評価方法では、積層セラミックキャパシタの外部電極の厚さバラツキと、積層セラミックキャパシタの全体厚さバラツキが大きくなるほど熱膨張係数の差によるＴＣ（Ｔｈｅｒｍａｌ  ｃｙｃｌｉｎｇ）によってビアクラックが発生すること、を検証することによって、ビアの接触信頼性を評価した。
【００８８】
ＴＣ条件は、ＪＥＳＤ２２−Ａ１０４Ｄ規格によって評価し、−６５℃〜１５０℃まで５００ｃｙｃｌｅ／１０００ｃｙｃｌｅ後、クラックが発生する程度を評価した。
【００８９】
ビアクラックの発生の有無は、積層セラミックキヤパシタが内蔵された基板において積層セラミックキャパシタの電極と接続された上部と下部のビアに高電圧（２００Ｖ）を印加して測定することによって、検証した。
【００９０】
この時、クラックが発生したビアは、高電圧の印加の時、クラックが拡がって抵抗が数十Ω以上に大きくなるので、ビアクラックの発生の有無が分かる。
【００９１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味、及び、その範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９２】
１            第１のダミーパターン
２            第１の容量形成パターン
３            第３のダミーパターン
４            第３の容量形成パターン
５            セラミック絶縁層
１１            第２のダミーパターン
１２            第２の容量形成パターン
１３            第４のダミーパターン
１４            第４の容量形成パターン
１０、１１０        第１の外部電極
２０、１２０        第２の外部電極
３０、１３０        積層セラミック
４０、１４０        コア層
５０、１５０        積層セラミックキャパシタ
６０、１６０    絶縁層
７０、７１、１７０、１７１  ビアホール
８０、８１、１８０、１８１  回路層
１００、２００  印刷回路基板
【図１】
2014093524.tif 000008
【図２】
2014093524.tif 000009
【図３】
2014093524.tif 000010
【図４】
2014093524.tif 000011
【図５】
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