(57)【要約】【課題】消費電力が低減される半導体装置の駆動方法の提供。【解決手段】第１の期間においては、ゲートが電気的に接続されたｎチャネル型トランジスタ及びｐチャネル型トランジスタの、導通状態と非導通状態が切り替わる間に、第１配線と第２配線の電気的な接続を上記ｎチャネル型トランジスタ及び上記ｐチャネル型トランジスタと共に制御するスイッチを、非導通状態にし、第２の期間においては、上記スイッチを非導通状態にし、上記スイッチは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体にチャネル形成領域を有する。【選択図】図１
2014057298.tif 000002
【特許請求の範囲】
【請求項１】
第１の期間においては、ゲートが電気的に接続されたｎチャネル型トランジスタ及びｐチャネル型トランジスタの、導通状態と非導通状態が切り替わるときに、第１配線と第２配線の電気的な接続を前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタと共に制御するスイッチを非導通状態にし、前記ｎチャネル型トランジスタ及びｐチャネル型トランジスタのいずれか一方が導通状態で他方が非導通状態であるときに、前記スイッチを導通状態にし、
第２の期間においては、前記スイッチを非導通状態にし、
前記スイッチは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体にチャネル形成領域を有するトランジスタが用いられている半導体装置の駆動方法。
【請求項２】
第１の期間においては、ｐチャネル型トランジスタが非導通状態であり、なおかつ、ゲートが前記ｐチャネル型トランジスタのゲートと電気的に接続されたｎチャネル型トランジスタが導通状態であるときに、第１配線と前記ｎチャネル型トランジスタの間において、前記第１配線と第２配線の電気的な接続を前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタと共に制御するスイッチを導通状態にし、前記ｐチャネル型トランジスタが導通状態であり、なおかつ、前記ｎチャネル型トランジスタが非導通状態であるときに、前記スイッチを非導通状態にし、前記ｐチャネル型トランジスタが非導通状態であり、なおかつ、前記ｎチャネル型トランジスタが導通状態であるときに、前記スイッチを導通状態にし、
第２の期間においては、前記スイッチを非導通状態にし、
前記スイッチは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体にチャネル形成領域を有するトランジスタが用いられている半導体装置の駆動方法。
【請求項３】
請求項１または請求項２において、前記半導体は酸化物半導体である半導体装置の駆動方法。
【請求項４】
請求項３において、前記酸化物半導体は、インジウム、ガリウム、及び亜鉛を含む半導体装置の駆動方法。
【請求項５】
請求項１乃至請求項４のいずれか１項において、前記ｎチャネル型トランジスタまたは前記ｐチャネル型トランジスタは、多結晶シリコンまたは単結晶シリコンを含む半導体にチャネル形成領域を有する半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型の論理回路を用いた半導体装置と、その駆動方法に関する。
【背景技術】
【０００２】
近年、ポリシリコンによって得られる高い移動度と、アモルファスシリコンによって得られる均一な素子特性とを兼ね備えた新たな半導体材料として、酸化物半導体と呼ばれる、半導体特性を示す金属酸化物に注目が集まっている。金属酸化物は様々な用途に用いられており、例えば、よく知られた金属酸化物である酸化インジウムは、液晶表示装置などで透明電極材料として用いられている。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域に用いるトランジスタが、既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、ｐチャネル型トランジスタとｎチャネル型トランジスタとを組み合わせた相補型の論理回路は、トランジスタのゲートに与えられる電位がハイレベルかローレベルかによって、一方のトランジスタが導通状態、他方のトランジスタが非導通状態となり、それにより当該論理回路から出力される論理値が定められる。しかし、ｐチャネル型トランジスタとｎチャネル型トランジスタの閾値電圧によっては、ゲートの電位がハイレベルとローレベルの間で切り替わる際に、僅かな期間ではあるが、両方のトランジスタが共に導通状態になる場合がある。上記期間では、ｐチャネル型トランジスタとｎチャネル型トランジスタにより電気的に接続された配線間に、貫通電流と呼ばれる電流が流れ、その貫通電流により電力が消費される。
【０００５】
また、一般的な半導体装置に用いられている、シリコンを有するトランジスタでは、非導通状態の場合でもソースとドレイン間にオフ電流が流れる。そして、相補型の論理回路の場合、当該オフ電流は、ｐチャネル型トランジスタとｎチャネル型トランジスタを介して、電位差を有する配線間に流れ、そのオフ電流により電力が消費される。例えば、トランジスタのサイズにもよるが、バルクのシリコンを用いて作製されたインバータの場合、室温下、配線間の電位差が約３Ｖの状態にて、１ｐＡ程度のオフ電流が生じる。
【０００６】
そして、貫通電流またはオフ電流による消費電力は、相補型の論理回路を用いた集積回路の集積度が高まるほど大きくなる。
【０００７】
上述したような技術的背景のもと、本発明は、消費電力が低減される半導体装置の提供を、課題の一つとする。或いは、本発明は、消費電力が低減される半導体装置の駆動方法の提供を、課題の一つとする。
【課題を解決するための手段】
【０００８】
本発明の一態様では、相補型の論理回路を経由して二つの配線間に形成されるであろう貫通電流またはオフ電流の経路に、オフ電流の著しく小さいトランジスタが用いられたスイッチを設ける。そして、相補型の論理回路が有するｐチャネル型トランジスタ及びｎチャネル型トランジスタの導通状態と非導通状態が切り替わる期間に、上記スイッチを非導通状態にすることで、上記経路を電気的に遮断する。本発明の一態様では、上記駆動方法により、ｐチャネル型トランジスタ及びｎチャネル型トランジスタの導通状態と非導通状態が切り替わる際に、ｐチャネル型トランジスタ及びｎチャネル型トランジスタに貫通電流が生じるのを防ぎ、それにより電力が消費されるのを防ぐことができる。
【０００９】
さらに、本発明の一態様では、論理回路が待機状態にあるときなどに、ｐチャネル型トランジスタ及びｎチャネル型トランジスタの導通状態と非導通状態に関わらず、上記スイッチを非導通状態にしても良い。本発明の一態様では、上記駆動方法により、論理回路において、ｐチャネル型トランジスタまたはｎチャネル型トランジスタに生じるオフ電流により、電力が消費されるのを防ぐことができる。
【００１０】
具体的に、本発明の一態様に係る半導体装置では、ゲートが電気的に接続されたｎチャネル型トランジスタ及びｐチャネル型トランジスタと、第１配線と第２配線の電気的な接続を、ｎチャネル型トランジスタ及びｐチャネル型トランジスタと共に制御するスイッチと、を有し、上記スイッチは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体にチャネル形成領域を有するトランジスタが用いられている。
【００１１】
また、本発明の一態様に係る半導体装置の駆動方法では、第１の期間においては、ゲートが電気的に接続されたｎチャネル型トランジスタ及びｐチャネル型トランジスタの、導通状態と非導通状態が切り替わる間に、第１配線と第２配線の電気的な接続を上記ｎチャネル型トランジスタ及び上記ｐチャネル型トランジスタと共に制御するスイッチを、非導通状態にし、第２の期間においては、上記スイッチを連続的に非導通状態にし、上記スイッチは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体にチャネル形成領域を有するトランジスタが用いられている。
【発明の効果】
【００１２】
本発明の一態様では、上記構成により、消費電力が低減される半導体装置を実現することができる。また、本発明の一態様では、上記構成により、消費電力が低減される半導体装置の駆動方法を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】半導体装置の構成を示す図。
【図２】半導体装置の構成を示す図。
【図３】半導体装置の構成を示す図。
【図４】タイミングチャート。
【図５】入力信号ＩＮの電位のタイミングチャートと、電流Ｉｄｓの時間変化の一例を示す図。
【図６】ＮＡＮＤを用いた半導体装置の構成と動作を示す図。
【図７】ＮＯＲを用いた半導体装置の構成と動作を示す図。
【図８】フリップフロップを用いた半導体装置の構成を示す図。
【図９】レジスタの構成を示す図。
【図１０】リングオシレータの構成を示す図。
【図１１】半導体装置の断面図。
【図１２】電子機器の図。
【発明を実施するための形態】
【００１４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１５】
なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、相補型の論理回路を用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、相補型の論理回路を用いた駆動回路を有している半導体表示装置が、その範疇に含まれる。
【００１６】
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
【００１７】
また、トランジスタのソースとは、半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００１８】
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００１９】
（実施の形態１）
図１に、本発明の一態様に係る半導体装置の構成を、一例として示す。
【００２０】
図１（Ａ）に示す半導体装置１００は、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３を有する論理回路１０１と、スイッチ１０４とを有する。図１（Ａ）では、論理回路１０１がｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３を一つずつ有する場合を例示しているが、論理回路１０１はｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３を少なくとも一つずつ有していれば良く、各トランジスタの数は複数であっても良い。
【００２１】
なお、論理回路１０１は、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３の他に、ダイオード、容量素子、抵抗素子、インダクタンスなどの、回路を構成する最小単位の半導体素子を、単数または複数有していても良い。
【００２２】
そして、本発明の一態様に係る半導体装置１００において、少なくとも一つのｐチャネル型トランジスタと、少なくとも一つのｎチャネル型トランジスタとは、そのゲートに入力される入力信号ＩＮの論理値が一致している。図１（Ａ）の場合、ｐチャネル型トランジスタ１０２は、そのゲートに、入力信号ＩＮ１の電位が与えられる。ｎチャネル型トランジスタ１０３は、そのゲートに、入力信号ＩＮ２の電位が与えられる。そして、入力信号ＩＮ１と入力信号ＩＮ２の論理値は一致している。
【００２３】
なお、入力信号ＩＮ１と入力信号ＩＮ２とは、論理値が一致していても、その電位が必ずしも同じ高さであるとは限らない。入力信号ＩＮ１と入力信号ＩＮ２とは、その電位が同じ高さであっても良いし、所定の電位差を有していても良い。
【００２４】
論理回路１０１では、ｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１０３の数、及びその接続構成によって、行われる論理演算が一意に定まる。そして、半導体装置１００では、論理回路１０１において行われる論理演算により、複数の入力値に対して一つの出力値を得ることができる。なお、入力値は、半導体装置１００に入力される入力信号ＩＮ１や入力信号ＩＮ２などの、入力信号ＩＮの電位によって定まる論理値を意味する。また、出力値は、半導体装置１００から出力される出力信号ＯＵＴの電位によって定まる論理値を意味する。
【００２５】
具体的に、論理回路１０１は、例えばインバータ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ、ＯＲといった基本的な論理ゲートであっても良いし、これらの論理ゲートの組み合わせであるフリップフロップ、レジスタ、シフトレジスタのような回路であっても良いし、複数の上記回路の組み合わせである大規模な演算回路であっても良い。
【００２６】
また、半導体装置１００は、ハイレベルの電位ＶＤＤが与えられる配線１０５と、ローレベルの電位ＶＳＳが与えられる配線１０６と、半導体装置１００からの出力信号ＯＵＴが与えられる配線１０７とに、電気的に接続されている。そして、ｐチャネル型トランジスタ１０２と、ｎチャネル型トランジスタ１０３と、スイッチ１０４とは直列に接続されており、スイッチ１０４は、ｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１０３と共に、配線１０５と配線１０６の電気的な接続を制御する機能を有する。また、ｐチャネル型トランジスタ１０２は、配線１０９を介してゲートに供給される入力信号ＩＮ１に従って、配線１０５と配線１０７の電気的な接続を制御する機能を有する。ｎチャネル型トランジスタ１０３は、配線１１０を介してゲートに供給される入力信号ＩＮ２に従って、配線１０６と配線１０７の電気的な接続を制御する機能を有する。
【００２７】
具体的に、図１（Ａ）では、ｐチャネル型トランジスタ１０２のソース及びドレインは、一方が配線１０５に電気的に接続されており、他方が配線１０７に電気的に接続されている。また、ｎチャネル型トランジスタ１０３のソース及びドレインは、一方がスイッチ１０４を介して配線１０６に電気的に接続されており、他方が配線１０７に電気的に接続されている。
【００２８】
なお、出力信号が与えられる配線１０７は、寄生容量などの各種容量を有しており、図１（Ａ）ではこれらの容量を容量素子１０８として示している。
【００２９】
スイッチ１０４は、配線１１１を介して供給される信号Ｓｉｇにより、導通状態または非導通状態が選択される。
【００３０】
また、図１（Ａ）では、スイッチ１０４が、ｎチャネル型トランジスタ１０３のソース及びドレインの一方と配線１０６の間に設けられている場合を例示しているが、スイッチ１０４は、配線１０５と配線１０６の間において、ｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１０３と、直列に接続されていればよい。
【００３１】
図１（Ｂ）に、本発明の一態様に係る半導体装置１００の別の構成を、一例として示す。図１（Ｂ）に示す半導体装置１００は、スイッチ１０４が、配線１０５とｐチャネル型トランジスタ１０２の間に設けられている点において、図１（Ａ）に示す半導体装置１００と構成が異なる。
【００３２】
具体的に、図１（Ｂ）に示す半導体装置１００では、ｐチャネル型トランジスタ１０２のソース及びドレインは、一方がスイッチ１０４を介して配線１０５に電気的に接続されており、他方が配線１０７に電気的に接続されている。また、ｎチャネル型トランジスタ１０３のソース及びドレインは、一方が配線１０６に電気的に接続されており、他方が配線１０７に電気的に接続されている。
【００３３】
また、図２（Ａ）に、本発明の一態様に係る半導体装置１００の別の構成を、一例として示す。図２（Ａ）に示す半導体装置１００は、スイッチ１０４が、ｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１０３の間に設けられている点において、図１（Ａ）に示す半導体装置１００と構成が異なる。
【００３４】
具体的に、図２（Ａ）に示す半導体装置１００では、ｐチャネル型トランジスタ１０２のソース及びドレインは、一方が配線１０５に電気的に接続されており、他方が、スイッチ１０４を介して、配線１０７及びｎチャネル型トランジスタ１０３のソース及びドレインの他方に、電気的に接続されている。
【００３５】
また、図２（Ｂ）に、本発明の一態様に係る半導体装置１００の別の構成を、一例として示す。図２（Ｂ）に示す半導体装置１００は、スイッチ１０４が、ｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１０３の間に設けられている点において、図１（Ａ）に示す半導体装置１００と構成が異なる。
【００３６】
具体的に、図２（Ｂ）に示す半導体装置１００では、ｎチャネル型トランジスタ１０３のソース及びドレインは、一方が配線１０６に電気的に接続されており、他方が、スイッチ１０４を介して、配線１０７及びｐチャネル型トランジスタ１０２のソース及びドレインの他方に、電気的に接続されている。
【００３７】
なお、図１及び図２では、半導体装置１００が有するスイッチ１０４が単数である場合を例示しているが、本発明の一態様に係る半導体装置は、スイッチ１０４を複数有していても良い。この場合、半導体装置において複数の各スイッチ１０４が設けられる位置は、図１及び図２のいずれかに示した半導体装置１００において、スイッチ１０４が設けられている位置と、同じにすることができる。
【００３８】
そして、本発明の一態様では、スイッチ１０４に、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３よりも、オフ電流が著しく小さいトランジスタを用いる。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜にチャネル形成領域を有するトランジスタは、シリコン又はゲルマニウムなどの半導体膜にチャネル形成領域を有するトランジスタよりもオフ電流が著しく小さくすることができるため、スイッチ１０４に用いるのに適している。
【００３９】
特に、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【００４０】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、オフ電流をトランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【００４１】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【００４２】
本発明の一態様では、少なくとも、スイッチ１０４が、上述したワイドギャップ半導体にチャネル形成領域を有していれば良い。以下の説明では、上記のような利点を有する酸化物半導体にチャネル形成領域を有するトランジスタが、スイッチ１０４に用いられている場合を例に挙げている。
【００４３】
また、論理回路１０１が有するｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３などの半導体素子には、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体を、用いることができる。シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。特に、半導体装置１００に高速動作が要求される場合は、移動度の高い多結晶または単結晶の、シリコンまたはゲルマニウムを、論理回路１０１のｐチャネル型トランジスタ１０２或いはｎチャネル型トランジスタ１０３に用いることが望ましい。
【００４４】
次いで、本発明の一態様に係る半導体装置の駆動方法の一例について説明する。
【００４５】
まず、図３に、図１（Ａ）に示した半導体装置１００において、配線１０９と配線１１０が電気的に接続され、なおかつスイッチ１０４としてトランジスタ１０４ｔが用いられている場合の、半導体装置１００の構成を、一例として示す。
【００４６】
具体的に、図３では、配線１０９及び配線１１０を、一の配線１０９として図示している。よって、図３では、配線１０９を介して、入力信号ＩＮが、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３のゲートに供給される。
【００４７】
また、図３では、トランジスタ１０４ｔのソース及びドレインの一方が配線１０６に電気的に接続され、トランジスタ１０４ｔのソース及びドレインの他方が、ｎチャネル型トランジスタ１０３のソース及びドレインの一方に電気的に接続されている。
【００４８】
そして、信号Ｓｉｇは、配線１１１を介して、トランジスタ１０４ｔのゲートに供給される。信号Ｓｉｇの電位がハイレベルの時、トランジスタ１０４ｔは導通状態となり、信号Ｓｉｇの電位がローレベルの時、トランジスタ１０４ｔは非導通状態となる。
【００４９】
なお、図３では、半導体装置１００が、スイッチ１０４として機能するトランジスタ１０４ｔを一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、複数のトランジスタが一つのスイッチ１０４として機能していても良い。半導体装置１００がスイッチ１０４として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【００５０】
なお、トランジスタが直列に接続されている状態とは、第１トランジスタのソースとドレインのいずれか一方のみが、第２トランジスタのソースとドレインのいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１トランジスタのソースが第２トランジスタのソースに接続され、第１トランジスタのドレインが第２トランジスタのドレインに接続されている状態を意味する。
【００５１】
また、スイッチとして機能するトランジスタ１０４ｔは、半導体膜の片側に存在するゲート（フロントゲート）を少なくとも有していれば良い。ただし、本発明はこの構成に限定されず、トランジスタ１０４ｔは、フロントゲートに加え、半導体膜を間に挟んでフロントゲートと対峙するゲート（バックゲート）を有していても良い。
【００５２】
バックゲートはフローティングの状態であっても良いし、電位が他から与えられる状態であっても良い。後者の場合、フロントゲート及びバックゲートに同じ高さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える電位を制御することで、トランジスタ１０４ｔの閾値電圧を制御することができ、それにより、トランジスタ１０４ｔのオフ電流をさらに低減させることができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【００５３】
次いで、図４に、図３に示した半導体装置１００における、入力信号ＩＮ、信号Ｓｉｇ、及び出力信号ＯＵＴの電位の、タイミングチャートを示す。
【００５４】
図４に示すように、期間Ｔ１及び期間Ｔ５において、入力信号ＩＮはローレベルの電位ＶＬ１であるため、ｐチャネル型トランジスタ１０２は導通状態、ｎチャネル型トランジスタ１０３は非導通状態にある。よって、配線１０５の電位ＶＤＤが、出力信号ＯＵＴの電位として、ｐチャネル型トランジスタ１０２を介して、配線１０７に与えられる。なお、期間Ｔ１及び期間Ｔ５では、信号Ｓｉｇの電位がハイレベルの電位ＶＨ２であるため、トランジスタ１０４ｔは導通状態にある。
【００５５】
また、図４に示すように、期間Ｔ３及び期間Ｔ７において、入力信号ＩＮがハイレベルの電位ＶＨ１であるため、ｐチャネル型トランジスタ１０２は非導通状態、ｎチャネル型トランジスタ１０３は導通状態にある。さらに、期間Ｔ３及び期間Ｔ７では、信号Ｓｉｇの電位がハイレベルの電位ＶＨ２であるため、トランジスタ１０４ｔは導通状態にある。よって、配線１０６の電位ＶＳＳが、出力信号ＯＵＴの電位として、ｎチャネル型トランジスタ１０３及びトランジスタ１０４ｔを介して、配線１０７に与えられる。
【００５６】
なお、図４に示すように、期間Ｔ２及び期間Ｔ６では、入力信号ＩＮがローレベルの電位ＶＬ１からハイレベルの電位ＶＨ１に変化する。よって、期間Ｔ２及び期間Ｔ６は、ｐチャネル型トランジスタ１０２が導通状態から非導通状態に移行し、なおかつ、ｎチャネル型トランジスタ１０３が非導通状態から導通状態に移行する過渡期に相当する。そのため、ｐチャネル型トランジスタ１０２の閾値電圧Ｖｔｈｐ、またはｎチャネル型トランジスタ１０３の閾値電圧Ｖｔｈｎによっては、期間Ｔ２及び期間Ｔ６において、ｐチャネル型トランジスタ１０２と、ｎチャネル型トランジスタ１０３とが、共に導通状態となる場合がある。
【００５７】
また、図４に示すように、期間Ｔ４及び期間Ｔ８では、入力信号ＩＮがハイレベルの電位ＶＨ１からローレベルの電位ＶＬ１に変化する。よって、期間Ｔ４及び期間Ｔ８は、ｐチャネル型トランジスタ１０２が非導通状態から導通状態に移行し、なおかつ、ｎチャネル型トランジスタ１０３が導通状態から非導通状態に移行する過渡期に相当する。そのため、ｐチャネル型トランジスタ１０２の閾値電圧Ｖｔｈｐ、またはｎチャネル型トランジスタ１０３の閾値電圧Ｖｔｈｎによっては、期間Ｔ４及び期間Ｔ８において、ｐチャネル型トランジスタ１０２と、ｎチャネル型トランジスタ１０３とが、共に導通状態となる場合がある。
【００５８】
以下、期間Ｔ２及び期間Ｔ６や期間Ｔ４及び期間Ｔ８のような、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３の、導通状態と非導通状態とが切り替わる過渡期において、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３に生じる貫通電流について説明する。ただし、図５では、トランジスタ１０４ｔが導通状態であることを前提とする。
【００５９】
図５に、入力信号ＩＮの電位がローレベルの電位ＶＬ１から完全にハイレベルの電位ＶＨ１に移行した後、ハイレベルの電位ＶＨ１からローレベルの電位ＶＬ１に移行するまでの、入力信号ＩＮの電位のタイミングチャートの一例を示す。また、図５に、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３を流れる電流Ｉｄｓの時間変化の一例も、併せて示す。なお、入力信号ＩＮの電位のタイミングチャートと、電流Ｉｄｓの時間変化とは、時間軸が一致しているものとする。
【００６０】
相補型の論理回路では、貫通電流を低減するために、入力信号ＩＮの電位を瞬時に変化させることが好ましい。しかし、論理回路は、トランジスタのゲート容量や、配線等が有する寄生容量などの負荷を有しており、上記負荷が入力信号ＩＮの電位の変化に伴い充放電される。そのため、入力信号ＩＮの電位がローレベルから完全にハイレベルに移行するには、或いはハイレベルから完全にローレベルに移行するには、所定の時間を要する。
【００６１】
図５に示す入力信号ＩＮの電位のタイミングチャートでは、入力信号ＩＮの電位が、ローレベルの電位ＶＬ１からハイレベルの電位ＶＨ１まで変化するのに、所定の時間を要している。また、入力信号ＩＮの電位は、ハイレベルの電位ＶＨ１からローレベルの電位ＶＬ１まで変化するのに、所定の時間を要している。
【００６２】
そして、ｐチャネル型トランジスタ１０２の閾値電圧をＶｔｈｐ、ｎチャネル型トランジスタ１０３の閾値電圧をＶｔｈｎとすると、図５では、入力信号ＩＮの電位がＶＬ１＋｜Ｖｔｈｎ｜以上であり、ＶＨ１−｜Ｖｔｈｐ｜以下の範囲に収まっている期間ｔにおいて、ｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１０３が共に導通状態になる。よって、図５に示すように、上記期間ｔにおいて、電流Ｉｄｓが高くなる。期間ｔにおいて流れる電流Ｉｄｓは、貫通電流に相当する。
【００６３】
そこで、本発明の一態様では、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３の導通状態と非導通状態が切り替わる期間において、図１及び図２に示した半導体装置１００においてスイッチ１０４を非導通状態にすることで、論理回路１０１を介して形成される配線１０５と配線１０６の間の電流の経路を、電気的に遮断する。
【００６４】
具体的に、図３に示す半導体装置１００の場合、図４に示すように、期間Ｔ２、期間Ｔ４、期間Ｔ６、期間Ｔ８、及び期間Ｔ１０において、信号Ｓｉｇの電位をローレベルの電位ＶＬ２とすることで、トランジスタ１０４ｔを非導通状態にする。
【００６５】
本発明の一態様では、上記動作を行うことにより、電流Ｉｄｓが期間ｔにおいて流れるのを防ぐことができ、それにより電力が消費されるのを防ぐことができる。
【００６６】
なお、図３に示した半導体装置１００の場合、期間Ｔ１及び期間Ｔ５において、入力信号ＩＮはローレベルの電位ＶＬ１であるため、ｎチャネル型トランジスタ１０３は非導通状態にあり、配線１０６と配線１０７とは電気的に分離した状態にある。また、図３では、トランジスタ１０４ｔが、配線１０６と配線１０７の間の電気的な接続を、ｎチャネル型トランジスタ１０３と共に制御する機能を有している。よって、図３に示した半導体装置１００の場合、期間Ｔ１及び期間Ｔ５において、トランジスタ１０４ｔは非導通状態にあっても良い。入力信号ＩＮの電位が切り替わる期間のみならず、ｎチャネル型トランジスタ１０３が非導通状態にある期間においてもトランジスタ１０４ｔを非導通状態とすることで、貫通電流により電力が消費されるのを防ぐだけではなく、ｎチャネル型トランジスタ１０３に流れるオフ電流により電力が消費されるのを防ぐことができる。
【００６７】
なお、上記動作は、図１（Ａ）及び図２（Ｂ）に示すように、スイッチ１０４が、配線１０６と配線１０７の間の電気的な接続を、ｎチャネル型トランジスタ１０３と共に制御する機能を有している半導体装置１００に、適用することができる。図１（Ｂ）及び図２（Ａ）に示すように、スイッチ１０４が、配線１０５と配線１０７の間の電気的な接続を、ｐチャネル型トランジスタ１０２と共に制御する機能を有している半導体装置１００の場合は、期間Ｔ３及び期間Ｔ７のように、ｐチャネル型トランジスタ１０２が非導通状態にある期間において、スイッチ１０４を非導通状態にする。この場合、上記動作により、貫通電流により電力が消費されるのを防ぐだけではなく、ｐチャネル型トランジスタ１０２に流れるオフ電流により電力が消費されるのを防ぐことができる。
【００６８】
さらに、本発明の一態様では、論理回路１０１が待機状態にあるときなどに、図４の期間Ｔ９乃至期間Ｔ１１のように、入力信号ＩＮの電位に関わらず、信号Ｓｉｇをローレベルの電位ＶＬ２とし、トランジスタ１０４ｔを非導通状態とする。
【００６９】
具体的に、期間Ｔ９では、入力信号ＩＮがローレベルの電位ＶＬ１なので、ｐチャネル型トランジスタ１０２は導通状態、ｎチャネル型トランジスタ１０３は非導通状態にある。よって、配線１０５の電位ＶＤＤが、出力信号ＯＵＴの電位として、ｐチャネル型トランジスタ１０２を介して、配線１０７に与えられる。本発明の一態様では、上記期間においてトランジスタ１０４ｔが非導通状態にあるので、ｎチャネル型トランジスタ１０３のオフ電流が配線１０５と配線１０６の間に流れるのを防ぐことができ、オフ電流により電力が消費されるのを防ぐことができる。
【００７０】
期間Ｔ１０では、入力信号ＩＮがローレベルの電位ＶＬ１からハイレベルの電位ＶＨ１に変化することで、ｐチャネル型トランジスタ１０２が導通状態から非導通状態に移行し、なおかつ、ｎチャネル型トランジスタ１０３が非導通状態から導通状態に移行する。本発明の一態様では、上記期間においてトランジスタ１０４ｔが非導通状態にあるので、貫通電流が配線１０５と配線１０６の間に流れるのを防ぐことができ、それにより電力が消費されるのを防ぐことができる。
【００７１】
期間Ｔ１１では、入力信号ＩＮがハイレベルの電位ＶＨ１なので、ｐチャネル型トランジスタ１０２は非導通状態、ｎチャネル型トランジスタ１０３は導通状態にある。ただし、本発明の一態様では、上記期間においてトランジスタ１０４ｔが非導通状態にあるので、配線１０７と、配線１０５及び配線１０６とは、電気的に分離した状態にある。よって、配線１０７では、期間Ｔ９において与えられた電位ＶＤＤが、容量素子１０８により保持される。本発明の一態様では、上記動作により、ｐチャネル型トランジスタ１０２のオフ電流が配線１０５と配線１０６の間に流れるのを防ぐことができ、オフ電流により電力が消費されるのを防ぐことができる。
【００７２】
従って、本発明の一態様に係る半導体装置では、貫通電流及びオフ電流を低減させることができるので、消費電力を抑えることができる。或いは、本発明の一態様に係る半導体装置では、貫通電流及びオフ電流を低減させることができるので、発熱を抑えることができ、半導体装置の信頼性を高めることができる。
【００７３】
また、半導体装置の消費電力を低減することで、半導体装置の動作を制御する他の回路の負荷が軽減できる。よって、半導体装置と、それを制御する他の回路を用いた集積回路全体の、機能拡張が可能となる。
【００７４】
特に、大きな電流供給能力が要求される論理回路、例えば半導体表示装置の場合、複数の画素に接続されたバスラインと呼ばれる走査線や信号線などの配線に信号を入力する駆動回路等、では、トランジスタのサイズを大きくする傾向にある。そのため、論理回路が有する負荷も大きく、入力信号ＩＮの電位を瞬時に変化させることが難しい。よって、大きな電流供給能力が要求される論理回路に、本発明の一態様に係る構成を適用することで、論理回路や当該論理回路を用いた半導体表示装置の低消費電力化を、より効果的に実現することができると言える。
【００７５】
次いで、図１（Ａ）に示した半導体装置１００を例に挙げて、論理回路１０１がＮＡＮＤである場合の、本発明の一態様に係る半導体装置１００の具体的な構成について説明する。
【００７６】
図６（Ａ）に示す半導体装置１００は、論理回路１０１が、ｐチャネル型トランジスタ１２０、ｐチャネル型トランジスタ１２１、ｎチャネル型トランジスタ１２２、及びｎチャネル型トランジスタ１２３を有する。
【００７７】
具体的に、ｐチャネル型トランジスタ１２０のソース及びドレインの一方と、ｐチャネル型トランジスタ１２１のソース及びドレインの一方とは、電位ＶＤＤが与えられる配線１０５と、電気的に接続されている。ｐチャネル型トランジスタ１２０のゲートと、ｎチャネル型トランジスタ１２２のゲートとは、入力信号ＩＮ１の電位が与えられる配線１０９ａに、電気的に接続されている。ｐチャネル型トランジスタ１２０のソース及びドレインの他方と、ｐチャネル型トランジスタ１２１のソース及びドレインの他方と、ｎチャネル型トランジスタ１２２のソース及びドレインの一方とは、出力信号ＯＵＴの与えられる配線１０７に、電気的に接続されている。出力信号ＯＵＴが与えられる配線１０７は、寄生容量などの各種容量を有しており、図６（Ａ）ではこれらの容量を容量素子１０８として示している。ｎチャネル型トランジスタ１２２のソース及びドレインの他方と、ｎチャネル型トランジスタ１２３のソース及びドレインの一方とが電気的に接続されている。ｐチャネル型トランジスタ１２１のゲートと、ｎチャネル型トランジスタ１２３のゲートとは、入力信号ＩＮ２の電位が与えられる配線１０９ｂに、電気的に接続されている。また、ｎチャネル型トランジスタ１２３のソース及びドレインの他方と、ローレベルの電位ＶＳＳが与えられる配線１０６とは、スイッチ１０４を介して電気的に接続されている。
【００７８】
次いで、図１（Ｂ）に示した半導体装置１００を例に挙げて、論理回路１０１がＮＡＮＤである場合の、本発明の一態様に係る半導体装置１００の具体的な構成について説明する。
【００７９】
図６（Ｂ）に示す半導体装置１００は、図６（Ａ）と同様に、論理回路１０１が、ｐチャネル型トランジスタ１２０、ｐチャネル型トランジスタ１２１、ｎチャネル型トランジスタ１２２、及びｎチャネル型トランジスタ１２３を有する。
【００８０】
具体的に、ｐチャネル型トランジスタ１２０のソース及びドレインの一方は、スイッチ１０４ａを介して、電位ＶＤＤが与えられる配線１０５と電気的に接続されている。また、ｐチャネル型トランジスタ１２１のソース及びドレインの一方は、スイッチ１０４ｂを介して、電位ＶＤＤが与えられる配線１０５と電気的に接続されている。ｐチャネル型トランジスタ１２０のゲートと、ｎチャネル型トランジスタ１２２のゲートとは、入力信号ＩＮ１の電位が与えられる配線１０９ａに、電気的に接続されている。ｐチャネル型トランジスタ１２０のソース及びドレインの他方と、ｐチャネル型トランジスタ１２１のソース及びドレインの他方と、ｎチャネル型トランジスタ１２２のソース及びドレインの一方とは、出力信号ＯＵＴの与えられる配線１０７に、電気的に接続されている。出力信号ＯＵＴが与えられる配線１０７は、寄生容量などの各種容量を有しており、図６（Ｂ）ではこれらの容量を容量素子１０８として示している。ｎチャネル型トランジスタ１２２のソース及びドレインの他方と、ｎチャネル型トランジスタ１２３のソース及びドレインの一方とが電気的に接続されている。ｐチャネル型トランジスタ１２１のゲートと、ｎチャネル型トランジスタ１２３のゲートとは、入力信号ＩＮ２の電位が与えられる配線１０９ｂに、電気的に接続されている。また、ｎチャネル型トランジスタ１２３のソース及びドレインの他方と、ローレベルの電位ＶＳＳが与えられる配線１０６とは、電気的に接続されている。
【００８１】
なお、図６（Ｂ）では、配線１０５と論理回路１０１との電気的な接続を、スイッチ１０４ａ、スイッチ１０４ｂで制御している場合を例示しているが、スイッチ１０４は単数であっても良い。
【００８２】
図６（Ａ）に示す半導体装置１００では、信号Ｓｉｇによって、スイッチ１０４の導通状態または非導通状態が選択される。図６（Ｂ）に示す半導体装置１００では、信号Ｓｉｇによって、スイッチ１０４ａ及びスイッチ１０４ｂの導通状態または非導通状態が選択される。
【００８３】
本発明の一態様では、ｐチャネル型トランジスタ１２０及びｎチャネル型トランジスタ１２２の導通状態と非導通状態とが切り替わる期間、或いは、ｐチャネル型トランジスタ１２１及びｎチャネル型トランジスタ１２３の導通状態と非導通状態とが切り替わる期間において、図６（Ａ）ではスイッチ１０４を、図６（Ｂ）ではスイッチ１０４ａ及びスイッチ１０４ｂを非導通状態にすることで、論理回路１０１を経由する配線１０５と配線１０６の間の電流の経路を、電気的に遮断する。上記動作を行うことにより、貫通電流が配線１０５と配線１０６の間に流れるのを防ぐことができ、それにより電力が消費されるのを防ぐことができる。
【００８４】
さらに、本発明の一態様では、論理回路１０１が待機状態にあるときなどに、入力信号ＩＮ１及び入力信号ＩＮ２の電位に関わらず、図６（Ａ）ではスイッチ１０４を、図６（Ｂ）ではスイッチ１０４ａ及びスイッチ１０４ｂを非導通状態とする。上記動作により、ｐチャネル型トランジスタ１２０、ｐチャネル型トランジスタ１２１、ｎチャネル型トランジスタ１２２、及びｎチャネル型トランジスタ１２３のオフ電流が、配線１０５と配線１０６の間に流れるのを防ぐことができ、オフ電流により電力が消費されるのを防ぐことができる。
【００８５】
次いで、図１（Ａ）に示した半導体装置１００を例に挙げて、論理回路１０１がＮＯＲである場合の、本発明の一態様に係る半導体装置１００の具体的な構成について説明する。
【００８６】
図７（Ａ）に示す半導体装置は、論理回路１０１が、ｐチャネル型トランジスタ１３０、ｐチャネル型トランジスタ１３１、ｎチャネル型トランジスタ１３２、及びｎチャネル型トランジスタ１３３を有する。
【００８７】
具体的に、ｐチャネル型トランジスタ１３０のソース及びドレインの一方は、ハイレベルの電位ＶＤＤが与えられる配線１０５に、電気的に接続されている。ｐチャネル型トランジスタ１３０のゲートとｎチャネル型トランジスタ１３３のゲートとは、入力信号ＩＮ１の電位が与えられる配線１０９ａに、電気的に接続されている。ｐチャネル型トランジスタ１３０のソース及びドレインの他方と、ｐチャネル型トランジスタ１３１のソース及びドレインの一方とが接続されている。ｐチャネル型トランジスタ１３１のゲートとｎチャネル型トランジスタ１３２のゲートとは、入力信号ＩＮ２の電位が与えられる配線１０９ｂに、電気的に接続されている。ｐチャネル型トランジスタ１３１のソース及びドレインの他方と、ｎチャネル型トランジスタ１３２のソース及びドレインの一方と、ｎチャネル型トランジスタ１３３のソース及びドレインの一方とは、出力信号ＯＵＴの与えられる配線１０７に、電気的に接続されている。出力信号ＯＵＴが与えられる配線１０７は、寄生容量などの各種容量を有しており、図７（Ａ）ではこれらの容量を容量素子１０８として示している。ｎチャネル型トランジスタ１３２のソース及びドレインの他方と、ローレベルの電位ＶＳＳが与えられる配線１０６とは、スイッチ１０４ａを介して電気的に接続されている。ｎチャネル型トランジスタ１３３のソース及びドレインの他方と、ローレベルの電位ＶＳＳが与えられる配線１０６とは、スイッチ１０４ｂを介して電気的に接続されている。
【００８８】
なお、図７（Ａ）では、配線１０６と論理回路１０１との電気的な接続を、スイッチ１０４ａ、スイッチ１０４ｂで制御している場合を例示しているが、スイッチ１０４は単数であっても良い。
【００８９】
次いで、図１（Ｂ）に示した半導体装置１００を例に挙げて、論理回路１０１がＮＯＲである場合の、本発明の一態様に係る半導体装置１００の具体的な構成について説明する。
【００９０】
図７（Ｂ）に示す半導体装置１００は、図７（Ａ）と同様に、論理回路１０１が、ｐチャネル型トランジスタ１３０、ｐチャネル型トランジスタ１３１、ｎチャネル型トランジスタ１３２、及びｎチャネル型トランジスタ１３３を有する。
【００９１】
具体的に、ｐチャネル型トランジスタ１３０のソース及びドレインの一方は、ハイレベルの電位ＶＤＤが与えられる配線１０５に、スイッチ１０４を介して電気的に接続されている。ｐチャネル型トランジスタ１３０のゲートとｎチャネル型トランジスタ１３３のゲートとは、入力信号ＩＮ１の電位が与えられる配線１０９ａに、電気的に接続されている。ｐチャネル型トランジスタ１３０のソース及びドレインの他方と、ｐチャネル型トランジスタ１３１のソース及びドレインの一方とが接続されている。ｐチャネル型トランジスタ１３１のゲートとｎチャネル型トランジスタ１３２のゲートとは、入力信号ＩＮ２の電位が与えられる配線１０９ｂに、電気的に接続されている。ｐチャネル型トランジスタ１３１のソース及びドレインの他方と、ｎチャネル型トランジスタ１３２のソース及びドレインの一方と、ｎチャネル型トランジスタ１３３のソース及びドレインの一方とは、出力信号ＯＵＴの与えられる配線１０７に、電気的に接続されている。出力信号ＯＵＴが与えられる配線１０７は、寄生容量などの各種容量を有しており、図７（Ｂ）ではこれらの容量を容量素子１０８として示している。ｎチャネル型トランジスタ１３２のソース及びドレインの他方と、ローレベルの電位ＶＳＳが与えられる配線１０６とは、電気的に接続されている。ｎチャネル型トランジスタ１３３のソース及びドレインの他方と、ローレベルの電位ＶＳＳが与えられる配線１０６とは、電気的に接続されている。
【００９２】
図７（Ａ）に示す半導体装置１００では、信号Ｓｉｇによって、スイッチ１０４ａ及びスイッチ１０４ｂの導通状態または非導通状態が選択される。図７（Ｂ）に示す半導体装置１００では、信号Ｓｉｇによって、スイッチ１０４の導通状態または非導通状態が選択される。
【００９３】
本発明の一態様では、ｐチャネル型トランジスタ１３０及びｎチャネル型トランジスタ１３３の導通状態と非導通状態とが切り替わる期間、或いは、ｐチャネル型トランジスタ１３１及びｎチャネル型トランジスタ１３２の導通状態と非導通状態とが切り替わる期間において、図７（Ａ）ではスイッチ１０４ａ及びスイッチ１０４ｂを、図７（Ｂ）ではスイッチ１０４を非導通状態にすることで、論理回路１０１を経由する配線１０５と配線１０６の間の電流の経路を、電気的に遮断する。上記動作を行うことにより、貫通電流が配線１０５と配線１０６の間に流れるのを防ぐことができ、それにより電力が消費されるのを防ぐことができる。
【００９４】
さらに、本発明の一態様では、論理回路１０１が待機状態にあるときなどに、入力信号ＩＮ１及び入力信号ＩＮ２の電位に関わらず、図７（Ａ）ではスイッチ１０４ａ及びスイッチ１０４ｂを、図７（Ｂ）ではスイッチ１０４を非導通状態とする。上記動作により、ｐチャネル型トランジスタ１３０、ｐチャネル型トランジスタ１３１、ｎチャネル型トランジスタ１３２、及びｎチャネル型トランジスタ１３３のオフ電流が、配線１０５と配線１０６の間に流れるのを防ぐことができ、オフ電流により電力が消費されるのを防ぐことができる。
【００９５】
次いで、図１（Ａ）に示した半導体装置１００を例に挙げて、論理回路１０１がフリップフロップである場合の、本発明の一態様に係る半導体装置１００の具体的な構成について説明する。
【００９６】
図８（Ａ）に示す半導体装置１００は、論理回路１０１がフリップフロップであり、配線１４０から信号Ｄ、配線１４１からクロック信号ＣＫ、配線１４２から信号ＰＲ、配線１４３から信号ＣＬＲがそれぞれ入力され、配線１４４から出力信号Ｑ、配線１４５から出力信号Ｑｂがそれぞれ出力される。
【００９７】
図８（Ｂ）に、図８（Ａ）に示す論理回路１０１の具体的な構成の一例を示す。図８（Ｂ）に示す論理回路１０１は、三入力のＮＡＮＤ１５０乃至ＮＡＮＤ１５５を有している。信号ＰＲは、ＮＡＮＤ１５０の第１入力端子及びＮＡＮＤ１５４の第１入力端子に入力されている。信号ＣＬＲは、ＮＡＮＤ１５１の第２入力端子、ＮＡＮＤ１５５の第２入力端子、及びＮＡＮＤ１５３の第２入力端子に入力されている。クロック信号ＣＫは、ＮＡＮＤ１５１の第３入力端子、及びＮＡＮＤ１５２の第２入力端子に入力されている。信号Ｄは、ＮＡＮＤ１５３の第３入力端子に入力されている。
【００９８】
また、ＮＡＮＤ１５０の出力端子は、ＮＡＮＤ１５１の第１入力端子に、電気的に接続されている。ＮＡＮＤ１５１の出力端子は、ＮＡＮＤ１５０の第３入力端子、ＮＡＮＤ１５４の第２入力端子、及びＮＡＮＤ１５２の第１入力端子に、電気的に接続されている。ＮＡＮＤ１５２の出力端子は、ＮＡＮＤ１５５の第３入力端子、及びＮＡＮＤ１５３の第１入力端子に、電気的に接続されている。ＮＡＮＤ１５３の出力端子は、ＮＡＮＤ１５２の第３入力端子、及びＮＡＮＤ１５０の第２入力端子に、電気的に接続されている。ＮＡＮＤ１５４の出力端子は、ＮＡＮＤ１５５の第１入力端子に、電気的に接続されており、その電位が出力信号Ｑとして論理回路１０１から出力される。ＮＡＮＤ１５５の出力端子は、ＮＡＮＤ１５４の第３入力端子に、電気的に接続されており、その電位が出力信号Ｑｂとして論理回路１０１から出力される。
【００９９】
なお、図８（Ａ）に示すように、論理回路１０１は、電位ＶＤＤの与えられる配線１０５に電気的に接続されている。具体的には、論理回路１０１が有するＮＡＮＤ１５０乃至ＮＡＮＤ１５５のそれぞれが、配線１０５に電気的に接続されている。また、図８（Ａ）に示すように、論理回路１０１はスイッチ１０４を介して、電位ＶＳＳの与えられる配線１０６に電気的に接続されている。具体的には、論理回路１０１が有するＮＡＮＤ１５０乃至ＮＡＮＤ１５５のそれぞれが、スイッチ１０４を介して配線１０６に電気的に接続されている。
【０１００】
なお、図８（Ａ）では、論理回路１０１と配線１０６とが、一のスイッチ１０４を介して電気的に接続されている場合を例示している。しかし、本発明の一態様に係る半導体装置１００では、ＮＡＮＤ１５０乃至ＮＡＮＤ１５５のそれぞれと配線１０６とが、複数のスイッチ１０４を介して電気的に接続されていても良い。
【０１０１】
本発明の一態様では、入力信号ＩＮに相当する信号Ｄ、クロック信号ＣＫ、信号ＰＲ、及び信号ＣＬＲによって、ＮＡＮＤ１５０乃至ＮＡＮＤ１５５が有するｐチャネル型トランジスタ及びｎチャネル型トランジスタの導通状態と非導通状態とが切り替わる期間において、スイッチ１０４を非導通状態にすることで、論理回路１０１を経由する配線１０５と配線１０６の間の電流の経路を、電気的に遮断する。上記動作を行うことにより、貫通電流が配線１０５と配線１０６の間に流れるのを防ぐことができ、それにより電力が消費されるのを防ぐことができる。
【０１０２】
さらに、本発明の一態様では、論理回路１０１が待機状態にあるときなどに、入力信号ＩＮに相当する信号Ｄ、クロック信号ＣＫ、信号ＰＲ、及び信号ＣＬＲの電位に関わらず、スイッチ１０４を非導通状態とする。上記動作により、ＮＡＮＤ１５０乃至ＮＡＮＤ１５５が有するｐチャネル型トランジスタ及びｎチャネル型トランジスタのオフ電流が、配線１０５と配線１０６の間に流れるのを防ぐことができ、オフ電流により電力が消費されるのを防ぐことができる。
【０１０３】
なお、本発明の構成を適用できるフリップフロップは、帰還作用を利用して１ビット分のデータを保持できる相補型の回路であれば、上記構成に限定されず、どのような構成を有していても良い。
【０１０４】
また、図８では、スイッチ１０４が論理回路１０１と配線１０６との電気的な接続を制御する場合を例示している。しかし、本発明の一態様では、図８において、スイッチ１０４が論理回路１０１と配線１０５との電気的な接続を制御していても良い。
【０１０５】
次いで、図９に、図１（Ａ）に示す半導体装置１００を用いた、レジスタの構成を一例として示す。ただし、図９では、図１（Ａ）において示した配線１０９と配線１１０とが電気的に接続された半導体装置１００を、半導体装置１００ａ及び半導体装置１００ｂとして例示している。
【０１０６】
図９に示すレジスタ１６０は、半導体装置１００ａ及び半導体装置１００ｂと、スイッチ１６１及びスイッチ１６２とを有する。スイッチ１６１は、配線１６３から入力された入力信号Ｄｉｎの、半導体装置１００ａへの入力を制御する。入力信号Ｄｉｎは、入力信号ＩＮとして半導体装置１００ａの論理回路１０１ａに入力され、論理回路１０１ａからの出力信号ＯＵＴは、入力信号ＩＮとして半導体装置１００ｂの論理回路１０１ｂに入力される。そして、論理回路１０１ｂからの出力信号ＯＵＴは、スイッチ１６２を介して、入力信号ＩＮとして半導体装置１００ａの論理回路１０１ａに入力される。また、半導体装置１００ａの論理回路１０１ａからの出力信号ＯＵＴは、レジスタ１６０の出力信号Ｄｏｕｔとして配線１６４に与えられる。
【０１０７】
スイッチ１６１が導通状態になることでレジスタ１６０に入力された入力信号Ｄｉｎは、スイッチ１６１が非導通状態、スイッチ１６２が導通状態になることで、レジスタ１６０内で保持される。
【０１０８】
本発明の一態様では、スイッチ１６１が導通状態のときに、レジスタ１６０に入力された入力信号Ｄｉｎの電位のレベルが切り替わる期間において、スイッチ１０４ａを非導通状態にすることで、論理回路１０１ａを経由する配線１０５と配線１０６の間の電流の経路を電気的に遮断する、或いは、スイッチ１０４ｂを非導通状態にすることで、論理回路１０１ｂを経由する配線１０５と配線１０６の間の電流の経路を電気的に遮断する。上記動作を行うことにより、貫通電流が配線１０５と配線１０６の間に流れるのを防ぐことができ、それにより電力が消費されるのを防ぐことができる。
【０１０９】
さらに、本発明の一態様では、論理回路１０１が待機状態にあるときなどに、スイッチ１０４ａ及びスイッチ１０４ｂを非導通状態とする。上記動作により、論理回路１０１ａまたは論理回路１０１ｂが有するトランジスタのオフ電流が、配線１０５と配線１０６の間に流れるのを防ぐことができ、上記オフ電流により電力が消費されるのを防ぐことができる。
【０１１０】
なお、図９では、スイッチ１０４ａ及びスイッチ１０４ｂが、論理回路１０１ａと配線１０６との電気的な接続を、論理回路１０１ｂと配線１０６との電気的な接続を、それぞれ制御する場合を例示している。しかし、本発明の一態様では、図９において、スイッチ１０４ａが論理回路１０１ａと配線１０５との電気的な接続を制御していても良いし、スイッチ１０４ｂが論理回路１０１ｂと配線１０５との電気的な接続を制御していても良い。
【０１１１】
次いで、図１０に、図３に示した半導体装置１００を複数用いたリングオシレータの構成を、一例として示す。
【０１１２】
図１０に示すリングオシレータには、図３に示した半導体装置１００を２ｊ＋１個（ｊは自然数）と、ＮＡＮＤ１７０とが用いられている。２ｊ＋１個の半導体装置１００は、前段の半導体装置１００の出力信号ＯＵＴが、入力信号ＩＮとして後段の半導体装置１００に入力されるように接続されている。ただし、最前段の半導体装置１００−１には、ＮＡＮＤ１７０からの出力信号が、入力信号ＩＮとして入力される。また、最後段の半導体装置１００−２ｊ＋１の出力信号ＯＵＴは、ＮＡＮＤ１７０に入力される。また、ＮＡＮＤ１７０には、リングオシレータの外部からも配線１７１を介して信号が入力される。そして、最後段の半導体装置１００−２ｊ＋１の出力信号ＯＵＴは、リングオシレータの出力信号として配線１７２に与えられる。
【０１１３】
発明の一態様に係る構成が適用されたリングオシレータは、各半導体装置１００において論理回路に貫通電流及びオフ電流が流れるのを防ぐことができるので、消費電力が低減される。
【０１１４】
（実施の形態２）
図１１に、発明の一態様に係る半導体装置の断面構造の一部を、一例として示す。なお、図１１では、図３に示した半導体装置１００のうち、トランジスタ１０４ｔ、ｐチャネル型トランジスタ１０２、ｎチャネル型トランジスタ１０３を図示している。
【０１１５】
また、本実施の形態では、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３が、単結晶のシリコン基板に形成され、酸化物半導体膜を用いたトランジスタ１０４ｔがｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３上に形成されている場合を例示している。ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体膜を用いていても良い。或いは、ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３は、酸化物半導体膜を用いていても良い。全てのトランジスタが酸化物半導体膜を用いている場合、トランジスタ１０４ｔはｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３上に積層されていなくとも良く、同一の絶縁表面上に全てのトランジスタが形成されていても良い。
【０１１６】
なお、薄膜のシリコンを用いてｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１１７】
図１１では、半導体基板４００にｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３が形成されている。
【０１１８】
半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＺｎＳｅ基板等）等を用いることができる。図１１では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
【０１１９】
また、ｐチャネル型トランジスタ１０２とｎチャネル型トランジスタ１０３とは、素子分離用絶縁膜４０１により、電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【０１２０】
ｎチャネル型トランジスタ１０３が形成される領域には、ｐ型の導電性を付与する不純物元素を選択的に導入することにより、ｐウェル４０２を形成する。
【０１２１】
具体的に、ｐチャネル型トランジスタ１０２は、半導体基板４００と、半導体基板４００に形成されたソース領域またはドレイン領域として機能する不純物領域４０３及び不純物領域４０４と、ゲート電極４０５と、半導体基板４００とゲート電極４０５の間に設けられたゲート絶縁膜４０６とを有する。ゲート電極４０５は、ゲート絶縁膜４０６を間に挟んで、不純物領域４０３と不純物領域４０４の間に形成されるチャネル形成領域と重なる。
【０１２２】
また、ｎチャネル型トランジスタ１０３は、半導体基板４００と、半導体基板４００に形成されたソース領域またはドレイン領域として機能する不純物領域４０７及び不純物領域４０８と、ゲート電極４０９と、半導体基板４００とゲート電極４０９の間に設けられたゲート絶縁膜４０６とを有する。ゲート電極４０９は、ゲート絶縁膜４０６を間に挟んで、不純物領域４０７と不純物領域４０８の間に形成されるチャネル形成領域と重なる。
【０１２３】
ｐチャネル型トランジスタ１０２及びｎチャネル型トランジスタ１０３上には、絶縁膜４１６が設けられている。絶縁膜４１６には開口部が形成されており、上記開口部に、不純物領域４０３、ゲート電極４０５、不純物領域４０４、不純物領域４０７、ゲート電極４０９、及び不純物領域４０８にそれぞれ接する配線４１０乃至配線４１５が形成されている。
【０１２４】
そして、配線４１０は、絶縁膜４１６上に形成された配線４１７に接続されており、配線４１１及び配線４１４は、絶縁膜４１６上に形成された配線４１８に接続されており、配線４１２及び配線４１３は、絶縁膜４１６上に形成された配線４１９に接続されており、配線４１５は、絶縁膜４１６上に形成された配線４２０に接続されている。
【０１２５】
配線４１７乃至配線４２０上には、絶縁膜４２１が形成されている。絶縁膜４２１には開口部が形成されており、上記開口部に、配線４２０に接続された配線４２２が形成されており、配線４１８に接続された配線４２３が形成されている。
【０１２６】
そして、図１１では、絶縁膜４２１上にトランジスタ１０４ｔが形成されている。
【０１２７】
トランジスタ１０４ｔは、絶縁膜４２１上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、導電膜４３２と導電膜４３３の間において、ゲート絶縁膜４３１を間に挟んで半導体膜４３０と重なっているゲート電極４３４と、を有する。
【０１２８】
そして、導電膜４３３は、配線４２２に接している。
【０１２９】
また、絶縁膜４２１上には導電膜４４０が設けられており、導電膜４４０は配線４２３と接続されている。
【０１３０】
そして、トランジスタ１０４ｔ、及び導電膜４４０上に、絶縁膜４４１が設けられている。絶縁膜４４１及びゲート絶縁膜４３１には開口部が設けられており、上記開口部において導電膜４３２に接する導電膜４４２と、上記開口部においてゲート電極４３４に接する導電膜４４３と、上記開口部において導電膜４４０に接する導電膜４４４とが、絶縁膜４４１上に設けられている。
【０１３１】
また、図１１において、トランジスタ１０４ｔは、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有していても良い。
【０１３２】
なお、半導体膜４３０に用いられる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１３３】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上においても、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１３４】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１３５】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１３６】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１３７】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１３８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１３９】
以下では、酸化物半導体膜の構造について説明する。
【０１４０】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１４１】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１４２】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１４３】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１４４】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１４５】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１４６】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１４７】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１４８】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１４９】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１５０】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１５１】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１５２】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１５３】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１５４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１５５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１５６】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１５７】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１５８】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１５９】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１６０】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１６１】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１６２】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０１６３】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０１６４】
また、半導体膜４３０は、金属の原子数比が互いに異なる金属酸化物のターゲットを用いて形成された複数の酸化物半導体膜が、積層された構造を有していても良い。例えば、ターゲットの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：１：１、２層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２となるように、形成しても良い。また、ターゲットの原子数比は、１層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：３：２、２層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝３：１：２、３層目の酸化物半導体膜がＩｎ：Ｇａ：Ｚｎ＝１：１：１となるように、形成しても良い。
【０１６５】
或いは、半導体膜４３０は、異なる金属を含む金属酸化物のターゲットを用いて形成された複数の酸化物半導体膜が、積層された構造を有していても良い。
【０１６６】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１６７】
（実施の形態３）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１２に示す。
【０１６８】
図１２（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。表示部５００３または表示部５００４に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。なお、図１２（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１６９】
図１２（Ｂ）は表示機器であり、筐体５２０１、表示部５２０２、支持台５２０３等を有する。表示部５２０２に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。なお、表示機器には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示機器が含まれる。
【０１７０】
図１２（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。表示部５４０２に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。
【０１７１】
図１２（Ｄ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能となっている。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２の間の角度に従って、切り替える構成としても良い。第１表示部５６０３または第２表示部５６０４に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることができる。なお、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された半導体装置を用いるようにしても良い。なお、位置入力装置としての機能は、半導体装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を半導体装置の画素部に設けることでも、付加することができる。
【０１７２】
図１２（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能となっている。表示部５８０３における映像の切り替えを、接続部５８０６における第１筐体５８０１と第２筐体５８０２の間の角度に従って行う構成としても良い。表示部５８０３に、或いはその他の回路に、本発明の一態様に係る半導体装置を用いることできる。
【０１７３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０１７４】
１００    半導体装置
１００ａ    半導体装置
１００ｂ    半導体装置
１０１    論理回路
１０１ａ    論理回路
１０１ｂ    論理回路
１０２    ｐチャネル型トランジスタ
１０３    ｎチャネル型トランジスタ
１０４    スイッチ
１０４ａ    スイッチ
１０４ｂ    スイッチ
１０４ｔ    トランジスタ
１０５    配線
１０６    配線
１０７    配線
１０８    容量素子
１０９    配線
１０９ａ    配線
１０９ｂ    配線
１１０    配線
１１１    配線
１２０    ｐチャネル型トランジスタ
１２１    ｐチャネル型トランジスタ
１２２    ｎチャネル型トランジスタ
１２３    ｎチャネル型トランジスタ
１３０    ｐチャネル型トランジスタ
１３１    ｐチャネル型トランジスタ
１３２    ｎチャネル型トランジスタ
１３３    ｎチャネル型トランジスタ
１４０    配線
１４１    配線
１４２    配線
１４３    配線
１４４    配線
１４５    配線
１５０    ＮＡＮＤ
１５１    ＮＡＮＤ
１５２    ＮＡＮＤ
１５３    ＮＡＮＤ
１５４    ＮＡＮＤ
１５５    ＮＡＮＤ
１６０    レジスタ
１６１    スイッチ
１６２    スイッチ
１６３    配線
１６４    配線
１７０    ＮＡＮＤ
１７１    配線
１７２    配線
４００    半導体基板
４０１    素子分離用絶縁膜
４０２    ｐウェル
４０３    不純物領域
４０４    不純物領域
４０５    ゲート電極
４０６    ゲート絶縁膜
４０７    不純物領域
４０８    不純物領域
４０９    ゲート電極
４１０    配線
４１１    配線
４１２    配線
４１３    配線
４１４    配線
４１５    配線
４１６    絶縁膜
４１７    配線
４１８    配線
４１９    配線
４２０    配線
４２１    絶縁膜
４２２    配線
４２３    配線
４３０    半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
４４０    導電膜
４４１    絶縁膜
４４２    導電膜
４４３    導電膜
４４４    導電膜
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロホン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５２０１    筐体
５２０２    表示部
５２０３    支持台
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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