(57)【要約】【課題】オン抵抗が低くアバランシェ耐量が高い電力用半導体装置の提供。【解決手段】実施形態に係る電力用半導体装置は、第１導電形の第１半導体層１、第１導電形の第２半導体層２、第２導電形の第３半導体層３、第１導電形の第４半導体層４、第１導電形の第５半導体層５、ゲート電極、第１電極、及び第２電極、を備える。第２半導体層は、第１半導体層の第１の面に垂直な第１方向及び第１の面に平行な第２方向に沿って第１半導体層中を延伸する。第３半導体層は、第１方向及び第２方向に沿って第２半導体層中を延伸する。第４半導体層は、第１方向及び第２方向に沿って第３半導体層中を延伸する。第５半導体層は、第２半導体層の表面に第２方向に沿って延伸し、第１方向及び第２方向に垂直な第３方向において第１半導体層に隣接する。ゲート電極は、第３方向に沿って、第４半導体層中から第３半導体層中を通り抜け第２半導体層中に延伸する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の第１の半導体層と、
前記第１の半導体層の前記第１の面から前記第１の面に垂直な第１の方向に沿って前記第１の半導体層中を延伸し、且つ前記第１の面に平行な第２の方向に沿って前記第１の半導体層中を延伸し、前記第１の半導体層より第１導電形不純物濃度が低い第１導電形の第２の半導体層と、
前記第２の半導体層の表面から前記第１の方向に沿って前記第２の半導体層中を延伸し、且つ前記第２の方向に沿って前記第２の半導体層中を延伸する第２導電形の第３の半導体層と、
前記第３の半導体層の表面から前記第１の方向に沿って前記第３の半導体層中を延伸し、且つ前記第２の方向に沿って前記第３の半導体層中を延伸し、前記第２の半導体層よりも第１導電形不純物濃度が高い第１導電形の第４の半導体層と、
前記第２の半導体層の前記表面に前記第２の方向に沿って延伸し、且つ、前記第１の半導体層と前記第２の半導体層とに接するように設けられ、前記第２の半導体層より第１導電形不純物濃度が高い第１導電形の第５の半導体層と、
前記第３の方向に沿って、前記第４の半導体層中から前記第３の半導体層中を通り抜け前記第２の半導体層中に延伸し、且つ前記第１の方向に沿って前記第４の半導体層中、前記第３の半導体層中、及び前記第２の半導体層中を延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第３の半導体層と前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の半導体層の前記第２の面に電気的に接続された第２の電極と、
前記第３の半導体層の前記表面に前記第２の方向に沿って延伸し、前記第３の半導体層よりも第２導電形不純物濃度が高い第２導電形の第６の半導体層と、
前記第２の半導体層と前記第５の半導体層との間に設けられ、前記第２の方向に沿って延伸する第１導電形の第７の半導体層と、
前記第１の方向において、前記第１の半導体層と前記第２の半導体層との間に設けられ、前記第２の半導体層よりも第１導電形不純物濃度が低い第１導電形の第８の半導体層と、
前記第２の半導体層中を前記第１の方向に沿って延伸し、前記第３の方向において、前記ゲート電極と前記第１の半導体層との間に設けられたフィールドプレートトレンチ内に、フィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、
を備え、
前記第６の半導体層は、前記第２の方向において前記ゲート絶縁膜と前記第３の半導体層を介して離間し、
前記第６の半導体層は、前記第３の方向において、前記第３の半導体層を介して前記第２の半導体層と離間し、
前記第７の半導体層は、前記第２の半導体層よりも第１導電形の不純物濃度が高く、前記第５の半導体層よりも第１導電形の不純物濃度が低く、
前記フィールドプレート電極は、前記第１の電極と電気的に接続され、
前記フィールドプレート電極は、前記ゲート電極よりも前記第１の半導体層の前記第２の面側まで延伸し、
前記フィールドプレート電極は、前記第１の半導体層中に至る、電力用半導体装置。
【請求項２】
第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の第１の半導体層と、
前記第１の半導体層の前記第１の面から前記第１の面に垂直な第１の方向に沿って前記第１の半導体層中を延伸し、且つ前記第１の面に平行な第２の方向に沿って前記第１の半導体層中を延伸し、前記第１の半導体層より第１導電形不純物濃度が低い第１導電形の第２の半導体層と、
前記第２の半導体層の表面から前記第１の方向に沿って前記第２の半導体層中を延伸し、且つ前記第２の方向に沿って前記第２の半導体層中を延伸する第２導電形の第３の半導体層と、
前記第３の半導体層の表面から前記第１の方向に沿って前記第３の半導体層中を延伸し、且つ前記第２の方向に沿って前記第３の半導体層中を延伸し、前記第２の半導体層よりも第１導電形不純物濃度が高い第１導電形の第４の半導体層と、
前記第２の半導体層の前記表面に前記第２の方向に沿って延伸し、且つ、前記第１の半導体層と前記第２の半導体層とに接するように設けられ、前記第２の半導体層より第１導電形不純物濃度が高い第１導電形の第５の半導体層と、
前記第３の方向に沿って、前記第４の半導体層中から前記第３の半導体層中を通り抜け前記第２の半導体層中に延伸し、且つ前記第１の方向に沿って前記第４の半導体層中、前記第３の半導体層中、及び前記第２の半導体層中を延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第３の半導体層と前記第４の半導体層に電気的に接続された第１の電極と、
前記第１の半導体層の前記第２の面に電気的に接続された第２の電極と、
を備えた電力用半導体装置。
【請求項３】
前記第３の半導体層の前記表面において前記第２の方向に沿って延伸し、前記第３の半導体層よりも第２導電形不純物濃度が高い第２導電形の第６の半導体層をさらに備えた請求項２記載の電力用半導体装置。
【請求項４】
前記第６の半導体層は、前記第２の方向において前記ゲート絶縁膜と前記第３の半導体層を介して離間する請求項３記載の電力用半導体装置。
【請求項５】
前記第６の半導体層は、前記第２の方向において前記ゲート絶縁膜と隣接する請求項３記載の電力用半導体装置。
【請求項６】
前記第６の半導体層は、前記第３の方向において、前記第３の半導体層を介して前記第２の半導体層と離間する請求項３〜６のいずれか１つに記載の電力用半導体装置。
【請求項７】
前記第２の半導体層と前記第５の半導体層との間に設けられ、前記第２の方向に沿って延伸する第１導電形の第７の半導体層をさらに備え、
前記第７の半導体層は、前記第２の半導体層よりも第１導電形の不純物濃度が高く、前記第５の半導体層よりも第１導電形の不純物濃度が低い請求項２〜６のいずれか１つに記載の電力用半導体装置。
【請求項８】
前記第１の方向において、前記第１の半導体層と前記第２の半導体層との間に、前記第２の半導体層よりも第１導電形不純物濃度が低い第１導電形の第８の半導体層をさらに備えた請求項２〜７のいずれか１つに記載の電力用半導体装置。
【請求項９】
前記第２の半導体層中を前記第１の方向に沿って延伸し、前記第３の方向において、前記ゲート電極と前記第１の半導体層との間に設けられたフィールドプレートトレンチ内に、フィールドプレート絶縁膜を介して設けられたフィールドプレート電極をさらに備えた請求項２〜８のいずれか１つに記載の電力用半導体装置。
【請求項１０】
前記フィールドプレート電極は、前記第１の電極と電気的に接続された請求項９記載の電力用半導体装置。
【請求項１１】
前記フィールドプレート電極は、前記ゲート電極よりも前記第１の半導体層の前記第２の面側まで延伸する請求項９又は１０に記載の電力用半導体装置。
【請求項１２】
前記フィールドプレート電極は、前記第１の半導体層中に至る請求項１１記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電力用半導体装置に関する。
【背景技術】
【０００２】
電力用半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）等の絶縁ゲート型トランジスタが用いられる。これらの電力用半導体装置は、低オン抵抗化による低消費電力化が求められる。耐圧が数十Ｖ〜３００Ｖ程度の中高耐圧の絶縁ゲート型トランジスタでは、オン抵抗Ｒｏｎはチャネル層の密度に支配される。例えばＭＯＳＦＥＴの場合は、チャネル層は、ソース層とドリフト層との間のベース層の表面において、ゲート絶縁膜を介してゲート電極に向かい合った領域に形成される。ソース層とドリフト層との間隔は、チャネル長といい、電流の流れる経路の長さである。チャネル長に垂直なチャネル層の幅は、チャネル幅といい、電流経路の断面に相当する。同一チップ内にチャネル幅を多く形成するほど、チャネル層の抵抗を下げることができる。そのため、微細化により絶縁ゲート型トランジスタの低オン抵抗化が行われてきたが、微細化によるさらなる低オン抵抗化は限界がある。
【０００３】
そこで、チャネル幅の延伸する方向がチップに水平な方向ではなく、垂直な方向に延伸する絶縁ゲート形トランジスタが開発されている。このような絶縁ゲート形トランジスタでは、チャネル幅がチップの垂直方向に延伸し、チャネル長がチップの水平方向に延伸するように、ソース層、ベース層、ドリフト層、ドレイン層、及びゲート電極が設けられる。チャネル幅が増加するほど、さらなるオン抵抗の低減が期待できる。
【０００４】
しかしながら、チャネル幅が増加するほどベース層の底部からソース電極までのチップに垂直な方向の長さが増加する。ベース層の底部のベース層とドリフト層とのｐ−ｎ接合においてアバランシェ降伏が発生すると、アバランシェ降伏により生成された正孔は、上記ベース層の底部からベース層をチップに垂直な方向に走行し、ベース層の上端でソース電極に排出される。このため、チャネル幅が増加するほど、アバランシェ降伏により生じた正孔がソース電極へ排出される際の電流による電圧降下が大きくなる。ベース層の底部の電位がソース層に対して上昇して、ソース層、ベース層、及びドリフト層によって構成された寄生トランジスタがオン状態になりやすくなる。寄生トランジスタがオン状態になると、電力用半導体装置中を大電流が流れ、この結果、電力用半導体装置は破壊される。すなわち、チャネル幅がチップに垂直方向に延伸する電力用半導体装置では、ベース層のチップに垂直方向の深さを増加してチャネル幅を増加するほど、アバランシェ耐量が低下する虞がある。オン抵抗が低く、アバランシェ耐量が高い電力用半導体装置が望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１０３４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オン抵抗が低くアバランシェ耐量が高い電力用半導体装置の提供。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る電力用半導体装置は、第１導電形の第１の半導体層と、第１導電形の第２の半導体層と、第２導電形の第３の半導体層と、第１導電形の第４の半導体層と、第１導電形の第５の半導体層と、ゲート電極と、第１の電極と、第２の電極と、を備える。
【０００８】
第１導電形の第１の半導体層は、第１の面と第１の面とは反対側の第２の面とを有する。第１導電形の第２の半導体層は、第１の半導体層の第１の面から第１の面に垂直な第１の方向に沿って第１の半導体層中を延伸し、且つ第１の面に平行な第２の方向に沿って第１の半導体層中を延伸する。第１導電形の第２の半導体層は、第１の半導体層より第１導電形不純物濃度が低い。第２導電形の第３の半導体層は、第２の半導体層の表面から第１の方向に沿って第２の半導体層中を延伸し、且つ第２の方向に沿って第２の半導体層中を延伸する。第１導電形の第４の半導体層は、第３の半導体層の表面から第１の方向に沿って第３の半導体層中を延伸し、且つ第２の方向に沿って第３の半導体層中を延伸し、第２の半導体層よりも第１導電形不純物濃度が高い。第１導電形の第５の半導体層は、第２の半導体層の表面に第２の方向に沿って延伸し、且つ、第１の半導体層と第２の半導体層とに接するように設けられ、第２の半導体層より第１導電形不純物濃度が高い。
【０００９】
ゲート電極は、第３の方向に沿って、第４の半導体層中から第３の半導体層中を通り抜け第２の半導体層中に延伸し、且つ第１の方向に沿って第４の半導体層中、第３の半導体層中、及び第２の半導体層中を延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられる。第１の電極は、第３の半導体層と第４の半導体層に電気的に接続される。第２の電極は、第１の半導体層の第２の面に電気的に接続される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る電力用半導体装置の要部模式斜視図。
【図２】図１においてＡ−Ａ平面より上部を省略した図。
【図３】第１の実施形態の変形例に係る電力用半導体装置の要部模式斜視図。
【図４】第２の実施形態に係る電力用半導体装置の要部模式斜視図。
【図５】第３の実施形態に係る電力用半導体装置の要部模式斜視図。
【図６】第４の実施形態に係る電力用半導体装置の要部模式斜視図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＡｌＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【００１２】
（第１の実施形態）
図１及び図２を用いて、本発明の第１の実施形態に係る電力用半導体装置を説明する。電力用半導体装置は、ＭＯＳＦＥＴを例に説明するが、ＩＧＢＴに対しても適用可能である。以後の実施例においても同様である。図１は、第１の実施形態に係る電力用半導体装置の要部模式斜視図である。図２は、図１のＡ−Ａの平面より上部を省略した要部模式斜視図である。なお、図１の斜視図では、ソース電極、及びドレイン電極は、図示を省略した。
【００１３】
図１及び図２に示したように、本発明の第１の実施形態に係る電力用半導体装置は、ｎ＋形ドレイン層１（第１導電形の第１の半導体層）と、ｎ−形ドリフト層２（第１導電形の第２の半導体層）と、ｐ型ベース層３（第２導電形の第３の半導体層）と、ｎ＋形ソース層４（第１導電形の第４の半導体層）と、ｎ＋形半導体層８（第１導電形の第５の半導体層）と、ｐ＋形コンタクト層９（第２導電形の第６の半導体層）と、ゲート電極７と、ソース電極（第１の電極）と、ドレイン電極（第２の電極）と、を備える。ｎ＋形ドレイン層１、ｎ−形ドリフト層２、ｐ型ベース層３、ｎ＋形ソース層４、ｎ＋形半導体層８、及びｐ＋形コンタクト層９は、例えば、シリコンからなる半導体層である。ｎ型不純物は、例えば、リン（Ｐ）である。ｐ型不純物は、例えば、ホウ素（Ｂ）である。
【００１４】
ｎ＋形ドレイン層１は、第１の面と第１の面とは反対側の第２の面とを有する。ｎ＋形ドレン層１のｎ形不純物濃度は、１×１０１９／ｃｍ３以上である。
【００１５】
ｎ−形ドリフト層２は、ｎ＋形ドレイン層１の第１の面から第１の面に垂直なＺ方向（第１の方向）に沿ってｎ＋形ドレイン層中を延伸し、且つ第１の面に平行なＹ方向（第２の方向）に沿ってｎ＋形ドレイン層１中を延伸する。ｎ−形ドリフト層２は、ｎ＋形ドレイン層１よりｎ型不純物濃度が低い。ｎ−形ドリフト層２のｎ形不純物濃度は、例えば、１×１０１７／ｃｍ３以下である。また、ｎ−形ドリフト層２のＺ方向における厚さは、例えば、１０〜５０μｍである。ｎ−形ドリフト層２のＺ方向における厚さは、Ｚ方向に沿って形成されるチャネル幅に応じて設定される。
【００１６】
ｐ形ベース層３は、ｎ−形ドリフト層２の表面からＺ方向に沿ってｎ−形ドリフト層２中を延伸し、且つＹ方向に沿ってｎ−形ドリフト層２中を延伸する。ｐ形ベース層３のｐ形不純物濃度は、例えば、１×１０１７〜１×１０１８／ｃｍ３である。Ｚ方向においてｐ形ベース層３及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分（底部）のＺ方向の厚さは、例えば、３μｍである。また、Ｚ方向及びＹ方向に垂直なＸ方向においてｐ形ベース層３及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分（側部）のＸ方向の厚さは、ｎ−形ドリフト層２の底部と同様に、３μｍである。
【００１７】
ｎ＋形ソース層４は、ｐ形ベース層３の表面からＺ方向に沿ってｐ形ベース層３中を延伸し、且つＹ方向に沿ってｐ形ベース層３中を延伸し、ｎ−形ドリフト層２よりもｎ形不純物濃度が高い。ｎ＋形ソース層４のｎ形不純物濃度は、例えば、１×１０１９／ｃｍ３以上である。Ｚ方向においてｎ＋形ソース層４及びｎ−形ドリフト層２に挟まれたｐ形ベース層３の部分（底部）のＺ方向の厚さは、例えば、０．２〜１．０μｍである。また、Ｘ方向においてｎ＋形ソース層４及びｎ−形ドリフト層２に挟まれたｐ形ベース層３の部分（側部）のＸ方向の厚さは、ｐ形ベース層の底部と同様に、０．２〜１．０μｍである。ｎ＋形ソース層４のＸ方向における厚さは、例えば、１．０〜２．０μｍである。
【００１８】
ｎ＋形半導体層８は、ｎ−形ドリフト層２の表面にＹ方向に沿って延伸するように設けられ、Ｘ方向においてｎ＋形ドレイン層に隣接し、ｎ−形ドリフト層２よりもｎ形不純物濃度が高い。ｎ＋形半導体層８のｎ形不純物濃度は、例えば、１×１０１９／ｃｍ３以上である。ｎ＋形半導体層８のｎ形不純物濃度は、ｎ＋形ドレイン層１のｎ形不純物濃度以上であってもよければ、ｎ＋形ドレイン層１のｎ形不純物濃度以下であってもよい。また、ｎ＋形半導体層８は、Ｘ方向に沿って延伸する。
【００１９】
ｐ＋形コンタクト層９は、ｐ形ベース層３の表面においてＹ方向に沿って延伸し、Ｘ方向においてｎ＋形ソース層４と隣接する。ｐ＋形コンタクト層９は、ｐ形ベース層３よりもｐ形不純物濃度が高い。ｐ＋形コンタクト層９のｐ形不純物濃度は、例えば、１×１０１８／ｃｍ３以上である。ｐ＋形コンタクト層９は、Ｘ方向においてｎ−形ドリフト層２とはｐ形ベース層３を介して離間する。なお、本実施形態ではｐ＋形コンタクト層９は、Ｘ方向においてｎ＋形ソース層４と隣接している。しかしながら、ｐ＋形コンタクト層９は、後述のソース電極とのコンタクトが良好であれば、ｐ形ベース層３を介してｎ＋形ソース層４とは離間してもよい。
【００２０】
ゲートトレンチ５が、Ｘ方向に沿ってｎ＋形ソース層４中からｐ形ベース層３中を通り抜けてｎ−形ドリフト層２中へ延伸し、且つ、Ｚ方向に沿ってｎ＋形ソース層４中、ｐ形ベース層３中、及びｎ−形ドリフト層２中を延伸する。また、ゲートトレンチ５は、Ｘ方向に沿ってｐ＋形コンタクト層９を通り抜ける。ゲートトレンチ５は、Ｙ方向に沿って複数設けられる。ｐ＋形コンタクト層９は、Ｙ方向において両端でゲートトレンチ５と隣接する。すなわち、ｐ＋形コンタクト層９は、ゲートトレンチ５の側壁に露出する。
【００２１】
ゲートトレンチ５の底は、Ｚ方向において、ｐ形ベース層３の底部内またはｐ形ベース層３の底部よりも上のｎ＋形ソース層４中にあればよい。ゲートトレンチ５の底が浅すぎるとチャネル幅が小さくなり、逆に、深すぎると、ゲートトレンチ５の底の周囲で電界集中が発生して、アバランシェ降伏が発生しやすくなる。
【００２２】
ゲート絶縁膜６が、ゲートトレンチ５の側壁の全体及び底面の全体を覆うように設けられる。ゲート絶縁膜６は、例えば、酸化シリコンである。酸化シリコンに替えて、酸窒化シリコンまたは窒化シリコンとすることも可能である。
【００２３】
ゲート電極７は、ゲート絶縁膜６を介してゲートトレンチ５内に設けられる。ゲート電極は導電性材料であればよく、例えば、導電性ポリシリコンである。
【００２４】
第１の層間絶縁膜１０は、ｎ＋形ドレイン層１上、ｎ−形ドリフト層２上、ｐ形ベース層３上、ｎ＋形ソース層４上、ｎ＋形半導体層８上、及びｐ＋形コンタクト層９上に設けられる。第１の層間絶縁膜１０は、例えば、酸化シリコンである。酸化シリコンに替えて、窒化シリコンまたは酸窒化シリコン等とすることも可能である。
【００２５】
ゲート配線層１１が、所定のパターンを有し、第１の層間絶縁膜１０上に設けられ、第１の層間絶縁膜１０の開口部を介してゲート電極７と電気的に接続される。ゲート配線層１１は、各ゲート電極を図示しないゲートパッドまで配線する。
【００２６】
第２の層間絶縁膜１２が、ゲート配線層１１を覆うように第１の層間絶縁膜上に設けられる。第２の層間絶縁膜１２は、例えば、酸化シリコンである。酸化シリコンに替えて、窒化シリコンまたは酸窒化シリコンとすることも可能である。
【００２７】
第２の層間絶縁膜１２及び第１の層間絶縁膜１０を貫通するソースコンタクト開口部１３が設けられる。図示しないソース電極が第２の層間絶縁膜１２上に設けられ、ソースコンタクト開口部１３を介して、ｎ＋形ソース層４及びｐ＋形コンタクト層９と電気的に接続される。ソース電極は、ｐ＋形コンタクト層９を介してｐ形ベース層３と電気的に接続される。図示しないドレイン電極は、ｎ＋形ドレイン層１の第２の面に電気的に接続される。ソース電極及びドレイン電極は、例えば、銅またはアルミニウムなど、通常半導体の電極として用いられるものである。
【００２８】
次に、本実施形態に係る電力用半導体装置の動作及び特徴について説明する。ゲート電極７にソース電極に対して閾値を超える電圧が印加されると、ゲート絶縁膜６と接合するｐ形ベース層３の表面に反転分布によるチャネル層が形成され、電力用半導体装置はオン状態になる。チャネル層のＸ方向における幅がチャネル長であり、チャネル層のＺ方向における幅がチャネル幅となる。
【００２９】
ドレイン電極にソース電極に対して正の電圧が印加されると、ソース電極からｎ＋形ソース層４へ供給された電子は、Ｘ方向に沿って、ｎ＋形ソース層４からｐ形ベース層３のチャネル層及びｎ−形ドリフト層２を通り、ｎ＋形ドレイン層１へと流れる。この結果、電流が、ドレイン電極からソース電極へ向かって流れる。ゲート電極に印加された電圧が閾値以下となると、チャネル層は消失し、電力用半導体装置はオフ状態となる。ドレイン−ソース間の電流は遮断され、ドレイン−ソース間電圧が上昇する。これと同時に、ｐ形ベース層３とｎ−形ドリフト層２間のｐ−ｎ接合からｎ−形ドリフト層に向かって空乏層が広がり始める。
【００３０】
チャネル幅がチップに垂直方向に延伸する電力用半導体装置では、一般に、ｐ形ベース層３の底部においてコーナー部を有する。このため、このコーナー部のところでｐ形ベース層３とｎ−形ドリフト層２との間のｐ−ｎ接合から空乏層が伸びにくくなり、電界集中が起こる。この電界集中により、コーナー部では、他の部分よりも、ｎ＋形ドレイン層１及びｐ形ベース層３間の耐圧が低くなり、アバランシェ降伏が発生してしまう。
【００３１】
このアバランシェ降伏により発生した正孔が、ｐ形ベース層３をＺ方向に沿って流れて、ソース電極へ排出される。この正孔の電流による電圧降下により、ｐ形ベース層３の電位がｎ＋形ソース層４に対して上昇する。チャネル幅を大きくしてオン抵抗を低減するほど、この電圧降下が大きい。この結果、ｎ＋形ソース層４、ｐ形ベース層３、及びｎ−形ドリフト層２により形成される寄生トランジスタがオン状態となり、大電流がドレイン−ソース間に流れ、電力用半導体装置は破壊される。
【００３２】
しかしながら、本実施形態に係る電力用半導体装置では、ｎ−形ドリフト層２の表面（上面）においてＹ方向に延伸し、Ｘ方向においてｎ＋形ドレイン層１と隣接するｎ＋形半導体層８を備える。このｎ＋形半導体層８は、さらに、ｐ形ベース層３の表面においてｎ＋形ドレイン層１からｐ形ベース層３に向かって延伸する。すなわち、ｎ＋形半導体層８のＸ方向における幅を変えることにより、ｎ−形ドリフト層２の表面におけるｎ−形ドリフト層２のＸ方向の幅を調節することができる。
【００３３】
ｎ−形ドリフト層２のＸ方向における幅を小さくするほど、この部分での耐圧が低減される。従って、ｎ＋形半導体層８がｎ−形ドリフト層２の表面に存在することにより、ｐ形ベース層３の底部よりもｐ形ベース層３の表面における耐圧を低くすることができる。すなわち、Ｘ方向において、ｐ形ベース層３、ｎ−形ドリフト層２、及びｎ＋形半導体層８は、クランプダイオードを構成する。
【００３４】
このため、本実施形態に係る電力用半導体装置では、アバランシェ降伏は、ｐ形ベース層３の表面において起こるので、アバランシェ降伏により発生した正孔は、効率よくソース電極に排出される、すなわち、正孔の排出抵抗が非常に小さい。これにより、寄生トランジスタがオン状態になることを抑制できるので、本実施形態に係る電力用半導体装置ではアバランシェ耐量が向上される。
【００３５】
また、上記ｎ＋形半導体層８を用いずに、ｎ−形ドリフト層２の表面においてＸ方向におけるｎ−形ドリフト層２の幅を小さくする別の方法として、ｐ形ベース層３の表面（上面）に設けたｐ＋形コンタクト層９をｐ形ベース３からｎ−形ドリフト層へ突き出す方法がある（比較例）。すなわち、ｐ＋形コンタクト層９、ｎ−形ドリフト層２、及びｎ＋形ドレイン層１がクランプダイオードを構成する。この比較例に係る電力用半導体装置では、ｎ＋形ドレイン層１からｎ−形ドリフト層２へのｎ形不純物のプロセス中の拡散が問題となる。
【００３６】
電力用半導体装置の製造工程は、ｎ−形ドリフト層２、ｐ形ベース層３、及びｎ＋形ソース層４のエピタキシャル成長の工程、または酸化膜の工程などの、高温プロセスを有する工程を含む。このような高温プロセスにおいて、ｎ形不純物が、ｎ＋形ドレイン層１からｎ−形ドリフト層２へ熱拡散する。このｎ形不純物の熱拡散は、バラツキが大きい。このため、比較例に係る電力用半導体装置では、Ｘ方向においてｐ＋形コンタクト層９とｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の幅はバラツキが大きいので、クランプダイオードの耐圧のバラツキが大きくなる。
【００３７】
これに対して、本実施形態に係る電力用半導体装置では、Ｘ方向においてｎ＋形ドレイン層１からｎ−形ドリフト層２へｎ形不純物が拡散する距離の最大値よりも、ｎ＋形半導体層８のＸ方向における幅が十分に大きくなるように、ｎ＋形半導体層８が形成される。ｎ＋形半導体層８は、イオン注入及びその後の熱処理により形成されるので、ｎ＋形半導体層８のＸ方向における幅のバラツキは、ｎ＋形ドレイン層１からｎ−形ドリフト層２へのｎ形不純物が拡散したバラツキよりも小さくできる。この結果、本実施形態に係る電力用半導体装置では、比較例に係る電力用半導体装置よりも、耐圧のバラツキが低減される。
【００３８】
（第２の実施形態）
第２の実施形態に係る電力用半導体装置を図３を用いて説明する。図３は第２の実施形態に係る電力用半導体装置の図２に相当する要部模式斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００３９】
本実施形態に係る電力用半導体装置では、図３に示したように、ｐ＋形コンタクト層９は、Ｙ方向においてその両端は、それぞれ、ゲート絶縁膜６とはｐ形ベース層３を介して離間する。図示は、省略するが、本実施形態に係る電力用半導体装置は、図１と同様の第１の層間絶縁膜１０、ゲート配線層１１、第２の層間絶縁膜１２、及びソースコンタクト開口部１３を備える。ここで、ｐ＋形コンタクト層９は、第２の層間絶縁膜１２をマスクに用いて、ソースコンタクト開口部１３に露出したｐ形ベース層３及びｎ＋形ソース層４の表面にイオン注入及びその後の熱処理を実施することによって形成される。ｐ＋形コンタクト層９のｐ形不純物濃度は、例えば、１×１０１８〜１×１０１９／ｃｍ３である。ｐ形不純物は、ｎ＋形ソース層４の表面にもイオン注入によって注入されるが、ｎ＋形ソース層４のｎ形不純物濃度は、１×１０１９／ｃｍ３以上である。不純物補償後でもｎ形不純物濃度が１×１０１９／ｃｍ３以上となるように、ｐ＋形コンタクト層９が形成される。
【００４０】
本実施形態に係る電力用半導体装置は、上記の点で、第１の実施形態に係る電力用半導体装置と相異する。本実施形態に係る電力用半導体装置では、上記ｐ＋形コンタクト層９を備えることにより、ｐ＋形コンタクト層９形成のためのリソグラフィー工程を省略することができる。すなわち、第１の実施形態に係る電力用半導体装置のｐ＋形コンタクト層９を形成する工程では、Ｙ方向にストライプ状に延伸する開口部を有するマスクを、リソグラフィー工程により形成し、その後、イオン注入が実施される。これに対して、本実施形態に係る電力用半導体装置のｐ＋形コンタクト層９の形成する工程では、第１の層間絶縁膜１０、ゲート配線層１１、及び第２の層間絶縁膜１２が、マスクとして機能し、ソースコンタクト開口部１３を介して、ｐ形不純物がイオン注入により注入される。これにより、本実施形態に係る電力用半導体装置では、第１の実施形態に係る電力用半導体装置と比較して、リソグラフィーでマスクを形成する工程が削減される。
【００４１】
本実施形態に係る電力用半導体装置においても、第１の実施形態に係る電力用半導体装置と同様に、ｎ＋形半導体層８がｎ−形ドリフト層２の表面に存在することにより、ｐ形ベース層３の底部よりもｐ形ベース層３の表面における耐圧を低くすることができる。このため、アバランシェ耐量が向上する。また、その耐圧のバラツキが低減される。
【００４２】
（第３の実施形態）
第３の実施形態に係る電力用半導体装置を図４を用いて説明する。図４は、第３の実施形態に係る電力用半導体装置の図２に相当する要部模式斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００４３】
図４に示したように、本実施形態にかかる電力用半導体装置は、ｎ形半導体層１４をｎ＋形半導体層８とｎ−形ドリフト層２との間に備える。ｎ形半導体層１４は、Ｙ方向に沿ってｎ−形ドリフト層２の表面（上面）を延伸し、Ｘ方向においてｎ＋形ドレイン層１と隣接する。ｎ形半導体層１４は、Ｘ方向に沿ってｎ−形ドリフト層２の表面を延伸する。ｎ形半導体層のＸ方向における幅は、ｎ＋形半導体層のＸ方向における幅よりも大きい。ｎ形半導体層１４のｎ形不純物濃度は、ｎ＋形半導体層８のｎ形不純物濃度より低く、ｎ−形ドリフト層２のｎ形不純物濃度より高い。ｎ形半導体層１４のｎ形不純物濃度は、例えば、１×１０１７〜１×１０１８／ｃｍ３である。
【００４４】
ｎ形半導体層１４は、例えば、ｎ−形ドリフト層２の表面にｎ形不純物をイオン注入しその後熱処理を実施することにより形成される。ｎ＋形半導体層８は、ｎ形半導体層１４の表面に、さらにｎ形不純物をイオン注入しその後熱処理を実施することによって形成される。
【００４５】
第１の実施形態に係る電力用半導体装置の、ｎ−形ドリフト層２の表面におけるＸ方向に沿ったｎ形不純物濃度のプロファイルでは、ｎ形不純物濃度は、ｎ＋形半導体層８の不純物濃度からｎ−形ドリフト層２のｎ形不純物濃度に変化する。これに対して、本実施形態に係る電力用半導体装置では、ｎ形不純物濃度は、ｎ＋形半導体層８の不純物濃度から、一度ｎ形半導体層１４のｎ形不純物濃度となり、その後、ｎ−形ドリフト層４のｎ形不純物濃度に変化する。すなわち、本実施形態に係る電力用半導体装置では、ｎ−形ドリフト層２の表面では、ｎ形不純物の濃度は、ｎ＋形半導体層８のｎ形不純物濃度からｎ−形ドリフト層２のｎ形不純物濃度に二段階に減少する。
【００４６】
本実施形態に係る電力用半導体装置は、上記の点で、第１の実施形態に係る電力用半導体装置と相異する。第１の実施形態に係る電力用半導体装置では、クランプダイオードにアバランシェ降伏が発生して大電流が流れると、素子の保持電圧が一端低下し元の電圧に戻る現象（スナップバック）が発生する。これは、クランプダイオードのｎ＋形半導体層８のｎ形不純物濃度とｎ−形ドリフト層４のｎ形不純物濃度との差が大きいときに顕著となる。
【００４７】
本実施形態に係る電力用半導体装置では、ｎ＋形半導体層８とｎ−形ドリフト層２との間に、両者のｎ形不純物濃度の間のｎ形不純物濃度を有するｎ形半導体層１４を備える。これによって、本実施形態に係る電力用半導体装置では、ｎ＋形半導体層８のｎ形不純物濃度からｎ−形ドリフト層２のｎ形不純物濃度に二段階に減少するので、スナップバックが抑制される。
【００４８】
本実施形態に係る電力用半導体装置においても、第１の実施形態に係る電力用半導体装置と同様に、ｎ＋形半導体層８がｎ−形ドリフト層２の表面に存在することにより、ｐ形ベース層３の底部よりもｐ形ベース層３の表面における耐圧を低くすることができる。このため、アバランシェ耐量が向上する。また、その耐圧のバラツキが低減される。
【００４９】
（第４の実施形態）
第４の実施形態に係る電力用半導体装置を図５を用いて説明する。図５は第４の実施形態に係る電力用半導体装置の要部模式斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００５０】
本実施形態に係る電力用半導体装置は、Ｘ方向においてゲート電極７とｎ＋形ドレイン層１との間でｎ−形ドリフト層２中をＺ方向に沿って延伸するフィールドトレンチ１５内に、フィールド絶縁膜１６を介して設けられたフィールド電極１７をさらに備える。フィールド絶縁膜１６は、例えば、酸化シリコンであり、ゲート絶縁膜６よりも厚い。酸化シリコンに替えて、窒化シリコンまたは酸窒化シリコンとすることも可能である。フィールド電極１７は、導電性材料であればよく、例えば、導電性のポリシリコンである。フィールドトレンチ１５の底は、本実施形態では、ｎ＋形ドレイン層１中に達するが、ゲートトレンチ５の底よりも、ｎ＋形ドレイン層１の第２の面側に達していればよい。
【００５１】
以上より、フィールドプレート電極１７は、Ｘ方向においてゲート電極７とｎ＋形ドレイン層１との間に設けられる。また、フィールドプレート電極１７は、ゲート電極７よりもｎ−形ドリフト層中に深く形成される。複数のフィールドプレート電極１７は、ゲート電極７とＸ方向において隣合いながら、Ｙ方向に沿ってｎ−形ドリフト層２中に配列される。
【００５２】
第１の実施形態に係る電力用半導体装置同様に、第１の層間絶縁膜１０が、ｎ＋形ドレイン層１上、ｎ−形ドリフト層２上、ｐ形ベース層３上、ｎ＋形ソース層４上、ｎ＋形半導体層８上、及びｐ＋形コンタクト層９上に設けられる。フィールドプレート配線層１８が、所定のパターンを有し、第１の層間絶縁膜１０上に設けられ、第１の層間絶縁膜１０の開口部を介してフィールドプレート電極１７と電気的に接続される。フィールドプレート配線層１８は、図示しない領域でソース電極と電気的に接続される。これによりフィールドプレート電極はソース電位に保持される。
【００５３】
第２の層間絶縁膜１２が、フィールドプレート配線層１８を覆うように第１の層間絶縁膜１２上に設けられる。ゲート配線層１１が、所定のパターンを有し、第２の層間絶縁膜１２上に設けられ、第２の層間絶縁膜１２の開口部を介してゲート電極７と電気的に接続される。
【００５４】
第３の層間絶縁膜１９が、ゲート配線層１１を覆うように第２の層間絶縁膜上に設けられる。第３の層間絶縁膜１９、第２の層間絶縁膜１２、及び第１の層間絶縁膜１０を貫通するソースコンタクト開口部１３が設けられる。図示しないソース電極が、第３の層間絶縁膜１９上に設けられ、ソースコンタクト開口部１３を介して、ｎ＋形ソース層４及びｐ＋形コンタクト層９と電気的に接続される。ソース電極は、ｐ＋形コンタクト層９を介してｐ形ベース層３と電気的に接続される。図示しないドレイン電極は、ｎ＋形ドレイン層１の第２の面に電気的に接続される。
【００５５】
本実施形態に係る電力用半導体装置では、ゲート電極７とｎ＋形ドレイン層１との間に、フィールドプレート電極１７を備える。Ｙ方向に沿って隣合うフィールドプレート電極１７の間隔を小さくすることにより、オフ状態の時に、Ｙ方向において隣合うフィールドプレート電極１７のそれぞれからｎ−形ドリフト層１中へ伸びた空乏層が結合するため、ｎ−形ドリフト層１は容易に完全に空乏化しやすくなる。この結果、電力用半導体装置の耐圧低下を起こすことなく、ｎ−形ドリフト層１のｎ形不純物濃度を高くすることができる。この結果、電力用半導体装置のオン抵抗が低減される。
【００５６】
また、ゲート電極７は、ソース電位のフィールドプレート電極１７により、ｎ＋形ドレイン層１からシールドされる。このため、ゲート−ドレイン間容量ＣＧＤが大きく低減される。
【００５７】
本実施形態に係る電力用半導体装置においても、第１の実施形態に係る電力用半導体装置と同様に、ｎ＋形半導体層８がｎ−形ドリフト層２の表面に存在することにより、ｐ形ベース層３の底部よりもｐ形ベース層３の表面における耐圧を低くすることができる。このため、アバランシェ耐量が向上する。また、その耐圧のバラツキが低減される。
【００５８】
（第５の実施形態）
第５の実施形態に係る電力用半導体装置を図６を用いて説明する。図６は第５の実施形態に係る電力用半導体装置の要部模式斜視図である。なお、第４の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第４の実施形態との相異点について主に説明する。
【００５９】
本実施形態に係る電力用半導体装置では、Ｚ方向においてｎ−形ドリフト層２とｎ＋形ドレイン層１との間に、さらにｎ−形電界緩和層２０を備える。ｎ−形電界緩和層２０はシリコンからなる半導体層である。ｎ−形電界緩和層２０のｎ形不純物濃度は、ｎ−形ドリフト層２のｎ形不純物濃度よりも低い。ｐ形ベース層３は、ｎ−形ドリフト層２をＺ方向において貫通しｎ−形電界緩和層２０に達する。フィールドプレートトレンチ１５は、ｎ−形ドリフト層２及びｎ−形電界緩和層２０を貫通しｎ＋形ドレイン層１に達する。
【００６０】
上記の点において、本実施形態に係る電力用半導体装置は、第４の実施形態に係る電力用半導体装置と相異する。
【００６１】
本実施形態に係る電力用半導体装置では、ｎ−形電界緩和層２０のｎ形不純物濃度は、ｎ−形ドリフト層２のｎ形不純物濃度よりも低い。このため、空乏層は、ｐ形ベース層３からｎ−形電界緩和層２０へさらに容易に伸びやすくなるので、ｎ−形電界緩和層２０は、ｎ−形ドリフト層２よりも完全に空乏化しやすくなる。従って、ｐ形ベース層３の底部におけるｐ形ベース層３とｎ−形電界緩和層２０とのｐ−ｎ接合の耐圧は、ｐ形ベース層３の側部おけるｐ形ベース層３とｎ−形ドリフト層２とのｐ−ｎ接合の耐圧よりも高くなる。この結果、本実施形態に係る電力用半導体装置では、ｐ形ベース層３の底部におけるアバランシェ降伏の発生がさらに抑制されるため、第４の実施形態に係る電力用半導体装置よりもさらにアバランシェ耐量が高い。
【００６２】
本実施形態に係る電力用半導体装置においても、第１の実施形態に係る電力用半導体装置と同様に、ｎ＋形半導体層８がｎ−形ドリフト層２の表面に存在することにより、ｐ形ベース層３の底部よりもｐ形ベース層３の表面における耐圧を低くすることができる。このため、アバランシェ耐量が向上する。また、その耐圧のバラツキが低減される。
【００６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１  ｎ＋形ドレイン層
２  ｎ−形ドリフト層
３  ｐ形ベース層
４  ｎ＋形ソース層
５  ゲートトレンチ
６  ゲート絶縁膜
７  ゲート電極
８  ｎ＋形半導体層
９  ｐ＋形コンタクト層
１０  第１の層間絶縁膜
１１  ゲート配線層
１２  第２の層間絶縁膜
１３  ソースコンタクト開口部
１４  ｎ形半導体層
１５  フィールドプレートトレンチ
１６  フィールドプレート絶縁膜
１７  フィールドプレート電極
１８  フィールドプレート配線層
１９  第３の層間絶縁膜
２０  ｎ−形電界緩和層
【図１】
2014060345.tif 000003
【図２】
2014060345.tif 000004
【図３】
2014060345.tif 000005
【図４】
2014060345.tif 000006
【図５】
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【図６】
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