(57)【要約】【課題】標準的なゲート長のトランジスタのみで形成し、マスタ部とスレーブ部の内部のタイミング制約を満たすフリップフロップ回路の実現。【解決手段】CKに同期して動作するマスタスレーブ型フリップフロップ回路であって、マスタ部30と、スレーブ部31と、を有し、マスタ部は、入力データD、CK2およびCK3を入力とするNOR11と、出力D2MおよびCKBを入力とするNOR12と、NOR11およびNOR12の出力を受けるNOR13と、を有し、CKB,CK2,CK3はこの順に遅延した信号で、CKBはCK2,CK3と逆相で、NOR11は、VDDと出力端子間に直列に接続されたPTr21,PTr22と、出力端子とVSS間に並列に接続されたNTr21,NTr22と、を有し、PTr21,NTr21のゲートにDが印加され、PTr22のゲートにCK2が印加され、NTr22のゲートにCK3が印加される。【選択図】図５
2014060669.tif 000002
【特許請求の範囲】
【請求項１】
第１の状態と第２の状態に交互に変化する基準クロックに同期して動作するマスタスレーブ型フリップフロップ回路であって、
前記基準クロックの前記第１の状態で入力データを取り込み、前記基準クロックの前記第２の状態で前記入力データを保持して中間データとして出力するマスタ部と、
前記基準クロックの前記第２の状態で前記中間データを取り込み、前記基準クロックの前記第１の状態で前記中間データを保持してデータとして出力するスレーブ部と、を備え、
前記マスタ部は、
前記入力データ、前記基準クロックを第２遅延量遅延した第２クロックおよび前記基準クロックを第２遅延量より大きな第３遅延量遅延した第３クロックを入力とする入力用３入力ＮＯＲゲートと、
前記マスタ部の出力、および前記基準クロックを前記第２遅延量より小さな第１遅延量遅延し且つ反転した第１クロックを入力とするフィードバック用２入力ＮＯＲゲートと、
前記入力用３入力ＮＯＲゲートの出力および前記フィードバック用２入力ＮＯＲゲートの出力を入力とする合成用２入力ＮＯＲゲートと、を備えることを特徴とするマスタスレーブ型フリップフロップ回路。
【請求項２】
前記入力用３入力ＮＯＲゲートは、高電位側電源と出力端子間に直列に接続された第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタと、前記出力端子と低電位側電源間に並列に接続された第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタと、を備え、前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのゲートに前記入力データが印加され、前記第２ＰＭＯＳトランジスタのゲートに前記第２クロックが印加され、前記第２ＮＭＯＳトランジスタのゲートに前記第３クロックが印加されることを特徴とする請求項１記載のマスタスレーブ型フリップフロップ回路。
【請求項３】
前記スレーブ部は、
前記中間データ、前記第２クロックおよび前記第３クロックを入力とする入力用３入力ＮＡＮＤゲートと、
前記スレーブ部の出力および前記第１クロックを入力とするフィードバック用２入力ＮＡＮＤゲートと、
前記入力用３入力ＮＡＮＤゲートの出力および前記フィードバック用２入力ＮＡＮＤゲートの出力を入力とする合成用２入力ＮＡＮＤゲートと、を備えることを特徴とする請求項２記載のマスタスレーブ型フリップフロップ回路。
【請求項４】
前記入力用３入力ＮＡＮＤゲートは、高電位側電源と出力端子間に並列に接続された第１ＰＭＯＳトランジスタおよび第２ＰＭＯＳトランジスタと、前記出力端子と低電位側電源間に直列に接続された第２ＮＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタと、を備え、前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのゲートに前記入力データが印加され、前記第２ＮＭＯＳトランジスタのゲートに前記第２クロックが印加され、前記第２ＰＭＯＳトランジスタのゲートに前記第３クロックが印加されることを特徴とする請求項３記載のマスタスレーブ型フリップフロップ回路。
【請求項５】
前記マスタ入力部３入力ＮＯＲゲートは、前記出力端子と前記第２ＮＭＯＳトランジスタ間に接続され、ゲートに前記第２クロックが印加される第３ＮＭＯＳトランジスタを備え、
前記スレーブ入力部３入力ＮＡＮＤゲートは、前記第２ＰＭＯＳトランジスタと前記出力端子間に接続され、ゲートに前記第２クロックが印加される第３ＰＭＯＳトランジスタを備えることを特徴とする請求項４記載のマスタスレーブ型フリップフロップ回路。
【請求項６】
前記マスタ入力部３入力ＮＯＲゲートは、前記出力端子と前記第１ＮＭＯＳトランジスタ間に接続され、ゲートに前記第１クロックが印加される第４ＮＭＯＳトランジスタを備え、
前記スレーブ入力部３入力ＮＡＮＤゲートは、前記第１ＰＭＯＳトランジスタと前記出力端子間に接続され、ゲートに前記第１クロックが印加される第４ＰＭＯＳトランジスタを備えることを特徴とする請求項４または５記載のマスタスレーブ型フリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタスレーブ型フリップフロップ回路に関する。
【背景技術】
【０００２】
図１は、トライステートバッファ（Ｔｒｉ−ｓｔａｔｅ  Ｂｕｆｆｅｒ：ＴＢ）を使用した一般的なフリップフロップの構成例を示す図であり、（Ａ）が動作回路部を、（Ｂ）がクロック生成回路部を示す。フリップフロップは、図１の（Ａ）の動作回路部と、（Ｂ）のクロック生成回路部と、を有する。複数のフリップフロップが使用される場合には、クロック生成回路部は、共通に設けることができる。このことは、以下の説明においても同様であり、以後説明は省略する。
【０００３】
図１のフリップフロップは、マスタ部１０と、スレーブ部１１を有し、マスタ部１０およびスレーブ部１１は、基準クロックＣＫを反転した反転クロックＣＫＢおよびＣＫＢを更に反転した遅延クロックＣＫ２に同期して動作する。
【０００４】
マスタ部１０は、２個のトライステートインバータＴｒｉＩｎｖ１およびＴｒｉＩｎｖ２と、インバータＩｎｖと、を有する。ＴｒｉＩｎｖ１は、入力データＤを入力とし、ＣＫＢおよびＣＫ２に対して正相で動作する。ＴｒｉＩｎｖ１の出力はＩｎｖに入力し、Ｉｎｖの出力はスレーブ部１１へ出力されると共に、ＴｒｉＩｎｖ２に入力される。ＴｒｉＩｎｖ２は、ＣＫＢおよびＣＫ２に対して逆相で動作し、出力はＩｎｖに入力される。言い換えれば、ＴｒｉＩｎｖ１とＴｒｉＩｎｖ２は逆相で動作し、ＴｒｉＩｎｖ１およびＴｒｉＩｎｖの出力をワイヤードＯＲ（Ｗｉｒｅｄ  ＯＲ）結線し、Ｉｎｖの入力としている。スレーブ部１１も同様の回路構成を有するが、ＣＫＢとＣＫ２が逆に印加される。この回路の動作は広く知られているので、説明は省略する。
【０００５】
図１の回路では、２個のトライステートインバータの出力をワイヤードＯＲ接続しており、０．５Ｖ程度の超低電圧で使用する場合、トライステートインバータを駆動する相補クロック信号間（ＣＫＢとＣＫ２）のスキューが増大することが考えられる。相補クロック信号間のスキューが増大すると、２個のトライステートインバータの出力における競合（コンテンション）が発生し、以下のような問題が生じることが懸念される。
（１）スレーブ部１１のデータがマスタ部１０のデータを壊す。
（２）製造工程で決まるＰＭＯＳトランジスタとＮＭＯＳトランジスタの駆動能力の比率Ｐ／Ｎ比によっては、誤動作が発生し、０／１（Ｌ／Ｈ）反転できなくなる事態が発生する。
これらの問題により、フリップフロップが正常に動作する動作下限電圧ＶＤＤｍｉｎを高くしなければならないという問題が生じる。
【０００６】
そこで、コンテンションレス・フリップフロップ（以下、ＣＬＦＦと称する）が提案されている。
図２は、コンテンションレス・フリップフロップ（ＣＬＦＦ）を示す図であり、（Ａ）が動作回路を、（Ｂ）がクロック生成回路を、（Ｃ）がマスタ部のデータ入力部のＮＯＲゲートの回路を、（Ｄ）がスレーブ部のデータ入力部のＮＡＮＤゲートの回路を、示す。
【０００７】
図２の（Ａ）に示すように、ＣＬＦＦは、マスタ部２０と、スレーブ部２１と、２個のインバータＩｎｖ２およびＩｎｖ３と、を有する。マスタ部２０は、３個のＮＯＲゲートＮＯＲ１−ＮＯＲ３を有する。スレーブ部２１は、３個のＮＡＮＤゲートＮＡＮＤ１−ＮＡＮＤ３を有する。
【０００８】
図２の（Ｂ）に示すように、クロック生成回路は、基準クロックＣＫから、基準クロックＣＫを反転した反転クロックＣＫＢ、およびＣＫＢを更に反転した遅延クロックＣＫ２を生成する。
【０００９】
図２の（Ｃ）は、ＮＯＲ１の回路構成を示す。ＮＯＲ１は、電源端子ＶＤＤと出力ノード間に直列に接続されたＰＭＯＳトランジスタＰＴｒ１およびＰＴｒ２と、出力ノードと電源端子ＶＳＳ間に並列に接続されたＮＭＯＳトランジスタＮＴｒ１とＮＴｒ２およびＮＴｒ３の列と、を有する。ＰＴｒ１およびＮＴｒ１のゲートには入力データＤが、ＰＴｒ２およびＮＴｒ２のゲートにはＣＫ２が、ＮＴｒ３のゲートにはＶＤＤがそれぞれ印加される。ＮＴｒ３を除けば広く知られたＮＯＲゲート回路である。
【００１０】
図２の（Ｄ）は、ＮＡＮＤ１の回路構成を示す。ＮＡＮＤ１は、電源端子ＶＤＤと出力ノード間に並列に接続されたＰＭＯＳトランジスタＰＴｒ１１とＰＴｒ１２およびＰＴｒ１３の列と、出力ノードと電源端子ＶＳＳ間に直列に接続されたＮＭＯＳトランジスタＮＴｒ１１およびＮＴｒ１２と、を有する。ＰＴｒ１１およびＮＴｒ１２のゲートにはＱＭＢが、ＰＴｒ１２およびＮＴｒ１１のゲートにはＣＫ２が、ＰＴｒ１３のゲートにはＶＳＳがそれぞれ印加される。ＰＴｒ１３を除けば広く知られたＮＡＮＤゲート回路である。
【００１１】
マスタ部２０では、ＮＯＲ１は、入力データＤおよびＣＫ２を入力とし、出力ＤＢはＮＯＲ３に供給される。ＮＯＲ２は、ＣＫＢおよびＮＯＲ３の出力を入力とし、出力ＦＢはＮＯＲ３に供給される。ＮＯＲ３は、ＤＢおよびＦＢを入力とし、出力は、Ｉｎｖ２に供給されると共に、ＮＯＲ２に供給される。
【００１２】
スレーブ部２１では、ＮＡＮＤ１は、Ｉｎｖ２の出力ＱＭＢおよびＣＫ２を入力とし、出力はＮＡＮＤ３に供給される。ＮＡＮＤ２は、ＣＫＢおよびＮＡＮＤ３の出力を入力とし、出力はＮＡＮＤ２に供給される。ＮＡＮＤ３は、ＮＡＮＤ１およびＮＡＮＤ２の出力を入力とし、出力は、Ｉｎｖ３に供給されると共に、ＮＡＮＤ２に供給される。
【００１３】
まず、ＣＫの前半では、ＣＫ＝「低（Ｌ）」（“０”）、ＣＫＢ＝「高（Ｈ）」（“１”）、ＣＫ２＝Ｌである。この時、マスタ部２０では、ＣＫＢ＝Ｈであるため、ＮＯＲ２の出力ＦＢ＝Ｌとなる。ＣＫ２＝Ｌであるため、入力データＤは、ＮＯＲ１を通過して反転してＤＢとなり、さらにＮＯＲ３を通過して反転することにより、ＮＯＲ３の出力は、入力データＤと同値にセットされる。ＮＯＲ３の出力は、Ｉｎｖ２で反転された後、スレーブ部２１のＮＡＮＤ１に入力されるが、ＣＫ２＝Ｌであるため、スレーブ部には入力せずに待機した状態になる。ＮＯＲ３の出力は、ＮＯＲ２にフィードバックされるが、ＣＫＢ＝Ｈであるため、ＦＢには影響しない。以上のようにして、入力データＤは、マスタ部２０の出力であるＮＯＲ３の出力にセットされる。
【００１４】
ＣＫＢ＝Ｌに変化すると、マスタ部２０では、ＮＯＲ２がＮＯＲ３の出力を反転してＦＢとする。言い換えれば、ＦＢは、マスタ部２０にセットした値に変化する。ＣＫＢ＝Ｌに変化した後、ＣＫ２＝Ｈに変化するため、ＮＯＲ１の出力ＤＢ＝Ｌとなり、ＮＯＲ３は、ＦＢ、すなわちセットした値を保持した状態になる。
【００１５】
ＮＯＲ３の出力は、Ｉｎｖ２で反転されてＱＭＢとなり、スレーブ部２１のＮＡＮＤ１に入力される。スレーブ部では、ＣＫＢ＝ＬであるためＮＡＮＤ２の出力はＨとなり、ＣＫ２＝ＨであるためＱＭＢは、ＮＡＮＤ１を通過して反転してＮＡＮＤ３に入力し、さらにＮＡＮＤ３を通過して反転することにより、ＮＡＮＤ３の出力は、ＱＭＢと同値にセットされる。ＮＡＮＤ３の出力は、Ｉｎｖ３で反転された後、フリップフロップ（ＦＦ）の出力となる。
【００１６】
再びＣＫ＝Ｌ、ＣＫＢ＝Ｈ、ＣＫ２＝Ｌに変化すると、上記の動作を行う。以下、ＣＫが変化するごとに上記の動作を繰り返す。ＣＫ＝Ｌでは、マスタ部２０は入力データをセットし、スレーブ部２１では直前にセットしたデータを保持して出力し、ＣＫ＝Ｈでは、マスタ部２０は直前にセットしたデータを保持して出力し、スレーブ部２１ではマスタ部２０からのデータＱＭＢをセットする。
【００１７】
図２の（Ａ）のＣＬＦＦは、ＮＯＲゲートと、ＮＡＮＤゲートとインバータの組み合わせ回路であり、図１で使用したトライステートインバータの出力における競合（コンテンション）は発生しない。しかし、図２の（Ａ）の回路では、マスタ部２０とスレーブ部２１のそれぞれの内部で、以下のようなタイミング制約がある。すなわち、マスタ部２０では、ＤＢとＦＢのノードに関し、ＦＢ側のリセット解除後、すなわちＦＢがセットデータに変化した後、ＤＢ側のリセットを行う、すなわちＤＢ＝Ｌに変化するように信号を送る。これに違反すると、すなわちＦＢ側のリセット解除前にＤＢがリセットされると、ＮＯＲ３がセットした値を保持しなくなる誤動作となる。このため、ＤＢ側のリセットのタイミングを遅らせることを目的として、図２の（Ｃ）に示すように、ＮＯＲ１において、ＣＫ２が印加されるＮＴｒ２と、出力ノード間に、常時オン状態のＮＴｒ３を接続し、これを抵抗素子として用いている。これにより、上記のタイミング制約を達成していた。
【００１８】
スレーブ部２１においても同様に、図２の（Ｄ）に示すように、ＮＡＮＤ１において、ＣＫ２を受けるＰＴｒ１２と出力ノードの間に、常時オン状態のＰＴｒ１３を接続して、上記のタイミング制約を達成していた。
【００１９】
しかし、電源電圧を０．５Ｖ程度にする場合で、製造プロセスにおいてＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの駆動能力にばらつきが発生した場合でも上記のタイミング制約が守られるかが問題である。一般に、トランジスタのゲート長が長いほどオン抵抗が増加し、ＤＢ側のリセットのタイミングが遅延し、上記のタイミング制約を守る方向に作用する。そこで、図２のコンテンションレス・フリップフロップ（ＣＬＦＦ）回路で、製造プロセスのばらつきがあっても正常に動作するトランジスタのゲート長について検討した。
【００２０】
図３は、６５ｎｍプロセスを用いて、電源電圧０．５Ｖで、マスタ部２０のＮＯＲ１において常時オンとなるトランジスタＮＴｒ３のゲート長Ｌを変えて、ＦＢ側のリセット解除後にＤＢ側のリセットを行うというタイミング制約が守られるかを確認した図である。図３の（Ａ）は、６５ｎｍプロセスで標準的なＬ＝０．０６μｍでＮＴｒ３を形成した場合のＦＢとＤＢの変化を示し、図３の（Ｂ）は、Ｌ＝１μｍでＮＴｒ３を形成した場合のＦＢとＤＢの変化を示す。
【００２１】
図３の（Ａ）では、ＦＢ側のリセット解除によりＦＢが上昇する途中で、ＤＢ側のリセットによりＤＢの下降が始まってしまい、タイミング制約は守られない。これに対して、図３の（Ｂ）に示すように、ゲート長をＬ＝１μｍに大幅に長くしてＮＴｒ３のチャネル抵抗を大きくすると、ＦＢの上昇が終了した後ＤＢが下降し、タイミング制約が守られるようになる。これはスレーブ部２１におけるＮＡＮＤ１のＰＴｒ１３についても同様である。
【００２２】
図４は、ＶＤＤ＝１．０Ｖ以下の領域において、Ｌ＝０．０６μｍとＬ＝１μｍの２種類のＰＭＯＳトランジスタのオン電流の電圧依存性を示した図である。オン電流は、１．０Ｖの数値で規格化されている。
【００２３】
図４に示した特性によれば、０．５Ｖ以下でのオン電流の電圧感度は、Ｌ＝１μｍの方がＬ＝０．０６μｍよりも大きくなる。言い換えると、Ｌの大きな（ゲートの長い）トランジスタは、０．５Ｖ以下で電源ノイズに弱いと言える。
【００２４】
図３で説明したように、図２のＣＬＦＦでは、タイミング制約を確実に守るには常時オントランジスタのＬを大きくするが、Ｌを大きくすると電源ノイズには弱くなる。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開２００５−３１８４７９号公報
【特許文献２】特開２００９−２０６８５２号公報
【特許文献３】特開２００６−２８７９０６号公報
【非特許文献】
【００２６】
【非特許文献１】“低電圧動作可能なコンテンションレス・フリップフロップと２種の電源電圧による整数演算回路のエネルギー効率向上の実証”更田裕司、平入孝二、安福正、高宮真、野村昌弘、篠原尋史、桜井貴康、信学技報、IEICE Technical Report, SDM2011-95, ICD2011-63(2011-8)
【発明の概要】
【発明が解決しようとする課題】
【００２７】
本発明の目的は、ゲートの長いトランジスタを使用せずに、標準的なゲート長のトランジスタのみで形成し、マスタ部とスレーブ部の内部のタイミング制約を満たすマスタスレーブ型フリップフロップ回路の実現である。
【課題を解決するための手段】
【００２８】
実施形態のマスタスレーブ型フリップフロップ回路は、第１の状態と第２の状態に交互に変化するクロックに同期して動作するマスタスレーブ型フリップフロップ回路であり、マスタ部と、スレーブ部と、を有する。マスタ部は、クロックの第１の状態で入力データを取り込み、クロックの第２の状態で入力データを保持して中間データとして出力する。スレーブ部は、クロックの第２の状態で中間データを取り込み、クロックの第１の状態で中間データを保持してデータとして出力する。マスタ部は、入力用３入力ＮＯＲゲートと、フィードバック用２入力ＮＯＲゲートと、合成用２入力ＮＯＲゲートと、を有する。入力用３入力ＮＯＲゲートは、入力データ、基準クロックを第２遅延量遅延した第２クロックおよび基準クロックを第２遅延量より大きな第３遅延量遅延した第３クロックを入力とする。フィードバック用２入力ＮＯＲゲートは、マスタ部の出力、および基準クロックを第２遅延量より小さな第１遅延量遅延し且つ反転した第１クロックを入力とする。合成用２入力ＮＯＲゲートは、入力用３入力ＮＯＲゲートの出力およびフィードバック用２入力ＮＯＲゲートの出力を入力とする。
【発明の効果】
【００２９】
実施形態のマスタスレーブ型フリップフロップ回路は、標準的なゲート長のトランジスタのみで形成されるが、マスタ部とスレーブ部の内部のタイミング制約を確実に満たし、製造プロセスでのバラツキがあっても安定して動作する。
【図面の簡単な説明】
【００３０】
【図１】図１は、トライステートバッファ（Ｔｒｉ−ｓｔａｔｅ  Ｂｕｆｆｅｒ：ＴＢ）を使用した一般的なフリップフロップの構成例を示す図であり、（Ａ）が動作回路を、（Ｂ）がクロック生成回路を示す。
【図２】図２は、コンテンションレス・フリップフロップ（ＣＬＦＦ）を示す図であり、（Ａ）が動作回路を、（Ｂ）がクロック生成回路を、（Ｃ）がマスタ部のデータ入力部のＮＯＲゲートの回路を、（Ｄ）がスレーブのデータ入力部のＮＡＮＤゲートの回路を、示す。
【図３】図３は、６５ｎｍプロセスを用いて、電源電圧０．５Ｖで、マスタ部のＮＯＲ１において常時オンとなるトランジスタのゲート長を変えて、ＦＢ側のリセット解除後にＤＢ側のリセットを行うというタイミング制約が守られるかを確認した図である。
【図４】図４は、ＶＤＤ＝１．０Ｖ以下の領域において、Ｌ＝０．０６μｍとＬ＝１μｍの２種類のＰＭＯＳトランジスタのオン電流の電圧依存性を示した図である。
【図５】図５は、第１実施形態のマスタスレーブ型フリップフロップ回路の構成を示す回路図であり、（Ａ）が動作回路部を、（Ｂ）がクロック生成回路部を、示す。
【図６】図６は、第１実施形態における回路構成を示す図であり、（Ａ）は、マスタ部のＮＯＲ１１の回路構成を示し、（Ｂ）は、スレーブ部のＮＡＮＤ１１の回路構成を示す。
【図７】図７は、第１実施形態のマスタスレーブ型フリップフロップ回路を、６５ｎｍプロセスを用いて製作し、電源電圧０．５Ｖで動作させた場合の各部の動作波形を示すタイムチャートである。
【図８】図８は、第１実施形態における問題を説明するマスタ部における動作波形を示すタイムチャートである。
【図９】図９は、第１実施形態における問題を説明するスレーブ部における動作波形を示すタイムチャートである。
【図１０】図１０は、第２実施形態のマスタスレーブ型フリップフロップ回路のマスタ部のＮＯＲ１１およびスレーブ部のＮＡＮＤ１１の回路構成を示す図であり、（Ａ）がＮＯＲ１１を、（Ｂ）がＮＡＮＤ１１の回路構成を示す。
【図１１】図１１は、第３実施形態のマスタスレーブ型フリップフロップ回路のマスタ部のＮＯＲ１１およびスレーブ部のＮＡＮＤ１１の回路構成を示す図であり、（Ａ）がＮＯＲ１１を、（Ｂ）がＮＡＮＤ１１の回路構成を示す。
【図１２】図１２は、第２実施形態および第３実施形態で追加したゲートの両方を追加した場合のＮＯＲ１１およびＮＡＮＤ１１の回路構成を示す図であり、（Ａ）がＮＯＲ１１を、（Ｂ）がＮＡＮＤ１１の回路構成を示す。
【発明を実施するための形態】
【００３１】
図５は、第１実施形態のマスタスレーブ型フリップフロップ回路の構成を示す回路図であり、（Ａ）が動作回路部を、（Ｂ）がクロック生成回路部を、示す。
【００３２】
図５の（Ｂ）に示すように、クロック生成回路部は、直列に接続された４個のインバータを有し、１番目のインバータは、入力される基準クロックＣＫを反転してＣＫＢを発生する。２番目のインバータは、ＣＫＢを反転してＣＫ２を発生する。３番目および４番目のインバータは、ＣＫ２を２回反転してＣＫ３を発生する。したがって、ＣＫ２およびＣＫ３はＣＫと同相の信号で、ＣＫＢは、ＣＫ、ＣＫ２およびＣＫ３と逆相の反転信号であり、ＣＫＢ、ＣＫ２およびＣＫ３のＣＫに対する遅延量は、この順に大きくなる。ＣＫＢ、ＣＫ２およびＣＫ３が、それぞれ第１クロック、第２クロックおよび第３クロックに対応する。
【００３３】
図５の（Ａ）に示すように、第１実施形態のマスタスレーブ型フリップフロップ回路は、マスタ部３０と、スレーブ部３１と、２個のインバータＩｎｖ１２およびＩｎｖ１３と、を有する。マスタ部３０は、３個のＮＯＲゲートＮＯＲ１１−ＮＯＲ１３を有する。スレーブ部３１は、３個のＮＡＮＤゲートＮＡＮＤ１１−ＮＡＮＤ１３を有する。ＮＯＲ１１が入力用ＮＯＲゲートに、ＮＯＲ１２がフィードバック用ＮＯＲゲートに、ＮＯＲ１３が合成用ＮＯＲゲートに、それぞれ対応する。ＮＡＮＤ１１が入力用ＮＡＮＤゲートに、ＮＡＮＤ１２がフィードバック用ＮＡＮＤゲートに、ＮＡＮＤ１３が合成用ＮＡＮＤゲートに、それぞれ対応する。
【００３４】
ＮＯＲ１１は、３入力ＮＯＲゲートであり、ＣＫ２、ＣＫ３および入力データＤが、入力端子Ａ０、Ａ１およびＢに入力され、出力ＤＢＭはＮＯＲ１３に供給される。ＮＯＲ１２は、２入力ＮＯＲゲートであり、ＣＫＢおよびＮＯＲ３の出力Ｄ２Ｍが、入力端子ＡおよびＢに入力され、出力ＦＢＭはＮＯＲ１３に供給される。ＮＯＲ１３は、２入力ＮＯＲゲートであり、ＤＢＭおよびＦＢＭが、入力端子ＡおよびＢに入力され、出力Ｄ２Ｍは、Ｉｎｖ１１に供給されると共に、ＮＯＲ１２に供給される。Ｉｎｖ１１は、Ｄ２Ｍを反転してＱＭＢとしてスレーブ部３１に供給する。
【００３５】
ＮＡＮＤ１１は、３入力ＮＡＮＤゲートであり、ＣＫ２、ＣＫ３およびＩｎｖ１１からのＱＭＢが、入力端子Ａ０、Ａ１およびＢに入力され、出力ＤＢＳはＮＡＮＤ１３に供給される。ＮＡＮＤ１２は、２入力ＮＡＮＤゲートであり、ＣＫＢおよびＮＡＮＤ１３の出力Ｄ２Ｓが、入力端子ＡおよびＢに入力され、出力ＦＢＳはＮＡＮＤ１３に供給される。ＮＡＮＤ１３は、２入力ＮＡＮＤゲートであり、ＤＢＳおよびＦＢＳが、入力端子ＡおよびＢに入力され、出力Ｄ２Ｓは、Ｉｎｖ１２に供給されると共に、ＮＡＮＤ１２に供給される。Ｉｎｖ１２は、Ｄ２Ｓを反転して出力データＱを出力する。
【００３６】
第１実施形態のマスタスレーブ型フリップフロップ回路は、図２に示したコンテンションレス・フリップフロップ（ＣＬＦＦ）に類似した構成を有するが、マスタ部３０のＮＯＲ１１およびスレーブ部３１のＮＡＮＤ１１が３入力であることが異なる。したがって、ＮＯＲ１１およびＮＡＮＤ１１を除く回路要素は、図２のＣＬＦＦと同じ一般的なゲートであり、説明は省略する。
【００３７】
図６の（Ａ）は、マスタ部３０のＮＯＲ１１の回路構成を示す図であり、図６の（Ｂ）は、スレーブ部３１のＮＡＮＤ１１の回路構成を示す図である。
【００３８】
ＮＯＲ１１は、電源端子ＶＤＤと出力ノード間に直列に接続されたＰＭＯＳトランジスタＰＴｒ２１およびＰＴｒ２２と、出力ノードと電源端子ＶＳＳ間に並列に接続されたＮＭＯＳトランジスタＮＴｒ２１およびＮＴｒ２２と、を有する。ＰＴｒ２１およびＮＴｒ２１のゲートは、入力端子Ｂに接続され、上記のように入力データＤが入力される。ＰＴｒ２２のゲートは、入力端子Ａ０に接続され、上記のようにＣＫ２が入力される。ＮＴｒ２２のゲートは、入力端子Ａ１に接続され、上記のようにＣＫ３が入力される。出力ノードからは、ＤＢＭが出力される。ＰＴｒ２１およびＰＴｒ２２がマスタ部の第１および第２ＰＭＯＳトランジスタに、ＮＴｒ２１およびＮＴｒ２２がマスタ部の第１および第２ＮＭＯＳトランジスタに、対応する。
【００３９】
ＮＡＮＤ１１は、電源端子ＶＤＤと出力ノード間に並列に接続されたＰＭＯＳトランジスタＰＴｒ３１およびＰＴｒ３２と、出力ノードと電源端子ＶＳＳ間に直列に接続されたＮＭＯＳトランジスタＮＴｒ３１およびＮＴｒ３２と、を有する。ＰＴｒ３１とＮＴｒ３１のゲートは、入力端子Ｂに接続され、上記のようにＱＭＢが入力される。ＰＴｒ３２のゲートは、入力端子Ａ１に接続され、上記のようにＣＫ３が入力される。ＮＴｒ３２のゲートは、入力端子Ａ０に接続され、上記のようにＣＫ２が入力される。ＰＴｒ３１およびＰＴｒ３２がスレーブ部の第１および第２ＰＭＯＳトランジスタに、ＮＴｒ３１およびＮＴｒ３２がスレーブ部の第１および第２ＮＭＯＳトランジスタに、対応する。
【００４０】
図５に戻り、第１実施形態のマスタスレーブ型フリップフロップ回路の動作を説明する。
まず、ＣＫの前半では、ＣＫ＝Ｌ（“０”）、ＣＫＢ＝Ｈ（“１”）、ＣＫ２＝Ｌ 、ＣＫ３＝Ｌであり、ＣＫの後半では、ＣＫ＝Ｈ、ＣＫＢ＝Ｌ、ＣＫ２＝Ｈ 、ＣＫ３＝Ｈである。ＣＫ２は、ＣＫＢがＨからＬに変化した後、ＬからＨに変化し、ＣＫＢがＬからＨに変化した後、ＨからＬに変化する。また、ＣＫ３は、ＣＫ２がＨからＬに変化した後、ＨからＬに変化し、ＣＫ２がＬからＨに変化した後、ＬからＨに変化する。
【００４１】
ＣＫの前半において、マスタ部３０では、ＣＫＢ＝Ｈであるため、ＮＯＲ１２の出力ＦＢＭ＝Ｌとなる。ＣＫ２＝ＬおよびＣＫ３＝Ｌであるため、入力データＤは、ＮＯＲ１１を通過して反転してＤＢＭとなる。上記のように、ＦＢＭ＝Ｌであるから、ＤＢＭは、さらにＮＯＲ１３を通過して反転することにより、ＮＯＲ１３の出力Ｄ２Ｍは、入力データＤと同値にセットされる。ＮＯＲ１３の出力は、Ｉｎｖ１１で反転された後、スレーブ部３１のＮＡＮＤ１１に入力されるが、ＣＫ２＝ＬおよびＣＫ３＝Ｌであるため、スレーブ部３１には入力せずに待機した状態になる。ＮＯＲ１３の出力Ｄ２Ｍは、ＮＯＲ１２にフィードバックされるが、ＣＫＢ＝Ｈであるため、ＦＢＭには影響しない。以上のようにして、入力データＤは、マスタ部３０の出力であるＮＯＲ１３の出力Ｄ２Ｍにセットされる。
【００４２】
ＣＫＢ＝Ｌ、ＣＫ２＝Ｈ、ＣＫ３＝Ｈに変化すると、マスタ部３０では、ＣＫＢ＝Ｌなので、ＮＯＲ１２がＮＯＲ１３の出力Ｄ２Ｍを反転してＦＢＭとする。言い換えれば、ＦＢＭは、ＣＫの前半でマスタ部３０にセットした値に変化する。ＣＫ２＝ＨおよびＣＫ３＝Ｈに変化するため、ＮＯＲ１１の出力ＤＢＭ＝Ｌとなり、ＮＯＲ１３は、ＦＢＭ、すなわちセットした値を保持した状態になる。
【００４３】
ＮＯＲ１３の出力は、Ｉｎｖ１１で反転されてＱＭＢとなり、スレーブ部３１のＮＡＮＤ１１に入力される。スレーブ部３１では、ＣＫＢ＝ＬであるためＮＡＮＤ１２の出力ＦＢＳ＝Ｈとなり、ＣＫ２＝ＨおよびＣＫ３＝Ｈであるため、ＱＭＢは、ＮＡＮＤ１１を通過して反転してＤＢＳとして出力される。ＤＢＳは、ＮＡＮＤ３に入力し、さらにＮＡＮＤ１３を通過して反転することにより、ＮＡＮＤ１３の出力は、ＱＭＢにセットされる。ＮＡＮＤ１３の出力Ｄ２Ｓは、Ｉｎｖ１２で反転された後、フリップフロップ（ＦＦ）の出力Ｑとなる。
【００４４】
再びＣＫ＝Ｌ、ＣＫＢ＝Ｈ、ＣＫ２＝Ｌ、ＣＫ３＝Ｌに変化すると、上記の動作を行う。以下、ＣＫが変化するごとに上記の動作を繰り返す。ＣＫ＝Ｌでは、マスタ部３０は入力データをセットし、スレーブ部３１では直前にセットしたデータを保持して出力し、ＣＫ＝Ｈでは、マスタ部３０は直前にセットしたデータを保持して出力し、スレーブ部３１ではマスタ部３０からのデータＱＭＢをセットする。
【００４５】
以上のように、第１実施形態のマスタスレーブ型フリップフロップ回路は、図２の（Ａ）のＣＬＦＦと同様に動作する。以下、第１実施形態のマスタスレーブ型フリップフロップ回路において、図２の（Ａ）のＣＬＦＦで問題となったタイミング制約が、確実に満たされることを説明する。
【００４６】
このタイミング制約では、図５の（Ａ）において、ＣＫＢがＨからＬに変化することにより、ＮＯＲ１２の出力ＦＢＭがＤ２Ｍに対応した値になった後、ＮＯＲ１１の出力ＤＢＭがＬに変化することが求められる。図６の（Ａ）のＮＯＲ１１において、ＣＫ２＝ＬおよびＣＫ３＝Ｌの時には、ＰＴｒ２２がオンであり、ＮＴｒ２２がオフであり、ＤＢＭは、入力端子Ｂに入力される入力データＤを反転した値になる。すなわち、Ｄ＝Ｌであれば、ＰＴｒ２１およびＰＴｒ２２がオンし、ＮＴｒ２１はオフして、ＤＢＭ＝Ｈになる。Ｄ＝Ｈであれば、ＰＴｒ２１およびＰＴｒ２２がオフし、ＮＴｒ２１はオンして、ＤＢＭ＝Ｌになる。
【００４７】
ここで、ＣＫ２がＬからＨに変化すると、ＰＴｒ２２がオフ（遮断）する。Ｄ＝Ｌの時には、ＰＴｒ２１がオンしており、ＮＴｒ２１がオフしているので、ＤＢＭはハイインピーダンス状態になるが、その後ＣＫ３がＬからＨに変化するため、ＮＴｒ２２がオンし、ＤＢＭはＬに変化する。ＣＫ３は、ＣＫ２を遅延したクロックである。そのため、ＣＫＢがＨからＬに変化した後、さらにＣＫ２がＬからＨに変化した後、ＬからＨに変化する信号である。言い換えれば、たとえ製造プロセスのばらつき等があっても、ＣＫＢがＬに変化する前にＨに変化することはないように遅延したクロックである。そのため、ＣＫ３がＨに変化してＮＯＲ１１をリセットしてＤＢＭが０に変化するタイミングは、ＣＫＢがＬに変化してＮＯＲ１２のリセットを解除してＦＢＭがセットしたＤ２Ｍに変化したタイミングの後になる。言い換えれば、タイミング制約を確実に守ることができる。
【００４８】
また、Ｄ＝Ｈの時には、ＰＴｒ２１がオフしており、ＮＴｒ２１がオンしているので、ＣＫ２がＬからＨに変化してＰＴｒ２２がオフしても、ＤＢＭはＬのままであり、その後ＣＫ３がＬからＨに変化してＮＴｒ２２がオンしてもＤＢＭはＬのままである。この場合、Ｄ２ＭはＨであり、ＦＢＭはＬであるため、ＤＢＭがＬのままでもＤ２Ｍが変化、すなわち破壊されることはなく、正常に動作する。
【００４９】
同様に、上記のタイミング制約では、図５の（Ａ）において、ＣＫＢがＬからＨに変化することにより、ＮＡＮＤ１２の出力ＦＢＳがＤ２Ｓに対応した値になった後、ＮＡＮＤ１１の出力ＤＢＳがＨに変化することが求められる。図６の（Ｂ）のＮＡＮＤ１１において、ＣＫ２＝ＨおよびＣＫ３＝Ｈの時には、ＰＴｒ３２がオフであり、ＮＴｒ３２がオンであり、ＤＢＳは、入力端子Ｂに入力される中間データＱＭＢを反転した値になる。すなわち、ＱＭＢ＝Ｌであれば、ＰＴｒ３１がオンし、ＮＴｒ３１はオフして、ＤＢＳ＝Ｈになる。ＱＭＢ＝Ｈであれば、ＰＴｒ３１がオフし、ＮＴｒ３１およびＮＴｒ３２がオンして、ＤＢＳ＝Ｌになる。
【００５０】
ここで、ＣＫ２がＨからＬに変化すると、ＮＴｒ３２がオフする。ＱＭＢ＝Ｈの時には、ＰＴｒ３１がオフしており、ＮＴｒ３１がオンしているので、ＤＢＳはハイインピーダンス状態になるが、その後ＣＫ３がＬからＨに変化するため、ＰＴｒ３２がオンし、ＤＢＳはＨに変化する。ＣＫ３は、ＣＫ２を遅延したクロックである。そのため、ＣＫＢがＨからＬに変化した後、さらにＣＫ２がＬからＨに変化した後、ＨからＬに変化する信号である。言い換えれば、たとえ製造プロセスのばらつき等があっても、ＣＫＢがＨに変化する前にＬに変化することはないように遅延したクロックである。そのため、ＣＫ３がＬに変化してＮＡＮＤ１１をリセットしてＤＢＳがＨに変化するタイミングは、ＣＫＢがＨに変化してＮＡＮＤ１２のリセットを解除してＦＢＳがセットしたＤ２Ｓに変化したタイミングの後になる。言い換えれば、タイミング制約を確実に守ることができる。
【００５１】
また、ＱＭＢ＝Ｌの時には、ＰＴｒ３１がオンしており、ＮＴｒ３１がオフしているので、ＣＫ２がＨからＬに変化してＮＴｒ３２がオフしても、ＤＢＳはＨのままであり、その後ＣＫ３がＨからＬに変化してＰＴｒ３２がオンしてもＤＢＳはＨのままである。この場合、Ｄ２ＳはＬであり、ＦＢＭはＨであるため、ＤＢＳがＨのままでもＤ２Ｓが変化、すなわち破壊されることはなく、正常に動作する。
【００５２】
図７は、第１実施形態のマスタスレーブ型フリップフロップ回路を、６５ｎｍプロセスを用いて製作し、電源電圧０．５Ｖで動作させた場合の各部の動作波形を示すタイムチャートである。図７の（Ａ）は、ＣＫ、ＣＫＢ、ＣＫ２、ＣＫ３および入力データＤの変化を示す。図７の（Ｂ）は、マスタ部３０におけるＤＢＭ、ＦＢＭおよびＱＭＢの変化を示し、タイミング制約が守られるかを確認する図である。
【００５３】
図７の（Ｂ）に示すように、マスタ部３０において、ＦＢＭがＨに変化した後、ＤＢＭが０に変化することが分かる。言い換えれば、上記のタイミング制約が守られる。これはスレーブ部３１でも同様である。
【００５４】
以上説明したように、第１実施形態のマスタスレーブ型フリップフロップ回路は、入力データおよびＣＫ２が入力されるＮＯＲゲート、および中間データおよびＣＫ２が入力されるＮＡＮＤゲートにおいて、以下の操作を行うことにより、タイミング制約を守る。
（１）クロック生成回路において、ＣＫ２を遅延させるクロックバッファを設け、ＣＫ２を更に遅延させた同相のＣＫ３を生成する。
（２）図２の（Ｃ）および（Ｄ）で、抵抗として動作する常時オントランジスタＮＴｒ３およびＰＴｒ３を設けない。
（３）入力データおよびＣＫ２が入力されるＮＯＲゲートで、ＤＢＭをリセットするＣＫ２がゲートに印加されるＮＭＯＳトランジスタで、ＣＫ３をゲートに印加する。
（４）同様に、中間データおよびＣＫ２が入力されるＮＡＮＤゲートで、ＤＢＳをリセットするＣＫ２がゲートに印加されるＰＭＯＳトランジスタで、ＣＫ３をゲートに印加する。
【００５５】
第１実施形態のマスタスレーブ型フリップフロップ回路では、入力データが入力されるＮＯＲゲート、および中間データが入力されるＮＡＮＤゲートにおいて、ＣＫ２、およびＣＫ２をさらに遅延した同相のクロックＣＫ３を使用している。そのため、ＣＫ２およびＣＫ３の変化エッジにおいて、以下のような問題が発生する可能性がある。
【００５６】
第１の問題は、マスタ部３０のＮＯＲ１１において、ＣＫ２がＨからＬになってからＣＫ３がＨからＬになるまでの間、入力データＤがＬである場合、ＰＴｒ２１、ＰＴｒ２２およびＮＴｒ２２の経路で非常に短時間ではあるが貫通電流が流れることである。また、スレーブ部３１のＮＡＮＤ１１においても、ＣＫ２がＬからＨになってからＣＫ３がＬからＨになるまでの間、ＱＭＢがＨである場合、ＰＴｒ３２、ＮＴｒ３２およびＮＴｒ３１の経路で非常に短時間ではあるが貫通電流が流れる。
【００５７】
第２の問題は、マスタ部３０のＮＯＲ１１において、ＣＫ２がＬからＨになってからＣＫ３がＬからＨになるまでの間、入力データＤがＬからＨに変化すると、ＤによりＤＢＭがＬにリセットされる可能性があることである。また、スレーブ部３１のＮＡＮＤ１１においても、ＣＫ２がＨからＬになってからＣＫ３がＨからＬになるまでの間、ＱＭＢがＨからＬに変化すると、ＱＭＢによりＤＢＳがＨにリセットされる可能性があることである。
【００５８】
図８は、上記の問題を説明するマスタ部における動作波形を示すタイムチャートである。
図９は、上記の問題を説明するスレーブ部における動作波形を示すタイムチャートである。
【００５９】
図８において、ＸＭは上記の第１の問題が発生する期間であり、ＹＭは上記の第２の問題が発生する期間である。まず、期間ＸＭにおける波形に基づいて第１の問題について説明する。
ＣＫがＨからＬに変化すると、ＣＫＢがＬからＨに、ＣＫ２がＨからＬに、ＣＫ３がＨからＬに、この順で変化する。ＣＫ３は、ＣＫ２を遅延した信号であり、ＣＫ２がＬでＣＫ３がＨである期間ＸＭが存在する。図６の（Ａ）において、入力端子Ｂに印加される入力データＤがＬの時、ＰＴｒ２１はオンであるため、ＣＫ２がＬに、ＣＫ３がＨになると、ＰＴｒ２２およびＮＴｒ２２がオンとなり、ＰＴｒ２１、ＰＴｒ２２およびＮＴｒ２２の経路で貫通電流が流れる。ＣＫ２がＬでＣＫ３がＨである期間ＸＭは、クロックバッファとして機能する２個のインバータ分の遅延量だけ遅延した信号であり、非常に短い期間であるが、貫通電流が流れるのは消費電流を低減する上で望ましくない。
【００６０】
次に、期間ＹＭにおける波形に基づいて第２の問題について説明する。
ＣＫがＬからＨに変化すると、ＣＫＢがＨからＬに、ＣＫ２がＬからＨに、ＣＫ３がＬからＨに、この順で変化する。ＣＫ３は、ＣＫ２を遅延した信号であり、ＣＫ２がＨでＣＫ３がＬである期間ＹＭが存在する。ＣＫＢは、この期間ＹＭ中はＬである。図５の（Ａ）において、ＣＫＢがＬであるため、ＮＯＲ２１はセットされた値であるＤ２Ｍを反転してＦＢＭとして出力する。ゲート遅延の関係で、ＦＢＭは、期間ＹＭ中に、ＬからＤ２Ｍに応じて変化する（Ｄ２Ｍ＝Ｌの場合は変化しない）。そして、図６の（Ａ）において、ＣＫ２がＨに変化することによりＰＴｒ２２がオフとなり、ＣＫ３がＨに変化し、期間ＹＭ後にＮＴｒ２２がオンしてＤＢＭがＬになる。これにより、ＮＯＲ１３は、ＦＢＭを反転して通過させる状態になる。
【００６１】
通常、入力データＤは、ＣＫがＬからＨに変化した後、次にＣＫがＨからＬに変化する前に変化するように入力される。言い換えれば、入力データＤの変化エッジは、ＣＫの立ち上がりエッジと立下りエッジの中間付近に設定される。しかし、タイミングがずれて、入力データＤがＬからＨへの変化エッジが、期間ＹＭの前または期間中に発生した場合を考える。図６の（Ａ）において、入力端子Ｂに印加される入力データＤがＬの時、ＰＴｒ２１はオンであり、ＮＴｒ２１はオフである。期間ＹＭでは、ＣＫ２がＨ、ＣＫ３がＬであるからＰＴｒ２２およびＮＴｒ２２がオフとなり、貫通電流は流れず、ＤＢＭはハイインピーダンス状態になる。ここで、入力データＤがＬからＨに変化すると、ＰＴｒ２１がオフになり、ＮＴｒ２１がオンになるので、ＤＢＭはＬになる。上記のように、図５の（Ａ）において、ＦＢＭは、期間ＹＭ中に、ＬからＤ２Ｍに応じた状態に変化するが、ＤＢＭが、ＦＢＭの変化より先にＬに変化する場合が起こり得る。この場合、ＮＯＲ１３の入力は共にＬであり、Ｄ２ＭはＨに変化し、これがフィードバックされてＦＢＭはセットされた値にかかわらずＬになる。すなわち、入力データＤとしてセットした値がＬであるにもかかわらず、Ｈがセットされるデータ破壊が発生する。
【００６２】
スレーブ部においても、図９の期間ＸＳでは、上記と同様に、短期間ではあるが貫通電流が生じるという第１の問題が発生する。また、図９の期間ＹＳでは、上記と同様に、マスタ部からの中間データＱＭＢが、期間ＹＳの前または期間中に変化すると、データ破壊が発生する場合が起こり得る。スレーブ部における第１および第２の問題の発生メカニズムは、マスタ部と同様であるので、詳しい説明は省略する。
【００６３】
第２実施形態のマスタスレーブ型フリップフロップ回路は、上記の第１の問題の発生を防止する。第２実施形態のマスタスレーブ型フリップフロップ回路は、図５に示した第１実施形態のマスタスレーブ型フリップフロップ回路と類似の全体構成を有し、ＮＯＲ１１およびＮＡＮＤ１１の回路構成のみが異なる。
【００６４】
図１０は、第２実施形態のマスタスレーブ型フリップフロップ回路のマスタ部３０のＮＯＲ１１およびスレーブ部３１のＮＡＮＤ１１の回路構成を示す図であり、（Ａ）がＮＯＲ１１を、（Ｂ）がＮＡＮＤ１１の回路構成を示す。
【００６５】
図６の（Ａ）と比較して明らかなように、第２実施形態のマスタスレーブ型フリップフロップ回路のＮＯＲ１１は、ＤＢＭを出力する出力ノードとＮＴｒ２２の間に、ゲートにＣＫ２が印加されるＮＴｒ２３を追加したことが、第１実施形態と異なる。ＮＴｒ２３が、マスタ部の第３ＮＭＯＳトランジスタに対応する。ＰＴｒ２２とＮＴｒ２３のゲートにはＣＫ２が印加されるため、ＰＴｒ２２とＮＴｒ２３の両方が同時にオンすることはなく、貫通電流は流れない。ＣＫ２がＬからＨに変化した後、ＣＫ３がＬからＨに変化する場合、ＰＴｒ２２がオンからオフに変化し、入力データにかかわらず出力ノード（ＤＢＭ）をＶＤＤから切り離すと共にＮＴｒ２３がオンし、さらにＮＴｒ２２がオンして、出力ノードをＬにする。したがって、出力ノード（ＤＢＭ）がＬになるタイミングは変わらないので、なにも問題は生じない。逆に、ＣＫ２がＨからＬに変化した後、ＣＫ３がＨからＬに変化する場合、ＰＴｒ２２はオフからオンに、ＮＴｒ２２およびＮＴｒ２３はオンからオフに変化するが、ＮＴｒ２３がＮＴｒ２２より先にオフに変化しても動作上の問題は生じない。
【００６６】
図６の（Ｂ）と比較して明らかなように、第２実施形態のマスタスレーブ型フリップフロップ回路のＮＡＮＤ１１は、ＤＢＳを出力する出力ノードとＰＴｒ３２の間に、ゲートにＣＫ２が印加されるＰＴｒ３３を追加したことが、第１実施形態と異なる。動作は、ＮＯＲ１１と同様であるので、説明は省略する。ＰＴｒ３３が、スレーブ部における第３ＰＭＯＳトランジスタに対応する。
【００６７】
以上の通り、第２実施形態のマスタスレーブ型フリップフロップ回路は、第１実施形態のマスタスレーブ型フリップフロップ回路と同様の機能を実現した上で、貫通電流の発生を防止できる。
【００６８】
第３実施形態のマスタスレーブ型フリップフロップ回路は、上記の第２の問題の発生を防止する。第３実施形態のマスタスレーブ型フリップフロップ回路は、図５に示した第１実施形態のマスタスレーブ型フリップフロップ回路と類似の全体構成を有し、ＮＯＲ１１およびＮＡＮＤ１１の回路構成のみが異なる。
【００６９】
図１１は、第３実施形態のマスタスレーブ型フリップフロップ回路のマスタ部３０のＮＯＲ１１およびスレーブ部３１のＮＡＮＤ１１の回路構成を示す図であり、（Ａ）がＮＯＲ１１を、（Ｂ）がＮＡＮＤ１１の回路構成を示す。
【００７０】
図６の（Ａ）と比較して明らかなように、第３実施形態のマスタスレーブ型フリップフロップ回路のＮＯＲ１１は、ＤＢＭを出力する出力ノードとＮＴｒ２１の間に、ゲートにＣＫＢが印加されるＮＴｒ２４を追加したことが、第１実施形態と異なる。ＮＴｒ２４が、マスタ部における第４ＮＭＯＳトランジスタに対応する。ＮＴｒ２４のゲートにはＣＫＢが印加されるため、ＣＫＢがＬの時にはＮＴｒ２４がオフである。したがって、図８の期間ＹＭの前または期間中に入力データＤがＬからＨに変化しても、ＤＢＭがＬに変化することはない。また、入力データＤがＨの時に、ＣＫがＨからＬに変化すると、その後ＣＫＢがＨに変化して、ＤＢＭが入力データＤに応じてＬに変化する。これにより、入力データＤは反転されてＤＢＭになり、さらに反転されてＤ２Ｍにセットされるので、正常に動作する。
【００７１】
図６の（Ｂ）と比較して明らかなように、第３実施形態のマスタスレーブ型フリップフロップ回路のＮＡＮＤ１１は、ＤＢＳを出力する出力ノードとＰＴｒ３１の間に、ゲートにＣＫＢが印加されるＰＴｒ３４を追加したことが、第１実施形態と異なる。動作は、ＮＯＲ１１と同様であるので、説明は省略する。ＰＴｒ３４が、スレーブ部における第４ＰＭＯＳトランジスタに対応する。
【００７２】
以上の通り、第３実施形態のマスタスレーブ型フリップフロップ回路は、第１実施形態のマスタスレーブ型フリップフロップ回路と同様の機能を実現した上で、クロックの変化エッジの付近で入力データが変化して出力がリセットされるという問題を防止できる。
【００７３】
第２実施形態で追加したＮＴｒ２３およびＰＴｒ２３と、第３実施形態で追加したＮＴｒ２４およびＰＴｒ２４の両方を追加してもよい。図１２は、両方を追加した場合のＮＯＲ１１およびＮＡＮＤ１１の回路構成を示す図であり、（Ａ）がＮＯＲ１１を、（Ｂ）がＮＡＮＤ１１の回路構成を示す。第２および第３実施形態をあわせた動作を行うので、説明は省略する。
【００７４】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００７５】
３０    マスタ部
３１    スレーブ部
ＮＯＲ１１    入力用ＮＯＲゲート
ＮＯＲ１２    フィードバック用ＮＯＲゲート
ＮＯＲ１３    合成用ＮＯＲゲート
ＮＡＮＤ１１    入力用ＮＡＮＤゲート
ＮＡＮＤ１２    フィードバック用ＮＡＮＤゲート
ＮＡＮＤ１３    合成用ＮＡＮＤゲート
【図１】
2014060669.tif 000003
【図２】
2014060669.tif 000004
【図３】
2014060669.tif 000005
【図４】
2014060669.tif 000006
【図５】
2014060669.tif 000007
【図６】
2014060669.tif 000008
【図７】
2014060669.tif 000009
【図８】
2014060669.tif 000010
【図９】
2014060669.tif 000011
【図１０】
2014060669.tif 000012
【図１１】
2014060669.tif 000013
【図１２】
2014060669.tif 000014
【手続補正書】
【提出日】平成25年6月11日(2013.6.11)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2014060669.tif 000015