(57)【要約】【課題】電力消費を抑えることができる回路を備えた半導体装置。【解決手段】入出力端子と保持回路とを有する半導体装置であって、入出力端子が使用されているとき、スイッチを制御して、保持回路のインバータループを動作させず、入出力端子が使用されていないとき、スイッチを制御して、保持回路のインバータループを動作させる。保持回路での電力消費をおさえることができる。スイッチにはＯＳトランジスタを適用するとよい。【選択図】図１
2014200077.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子と、
前記入出力端子と電気的に接続された第１の回路とを有し、
前記第１の回路は、第１のインバータと、第２のインバータと、第１のスイッチとを有し、
前記第１のインバータの入力端子は、前記第２のインバータの出力端子と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のインバータの入力端子と電気的に接続され、
前記第１のインバータは、前記第１のスイッチを介して、前記第１のインバータの高電位側電源又は低電位側電源と電気的に接続されている
ことを特徴とする半導体装置。
【請求項２】
入出力端子と、
前記入出力端子と電気的に接続された第１の回路と、前記第１の回路と電気的に接続された第２の回路とを有し、
前記第１の回路は、第１のインバータと、第２のインバータと、第１のスイッチとを有し、
前記第１のインバータの入力端子は、前記第２のインバータの出力端子と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のインバータの入力端子と電気的に接続され、
前記第１のインバータは、前記第１のスイッチを介して、前記第１のインバータの高電位側電源又は低電位側電源と電気的に接続され、
前記第２の回路からの信号に基づき、前記入出力端子は、入力端子として機能する、又は出力端子として機能することができ、
前記第２の回路からの信号に基づき、前記第１のスイッチはオフのとなることができ、
前記第２の回路からの信号に基づき、前記入出力端子は、不使用となることができ、
前記第２の回路からの信号に基づき、前記第１のスイッチはオンとなることができ、
前記第１のスイッチがオンのとき、前記第１の回路は、前記入出力端子の電位を保持することができることを特徴とする半導体装置。
【請求項３】
入出力端子と、
前記入出力端子と電気的に接続された第１の回路と、前記第１の回路と電気的に接続された第２の回路とを有し、
前記第１の回路は、第１のインバータと、第２のインバータと、第１のスイッチと、第２のスイッチと、第３のスイッチとを有し、
前記第１のインバータの入力端子は、前記第２のインバータの出力端子と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のインバータの入力端子と電気的に接続され、
前記第１のインバータは、前記第１のスイッチ及び前記第２のスイッチを介して、前記第１のインバータの高電位側電源又は低電位側電源と電気的に接続され、
前記入出力端子は、前記第３のスイッチを介して、抵抗と電気的に接続され、
前記第２の回路からの信号に基づき、前記入出力端子は、入力端子として機能する、又は出力端子として機能することができ、
前記第２の回路からの信号に基づき、前記第１のスイッチはオフのとなることができ、
前記第２の回路からの信号に基づき、前記入出力端子は、不使用となることができ、
前記第２の回路からの信号に基づき、前記第１のスイッチはオンとなることができ、
前記第１のスイッチがオンのとき、前記第１の回路は、前記入出力端子の電位を保持することができ、
前記第３のスイッチがオンのとき、前記入出力端子は、前記抵抗の電位となることができることを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、前記第１のスイッチは、チャネルが酸化物半導体層で形成されるトランジスタを有することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、前記第１のインバータ及び前記第２のインバータは、チャネルがシリコンを含む半導体層で形成されるトランジスタを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。また本発明は、半導体装置の作製方法に関する。
【背景技術】
【０００２】
バスを最終電位状態のままキープさせるために、バスキーパ回路が設けられている。バスキーパ回路は、インバータを使用しラッチ構成となっている。このようなバスキーパ回路では貫通電流が生じるため、当該貫通電流を流さないようにする回路が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３６２３４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のバスキーパ回路では、出力バッファが出力モードとなったときには無効化されることが記載されている。具体的には、出力バッファが出力モードになると、バスキーパ回路のインバータループを構成している複数のトランジスタをオフとして、無効化している。
【０００５】
しかしながら、バスキーパ回路を無効化するために、オフとなるトランジスタは、一つのパッドに対して複数設けられているため、これらを制御するための電力が必要となる。また、複数のトランジスタを追加したことで面積が増加してしまう。
【０００６】
そこで本発明は、新たな回路を備えた半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一形態は、図１（Ａ）に示すように、入出力端子１０２と電気的に接続された第１の回路１０１を有する。第１の回路１０１は、複数のインバータを有し、複数のインバータのうち第１のインバータ及び第２のインバータでインバータループ１０９を構成する。インバータループとは、第１及び第２のインバータとが環状に電気的に接続されたものであり、第１のインバータの出力端子が、第２のインバータの入力端子と電気的に接続され、第１のインバータの入力端子が、第２のインバータの出力端子と電気的に接続されている。図１（Ａ）に示すインバータループ１０９は、入力端子と出力端子を兼ねた入出力端子１０６を有する。インバータループ１０９の入出力端子１０６は、第１のインバータの入力端子及び出力端子、並びに第２のインバータの入力端子及び出力端子と電気的に接続されている。
【０００８】
また第１の回路１０１は、少なくとも、第１のスイッチ１０３ａを有する。第１のスイッチ１０３ａは、インバータループ１０９と電源１０７との間に電気的に接続されている。すなわち、第１のスイッチ１０３ａは、インバータループ１０９と、電源１０７との電気的な接続を遮断する機能を有する。なお、電源１０７には、高電位側電源（ＶＤＤ）又は低電位側電源（ＶＳＳ，ＧＮＤの場合もある）がある。
【０００９】
第１のスイッチ１０３ａは、制御端子の信号に基づきオンオフが制御される。第１のスイッチ１０３ａがオンのときは、インバータループ１０９で電力が消費されるが、第１のスイッチ１０３ａがオフのときは、インバータループ１０９は電力が供給されないため、貫通電流を流さず、電力が消費されない状態をとることができる。
【００１０】
入出力端子１０２は、第１の回路１０１が有するインバータループ１０９の入出力端子１０６と電気的に接続されるが、第１のスイッチ１０３ａがオフとなることで、当該インバータループ１０９は電力が供給されないため、貫通電流を流さず、第１の回路１０１での電力消費を削減することができる。
【００１１】
第１のスイッチ１０３ａをオフとするときは、少なくとも、入出力端子１０２を介して、中央演算処理部１０５の各機能回路へ信号が入力されるときである。また第１のスイッチ１０３ａをオフとするときは、少なくとも、入出力端子１０２を介して、中央演算処理部１０５の各機能回路から信号が出力されるときである。これらの状態では、入出力端子１０２の電位は、入力される信号又は出力される信号に基づく一定値となっているため、インバータループ１０９によって入出力端子１０２の電位を保持する必要がない。そのため、中央演算処理部１０５への信号の入力、又は信号の出力のときは、第１の回路１０１によって、入出力端子１０２の電位を保持する必要がない期間であり、第１のスイッチ１０３ａをオフとすることで、第１の回路１０１での電力消費を低減することができる。
【００１２】
このような第１のスイッチ１０３ａは、上記効果を得られることができれば、どの電流経路に設けてもよい。
【００１３】
このような動作を可能とする第１のスイッチ１０３ａは、酸化物半導体層をチャネルとして有するトランジスタ（ＯＳトランジスタ）を用いることができる。図１（Ｂ）にはＯＳトランジスタ１０３ｂを適用した図を示す。ＯＳトランジスタ１０３ｂのゲートは、第１の配線１０８と電気的に接続され、第１の配線からトランジスタのオン又はオフを制御する信号が供給される。第１の配線を制御線と呼ぶことができる。
【００１４】
ＯＳトランジスタ１０３ｂのオンオフを制御することで、入出力端子１０２とインバータループ１０９等との電気的な接続を制御することができる。すなわち、ＯＳトランジスタをオフとすれば、インバータループ１０９への電力供給を遮断することができるため、電力消費を抑えることができる。その結果、常時電力が供給されていた従来と比較して、低消費電力化を図ることができる。また、特許文献１に示された構成よりも制御するトランジスタ数を減らすことができるため、電力消費の削減と、面積削減を実現できる。
【００１５】
さらに、ＯＳトランジスタを適用すると、当該ＯＳトランジスタがオフのときに流れる電流（オフ電流）が、チャネルがシリコンとなるトランジスタ（Ｓｉトランジスタ）がオフのときに流れるオフ電流と比較して、非常に小さいため、ＯＳトランジスタは低消費電力化に貢献することができる。
【００１６】
第１のスイッチ１０３ａのオンオフ制御について図２を用いて説明する。図２では、図１（Ａ）の第１のスイッチ１０３ａを用いて説明するが、図１（Ｂ）のＯＳトランジスタ１０３ｂを用いた場合も、同様な説明ができる。
【００１７】
図２は、複数の入出力端子（１０２＿１、１０２＿２）について示し、一方の入出力端子１０２＿１は活性化している。活性化しているとは、少なくとも、入出力端子１０２＿１を介して、中央演算処理部１０５のいずれかの回路へデータが入力された状態（Ｉｎｐｕｔ  ｄａｔａ）、又は入出力端子１０２＿１を介して、中央演算処理部１０５のいずれかの回路からデータが出力された状態（Ｏｕｔｐｕｔ  ｄａｔａ）を指す。
【００１８】
データが入出力されているとき、当該データに基づく電位が入出力端子１０２＿１に供給されているため、入出力端子１０２＿１の電位を第１の回路１０１＿１で保持する必要がない。そのため、第１のスイッチ１０３ａ＿１はオフとなる。このとき、インバータループ１０９＿１は電力が供給されないため、貫通電流を流さず、第１の回路１０１＿１での電力消費を削減することができる。
【００１９】
一方、他方の入出力端子１０２＿２は不活性化している。不活性化しているとは、少なくとも、入出力端子１０２＿２を介して、上記Ｉｎｐｕｔ  ｄａｔａとして信号が入力されない、又は上記Ｏｕｔｐｕｔ  ｄａｔａとして信号が出力されない状態を指す。
【００２０】
上記のとおりデータが入出力されていないとき、インバータループ１０９＿２は、入出力端子１０２＿２の最終状態の電位を保持する必要があるため、第１のスイッチ１０３ａ＿２はオンとなる。すると、入出力端子１０２＿２の電位が、インバータループ１０９＿２へ供給され、インバータループ１０９＿２が動作し、入出力端子１０２＿２の最終状態の電位を保持することができる。
【００２１】
なお、ここでは、入出力端子１０２と電気的に接続された第１の回路１０１が、中央演算処理部１０５と接続されている例を示したが、入出力端子１０２と電気的に接続される回路は中央演算処理部１０５に限定されるものではない。本発明は、回路や端子が電気的に接続されたノードにおいて、少なくともそのノードの電位を保持したい場合、かつ保持しなくともよい場合がある場合に適用することができ、電力消費を低減させることができる。
【００２２】
入出力端子１０２は、Ｅｌｅｃｔｏｒｏ  Ｓｔａｔｉｃ  Ｄａｍａｇｅ（ＥＳＤ、静電ダメージ）から保護されるために、保護回路と電気的に接続されていてもよい。保護回路は、抵抗、ダイオードなどを有する。
【００２３】
このようにして、入出力端子が活性化しているときは、入出力端子と第１の回路との電気的な接続を遮断し、入出力端子が不活性化しているときは、入出力端子と第１の回路とを電気的に接続する。従来は、入出力端子の使用不使用にかかわらず、インバータループへ電力が供給され続けていた。しかしながら、本発明の一形態においては、少なくとも、入出力端子が使用されているときは、第１の回路は電力を消費しないため、半導体装置の低消費電力化を実現することができる。また、特許文献１に示された構成よりも制御するトランジスタ数を減らすことができるため、電力消費の削減と、面積削減を実現できる。
【００２４】
さらに、上記第１のスイッチ１０３ａに、ＯＳトランジスタを適用すると、当該ＯＳトランジスタがオフのときに流れる電流（オフ電流）が、Ｓｉトランジスタがオフのときに流れるオフ電流と比較して、非常に小さいため、ＯＳトランジスタは低消費電力化に貢献することができる。
【００２５】
第１のスイッチ１０３ａ以外のトランジスタには、Ｓｉトランジスタを適用することができる。Ｓｉトランジスタは、ＯＳトランジスタより移動度が高いため、第１のスイッチ１０３ａ以外をＳｉトランジスタとすることで、半導体装置の高速動作が可能となる。
【００２６】
また上記第１の回路は、入出力端子の電位、つまり、第１の回路に電気的に接続された配線の電位を保持する機能を有するため、保持回路と呼ぶことができる。保持回路は、高入力インピーダンス、低出力インピーダンスであることが望まれる。従来のように、入出力端子の使用不使用にかかわらず、全ての入出力端子と電気的に接続された保持回路に電源が供給されていたため、入出力端子が入力端子として使用するとき、インピーダンスが低くなってしまった。しかしながら、上記したように、第１のスイッチにＯＳトランジスタを用いることで、オフ電流が極めて小さいため、保持回路の高入力インピーダンス、低出力インピーダンスを維持することができる。
【発明の効果】
【００２７】
このような新たな回路構成により、従来と比べて、半導体装置の電力消費を低減させることができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一態様の半導体装置を示す図である。
【図２】本発明の一態様の半導体装置を示す図である。
【図３】本発明の一態様の半導体装置を示す図である。
【図４】本発明の一態様の半導体装置を示す図である。
【図５】本発明の一態様の半導体装置を示す図である。
【図６】本発明の一態様の半導体装置を示す図である。
【図７】本発明の一態様の半導体装置を示す図である。
【図８】本発明の一態様の半導体装置を示す図である。
【図９】本発明の一態様の半導体装置を示す図である。
【図１０】本発明の一態様の半導体装置を示す図である。
【図１１】本発明の一態様の半導体装置を示す図である。
【図１２】本発明の一態様の半導体装置を示す図である。
【図１３】本発明の一態様の半導体装置を示す図である。
【図１４】本発明の一態様の半導体装置を示す図である。
【図１５】本発明の一態様の電子機器を示す図である。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３０】
（実施の形態１）
図３に本発明の一形態を示す。入出力端子１３０と、入出力端子１３０と電気的に接続された保持回路１２０とを有する。保持回路１２０において、入出力端子１３０との接続端子を端子Ａとする。これら以外に、スリーステートバッファ１１０、バッファ回路１４０、及び選択回路１５０を有する。入出力端子１３０は、スリーステートバッファ１１０の出力端子と電気的に接続され、バッファ回路１４０の入力端子とも電気的に接続される。保持回路１２０は、選択回路１５０と電気的に接続される。保持回路１２０において、選択回路１５０との接続端子を端子Ｂとする。選択回路１５０はＮＯＲを有することができる。図３で示した回路全体を、入出力回路と呼ぶことができる。
【００３１】
選択回路１５０は、保持回路１２０での電力消費を停止させるための信号を供給する機能を有する。入出力端子１３０の状態を制御するため、選択回路１５０へ供給される信号は、スリーステートバッファ１１０の制御信号としても使用される。
【００３２】
たとえば、選択回路１５０には制御信号１（ｉｎ１）が端子１６０から入力され、かつ制御信号２（ｉｎ２）が端子１７０から入力される。制御信号２（ｉｎ２）は、スリーステートバッファ１１０の制御信号としても入力される。
【００３３】
制御信号１及び制御信号２のＨｉ（１）、Ｌｏ（０）の組み合わせに基づく、選択回路１５０の真理値表を（表１）に示す。（表１）からわかるように、保持回路を含む入出力回路は、禁則を除いた３つの状態をとることができる。（表１）において、「ｉｎ１」は端子１６０から選択回路１５０へ入力される制御信号１、「ｉｎ２」は端子１７０から選択回路１５０へ入力される制御信号２、「ｏｕｔ１」は選択回路１５０から出力される信号である。選択回路１５０から出力された信号は、保持回路１２０の端子Ｂへ入力される。制御信号２は、スリーステートバッファ１１０の制御信号としても使用される。
【００３４】
【表１】
2014200077.tif 000003
【００３５】
入出力端子１３０が入力端子として機能するか、出力端子として機能するか、不使用かといった切り替えは、上記（表１）で示すように、制御信号１及び制御信号２に基づいて行うことができる。
【００３６】
入出力端子１３０が不使用で、保持回路１２０を使用する場合を説明する。このとき、制御信号１（ｉｎ１）、制御信号２（ｉｎ２）がともに「０」となり、ｏｕｔ１が「１」となる。保持回路１２０の端子Ｂには信号「１」が入力される。端子Ｂと電気的に接続されたスイッチには、信号「１」に基づきオンとなるスイッチを用いる。
【００３７】
またスリーステートバッファ１１０の制御信号として、「０」が入力されるため、スリーステートバッファ１１０の出力はハイインピーダンスとなり、入出力端子１３０とは切り離される。入出力端子１３０は、バッファ回路１４０と電気的に接続されるが、バッファ回路１４０に電気的に接続された回路、又はプログラムによって、信号が入力されないようにする。このようにして、入出力端子１３０を使用しない状態とすることができる。
【００３８】
このような入出力端子１３０は、端子Ａと電気的に接続されている。そのため、端子Ａを介して、保持回路１２０のインバータループへ、入出力端子１３０の電位が供給されており、かつ上記したように、端子Ｂと電気的に接続されたスイッチはオンとなっているため、保持回路１２０のインバータループによって、入出力端子１３０の電位を保持することができる。
【００３９】
このように、入出力端子１３０が不使用な状態であるとき、保持回路１２０のインバータループへ、入出力端子１３０の最終状態の電位が供給されて、電位が一定に保たれる。（表１）に示すとおり、保持回路１２０は使用された状態となる。
【００４０】
（表１）の次段に示す、制御信号１（ｉｎ１）が「０」、制御信号２（ｉｎ２）が「１」の場合は、入出力回路が選択されていないのにもかかわらず、出力になってしまうので禁則とする。禁則とすることは、プログラムによって予め決定される。
【００４１】
（表１）の次段に示す、入出力端子１３０が入力端子として機能する場合を説明する。このとき、制御信号１（ｉｎ１）が「１」、制御信号２（ｉｎ２）が「０」となり、ｏｕｔ１は「０」となる。保持回路１２０の端子Ｂには信号「０」が入力される。端子Ｂと電気的に接続されたスイッチには、信号「０」に基づきオフとなるスイッチを用いる。またスリーステートバッファ１１０の制御信号として、「０」が入力されるため、スリーステートバッファ１１０の出力はハイインピーダンスとなり、入出力端子１３０とは切り離される。すると、入出力端子１３０は、バッファ回路１４０と電気的に接続されるため、バッファ回路１４０に電気的に接続された他の回路、又はプログラムによって、信号を入力することができる。このようにして、入出力端子１３０が入力端子として機能することができる。このとき、入出力端子１３０の電位は、入力信号の電位となっているため、保持回路１２０で入出力端子１３０の電位を保持する必要がなく、保持回路１２０は不使用となる。入出力端子１３０が入力端子として機能する場合、保持回路１２０のインバータループは電力が供給されないため、貫通電流を流さず、電力消費を削減することができる。
【００４２】
（表１）の次段に示す、入出力端子１３０が出力端子として機能する場合を説明する。このとき、制御信号１（ｉｎ１）、制御信号２（ｉｎ２）がともに「１」となり、ｏｕｔ１は「０」となる。保持回路１２０の端子Ｂには信号「０」が入力される。端子Ｂと電気的に接続されたスイッチは、信号「０」に基づきオフとなるスイッチを用いる。またスリーステートバッファ１１０の制御信号として、「１」が入力されるため、スリーステートバッファ１１０の出力と、入出力端子１３０とが電気的に接続され、バッファ回路１４０に電気的に接続された他の回路、又はプログラムによって、入出力端子１３０側への信号が供給されないようにすることができ、入出力端子１３０が出力端子として機能することができる。このとき、入出力端子１３０の電位は、出力信号の電位となっているため、保持回路１２０で入出力端子１３０の電位を保持する必要がなく、保持回路１２０は不使用となる。入出力端子１３０が出力端子として機能する場合、保持回路１２０のインバータループは電力が供給されないため、貫通電流を流さず、電力消費を削減することができる。
【００４３】
このように、入出力端子１３０の状態に応じて、保持回路１２０を不使用とすることができ、無駄な電力消費を低減することができる。
【００４４】
なお、ここでは、選択回路１５０がＮＯＲを有する例を示したが、選択回路１５０はＮＯＲに限定されるものではない。（表１）に示すように、制御信号１及び制御信号２に基づいて、各状態を選択することができる回路であれば、どのような回路であってもよい。
【００４５】
また、入出力端子１３０は、保護回路が電気的に接続されていてもよい。保護回路は、抵抗、ダイオードなどを有する。
【００４６】
上記動作を可能とする保持回路１２０をいくつか例示する。図４に示す保持回路１２０は、端子Ｂと電気的に接続されたスイッチをＯＳトランジスタとしている。ＯＳトランジスタ１１３がｎ型を示すとき、端子Ｂに信号「１」が入力されるとオンとなることができ、信号「０」が入力されるとオフとなることができる。なお、端子Ｂは、選択回路１５０と電気的に接続されるものである。
【００４７】
第１のインバータ１００ａは、ｐ型のトランジスタ１１０ａと、ｎ型のトランジスタ１１１ａとを有する。第２のインバータ１００ｂは、ｐ型のトランジスタ１１０ｂと、ｎ型のトランジスタ１１１ｂとを有する。第１のインバータ１００ａの入力端子は、第２のインバータ１００ｂの出力端子と電気的に接続され、第１のインバータ１００ａの出力端子は、第２のインバータ１００ｂの入力端子と電気的に接続され、第１及び第２のインバータは環状に電気的に接続された、いわゆるインバータループを構成している。インバータループの入出力端子は、端子Ａと電気的に接続され、端子Ａは、入出力端子１３０と電気的に接続することができる。
【００４８】
インバータループの低電位側電源をＶＳＳとし、インバータループの高電位側電源をＶＤＤとする。図４では、ＯＳトランジスタ１１３は、インバータループと、ＶＤＤとの間に電気的に接続されている。
【００４９】
ＯＳトランジスタ１１３がオフとなれば、保持回路１２０のインバータループは電力が供給されないため、動作しない。そのため、図３で例示したとおり、選択回路１５０からの信号を利用して、ＯＳトランジスタ１１３のオンオフを制御することで、入出力端子１３０の状態に応じて、保持回路１２０での電力消費を削減することができる。
【００５０】
図５には、図４とは異なる保持回路１２０を示す。図４と異なる点は、ＯＳトランジスタ１１３がＶＳＳ（ＧＮＤのこともある）と、インバータループとの間に電気的に接続されていることである。
【００５１】
その他の構成は、図４と同様であり、ＯＳトランジスタ１１３がオフとなれば、保持回路１２０のインバータループは電力が供給されないため、動作しない。そのため、図３で例示したとおり、選択回路１５０からの信号を利用して、ＯＳトランジスタ１１３のオンオフを制御することで、入出力端子１３０の状態に応じて、保持回路１２０での電力消費を削減することができる。
【００５２】
図４、図５では、ＯＳトランジスタ１１３がＶＳＳやＶＤＤといった電源と直列に電気的に接続していることから、当該電源との電気的な接続を制御し、電力の供給を停止することができるので、低消費電力化が可能となる。
【００５３】
このように、本発明の半導体装置は、常時電力が供給されていた従来のデバイスと比較して、低消費電力化を図ることができる。また、特許文献１に示されたインバータループの構成よりも制御するトランジスタ数を減らすことができるため、電力消費の削減と、面積削減を実現できる。さらに、ＯＳトランジスタを適用すると、当該ＯＳトランジスタがオフのときに流れる電流（オフ電流）が、Ｓｉトランジスタがオフのときに流れるオフ電流と比較して、非常に小さいため、ＯＳトランジスタは低消費電力化に貢献することがきる。
【００５４】
（実施の形態２）
図６に本発明の別の実施の形態を示す。入出力端子１３０と、入出力端子１３０と電気的に接続された保持回路１２１とを有する。保持回路１２１において、入出力端子１３０との接続端子を端子Ａとする。これら以外に、スリーステートバッファ１１０、バッファ回路１４０、及び選択回路１５１を有する。入出力端子１３０は、スリーステートバッファ１１０の出力端子と電気的に接続され、バッファ回路１４０の入力端子とも電気的に接続される。保持回路１２１は、選択回路１５１と電気的に接続される。保持回路１２１において、選択回路１５１との接続端子を端子Ｂ、端子Ｃ、端子Ｄとする。選択回路１５１は、ＮＯＲ、ＮＡＮＤ、インバータを有することができる。図６で示した回路全体を、入出力回路と呼ぶことができる。
【００５５】
選択回路１５１は、保持回路１２１での電力消費を停止させるための信号を供給する機能を有する。入出力端子１３０の状態を制御するため、選択回路１５１へ供給される信号は、スリーステートバッファ１１０の制御信号としても使用される。
【００５６】
たとえば、端子１６０から制御信号１（ｉｎ１）がＮＯＲへ入力され、かつ端子１７０から制御信号２（ｉｎ２）がＮＯＲへ入力される。制御信号２（ｉｎ２）は、スリーステートバッファ１１０の制御信号としても入力される。ＮＯＲの出力（ｏｕｔ１）は、保持回路１２１の端子Ｄへ入力される。またＮＯＲの出力（ｏｕｔ１）は、ＮＡＮＤへも入力される。端子１８０からの制御信号３（ｉｎ３）は、ＮＡＮＤへ入力される。ＮＡＮＤの出力（ｏｕｔ２）は、保持回路１２１の端子Ｂへ入力される。またＮＡＮＤの出力（ｏｕｔ２）は、インバータへ入力される。インバータによって反転された信号（ｏｕｔ２ｂ）は、保持回路１２１の端子Ｃへ入力される。
【００５７】
制御信号１（ｉｎ１）、制御信号２（ｉｎ２）、制御信号３（ｉｎ３）のＨｉ（１）、Ｌｏ（０）の組み合わせに基づく、選択回路１５１の真理値表を（表２）に示す。（表２）からわかるように、保持回路を含む入出力回路は、禁則を除いた４つの状態をとることができる。（表２）において、「ｉｎ１」は端子１６０から選択回路１５１へ入力される制御信号１、「ｉｎ２」は端子１７０から選択回路１５１へ入力される制御信号２、「ｉｎ３」は端子１８０から選択回路１５１へ入力される制御信号３である。具体的には、制御信号１、２は、選択回路１５１のＮＯＲに入力され、制御信号３はＮＡＮＤに入力される。「ｏｕｔ１」は、ＮＯＲから出力される信号であり、「ｏｕｔ２」は、ＮＡＮＤから出力される信号であり、「ｏｕｔ２」がインバータによって反転された信号が「ｏｕｔ２ｂ」である。選択回路１５１から出力された信号「ｏｕｔ１」は、保持回路１２１の端子Ｄへ入力され、信号「ｏｕｔ２」は端子Ｂへ入力され、「ｏｕｔ２ｂ」は端子Ｃへ入力される。なお、制御信号２は、スリーステートバッファ１１０の制御信号としても使用される。
【００５８】
【表２】
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【００５９】
入出力端子１３０が入力端子として機能するか、出力端子として機能するか、不使用かといった切り替えは、上記（表２）で示すように、制御信号１、制御信号２、及び制御信号３に基づいて行うことができる。
【００６０】
入出力端子１３０が不使用で、保持回路１２１を使用する場合を説明する。このとき、制御信号１（ｉｎ１）、制御信号２（ｉｎ２）、制御信号３（ｉｎ３）が全て「０」となり、ｏｕｔ１は「１」、ｏｕｔ２は「１」、ｏｕｔ２ｂは「０」となる。保持回路１２１の端子Ｄには信号「１」が入力され、端子Ｂには「１」が入力され、端子Ｃには「０」が入力される。端子Ｂ、端子Ｄと電気的に接続されたスイッチには、信号「１」に基づきオンとなるスイッチを用い、端子Ｃと電気的に接続されたスイッチには、信号「０」に基づきオフとなるスイッチを用いる。
【００６１】
またスリーステートバッファ１１０の制御信号として、「０」が入力されるため、スリーステートバッファ１１０の出力はハイインピーダンスとなり、入出力端子１３０とは切り離される。入出力端子１３０は、バッファ回路１４０と電気的に接続されるが、バッファ回路１４０に電気的に接続されて別の回路、又はプログラムによって、信号が入力されないようにする。このようにして、入出力端子１３０を使用しない状態とする。
【００６２】
このような入出力端子１３０は、端子Ａと電気的に接続されている。そのため、端子Ａを介して、保持回路１２１のインバータループへ、入出力端子１３０の電位が供給されており、かつ上記したように、端子Ｂ、端子Ｄと電気的に接続されたスイッチはオンとなっているため、保持回路１２１のインバータループによって、入出力端子１３０の電位を保持することができる。
【００６３】
このように、入出力端子１３０は不使用な状態であるとき、保持回路１２１のインバータループへ、入出力端子１３０の最終状態の電位が供給されて、電位が一定に保たれる。（表２）に示すとおり、保持回路１２１は使用された状態となる。
【００６４】
（表２）の次段に示す、入出力端子１３０は不使用な状態であり、保持回路１２１のインバータループは電力が供給されずに、動作しない状態であっても、ｏｕｔ２ｂの信号に基づいて、入出力端子１３０の電位を一定に保つ場合を説明する。このとき、制御信号１（ｉｎ１）、制御信号２（ｉｎ２）がともに「０」、制御信号３（ｉｎ３）が「１」の場合、ｏｕｔ１は「１」となり、ｏｕｔ２は「０」となり、ｏｕｔ２ｂは「１」となる。上記した状態とは、制御信号３（ｉｎ３）が「１」の点で異なり、その結果、ｏｕｔ２が「１」、ｏｕｔ２ｂ「０」となっている。すると、端子Ｂと電気的に接続されたスイッチは、オフとなり、端子Ｃと電気的に接続されたスイッチはオンとなる。端子Ｂと電気的に接続されたスイッチがオフのため、端子Ｂと電気的に接続されているインバータループは信号が供給されない。よって、インバータループは電力が供給されないため、貫通電流を流さず、電力消費を削減することができる。
【００６５】
端子Ｃには、素子（たとえば抵抗）が電気的に接続されており、端子Ｄに電気的に接続されたスイッチはオンとなっているため、入出力端子１３０の電位を素子（たとえば抵抗）の電位として保つことができる。抵抗によって、入出力端子１３０の電位をＶＳＳ又はＶＤＤとすることができる。前者をプルダウン抵抗と呼び、後者をプルアップ抵抗と呼ぶことができる。
【００６６】
なおスリーステートバッファ１１０の制御信号は、上記した状態と同様に、「０」が入力されるため、入出力端子１３０を使用しない状態とすることができる。
【００６７】
（表２）の次段、又は次々段に示す、制御信号１（ｉｎ１）が「０」、制御信号２（ｉｎ２）が「１」、制御信号３（ｉｎ３）が「０」又は「１」の場合、この入出力回路が選択されていないのにもかかわらず、出力になってしまうので禁則とする。
【００６８】
（表２）の次段、又は次々段に示す、入出力端子１３０が入力端子として機能する場合を説明する。このとき、制御信号１（ｉｎ１）が１、制御信号２（ｉｎ２）が０の場合は、制御信号３（ｉｎ３）によらず、ｏｕｔ１は「０」となり、ｏｕｔ２は「１」となり、ｏｕｔ２ｂは「０」となる。保持回路１２１の端子Ｄと電気的に接続されたスイッチはオフとなり、端子Ｂと電気的に接続されたスイッチはオンとなり、端子Ｃと電気的に接続されたスイッチはオフとなる。またスリーステートバッファ１１０の制御信号として、「０」が入力されるため、スリーステートバッファ１１０の出力はハイインピーダンスとなり、入出力端子１３０とは切り離される。すると、入出力端子１３０は、バッファ回路１４０と電気的に接続されるため、バッファ回路１４０に電気的に接続されて他の回路、又はプログラムによって、信号を入力することができる。このようにして、入出力端子１３０が入力端子として機能することができる。
【００６９】
このとき、入出力端子１３０の電位は、入力信号の電位となっているため、保持回路１２１で入出力端子１３０の電位を保持する必要がなく、保持回路１２１は不使用となる。
【００７０】
この期間、保持回路１２１を不使用とするには、少なくとも、端子Ｄと電気的に接続されたスイッチをオフとすればよい。当該スイッチを介して入出力端子１３０と電気的に接続されているインバータループは電力が供給されないため、貫通電流を流さず、電力消費を削減することができる。よって、保持回路１２１での電力消費を削減することができる。
【００７１】
また端子Ｃと電気的に接続されたスイッチも、（表２）の真理値表に従って、オフとなるため、当該スイッチを介して入出力端子１３０と電気的に接続された素子（たとえば抵抗）とも切断される。
【００７２】
このように、入出力端子１３０は入力端子として機能させることができる。
【００７３】
（表２）の次段、又は次々段に示す、入出力端子１３０は出力端子として機能する場合を説明する。このとき、制御信号１（ｉｎ１）、制御信号２（ｉｎ２）がともに「１」の場合は、制御信号３（ｉｎ３）によらず、ｏｕｔ１は「０」となり、ｏｕｔ２は「１」となり、ｏｕｔ２ｂは「０」となる。保持回路１２１の端子Ｄと電気的に接続されたスイッチはオフとなり、端子Ｂと電気的に接続されたスイッチはオンとなり、端子Ｃと電気的に接続されたスイッチはオフとなる。またスリーステートバッファ１１０の制御信号として、「１」が入力されるため、スリーステートバッファ１１０の出力と、入出力端子１３０とが電気的に接続され、バッファ回路１４０に電気的に接続された他の回路、又はプログラムによって、入出力端子１３０側への信号が供給されないようにすることができ、入出力端子１３０が出力端子として機能することができる。
【００７４】
このとき、入出力端子１３０の電位は、出力信号の電位となっているため、保持回路１２１で入出力端子１３０の電位を保持する必要がなく、保持回路１２１は不使用となる。
【００７５】
この期間、保持回路１２１を不使用とするには、少なくとも、端子Ｄと電気的に接続されたスイッチをオフとすればよい。当該スイッチを介して入出力端子１３０と電気的に接続されているインバータループは電力が供給されないため、貫通電流を流さず、電力消費を削減することができる。よって、保持回路１２１での電力消費を削減することができる。
【００７６】
また端子Ｃと電気的に接続されたスイッチも、（表２）の真理値表に従って、オフとなるため、当該スイッチを介して入出力端子１３０と電気的に接続された素子（たとえば抵抗）とも切断される。
【００７７】
このように、入出力端子１３０は出力端子として機能させることができる。
【００７８】
以上述べたように、入出力端子１３０の状態に応じて、保持回路１２１を不使用とすることができ、無駄な電力消費を低減することができる。さらには、入出力端子１３０を抵抗と電気的に接続させることもでき、入出力端子１３０の電位を最終状態の電位以外で保持することができる。
【００７９】
なお、ここでは、選択回路１５１がＮＯＲ、ＮＡＮＤ、インバータを有する例を示したが、選択回路１５１はこの構成に限定されるものではない。（表２）に示すように、制御信号１、制御信号２及び制御信号３に基づいて、各状態を選択することができる回路であれば、どのような回路であってもよい。
【００８０】
また、入出力端子１３０は、保護回路が電気的に接続されていてもよい。保護回路は、抵抗、ダイオードなどを有する。
【００８１】
上記動作を可能とする保持回路１２１をいくつか例示する。図７に示す、保持回路１２１は、端子Ｂ，端子Ｃ，端子Ｄに電気的に接続されたスイッチを第１乃至第３のＯＳトランジスタ１７１、１７２、１７３としている。また、第１のインバータ１００ａや第２のインバータ１００ｂの構成は、上記実施の形態を参照することができる。
【００８２】
図７では、第１のＯＳトランジスタ１７１、第２のＯＳトランジスタ１７２が、ＶＤＤとインバータループとの間に電気的に接続している。端子Ａは、第３のＯＳトランジスタ１７３を介して、第１の抵抗１７４と電気的に接続されている。第１の抵抗１７４はプルダウン抵抗を用いることができ、入出力端子１３０が第１の抵抗１７４（プルダウン抵抗）と電気的に接続する状態を選択することができる。その他、図４と共通した構成は、上記実施の形態を参照することができる。
【００８３】
図８では、第１のＯＳトランジスタ１７１、第２のＯＳトランジスタ１７２が、ＶＤＤとインバータループとの間に電気的に接続し、端子Ａが、第３のＯＳトランジスタ１７３を介して、第２の抵抗１７５と電気的に接続されている。第２の抵抗１７５はプルアップ抵抗を用いることができ、入出力端子１３０が第１の抵抗１７５（プルアップ抵抗）と電気的に接続する状態を選択することができる。その他、図４と共通した構成は、上記実施の形態を参照することができる。
【００８４】
図９では、第１のＯＳトランジスタ１７１、第２のＯＳトランジスタ１７２が、ＶＳＳとインバータループとの間に電気的に接続している。端子Ａは、第３のＯＳトランジスタ１７３を介して、第１の抵抗１７４と電気的に接続されている。第１の抵抗１７４はプルダウン抵抗を用いることができ、入出力端子１３０が第１の抵抗１７４（プルダウン抵抗）と電気的に接続する状態を選択することができる。その他、図５と共通した構成は、上記実施の形態を参照することができる。
【００８５】
図１０では、ＶＳＳとインバータループとの間に、第１のＯＳトランジスタ１７１、第２のＯＳトランジスタ１７２を電気的に接続し、端子Ａが、第３のＯＳトランジスタ１７３を介して、第２の抵抗１７５と電気的に接続されている。第２の抵抗１７５はプルアップ抵抗を用いることができ、入出力端子１３０が第１の抵抗１７５（プルアップ抵抗）と電気的に接続する状態を選択することができる。その他、図５と共通した構成は、上記実施の形態を参照することができる。
【００８６】
図７乃至図１０では、第１及び第２のＯＳトランジスタ１７１、１７２がＶＳＳやＶＤＤといった電源と直列に電気的に接続していることから、当該電源との電気的な接続を制御し、電力の供給を停止することができるので、低消費電力化が可能となる。
【００８７】
このように、本発明の一形態の半導体装置は、常時電力が供給されていた従来と比較して、低消費電力化を図ることができる。また、ＯＳトランジスタを適用すると、当該ＯＳトランジスタがオフのときに流れる電流（オフ電流）が、シリコントランジスタがオフのときに流れるオフ電流と比較して、非常に小さいため、ＯＳトランジスタは低消費電力化に貢献することができる。さらに、本実施の形態では、上記実施の形態と比べて、プルダウン抵抗やプルアップ抵抗の選択を可能としている。
【００８８】
（実施の形態３）
図１１に、本発明の一態様に係る保持回路の、断面構造の一例を示す。そして、図１１では、酸化物半導体膜にチャネル形成領域を有するトランジスタ２１が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ２２上に形成されている場合を例示している。トランジスタ２１は、少なくとも保持回路１２０の第１のスイッチ、保持回路１２１の第１乃至第３のスイッチに適用することができるＯＳトランジスタである。トランジスタ２２は、少なくとも保持回路１２０、１２１の第１及び第２のインバータに適用することができるＳｉトランジスタである。
【００８９】
なお、トランジスタ２２は、非晶質、微結晶、多結晶又は単結晶の構造を有し、シリコン又はゲルマニウムなどの酸化物半導体以外を活性層に用いることもできる。これをＳｉトランジスタと記す。
【００９０】
トランジスタ２２は、酸化物半導体膜にチャネル形成領域を有していても良い。全てのトランジスタがチャネル形成領域を酸化物半導体で形成している場合、トランジスタ２１はトランジスタ２２上に積層されていなくともよい。トランジスタ２１とトランジスタ２２とは、同一の層に形成することができ、さらに工程数を削減することも可能となる。
【００９１】
薄膜のシリコンを用いてトランジスタ２２を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【００９２】
トランジスタ２２が形成される半導体基板４００は、例えば、ｎ型又はｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。
【００９３】
以上を踏まえて、図１１では、ｎ型の導電性を有する単結晶シリコン基板を用いて、Ｓｉトランジスタを作製する場合を例示する。
【００９４】
図１１に示すように、トランジスタ２２は、素子分離用絶縁膜４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。
【００９５】
具体的に、トランジスタ２２は、半導体基板４００に形成された、ソース領域又はドレイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有する。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物領域４０３の間に形成されるチャネル形成領域と重なる。
【００９６】
トランジスタ２２上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部４１３が形成されている。そして、上記開口部４１３には、不純物領域４０２、不純物領域４０３にそれぞれ接する配線４１０や配線４１１と、ゲート電極４０４に電気的に接続されている配線４１２とが、形成されている。
【００９７】
そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に電気的に接続されており、配線４１１は、絶縁膜４０９上に形成された配線４１６に電気的に接続されており、配線４１２は、絶縁膜４０９上に形成された配線４１７に電気的に接続されている。
【００９８】
配線４１５乃至配線４１７上には、絶縁膜４２０及び絶縁膜４４０が順に積層するように形成されている。絶縁膜４２０のみ、又は絶縁膜４４０のみが形成されていてもよい。絶縁膜４２０及び絶縁膜４４０には開口部が形成されており、上記開口部に、配線４１７に電気的に接続された配線４２１が形成されている。
【００９９】
そして、図１１では、絶縁膜４４０上にトランジスタ２１が形成されている。トランジスタ２１はＯＳトランジスタである。
【０１００】
トランジスタ２１は、絶縁膜４４０上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極又はドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１に電気的に接続されている。
【０１０１】
そして、トランジスタ２１上に、絶縁膜４４１及び絶縁膜４４２が順に積層するように設けられている。絶縁膜４４１のみ、又は絶縁膜４４２のみが設けられていてもよい。絶縁膜４４１及び絶縁膜４４２には開口部が設けられており、上記開口部においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４１上に設けられている。
【０１０２】
なお、図１１において、トランジスタ２１は、ゲート電極４３４を半導体膜４３０の上側又は下側において少なくとも一つ有していればよいが、半導体膜４３０を間に挟んでその上下に存在するゲート電極構造としてもよい。図１２には、第１のゲート電極４０４に加えて、第２のゲート電極４５０を有する構成を示す。トランジスタ２１は、半導体膜４３０の下側に、第２のゲート電極４５０を有し、半導体膜４３０の上側に、第１のゲート電極４０４を有する。
【０１０３】
トランジスタ２１が、半導体膜４３０を間に挟んで第１のゲート電極４３４と、第２のゲート電極４５０とを有している場合、一方のゲート電極には導通状態又は非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位を他から与えることができる。この場合、一対のゲート電極に、同じ高さの電位が与えられていてもよいし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。たとえば、第１のゲート電極４３４に導通状態又は非導通状態を制御する信号を与え、第２のゲート電極４５０にしきい値電圧を制御する信号を与えることができる。
【０１０４】
また、図１１では、トランジスタ２１は、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ２１は、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であってもよい。
【０１０５】
その他、図１２は、図１１と次の点で異なる。図１２では、半導体基板４００上に絶縁膜４０６を形成している。トランジスタ２２は、絶縁膜４０６上の島状の半導体膜４２９を有している。島状の半導体膜４２９は、結晶構造を有していてもよく、単結晶や多結晶構造を有する。島状の半導体膜４２９上に設けられた、ゲート絶縁膜４０５等は図１１と同様である。
【０１０６】
図１３（Ａ）には、図１２のトランジスタ２２の上面図を例示し、図１３（Ｂ）にはトランジスタ２１の上面図を例示する。図１３（Ａ）に示すように、トランジスタ２２は、島状の半導体膜４２９を有し、ゲート電極４０４を有する。図１２では図示しなかったが、ゲート電極４０４は、サイドウォールと呼ばれる絶縁膜４０４ａで覆われていてもよい。配線４１０が形成されるための開口部４１３は、不純物領域４０２に対して複数形成され、配線４１１が形成されるための開口部４１３は、不純物領域４０３に対して複数形成されている。
【０１０７】
島状の半導体膜４２９のチャネル形成領域において、キャリアが流れる方向のチャネル長は、０．３５μｍ以上０．９５μｍ以下となる。チャネル長（Ｌ）と交差するチャネル幅（Ｗ）は、チャネル長の２倍以上１０倍以下となる。チャネル幅方向において、ゲート電極４０４は、島状の半導体膜４２９の端から延在している。延在している領域の長さ（Ｌ１）は、０．３μｍ以上１．０μｍ以下となる。チャネル長方向において、配線４１０とゲート電極４０４とは離れており、配線４１１とゲート電極４０４とは離れており、島状の半導体膜４２９は、一対のＬＤＤ領域を有することができる。たとえば、配線４１０とゲート電極４０４との距離（Ｌ２）は、ゲート電極が延在している領域の長さ（Ｌ１）より短いと好ましい。
【０１０８】
図１３（Ｂ）に示すように、トランジスタ２１は、第２のゲート電極４５０と、半導体膜４３０と、導電膜４３２と、導電膜４３３と、第１のゲート電極４３４とを有する。半導体膜４３０のチャネル形成領域において、キャリアが流れる方向のチャネル長は、０．８μｍ以上１．５μｍ以下となる。チャネル長（Ｌ）と交差するチャネル幅（Ｗ）は、チャネル長の１倍以上３倍以下となる。
【０１０９】
トランジスタ２１と、トランジスタ２２とは、別々に作製することができ、ＯＳトランジスタのチャネル形成領域のチャネル長やチャネル幅は、Ｓｉトランジスタの配置に制限されることがない。そのため、トランジスタ２１のチャネル長は、トランジスタ２２のチャネル長よりも広くすることができる。チャネル長の短いトランジスタ２２は、トランジスタ２１よりも集積度を高めて配置することができる。
【０１１０】
第２のゲート電極４５０は、半導体膜４３０の端を超えて延在した領域を有する。延在した領域の長さをＬ３とする。長さ（Ｌ３）は、０．２μｍ以上１．０μｍ以下となる。同様に、第１のゲート電極４３４も半導体膜４３０の端を超えて延在した領域を有し、その領域の長さはＬ３となる。
【０１１１】
導電膜４３２は、半導体膜４３０の端を超えて延在した領域を有し、導電膜４３３も半導体膜４３０の端を超えて延在した領域を有する。延在した領域の長さをＬ４とする。長さ（Ｌ４）は、０．２μｍ以上１．１μｍ以下となる。長さ（Ｌ４）は、長さ（Ｌ３）よりも短いと好ましい。
【０１１２】
チャネル長方向において、第２のゲート電極４５０は、第１のゲート電極４３４よりも広い領域を有する。第２のゲート電極４５０が第１のゲート電極４３４よりも広い領域の長さをＬ５とする。長さ（Ｌ５）は、０．１μｍ以上、０．５μｍ以下となる。
【０１１３】
半導体膜４３０は、導電膜４３２、導電膜４３３と重なる領域を有する。半導体膜４３０の導電膜４３２又は導電膜４３３と重なる領域の長さをＬ６とする。長さ（Ｌ６）は、０．４μｍ以上１．０μｍ以下となる。
【０１１４】
導電膜４３２は、第１のゲート電極４３４と重なる領域を有し、導電膜４３３も第１のゲート電極４３４と重なる領域を有する。第１のゲート電極４３４と重なる領域の長さをＬ７とする。長さ（Ｌ７）は、０．２μｍ以上０．８μｍ以下となる。
【０１１５】
〈ＯＳトランジスタの半導体膜について〉
電子供与体（ドナー）となる水分又は水素などの不純物が低減され、酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近くすることができる。高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流を著しく小さくすることができ、ＯＳトランジスタの信頼性を高めることができる。
【０１１６】
高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができた実験がある。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入又は容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った実験がある。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さくなることがわかる。
【０１１７】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【０１１８】
半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１１９】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、又は酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、又は酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１２０】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種又は複数種を含んでいてもよい。
【０１２１】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１２２】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１２３】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１２４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１２５】
酸化物半導体膜は、例えば非単結晶を有してもよい。非単結晶は、例えば、ＣＡＡＣ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ）、多結晶、微結晶、非晶質部を有する。非晶質部は、微結晶、ＣＡＡＣよりも欠陥準位密度が高い。また、微結晶は、ＣＡＡＣよりも欠陥準位密度が高い。なお、ＣＡＡＣを有する酸化物半導体を、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。
【０１２６】
酸化物半導体膜は、例えばＣＡＡＣ−ＯＳを有してもよい。ＣＡＡＣ−ＯＳは、例えば、ＸＲＤ測定において、ｃ軸配向していることがわかり、ａ軸又は／及びｂ軸はマクロに揃っていないことがわかる。
【０１２７】
酸化物半導体膜は、例えば微結晶を有してもよい。なお、微結晶を有する酸化物半導体を、微結晶酸化物半導体と呼ぶ。微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満のサイズの微結晶（ナノ結晶ともいう。）を膜中に含む。
【０１２８】
酸化物半導体膜は、例えば非晶質部を有してもよい。なお、非晶質部を有する酸化物半導体を、非晶質酸化物半導体と呼ぶ。非晶質酸化物半導体膜は、例えば、原子配列が無秩序であり、結晶成分を有さない。
【０１２９】
なお、酸化物半導体膜が、ＣＡＡＣ−ＯＳ、微結晶酸化物半導体、非晶質酸化物半導体の混合膜であってもよい。混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、を有する。また、混合膜は、例えば、非晶質酸化物半導体の領域と、微結晶酸化物半導体の領域と、ＣＡＡＣ−ＯＳの領域と、の積層構造を有してもよい。
【０１３０】
なお、酸化物半導体膜は、例えば、単結晶を有してもよい。
【０１３１】
酸化物半導体膜は、複数の結晶部を有し、当該結晶部のｃ軸が被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向に揃っていることが好ましい。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。そのような酸化物半導体膜の一例としては、ＣＡＡＣ−ＯＳ膜がある。
【０１３２】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる結晶部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には明確な粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【０１３３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、例えば、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃い、かつａｂ面に垂直な方向から見て金属原子が三角形状又は六角形状に配列し、ｃ軸に垂直な方向から見て金属原子が層状又は金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸及びｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８０°以上１００°以下、好ましくは８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−１０°以上１０°以下、好ましくは−５°以上５°以下の範囲も含まれることとする。
【０１３４】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部の結晶性が低下することもある。
【０１３５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状又は表面の断面形状）によっては互いに異なる方向を向くことがある。また、結晶部は、成膜したとき、又は成膜後に加熱処理などの結晶化処理を行ったときに形成される。従って、結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトル又は表面の法線ベクトルに平行な方向になるように揃う。
【０１３６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１３７】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状又はペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１３８】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１３９】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１４０】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１４１】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１４２】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０１４３】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３又は３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０１４４】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１４５】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、又はＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、ＰＬＤ又は半導体装置の信頼性を高めることができる。
【０１４６】
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。
【０１４７】
ｎ型化された領域は、ソース領域又はドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現することができる。
【０１４８】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
【０１４９】
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１５０】
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１５１】
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。
【０１５２】
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
【０１５３】
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
【０１５４】
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の金属酸化物膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０１５５】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ以上１×１０−４Ｐａ以下の範囲程度）することが好ましい。又は、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０１５６】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０１５７】
例えば、第１の金属酸化物膜又は第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウム又はハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜又は第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜又は第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。
【０１５８】
具体的に、第２の金属酸化物膜と、第１の金属酸化物膜又は第３の金属酸化物膜とが、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、第１の金属酸化物膜又は第３の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、第２の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、Ｎｄ又はＨｆ等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、第２の金属酸化物膜において、ｙ２がｘ２以上であると、トランジスタに安定した電気的特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２は、ｘ２の３倍未満であると好ましい。
【０１５９】
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０１６０】
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質又は結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。
【０１６１】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、キャリアが主として流れる領域をいう。
【０１６２】
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１６３】
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０１６４】
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。
【０１６５】
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いたＰＬＤ又は半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、ＰＬＤ又は半導体装置のさらなる高速動作を実現する上で、より好ましい。
【０１６６】
上述したとおり、トランジスタ２１と、トランジスタ２２とは、別々に作製することができ、たとえばトランジスタ２２上にトランジスタ２１を積層することができる。そのため、トランジスタ２１のチャネル形成領域のチャネル長やチャネル幅は、トランジスタ２２の配置に制限されることがない。たとえば、ＯＳトランジスタのチャネル長をＳｉトランジスタのチャネル長よりも長くすることができる。またＯＳトランジスタのチャネル形成領域のチャネル幅は、Ｓｉトランジスタのチャネル幅よりも広くすることができる。このようなＯＳトランジスタをスイッチ等として適用することで、ＯＳトランジスタがオフのときに流れるオフ電流を一層少なくすることができる。半導体装置の低消費電力化に貢献することができる。
【０１６７】
また、図１４に、トランジスタ２１の断面構造の、別の一例を示す。図１４（Ａ）に示すトランジスタ２１は、絶縁膜８２０などの上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極８３４と、を有する。
【０１６８】
半導体膜８３０は、単膜の酸化物半導体膜で構成されているとは限らず、積層された複数の酸化物半導体膜で構成されていても良い。図１４（Ａ）では、半導体膜８３０が、３層の積層された酸化物半導体膜で構成されている場合を、例示している。具体的に、図１４（Ａ）に示すトランジスタ２１では、半導体膜８３０として、酸化物半導体膜８３０ａ乃至酸化物半導体膜８３０ｃが、絶縁膜８２０側から順に積層されている。
【０１６９】
そして、酸化物半導体膜８３０ａ及び酸化物半導体膜８３０ｃは、酸化物半導体膜８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体膜８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上又は０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下又は０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１７０】
なお酸化物半導体膜８３０ｃは、図１４（Ｂ）に示すように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
【０１７１】
このように形成されたＳｉトランジスタ及びＯＳトランジスタにより、本発明の半導体装置を得ることができる。
【０１７２】
（実施の形態４）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０１７３】
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０１７４】
図１５（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０１７５】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０１７６】
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０１７７】
図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０１７８】
図１５（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
【符号の説明】
【０１７９】
２１    トランジスタ
２２    トランジスタ
１００ａ    インバータ
１００ｂ    インバータ
１０１    回路
１０１＿１    回路
１０２    入出力端子
１０２＿１    入出力端子
１０２＿２    入出力端子
１０３ａ    スイッチ
１０３ａ＿１    スイッチ
１０３ａ＿２    スイッチ
１０３ｂ    ＯＳトランジスタ
１０５    中央演算処理部
１０６    入出力端子
１０７    電源
１０８    配線
１０９    インバータループ
１０９＿１    インバータループ
１０９＿２    インバータループ
１１０    スリーステートバッファ
１１０ａ    トランジスタ
１１０ｂ    トランジスタ
１１１ａ    トランジスタ
１１１ｂ    トランジスタ
１１３    ＯＳトランジスタ
１２０    保持回路
１２１    保持回路
１３０    入出力端子
１４０    バッファ回路
１５０    選択回路
１５１    選択回路
１６０    端子
１７０    端子
１７１    ＯＳトランジスタ
１７２    ＯＳトランジスタ
１７３    ＯＳトランジスタ
１７４    抵抗
１７５    抵抗
１８０    端子
４００    半導体基板
４０１    素子分離用絶縁膜
４０２    不純物領域
４０３    不純物領域
４０４    ゲート電極
４０４ａ    絶縁膜
４０５    ゲート絶縁膜
４０６    絶縁膜
４０９    絶縁膜
４１０    配線
４１１    配線
４１２    配線
４１３    開口部
４１５    配線
４１６    配線
４１７    配線
４２０    絶縁膜
４２１    配線
４２９    半導体膜
４３０    半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
４４０    絶縁膜
４４１    絶縁膜
４４２    絶縁膜
４４３    導電膜
４５０    ゲート電極
８２０    絶縁膜
８３０    半導体膜
８３０ａ    酸化物半導体膜
８３０ｂ    酸化物半導体膜
８３０ｃ    酸化物半導体膜
８３１    ゲート絶縁膜
８３２    導電膜
８３３    導電膜
８３４    ゲート電極
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロフォン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2014200077.tif 000005
【図２】
2014200077.tif 000006
【図３】
2014200077.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014200077.tif 000014
【図１１】
2014200077.tif 000015
【図１２】
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【図１３】
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【図１４】
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【図１５】
2014200077.tif 000019