(57)【要約】【課題】酸化物半導体を用いたトランジスタであって、信頼性の高いトランジスタを提供する。【解決手段】酸化物半導体層を含むトランジスタにおいて、非晶質構造を有する第１の酸化物半導体層上に結晶構造を有する第２の酸化物半導体層を積層し、第２の酸化物半導体層上に第３の酸化物半導体層を少なくとも含む多層構造のトランジスタを提供する。結晶構造を有する第２の酸化物半導体層としては、インジウム亜鉛酸化物層を設け、トランジスタの主なキャリアパスとする。また、第１の酸化物半導体層及び第３の酸化物半導体層は、酸化物半導体積層に接する絶縁層との界面に形成される界面準位の影響が、トランジスタのキャリアパスへと及ぶことを抑制するためのバリア層、及び／又は、該絶縁層の構成元素が、第２の酸化物半導体層へ混入することを抑制するためのバリア層として機能する。【選択図】図１
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【特許請求の範囲】
【請求項１】
酸化物半導体積層と、
前記酸化物半導体積層と重畳するゲート電極層と、
前記酸化物半導体積層と前記ゲート電極層との間のゲート絶縁層と、
前記酸化物半導体積層と電気的に接続するソース電極層及びドレイン電極層と、を有し、
前記酸化物半導体積層は、少なくとも、非晶質構造を有する第１の酸化物半導体層と、前記第１の酸化物半導体層上の結晶構造を有する第２の酸化物半導体層と、前記第２の酸化物半導体層上の第３の酸化物半導体層と、を含み、
前記第１の酸化物半導体層及び前記第３の酸化物半導体層として、ＩｎＭＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０、Ｍは、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選択された一又は複数の金属元素）で表記される層をそれぞれ含み、
前記第２の酸化物半導体層として、インジウム亜鉛酸化物層を含む半導体装置。
【請求項２】
酸化物半導体積層と、
前記酸化物半導体積層と重畳するゲート電極層と、
前記酸化物半導体積層と前記ゲート電極層との間のゲート絶縁層と、
前記酸化物半導体積層と電気的に接続するソース電極層及びドレイン電極層と、を有し、
前記酸化物半導体積層は、少なくとも非晶質構造を有する第１の酸化物半導体層と、前記第１の酸化物半導体層上の結晶構造を有する第２の酸化物半導体層と、前記第２の酸化物半導体層上の非晶質構造を有する第３の酸化物半導体層と、を含み、
前記第１の酸化物半導体層及び前記第３の酸化物半導体層として、ＩｎＭＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０、Ｍは、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選択された一又は複数の金属元素）で表記される層をそれぞれ含み、
前記第２の酸化物半導体層として、インジウム亜鉛酸化物層を含む半導体装置。
【請求項３】
酸化物半導体積層と、
前記酸化物半導体積層と重畳するゲート電極層と、
前記酸化物半導体積層と前記ゲート電極層との間のゲート絶縁層と、
前記酸化物半導体積層と電気的に接続するソース電極層及びドレイン電極層と、を有し、
前記酸化物半導体積層は、少なくとも非晶質構造を有する第１の酸化物半導体層と、前記第１の酸化物半導体層上の結晶構造を有する第２の酸化物半導体層と、前記第２の酸化物半導体層上の結晶構造を有する第３の酸化物半導体層と、を含み、
前記第１の酸化物半導体層及び前記第３の酸化物半導体層として、ＩｎＭＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０、Ｍは、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選択された一又は複数の金属元素）で表記される層をそれぞれ含み、
前記第２の酸化物半導体層として、インジウム亜鉛酸化物層を含む半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１の酸化物半導体層又は前記第３の酸化物半導体層に含まれるシリコンの濃度は、３×１０１８／ｃｍ３以下である半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１の酸化物半導体層又は前記第３の酸化物半導体層に含まれる炭素の濃度は、３×１０１８／ｃｍ３以下である半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウェハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
【０００４】
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
【０００５】
また、チャネル形成領域に酸化物半導体膜を用いてトランジスタなどを作製する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛（ＺｎＯ）を用いるトランジスタや、ＩｎＧａＯ３（ＺｎＯ）ｍを用いるトランジスタが挙げられる。
【０００６】
また、非特許文献１には、酸化物半導体を積層させた構造を含むトランジスタが開示されている。しかしながら、非特許文献１の構成は、チャネルとして機能する酸化物半導体が酸化シリコン膜と接するため、酸化シリコン膜の構成元素であるシリコンがチャネルに不純物として混入してしまう恐れがある。チャネルに混入した不純物は、トランジスタの電気特性を低下させる要因となる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ａｒｏｋｉａ  Ｎａｔｈａｎ  ｅｔ  ａｌ．，  ”Ａｍｏｒｐｈｏｕｓ  Ｏｘｉｄｅ  ＴＦＴｓ：Ｐｒｏｇｒｅｓｓ  ａｎｄ  Ｉｓｓｕｅｓ”，  ＳＩＤ  ２０１２  Ｄｉｇｅｓｔ  ｐ．１−４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置を提供することを課題の一とする。
【課題を解決するための手段】
【０００９】
酸化物半導体を用いたトランジスタは、酸化物半導体層と、該酸化物半導体層に接する絶縁層との界面状態により電気特性が左右される。例えば、酸化物半導体層と、該酸化物半導体層に接する絶縁層との界面にトラップ準位（界面準位ともよぶ）が存在すると、トランジスタの電気特性（例えば、しきい値電圧、サブスレッショルド係数（Ｓ値）又は、電界効果移動度）の変動の原因となる。
【００１０】
また、製造過程で酸素欠損を多く含む酸化物半導体層を用いたトランジスタは、長期信頼性が低い。従って、できるだけ酸素欠損が少ない酸化物半導体層を用いたトランジスタを製造することが求められる。また、成膜時または成膜後にプラズマに露呈することによる酸化物半導体層へのダメージを低減することも求められる。
【００１１】
そこで、本発明の一態様では、酸化物半導体層を含むトランジスタにおいて、非晶質構造を有する第１の酸化物半導体層上に結晶構造を有する第２の酸化物半導体層を積層し、第２の酸化物半導体層上に第３の酸化物半導体層を少なくとも含む多層構造のトランジスタを作製する。
【００１２】
結晶構造を有する第２の酸化物半導体層としては、インジウム亜鉛酸化物層を設ける。結晶構造を有する第２の酸化物半導体層は、トランジスタの主なキャリアパスとなる。
【００１３】
また、結晶構造を有する第２の酸化物半導体層の上層又は下層に設けられる第１の酸化物半導体層及び第３の酸化物半導体層は、多層構造の酸化物半導体層（以下、酸化物半導体積層とも表記する）に接する絶縁層と、酸化物半導体積層との界面に形成される界面準位の影響が、トランジスタのキャリアパスである第２の酸化物半導体層へと及ぶことを抑制するためのバリア層、及び／又は、該絶縁層の構成元素が、第２の酸化物半導体層へ混入することを抑制するためのバリア層として機能する。
【００１４】
第１の酸化物半導体層及び第３の酸化物半導体層としては、ＩｎＭＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０）で表記される層を含む。Ｍとしてトランジスタの電気特性を安定化するためのスタビライザー（例えば、ガリウム、ハフニウムなど）を含有する。なお、第１の酸化物半導体層と第３の酸化物半導体層とは、同一の構成元素及び同一の原子比を有する層としてもよいし、それぞれが異なる層としてもよい。
【００１５】
本発明の一態様は、酸化物半導体積層と、酸化物半導体積層と重畳するゲート電極層と、酸化物半導体積層とゲート電極層との間のゲート絶縁層と、酸化物半導体積層と電気的に接続するソース電極層及びドレイン電極層と、を有し、酸化物半導体積層は、少なくとも、非晶質構造を有する第１の酸化物半導体層と、第１の酸化物半導体層上の結晶構造を有する第２の酸化物半導体層と、第２の酸化物半導体層上の第３の酸化物半導体層と、を含み、第１の酸化物半導体層及び第３の酸化物半導体層として、ＩｎＭＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０）で表記される層を含み、第２の酸化物半導体層として、インジウム亜鉛酸化物層を含む半導体装置である。
【００１６】
また、本発明の一態様は、酸化物半導体積層と、酸化物半導体積層と重畳するゲート電極層と、酸化物半導体積層とゲート電極層との間のゲート絶縁層と、酸化物半導体積層と電気的に接続するソース電極層及びドレイン電極層と、を有し、酸化物半導体積層は、少なくとも非晶質構造を有する第１の酸化物半導体層と、第１の酸化物半導体層上の結晶構造を有する第２の酸化物半導体層と、第２の酸化物半導体層上の非晶質構造を有する第３の酸化物半導体層と、を含み、第１の酸化物半導体層及び第３の酸化物半導体層として、ＩｎＭＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０）で表記される層をそれぞれ含み、第２の酸化物半導体層として、インジウム亜鉛酸化物層を含む半導体装置である。
【００１７】
また、本発明の一態様は、酸化物半導体積層と、酸化物半導体積層と重畳するゲート電極層と、酸化物半導体積層とゲート電極層との間のゲート絶縁層と、酸化物半導体積層と電気的に接続するソース電極層及びドレイン電極層と、を有し、酸化物半導体積層は、少なくとも非晶質構造を有する第１の酸化物半導体層と、第１の酸化物半導体層上の結晶構造を有する第２の酸化物半導体層と、第２の酸化物半導体層上の結晶構造を有する第３の酸化物半導体層と、を含み、第１の酸化物半導体層及び第３の酸化物半導体層として、ＩｎＭＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０）で表記される層をそれぞれ含み、第２の酸化物半導体層として、インジウム亜鉛酸化物層を含む半導体装置である。
【００１８】
上記の半導体装置において、第１の酸化物半導体層又は第３の酸化物半導体層に含まれるシリコンの濃度は、３×１０１８／ｃｍ３以下であることが好ましい。
【００１９】
また、上記の半導体装置において、第１の酸化物半導体層又は第３の酸化物半導体層に含まれる炭素の濃度は、３×１０１８／ｃｍ３以下であることが好ましい。
【発明の効果】
【００２０】
本発明の一態様により、酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置を得ることができる。
【００２１】
なお、本発明の一態様に係る半導体装置は、酸化物半導体を用いたトランジスタ、若しくは該トランジスタを含んで構成される回路を含む。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路、液晶表示パネルに代表される電気光学装置や発光素子を有する発光表示装置を部品として搭載した電子機器も半導体装置に含まれる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置に含まれる積層構造及びそのエネルギーバンド図の一例を示す図。
【図２】半導体装置の一例を示す平面図及び断面図。
【図３】半導体装置の作製工程の一例を示す図。
【図４】半導体装置の一例を示す断面図。
【図５】半導体装置の一例を示す断面図。
【図６】本発明の一態様の半導体装置の回路図。
【図７】本発明の一態様の半導体装置の回路図及び概念図。
【図８】本発明の一態様の半導体装置のブロック図。
【図９】本発明の一態様の半導体装置のブロック図。
【図１０】本発明の一態様の半導体装置のブロック図。
【図１１】本発明の一態様の半導体装置を適用することができる電子機器。
【図１２】スパッタリングターゲットの作製工程の一例を示すフロー図。
【図１３】半導体装置の作製に適用可能な製造装置を示す図。
【発明を実施するための形態】
【００２３】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお、以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２５】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２６】
なお、本明細書等において、第１、第２等として付される序数詞は、便宜上用いるものであり、その工程順又は積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【００２７】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２８】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００２９】
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置に含有される積層構造について、図１を用いて説明する。
【００３０】
図１（Ａ）に積層構造の一例の概念図を示す。
【００３１】
半導体装置に含まれる積層構造は、絶縁層１０４と、絶縁層１１２との間に、酸化物半導体積層１０８を有して構成される。また、酸化物半導体積層１０８は、非晶質構造を有する第１の酸化物半導体層１０８ａ、結晶構造を有する第２の酸化物半導体層１０８ｂ、及び第３の酸化物半導体層１０８ｃを少なくとも含む。
【００３２】
本実施の形態では、酸化物半導体積層１０８の下層の絶縁層１０４として、絶縁層１０４ａ及び絶縁層１０４ｂの積層構造を含む。また、酸化物半導体積層１０８の上層の絶縁層１１２として、絶縁層１１２ａ及び絶縁層１１２ｂの積層構造を含む。但し、本発明の一態様はこれに限られない。
【００３３】
結晶構造を有する第２の酸化物半導体層１０８ｂとしては、インジウム亜鉛酸化物層を設ける。
【００３４】
第２の酸化物半導体層１０８ｂの下層の第１の酸化物半導体層１０８ａとしては、非晶質構造を有し、ＩｎＭＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０）で表記される層を含む。Ｍとしてトランジスタの電気特性を安定化するためのスタビライザーを含有し、具体的には、Ｇａ、Ｍｇ、Ｈｆ、Ａｌ、Ｓｎ、Ｚｒ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選択された一又は複数の金属元素を含む。
【００３５】
第２の酸化物半導体層１０８ｂの上層の第３の酸化物半導体層１０８ｃとしては、第１の酸化物半導体層１０８ａと同様に、ＩｎＭＸＺｎＹＯＺ（Ｘ≧１、Ｙ＞１、Ｚ＞０）で表記される層を含む。なお、第３の酸化物半導体層１０８ｃは、非晶質構造を有していてもよいし、結晶構造を有していてもよい。
【００３６】
第１の酸化物半導体層１０８ａと、第３の酸化物半導体層１０８ｃとは、異なる構成元素を含む層としてもよいし、同じ構成元素を同一の原子数比で、又は異なる原子数比で含む層としてもよい。
【００３７】
第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃには、結晶構造を有するインジウム亜鉛酸化物層である第２の酸化物半導体層１０８ｂとの間に、真空準位からエネルギーギャップを差し引いた値である伝導帯（コンダクションバンド）が井戸型構造（ウェル構造とも呼ぶ）を構成するように適宜材料を選択する。
【００３８】
井戸型構造の一例を図１（Ｂ）に示す。図１（Ｂ）は、図１（Ａ）に示す積層構造のＹ１−Ｙ２間におけるエネルギーバンド図である。
【００３９】
酸化物半導体積層１０８において、図１（Ｂ）に示す様な伝導帯下端のエネルギー差が存在すると、キャリアが第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃを移動せずに、第２の酸化物半導体層１０８ｂを流れる。すなわち、キャリアが、酸化物半導体積層１０８の下方または上方に配置される絶縁層１０４及び絶縁層１１２から離間された領域を流れる構造（いわゆる埋め込みチャネル）とすることができる。
【００４０】
ここで、結晶構造を有する第２の酸化物半導体層１０８ｂの上層又は下層に設けられる第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃは、酸化物半導体積層１０８に接する絶縁層１０４、１１２と、酸化物半導体積層１０８との界面に形成されるトラップ準位の影響が、トランジスタのキャリアの主な経路（キャリアパス）となる第２の酸化物半導体層１０８ｂへと及ぶことを抑制するためのバリア層として機能することができる。
【００４１】
例えば、酸化物半導体層に含まれる酸素欠損は、酸化物半導体のエネルギーギャップ内の深いエネルギー位置に存在する局在準位として顕在化する。このような局在準位にキャリアがトラップされることで、トランジスタの信頼性が低下するため、酸化物半導体層に含まれる酸素欠損を低減することが必要となる。酸素欠損の低減は、酸化物半導体層への酸素導入工程や、酸化物半導体層に接する絶縁層からの酸素の拡散により行われる。
【００４２】
しかしながら、酸化物半導体層と接する絶縁層が、シリコン等の酸化物半導体層を構成する元素と異なる元素で構成される場合、酸化物半導体層と絶縁層との界面において、酸素欠損が形成されやすくなる。酸化物半導体層が、絶縁層と接することによって生じる酸素欠損は、上述の処理によって低減することは困難である。
【００４３】
酸化物半導体積層１０８において、キャリアパスとなる第２の酸化物半導体層１０８ｂはインジウム亜鉛酸化物層であり、第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃはそれぞれインジウム及び亜鉛を構成元素として含有する酸化物半導体層である。このため、第２の酸化物半導体層１０８ｂの第１の酸化物半導体層１０８ａ側界面と第３の酸化物半導体層１０８ｃ側界面における酸素欠損の量は低減されている。これにより、絶縁層と接する第１の酸化物半導体層１０８ａ又は第３の酸化物半導体層１０８ｃが酸素欠損を有していたとしても、第２の酸化物半導体層１０８ｂにおける該酸素欠損に起因する局在準位の影響を小さくすることができる。
【００４４】
例えば、キャリアパスとなる第２の酸化物半導体層１０８ｂは、一定電流測定法（ＣＰＭ：Ｃｏｎｓｔａｎｔ  Ｐｈｏｔｏｃｕｒｒｅｎｔ  Ｍｅｔｈｏｄ）により測定された局在準位による吸収係数を３×１０−３／ｃｍ以下（状態密度に換算すると３×１０１３／ｃｍ３以下）とすることができる。
【００４５】
また、第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃは、酸化物半導体積層１０８に接する絶縁層１０４、１１２の構成元素が、第２の酸化物半導体層１０８ｂへ混入して、不純物による準位が形成されることを抑制するためのバリア層としても機能する。
【００４６】
例えば、酸化物半導体積層１０８に接する絶縁層１０４、１１２として、シリコンを含む絶縁層を用いる場合、絶縁層１０４、１１２中のシリコン、又は絶縁層中に混入されうる炭素が、第１の酸化物半導体層１０８ａ又は第３の酸化物半導体層１０８ｃの中へ界面から数ｎｍ程度まで混入することがある。シリコン、炭素等の不純物が酸化物半導体層中に入ると不純物準位を形成し、不純物準位がドナーとなり電子を生成することでｎ型化することがある。
【００４７】
しかしながら、第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃの膜厚が、数ｎｍよりも厚ければ、混入したシリコン、炭素等の不純物が第２の酸化物半導体層１０８ｂにまで到達しないため、不純物準位の影響は低減される。
【００４８】
ここで、各酸化物半導体層に含まれるシリコン又は炭素の濃度は３×１０１８／ｃｍ３以下、好ましくは３×１０１７／ｃｍ３以下とする。特に第２の酸化物半導体層１０８ｂに第１４族元素であるシリコン又は炭素が多く混入しないように、第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃで、キャリアパスとなる第２の酸化物半導体層１０８ｂを挟む、または囲む構成とすることが好ましい。すなわち、第２の酸化物半導体層１０８ｂに含まれるシリコン及び炭素の濃度は、第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃに含まれるシリコン及び炭素の濃度よりも低いことが好ましい。
【００４９】
なお、酸化物半導体層中の不純物濃度は二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定することができる。
【００５０】
なお、酸化物半導体積層１０８の界面における酸素欠損を低減できるように、酸化物半導体積層１０８と接する絶縁層１０４ｂ、１１２ａとしては酸化物絶縁層を設けることが好ましい。例えば、絶縁層１０４ｂ、１１２ａとして、酸化シリコン膜、酸化窒化シリコン膜を設けることは好適である。但し、第２の酸化物半導体層１０８ｂにおける酸素欠損がトランジスタ特性に影響がない程度に低減されている場合には、酸化物絶縁層を設けなくともよい。
【００５１】
また、水素や水分が不純物として酸化物半導体層に含まれてしまうとドナーを作りｎ型化するため、酸化物半導体積層１０８の上方または下方に水素や水分が外部から侵入することを防止する保護膜（窒化物絶縁膜など）を設けることは、井戸型構造を実現する上で有用である。例えば、絶縁層１０４ａ、１１２ｂとして窒化シリコン膜を設けることが好ましい。
【００５２】
また、多層構造を構成する各酸化物半導体層は、少なくともインジウム（Ｉｎ）を含み、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することのできるスパッタリングターゲットを用いて成膜する。スパッタリングターゲットにインジウムを含ませることで導電性が高まるため、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することを容易なものとする。
【００５３】
第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃを構成する材料は、ＩｎＧａＸＺｎＹＯＺ（Ｘ＝３以上６以下、Ｙ＝１以上１０以下、Ｚ＞０）で表記できる材料を用いることが好ましい。但し、含ませるＧａの割合が多いと成膜時に粉が発生する恐れがあり、ＡＣスパッタリング法またはＤＣスパッタリング法で成膜することが困難となるため、Ｘは６以下とすることが好ましい。
【００５４】
なお、第１の酸化物半導体層１０８ａ及び第３の酸化物半導体層１０８ｃは、第２の酸化物半導体層１０８ｂに用いるインジウム亜鉛酸化物よりもインジウムの含有量が少ない材料を用いる。第１、第２、及び第３の酸化物半導体層中のインジウムやガリウムなどの含有量は、飛行時間型二次イオン質量分析法（ＴＯＦ−ＳＩＭＳともいう）や、Ｘ線電子分光法（ＸＰＳともいう）等で比較できる。
【００５５】
本発明の一態様で適用する酸化物半導体積層は、非晶質構造を有する第１の酸化物半導体層１０８ａ上に結晶構造を有する第２の酸化物半導体層１０８ｂを積層するため、結晶構造の異なるヘテロ構造と呼ぶことができる。
【００５６】
また、第２の酸化物半導体層１０８ｂ上に組成の異なる第３の酸化物半導体層１０８ｃとして結晶構造を有する酸化物半導体層を用いる場合、組成の異なるヘテロ構造と呼ぶこともできる。結晶構造を有する第２の酸化物半導体層１０８ｂ上に第３の酸化物半導体層１０８ｃを成膜すると、第３の酸化物半導体層１０８ｃも結晶構造を有する膜になりやすく、その場合には、第２の酸化物半導体層１０８ｂと第３の酸化物半導体層１０８ｃの境界を断面ＴＥＭ観察では判別することが困難となる場合もある。ただし、第３の酸化物半導体層１０８ｃの結晶性は第２の酸化物半導体層１０８ｂよりも低いため、結晶性の程度で境界を判別できると言える。
【００５７】
以下では、酸化物半導体層の構造について説明する。
【００５８】
酸化物半導体層は、単結晶酸化物半導体層と非単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、非晶質酸化物半導体層、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層などをいう。
【００５９】
非晶質酸化物半導体層は、層中における原子配列が不規則であり、結晶成分を有さない酸化物半導体層である。微小領域においても結晶部を有さず、層全体が完全な非晶質構造の酸化物半導体層が典型である。
【００６０】
微結晶酸化物半導体層は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体層は、非晶質酸化物半導体層よりも欠陥準位密度が低いという特徴がある。
【００６１】
ＣＡＡＣ−ＯＳ層は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ層に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ層は、微結晶酸化物半導体層よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ層について詳細な説明を行う。
【００６２】
ＣＡＡＣ−ＯＳ層を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ層は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【００６３】
ＣＡＡＣ−ＯＳ層を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ層の層を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ層の被形成面または上面と平行に配列する。
【００６４】
一方、ＣＡＡＣ−ＯＳ層を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【００６５】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ層の結晶部は配向性を有していることがわかる。
【００６６】
ＣＡＡＣ−ＯＳ層に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ層の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【００６７】
一方、ＣＡＡＣ−ＯＳ層に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体層であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ層の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【００６８】
以上のことから、ＣＡＡＣ−ＯＳ層では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【００６９】
なお、結晶部は、ＣＡＡＣ−ＯＳ層を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ層の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ層の被形成面または上面の法線ベクトルと平行にならないこともある。
【００７０】
また、ＣＡＡＣ−ＯＳ層中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ層の結晶部が、ＣＡＡＣ−ＯＳ層の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ層に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【００７１】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ層のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ層中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ層は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【００７２】
ＣＡＡＣ−ＯＳ層を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【００７３】
なお、各酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層のうち、二種以上を有する積層構造であってもよい。ただし、第１の酸化物半導体層１０８ａは少なくとも非晶質酸化物半導体層を含む、非晶質構造を有する酸化物半導体層とする。また、第２の酸化物半導体層１０８ｂは、少なくとも、微結晶酸化物半導体層、多結晶酸化物半導体層、ＣＡＡＣ−ＯＳ層、又は単結晶酸化物半導体層のいずれかを含む、結晶構造を有する酸化物半導体層とする。
【００７４】
なお、酸化物半導体積層１０８において、少なくとも第２の酸化物半導体層１０８ｂは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層であることが好ましい。本明細書等において、ＣＡＡＣ−ＯＳ層とは、ｃ軸が酸化物半導体層の表面に概略垂直である結晶部を含む酸化物半導体層をいう。
【００７５】
なお、上述の通り、第２の酸化物半導体層上の第３の酸化物半導体層は、結晶構造を有していてもよいし、非晶質構造を有していてもよい。
【００７６】
ただし、第２の酸化物半導体層をＣＡＡＣ−ＯＳ層として、第２の酸化物半導体層上に形成される第３の酸化物半導体層もＣＡＡＣ−ＯＳ層とする場合、第２の酸化物半導体層から第３の酸化物半導体層へ結晶が連続的に形成されることが好ましい。第３の酸化物半導体層が結晶的に第２の酸化物半導体層と連続すると、２層の界面に酸素欠損に起因するＤＯＳ（ｄｅｎｓｉｔｙ  ｏｆ  ｓｔａｔｅ）が生じにくいためである。
【００７７】
または、第３の酸化物半導体層を非晶質構造とする場合、結晶構造を有する場合よりも成膜時の加熱温度が低いため、第３の酸化物半導体層成膜時に第２の酸化物半導体層へ与えるダメージを低減することができる。
【００７８】
また、上記積層構成では、第１、第２、及び第３の酸化物半導体層を用いて一つの井戸型構造を形成する構成例を示したが、特に限定されず、第２の酸化物半導体層を多層として複数の井戸型構造を構成してもよく、その一例を図１（Ｃ）に示す。
【００７９】
図１（Ｃ）では、第１の酸化物半導体層がＳ１、第３の酸化物半導体層がＳ３に相当し、キャリアの主な経路となる第２の酸化物半導体層が、Ｓ２−１乃至Ｓ２−ｎに相当する。
【００８０】
なお、酸化物半導体のイオン化ポテンシャルは紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）等で測定することができる。代表的なＵＰＳの測定装置としてはＶｅｒｓａＰｒｏｂｅ（ＰＨＩ社製）を用いる。また、電子親和力とは、真空準位（Ｅ∞）から伝導帯端（ＥＣ）までのエネルギー差である。また、エネルギーバンドギャップ（Ｅｇ）は、全自動分光エリプソメーターＵＴ−３００を用いて測定することができる。イオン化ポテンシャルの値からエネルギーバンドギャップを差し引くことで伝導帯のエネルギーを算出し、単層または積層のバンド構造を作成することができる。
【００８１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００８２】
（実施の形態２）
本実施の形態では、実施の形態１に示した積層構造を有する半導体装置の一例として、トランジスタを例に説明する。
【００８３】
本発明の一態様に係る半導体装置に設けられるトランジスタの構造は特に限定されず、例えば、トップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを適用することができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造などのマルチゲート構造であってもよい。また、チャネル形成領域の上下にゲート絶縁膜を介して配置された２つのゲート電極層を有する、デュアルゲート構造でもよい。
【００８４】
図２にトップゲート構造のトランジスタ３１０の構成例を示す。図２（Ａ）は、トランジスタ３１０の平面図であり、図２（Ｂ）は、図２（Ａ）中の鎖線Ｘ１−Ｙ１における断面図であり、図２（Ｃ）は、図２（Ａ）中の鎖線Ｖ１−Ｗ１における断面図である。
【００８５】
トランジスタ３１０は、絶縁表面を有する基板４００上に設けられた絶縁層４０４と、絶縁層４０４上に接する酸化物半導体積層４０８と、酸化物半導体積層４０８と電気的に接続するソース電極層４１０ａ及びドレイン電極層４１０ｂと、ゲート絶縁層４１２と、ゲート絶縁層４１２を介して酸化物半導体積層４０８と重畳するゲート電極層４０２とを含む。
【００８６】
本実施の形態において、絶縁層４０４は、絶縁層４０４ａと、絶縁層４０４ａ上に設けられ、酸化物半導体積層４０８と接する絶縁層４０４ｂの積層構造とする。また、ゲート絶縁層４１２は、ソース電極層４１０ａ及びドレイン電極層４１０ｂと接するゲート絶縁層４１２ａと、ゲート絶縁層４１２ａ上のゲート絶縁層４１２ｂの積層構造とする。
【００８７】
また、トランジスタ３１０において酸化物半導体積層４０８は、非晶質構造を有する第１の酸化物半導体層４０８ａと、第１の酸化物半導体層４０８ａ上の結晶構造を有する第２の酸化物半導体層４０８ｂと、第２の酸化物半導体層４０８ｂ上の第３の酸化物半導体層４０８ｃとを含む。
【００８８】
本発明の一態様に係るトランジスタでは、キャリアの主な経路として機能する第２の酸化物半導体層４０８ｂに結晶構造を有するインジウム亜鉛酸化物層を用いる。なお、他の構成元素に対するインジウムの組成が大きいほど、電界効果移動度の高い金属酸化物となるため、インジウム亜鉛酸化物を用いて第２の酸化物半導体層４０８ｂを形成することで、トランジスタ３１０に高い電界効果移動度を付与することができる。また、金属酸化物中に組成として亜鉛を含む場合、形成される酸化物半導体層を比較的容易にＣＡＡＣ−ＯＳ層とすることができるため好ましい。
【００８９】
第１の酸化物半導体層４０８ａ及び第３の酸化物半導体層４０８ｃとしては、第２の酸化物半導体層４０８ｂであるインジウム亜鉛酸化物層の伝導帯下端のエネルギーが、第１の酸化物半導体層４０８ａ及び第３の酸化物半導体層４０８ｃの伝導帯下端のエネルギーよりも低く、伝導帯下端に井戸型のエネルギー差が生じるように、スタビライザーを含有する酸化物半導体層を用いる。
【００９０】
酸化物半導体において、他の金属元素に対するスタビライザーの割合が大きいほど、エネルギーギャップの大きい金属酸化物となる。従って、第１の酸化物半導体層４０８ａ及び第３の酸化物半導体層４０８ｃがスタビライザーを含有することで、スタビライザーを含有しない第２の酸化物半導体層４０８ｂと比較してエネルギーギャップを大きくすることができる。これにより、伝導帯下端のエネルギー差を形成し、第２の酸化物半導体層４０８ｂを埋め込みチャネルとすることが容易となる。
【００９１】
第２の酸化物半導体層４０８ｂを埋め込みチャネルとすることで、キャリアの界面散乱が低減され、高い電界効果移動度を実現することができる。
【００９２】
また、第１の酸化物半導体層４０８ａ及び第３の酸化物半導体層４０８ｃを設けて、チャネルと酸化物半導体積層４０８に接する絶縁層との界面でのキャリアの捕獲を抑制することで、該界面におけるトラップ準位の影響を低減することができ、信頼性の高いトランジスタを得ることができる。
【００９３】
第１の酸化物半導体層４０８ａ及び第３の酸化物半導体層４０８ｃに含まれるスタビライザーとしては、ガリウム、マグネシウム、スズ、ハフニウム、アルミニウム、ジルコニウム、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウムから選択された一又は複数の金属元素を適用することができる。
【００９４】
以下、図３を用いてトランジスタ３１０の作製方法の一例を示す。
【００９５】
まず、絶縁表面を有する基板４００上に、絶縁層４０４ａ及び絶縁層４０４ｂを含む絶縁層４０４を形成する（図３（Ａ）参照）。
【００９６】
絶縁表面を有する基板４００に使用することができる基板に大きな制約はないが、少なくとも後の熱処理に耐えられる程度の耐熱性を有することが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス等のガラス基板、セラミック基板、石英基板、サファイヤ基板などを用いることができる。また、シリコンや炭化シリコン等の単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することができ、これらの基板に半導体素子が設けられたものを基板４００として用いてもよい。
【００９７】
絶縁層４０４ａ及び絶縁層４０４ｂの膜厚は、１ｎｍ以上１００ｎｍ以下とし、スパッタリング法、ＭＢＥ法、ＣＶＤ法、ＰＬＤ法、ＡＬＤ法等を適宜用いて形成する。
【００９８】
絶縁層４０４ａは、窒化シリコン膜を用いることが好ましい。また、絶縁層４０４ｂの材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁層を用いることが好ましい。
【００９９】
絶縁層４０４ｂは、後に形成する酸化物半導体層と接する絶縁層であるため、層中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。
【０１００】
また、絶縁層４０４ｂとしてプラズマＣＶＤ法を用いて膜厚２０ｎｍの酸化シリコン膜を成膜し、酸化シリコン膜の成膜後に酸素欠損を修復するためのマイクロ波プラズマを照射してラジカル酸化処理を行ってもよい。例えば、高密度プラズマ装置を用い、２．４５ＧＨｚの電源を用いて３８００Ｗとし、圧力を１０６．６７Ｐａとし、基板温度を３２５℃とし、アルゴン流量を９００ｓｃｃｍとし、酸素流量を５ｓｃｃｍとする。高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させる。
【０１０１】
また、絶縁層４０４ｂの形成前に、高密度プラズマ装置を用いて亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して行われるプラズマ処理を行ってもよい。
【０１０２】
次いで、絶縁層４０４ｂ上に、酸化物半導体積層４０８を成膜する（図３（Ｂ）参照）。
【０１０３】
酸化物半導体積層４０８は、第１の酸化物半導体層４０８ａ、第２の酸化物半導体層４０８ｂ、第３の酸化物半導体層４０８ｃを形成し、加熱処理を行った後、マスクを用いて選択的にエッチングする。
【０１０４】
第１の酸化物半導体層４０８ａ及び第３の酸化物半導体層４０８ｃとしては、インジウム、亜鉛及びスタビライザーを含有する酸化物半導体層を形成する。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１０５】
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１０６】
また、第２の酸化物半導体層４０８ｂとしては、インジウム亜鉛酸化物層を形成する。
【０１０７】
酸化物半導体層を成膜する際、できる限り膜中に含まれる水素濃度を低減させることが好ましい。
【０１０８】
本実施の形態では、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いて、第１の酸化物半導体層４０８ａを成膜する。
【０１０９】
第１の酸化物半導体層４０８ａの膜厚は、１０ｎｍ以上４０ｎｍ以下、好ましくは２０ｎｍ以上３０ｎｍ以下とする。第１の酸化物半導体層４０８ａの膜厚を大きくすることで、下地膜（シリコンを含む絶縁膜）からのＳｉの拡散を防止することができる。
【０１１０】
また、第２の酸化物半導体層４０８ｂの成膜には、Ｉｎ：Ｚｎ＝２：１の原子数比のターゲットを用いる。第２の酸化物半導体層４０８ｂの膜厚は、５ｎｍ以上１０ｎｍ以下とする。
【０１１１】
また、第３の酸化物半導体層４０８ｃの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の原子数比のターゲットを用いる。第３の酸化物半導体層４０８ｃの膜厚は、１０ｎｍ以上４０ｎｍ以下、好ましくは２０ｎｍ以上３０ｎｍ以下とする。
【０１１２】
第１の酸化物半導体層４０８ａ乃至第３の酸化物半導体層４０８ｃの成膜温度は、４００℃以上５５０℃以下、好ましくは４５０℃以上５００℃以下とする。
【０１１３】
また、加熱処理は、減圧下又は窒素雰囲気下で３００℃以上６００℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３５０℃以上４５０℃以下として酸化物半導体層中の過剰な水素（水や水酸基を含む）を除去（脱水化または脱水素化）する。そして、熱処理終了後の加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下の空気）を導入する。酸素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給する。
【０１１４】
なお、酸化物半導体積層４０８にイオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いて酸素を添加してもよい。酸化物半導体積層４０８への酸素の供給は、酸化物半導体積層の成膜後であれば、そのタイミング及び回数は特に限定されない。
【０１１５】
次いで、第３の酸化物半導体層４０８ｃ上に導電膜を形成し、これを加工してソース電極層４１０ａ及びドレイン電極層４１０ｂ（これと同じ層で形成される配線を含む）を形成する（図３（Ｃ）参照）。
【０１１６】
なお、ソース電極層４１０ａ及びドレイン電極層４１０ｂを形成する際のエッチングにおいて、ソース電極層４１０ａ及びドレイン電極層４１０ｂに挟まれた酸化物半導体積層４０８も同時にエッチングされ、膜厚が減少する場合がある。そのため、酸化物半導体積層４０８のソース電極層及びドレイン電極層と重畳しない領域は、重畳する領域と比較して膜厚が薄い場合がある。
【０１１７】
酸化物半導体積層４０８は、チャネルとして機能する第２の酸化物半導体層４０８ｂが第１の酸化物半導体層４０８ａ及び第３の酸化物半導体層４０８ｃによって挟まれている。したがって、ソース電極層４１０ａ及びドレイン電極層４１０ｂのエッチングの際に、酸化物半導体積層４０８が同時にエッチングされても、チャネルとして機能する第２の酸化物半導体層４０８ｂにその影響が及びにくく、チャネル形成領域がエッチングされて膜厚が減少する可能性が低いため、安定した特性を示すことができる。
【０１１８】
次いで、ソース電極層４１０ａ及びドレイン電極層４１０ｂ及び露出した酸化物半導体積層４０８を覆うように、ゲート絶縁層４１２を形成する。
【０１１９】
ゲート絶縁層４１２としてはプラズマＣＶＤ法、スパッタリング法により形成することができ、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜等を単層で、又は積層して用いることができる。
【０１２０】
本実施の形態では、ゲート絶縁層４１２ａ及びゲート絶縁層４１２ｂの積層構造とする。具体的には、酸化物絶縁層を含むゲート絶縁層４１２ａと、窒素を含む絶縁層でなるゲート絶縁層４１２ｂの積層構造を形成する。
【０１２１】
なお、ゲート絶縁層４１２ａは、プラズマダメージを低減するため、プラズマダメージの少ない成膜条件で酸化物半導体積層４０８を覆う第１の酸化物絶縁膜を形成し、その上に膜中に酸素を多く含む成膜条件で酸化物絶縁膜を積層する構成とすることが好ましい。
【０１２２】
なお、酸化物半導体積層４０８と接するゲート絶縁層４１２ａとして、酸化物絶縁層を形成すると、該酸化物絶縁層によって酸化物半導体積層４０８へ酸素を供給することが可能となるため、好ましい。
【０１２３】
ゲート絶縁層４１２を形成後、加熱処理を行う。酸化物半導体積層４０８は、エッチングや成膜時のプラズマに曝され、ダメージを受けて形成される酸素欠損を含むため、酸化物半導体に与えられたダメージを回復させるための加熱処理を行い、酸素を供給することによって酸素欠損を低減させる。
【０１２４】
該熱処理の温度は、代表的には、２００℃以上４５０℃以下とする。当該加熱処理により、ゲート絶縁層に含まれる窒素を放出させることができる。なお、当該加熱処理により、酸化物絶縁層から、水、水素等を脱離させることができる。
【０１２５】
本実施の形態では、窒素及び酸素の混合雰囲気で、３５０℃、１時間の加熱処理を行う。酸化物半導体積層４０８に含まれる水素原子及び酸素原子が、加熱処理により、酸化物半導体積層４０８、酸化物半導体積層４０８及びゲート絶縁層４１２の界面、またはゲート絶縁層４１２中、若しくはその表面において結合し、水分子となり、ゲート絶縁層４１２から脱離する。
【０１２６】
酸化物半導体において、酸素原子が脱離した位置は酸素欠損となるが、酸化物半導体積層４０８と接する絶縁層（絶縁層４０４及び／又はゲート絶縁層４１２）が化学量論的組成を満たす酸素よりも多くの酸素原子を含む場合、該酸素原子が酸素欠損の位置へ移動し、酸素欠損を補填することができる。
【０１２７】
なお、ゲート絶縁層４１２に窒素を有する酸化物絶縁層を用いる場合、該酸化物絶縁層は、欠陥量が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、窒素を有する酸化物絶縁層に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、窒素を有する酸化物絶縁層における酸素の透過率が減少してしまうためである。
【０１２８】
こうして、ゲート絶縁層４１２形成後の加熱処理によって、酸化物半導体積層４０８から、窒素、水素、または水が脱離することで、膜中の窒素、水素、または水の含有量を約１０分の一程度まで低減することができる。
【０１２９】
次いで、ゲート絶縁層４１２上に、ゲート電極層４０２（これと同じ層で形成される配線を含む）を形成する（図３（Ｄ）参照）。
【０１３０】
ゲート電極層４０２の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極層４０２としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイド等のシリサイド膜を用いてもよい。ゲート電極層４０２は単層構造としてもよいし、積層構造としてもよい。ゲート電極層４０２はテーパ形状としてもよく、例えばテーパ角を１５°以上７０°以下とすればよい。ここで、テーパ角とは、テーパ形状を有する層の側面と、当該層の底面との間の角度を指す。
【０１３１】
また、ゲート電極層４０２の材料は、酸化インジウム酸化スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウムスズ酸化物、酸化インジウム酸化亜鉛、酸化ケイ素を添加したインジウムスズ酸化物等の導電性材料を適用することもできる。
【０１３２】
または、ゲート電極層４０２の材料として、窒素を含むＩｎ−Ｇａ−Ｚｎ系酸化物、窒素を含むＩｎ−Ｓｎ系酸化物、窒素を含むＩｎ−Ｇａ系酸化物、窒素を含むＩｎ−Ｚｎ系酸化物、窒素を含むＳｎ系酸化物、窒素を含むＩｎ系酸化物、金属窒化物膜（窒化インジウム膜、窒化亜鉛膜、窒化タンタル膜、窒化タングステン膜など）を用いてもよい。これらの材料は、５電子ボルト以上の仕事関数を有するため、これらの材料を用いてゲート電極層４０２を形成することでトランジスタのしきい値電圧をプラスにすることができ、ノーマリオフのスイッチングトランジスタを実現できる。
【０１３３】
以上によって、トランジスタ３１０を形成することができる。
【０１３４】
なお、ゲート電極層４０２上に保護層を形成してもよい。保護層としては、酸化アルミニウム膜、または窒化シリコン膜を形成する。保護層は、外部からの水素や水分などの不純物の混入を防ぐ役割を果たす。
【０１３５】
図４に、トップゲート構造のトランジスタにおける酸化物半導体積層の別の積層例について示す。酸化物半導体積層以外の構成については、図２に示すトランジスタ３１０と同様である。
【０１３６】
図４（Ａ）では、酸化物半導体積層４０８において、第２の酸化物半導体層４０８ｂ及び第３の酸化物半導体層４０８ｃが島状に加工され、第１の酸化物半導体層４０８ａは加工されていないトランジスタ３２０を示す。
【０１３７】
図４（Ｂ）では、第１の酸化物半導体層４０８ａ及び第２の酸化物半導体層４０８ｂが島状に加工され、第３の酸化物半導体層４０８ｃは島状に加工されずに、ソース電極層４１０ａ及びドレイン電極層４１０ｂを覆うトランジスタ３３０を示す。当該構成は、島状の第１の酸化物半導体層４０８ａ及び第２の酸化物半導体層４０８ｂ上にソース電極層４１０ａ及びドレイン電極層４１０ｂを形成し、その後、第３の酸化物半導体層４０８ｃを形成することで得られる。
【０１３８】
図４（Ｃ）では、酸化物半導体積層４０８において第３の酸化物半導体層４０８ｃが、第１の酸化物半導体層４０８ａの側面及び第２の酸化物半導体層４０８ｂの側面を覆って設けられるトランジスタ３４０を示す。トランジスタ３４０において、第３の酸化物半導体層４０８ｃの周縁部は絶縁層４０４ｂと接する。
【０１３９】
トランジスタ３４０に含まれる酸化物半導体積層４０８は、島状の第１の酸化物半導体層４０８ａ及び第２の酸化物半導体層４０８ｂを覆うように、第３の酸化物半導体層４０８ｃを形成し、第１の酸化物半導体層４０８ａ及び第２の酸化物半導体層４０８ｂの加工に用いたマスクとは別のマスクを用いて第３の酸化物半導体層４０８ｃを島状に加工することで得られる。
【０１４０】
トランジスタ３４０では、チャネルとして機能する第２の酸化物半導体層４０８ｂの側面が、第３の酸化物半導体層４０８ｃで覆われることで、ソース電極層４１０ａ及びドレイン電極層４１０ｂと接しない構成とすることができる。このような構成とすることで、トランジスタのソース電極層４１０ａ及びドレイン電極層４１０ｂのリーク電流の発生を低減することができる。
【０１４１】
図４（Ｄ）では、酸化物半導体積層４０８と接する絶縁層を単層構造としたトランジスタ３５０を示す。トランジスタ３５０では、絶縁層４０４ａとゲート絶縁層４１２ｂが酸化物半導体積層４０８と接する。上述したように、酸化物半導体積層４０８と絶縁層の界面における酸素欠損を低減するためには、酸化物半導体積層４０８と接する絶縁層（ここでは、絶縁層４０４ａとゲート絶縁層４１２ｂ）として酸化物絶縁層を設けることが好ましい。但し、第２の酸化物半導体層４０８ｂの酸素欠損が十分に低減されている場合には、酸化物半導体積層４０８への水素や水分が侵入することを防止するため、絶縁層４０４ａとゲート絶縁層４１２ｂには窒化シリコン膜を適用することが好ましい。
【０１４２】
また、実施の形態１で示す積層構造は、トップゲート構造以外のトランジスタにも好適に適用することができる。
【０１４３】
図５（Ａ）に、実施の形態１で示す積層構造を含むボトムゲート構造のトランジスタ３６０を示し、図５（Ｂ）にデュアルゲート構造のトランジスタ３７０を示す。
【０１４４】
トランジスタ３６０は、絶縁表面を有する基板４００上に設けられたゲート電極層４０２と、ゲート電極層４０２上のゲート絶縁層４１２ａ及びゲート絶縁層４１２ｂを含むゲート絶縁層４１２と、ゲート絶縁層４１２上に接し、ゲート電極層４０２と重畳する酸化物半導体積層４０８と、酸化物半導体積層４０８と電気的に接続するソース電極層４１０ａ及びドレイン電極層４１０ｂと、を含む。なお、ソース電極層４１０ａ及びドレイン電極層４１０ｂを覆い、酸化物半導体積層４０８と接する絶縁層４１４をトランジスタ３６０の構成要素に含めてもよい。
【０１４５】
ボトムゲート構造のトランジスタ３６０においても、トップゲート構造のトランジスタと同様に、酸化物半導体積層４０８は、非晶質構造を有する第１の酸化物半導体層４０８ａ、結晶構造を有するインジウム亜鉛酸化物層でなる第２の酸化物半導体層４０８ｂ、及び第３の酸化物半導体層４０８ｃを少なくとも含む。
【０１４６】
また、トランジスタ３６０において、絶縁層４１４は、絶縁層４１４ａ及び絶縁層４１４ｂの積層構造を含む。絶縁層４１４ａは、絶縁層４０４ｂと同様の構成とすることができる。また、絶縁層４１４ｂは、絶縁層４０４ａと同様の構成とすることができる。
【０１４７】
トランジスタ３７０は、絶縁表面を有する基板４００上に設けられたゲート電極層４０２と、ゲート電極層４０２上のゲート絶縁層４１２ａ及びゲート絶縁層４１２ｂを含むゲート絶縁層４１２と、ゲート絶縁層４１２上に接し、ゲート電極層４０２と重畳する酸化物半導体積層４０８と、酸化物半導体積層４０８と電気的に接続するソース電極層４１０ａ及びドレイン電極層４１０ｂと、ソース電極層４１０ａ及びドレイン電極層４１０ｂを覆い、酸化物半導体積層４０８上に設けられ、絶縁層４１４ａ及び絶縁層４１４ｂを含む絶縁層４１４と、絶縁層４１４を介して酸化物半導体積層４０８と重畳するゲート電極層４１６と、を含む。
【０１４８】
デュアルゲート構造のトランジスタ３７０においても、トップゲート構造及びボトムゲート構造のトランジスタと同様に、酸化物半導体積層４０８は、非晶質構造を有する第１の酸化物半導体層４０８ａ、結晶構造を有するインジウム亜鉛酸化物層でなる第２の酸化物半導体層４０８ｂ、及び第３の酸化物半導体層４０８ｃを少なくとも含む。
【０１４９】
また、トランジスタ３７０において、ゲート電極層４１６は、ゲート電極層４０２と同様の構成とすることができる。トランジスタ３７０では、絶縁層４１４はゲート絶縁層として機能する。
【０１５０】
トランジスタ３７０に含まれる一対のゲート電極層のうち、一方のゲート電極層は、トランジスタのオン状態又はオフ状態を制御するための信号が与えられる。他方のゲート電極層は、電気的に絶縁しているフローティングの状態であってもよいし、電位が他から与えられている状態であってもよい。後者の場合は、双方のゲート電極層に同電位が与えられてもよいし、他方のゲート電極層にのみ接地電位などの固定電位が与えられてもよい。他方のゲート電極層に与える電位の高さを制御することで、トランジスタ３７０のしきい値電圧を制御することができる。
【０１５１】
なお、図２、図４及び図５では、それぞれ一部が異なる構成であるが、本発明の一態様は特に限定されず、様々な組み合わせが可能である。例えば、ボトムゲート構造又はデュアルゲート構造のトランジスタに、酸化物半導体積層４０８において、第１の酸化物半導体層４０８ａと第２の酸化物半導体層４０８ｂの側面を第３の酸化物半導体層４０８ｃが覆う構成を適用してもよい。また、酸化物半導体積層４０８に含まれる第２の酸化物半導体層４０８ｂのみを島状に加工してもよい。
【０１５２】
いずれにしても、結晶構造を有する第２の酸化物半導体層の上層及び下層に第１の酸化物半導体層及び第３の酸化物半導体層を設けることで、酸化物半導体積層と絶縁層との界面に形成される界面準位の影響が、トランジスタのキャリアパスである第２の酸化物半導体層へと及ぶことを抑制することができる。また、酸化物半導体積層に含まれうる不純物による不純物準位が、トランジスタのキャリアパスに及ぼす影響を低減することができる。
【０１５３】
よって、当該多層構造を含むトランジスタの電気特性を安定化して、信頼性の良好なトランジスタとすることができる。
【０１５４】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１５５】
（実施の形態３）
本実施の形態では、第２の酸化物半導体層、又は第２の酸化物半導体層及び第３の酸化物半導体層として適用可能な結晶構造を有する酸化物半導体層の一例として、ＣＡＡＣ−ＯＳ層について、詳細に説明する。
【０１５６】
ＣＡＡＣ−ＯＳ層は、スパッタリングターゲットを用いて形成する。ここで、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタリングターゲットの作製方法について説明する（図１２参照）。
【０１５７】
まず、スパッタリングターゲットの原料を秤量する（ステップＳ１０１）。
【０１５８】
ここでは、スパッタリングターゲットの原料として、ＩｎＯＸ原料（Ｉｎの原料）、ＧａＯＹ原料（Ｇａの原料）、及び、ＺｎＯＺ原料（Ｚｎの原料）を用意する。なお、Ｘ、ＹおよびＺは任意の正数であり、例えばＸは１．５、Ｙは１．５、Ｚは１とすればよい。もちろん、上記の原料は一例であり、所望の化合物を得るために適宜原料を選択すればよい。例えば、ＧａＯＹ原料に代えて、ＭＯＹ原料を用いてもよい。なお、Ｍは、Ｓｎ、ＨｆまたはＡｌとすればよい。または、Ｍは、ランタノイドであるＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕとしてもよい。
【０１５９】
ただし、第２の酸化物半導体層に適用するスパッタリング用ターゲットとしては、ＩｎＯＸ原料（Ｉｎの原料）、及び、ＺｎＯＺ原料（Ｚｎの原料）を用意する。
【０１６０】
本実施の形態では三種の原料を用いた例を示すが、これに限定されない。例えば、本実施の形態を四種以上の原料を用いた場合に適用しても構わないし、一種または二種の原料を用いた場合に適用しても構わない。
【０１６１】
次に、ＩｎＯＸ原料、ＧａＯＹ原料およびＺｎＯＺ原料を所定の比率で混合する。
【０１６２】
所定の比率としては、例えば、ＩｎＯＸ原料、ＧａＯＹ原料およびＺｎＯＺ原料が、２：２：１、８：４：３、３：１：１、１：１：１、１：３：２、４：２：３、１：１：２、３：１：４または３：１：２のｍｏｌ数比とする。このような比率を有する混合材料を用いることで、ｃ軸が上面の法線ベクトルに平行である結晶領域を有する酸化物半導体からなるスパッタリング用ターゲットを得やすくなる。
【０１６３】
より具体的には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の組成を有するＩｎ−Ｇａ−Ｚｎ酸化物のスパッタリングターゲットを作製する場合は、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］となるように、それぞれの原料を秤量する。
【０１６４】
なお、ＧａＯＹ原料に代えて、ＭＯＹ原料を用いた場合も、ＩｎＯＸ原料、ＭＯＹ原料およびＺｎＯＺ原料は、２：２：１、８：４：３、３：１：１、１：１：１、１：３：２、４：２：３、１：１：２、３：１：４または３：１：２のｍｏｌ数比とすればよい。
【０１６５】
まず湿式方式によるスパッタリングターゲットの作製方法について述べる。スパッタリングターゲットの原料を秤量後、原料をボールミル等で粉砕及び混合して化合物粉末を作製する。複数の原料を混合した後、第１の焼成を行うことで結晶性酸化物を生成し、結晶性酸化物を粉砕することで化合物粉末とする。化合物粉末の粒径を０．０１μｍ以上１μｍ以下、好ましくは０．０１μｍ以上０．５μｍ以下、さらに好ましくは０．０１μｍ以上０．３μｍ以下とする。さらに、当該化合物粉末に、イオン交換水、有機添加物等を混合してスラリーを作製する（ステップＳ１１１）。
【０１６６】
次いで、水分を透過するフィルタが敷かれた型にスラリーを流し込んで、水分を除去する。当該型は、金属製または酸化物製を用いればよく、矩形または丸形の上面形状を有する。また当該型は、底部に１つ又は複数の穴が設けられた構造を有すればよい。該穴を複数設けると、スラリーの水分を速やかに除去することができる。当該フィルタは、多孔性樹脂、布等を用いればよい。
【０１６７】
スラリー中の水分の除去は、スラリーが流し込まれた型の底部に設けられている穴からの減圧排水により行われる。次いで、減圧排水により水分を除去されたスラリーをさらに自然乾燥させる。これにより、水分が除去されたスラリーは、型の内部の形状に成形される（ステップＳ１１３）。
【０１６８】
次いで、得られた成形体を、酸素（Ｏ２）雰囲気中１４００℃で第２の焼成を行う（ステップＳ１１４）。以上により、湿式方式によりスパッタリングターゲットを得ることができる。
【０１６９】
次いで乾式方式によるスパッタリングターゲットの作製方法について述べる。スパッタリングターゲットの原料を秤量後、原料をボールミル等で粉砕及び混合して化合物粉末を作製する（ステップＳ１２１）。
【０１７０】
得られた化合物粉末を型に敷き詰め、プレス装置にて加圧することにより、当該化合物粉末を成形し成形体を得る（ステップＳ１２２）。
【０１７１】
得られた成形体を電気炉等の加熱装置内に設置し、酸素（Ｏ２）雰囲気中１４００℃で焼成する（ステップＳ１２３）。なお本実施の形態では、ステップＳ１２２及びステップＳ１２３のように、成形工程及び焼成工程が分かれている方式を、コールドプレス方式と呼ぶこととする。コールドプレス方式に対して、成形工程及び焼成工程を同時に行うホットプレス方式について、以下に説明する。
【０１７２】
まず上述したステップＳ１２１までの工程を行う。得られた化合物粉末を型に敷き詰め、当該型をアルゴン（Ａｒ）雰囲気中１０００℃で加熱しながら、型内部に設けられた化合物粉末をプレス装置により加圧する。このように、化合物粉末を焼成しながら加圧することにより、当該化合物粉末を成形し成形体を得ることができる（ステップＳ１２５）。
【０１７３】
以上の工程によって、作製されたスパッタリングターゲットを用いることで、ＣＡＡＣ−ＯＳ層を形成することができる。
【０１７４】
なお、作製されたＩｎＧａＺｎＯ４を含むスパッタリングターゲットにおいて、ＩｎＧａＺｎＯ４結晶構造は、Ｉｎ−Ｏが結合する面どうしの結合が弱く、ｃ軸に対して直交する面、すなわちａ−ｂ面で劈開しやすい。
【０１７５】
このようにｃ軸に対して直交する面（ａ−ｂ面）で劈開しやすいスパッタリングターゲットを用いて、Ｉｎ−Ｇａ―Ｚｎ系酸化物膜を成膜する際に生じる現象を以下に説明する。
【０１７６】
スパッタリングターゲットの表面にイオンが衝突すると、スパッタリングターゲットに含まれる結晶領域は、ａ−ｂ面から劈開し、ａ−ｂ面に平行な層に沿った形状（平板状またはペレット状）のスパッタリング粒子が剥離する。スパッタリングターゲットの表面でスパッタリングされ、放出される結晶の粒子は、ｃ軸配向であり、平板状のスパッタリング粒子であると仮定すると、平板状のスパッタリング粒子は、最外面が（Ｇａ、Ｚｎ）Ｏ面となっていることが好ましい。
【０１７７】
成膜中において、酸素流量が多く、チャンバー内の圧力が高いと、酸素イオンが平板状のスパッタリング粒子に付着し、多くの酸素を表面に有する状態とすることができる。この付着した酸素が抜けてしまう前に他の平板状のスパッタリング粒子が積層されるため、膜中に酸素を多く含ませることができる。この表面吸着した酸素は酸化物半導体中の酸素欠損を低減させることに寄与する。
【０１７８】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１７９】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１８０】
また、ｃ軸配向した結晶領域を有する酸化物半導体層を形成するには、成膜時の基板温度を上げることが好ましく、２００℃以上５５０℃以下とする。
【０１８１】
成膜中において、平板状のスパッタリング粒子が、結晶状態を維持したまま基板表面に到達することでＣＡＡＣ−ＯＳ層が形成されやすくなる。そして、平板状のスパッタリング粒子が、積層されることによってＣＡＡＣ−ＯＳ層が形成されやすくなる。なお、ＣＡＡＣ−ＯＳ層は、酸素を多く含み、酸素欠損が低減された膜となる。
【０１８２】
次いで、上述のスパッタリングターゲットを用いて酸化物半導体積層を成膜する製造装置について説明する。
【０１８３】
なお、酸化物半導体積層に含まれる各酸化物半導体層は、順次積層する工程を大気に触れることなく連続的に行うことが好ましい。この場合、図１３に上面図を示す製造装置を用いればよい。
【０１８４】
図１３に示す製造装置は、枚葉式マルチチャンバー設備であり、３つのスパッタ装置１０ａ、１０ｂ、１０ｃや、被処理基板を収容するカセットポート１４を３つ有する基板供給室１１や、ロードロック室１２ａ、１２ｂや、搬送室１３や、基板加熱室１５、１６などを有している。
【０１８５】
なお、基板供給室１１及び搬送室１３には、被処理基板を搬送するための搬送ロボットがそれぞれ配置されている。スパッタ装置１０ａ、１０ｂ、１０ｃ、搬送室１３、及び基板加熱室１５、１６は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０１８６】
図１３の製造装置を用いた作製工程の手順の一例は、まず、基板供給室１１から被処理基板を搬送し、ロードロック室１２ａと搬送室１３を経て基板加熱室１５に移動させ、基板加熱室１５で被処理基板に付着している水分を真空ベークなどで除去し、その後、搬送室１３を経てスパッタ装置１０ｃに被処理基板を移動させ、スパッタ装置１０ｃ内で第１の酸化物半導体層を成膜する。
【０１８７】
そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ａに被処理基板を移動させ、スパッタ装置１０ａ内で第２の酸化物半導体層を成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ｂに被処理基板を移動させ、スパッタ装置１０ｂ内で第３の酸化物半導体層を成膜する。必要であれば、大気に触れることなく、搬送室１３を経て基板加熱室１６に被処理基板を移動させ、加熱処理を行う。
【０１８８】
このように、図１３の製造装置を用いることによって大気に触れることなく、作製プロセスを進めることができる。また、図１３の製造装置のスパッタ装置は、スパッタリングターゲットを変更することで大気に触れることのないプロセスを実現できる。
【０１８９】
また、図１３の製造装置のスパッタ装置は、平行平板型スパッタリング装置、イオンビームスパッタリング装置、または対向ターゲット式スパッタリング装置などを用いればよい。対向ターゲット式スパッタリング装置は、被成膜面がプラズマから遠く、成膜ダメージが小さいため、結晶化度の高いＣＡＡＣ−ＯＳ層を形成することができる。
【０１９０】
スパッタ装置１０ａ、１０ｂ、１０ｃでの酸化物半導体層の成膜において、成膜ガスとして、水素、水、水酸基又は水素化物などの不純物濃度が低い高純度ガスを用いる。
【０１９１】
また、基板加熱室１６は、減圧下、又は窒素、酸素、超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、若しくは希ガス（アルゴン、ヘリウムなど）の雰囲気下として、加熱処理を行えばよいが、上記窒素、酸素、超乾燥エア、または希ガス等の雰囲気に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素、または希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１９２】
以上によって、本発明の一態様に適用可能な酸化物半導体積層、特に、ＣＡＡＣ−ＯＳ層を含有する酸化物半導体積層を形成することができる。
【０１９３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９４】
（実施の形態４）
本発明の一態様に係る半導体装置の一例として、論理回路であるＮＯＲ型回路の回路図の一例を図６（Ａ）に示す。図６（Ｂ）はＮＡＮＤ型回路の回路図である。
【０１９５】
図６（Ａ）に示すＮＯＲ型回路において、ｐチャネル型トランジスタであるトランジスタ８０１、８０２は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８０３、８０４は、酸化物半導体積層を含み実施の形態２で示すトランジスタと同様な構造を有するトランジスタを用いる。
【０１９６】
シリコンなどの半導体材料を用いたトランジスタは高速動作が容易である。一方、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【０１９７】
論理回路の小型化のために、ｎチャネル型のトランジスタであるトランジスタ８０３、８０４は、ｐチャネル型のトランジスタであるトランジスタ８０１、８０２上に積層されることが好ましい。例えば、単結晶シリコン基板を用いてトランジスタ８０１、８０２を形成し、絶縁層を介してトランジスタ８０１、８０２上にトランジスタ８０３、８０４を形成することが可能である。
【０１９８】
なお、図６（Ａ）に示すＮＯＲ型回路において、トランジスタ８０３、８０４として、トランジスタ５２０と同様な構成を有する構成として、第２のゲート電極の電位を制御し、例えばＧＮＤとすることでトランジスタ８０３、８０４のしきい値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。
【０１９９】
また、図６（Ｂ）に示すＮＡＮＤ型回路では、ｐチャネル型トランジスタであるトランジスタ８１１、８１４は、チャネル形成領域に酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタとし、ｎチャネル型トランジスタであるトランジスタ８１２、８１３は、酸化物半導体積層を含み実施の形態２で示すトランジスタと同様な構造を有するトランジスタを用いる。
【０２００】
なお、図６（Ｂ）に示すＮＡＮＤ型回路において、トランジスタ８１２、８１３として、トランジスタ５２０と同様な構成を有する構成として、第２のゲート電極の電位を制御し、例えばＧＮＤとすることでトランジスタ８１２、８１３のしきい値電圧をよりプラスとし、さらにノーマリオフのトランジスタとすることができる。
【０２０１】
また、図６（Ａ）に示すＮＯＲ型回路と同様に、論理回路の小型化のために、ｎチャネル型のトランジスタであるトランジスタ８１２、８１３は、ｐチャネル型のトランジスタであるトランジスタ８１１、８１４上に積層されることが好ましい。
【０２０２】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、消費電力を十分に低減することができる。
【０２０３】
また、異なる半導体材料を用いた半導体素子を積層することにより、微細化及び高集積化を実現し、かつ安定で高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【０２０４】
また、実施の形態２に示すトランジスタの構成を適用することで、信頼性が高く、安定した特性を示すＮＯＲ型回路とＮＡＮＤ型回路を提供することができる。
【０２０５】
なお、本実施の形態では、実施の形態２に示すトランジスタを使用したＮＯＲ型回路とＮＡＮＤ型回路の例を示したが、特に限定されず、ＡＮＤ型回路やＯＲ型回路などを形成することもできる。
【０２０６】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２０７】
（実施の形態５）
本実施の形態では、実施の形態２に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
【０２０８】
図７（Ａ）は、本実施の形態の半導体装置を示す回路図である。
【０２０９】
図７（Ａ）に示すトランジスタ２６０は、酸化物半導体以外の半導体材料（例えば、シリコンなど）を用いたトランジスタを適用することができ、高速動作が容易である。また、トランジスタ２６２には酸化物半導体積層を含み実施の形態２で示すトランジスタと同様な構造を有するトランジスタを適用することができ、その特性により長時間の電荷保持を可能とする。
【０２１０】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、本実施の形態に示す半導体装置に用いるトランジスタとしては、ｐチャネル型トランジスタを用いることもできる。
【０２１１】
図７（Ａ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ２６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ２６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ２６２のソース電極層又はドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ２６２のゲート電極層とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ２６２のソース電極層又はドレイン電極層の他方は、容量素子２６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子２６４の電極の他方は電気的に接続されている。
【０２１２】
図７（Ａ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０２１３】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ２６２がオン状態となる電位にして、トランジスタ２６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子２６４に与えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ２６２がオフ状態となる電位にして、トランジスタ２６２をオフ状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持される（保持）。
【０２１４】
トランジスタ２６２のオフ電流は極めて小さいため、トランジスタ２６０のゲート電極層の電荷は長時間にわたって保持される。
【０２１５】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ２６０のゲート電極層に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ２６０をｎチャネル型とすると、トランジスタ２６０のゲート電極層にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ２６０のゲート電極層にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ２６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ２６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ２６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【０２１６】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ２６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。又は、ゲート電極層の状態にかかわらずトランジスタ２６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【０２１７】
図７（Ｂ）に異なる記憶装置の構造の一形態の例を示す。図７（Ｂ）は、半導体装置の回路構成の一例を示し、図７（Ｃ）は半導体装置の一例を示す概念図である。まず、図７（Ｂ）に示す半導体装置について説明を行い、続けて図７（Ｃ）に示す半導体装置について、以下説明を行う。
【０２１８】
図７（Ｂ）に示す半導体装置において、ビット線ＢＬとトランジスタ２６２のソース電極またはドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ２６２のゲート電極層とは電気的に接続され、トランジスタ２６２のソース電極またはドレイン電極と容量素子２５４の第１の端子とは電気的に接続されている。
【０２１９】
酸化物半導体を用いたトランジスタ２６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ２６２をオフ状態とすることで、容量素子２５４の第１の端子の電位（あるいは、容量素子２５４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
【０２２０】
次に、図７（Ｂ）に示す半導体装置（メモリセル２５０）に、情報の書き込み及び保持を行う場合について説明する。
【０２２１】
まず、ワード線ＷＬの電位を、トランジスタ２６２がオン状態となる電位として、トランジスタ２６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子２５４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ２６２がオフ状態となる電位として、トランジスタ２６２をオフ状態とすることにより、容量素子２５４の第１の端子の電位が保持される（保持）。
【０２２２】
トランジスタ２６２のオフ電流は極めて小さいため、容量素子２５４の第１の端子の電位（あるいは容量素子に蓄積された電荷）を長時間にわたって保持することができる。
【０２２３】
次に、情報の読み出しについて説明する。トランジスタ２６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子２５４とが導通し、ビット線ＢＬと容量素子２５４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子２５４の第１の端子の電位（あるいは容量素子２５４に蓄積された電荷）によって、異なる値をとる。
【０２２４】
例えば、容量素子２５４の第１の端子の電位をＶ、容量素子２５４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子２５４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２２５】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０２２６】
このように、図７（Ｂ）に示す半導体装置は、トランジスタ２６２のオフ電流が極めて小さいという特徴から、容量素子２５４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０２２７】
次に、図７（Ｃ）に示す半導体装置について、説明を行う。
【０２２８】
図７（Ｃ）に示す半導体装置は、上部に記憶回路として図７（Ｂ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂを有し、下部に、メモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）を動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１と電気的に接続されている。
【０２２９】
図７（Ｃ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１（メモリセルアレイ２５１ａ及びメモリセルアレイ２５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０２３０】
周辺回路２５３に設けられるトランジスタは、トランジスタ２６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０２３１】
なお、図７（Ｃ）に示した半導体装置では、２つのメモリセルアレイ２５１（メモリセルアレイ２５１ａと、メモリセルアレイ２５１ｂ）が積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としてもよい。
【０２３２】
トランジスタ２６２として、酸化物半導体をチャネル形成領域に用いるトランジスタを適用することによって、長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【０２３３】
また、本実施の形態に示す半導体装置として実施の形態１に示す、酸化物半導体層が積層され、チャネル形成領域となる第２の酸化物半導体層が酸化物半導体積層の表面から遠ざけられている半導体装置を適用することで、信頼性が高く、安定した電気特性を示す半導体装置とすることができる。
【０２３４】
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの電子機器に応用した場合の例を図８乃至図１１を用いて説明する。
【０２３５】
図８に電子機器のブロック図を示す。図８に示す電子機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された信頼性の高い電子機器を提供することができる。
【０２３６】
図９に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図９に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５及びメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２及びメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、及び制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
【０２３７】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、及びディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
【０２３８】
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６から読み出される。
【０２３９】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、及びディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
【０２４０】
このようにメモリ９５２及びメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示をおこなう。なお、メモリ９５２及びメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２及びメモリ９５３に採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。また、外部からの水、水分等の侵入の影響を受けにくい信頼性の高い半導体装置とすることができる。
【０２４１】
図１０に電子書籍のブロック図を示す。図１０はバッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
【０２４２】
ここでは、図１０のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能を持つ。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路１００７は、ユーザーが指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキング、例えば、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによってマーキングして周囲との違いを示すことである。メモリ回路１００７は短期的な情報の記憶に用い、長期的な情報の保存にはフラッシュメモリ１００４に、メモリ回路１００７が保持しているデータをコピーしてもよい。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減することができる。また、外部からの水、水分等の侵入の影響を受けにくい信頼性の高い半導体装置とすることができる。
【０２４３】
図１１に電子機器の具体例を示す。図１１（Ａ）及び図１１（Ｂ）は、２つ折り可能なタブレット型端末である。図１１（Ａ）は、開いた状態であり、タブレット型端末は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、操作スイッチ９０３８を有する。
【０２４４】
実施の形態１に示す半導体装置は、表示部９６３１ａ、表示部９６３１ｂに用いることが可能であり、信頼性の高いタブレット型端末とすることが可能となる。また、先の実施の形態に示す記憶装置を本実施の形態の半導体装置に適用してもよい。
【０２４５】
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
【０２４６】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
【０２４７】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
【０２４８】
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
【０２４９】
また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示しているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネルとしてもよい。
【０２５０】
図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０２５１】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０２５２】
また、この他にも図１１（Ａ）および図１１（Ｂ）に示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。
【０２５３】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０２５４】
１０ａ    スパッタ装置
１０ｂ    スパッタ装置
１０ｃ    スパッタ装置
１１    基板供給室
１２ａ    ロードロック室
１２ｂ    ロードロック室
１３    搬送室
１４    カセットポート
１５    基板加熱室
１６    基板加熱室
１０４    絶縁層
１０４ａ    絶縁層
１０４ｂ    絶縁層
１０８    酸化物半導体積層
１０８ａ    第１の酸化物半導体層
１０８ｂ    第２の酸化物半導体層
１０８ｃ    第３の酸化物半導体層
１１２    絶縁層
１１２ａ    絶縁層
１１２ｂ    絶縁層
２５０    メモリセル
２５１    メモリセルアレイ
２５１ａ    メモリセルアレイ
２５１ｂ    メモリセルアレイ
２５３    周辺回路
２５４    容量素子
２６０    トランジスタ
２６２    トランジスタ
２６４    容量素子
３１０    トランジスタ
３２０    トランジスタ
３３０    トランジスタ
３４０    トランジスタ
３５０    トランジスタ
３６０    トランジスタ
３７０    トランジスタ
４００    基板
４０２    ゲート電極層
４０４    絶縁層
４０４ａ    絶縁層
４０４ｂ    絶縁層
４０８    酸化物半導体積層
４０８ａ    第１の酸化物半導体層
４０８ｂ    第２の酸化物半導体層
４０８ｃ    第３の酸化物半導体層
４１０ａ    ソース電極層
４１０ｂ    ドレイン電極層
４１２    ゲート絶縁層
４１２ａ    ゲート絶縁層
４１２ｂ    ゲート絶縁層
４１４    絶縁層
４１４ａ    絶縁層
４１４ｂ    絶縁層
４１６    ゲート電極層
５２０    トランジスタ
８０１    トランジスタ
８０２    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８１１    トランジスタ
８１２    トランジスタ
８１３    トランジスタ
８１４    トランジスタ
９０１    ＲＦ回路
９０２    アナログベースバンド回路
９０３    デジタルベースバンド回路
９０４    バッテリー
９０５    電源回路
９０６    アプリケーションプロセッサ
９０７    ＣＰＵ
９０８    ＤＳＰ
９１０    フラッシュメモリ
９１１    ディスプレイコントローラ
９１２    メモリ回路
９１３    ディスプレイ
９１４    表示部
９１５    ソースドライバ
９１６    ゲートドライバ
９１７    音声回路
９１８    キーボード
９１９    タッチセンサ
９５０    メモリ回路
９５１    メモリコントローラ
９５２    メモリ
９５３    メモリ
９５４    スイッチ
９５５    スイッチ
９５６    ディスプレイコントローラ
９５７    ディスプレイ
１００１    バッテリー
１００２    電源回路
１００３    マイクロプロセッサ
１００４    フラッシュメモリ
１００５    音声回路
１００６    キーボード
１００７    メモリ回路
１００８    タッチパネル
１００９    ディスプレイ
１０１０    ディスプレイコントローラ
９０３３    留め具
９０３４    スイッチ
９０３５    電源スイッチ
９０３６    スイッチ
９０３８    操作スイッチ
９６３０    筐体
９６３１ａ    表示部
９６３１ｂ    表示部
９６３２ａ    領域
９６３２ｂ    領域
９６３３    太陽電池
９６３４    充放電制御回路
９６３５    バッテリー
９６３６    ＤＣＤＣコンバータ
９６３８    操作キー
９６３９    ボタン
【図１】
2014057056.tif 000003
【図２】
2014057056.tif 000004
【図３】
2014057056.tif 000005
【図４】
2014057056.tif 000006
【図５】
2014057056.tif 000007
【図６】
2014057056.tif 000008
【図７】
2014057056.tif 000009
【図８】
2014057056.tif 000010
【図９】
2014057056.tif 000011
【図１０】
2014057056.tif 000012
【図１１】
2014057056.tif 000013
【図１２】
2014057056.tif 000014
【図１３】
2014057056.tif 000015