(57)【要約】【課題】電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を確保するとともに、差動対を構成するトランジスタの特性劣化を生じさせない差動増幅回路を実現するできる差動増幅回路を提供する。【解決手段】第１のトランジスタＱ１及び第２のトランジスタＱ２を含む差動対Ｘと、それぞれのゲートＧとドレインＤが接続される第３のトランジスタＱ３及び第４のトランジスタＱ４を有し前記差動対Ｘに接続される素子対Ｙとを備える差動増幅回路において、第１のトランジスタＱ１及び第２のトランジスタＱ２と並列に第１及び第２の電流パスＺ１，Ｚ２をそれぞれ設けた。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１のトランジスタ及び第２のトランジスタを含む差動対と、それぞれのゲートとドレインが接続される第３のトランジスタ及び第４のトランジスタを有し前記差動対に接続される素子対とを備える差動増幅回路において、
前記第１のトランジスタ及び第２のトランジスタと並列に第１及び第２の電流パスをそれぞれ設けたことを特徴とする差動増幅回路。
【請求項２】
前記第１電流パス及び第２の電流パスは、互いに同じサイズの第５のトランジスタ及び第６のトランジスタからなることを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記第５のトランジスタ及び第６のトランジスタは、それぞれのゲート電圧を同一に保持されることを特徴とする請求項１又は２に記載の差動増幅回路。
【請求項４】
前記第５のトランジスタ及び第６のトランジスタは、それぞれのゲートとドレインとが接続されていることを特徴とする請求項１又は２に記載の差動増幅回路。
【請求項５】
前記第１のトランジスタ及び第２のトランジスタは、低耐圧トランジスタであることを特徴とする請求項１乃至４のいずれかに記載の差動増幅回路。
【請求項６】
前記差動対の一方には電圧レベルが急峻に変化する信号が入力され、他方には一定の電圧レベルを有する信号が入力されることを特徴とする請求項１乃至５のいずれかに記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関し、より詳細には、差動対を構成するトランジスタの耐圧を確保するとともに、特性劣化を生じさせない差動増幅回路に関する。
【背景技術】
【０００２】
従来から、差動対に低耐圧トランジスタを使用してもトランジスタの特性劣化を生じさせないようにした差動増幅回路があった。例えば、特許文献１に記載のものは、低電圧トランジスタを使用したデータ出力回路に過電圧が印加された場合でも、素子破壊を防止するようにしたものである。具体的には、第１トランジスタと第２トランジスタとを有する差動対と、第１カスコードトランジスタと、第２カスコードトランジスタと、接地線に接続される第１抵抗成分と、電源線に接続される第２抵抗成分とを備え、そして、第１カスコードトランジスタのゲートと、第２カスコードトランジスタのゲートは互いに接続された状態にし、各々のゲートには、第１抵抗成分と第２抵抗成分によって定まる電位のバイアスが供給し、そのうえで、第１トランジスタは、第１カスコードトランジスタを介して第１出力信号を出力し、第２トランジスタは、第２カスコードトランジスタを介して第２出力信号を出力する、というものである。
【０００３】
また、例えば、特許文献２に記載のものは、低耐圧の高速対応のＭＯＳトランジスタを差動対に使用し、このＭＯＳトランジスタの耐圧より所定値高い電源電圧で使用しても、素子耐圧を確保しつつ起動電圧を低くすることのできる差動増幅回路である。具体的には、一対のＮチャネル型ＭＯＳトランジスタを差動対とし、一対のＰチャネル型ＭＯＳトランジスタを能動負荷とする差動増幅回路５０で、高速化対応のため差動対のＭＯＳトランジスタに低耐圧素子を使用し、その素子の耐圧確保のためにＮチャネル型ＭＯＳトランジスタを挿入した回路において、負荷ＭＯＳを利用したＭＯＳインバータとＣＭＯＳインバータにより耐圧確保のための一対のＭＯＳトランジスタとを、ショート及び有効にする一対のＮチャネル型ＭＯＳトランジスタをＯＮ、ＯＦＦすることで、耐圧を確保すると同時に低電圧からの起動を可能とした、というものである。
【０００４】
図１は、従来の差動増幅回路の構成を説明するための回路図である。図１に示す従来のものは、低耐圧のＭＯＳトランジスタを差動対に使用した差動増幅回路において、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２の特性劣化を生じさせないようにした差動増幅回路である。
図１に示すように、差動増幅回路１０は、最高電位である電源電圧ＶＤＤから最低電位である基準電位ＶＳＳまでの間に、複数の第１及び第８のトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，Ｑ７，Ｑ８と、定電流源１１とを、以下の順に接続して構成されている。すなわち、電源電圧ＶＤＤから能動負荷対９、電圧降下用の素子対Ｙ、差動対Ｘ、及び定電流源１１の順に接続して構成されている。
【０００５】
能動負荷対９は、ＰＭＯＳトランジスタＱ７，Ｑ８で構成されている。また、素子対Ｙは、ＮＭＯＳトランジスタＱ３，Ｑ４で構成されている。能動負荷対９は、電源電圧ＶＤＤと、トランジスタＱ３，Ｑ４のドレインＤとの間に、ソースＳとドレインＤとで接続されており、カレントミラー構成である。また、トランジスタＱ７は、そのドレインＤ−ゲートＧがショートされ、そのドレインＤ−ゲートＧが、トランジスタＱ８のゲートＧに接続されている。
【０００６】
差動増幅回路１０は、入力端子ＰＩＮと入力端子ＮＩＮとに入力された信号の差分を増幅して出力する回路であり、オペアンプによく利用されている。より具体的には、ＶＤＤ
＝５Ｖの時、高速化及び小サイズになることから差動対Ｘに耐圧が約３Ｖの低耐圧トランジスタＱ１，Ｑ２を利用することがある。以下、差動増幅回路１０の動作を説明する。
まず、図１に記載されたトランジスタＱ３，Ｑ４が無い場合の現象を説明する。すなわち、これらトランジスタＱ３，Ｑ４それぞれのドレインＤ−ソースＳ間に該当する箇所を、図１の破線７，８にて直結させた場合、その該当箇所で生じていた電圧降下１Ｖがなくなる。その結果、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２のドレインＤ−ソースＳ間に、その耐圧３Ｖを超える電圧が加わることにより、トランジスタＱ１，Ｑ２の特性が劣化する危険性がある。なお、トランジスタＱ３，Ｑ４のソースＳは、不図示のバルクに接続されている。なお、バルクとはＮＭＯＳトランジスタの基板のことであり、特に指定無き場合は、そのトランジスタのソースに接続されている。
【０００７】
次に、図１に記載されたとおりに、トランジスタＱ３，Ｑ４がある場合では定常状態時、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２はＯＮであり、トランジスタＱ１，Ｑ２に電流が流れているため、トランジスタＱ３，トランジスタＱ４にて約１Ｖの電圧降下が生じる。そのため、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２のドレインＤ−ソースＳ間に３Ｖ以上の電圧が加わることはなく、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２の特性劣化が生じない。
【０００８】
（スルーイング状態）
差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２がＯＦＦする一例として、非特許文献１に、差動対を使用したオペアンプにおいて矩形波２４が入力された場合、スルーイング（ｓｌｅｗｉｎｇ）の状態では、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２がＯＦＦすることが記載されている。
【０００９】
図２は、反転増幅回路におけるスルーイング状態を説明するための回路図である。
図３は、図２に示す反転増幅回路でのスルーイング状態における入出力信号２４，２５の波形図である。図２に示すように、オペアンプＡ２を用いた反転増幅回路２０は、入力端子Ｖｉｎへの入力信号２３，２４（単に矩形波２４ともいう）に対して反転した出力信号２５を出力端子Ｖｏｕｔから出力する。そして、図３に示すように、矩形波２４の入力信号が立ち上がるタイミングｔ１と、立ち下がるタイミングｔ２とにおいて、出力信号２５にはそれぞれスルーイング状態の発生が見られる。
【００１０】
図４は、スルーイング（ｓｌｅｗｉｎｇ）状態を説明するためのより具体的な回路図である。図４に示すように、反転増幅回路４０は、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２の後段に、オペアンプＡ２を接続した回路構成である。
図２及び図４に示した反転増幅回路２０，４０において、その反転入力端子Ｖｉｎに、矩形波２４が入力された場合、矩形波２４のエッジ部において、急峻な入力信号の変化に対する出力信号２５が、過渡的変化した後で、定常状態になるまでの時間を、スルーイングと呼ぶ。以下にスルーイング状態の動作を説明する。
【００１１】
図４に示す入力端子Ｖｉｎへの入力信号＝０の時、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２にはＩｏ／２の電流が流れている。入力端子Ｖｉｎに矩形波２３が入力されると、トランジスタＱ１のゲート電位が上昇し、トランジスタＱ１に流れる電流が増加し、交点Ｖｘの電位も上昇する。交点Ｖｘの上昇により、トランジスタＱ２のゲートＧ−ソースＳ間電圧が下がるため、トランジスタＱ２がＯＦＦし、トランジスタＱ１，トランジスタＱ３にＩｏが流れる。トランジスタＱ３とトランジスタＱ４とは、それぞれのゲートＧ−ソースＳ間電圧が同一のカレントミラー接続のため、トランジスタＱ４にもトランジスタＱ３と同一のＩｏが流れ、コンデンサＣｃをチャージする。そして、出力端子Ｖｏｕｔから、出力波形４４に示すように０から−Ｖ１に向かって過渡的変化しながら出力される。この時の出力電圧の傾きがスルーレートとして定義される。すなわち、下式の関
係で定義される。
【００１２】
ｄＶｏｕｔ／ｄｔ ＝ １／Ｃｃ ＊ ｄＱｃ／ｄｔ ＝ Ｉｏ／Ｃｃ
【００１３】
Ｖｏｕｔが０から−Ｖ１に変化するとトランジスタＱ１ゲート電圧を下げることになり交点Ｖｘの電位が下降し、Ｑ２にも電流が流れる様になる。この矩形波２４が入力されたスルーイングの状態では、トランジスタＱ２がＯＦＦしている。先に述べた差動対Ｘに低耐圧トランジスタＱ１，Ｑ２を使用した回路を使用した場合、トランジスタＱ２がＯＦＦになるとＱ２に電流が流れず、トランジスタに耐圧を超える電圧が印加される場合が生じる。その場合は、トランジスタＱ２の特性劣化につながる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００５−２８６６８３号公報
【特許文献２】特開２００３−１８８６６２号公報
【非特許文献】
【００１５】
【非特許文献１】「Ｒ. Ｇｒｅｇｏｒｉａｎ  ａｎｄ  Ｇ．  Ｔｅｍｅｓ，Ａｎａｌｏｇ  ＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ｆｏｒ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ，Ｗｉｌｅｙ，１９８６．」の４．９  ＦＲＥＱＵＥＮＣＹ  ＲＥＳＰＯＮＳＥ，ＴＲＡＮＳＩＥＮＴ  ＲＥＳＰＯＮＳＥ，ＡＮＤ  ＳＬＥＷＲＡＴＥ  ＯＦ  ＴＨＥ  ＣＯＭＰＥＮＳＡＴＥＤ  ＣＭＯＳ  ＯＰ―ＡＭＰの章、第１８２頁乃至第１８３頁
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述した特許文献１に記載された差動増幅回路は、第１トランジスタと第２トランジスタとを有する差動対と、第１カスコードトランジスタと、第２カスコードトランジスタを備え、低電圧トランジスタを使用したデータ出力回路において、ボードに発生する信号の競合による過電圧や、電源プラグの抜き差し、その他の原因によるサージ電圧が印加された場合でも、素子破壊を防止するようにしたものである。しかしながら。電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を保証できず、差動対Ｘを構成するトランジスタの特性劣化を防ぎ得るものではなかった。
【００１７】
また、特許文献２に記載された差動増幅回路でも、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を保証できず、差動対Ｘを構成するトランジスタの特性劣化を防ぎ得るものではなかった。
また、図１及び図２に示した従来例の差動増幅回路１０でも、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を保証できず、差動対Ｘを構成するトランジスタＱ１，Ｑ２の特性劣化を防ぎ得るものではなかった。
【００１８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を確保するとともに、差動対を構成するトランジスタの特性劣化を生じさせない差動増幅回路を提供することにある。
【課題を解決するための手段】
【００１９】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１のトランジスタ（Ｑ１）及び第２のトランジスタ（Ｑ２）を含む差動対（Ｘ）と、それぞれのゲート（Ｇ）とドレイン（Ｄ）が接続される第３のトランジスタ（Ｑ３）及び第４のトランジスタ（Ｑ４）を有し前記差動対（Ｘ）に接続される素子対（Ｙ）とを備える差動増幅回路において、前記第１のトランジスタ（Ｑ１）及び第２のトランジスタ（Ｑ２）と並列に第１及び第２の電流パス（Ｚ１，Ｚ２）をそれぞれ設けたことを特徴とする。（図５、図６）
【００２０】
また、請求項２に記載の発明は、請求項１に記載の差動増幅回路において、前記第１電流パス（Ｚ１）及び第２の電流パス（Ｚ２）は、互いに同じサイズの第５のトランジスタ（Ｑ５）及び第６のトランジスタ（Ｑ６）からなることを特徴とする。（図５、図６）
また、請求項３に記載の発明は、請求項１又は２に記載の差動増幅回路において、前記第５のトランジスタ（Ｑ５）及び第６のトランジスタ（Ｑ６）は、それぞれのゲート電圧（Ｖ１）を同一に保持されることを特徴とする。（図５）
また、請求項４に記載の発明は、請求項１又は２に記載の差動増幅回路において、前記第５のトランジスタ（Ｑ５）及び第６のトランジスタ（Ｑ６）は、それぞれのゲート（Ｇ）とドレイン（Ｄ）とが接続されていることを特徴とする。（図６）
【００２１】
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の差動増幅回路において、前記第１のトランジスタ（Ｑ１）及び第２のトランジスタ（Ｑ２）は、低耐圧トランジスタであることを特徴とする。（図５、図６）
また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の差動増幅回路において、前記差動対（Ｘ）の一方には電圧レベルが急峻に変化する信号が入力され、他方には一定の電圧レベルを有する信号が入力されることを特徴とする。（図４、図５、図６）
【発明の効果】
【００２２】
本発明によれば、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を確保するとともに、差動対を構成するトランジスタの特性劣化を生じさせない差動増幅回路が実現できる。
【図面の簡単な説明】
【００２３】
【図１】従来の差動増幅回路の構成を説明するための回路図である。
【図２】反転増幅回路におけるスルーイング（ｓｌｅｗｉｎｇ）状態を説明するための回路図である。
【図３】図２に示す反転増幅回路でのスルーイング状態における入出力信号の波形図である。
【図４】スルーイング状態を説明するためのより具体的な回路図である。
【図５】本発明に係る差動増幅回路の実施例１を説明するための回路図である。
【図６】本発明に係る差動増幅回路の実施例２を説明するための回路図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明の各実施例について説明する。
【実施例１】
【００２５】
図５は、本発明に係る差動増幅回路の実施例１を説明するための回路図である。図５に示すように、差動増幅回路５０は、最高電位である電源電圧ＶＤＤから最低電位である基準電位ＶＳＳまでの間に、第１乃至第８のトランジスタＱ１乃至Ｑ８と、定電流源１１とを、以下の順に接続して構成されている。すなわち、電源電圧ＶＤＤから能動負荷対９、電圧降下用の素子対Ｙ、差動対Ｘ、及び定電流源１１の順に接続して構成されている。また、差動対Ｘには電流パスＺが付設されている。
【００２６】
差動増幅回路５０は、第１のトランジスタＱ１及び第２のトランジスタＱ２を含む差動対Ｘと、それぞれのゲートＧとドレインＤが接続される第３のトランジスタＱ３及び第４のトランジスタＱ４を含み差動対Ｘに接続される素子対Ｙとを備える。この差動増幅回路５０において、第１のトランジスタＱ１及び第２のトランジスタＱ２と並列に第１及び第２の電流パスＺ１，Ｚ２が、それぞれ設けられている。
【００２７】
また、差動増幅回路５０において、第１のトランジスタＱ１及び第２のトランジスタＱ２は、低耐圧トランジスタである。
能動負荷対９は、ＰＭＯＳトランジスタＱ７，Ｑ８で構成されている。また、素子対Ｙは、ＮＭＯＳトランジスタＱ３，Ｑ４で構成されている。能動負荷対９は、電源電圧ＶＤＤと、トランジスタＱ３，Ｑ４のドレインＤとの間に、ソースＳとドレインＤとで接続されており、カレントミラー構成である。また、トランジスタＱ７は、そのドレインＤ−ゲートＧがショートされ、そのドレインＤ−ゲートＧが、トランジスタＱ８のゲートＧに接続されている。
【００２８】
また、トランジスタＱ１，Ｑ２には、それらと同一サイズであって、電流パスＺを構成するＮＭＯＳトランジスタＱ５，Ｑ６が、ドレインＤと、ソースＳとを、それぞれ共通に接続されている。すなわち、差動増幅回路５０において、第１電流パスＺ１及び第２の電流パスＺ２は、互いに同じサイズの第５のトランジスタＱ５及び第６のトランジスタＱ６から構成されている。なお、第５のトランジスタＱ５及び第６のトランジスタＱ６を単に、トランジスタＱ５，Ｑ６ともいう。
【００２９】
そして、トランジスタＱ５，Ｑ６それぞれのゲートＧは、ゲート電圧設定端子Ｖ１に共通に接続されている。また、トランジスタＱ１，Ｑ２，Ｑ５，Ｑ６それぞれのソースＳは、定電流源１１に共通に接続されている。その定電流源１１は、トランジスタＱ１，Ｑ２，Ｑ５，Ｑ６のソースＳと、基準電位ＶＳＳとの間に接続され、動作電流を決定する。
また、トランジスタＱ１のゲートＧは入力端子ＰＩＮに接続されている。また、トランジスタＱ２のゲートＧは、入力端子ＮＩＮに接続されている。すなわち、差動増幅回路５０は、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２のうち、一方のトランジスタＱ１のゲートＤに供給された入力信号と、他方のトランジスタＱ２に供給された入力信号との差を増幅してＶｏｕｔから出力する。
【００３０】
この差動増幅回路５０は、電気信号を増幅する演算増幅器や電気信号を閾値電圧と比較する比較器等を構成する回路として、広く用いられている。以下、反転増幅回路５０の動作を説明する。
反転増幅回路５０の入力端子ＰＩＮ，ＮＩＮに、矩形波２４（図３参照）が入力されることによって、スルーイング状態になると、差動対Ｘを構成するトランジスタＱ１，Ｑ２の一方がＯＦＦになる。トランジスタＱ１，Ｑ２のＯＦＦにより、電圧降下用の素子対Ｙには電流が流れず、規定の電圧降下が得られない。その結果、ＯＦＦになった方のトランジスタＱ１，Ｑ２は、それらの耐電圧を超える電圧が印加される害を受ける。
【００３１】
このようなスルーイング状態における、差動対Ｘへの過電圧印加の害を避けるため、差動対Ｘに電流パスＺが並列接続されている。すなわち、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２と同サイズのＭＯＳトランジスタＱ５，Ｑ６を、電流パスＺとして、トランジスタＱ１，Ｑ２それぞれのドレインＤ−ソースＳ間に並列接続するように構成されている。このように、電流パスＺを構成するトランジスタＱ５，Ｑ６が、ＯＮする電圧を、それぞれのゲートＧに印加する。ここで、両トランジスタＱ５，Ｑ６は、同一サイズで同一ゲート電圧Ｖ１を加えることが必要である。すなわち、第５のトランジスタＱ５及び第６のトランジスタＱ６は、それぞれのゲート電圧Ｖ１を同一に保持されるように、ゲ
ートＧが共通接続されている。
【００３２】
反転増幅回路５０にて矩形波２４が入力されると、入力端子ＮＩＮが接続されたトランジスタＱ２がＯＦＦする。もし、トランジスタＱ２のドレインＤ−ソースＳ間に並列接続したトランジスタＱ６がない場合、入力端子ＮＩＮが接続されたトランジスタＱ２に電流が流れないので、それらの耐電圧を超える電圧が印加される害が生ずる。
【００３３】
しかし、差動増幅回路５０において、入力端子ＰＩＮが接続されたトランジスタＱ１がＯＦＦとなっても、そのトランジスタＱ１に並列接続されたトランジスタＱ５に電流が流れるので、トランジスタＱ３で電圧降下を生じ、トランジスタＱ１には耐圧を超える過電圧は印加されない。同様に、入力端子ＮＩＮが接続されたトランジスタＱ２がＯＦＦとなっても、そのトランジスタＱ２に並列接続されたトランジスタＱ６に電流が流れるので、トランジスタＱ４で電圧降下を生じ、入力端子トランジスタＱ２には、耐圧を超える過電圧は印加されない。
【００３４】
また、反転増幅回路５０における差動対Ｘは、入力信号の差の電圧を増幅して出力する機能を有する。反転増幅回路５０において、電流パスＺとして追加したトランジスタＱ５，Ｑ６は、差動対Ｘを構成するＮＭＯＳトランジスタＱ１，Ｑ２と同じサイズである。したがって、入力信号に相当するゲート電圧も両トランジスタＱ１，Ｑ２，Ｑ５，Ｑ６で同一であるため入力信号の差も零であり何も出力されない。その結果、差動対Ｘの動作には、何らの影響も及ぼさない。
【実施例２】
【００３５】
図６は、本発明に係る差動増幅回路の実施例２を説明するための回路図である。図６に示すように、差動増幅回路６０は、図５に示した差動増幅回路５０の主要構成とほぼ同じであるが、差動対Ｘを構成するトランジスタＱ１，Ｑ２にそれぞれ並列接続した同じサイズのトランジスタＱ５，Ｑ６の接続形態のみが相違する。すなわち、トランジスタＱ５，Ｑ６のゲートＧは、共通接続とせず、各自のドレインＤにそれぞれ接続され、かつ、素子対Ｙを構成するＮＭＯＳトランジスタＱ３，Ｑ４それぞれのソースＳに接続されている。このように差動増幅回路６０は、第５のトランジスタＱ５及び第６のトランジスタＱ６は、それぞれのゲートＧとドレインＤとが接続されている。
【００３６】
差動増幅回路６０においても、入力端子ＰＩＮが接続されたトランジスタＱ１がＯＦＦとなっても、そのトランジスタＱ１に並列接続されたトランジスタＱ５に電流が流れるので、トランジスタＱ３で電圧降下を生じ、トランジスタＱ１には耐圧を超える過電圧は印加されない。同様に、入力端子ＮＩＮが接続されたトランジスタＱ２がＯＦＦとなっても、そのトランジスタＱ２に並列接続されたトランジスタＱ６に電流が流れるので、トランジスタＱ４で電圧降下を生じ、入力端子トランジスタＱ２には、耐圧を超える過電圧は印加されない。
【００３７】
上述した実施例においては、差動対Ｘを構成するトランジスタＱ１，Ｑ２に関し、ＮＭＯＳトランジスタを用いた回路について説明したが、これらのトランジスタＱ１，Ｑ２を、ＰＭＯＳトランジスタ、また、バイポーラトランジスタに変更しても構わない。
以上説明したように、本実施形態によれば、電源電圧より低い耐圧のトランジスタをオペアンプ差動対に使用した場合に、オペアンプの任意の入力に対して差動対の耐圧を確保するとともに、差動対を構成するトランジスタの特性劣化を生じさせない差動増幅回路を実現できる。
【符号の説明】
【００３８】
７，８  破線
９  能動負荷対
２３，２４  矩形波の入力信号
２５  出力信号
４４  出力波形
Ｃｃ  コンデンサ
ＰＩＮ，ＮＩＮ  入力端子
Ｖ１  ゲート電圧設定端子、ゲート電圧
ＶＤＤ  電源電圧
Ｑ１  第１のトランジスタ
Ｑ２  第２のトランジスタ
Ｑ３  第３のトランジスタ
Ｑ４  第４のトランジスタ
Ｑ５  第５のトランジスタ
Ｑ６  第６のトランジスタ
Ｖｘ  交点
Ｘ  差動対
Ｙ  素子対
Ｚ  電流パス
Ｚ１  第１の電流パス
Ｚ２  第２の電流パス
【図１】
2014075705.tif 000003
【図２】
2014075705.tif 000004
【図３】
2014075705.tif 000005
【図４】
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【図５】
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【図６】
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