(57)【要約】      （修正有）【課題】ソースワイヤに流れる電流が時間的に変化してもゲート電圧の時間的な変動を抑制出来る手段を提供する。【解決手段】半導体装置１０は、少なくとも１つの半導体チップ１４と、少なくとも１つの半導体チップに接続されるゲート配線３０と、少なくとも１つの半導体チップに接続される第１の配線３２と、少なくとも１つの半導体チップに接続される第２の配線３４とを備える。第１の配線及び第２の配線は、ゲート配線に沿って延びている。第１の配線はゲート配線と第２の配線との間に配置される。第１の配線はゲート配線に最も近い配線である。第１の配線に対向するゲート配線の第１の部分の長さ３０ｘは、第２の配線に対向するゲート配線の第２の部分３０ｙの長さよりも短い。【選択図】図１
2014011227.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの半導体チップと、
前記少なくとも１つの半導体チップに接続されるゲート配線と、
前記少なくとも１つの半導体チップに接続される第１の配線と、
前記少なくとも１つの半導体チップに接続される第２の配線と、
を備え、
前記第１の配線及び前記第２の配線が、前記ゲート配線に沿って延びており、
前記第１の配線が前記ゲート配線と前記第２の配線との間に配置され、
前記第１の配線が前記ゲート配線に最も近い配線であり、
前記第１の配線に対向する前記ゲート配線の第１の部分の長さが、前記第２の配線に対向する前記ゲート配線の第２の部分の長さよりも短い、半導体装置。
【請求項２】
前記少なくとも１つの半導体チップが複数の半導体チップであり、
前記複数の半導体チップが第１の方向に沿って配列されており、
隣接する半導体チップ間において前記第１の方向に垂直な第２の方向に沿って延びる軸に対して、前記ゲート配線、前記第１の配線及び前記第２の配線が反転して配置される、請求項１に記載の半導体装置。
【請求項３】
前記少なくとも１つの半導体チップの材料が、ワイドバンドギャップ半導体を含む、請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート配線に接続される配線パターンを更に備える、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲート配線に電気的に接続される第１のリードと、
前記第１の配線及び前記第２の配線に電気的に接続される第２のリードと、
前記少なくとも１つの半導体チップが搭載されるチップ搭載面を有するダイパッドと、
を更に備える、請求項１〜４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の例として、ＭＯＳＦＥＴの半導体チップを備えた半導体装置が知られている（特許文献１参照）。このような半導体装置では、ダイパッドに搭載された半導体チップが、ゲートワイヤを介してゲートリードに接続され、複数のソースワイヤを介してソースリードに接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４７４６０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記半導体装置では、ゲートワイヤに最も近いソースワイヤの長さがその他のソースワイヤの長さと同じか又はより長くなっている。そのため、複数のソースワイヤに流れる電流が時間的に変化すると、電磁誘導効果によってゲートワイヤが複数のソースワイヤから受ける相互インダクタンスの影響が大きくなる。その結果、上記半導体装置では、ゲートワイヤに印加されるゲート電圧の時間的な変動が大きくなってしまう。
【０００５】
本発明は、ゲート電圧の時間的な変動を抑制できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係る半導体装置は、少なくとも１つの半導体チップと、前記少なくとも１つの半導体チップに接続されるゲート配線と、前記少なくとも１つの半導体チップに接続される第１の配線と、前記少なくとも１つの半導体チップに接続される第２の配線と、を備え、前記第１の配線及び前記第２の配線が、前記ゲート配線に沿って延びており、前記第１の配線が前記ゲート配線と前記第２の配線との間に配置され、前記第１の配線が前記ゲート配線に最も近い配線であり、前記第１の配線に対向する前記ゲート配線の第１の部分の長さが、前記第２の配線に対向する前記ゲート配線の第２の部分の長さよりも短い。ゲート配線の第１の部分は、第１の配線の各点からゲート配線に垂線が引かれたときに垂線とゲート配線との交点に位置する部分であり得る。ゲート配線の第２の部分は、第２の配線の各点からゲート配線に垂線が引かれたときに垂線とゲート配線との交点に位置する部分であり得る。
【０００７】
第１の配線及び第２の配線に流れる電流が時間的に変化すると、電磁誘導効果によってゲート配線が第１の配線及び第２の配線から相互インダクタンスの影響を受ける。その結果、半導体チップのゲート電圧が時間的に変動する。相互インダクタンスは、ゲート配線と第１の配線及び第２の配線との間の距離と、第１の配線及び第２の配線に対向するゲート配線の部分の長さとによって決定される。ゲート配線と第１の配線及び第２の配線との間の距離が短いと、相互インダクタンスは大きくなる。第１の配線及び第２の配線に対向するゲート配線の部分の長さが長いと、相互インダクタンスは大きくなる。
【０００８】
上記半導体装置では、ゲート配線に最も近い第１の配線に対向するゲート配線の第１の部分の長さｄ１が、第２の配線に対向するゲート配線の第２の部分の長さｄ２よりも短い。そのため、電磁誘導効果によってゲート配線が第１の配線から受ける相互インダクタンスの影響が小さいので、ゲート電圧の時間的な変動が抑制される。
【０００９】
前記少なくとも１つの半導体チップが複数の半導体チップであり、前記複数の半導体チップが第１の方向に沿って配列されており、隣接する半導体チップ間において前記第１の方向に垂直な第２の方向に沿って延びる軸に対して、前記ゲート配線、前記第１の配線及び前記第２の配線が反転して配置されてもよい。
【００１０】
この場合、各半導体チップのゲート配線が電磁誘導効果によって第１の配線及び第２の配線から受ける相互インダクタンスの影響が均一化されるので、隣接する半導体チップ間のゲート電圧のばらつきが低減される。
【００１１】
前記少なくとも１つの半導体チップの材料が、ワイドバンドギャップ半導体を含んでもよい。
【００１２】
この場合、シリコンからなる半導体チップに比べて大きな電流を第１の配線及び第２の配線に流すことが可能になる。そのため、ワイドバンドギャップ半導体では、ゲート電圧の時間的な変動が大きくなる傾向にあるので、ゲート電圧の時間的な変動を抑制することによる効果が大きい。
【００１３】
上記半導体装置が、前記ゲート配線に接続される配線パターンを更に備えてもよい。
【００１４】
この場合、半導体チップと配線パターンとの間の距離を小さく設定することによって、ゲート配線の長さが短くなり得る。これにより、電磁誘導効果によってゲート配線が第１の配線及び第２の配線から受ける相互インダクタンスの影響が更に低減されるので、ゲート電圧の時間的な変動が更に抑制される。
【００１５】
上記半導体装置が、前記ゲート配線に電気的に接続される第１のリードと、前記第１の配線及び前記第２の配線に電気的に接続される第２のリードと、前記少なくとも１つの半導体チップが搭載されるチップ搭載面を有するダイパッドと、を更に備えてもよい。
【００１６】
リードを備えた半導体装置では、通常、ゲート配線を第１の配線及び第２の配線から十分に離すことが困難である。そのため、リードを備えた半導体装置では、ゲート電圧の時間的な変動が大きくなる傾向にあるので、ゲート電圧の時間的な変動を抑制することによる効果が大きい。
【発明の効果】
【００１７】
本発明によれば、ゲート電圧の時間的な変動を抑制できる半導体装置が提供され得る。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態に係る半導体装置を模式的に示す平面図である。
【図２】第１実施形態に係る半導体装置におけるゲート電圧の時間的な変動の一例を示す図である。
【図３】参照用の半導体装置を模式的に示す平面図である。
【図４】参照用の半導体装置におけるゲート電圧の時間的な変動の一例を示す図である。
【図５】第２実施形態に係る半導体装置を模式的に示す平面図である。
【図６】参照用の半導体装置を模式的に示す平面図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら本発明の実施形態が詳細に説明される。図面の説明において、同一又は同等の要素には同一符号が用いられ、重複する説明は省略される。図１、図３、図５及び図６にはＸＹＺ直交座標系が示されている。
【００２０】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を模式的に示す平面図である。図１に示される半導体装置１０は、樹脂封止型の半導体装置である。半導体装置１０は、複数の半導体チップ１４ａ〜１４ｄを備える。半導体チップ１４ａ〜１４ｄは並列接続され得る。
【００２１】
半導体装置１０は、半導体チップ１４ａ〜１４ｄが搭載されるチップ搭載面１２ａを有するダイパッド１２を備え得る。ダイパッド１２は、半導体チップ１４ａ〜１４ｄと電気的に接続され得る。ダイパッド１２は例えば板状を呈している。チップ搭載面１２ａは、例えば長方形である。ダイパッド１２の材料の例は、銅（Ｃｕ）及び銅合金等の金属を含む。ダイパッド１２には、板厚方向にダイパッド１２を貫通する貫通孔２６が形成され得る。貫通孔２６は、例えば螺子によって半導体装置１０を他の部材（例えばヒートシンク等）に固定する際に、螺子を通すための孔である。
【００２２】
半導体チップ１４ａ〜１４ｄは、チップ搭載面１２ａの所定位置に搭載される。半導体チップ１４ａ〜１４ｄの例は、ＭＯＳ−ＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ、ＰＮ接合ダイオード、ショットキーバリアダイオード等のダイオードを含む。半導体チップ１４ａ〜１４ｄは、鉛入り金属半田、鉛を含まない金属半田又は導電性樹脂等を含む材料から構成される接着層を介してチップ搭載面１２ａに実装され得る。半導体チップ１４ａ〜１４ｄの材料の例は、ワイドバンドギャップ半導体、シリコンその他の半導体を含む。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する。ワイドバンドギャップ半導体の例は、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドを含む。
【００２３】
半導体チップ１４ａ〜１４ｄのそれぞれは、ゲート電極パッドＧＰ及び電極パッドＳＰを有し得る。ゲート電極パッドＧＰは、半導体チップ１４ａ〜１４ｄの主面における端部に形成され得る。ゲート電極パッドＧＰにはゲートライナーＧＬが接続されてもよい。電極パッドＳＰは、半導体チップ１４ａ〜１４ｄの主面においてゲート電極パッドＧＰ及びゲートライナーＧＬが形成されていない領域に形成され得る。
【００２４】
半導体チップ１４ａ〜１４ｄがＭＯＳ−ＦＥＴを含む場合、電極パッドＳＰはソース電極パッドに対応する。半導体チップ１４ａ〜１４ｄがＩＧＢＴを含む場合、電極パッドＳＰはエミッタ電極パッドに対応する。半導体チップ１４ａ〜１４ｄの裏面全体には、例えばドレイン電極パッド又はコレクタ電極パッド等の更なる電極パッドが形成され得る。
【００２５】
半導体チップ１４ａには、ゲート配線３０ａ、第１の配線３２ａ及び第２の配線３４ａが接続される。ゲート配線３０ａは半導体チップ１４ａのゲート電極パッドＧＰに接続され得る。第１の配線３２ａ及び第２の配線３４ａは、半導体チップ１４ａの電極パッドＳＰに接続され得る。同様に、半導体チップ１４ｂ〜１４ｄのゲート電極パッドＧＰには、それぞれゲート配線３０ｂ〜３０ｄが接続され得る。半導体チップ１４ｂ〜１４ｄの電極パッドＳＰには、それぞれ第１の配線３２ｂ〜３２ｄが接続され得る。半導体チップ１４ｂ〜１４ｄの電極パッドＳＰには、それぞれ第２の配線３４ｂ〜３４ｄが接続され得る。第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄは、半導体チップ１４ａ〜１４ｄに電流を供給するための配線である。ゲート配線３０ａ〜３０ｄは、第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄに流れる電流をスイッチングするための配線である。第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄは、電流集中を抑制するために電極パッドＳＰにおいて分散配置されてもよい。
【００２６】
第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄは、ゲート配線３０ａ〜３０ｄに沿って延びている。ゲート配線３０ａ〜３０ｄ、第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄは、ＸＹ平面に沿って延びてもよい。第１の配線３２ａ〜３２ｄは、ゲート配線３０ａ〜３０ｄと第２の配線３４ａ〜３４ｄとの間に配置される。例えば、第１の配線３２ａはゲート配線３０ａと第２の配線３４ａとの間に配置される。第１の配線３２ａ〜３２ｄは、それぞれゲート配線３０ａ〜３０ｄに最も近い配線である。第１の配線３２ａ〜３２ｄに対向するゲート配線３０ａ〜３０ｄの第１の部分３０ｘの長さｄ１は、第２の配線３４ａ〜３４ｄに対向するゲート配線３０ａ〜３０ｄの第２の部分３０ｙの長さｄ２よりも短い。長さｄ２は長さｄ１の１．２倍以上であってもよい。長さｄ１及びｄ２は、半導体チップ１４ａ〜１４ｄの主面に垂直なＺ方向から第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄを見て測定され得る。ゲート配線３０ａ〜３０ｄの第１の部分３０ｘは、第１の配線３２ａ〜３２ｄの各点からゲート配線３０ａ〜３０ｄに垂線が引かれたときに垂線とゲート配線３０ａ〜３０ｄとの交点に位置する部分であり得る。ゲート配線３０ａ〜３０ｄの第２の部分３０ｙは、第２の配線３４ａ〜３４ｄの各点からゲート配線３０ａ〜３０ｄに垂線が引かれたときに垂線とゲート配線３０ａ〜３０ｄとの交点に位置する部分であり得る。
【００２７】
半導体チップ１４ａ〜１４ｄはＸ方向（第１の方向）に沿って配列され得る。隣接する半導体チップ１４ａ〜１４ｄ間には、Ｙ方向（第１の方向に垂直な第２の方向）に沿って延びる軸Ａｘが配置される。ゲート配線３０ａ〜３０ｄ、第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄは、軸Ａｘに対して反転して配置され得る。ゲート電極パッドＧＰ及び電極パッドＳＰも軸Ａｘに対して反転して配置され得る。例えば、ゲート配線３０ａは軸Ａｘに対してゲート配線３０ｂと対称な位置に配置される。
【００２８】
半導体装置１０は、第１のリード１８、第２のリード２０、第３のリード１６を備えてもよい。リード１６，１８，２０は、Ｙ方向に沿って延びており、Ｘ方向に沿って配列される。リード１６は、リード１８，２０の間に位置する。リード１６，１８、２０及びダイパッド１２は、リードフレームを構成し得る。半導体装置１０は、例えば電源等に使用されるパワー半導体装置である。半導体装置１０のパッケージ形態の例は一般的なＴＯシリーズである。ＴＯシリーズの例はＴＯ−２４７、ＴＯ−２２０、ＴＯ−２６３（Ｄ２―ＰＡＫ）、ＴＯ−２５２（Ｄ−ＰＡＫ）を含む。
【００２９】
リード１８は、ゲート配線３０ａ〜３０ｄに電気的に接続される。リード２０は、第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄに電気的に接続される。リード１６の内側端部は、ダイパッド１２に機械的に一体的に連結されている。ダイパッド１２は導電性を有するので、リード１６とダイパッド１２とは電気的に接続されている。リード１６の材料の例はダイパッド１２の材料と同じ材料を含む。
【００３０】
半導体チップ１４ａ〜１４ｄがＭＯＳ−ＦＥＴを含む場合、リード１６はドレイン電極端子に対応し、リード１８はゲート電極端子に対応し、リード２０はソース電極端子に対応する。半導体チップ１４ａ〜１４ｄがＩＧＢＴを含む場合、リード１６はコレクタ電極端子に対応し、リード１８はゲート電極端子に対応し、リード２０はエミッタ電極端子に対応する。リード１８，２０の材料の例は、銅及び銅合金等の金属を含む。
【００３１】
半導体装置１０は、ゲート配線３０ａ〜３０ｄに接続される配線パターン３６と、ダイパッド１２と配線パターン３６との間に配置された絶縁部材３８とを備え得る。配線パターン３６は、配線４０を介してリード１８に接続される。絶縁部材３８は、Ｚ方向においてダイパッド１２と配線パターン３６との間に介在する。絶縁部材３８は、例えば絶縁基板又は絶縁層である。絶縁部材３８の材料の例は、エポキシ樹脂等の樹脂又はセラミックスを含む。ダイパッド１２と絶縁部材３８と配線パターン３６とは互いに接着剤により接続され得る。
【００３２】
半導体装置１０は、第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄに接続される配線パターン４２と、ダイパッド１２と配線パターン４２との間に配置された絶縁部材４４とを備え得る。配線パターン４２は、複数の配線４６を介してリード２０に接続される。絶縁部材４４は、Ｚ方向においてダイパッド１２と配線パターン４２との間に介在する。絶縁部材４４は、例えば絶縁基板又は絶縁層である。絶縁部材４４の材料の例は、エポキシ樹脂等の樹脂又はセラミックスを含む。ダイパッド１２と絶縁部材４４と配線パターン４２とは互いに接着剤により接続され得る。配線パターン３６及び４２は配線バーとも呼ばれる。配線パターン３６及び４２の材料の例はダイパッド１２の材料と同じ材料を含む。
【００３３】
ゲート配線３０ａ〜３０ｄ、第１の配線３２ａ〜３２ｄ、第２の配線３４ａ〜３４ｄ、配線４０及び４６は、ワイヤ又はリボンであってもよい。ゲート配線３０ａ〜３０ｄ、第１の配線３２ａ〜３２ｄ、第２の配線３４ａ〜３４ｄ、配線４０及び４６の材料の例は、アルミニウム、金、銅等の金属を含む。ゲート配線３０ａ〜３０ｄ、第１の配線３２ａ〜３２ｄ、第２の配線３４ａ〜３４ｄ、配線４０及び４６は、例えば超音波や加圧等を用いたワイヤボンディングにより、配線パターン３６及び４２、半導体チップ１４ａ〜１４ｄ、又はリード１８，２０に接続される。
【００３４】
ダイパッド１２、半導体チップ１４ａ〜１４ｄ、リード１８の内側端部及びリード２０の内側端部は、樹脂部２４によって覆われ得る。リード１６，１８，２０の内側端部は、樹脂部２４に挿入される。リード１６，１８，２０のうち樹脂部２４の内側の部分は、いわゆるインナーリード部である。リード１６，１８，２０のうち樹脂部２４の外側の部分は、アウターリード部である。樹脂部２４の外形形状の一例は、略直方体である。樹脂部２４の材料の例は、ポリフェニレンサルファイド樹脂（ＰＰＳ樹脂）、液晶ポリマー等の熱可塑性樹脂を含む。樹脂部２４は、ダイパッド１２及び半導体チップ１４ａ〜１４ｄを熱可塑性樹脂でモールドすることによって形成され得る。樹脂部２４には、ダイパッド１２の貫通孔２６の中心軸線を中心軸線とする貫通孔２８が形成されている。貫通孔２８は、貫通孔２６と同様に螺子止めなどの際などに螺子が通される孔である。貫通孔２８の直径は、貫通孔２６の直径より小さい。
【００３５】
第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄに流れる電流が時間的に変化すると、電磁誘導効果によってゲート配線３０ａ〜３０ｄが第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄから相互インダクタンスの影響を受ける。その結果、半導体チップ１４ａ〜１４ｄのゲート電圧が時間的に変動する。相互インダクタンスは、ゲート配線３０ａ〜３０ｄと第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄとの間の距離と、第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄに対向するゲート配線３０ａ〜３０ｄの部分の長さとによって決定される。ゲート配線３０ａ〜３０ｄと第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄとの間の距離が短いと、相互インダクタンスは大きくなる。第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄに対向するゲート配線３０ａ〜３０ｄの部分の長さが長いと、相互インダクタンスは大きくなる。
【００３６】
半導体装置１０では、例えばゲート配線３０ｂに最も近い第１の配線３２ｂに対向するゲート配線３０ｂの第１の部分３０ｘの長さｄ１が、第２の配線３４ｂに対向するゲート配線３０ｂの第２の部分３０ｙの長さｄ２よりも短い。そのため、電磁誘導効果によってゲート配線３０ｂが第１の配線３２ｂから受ける相互インダクタンスの影響が比較的小さい。よって、ゲート電圧の時間的な変動が抑制される。
【００３７】
半導体装置１０では、隣接する半導体チップ１４ａ〜１４ｄ間においてＹ方向に沿って延びる軸Ａｘに対して、ゲート配線３０ａ〜３０ｄ、第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄが反転して配置され得る。この場合、各半導体チップ１４ａ〜１４ｄのゲート配線３０ａ〜３０ｄが電磁誘導効果によって第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄから受ける相互インダクタンスの影響が均一化される。よって、隣接する半導体チップ１４ａ〜１４ｄ間のゲート電圧のばらつきが低減される。
【００３８】
半導体チップ１４ａ〜１４ｄの材料が、ワイドバンドギャップ半導体を含む場合、シリコンからなる半導体チップ１４ａ〜１４ｄに比べて大きな電流を第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄに流すことが可能になる。そのため、ワイドバンドギャップ半導体では、ゲート電圧の時間的な変動が大きくなる傾向にあるので、ゲート電圧の時間的な変動を抑制することによる効果が大きい。
【００３９】
半導体装置１０がゲート配線３０ａ〜３０ｄに接続される配線パターン３６を備える場合、半導体チップ１４ａ〜１４ｄと配線パターン３６との間の距離が小さく設定され得る。その結果、ゲート配線３０ａ〜３０ｄの長さが短くなり得る。これにより、電磁誘導効果によってゲート配線３０ａ〜３０ｄが第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄから受ける相互インダクタンスの影響が更に低減される。よって、ゲート電圧の時間的な変動が更に抑制される。
【００４０】
半導体装置１０はリード１８及び２０とダイパッド１２とを備え得る。この場合、通常、ゲート配線を第１の配線及び第２の配線から十分に離すことが困難である。そのため、ゲート電圧の時間的な変動が大きくなる傾向にあるので、ゲート電圧の時間的な変動を抑制することによる効果が大きい。
【００４１】
図２は、第１実施形態に係る半導体装置におけるゲート電圧の時間的な変動の一例を示す図である。図２には、半導体チップ１４ｂのゲート配線３０ｂが第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄから受ける相互インダクタンスの影響の一例が示される。ゲート配線３０ｂの自己インダクタンスによる影響は考慮されていない。
【００４２】
並列接続された半導体チップ１４ａ〜１４ｄに流れる電流値は５０Ａである。よって、半導体チップ１４ａ〜１４ｄのそれぞれには、１２．５Ａの電流が流れる。半導体チップ１４ａ〜１４ｄの動作時のゲート電圧は１５Ｖである。スイッチング時間は２０ｎｓである。ゲート配線３０ｂの長さは３．２ｍｍである。ゲート配線３０ｂの第１の部分３０ｘの長さｄ１は２．４ｍｍである。ゲート配線３０ｂの第２の部分３０ｙの長さｄ２は３．２ｍｍである。
【００４３】
ゲート配線３０ｂと第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄとの間の距離は、最短距離が採用される。最短距離は、図１及び図２に示されるように、第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄ上の位置Ｐ１〜Ｐ８とゲート配線３０ｂとの間の距離である。例えば、第２の配線３４ａ上の位置Ｐ１とゲート配線３０ｂとの距離は３．７２ｍｍである。この距離及び長さｄ１及びｄ２を用いて、ゲート配線３０ｂが第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄから受ける相互インダクタンスが算出される。相互インダクタンスをＬ、電流をｉ、時間をｔとした場合、ゲート電圧の変動Ｖは以下の式から算出される。
Ｖ＝Ｌ×ｄｉ／ｄｔ
【００４４】
相互インダクタンス及びゲート電圧の変動の算出結果は図２に示される。例えば、ゲート配線３０ｂが第２の配線３４ａから受ける相互インダクタンスは０．２２ｎＨである。これによるゲート電圧の変動は０．１４Ｖである。ゲート配線３０ｂが第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄから受ける相互インダクタンスの合計は１．８１ｎＨである。ゲート配線３０ｂにおけるゲート電圧の変動の合計は１．１４Ｖ（有効数字２桁では１．１Ｖ）である。同様に、ゲート配線３０ａが第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄから受ける相互インダクタンスが算出される。ゲート配線３０ａが第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄから受ける相互インダクタンスの合計は１．８１ｎＨである。さらに、ゲート配線３０ａにおけるゲート電圧の変動が算出される。ゲート配線３０ａにおけるゲート電圧の変動の合計は１．１Ｖ（有効数字２桁）である。よって、隣接する半導体チップ１４ａ及び１４ｂ間のゲート電圧の変動は同じであるため、隣接する半導体チップ１４ａ及び１４ｂ間のゲート電圧の変動のばらつきがない。
【００４５】
図３は、参照用の半導体装置を模式的に示す平面図である。図３に示される半導体装置１１０は、半導体チップ１４ａ〜１４ｄに代えて半導体チップ１１４ａ〜１１４ｄを備え、ゲート配線３０ａ〜３０ｄに代えてゲート配線１３０ａ〜１３０ｄを備え、第１の配線３２ａ〜３２ｄに代えて第１の配線１３２ａ〜１３２ｄを備え、第２の配線３４ａ〜３４ｄに代えて第２の配線１３４ａ〜１３４ｄを備えること以外は半導体装置１０と同様の構成を備える。
【００４６】
ゲート配線１３０ａ〜１３０ｄは、第１の配線１３２ａ〜１３２ｄと第２の配線１３４ａ〜１３４ｄとの間に配置されている。第１の配線１３２ａ〜１３２ｄ及び第２の配線１３４ａ〜１３４ｄに対向するゲート配線１３０ａ〜１３０ｄの部分の長さはいずれもゲート配線１３０ｂの長さと同じである。
【００４７】
図４は、参照用の半導体装置におけるゲート電圧の時間的な変動の一例を示す図である。図４には、半導体チップ１１４ｂのゲート配線１３０ｂが第１の配線１３２ａ〜１３２ｄ及び第２の配線１３４ａ〜１３４ｄから受ける相互インダクタンスの影響の一例が示される。ゲート配線１３０ｂの自己インダクタンスによる影響は考慮されていない。
【００４８】
並列接続された半導体チップ１１４ａ〜１１４ｄに流れる電流値は５０Ａである。よって、半導体チップ１１４ａ〜１１４ｄのそれぞれには、１２．５Ａの電流が流れる。半導体チップ１１４ａ〜１１４ｄの動作時のゲート電圧は１５Ｖである。スイッチング時間は２０ｎｓである。ゲート配線１３０ｂの長さは３．２ｍｍである。第１の配線１３２ａ〜１３２ｄ及び第２の配線１３４ａ〜１３４ｄに対向するゲート配線１３０ｂの長さは３．２ｍｍである。
【００４９】
ゲート配線１３０ｂと第１の配線１３２ａ〜１３２ｄ及び第２の配線１３４ａ〜１３４ｄとの間の距離は、最短距離が採用される。最短距離は、図３及び図４に示されるように、第１の配線１３２ａ〜１３２ｄ及び第２の配線１３４ａ〜１３４ｄ上の位置Ｐ１１〜Ｐ１８とゲート配線１３０ｂとの間の距離である。例えば、第２の配線１３４ａ上の位置Ｐ１１とゲート配線１３０ｂとの距離は４．５４ｍｍである。この距離及びゲート配線１３０ｂの長さを用いて、ゲート配線１３０ｂが第１の配線１３２ａ〜１３２ｄ及び第２の配線１３４ａ〜１３４ｄから受ける相互インダクタンスが算出される。相互インダクタンス及びゲート電圧の変動の算出結果は図４に示される。例えば、ゲート配線１３０ｂが第２の配線１３４ａから受ける相互インダクタンスは０．１０ｎＨである。これによるゲート電圧の変動は０．０７Ｖである。ゲート配線１３０ｂが受ける相互インダクタンスの合計は１．９０ｎＨである。ゲート配線１３０ｂにおけるゲート電圧の変動の合計は１．１９Ｖ（有効数字２桁では１．２Ｖ）である。同様に、ゲート配線１３０ａが第１の配線１３２ａ〜１３２ｄ及び第２の配線１３４ａ〜１３４ｄから受ける相互インダクタンスが算出される。ゲート配線１３０ａが第１の配線１３２ａ〜１３２ｄ及び第２の配線１３４ａ〜１３４ｄから受ける相互インダクタンスの合計は１．７４ｎＨである。さらに、ゲート配線１３０ａにおけるゲート電圧の変動が算出される。ゲート配線１３０ａにおけるゲート電圧の変動の合計は１．１Ｖ（有効数字２桁）である。よって、隣接する半導体チップ１１４ａ及び１１４ｂ間のゲート電圧の変動は０．１Ｖ異なるため、隣接する半導体チップ１１４ａ及び１１４ｂ間のゲート電圧の変動のばらつきがある。
【００５０】
（第２実施形態）
図５は、第２実施形態に係る半導体装置を模式的に示す平面図である。図５に示される半導体装置１０ａは、ケース型の半導体装置である。半導体装置１０ａは、半導体チップ１４ａ〜１４ｌと、半導体チップ１４ａ〜１４ｌにそれぞれ接続されるゲート配線３０ａ〜３０ｌと、半導体チップ１４ａ〜１４ｌにそれぞれ接続される第１の配線３２ａ〜３２ｌと、半導体チップ１４ａ〜１４ｌにそれぞれ接続される第２の配線３４ａ〜３４ｌと、ケース６０とを備える。半導体チップ１４ｅ，１４ｇ，１４ｉ，１４ｋは、半導体チップ１４ａと同様の構成を備え得る。半導体チップ１４ｆ，１４ｈ，１４ｊ，１４ｌは、半導体チップ１４ｂと同様の構成を備え得る。
【００５１】
半導体チップ１４ａ〜１４ｆは、第１の基板５０ａ上に形成された配線パターン５２ａ上に設けられる。基板５０ａ上には配線パターン５４ａ及び５６ａが形成され得る。配線パターン５４ａは、それぞれゲート配線３０ａ〜３０ｆによって半導体チップ１４ａ〜１４ｆに接続され得る。配線パターン５６ａは、第１の配線３２ａ〜３２ｆ及び第２の配線３４ａ〜３４ｆによって半導体チップ１４ａ〜１４ｆにそれぞれ接続され得る。
【００５２】
同様に、半導体チップ１４ｇ〜１４ｌは、第２の基板５０ｂ上に形成された配線パターン５２ｂ上に設けられる。基板５０ｂ上には配線パターン５４ｂ及び５６ｂが形成され得る。配線パターン５４ｂは、それぞれゲート配線３０ｇ〜３０ｌによって半導体チップ１４ｇ〜１４ｌに接続され得る。配線パターン５６ｂは、第１の配線３２ｇ〜３２ｌ及び第２の配線３４ｇ〜３４ｌによって半導体チップ１４ｇ〜１４ｌにそれぞれ接続され得る。
【００５３】
ケース６０は、基板５０ａ及び５０ｂを載置するための底部６０ａを備え得る。底部６０ａ上には、バスバー７２ａ〜７２ｃを載置するための台部６０ｂが配置され得る。バスバー７２ａ〜７２ｃは半導体チップ１４ａ〜１４ｌに電気的に接続され得る。ケース６０は、基板５０ａ及び５０ｂ及び台部６０ｂを取り囲む第１側壁部６０ｃと、第１側壁部６０ｃを取り囲む第２側壁部６０ｄとを備え得る。ケース６０の開口は、蓋によって封止され得る。ケース６０の材料の例は、ポリブチレンテレフタレート（ＰＢＴ）やポリフェニレンサルファイド樹脂（ＰＰＳ）といったエンジニヤリングプラスチック等の樹脂を含む。蓋の材料の例は熱可塑性樹脂を含む。ケース６０の内側には、応力緩和のため、例えばシリコーンゲル等のゲルが注入され得る。半導体装置１０ａでは、半導体装置１０と同様の作用効果が得られる。
【００５４】
図６は、参照用の半導体装置を模式的に示す平面図である。図６に示される半導体装置１１０ａは、半導体チップ１４ａ〜１４ｌに代えて半導体チップ１１４ａ〜１１４ｌを備え、ゲート配線３０ａ〜３０ｌに代えてゲート配線１３０ａ〜１３０ｌを備え、第１の配線３２ａ〜３２ｌに代えて第１の配線１３２ａ〜１３２ｌを備え、第２の配線３４ａ〜３４ｌに代えて第２の配線１３４ａ〜１３４ｌを備えること以外は半導体装置１０ａと同様の構成を備える。
【００５５】
ゲート配線１３０ａ〜１３０ｌは、第１の配線１３２ａ〜１３２ｌと第２の配線１３４ａ〜１３４ｌとの間に配置されている。第１の配線１３２ａ〜１３２ｌ及び第２の配線１３４ａ〜１３４ｌに対向するゲート配線１３０ａ〜１３０ｌの部分の長さはいずれもゲート配線１３０ｂの長さと同じである。
【００５６】
以上、本発明の好適な実施形態について詳細に説明されたが、本発明は上記実施形態に限定されない。
【００５７】
例えば、半導体装置１０，１０ａは、１つの半導体チップのみを含んでもよい。半導体装置１０，１０は、半導体チップに接続される第３の配線を備えてもよい。
【００５８】
半導体チップ１４ａ〜１４ｌは、縦型トランジスタに代えて横型トランジスタを含んでもよい。この場合、半導体チップ１４ａ〜１４ｌの裏面には電極パッドが形成されず、半導体チップ１４ａ〜１４ｌの表面に例えばドレイン電極パッド又はコレクタ電極パッド等の更なる電極パッドが形成される。
【００５９】
半導体装置１０は、配線パターン３６及び４２を備えなくてもよい。この場合、ゲート配線３０ａ〜３０ｄはリード１８に接続される。第１の配線３２ａ〜３２ｄ及び第２の配線３４ａ〜３４ｄはリード２０に接続される。
【符号の説明】
【００６０】
１０，１０ａ…半導体装置、１４ａ〜１４ｌ…半導体チップ、１２…ダイパッド、１２ａ…チップ搭載面、１８…第１のリード、２０…第２のリード、３０ａ〜３０ｌ…ゲート配線、３０ｘ…ゲート配線の第１の部分、３０ｙ…ゲート配線の第２の部分、３２ａ〜３２ｌ…第１の配線、３４ａ〜３４ｌ…第２の配線、３６…配線パターン、Ａｘ…軸。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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