(57)【要約】【課題】ワンチップとして構成され、かつ低いオン抵抗特性とノーマリオフ特性とを共に有する炭化珪素半導体装置を提供する。【解決手段】第１の層１０は第１の導電型を有する。第１の層１０上の第２の層２０は第２の導電型を有する。第２の層２０上の第１および第２の領域３１、３２は第１の導電型を有する。トレンチＴＲの中間部Ｉ２は第２の層２０からなる。第１の膜４１は中間部Ｉ２を覆い第１の導電型を有する。第２の膜４２は第１の膜４１を覆い第２の導電型を有する。ゲート絶縁膜５０は第１および第２の領域３１、３２をつなぐように第２の層２０を覆っている。ソース電極６１は第１の領域３１に接し第２の膜４２と短絡されている。ドレイン電極６２は第１の層１０上に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化珪素半導体装置であって、
第１の面と前記第１の面と反対の第２の面とを有する炭化珪素基板を備え、前記炭化珪素基板は、前記第２の面をなし第１の導電型を有する第１の層と、前記第１の層によって前記第２の面から隔てられるように前記第１の層上に設けられ、前記第１の導電型と異なる第２の導電型を有する第２の層と、前記第２の層によって前記第１の層から隔てられるように前記第２の層上に設けられ、前記第１の導電型を有する第１の領域と、前記第２の層によって前記第１の層から隔てられるように前記第２の層上に設けられ、前記第１の領域から離れて配置され、前記第１の導電型を有する第２の領域とを含み、前記第１の面は、前記第１の領域からなる部分と、前記第２の領域からなる部分と、前記第１の領域と前記第２の領域との間において前記第２の層からなる部分とを含み、前記第１の面上には内面を有するトレンチが設けられており、前記内面は、前記第１の面につながり前記第２の領域からなる開口部と、前記開口部とつながり前記第２の層からなる中間部と、前記中間部によって前記開口部から隔てられ前記中間部とつながり前記第１の層からなる底部とを含み、前記炭化珪素半導体装置はさらに
前記トレンチの前記開口部と前記トレンチの前記底部とをつなぐように前記トレンチの前記中間部を覆い、前記第１の導電型を有する第１の膜と、
前記第１の膜を覆い、前記第２の導電型を有する第２の膜とを備え、前記第２の膜および前記中間部は前記第１の膜を挟んでおり、前記炭化珪素半導体装置はさらに
前記第１の面上において前記第１の領域と前記第２の領域とをつなぐように前記第２の層を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた絶縁ゲート電極と、
前記炭化珪素基板の前記第１の領域に接し、前記第２の膜と短絡されたソース電極と、
前記炭化珪素基板の前記第２の面上に設けられたドレイン電極とを備える、炭化珪素半導体装置。
【請求項２】
前記第１の導電型はｎ型である、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記トレンチの前記内面の前記中間部と前記炭化珪素基板の前記第１の面とのなす角度は８０度よりも小さい、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第１の面上において前記第１の領域および前記第２の領域の一方は他方を取り囲んでいる、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記炭化珪素基板は六方晶の結晶構造を有し、前記第１の面上において前記第１の領域と前記第２の領域とに挟まれた部分は、六角形をなすように延びている、請求項４に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は炭化珪素半導体装置に関し、特に接合型ゲート電極を有する炭化珪素半導体装置に関する。
【背景技術】
【０００２】
Ｙ．  Ｔａｎａｋａ  ｅｔ  ａｌ．，  ”７００−Ｖ  １．０−ｍΩ・ｃｍ2  Ｂｕｒｉｅｄ  Ｇａｔｅ  ＳｉＣ−ＳＩＴ  （ＳｉＣ−ＢＧＳＩＴ）”，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．  ２７，  Ｎｏ．  １１  （２００６），  ｐｐ．  ９０８−９１０（非特許文献１）によれば、静電誘導トランジスタ（Static  Induction  Transistor：ＳＩＴ）、すなわち接合型電界効果トランジスタ（Junction  Field  Effect  Transistor：ＪＦＥＴ）が開示されている。このＪＦＥＴはＳｉＣ（炭化珪素）を用いておりかつ縦型であり、この文献によれば、非常に低いオン抵抗が得られるとされている。またこの文献において、設計の最適化によってノーマリオフ型ＳＩＴを実現できる可能性があるとの言及があるものの、実質的に開示されているのはノーマリオン型のものである。電力用半導体においては、たとえば安全性の観点により、ノーマリオフ型の動作が望まれる場合がある。
【０００３】
Ｆ．  Ｂｊｏｅｒｋ  ｅｔ  ａｌ．，  ”１２００Ｖ  ＳｉＣ  ＪＦＥＴ  ｉｎ  Ｃａｓｃｏｄｅ  Ｌｉｇｈｔ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ：  Ｃｏｍｐａｒｉｓｏｎ ｖｅｒｓｕｓ Ｓｉ ａｎｄ ＳｉＣ Ｂａｓｅｄ Ｓｗｉｔｃｈｅｓ”，  Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ，  Ｖｏｌｓ．  ６７９−６８０  （２０１１），  ｐｐ．  ５８７−５９０（非特許文献２）によれば、Ｓｉ−ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いてＳｉＣ−ＪＦＥＴをノーマリオフ型のように動作させることについて開示されている。具体的には、ＳｉＣ−ＪＦＥＴとＳｉ−ＭＯＳＦＥＴとがカスコード接続された構成が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｙ．  Ｔａｎａｋａ  ｅｔ  ａｌ．，  ”７００−Ｖ  １．０−ｍΩ・ｃｍ2  Ｂｕｒｉｅｄ  Ｇａｔｅ  ＳｉＣ−ＳＩＴ  （ＳｉＣ−ＢＧＳＩＴ）”，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．  ２７，  Ｎｏ．  １１  （２００６），  ｐｐ．  ９０８−９１０
【非特許文献２】Ｆ．  Ｂｊｏｅｒｋ  ｅｔ  ａｌ．，  ”１２００Ｖ  ＳｉＣ  ＪＦＥＴ  ｉｎ  Ｃａｓｃｏｄｅ  Ｌｉｇｈｔ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ：  Ｃｏｍｐａｒｉｓｏｎ ｖｅｒｓｕｓ Ｓｉ ａｎｄ ＳｉＣ Ｂａｓｅｄ Ｓｗｉｔｃｈｅｓ”，  Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ，  Ｖｏｌｓ．  ６７９−６８０  （２０１１），  ｐｐ．  ５８７−５９０
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１の技術においては、ノーマリオフ型の動作が実現されていなかった。非特許文献２の技術は、ＪＦＥＴチップとＭＯＳＦＥＴチップとを個別に形成した後に、これら複数の部品を互いに接続する作業を必要とした。
【０００６】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、ワンチップとして構成され、かつ低いオン抵抗特性とノーマリオフ特性とを有する炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の炭化珪素半導体装置は、炭化珪素基板と、第１の膜と、第２の膜と、ゲート絶縁膜と、絶縁ゲート電極と、ソース電極と、ドレイン電極とを有する。炭化珪素基板は、第１の面と、第１の面と反対の第２の面とを有する。炭化珪素基板は、第１の層と、第２の層と、第１の領域と、第２の領域とを有する。第１の層は第２の面をなし第１の導電型を有する。第２の層は、第１の層によって第２の面から隔てられるように第１の層上に設けられ、第１の導電型と異なる第２の導電型を有する。第１の領域は、第２の層によって第１の層から隔てられるように第２の層上に設けられ、第１の導電型を有する。第２の領域は、第２の層によって第１の層から隔てられるように第２の層上に設けられ、第１の領域から離れて配置され、第１の導電型を有する。第１の面は、第１の領域からなる部分と、第２の領域からなる部分と、第１の領域と第２の領域との間において第２の層からなる部分とを含む。第１の面上には、内面を有するトレンチが設けられている。内面は開口部と中間部と底部とを有する。開口部は第１の面につながり第２の領域からなる。中間部は開口部とつながり第２の層からなる。底部は、中間部によって開口部から隔てられ、中間部とつながり、第１の層からなる。第１の膜は、トレンチの開口部とトレンチの底部とをつなぐようにトレンチの中間部を覆い、第１の導電型を有する。第２の膜は、第１の膜を覆い、第２の導電型を有する。第２の膜および中間部は第１の膜を挟んでいる。ゲート絶縁膜は、第１の面上において第１の領域と第２の領域とをつなぐように第２の層を覆う。絶縁ゲート電極はゲート絶縁膜上に設けられている。ソース電極は、炭化珪素基板の第１の領域に接し、第２の膜と短絡されている。ドレイン電極は炭化珪素基板の第２の面上に設けられている。
【０００８】
これにより炭化珪素半導体装置を、一の炭化珪素基板を用いたワンチップとして構成することができる。また、低いオン抵抗特性とノーマリオフ特性とが得られる。
【０００９】
好ましくは、第１の導電型はｎ型である。
これによりオン抵抗をより低くすることができる。
【００１０】
好ましくは、トレンチの内面の中間部と炭化珪素基板の第１の面とのなす角度は８０度よりも小さい。
【００１１】
これにより、中間部を覆う第１の膜を容易に形成することができる。
好ましくは、第１の面上において第１の領域および第２の領域の一方は他方を取り囲んでいる。
【００１２】
これにより第１の領域および第２の領域の間でキャリアが全方位において流れることができる。
【００１３】
好ましくは、炭化珪素基板は六方晶の結晶構造を有し、第１の面上において第１の領域と第２の領域とに挟まれた部分は、六角形をなすように延びている。
【００１４】
これにより、この部分が、６つの異なる方位のそれぞれに沿って延びる６つの部位によって構成され、そしてこの６つの部位が、結晶学的にほぼ等価なものとされ得る。よって各部位の電気的特性をほぼ等価なものとし得る。
【発明の効果】
【００１５】
上述したように本発明によれば、炭化珪素半導体装置を、一の炭化珪素基板を用いることでワンチップとして構成することができる。また、低いオン抵抗特性とノーマリオフ特性とが共に得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す断面図である。
【図２】図１の炭化珪素半導体装置の概略上面図である。
【図３】図１の炭化珪素半導体装置が有する炭化珪素基板の概略上面図である。
【図４】図１の炭化珪素半導体装置の等価回路を概略的に示す図である。
【図５】図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す断面図である。
【図６】図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す断面図である。
【図７】図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す断面図である。
【図８】図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す断面図である。
【図９】本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す上面図である。
【図１０】図９の炭化珪素半導体装置が有する炭化珪素基板の概略上面図である。
【発明を実施するための形態】
【００１７】
（実施の形態１）
図１および図２に示すように、本実施の形態のスイッチング装置９１（炭化珪素半導体装置）は、エピタキシャル基板８１（炭化珪素基板）と、チャネル膜４１（第１の膜）と、ゲート膜４２（第２の膜）と、トレンチゲート電極４３と、ゲート酸化膜５０（ゲート絶縁膜）と、絶縁ゲート電極５１と、ソース電極６１と、ドレイン電極６２と、配線部７０とを有する。
【００１８】
エピタキシャル基板８１は、六方晶の結晶構造を有する炭化珪素からなり、単結晶基板１１と、その上のエピタキシャル層とを有する。エピタキシャル基板８１は、上面Ｐ１（第１の面）と、裏面Ｐ２（第１の面と反対の第２の面）とを有する。エピタキシャル基板８１は、ｎ層１０（第１の層）と、ｐ層２０（第２の層）と、ｎソース領域３１（第１の領域）と、ｎ領域３２（第２の領域）とを有する。
【００１９】
ｎ層１０は、裏面Ｐ２をなし、ｎ型（第１の導電型）を有する。ｎ層１０は、裏面Ｐ２をなす単結晶基板１１と、単結晶基板１１上のｎ-層１２とを有する。ｐ層２０は、ｎ層１０によって裏面Ｐ２から隔てられるようにｎ層１０上に設けられている。ｐ層２０はｐ型（第１の導電型と異なる第２の導電型）を有する。ｎソース領域３１は、ｐ層２０によってｎ層１０から隔てられるようにｐ層２０上に設けられている。ｎソース領域３１はｎ型を有する。ｎ領域３２は、ｐ層２０によってｎ層１０から隔てられるようにｐ層２０上に設けられている。ｎ領域３２はｎソース領域３１から離れて配置されている。ｎ領域３２はｎ型を有する。上面Ｐ１は、ｎソース領域３１からなる部分と、ｎ領域３２からなる部分と、ｎソース領域３１とｎ領域３２との間においてｐ層２０からなる部分とを含む。
【００２０】
上面Ｐ１上には内面ＩＳを有するトレンチＴＲが設けられている。内面ＩＳは開口部Ｉ１と中間部Ｉ２と底部Ｉ３とを有する。開口部Ｉ１は、上面Ｐ１につながり、ｎ領域３２からなる。中間部Ｉ２は、開口部Ｉ１とつながり、ｐ層２０からなる。底部Ｉ３は、中間部Ｉ２によって開口部Ｉ１から隔てられ、中間部Ｉ２とつながり、ｎ層１０からなる。トレンチＴＲの内面ＩＳの中間部Ｉ２とエピタキシャル基板８１の上面Ｐ１とのなす角度は、好ましくは８０度よりも小さく、より好ましくは７０度よりも小さい。またこの角度は、好ましくは３０度よりも大きく、より好ましくは４０度よりも大きい。
【００２１】
チャネル膜４１は、トレンチＴＲの開口部Ｉ１とトレンチＴＲの底部Ｉ３とをつなぐようにトレンチＴＲの中間部Ｉ２を覆っている。チャネル膜４１はｎ型を有する。ゲート膜４２はチャネル膜４１を覆っている。ゲート膜４２はｐ型を有する。ゲート膜４２および中間部Ｉ２はチャネル膜４１を挟んでいる。トレンチゲート電極４３はゲート膜４２上に設けられている。
【００２２】
ゲート酸化膜５０は、上面Ｐ１上においてｎソース領域３１とｎ領域３２とをつなぐようにｐ層２０を覆っている。絶縁ゲート電極５１はゲート酸化膜５０上に設けられている。ソース電極６１はエピタキシャル基板８１のｎソース領域３１に接している。ソース電極６１は、配線部７０およびトレンチゲート電極４３によってゲート膜４２と短絡されている。ドレイン電極６２はエピタキシャル基板８１の裏面Ｐ２上に設けられている。
【００２３】
図３を参照して、好ましくは、上面Ｐ１上においてｎソース領域３１およびｎ領域３２の一方は他方を取り囲んでいる。本実施の形態においては、ｎ領域３２がｎソース領域３１を取り囲んでいる。好ましくは、上面Ｐ１上においてｎソース領域３１とｎ領域３２とに挟まれた部分は、六角形をなすように延びている。
【００２４】
図４に示すように、スイッチング装置９１の等価回路は、絶縁ゲート電極５１およびソース電極６１を有するＭＯＳＦＥＴ部ＭＥと、ソース電極６１に配線部７０を介して短絡されたトレンチゲート電極４３を有するＪＦＥＴ部ＪＥとによるカスコード回路に対応している。これによりスイッチング装置９１は、配線部７０（またはソース電極６１）とドレイン電極６２との間の電流経路を、絶縁ゲート電極５１によって高速にスイッチングすることができる。またスイッチング装置９１は低いオン抵抗を有する。
【００２５】
次にスイッチング装置９１の製造方法について、以下に説明する。
図５に示すように、加熱された単結晶基板１１上にｎ-層１２およびｐ層２０が順にエピタキシャル成長される。これによりエピタキシャル基板８１が形成される。この工程は、たとえば化学気相成長法により行い得る。
【００２６】
図６に示すように、エピタキシャル基板８１の上面Ｐ１上にトレンチＴＲが形成される。この工程は、たとえばフォトリソグラフィとエッチングとにより行い得る。
【００２７】
図７に示すように、ｐ層２０上にｎソース領域３１およびｎ領域３２が形成される。この工程は、たとえばイオン注入により行い得る。
【００２８】
図８に示すように、トレンチＴＲが設けられた上面Ｐ１上に、チャネル膜４１およびゲート膜４２が形成される。この工程は、チャネル膜４１となる部分を含む膜とゲート膜４２となる部分を含む膜との積層膜を形成した後、この積層膜をパターニングすることによって行い得る。積層膜の形成は、炭化珪素がエピタキシャルに成長するようにエピタキシャル基板８１を加熱しながら行われる。この加熱によって、上述したイオン注入により形成されたｎソース領域３１およびｎ領域３２中の不純物が活性化され得る。
【００２９】
再び図１を参照して、ゲート酸化膜５０が、上面Ｐ１の酸化による酸化膜の形成と、この酸化膜のパターニングとにより形成される。ゲート膜４２上にトレンチゲート電極４３が形成される。ゲート酸化膜５０上に絶縁ゲート電極５１が形成される。エピタキシャル基板８１の上面Ｐ１上にソース電極６１が形成される。エピタキシャル基板８１の裏面Ｐ２上にドレイン電極６２が形成される。ソース電極６１とトレンチゲート電極４３とをつなぐ配線部７０が形成される。以上により、スイッチング装置９１が得られる。
【００３０】
本実施の形態によれば、図１に示すように、スイッチング装置９１を、一のエピタキシャル基板８１を用いたワンチップとして構成することができる。また、図４に示すカスコード回路が構成されることで、低いオン抵抗特性とノーマリオフ特性とが両立し得る。また本実施の形態においては第１の導電型がｎ型とされるので、カスコード回路（図４）におけるＭＯＳＦＥＴ部ＭＥおよびＪＦＥＴ部ＪＥの各々のキャリアは、正孔ではなく電子である。これによりスイッチング装置９１のオン抵抗をより低くすることができる。
【００３１】
トレンチＴＲの内面ＩＳの中間部Ｉ２と、エピタキシャル基板８１の上面Ｐ１とのなす角度が８０度よりも小さい場合、中間部Ｉ２を覆うチャネル膜４１（図８）を容易に形成することができる。またこの角度が７０度よりも小さい場合、より容易な形成が可能である。この角度は、スイッチング装置９１の大きさを抑える観点で、３０度以上が好ましく、４０度以上がより好ましい。
【００３２】
上面Ｐ１上においてｎ領域３２はｎソース領域３１を取り囲んでいる（図３）。これによりｎソース領域３１からｎ領域３２に向かってキャリアが全方位において流れることができる。
【００３３】
エピタキシャル基板８１はその六方晶の結晶構造により６回対称性を有する。また上面Ｐ１上においてｎソース領域３１とｎ領域３２とに挟まれた部分は、六角形をなすように延びている。これにより、この部分が、６つの異なる方位のそれぞれに沿って延びる６つの部位によって構成され、そしてこの６つの部位が、結晶学的にほぼ等価なものとされ得る。よって各部位の電気的特性をほぼ等価なものとし得る。
【００３４】
（実施の形態２）
図９および図１０を参照して、本実施の形態のスイッチング装置９２（炭化珪素半導体装置）は、エピタキシャル基板８２（炭化珪素基板）を有する。エピタキシャル基板８２の上面（図１０に示す面）上において、ｎソース領域３１がｎ領域３２を取り囲んでいる。この上面上において、ｎソース領域３１とｎ領域３２とに挟まれた部分は、六角形をなすように延びている。
【００３５】
上記以外の構成については、スイッチング装置９２は実施の形態１のスイッチング装置９１とほぼ同様の構成を有する。スイッチング装置９２の、図９および図１０の各々の矢印Ｉ−Ｉにおける断面構成は、スイッチング装置９１の断面構成（図１）とほぼ同じである。本実施の形態によっても、実施の形態１とほぼ同様の効果が得られる。
【００３６】
なお上記各実施の形態において、第１の導電型はｎ型に限定されるものではなくｐ型であってもよい。またエピタキシャル基板８１の結晶構造は、六方晶に限定されるものではなく、たとえば立方晶であってもよい。
【００３７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００３８】
１０  ｎ層（第１の層）、１１  単結晶基板、１２  ｎ-層、２０  ｐ層（第２の層）、３１  ｎソース領域（第１の領域）、３２  ｎ領域３２（第２の領域）、４１  チャネル膜（第１の膜）、４２  ゲート膜（第２の膜）、４３  トレンチゲート電極、５０  ゲート酸化膜、５１  絶縁ゲート電極、６１  ソース電極、６２  ドレイン電極、７０  配線部、８１，８２  エピタキシャル基板（炭化珪素基板）、９１，９２  スイッチング装置（炭化珪素半導体装置）、Ｉ１  開口部、Ｉ２  中間部、Ｉ３  底部、ＩＳ  内面、ＪＥ  ＪＦＥＴ部、ＭＥ  ＭＯＳＦＥＴ部、Ｐ１  上面（第１の面）、Ｐ２  裏面（第２の面）、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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