(57)【要約】【課題】動作モードによって出力バッファの動作タイミングを切り替え可能とすることにより半導体装置の汎用性を高める。【解決手段】データ端子２３を駆動する出力バッファ１０１，１０２と、内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢに基づいて出力バッファ１０１，１０２の動作を制御する制御回路（ＭＳ１１，ＭＳ１２，ＭＳ２０，１１１，１１２）とを備える。制御回路は、内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢに基づいて出力バッファ１０１，１０２の動作を同時に切り替える第１の動作モードと、内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢに基づいて出力バッファ１０１，１０２の動作を異なるタイミングで切り替える第２の動作モードとを備える。これにより、動作モードによって出力バッファの動作タイミングを切り替えることができることから、汎用性の高い半導体装置を提供することが可能となる。【選択図】図３
2014060534.tif 000002
【特許請求の範囲】
【請求項１】
データ端子と、
前記データ端子を駆動する第１及び第２の出力バッファと、
内部データに基づいて前記第１及び第２の出力バッファの動作を制御する制御回路と、を備え、
前記制御回路は、前記内部データに基づいて前記第１及び第２の出力バッファの動作を同時に切り替える第１の動作モードと、前記内部データに基づいて前記第１及び第２の出力バッファの動作を異なるタイミングで切り替える第２の動作モードとを備えていることを特徴とする半導体装置。
【請求項２】
前記制御回路は、前記第１又は第２の動作モードが不可逆的に選択されるよう構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記第１又は第２の動作モードを選択信号に基づいて選択可能に構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１及び第２の出力バッファは、前記データ端子を第１の論理レベルに駆動するプルアップ回路と、前記データ端子を前記第１の論理レベルとは異なる第２の論理レベルに駆動するプルダウン回路とを含み、
前記制御回路は、前記第２の動作モードが選択されている場合、前記内部データの変化に応答して、前記第１の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の一方が非活性状態から活性状態に遷移するタイミングよりも、前記第２の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の一方が非活性状態から活性状態に遷移するタイミングを遅らせることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記制御回路は、前記第２の動作モードが選択されている場合、前記内部データの前記変化に応答して、前記第１の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の他方が活性状態から非活性状態に遷移するタイミングよりも、前記第２の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の他方が活性状態から非活性状態に遷移するタイミングを遅らせることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記制御回路は、前記第２の動作モードが選択されている場合、前記内部データの前記変化に応答して、第１のタイミングで前記第１の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の前記一方を非活性状態から活性状態に、他方を活性状態から非活性状態に遷移させ、前記第１のタイミングよりも遅い第２のタイミングで前記第２の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の前記一方を非活性状態から活性状態に、他方を活性状態から非活性状態に遷移させることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御回路は、前記第２の動作モードが選択されている場合、前記内部データの前記変化に応答して、第１のタイミングで前記第１の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の前記他方を活性状態から非活性状態に遷移させ、前記第１のタイミングよりも遅い第２のタイミングで前記第１の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の前記一方を非活性状態から活性状態に遷移させるとともに、前記第２の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の前記他方を活性状態から非活性状態に遷移させ、前記第２のタイミングよりも遅い第３のタイミングで前記第２の出力バッファに含まれる前記プルアップ回路及び前記プルダウン回路の前記一方を非活性状態から活性状態に遷移させることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１及び第２の出力バッファはインピーダンス調整が可能であり、其々の出力バッファにおいて、前記プルアップ回路と前記プルダウン回路の動作時におけるインピーダンスが互いに等しいことを特徴とする請求項４乃至７のいずれか一項に記載の半導体装置。
【請求項９】
データ端子と、
第１の制御状態においては前記データ端子を第１の論理レベルに駆動し、第２の制御状態においては前記データ端子を前記第１の論理レベルとは異なる第２の論理レベルに駆動する第１及び第２の出力バッファと、
内部データが第１の値である場合には前記第１及び第２の出力バッファをいずれも前記第１の制御状態とし、前記内部データが第２の値である場合には前記第１及び第２の出力バッファをいずれも前記第２の制御状態とする制御回路と、を備え、
前記内部データが前記第１の値から前記第２の値に変化した場合に、前記第１の出力バッファが前記第１の制御状態から前記第２の制御状態に遷移するタイミングと、前記第２の出力バッファが前記第１の制御状態から前記第２の制御状態に遷移するタイミングとの関係が動作モードによって切り替え可能に構成されていることを特徴とする半導体装置。
【請求項１０】
所定の動作モードが選択されている場合、前記内部データが前記第１の値から前記第２の値に変化したことに応答して、前記第１の出力バッファは前記第１の制御状態から前記第２の制御状態に第１のタイミングで遷移し、前記第２の出力バッファは前記第１の制御状態から前記第２の制御状態に前記第１のタイミングよりも遅い第２のタイミングで遷移することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１及び第２の出力バッファは、第３の制御状態においては前記データ端子から見てハイインピーダンス状態となり、
所定の動作モードが選択されている場合、前記内部データが前記第１の値から前記第２の値に変化したことに応答して、前記第１の出力バッファは前記第１の制御状態から前記第３の制御状態に第１のタイミングで遷移するとともに、前記第３の制御状態から前記第２の制御状態に前記第１のタイミングよりも遅い第２のタイミングで遷移し、前記第２の出力バッファは前記第１の制御状態から前記第３の制御状態に第３のタイミングで遷移するとともに、前記第３の制御状態から前記第２の制御状態に前記第３のタイミングよりも遅い第４のタイミングで遷移することを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記第２のタイミングと前記第３のタイミングは同時であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記所定の動作モードとは異なる動作モードが選択されている場合、前記内部データが前記第１の値から前記第２の値に変化したことに応答して、前記第１及び第２の出力バッファは前記第１の制御状態から前記第２の制御状態に同時に遷移することを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記動作モードの選択は不可逆的であることを特徴とする請求項９乃至１３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、データ端子に並列接続された複数の出力バッファを備える半導体装置に関する。
【背景技術】
【０００２】
半導体装置に設けられた出力バッファは、一般に、データ端子をハイレベルに駆動する動作状態、データ端子をローレベルに駆動する動作状態、データ端子から見てハイインピーダンスとなる動作状態のいずれかに制御される。ここで、データ端子から出力される出力信号をハイレベルからローレベルに変化させる場合、或いは、ローレベルからハイレベルに変化させる場合、貫通電流の発生を防止すべく出力バッファを一旦ハイインピーダンス状態とすることがある。
【０００３】
しかしながら、出力バッファがハイインピーダンス状態になると、データ端子は全く駆動されない状態となるため、ハイインピーダンス状態が長すぎると、送信波はノイズの影響を大きく受け、ジッタを生じる恐れがある。例えば、図１３（ａ）に示すようにハイインピーダンス期間に出力バッファのソースが揺れると、ドレインはそれにあわせて揺れ、送信波が乱れる。また、図１３（ｂ）に示すように出力バッファに戻ってきた反射波の振幅が送信波と異なると、ハイインピーダンス期間にその振幅が再度反射され、送信波と一体となって送信波が乱れる。
【０００４】
一方、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、１つのデータ端子に複数の出力バッファが並列接続されていることがある（特許文献１参照）。この場合、これら複数の出力バッファが同時に動作すると大きなピーク電流が流れるため、電源ノイズが発生することがあった。このような電源ノイズを軽減させる方法として、特許文献２には２つの出力バッファの動作タイミングに時間差を設ける方法が提案されている。
【０００５】
尚、複数の出力バッファの動作タイミングに時間差を設けるものではないが、特許文献３には、互いにインピーダンスの異なる複数のバッファからそれぞれ所定の論理レベルの信号を出力させることにより、出力信号のＤＣレベルを任意に制御可能な半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２０３４０５号公報
【特許文献２】特開平２−１６８７２３号公報
【特許文献３】特開２０００−６８８１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、半導体装置を搭載するシステムにおいては、例えば、携帯機器に搭載されるシステムのように信号の反射防止よりも消費電力の削減を優先したいものもあれば、逆に、消費電力を多少犠牲にしても信号の反射を抑制したいものもある。従来は、このように相反する２つの要求に対してそれぞれ専用の半導体装置を設計する必要があるため、設計コストや製造コストが高くなるという問題があった。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、データ端子と、前記データ端子を駆動する第１及び第２の出力バッファと、内部データに基づいて前記第１及び第２の出力バッファの動作を制御する制御回路と、を備え、前記制御回路は、前記内部データに基づいて前記第１及び第２の出力バッファの動作を同時に切り替える第１の動作モードと、前記内部データに基づいて前記第１及び第２の出力バッファの動作を異なるタイミングで切り替える第２の動作モードとを備えていることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、データ端子と、第１の制御状態においては前記データ端子を第１の論理レベルに駆動し、第２の制御状態においては前記データ端子を前記第１の論理レベルとは異なる第２の論理レベルに駆動する第１及び第２の出力バッファと、内部データが第１の値である場合には前記第１及び第２の出力バッファをいずれも前記第１の制御状態とし、前記内部データが第２の値である場合には前記第１及び第２の出力バッファをいずれも前記第２の制御状態とする制御回路と、を備え、前記内部データが前記第１の値から前記第２の値に変化した場合に、前記第１の出力バッファが前記第１の制御状態から前記第２の制御状態に遷移するタイミングと、前記第２の出力バッファが前記第１の制御状態から前記第２の制御状態に遷移するタイミングとの関係が動作モードによって切り替え可能に構成されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、動作モードによって出力バッファの動作タイミングを切り替えることができることから、汎用性の高い半導体装置を提供することが可能となり、設計コストや製造コストを低減することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【図２】キャリブレーション回路３０の回路図である。
【図３】データ入出力回路１００の回路図である。
【図４】出力バッファ１０１の回路図である。
【図５】前段回路１１１の回路図である。
【図６】第１の動作モードが選択されている場合の動作タイミングを説明するための波形図である。
【図７】第１の動作モードが選択されている場合において、プルアップ回路Ｐ１，Ｐ２及びプルダウン回路Ｎ１，Ｎ２の動作状態が遷移する様子を説明するための模式図である。
【図８】第２の動作モードが選択されている場合の動作タイミングを説明するための波形図である。
【図９】第２の動作モードが選択されている場合において、プルアップ回路Ｐ１，Ｐ２及びプルダウン回路Ｎ１，Ｎ２の動作状態が遷移する様子を説明するための模式図である。
【図１０】第３の動作モードが選択されている場合の動作タイミングを説明するための波形図である。
【図１１】第３の動作モードが選択されている場合において、プルアップ回路Ｐ１，Ｐ２及びプルダウン回路Ｎ１，Ｎ２の動作状態が遷移する様子を説明するための模式図である。
【図１２】選択信号によって動作モードの切り替えを行うための回路例を示す回路図である。
【図１３】出力バッファが長時間に亘りハイインピーダンス状態である場合に生じる問題を説明するための波形図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１４】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すようにメモリセルアレイ１１を備えている。メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、その交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してアンプ回路１５に接続される。
【００１５】
ロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５の動作は、アクセス制御回路２０によって制御される。アクセス制御回路２０には、アドレス端子２１及びコマンド端子２２を介してそれぞれ外部からアドレス信号ＡＤＤ及びコマンド信号ＣＭＤが供給される。アクセス制御回路２０は、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤを受け、これらに基づいてロウデコーダ１２、カラムデコーダ１３、センス回路１４及びアンプ回路１５を制御する。
【００１６】
具体的には、コマンド信号ＣＭＤが半導体装置１０のアクティブ動作を示している場合には、アドレス信号ＡＤＤはロウデコーダ１２に供給される。これに応答して、ロウデコーダ１２はアドレス信号ＡＤＤが示すワード線ＷＬを選択し、これにより対応するメモリセルＭＣがそれぞれビット線ＢＬに接続される。その後、アクセス制御回路２０は、所定のタイミングでセンス回路１４を活性化させる。
【００１７】
一方、コマンド信号ＣＭＤが半導体装置１０のリード動作又はライト動作を示している場合には、アドレス信号ＡＤＤはカラムデコーダ１３に供給される。これに応答して、カラムデコーダ１３はアドレス信号ＡＤＤが示すビット線ＢＬをアンプ回路１５に接続する。これにより、リード動作時においては、センスアンプＳＡを介してメモリセルアレイ１１から読み出されたリードデータＤＱがアンプ回路１５及びデータ入出力回路１００を介してデータ端子２３から外部に出力される。また、ライト動作時においては、データ端子２３を介して外部から供給されたライトデータＤＱがデータ入出力回路１００、アンプ回路１５及びセンスアンプＳＡを介してメモリセルＭＣに書き込まれる。
【００１８】
後述するように、データ入出力回路１００には動作時におけるインピーダンスが互いに等しい第１及び第２の出力バッファが含まれている。出力バッファのインピーダンスは、キャリブレーション回路３０によって制御される。キャリブレーション回路３０はキャリブレーション端子（ＺＱ）２４に接続されている。
【００１９】
図２は、キャリブレーション回路３０の回路図である。
【００２０】
図２に示すように、キャリブレーション回路３０は、プルアップレプリカ回路３１、３２と、プルダウンレプリカ回路３３と、プルアップレプリカ回路３１，３２の動作を制御するカウンタ回路３４と、プルダウンレプリカ回路３３の動作を制御するカウンタ回路３５と、カウンタ回路３４を制御するコンパレータ３６と、カウンタ３５を制御するコンパレータ３７とを備えている。具体的には、カウンタ回路３４は、自身のカウント値を変化させてプルアップレプリカ回路３１、３２のインピーダンスを変化させる。コンパレータ３６は、キャリブレーション端子２４の電位が基準電位と等しくなったとき、即ち、プルアップレプリカ回路３１のインピーダンスが抵抗Ｒのインピーダンスと等しくなったときに、カウンタ回路３４のカウント動作を停止する。基準電位は抵抗３８，３９により生成される。カウンタ回路３４のカウント値はインピーダンス調整コードＤＺＱＰＢとして用いられ、プルアップレプリカ回路３１、３２にフィードバックされるとともに、図１に示したデータ入出力回路１００に供給される。同様に、プルダウンレプリカ回路３３のインピーダンスもカウンタ回路３５及びコンパレータ３７により調整され、カウンタ回路３５のカウント値はインピーダンス調整コードＤＺＱＮＴとして用いられ、プルダウンレプリカ回路３３にフィードバックされるとともに、図１に示したデータ入出力回路１００に供給される。インピーダンス調整コードＤＺＱＰＢ，ＤＺＱＮＴは、それぞれ複数ビットの信号である。
【００２１】
図３は、データ入出力回路１００の回路図である。
【００２２】
図３に示すように、データ入出力回路１００は、データ端子２３に接続された第１及び第２の出力バッファ１０１，１０２と、入力バッファ１０３とを備えている。入力バッファ１０３はライト動作時に使用されるバッファであるが、本発明の要旨とは直接関係がないため説明は省略する。
【００２３】
出力バッファ１０１，１０２はリード動作時に使用されるバッファであり、活性化時におけるインピーダンスはインピーダンス調整コードＤＺＱによってそれぞれ所定の値に調整される。出力バッファ１０１，１０２の動作は、制御信号ＣＮＴ１，ＣＮＴ２によってそれぞれ制御される。これら制御信号ＣＮＴ１，ＣＮＴ２は、それぞれ前段回路１１１，１１２から出力される信号である。後述するように、制御信号ＣＮＴ１は内部データＤＡＴＡＰＢ１１〜１５，ＤＡＴＡＮＢ１１〜１５からなり、制御信号ＣＮＴ２は内部データＤＡＴＡＰＢ２１〜２５，ＤＡＴＡＮＢ２１〜２５からなる。
【００２４】
図４は、出力バッファ１０１の回路図である。
【００２５】
図４に示すように、出力バッファ１０１は、並列接続された複数（本実施形態では５つ）のＰチャンネル型ＭＯＳトランジスタ１２１〜１２５と、並列接続された複数（本実施形態では５つ）のＮチャンネル型ＭＯＳトランジスタ１３１〜１３５と、これらトランジスタ１２１〜１２５とトランジスタ１３１〜１３５との間に直列に接続された抵抗１２０，１３０とを備え、抵抗１２０と抵抗１３０の接続点がデータ端子２３に接続されている。出力バッファ１０１のうち、トランジスタ１２１〜１２５及び抵抗１２０からなる部分はプルアップ回路Ｐ１を構成しており、トランジスタ１３１〜１３５及び抵抗１３０からなる部分はプルダウン回路Ｎ１を構成している。
【００２６】
トランジスタ１２１〜１２５のゲート電極には、それぞれ内部データＤＡＴＡＰＢ１１〜ＤＡＴＡＰＢ１５が供給されており、これにより個別にオン／オフ制御される。かかるオン／オフ制御により、プルアップ回路Ｐ１のインピーダンスは所定値に調整される。同様に、トランジスタ１３１〜１３５のゲートには、それぞれ内部データＤＡＴＡＮＢ１１〜ＤＡＴＡＮＢ１５が供給されており、これにより個別にオン／オフ制御される。かかるオン／オフ制御により、プルダウン回路Ｎ１のインピーダンスは所定値に調整される。
【００２７】
もう一つの出力バッファ１０２についても、内部データＤＡＴＡＰＢ１１〜１５，ＤＡＴＡＮＢ１１〜１５の代わりに内部データＤＡＴＡＰＢ２１〜２５，ＤＡＴＡＮＢ２１〜２５が供給される他は、図４に示した出力バッファ１０１と同じ回路構成を有し、プルアップ回路Ｐ２とプルダウン回路Ｎ２を備えている。
【００２８】
図５は、前段回路１１１の回路図である。
【００２９】
図５に示すように、前段回路１１１はＯＲゲート回路１４１〜１４５及びＡＮＤゲート回路１５１〜１５５を備えている。ＯＲゲート回路１４１〜１４５の一方の入力ノードには内部データＤＡＴＡＰＢ１が共通に供給され、他方の入力ノードにはインピーダンス調整コードＤＺＱＰＢを構成する各ビットＤＺＱＰＢ１〜ＤＺＱＰＢ５がそれぞれ供給される。これらＯＲゲート回路１４１〜１４５の出力信号は、それぞれ内部データＤＡＴＡＰＢ１１〜ＤＡＴＡＰＢ１５として用いられる。同様に、ＡＮＤゲート回路１５１〜１５５の一方の入力ノードには内部データＤＡＴＡＮＢ１が共通に供給され、他方の入力ノードにはインピーダンス調整コードＤＺＱＮＴを構成する各ビットＤＺＱＮＴ１〜ＤＺＱＮＴ５がそれぞれ供給される。これらＡＮＤゲート回路１５１〜１５５の出力信号は、それぞれ内部データＤＡＴＡＮＢ１１〜ＤＡＴＡＮＢ１５として用いられる。
【００３０】
もう一つの前段回路１１２についても、内部データＤＡＴＡＰＢ１，ＤＡＴＡＮＢ１の代わりに内部データＤＡＴＡＰＢ２，ＤＡＴＡＮＢ２が供給される他は、図５に示した前段回路１１１と同じ回路構成を有している。前段回路１１２からは、内部データＤＡＴＡＰＢ２１〜２５，ＤＡＴＡＮＢ２１〜２５が出力される。
【００３１】
図３に戻って、前段回路１１１に供給される内部データＤＡＴＡＰＢ１，ＤＡＴＡＮＢ１や、前段回路１１２に供給される内部データＤＡＴＡＰＢ２，ＤＡＴＡＮＢ２は、出力制御回路１６０から出力される内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢを元に生成される。出力制御回路１６０は、図１のメモリセルアレイ１１からアンプ回路１５を介してハイレベルのリードデータＤＱが供給された場合、即ち、データ端子２３からハイレベルのリードデータＤＱを出力する場合には、内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢをいずれもローレベルとし、メモリセルアレイ１１からアンプ回路１５を介してローレベルのリードデータＤＱが供給された場合、即ち、データ端子２３からローレベルのリードデータＤＱを出力する場合には、内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢをいずれもハイレベルとする。そして、リードデータＤＱをハイレベルからローレベルに切り替える場合、並びに、リードデータＤＱをローレベルからハイレベルに切り替える場合には、これら内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢの論理レベルを同時に変化させる。尚、データ端子２３をハイインピーダンス状態とする場合、出力制御回路１６０は内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢをそれぞれハイレベル及びローレベルとする。
【００３２】
これら内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢはマスタスライス部ＭＳ１１に供給され、これを通過した信号が内部データＤＡＴＡＰＢ１，ＤＡＴＡＮＢ１として前段回路１１１に入力される。また、内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢはマスタスライス部ＭＳ２０，ＭＳ１１にも供給され、これらを通過した信号が内部データＤＡＴＡＰＢ２，ＤＡＴＡＮＢ２として前段回路１１２に入力される。
【００３３】
マスタスライス部ＭＳ１１，ＭＳ１２，ＭＳ２０は、いずれも製造段階において選択する一種の切り替え回路であり、したがってその選択は不可逆的である。このうち、マスタスライス部ＭＳ１１，ＭＳ１２はパスＡ，Ｂを有しており、そのいずれかが導通状態とされる。また、マスタスライス部ＭＳ２０はパスＸ，Ｙ，Ｚを有しており、そのいずれかが導通状態とされる。
【００３４】
パスＡは、通過する信号の立ち上がり時間と立ち下がり時間がほぼ等しいバッファＤ０を有している。一方、パスＢは、通過する信号の立ち上がり時間よりも立ち下がり時間の長いバッファＤ１と、通過する信号の立ち下がり時間よりも立ち上がり時間の長いバッファＤ２を有している。バッファＤ１は内部データＤＡＴＡＰＢが供給される信号パスに挿入され、バッファＤ２は内部データＤＡＴＡＮＢが供給される信号パスに挿入されている。
【００３５】
また、パスＸ，Ｙは、通過する信号の立ち上がり時間と立ち下がり時間がほぼ等しいバッファＤ３，Ｄ４をそれぞれ有している。このうち、特にバッファＤ４の遅延量はバッファＤ１，Ｄ２の立ち上がり時間と立ち下がり時間の差に等しい。一方、パスＺには、信号を遅延させるバッファは設けられていない。
【００３６】
以上がデータ入出力回路１００の回路構成である。尚、本発明においては、データ入出力回路１００に含まれる要素のうち、出力バッファ１０１，１０２を除く要素の一部又は全部を「制御回路」と呼ぶことがある。次に、データ入出力回路１００の動作について説明する。
【００３７】
データ入出力回路１００の動作は、マスタスライス部ＭＳ１１，ＭＳ１２，ＭＳ２０を用いて選択された動作モードによって異なる。データ入出力回路１００は少なくとも第１〜第３の動作モードを有しており、以下、各動作モードが選択されている場合の動作について順を追って説明する。
【００３８】
まず、第１の動作モードについて説明する。
【００３９】
第１の動作モードは、マスタスライス部ＭＳ１１，ＭＳ１２によってパスＢを選択し、マスタスライス部ＭＳ２０によってパスＺを選択した場合に実現される動作モードである。第１の動作モードにおいては、出力制御回路１６０から出力される内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢがハイレベルからローレベルに変化した場合、図６に示すように、内部データＤＡＴＡＰＢ１，ＤＡＴＡＰＢ２の変化は、内部データＤＡＴＡＮＢ１，ＤＡＴＡＮＢ２の変化に対して遅れを生じる。これは、バッファＤ１の作用によるものである。逆に、出力制御回路１６０から出力される内部データＤＡＴＡＰＢ，ＤＡＴＡＮＢがローレベルからハイレベルに変化した場合、図６に示すように、内部データＤＡＴＡＮＢ１，ＤＡＴＡＮＢ２の変化は、内部データＤＡＴＡＰＢ１，ＤＡＴＡＰＢ２の変化に対して遅れを生じる。これは、バッファＤ２の作用によるものである。
【００４０】
これにより時刻ｔ１１以前においては、図７（ａ）に示すように、出力バッファ１０１，１０２に含まれるプルダウン回路Ｎ１，Ｎ２がオン、プルアップ回路Ｐ１，Ｐ２がオフとなることから、データ端子２３はローレベルに駆動される。尚、図７（ａ）〜（ｃ）において実線で表示されているトランジスタはオン状態であることを意味し、破線で表示されているトランジスタはオフ状態であることを意味する。
【００４１】
次に、時刻ｔ１１〜ｔ１２の期間においては、図７（ｂ）に示すように、プルダウン回路Ｎ１，Ｎ２及びプルアップ回路Ｐ１，Ｐ２が全てオフとなることから、データ端子２３はハイインピーダンス状態となる。そして、ｔ１２以降になると、図７（ｃ）に示すように、プルアップ回路Ｐ１，Ｐ２がオン、プルダウン回路Ｎ１，Ｎ２がオフとなることから、データ端子２３はハイレベルに駆動される。時刻ｔ１３〜ｔ１４の前後における動作も上記と同様である。
【００４２】
このように、第１の動作モードが選択されている場合、出力バッファ１０１，１０２の動作は同時に切り替えられる。そして、プルアップ回路とプルダウン回路が同時にオンする期間が存在しないことから貫通電流の発生がなく、消費電流を抑制することが可能となる。
【００４３】
次に、第２の動作モードについて説明する。
【００４４】
第２の動作モードは、マスタスライス部ＭＳ１１，ＭＳ１２によってパスＡを選択し、マスタスライス部ＭＳ２０によってパスＸを選択した場合に実現される動作モードである。第２の動作モードにおいては、図８に示すように、出力バッファ１０２の動作が出力バッファ１０１の動作に比べて遅れる。これはバッファＤ３の作用によるものである。一方、プルアップ回路Ｐ１とプルダウン回路Ｎ１の動作は同時に切り替えられ、プルアップ回路Ｐ２とプルダウン回路Ｎ２の動作も同時に切り替えられる。これはバッファＤ０の作用によるものである。
【００４５】
これにより時刻ｔ２１以前においては、図９（ａ）に示すように、出力バッファ１０１，１０２に含まれるプルダウン回路Ｎ１，Ｎ２がオン、プルアップ回路Ｐ１，Ｐ２がオフとなることから、データ端子２３はローレベルに駆動される。次に、時刻ｔ２１〜ｔ２２の期間においては、図９（ｂ）に示すように、プルアップ回路Ｐ１及びプルダウン回路Ｎ２がオン、プルダウン回路Ｎ１及びプルアップ回路Ｐ２がオフとなることから、データ端子２３は中間電位に駆動される。そして、ｔ２２以降になると、図９（ｃ）に示すように、プルアップ回路Ｐ１，Ｐ２がオン、プルダウン回路Ｎ１，Ｎ２がオフとなることから、データ端子２３はハイレベルに駆動される。時刻ｔ２３〜ｔ２４の前後における動作も上記と同様である。
【００４６】
このように、第２の動作モードが選択されている場合、リードデータＤＱの遷移中に出力バッファ１０１，１０２の両方がハイインピーダンス状態となる期間が存在しない。キャリブレーション等により、出力バッファ１０１、１０２、それぞれで、プルアップ抵抗とプルダウン抵抗が等しいことを考慮すれば、むしろ、リードデータＤＱの遷移途中における出力インピーダンスが一定となるため、遷移途中の反射係数も一定となる。このため、ハイインピーダンス期間が長い場合に問題となるジッタが生じにくくなるとともに、信号の反射による送信波の乱れを防止することが可能となる。但し、データ端子２３が中間電位に駆動されている期間においては貫通電流が流れるため、第１の動作モードが選択されている場合に比べてやや消費電流が増大する。しかしながら、本実施形態では出力バッファが２つに分割されているため、貫通電流の量は単一の出力バッファを用いた場合と比べて少量に制限される。
【００４７】
次に、第３の動作モードについて説明する。
【００４８】
第３の動作モードは、マスタスライス部ＭＳ１１，ＭＳ１２によってパスＢを選択し、マスタスライス部ＭＳ２０によってパスＹを選択した場合に実現される動作モードである。第３の動作モードにおいても、図１０に示すように、出力バッファ１０２の動作が出力バッファ１０１の動作に比べて遅れるとともに、立ち上がり時のシーケンスと立ち下がり時のシーケンスが互いに異なる。これは、バッファＤ１，Ｄ２及びＤ４の作用によるものである。
【００４９】
まず、時刻ｔ３１以前においては、図１１（ａ）に示すように、出力バッファ１０１，１０２に含まれるプルダウン回路Ｎ１，Ｎ２がオン、プルアップ回路Ｐ１，Ｐ２がオフとなることから、データ端子２３はローレベルに駆動される。次に、時刻ｔ３１〜ｔ３２の期間においては、図１１（ｂ）に示すように、プルダウン回路Ｎ２がオン、プルダウン回路Ｎ１及びプルアップ回路Ｐ１，Ｐ２がオフとなることから、データ端子２３はプルダウン回路Ｎ２のみの能力でローレベルに駆動される。さらに、時刻ｔ３２〜ｔ３３の期間においては、図１１（ｃ）に示すように、プルアップ回路Ｐ１がオン、プルダウン回路Ｎ１，Ｎ２及びプルアップ回路Ｐ２がオフとなることから、データ端子２３はプルアップ回路Ｐ１のみの能力でハイレベルに駆動される。そして、ｔ３３以降になると、図１１（ｄ）に示すように、プルアップ回路Ｐ１，Ｐ２がオン、プルダウン回路Ｎ１，Ｎ２がオフとなることから、データ端子２３はハイレベルに駆動される。時刻ｔ３４〜ｔ３６の前後における動作も上記と同様である。
【００５０】
このように、第３の動作モードが選択されている場合も、リードデータＤＱの遷移中に出力バッファ１０１，１０２の両方がハイインピーダンス状態となる期間が存在しないため、ハイインピーダンス期間が長い場合に生じる問題を防止することができる。しかも、設計通りに作製された場合には、貫通電流が生じる期間も存在しないことから、消費電流を削減することもできる。
【００５１】
但し、実際のデバイスを設計通りに作製することは困難であり、実際にはプロセス条件のばらつきによって図１１（ｂ）に示す状態と図１１（ｃ）に示す状態とが一部重複したり、逆に、図１１（ｂ）に示す状態と図１１（ｃ）に示す状態との間にハイインピーダンス期間が存在したりする可能性がある。しかしながら、前者の場合であっても、貫通電流が流れる期間は僅かであるとともに、貫通電流の量が単一の出力バッファを用いた場合より少量に制限されるため、消費電流の増大は僅かである。また、後者の場合であっても、ハイインピーダンス状態となる期間は僅かであるため、ハイインピーダンス期間の存在により生じる問題は最小限に抑えられる。
【００５２】
以上説明したように、本実施形態においてはデータ入出力回路１００が３つの動作モードを備えていることから、当該半導体装置１０に求められる特性に応じて最適な動作を選択することができる。これにより、求められる特性に応じて異なる半導体装置１０を設計・作製する必要が無くなることから、設計コスト及び製造コストを削減することが可能となる。
【００５３】
尚、上記の説明では第１〜第３の動作モードについて説明したが、その他、マスタスライス部ＭＳ１１，ＭＳ１２によってパスＡを選択し、マスタスライス部ＭＳ２０によってパスＺを選択することによって第４の動作モードを選択することも可能である。
【００５４】
図１２は、選択信号によって動作モードの切り替えを行うための回路例を示す回路図である。
【００５５】
図１２に示す回路は、図３に示したマスタスライス部ＭＳ１１の代わりに用いることが可能であり、選択信号ＳＥＬによってパスＡ又はパスＢを選択することができる。具体的には、選択信号ＳＥＬがハイレベルである場合には、ＯＲゲート回路２０１、ＡＮＤゲート回路２０３及びトライステートバッファ２１１，２１３が有効となることから、パスＡが選択される。逆に、選択信号ＳＥＬがローレベルである場合には、ＯＲゲート回路２０２、ＡＮＤゲート回路２０４及びトライステートバッファ２１２，２１４が有効となることから、パスＢが選択される。他のマスタスライス部ＭＳ１２，ＭＳ２０についても同様の回路を用いることにより、選択信号ＳＥＬを用いた動作モードの切り替えが可能となる。これにより、製造後においても動作モードを切り替えることが可能となる。
【００５６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５７】
例えば、上記実施形態では２つの出力バッファ１０１，１０２をデータ端子２３に接続した場合を例に説明したが、１つのデータ端子に接続する出力バッファの数がこれに限定されるものではなく、３以上の出力バッファを接続し、これらの動作タイミングを動作モードによって切り替え可能に構成しても構わない。
【符号の説明】
【００５８】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      アンプ回路
２０      アクセス制御回路
２１      アドレス端子
２２      コマンド端子
２３      データ端子
２４      キャリブレーション端子
３０      キャリブレーション回路
３１，３２    プルアップレプリカ回路
３３      プルダウンレプリカ回路
３４，３５    カウンタ回路
３６，３７    コンパレータ
３８，３９    抵抗
１００    データ入出力回路
１０１，１０２    出力バッファ
１０３    入力バッファ
１１１，１１２    前段回路
１２０，１３０    抵抗
１２１〜１２５，１３１〜１３５    トランジスタ
１４１〜１４５，２０１，２０２    ＯＲゲート回路
１５１〜１５５，２０３，２０４    ＡＮＤゲート回路
１６０    出力制御回路
２１１〜２１４    トライステートバッファ
Ｄ０〜Ｄ４    バッファ
ＭＳ１１，ＭＳ１２，ＭＳ２０    マスタスライス部
Ｎ１，Ｎ２    プルダウン回路
Ｐ１，Ｐ２    プルアップ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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