(57)【要約】【課題】ＣＰＵの制御によらず半導体集積回路装置単体で、回路素子の特性を精度良くトリミングする。【解決手段】プロセスキャリブレーション回路４０は、ＢＧＲ回路４００から基準電圧Ｖｒｅｆを受けてテスト回路５０に供給する基準電流を生成する基準電流生成部４６と、基準電圧Ｖｒｅｆを受けてコンパレータ６０に与える閾値電圧Ｖｔｈを生成する閾値電圧生成部４４とを備える。プロセスキャリブレーション回路４０は、基準電流生成部４６おけるボルテージフォロワ接続されたオペアンプ４２０と、閾値電圧生成部４４におけるボルテージフォロワ接続されたオペアンプ４１０とに対して、互いに等しい周波数のクロック信号を用いてＢＧＲ回路４００に接続する差動入力端子と、出力端子に接続する差動入力端子とを交互に切替えるためのスイッチ４１１〜４１３，４２１〜４２３をさらに備える。【選択図】図４
2014075414.tif 000002
【特許請求の範囲】
【請求項１】
電気回路の特性を調整するためのトリミングコードを設定するためのプロセスキャリブレーション回路であって、
テスト回路と、
基準電圧を発生する基準電圧生成部と、
前記基準電圧を受けて前記テスト回路に供給する基準電流を生成するための基準電流生成部と、
前記基準電圧を前記トリミングコードにより調整された分圧比で分圧することにより閾値電圧を生成するための閾値電圧生成部と、
前記テスト回路で発生した電圧と前記閾値電圧とを比較する比較器とを備え、
前記基準電流生成部は、一方の差動入力端子および出力端子が結合され、他方の差動入力端子に前記基準電圧を受ける第１のオペアンプを含み、前記第１のオペアンプの出力電圧を前記基準電流に変換するように構成され、
前記閾値電圧生成部は、一方の差動入力端子および出力端子が結合され、他方の差動入力端子に前記基準電圧を受ける第２のオペアンプと、前記第２のオペアンプの出力電圧を前記トリミングコードにより調整された分圧比で分圧する抵抗回路とを含んで構成され、
前記第１のオペアンプに接続され、第１のクロック信号を用いて、前記基準電圧生成部に接続する差動入力端子と、前記出力端子に結合する差動入力端子とを交互に切替えるための第１のスイッチ部と、
前記第２のオペアンプに接続され、前記第１のクロック信号と同じ周波数の第２のクロック信号を用いて、前記基準電圧生成部に接続する差動入力端子と、前記出力端子に結合する差動入力端子とを交互に切替えるための第２のスイッチ部とをさらに備える、プロセスキャリブレーション回路。
【請求項２】
前記第１のオペアンプの出力端子に接続される第１のローパスフィルタと、
前記第２のオペアンプの出力端子に接続される第２のローパスフィルタとをさらに備える、請求項１に記載のプロセスキャリブレーション回路。
【請求項３】
前記第１のクロック信号および前記第２のクロック信号は、単一のクロック信号である、請求項１または２に記載のプロセスキャリブレーション回路。
【請求項４】
前記比較器の比較結果に基づいて前記トリミングコードを設定するためのロジック部をさらに備え、
前記ロジック部は、
前記比較器の比較結果を受ける奇数段のフリップフロップと、
前記奇数段のフリップフロップの各々から出力された信号の多数決結果を出力する多数決回路と、
前記多数決回路の出力信号に基づいて前記トリミングコードの値を調整するカウンタとを含む、請求項１に記載のプロセスキャリブレーション回路。
【請求項５】
電気回路と、
前記電気回路の特性を調整するためのトリミングコードを設定するためのプロセスキャリブレーション回路とを備え、
前記プロセスキャリブレーション回路は、
テスト回路と、
基準電圧を発生する基準電圧生成部と、
前記基準電圧を受けて前記テスト回路に供給する基準電流を生成するための基準電流生成部と、
前記基準電圧を前記トリミングコードにより調整された分圧比で分圧することにより閾値電圧を生成するための閾値電圧生成部と、
前記テスト回路で発生した電圧と前記閾値電圧とを比較する比較器とを含み、
前記基準電流生成部は、一方の差動入力端子および出力端子が結合され、他方の差動入力端子に前記基準電圧を受ける第１のオペアンプを含み、前記第１のオペアンプの出力電圧を外部接続端子に接続された外部抵抗に流すことにより、前記基準電流を生成するように構成され、
前記閾値電圧生成部は、一方の差動入力端子および出力端子が結合され、他方の差動入力端子に前記基準電圧を受ける第２のオペアンプと、前記第２のオペアンプの出力電圧を前記トリミングコードにより調整された分圧比で分圧する抵抗回路とを含んで構成され、
前記プロセスキャリブレーション回路は、
前記第１のオペアンプに接続され、第１のクロック信号を用いて、前記基準電圧生成部に接続する差動入力端子と、前記出力端子に結合する差動入力端子とを交互に切替えるための第１のスイッチ部と、
前記第２のオペアンプに接続され、前記第１のクロック信号と同じ周波数の第２のクロック信号を用いて、前記基準電圧生成部に接続する差動入力端子と、前記出力端子に結合する差動入力端子とを交互に切替えるための第２のスイッチ部とをさらに含む、半導体集積回路装置。
【請求項６】
前記プロセスキャリブレーション回路は、
前記第１のオペアンプの出力端子に接続される第１のローパスフィルタと、
前記第２のオペアンプの出力端子に接続される第２のローパスフィルタとをさらに含む、請求項５に記載の半導体集積回路装置。
【請求項７】
前記第１のクロック信号および前記第２のクロック信号は、単一のクロック信号である、請求項５または６に記載の半導体集積回路装置。
【請求項８】
前記プロセスキャリブレーション回路は、前記比較器の比較結果に基づいて前記トリミングコードを設定するためのロジック部をさらに含み、
前記ロジック部は、
前記比較器の比較結果を受ける奇数段のフリップフロップと、
前記奇数段のフリップフロップの各々から出力された信号の多数決結果を出力する多数決回路と、
前記多数決回路の出力信号に基づいて前記トリミングコードの値を調整するカウンタとを含む、請求項５に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、たとえばプロセスキャリブレーション回路を有する半導体集積回路装置に好適に用いられるものである。
【背景技術】
【０００２】
半導体集積回路装置においては、製造プロセスの変動などに起因して構成要素であるトランジスタや抵抗素子などの回路素子の特性にばらつきが生じる。このため、従来より、プロセス変動に起因した素子特性のばらつきをモニタし、その結果に応じて素子特性をトリミングするためのプロセスキャリブレーション回路を、半導体集積回路装置に搭載する技術が採用されている（たとえば特許文献１参照）。半導体集積回路装置の電気的テスト（ウェハテスト）時においてプロセスキャリブレーション回路を動作させることにより、素子特性のトリミングを可能としている。
【０００３】
半導体集積回路装置は、通常、所要の機能を果たす各種の回路ブロックとともに、抵抗素子およびトランジスタを含んで構成されたテスト回路を搭載している。ウェハテスト時において、プロセスキャリブレーション回路は、テスト回路に基準電流を流したときにテスト回路に発生する電圧をモニタし、その結果に応じてトリミングコードを設定する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２８９号公報
【特許文献２】特開平１１−１６１３５５号公報
【特許文献３】特開平１１−３０５７３５号公報
【特許文献４】特開２００６−３１９９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体集積回路装置とマイクロコンピュータとを単一の半導体チップで構成した半導体装置においては、一般に、マイクロコンピュータ内部のＣＰＵ（Central  Processing  Unit：中央処理装置）によって上述したプロセスキャリブレーション回路におけるトリミングが制御される。
【０００６】
一方で、近年、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）などの近距離無線通信分野に用いられる半導体装置においては、多種のマイクロコンピュータに対応すべく、半導体集積回路装置とマイクロコンピュータとを別チップで構成した上で、これらの半導体チップを単一の配線基板に実装したいわゆるＳＩＰ（System  In  Package）構造が検討されている。しかしながら、このＳＩＰ構造を採用した場合には、上述したＣＰＵ制御に基づいたトリミングを行なうことができなくなる。したがって、半導体集積回路装置単体でトリミングを行なわせる仕組みが必要となる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態による半導体集積回路装置に設けられたプロセスキャリブレーション回路は、基準電圧生成部から基準電圧を受けてテスト回路に供給する基準電流を生成する基準電流生成部と、基準電圧を受けて比較器に与える閾値電圧を生成する閾値電圧生成部とを備える。プロセスキャリブレーション回路は、基準電流生成部に含まれるボルテージフォロワ接続された第１のオペアンプと、閾値電圧生成部に含まれるボルテージフォロワ接続された第２のオペアンプとに対して、互いに等しい周波数のクロック信号を用いて、基準電圧生成部に接続する差動入力端子と、出力端子に結合する差動入力端子とを交互に切替える。
【発明の効果】
【０００８】
上記の一実施の形態によれば、ＣＰＵの制御によらず半導体集積回路装置単体で、回路素子の特性を精度良くトリミングすることができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態による半導体集積回路装置の代表例として示されるＲＦＩＣの構成を概略的に示すブロック図である。
【図２】抵抗回路の構成の一例を示す回路図である。
【図３】従来の半導体装置におけるトリミングコードの設定を説明する図である。
【図４】一実施の形態によるプロセスキャリブレーション回路の構成を示すブロック図である。
【図５】図４のオペアンプにおける差動入力端子の切替えを説明する概念図である。
【図６】図５のオペアンプの構成の一例を示す回路図である。
【図７】実施の形態２によるプロセスキャリブレーション回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰り返さない。
【００１１】
［実施の形態１］
（ＲＦＩＣの概略構成）
図１は、一実施の形態による半導体集積回路装置の代表例として示されるＲＦＩＣ（Radio  Frequency  Integrated  Circuit）の構成を概略的に示すブロック図である。
【００１２】
図１を参照して、ＲＦＩＣ１００は、アンテナ４およびＣＰＵ（Central  Processing  Unit：中央処理装置）２００の間に接続される。ＲＦＩＣ１００、アンテナ４、ＣＰＵ２００、およびＲＦＩＣ１００に電源電圧を供給する電源回路（図示せず）は、通信装置を構成する。
【００１３】
アンテナ４は、高周波信号（電波）を送信および受信するために用いられる。ＲＦＩＣ１００は、アンテナ４から与えられた高周波信号を受信データに復調してＣＰＵ２００に供給する。また、ＲＦＩＣ１００は、ＣＰＵ２００から与えられた送信データを高周波信号に変換し、その高周波信号をアンテナ４に供給する。ＣＰＵ２００は、ＲＦＩＣ１００とデータの授受を行なう。
【００１４】
ＲＦＩＣ１００は、１つの半導体チップで構成される個別素子（ディスクリート素子）に対応する。ＲＦＩＣ１００は、アナログＲＦ部１と、デジタルＢＢ（Baseband）部２とを備える。
【００１５】
アナログＲＦ部１は、受信部、送信部、および発振部から構成される。受信部は、ＬＮＡ（Low  Noise  Amplifier：低雑音増幅器）１０と、ＰＰＦ（PolyPhase  Filter：ポリフェーズフィルタ）１２と、ミキサ１４，１６と、ＰＧＡ（Programmable  Gain  Amplifier：プログラマブルゲインアンプ）／ＢＰＦ（Band-Pass  Filter：帯域通過フィルタ）部１８と、ＡＤＣ（Analog  to  Digital  Converter：ＡＤ変換器）２０，２２と、ＲＸＬＯＧ（受信用ロジック回路）２４とを含む。
【００１６】
ＬＮＡ１０は、受信された高周波信号を低雑音増幅する。低雑音増幅された高周波信号のうち不要な周波数成分は、ＰＰＦ１２によって減衰される。ＰＰＦ１２を通過した高周波信号は、ミキサ１４，１６によって中間周波数信号に変換される。ミキサ１４は、発振部内のＶＣＯ３０で生成された局部発振信号と高周波信号とを混合して同相成分であるＩ信号を生成する。ミキサ１６は、図示しない移相器によって該局部発振信号が９０°位相シフトされた局部発振信号と高周波信号とを混合して直交位相成分であるＱ信号を生成する。
【００１７】
ＰＧＡ／ＢＰＦ部１８において、ＰＧＡは、ミキサ１４，１６によって生成されたＩ信号およびＱ信号をそれぞれレベル調整した後、ＢＰＦへ出力する。ＢＰＦは、Ｉ信号およびＱ信号のうちの不要な周波数成分を減衰させる。ＢＰＦを通過したＩ信号およびＱ信号は、ＡＤＣ２０，２２にそれぞれ出力される。
【００１８】
ＡＤＣ２０，２２は、ＰＧＡ／ＢＰＦ部１８から出力されたＩ信号およびＱ信号をそれぞれデジタル信号に変換した後、デジタルＢＢ部２に出力する。デジタルＢＢ部２は、受信したＩ信号およびＱ信号を復調することにより、受信データである受信ベースバンド信号を得る。
【００１９】
ＲＸＬＯＧ２４は、デジタルＢＢ部２からの指示に従ってＬＮＡ１０およびＰＧＡ／ＢＰＦ部１８を制御するための制御信号を生成する。生成された制御信号は、ＬＮＡ１０およびＰＧＡ／ＢＰＦ部１８に与えられる。
【００２０】
発振部は、送信データである送信ベースバンド信号を高周波信号に変換するＤＳＭ（Delta-Sigma  Modulator）／ＰＬＬＬＯＧ（ＰＬＬロジック回路）部２６と、ＰＬＬ（Phase  Locked  Loop：位相同期ループ）回路２８と、ＶＣＯ（Voltage  Controlled  Oscillator：電圧制御発振回路）３０とを含む。発振部は、ＶＣＯ３０から出力される局部発振信号を、デジタルＢＢ部２から出力される送信ベースバンド信号で変調し、その変調信号を送信部に出力する。ＰＬＬ回路２８は、ＶＣＯ３０からの局部発振信号を分周して生成される比較クロック信号と、外部からの基準クロック信号との位相差が一定になるように、ＶＣＯ３０にフィードバック制御をかけて発振させる。
【００２１】
送信部は、ＰＡ（Power Amplifier：電力増幅器）３２と、ＴＸＬＯＧ（送信用ロジック回路）３４とを含む。ＰＡ３２は、発振部から出力された高周波の送信信号を増幅する。増幅された送信信号はアンテナ４に供給され、アンテナ４から出力される。なお、ＬＮＡ１０およびＰＡ３２とアンテナ４との間には、送信時と受信時とで、アンテナ４とＲＦＩＣ１００との接続を切替えるためのスイッチであるフロントエンドモジュール（図示せず）が設けられる場合がある。ＴＸＬＯＧ３４は、デジタルＢＢ部２からの指示に従ってＰＡ３２を制御するための制御信号を生成する。
【００２２】
デジタルＢＢ部２は、ＲＦＩＣ１００を制御するためのＲＦ制御部と、アナログＲＦ部１に供給するクロック信号ＣＬＫを生成するクロック発生回路とを含む。クロック発生回路により生成されたクロック信号ＣＬＫは、プロセスキャリブレーション回路４０の動作に用いられる。
【００２３】
ここで、ＲＦＩＣは、一般に、１つの半導体チップ上に形成される。ＲＦＩＣでは、半導体チップに含まれる電気回路の特性（たとえば、ＬＮＡおよびＰＡの利得および歪みの特性）が、半導体チップの製造プロセスのばらつきや、動作周波数および動作温度などによって変化することがないように、これらの影響を考慮した回路シミュレーションを用いて、電気回路の設計を行なっている。しかしながら、実際のプロセスでの仕上がり具合によって回路特性が左右されるため、実際の回路特性と設計値とにずれが生じることは避け難い。そのため、ＲＦＩＣでは、回路特性が変動した場合においても回路特性を調整することが可能な構成となっている。この調整には図２に示すような抵抗回路が用いられる。この抵抗回路は、所要の機能を果たす各種の回路ブロックに設けられている。
【００２４】
図２は、抵抗回路の構成の一例を示す回路図である。
図２を参照して、抵抗回路は、互いに直列に接続された複数の抵抗素子Ｒ０〜Ｒｊ（ｊは自然数）と、複数の抵抗素子Ｒ０〜Ｒｊとそれぞれ並列に接続された複数のＮＭＯＳ（Negative-channel  Metal  Oxide  Transistor）Ｔｒ０〜Ｔｒｊとを含む。
【００２５】
複数のＮＭＯＳトランジスタＴｒ０〜Ｔｒｊの各々のゲートにはトリミングコードが入力される。（ｊ＋１）ビットのトリミングコード［０］〜［ｊ］に応じてＮＭＯＳトランジスタＴｒ０〜Ｔｒｊが導通または非導通に切替わることによって、抵抗回路の抵抗値が調整される。これにより、回路特性を、製造プロセスばらつきに依存しないように調整することができる。また、本トリミング手法を定期的に実施することで、周囲温度の経時変化に対応することができる。なお、直列接続される抵抗素子の個数、およびＮＭＯＳトランジスタの個数は、調整する抵抗値の精度に応じて必要数が設けられる。
【００２６】
再び、図１を参照して、ＲＦＩＣ１００は、このトリミングコードの設定および格納するための構成として、プロセスキャリブレーション回路４０と、レジスタ４２とをさらに備える。
【００２７】
プロセスキャリブレーション回路４０は、半導体チップの作製後、実際の回路特性に応じたトリミングコードＴＣを設定する。設定されたトリミングコードＴＣは、レジスタ４２に格納される。格納されたトリミングコードＴＣは、ＲＦＩＣ１００の起動時に、レジスタ４２から各電気回路に読込まれる。
【００２８】
（従来のトリミングコードの設定）
従来より、ＲＦＩＣおよびマイクロコンピュータを単一の半導体チップで構成した半導体装置においては、半導体装置のウェハテスト時に、マイクロコンピュータ内部のＣＰＵによってトリミングコードの設定が制御される。図３は、従来の半導体装置におけるトリミングコードの設定を説明する図である。
【００２９】
図３を参照して、マイクロコンピュータ内部のＰＲＯＭ（Programmable  Read-Only  Memory）１０００は、不揮発性半導体メモリであり、トリミングコードのデフォルト値が予め書込まれている。ウェハテスト時、ＰＲＯＭ１０００は、ＣＰＵ１４００からの制御信号に応答して、トリミングコード（デフォルト値）をインターフェイス（Ｉ／Ｆ）部１１００を介してレジスタ１２００に転送する。レジスタ１２００に転送されたトリミングコード（デフォルト値）は、ＰＣＡＬ（Process  Calibration  Circuit：プロセスキャリブレーション回路）１３００に読込まれる。
【００３０】
プロセスキャリブレーション回路１３００は、トランジスタおよび抵抗素子を含んで構成された被測定回路（以下、テスト回路とも称する）を含む。プロセスキャリブレーション回路１３００においては、テスト回路に対して基準電流を供給することにより、テスト回路に電圧を発生させる。また、基準電圧を図２に示した抵抗回路で分圧することによって閾値電圧を生成する。なお、抵抗回路における抵抗値は、トリミングコード（デフォルト値）に応じて設定される。そして、比較器により、閾値電圧とテスト回路の出力電圧とを比較し、その比較結果をＡＤＣ（ＡＤ変換器）１６００にてデジタル信号に変換した後、レジスタ１５００に転送する。
【００３１】
ＣＰＵ１４００は、レジスタ１５００から読み込んだ比較結果を参照することにより、抵抗回路の抵抗値を調整する。そして、調整後の抵抗値に対応させてトリミングコードを変更すると、この変更後のトリミングコードをレジスタ１２００に転送する。これにより、変更後のトリミングコードを用いて閾値電圧が生成され、上述した電圧比較が再度行なわれる。
【００３２】
上述したプロセスキャリブレーション回路１３００における電圧比較、およびＣＰＵ１４００によるトリミングコードの変更は、テスト回路の出力電圧と閾値電圧とが一致するまで繰り返し実行される。そして、これら２つの電圧が一致したときのトリミングコードが、ウェハテストにより得られたトリミングコード（評価値）としてＰＲＯＭ１０００に書込まれる。すなわち、トリミングコードはデフォルト値から評価値に更新（書換え）られる。
【００３３】
ここで、図１に示した通信装置においては、近距離無線通信の分野において多種のマイクロコンピュータに対応すべく、ＲＦＩＣ１００とマイクロコンピュータとを別チップで構成した上で、これらの半導体チップを単一の配線基板に実装したいわゆるＳＩＰ構造が検討されている。その一方で、このＳＩＰ構造を採用した場合には、ＲＦＩＣ１００単体のウェハテスト時には、図３に示したようなＣＰＵ制御に基づいたトリミングを行なうことができなくなる。したがって、ＲＦＩＣ１００単体でトリミングを行なわせる仕組みが必要となる。
【００３４】
以下、一実施の形態によるプロセスキャリブレーション回路の構成を図面を参照して詳しく説明する。
【００３５】
（プロセスキャリブレーション回路の構成）
図４は、一実施の形態によるプロセスキャリブレーション回路の構成を示すブロック図である。
【００３６】
図４を参照して、プロセスキャリブレーション回路４０は、テスト回路５０と、ＢＧＲ（Band  Gap  Reference：バンドギャップリファレンス）回路４００と、テスト回路５０に供給する基準電流Ｉｒｅｆを生成するための基準電流生成部４６と、テスト回路５０で発生した電圧を閾値電圧Ｖｔｈと比較するコンパレータ６０と、コンパレータ６０に与える閾値電圧Ｖｔｈを生成するための閾値電圧生成部４４とを備える。プロセスキャリブレーション回路４０はさらに、コンパレータ６０の比較結果に基づいてトリミングコードＴＣを設定するためのロジック部４８を備える。
【００３７】
ＢＧＲ回路４００は、ＲＦＩＣ１００の外部から受けた外部電源電圧ＶＣＣによって動作し、バンドギャップにより基準電圧Ｖｒｅｆを生成する。ＢＧＲ回路４００は、「基準電圧生成部」に対応する。たとえば、外部電源電圧ＶＣＣは３．３Ｖに設定され、基準電圧Ｖｒｅｆは１．２Ｖに設定される。
【００３８】
基準電流生成部４６は、外部電源電圧ＶＣＣによって動作し、テスト回路５０に与える基準電流Ｉｒｅｆを生成する。具体的には、基準電流生成部４６は、オペアンプ４２０と、ＰＭＯＳ（Positive-Channel  Metal  Oxide  Semiconductor）トランジスタＰ１，Ｐ２と、スイッチ４２１〜４２３とを含む。
【００３９】
オペアンプ４２０は、ＢＧＲ回路４００から出力された基準電圧Ｖｒｅｆ（１．２Ｖ）を受ける。オペアンプ４２０は、その非反転入力端子（＋端子）がＢＧＲ回路４００に接続され、反転入力端子（−端子）が出力端子に接続される。すなわち、オペアンプ４２０は反転入力端子と出力端子とが結合されてボルテージフォロワを構成し、出力端子の電圧は非反転入力端子の電圧（＝基準電圧Ｖｒｅｆ（１．２Ｖ））と等しくなる。
【００４０】
なお、オペアンプ４２０において、２つの差動入力端子（非反転入力端子および反転入力端子）とＢＧＲ回路４００との間にはスイッチ４２１が設けられる。また、非反転入力端子と出力端子との間、および反転入力端子と出力端子との間にもスイッチ４２２，４２３がそれぞれ設けられる。オペアンプ４２０は、後述するように、これら３つのスイッチ４２１，４２２，４２３をスイッチングさせることによって、非反転入力端子を入力とし、反転入力端子および出力端子が結合された状態と、反転入力端子を入力として、非反転入力端子および出力端子が結合された状態とを切替え可能となっている。
【００４１】
ＰＭＯＳトランジスタＰ１は、ソースが外部電源電圧ＶＣＣを受ける電源ラインに接続され、ゲートおよびドレインがオペアンプ（ボルテージフォロワ）４２０の出力端子に接続される。ＰＭＯＳトランジスタＰ２は、ソースが電源ラインに接続され、ゲートがＰＭＯＳトランジスタＰ１のゲートおよびドレインに接続される。すなわち、ＰＭＯＳトランジスタＰ１，Ｐ２はカレントミラー回路を構成する。ＰＭＯＳトランジスタＰ２のドレインは、テスト回路５０に接続される。
【００４２】
ＰＭＯＳトランジスタＰ１のドレインはさらに、外部接続端子４３０に接続される。外部接続端子４３０は、ＲＦＩＣ１００（半導体チップ）の外部に接続される機器（回路）と入出力するための端子である。外部接続端子４３０と接地電圧ＶＳＳを受ける接地ノードとの間には、外部抵抗Ｒｅｘｔが接続される。したがって、ＰＭＯＳトランジスタＰ１および外部抵抗Ｒｅｘｔは、この順で電源ラインおよび接地ノードの間に直列に接続される。
【００４３】
ＰＭＯＳトランジスタＰ１は、ゲートおよびドレインにオペアンプ（ボルテージフォロワ）４２０の出力端子の電圧（基準電圧Ｖｒｅｆ）を受ける。ＰＭＯＳトランジスタＰ１のドレインから外部接続端子４３０に基準電圧Ｖｒｅｆが印加されることにより、外部抵抗Ｒｅｘｔに電流Ｉが流れる。外部抵抗Ｒｅｘｔの抵抗値をＲとすると、外部抵抗Ｒｅｘｔを流れる電流Ｉは、
Ｉ＝Ｖｒｅｆ／Ｒ  ・・・（１）
と表わされる。
【００４４】
ＰＭＯＳトランジスタＰ１およびＰ２がゲートに基準電圧Ｖｒｅｆを受けてオン状態となることにより、この電流Ｉはカレントミラー回路によってコピーされて、ＰＭＯＳトランジスタＰ２に流れる。このＰＭＯＳトランジスタＰ２にコピーされた電流Ｉは、基準電流Ｉｒｅｆとしてテスト回路５０に供給される。すなわち、基準電流Ｉｒｅｆは、
Ｉｒｅｆ＝Ｖｒｅｆ／Ｒ  ・・・（２）
と表わされる。なお、一実施の形態では、基準電流Ｉｒｅｆを半導体チップの外部に接続される抵抗を用いて生成する構成としたことにより、製造プロセスの変動に依存しない一定電流を得ることができる。
【００４５】
テスト回路５０は、ＰＭＯＳトランジスタＰ２のドレインおよび接地ノードの間に接続される。したがって、ＰＭＯＳトランジスタＰ２およびテスト回路５０は、この順で電源ラインおよび接地ノードの間に直列に接続される。テスト回路５０は、トランジスタおよび抵抗素子により構成されており、基準電流生成部４６から基準電流Ｉｒｅｆの供給を受けることによって電圧を発生する。ＰＭＯＳトランジスタＰ２およびテスト回路５０の接続ノードはコンパレータ６０の非反転入力端子に接続される。テスト回路５０は、発生した電圧をコンパレータ６０の非反転入力端子に出力する。
【００４６】
閾値電圧生成部４４は、オペアンプ４１０と、抵抗回路５２と、スイッチ４１１〜４１３とを含む。
【００４７】
オペアンプ４１０は、ＢＧＲ回路４００から出力された基準電圧Ｖｒｅｆ（１．２Ｖ）を受ける。オペアンプ４１０は、その非反転入力端子（＋端子）がＢＧＲ回路４００に接続され、反転入力端子（−端子）が出力端子に接続される。すなわち、オペアンプ４１０は反転入力端子と出力端子とが結合されてボルテージフォロワを構成し、出力端子の電圧は非反転入力端子の電圧（＝基準電圧Ｖｒｅｆ（１．２Ｖ））と等しくなる。
【００４８】
なお、オペアンプ４１０において、２つの差動入力端子（非反転入力端子および反転入力端子）とＢＧＲ回路４００との間にはスイッチ４１１が設けられる。また、非反転入力端子と出力端子との間、および反転入力端子と出力端子との間にもスイッチ４１２，４１３がそれぞれ設けられる。オペアンプ４１０は、後述するように、これら３つのスイッチ４１１，４１２，４１３をスイッチングさせることによって、非反転入力端子を入力とし、反転入力端子および出力端子が結合された状態と、反転入力端子を入力として、非反転入力端子および出力端子が結合された状態とを切替え可能となっている。
【００４９】
抵抗回路５２は、オペアンプ４１０の出力端子と接地ノードの間に接続される。抵抗回路５２は、オペアンプ４１０の出力端子の電圧（基準電圧Ｖｒｅｆ）を分圧して閾値電圧Ｖｔｈを生成する。具体的には、抵抗回路５２は、互いに直列に接続された複数（たとえば８個とする）の抵抗素子Ｒ１．１〜Ｒ１．８と、複数のスイッチＳＷ１〜ＳＷ８とを含む。抵抗素子Ｒ１．１〜Ｒ１．８は、この順でオペアンプ４１０の出力端子と接地ノードとの間に接続される。なお、直列接続される抵抗素子の個数、およびスイッチの個数は、調整する抵抗値の精度に応じて必要数が設けられる。
【００５０】
複数のスイッチＳＷ１〜ＳＷ８は、一方端子が抵抗素子Ｒ１．１〜Ｒ１．８の接続ノードｎ１〜ｎ８にそれぞれ接続され、他方端子がコンパレータ６０の反転入力端子に共通に接続される。後述するロジック部４８から与えられるトリミングコードＴＣによって、スイッチＳＷ１〜ＳＷ８のいずれか１つが選択されてオン（導通）状態となる。これにより、接続ノードｎ１〜ｎ８のうち、トリミングコードＴＣによって１つのノードが選択されてコンパレータ６０の反転入力端子に接続される。
【００５１】
抵抗回路５２において、接続ノードｎ１〜ｎ８のうち、トリミングコードＴＣによって選択されたノード（選択ノードと称する）と接地ノードとの間の抵抗値をＲｆとし、抵抗素子Ｒ１．１〜Ｒ１．８の合計抵抗値をＲｏとすれば、抵抗回路５２により生成される電圧は、オペアンプ４１０の出力端子の電圧（基準電圧Ｖｒｅｆ）のＲｆ／Ｒｏ倍になる。この抵抗回路５２により生成された電圧は、閾値電圧Ｖｔｈとしてコンパレータ６０の反転入力端子に入力される。すなわち、閾値電圧Ｖｔｈは、
Ｖｔｈ＝Ｖｒｅｆ×Ｒｆ／Ｒｏ  ・・・（３）
と表わされる。抵抗値ＲｆはトリミングコードＴＣによって調整可能であるため、トリミングコードＴＣによって閾値電圧Ｖｔｈを調整することができる。
【００５２】
コンパレータ６０は、非反転入力端子にテスト回路５０で生成された電圧を受け、反転入力端子に閾値電圧Ｖｔｈを受ける。コンパレータ６０として、たとえばヒステリシスコンパレータが適用される。コンパレータ６０は、テスト回路５０の生成電圧と閾値電圧Ｖｔｈとを比較し、その比較結果をロジック部４８に出力する。テスト回路５０の生成電圧が閾値電圧Ｖｔｈより低いとき、コンパレータ６０の出力信号はＬ（論理ロー）レベルとなり、テスト回路５０の生成電圧が閾値電圧Ｖｔｈを超えたときに、コンパレータ６０の出力信号はＨ（論理ハイ）レベルとなる。
【００５３】
ロジック部４８は、コンパレータ６０の比較結果に応じてトリミングコードＴＣを設定する。ロジック部４８は、フリップフロップ７０と、Ｕ／Ｄ（Up／Down：アップダウン）カウンタ８０と、ＤＥＣ（Decoder：デコーダ）８５と、シフトレジスタ９０とを含む。ロジック部４８は、デジタルＢＢ部２（図１）からクロック信号ＣＬＫの供給を受けて動作する。
【００５４】
フリップフロップ７０は、データ入力端子Ｄと、出力端子Ｑと、クロック端子と、リセット入力端子とを含む。フリップフロップ７０は、データ入力端子Ｄにコンパレータ６０の出力信号を受ける。フリップフロップ７０は、クロック端子に入力されるクロック信号ＣＬＫの立上りのタイミングにおいて、コンパレータ６０の出力信号を保持するとともに出力端子Ｑから出力する。
【００５５】
Ｕ／Ｄカウンタ８０は、フリップフロップ７０から受けたコンパレータ６０の出力信号に基づいて、トリミングコードＴＣを調整する。具体的には、Ｕ／Ｄカウンタ８０は、初期設定時にトリミングコードＴＣのデフォルト値を設定する。たとえば、トリミングコードＴＣを３ビットの信号で表わす場合、デフォルト値を（１００）とする。そして、クロック信号ＣＬＫに同期して以下のようにトリミングコードＴＣの値が更新される。コンパレータ６０の出力信号がＨレベルのとき、Ｕ／Ｄカウンタ８０は保持している値をインクリメントする。すなわち、トリミングコードＴＣは（１００）から（１０１）に変わる。一方、コンパレータ６０の出力信号がＬレベルのとき、Ｕ／Ｄカウンタ８０は保持している値をデクリメントする。すなわち、トリミングコードＴＣは（１００）から（０１１）に変わる。Ｕ／Ｄカウンタ８０は、更新したトリミングコードＴＣをＤＥＣ８５に出力する。
【００５６】
ＤＥＣ８５は、Ｕ／Ｄカウンタ８５から与えられるトリミングコードＴＣをデコードする。デコードされたトリミングコードＴＣは、抵抗回路５２に出力される。抵抗回路５２は、接続ノードｎ１〜ｎ８のうち、デコードされたトリミングコードＴＣによって選択されたノードの電圧をコンパレータ６０の反転入力端子に出力する。
【００５７】
このような構成とすることにより、たとえばテスト回路５０の生成電圧が閾値電圧Ｖｔｈより高いときには、コンパレータ６０から出力されるＨレベルの信号を受けて、Ｕ／Ｄカウンタ８０がトリミングコードＴＣの値をインクリメントする。抵抗回路５２では、ＤＥＣ８５を介して与えられるトリミングコードＴＣに従って、上記式（３）における抵抗値Ｒｆが所定量だけ増加するように選択ノードが切替えられる。これにより、閾値電圧Ｖｔｈが高められる。
【００５８】
上記のように、Ｕ／Ｄカウンタ８０がコンパレータ６０の出力信号に応じて上述したトリミングコードＴＣの値を更新することにより、抵抗回路５２の抵抗値Ｒｆ（すなわち、分圧比Ｒｆ／Ｒｏ）が調整され、閾値電圧Ｖｔｈが調整される。コンパレータ６０は、調整された閾値電圧Ｖｔｈとテスト回路５０の生成電圧とを比較する。Ｕ／Ｄカウンタ８０は、コンパレータ６０における比較結果が反転したとき、すなわち、コンパレータ６０の出力信号の論理レベルが反転したときに、閾値電圧Ｖｔｈとテスト回路５０の生成電圧とが一致したと判断する。そして、Ｕ／Ｄカウンタ８０は、このときのトリミングコードＴＣの値を、ウェハテストにより得られたトリミングコード（評価値）としてシフトレジスタ９０に格納する。
【００５９】
シフトレジスタ９０に格納されたトリミングコード（評価値）は、ＲＦＩＣ１００（図１）の起動時にレジスタ４２に転送され、各電気回路に読み込まれる。
【００６０】
ここで、一実施の形態によるプロセスキャリブレーション回路においては、基準電流生成部４６および閾値電圧生成部４４の各々を、ボルテージフォロワ接続されたオペアンプを用いて構成する。そのため、オペアンプにおいて、差動対を構成する２つのトランジスタの間、および／または、負荷トランジスタを構成する２つのトランジスタ（または抵抗）の間において、製造プロセスの変動などによる特性のばらつきが生じると、オペアンプの出力電圧が理想値からずれてしまい、オフセットが発生する。
【００６１】
そして、２つのオペアンプ４１０，４２０の少なくとも一方において出力電圧のオフセットが生じると、オペアンプ４１０，４２０の出力電圧が同じ電圧（基準電圧Ｖｒｅｆ）とならないため、コンパレータ６０における電圧比較に判定誤差が生じてしまう虞がある。その結果、トリミングコードの精度が低下する虞がある。
【００６２】
したがって、一実施の形態によるプロセスキャリブレーション回路では、オペアンプ４１０，４２０の各々において、以下のように、基準電圧Ｖｒｅｆの入力を受ける差動入力端子、および出力端子と結合される差動入力端子を交互に切替える。これにより、オペアンプ４１０，４２０の各々で発生する出力電圧のオフセットを実質的に相殺させる。
【００６３】
図５および図６を用いて、オペアンプ４１０，４２０における差動入力端子の切替えを詳細に説明する。なお、オペアンプ４１０およびオペアンプ４２０の基本的構成は同じであるため、代表例として、オペアンプ４１０の構成を図５および図６を用いて説明する。
【００６４】
図５を参照して、入力端子ＩＮはＢＧＲ回路４００（図４）に接続され、基準電圧Ｖｒｅｆを受ける端子であり、出力端子ＯＵＴは抵抗回路５２（図４）に接続され、基準電圧Ｖｒｅｆを出力する端子である。
【００６５】
スイッチ４１１は、オペアンプ４１０の２つの差動入力端子および入力端子ＩＮの間に接続される。スイッチ４１１は、入力端子ＩＮに非反転入力端子を接続させた状態と、入力端子ＩＮに反転入力端子を接続させた状態とを切替え可能に構成される。
【００６６】
スイッチ４１２は、オペアンプ４１０の反転入力端子および出力端子の間に接続される。スイッチ４１３は、オペアンプ４１０の非反転入力端子および出力端子の間に接続される。スイッチ４１２，４１３の各々は、オン／オフされることによって、対応する差動入力端子および出力端子の接続／遮断が可能に構成される。スイッチ４１２およびスイッチ４１３は、相補にオン／オフするように制御される。
【００６７】
スイッチ４１１の切替え、および４１２，４１３のオン／オフの制御は、デジタルＢＢ部２（図１）から供給されるクロック信号ＣＬＫに同期して実行される。なお、クロック信号ＣＬＫは、ＲＦＩＣ１００の実動作に使用するクロック信号と比較して、十分に低い周波数に設定される。ＲＦＩＣ１００で発生する高周波ノイズの影響を低減するためである。
【００６８】
図５（ａ）には、スイッチ４１１により入力端子ＩＮに非反転入力端子が接続されるとともに、スイッチ４１２により反転入力端子および出力端子が結合された状態が示される。この場合、オペアンプ４１０は、非反転入力端子を入力とするボルテージフォロワとなる。
【００６９】
一方、図５（ｂ）には、スイッチ４１１により入力端子ＩＮに反転入力端子が接続されるとともに、スイッチ４１３により非反転入力端子および出力端子が結合された状態が示される。この場合、オペアンプ４１０は、反転入力端子を入力とするボルテージフォロワとなる。
【００７０】
このように、オペアンプ４１０では、クロック信号ＣＬＫに同期してスイッチ４１１，４１２，４１３を制御することにより、図５（ａ）に示す状態と、図５（ｂ）に示す状態とが交互に切替えられる。これにより、図５（ａ）に示す状態において出力電圧に発生するオフセットと、図５（ｂ）に示す状態において出力電圧に発生するオフセットとは、極性が逆でかつ絶対値が等しくなる。そして、オペアンプ４１０の出力電圧を平均化することによってオフセットが相殺されるため、出力電圧は理想値（基準電圧Ｖｒｅｆ）に等しい電圧となる。
【００７１】
一実施の形態によるオペアンプ４１０では、さらに、スイッチ４１１，４１２，４１３で発生するスイッチングノイズを除去するために、オペアンプ４１０の出力端子および出力端子ＯＵＴの間にフィルタ回路４４０が設けられる。フィルタ回路４４０は、一例として、入力信号に並列するコンデンサＣ１と入力信号に直列する抵抗素子Ｒ１とから成るローパスフィルタが適用される。
【００７２】
図６は、図５のオペアンプ４１０の構成の一例を示す回路図である。
図６を参照して、オペアンプ４１０は、一対の負荷トランジスタとしてのＰＭＯＳトランジスタＰ３，Ｐ４と、差動対トランジスタとしてのＮＭＯＳトランジスタＮ１，Ｎ２と、定電流源４１５と、電流源トランジスタとしてのＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５と、ＰＭＯＳトランジスタＰ５と、位相補償用のコンデンサＣ２とを含む。
【００７３】
ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ１は、この順で電源ラインとノードｎｄ１との間に直列に接続される。ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ２は、この順で電源ラインとノードｎｄ１との間に直列に接続される。ＰＭＯＳトランジスタＰ４のゲートは、ＰＭＯＳトランジスタＰ３のゲートおよびドレインに接続される。ＰＭＯＳトランジスタＰ４のドレインはＰＭＯＳトランジスタＰ５のゲートに接続される。ＰＭＯＳトランジスタＰ５のゲートおよびドレインの間には、コンデンサＣ２が接続される。ＮＭＯＳトランジスタＮ１のゲートは反転入力端子に対応し、ＮＭＯＳトランジスタＮ２のゲートは非反転入力端子に対応する。
【００７４】
定電流源４１５およびＮＭＯＳトランジスタＮ３は、この順で電源ラインおよび接地ノードの間に直列に接続される。ＮＭＯＳトランジスタＮ４は、ＮＭＯＳトランジスタＮ１，Ｎ２のソースと接地ノードとの間に接続される。ＮＭＯＳトランジスタＮ４のゲートは、ＮＭＯＳトランジスタＮ３のゲートおよびドレインに接続される。
【００７５】
ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５は、この順で電源ラインおよび接地ノードの間に直列に接続される。ＮＭＯＳトランジスタＮ５のゲートは、ＮＭＯＳトランジスタＮ３のゲートおよびドレインに接続される。ＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５はカレントミラー回路を構成する。よって、ＮＭＯＳトランジスタＮ４およびＮ５に流れる電流は、定電流源４１５により供給され、ＮＭＯＳトランジスタＮ３に流れる電流に等しくなる。
【００７６】
ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５は、オペアンプ４１０の出力段を構成する。ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５の接続ノードｎｄ２は、オペアンプ４１０の出力端子に対応する。ノードｎｄ２と出力端子ＯＵＴとの間には、抵抗素子Ｒ１およびコンデンサＣ１から成るフィルタ回路（ローパスフィルタ）４４０が接続される。
【００７７】
入力端子ＩＮとＮＭＯＳトランジスタＮ１のゲート（反転入力端子）およびＮＭＯＳトランジスタＮ２のゲート（非反転入力端子）との間には、スイッチＳＷＡが接続される。さらに、ノードｎｄ２（出力端子）とＮＭＯＳトランジスタＮ１のゲート（反転入力端子）およびＮＭＯＳトランジスタＮ２（非反転入力端子）との間には、スイッチＳＷＢが接続される。スイッチＳＷＡは、クロック信号ＣＬＫに同期して、入力端子ＩＮおよびＮＭＯＳトランジスタＮ１のゲートが接続された状態と、入力端子ＩＮおよびＮＭＯＳトランジスタＮ２のゲートが接続された状態とを切替える。スイッチＳＷＢは、クロック信号ＣＬＫに同期して、ノードｎｄ２およびＮＭＯＳトランジスタＮ１のゲートが接続された状態と、ノードｎｄ２およびＮＭＯＳトランジスタＮ２のゲートが接続された状態とを切替える。
【００７８】
図６（ａ）には、スイッチＳＷＡにより入力端子ＩＮおよびＮＭＯＳトランジスタＮ２のゲートが接続され、かつ、スイッチＳＷＢによりノードｎｄ２およびＮＭＯＳトランジスタＮ１のゲートが接続された状態が示される。スイッチＳＷＡ，ＳＷＢを図６（ａ）に示す状態に制御することにより、図５（ａ）に示したボルテージフォロワが実現される。なお、図５（ａ）のスイッチ４１１はスイッチＳＷＡにより実現され、かつ、図５（ａ）のスイッチ４１２，４１３はスイッチＳＷＢにより実現されている。
【００７９】
一方、図６（ｂ）には、スイッチＳＷＡにより入力端子ＩＮおよびＮＭＯＳトランジスタＮ１のゲートが接続され、かつ、スイッチＳＷＢによりノードｎｄ２およびＮＭＯＳトランジスタＮ２のゲートが接続された状態が示される。スイッチＳＷＡ，ＳＷＢを図６（ｂ）に示す状態に制御することにより、図５（ｂ）に示したボルテージフォロワが実現される。
【００８０】
一実施の形態によるプロセスキャリブレーション回路４０では、２つのオペアンプ４１０，４２０のそれぞれにおいて、上記の差動入力端子の切替えを実行する。これにより、オペアンプ４１０の出力電圧およびオペアンプ４２０の出力電圧をともに基準電圧Ｖｒｅｆに一致させることができる。
【００８１】
ここで、差動入力端子の切替えは、２つのオペアンプ４１０，４２０の間で共通のクロック信号ＣＬＫを用いて行なわれる。すなわち、オペアンプ４１０および４２０に対して、互いに等しい周波数のクロック信号を用いて差動入力端子の切替えを行なう。このような構成とすることにより、フィルタ回路４４０を構成するローパスフィルタがオペアンプ４１０の出力電圧に与える影響度合いと、ローパスフィルタがオペアンプ４２０の出力電圧に与える影響度合いとを等しくすることができる。その結果、ローパスフィルタの影響を相殺することができる。
【００８２】
詳細には、トリミングに要する時間を短くする目的でクロック信号ＣＬＫの周波数を高めた場合、ローパスフィルタの影響によって、十分なオペアンプの出力電圧の立ち上がり時間が得られないという問題が発生する。これにより、オペアンプの出力電圧は、矩形状の波形に対してなまった波形となってしまう。この出力電圧への影響はコンパレータ６０に入力される電圧を不安定にする虞がある。一実施の形態では、オペアンプ４１０および４２０の間で、クロック信号ＣＬＫの周波数を同じとすることにより、出力電圧への影響を相殺できる。
【００８３】
このように、一実施の形態によるプロセスキャリブレーション回路によれば、閾値電圧生成部および基準電流生成部のそれぞれにボルテージフォロワ接続されたオペアンプを適用するとともに、各オペアンプにおいて差動入力端子の切替えを実行する。これにより、２つのオペアンプの間での出力電圧差をなくすことができる。
【００８４】
さらに、オペアンプの出力端子にローパスフィルタを設けることによって、差動入力端子の切替え時に発生するスイッチングノイズを除去することができる。
【００８５】
また、差動入力端子の切替えを、２つのオペアンプの間で互いに等しい周波数のクロック信号を用いて行なうことにより、ローパスフィルタがオペアンプの出力回路に与える影響を相殺できる。以上により、プロセスキャリブレーション回路は、ＣＰＵの制御によらず、精度の良いトリミングコードを設定することが可能となる。
【００８６】
なお、上記の一実施の形態では、デジタルＢＢ部２内部のクロック発生回路により生成された単一のクロック信号ＣＬＫを基準電流生成部４６および閾値電圧生成部４４に供給する構成について説明したが、基準電流生成部４６および閾値電圧生成部４４に供給されるクロック信号が同じ周波数であれば、本発明を適用することが可能である。
【００８７】
［実施の形態２］
図７は、実施の形態２によるプロセスキャリブレーション回路の構成を示すブロック図である。実施の形態２によるプロセスキャリブレーション回路４０Ａは、図４に示した一実施の形態によるプロセスキャリブレーション回路４０において、ロジック部４８に代えて、ロジック部４８Ａを設けたものである。実施の形態２によるプロセスキャリブレーション回路４０Ａの概略構成は、ロジック部４８Ａの構成を除いて、図４と同様であるので、詳細な説明は繰り返さない。
【００８８】
図７を参照して、ロジック部４８Ａは、奇数段（たとえば３段とする）フリップフロップ７０，７１，７２と、多数決回路７５と、Ｕ／Ｄカウンタ８０と、ＤＥＣ８５と、シフトレジスタ９０とを含む。
【００８９】
フリップフロップ７０は、データ入力端子Ｄにコンパレータ６０の出力信号を受ける。フリップフロップ７０は、クロック端子に入力されるクロック信号ＣＬＫの立上りのタイミングにおいて、コンパレータ６０の出力信号を保持するとともに出力端子Ｑから出力する。フリップフロップ７１は、データ入力端子Ｄにフリップフロップ７０の出力信号を受ける。フリップフロップ７１は、クロック端子に入力されるクロック信号ＣＬＫの立上りのタイミングにおいて、フリップフロップ７０からの入力信号を保持するとともに出力端子Ｑから出力する。フリップフロップ７２は、データ入力端子Ｄにフリップフロップ７１の出力信号を受ける。フリップフロップ７２は、クロック端子に入力されるクロック信号ＣＬＫの立上りのタイミングにおいて、フリップフロップ７１からの入力信号を保持するとともに出力端子Ｑから出力する。
【００９０】
多数決回路７５は、３値多数決回路であり、フリップフロップ７０，７１，７２の各々の出力端子Ｑから出力された信号を受ける。多数決回路７５は、フリップフロップ７０，７１，７２から出力された信号の多数決の結果をＵ／Ｄカウンタ８０に出力する。たとえば、フリップフロップ７０，７１，７２から出力された信号がそれぞれ「Ｈ」、「Ｈ」、「Ｌ」の場合には、多数決回路７５は、多数決結果として「Ｈ」を出力する。
【００９１】
Ｕ／Ｄカウンタ８０は、多数決回路７５の出力信号に基づいて、トリミングコードＴＣを調整する。
【００９２】
このような構成とすることにより、実施の形態２によるロジック部４８Ａは、周辺回路からの飛び込みノイズなどの外乱の影響を受けてコンパレータ６０が瞬時的に誤判定を起こしても、この誤判定の影響を除去することができる。これにより、トリミングコードの精度をさらに高めることができる。
【００９３】
［プロセスキャリブレーション回路の変形例］
上記の実施の形態１および２では、ＲＦＩＣ１００のウェハテスト時にプロセスキャリブレーション回路４０，４０Ａを動作させてトリミングコードＴＣを生成する構成について例示したが、ＲＦＩＣ１００の起動時においてトリミングコードＴＣの生成を行なう構成としてもよい。たとえば、ＲＦＩＣ１００の電源投入後、電源電圧が所定の値に安定した状態において、プロセスキャリブレーション回路４０，４０Ａを動作させる。これによれば、ウェハテスト時に設定されたトリミングコードＴＣを、起動時の動作環境に適した値に見直すことができる。
【００９４】
あるいは、ＲＦＩＣ１００の動作中において、定期的にプロセスキャリブレーション回路４０，４０Ａを動作させる構成としてもよい。たとえば、タイマから得られる時間情報に基づいて所定時間おきにプロセスキャリブレーション回路４０，４０Ａを動作させることにより、トリミングコードＴＣを更新する。もしくは、ＲＦＩＣ１００に搭載される電気回路の温度が閾値を超えたときに当該電気回路の動作を停止させるサーマルシャットダウン機能が働いたときに、プロセスキャリブレーション回路４０，４０Ａを動作させてもよい。このようにＲＦＩＣ１００の動作中においてトリミングコードＴＣの値を見直すことにより、電気回路の特性の経時変化や温度変動を補償することが可能となる。
【００９５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【００９６】
１  アナログＲＦ部、２  デジタルＢＢ部、４  アンテナ、１０  ＬＮＡ、１２  ＰＰＦ、１４，１６  ミキサ、１８  ＰＧＡ／ＢＰＦ、２０，２２  ＡＤＣ、２４  ＲＸＬＯＧ、２６  ＤＳＭ／ＰＬＬＯＧ、２８  ＰＬＬ、３０  ＶＣＯ、３２  ＰＡ、４０，４０Ａ  プロセスキャリブレーション回路、４２  レジスタ、４４  閾値電圧生成部、４６  基準電流生成部、４８，４８Ａ  ロジック部、５０  テスト回路、６０  コンパレータ、７０  フリップフロップ、８０  Ｕ／Ｄカウンタ、８５  ＤＥＣ、９０  シフトレジスタ、１００  ＲＦＩＣ、２００  ＣＰＵ、４００  ＢＧＲ回路、４１０，４２０  オペアンプ、４１１〜４１３，４２１〜４２３  スイッチ、４１５  定電流源、４３０  外部接続端子、４４０  フィルタ回路、Ｒｅｘｔ  外部抵抗。
【図１】
2014075414.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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