(57)【要約】【課題】酸化物半導体を活性層とする高性能な薄膜トランジスタを備えた薄膜トランジスタ基板を提供する。【解決手段】薄膜トランジスタ基板は、同一平面上で互いに離間して配設されたソース電極７、ドレイン電極８と、両者の間に跨るように配設された半導体膜１２と、少なくともソース電極７、ドレイン電極８、半導体膜１２を覆う絶縁膜１４と、絶縁膜１４上に配設され、それぞれコンタクトホール１５、１７を介して半導体膜１２に接続される上層ソース電極２１、上層ドレイン電極２３と、半導体膜１２の下方または上方に配設されたゲート電極２とを有する薄膜トランジスタ２０１と、ソース電極７から延在するソース配線９と、上層ソース電極２１から延在する上層ソース配線２２と、ドレイン電極８に電気的に接続された画素電極１１とを備えている。【選択図】図３
2014036189.tif 000002
【特許請求の範囲】
【請求項１】
画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、
前記画素のそれぞれは、
同一平面上で互いに離間して配設された、ソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極の間に跨るように配設された半導体膜と、
少なくとも前記ソース電極、前記ドレイン電極および前記半導体膜を覆うように配設された絶縁膜と、
前記絶縁膜を貫通して、それぞれ前記ソース電極および前記ドレイン電極の上部の前記半導体膜に達する第１および第２のコンタクトホールと、
前記絶縁膜上に配設され、それぞれ前記第１および第２のコンタクトホールを介して前記半導体膜に接続される上層ソース電極および上層ドレイン電極と、
前記半導体膜の下方または上方に配設されたゲート電極と、を有する薄膜トランジスタと、
前記ソース電極から延在するソース配線と、
前記上層ソース電極から延在する上層ソース配線と、
前記絶縁膜を貫通して、それぞれ前記ソース配線および前記ドレイン電極に達する第３および第４のコンタクトホールと、
前記ドレイン電極に電気的に接続された画素電極と、を備え、
前記上層ソース配線および前記上層ドレイン電極は、
それぞれ前記第３および第４のコンタクトホールを介して前記ソース配線および前記ドレイン電極に接続される、薄膜トランジスタ基板。
【請求項２】
前記ゲート電極は、前記基板上に配設され、
前記薄膜トランジスタは、
前記ゲート電極を覆うように前記基板上全面に配設されたゲート絶縁膜を有し、
前記ソース電極および前記ドレイン電極は、前記ゲート絶縁膜上に配設され、
前記半導体膜は、
前記ソース電極と前記ドレイン電極との間において前記ゲート絶縁膜に接し、
前記画素電極は、
前記ドレイン電極から延在するように前記ゲート絶縁膜上に配設される、請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記ソース電極および前記ドレイン電極は、前記基板上に配設され、
前記半導体膜は、
前記ソース電極と前記ドレイン電極との間において前記基板に接し、
前記画素電極は、
前記ドレイン電極から延在するように前記基板上に配設され、
前記ゲート電極は、前記半導体膜の上方に配設され、
前記絶縁膜は、前記半導体膜と前記ゲート電極との間ではゲート絶縁膜として機能する、請求項１記載の薄膜トランジスタ基板。
【請求項４】
前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極は、導電性酸化物で構成され、
前記半導体膜は、酸化物で構成される、請求項２または請求項３記載の薄膜トランジスタ基板。
【請求項５】
前記導電性酸化物は透光性を有し、
前記絶縁膜は前記画素電極上を覆い、
前記絶縁膜を介して前記画素電極上の少なくとも一部を覆うように、前記上層ドレイン電極から延在する上層画素電極をさらに備え、
前記上層画素電極は、表面に光反射面を有する、請求項２または請求項３記載の薄膜トランジスタ基板。
【請求項６】
前記ゲート電極は、前記基板上に配設され、
前記薄膜トランジスタは、
前記ゲート電極を覆うように前記基板上全面に配設されたゲート絶縁膜を有し、
前記ソース電極および前記ドレイン電極は、前記ゲート絶縁膜上に配設され、
前記半導体膜は、
前記ソース電極と前記ドレイン電極との間において前記ゲート絶縁膜に接し、
前記画素電極は、
前記上層ドレイン電極から延在するように前記絶縁膜上に配設される、請求項１記載の薄膜トランジスタ基板。
【請求項７】
前記ソース電極および前記ドレイン電極は、前記基板上に配設され、
前記半導体膜は、
前記ソース電極と前記ドレイン電極との間において前記基板に接し、
前記画素電極は、
前記上層ドレイン電極から延在するように前記絶縁膜上に配設され、
前記ゲート電極は、前記半導体膜の上方に配設され、
前記絶縁膜は、前記半導体膜と前記ゲート電極との間ではゲート絶縁膜として機能する、請求項１記載の薄膜トランジスタ基板。
【請求項８】
前記上層ソース電極、前記上層ドレイン電極、前記上層ソース配線および前記画素電極は、導電性酸化物で構成され、
前記半導体膜は、酸化物で構成される、請求項６または請求項７記載の薄膜トランジスタ基板。
【請求項９】
前記導電性酸化物は透光性を有し、
前記絶縁膜は前記ゲート絶縁膜上を覆い、
前記絶縁膜を介して前記画素電極下の少なくとも一部を覆うように、前記ドレイン電極から延在する下層画素電極をさらに備え、
前記下層画素電極は、表面に光反射面を有する、請求項６または請求項７記載の薄膜トランジスタ基板。
【請求項１０】
前記半導体膜は、酸化インジウム、酸化ガリウム、酸化亜鉛を少なくとも含む酸化物で構成される、請求項４または請求項８記載の薄膜トランジスタ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置を構成する薄膜トランジスタ基板に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor：以下「ＴＦＴ」と呼称）をスイッチング素子として用いたＴＦＴアクティブマトリックス基板（以下「ＴＦＴ基板」と呼称）は、例えば液晶を利用した表示装置（以下「液晶表示装置」と呼称）等の電気光学装置に利用される。
【０００３】
ＴＦＴ等の半導体装置は、低消費電力および薄型であるという特徴がある。従って、このような半導体装置の特徴を活かして、ＣＲＴ（Cathode Ray Tube）に変わるフラットパネルディスプレイへの応用が盛んになされている。
【０００４】
従来、液晶表示装置用のＴＦＴ基板のスイッチング素子においては、一般的にアモルファスシリコン（Ｓｉ）が半導体の活性層として用いられている。さらに、近年では、酸化物半導体を活性層（チャネル層）に用いたＴＦＴの開発が盛んになされている。酸化物半導体は、従来のアモルファスシリコンよりも高い移動度を有している。酸化物半導体としては、酸化亜鉛（ＺｎＯ）系材料や、酸化亜鉛に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加した非晶質のＩＧＺＯ系材料が主に用いられている。この技術は、特許文献１、２および非特許文献１等に開示されている。
【０００５】
上記のような酸化物半導体材料は、透明導電体として公知の非晶質ＩＴＯ（酸化インジウムＩｎ２Ｏ３＋酸化すずＳｎＯ２）や非晶質ＩＺＯ（酸化インジウムＩｎ２Ｏ３＋酸化亜鉛ＺｎＯ）のような酸化物導電体と同様に、シュウ酸やカルボン酸のような弱酸系溶液でエッチングすることが可能であり、パターン加工が容易であるという利点がある。
【０００６】
しかし、一方で、ＴＦＴのソース電極やドレイン電極に用いられる一般的な金属膜（Ｃｒ、Ｔｉ、Ｍｏ、Ｔａ、Ａｌ、Ｃｕおよびこれらの合金）をエッチング加工する際に通常用いられる酸系溶液にも容易に溶けてしまう。
【０００７】
従って、例えば特許文献１の図１１に開示されているように、酸化物半導体の上層にソース電極やドレイン電極を有したＴＦＴを製造する場合は、ソース電極やドレイン電極の金属膜だけをエッチングし、酸化物半導体をエッチングせずに残すような選択エッチングが困難である。
【０００８】
このような問題を解決するためには、例えば、特許文献３の図１や特許文献４の図１Ａに開示されるようなソース電極およびドレイン電極の上層に活性層を有したＴＦＴ構造を採用することが考えられる。このＴＦＴ構造では、金属膜を加工してゲート電極、ソース電極およびドレイン電極を形成した後に、半導体の活性層を形成することができ、金属膜をエッチング加工する際の酸系溶液で活性層が影響を受ける溶けることはなく、また、活性層を構成する酸化物半導体膜をエッチング加工する際のシュウ酸やカルボン酸のような弱酸系溶液は、一般的な金属膜をエッチングすることはない。従って、酸化物半導体と金属膜との選択エッチングによる加工が可能となり、移動度の高い高性能なＴＦＴ基板を製造することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−７７８２２号公報
【特許文献２】特開２００７−２８１４０９号公報
【特許文献３】特開２００３−９２４１０号公報
【特許文献４】特開２００６−５３２９号公報
【非特許文献】
【００１０】
【非特許文献１】Ｋｅｎｊｉ  Ｎｏｍｕｒａ等著、「Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors」、Ｎａｔｕｒｅ  ２００４年，第４３２巻，第４８８頁〜第４９２頁
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＺｎＯやＩＧＺＯのような酸化物半導体の膜を、公知のスパッタリング法や真空蒸着法を用いてＴＦＴのソース電極やドレイン電極に用いられる金属膜（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ、Ａｌおよびこれらの合金）の上に直接形成すると、界面反応により両者の界面に金属膜の酸化物層が生成され電気抵抗（界面抵抗）が上昇する。
【００１２】
発明者達による実験の結果では、例えばＡｌの場合、下層のＡｌ電極の上にＩＧＺＯ（原子数比Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４）酸化物半導体膜を形成した場合、５０μｍ×５０μｍの面積当たりの界面抵抗値は２００ｋΩであるのに対して、ＡｌとＩＧＺＯの上下を逆転させた場合の界面抵抗値は１００ＭΩ以上であった。
【００１３】
他の金属（Ｃｒ、Ｔｉ、Ｃｕ、Ｍｏ、Ｔａ）についても、Ａｌと同様にＩＧＺＯ膜との上下を逆転させたときの界面抵抗値は少なくとも１桁以上増大した。このような振る舞いは、これらの金属膜を主成分（含有原子数の比率が最も多い成分）とする合金膜の場合でも同じである。また一方で、酸化物半導体膜では金属膜との還元反応が起こり、界面近傍のチャネル表面には酸素が欠乏した酸化物半導体層が生成される。このような酸素が欠乏した酸化物半導体層ではキャリア密度が増加して低抵抗化するため、ＴＦＴのオフ電流が増大する。
【００１４】
このように、金属膜で構成されるソース電極およびドレイン電極の上層に酸化物半導体膜を形成するＴＦＴ構造の場合は、両者の界面反応層が増大し、その結果、ＴＦＴのオンオフ特性の低下や移動度の低下を招いてＴＦＴ特性を劣化させるという課題がある。
【００１５】
本発明は、上記のような問題を解決するためになされたものであり、酸化物半導体を活性層とする高性能な薄膜トランジスタを備えた薄膜トランジスタ基板を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明に係る薄膜トランジスタ基板は、画素が複数マトリックス状に配列された薄膜トランジスタ基板であって、前記画素のそれぞれは、同一平面上で互いに離間して配設された、ソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極の間に跨るように配設された半導体膜と、少なくとも前記ソース電極、前記ドレイン電極および前記半導体膜を覆うように配設された絶縁膜と、前記絶縁膜を貫通して、それぞれ前記ソース電極および前記ドレイン電極の上部の前記半導体膜に達する第１および第２のコンタクトホールと、前記絶縁膜上に配設され、それぞれ前記第１および第２のコンタクトホールを介して前記半導体膜に接続される上層ソース電極および上層ドレイン電極と、前記半導体膜の下方または上方に配設されたゲート電極と、を有する薄膜トランジスタと、前記ソース電極から延在するソース配線と、前記上層ソース電極から延在する上層ソース配線と、前記絶縁膜を貫通して、それぞれ前記ソース配線および前記ドレイン電極に達する第３および第４のコンタクトホールと、前記ドレイン電極に電気的に接続された画素電極と、を備え、前記上層ソース配線および前記上層ドレイン電極は、それぞれ前記第３および第４のコンタクトホールを介して前記ソース配線および前記ドレイン電極に接続される。
【発明の効果】
【００１７】
本発明に係る薄膜トランジスタ基板によれば、ソース電極と上層ソース電極およびドレイン電極と上層ドレイン電極とで半導体膜の上下面において電気的に接続される構成となっているので、半導体膜との接触面積が増え、界面抵抗をさらに低くすることが可能となる。
【００１８】
また、ソース電極および上層ソース電極と半導体膜との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であり、また、ドレイン電極および上層ドレイン電極と半導体膜との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であるので、界面抵抗を低く維持することができると共に、薄膜トランジスタの特性不良による欠陥の発生を防止することができる。
【００１９】
また、ソース配線と上層ソース配線との２層構造を採るので、一方の配線にパターン不良が発生して断線状態になった場合でも、他方の配線で補うことができ、断線による欠陥の発生を効率的に防止することができる。
【００２０】
そして、移動度の高い酸化物系半導体膜を用いたＴＦＴ基板を実現することで、動作速度の速いＴＦＴ基板、およびそれを用いた表示装置を高い歩留まりで製造することができるので、高性能のＴＦＴ基板、および液晶表示装置を生産性良く製造することができる。
【図面の簡単な説明】
【００２１】
【図１】ＴＦＴ基板の全体構成を模式的に説明する平面図である。
【図２】本発明に係る実施の形態１のＴＦＴ基板の画素の平面構成を示す図である。
【図３】本発明に係る実施の形態１のＴＦＴ基板の画素の断面構成を示す図である。
【図４】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図５】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図６】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図７】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図８】本発明に係る実施の形態１のＴＦＴ基板の製造工程を示す断面図である。
【図９】本発明に係る実施の形態１のＴＦＴ基板の変形例の平面構成を示す図である。
【図１０】本発明に係る実施の形態１のＴＦＴ基板の変形例の断面構成を示す図である。
【図１１】本発明に係る実施の形態２のＴＦＴ基板の画素の平面構成を示す図である。
【図１２】本発明に係る実施の形態２のＴＦＴ基板の画素の断面構成を示す図である。
【図１３】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１４】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１５】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１６】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１７】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１８】本発明に係る実施の形態２のＴＦＴ基板の製造工程を示す断面図である。
【図１９】本発明に係る実施の形態２のＴＦＴ基板の変形例の平面構成を示す図である。
【図２０】本発明に係る実施の形態２のＴＦＴ基板の変形例の断面構成を示す図である。
【図２１】本発明に係る実施の形態３のＴＦＴ基板の画素の断面構成を示す図である。
【図２２】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図２３】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図２４】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図２５】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図２６】本発明に係る実施の形態３のＴＦＴ基板の製造工程を示す断面図である。
【図２７】本発明に係る実施の形態３のＴＦＴ基板の変形例の断面構成を示す図である。
【図２８】本発明に係る実施の形態４のＴＦＴ基板の画素の断面構成を示す図である。
【図２９】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図３０】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図３１】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図３２】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図３３】本発明に係る実施の形態４のＴＦＴ基板の製造工程を示す断面図である。
【図３４】本発明に係る実施の形態４のＴＦＴ基板の変形例の断面構成を示す図である。
【図３５】本発明に係る実施の形態４のＴＦＴ基板の変形例の断面構成を示す図である。
【発明を実施するための形態】
【００２２】
＜実施の形態１＞
本実施の形態に係るＴＦＴ基板は、スイッチング素子として薄膜トランジスタ（Thin Film Transistor）が用いられたアクティブマトリックス基板であるものとして説明する。
【００２３】
なお、ＴＦＴ基板は、液晶表示装置（ＬＣＤ）等の平面型表示装置（フラットパネルディスプレイ）に用いられる。
【００２４】
＜ＴＦＴ基板の全体構成＞
まず、図１を用いてＴＦＴ基板の全体構成について説明する。図１は、ＴＦＴ基板の全体構成を模式的に説明する平面図であり、ここでは、ＬＣＤ用のＴＦＴ基板を例に採っている。
【００２５】
図１に示すＴＦＴ基板２００は、ＴＦＴ２０１がマトリックス状に配列されたＴＦＴアレイ基板であり、表示領域２０２と、表示領域２０２を囲むように設けられた額縁領域２０３とに大きく分けられる。
【００２６】
表示領域２０２には、複数のゲート配線（走査信号線）３、複数の補助容量電極５および複数のソース配線（表示信号線）９が配設され、複数のゲート配線３は互いに平行に配設され、複数のソース配線９は、複数のゲート配線３と直交して交差するように互いに平行に配設されている。図１では、ゲート配線３が横方向（Ｘ方向）に延在するように配設され、ソース配線９が縦方向（Ｙ方向）に延在するように配設されている。
【００２７】
そして、隣接するゲート配線３および隣接するソース配線９に囲まれた領域が画素２０４となるので、ＴＦＴ基板２００では、画素２０４がマトリックス状に配列された構成となる。
【００２８】
図１においては、一部の画素２０４については、その構成を拡大して示しており、画素２０４内には、少なくとも１つのＴＦＴ２０１が配設されている。ＴＦＴ２０１はソース配線９とゲート配線３の交差点近傍に配置され、ＴＦＴ２０１のゲート電極がゲート配線３に接続され、ＴＦＴ２０１のソース電極がソース配線９に接続され、ＴＦＴ２０１のドレインは画素電極１１に接続されている。また、画素電極１１には補助容量２０９が接続され、複数のゲート配線３のそれぞれと平行に設けられた補助容量配線２１０に、補助容量電極５が接続されている。
【００２９】
ゲート配線３と補助容量配線２１０とは交互に配設され、補助容量配線２１０とソース配線９とは、互いに直交して交差するように配設されている。
【００３０】
ＴＦＴ基板２００の額縁領域２０３には、走査信号駆動回路２０５と表示信号駆動回路２０６とが設けられている。ゲート配線３は、表示領域２０２から走査信号駆動回路２０５が設けられた側の額縁領域２０３まで延在しており、ゲート配線３は、ＴＦＴ基板２００の端部で、走査信号駆動回路２０５に接続されている。
【００３１】
ソース配線９も同様に表示領域２０２から表示信号駆動回路２０６が設けられた側の額縁領域２０３まで延在しており、ソース配線９は、ＴＦＴ基板２００の端部で、表示信号駆動回路２０６に接続されている。
【００３２】
また、走査信号駆動回路２０５の近傍には、外部との接続基板２０７が配設され、表示信号駆動回路２０６の近傍には、外部との接続基板２０８が配設されている。なお、接続基板２０７および２０８は、例えば、ＦＰＣ（Flexible Printed Circuit）などの配線基板である。
【００３３】
接続基板２０７および２０８のそれぞれを介して、走査信号駆動回路２０５および表示信号駆動回路２０６に外部からの各種信号が供給される。走査信号駆動回路２０５は、外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線３に供給する。このゲート信号によって、ゲート配線３が順次選択される。表示信号駆動回路２０６は、外部からの制御信号や、表示データに基づいて表示信号をソース配線９に供給する。これにより、表示データに応じた表示電圧を各画素２０４に供給することができる。
【００３４】
なお、走査信号駆動回路２０５と表示信号駆動回路２０６は、ＴＦＴ基板２００上に配置される構成に限られるものではなく、例えば、ＴＣＰ（Tape Carrier Package）で駆動回路を構成し、ＴＦＴ基板２００とは別の部分に配置しても良い。
【００３５】
また、補助容量電極５は、後に平面図を用いて説明するように画素電極１１と平面視的に重複（重畳）するように構成され、画素電極１１を一方の電極とし、補助容量電極５を他方の電極として補助容量２０９を形成する。各画素２０４内の補助容量電極５は、補助容量配線２１０に接続されて結束し、例えば走査信号駆動回路２０５または表示信号駆動回路２０６などから共通電位が供給される。
【００３６】
ＴＦＴ２０１は、画素電極１１に表示電圧を供給するためのスイッチング素子として機能し、ゲート電極から入力されるゲート信号によってＴＦＴ２０１のＯＮとＯＦＦが制御される。そして、ゲート電極に所定の電圧が印加され、ＴＦＴ２０１がＯＮすると、ソース配線９から電流が流れるようになる。これにより、ソース配線９から、ＴＦＴ２０１のドレイン電極に接続された画素電極１１に表示電圧が印加され、画素電極１１と対向電極（図示せず）との間に、表示電圧に応じた電界が生じる。画素電極１１と対向電極との間には液晶によって補助容量２０９と並列に液晶容量（図示せず）が形成される。なお、ＩＰＳ（In Plane Switching）方式の液晶表示装置の場合、対向電極は、ＴＦＴ基板２００側に配置される。
【００３７】
これらの液晶容量と補助容量２０９によって画素電極１１に印加された表示電圧が一定期間保持される。なお、ＴＦＴ基板２００の表面には、配向膜（図示せず）が形成されていても良い。
【００３８】
また、ＴＦＴ基板２００には図示されない対向基板が配置される。対向基板は、例えばカラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリックス（ＢＭ）、対向電極および配向膜等が形成されている。
【００３９】
ＴＦＴ基板２００と対向基板とは、一定の間隙（セルギャップ）を介して貼り合わされる。そして、この間隙に液晶が注入され封止される。すなわち、ＴＦＴ基板２００と対向基板との間に液晶層が挟持される。さらに、ＴＦＴ基板２００および対向基板の外側の面には、偏光板、位相差板等が設けられる。また、以上のように構成された液晶表示パネルの視認側とは反対側には、バックライトユニット等が配設される。ＴＦＴ基板２００が視認側とは反対側、対向基板が視認側に配置されるため、バックライトユニットは、ＴＦＴ基板２００の外側に配置される。
【００４０】
＜液晶表示装置の動作＞
画素電極１１と対向電極との間の電界によって、液晶が駆動される。すなわち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。
【００４１】
具体的には、バックライトユニットからの光は、ＴＦＴ基板２００側の偏光板によって直線偏光になる。そして、この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００４２】
従って、偏光状態によって、対向基板側の偏光板を通過する光量が変化する。すなわち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。すなわち、画素ごとに表示電圧を変えることによって、液晶表示装置に所望の画像を表示することができる。
【００４３】
＜ＴＦＴ基板の画素の構成＞
次に、図２および図３を参照して、実施の形態１のＴＦＴ基板の構成について説明する。なお、本発明はＴＦＴ基板に関するものであるが、特に画素の構成に特徴を有するので、以下においては画素の構成について説明する。図２は、実施の形態１に係る画素２０４の平面構成を示す平面図であり、図３は、図２におけるＸ−Ｘ線での断面構成(画素部およびＴＦＴ部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を、それぞれ（ｃ）部、（ａ）部および（ｂ）部として示す断面図である。なお、以下においてはＴＦＴ基板２００は透過型の液晶表示装置に用いるものとして説明する。
【００４４】
図３に示すようにＴＦＴ基板は、例えば、ガラス等の透明性絶縁基板である基板１上に形成され、基板１上には同じ導電膜が選択的に配設され配線や電極を構成している。すなわち、図３の（ａ）部に示すゲート端子部ではゲート端子４が配設され、図３の（ｃ）部に示す配線交差部ではゲート配線３が配設され、ＴＦＴ部ではゲート電極２が配設され、補助容量部では補助容量電極５が配設され、これらを覆うように絶縁膜６が配設されている。なお、絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
【００４５】
そして、ゲート絶縁膜６上には同じ導電膜が選択的に配設され配線や電極を構成している。すなわち、図３の（ｃ）部に示すＴＦＴ部では、ゲート絶縁膜６の上に導電膜で構成されるソース電極７およびドレイン電極８が間隔を開けて配設され、ソース電極７およびドレイン電極８に跨るように半導体膜１２が配設され、ソース電極７とドレイン電極８との間のゲート絶縁膜６上に設けられた半導体膜１２の表面内にチャネル部１３が形成される構成となっている。
【００４６】
なお、半導体膜１２は、例えば、酸化物半導体膜で構成される。酸化物半導体膜をチャネル層に用いることで、アモルファスシリコンよりも高い移動度を実現することができる。具体的には、酸化物半導体膜として、酸化亜鉛（ＺｎＯ）系や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩＧＺＯ系を用いることができる。
【００４７】
また、ドレイン電極８は、画素電極部においては画素電極１１として補助容量部の補助容量電極５の上方にまで延在している。
【００４８】
図３の（ｂ）部に示すソース端子部では、ゲート絶縁膜６の上に導電膜で構成されるソース端子１０が配設されている。
【００４９】
そして、基板１全体を覆うように保護絶縁膜１４が形成され、半導体膜１２、ソース電極７、ドレイン電極８、画素電極１１およびソース端子１０上を覆っている。
【００５０】
また、保護絶縁膜１４には複数のコンタクトホールが形成される。すなわち、図３の（ｃ）部に示されるように、保護絶縁膜１４を貫通して半導体膜１２に達するようにコンタクトホール１５および１７が形成される。これらは、それぞれソース電極７の上部の半導体膜１２およびドレイン電極８の上部の半導体膜１２に達するので、ソース電極部コンタクトホール１５およびドレイン電極部コンタクトホール１７と呼称される。
【００５１】
また、保護絶縁膜１４を貫通してソース配線９に達するようにコンタクトホール１６が形成されるが、これは、ソース配線部コンタクトホール１６と呼称され、保護絶縁膜１４を貫通してドレイン電極８に達するようにコンタクトホール１８が形成されるが、これは、画素ドレインコンタクトホール１８と呼称される。
【００５２】
そして、ソース電極部コンタクトホール１５を介して下層の半導体膜１２の表面と接触し電気的に接続される上層ソース電極２１が配設され、ソース配線部コンタクトホール１６を介して下層のソース配線９の表面と接触し電気的に接続される上層ソース配線２２が配設されている。
【００５３】
上層ソース電極２１と上層ソース配線２２とは一体的に形成されており、ソース電極７はソース配線９を介して上層ソース電極２１と電気的に接続された構成となっている。
【００５４】
また、ドレイン電極部コンタクトホール１７を介して下層の半導体膜１２の表面と接触し電気的に接続される上層ドレイン電極２３が配設されている。上層ドレイン電極２３は、画素ドレインコンタクトホール１８を介して、下層のドレイン電極８の表面と接触し電気的に接続されるので、上層ドレイン電極２３は、ドレイン電極８、半導体膜１２および画素電極１１を電気的に接続する構成となっている。
【００５５】
また、図３の（ａ）部に示されるように、保護絶縁膜１４およびゲート絶縁膜６を貫通してゲート端子４に達するようにコンタクトホール１９が形成されるが、これは、ゲート端子部コンタクトホール１９と呼称される。ゲート端子部コンタクトホール１９を介して下層のゲート端子４の表面と接触し電気的に接続されるゲート端子パッド２４が配設されている。
【００５６】
また、図３の（ｂ）部に示されるように、保護絶縁膜１４を貫通してソース端子１０に達するようにコンタクトホール２０が形成されるが、これは、ソース端子部コンタクトホール２０と呼称される。そして、ソース端子部コンタクトホール２０を介して下層のソース端子１０の表面と接触し電気的に接続されるソース端子パッド２５が配設されている。
【００５７】
次に、画素２０４の平面構成について説明する。図２に示すように、複数のゲート配線３は、複数のソース配線９と直交するように横方向（Ｘ方向）に延在するように互いに平行して設けられている。そして、ゲート配線３は、ＴＦＴ２０１のゲート電極２と一体となるように形成されている。すなわち、ＴＦＴ２０１部分のゲート配線３がゲート電極２となる。ゲート電極２は、ゲート配線３よりも幅広となるように構成されている。
【００５８】
ゲート電極２の上にはゲート絶縁膜４（図３）を介してソース電極７およびドレイン電極８が設けられている。ソース電極７とドレイン電極８はＴＦＴ２０１のゲート電極２の上方において互いに離間して対向配置され、ソース電極７とドレイン電極８との間の半導体膜１２がＴＦＴ２０１のチャネル部１３を形成する。
【００５９】
ゲート配線３の一方の端部はゲート端子４に接続されている。なお、ゲート端子４の上方にはゲート端子パッド２４が配設され、ゲート端子部コンタクトホール１９を介してゲート配線３と電気的に接続される構成となっている。
【００６０】
なお、ゲート端子４には走査信号駆動回路２０５（図１）が接続され、走査信号がゲート配線３に供給される構成となっている。
【００６１】
ソース配線９は縦方向（Ｙ方向）に延在するように設けられており、ソース電極７がソース配線９の途中からＸ方向に分岐してゲート電極２の上方に重畳するように延在している。なお、ソース配線９の上方には上層ソース配線２２が重畳するように配設され、ソース電極７の上方には上層ソース電極２１が重畳するように配設されている。
【００６２】
ソース配線９の一方の端部はソース端子１０に接続されている。なお、ソース端子１０の上方にはソース端子パッド２５が配設され、ソース端子部コンタクトホール２０を介してソース配線２２と電気的に接続される構成となっている。
【００６３】
なお、ソース端子パッド２５には表示信号駆動回路２０６（図１）が接続され、画像表示信号がソース配線９に供給される構成となっている。
【００６４】
また、画素電極１１は、ドレイン電極８から延在するように形成され、画素電極１１の一部はゲート絶縁膜６を介して補助容量電極５と一部が重畳しており、この領域で画素電極の補助容量２０９が形成される。なお、ＴＦＴ基板２００は透過型の液晶表示装置に用いるので、画素電極１１は、透光性導電膜で形成される。
【００６５】
補助容量電極５は、画素領域の端縁部に該当する部分に、平面視形状がコの字状（square U-shape）となるように配置されている。なお、補助容量電極５はコの字状に限らず、所望の補助容量が得られるのであれば、直線状であってもＬ字状であっても良い。
【００６６】
＜製造方法＞
次に、実施の形態１のＴＦＴ基板の製造方法について、図４〜図８を用いて説明する。なお、最終工程を示す断面図は図３に相当し、図３における（ａ）〜（ｃ）の各部は、以下の説明における製造工程を説明する各断面図において同じ部分を指すものとする。
【００６７】
まず、基板１を洗浄液または純水を用いて洗浄する。なお、ここでは厚さ０．５ｍｍのガラス基板を基板１として用いるものとする。そして、洗浄された基板１の一方の主面全面に第１の導電膜（図示せず）を成膜する。
【００６８】
ここで、第１の導電膜としては、例えばクロム（Ｃｒ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）やこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としても良い。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗膜を得ることができる。
【００６９】
なお、本実施の形態１においては第１の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第１回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図４に示すように、基板１上に、ゲート端子４、ゲート配線３、ゲート電極２および補助容量電極５を形成する。
【００７０】
このエッチング工程では、公知のリン酸、硝酸および酢酸を含む溶液によるウエットエッチングを用いることができる。
【００７１】
次に、図５に示す工程において、基板１の一方の主面全面にゲート絶縁膜６を成膜してゲート端子４、ゲート配線３、ゲート電極２および補助容量電極５を覆った後に、ゲート絶縁膜６の上に第２の導電膜（図示せず）を成膜する。
【００７２】
ゲート絶縁膜６は、化学的気相成長（ＣＶＤ）法を用いて、酸化シリコン膜（ＳｉＯ）を形成することで得られる。ここでは、厚さ３００ｎｍの酸化シリコン膜を、約３００℃の基板加熱条件下で成膜する。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いために、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造としても良い。
【００７３】
また、第２の導電膜としては、透光性導電膜を成膜する。透光性導電膜として、本実施形態１では、導電性酸化物であるＩＴＯ膜（酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２との混合比は、例えば９０：１０重量％）を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここでは公知のスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
【００７４】
その後、ＩＴＯ膜上にレジスト材を塗布し、写真製版工程（第２回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、ＩＴＯ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図５に示すように、ゲート絶縁膜６上にソース端子１０、ソース配線９、ソース電極７、ドレイン電極８および画素電極１１を形成する。
【００７５】
このエッチング工程では、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。
【００７６】
第２の導電膜を透光性導電膜とするのは、バックライト光を透過して表示を行う液晶表示装置の場合は、透光性の画素電極を形成する必要があるためである。
【００７７】
その後、さらに基板１を２００℃の温度で熱処理する。熱処理によって非晶質状態のＩＴＯ膜は結晶化して多結晶ＩＴＯ膜に変化する。多結晶状態のＩＴＯ膜は化学的安定性に優れるため、王水（塩酸＋硝酸）系以外の一般的なエッチング薬液（シュウ酸を含む）に溶けることがないため、上層に形成する金属膜とのエッチング選択性を確保することができる。非晶質ＩＴＯ膜を結晶化させるときの熱処理温度は、少なくとも結晶化が始まる温度（結晶化温度）よりも高くする必要がある。一般的な組成の非晶質ＩＴＯ膜の結晶化温度は約１５０℃であるため、１５０℃以上とすることが望ましい。
【００７８】
次に、図６に示す工程においてソース電極７およびドレイン電極８に跨るように半導体膜１２を形成する。
【００７９】
半導体膜１２の形成に際しては、まず、基板１の一方の主面全面にＩｎとＧａとＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）を形成する。この酸化物半導体膜は、ＩＧＺＯターゲットを用いたスパッタリング法で成膜され、ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いて、Ａｒガスを用いたスパッタリング法で成膜する。この場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。
【００８０】
なお、本実施形態１では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行うものとし、ＩＧＺＯ膜を５０ｎｍの厚さで成膜する。ＩＧＺＯ膜は非晶質構造で成膜される。非晶質構造のＩＧＺＯ膜は一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
【００８１】
その後、ＩＧＺＯ膜上にレジスト材を塗布し、写真製版工程（第３回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、ＩＧＺＯ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図６に示すようにソース電極７およびドレイン電極８に跨る半導体膜１２を得る。
【００８２】
ＩＧＺＯ膜のエッチング工程では、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。
【００８３】
このとき、前工程で形成されたソース電極７、ドレイン電極８、ソース配線９、ソース端子１０および画素電極１１は、ＩＴＯ膜が多結晶化されているため、シュウ酸系溶液ではエッチングされないのでパターンが消失することはない。
【００８４】
また同じ酸化物のＩＧＺＯ系半導体膜とＩＴＯ系導電膜とを接触させて電気的に接続させる構成となるので、両者の界面反応（酸化還元反応）を防止できる。このため、ＴＦＴ２０１のソース電極７およびドレイン電極８と、半導体膜１２との界面部における接触抵抗（界面抵抗）を低く抑えることが可能となり、オン電流や移動度を増大させてＴＦＴ特性を向上する効果が得られる。
【００８５】
次に、図７に示す工程において、基板１の一方の主面全面に保護絶縁膜１４を成膜した後、保護絶縁膜１４およびゲート絶縁膜６を貫通するコンタクトホールを形成する。
【００８６】
保護絶縁膜１４は、ＣＶＤ法を用いて、約２５０℃の基板加熱条件下で厚さ３００ｎｍの酸化シリコン（ＳｉＯ）膜を形成することで得られる。
【００８７】
その後、酸化シリコン膜上にレジスト材を塗布し、写真製版工程（第４回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、酸化シリコン膜をエッチングする。
【００８８】
このエッチング工程では、公知のフッ素系ガスを用いたドライエッチング法を用いることができる。これにより、保護絶縁膜１４を貫通するソース電極部コンタクトホール１５、ソース配線部コンタクトホール１６、ドレイン電極部コンタクトホール１７、画素ドレインコンタクトホール１８およびソース端子部コンタクトホール２０が形成され、保護絶縁膜１４およびゲート絶縁膜６を貫通するゲート端子部コンタクトホール１９を同時に形成することができる。
【００８９】
なお、ソース電極部コンタクトホール１５およびドレイン電極部コンタクトホール１７は、それぞれソース電極７およびドレイン電極８の上部の半導体膜１２の表面に達し、ソース配線部コンタクトホール１６はソース配線９の表面に達し、画素ドレインコンタクトホール１８はドレイン電極８の表面に達し、ゲート端子部コンタクトホール１９およびソース端子部コンタクトホール２０は、それぞれゲート端子４およびソース端子１０の表面に達するように設けられる。
【００９０】
次に、図８に示す工程において、上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３、ゲート端子パッド２４およびソース端子パッド２５を形成する。
【００９１】
これらの形成に際しては、まず、基板１の一方の主面全面に第３の導電膜（図示せず）を形成する。
【００９２】
第３の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としても良い。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗膜を得ることができる。
【００９３】
なお、本実施の形態１においては第３の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第５回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図８に示すように、上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３、ゲート端子パッド２４およびソース端子パッド２５を形成する。
【００９４】
このエッチング工程では、公知のリン酸、硝酸および酢酸を含む溶液によるウエットエッチングを用いることができる。
【００９５】
上層ソース配線２２は、ソース配線部コンタクトホール１６を介して、下層のソース配線９の表面と接触し電気的に接続される。
【００９６】
また、上層ソース配線２２と上層ソース電極２１とは一体で形成され、上層ソース電極２１は、ソース電極部コンタクトホール１５を介して、下層のソース電極７上の半導体膜１２の表面と接触し電気的に接続される。従って、上層ソース電極２１と上層ソース配線２２は、ソース電極部コンタクトホール１５およびソース配線部コンタクトホール１６と、ソース配線９とを介して、半導体膜１２とソース電極７とを電気的に接続する構成となっている。
【００９７】
また、上層ドレイン電極２３は、ドレイン電極部コンタクトホール１７を介して、下層のドレイン電極８上の半導体膜１２の表面と接触し電気的に接続されている。さらに画素ドレインコンタクトホール１８を介して、下層のドレイン電極８の表面と接触し電気的に接続される。従って、上層ドレイン電極２３は、ドレイン電極部コンタクトホール１７および画素ドレインコンタクトホール１８を介して、半導体膜１２、ドレイン電極８および画素電極１１を電気的に接続する構成となっている。
【００９８】
ゲート端子部コンタクトホール１９およびソース端子部コンタクトホール２０は、それぞれゲート端子４およびソース端子１０の表面を露出させるために形成され、それぞれゲート端子パッド２４およびソース端子パッド２５が形成される構成となっている。
【００９９】
下層の半導体膜１２は保護絶縁膜１４で覆われているので、金属膜のエッチングにおいてパターンが消失することはなく選択エッチングが可能である。これにより、図８に示す構成となり、ＴＦＴ基板が完成する。
【０１００】
そして、完成したＴＦＴ基板の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミド等で構成されている。また、カラーフィルタや配向膜を備えた対向基板を準備し、ＴＦＴ基板と対向基板とを貼り合わせる。そして、上記のスペーサによって両基板間に形成される隙間に、液晶を注入保持する。その後、両基板の外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置（図示せず）を得ることができる。
【０１０１】
＜効果＞
以上説明したように、実施の形態１のＴＦＴ基板の製造方法においては、５回の写真製版工程で、半導体の活性層に酸化物半導体を用いた高性能な液晶表示装置用のＴＦＴ基板を製造することができる。
【０１０２】
また、実施の形態１においては、半導体膜１２を、ソース電極７およびドレイン電極８を形成した後に形成する構成としたので、半導体膜１２として薬液耐性の弱い酸化物半導体膜を用いる場合であっても、ソース電極７やドレイン電極８等のエッチングの影響を受けず、選択エッチングによる加工が可能となる。
【０１０３】
また、ソース電極７およびドレイン電極８を、結晶化させた透光性導電膜であるＩＴＯ膜で構成し、同じ酸化物系の半導体膜と接触させて電気的に接続させる構成となるので、両者の界面反応（酸化還元反応）を防止して界面抵抗を低くすることが可能となる。
【０１０４】
また、半導体膜１２を覆うように保護絶縁膜１４を形成し、保護絶縁膜１４に設けたコンタクトホールを介して、半導体膜１２と下層のソース電極７およびドレイン電極８と電気的に接続される上層ソース電極２１および上層ドレイン電極２３を設け、ＴＦＴ２０１のソース電極およびドレイン電極が半導体膜１２の上下面において電気的に接続される構成としたので、ソース電極およびドレイン電極と半導体膜１２との接触面積が増え、界面抵抗をさらに低くすることが可能となる。
【０１０５】
また、ソース電極７および上層ソース電極２１と半導体膜１２との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であり、また、ドレイン電極８および上層ドレイン電極２３と半導体膜１２との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であるので、界面抵抗を低く維持することができると共に、ＴＦＴの特性不良による欠陥の発生を防止することができる。
【０１０６】
さらに、ソース配線が、ソース配線９と、保護絶縁膜１４に周期的に設けた複数個のソース配線部コンタクトホール１６を介して、ソース配線９と電気的に接続された上層ソース配線２２との２層で構成されるため、一方のソース配線にパターン不良が発生して断線状態になった場合でも、他方のソース配線で補うことができ、断線による欠陥の発生を効率的に防止することができる。
【０１０７】
また、上層ソース配線２２を金属膜で形成することによって、配線を低抵抗化することができ、配線長が長くなる大型の表示パネルや、配線幅が狭くなる高精細パネルのように配線の低抵抗化が要求される表示装置に適した構成となる。
【０１０８】
また、上層ソース配線２２を金属膜で形成する場合でも、下層の半導体膜１２は保護絶縁膜１４で覆われる構成となっているので、金属膜のエッチングにより半導体膜１２が消失することが防止され、選択エッチングが可能となる。
【０１０９】
以上のように、実施の形態１に係るＴＦＴ基板においては、半導体の活性層に酸化物半導体を用いた場合でも、ソース電極、ドレイン電極との界面抵抗を低く抑えることができると共に、配線のパターン不良による欠陥の発生を効果的に防止することができる。
【０１１０】
そして、移動度の高い酸化物系半導体膜を用いたＴＦＴ基板を実現することで、動作速度の速いＴＦＴ基板、およびそれを用いた表示装置を高い歩留まりで製造することができるので、高性能のＴＦＴ基板、および液晶表示装置を生産性良く製造することができる。
【０１１１】
＜変形例＞
以上説明した実施の形態１においては、ＴＦＴ基板２００は透過型液晶表示装置に用いるものとして説明したが、以下、その変形例として、図９および図１０を用いて、光の透過と反射とによる画素表示部を備えた反射透過型（以下、半透過型と呼称）の液晶表示装置に用いる場合の構成について説明する。
【０１１２】
図９は、半透過型の液晶表示装置に用いるＴＦＴ基板における画素２０４Ａの平面構成を示す平面図であり、図１０は、図９におけるＸ−Ｘ線での断面構成(画素部およびＴＦＴ部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を、それぞれ（ａ）部、（ｂ）部、および（ｃ）部として示す断面図である。なお、図２および図３に示した画素２０４と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１３】
図９および図１０に示すように、画素２０４Ａは、透光性導電膜で構成される下層の画素電極１１の上方に、上層ドレイン電極２３から上層画素電極１１１が延在する構成となっている。この上層画素電極１１１の表面（対向基板と向かい合う側の表面）に光反射率の高いアルミニウム（Ａｌ）または銀（Ａｇ）、およびこれらを主成分とする合金膜で光反射面（図示せず）を形成することによって、光の透過と反射とによる画素表示部を備えた半透過型の液晶表示装置に適したＴＦＴ基板を製造することができる。
【０１１４】
なお、画素２０４Ａの透過表示領域と反射表示領域の比率は、上層ドレイン電極２３から延在する上層画素電極１１１の面積比率を変えることによって、任意に変化させることができる。図９では、上層画素電極１１１が、下層の画素電極１１の４割程度を覆う例を示しているが、上層画素電極１１１を、下層の画素電極１１を完全に覆うように形成すれば、全反射型の液晶表示装置を得ることができる。
【０１１５】
このように、下層の画素電極１１の上方に、上層ドレイン電極２３から上層画素電極１１１が延在する構成することで、新たな写真製版工程を加えることなく、半透過型の液晶表示装置に適したＴＦＴ基板を製造することができる。
【０１１６】
＜実施の形態２＞
本発明に係る実施の形態２について図１１〜図２０を用いて説明する。なお、実施の形態１において説明した画素２０４では、ゲート電極２は、基板１の最下層に形成された構造（ボトムゲート構造）を採っていたが、実施の形態２の画素２０４Ｂでは、ゲート電極２が最上層に形成される構造（トップゲート構造）を採る。
【０１１７】
＜ＴＦＴ基板の画素の構成＞
次に、図１１および図１２を参照して、ＴＦＴ基板の画素２０４Ａの構成について説明する。図１１は、画素２０４Ｂの平面構成を示す平面図であり、図１２は、図１１におけるＸ−Ｘ線での断面構成(画素部およびＴＦＴ部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を、それぞれ（ｃ）部、（ａ）部および（ｂ）部として示す断面図である。なお、図２および図３に示した画素２０４と同一の構成については同一の符号を付し、重複する説明は省略する。また、以下においてはＴＦＴ基板２００は透過型の液晶表示装置に用いるものとして説明する。
【０１１８】
図１２に示すようにＴＦＴ基板は、例えば、ガラス等の透明性絶縁基板である基板１上に形成され、基板１上には同じ導電膜が選択的に配設され配線や電極を構成している。すなわち、図１２の（ｂ）部に示すソース端子部ではソース端子１０が配設され、図１２の（ｃ）部に示す配線交差部ではソース配線９が配設され、ＴＦＴ部ではソース電極７およびドレイン電極８が間隔を開けて配設され、ソース電極７およびドレイン電極８に跨るように半導体膜１２が配設され、画素部では画素電極１１が配設され、基板１全体を覆うように絶縁膜１０６が配設されている。なお、絶縁膜１０６は、ＴＦＴ部ではゲート絶縁膜として機能するので第１ゲート絶縁膜１０６と呼称する場合もある。
【０１１９】
半導体膜１２は、その底面の一部が、それぞれソース電極７およびドレイン電極８の表面の一部と接触しており、ソース電極７およびドレイン電極８と電気的に接続され、ソース電極７とドレイン電極８との間に設けられた半導体膜１２の表面内にチャネル部１３が形成される構成となっている。
【０１２０】
なお、半導体膜１２は、例えば、酸化物半導体膜である。酸化物半導体膜をチャネル層に用いることで、アモルファスシリコンよりも高い移動度を実現することができる。具体的には、酸化物半導体膜として、酸化亜鉛（ＺｎＯ）系や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩＧＺＯ系を用いることができる。
【０１２１】
また、ドレイン電極８は、画素部においては画素電極１１として補助容量部の補助容量電極１０５の下方にまで延在している。
【０１２２】
第１ゲート絶縁膜１０６には複数のコンタクトホールが形成される。すなわち、図１２の（ｃ）部に示されるように、第１ゲート絶縁膜１０６を貫通して半導体膜１２に達するようにコンタクトホール１５および１７が形成される。これらは、それぞれソース電極７の上部の半導体膜１２およびドレイン電極８の上部の半導体膜１２に達するので、ソース電極部コンタクトホール１５およびドレイン電極部コンタクトホール１７と呼称される。
【０１２３】
また、第１ゲート絶縁膜１０６を貫通してソース配線９に達するようにコンタクトホール１６が形成されるが、これは、ソース配線部コンタクトホール１６と呼称され、第１ゲート絶縁膜１０６を貫通してドレイン電極８に達するようにコンタクトホール１８が形成されるが、これは、画素ドレインコンタクトホール１８と呼称される。
【０１２４】
そして、ソース電極部コンタクトホール１５を介して下層の半導体膜１２の表面と接触し電気的に接続される上層ソース電極２１が配設され、ソース配線部コンタクトホール１６を介して下層のソース配線９の表面と接触し電気的に接続される上層ソース配線２２が配設されている。
【０１２５】
上層ソース電極２１と上層ソース配線２２とは一体的に形成されており、ソース電極７はソース配線９を介して上層ソース電極２１と電気的に接続された構成となっている。
【０１２６】
また、ドレイン電極部コンタクトホール１７を介して下層の半導体膜１２の表面と接触し電気的に接続される上層ドレイン電極２３が配設されている。上層ドレイン電極２３は、画素ドレインコンタクトホール１８を介して、下層のドレイン電極８の表面と接触し電気的に接続されるので、上層ドレイン電極２３は、ドレイン電極８、半導体膜１２および画素電極１１を電気的に接続する構成となっている。
【０１２７】
また、図１２の（ｂ）部に示されるように、第１ゲート絶縁膜１０６を貫通してソース端子１０に達するようにコンタクトホール１２０が形成されるが、これは、第１ソース端子部コンタクトホール１２０と呼称される。第１ソース端子部コンタクトホール１２０を介して下層のソース端子１０の表面と接触し電気的に接続される上層ソース端子１２５が配設されている。
【０１２８】
また、上層ソース電極２１や上層ソース配線２２等を含め基板１全体を覆うように第２ゲート絶縁膜１１４が形成されている。第２のゲート絶縁膜１１４には、図１２の（ｂ）部に示すソース端子部において、上層ソース端子１２５の表面を露出させるためのコンタクトホール２２０が形成されるが、これは第２ソース端子部コンタクトホール２２０と呼称される。そして、第２ソース端子部コンタクトホール２２０を介して上層ソース端子１２５に接触し電気的に接続されるソース端子パッド２２５が配設されている。
【０１２９】
また、図１２の（ｃ）部に示す配線交差部ではゲート配線１０３が配設され、ＴＦＴ部ではゲート電極１０２が配設され、補助容量部では補助容量電極１０５が配設され、図１２の（ａ）部に示すゲート端子部ではゲート端子パッド１０４が配設されている。
【０１３０】
次に、画素２０４Ｂの平面構成について説明する。図１１に示すように、複数のゲート配線１０３は、複数のソース配線９と直交するように横方向（Ｘ方向）に延在するように互いに平行して設けられている。そして、ゲート配線１０３は、ＴＦＴ２０１のゲート電極１０２と一体となるように形成されている。すなわち、ＴＦＴ２０１部分のゲート配線１０３がゲート電極１０２となる。ゲート電極１０２は、ゲート配線１０３よりも幅広となるように構成されている。
【０１３１】
ゲート電極１０２の下には第２ゲート絶縁膜１１４（図１２）を介して上層ソース電極２１および上層ドレイン電極２３が設けられている。上層ソース電極２１と上層ドレイン電極２３はゲート電極１０２の下方において互いに離間して対向配置されている。
【０１３２】
ゲート配線１０３の一方の端部はゲート端子パッド１０４に接続されている。なお、ゲート端子パッド１０４には走査信号駆動回路２０５（図１）が接続され、走査信号がゲート配線１０３に供給される構成となっている。
【０１３３】
ソース配線９は縦方向（Ｙ方向）に延在するように設けられており、ソース電極７がソース配線９の途中からＸ方向に分岐してゲート電極２の下方に重畳するように延在している。なお、ソース配線９の上方には上層ソース配線２２が重畳するように配設され、ソース電極７の上方には上層ソース電極２１が重畳するように配設されている。
【０１３４】
ソース配線９の一方の端部はソース端子１０に接続されている。なお、ソース端子１０には第１ソース端子部コンタクトホール１２０を介して上層ソース端子１２５が接続され、上層ソース端子１２５には第２ソース端子部コンタクトホール２２０を介してソース端子パッド２２５が接続されている。なお、ソース端子パッド２２５には表示信号駆動回路２０６（図１）が接続され、画像表示信号がソース配線９に供給される構成となっている。
【０１３５】
また、画素電極１１は、ドレイン電極８から延在するように形成され、画素電極１１の一部はゲート絶縁膜６を介して補助容量電極１０５と一部が重畳しており、この領域で画素電極の補助容量２０９が形成される。なお、ＴＦＴ基板２００は透過型の液晶表示装置に用いるので、画素電極１１は、透光性導電膜で形成される。
【０１３６】
補助容量電極１０５は、画素領域の端縁部に該当する部分に、平面視形状がコの字状（square U-shape）となるように配置されている。なお、補助容量電極１０５はコの字状に限らず、所望の補助容量が得られるのであれば、直線状であってもＬ字状であっても良い。
【０１３７】
＜製造方法＞
次に、実施の形態２のＴＦＴ基板の製造方法について、図１３〜図１８を用いて説明する。なお、最終工程を示す断面図は図１２に相当し、図１２における（ａ）〜（ｃ）の各部は、以下の説明における製造工程を説明する各断面図において同じ部分を指すものとする。
【０１３８】
まず、基板１を洗浄液または純水を用いて洗浄する。なお、ここでは厚さ０．５ｍｍのガラス基板を基板１として用いるものとする。そして、洗浄された基板１の一方の主面全面に第１の導電膜（図示せず）を成膜する。
【０１３９】
第１の導電膜としては、透光性導電膜を成膜する。透光性導電膜として、本実施形態２では、ＩＴＯ膜（酸化インジウムＩｎ２Ｏ３と酸化すずＳｎＯ２との混合比は、例えば９０：１０重量％）を用いる。ＩＴＯ膜は一般的に、常温中では結晶質（多結晶）構造が安定であるが、ここでは公知のスパッタリング法で、アルゴン（Ａｒ）に水素（Ｈ）を含むガス、例えば、水素（Ｈ２）ガスまたは水蒸気（Ｈ２Ｏ）などを混合したガスを用いて成膜し、厚さ１００ｎｍのＩＴＯ膜を非晶質状態で形成する。
【０１４０】
その後、ＩＴＯ膜上にレジスト材を塗布し、写真製版工程（第１回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、ＩＴＯ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図１３に示すように、基板１上にソース端子１０、ソース配線９、ソース電極７、ドレイン電極８および画素電極１１を形成する。
【０１４１】
このエッチング工程では、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。
【０１４２】
第１の導電膜を透光性導電膜とするのは、バックライト光を透過して表示を行う液晶表示装置の場合は、透光性の画素電極を形成する必要があるためである。
【０１４３】
その後、さらに基板１を２００℃の温度で熱処理する。熱処理によって非晶質状態のＩＴＯ膜は結晶化して多結晶ＩＴＯ膜に変化する。多結晶状態のＩＴＯ膜は化学的安定性に優れるため、王水（塩酸＋硝酸）系以外の一般的なエッチング薬液（シュウ酸を含む）に溶けることがないため、上層に形成する金属膜とのエッチング選択性を確保することができる。非晶質ＩＴＯ膜を結晶化させるときの熱処理温度は、少なくとも結晶化が始まる温度（結晶化温度）よりも高くする必要がある。一般的な組成の非晶質ＩＴＯ膜の結晶化温度は約１５０℃であるため、１５０℃以上とすることが望ましい。
【０１４４】
次に、図１４に示す工程において、ソース電極７およびドレイン電極８に跨るように半導体膜１２を形成する。
【０１４５】
半導体膜１２の形成に際しては、まず、基板１の一方の主面全面にＩｎとＧａとＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）を形成する。この酸化物半導体膜は、ＩＧＺＯターゲットを用いたスパッタリング法で成膜され、ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いて、Ａｒガスを用いたスパッタリング法で成膜する。この場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。
【０１４６】
なお、本実施形態２では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行うものとし、ＩＧＺＯ膜を５０ｎｍの厚さで成膜する。ＩＧＺＯ膜は非晶質構造で成膜される。非晶質構造のＩＧＺＯ膜は一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
【０１４７】
その後、ＩＧＺＯ膜上にレジスト材を塗布し、写真製版工程（第２回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、ＩＧＺＯ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図１４に示すようにソース電極７およびドレイン電極８に跨る半導体膜１２を得る。
【０１４８】
ＩＧＺＯ膜のエッチング工程では、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。
【０１４９】
このとき、前工程で形成されたソース電極７、ドレイン電極８、ソース配線９、ソース端子１０および画素電極１１は、ＩＴＯ膜が多結晶化されているため、シュウ酸系溶液ではエッチングされないのでパターンが消失することはない。
【０１５０】
また同じ酸化物のＩＧＺＯ系半導体膜とＩＴＯ系導電膜とを接触させて電気的に接続させる構成となるので、両者の界面反応（酸化還元反応）を防止できる。このため、ＴＦＴ２０１のソース電極７およびドレイン電極８と、半導体膜１２との界面部における接触抵抗（界面抵抗）を低く抑えることが可能となり、オン電流や移動度を増大させてＴＦＴ特性を向上する効果が得られる。
【０１５１】
次に、図１５に示す工程において、基板１の一方の主面全面に第１ゲート絶縁膜１０６を成膜してソース電極７、ドレイン電極８、ソース配線９、ソース端子１０、画素電極１１および半導体膜１２を覆う。
【０１５２】
第１ゲート絶縁膜１０６は、ＣＶＤ法を用いて、酸化シリコン膜（ＳｉＯ）を形成することで得られる。ここでは、厚さ２００ｎｍの酸化シリコン膜を、約２５０℃の基板加熱条件下で成膜する。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いために、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造としても良い。
【０１５３】
その後、酸化シリコン膜上にレジスト材を塗布し、写真製版工程（第３回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、酸化シリコン膜をエッチングする。
【０１５４】
このエッチング工程では、公知のフッ素系ガスを用いたドライエッチング法を用いることができる。これにより、第１ゲート絶縁膜１０６を貫通するソース電極部コンタクトホール１５、ソース配線部コンタクトホール１６、ドレイン電極部コンタクトホール１７、画素ドレインコンタクトホール１８および第１ソース端子部コンタクトホール１２０が形成される。
【０１５５】
なお、ソース電極部コンタクトホール１５およびドレイン電極部コンタクトホール１７は、それぞれソース電極７およびドレイン電極８の上部の半導体膜１２の表面に達し、ソース配線部コンタクトホール１６はソース配線９の表面に達し、画素ドレインコンタクトホール１８はドレイン電極８の表面に達し、第１ソース端子部コンタクトホール１２０はソース端子１０の表面に達するように設けられる。
【０１５６】
次に、図１６に示す工程において、上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３および上層ソース端子１２５を形成する。
【０１５７】
これらの形成に際しては、まず、基板１の一方の主面全面に第２の導電膜（図示せず）を形成する。
【０１５８】
第２の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としても良い。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗膜を得ることができる。
【０１５９】
なお、本実施の形態２においては第２の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第４回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図１６に示すように、上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３および上層ソース端子１２５が形成される。
【０１６０】
このエッチング工程では、公知のリン酸、硝酸および酢酸を含む溶液によるウエットエッチングを用いるが、下層の半導体膜１２は、第１のゲート絶縁膜１０６で覆われているので、金属膜のエッチングにおいてパターンが消失することはない。
【０１６１】
上層ソース配線２２は、ソース配線部コンタクトホール１６を介して、下層のソース配線９の表面と接触し電気的に接続される。
【０１６２】
また、上層ソース配線２２と上層ソース電極２１とは一体で形成され、上層ソース電極２１は、ソース電極部コンタクトホール１５を介して、下層のソース電極７上の半導体膜１２の表面と接触し電気的に接続される。従って、上層ソース電極２１と上層ソース配線２２は、ソース電極部コンタクトホール１５およびソース配線部コンタクトホール１６と、ソース配線９とを介して、半導体膜１２とソース電極７とを電気的に接続する構成となっている。
【０１６３】
また、上層ドレイン電極２３は、ドレイン電極部コンタクトホール１７を介して、下層のドレイン電極８上の半導体膜１２の表面と接触し電気的に接続されている。さらに画素ドレインコンタクトホール１８を介して、下層のドレイン電極８の表面と接触し電気的に接続される。従って、上層ドレイン電極２３は、ドレイン電極部コンタクトホール１７および画素ドレインコンタクトホール１８を介して、半導体膜１２、ドレイン電極８および画素電極１１を電気的に接続する構成となっている。
【０１６４】
第１ソース端子部コンタクトホール１２０は、ソース端子１０の表面を露出させるために形成され、第１ソース端子部コンタクトホール１２０を介して上層ソース端子１２５が下層ソース端子１０に電気的に接続される。
【０１６５】
次に、図１７に示す工程において、基板１の一方の主面全面に第２ゲート絶縁膜１１４を成膜して上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３および上層ソース端子１２５を覆う。
【０１６６】
第２ゲート絶縁膜１１４は、ＣＶＤ法を用いて、酸化シリコン膜（ＳｉＯ）を形成することで得られる。ここでは、厚さ２００ｎｍの酸化シリコン膜を、約２５０℃の基板加熱条件下で成膜する。
【０１６７】
その後、酸化シリコン膜上にレジスト材を塗布し、写真製版工程（第５回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、酸化シリコン膜をエッチングする。
【０１６８】
このエッチング工程では、公知のフッ素系ガスを用いたドライエッチング法を用いることができる。これにより、第２ゲート絶縁膜１１４を貫通する第２ソース端子部コンタクトホール２２０が形成される。
【０１６９】
第２ソース端子部コンタクトホール２２０は、上層ソース端子１２５の表面を露出させるために形成される。
【０１７０】
次に、図１８に示す工程において、ゲート端子パッド１０４、ソース端子パッド２２５、ゲート配線１０３、ゲート電極１０２および補助容量電極１０５を形成する。
【０１７１】
これらの形成に際しては、まず、基板１の一方の主面全面に第３の導電膜（図示せず）を形成する。
【０１７２】
第３の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としても良い。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗膜を得ることができる。
【０１７３】
なお、本実施の形態２においては第３の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第６回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図１８に示すように、ゲート端子パッド１０４、ソース端子パッド２２５、ゲート配線１０３、ゲート電極１０２および補助容量電極１０５を形成する。なお、ソース端子パッド２２５は、第２ソース端子部コンタクトホール２２０を介して上層ソース端子１２５に電気的に接続される。
【０１７４】
このエッチング工程では、公知のリン酸、硝酸および酢酸を含む溶液によるウエットエッチングを用いることができる。以上の工程を経てＴＦＴ基板が完成する。
【０１７５】
そして、完成したＴＦＴ基板の表面に配向膜やスペーサを形成する。配向膜は、液晶を配列させるための膜でありポリイミド等で構成されている。また、カラーフィルタや配向膜を備えた対向基板を準備し、ＴＦＴ基板と対向基板とを貼り合わせる。そして、上記のスペーサによって両基板間に形成される隙間に、液晶を注入保持する。その後、両基板の外側に偏光板、位相差板およびバックライトユニット等を配設することによって液晶表示装置（図示せず）を得ることができる。
【０１７６】
＜効果＞
以上説明したように、実施の形態２のＴＦＴ基板の製造方法においては、６回の写真製版工程で、半導体の活性層に酸化物半導体を用いた高性能な液晶表示装置用のＴＦＴ基板を製造することができる。
【０１７７】
また、実施の形態２においては、同じ酸化物系の半導体膜と導電膜とを接触させて電気的に接続させる構成となるので、両者の界面反応（酸化還元反応）を防止して界面抵抗を低くすることが可能となる。
【０１７８】
また、半導体膜１２を覆うように第２ゲート絶縁膜１１４を形成し、第２ゲート絶縁膜１１４に設けたコンタクトホールを介して、半導体膜１２と下層のソース電極７およびドレイン電極８と電気的に接続される上層ソース電極２１および上層ドレイン電極２３を設け、ＴＦＴ２０１のソース電極およびドレイン電極が半導体膜１２の上下面において電気的に接続される構成としたので、ソース電極およびドレイン電極と半導体膜１２との接触面積が増え、界面抵抗をさらに低くすることが可能となる。
【０１７９】
また、ソース電極７および上層ソース電極２１と半導体膜１２との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であり、また、ドレイン電極８および上層ドレイン電極２３と半導体膜１２との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であるので、界面抵抗を低く維持することができると共に、ＴＦＴの特性不良による欠陥の発生を防止することができる。
【０１８０】
さらに、ソース配線が、ソース配線９と、第２ゲート絶縁膜１１４に周期的に設けた複数個のソース配線部コンタクトホール１６を介して、ソース配線９と電気的に接続された上層ソース配線２２との２層で構成されるため、一方のソース配線にパターン不良が発生して断線状態になった場合でも、他方のソース配線で補うことができ、断線による欠陥の発生を効率的に防止することができる。
【０１８１】
また、上層ソース配線２２を金属膜で形成することによって、配線を低抵抗化することができ、配線長が長くなる大型の表示パネルや、配線幅が狭くなる高精細パネルのように配線の低抵抗化が要求される表示装置に適した構成となる。
【０１８２】
また、上層ソース配線２２を金属膜で形成する場合でも、下層の半導体膜１２は第２ゲート絶縁膜１１４で覆われる構成となっているので、金属膜のエッチングにより半導体膜１２が消失することが防止され、選択エッチングが可能となる。
【０１８３】
以上のように、実施の形態２に係るＴＦＴ基板においては、半導体の活性層に酸化物半導体を用いた場合でも、ソース電極、ドレイン電極との界面抵抗を低く抑えることができると共に、配線のパターン不良による欠陥の発生を効果的に防止することができる。
【０１８４】
そして、移動度の高い酸化物系半導体膜を用いたＴＦＴ基板を実現することで、動作速度の速いＴＦＴ基板、およびそれを用いた表示装置を高い歩留まりで製造することができるので、高性能のＴＦＴ基板、および液晶表示装置を生産性良く製造することができる。
【０１８５】
＜変形例＞
以上説明した実施の形態２においては、ＴＦＴ基板２００は透過型液晶表示装置に用いるものとして説明したが、以下、その変形例として、図１９および図２０を用いて、半透過型の液晶表示装置に用いる場合の構成について説明する。
【０１８６】
図１９は、半透過型の液晶表示装置に用いるＴＦＴ基板における画素２０４Ｃの平面構成を示す平面図であり、図２０は、図１９におけるＸ−Ｘ線での断面構成(画素部およびＴＦＴ部の断面構成)、Ｙ−Ｙ線での断面構成（ゲート端子部の断面構成）およびＺ−Ｚ線での断面構成（ソース端子部の断面構成）を、それぞれ（ｃ）部、（ａ）部および（ｂ）部として示す断面図である。なお、図２および図３に示した画素２０４と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１８７】
図１９および図２０に示すように、画素２０４Ｃは、透光性導電膜で構成される下層の画素電極１１の上方に、上層ドレイン電極２３から上層画素電極１１１が延在する構成となっている。この上層画素電極１１１の表面（対向基板と向かい合う側の表面）に光反射率の高いアルミニウム（Ａｌ）または銀（Ａｇ）、およびこれらを主成分とする合金膜で光反射面（図示せず）を形成することによって、光の透過と反射とによる画素表示部を備えた半透過型の液晶表示装置に適したＴＦＴ基板を製造することができる。
【０１８８】
なお、画素２０４Ｃの透過表示領域と反射表示領域の比率は、上層ドレイン電極２３から延在する上層画素電極１１１の面積比率を変えることによって、任意に変化させることができる。図１９では、上層画素電極１１１が、下層の画素電極１１の４割程度を覆う例を示しているが、上層画素電極１１１を、下層の画素電極１１を完全に覆うように形成すれば、全反射型の液晶表示装置を得ることができる。
【０１８９】
このように、下層の画素電極１１の上方に、上層ドレイン電極２３から上層画素電極１１１が延在する構成することで、新たな写真製版工程を加えることなく、半透過型の液晶表示装置に適したＴＦＴ基板を製造することができる。
【０１９０】
＜実施の形態３＞
本発明に係る実施の形態３について図２１〜図２７を用いて説明する。なお、本実施の形態３では、実施の形態１と同様にゲート電極２が基板１の最下層に形成されたボトムゲート構造を採る。
【０１９１】
＜ＴＦＴ基板の画素の構成＞
まず、図２１を参照して、実施の形態３の画素２０４Ｄの構成について説明する。なお、平面構成は図２に示した画素２０４と基本的には同じであり、図２１は、図２におけるＸ−Ｘ線に相当する部分での断面構成、Ｙ−Ｙ線に相当する部分での断面構成およびＺ−Ｚ線に相当する部分での断面構成を、それぞれ（ｃ）部、（ａ）部および（ｂ）部として示す断面図である。なお、図２および図３に示した画素２０４と同一の構成については同一の符号を付し、重複する説明は省略する。また、以下においてはＴＦＴ基板２００は透過型の液晶表示装置に用いるものとして説明する。
【０１９２】
図２１の（ａ）部に示すゲート端子部ではゲート端子４が配設され、図２１の（ｃ）部に示す配線交差部ではゲート配線３が配設され、ＴＦＴ部ではゲート電極２が配設され、補助容量部では補助容量電極５が配設され、これらを覆うように絶縁膜６が配設されている。なお、絶縁膜６は、ＴＦＴ部ではゲート絶縁膜として機能するのでゲート絶縁膜６と呼称する場合もある。
【０１９３】
そして、ゲート絶縁膜６上には同じ導電膜が選択的に配設され配線や電極を構成している。すなわち、図２１の（ｃ）部に示すＴＦＴ部では、ゲート絶縁膜６の上に導電膜で構成されるソース電極７およびドレイン電極８が間隔を開けて配設され、ソース電極７およびドレイン電極８に跨るように半導体膜１２が配設され、ソース電極７とドレイン電極８との間のゲート絶縁膜６上に設けられた半導体膜１２の表面内にチャネル部１３が形成される構成となっている。
【０１９４】
なお、半導体膜１２は、例えば、酸化物半導体膜である。酸化物半導体膜をチャネル層に用いることで、アモルファスシリコンよりも高い移動度を実現することができる。具体的には、酸化物半導体膜として、酸化亜鉛（ＺｎＯ）系や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩＧＺＯ系を用いることができる。
【０１９５】
また、図２１の（ｂ）部に示すソース端子部では、ゲート絶縁膜６の上に導電膜で構成されるソース端子１０が配設されている。
【０１９６】
そして、基板１全体を覆うように保護絶縁膜１４が形成され、半導体膜１２、ソース電極７、ドレイン電極８、画素電極１１およびソース端子１０上を覆っている。
【０１９７】
また、保護絶縁膜１４には複数のコンタクトホールが形成される。すなわち、図２１の（ｃ）部に示されるように、保護絶縁膜１４を貫通して半導体膜１２に達するようにソース電極部コンタクトホール１５およびドレイン電極部コンタクトホール１７が形成されている。
【０１９８】
また、保護絶縁膜１４を貫通してソース配線９に達するようにソース配線部コンタクトホール１６が形成され、保護絶縁膜１４を貫通してドレイン電極８に達するように画素ドレインコンタクトホール１８が形成されている。
【０１９９】
そして、ソース電極部コンタクトホール１５を介して下層の半導体膜１２の表面と接触し電気的に接続される上層ソース電極２１が配設され、ソース配線部コンタクトホール１６を介して下層のソース配線９の表面と接触し電気的に接続される上層ソース配線２２が配設されている。
【０２００】
上層ソース電極２１と上層ソース配線２２とは一体的に形成されており、ソース電極７はソース配線９を介して上層ソース電極２１と電気的に接続された構成となっている。
【０２０１】
また、ドレイン電極部コンタクトホール１７を介して下層の半導体膜１２の表面と接触し電気的に接続される上層ドレイン電極２３が配設されている。上層ドレイン電極２３は、画素ドレインコンタクトホール１８を介して、下層のドレイン電極８の表面と接触し電気的に接続されるので、上層ドレイン電極２３は、ドレイン電極８および半導体膜１２を電気的に接続する構成となっている。
【０２０２】
また、上層ドレイン電極２３は、画素電極部においては画素電極２２３として補助容量部の補助容量電極５の上方にまで延在している。このように実施の形態３の画素２０４Ｄにおいては、画素電極２２３は上層ドレイン電極２３から延在するように構成され、画素電極２２３は最上層に配設されている。なお、ＴＦＴ基板２００は透過型の液晶表示装置に用いるので、画素電極２２３は、透光性導電膜で形成される。
【０２０３】
また、図２１の（ａ）部に示されるように、保護絶縁膜１４およびゲート絶縁膜６を貫通してゲート端子４に達するゲート端子部コンタクトホール１９が形成され、ゲート端子部コンタクトホール１９を介して下層のゲート端子４の表面と接触し電気的に接続されるゲート端子パッド２４が配設されている。
【０２０４】
また、図２１の（ｂ）部に示されるように、保護絶縁膜１４を貫通してソース端子１０に達するソース端子部コンタクトホール２０が形成され、ソース端子部コンタクトホール２０を介して下層のソース端子１０の表面と接触し電気的に接続されるソース端子パッド２５が配設されている。
【０２０５】
＜製造方法＞
次に、実施の形態３に係るＴＦＴ基板の製造方法について、図２２〜図２６を用いて説明する。なお、最終工程を示す断面図は図２１に相当し、図２１における（ａ）〜（ｃ）の各部は、以下の説明における製造工程を説明する各断面図において同じ部分を指すものとする。
【０２０６】
まず、基板１を洗浄液または純水を用いて洗浄する。なお、ここでは厚さ０．５ｍｍのガラス基板を基板１として用いるものとする。そして、洗浄された基板１の一方の主面全面に第１の導電膜（図示せず）を成膜する。
【０２０７】
ここで、第１の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としても良い。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗膜を得ることができる。
【０２０８】
なお、本実施の形態３においては第１の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第１回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図２２に示すように、基板１上に、ゲート端子４、ゲート配線３、ゲート電極２および補助容量電極５を形成する。
【０２０９】
このエッチング工程では、公知のリン酸、硝酸および酢酸を含む溶液によるウエットエッチングを用いることができる。
【０２１０】
次に、図２３に示す工程において、基板１の一方の主面全面にゲート絶縁膜６を成膜してゲート端子４、ゲート配線３、ゲート電極２および補助容量電極５を覆った後に、ゲート絶縁膜６の上に第２の導電膜（図示せず）を成膜する。
【０２１１】
ゲート絶縁膜６は、ＣＶＤ法を用いて、酸化シリコン膜（ＳｉＯ）を形成することで得られる。ここでは、厚さ３００ｎｍの酸化シリコン膜を、約３００℃の基板加熱条件下で成膜する。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いために、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造としても良い。
【０２１２】
また、第２の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としても良い。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗膜を得ることができる。
【０２１３】
なお、本実施の形態３においては第３の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第２回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図２３に示すように、ゲート絶縁膜６上にソース端子１０、ソース配線９、ソース電極７およびドレイン電極８を形成する。
【０２１４】
次に、図２４に示す工程においてソース電極７およびドレイン電極８に跨るように半導体膜１２を形成する。
【０２１５】
半導体膜１２の形成に際しては、まず、基板１の一方の主面全面にＩｎとＧａとＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）を形成する。この酸化物半導体膜は、ＩＧＺＯターゲットを用いたスパッタリング法で成膜され、ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いて、Ａｒガスを用いたスパッタリング法で成膜する。この場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。
【０２１６】
なお、本実施形態４では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行うものとし、ＩＧＺＯ膜を５０ｎｍの厚さで成膜する。ＩＧＺＯ膜は非晶質構造で成膜される。非晶質構造のＩＧＺＯ膜は一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
【０２１７】
その後、ＩＧＺＯ膜上にレジスト材を塗布し、写真製版工程（第３回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、ＩＧＺＯ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図２４に示すようにソース電極７およびドレイン電極８に跨る半導体膜１２を得る。
【０２１８】
ＩＧＺＯ膜のエッチング工程では、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。
【０２１９】
このとき、前工程で形成されたソース電極７、ドレイン電極８、ソース配線９およびソース端子１０はＭｏ膜で形成されており、シュウ酸系溶液ではエッチングされないのでパターンが消失することはない。
【０２２０】
次に、図２５に示す工程において、基板１の一方の主面全面に保護絶縁膜１４を成膜した後、保護絶縁膜１４およびゲート絶縁膜６を貫通するコンタクトホールを形成する。
【０２２１】
保護絶縁膜１４は、ＣＶＤ法を用いて、約２５０℃の基板加熱条件下で厚さ３００ｎｍの酸化シリコン（ＳｉＯ）膜を形成することで得られる。
【０２２２】
その後、酸化シリコン膜上にレジスト材を塗布し、写真製版工程（第４回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、酸化シリコン膜をエッチングする。
【０２２３】
このエッチング工程では、公知のフッ素系ガスを用いたドライエッチング法を用いることができる。これにより、保護絶縁膜１４を貫通するソース電極部コンタクトホール１５、ソース配線部コンタクトホール１６、ドレイン電極部コンタクトホール１７、画素ドレインコンタクトホール１８およびソース端子部コンタクトホール２０が形成され、保護絶縁膜１４およびゲート絶縁膜６を貫通するゲート端子部コンタクトホール１９を同時に形成することができる。
【０２２４】
なお、ソース電極部コンタクトホール１５およびドレイン電極部コンタクトホール１７は、それぞれソース電極７およびドレイン電極８の上部の半導体膜１２の表面に達し、ソース配線部コンタクトホール１６はソース配線９の表面に達し、画素ドレインコンタクトホール１８はドレイン電極８の表面に達し、ゲート端子部コンタクトホール１９およびソース端子部コンタクトホール２０は、それぞれゲート端子４およびソース端子１０の表面に達するように設けられる。
【０２２５】
次に、図２６に示す工程において、上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３、ゲート端子パッド２４およびソース端子パッド２５を形成する。
【０２２６】
これらの形成に際しては、まず、基板１の一方の主面全面に第３の導電膜（図示せず）を形成する。
【０２２７】
第３の導電膜は透光性を有していれば良く、例えば、ＩＴＯ膜、ＩＺＯ（酸化インジウムＩｎ２Ｏ３＋酸化亜鉛ＺｎＯ）膜やＧＺＯ（酸化ガリウムＧａ２Ｏ３＋ＺｎＯ）膜などを選択すれば良い。
【０２２８】
その第３の導電膜上にレジスト材を塗布し、写真製版工程（第５回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、第３の導電膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図２６に示すように、上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３、画素電極２２３、ゲート端子パッド２４およびソース端子パッド２５を形成する。
【０２２９】
このエッチング工程では、第３の導電膜にＩＴＯ膜を選択した場合は、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。
【０２３０】
上層ソース配線２２は、ソース配線部コンタクトホール１６を介して、下層のソース配線９の表面と接触し電気的に接続される。
【０２３１】
また、上層ソース配線２２と上層ソース電極２１とは一体で形成され、上層ソース電極２１は、ソース電極部コンタクトホール１５を介して、下層のソース電極７上の半導体膜１２の表面と接触し電気的に接続される。従って、上層ソース電極２１と上層ソース配線２２は、ソース電極部コンタクトホール１５およびソース配線部コンタクトホール１６と、ソース配線９とを介して、半導体膜１２とソース電極７とを電気的に接続する構成となっている。
【０２３２】
また、上層ドレイン電極２３は、ドレイン電極部コンタクトホール１７を介して、下層のドレイン電極８上の半導体膜１２の表面と接触し電気的に接続されている。さらに画素ドレインコンタクトホール１８を介して、下層のドレイン電極８の表面と接触し電気的に接続される。従って、上層ドレイン電極２３は、ドレイン電極部コンタクトホール１７および画素ドレインコンタクトホール１８を介して、半導体膜１２、ドレイン電極８および画素電極２２３を電気的に接続する構成となっている。
【０２３３】
なお、第３の導電膜は酸化物系の導電膜であるので、上層ソース電極２１および上層ドレイン電極２３がＩＧＺＯ系半導体膜である半導体膜１２と接する部分では、両者の界面反応（酸化還元反応）を防止できる。このため、上層ソース電極２１および上層ドレイン電極２３と、半導体膜１２との界面部における接触抵抗（界面抵抗）を低く抑えることが可能となり、オン電流や移動度を増大させてＴＦＴ特性を向上する効果が得られる。
【０２３４】
ゲート端子部コンタクトホール１９およびソース端子部コンタクトホール２０は、それぞれゲート端子４およびソース端子１０の表面を露出させるために形成され、それぞれゲート端子パッド２４およびソース端子パッド２５が形成される構成となっている。
【０２３５】
下層の半導体膜１２は保護絶縁膜１４で覆われているので、第３の導電膜のエッチングにおいてパターンが消失することはなく選択エッチングが可能である。これにより、図２６に示す構成となり、ＴＦＴ基板が完成する。
【０２３６】
＜効果＞
以上説明したように、実施の形態３のＴＦＴ基板の製造方法においては、５回の写真製版工程で、半導体の活性層に酸化物半導体を用いた高性能な液晶表示装置用のＴＦＴ基板を製造することができる。
【０２３７】
また、実施の形態３の画素２０４Ｄにおいては、ソース電極７およびドレイン電極８を、Ｍｏ膜などの金属膜で構成するが、半導体膜１２を、ソース電極７およびドレイン電極８を形成した後に形成するので、半導体膜１２として薬液耐性の弱い酸化物半導体膜を用いる場合であっても、ソース電極７やドレイン電極８等のエッチングの影響を受けず、選択エッチングによる加工が可能となる。
【０２３８】
なお、ソース電極７およびドレイン電極８などをＭｏ膜などの金属膜で構成するが、これらは、ＺｎＯ系やＩＧＺＯ系の酸化物半導体で構成される半導体膜１２のエッチング液であるシュウ酸系薬液にはエッチングされることはないため、選択エッチングが可能である。
【０２３９】
また、画素電極２２３が最上層に形成される構成となっているため、エッチング薬液耐性の問題が発生しない。特に半導体膜１２よりも後の工程で形成されるので、ＺｎＯ系やＩＧＺＯ系酸化物で構成される半導体膜１２のエッチング時に画素電極２２３が消失してしまうことがない。
【０２４０】
従って、画素電極２２３を化学的安定性の高い多結晶構造のＩＴＯ膜に限定する必要がなく、ＩＴＯ膜以外にも非晶質構造が安定なＩＺＯ（酸化インジウムＩｎ２Ｏ３＋酸化亜鉛ＺｎＯ）やＧＺＯ（酸化ガリウムＧａ２Ｏ３＋ＺｎＯ）などの薬液耐性が低い材料も広く利用することができる。
【０２４１】
また、半導体膜１２を覆うように保護絶縁膜１４を形成し、保護絶縁膜１４に設けたコンタクトホールを介して、半導体膜１２と下層のソース電極７およびドレイン電極８と電気的に接続される上層ソース電極２１および上層ドレイン電極２３を設け、ＴＦＴ２０１のソース電極およびドレイン電極が半導体膜１２の上下面において電気的に接続される構成としたので、ソース電極およびドレイン電極と半導体膜１２との接触面積が増え、界面抵抗をさらに低くすることが可能となる。
【０２４２】
また、ソース電極７および上層ソース電極２１と半導体膜１２との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であり、また、ドレイン電極８および上層ドレイン電極２３と半導体膜１２との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であるので、界面抵抗を低く維持することができると共に、ＴＦＴの特性不良による欠陥の発生を防止することができる。
【０２４３】
また、上層ソース電極２１および上層ドレイン電極２３は酸化物系の導電膜で構成されるので、同じ酸化物系の半導体膜１２との界面反応（酸化還元反応）を防止して界面抵抗を低くすることが可能となる。
【０２４４】
さらに、ソース配線が、ソース配線９と、保護絶縁膜１４に周期的に設けた複数個のソース配線部コンタクトホール１６を介して、ソース配線９と電気的に接続された上層ソース配線２２との２層で構成されるため、一方のソース配線にパターン不良が発生して断線状態になった場合でも、他方のソース配線で補うことができ、断線による欠陥の発生を効率的に防止することができる。
【０２４５】
以上のように、実施の形態３に係るＴＦＴ基板およびその製造方法においては、半導体の活性層に酸化物半導体を用いた場合でも、上層ソース電極、上層ドレイン電極との界面抵抗を低く抑えることができると共に、配線のパターン不良による欠陥の発生を効果的に防止することができる。
【０２４６】
そして、移動度の高い酸化物系半導体膜を用いたＴＦＴ基板を実現することで、動作速度の速いＴＦＴ基板、およびそれを用いた表示装置を高い歩留まりで製造することができるので、高性能のＴＦＴ基板、および液晶表示装置を生産性良く製造することができる。
【０２４７】
＜変形例＞
以上説明した実施の形態３においては、ＴＦＴ基板２００は透過型液晶表示装置に用いるものとして説明したが、以下、その変形例として、図２７を用いて、半透過型の液晶表示装置に用いる場合の構成について説明する。
【０２４８】
なお、平面構成は図９に示した画素２０４Ａと基本的には同じであり、図２７は、図９におけるＸ−Ｘ線に相当する部分での断面構成、Ｙ−Ｙ線に相当する部分での断面構成およびＺ−Ｚ線に相当する部分での断面構成を、それぞれ（ａ）部、（ｂ）部および（ｃ）部として示す断面図である。なお、図２７に示す画素２０４Ｅにおいて、図２１に示した画素２０４Ｄと同一の構成については同一の符号を付し、重複する説明は省略する。
【０２４９】
図２７に示すように、画素２０４Ｅは、導電膜で構成される下層のドレイン電極８から下層画素電極２１１が延在する構成となっている。この下層画素電極２１１の表面（対向基板と向かい合う側の表面）に光反射率の高いＡｌまたはＡｇ、およびこれらを主成分とする合金膜で光反射面（図示せず）を形成することによって、光の透過と反射とによる画素表示部を備えた半透過型の液晶表示装置に適したＴＦＴ基板を製造することができる。
【０２５０】
なお、画素２０４Ｅの透過表示領域と反射表示領域の比率は、ドレイン電極８から延在する下層画素電極２１１の面積比率を変えることによって、任意に変化させることができ、上層の画素電極２２３と同等以上の大きさに形成すれば、全反射型の液晶表示装置を得ることができる。
【０２５１】
このように、上層の画素電極２２３の下方に、ドレイン電極８から下層画素電極２１１が延在する構成することで、新たな写真製版工程を加えることなく、半透過型の液晶表示装置に適したＴＦＴ基板を製造することができる。
【０２５２】
＜実施の形態４＞
本発明に係る実施の形態４について図２８〜図３５を用いて説明する。なお、本実施の形態４では、実施の形態２と同様にゲート電極２が最上層に形成されるトップゲート構造を採っている。
【０２５３】
＜ＴＦＴ基板の画素の構成＞
まず、図２８を参照して、実施の形態４の画素２０４Ｆの構成について説明する。なお、平面構成は図１１に示した画素２０４Ｂと基本的には同じであり、図２８は、図１１におけるＸ−Ｘ線に相当する部分での断面構成、Ｙ−Ｙ線に相当する部分での断面構成およびＺ−Ｚ線に相当する部分での断面構成を、それぞれ（ｃ）部、（ａ）部および（ｂ）部として示す断面図である。なお、図１１および図１２に示した画素２０４Ｂと同一の構成については同一の符号を付し、重複する説明は省略する。また、以下においてはＴＦＴ基板２００は透過型の液晶表示装置に用いるものとして説明する。
【０２５４】
図２８に示すようにＴＦＴ基板は、例えば、ガラス等の透明性絶縁基板である基板１上に形成され、基板１上には同じ導電膜が選択的に配設され配線や電極を構成している。すなわち、図２８の（ｂ）部に示すソース端子部ではソース端子１０が配設され、図２８の（ｃ）部に示す配線交差部ではソース配線９が配設され、ＴＦＴ部ではソース電極７およびドレイン電極８が間隔を開けて配設され、ソース電極７およびドレイン電極８に跨るように半導体膜１２が配設され、基板１全体を覆うように絶縁膜１０６が配設されている。なお、絶縁膜１０６は、ＴＦＴ部ではゲート絶縁膜として機能するので第１ゲート絶縁膜１０６と呼称する場合もある。
【０２５５】
半導体膜１２は、その底面の一部が、それぞれソース電極７およびドレイン電極８の表面の一部と接触しており、ソース電極７およびドレイン電極８と電気的に接続され、ソース電極７とドレイン電極８との間の基板１上に設けられた半導体膜１２の表面内にチャネル部１３が形成される構成となっている。
【０２５６】
なお、半導体膜１２は、例えば、酸化物半導体膜である。酸化物半導体膜をチャネル層に用いることで、アモルファスシリコンよりも高い移動度を実現することができる。具体的には、酸化物半導体膜として、酸化亜鉛（ＺｎＯ）系や、酸化亜鉛（ＺｎＯ）に酸化ガリウム（Ｇａ２Ｏ３）、酸化インジウム（Ｉｎ２Ｏ３）を添加したＩＧＺＯ系を用いることができる。
【０２５７】
第１ゲート絶縁膜１０６には複数のコンタクトホールが形成されている。すなわち、図２８の（ｃ）部に示されるように、第１ゲート絶縁膜１０６を貫通して半導体膜１２に達するようにソース電極部コンタクトホール１５およびドレイン電極部コンタクトホール１７が形成されている。
【０２５８】
また、第１ゲート絶縁膜１０６を貫通してソース配線９に達するソース配線部コンタクトホール１６が形成され、第１ゲート絶縁膜１０６を貫通してドレイン電極８に達する画素ドレインコンタクトホール１８が形成されている。
【０２５９】
そして、ソース電極部コンタクトホール１５を介して下層の半導体膜１２の表面と接触し電気的に接続される上層ソース電極２１が配設され、ソース配線部コンタクトホール１６を介して下層のソース配線９の表面と接触し電気的に接続される上層ソース配線２２が配設されている。
【０２６０】
上層ソース電極２１と上層ソース配線２２とは一体的に形成されており、ソース電極７はソース配線９を介して上層ソース電極２１と電気的に接続された構成となっている。
【０２６１】
また、ドレイン電極部コンタクトホール１７を介して下層の半導体膜１２の表面と接触し電気的に接続される上層ドレイン電極２３が配設されている。
【０２６２】
上層ドレイン電極２３は、画素ドレインコンタクトホール１８を介して、下層のドレイン電極８の表面と接触し電気的に接続されるので、上層ドレイン電極２３は、ドレイン電極８および半導体膜１２を電気的に接続する構成となっている。
【０２６３】
また、上層ドレイン電極２３は、画素電極部においては画素電極２２３として補助容量部の補助容量電極５の下方にまで延在している。このように実施の形態４の画素２０４Ｆにおいては、画素電極２２３は上層ドレイン電極２３から延在するように構成され、画素電極２２３は半導体膜１２よりも上層に形成されている。なお、ＴＦＴ基板２００は透過型の液晶表示装置に用いるので、画素電極２２３は、透光性導電膜で形成される。
【０２６４】
また、図２８の（ｂ）部に示されるように、第１ゲート絶縁膜１０６を貫通してソース端子１０に達するように第１ソース端子部コンタクトホール１２０が形成され、第１ソース端子部コンタクトホール１２０を介して下層のソース端子１０の表面と接触し電気的に接続される上層ソース端子１２５が配設されている。
【０２６５】
また、上層ソース電極２１や上層ソース配線２２等を含め基板１全体を覆うように第２ゲート絶縁膜１１４が形成されている。第２のゲート絶縁膜１１４には、図２８の（ｂ）部に示すソース端子部において、上層ソース端子１２５の表面を露出させる第２ソース端子部コンタクトホール２２０が形成され、第２ソース端子部コンタクトホール２２０を介して上層ソース端子１２５に接触し電気的に接続されるソース端子パッド２２５が配設されている。
【０２６６】
また、図２８の（ｃ）部に示す配線交差部ではゲート配線１０３が配設され、ＴＦＴ部ではゲート電極１０２が配設され、補助容量部では補助容量電極１０５が配設され、図２８の（ａ）部に示すゲート端子部ではゲート端子パッド１０４が配設されている。
【０２６７】
＜製造方法＞
次に、実施の形態４のＴＦＴ基板の製造方法について、図２９〜図３４を用いて説明する。なお、最終工程を示す断面図は図２８に相当し、図２８における（ａ）〜（ｃ）の各部は、以下の説明における製造工程を説明する各断面図において同じ部分を指すものとする。
【０２６８】
まず、基板１を洗浄液または純水を用いて洗浄する。なお、ここでは厚さ０．５ｍｍのガラス基板を基板１として用いるものとする。そして、洗浄された基板１の一方の主面全面に第１の導電膜（図示せず）を成膜する。
【０２６９】
第１の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としても良い。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗膜を得ることができる。
【０２７０】
なお、本実施の形態４においては第１の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第１回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図２９に示すように、基板１上にソース端子１０、ソース配線９、ソース電極７およびドレイン電極８を形成する。このエッチング工程では、公知のリン酸、硝酸および酢酸を含む溶液によるウエットエッチングを用いる。
【０２７１】
次に、図３０に示す工程において、ソース電極７およびドレイン電極８に跨るように半導体膜１２を形成する。
【０２７２】
半導体膜１２の形成に際しては、まず、基板１の一方の主面全面にＩｎとＧａとＺｎを含む酸化物半導体膜（ＩＧＺＯ膜）を形成する。この酸化物半導体膜は、ＩＧＺＯターゲットを用いたスパッタリング法で成膜され、ここでは、Ｉｎ：Ｇａ：Ｚｎ：Ｏの原子組成比が１：１：１：４であるＩＧＺＯターゲットを用いて、Ａｒガスを用いたスパッタリング法で成膜する。この場合、通常は、酸素の原子組成比が化学量論組成よりも少なく、酸素イオン欠乏状態（上記の例ではＯの組成比が４未満）の酸化膜となってしまう。従って、Ａｒガスに酸素（Ｏ２）ガスを混合させてスパッタリングすることが望ましい。
【０２７３】
なお、本実施形態４では、Ａｒガスに対して分圧比で１０％のＯ２ガスを添加した混合ガスを用いて、スパッタリングを行うものとし、ＩＧＺＯ膜を５０ｎｍの厚さで成膜する。ＩＧＺＯ膜は非晶質構造で成膜される。非晶質構造のＩＧＺＯ膜は一般的に結晶化温度が５００℃以上であり、常温では膜中の大部分が非晶質構造のままで安定する。
【０２７４】
その後、ＩＧＺＯ膜上にレジスト材を塗布し、写真製版工程（第２回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、ＩＧＺＯ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図３０に示すようにソース電極７およびドレイン電極８に跨る半導体膜１２を得る。
【０２７５】
ＩＧＺＯ膜のエッチング工程では、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。
【０２７６】
このとき、前工程で形成されたソース電極７、ドレイン電極８、ソース配線９およびソース端子１０はＭｏ膜で形成されており、シュウ酸系溶液ではエッチングされないのでパターンが消失することはない。
【０２７７】
次に、図３１に示す工程において、基板１の一方の主面全面に第１ゲート絶縁膜１０６を成膜してソース電極７、ドレイン電極８、ソース配線９、ソース端子１０および半導体膜１２を覆う。
【０２７８】
第１ゲート絶縁膜１０６は、ＣＶＤ法を用いて、酸化シリコン膜（ＳｉＯ）を形成することで得られる。ここでは、厚さ２００ｎｍの酸化シリコン膜を、約２５０℃の基板加熱条件下で成膜する。なお、酸化シリコン膜は、水分（Ｈ２Ｏ）や水素（Ｈ２）あるいはナトリウム（Ｎａ）やカリウム（Ｋ）のようなＴＦＴ特性に影響を及ぼす不純物元素に対するバリア性（遮断性）が弱いために、酸化シリコン膜の下層に例えばバリア性に優れる窒化シリコン（ＳｉＮ）膜などを設けた積層構造としても良い。
【０２７９】
その後、酸化シリコン膜上にレジスト材を塗布し、写真製版工程（第３回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、酸化シリコン膜をエッチングする。
【０２８０】
このエッチング工程では、公知のフッ素系ガスを用いたドライエッチング法を用いることができる。これにより、第１ゲート絶縁膜１０６を貫通するソース電極部コンタクトホール１５、ソース配線部コンタクトホール１６、ドレイン電極部コンタクトホール１７、画素ドレインコンタクトホール１８および第１ソース端子部コンタクトホール１２０が形成される。
【０２８１】
なお、ソース電極部コンタクトホール１５およびドレイン電極部コンタクトホール１７は、それぞれソース電極７およびドレイン電極８の上部の半導体膜１２の表面に達し、ソース配線部コンタクトホール１６はソース配線９の表面に達し、画素ドレインコンタクトホール１８はドレイン電極８の表面に達し、第１ソース端子部コンタクトホール１２０はソース端子１０の表面に達するように設けられる。
【０２８２】
次に、図３２に示す工程において、上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３および上層ソース端子１２５を形成する。
【０２８３】
これらの形成に際しては、まず、基板１の一方の主面全面に第２の導電膜（図示せず）を形成する。
【０２８４】
第２の導電膜は透光性を有していれば良く、例えば、ＩＴＯ膜、ＩＺＯ（酸化インジウムＩｎ２Ｏ３＋酸化亜鉛ＺｎＯ）膜やＧＺＯ（酸化ガリウムＧａ２Ｏ３＋ＺｎＯ）膜などを選択すれば良い。
【０２８５】
その第２の導電膜上にレジスト材を塗布し、写真製版工程（第４回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、第２の導電膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図３２に示すように、上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３、画素電極２２３、ゲート端子パッド２４およびソース端子パッド２５を形成する。
【０２８６】
このエッチング工程では、第２の導電膜にＩＴＯ膜を選択した場合は、公知のシュウ酸系溶液によるウエットエッチングを用いることができる。
【０２８７】
上層ソース配線２２は、ソース配線部コンタクトホール１６を介して、下層のソース配線９の表面と接触し電気的に接続される。
【０２８８】
また、上層ソース配線２２と上層ソース電極２１とは一体で形成され、上層ソース電極２１は、ソース電極部コンタクトホール１５を介して、下層のソース電極７上の半導体膜１２の表面と接触し電気的に接続される。従って、上層ソース電極２１と上層ソース配線２２は、ソース電極部コンタクトホール１５およびソース配線部コンタクトホール１６と、ソース配線９とを介して、半導体膜１２とソース電極７とを電気的に接続する構成となっている。
【０２８９】
また、上層ドレイン電極２３は、ドレイン電極部コンタクトホール１７を介して、下層のドレイン電極８上の半導体膜１２の表面と接触し電気的に接続されている。さらに画素ドレインコンタクトホール１８を介して、下層のドレイン電極８の表面と接触し電気的に接続される。従って、上層ドレイン電極２３は、ドレイン電極部コンタクトホール１７および画素ドレインコンタクトホール１８を介して、半導体膜１２、ドレイン電極８および画素電極２２３を電気的に接続する構成となっている。
【０２９０】
なお、第２の導電膜は酸化物系の導電膜であるので、上層ソース電極２１および上層ドレイン電極２３がＩＧＺＯ系半導体膜である半導体膜１２と接する部分では、両者の界面反応（酸化還元反応）を防止できる。このため、上層ソース電極２１および上層ドレイン電極２３と、半導体膜１２との界面部における接触抵抗（界面抵抗）を低く抑えることが可能となり、オン電流や移動度を増大させてＴＦＴ特性を向上する効果が得られる。
【０２９１】
第１ソース端子部コンタクトホール１２０は、ソース端子１０の表面を露出させるために形成され、第１ソース端子部コンタクトホール１２０を介して上層ソース端子１２５が下層ソース端子１０に電気的に接続される。
【０２９２】
次に、図３３に示す工程において、基板１の一方の主面全面に第２ゲート絶縁膜１１４を成膜して上層ソース電極２１、上層ソース配線２２、上層ドレイン電極２３、画素電極２２３および上層ソース端子１２５を覆う。
【０２９３】
第２ゲート絶縁膜１１４は、ＣＶＤ法を用いて、酸化シリコン膜（ＳｉＯ）を形成することで得られる。ここでは、厚さ２００ｎｍの酸化シリコン膜を、約２５０℃の基板加熱条件下で成膜する。
【０２９４】
その後、酸化シリコン膜上にレジスト材を塗布し、写真製版工程（第５回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、酸化シリコン膜をエッチングする。
【０２９５】
このエッチング工程では、公知のフッ素系ガスを用いたドライエッチング法を用いることができる。これにより、第２ゲート絶縁膜１１４を貫通する第２ソース端子部コンタクトホール２２０が形成される。
【０２９６】
第２ソース端子部コンタクトホール２２０は、上層ソース端子１２５の表面を露出させるために形成される。
【０２９７】
次に、図３４に示す工程において、ゲート端子パッド１０４、ソース端子パッド２２５、ゲート配線１０３、ゲート電極１０２および補助容量電極１０５を形成する。
【０２９８】
これらの形成に際しては、まず、基板１の一方の主面全面に第３の導電膜を形成する。第３の導電膜としては、例えばＣｒ、Ｍｏ、Ｔｉ、Ｃｕ、Ｔａ、Ｗ、Ａｌやこれらに他の元素を微量に添加した合金等を用いることができる。また、これらの金属、合金を２層以上形成した積層構造としても良い。これらの金属、合金を用いることによって、比抵抗値が５０μΩｃｍ以下の低抵抗膜を得ることができる。
【０２９９】
なお、本実施の形態４においては第３の導電膜としてＭｏ膜を用いるものとし、公知のＡｒガスを用いたスパッタリング法でＭｏ膜を２００ｎｍの厚さに成膜する。その後、Ｍｏ膜上にレジスト材を塗布し、写真製版工程（第６回目）でフォトレジストパターンを形成し、当該フォトレジストパターンをエッチングマスクとして、Ｍｏ膜をエッチングによりパターニングし、フォトレジストパターンを除去することで、図３４に示すように、ゲート端子パッド１０４、ソース端子パッド２２５、ゲート配線１０３、ゲート電極１０２および補助容量電極１０５を形成する。
【０３００】
なお、ソース端子パッド２２５は、第２ソース端子部コンタクトホール２２０を介して上層ソース端子１２５に電気的に接続される。
【０３０１】
このエッチング工程では、公知のリン酸、硝酸および酢酸を含む溶液によるウエットエッチングを用いることができる。以上の工程を経てＴＦＴ基板が完成する。
【０３０２】
＜効果＞
以上説明したように、実施の形態４のＴＦＴ基板の製造方法においては、６回の写真製版工程で、半導体の活性層に酸化物半導体を用いた高性能な液晶表示装置用のＴＦＴ基板を製造することができる。
【０３０３】
また、実施の形態４の画素２０４Ｆにおいては、ソース電極７およびドレイン電極８を、Ｍｏ膜などの金属膜で構成するが、半導体膜１２を、ソース電極７およびドレイン電極８を形成した後に形成するので、半導体膜１２として薬液耐性の弱い酸化物半導体膜を用いる場合であっても、ソース電極７やドレイン電極８等のエッチングの影響を受けず、選択エッチングによる加工が可能となる。
【０３０４】
なお、ソース電極７およびドレイン電極８などをＭｏ膜などの金属膜で構成するが、これらは、ＺｎＯ系やＩＧＺＯ系の酸化物半導体で構成される半導体膜１２のエッチング液であるシュウ酸系薬液にはエッチングされることはないため、選択エッチングが可能である。
【０３０５】
また、画素電極２２３が半導体膜１２よりも後の工程で形成されるので、ＺｎＯ系やＩＧＺＯ系の酸化物半導体で構成される半導体膜１２のエッチング時に画素電極２２３が消失することが防止される。
【０３０６】
また、半導体膜１２を覆うように第１ゲート絶縁膜１０６を形成し、第１ゲート絶縁膜１０６に設けたコンタクトホールを介して、半導体膜１２と下層のソース電極７およびドレイン電極８と電気的に接続される上層ソース電極２１および上層ドレイン電極２３を設け、ソース電極７およびドレイン電極８が半導体膜１２の上下面において電気的に接続される構成としたので、ソース電極およびドレイン電極と半導体膜１２との接触面積が増え、界面抵抗をさらに低くすることが可能となる。
【０３０７】
また、ソース電極７および上層ソース電極２１と半導体膜１２との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であり、また、ドレイン電極８および上層ドレイン電極２３と半導体膜１２との２つの界面のうち一方の界面抵抗が不良であっても、もう一方の界面で補うことが可能であるので、界面抵抗を低く維持することができると共に、ＴＦＴの特性不良による欠陥の発生を防止することができる。
【０３０８】
また、上層ソース電極２１および上層ドレイン電極２３は酸化物系の導電膜で構成されるので、同じ酸化物系の半導体膜１２との界面反応（酸化還元反応）を防止して界面抵抗を低くすることが可能となる。
【０３０９】
さらに、ソース配線が、ソース配線９と、第２ゲート絶縁膜１１４に周期的に設けた複数個のソース配線部コンタクトホール１６を介して、ソース配線９に電気的に接続された上層ソース配線２２との２層で構成されるため、一方のソース配線にパターン不良が発生して断線状態になった場合でも、他方のソース配線で補うことができ、断線による欠陥の発生を効率的に防止することができる。
【０３１０】
また、ゲート電極１０２やゲート配線１０３等をＭｏ等の金属膜で構成するが、これらの形成に際してリン酸や硝酸等の強酸薬液を用いる場合でも、画素電極２２３は、第２のゲート絶縁膜１１４で覆われて保護されるため、消失することはない。
【０３１１】
従って、画素電極２２３を化学的安定性の高い多結晶構造のＩＴＯ膜に限定する必要がなく、ＩＴＯ膜以外にも非晶質構造が安定なＩＺＯ（酸化インジウムＩｎ２Ｏ３＋酸化亜鉛ＺｎＯ）やＧＺＯ（酸化ガリウムＧａ２Ｏ３＋ＺｎＯ）などの薬液耐性が低い材料も広く利用することができる。
【０３１２】
以上のように、実施の形態４に係るＴＦＴ基板およびその製造方法においては、半導体の活性層に酸化物半導体を用いた場合でも、上層ソース電極、上層ドレイン電極との界面抵抗を低く抑えることができると共に、配線のパターン不良による欠陥の発生を効果的に防止することができる。
【０３１３】
そして、移動度の高い酸化物系半導体膜を用いたＴＦＴ基板を実現することで、動作速度の速いＴＦＴ基板、およびそれを用いた表示装置を高い歩留まりで製造することができるので、高性能のＴＦＴ基板、および液晶表示装置を生産性良く製造することができる。
【０３１４】
＜変形例＞
以上説明した実施の形態４においては、ＴＦＴ基板２００は透過型液晶表示装置に用いるものとして説明したが、以下、その変形例として、図３５を用いて、半透過型の液晶表示装置に用いる場合の構成について説明する。
【０３１５】
なお、平面構成は図１９に示した画素２０４Ｃと基本的には同じであり、図３５は、図１９におけるＸ−Ｘ線に相当する部分での断面構成、Ｙ−Ｙ線に相当する部分での断面構成およびＺ−Ｚ線に相当する部分での断面構成を、それぞれ（ａ）部、（ｂ）部および（ｃ）部として示す断面図である。なお、図３５に示す画素２０Ｇにおいて、図２８に示した画素２０４Ｆと同一の構成については同一の符号を付し、重複する説明は省略する。
【０３１６】
図３５に示すように、画素２０４Ｇは、導電膜で構成される下層のドレイン電極８から下層画素電極２１１が延在する構成となっている。この下層画素電極２１１の表面（対向基板と向かい合う側の表面）に光反射率の高いＡｌまたはＡｇ、およびこれらを主成分とする合金膜で光反射面（図示せず）を形成することによって、光の透過と反射とによる画素表示部を備えた半透過型の液晶表示装置に適したＴＦＴ基板を製造することができる。
【０３１７】
なお、画素２０４Ｇの透過表示領域と反射表示領域の比率は、ドレイン電極８から延在する下層画素電極２１１の面積比率を変えることによって、任意に変化させることができ、上層の画素電極２２３と同等以上の大きさに形成すれば、全反射型の液晶表示装置を得ることができる。
【０３１８】
このように、上層の画素電極２２３の下方に、ドレイン電極８から下層画素電極２１１が延在する構成することで、新たな写真製版工程を加えることなく、半透過型の液晶表示装置に適したＴＦＴ基板を製造することができる。
【０３１９】
＜半導体膜の他の例＞
以上説明した実施の形態１〜４およびこれらの変形例では、半導体膜１２として、酸化インジウム、酸化ガリウム、酸化亜鉛で構成される酸化物半導体（ＩＧＺＯ）を適用した例を示したが、酸化物半導体膜の材料は、これらに限られるものではない。
【０３２０】
例えば、酸化インジウム、酸化ガリウム、酸化亜鉛のほか、酸化すず、酸化アルミニウム、酸化マグネシウム、酸化鉄、酸化ニッケル、酸化シリコン、酸化ゲルマニウム等のいずれか、あるいはこれらを主成分とする半導体特性をもつ酸化物を用いることができる。
【０３２１】
なお、本明細書において、主成分とは、物質を構成する２種類以上の成分のうち、最も組成比の多い成分のことを指すものとする。
【０３２２】
＜発明の他の適用例＞
また、本発明に係るＴＦＴ基板は、液晶表示装置以外の表示装置に利用しても良い。例えば、有機ＥＬ（electroluminescence）ディスプレイ等の電気光学表示装置に適用することができる。さらに、表示装置以外の半導体部品等に用いられる薄膜トランジスタ、アクティブマトリックス基板に適用することも可能である。
【０３２３】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０３２４】
１  基板、２，１０２  ゲート電極、６，１０６  ゲート絶縁膜、７  ソース電極、８  ドレイン電極、９  ソース配線、１１，２２３  画素電極、１２  半導体膜、１４  保護絶縁膜、１５  ソース電極部コンタクトホール、１６  ソース配線部コンタクトホール、１７  ドレイン電極部コンタクトホール、１８  画素ドレインコンタクトホール、１１１  上層画素電極、２０１  ＴＦＴ基板、２０４  画素、２１１  下層画素電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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