(57)【要約】【課題】集積度及び信頼性を向上させた３次元半導体メモリ装置及びその製造方法を提供する。【解決手段】本発明の３次元半導体メモリ装置は、基板上に積層された絶縁膜と、隣接する絶縁膜の間に介在するゲート電極を含む複数の水平構造体と、絶縁膜及び水平構造体を貫通する半導体柱を含む複数の垂直構造体と、基板と垂直構造体との各々の間に介在するエピタキシァルパターンと、を有し、エピタキシァルパターンの最小幅は、垂直構造体の幅より小さい。【選択図】図１４
2014057067.tif 000002
【特許請求の範囲】
【請求項１】
基板上に積層された複数の絶縁膜と、
隣接する前記絶縁膜の間に介在するゲート電極を含む複数の水平構造体と、
前記絶縁膜及び前記水平構造体を貫通する半導体柱を含む複数の垂直構造体と、
前記基板と前記垂直構造体との各々の間に介在する複数のエピタキシァルパターンと、を有し、
前記エピタキシァルパターンの最小幅は、前記垂直構造体の幅より小さいことを特徴とする３次元半導体メモリ装置。
【請求項２】
前記水平構造体の中の最下部の水平構造体は、前記エピタキシァルパターンに接し、前記最下部の水平構造体は、リセスされた前記エピタキシァルパターンに沿って膨らむように配置されることを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項３】
前記エピタキシァルパターンは、リセスされた側壁を有することを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項４】
前記水平構造体の中の最下部の水平構造体は、残りの他の水平構造体より厚く、
前記エピタキシァルパターンの上部面は、前記最下部の水平構造体の上部面より高いことを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項５】
前記水平構造体は、同一の厚さを有し、
前記エピタキシァルパターンは、前記基板に近く配置され、垂直的に隣接する少なくとも２つの前記水平構造体に接することを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項６】
前記水平構造体の各々は、前記ゲート電極と前記半導体柱との間の第１及び第２ブロッキング絶縁膜を含み、
前記第１及び第２ブロッキング絶縁膜の各々は、シリコン酸化膜及びアルミニウム酸化膜の中の少なくともいずれか１つを含むことを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項７】
前記垂直構造体の各々は、保護膜、電荷格納膜、及びトンネル絶縁膜を含み、
前記垂直構造体に隣接する前記水平構造体は、前記垂直構造体の電荷格納膜に接することを特徴とする請求項１に記載の３次元半導体メモリ装置。
【請求項８】
基板上に、複数の絶縁膜及び複数の犠牲膜が交互に反復的に積層されたモールド構造体を形成する段階と、
前記モールド構造体を貫通して前記基板を露出する貫通ホールを形成する段階と、
前記貫通ホール内にエピタキシァル層を形成する段階と、
前記貫通ホール内に半導体柱を含む垂直構造体を形成する段階と、
前記モールド構造体をパターニングしてトレンチを形成する段階と、
前記トレンチによって露出した前記犠牲膜を除去してリセス領域を形成する段階と、
前記リセス領域の中の少なくとも最下位の１つによって露出した前記エピタキシァル層をエッチングしてリセスされた側壁を有するエピタキシァルパターンを形成する段階と、
前記リセス領域内にゲート電極を含む水平構造体を形成する段階と、を有し、
少なくとも１つの層の前記水平構造体は、前記エピタキシァルパターンに接することを特徴とする３次元半導体メモリ装置の製造方法。
【請求項９】
前記エピタキシァル層を形成する段階は、前記貫通ホールによって露出した前記基板をシード（ｓｅｅｄ）として選択的なエピタキシァル工程を遂行する段階を含み、
前記エピタキシァル層の上部面は、最下部の前記水平構造体の上部面より高く形成されることを特徴とする請求項８に記載の３次元半導体メモリ装置の製造方法。
【請求項１０】
前記垂直構造体を形成する段階は、
前記各貫通ホール内に保護膜、電荷格納膜、及びトンネル絶縁膜を順に形成する段階と、
前記各貫通ホール内の前記トンネル絶縁膜上に前記半導体柱を形成する段階と、を含むことを特徴とする請求項８に記載の３次元半導体メモリ装置の製造方法。
【請求項１１】
前記リセス領域を形成する段階の後に、
前記リセス領域によって露出した前記保護膜を選択的に除去して前記電荷格納膜を露出させる段階を更に含むことを特徴とする請求項１０に記載の３次元半導体メモリ装置の製造方法。
【請求項１２】
前記保護膜を選択的に除去する段階及び前記エピタキシァル層をエッチングする段階は、同一のエッチング工程を通じて同時に遂行されることを特徴とする請求項１１に記載の３次元半導体メモリ装置の製造方法。
【請求項１３】
前記犠牲膜の中の前記エピタキシァル層に接する犠牲膜は、残りの他の犠牲膜に対してエッチング選択比を有する物質を含み、
前記犠牲膜を除去する段階、前記保護膜を選択的に除去する段階、及び前記エピタキシァル層をエッチングする段階は、同一のエッチング工程を通じて遂行されることを特徴とする請求項１１に記載の３次元半導体メモリ装置の製造方法。
【請求項１４】
前記エピタキシァルパターンのリセスされた両側壁に隣接する前記ゲート電極の部分の間の間隔は、前記垂直構造体の幅より小さいことを特徴とする請求項８に記載の３次元半導体メモリ装置の製造方法。
【請求項１５】
前記垂直構造体の各々は、電荷格納膜及びトンネル絶縁膜を含み、
前記水平構造体の各々は、ブロッキング絶縁膜を含むことを特徴とする請求項８に記載の３次元半導体メモリ装置の製造方法。
【請求項１６】
下部ゲートパターン及び該下部ゲートパターンを貫通して基板に連結される下部半導体パターンを含む下部構造体と、
前記下部構造体上に積層された上部ゲートパターン、該上部ゲートパターンを貫通して前記下部半導体パターンに連結される上部半導体パターン、及び該上部半導体パターンと前記上部ゲートパターンとの間に介在する垂直絶縁体を含む上部構造体と、を有し、
前記下部半導体パターンは、前記下部ゲートパターンに隣接し、前記基板の上部面に対して傾いた傾斜面によって定義されるリセス領域を有することを特徴とする３次元半導体メモリ装置。
【請求項１７】
前記下部ゲートパターンの垂直的な厚さは、前記下部半導体パターンの最大幅より小さいことを特徴とする請求項１６に記載の３次元半導体メモリ装置。
【請求項１８】
前記下部構造体は、前記下部ゲートパターンを複数個含み、垂直的な位置で該下部ゲートパターンの間に配置された絶縁膜を含み、
前記絶縁膜に隣接する領域で前記下部半導体パターンの横断面は、実質的に円形状を有し、
前記リセス領域で前記下部半導体パターンの横断面は、実質的に方形状を有することを特徴とする請求項１６に記載の３次元半導体メモリ装置。
【請求項１９】
前記下部半導体パターンの最小幅は、該下部半導体パターンの最大幅と前記下部ゲートパターンの垂直的な厚さとの差異に該当することを特徴とする請求項１６に記載の３次元半導体メモリ装置。
【請求項２０】
前記下部ゲートパターンと前記下部半導体パターンとの間で前記下部ゲートパターンの上部面及び下部面に延長され、前記上部ゲートパターンと前記垂直絶縁体との間で前記上部ゲートパターンの上部面及び下部面に延長される水平絶縁膜を更に含むことを特徴とする請求項１６に記載の３次元半導体メモリ装置。
【請求項２１】
基板上に、複数の犠牲膜及び複数の絶縁膜が交互に反復的に積層された複数の薄膜構造体を形成する段階と、
前記薄膜構造体を貫通して前記基板を露出させる開口部を形成する段階と、
前記開口部の下部領域を満たす下部半導体膜を形成する段階と、
前記下部半導体膜が形成された前記開口部内に垂直絶縁体及び上部半導体パターンを形成する段階と、
前記薄膜構造体をパターニングして、前記開口部と離隔して前記基板を露出させるトレンチを形成する段階と、
前記トレンチに露出した前記犠牲膜を除去してゲート領域を形成する段階と、
前記ゲート領域の中の少なくとも最下位の１つによって露出した前記下部半導体膜を選択的にエッチングして前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する下部半導体パターンを形成する段階と、
前記ゲート領域内にゲートパターンを形成する段階と、を有することを特徴とする３次元半導体メモリ装置の製造方法。
【請求項２２】
前記下部半導体膜を形成する段階は、前記開口部によって露出した前記基板をシード（ｓｅｅｄ）として利用する選択的なエピタキシァル工程を遂行する段階を含むことを特徴とする請求項２１に記載の３次元半導体メモリ装置の製造方法。
【請求項２３】
前記下部半導体膜を選択的にエッチングする段階は、ハロゲン元素を含有する反応ガスを利用して気相エッチング（Ｇａｓ  Ｐｈａｓｅ  Ｅｔｃｈｉｎｇ）工程又は化学的乾式エッチング（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈ）工程を遂行する段階を含むことを特徴とする請求項２１に記載の３次元半導体メモリ装置の製造方法。
【請求項２４】
基板上に垂直的に積層された絶縁膜及び該絶縁膜の間に介在する下部ゲートパターンを含む積層構造体と、
前記下部ゲートパターンを貫通して前記基板に連結され、前記下部ゲートパターンに隣接し、前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する下部半導体パターンと、を有し、
前記基板の上部面に対して垂直的な方向で前記リセス領域の最大幅は、隣接する前記絶縁膜の間の垂直的な距離より小さいことを特徴とする３次元半導体メモリ装置。
【請求項２５】
隣接する前記絶縁膜の間の垂直的な距離は、前記下部半導体パターンの最大幅より小さいことを特徴とする請求項２４に記載の３次元半導体メモリ装置。
【請求項２６】
前記絶縁膜に隣接する領域で前記下部半導体パターンの横断面は、実質的に円形状を有し、
前記リセス領域で前記下部半導体パターンの横断面は、実質的に方形状を有することを特徴とする請求項２４に記載の３次元半導体メモリ装置。
【請求項２７】
前記下部半導体パターンは、シリコンからなり、前記傾斜面は、前記シリコンの｛１１１｝結晶面（ｐｌａｎｅ）であることを特徴とする請求項１６又は２４に記載の３次元半導体メモリ装置。
【請求項２８】
前記下部ゲートパターンと前記下部半導体パターンとの間で前記下部ゲートパターンの上部面及び下部面に延長される水平絶縁膜を更に含むことを特徴とする請求項２４に記載の３次元半導体メモリ装置。
【請求項２９】
前記下部ゲートパターン上に積層された上部ゲートパターン、該上部ゲートパターンを貫通して前記下部半導体パターンに連結される上部半導体パターン、及び該上部半導体パターンと前記上部ゲートパターンとの間に介在する垂直絶縁体を更に含むことを特徴とする請求項２４に記載の３次元半導体メモリ装置。
【請求項３０】
前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さいことを特徴とする請求項１６又は２９に記載の３次元半導体メモリ装置。
【請求項３１】
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きいことを特徴とする請求項１６又は２９に記載の３次元半導体メモリ装置。
【請求項３２】
前記下部ゲートパターンの水平幅は、前記上部ゲートパターンの水平幅より大きいことを特徴とする請求項１６又は２９に記載の３次元半導体メモリ装置。
【請求項３３】
基板に連結される下部半導体膜及び前記基板上に垂直的に積層されて前記下部半導体膜の側壁の一部分を露出させる下部ゲート領域を定義する絶縁膜を含む下部構造体を形成する段階と、
前記下部ゲート領域に露出した前記下部半導体膜を選択的にエッチングして前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する下部半導体パターンを形成する段階と、
前記下部ゲート領域に露出した前記絶縁膜の一部分を等方性エッチングして、前記基板の上部面に対して垂直になる前記下部半導体パターンの側壁の一部分を露出させる拡張された下部ゲート領域を形成する段階と、
前記拡張された下部ゲート領域内にゲートパターンを形成する段階と、を有することを特徴とする３次元半導体メモリ装置の製造方法。
【請求項３４】
前記拡張された下部ゲート領域の垂直的な高さは、前記下部半導体パターンの最大幅より小さいことを特徴とする請求項３３に記載の３次元半導体メモリ装置の製造方法。
【請求項３５】
前記下部半導体パターンを形成する段階は、ハロゲン元素を含有するた反応ガスを利用して気相エッチング（Ｇａｓ  Ｐｈａｓｅ  Ｅｔｃｈｉｎｇ）工程又は化学的乾式エッチング（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈ）工程を遂行する段階を含むことを特徴とする請求項３３に記載の３次元半導体メモリ装置の製造方法。
【請求項３６】
前記下部半導体パターンを形成する前に、前記下部構造体上に上部構造体を形成する段階を更に含み、
前記上部構造体は、垂直的に前記下部半導体パターンに連結される上部半導体パターン、該上部半導体パターンの外側壁を囲む垂直絶縁体、及び前記下部構造体上に垂直的に積層されて前記垂直絶縁体の側壁の一部分を露出させる上部ゲート領域を定義する上部絶縁膜を含むことを特徴とする請求項３３に記載の３次元半導体メモリ装置の製造方法。
【請求項３７】
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きいことを特徴とする請求項２１又は３６に記載の３次元半導体メモリ装置の製造方法。
【請求項３８】
前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さいことを特徴とする請求項２１又は３６に記載の３次元半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及びその製造方法に関し、より詳細には、メモリセルが垂直的に積層された構造の３次元半導体メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
消費者が要求する優れた性能及び低廉な価額を充足させるために半導体メモリ装置の集積度を増加させることが要求されている。半導体メモリ装置の場合、その集積度は製品の価額を決定する重要な要因であるため、特に増加した集積度が要求される。従来の２次元又は平面積半導体メモリ装置の場合、その集積度は単位メモリセルが占有する面積によって主に決定されるため、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価な装備を必要とするため、２次元半導体メモリ装置の集積度は増加しているが、相変わらず制限的である。
【０００３】
このような限界を克服するために、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。しかし、３次元半導体メモリ装置の大量生産のためには、ビット当たりの製造費用を２次元半導体メモリ装置のそれより減少させることができながら、信頼性ある製品特性を具現できる工程技術が要求されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２０１０−００２８８２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、集積度及び信頼性を向上させた３次元半導体メモリ装置を提供することにある。
また、本発明の目的は、集積度及び信頼性を向上させることができる３次元半導体メモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様による３次元半導体メモリ装置は、基板上に積層された複数の絶縁膜と、隣接する前記絶縁膜の間に介在するゲート電極を含む複数の水平構造体と、前記絶縁膜及び前記水平構造体を貫通する半導体柱を含む複数の垂直構造体と、前記基板と前記垂直構造体との間に介在する複数のエピタキシァルパターンと、を有し、前記エピタキシァルパターンの最小幅は、前記垂直構造体の幅より小さい。
【０００７】
前記水平構造体の中の最下部の水平構造体は、前記エピタキシァルパターンに接し、前記最下部の水平構造体は、リセスされた前記エピタキシァルパターンに沿って膨らむように配置され得る。
前記エピタキシァルパターンは、リセスされた側壁を有し得る。
前記水平構造体の中の最下部の水平構造体は、残りの他の水平構造体より厚く、前記エピタキシァルパターンの上部面は、前記最下部の水平構造体の上部面より高くあり得る。
前記水平構造体は、同一の厚さを有し、前記エピタキシァルパターンは、前記基板に近く配置され、垂直的に隣接する少なくとも２つの前記水平構造体に接し得る。
前記水平構造体の各々は、前記ゲート電極と前記半導体柱との間の第１及び第２ブロッキング絶縁膜を含み、前記第１及び第２ブロッキング絶縁膜の各々は、シリコン酸化膜及びアルミニウム酸化膜の中の少なくともいずれか１つを含み得る。
前記垂直構造体の各々は、保護膜、電荷格納膜、及びトンネル絶縁膜を含み、前記垂直構造体に隣接する前記水平構造体は、前記垂直構造体の電荷格納膜に接し得る。
【０００８】
上記目的を達成するためになされた本発明の一態様による３次元半導体メモリ装置の製造方法は、基板上に、複数の絶縁膜及び複数の犠牲膜が交互に反復的に積層されたモールド構造体を形成する段階と、前記モールド構造体を貫通して前記基板を露出する貫通ホールを形成する段階と、前記貫通ホール内にエピタキシァル層を形成する段階と、前記貫通ホール内に半導体柱を含む垂直構造体を形成する段階と、前記モールド構造体をパターニングしてトレンチを形成する段階と、前記トレンチによって露出した前記犠牲膜を除去してリセス領域を形成する段階と、前記リセス領域の中の少なくとも最下位の１つによって露出した前記エピタキシァル層をエッチングしてリセスされた側壁を有するエピタキシァルパターンを形成する段階と、前記リセス領域内にゲート電極を含む水平構造体を形成する段階と、を有し、少なくとも１つの層の前記水平構造体は、前記エピタキシァルパターンに接する。
【０００９】
前記エピタキシァル層を形成する段階は、前記貫通ホールによって露出した前記基板をシード（ｓｅｅｄ）として選択的なエピタキシァル工程を遂行する段階を含み、前記エピタキシァル層の上部面は、最下部の前記水平構造体の上部面より高く形成され得る。
前記垂直構造体を形成する段階は、前記貫通ホール内に保護膜、電荷格納膜、及びトンネル絶縁膜を順に形成する段階と、前記各貫通ホール内の前記トンネル絶縁膜上に前記半導体柱を形成する段階と、を含み得る。
前記３次元半導体メモリ装置の製造方法は、前記リセス領域を形成する段階の後に、前記リセス領域によって露出した前記保護膜を選択的に除去して前記電荷格納膜を露出させる段階を更に含むことができる。
前記保護膜を選択的に除去する段階及び前記エピタキシァル層をエッチングする段階は、同一のエッチング工程を通じて同時に遂行され得る。
前記犠牲膜の中の前記エピタキシァル層に接する犠牲膜は、残りの他の犠牲膜に対してエッチング選択比を有する物質を含み、前記犠牲膜を除去する段階、前記保護膜を選択的に除去する段階、及び前記エピタキシァル層をエッチングする段階は、同一のエッチング工程を通じて遂行され得る。
前記エピタキシァルパターンのリセスされた両側壁に隣接する前記ゲート電極の部分の間の間隔は、前記垂直構造体の幅より小さくあり得る。
前記垂直構造体の各々は、電荷格納膜及びトンネル絶縁膜を含み、前記水平構造体の各々は、ブロッキング絶縁膜を含み得る。
【００１０】
上記目的を達成するためになされた本発明の他の態様による３次元半導体メモリ装置は、下部ゲートパターン及び該下部ゲートパターンを貫通して基板に連結される下部半導体パターンを含む下部構造体と、前記下部構造体上に積層された上部ゲートパターン、該上部ゲートパターンを貫通して前記下部半導体パターンに連結される上部半導体パターン、及び該上部半導体パターンと前記上部ゲートパターンとの間に介在する垂直絶縁体を含む上部構造体と、を有し、前記下部半導体パターンは、前記下部ゲートパターンに隣接し、前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する。
【００１１】
前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さくあり得る。
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きくあり得る。
前記下部ゲートパターンの垂直的な厚さは、前記下部半導体パターンの最大幅より小さくあり得る。
前記下部構造体は、前記下部ゲートパターンを複数個含み、垂直的な位置で該下部ゲートパターンの間に配置された絶縁膜を含み、前記絶縁膜に隣接する領域で前記下部半導体パターンの横断面は、実質的に円形状を有し、前記リセス領域で前記下部半導体パターンの横断面は、実質的に方形状を有し得る。
前記下部半導体パターンの最小幅は、該下部半導体パターンの最大幅と前記下部ゲートパターンの垂直的な厚さとの差異に該当し得る。
前記下部半導体パターンは、シリコンからなり、前記傾斜面は、前記シリコンの｛１１１｝結晶面（ｐｌａｎｅ）であり得る。
前記下部ゲートパターンの水平幅は、前記上部ゲートパターンの水平幅より大きくあり得る。
前記３次元半導体メモリ装置は、前記下部ゲートパターンと前記下部半導体パターンの間で前記下部ゲートパターンの上部面及び下部面に延長され、前記上部ゲートパターンと前記垂直絶縁体との間で前記上部ゲートパターンの上部面及び下部面に延長される水平絶縁膜を更に含むことができる。
【００１２】
上記目的を達成するためになされた本発明の他の態様による３次元半導体メモリ装置の製造方法は、基板上に、複数の犠牲膜及び複数の絶縁膜が交互に反復的に積層された複数の薄膜構造体を形成する段階と、前記薄膜構造体を貫通して前記基板を露出させる開口部を形成する段階と、前記開口部の下部領域を満たす下部半導体膜を形成する段階と、前記下部半導体膜が形成された前記開口部内に垂直絶縁体及び上部半導体パターンを形成する段階と、前記薄膜構造体をパターニングして、前記開口部と離隔して前記基板を露出させるトレンチを形成する段階と、前記トレンチに露出した前記犠牲膜を除去してゲート領域を形成する段階と、前記ゲート領域の中の少なくとも最下位の１つによって露出した前記下部半導体膜を選択的にエッチングして前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する下部半導体パターンを形成する段階と、前記ゲート領域内にゲートパターンを形成する段階と、を有する。
【００１３】
前記下部半導体膜を形成する段階は、前記開口部によって露出した前記基板をシード（ｓｅｅｄ）として利用する選択的なエピタキシァル工程を遂行する段階を含み得る。
前記下部半導体膜を選択的にエッチングする段階は、ハロゲン元素を含有する反応ガスを利用して気相エッチング（Ｇａｓ  Ｐｈａｓｅ  Ｅｔｃｈｉｎｇ）工程又は化学的乾式エッチング（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈ）工程を遂行する段階を含み得る。
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きくあり得る。
前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さくあり得る。
【００１４】
上記目的を達成するためになされた本発明の更に他の態様による３次元半導体メモリ装置は、基板上に垂直的に積層された絶縁膜及び該絶縁膜の間に介在する下部ゲートパターンを含む積層構造体と、前記下部ゲートパターンを貫通して前記基板に連結され、前記下部ゲートパターンに隣接し、前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する下部半導体パターンと、を有し、前記基板の上部面に対して垂直的な方向で前記リセス領域の最大幅は、隣接する前記絶縁膜の間の垂直的な距離より小さい。
【００１５】
隣接する前記絶縁膜の間の垂直的な距離は、前記下部半導体パターンの最大幅より小さくあり得る。
前記絶縁膜に隣接する領域で前記下部半導体パターンの横断面は、実質的に円形状を有し、前記リセス領域で前記下部半導体パターンの横断面は、実質的に方形状を有し得る。
前記下部半導体パターンは、シリコンからなり、前記傾斜面は、前記シリコンの｛１１１｝結晶面（ｐｌａｎｅ）であり得る。
前記３次元半導体メモリ装置は、前記下部ゲートパターンと前記下部半導体パターンとの間で前記下部ゲートパターンの上部面及び下部面に延長される水平絶縁膜を更に含むことができる。
前記３次元半導体メモリ装置は、前記下部ゲートパターン上に積層された上部ゲートパターン、該上部ゲートパターンを貫通して前記下部半導体パターンに連結される上部半導体パターン、及び該上部半導体パターンと前記上部ゲートパターンとの間に介在する垂直絶縁体を更に含むことができる。
前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さくあり得る。
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きくあり得る。
前記下部ゲートパターンの水平幅は、前記上部ゲートパターンの水平幅より大きくあり得る。
【００１６】
上記目的を達成するためになされた本発明の更に他の態様による３次元半導体メモリ装置の製造方法は、基板に連結される下部半導体膜及び前記基板上に垂直的に積層されて前記下部半導体膜の側壁の一部分を露出させる下部ゲート領域を定義する絶縁膜を含む下部構造体を形成する段階と、前記下部ゲート領域に露出した前記下部半導体膜を選択的にエッチングして前記基板に対して傾いた傾斜面によって定義されるリセス領域を有する下部半導体パターンを形成する段階と、前記下部ゲート領域に露出した前記絶縁膜の一部分を等方性エッチングして、前記基板の上部面に対して垂直になる前記下部半導体パターンの側壁の一部分を露出させる拡張された下部ゲート領域を形成する段階と、前記拡張された下部ゲート領域内にゲートパターンを形成する段階と、を有する。
【００１７】
前記拡張された下部ゲート領域の垂直的な高さは、前記下部半導体パターンの最大幅より小さくあり得る。
前記下部半導体パターンを形成する段階は、ハロゲン元素を含有する反応ガスを利用して気相エッチング（Ｇａｓ  Ｐｈａｓｅ  Ｅｔｃｈｉｎｇ）工程又は化学的乾式エッチング（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈ）工程を遂行する段階を含み得る。
前記３次元半導体メモリ装置の製造方法は、前記下部半導体パターンを形成する前に、前記下部構造体上に上部構造体を形成する段階を更に含むことができ、前記上部構造体は、垂直的に前記下部半導体パターンに連結される上部半導体パターン、該上部半導体パターンの外側壁を囲む垂直絶縁体、及び前記下部構造体上に垂直的に積層されて前記垂直絶縁体の側壁の一部分を露出させる上部ゲート領域を定義する上部絶縁膜を含み得る。
前記下部半導体パターンの最大幅は、前記上部半導体パターンの最大幅より大きくあり得る。
前記下部半導体パターンの最小幅は、前記上部半導体パターンの下部幅より小さくあり得る。
【発明の効果】
【００１８】
本発明によれば、基板と垂直構造体とを連結するエピタキシァルパターンがリセスされた側壁を有することによって、エピタキシァルパターンに接する最下部の水平構造体はリセスされた側壁のプロフィールに沿って内側に膨らんだ形態に配置される。エピタキシァルパターンの最小幅が垂直構造体の幅より小さく形成されることによって、それらと接する水平構造体を形成する過程でマージンを確保することができるため、高信頼性の３次元半導体メモリ装置を具現することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による３次元半導体メモリ装置のセルアレイを示す簡略回路図である。
【図２】本発明の一実施形態による３次元半導体メモリ装置の構造を示す斜視図である。
【図３】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図４】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図５】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図６】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図７】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図８】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図９】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図１０】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図１１】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図１２】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図１３】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図１４】本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図１５】一般的な技術による３次元半導体メモリ装置を示す断面図である。
【図１６】本発明の一実施形態による３次元半導体メモリ装置の他の例を示す断面図である。
【図１７】本発明の一実施形態による３次元半導体メモリ装置の更に他の例を示す断面図である。
【図１８】本発明の一実施形態による３次元半導体メモリ装置を示す断面図である。
【図１９】図１８のＡ部分を示す図面である。
【図２０】本発明の一実施形態による３次元半導体メモリ装置の下部半導体パターンを示す斜視図である。
【図２１】本発明の一実施形態による３次元半導体メモリ装置の一変形形態を示す斜視図である。
【図２２】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図２３】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図２４】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図２５】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図２６】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図２７】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図２８】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図２９】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図３０】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【図３１】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を説明するための部分断面図である。
【図３２】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を説明するための部分断面図である。
【図３３】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を説明するための部分断面図である。
【図３４】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を説明するための部分断面図である。
【図３５】本発明の他の実施形態による３次元半導体メモリ装置の製造方法を説明するための部分断面図である。
【図３６】本発明の他の実施形態による３次元半導体メモリ装置の他の例の製造方法を説明するための部分断面図である。
【図３７】本発明の他の実施形態による３次元半導体メモリ装置の他の例の製造方法を説明するための部分断面図である。
【図３８】本発明の他の実施形態による３次元半導体メモリ装置の他の例の製造方法を説明するための部分断面図である。
【図３９】本発明の他の実施形態による３次元半導体メモリ装置の変形形態を示す部分断面図である。
【図４０】本発明の他の実施形態による３次元半導体メモリ装置の変形形態を示す部分断面図である。
【図４１】本発明の他の実施形態による３次元半導体メモリ装置の変形形態を示す部分断面図である。
【図４２】本発明の他の実施形態による３次元半導体メモリ装置の変形形態を示す部分断面図である。
【図４３】本発明の他の実施形態による３次元半導体メモリ装置の他の例の製造方法を説明するための部分断面図である。
【図４４】本発明の他の実施形態による３次元半導体メモリ装置の他の例の製造方法を説明するための部分断面図である。
【図４５】本発明の他の実施形態による３次元半導体メモリ装置の他の例の製造方法を説明するための部分断面図である。
【図４６】本発明の他の実施形態による３次元半導体メモリ装置の他の例の製造方法を説明するための部分断面図である。
【図４７】本発明の他の実施形態による３次元半導体メモリ装置の更に他の例の製造方法を説明するための部分断面図である。
【図４８】本発明の他の実施形態による３次元半導体メモリ装置の更に他の例の製造方法を説明するための部分断面図である。
【図４９】本発明の他の実施形態による３次元半導体メモリ装置の更に他の例の製造方法を説明するための部分断面図である。
【図５０】本発明の一実施形態による半導体記憶素子を含む電子システムの一例を示すブロック図である。
【図５１】本発明の一実施形態による半導体記憶素子を含むメモリカードの一例を示すブロック図である。
【図５２】本発明の一実施形態による３次元半導体メモリ装置を装着する情報処理システムの一例を示す概略ブロック図である。
【発明を実施するための形態】
【００２０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００２１】
本発明の長所及び特徴、そしてそれらを達成する方法は、図面を参照して詳細に後述する実施形態を参照することで明確になる。しかし、本発明は、以下で開示する実施形態に限定されるものではなく、異なる多様な形態に具現でき、単に本実施形態は、本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らしめるために提供するものである。明細書の全文に亘って同一参照符号は同一構成要素を指称する。
【００２２】
本明細書で使用する用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は文言で特別に言及しない限り複数形も含む。明細書で使用する‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は、言及する構成要素、段階、動作及び／又は素子が１つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。また、本明細書で、ある膜が他の膜又は基板上に在ると言及する場合に、それは他の膜又は基板上に直接形成されるか、又はこれらの間に第３の膜が介在することもあることを意味する。
【００２３】
また、本明細書で記述する実施形態については、本発明の理想的な例示図である断面図及び／又は平面図を参照して説明する。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張したものである。従って、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。従って、本発明の実施形態は図示した特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。例えば、直角に図示したエッチング領域はラウンドされるか或いは所定曲率を有する形態である。従って、図面で例示した領域は概略的な属性を有し、図面で例示した領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
【００２４】
本発明の実施形態による３次元半導体メモリ装置は、セルアレイ領域、周辺回路領域、及び連結領域を含むことができる。セルアレイ領域には、複数のメモリセル及びメモリセルへの電気的な連結のためのビットライン及びワードラインが配置される。周辺回路領域には、メモリセルを駆動し、メモリセルに格納されたデータを読み出す周辺回路が形成され得る。具体的に、周辺回路領域（Ｃ／Ｐ）には、ワードラインドライバー（ｄｒｉｖｅｒ）、センスアンプ（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ）、ロー（ｒｏｗ）及びコラム（ｃｏｌｕｍｎ）デコーダー、及び制御回路が配置される。連結領域はセルアレイ領域と周辺回路領域との間に配置され、ここにはビット及びワードラインと周辺回路とを電気的に連結する配線構造体が配置される。
【００２５】
図１は、本発明の一実施形態による３次元半導体メモリ装置のセルアレイを示す簡略回路図である。
【００２６】
図１を参照すると、本実施形態による３次元半導体メモリ装置のセルアレイは、共通ソースラインＣＳＬ、ビットラインＢＬ、及び共通ソースラインＣＳＬとビットラインＢＬとの間に配置される複数個のセルストリングＣＳＴＲを含む。
【００２７】
ビットラインＢＬは２次元的に配列され、その各々には複数個のセルストリングＣＳＴＲが並列に連結される。セルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結される。即ち、複数のビットラインＢＬと１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置される。本実施形態によると、共通ソースラインＣＳＬは複数個であり、複数個の共通ソースラインＣＳＬが２次元的に配列される。ここで、複数個の共通ソースラインＣＳＬには電気的に同一の電圧が印加されるか、又は複数個の共通ソースラインＣＳＬの各々が電気的に制御される。
【００２８】
セルストリングＣＳＴＲの各々は、共通ソースラインＣＳＬに接続される接地選択トランジスターＧＳＴ、ビットラインＢＬに接続されるストリング選択トランジスターＳＳＴ、及び接地及びストリング選択トランジスターＧＳＴ、ＳＳＴの間に配置される複数個のメモリセルトランジスターＭＣＴで構成される。そして、接地選択トランジスターＧＳＴ、ストリング選択トランジスターＳＳＴ、及びメモリセルトランジスターＭＣＴは直列に連結される。
【００２９】
共通ソースラインＣＳＬは接地選択トランジスターＧＳＴのソースに共通に連結される。これに加えて、共通ソースラインＣＳＬとビットラインＢＬとの間に配置される接地選択ラインＧＳＬ、複数個のワードラインＷＬ０〜ＷＬ３、及びストリング選択ラインＳＳＬが、接地選択トランジスターＧＳＴ、メモリセルトランジスターＭＣＴ、及びストリング選択トランジスターＳＳＴのゲート電極として各々使用される。また、メモリセルトランジスターＭＣＴの各々はメモリ要素（ｍｅｍｏｒｙ  ｅｌｅｍｅｎｔ）を含む。
【００３０】
図２は、本発明の一実施形態による３次元半導体メモリ装置の構造を示す斜視図である。
【００３１】
図２を参照すると、基板１００上に絶縁膜１１１ａ、１１１及び水平構造体１５０ａ、１５０が交互に反復的に形成された電極構造体１１５が配置される。絶縁膜１１１ａ、１１１及び水平構造体１５０ａ、１５０は第１方向に延長される。絶縁膜１１１ａ、１１１は一例としてシリコン酸化膜であり、絶縁膜１１１ａ、１１１の中の最下部の絶縁膜１１１ａは残りの他の絶縁膜１１１より薄い厚さを有する。水平構造体１５０ａ、１５０の各々は第１及び第２ブロッキング絶縁膜１４２、１４３及びゲート電極１４５を含む。電極構造体１１５は複数個で提供され、複数個の電極構造体１１５は第１方向と交差する第２方向に互いに対向して配置される。第１及び第２方向は各々図２のｘ軸及びｙ軸に該当する。隣接する電極構造体１１５の間にはこれらを離隔させるトレンチ１４０が第１方向に延長される。トレンチ１４０によって露出した基板１００内には高濃度でドーピングされた不純物領域が形成されて共通ソースラインＣＳＬが配置される。図示しないが、トレンチ１４０を満たす分離絶縁膜が更に配置される。
【００３２】
電極構造体１１５を貫通する垂直構造体１３０が配置される。一例として、垂直構造体１３０は、平面的な視点で、第１及び第２方向に沿って整列されてマトリックス形態に配置される。他の例として、垂直構造体１３０は、第２方向に整列され、第１方向にジグザグ形態に配置されることもある。垂直構造体１３０の各々は、保護膜１２４、電荷格納膜１２５、トンネル絶縁膜１２６、及び半導体柱１２７を含む。一例として、半導体柱１２７はその内部の中が空いたチューブ形に配置され、この場合、半導体柱１２７の内部を満たす埋め込み膜１２８が更に配置される。半導体柱１２７の上部にはドレーン領域Ｄが配置され、ドレーン領域Ｄ上に導電パターン１２９が形成されて、ビットラインＢＬに連結される。ビットラインＢＬは、水平構造体１５０ａ、１５０と交差する方向、例えば第２方向に延長される。一例として、第２方向に整列された垂直構造体１３０は１つのビットラインＢＬに連結される。
【００３３】
水平構造体１５０に含まれる第１及び第２ブロッキング絶縁膜１４２、１４３及び垂直構造体１３０に含まれる電荷格納膜１２５及びトンネル絶縁膜１２６は３次元半導体メモリ装置の情報格納要素として定義される。即ち、情報格納要素の中の一部は垂直構造体１３０に含まれ、残りの一部は水平構造体１５０ａ、１５０に含まれる。本実施形態によると、情報格納要素の中の電荷格納膜１２５及びトンネル絶縁膜１２６は垂直構造体１３０に含まれ、第１及び第２ブロッキング絶縁膜１４２、１４３は水平構造体１５０に含まれる。
【００３４】
基板１００及び垂直構造体１３０の間にエピタキシァルパターン１２２が配置される。エピタキシァルパターン１２２は基板１００と垂直構造体１３０を連結する。エピタキシァルパターン１２２は少なくとも１つの層の水平構造体１５０に接する。即ち、図２に示したように、エピタキシァルパターン１２２は、水平構造体１５０、１５０ａの中の少なくともいずれか１つ、例えば最下部の水平構造体１５０ａに接するように配置される。他の実施形態として、エピタキシァルパターン１２２は、複数個の層、例えば２つの層の水平構造体１５０に接するように配置されることもあり、これは後述する図１６で説明する。一方、図２に示したように、エピタキシァルパターン１２２が最下部の水平構造体１５０ａに接するように配置された場合、最下部の水平構造体１５０ａは、残りの他の水平構造体１５０より厚く配置される。エピタキシァルパターン１２２に接する最下部の水平構造体１５０ａは、図１で説明した３次元半導体メモリ装置のセルアレイの接地選択ラインＧＳＬに該当し、垂直構造体１３０に接する残りの水平構造体１５０は複数個のワードラインＷＬ０〜ＷＬ３に該当する。
【００３５】
エピタキシァルパターン１２２の各々はリセスされた側壁１２２ａを有する。それによって、エピタキシァルパターン１２２に接する最下部の水平構造体１５０ａはリセスされた側壁１２２ａのプロフィールに従って配置される。即ち、最下部の水平構造体１５０ａはエピタキシァルパターン１２２のリセスされた側壁１２２ａに沿って内側に膨らむ形態に配置される。エピタキシァルパターン１２２の最小幅Ｗ２は垂直構造体１３０の幅Ｗ１より小さい。本実施形態によると、エピタキシァルパターン１２２が内側にリセスされた側壁１２２ａを有することによって、それらと接する水平構造体１５０ａを形成する過程でマージンを確保することができるため、高信頼性の３次元半導体メモリ装置を具現することができる。
【００３６】
以下、図面を参照して本発明の実施形態による３次元半導体メモリ装置の製造方法を通じて得られる３次元半導体メモリ装置について、より具体的に説明する。
【００３７】
図３〜図１３は、本発明の一実施形態による３次元半導体メモリ装置の製造方法を示す断面図である。
【００３８】
図３を参照すると、基板１００上にモールド構造体（ｍｏｌｄ  ｓｔａｃｋ  ｓｔｒｕｃｔｕｒｅ）１１０が形成される。
【００３９】
基板１００は、半導体特性を有する物質、絶縁性物質、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、基板１００はシリコンウエハーである。一実施形態によると、基板１００内に第１導電形の不純物をドーピングしてウェル領域（図示せず）が形成される。
【００４０】
モールド構造体１１０は、複数の絶縁膜１１１ａ、１１１及び複数の犠牲膜１１２ａ、１１２を含む。絶縁膜１１１ａ、１１１及び犠牲膜１１２ａ、１１２は、交互に、そして反復的に積層される。犠牲膜１１２ａ、１１２は絶縁膜１１１ａ、１１１に対してエッチング選択比を有する物質で形成される。即ち、所定のエッチングレシピを使用して犠牲膜１１２ａ、１１２をエッチングする過程で、犠牲膜１１２ａ、１１２は、絶縁膜１１１のエッチングを最少化しながら、選択的にエッチングされる物質で形成される。絶縁膜１１１ａ、１１１はシリコン酸化膜及びシリコン窒化膜の中の少なくとも１つのであり、犠牲膜１１２は、シリコン膜、シリコン酸化膜、シリコンカーバイド、及びシリコン窒化膜の中から選択される絶縁膜１１１と異なる物質である。以下では、本発明の技術的な思想に対する容易な理解のために、絶縁膜１１１はシリコン酸化膜であり、犠牲膜１１２はシリコン窒化膜である実施形態を例に説明する。
【００４１】
本実施形態によると、犠牲膜１１２の厚さは全てが同一ではない。一例として、犠牲膜の中の最下部の犠牲膜１１２ａは、残りの他の犠牲膜より厚く形成される。最下部の犠牲膜１１２ａは、図１で説明した接地選択ラインＧＳＬが形成される領域として定義される。絶縁膜１１１の厚さは全てが同一ではない。一例として、絶縁膜の中の最下部の絶縁膜１１１ａは、残りの他の絶縁膜及び犠牲膜１１２より薄い厚さに形成される。但し、絶縁膜１１１及び犠牲膜１１２の厚さは、図示したものから多様に変形され得、モールド構造体１１０を構成する膜の層数もやはり多様に変形され得る。絶縁膜１１１及び犠牲膜１１２は、例えば化学的気相蒸着ＣＶＤ方法によって形成される。最下部の絶縁膜１１１ａは熱酸化工程によって形成される。
【００４２】
図４を参照すると、モールド構造体１１０を貫通して、基板１００を露出する貫通ホール１２０が形成される。貫通ホール１２０を形成する工程は、交互に積層された絶縁膜１１１及び犠牲膜１１２を異方性エッチングして基板１００の上部面を露出させる工程を含む。その後の工程で、貫通ホール１２０内には、図２で説明したエピタキシァルパターン（図２の１２２参照）及び垂直構造体（図２の１３０参照）が形成される。図２に示すように、貫通ホール１２０は第１方向及び第２方向に沿ってマトリックス形態に形成される。これと異なり、貫通ホール１２０は第１方向にジグザグに形成されることもある。第１及び第２方向は各々図２のｘ、ｙ軸に該当する。
【００４３】
図５を参照すると、貫通ホール１２０の一部を満たすエピタキシァル層１２１を形成する。エピタキシァル層１２１は、貫通ホール１２０内で、露出した基板１００をシード（ｓｅｅｄ）として選択的なエピタキシァル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ：ＳＥＧ）方法で形成される。これによって、基板１００が例えば単結晶シリコンである場合、エピタキシァル層１２１は単結晶シリコンで形成される。エピタキシァル層１２１は貫通ホール１２０によって露出した最下部の犠牲膜１１２ａの側壁を覆うように形成される。即ち、エピタキシァル層１２１の上部面は、最下部の犠牲膜１１２ａの上部面と同一であるか、或いは高く形成される。一例として、エピタキシァル層１２１の上部面は、最下部の犠牲膜１１２ａの上部面より高く、最下部の犠牲膜１１２ａの直上の絶縁膜１１１の上部面より低く形成される。
【００４４】
図６を参照すると、エピタキシァル層１２１上に保護膜１２４が形成される。保護膜１２４は、例えばシリコン酸化膜を含む。保護膜１２４は、エピタキシァル層１２１が形成された貫通ホール１２０内にコンフォーマルに蒸着される。保護膜１２４は、その後に形成される電荷格納膜１２５を保護する機能を遂行する。一例として、保護膜１２４は原子層蒸着方法で形成される。保護膜１２４上に電荷格納膜１２５が形成される。電荷格納膜１２５は電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜である。電荷トラップ膜は、例えばシリコン窒化膜を含む。続いて、電荷格納膜１２５上にトンネル絶縁膜１２６が形成される。トンネル絶縁膜１２６は単層膜又は複数の薄膜で構成される多層膜である。トンネル絶縁膜１２６は、例えばシリコン酸化膜である。電荷格納膜１２５及びトンネル絶縁膜１２６は一例としてＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）方法で形成される。
【００４５】
本実施形態によると、電荷格納膜１２５及びトンネル絶縁膜１２６が貫通ホール１２０内に形成されることによって、３次元半導体メモリ装置の垂直的な高さ（Ｖｅｒｔｉｃａｌ  ｓｃａｌｅ）を低くすることができる。
【００４６】
図７を参照すると、各貫通ホール１２０内のトンネル絶縁膜１２６上に半導体柱１２７が形成される。半導体柱１２７は単一膜又は複数の薄膜で構成される多層膜である。一例として、半導体柱１２７を形成する工程は、トンネル絶縁膜１２６上に第１半導体膜を形成し、これを異方性エッチングしてエピタキシァル層１２１を露出させる工程を含む。この時、第１半導体膜はトンネル絶縁膜１２６の側壁に残存するように形成される。続いて、貫通ホール１２０内の第１半導体膜上に第２半導体膜を形成することによって、半導体柱１２７を形成する。第２半導体膜は第１半導体膜及びエピタキシァル層１２１の露出した部分と接触する。エピタキシァル層１２１の上部面は、半導体柱１２７の下部面に接触する第１部分と半導体柱１２７に接触しない第２部分を含む。一実施形態として、エピタキシァル層１２１の第１部分は、エピタキシァル層１２１の上部面の第２部分と実質的に共面を成す。他の例として、図７に示したように、エピタキシァル層１２１の上部面の第１部分は第２部分より低い。即ち、半導体柱１２７の下部面がエピタキシァル層１２１の上部面の第２部分より低く形成される。半導体柱１２７はＡＬＤ方法で形成される。半導体柱１２７は非晶質シリコン膜である。他の例として、熱処理工程が遂行されて半導体柱１２７はポリシリコン膜又は単結晶質シリコン膜に変化する。本実施形態によると、半導体柱１２７の第２半導体膜は貫通ホール１２０を完全に満たさないように形成され、半導体柱１２７上に貫通ホール１２０を完全に満たす埋め込み膜１２８を更に形成する。その後、半導体柱１２７及び埋め込み膜１２８は平坦化されて、最上層の絶縁膜１１１が露出する。他の例として、半導体柱１２７は貫通ホール１２０を完全に満たすように形成されることもある。この場合、埋め込み膜１２８は省略される。
【００４７】
従って、貫通ホール１２０内に順に形成された保護膜１２４、電荷格納膜１２５、トンネル絶縁膜１２６、半導体柱１２７、及び埋め込み膜１２８を含む垂直構造体１３０が形成される。垂直構造体１３０はエピタキシァル層１２１によって基板１００に連結される。
【００４８】
図８を参照すると、半導体柱１２７及び埋め込み膜１２８の上部がリセスされて、最上層の絶縁膜１１１の上部面より低く形成される。半導体柱１２７及び埋め込み膜１２８がリセスされた貫通ホール１２０内に導電パターン１２９が形成される。導電パターン１２９はドーピングされたポリシリコン又は金属である。導電パターン１２９内に不純物イオンが注入されて、ドレーン領域Ｄが形成される。不純物イオンは、例えばＮ型である。
【００４９】
モールド構造体１１０を複数個のモールドパターンに分離させるトレンチ１４０が形成される。トレンチ１４０は隣接する垂直構造体１３０の間に形成される。トレンチ１４０を形成する工程は、絶縁膜１１１及び犠牲膜１１２を連続的にパターニングして基板１００を露出させる工程を含む。トレンチ１４０は、第１方向（図２のｘ軸方向）に延長されて形成されることによって、モールド構造体１１０を複数個のモールドパターンに分離させる。複数個のモールドパターン１１０は、第２方向（図２のｙ軸方向）に互いに対向して、離隔されるように形成される。
【００５０】
図９を参照すると、トレンチ１４０に露出した犠牲膜（図８の１１２参照）を選択的に除去してリセス領域１４１ａ、１４１を形成する。リセス領域１４１ａ、１４１は、犠牲膜１１２ａ、１１２が除去された領域に該当し、垂直構造体１３０及び絶縁膜１１１ａ、１１１によって定義される。リセス領域１４１の中の最下部のリセス領域１４１ａは、最下部の犠牲膜（図８の１１２ａ参照）が除去された領域として定義され、エピタキシァル層１２１を露出する。一例として、犠牲膜１１２がシリコン窒化膜又はシリコン酸窒化物を含む場合、犠牲膜１１２を除去する工程は、燐酸を含むエッチング溶液を使用して遂行される。リセス領域１４１を形成する工程は、保護膜１２４が露出する時までエッチングする工程を含む。即ち、保護膜１２４は、犠牲膜１１２の除去のためのエッチング溶液によって電荷格納膜１２５が損傷することを防止する。
【００５１】
その後、リセス領域１４１によって露出した保護膜１２４の一部分を選択的に除去する。これによって、電荷格納膜１２５の一部が露出する。保護膜１２４を選択的に除去する工程は、電荷格納膜１２５に対してエッチング選択比を有するエッチングレシピを利用してエッチングする工程を含む。一実施形態によると、保護膜１２４を選択的に除去する過程で、最下部のリセス領域１４１ａによって露出したエピタキシァル層１２１はエッチングされないことがある。即ち、保護膜１２４が例えばシリコン酸化膜であり、エピタキシァル層１２１がシリコンである場合、シリコン酸化膜のみを選択的にエッチングするエッチングレシピを使用して保護膜１２４を除去することができる。一例として、保護膜１２４はフッ化水素酸を含むエッチング溶液によって除去される。
【００５２】
図１０を参照すると、露出したエピタキシァル層（図９の１２１参照）を選択的にエッチングして、リセスされた側壁１２２ａを有するエピタキシァルパターン１２２を形成する。エピタキシァルパターン１２２を形成する工程は、最下部のリセス領域１４１ａによって露出したエピタキシァル層１２１の側壁を一部エッチングする工程を含む。エッチング工程は、電荷格納膜１２５に対するエッチング選択比を利用することによって、エピタキシァル層１２１をエッチングし、露出した電荷格納膜１２５はエッチングされないようにする。エッチング工程は湿式エッチング又は乾式エッチングを含む。一例として、湿式エッチングを利用した場合、等方性エッチングの結果、エピタキシァルパターン１２２のリセスされた側壁１２２ａはラウンドされた形態を有する。従って、エピタキシァルパターン１２２は、その最小幅Ｗ２が垂直構造体１３０及び貫通ホール１２０の幅Ｗ１より小さく形成される。
【００５３】
他の実施形態として、図９で説明した保護膜１２４を選択的に除去する工程とエピタキシァルパターン１２２を形成する工程とは、同一のエッチング工程で同時に遂行することもできる。即ち、保護膜１２４が例えばシリコン酸化膜であり、エピタキシァル層１２１がシリコンである場合、シリコン酸化膜とシリコンを同時にエッチングできるエッチングレシピを利用して、保護膜１２４を除去する過程でリセスされた側壁１２２ａを有するエピタキシァルパターン１２２を形成することができる。この場合にも、電荷格納膜１２５に対してエッチング選択比を有するエッチングレシピを利用することによって、電荷格納膜１２５がエッチングされないようにすることができる。一例として、エピタキシァルパターン１２２を形成する工程は、Ｏ３ＨＦ、ＳＣ１、又はアンモニア等を利用する湿式エッチング、又はＧａｓを利用する乾式エッチングする工程を含む。
【００５４】
更に他の実施形態として、図９で説明したリセス領域１４１を形成する段階及びエピタキシァルパターン１２２を形成する段階は、同一のエッチング工程で同時に遂行することもできる。この場合、図３に従って絶縁膜１１１及び犠牲膜１１２を交互に反復的に形成する段階で、最下部の犠牲膜１１２ａと残りの他の犠牲膜１１２とは互に異なるエッチング選択比を有する物質で形成される。即ち、犠牲膜１１２の中のエピタキシァル層１２１に接する最下部の犠牲膜１１２ａと、垂直構造体１３０に接する残りの他の犠牲膜１１２とは、エッチング速度が互に異なる物質で形成される。一例として、最下部の犠牲膜１１２ａを含む犠牲膜１１２は全てシリコン窒化物を含み、最下部の犠牲膜１１２ａは残りの他の犠牲膜１１２より窒化物の比率が更に高いシリコン窒化物（Ｎ−ｒｉｃｈ  ＳｉＮ）を含む。それによって、犠牲膜１１２ａ、１１２を除去してリセス領域１４１を形成する段階で、最下部の犠牲膜１１２ａが更に速い速度で除去されることに従って、露出したエピタキシァル層（図９の１２１参照）が共にエッチングされてリセスされた側壁１２２ａを有するエピタキシァルパターン１２２が同時に形成される。エッチング工程は、一例として燐酸を含むエッチング溶液を利用することができる。この過程で、リセス領域１４１によって露出した保護膜１２４が共に除去され、結果的にリセス領域１４１を形成する工程、保護膜１２４を選択的に除去する工程、及びエピタキシァルパターン１２２を形成する工程は同一のエッチング工程で同時に遂行される。
【００５５】
図１１を参照すると、リセス領域１４１ａ、１４１を満たす第１及び第２ブロッキング絶縁膜１４２、１４３を順に形成する。第１及び第２ブロッキング絶縁膜１４２、１４３は、露出したリセス領域１４１ａ、１４１及びトレンチ１４０に沿ってコンフォーマルに蒸着される。一例として、第１ブロッキング絶縁膜１４２はシリコン酸化膜であり、第２ブロッキング絶縁膜１４３はアルミニウム酸化膜である。但し、これらの積層順序は多様に変更することができ、これに限定されない。第１及び第２ブロッキング絶縁膜１４２、１４３は原子層蒸着方法で形成される。一方、最下部のリセス領域１４１ａにも、エピタキシァルパターン１２２のリセスされた側壁１２２ａに沿って第１及び第２ブロッキング絶縁膜１４２、１４３がコンフォーマルに蒸着される。その結果、エピタキシァルパターン１２２に接する第１及び第２ブロッキング絶縁膜１４２、１４３は、内側に膨らむ形態を有する。
【００５６】
図１２を参照すると、第２ブロッキング絶縁膜１４３上に電極膜１４４を形成する。電極膜１４４は、露出したリセス領域（図１１の１４１参照）及びトレンチ（図１１の１４０参照）に沿ってコンフォーマルに蒸着される。一例として、電極膜１４４は、リセス領域１４１を完全に満たすが、トレンチ１４０には完全に満たさない。電極膜１４４は、ドーピングされたポリシリコン膜、金属膜（例えば、タングステン）、又は金属窒化膜の中の少なくとも１つを含む。他の実施形態として、電極膜１４４は順に積層されたバリア金属膜及びバルク金属膜を含む。バリア金属膜は遷移金属及び／又は金属窒化物を含み、バルク金属膜はタングステンを含む。
【００５７】
図１３を参照すると、リセス領域（図１１の１４１ａ、１４１参照）の外部、即ちトレンチ（図１１の１４０参照）に形成された電極膜（図１２の１４４参照）が除去される。一例として、電極膜１４４は等方性エッチング工程で除去される。その結果、リセス領域１４１ａ、１４１内に局所的にゲート電極１４５ａ、１４５が各々形成される。一実施形態によると、電極膜１４４がバリア金属膜及びバルク金属膜を含む場合、トレンチ１４０に形成されたバリア金属膜及びバルク金属膜が除去されることによって、各ゲート電極１４５ａ、１４５は、各リセス領域１４１ａ、１４１内にバリア金属（図示せず）が形成される。従って、第１及び第２ブロッキング絶縁膜１４２、１４３及びゲート電極１４５を含む水平構造体１５０が形成される。最下部のリセス領域（図１１の１４１ａ参照）内に形成された最下部の水平構造体１５０ａは、エピタキシァルパターン１２２のリセスされた側壁１２２ａに沿って形成されて、内側に膨らむ形態を有する。
【００５８】
続いて、トレンチ１４０によって露出した基板１００に高濃度の不純物イオンが提供されて不純物領域が形成される。不純物領域は共通ソースラインＣＳＬとして定義される。
【００５９】
図１４を参照すると、トレンチ（図１３の１４０参照）を満たす分離絶縁膜１５５が更に形成される。分離絶縁膜１５５はトレンチ１４０に沿って第１方向に延長される。その後、図２に示すように、ビットラインＢＬが形成される。第２方向に整列された垂直構造体１３０は１つのビットラインＢＬに共通に連結される。
【００６０】
本実施形態による３次元半導体メモリ装置は、基板１００及び垂直構造体１３０の間に介在して、これらを連結するエピタキシァルパターン１２２がリセスされた側壁１２２ａを有する。エピタキシァルパターン１２２の最小幅Ｗ３は垂直構造体１３０の幅Ｗ１より小さい。それによって、エピタキシァルパターン１２２に接する最下部の水平構造体１５０ａは、エピタキシァルパターン１２２のリセスされた側壁１２２ａに沿って内側に膨らむ形態に形成される。その結果、最下部の水平構造体１５０ａのゲート電極１４５ａとエピタキシァルパターン１２２の中心との間の水平距離は、残りの他のゲート電極１４５の各々と垂直構造体１３０の中心との間の距離と同一であるか、或いは小さい。即ち、断面的な視点で、エピタキシァルパターン１２２の両側に各々配置されたゲート電極１４５ａの部分の間の間隔Ｗ３は、垂直構造体１３０の幅Ｗ１と同一であるか、或いは小さく形成される。最下位のゲート電極１４５ａはエピタキシァルパターン１２２が通る電極−ホールを有する。最下位の水平構造体１５０ａの第１及び第２ブロッキング絶縁膜１４２、１４３は、最下位のゲート電極１４５ａの電極−ホールの内側壁とエピタキシァルパターン１２２のリセスされた側壁１２２ａとの間に配置される。最下位のゲート電極１４５ａの距離Ｗ３は、最下位のゲート電極１４５内に定義された電極−ホールの最小幅に該当する。これを一般的な技術による３次元半導体メモリ装置と比較すると、次の通りである。
【００６１】
図１５は、一般的な技術による３次元半導体メモリ装置を示す断面図である。
【００６２】
図１５を参照すると、一般的な技術では、断面的な視点で、エピタキシァルパターン１２２ｇを間に置いたゲート電極１４５ａ間の間隔Ｗ４は垂直構造体１３０の幅Ｗ１より大きい。これはエピタキシァルパターン１２２ｇと保護膜１２４が互に異なる物質で形成されることによって、図９で説明した露出した保護膜１２４を除去して電荷格納膜１２５を露出させる段階で、エピタキシァルパターン１２２がエッチングされないことに起因する。それによって、最下部のゲート電極１４５ａは、残りの他のゲート電極１４５より形成される空間が減って、最下部のゲート電極１４５ａを蒸着する過程で不良が発生することがある。図１４に示したように、本発明は、エピタキシァルパターン１２２がリセスされた側壁１２２ａを有するように形成されることで、このような問題点を改善することができ、その結果、高信頼性を有する３次元半導体メモリ装置を提供することができる。
【００６３】
図１６は、本発明の一実施形態による３次元半導体メモリ装置の他の例を示す断面図である。図１〜図１５に従って説明した実施形態と同一の構成要素は同一の参照符号を使用し、重複する内容を省略する。
【００６４】
図１６を参照すると、図２で説明したように、第１及び第２ブロッキング絶縁膜１４２、１４３、電荷格納膜１２５、及びトンネル絶縁膜１２６は、３次元半導体メモリ装置の情報格納要素として定義される。情報格納要素の中の一部は垂直構造体１３０に含まれ、残りの一部は水平構造体１５０に含まれる。本実施形態によると、情報格納要素の中のトンネル絶縁膜１２６は垂直構造体１３０に含まれ、電荷格納膜１２５及び第１及び第２ブロッキング絶縁膜１４２、１４３は水平構造体１５０に含まれる。
【００６５】
このために、図６の段階で、貫通ホール内に保護膜１２４及びトンネル絶縁膜１２６を形成する。その後、図１１の段階で、リセス領域内に電荷格納膜１２５及び第１及び第２ブロッキング絶縁膜１４２、１４３を順に形成する。以降省略する製造方法は上述した実施形態と実質的に同一である。
【００６６】
図１７は、本発明の一実施形態による３次元半導体メモリ装置の更に他の例を示す断面図である。図１〜図１６に従って説明した実施形態と同一の構成要素は同一の参照符号を使用し、重複する内容を省略する。
【００６７】
図１７を参照すると、本実施形態において、エピタキシァルパターン１２３は、２つの層の水平構造体、即ち下から第１番目及び第２番目の層の水平構造体１５０ａに接するように配置される。例えば、エピタキシァルパターン１２３は、基板１００に近く配置され、隣接する２つの水平構造体に接触する。図１〜図１４で説明した実施形態と異なり、水平構造体１５０、１５０ａは、実質的にそれぞれ同一の厚さを有して配置される。上述した実施形態のように、エピタキシァルパターン１２３はリセスされた側壁１２３ａを有し、それによって、断面的な視点で、エピタキシァルパターン１２３と接する水平構造体１５０ａのゲート電極１４５ａ間の間隔Ｗ５は、垂直構造体１３０の幅Ｗ１と同一であるか、或いは小さく配置される。この場合、下から第１番目及び第２番目の層の水平構造体１５０ａが図１で説明した接地選択ラインＧＳＬに該当し、以降省略する製造方法は上述した実施形態と実質的に同一である。
【００６８】
図１８は、本発明の一実施形態による３次元半導体メモリ装置を示す断面図であり、図１９は、図１８のＡ部分を示す図面である。図２０は、本発明の一実施形態による３次元半導体メモリ装置の下部半導体パターンを示す斜視図である。
【００６９】
図１８を参照すると、基板１００上に、絶縁膜１１１を介在して積層された下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを含む積層構造体が配置される。
【００７０】
基板１００は、半導体物質からなり、例えばシリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板である。基板１００は不純物がドーピングされた共通ソース領域である不純物領域１０７を含む。基板１００と積層構造体との間に下部絶縁膜１０５が形成される。例えば、下部絶縁膜１０５は熱酸化工程を通じて形成されるシリコン酸化膜である。これと異なり、下部絶縁膜１０５は蒸着技術を利用して形成されたシリコン酸化膜であり得る。下部絶縁膜１０５はその上に形成された絶縁膜１１１より薄い厚さを有する。
【００７１】
積層構造体は、平面的な視点で、一方向に延長されたライン形態を有する。複数のチャンネル構造体ＶＣＳが積層構造体を貫通して基板１００に電気的に連結される。積層構造体を貫通するチャンネル構造体ＶＣＳは平面的な視点で一方向に配列される。これと異なり、チャンネル構造体ＶＣＳは、後述する図２１に示したように、平面的な視点で一方向にジグザグ形態に配列されることもある。
【００７２】
一実施形態によると、積層構造体は、下部半導体パターンＬＳＰと隣接する下部ゲートパターン１５５Ｌと、上部半導体パターンＵＳＰと隣接する上部ゲートパターン１５５Ｕとを含む。一実施形態によると、下部ゲートパターン１５５Ｌは、図１を参照して説明した接地選択トランジスターＧＳＴのゲート電極として利用される。即ち、３次元ＮＡＮＤフラッシュメモリにおいて、下部ゲートパターン１５５Ｌは、基板１００に形成された不純物領域１０７（即ち、共通ソース領域）と下部半導体パターンＬＳＰとの間の電気的な連結を制御する接地選択トランジスターＧＳＴのゲート電極として使用される。そして、上部ゲートパターン１５５Ｕの中の一部は、図１を参照して説明したメモリセルトランジスターＭＣＴのゲート電極として利用される。また、積層構造体の最上部に位置する上部ゲートパターン１５５Ｕは、図１を参照して説明したストリング選択トランジスターＳＳＴのゲート電極として利用される。即ち、３次元ＮＡＮＤフラッシュメモリにおいて、積層構造体の最上部に位置する上部ゲートパターン１５５Ｕは、ビットライン１７５とチャンネル構造体ＶＣＳとの間の電気的な連結を制御するストリング選択トランジスターＳＳＴのゲート電極として使用される。
【００７３】
一実施形態によると、下部ゲートパターン１５５Ｌの水平的な幅は上部ゲートパターン１５５Ｕの水平的な幅より大きい。下部ゲートパターン１５５Ｌの垂直的な厚さと上部ゲートパターン１５５Ｕの垂直的な厚さは実質的に同一である。これと異なり、下部ゲートパターン１５５Ｌの垂直的な厚さは、上部ゲートパターン１５５Ｕの垂直的な厚さより大きいこともある。
【００７４】
一実施形態によると、積層構造体を貫通するチャンネル構造体ＶＣＳの各々は、積層構造体の上部部分を貫通して下部半導体パターンＬＳＰに電気的に連結される上部半導体パターンＵＳＰと、積層構造体の下部部分を貫通して基板１００に電気的に連結される下部半導体パターンＬＳＰとを含む。
【００７５】
一実施形態によると、上部半導体パターンＵＳＰは、中が空いたパイプ形態（ｐｉｐｅ−ｓｈａｐｅｄ）又はマカロニ形態（ｍａｃａｒｏｎｉ−ｓｈａｐｅｄ）である。この時、上部半導体パターンＵＳＰの下端は閉じた状態（ｃｌｏｓｅｄ  ｓｔａｔｅ）である。そして、上部半導体パターンＵＳＰの内部は埋め込み絶縁パターン１３５によって満たされる。そして、上部半導体パターンＵＳＰの底面は下部半導体パターンＬＳＰの上部面より低いレベルに位置する。即ち、上部半導体パターンＵＳＰは下部半導体パターンＬＳＰに挿入された構造を有する。更に具体的に、下部半導体パターンＬＳＰの上部面は上部半導体パターンＵＳＰの底面と接触する第１部分及びこれと接触しない第２部分を含む。下部半導体パターンＬＳＰの上部面の第１部分（即ち、上部半導体パターンＵＳＰの底面は下部半導体パターンＬＳＰの上部面の第２部分より低い。
【００７６】
上部半導体パターンＵＳＰは半導体物質からなる。例えば、上部半導体パターンＵＳＰは、シリコンＳｉ、ゲルマニウムＧｅ、又はこれらの混合物を含み、不純物がドーピングされた半導体であるか、或いは不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。また、上部半導体パターンＵＳＰは、単結晶、非晶質（ａｍｏｒｐｈｏｕｓ）、及び多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）の中から選択された少なくともいずれか１つを含む結晶構造を有する。更に、上部半導体パターンＵＳＰの上端に導電パッド１３７が配置される。導電パッド１３７は、不純物がドーピングされた不純物領域であるか、或いは導電物質からなる。
【００７７】
より詳細に、上部半導体パターンＵＳＰは第１半導体パターン１３１及び第２半導体パターン１３３を含む。第１半導体パターン１３１は積層構造体の内側壁を覆う。第１半導体パターン１３１は、上端及び下端が開放された（ｏｐｅｎｅｄ）パイプ形態又はマカロニ形態である。そして、第１半導体パターン１３１は、下部半導体パターンＬＳＰと接触せずに、離隔される。第２半導体パターン１３３は下端が閉じたパイプ形態又はマカロニ形態である。このような形態の第２半導体パターン１３３の内部は埋め込み絶縁パターン１３５で満たされる。また、第２半導体パターン１３３は、第１半導体パターン１３１の内壁と下部半導体パターンＬＳＰの上部面と接触する。即ち、第２半導体パターン１３３は、第１半導体パターン１３１と下部半導体パターンＬＳＰとを電気的に連結する。
【００７８】
更に、第１及び第２半導体パターン１３１、１３３は、アンドープされた状態であるか、或いは基板１００と同一の導電形を有する不純物でドーピングされる。第１半導体パターン１３１及び第２半導体パターン１３３は多結晶状態又は単結晶状態である。
【００７９】
下部半導体パターンＬＳＰは、図１を参照して説明した接地選択トランジスターＧＳＴのチャンネル領域に利用される。下部半導体パターンＬＳＰは基板１００のような導電形の半導体物質からなる。一実施形態によると、下部半導体パターンＬＳＰは、半導体物質からなる基板１００をシードとして利用するエピタキシァル（ｅｐｉｔａｘｉａｌ）技術又はレーザー結晶化技術の中の１つを利用して形成されたエピタキシァルパターンである。この場合、下部半導体パターンＬＳＰは、単結晶構造を有するか、或いは化学気相蒸着技術の結果物より増加したグレイン大きさを有する多結晶構造を有する。他の実施形態によると、下部半導体パターンＬＳＰは、多結晶構造の半導体物質（例えば、多結晶シリコン）で形成される。
【００８０】
一実施形態によると、下部半導体パターンＬＳＰの底面は、基板１００の上部面より下に位置して基板１００に挿入された構造を有する。下部半導体パターンＬＳＰに隣接する絶縁膜１１１は、下部半導体パターンＬＳＰの一側壁に直接接触する。下部半導体パターンＬＳＰの側壁はリセス領域１４６を有する。リセス領域１４６は、下部ゲートパターン１５５Ｌに隣接し、基板１００の上部面に対して傾いた傾斜面１４６Ｓによって定義される。
【００８１】
より詳細に、図１９及び図２０を参照すると、下部半導体パターンＬＳＰの最大幅Ｗ２は、上部半導体パターンＵＳＰの最大幅Ｗ１（即ち、上部幅）より大きい。そして、垂直的に隣接する絶縁膜１１１の間の距離Ｔ１は下部半導体パターンＬＳＰの最大幅Ｗ２より小さい。ここで、下部半導体パターンＬＳＰの最小幅Ｗ３（即ち、リセス領域１４６の幅）は、上部半導体パターンＵＳＰの上部幅Ｗ１より小さい。下部半導体パターンＬＳＰの最小幅Ｗ３は、垂直的に隣接する絶縁膜１１１の間の距離Ｔ１及び下部半導体パターンＬＳＰの最大幅Ｗ２に従って決定される。従って、下部半導体パターンＬＳＰの最小幅Ｗ３を確保するために、垂直的に隣接する絶縁膜１１１の間の距離Ｔ１を減少させるか、或いは下部半導体パターンＬＳＰの最大幅Ｗ２を増加させる。一実施形態によると、下部半導体パターンＬＳＰの最小幅Ｗ３は、下部半導体パターンＬＳＰの最大幅と垂直的に隣接する絶縁膜１１１の間の距離との差（Ｗ２−Ｔ１）に該当する。
【００８２】
一実施形態によると、下部半導体パターンＬＳＰのリセス領域１４６は、隣接する傾斜面１４６Ｓによって、鋭い楔形状を有する。一実施形態によると、下部半導体パターンＬＳＰがシリコン物質で形成された場合、リセス領域１４６を定義する傾斜面１４６Ｓはシリコン物質の｛１１１｝結晶面である。また、絶縁膜１１１に隣接する領域で下部半導体パターンＬＳＰの横断面は円形を有し、リセス領域１４６が形成された下部半導体パターンＬＳＰの横断面は互いに交差する＜１１０＞方向と平行な辺の方形状を有する。
【００８３】
再び、図１８を参照すると、積層構造体と上部半導体パターンＵＳＰとの間に垂直絶縁体１３９が介在する。垂直絶縁体１３９は上端及び下端が開放された（ｏｐｅｎｅｄ）パイプ形態又はマカロニ形態である。一実施形態によると、垂直絶縁体１３９は下部半導体パターンＬＳＰの上部面と接触する。
【００８４】
一実施形態によると、垂直絶縁体１３９はフラッシュメモリ装置のメモリ要素を含む。即ち、垂直絶縁体１３９はフラッシュメモリ装置の電荷格納膜を含む。例えば、電荷格納膜は、トラップ絶縁膜又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ  ｎａｎｏ  ｄｏｔｓ）を含む絶縁膜である。このような垂直絶縁体１３９に格納されるデータは、上部半導体パターンＵＳＰとゲートパターンとの間の電圧の差異によって、誘発されるファウラーノルドハイムトンネルリングを利用して変更される。これと異なり、垂直絶縁体１３９は、他の動作原理に基づいて情報を格納することが可能な薄膜（例えば、相変化メモリのための薄膜又は可変抵抗メモリのための薄膜）であることもある。
【００８５】
一実施形態によると、垂直絶縁体１３９は、順に積層された電荷格納膜ＣＴＬ及びトンネル絶縁膜ＴＩＬを含む。トンネル絶縁膜ＴＩＬは、チャンネル構造体ＶＣＳと直接接触し、上部ゲートパターン１５５Ｕとトンネル絶縁膜ＴＩＬとの間に電荷格納膜ＣＴＬが介在する。他の実施形態として、垂直絶縁体１３９は、後述する図３９に示すように、順に積層されたブロッキング絶縁膜ＢＩＬ、電荷格納膜ＣＴＬ、及びトンネル絶縁膜ＴＩＬを含むことができる。トンネル絶縁膜ＴＩＬはチャンネル構造体ＶＣＳに直接接触し、トンネル絶縁膜ＴＩＬとブロッキング絶縁膜ＢＩＬとの間に電荷格納膜ＣＴＬが配置される。
【００８６】
電荷格納膜ＣＴＬは、トラップ絶縁膜、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ  ｎａｎｏ  ｄｏｔｓ）を含む絶縁膜を含む。更に具体的な例として、電荷格納膜ＣＴＬは、シリコン窒化膜、シリコン酸化窒化膜、リッチシリコン窒化膜（Ｓｉ−ｒｉｃｈ  ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｓｉ）、又は薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ  ｔｒａｐ  ｌａｙｅｒ）の中の少なくとも１つを含む。トンネル絶縁膜ＴＩＬは、電荷格納膜ＣＴＬより大きいバンドギャップを有する物質の中の１つである。例えば、トンネル絶縁膜ＴＩＬはシリコン酸化膜である。ブロッキング絶縁膜ＢＩＬは、電荷格納膜ＣＴＬより大きいエネルギーバンドギャップを有する物質の中の１つである。例えば、ブロッキング絶縁膜ＢＩＬはシリコン酸化膜である。
【００８７】
一方、垂直絶縁体１３９は、図１９及び後述する図３９に示すように、上部半導体パターンＵＳＰと絶縁膜１１１との間に介在するキャッピング膜パターンＣＰを含む。キャッピング膜パターンＣＰは、絶縁膜１１１に直接接触し、上部ゲートパターン１５５Ｕによって垂直的に分離される。他の実施形態として、後述する図３５に示すように、キャッピング膜ＣＰＬが上部半導体パターンＵＳＰと上部ゲートパターン１５５Ｕとの間で垂直的に延長されることもある。キャッピング膜パターンＣＰは、電荷格納膜ＣＴＬに対してエッチング選択性を有し、絶縁膜１１１と異なる絶縁物質で形成される。例えば、キャッピング膜パターンＣＰは、シリコン膜、シリコン酸化膜、ポリシリコン膜、シリコンカーバイド、及びシリコン窒化膜の中から選択される絶縁膜１１１と異なる物質である。更に他の例として、キャッピング膜パターンＣＰは、タンタル酸化膜Ｔａ２Ｏ５、チタニウム酸化膜ＴｉＯ２、ハフニウム酸化膜ＨｆＯ２、ジルコニウム酸化膜ＺｒＯ２のような高誘電物質で形成され得る。
【００８８】
続いて、図１８及び図１９を参照すると、下部及び上部ゲートパターン１５５Ｌ、１５５Ｕの上部面及び下部面をコンフォーマルに覆う水平絶縁膜１５１が配置される。水平絶縁膜１５１の一部は上部ゲートパターン１５５Ｕと垂直絶縁体１３９との間に延長され、水平絶縁膜１５１の他の一部は下部ゲートパターン１５５Ｌと下部半導体パターンＬＳＰとの間に延長される。水平絶縁膜１５１は１つの薄膜又は複数の薄膜で構成される。一実施形態によると、水平絶縁膜１５１は、図１９に示したように、電荷トラップ形フラッシュメモリトランジスターのブロッキング絶縁膜を含む。他の実施形態として、水平絶縁膜１５１は、後述する図３８に示すように、複数のブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２を含むこともある。更に他の実施形態として、水平絶縁膜１５１は、後述する図４１に示すように、電荷トラップ形フラッシュメモリトランジスターの電荷格納膜ＣＴＬ及びブロッキング絶縁膜ＢＩＬを含むこともある。
【００８９】
更に、積層構造体の間の空間に電極分離パターン１６０が満たされる。電極分離パターン１６０は、絶縁物質からなり、共通ソース領域である不純物領域１０７を覆う。また、積層構造体の上部に積層構造体を横切るビットライン１７５が配置される。ビットライン１７５は、コンタクトプラグ１７１を通じて上部半導体パターンＵＳＰの導電パッド１３７に接続される。
【００９０】
以下、図２２〜図３０及び図３１〜図３５を参照して、本発明の他の実施形態による３次元半導体メモリ装置の製造方法を説明する。図２２〜図３０は、本発明の他の実施形態による３次元半導体メモリ装置の製造方法を示す断面図であり、図３１〜図３５は、本発明の他の実施形態による３次元半導体メモリ装置の製造方法を説明するための部分断面図である。
【００９１】
図２２を参照すると、基板１００上に犠牲膜１１２及び絶縁膜１１１を交互に反復的に積層して多層構造の薄膜構造体１１０ａを形成する。
【００９２】
基板１００は、半導体特性を有する物質、絶縁性物質、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、基板１００は、シリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板である。
【００９３】
犠牲膜１１２は、絶縁膜１１１に対してエッチング選択性を有してエッチングされる物質で形成される。一実施形態によると、犠牲膜１１２及び絶縁膜１１１は、ケミカル溶液を利用する湿式エッチング工程で高いエッチング選択比を有し、エッチングガスを利用する乾式エッチング工程で低いエッチング選択比を有する。
【００９４】
一実施形態によると、複数の犠牲膜１１２は同一の厚さを有し、他の実施形態として、複数の犠牲膜１１２の中の最下層及び最上層の犠牲膜１１２は、それらの間に位置する犠牲膜１１２に比べて厚く形成される。また、絶縁膜１１１は同一の厚さを有するか、絶縁膜１１１の中の一部は厚さが異なることもある。
【００９５】
犠牲膜１１２及び絶縁膜１１１は、熱的化学気相蒸着（Ｔｈｅｒｍａｌ  ＣＶＤ）、プラズマエンハンスド化学気相蒸着（Ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＣＶＤ）、物理的化学気相蒸着（ｐｈｙｓｉｃａｌ  ＣＶＤ）、又は原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）技術を利用して蒸着される。
【００９６】
一実施形態によると、犠牲膜１１２及び絶縁膜１１１は、絶縁物質で形成され、互いにエッチング選択性を有する。例えば、犠牲膜１１２は、シリコン膜、シリコン酸化膜、シリコンカーバイド、シリコン酸窒化物、及びシリコン窒化膜の中の少なくとも１つである。絶縁膜１１１は、シリコン膜、シリコン酸化膜、シリコンカーバイド膜、シリコン酸窒化物、及びシリコン窒化膜の中の少なくとも１つであり、犠牲膜と異なる物質である。例えば、犠牲膜１１２はシリコン窒化膜で形成され、絶縁膜１１１はシリコン酸化膜で形成される。一方、他の実施形態として、犠牲膜１１２は導電物質で形成され、絶縁膜１１１は絶縁物質からなることもある。
【００９７】
これに加えて、基板１００と薄膜構造体１１０ａとの間に下部絶縁膜１０５が形成される。例えば、下部絶縁膜１０５は熱酸化工程を通じて形成されるシリコン酸化膜である。これと異なり、下部絶縁膜１０５は蒸着技術を利用して形成されたシリコン酸化膜であり得る。下部絶縁膜１０５は、その上に形成される犠牲膜１１２及び絶縁膜１１１より薄い厚さを有する。
【００９８】
図２３を参照すると、薄膜構造体１１０ａを貫通して基板１００を露出させる開口部１１６を形成する。
【００９９】
この実施形態によると、開口部１１６はホール模様に形成される。即ち、開口部１１６の各々は、その深さがその幅より少なくとも５倍以上大きい模様に形成される。これに加えて、この実施形態によると、開口部１１６は、基板１００の上部面（即ち、ｘｙ平面）上に２次元的に形成される。即ち、開口部１１６の各々は、ｘ及びｙ方向に沿って他の構成要素から離隔されて形成される孤立された領域である。他の実施形態として、図２１に示したように、開口部１１６がｙ軸方向にジグザグ（ｚｉｇ  ｚａｇ）に配置されることもある。ここで、一方向に隣接する開口部１１６間の離隔距離は、開口部１１６の幅より小さいか、或いは同一である。
【０１００】
このような開口部１１６は、薄膜構造体１１０ａ上にマスクパターン（図示せず）を形成し、マスクパターン（図示せず）をエッチングマスクとして利用して異方性エッチングすることによって形成される。異方性エッチング工程で基板１００の上部面まで過度エッチング（ｏｖｅｒ−ｅｔｃｈ）され、これによって、開口部１１６に露出した基板１００の上部面は所定の深さにリセスされる。また、異方性エッチング工程によって、開口部１１６の下部幅が開口部１１６の上部幅より小さいことがある。
【０１０１】
図２４を参照すると、開口部１１６の下部領域を満たす下部半導体膜１１７を形成する。
【０１０２】
下部半導体膜１１７は、薄膜構造体１１０ａの下部に位置する犠牲膜１１２及び絶縁膜１１１の一側壁と直接接触する。下部半導体膜１１７は少なくとも１つ以上の犠牲膜１１２の側壁を覆う。そして、下部半導体膜１１７の上部面は垂直的に隣接する犠牲膜１１２の間のレベルに位置する。
【０１０３】
より詳細に、下部半導体膜１１７は、開口部１１６に露出した基板１００をシード層（ｓｅｅｄ  ｌａｙｅｒ）として使用する選択的なエピタキシァル成長（ＳＥＧ）工程を遂行して形成される。これによって、下部半導体膜１１７は、基板１００のエッチングされた領域と開口部１１６の下部部分を満たすピラー（ｐｉｌｌａｒ）形態に形成される。このような場合、下部半導体膜１１７は、単結晶構造を有するか、或いは化学気相蒸着技術の結果物より増加したグレイン大きさを有する多結晶構造を有する。一方、下部半導体膜１１７の物質はシリコンであり得るが、これに限定されない。例えば、炭素ナノ構造物、有機半導体物質、及び化合物半導体が下部半導体膜１１７に使用される。他の実施形態として、下部半導体膜１１７は、多結晶構造の半導体物質（例えば、多結晶シリコン）で形成される。
【０１０４】
一実施形態によると、下部半導体膜１１７は、＜１００＞方向を有するシリコン単結晶基板１００をシード（ｓｅｅｄ）として利用する選択的なエピタキシァル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ：ＳＥＧ）方法を利用して形成される。この時、下部半導体膜１１７の上部面は＜１００＞方向を有する。
【０１０５】
これに加えて、下部半導体膜１１７は基板１００と同一の導電形を有する。下部半導体膜１１７には、選択的なエピタキシァル成長工程の時にその場（ｉｎ−ｓｉｔｕ）で不純物がドーピングされる。これと異なり、下部半導体膜１１７を形成した後に、下部半導体膜１１７に不純物がイオン注入されることもある。
【０１０６】
図２５及び図３１を参照すると、下部半導体膜１１７が形成された開口部１１６の内壁を覆い、下部半導体膜１１７の上部面を露出させる垂直絶縁体１３９及び第１半導体パターン１３１を形成する。
【０１０７】
より詳細に説明すると、下部半導体膜１１７が形成された開口部１１６の内壁を覆う垂直絶縁膜及び第１半導体膜を順に形成する。垂直絶縁膜及び第１半導体膜は開口部１１６の一部分を満たす。垂直絶縁膜及び第１半導体膜の蒸着の厚さの合計は開口部１１６の幅の１／２より小さい。即ち、開口部１１６は垂直絶縁膜及び第１半導体膜によって完全に満たされない。更に、垂直絶縁膜は開口部１１６に露出した下部半導体膜１１７の上部面を覆う。垂直絶縁膜は、複数の薄膜で形成され、例えば、プラズマエンハンスド化学気相蒸着（Ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＣＶＤ）、物理的化学気相蒸着（ｐｈｙｓｉｃａｌ  ＣＶＤ）、又は原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）技術を利用して蒸着される。
【０１０８】
垂直絶縁膜は、フラッシュメモリ装置のメモリ要素として使用される電荷格納膜を含む。例えば、電荷格納膜はトラップ絶縁膜又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ  ｎａｎｏ  ｄｏｔｓ）を含む絶縁膜である。これと異なり、垂直絶縁膜は相変化メモリのための薄膜又は可変抵抗メモリのための薄膜を含むこともある。
【０１０９】
一実施形態によると、図３１に示すように、垂直絶縁膜１３９は、順に積層されたキャッピング膜ＣＰＬ、電荷格納膜ＣＴＬ、及びトンネル絶縁膜ＴＩＬを含む。キャッピング膜ＣＰＬは、開口部に露出した犠牲膜１１２及び絶縁膜１１１の側壁と下部半導体膜１１７の上部面とを覆う。キャッピング膜ＣＰＬは、犠牲膜１１２及び電荷格納膜ＣＴＬに対してエッチング選択性を有する物質で形成される。例えば、キャッピング膜ＣＰＬは、タンタル酸化膜Ｔａ２Ｏ５、チタニウム酸化膜ＴｉＯ２、ハフニウム酸化膜ＨｆＯ２、及びジルコニウム酸化膜ＺｒＯ２等のように高い誘電定数を有する高誘電膜で形成される。電荷格納膜ＣＴＬは、トラップ絶縁膜、又は導電性ナノドット（ｃｏｎｄｕｃｔｉｖｅ  ｎａｎｏ  ｄｏｔｓ）を含む絶縁膜を含む。より具体的な例として、電荷格納膜ＣＴＬは、シリコン窒化膜、シリコン酸化窒化膜、リッチシリコン窒化膜（Ｓｉ−ｒｉｃｈ  ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｓｉ）、又は薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ  ｔｒａｐ  ｌａｙｅｒ）の中の少なくとも１つを含む。トンネル絶縁膜ＴＩＬは、電荷格納膜ＣＴＬより大きいバンドギャップを有する物質の中の１つである。例えば、トンネル絶縁膜ＴＩＬはシリコン酸化膜である。
【０１１０】
第１半導体膜は垂直絶縁膜上にコンフォーマルに形成される。一実施形態によると、第１半導体膜は、原子層蒸着ＡＬＤ又は化学的気相蒸着ＣＶＤ技術の中の１つを使用して形成される半導体物質（例えば、多結晶シリコン膜、単結晶シリコン膜、又は非晶質シリコン膜）である。
【０１１１】
垂直絶縁膜及び第１半導体膜を順に形成した後、下部半導体膜１１７の上部面上の第１半導体膜及び垂直絶縁膜を異方性エッチングして下部半導体膜１１７の上部面を露出させる。これによって、開口部１１６の内壁に第１半導体パターン１３１及び垂直絶縁体１３９が形成される。即ち、垂直絶縁体１３９及び第１半導体パターン１３１は開放された両端を有する円筒模様に形成される。また、第１半導体膜及び垂直絶縁膜を異方性エッチングする間に、過度エッチング（ｏｖｅｒ−ｅｔｃｈ）の結果として、第１半導体パターン１３１によって露出する下部半導体膜１１７の上部面がリセスされることもある。
【０１１２】
一方、異方性エッチングする間に、第１半導体パターン１３１の下に位置する垂直絶縁膜の一部分はエッチングされないことがあり、この場合、垂直絶縁体１３９は、第１半導体パターン１３１の底面と下部半導体膜１１７の上部面との間に介在する底部を有する。
【０１１３】
これに加えて、第１半導体膜及び垂直絶縁膜に対する異方性エッチングの結果として、薄膜構造体１１０ａの上部面が露出する。これによって、垂直絶縁体１３９及び第１半導体パターン１３１は、開口部１１６内に局所的に形成される。即ち、垂直絶縁体１３９及び第１半導体パターン１３１は、平面上で２次元的に配列される。
【０１１４】
一方、後述する図４２に示す実施形態によると、垂直絶縁体１３９を形成した後、垂直絶縁体１３９の底部を除去する工程が追加的に遂行される。即ち、第１半導体パターン１３１と下部半導体膜１１７の上部面との間に介在する垂直絶縁体１３９の底部を等方性エッチングしてアンダーカット領域が形成される。アンダーカット領域の形成によって、図４２に示すように、垂直絶縁体１３９の垂直的な長さが減少し、下部半導体パターンＬＳＰの上部面と離隔される。その後、アンダーカット領域は、後続工程で形成される第２半導体パターン１３３で満たされる。
【０１１５】
図２６及び図３２を参照すると、垂直絶縁体１３９及び第１半導体パターン１３１が形成された結果物上に、第２半導体パターン１３３及び埋め込み絶縁パターン１３５を順に形成する。
【０１１６】
第２半導体パターン１３３及び埋め込み絶縁パターン１３５は、垂直絶縁体１３９及び第１半導体パターン１３１が形成された開口部１１６内に第２半導体膜及び埋め込み絶縁膜が順に形成され、薄膜構造体１１０ａの上部面が露出するように平坦化して形成される。
【０１１７】
第２半導体膜は、開口部１１６を完全に埋め込まない厚さに、開口部１１６内にコンフォーマルに形成される。第２半導体膜は下部半導体膜１１７と第１半導体パターン１３１とを連結する。第２半導体膜は、原子層蒸着ＡＬＤ又は化学的気相蒸着ＣＶＤ技術の中の１つを使用して形成される半導体物質（例えば、多結晶シリコン膜、単結晶シリコン膜、又は非晶質シリコン膜）である。
【０１１８】
このように形成された第２半導体パターン１３３は、開口部１１６内にパイプ形態（ｐｉｐｅ−ｓｈａｐｅｄ）、中空のシリンダー形態（ｈｏｌｌｏｗ  ｃｙｌｉｎｄｒｉｃａｌ  ｓｈａｐｅ）、又はカップ（ｃｕｐ）模様に形成される。一方、他の実施形態として、第２半導体パターン１３３が開口部１１６を満たすようにピラー（ｐｉｌｌａｒ）形態に形成されることもある。
【０１１９】
埋め込み絶縁パターン１３５は、第２半導体パターン１３３が形成された開口部１１６を満たすように形成され、ＳＯＧ技術を利用して形成される絶縁性物質及びシリコン酸化膜の中の１つである。
【０１２０】
このように、第１及び第２半導体パターン１３１、１３３の形成によって、下部半導体膜１１７上に上部半導体パターンＵＳＰが形成される。上部半導体パターンＵＳＰは、垂直絶縁体１３９が形成された開口部１１６内に形成されることによって、上部半導体パターンＵＳＰの最大幅Ｗ１（即ち、上部幅）は、下部半導体膜１１７の最大幅Ｗ２（即ち、上部幅）より小さい。
【０１２１】
図２７を参照すると、薄膜構造体１１０ａをパターニングして隣接する開口部１１６の間に基板１００を露出させるトレンチ１４０を形成する。
【０１２２】
具体的に、トレンチ１４０を形成する工程は、薄膜構造体１１０ａ上にトレンチ１４０の平面積位置を定義するマスクパターン（図示せず）を形成する工程と、マスクパターンをエッチングマスクとして使用して薄膜構造体１１０ａを異方性エッチングする工程と、を含む。
【０１２３】
トレンチ１４０は、第１及び第２半導体パターン１３１、１３３から離隔されて、犠牲膜１１２及び絶縁膜１１１の側壁を露出させるように形成される。水平的な視点で、トレンチ１４０はライン形態又は長方形に形成され、垂直的な深さにおいて、トレンチ１４０は基板１００の上部面を露出させるように形成される。トレンチ１４０を形成する間に、オーバーエッチング（ｏｖｅｒ  ｅｔｃｈ）によってトレンチ１４０に露出する基板１００の上部面が所定の深さにリセスされる。また、トレンチ１４０は、異方性エッチング工程によって、基板１００からの距離に従って他の幅を有し得る。
【０１２４】
トレンチ１４０の形成によって、薄膜構造体１１０ａは一方向に延長されたライン形態を有する。そして、１つのライン形態の薄膜構造体１１０ａには、複数の上部半導体パターンＵＳＰが貫通する。
【０１２５】
図２８及び図３３を参照すると、トレンチ１４０に露出した犠牲膜１１２を除去して、隣接する絶縁膜１１１の間に下部及び上部ゲート領域１４５Ｌ、１４５Ｕを形成する。
【０１２６】
具体的に、下部及び上部ゲート領域１４５Ｌ、１４５Ｕは、絶縁膜１１１、垂直絶縁体１３９、下部半導体膜１１７、及び基板１００に対してエッチング選択性を有するエッチングレシピを使用して犠牲膜１１２を等方的にエッチングして形成される。ここで、犠牲膜１１２は等方性エッチング工程によって完全に除去される。例えば、犠牲膜１１２がシリコン窒化膜であり、絶縁膜１１１がシリコン酸化膜である場合、エッチング段階は、燐酸を含むエッチング液を使用して等方性エッチング工程が遂行される。
【０１２７】
このように形成された下部ゲート領域１４５Ｌは、トレンチ１４０から絶縁膜１１１の間に水平的に延長され、下部半導体膜１１７の側壁の一部分を露出させる。上部ゲート領域１４５Ｕは、トレンチ１４０から絶縁膜１１１の間に水平的に延長され、垂直絶縁体１３９の側壁の一部分を露出させる。即ち、下部ゲート領域１４５Ｌは、垂直的に隣接する絶縁膜１１１と下部半導体膜１１７の一側壁によって定義される。上部ゲート領域１４５Ｕは、垂直的に隣接する絶縁膜１１１と垂直絶縁体１３９の一側壁によって定義される。これに加えて、図３３に示す実施形態によると、キャッピング膜ＣＰＬは、上部ゲート領域１４５Ｕを形成するための等方性エッチング工程の時、エッチング停止膜として利用され、等方性エッチング工程に利用されるエッチング液によって電荷格納膜が損傷することを防止する。即ち、上部ゲート領域１４５Ｕは、垂直絶縁体１３９のキャッピング膜ＣＰＬを露出させる。
【０１２８】
一実施形態によると、下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さは下部半導体膜１１７の最大幅より小さい。下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さは犠牲膜１１２の厚さと実質的に同一である。そして、下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さは実質的に互いに同一である。これと異なり、下部ゲート領域１４５Ｌの垂直的な高さが上部ゲート領域１４５Ｕの垂直的な高さより大きいこともある。
【０１２９】
図２９及び図３４を参照すると、下部ゲート領域１４５Ｌに露出した下部半導体膜１１７の側壁をリセスしてリセス領域１４６を有する下部半導体パターンＬＳＰを形成する。
【０１３０】
一実施形態によると、下部半導体膜１１７にリセス領域１４６を形成する工程は、下部ゲート領域１４５Ｌに露出した下部半導体膜１１７の側壁を選択的にエッチングする工程を含む。ここで、エッチング工程には、半導体物質の結晶方向に沿ってエッチング速度が他の特性を有するエッチングレシピを利用する。これによって、リセス領域１４６は、基板１００の上部面に対して傾いた傾斜面１４６Ｓによって定義される。そして、リセス領域１４６は、隣接する傾斜面１４６Ｓによって、鋭い楔形状を有する。一実施形態によると、リセス領域１４６を定義する傾斜面１４６Ｓは、シリコン物質の｛１１１｝結晶面である。また、リセス領域１４６が形成された下部半導体パターンＬＳＰの横断面は、図２０に示したように、＜１１０＞方向が交差する方形状を有する。
【０１３１】
より詳細に、一実施形態によると、リセス領域１４６は、ハロゲン含有反応ガスを含むエッチャントを使用して気相エッチング（Ｇａｓ  Ｐｈａｓｅ  Ｅｔｃｈｉｎｇ）又は化学的乾式エッチング（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈ）することによって形成される。ここで、ハロゲン含有反応ガスは、ＨＣｌ、Ｃｌ２、ＮＦ３、ＣｌＦ３、及びＦ２ガスの中のいずれか１つである。他の実施形態として、有機アルカリエッチャント（水酸化テトラメチルアンモニウム：ＴＭＡＨ）又は水酸化アンモニウムＮＨ４ＯＨのようなエッチング液を利用する湿式異方性エッチング工程を遂行して、下部半導体パターンＬＳＰにリセス領域１４６を形成することもある。
【０１３２】
具体的に、シリコンからなる下部半導体膜１１７を選択的にエッチングする時、シリコンの結晶面及び結晶方向に沿ってエッチング速度が異なって示される。一実施形態によると、ハロゲン含有反応ガスを使用して下部ゲート領域１４５Ｌに露出した下部半導体膜１１７の側壁をエッチングする時、＜１１１＞方向でエッチング速度が＜１１０＞方向でのエッチング速度より速い。このような場合、｛１１１｝結晶面でエッチング工程が停止されて、下部半導体パターンＬＳＰの｛１１１｝結晶面が露出する。即ち、リセス領域１４６は、｛１１１｝結晶面によって定義され、｛１１１｝結晶面を有する２つの傾斜面１４６Ｓによって、鋭い楔形状を有する。
【０１３３】
他の実施形態として、水酸化アンモニウムＮＨ４ＯＨを利用してシリコンで形成された下部半導体膜１１７を等方性エッチングする時、下部半導体膜１１７は、｛１１１｝結晶面でエッチング速度が最も遅く、｛１００｝面でエッチング速度が最も速い特性を有する。これによって、水酸化アンモニウムＮＨ４ＯＨを利用して等方性エッチング工程を進行する場合、エッチング速度が最も遅い｛１１１｝結晶面がリセス領域１４６の側面を定義する。そして、リセス領域１４６は、｛１１１｝結晶面を有する２つの側面によって、鋭い楔形状を有する。
【０１３４】
このようにエッチング工程によって形成されたリセス領域１４６の表面に、欠陥（ｄｅｆｅｃｔ）が存在することがある。このために、リセス領域１４６を形成した後、Ｏ３及びＨＦを利用するクリーニング工程を遂行してリセス領域１４６の表面欠陥を除去する。
【０１３５】
リセス領域１４６を有する下部半導体パターンＬＳＰの形成によって、下部半導体パターンＬＳＰの最小幅Ｗ３は、上部半導体パターンＵＳＰの上部幅Ｗ１より減少する。一実施形態によると、リセス領域１４６の深さ（即ち、側面の深さ）は、隣接する絶縁膜１１１の間の距離Ｔ１及び下部半導体パターンＬＳＰの最大幅Ｗ２によって決定される。より詳細に、リセス領域１４６の深さは、大略下部ゲート領域１４５Ｌの高さＴ１の半分に該当する。即ち、下部半導体パターンＬＳＰの最小幅Ｗ３は、下部半導体パターンＬＳＰの最大幅Ｗ２と下部ゲート領域１４５Ｌの高さＴ１との差異に該当する。
【０１３６】
続いて、図３０及び図３５を参照すると、下部及び上部ゲート領域１４５Ｌ、１４５Ｕの内壁を覆う水平絶縁膜１５１及び下部及び上部ゲート領域１４５Ｌ、１４５Ｕの残りの空間を満たす下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを形成する。
【０１３７】
水平絶縁膜１５１及び下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを形成する工程は、下部及び上部ゲート領域１４５Ｌ、１４５Ｕを順に覆う水平絶縁膜１５１及び導電膜を形成した後、トレンチ１４０内で導電膜を除去して下部及び上部ゲート領域１４５Ｌ、１４５Ｕ内に下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを局所的に形成する工程を含む。
【０１３８】
一実施形態によると、上部ゲート領域１４５Ｕで、水平絶縁膜１５１は垂直絶縁体１３９に直接接触する。一実施形態によると、図３５に示したように、水平絶縁膜１５１は垂直絶縁体１３９のキャッピング膜ＣＰＬに直接接触する。下部ゲート領域１４５Ｌで、水平絶縁膜１５１は下部半導体パターンＬＳＰに直接接触する。具体的に、下部ゲート領域１４５Ｌで、水平絶縁膜１５１は下部半導体パターンＬＳＰのリセス領域１４６をコンフォーマルに覆う。水平絶縁膜１５１は、垂直絶縁膜の場合と同様に、１つの薄膜又は複数の薄膜で構成される。一実施形態によると、水平絶縁膜１５１は電荷トラップ形フラッシュメモリトランジスターのブロッキング絶縁膜ＢＩＬを含む。ブロッキング絶縁膜ＢＩＬは、トンネル絶縁膜ＴＩＬより小さく、電荷格納膜ＣＴＬより大きいバンドギャップを有する物質の中の１つである。例えば、ブロッキング絶縁膜ＢＩＬはアルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜の中の１つである。
【０１３９】
一実施形態によると、導電膜は、下部及び上部ゲート領域１４５Ｌ、１４５Ｕを満たしながら、トレンチ１４０の内壁をコンフォーマルに覆うように形成され、この場合、下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを形成する工程は、トレンチ１４０内の導電膜を等方性エッチング方法で除去する工程を含む。他の実施形態として、導電膜はトレンチ１４０を満たすように形成され、この場合、下部及び上部ゲートパターン１５５Ｌ、１５５Ｕは、トレンチ１４０内で導電膜を異方性エッチングして形成される。一実施形態によると、上部ゲート領域１４５Ｕ内に上部ゲートパターン１５５Ｕが形成され、下部ゲート領域１４５Ｌに下部ゲートパターン１５５Ｌが形成される。ここで、下部ゲートパターン１５５Ｌは下部半導体パターンＬＳＰのリセス領域１４６内に満たされるため、下部ゲートパターン１５５Ｌは下部半導体パターンＬＳＰ方向に鋭い側壁を有する。即ち、下部ゲートパターン１５５Ｌは傾斜面１４６Ｓと各々平行な側壁を有する。これによって、下部ゲートパターン１５５Ｌの水平幅は上部ゲートパターンの水平幅より大きくなる。一実施形態によると、導電膜を形成する工程は、バリア金属膜及び金属膜を順に蒸着する工程を含む。バリア金属膜は、例えばＴｉＮ、ＴａＮ、又はＷＮのような金属窒化膜からなる。そして、金属膜は、例えばＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、又はＣｕのような金属物質からなる。
【０１４０】
続いて、図３０に示すように、下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを形成した後、基板１００に不純物領域１０７が形成される。不純物領域１０７は、イオン注入工程を通じて形成され、トレンチ１４０を通じて露出した基板１００内に形成される。不純物領域１０７は下部半導体パターンＬＳＰと異なる導電形を有する。そして、不純物領域１０７は基板１００とＰＮ−接合を構成する。これと異なり、下部半導体パターンＬＳＰに接する基板１００の領域は、下部半導体パターンＬＳＰと同一の導電形を有することができる。フラッシュメモリ装置のための一実施形態によると、不純物領域１０７の各々は互いに連結されて等電位状態にある。他の実施形態として、不純物領域１０７の各々は互に異なる電位を有するように電気的に分離される。更に他の実施形態として、不純物領域１０７は、それぞれ異なる複数の不純物領域１０７を含む独立的な複数のソースグループを構成し、ソースグループの各々がそれぞれ異なる電位を有するように電気的に分離される。
【０１４１】
続いて、図１８に示すように、不純物領域１０７上にトレンチ１４０を満たす電極分離パターン１６０を形成する。電極分離パターン１６０は，シリコン酸化膜、シリコン窒化膜，又はシリコン酸化窒化膜の中の少なくとも１つで形成される。
【０１４２】
これに加えて、第１及び第２半導体パターン１３１、１３３に接続される導電パッド１３７が形成される。導電パッド１３７は、第１及び第２半導体パターン１３１、１３３の上部領域をリセスした後、リセスされた領域内に導電物質を満たして形成される。また、導電パッド１３７は、その下に位置する第１及び第２半導体パターン１３１、１３３と異なる導電形の不純物をドーピングして形成される。これによって、導電パッド１３７はその下部領域とダイオードを構成する。
【０１４３】
続いて、図１８に示すように、導電パッド１３７に接続されるコンタクトプラグ１７１及びコンタクトプラグ１７１を連結するビットライン１７５を形成する。ビットライン１７５は、コンタクトプラグ１７１を通じて第１及び第２半導体パターン１３１、１３３に電気的に連結され、下部及び上部ゲートパターン１５５Ｌ、１５５Ｕ又はトレンチ１４０を横切るように形成される。
【０１４４】
図３６〜図３８は、本発明の他の実施形態による３次元半導体メモリ装置の他の例の製造方法を説明するための部分断面図であり、図３９〜図４２は、他の実施形態による３次元半導体メモリ装置の変形形態を示す部分断面図である。
【０１４５】
この実施形態によると、図３４を参照して説明したように、隣接する絶縁膜１１１の間に下部及び上部ゲート領域１４５Ｌ、１４５Ｕを形成した後、下部及び上部ゲート領域１４５Ｌ、１４５Ｕの水平幅及び高さを増加させる。
【０１４６】
より詳細には、図３６を参照すると、下部及び上部ゲート領域１４５Ｌ、１４５Ｕに露出したキャッピング膜ＣＰＬと絶縁膜１１１の一部分を等方性エッチングして、拡張された（ｅｎｌａｒｇｅｄ）下部及び上部ゲート領域１４７Ｌ、１４７Ｕ及びキャッピング膜パターンＣＰを形成する。拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕの垂直的な高さＴ２は、図３４に示した下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さＴ１より大きくなる。ここで、キャッピング膜パターンＣＰを形成する前後の下部及び上部ゲート領域１４７Ｌ、１４７Ｕの垂直的な高さの差異（Ｔ２−Ｔ１）はキャッピング膜ＣＰＬの厚さの約２倍程度である。
【０１４７】
一実施形態によると、垂直絶縁体１３９がキャッピング膜ＣＰＬ、電荷格納膜ＣＴＬ、及びトンネル絶縁膜ＴＩＬを含む場合、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕを形成する工程は、キャッピング膜ＣＰＬの一部分をエッチングして電荷格納膜ＣＴＬの一部分を露出させる工程を含む。これによって、拡張された上部ゲート領域１４７Ｕを形成する時、電荷格納膜ＣＴＬと絶縁膜１１１との間にキャッピング膜パターンＣＰが形成される。
【０１４８】
他の実施形態として、垂直絶縁体１３９が図３９に示したように、キャッピング膜ＣＰＬ、ブロッキング絶縁膜ＢＩＬ、電荷格納膜ＣＴＬ、及びトンネル絶縁膜ＴＩＬを含む場合、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕを形成する工程は、キャッピング膜ＣＰＬの一部分をエッチングしてブロッキング絶縁膜ＢＩＬの一部分を露出させる工程を含む。そして、拡張された上部ゲート領域１４７Ｕを形成する時、ブロッキング絶縁膜ＢＩＬと絶縁膜１１１との間にキャッピング膜パターンＣＰが形成される。更に他の実施形態として、垂直絶縁体１３９がキャッピング膜ＣＰＬ、ブロッキング絶縁膜ＢＩＬ、電荷格納膜ＣＴＬ、及びトンネル絶縁膜ＴＩＬを含む場合、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕを形成する工程は、図４０に示したように、キャッピング膜ＣＰＬ及びブロッキング絶縁膜ＢＩＬの一部分をエッチングして電荷格納膜ＣＴＬの一部分を露出させる工程を含む。これによって、電荷格納膜ＣＴＬと絶縁膜１１１との間にキャッピング膜パターンＣＰ及びブロッキング絶縁膜パターンＢＩＰが形成される。
【０１４９】
続いて、図３７を参照すると、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕを形成した後、拡張された下部ゲート領域１４７Ｌに露出した下部半導体膜１１７を選択的にエッチングしてリセス領域１４６を形成する。リセス領域１４６の形成によって、下部半導体パターンＬＳＰの最小幅Ｗ４は上部半導体パターンＵＳＰの上部幅Ｗ１より減少する。下部半導体パターンＬＳＰのリセス領域１４６は、図１８を参照して説明したように、半導体物質の結晶方向に沿ってエッチング速度が異なる特性を有するエッチングレシピを利用して形成される。これによって、リセス領域１４６は基板１００の上部面に対して傾いた傾斜面１４６Ｓによって定義される。そして、リセス領域１４６は、隣接する傾斜面１４６Ｓによって、鋭い楔形状を有する。一実施形態によると、リセス領域１４６を定義する傾斜面１４６Ｓは、シリコン物質の｛１１１｝結晶面である。また、リセス領域１４６が形成された下部半導体パターンＬＳＰの横断面は、＜１１０＞方向が交差する方形状を有する。
【０１５０】
この実施形態によると、拡張された下部ゲート領域１４７Ｌの垂直的な高さＴ２が増加することによって、下部半導体パターンＬＳＰのリセス領域１４６の深さが増加する。即ち、図３７に示した下部半導体パターンＬＳＰの最小幅Ｗ４は、図１８に示した下部半導体パターンＬＳＰの最小幅Ｗ３より小さい。
【０１５１】
リセス領域１４６を有する下部半導体パターンＬＳＰを形成した後、図１８を参照して説明したように、水平絶縁膜１５１と下部及び上部ゲートパターン１５５Ｌ、１５５Ｕが形成される。水平絶縁膜１５１を形成する工程は、後述する図４６に示すように、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕ内に、順に第１ブロッキング絶縁膜ＢＩＬ１及び第２ブロッキング絶縁膜ＢＩＬ２をコンフォーマルに蒸着する工程を含む。第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２は互に異なる物質で形成される。これに加えて、第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２の中の１つは、トンネル絶縁膜ＴＩＬより小さく電荷格納膜ＣＴＬより大きいバンドギャップを有する物質の中の１つである。一実施形態によると、第１ブロッキング絶縁膜ＢＩＬ１はアルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜の中の１つであり、第２ブロッキング絶縁膜ＢＩＬ２は第１ブロッキング絶縁膜ＢＩＬ１より小さい誘電定数を有する物質である。他の実施形態として、第２ブロッキング絶縁膜ＢＩＬ２は高誘電膜の中の１つであり、第１ブロッキング絶縁膜ＢＩＬ１は、第２ブロッキング絶縁膜ＢＩＬ２より小さい誘電定数を有する物質である。
【０１５２】
図１８〜図４２に示した実施形態によると、選択トランジスターのチャンネルとして利用される下部半導体パターンの最小幅がセルトランジスターのチャンネルとして利用される上部半導体パターンの最大幅より小さい。これによって、下部半導体パターンに隣接する下部ゲートパターン間のマージンを確保することができる。
【０１５３】
更に、下部半導体パターンの幅を上部半導体パターンの幅より減少させるために、下部半導体パターンの側壁の一部分をエッチングする工程が遂行される。この時、シリコンの結晶面及び結晶方向に従うエッチング速度の差異を利用するエッチングレシピが利用される。従って、下部半導体パターンの幅を減少させる時、下部半導体パターンの幅に対するモニターリング無しでエッチング工程を自動的に制御することができる。言い換えると、シリコンからなる下部半導体パターンをエッチングする時、特定の結晶面（ｃｒｙｓｔａｌ  ｐｌａｎｅ）が露出されると、自動的にエッチングが停止される。
【０１５４】
以下、図２２〜図３０及び図４３〜図４９を参照して、本発明の他の実施形態による３次元半導体メモリ装置の製造方法を説明する。
【０１５５】
図４３〜図４６は、本発明の他の実施形態による３次元半導体メモリ装置の他の例の製造方法を説明するための部分断面図である。
【０１５６】
この実施形態によると、図２７に示したように、薄膜構造体１１０ａをパターニングして基板１００を露出させるトレンチ１４０を形成した後に、図２８及び図４３に示すように、トレンチ１４０に露出した犠牲膜１１２を除去して、隣接する絶縁膜１１１の間に下部及び上部ゲート領域１４５Ｌ、１４５Ｕを形成する。
【０１５７】
具体的に、下部及び上部ゲート領域１４５Ｌ、１４５Ｕは、絶縁膜１１１、垂直絶縁体１３９、下部半導体膜１１７、及び基板１００に対してエッチング選択性を有するエッチングレシピを使用して犠牲膜１１２を等方的にエッチングして形成される。ここで、犠牲膜１１２は等方性エッチング工程によって完全に除去される。例えば、犠牲膜１１２がシリコン窒化膜であり、絶縁膜１１１がシリコン酸化膜である場合、エッチング段階は、燐酸を含むエッチング液を使用して等方性エッチング工程が遂行される。
【０１５８】
このように形成された下部ゲート領域１４５Ｌは、トレンチ１４０から絶縁膜１１１の間に水平的に延長され、下部半導体膜１１７の側壁の一部分を露出させる。上部ゲート領域１４５Ｕは、トレンチ１４０から絶縁膜１１１の間に水平的に延長され、垂直絶縁体１３９の側壁の一部分を露出させる。即ち、下部ゲート領域１４５Ｌは、垂直的に隣接する絶縁膜１１１と下部半導体膜１１７の一側壁によって定義される。上部ゲート領域１４５Ｕは、垂直的に隣接する絶縁膜１１１と垂直絶縁体１３９の一側壁によって定義される。これに加えて、図４３に示した実施形態によると、キャッピング膜ＣＰＬは、上部ゲート領域１４５Ｕを形成するための等方性エッチング工程の時、エッチング停止膜として利用され、等方性エッチング工程に利用されるエッチング液によって電荷格納膜が損傷することを防止する。即ち、上部ゲート領域１４５Ｕは垂直絶縁体１３９のキャッピング膜ＣＰＬを露出させる。
【０１５９】
一実施形態によると、図４３に示したように、下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さは下部半導体膜１１７の最大幅より小さい。下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さは犠牲膜１１２の厚さと実質的に同一である。そして、下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さは実質的に互いに同一である。これと異なり、下部ゲート領域１４５Ｌの垂直的な高さが上部ゲート領域１４５Ｕの垂直的な高さより大きいこともある。
【０１６０】
図２９及び図４４を参照すると、下部ゲート領域１４５Ｌに露出した下部半導体膜１１７の側壁をリセスしてリセス領域１４６を有する下部半導体パターンＬＳＰを形成する。
【０１６１】
一実施形態によると、下部半導体膜１１７にリセス領域１４６を形成する工程は、下部ゲート領域１４５Ｌに露出した下部半導体膜１１７の側壁を選択的にエッチングする工程を含む。ここで、エッチング工程には、半導体物質の結晶方向に沿ってエッチング速度が他の特性を有するエッチングレシピを利用する。これによって、リセス領域１４６は、基板１００の上部面に対して傾いた傾斜面１４６Ｓによって定義される。そして、リセス領域１４６は、隣接する傾斜面１４６Ｓによって、鋭い楔形状を有する。一実施形態によると、リセス領域１４６を定義する傾斜面１４６Ｓは、シリコン物質の｛１１１｝結晶面である。また、リセス領域１４６が形成された下部半導体パターンＬＳＰの横断面は、図２０に示したように、＜１１０＞方向が交差する方形状を有する。
【０１６２】
より詳細に、一実施形態によると、リセス領域１４６は、ハロゲン含有反応ガスを含むエッチャントを使用して気相エッチング（Ｇａｓ  Ｐｈａｓｅ  Ｅｔｃｈｉｎｇ）又は化学的乾式エッチング（ｃｈｅｍｉｃａｌ  ｄｒｙ  ｅｔｃｈ）することによって形成される。ここで、ハロゲン含有反応ガスは、ＨＣｌ、Ｃｌ２、ＮＦ３、ＣｌＦ３、及びＦ２ガスの中のいずれか１つである。他の実施形態として、有機アルカリエッチャント（水酸化テトラメチルアンモニウム：ＴＭＡＨ）又は水酸化アンモニウムＮＨ４ＯＨのようなエッチング液を利用する湿式異方性エッチング工程を遂行して、下部半導体パターンＬＳＰにリセス領域１４６を形成することもある。
【０１６３】
具体的に、シリコンからなる下部半導体パターンＬＳＰを選択的にエッチングする時、シリコンの結晶面及び結晶方向に沿ってエッチング速度が異なって示される。一実施形態によると、ハロゲン含有反応ガスを使用して下部ゲート領域１４５Ｌに露出した下部半導体パターンＬＳＰの側壁をエッチングする時、＜１１１＞方向でエッチング速度が＜１１０＞方向でのエッチング速度より速い。このような場合、｛１１１｝結晶面でエッチング工程が停止されて、下部半導体パターンＬＳＰの｛１１１｝結晶面が露出する。即ち、リセス領域１４６は、｛１１１｝結晶面によって定義され、｛１１１｝結晶面を有する２つの傾斜面１４６Ｓによって、鋭い楔形状を有する。
【０１６４】
他の実施形態として、水酸化アンモニウムＮＨ４ＯＨを利用してシリコン基板１００を等方性エッチングする時、シリコン基板１００は、｛１１１｝結晶面でエッチング速度が最も遅く、｛１００｝面でエッチング速度が最も速い特性を有する。これによって、水酸化アンモニウムＮＨ４ＯＨを利用して等方性エッチング工程を進行する場合、エッチング速度が最も遅い｛１１１｝結晶面がリセス領域１４６の側面を定義する。そして、リセス領域１４６は、｛１１１｝結晶面を有する２つの側面によって、鋭い楔形状を有する。
【０１６５】
このようにエッチング工程によって形成されたリセス領域１４６の表面に、欠陥（ｄｅｆｅｃｔ）が存在することがある。このために、リセス領域１４６を形成した後、Ｏ３及びＨＦを利用するクリーニング工程を遂行してリセス領域１４６の表面欠陥を除去する。
【０１６６】
リセス領域１４６を有する下部半導体パターンＬＳＰを形成することによって、下部半導体パターンＬＳＰの最小幅は、上部半導体パターンＵＳＰの上部幅及び下部幅より減少する。一実施形態によると、基板１００の上部面に対して水平な方向で、リセス領域１４６の深さは、下部ゲート領域１４５Ｌの垂直的な高さ及び下部半導体パターンＬＳＰの最大幅によって決定される。より詳細に、リセス領域１４６の深さは、大略下部ゲート領域１４５Ｌの高さＴ１の半分に該当する。即ち、下部半導体パターンＬＳＰの最小幅Ｗ３は、下部半導体パターンＬＳＰの最大幅と下部ゲート領域１４５Ｌの高さの差異に該当する。
【０１６７】
続いて、図４５を参照すると、リセス領域１４６を有する下部半導体パターンＬＳＰを形成した後、下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さを増加させる工程が遂行される。即ち、下部及び上部ゲート領域１４５Ｌ、１４５Ｕに露出した絶縁膜１１１の一部分を等方性エッチングして、拡張された（ｅｎｌａｒｇｅｄ）下部及び上部ゲート領域１４７Ｌ、１４７Ｕを形成する。更に、垂直絶縁体１３９がキャッピング膜ＣＰＬ、電荷格納膜ＣＴＬ、及びトンネル絶縁膜ＴＩＬを含む場合、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕを形成する工程は、キャッピング膜ＣＰＬの一部分をエッチングして電荷格納膜ＣＴＬの一部分を露出させる工程を含む。これによって、拡張された上部ゲート領域１４７Ｕを形成する時、電荷格納膜ＣＴＬと絶縁膜１１１との間にキャッピング膜パターンＣＰが形成される。
【０１６８】
より詳細に、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕの垂直的な高さＴ２は、図４４に示した下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さＴ１より大きくなる。ここで、下部及び上部ゲート領域１４５Ｌ、１４５Ｕの垂直的な高さと拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕの垂直的な高さの差異（Ｔ２−Ｔ１）は、キャッピング膜ＣＰＬの厚さの約２倍程度である。更に、この実施形態によると、拡張された下部ゲート領域１４７Ｌは、基板１００の上部面に対して垂直になる下部半導体パターンＬＳＰの側壁の一部分を露出させる。
【０１６９】
一方、他の実施形態として、拡張された下部及び上部ゲート領域１４５Ｌ、１４５Ｕを形成した後に、下部半導体パターンＬＳＰにリセス領域１４６を形成する場合、下部半導体パターンＬＳＰの最小幅Ｗ３は、拡張された下部ゲート領域１４７Ｌの垂直的な高さに従って決定されるため、下部半導体パターンＬＳＰの最小幅が図１８に示した最小幅Ｗ３より減少する。しかし、この実施形態によると、下部半導体パターンＬＳＰにリセス領域１４６を形成した後に、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕを形成するため、下部半導体パターンＬＳＰの最小幅Ｗ３を確保しながら、下部及び上部ゲート領域１４７Ｌ、１４７Ｕの垂直的な高さを増加させ得る。即ち、下部半導体パターンＬＳＰの最小幅Ｗ３と、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕの垂直的な高さＴ２を独立的に制御することができる。言い換えると、下部半導体パターンＬＳＰの最小幅Ｗ３を確保しながら、図１を参照して説明した選択トランジスターＧＳＴ、ＳＳＴ及びメモリセルトランジスターＭＣＴのチャンネル長さを増加させ得る。
【０１７０】
続いて、図３０及び図４６を参照すると、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕの内壁を覆う水平絶縁膜１５１及び拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕの残りの空間を満たす下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを形成する。
【０１７１】
水平絶縁膜１５１及び下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを形成する工程は、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕを順に覆う水平絶縁膜１５１及び導電膜を形成した後、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕの外部の導電膜を除去して、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕ内に下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを局所的に形成する工程を含む。
【０１７２】
水平絶縁膜１５１は、拡張された上部ゲート領域１４７Ｕで垂直絶縁体１３９と直接接触し、拡張された下部ゲート領域１４７Ｌで下部半導体パターンＬＳＰと直接接触する。そして、拡張された下部ゲート領域１４７Ｌで、水平絶縁膜１５１は下部半導体パターンＬＳＰのリセス領域１４６をコンフォーマルに覆う。
【０１７３】
水平絶縁膜１５１は、垂直絶縁膜の場合と同様に、１つの薄膜又は複数の薄膜で構成される。一実施形態によると、水平絶縁膜１５１は、順に積層された第１ブロッキング絶縁膜ＢＩＬ１及び第２ブロッキング絶縁膜ＢＩＬ２を含む。第１及び第２ブロッキング絶縁膜ＢＩＬ１、ＢＩＬ２の中の１つは、トンネル絶縁膜ＴＩＬより小さく電荷格納膜ＣＴＬより大きいバンドギャップを有する物質の中の１つである。例えば、一実施形態によると、第１ブロッキング絶縁膜ＢＩＬ１はアルミニウム酸化膜及びハフニウム酸化膜等のような高誘電膜の中の１つであり、第２ブロッキング絶縁膜ＢＩＬ２は第１ブロッキング絶縁膜ＢＩＬ１より小さい誘電定数を有する物質である。他の実施形態として、第２ブロッキング絶縁膜ＢＩＬ２は高誘電膜の中の１つであり、第１ブロッキング絶縁膜ＢＩＬ１は第２ブロッキング絶縁膜ＢＩＬ２より小さい誘電定数を有する物質である。
【０１７４】
一実施形態によると、導電膜は、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕを満たしながら、トレンチ１４０の内壁をコンフォーマルに覆うように形成され、この場合、下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを形成する工程は、トレンチ１４０内で導電膜を等方性エッチング方法で除去する工程を含む。他の実施形態として、導電膜はトレンチ１４０を満たすように形成され、この場合、下部及び上部ゲートパターン１５５Ｌ、１５５Ｕは、トレンチ１４０内で導電膜を異方性エッチングして形成される。一実施形態によると、上部ゲート領域１４５Ｕ内に上部ゲートパターンが形成され、下部ゲート領域１４５Ｌに下部ゲートパターン１５５Ｌが形成される。ここで、下部ゲートパターン１５５Ｌは下部半導体パターンＬＳＰのリセス領域１４６内に満たされるため、下部ゲートパターン１５５Ｌは下部半導体パターンＬＳＰの方向に鋭い側壁を有する。即ち、下部ゲートパターン１５５Ｌは傾斜面１４６Ｓと平行な側壁を有する。これによって、下部ゲートパターン１５５Ｌの水平幅は上部ゲートパターンの水平幅より大きくなる。一実施形態によると、導電膜を形成する工程は、バリア金属膜及び金属膜を順に蒸着する工程を含む。バリア金属膜は、例えばＴｉＮ、ＴａＮ、又はＷＮのような金属窒化膜からなる。そして、金属膜は、例えばＷ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、又はＣｕのような金属物質からなる。
【０１７５】
続いて、図３０を参照して説明したように、下部及び上部ゲートパターン１５５Ｌ、１５５Ｕを形成した後、基板１００に不純物領域１０７が形成される。続いて、図１８に示したように、不純物領域１０７上にトレンチ１４０を満たす電極分離パターン１６０が形成される。
【０１７６】
以下、図４７〜図４９を参照して、本発明の他の実施形態による３次元半導体装置の更に他の例の製造方法について説明する。
【０１７７】
この実施形態によると、図４７に示したように、垂直絶縁体１３９は、キャッピング膜ＣＰＬ、ブロッキング絶縁膜ＢＩＬ、電荷格納膜ＣＴＬ、及びトンネル絶縁膜ＴＩＬを含む。これによって、図４３を参照して説明した下部及び上部ゲート領域１４５Ｌ、１４５Ｕを形成する時、上部ゲート領域１４５Ｕはキャッピング膜ＣＰＬの一部分を露出させる。
【０１７８】
続いて、図４８を参照すると、下部及び上部ゲート領域１４５Ｌ、１４５Ｕに露出した絶縁膜１１１の一部分を等方性エッチングして、拡張された（ｅｎｌａｒｇｅｄ）下部及び上部ゲート領域１４７Ｌ、１４７Ｕを形成する。この実施形態によると、拡張された下部及び上部ゲート領域を形成する工程は、キャッピング膜ＣＰＬ及びブロッキング絶縁膜ＢＩＬの一部分をエッチングして電荷格納膜ＣＴＬの一部分を露出させる工程を含む。これによって、電荷格納膜ＣＴＬと絶縁膜１１１との間にキャッピング膜パターンＣＰ及びブロッキング絶縁膜パターンＢＩＰが形成される。キャッピング膜ＣＰＬ及びブロッキング絶縁膜ＢＩＬを順にエッチングする時、垂直的に隣接する絶縁膜１１１の垂直的な厚さが減少する。ここで、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕの垂直的な高さＴ３は、図４４に示した下部及び上部ゲート領域１４７Ｌ、１４７Ｕの垂直的な高さＴ２より大きくなる。
【０１７９】
続いて、図４９に示したように、拡張された下部及び上部ゲート領域１４７Ｌ、１４７Ｕ内に水平絶縁膜１５１及び下部及び上部ゲートパターン１５５Ｌ、１５５Ｕが形成される。この実施形態によると、水平絶縁膜１５１は電荷格納膜ＣＴＬと接触し、キャッピング膜パターンＣＰ及びブロッキング絶縁膜パターンＢＩＰは、上部ゲートパターン１５５Ｕによって垂直的に分離される。
【０１８０】
図４３〜図４９に示した実施形態によると、下部半導体パターンの幅を上部半導体パターンの幅より減少させるために、下部半導体パターンの側壁の一部分をエッチングする工程が遂行される。この時、シリコンの結晶面及び結晶方向に従うエッチング速度の差異を利用するエッチングレシピが利用される。従って、下部半導体パターンの幅を減少させる時、下部半導体パターンの幅に対するモニターリング無しでエッチング工程を自動的に制御することができる。言い換えると、シリコンからなる下部半導体パターンをエッチングする時、特定の結晶面（ｃｒｙｓｔａｌ  ｐｌａｎｅ）が露出されると、自動的にエッチングが停止される。
【０１８１】
これに加えて、本発明の実施形態によると、下部半導体パターンの最小幅と、下部及び上部ゲートパターンのチャンネル長さを独立的に制御することができる。
【０１８２】
上述した実施形態で開示した半導体記憶素子は、多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）で具現される。例えば、本発明の実施形態による半導体記憶素子は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等の方式でパッケージングされる。
【０１８３】
本発明の実施形態による半導体記憶素子が実装されたパッケージは、半導体記憶素子を制御するコントローラ及び／又は論理素子等を更に含むこともある。
【０１８４】
図５０は、本発明の一実施形態による半導体記憶素子を含む電子システムの一例を示すブロック図である。
【０１８５】
図５０を参照すると、本発明の一実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置１１３０、インターフェイス１１４０、及びバス（ｂｕｓ）１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０ａ、及び／又はインターフェイス１１４０は、バス１１５０を通じて互いに結合される。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。
【０１８６】
コントローラ１１１０は、マイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラ、及びこれらと同様な機能を遂行できる論理素子の中の少なくとも１つを含む。入出力装置１１２０は、キーパッド、キーボード、及びディスプレー装置等を含む。記憶装置１１３０はデータ及び／又は命令語等を格納する。記憶装置１１３０は上述した実施形態に開示した半導体記憶素子の中の少なくとも１つを含む。また、記憶装置１１３０は他の形態の半導体記憶素子（例えば、不揮発性記憶素子及び／又はＳＲＡＭ素子等）を更に含むことができる。インターフェイス１１４０は、通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インターフェイス１１４０は有線又は無線形態である。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバー等を含む。図示しないが、電子システム１１００は、コントローラ１１１０の動作を向上させるための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等を更に含むこともある。
【０１８７】
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ：ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、ポータブルコンピューター、ウェブタブレット、無線電話機、モバイルフォン、デジタルミュージックプレーヤー、メモリカード、又は情報を無線環境で送信及び／又は受信できる全ての電子製品に適用される。
【０１８８】
図５１は、本発明の一実施形態による半導体記憶素子を含むメモリカードの一例を示すブロック図である。
【０１８９】
図５１を参照すると、本実施形態によるメモリカード１２００は記憶装置１２１０を含む。記憶装置１２１０は、上述した実施形態に開示した半導体記憶素子の中の少なくとも１つを含む。また、記憶装置１２１０は、他の形態の半導体記憶素子（例えば、不揮発性記憶素子及び／又はＳＲＡＭ素子等）を更に含むことができる。メモリカード１２００は、ホストと記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。
【０１９０】
メモリコントローラ１２２０は、メモリカードの全般的な動作を制御するプロセシングユニット（ＣＰＵ）１２２２を含む。また、メモリコントローラ１２２０は、プロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０は、ホストインターフェイス１２２３、メモリインターフェイス１２２５を更に含む。ホストインターフェイス１２２３は、メモリカード１２００とホストとの間のデータ交換プロトコルを具備する。メモリインターフェイス１２２５は、メモリコントローラ１２２０と記憶装置１２１０とを接続させる。更に、メモリコントローラ１２２０は、エラー訂正ブロック（ＥＣＣ）１２２４を更に含む。エラー訂正ブロック１２２４は、記憶装置１２１０から読出されたデータのエラーを検出及び訂正する。図示しないが、メモリカード１２００は、ホストとのインターフェイシングのためのコードデータを格納するＲＯＭ装置を更に含むこともある。メモリカード１２００は携帯用データ格納カードとして使用される。これと異なり、メモリカード１２００は、コンピューターシステムのハードディスクを代替する半導体ディスク装置（ＳＳＤ：Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）としても具現される。
【０１９１】
図５２は、本発明の一実施形態による３次元半導体メモリ装置を装着する情報処理システムの一例を示す概略ブロック図である。
【０１９２】
図５２を参照すると、モバイル機器やデスクトップコンピューターのような情報処理システム１３００にフラッシュメモリ装置１３１０が装着される。フラッシュメモリ装置１３１０は、上述した本発明の実施形態による３次元半導体メモリ装置を含む。本実施形態による情報処理システム１３００は、フラッシュメモリ装置１３１０と、各々システムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置（ＣＰＵ）１３３０、ＲＡＭ１３４０、及びユーザーインターフェイス１３５０を含む。フラッシュメモリ装置１３１０は、上述したメモリシステム又はフラッシュメモリシステムと実質的に同様に構成される。フラッシュメモリ装置１３１０には、中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリ装置１３１０は半導体ディスク装置ＳＳＤで構成され得、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリ装置１３１０に安定的に格納することができる。そして、信頼性の増大に伴って、フラッシュメモリ装置１３１０は、エラー訂正に所要される資源を節減することができるため、高速のデータ交換機能を情報処理システム１３００に提供する。図示しないが、本実施形態による情報処理システム１３００には、応用チップセット、カメライメージプロセッサー（ＣＩＳ）、入出力装置等が更に提供され得ることはこの分野の通常的な知識を習得した者にとって明確である。
【０１９３】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１９４】
１００    基板
１０５    下部絶縁膜
１０７    不純物領域（共通ソース領域）
１１０    モールド構造体
１１０ａ    薄膜構造体
１１１、１１１ａ    絶縁膜
１１２、１１２ａ    犠牲膜
１１５    電極構造体
１１６    開口部
１１７    下部半導体膜
１２０    貫通ホール
１２１    エピタキシァル層
１２２、１２２ｇ、１２３    エピタキシァルパターン
１２２ａ、１２３ａ    側壁
１２４    保護膜
１２５、ＣＴＬ    電荷格納膜
１２６、ＴＩＬ    トンネル絶縁膜
１２７    半導体柱
１２８    埋め込み膜
１２９    導電パターン
１３０    垂直構造体
１３１    第１半導体パターン
１３３    第２半導体パターン
１３５    埋め込み絶縁パターン
１３７    導電パッド
１３９    垂直絶縁体
１４０    トレンチ
１４１、１４１ａ、１４６    リセス領域
１４２、１４３    第１、第２ブロッキング絶縁膜
１４４    電極膜
１４５、１４５ａ    ゲート電極
１４５Ｌ、１４７Ｌ    下部ゲート領域
１４５Ｕ、１４７Ｕ    上部ゲート領域
１４６    リセス領域
１４６Ｓ    傾斜面
１５０、１５０ａ    水平構造体
１５１    水平絶縁膜
１５５    分離絶縁膜
１５５Ｌ    下部ゲートパターン
１５５Ｕ    上部ゲートパターン
１６０    電極分離パターン
１７１    コンタクトプラグ
１７５、ＢＬ    ビットライン
１１００    電子システム
１１１０    コントローラ
１１２０    入出力装置（Ｉ／Ｏ）
１１３０、１２１０    記憶装置
１１４０    インターフェイス
１１５０    バス（ｂｕｓ）
１２００    メモリカード
１２２０、１３１２    メモリコントローラ
１２２１    ＳＲＡＭ
１２２２    プロセシングユニット（ＣＰＵ）
１２２３    ホストインターフェイス
１２２４    エラー訂正ブロック（ＥＣＣ）
１２２５    メモリインターフェイス
１３００    情報処理システム
１３１０    フラッシュメモリ装置
１３１１    フラッシュメモリ
１３２０    モデム
１３３０    中央処理装置（ＣＰＵ）
１３４０    ＲＡＭ
１３５０    ユーザーインターフェイス
１３６０    システムバス
ＢＩＬ    ブロッキング絶縁膜
ＢＩＰ    ブロッキング絶縁膜パターン
ＣＰ    キャッピング膜パターン
ＣＰＬ    キャッピング膜
ＣＳＬ    共通ソースライン
ＣＳＴＲ    セルストリング
ＧＳＬ    接地選択ライン
ＧＳＴ    接地選択トランジスター
ＬＳＰ    下部半導体パターン
ＭＣＴ    メモリセルトランジスター
ＳＳＬ    ストリング選択ライン
ＳＳＴ    ストリング選択トランジスター
ＵＳＰ    上部半導体パターン
ＶＣＳ    チャンネル構造体
ＷＬ０〜ＷＬ３    ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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