(57)【要約】【課題】信頼性が高く、製造歩留まりを向上させる。【解決手段】実施形態の不揮発性半導体記憶装置は、複数の第１半導体領域と、前記複数の第１半導体領域の上側に設けられた複数の制御ゲート電極と、前記複数の第１半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられた電荷蓄積層と、第１ゲート絶縁膜と、第２ゲート絶縁膜と、前記複数の第１半導体領域のそれぞれの間に設けられ、前記第１ゲート絶縁膜と、前記電荷蓄積層と、に接する素子分離領域と、を備える。前記素子分離領域は、第１素子分離部と、前記第１素子分離部の下側に設けられた第２素子分離部と、を有する。前記第１素子分離部と前記第２素子分離部とが接続された位置での前記第２方向における前記第２素子分離部の幅は、前記位置での前記第２方向における前記第１素子分離部の幅よりも狭い。【選択図】図２
2014036061.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在し、前記第１方向と交差する方向に配列された複数の第１半導体領域と、
前記複数の第１半導体領域の上側に設けられ、前記第１方向とは異なる第２方向に延在し、前記第２方向と交差する方向に配列された複数の制御ゲート電極と、
前記複数の第１半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられた電荷蓄積層と、
前記電荷蓄積層と前記複数の第１半導体領域のそれぞれとの間に設けられた第１ゲート絶縁膜と、
前記電荷蓄積層と前記複数の制御ゲート電極のそれぞれとの間に設けられた第２ゲート絶縁膜と、
前記複数の第１半導体領域のそれぞれの間に設けられ、前記第１ゲート絶縁膜と、前記電荷蓄積層と、に接する素子分離領域と、
前記素子分離領域の下端および前記下端に連なる前記素子分離領域の側面の少なくとも一部を覆う第２半導体領域と、
を備え、
前記素子分離領域は、第１素子分離部と、前記第１素子分離部の下側に設けられた第２素子分離部と、を有し、
前記第１素子分離部と前記第２素子分離部とが接続された位置での前記第２方向における前記第２素子分離部の幅は、前記位置での前記第２方向における前記第１素子分離部の幅よりも狭く、
前記第２半導体領域の導電形は、前記複数の第１半導体領域の導電形と異なる不揮発性半導体記憶装置。
【請求項２】
第１方向に延在し、前記第１方向と交差する方向に配列された複数の第１半導体領域と、
前記複数の第１半導体領域の上側に設けられ、前記第１方向とは異なる第２方向に延在し、前記第２方向と交差する方向に配列された複数の制御ゲート電極と、
前記複数の第１半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられた電荷蓄積層と、
前記電荷蓄積層と前記複数の第１半導体領域のそれぞれとの間に設けられた第１ゲート絶縁膜と、
前記電荷蓄積層と前記複数の制御ゲート電極のそれぞれとの間に設けられた第２ゲート絶縁膜と、
前記複数の第１半導体領域のそれぞれの間に設けられ、前記第１ゲート絶縁膜と、前記電荷蓄積層と、に接する素子分離領域と、
を備え、
前記素子分離領域は、第１素子分離部と、前記第１素子分離部の下側に設けられた第２素子分離部と、を有し、
前記第１素子分離部と前記第２素子分離部とが接続された位置での前記第２方向における前記第２素子分離部の幅は、前記位置での前記第２方向における前記第１素子分離部の幅よりも狭い不揮発性半導体記憶装置。
【請求項３】
前記素子分離領域の下端および前記下端に連なる前記素子分離領域の側面の少なくとも一部を覆う第２半導体領域をさらに備え、
前記第２半導体領域の導電形は前記複数の第１半導体領域の導電形と異なる請求項２記載の不揮発性半導体記憶装置。
【請求項４】
第１導電形の半導体層と、前記半導体層の上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられた電荷蓄積層と、を有する積層体の上に、第１方向に延在し、前記第１方向と交差する方向に配列された複数のマスク層を形成する工程と、
前記複数のマスク層から表出された前記積層体に第１エッチング加工を施すことにより、前記半導体層に前記第１方向に延在された複数のトレンチを形成して、前記複数のトレンチのそれぞれによって挟まれた第１半導体領域を形成するとともに、前記第１半導体領域の上に前記第１方向に延在された前記第１ゲート絶縁膜を形成し、さらに前記第１ゲート絶縁膜の上に前記第１方向に延在された前記電荷蓄積層を形成する工程と、
前記複数のトレンチのそれぞれによって挟まれた前記第１半導体領域の側面の上、前記第１ゲート絶縁膜の側面の上、および前記電荷蓄積層の側面の上に、絶縁層を形成する工程と、
前記複数のトレンチのそれぞれの底部より下方の前記半導体層に第２エッチング加工を施すことにより、前記複数のトレンチのそれぞれの前記底部をさらに降下させる工程と、
前記複数のトレンチのそれぞれのなかに別の絶縁層を形成することにより、前記絶縁層と前記別の絶縁層とを含む素子分離領域を前記複数のトレンチのそれぞれのなかに形成する工程と、
を備えた不揮発性半導体記憶装置の製造方法。
【請求項５】
前記複数のトレンチのそれぞれの前記底部を降下させた後、
前記複数のトレンチのそれぞれの前記底部および前記底部に連なる前記複数のトレンチのそれぞれの側面の一部から第２導電形の不純物元素を前記半導体層に導入することにより、前記底部および前記側面の前記一部と前記第１半導体領域との間に第２導電形の第２半導体領域を形成する請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
イオン注入により前記第２導電形の不純物元素を前記半導体層に導入する請求項５記載の不揮発性半導体記憶装置の製造方法。
【請求項７】
前記第２導電形の不純物元素を含む絶縁層を前記複数のトレンチのそれぞれのなかに形成し、前記第２導電形の不純物元素を含む絶縁層から前記半導体層に前記第２導電形の不純物元素を拡散させることにより、前記第２導電形の不純物元素を前記半導体層に導入する請求項５記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表される不揮発性半導体記憶装置では、微細化が進行しつつも素子分離領域を所定の深さにして、各素子間の電気的絶縁を確保している。しかし、不揮発性半導体記憶装置の微細化と電気的絶縁の確保とはトレードオフの関係にある。
【０００３】
例えば、微細化が進行すると各素子間の距離が縮まる。この状態で各素子間の電気的絶縁を確実にするには、より深い素子分離領域を形成する必要がある。しかし、より深い素子分離領域を形成すると、各素子のアスペクト比がより高くなってしまい、該装置の製造過程中にパターン倒れが発生し易くなる。このため、不揮発性半導体記憶装置の製造歩留まりは低減する。一方、素子分離領域の深さが従来のままでは各素子間の電気的絶縁は確実なものにならず、不揮発性半導体記憶装置の信頼性が低減する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７９９４５８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信頼性が高く、製造歩留まりを向上させた不揮発性半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、第１方向に延在し、前記第１方向と交差する方向に配列された複数の第１半導体領域と、前記複数の第１半導体領域の上側に設けられ、前記第１方向とは異なる第２方向に延在し、前記第２方向と交差する方向に配列された複数の制御ゲート電極と、前記複数の第１半導体領域のそれぞれと前記複数の制御ゲート電極のそれぞれとが交差する位置に設けられた電荷蓄積層と、前記電荷蓄積層と前記複数の第１半導体領域のそれぞれとの間に設けられた第１ゲート絶縁膜と、前記電荷蓄積層と前記複数の制御ゲート電極のそれぞれとの間に設けられた第２ゲート絶縁膜と、前記複数の第１半導体領域のそれぞれの間に設けられ、前記第１ゲート絶縁膜と、前記電荷蓄積層と、に接する素子分離領域と、を備える。
【０００７】
前記素子分離領域は、第１素子分離部と、前記第１素子分離部の下側に設けられた第２素子分離部と、を有する。前記第１素子分離部と前記第２素子分離部とが接続された位置での前記第２方向における前記第２素子分離部の幅は、前記位置での前記第２方向における前記第１素子分離部の幅よりも狭い。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置の平面模式図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置の断面模式図であり、図２（ａ）は、図１のＡ−Ａ’断面に対応した断面模式図、図２（ｂ）は、図１のＢ−Ｂ’断面に対応した断面模式図である。
【図３】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。
【図５】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。
【図６】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。
【図８】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。
【図９】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。
【図１０】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。
【図１１】第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。
【図１２】第１実施形態に係る不揮発性半導体記憶装置の作用を説明する断面模式図である。
【図１３】第２実施形態に係る不揮発性半導体記憶装置の断面模式図であり、図１３（ａ）は、図１のＡ−Ａ’断面に対応した断面模式図、図１３（ｂ）は、図１のＢ−Ｂ’断面に対応した断面模式図である。
【図１４】第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明する断面模式図である。
【図１５】第２実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を説明する断面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）  
図１は、第１実施形態に係る不揮発性半導体記憶装置の平面模式図である。  
図１には、ＮＡＮＤ型フラッシュメモリのメモリセル部における平面レイアウトが表されている。
【００１１】
第１実施形態に係る不揮発性半導体記憶装置１は、複数の半導体領域１１（第１半導体領域）と、複数の制御ゲート電極６０と、を備える。複数の半導体領域１１（第１半導体領域）のそれぞれは、Ｙ方向（第１方向）に延在し、Ｙ方向と交差する方向、例えばＹ方向に対して略垂直な方向（Ｘ方向）に配列されている。複数の制御ゲート電極６０のそれぞれは、Ｙ方向とは異なるＸ方向（第２方向）に延在し、Ｘ方向と交差する方向、例えばＸ方向に対して略垂直な方向（Ｙ方向）に配列されている。後述するように、複数の制御ゲート電極６０は、複数の半導体領域１１の上側に設けられている。不揮発性半導体記憶装置１においては、複数の半導体領域１１のそれぞれと、複数の制御ゲート電極６０のそれぞれと、が交差している。
【００１２】
複数の半導体領域１１のそれぞれは、ＮＡＮＤストリングの一部を構成する。複数の半導体領域１１のそれぞれは、素子分離されている。制御ゲート電極６０についてはワード線と称してもよい。
【００１３】
不揮発性半導体記憶装置１においては、複数の半導体領域１１のそれぞれと複数の制御ゲート電極６０のそれぞれとが交差する位置にトランジスタが配置されている（後述）。各々のトランジスタは、Ｘ方向とＹ方向とに２次元的に配列されている。各々のトランジスタは、不揮発性半導体記憶装置１のメモリセルとして機能する。
【００１４】
図２は、第１実施形態に係る不揮発性半導体記憶装置の断面模式図であり、図２（ａ）は、図１のＡ−Ａ’断面に対応した断面模式図、図２（ｂ）は、図１のＢ−Ｂ’断面に対応した断面模式図である。図２では、Ｚ軸の正方向を上方、負方向を下方としている。  
不揮発性半導体記憶装置１は、上述した半導体領域１１、制御ゲート電極６０のほか、ゲート絶縁膜２０（第１ゲート絶縁膜）と、電荷蓄積層３０と、ゲート絶縁膜４０（第２ゲート絶縁膜）と、素子分離領域５０と、を備える。不揮発性半導体記憶装置１は、半導体領域１１と制御ゲート電極６０とが交差する位置に、半導体領域１１、ゲート絶縁膜２０、電荷蓄積層３０、ゲート絶縁膜４０、および制御ゲート電極６０を含むトランジスタを有する。
【００１５】
複数の半導体領域１１のそれぞれは、半導体基板１０内で素子分離領域５０により画定されている。例えば、Ｙ方向に延在する複数の半導体領域１１のそれぞれは、半導体基板１０内で素子分離領域５０により画定されている（図２（ａ））。複数の半導体領域１１のそれぞれは、不揮発性半導体記憶装置１のトランジスタが占めるアクティブ領域として機能する。
【００１６】
ゲート絶縁膜２０は、電荷蓄積層３０と半導体領域１１との間に設けられている。ゲート絶縁膜２０の上面２０ｕは、素子分離領域５０の上面５０ｕより低くなっている。ゲート絶縁膜２０は、半導体領域１１と電荷蓄積層３０との間で電荷（例えば、電子）をトンネル通過させるトンネル絶縁膜として機能する。
【００１７】
電荷蓄積層３０は、複数の半導体領域１１のそれぞれと複数の制御ゲート電極６０のそれぞれとが交差する位置に設けられている。電荷蓄積層３０は、ゲート絶縁膜２０の上面２０ｕを覆っている。電荷蓄積層３０は、ゲート絶縁膜２０を介して半導体領域１１からトンネル通過した電荷を蓄積することができる。電荷蓄積層３０については、浮遊ゲート層と称してもよい。電荷蓄積層３０は、図２に表されるＡ−Ａ’断面およびＢ−Ｂ’断面においてＺ方向に延びた長方形であることから、Ｚ方向に延在した角柱形状を有する。
【００１８】
ゲート絶縁膜４０は、電荷蓄積層３０と制御ゲート電極６０との間に設けられている。ゲート絶縁膜４０は、電荷蓄積層３０の上面３０ｕを覆っている。例えば、Ｙ方向においては、ゲート絶縁膜４０は、素子分離領域５０が電荷蓄積層３０に接する部分以外の電荷蓄積層３０の少なくとも一部を覆っている（図２（ａ））。換言すれば、Ｙ方向において、ゲート絶縁膜４０は、電荷蓄積層３０の側面３０ｗの一部を覆っている。また、Ｘ方向においては、電荷蓄積層３０の側面３０ｗが層間絶縁膜７０により覆われている（図２（ｂ））。
【００１９】
すなわち、電荷蓄積層３０の上面３０ｕおよび側面３０ｗは、絶縁体により覆われ、電荷蓄積層３０に蓄積された電荷が制御ゲート電極６０へリークしないようになっている。ゲート絶縁膜４０については、電荷ブロック層と称してよい。
【００２０】
制御ゲート電極６０は、ゲート絶縁膜４０を介して電荷蓄積層３０の一部を覆っている。例えば、Ｙ方向において、制御ゲート電極６０は、ゲート絶縁膜４０を介して電荷蓄積層３０の上面３０ｕおよび側面３０ｗの一部を覆っている（図２（ａ））。また、Ｘ方向において、制御ゲート電極６０は、ゲート絶縁膜４０を介して電荷蓄積層３０の上面３０ｕを覆っている（図２（ｂ））。制御ゲート電極６０は、トランジスタを制御するためのゲート電極として機能する。
【００２１】
素子分離領域５０は、複数の半導体領域１１のそれぞれの間に設けられている。素子分離領域５０は、ゲート絶縁膜２０と、電荷蓄積層３０と、に接している。素子分離領域５０は、複数の半導体領域１１同士を電気的に分離している。素子分離領域５０の上面５０ｕは、電荷蓄積層３０の上面３０ｕより低くなっている。半導体領域１１の上面１１ｕは、素子分離領域５０の上面５０ｕより低くなっている。
【００２２】
素子分離領域５０は、第１素子分離部５０ａと、第１素子分離部５０ａの下側に設けられた第２素子分離部５０ｂと、を有する。第１素子分離部５０ａと第２素子分離部５０ｂとが接続された位置５０ｃでのＸ方向における第２素子分離部５０ｂの幅は、位置５０ｃでのＸ方向における第１素子分離部５０ａの幅よりも狭くなっている。すなわち、位置５０ｃにおいて、Ｘ方向において第１素子分離部５０ａと、第２素子分離部５０ｂと、には段差がある。
【００２３】
なお、電荷蓄積層３０の上面３０ｕとゲート絶縁膜４０との界面から第１素子分離部５０ａの下端５０ａｄまでの長さは、電荷蓄積層３０の上面３０ｕとゲート絶縁膜４０との界面から第２素子分離部５０ｂの下端５０ｂｄまでの長さよりも短くなっている（図２（ａ））。
【００２４】
半導体基板１０（あるいは、半導体領域１１）の材料は、例えば、ｐ形（第１導電形）の半導体結晶である。この半導体としては、例えば、シリコン（Ｓｉ）があげられる。
【００２５】
ゲート絶縁膜２０の材料は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）等である。ゲート絶縁膜２０は、例えば、酸化シリコン膜または窒化シリコン膜の単層であってもよく、酸化シリコン膜または窒化シリコン膜のいずれかが積層された膜であってもよい。
【００２６】
電荷蓄積層３０の材料は、例えば、Ｓｉ、Ｓｉ系化合物等の半導体材料、これ以外の材料（例えば、金属や絶縁膜）、またはそれらの積層膜であってもよい。電荷蓄積層３０の材料は、例えば、ｎ形（第２導電形）の不純物を含む半導体、金属、金属化合物等である。この材料としては、例えば、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（ｐｏｌｙ−Ｓｉ）、シリコンゲルマン（ＳｉＧｅ）、窒化シリコン（ＳｉｘＮｙ）、酸化ハフニウム（ＨｆＯｘ）等があげられる。
【００２７】
ゲート絶縁膜４０は、例えば、酸化シリコン膜または窒化シリコン膜の単層であってもよく、酸化シリコン膜または窒化シリコン膜のいずれかが積層された膜であってもよい。例えば、ゲート絶縁膜４０は、いわゆるＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）であってもよい。また、ゲート絶縁膜４０は、金属酸化膜や金属窒化膜であってもよい。
【００２８】
素子分離領域５０および層間絶縁膜７０の材料は、例えば、酸化シリコン（ＳｉＯ２）である。  
制御ゲート電極６０の材料は、例えば、ｎ形の不純物を含む半導体である。この半導体としては、ポリシリコンがあげられる。あるいは、制御ゲート電極６０の材料は、例えば、タングステン等の金属や金属シリサイドであってもよい。
【００２９】
また、実施形態においては、ｐ形を第１導電形、ｎ形を第２導電形としているが、ｎ形を第１導電形、ｐ形を第２導電形としてもよい。ｐ形の不純物元素としては、例えば、硼素（Ｂ）があげられる。ｎ形の不純物元素としては、例えば、リン（Ｐ）、ヒ素（Ａｓ）があげられる。
【００３０】
不揮発性半導体記憶装置１の製造過程について説明する。  
図３〜図１１は、第１実施形態に係る不揮発性半導体記憶装置の製造過程を説明する模式図である。ここで、図３〜図１１の各図の図（ａ）にはＡ−Ａ’断面が表され、図（ｂ）には上面が表されている。
【００３１】
まず、図３に表されるように、積層体１５の上に、Ｙ方向に延在し、Ｙ方向と交差する方向、例えばＹ方向に対して略垂直な方向（Ｘ方向）に配列された複数のマスク層９０を形成する。積層体１５は、ｐ形の半導体基板（半導体層）１０と、半導体基板１０の上に設けられたゲート絶縁膜２０と、ゲート絶縁膜２０の上に設けられた電荷蓄積層３０と、を有する。
【００３２】
マスク層９０のパターニングは、例えば、フォトリソグラフィおよびエッチングにより行う。マスク層９０の材料としては、半導体との加工選択比が高い材料が選択される。例えば、マスク層９０の材料は、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、レジスト、これら以外の材料、または、これらの材料を積層したものである。
【００３３】
次に、図４に表されるように、複数のマスク層９０から表出された積層体１５に１回目のエッチング加工を施す。エッチング方法は、例えば、ＲＩＥ（Reactive Ion Etching）である。これにより、半導体基板１０にＹ方向に延在された複数のトレンチ８０が形成され、複数のトレンチ８０のそれぞれによって挟まれた半導体領域１１が形成される。さらに、半導体領域１１の形成とともに、半導体領域１１の上にＹ方向に延在されたゲート絶縁膜２０が形成され、ゲート絶縁膜２０の上にＹ方向に延在された電荷蓄積層３０が形成される。
【００３４】
１回目のエッチング加工では、半導体領域１１、ゲート絶縁膜２０、および電荷蓄積層３０を有する積層体１５が倒壊しない程度にトレンチ８０を形成する。
【００３５】
次に、図５に表されるように、トレンチ８０の底部８０ｂの上、半導体領域１１の側面１１ｗの上、ゲート絶縁膜２０の側面２０ｗの上、電荷蓄積層３０の側面３０ｗの上、およびマスク層９０の露出面の上に、絶縁層５１を形成する。絶縁層５１の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）によって行う。
【００３６】
絶縁層５１は、トレンチ８０の底部８０ｂの上、半導体領域１１の側面１１ｗの上、ゲート絶縁膜２０の側面２０ｗの上、電荷蓄積層３０の側面３０ｗの上、およびマスク層９０の露出面の上に一括して形成される。従って、半導体領域１１の側面１１ｗの上、ゲート絶縁膜２０の側面２０ｗの上、および電荷蓄積層３０の側面３０ｗの上に形成された絶縁層５１の内部には継ぎ目がなく、半導体領域１１、ゲート絶縁膜２０、および電荷蓄積層３０は、連続した絶縁層５１によって支持される。
【００３７】
第１実施形態では、絶縁層５１の材料として、例えば、酸化シリコン（ＳｉＯ２）が選択される。このほか、絶縁層５１の材料としては、後述するＲＩＥ加工時における選択比（被エッチング層のエッチング速度／マスク層のエッチング速度）がより高い材を選択してもよい。例えば、その材料として、窒化シリコン（Ｓｉ３Ｎ４）が選択される。また、絶縁層５１の材料としては、これら以外の材料、または、これらの材料を積層したものを選択してもよい。
【００３８】
次に、図６に表されるように、絶縁層５１に異方性エッチングを実施して、トレンチ８０の底部８０ｂの上に設けられていた絶縁層５１を選択的に除去する。
【００３９】
これにより、半導体領域１１の側面１１ｗの上、ゲート絶縁膜２０の側面２０ｗの上、および電荷蓄積層３０の側面３０ｗの上に、絶縁層５１が形成される。この段階において、トレンチ８０の底部８０ｂでは、半導体基板１０が表出する。
【００４０】
次に、複数のトレンチ８０のそれぞれの底部８０ｂより下方の半導体基板１０に２回目のエッチング加工を施して、複数のトレンチ８０のそれぞれの底部８０ｂをさらに降下させる。エッチング方法は、例えば、ＲＩＥである。この状態を、図７に示す。
【００４１】
図７に表されるように、トレンチ８０の深さがより深くなっている。ＲＩＥ加工時には、絶縁層５１が半導体領域１１、ゲート絶縁膜２０、および電荷蓄積層３０のマスク層として機能し、半導体領域１１、ゲート絶縁膜２０、および電荷蓄積層３０がエッチングによるダメージを受け難くなっている。
【００４２】
また、絶縁層５１の存在により、絶縁層５１の下端から下方に形成されるトレンチ８０のＸ方向における幅は、絶縁層５１の下端から上方に形成されるトレンチ８０のＸ方向における幅よりも狭くなる。
【００４３】
次に、図８に表されるように、複数のトレンチ８０のそれぞれのなかに絶縁層５２を形成する。絶縁層５２の形成は、例えば、ＣＶＤによって行う。絶縁層５２の材料は、例えば、酸化シリコン（ＳｉＯ２）である。絶縁層５１と絶縁層５２とが同じ絶縁材である場合には、絶縁層５２を絶縁層５１の上に形成した後には、絶縁層５１と絶縁層５２との境界が実質的になくなる。すなわち、複数のトレンチ８０のそれぞれのなかに絶縁層５１と絶縁層５２とが一体となった素子分離領域５０が形成される。なお、絶縁層５１の材料と絶縁層５２の材料とが異なる場合は、素子分離領域５０は、絶縁層５１の材料からなる層と、絶縁層５２の材料からなる層と、を含む。
【００４４】
前記第１絶縁層は、前記第２絶縁層と、前記複数の第１半導体領域のそれぞれ、前記第１ゲート絶縁膜、および前記浮遊ゲートと、によって挟まれている。
【００４５】
上述した図２においては、素子分離領域５０をトレンチ８０の深さ方向によって区分けした状態が示されている。これは、トレンチ８０を２段階のエッチングによって形成したので、絶縁層５１の下端から上方の素子分離領域を第１素子分離部５０ａ、絶縁層５１の下端から下方の素子分離領域を第２素子分離部５０ｂとしたものである。すなわち、素子分離領域５０は、第１素子分離部５０ａと、第２素子分離部５０ｂと、を有する。
【００４６】
第１素子分離部５０ａは、上述した絶縁層５１と絶縁層５２の一部とを含み、第２素子分離部５０ｂは、第１素子分離部５０ａに含まれる絶縁層５２の一部以外の絶縁層５２を含む。そして、第１素子分離部５０ａと第２素子分離部５０ｂとが接続された位置５０ｃでのＸ方向における第２素子分離部５０ｂの幅は、位置５０ｃでのＸ方向における第１素子分離部５０ａの幅よりも狭くなっている。
【００４７】
次に、マスク層９０および素子分離領域５０にエッチバックを施して、電荷蓄積層３０の上面３０ｕと、側面３０ｗの一部を表出させる。さらに、電荷蓄積層３０の表出面にゲート絶縁膜４０を形成する。この状態を、図９に示す。なお、上述したマスク層９０については完全に除去せずに、ゲート絶縁膜４０の一部としてもよい。
【００４８】
次に、図１０に表されるように、ゲート絶縁膜４０の上に制御ゲート電極６０を形成する。
【００４９】
次に、図１１に表されるように、フォトリソグラフィおよびエッチングにより制御ゲート電極６０をＹ方向に分割して、Ｘ方向に延在する複数の制御ゲート電極６０を形成する。この後は、複数の制御ゲート電極６０のそれぞれの間に、層間絶縁膜７０を形成する（図示しない）。このような製造過程によって、不揮発性半導体記憶装置１が形成される。
【００５０】
図１２は、第１実施形態に係る不揮発性半導体記憶装置の作用を説明する断面模式図である。
【００５１】
図１２（ａ）には、第２素子分離部５０ｂを備えず第１素子分離部５０ａのみを備えた不揮発性半導体記憶装置１００の断面が表されている。不揮発性半導体記憶装置１００では、第１素子分離部５０ａを素子分離領域５０としている。
【００５２】
しかし、不揮発性半導体記憶装置１００では微細化が進行すると、複数の半導体領域１１のそれぞれの間の距離が縮まって、素子分離領域５０の底下にいわゆるパンチスルー電流（ｅ）が流れる可能性がある。この要因は、素子の微細化に伴い第１素子分離部５０ａのみによる絶縁性の確保が不十分だからである。
【００５３】
これに対し、図１２（ｂ）に示す第１実施形態に係る不揮発性半導体記憶装置１は、第１素子分離部５０ａのほか、第１素子分離部５０ａの下側に第２素子分離部５０ｂを備える。これにより、不揮発性半導体記憶装置１では、不揮発性半導体記憶装置１００に比べて素子分離領域のＺ方向の長さがより長くなっている。その結果、不揮発性半導体記憶装置１では、複数の半導体領域１１のそれぞれの間における電気的絶縁がさらに向上し、複数の半導体領域１１のそれぞれの間でパンチスルー電流（ｅ）がより流れ難くなる。このため、不揮発性半導体記憶装置１の信頼性は不揮発性半導体記憶装置１００に比べてより向上する。
【００５４】
また、絶縁層５１と絶縁層５２とを同じ材料にした場合、絶縁層５１と絶縁層５２との間に応力の差が生じ難い。このため、素子分離領域５０内には、絶縁層５１と絶縁層５２とによってもたらされる応力がなくなり、素子分離領域５０の半導体領域１１からの剥離が生じ難くなる。また、絶縁層５１の材料として、酸化シリコンを選択した場合は、絶縁層５１の材料として窒化シリコンを選択した場合に比べて、絶縁層５１の電子トラップ効果が弱まる。このため、各トランジスタの閾値変動が起き難くなる。
【００５５】
また、不揮発性半導体記憶装置の微細化と電気的絶縁の確保とはトレードオフの関係にある。第１実施形態では、素子分離領域５０を形成するためのトレンチのエッチング加工を、１回目のエッチング加工と２回目のエッチング加工とに分け、このトレードオフの関係を解消している。
【００５６】
例えば、第１実施形態では、１回目のエッチング加工によってトレンチ８０を形成した後、半導体領域１１の側面１１ｗ、ゲート絶縁膜２０の側面２０ｗ、および電荷蓄積層３０の側面３０ｗを絶縁層５１によって保護する。１回目のエッチング加工では、半導体領域１１、ゲート絶縁膜２０、および電荷蓄積層３０からなる積層体が倒壊しない程度にトレンチ８０を形成する。そして、２回目のエッチング加工によってトレンチ８０の深さがより深くなるように加工する。この後、この深いトレンチ８０内に、素子分離領域５０を形成する。
【００５７】
２回目のエッチング加工の際には、該積層体の側面が絶縁層５１によって支持されている。このため、該積層体は倒壊し難い。また、該積層体が倒壊し難くなることから、トレンチ８０は該積層体によって閉塞し難くなる。このため、複数のトレンチ８０のそれぞれ内に十分に素子分離領域が充填される。その結果、不揮発性半導体記憶装置の製造歩留まりが向上する。
【００５８】
第１実施形態に係る製造方法によれば、不揮発性半導体記憶装置の微細化が進行し該積層体のアスペクト比がより高くなったとしても、該積層体の側面が絶縁層５１によって支持されている。このため、該積層体は倒壊し難い。さらに、２段階に分けてより深く形成したトレンチ８０内に素子分離領域５０を形成するので、複数の半導体領域１１のそれぞれの間における電気的絶縁性がさらに向上する。このように、第１実施形態によれば、微細化と電気的絶縁の確保とが両立する。
【００５９】
（第２実施形態）
図１３は、第２実施形態に係る不揮発性半導体記憶装置の断面模式図であり、図１３（ａ）は、図１のＡ−Ａ’断面に対応した断面模式図、図１３（ｂ）は、図１のＢ−Ｂ’断面に対応した断面模式図である。
【００６０】
第２実施形態に係る不揮発性半導体記憶装置２の基本構造は、不揮発性半導体記憶装置１と同じである。さらに、不揮発性半導体記憶装置２は、不揮発性半導体記憶装置１の構成要素のほか、半導体領域１２（第２半導体領域）をさらに備える。半導体領域１２は、素子分離領域５０（第２素子分離部５０ｂ）の下端５０ｂｄおよび下端５０ｂｄに連なる素子分離領域５０（第２素子分離部５０ｂ）の側面５０ｂｗの少なくとも一部を覆っている。半導体領域１２の導電形は第１半導体領域１１の導電形と異なる。半導体領域１２の導電形は、例えばｎ形であり、第１半導体領域１１の導電形は、例えばｐ形である。
【００６１】
図１４は、第２実施形態に係る不揮発性半導体記憶装置の製造過程を説明する断面模式図である。
【００６２】
例えば、図１４（ａ）のごとく複数のトレンチ８０のそれぞれの底部８０ｂを降下させた後、複数のトレンチ８０のそれぞれの底部８０ｂおよび底部８０ｂに連なる複数のトレンチ８０のそれぞれの側面８０ｗの一部からｎ形の不純物元素を半導体基板１０に導入する。例えば、イオン注入によってｎ形の不純物元素（例えば、リン（Ｐ）、ヒ素（Ａｓ））を半導体基板１０に導入する。ｎ形の不純物元素を注入する部分の半導体基板１０の導電形は、ｎ形の不純物元素を注入する前においてはｐ形であるが、この不純物導入ではこの部分の半導体基板１０の導電形が反転する程度にｎ形の不純物元素を注入する。
【００６３】
不純物元素の注入の際には、絶縁層５１の下端から上方の半導体領域１１の側面１１ｗ、ゲート絶縁膜２０の側面２０ｗ、および電荷蓄積層３０の側面３０ｗは絶縁層５１によって覆われている。このため、絶縁層５１の下端から上方の半導体領域１１、ゲート絶縁膜２０、および電荷蓄積層３０には、ｎ形の不純物元素は注入されない。そして、ｎ形の不純物元素を半導体基板１０に注入した後、半導体基板１０に加熱処理を施す。この状態を図１４（ｂ）に示す。
【００６４】
図１４（ｂ）に表されるように、トレンチ８０の底部８０ｂおよび側面８０ｗの一部と、半導体領域１１と、の間に半導体領域１２が形成される。この後は、図１４（ｃ）のごとく、トレンチ８０内に絶縁層５２を形成して、トレンチ８０内に素子分離領域５０を形成する。
【００６５】
第２実施形態においては、第１実施形態と同様の効果を得る。さらに、第２実施形態に係る不揮発性半導体記憶装置２おいては、複数のｐ形半導体領域１１のそれぞれの間にｎ形半導体領域１２が設けられている。すなわち、不揮発性半導体記憶装置２においては、複数の半導体領域１１のそれぞれの間に素子分離領域５０が設けられているほか、複数の半導体領域１１のそれぞれの間にｐｎ接合による電位障壁が形成されている。このため、複数の半導体領域１１のそれぞれの間でパンチスルー電流（ｅ）がより流れ難くなり、不揮発性半導体記憶装置２の信頼性がさらに向上する。
【００６６】
（第２実施形態の変形例）
図１５は、第２実施形態の変形例に係る不揮発性半導体記憶装置の製造過程を説明する断面模式図である。
【００６７】
上述した半導体領域１２の形成はイオン注入以外の方法でも実施可能である。例えば、図１５に表されるように、ｎ形の不純物元素を含む絶縁層５２を複数のトレンチ８０のそれぞれのなかに形成し、絶縁層５２から半導体基板１０にｎ形の不純物元素を熱拡散させて、ｎ形の不純物元素を半導体基板１０に導入する。
【００６８】
不純物元素の導入の際には、絶縁層５１の下端から上方の半導体領域１１の側面１１ｗ、ゲート絶縁膜２０の側面２０ｗ、および電荷蓄積層３０の側面３０ｗは絶縁層５１によって覆われている。絶縁層５１は、ｎ形の不純物元素を含んでいない。このため、絶縁層５１の下端から上方の半導体領域１１、ゲート絶縁膜２０、および電荷蓄積層３０には、ｎ形の不純物元素は注入されない。このような実施形態も第２実施形態に含まれる。
【００６９】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７０】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１、２、１００ 不揮発性半導体記憶装置
１０ 半導体層（半導体基板）
１１、１２ 半導体領域
１１ｕ 上面
１１ｗ 側面
１５ 積層体
２０ ゲート絶縁膜
２０ｕ 上面
２０ｗ 側面
３０ 電荷蓄積層
３０ｕ 上面
３０ｗ 側面
４０ ゲート絶縁膜
５０ 素子分離領域
５０ａ 第１素子分離部
５０ａｄ 下端
５０ｂ 第２素子分離部
５０ｂｄ 下端
５０ｂｗ 側面
５０ｃ 位置
５０ｕ 上面
５１、５２ 絶縁層
６０ 制御ゲート電極
７０ 層間絶縁膜
８０ トレンチ
８０ｂ 底部
８０ｗ 側面
９０ マスク層
【図１】
2014036061.tif 000003
【図２】
2014036061.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014036061.tif 000009
【図８】
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【図９】
2014036061.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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