(57)【要約】【課題】  デューティずれが十分に抑制できないおそれがあった。【解決手段】  光電変換装置が、複数の列に設けられた複数の画素と、各々が前記列に対応して設けられた複数の比較器と、前記複数の比較器に参照信号を供給する参照信号生成部と、複数のビットを含むカウント信号を、第１のクロック信号に同期して生成するカウンタと、前記複数のビットを第２のクロックに同期して同期化して同期化後カウント信号を出力する同期化部と、各々が前記比較器に対応して設けられ、対応する前記比較器の出力の変化を受けて前記同期化後カウント信号を保持する複数のメモリを有する。【選択図】  図１
2014075748.tif 000002
【特許請求の範囲】
【請求項１】
複数の列に設けられた複数の画素と、
各々が前記列に対応して設けられた複数の比較器と、
前記複数の比較器に参照信号を供給する参照信号生成部と、
複数のビットを含むカウント信号を、第１のクロック信号に同期して生成するカウンタと、
前記複数のビットを第２のクロックに同期化することによって生成された同期化後カウント信号を出力する同期化部と、
各々が前記比較器に対応して設けられ、対応する前記比較器の出力の変化を受けて前記同期化後カウント信号を保持する複数のメモリを有すること
を特徴とする光電変換装置。
【請求項２】
前記同期化部から出力された前記同期化後カウント信号を前記第２のクロック信号に同期して出力する第２の同期化部を有し、
前記同期化部から出力された前記同期化後カウント信号を前記複数のメモリのうちの一部に供給し、前記第２の同期化部の出力を前記複数のメモリの別の一部に供給すること
を特徴とする請求項１記載の光電変換装置。
【請求項３】
デジタルデータを供給するデータ供給部と、
選択部と、をさらに備え、
前記選択部は、前記デジタルデータと前記カウント信号を選択的に前記同期化部に出力すること
を特徴とする請求項１または２に記載の光電変換装置。
【請求項４】
前記デジタルデータは、前記カウンタが出力する最大値に対応するデータであることを特徴とする請求項３に記載の光電変換装置。
【請求項５】
複数の列に設けられた複数の画素と、
各々が前記列に対応して設けられた複数の比較器と、
前記複数の比較器に参照信号を供給する参照信号生成部と、
各々が前記複数の比較器に対応して設けられた複数のデジタル信号生成部と、
互いに位相の異なる複数のクロック信号を生成するクロック信号生成部と、
前記複数のクロック信号を第２のクロック信号に同期化することによって生成された複数の同期化後クロック信号を出力する同期化部と、を備え、
前記複数のデジタル信号生成部の各々は、前記複数の同期化後クロック信号を受けてカウント動作を行うカウンタを備えること
を特徴とする光電変換装置。
【請求項６】
前記第２のクロック信号は、前記第１のクロック信号よりも周波数が高いことを特徴とする請求項１〜５のいずれかに記載の光電変換装置。
【請求項７】
前記第２のクロック信号の周波数は、ｎを自然数として、前記第１のクロック信号の周波数の２ｎ倍であることを特徴とする請求項６に記載の光電変換装置。
【請求項８】
前記カウンタは、グレイコードを前記カウント信号として出力するグレイコードカウンタであることを特徴とする請求項１〜７のいずれかに記載の光電変換装置。
【請求項９】
前記カウンタは、バイナリコードを前記カウント信号として出力するバイナリカウンタであることを特徴とする請求項１〜７のいずれかに記載の光電変換装置。
【請求項１０】
前記同期化部は、フリップフロップを含むことを特徴とする請求項１〜９のいずれかに記載の光電変換装置。
【請求項１１】
請求項１〜１０のいずれかに記載の光電変換装置と、
前記複数の画素から成る画素アレイに像を形成する光学系と、
前記光電変換装置から出力された信号を処理して画像データを生成する信号処理部と、をさらに備えたこと
を特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及び撮像システムに関する。
【背景技術】
【０００２】
行列状に画素が設けられた画素アレイの各列に応じて、ＡＤ変換器が設けられた固体撮像素子が知られている。特許文献１には、各ＡＤ変換器がカウンタ回路を備え、各カウンタに対して位相の異なる複数のクロック信号を供給することが記載されている。各クロック信号のデューティずれを低減するために、特許文献１は、クロック信号の伝送部において、複数のリピートバッファを直列に接続した主伝送ラインと、複数のリピートバッファを直列に接続した副伝送ラインとを備え、副伝送ラインが主伝送ラインから分岐する構成を用いている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１６６１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、特許文献１に記載された構成ではクロック信号のデューティずれを十分に抑制できないおそれがある。
また、複数のＡＤ変換器でカウンタ回路を共有する構成においても、デューティずれの問題が生じるおそれがある。
本発明は、上述した問題の少なくとも一方を解決することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一側面である光電変換装置は、複数の列に設けられた複数の画素と、各々が前記列に対応して設けられた複数の比較器と、前記複数の比較器に参照信号を供給する参照信号供給部と、複数のビットを含むカウント信号を、第１のクロック信号に同期して生成するカウンタと、前記複数のビットを第２のクロックに同期して同期化して同期化後カウント信号を出力する同期化部と、各々が前記比較器に対応して設けられ、対応する前記比較器の出力の変化を受けて前記同期化後カウント信号を保持する複数のメモリを有することを特徴とする。
【０００６】
本発明の別の側面である光電変換装置は、複数の列に設けられた複数の画素と、各々が前記列に対応して設けられた複数の比較器と、前記複数の比較器に参照信号を供給する参照信号供給部と、各々が前記複数の比較器に対応して設けられた複数のデジタル信号生成部と、互いに位相の異なる複数のクロック信号を生成するクロック信号生成部と、前記複数のクロック信号を第２のクロック信号に同期化した複数の同期化後クロック信号を出力する同期化部と、を備え、前記複数のデジタル信号生成部の各々は、前記複数の同期化後クロック信号を受けてカウント動作を行うカウンタを備えることを特徴とする。
【発明の効果】
【０００７】
本発明によればデューティずれを低減できる。
【図面の簡単な説明】
【０００８】
【図１】光電変換装置の構成を示す図である。
【図２】光電変換装置の一部の構成を図である。
【図３】光電変換装置の動作を示すタイミング図である。
【図４】カウンタの構成を示す図である。
【図５】ＥＸＯＲ回路の構成を示す図である。
【図６】ＥＸＯＲ回路の動作を示すタイミング図である。
【図７】グレイコードカウンタ回路におけるデューティずれを説明するためのタイミング図である。
【図８】同期化部の構成を示す図である。
【図９】カウンタの動作を説明するためのタイミング図である。
【図１０】選択部の構成を示す図である。
【図１１】バイナリコードカウンタ回路におけるデューティずれを説明するための図である。
【図１２】光電変換装置の構成を示す図である。
【図１３】同期化後カウント信号の伝送経路の構成を示す図である。
【図１４】光電変換装置の構成を示す図である。
【図１５】光電変換装置の一部の構成を示す図である。
【図１６】デジタル信号生成部の動作を示すタイミング図である。
【図１７】撮像システムの構成を示す図である。
【発明を実施するための形態】
【０００９】
（実施例１）
図１は、実施例１に係る光電変換装置の構成を示すブロック図である。光電変換装置は、画素アレイ１、読み出し部群２、比較部群３、メモリ部群４、参照信号生成部５、カウンタ６、選択部７、同期化部８を含む。
【００１０】
画素アレイ１は、複数列設けられた複数の画素を含む。読み出し部群２は、それぞれが画素アレイ１の各列に対応して設けられた複数の読み出し部を含む。比較部群３は、それぞれが各読み出し部に対応して設けられた複数の比較器を含む。メモリ部群４は、それぞれが各比較器に対応して設けられた複数のメモリ部を含む。参照信号生成部５は、ランプイネーブル信号ＲＡＭＰ＿ＥＮの入力に応じて、時間に対して信号レベルが変化する参照信号を出力する。カウンタ６は、カウントイネーブル信号ＣＮＴ＿ＥＮに応じて、第１のクロック信号ＣＬＫ１をカウントしてＭビットのカウント信号を出力する。選択部７は、カウンタ６から出力されたカウント信号およびＭビットのデジタルデータ９のいずれかを選択的に同期化部８に出力する。デジタルデータ９は、不図示のデータ供給部から与えられる。同期化部８は、選択部７から出力されたＭビットの信号を、第２のクロック信号ＣＬＫ２に同期した同期化後クロック信号を出力する。各列のメモリ部は対応する比較部の出力が変化すると、それをトリガとして同期化部８の出力を保持する。
【００１１】
図２は、画素アレイ１、読み出し部群２、および比較部群３の構成例を１列分だけ示したブロック図である。画素アレイ１には複数の画素２１が１個の読み出し部２２に共通に接続されている。読み出し部２２は例えば定電流源２３と増幅器２４を含む。定電流源２３は、画素２１が増幅トランジスタを有する場合に、増幅トランジスタとともにソースフォロワ回路を構成する。増幅器２４は、図示したように画素から出力された信号に−Ａ倍のゲインをかける反転増幅回路でも良いし、正のゲインをかける非反転増幅回路でも良く、バッファリングのみを行うバッファ回路であっても良い。読み出し部２２は、画素から出力された信号に含まれるノイズ成分を低減するノイズ低減回路をさらに備えても良い。ここでは、増幅器２４の出力が、読み出し部２２の出力として比較器２５に与えられる。
【００１２】
図３は、図１に示した光電変換装置の動作を説明するためのタイミング図である。説明を簡単にするために、カウンタから出力されるカウント信号の値を１０進数で示しているが、実際にはＭビットの信号として出力される。また、時刻ｔ１から時刻ｔ３までの期間、選択部７は、カウンタ６から出力されたカウント信号をメモリ部群４に供給するように設定される。
【００１３】
時刻ｔ１より前に、デジタル信号に変換されるべきアナログ信号が、比較部群３に、読み出し部群２から与えられているものとする。時刻ｔ１にランプイネーブル信号ＲＡＭＰ＿ＥＮおよびカウントイネーブル信号ＣＮＴ＿ＥＮがＨレベルになる。これにより、参照信号生成部の出力が時間に対して変化を開始するとともに、カウンタ６が第１のクロック信号ＣＬＫ１のカウント動作を開始する。本例では、第１のクロック信号ＣＬＫ１の立ち上がりとともにカウント値がインクリメントする。参照信号は、時間に対してスロープ状に変化するものでもよいし、ステップ状に変化するものであっても良い。
【００１４】
時刻ｔ２に読み出し部の出力と参照信号のレベルの大小関係が逆転すると、比較部の出力がＨレベルからＬレベルに変化し、メモリ部はこの時のカウント信号を保持する。このとき保持されたカウント信号は、読み出し部から出力されたアナログ信号に相当するデジタル信号となる。
【００１５】
その後、時刻ｔ３まで参照信号のレベルが変化し続けてから参照信号の出力がリセットされる。
【００１６】
変換されるアナログ信号が、ＡＤ変換できるダイナミックレンジに入らない場合には、時刻ｔ３までに比較部の出力が変化しない。この場合、当該列のメモリ部には時刻ｔ１よりも前のデータが保持されたままになっているので、異常値となってしまう。そこで、時刻ｔ３の後に、カウント信号に換えてデジタルデータ９をメモリ部に供給するように選択部７を制御して、メモリ部にデジタルデータ９を保持させる。デジタルデータ９は所定の値であり、例えばＡＤ変換できる最大値に対応するデジタル信号である。
【００１７】
この後、メモリ部群４に保持されたデジタル信号を、不図示の列選択部により後段の回路へと出力させる。
【００１８】
カウンタ６の構成例として、Ｇｒ［０］からＧｒ［Ｍ−１］のＭビット出力を行うグレイコードカウンタ回路の構成を図４に示す。グレイコードカウンタは、Ｍビットのバイナリカウンタ回路４１とＭ個の排他的論理和（ＥＸＯＲ）回路４２とを含む。バイナリカウンタは第１のクロック信号ＣＬＫ１の入力を受けてカウント動作を行う。グレイコードカウンタ回路の最上位ビットＧｒ［Ｍ−１］を出力するＥＸＯＲ回路４２を除く各ＥＸＯＲ回路４２は、バイナリカウンタ回路４１の出力のうちの隣接する２個のビットの出力を入力として、１ビットの出力を行う。具体的には、バイナリカウンタの出力Ｂ［ｎ］およびＢ［ｎ＋１］を入力としてグレイコードカウンタの出力Ｇｒ［ｎ］が生成される（ｎは自然数）。最上位ビットＧｒ［Ｍ−１］を出力するＥＸＯＲ回路４２は、Ｂ［Ｍ−１］とＧＮＤとに接続される。
【００１９】
最下位ビットＧｒ［０］を例に取って、ＥＸＯＲ回路４２の構成を図５に示す。ＥＸＯＲ回路４２はインバータ回路部５１とスイッチ回路部５２とを含む。インバータ回路部５１は２個のインバータ回路を含み、Ｂ［０］とＢ［１］とを受けて、これらの反転信号Ｂｂ［０］とＢｂ［１］とを出力する。
【００２０】
スイッチ回路部５２は、４個のスイッチ部ＳＷ（Ｔ１）〜ＳＷ（Ｔ４）を含む。スイッチ部ＳＷ（Ｔ１）は、反転信号Ｂｂ［０］で制御されるＮＭＯＳトランジスタと反転信号Ｂｂ［１］で制御されるＮＭＯＳトランジスタが直列に接続されて構成される。スイッチ部ＳＷ（Ｔ２）は、反転信号Ｂｂ［０］で制御されるＰＭＯＳトランジスタと信号Ｂ［１］で制御されるＰＭＯＳトランジスタが直列に接続されて構成される。スイッチ部ＳＷ（Ｔ３）は、信号Ｂ［０］で制御されるＰＭＯＳトランジスタと反転信号Ｂｂ［１］で制御されるＰＭＯＳトランジスタが直列に接続されて構成される。スイッチ部ＳＷ（Ｔ４）は、信号Ｂ［０］で制御されるＮＭＯＳトランジスタと信号Ｂ［１］で制御されるＮＭＯＳトランジスタが直列に接続されて構成される。
【００２１】
これらのスイッチ部のうち、スイッチ部ＳＷ（Ｔ３）とスイッチ部ＳＷ（Ｔ１）とが直列に接続されており、両者の共通ノードがＥＸＯＲ回路４２の出力ノードＧｒ［０］に接続される。同様に、スイッチ部ＳＷ（Ｔ２）とスイッチ部ＳＷ（Ｔ４）とが直列に接続されており、両者の共通ノードがＥＸＯＲ回路４２の出力ノードＧｒ［０］に接続される。
【００２２】
次に、図６を参照しながらＥＸＯＲ回路４２の動作を説明する。インバータ回路部５１の各インバータで生じる遅延をΔｔとする。
【００２３】
バイナリカウンタ回路４１の出力Ｂ［０］およびＢ［１］は、出力Ｂ［０］に対して１／２の周波数で変化する。出力Ｂ［０］およびＢ［１］の状態を踏まえて、Ｔ１〜Ｔ４の期間に分けて説明する。
【００２４】
期間Ｔ１は、出力Ｂ［０］およびＢ［１］がともにＬレベルである。このとき反転信号Ｂｂ［０］およびＢｂ［１］はともにＨレベルとなりスイッチ部ＳＷ（Ｔ１）がオンする。これにより、ＥＸＯＲ回路４２の出力Ｇｒ［０］はＬレベルになる。
【００２５】
期間Ｔ２は、出力Ｂ［０］がＨレベルになり、出力Ｂ［１］はＬレベルを維持する。出力Ｂ［０］の遷移により、その反転信号Ｂｂ［０］もＬレベルに遷移するが、インバータ回路によるΔｔだけ遅れて遷移する。期間Ｔ２にはスイッチ部ＳＷ（Ｔ２）がオンするので、信号Ｂ［０］の遷移からΔｔだけ遅れてＥＸＯＲ回路４２の出力Ｇｒ［０］がＨレベルになる。
【００２６】
期間Ｔ３は、出力Ｂ［０］が再びＬレベルになり、出力Ｂ［１］がＨレベルになる。反転信号Ｂｂ［０］とＢｂ［１］はともに出力Ｂ［０］とＢ［１］の遷移からΔｔだけ遅れて遷移する。期間Ｔ３にはスイッチ部ＳＷ（Ｔ３）がオンするので、ＥＸＯＲ回路４２の出力Ｇｒ［０］はＨレベルを維持する。
【００２７】
期間Ｔ４は、出力Ｂ［０］がＨレベルになり、出力Ｂ［１］がＨレベルを維持する。反転信号Ｂｂ［０］は信号Ｂ［０］に対してΔｔだけ遅れて遷移する。期間Ｔ４にはスイッチ部ＳＷ（Ｔ４）がオンするので、ＥＸＯＲ回路４２の出力Ｇｒ［０］はＬレベルになる。
【００２８】
以上の説明から理解されるとおり、ＥＸＯＲ回路４２の出力Ｇｒ［０］は、ＬレベルからＨレベルに遷移するときにΔｔだけ遅延し、ＨレベルからＬレベルに遷移するときには遅延が生じない。この結果、出力Ｇｒ［０］はＨレベルである期間がＬレベルである期間よりも短くなり、デューティ比が５０％でなくなる。つまり、デューティずれが生じた状態となる。
【００２９】
４ビットのグレイコードカウンタ回路において、上述したデューティずれが各ビットで発生する場合のタイミング図を図７に示す。
【００３０】
グレイコードが、あるビットの立ち上がりエッジから別のビットの立ち上がりエッジまでで決定される場合には、正常な期間だけそのコードが維持される。図７においては１および４のグレイコードが該当する。同様に、あるビットの立ち下がりエッジから別のビットの立ち下がりエッジまでで決定される場合にも、正常な期間だけそのコードが維持される。図７においては６のグレイコードが該当する。
【００３１】
しかし、グレイコードがあるビットの立ち下がりエッジから別のビットの立ち上がりエッジまでで決定される場合には、正常な期間よりも長くそのコードが維持される。図７においては０、３、７のグレイコードが該当する。
【００３２】
一方、グレイコードがあるビットの立ち上がりエッジから別のビットの立ち下がりエッジまでで決定される場合には、正常な期間よりも短くそのコードが維持される。図７においては２および５のグレイコードが該当する。
【００３３】
グレイコードカウンタ回路が各グレイコードを出力する期間の長さが異なる場合には、このグレイコードをカウント信号として用いてＡＤ変換を行うと、変換されるアナログ信号に対して得られるデジタルデータの関係がリニアではなくなる。つまり、ＡＤ変換部のリニアリティが低下することになり、ひいては得られる画像の画質が劣化する。
【００３４】
そこで、本実施例では、カウンタ６の出力を第２のクロック信号ＣＬＫ２に同期させて、同期化後クロック信号をメモリ部群４に供給する。
【００３５】
図８に同期化部８の構成を示す。同期化部８はＭ個のフリップフロップ１０１を含む。各フリップフロップ１０１は、第２のクロック信号ＣＬＫ２が共通に与えられるほか、リセット信号ＲＢも共通に与えられる。リセット信号ＲＢがＬレベルになるとフリップフロップ１０１の出力がリセットされる。各フリップフロップ１０１のＤ端子には、それぞれグレイコードＧｉ［０：Ｍ−１］の各ビットが与えられる。そして、Ｑ端子からは対応するグレイコードを第２のクロック信号ＣＬＫ２に同期した同期化後クロック信号として、Ｇｏ［０：Ｍ−１］を出力する。
【００３６】
図９をさらに参照しながら、カウンタ６の出力であるＧｉ［０：Ｍ−１］と同期化後クロック信号Ｇｏ［０：Ｍ−１］の関係を説明する。説明を簡単にするために、第１および第２のクロック信号が同位相で同周波数のクロック信号であるとする。
【００３７】
カウンタ６の出力Ｇｉ［０：Ｍ−１］は、先述の通り正常な期間の長さよりも長いあるいは短い期間だけ出力されるグレイコードがある。これに対して、カウンタ６の出力Ｇｉ［０：Ｍ−１］をクロック信号の立ち上がりに同期させると、得られる同期化後カウント信号からは各コードが等しい長さで得られる。この同期化後カウント信号をメモリ部群４に与えることにより、ＡＤ変換部のリニアリティが低下することを抑制できる。
【００３８】
同期化部８は、カウント信号のデューティずれを低減するだけでなく、位相ずれも低減できる。図１０は選択部７の１ビット分の構成例を示した回路図である。
【００３９】
図１０に示した選択部７は、カウント信号が入力される系とデジタルデータが入力される系とを含む。各系に対してＮＭＯＳトランジスタ９１とＰＭＯＳトランジスタ９２で構成されたＣＭＯＳスイッチが設けられており、２つのＣＭＯＳスイッチは、信号ＳＥＬとその反転信号ＳＥＬＢによって排他的にオンするように構成されている。図１では信号ＳＥＬおよびＳＥＬＢは図示を省略した。仮にＮＭＯＳトランジスタ９１とＰＭＯＳトランジスタ９２とが、例えば製造時のプロセスばらつきによって異なる駆動力を持つと、選択部７から出力される信号はデューティがずれるおそれがある。さらに、ビット間でもデューティずれの量が異なると、選択部７を経由して出力されたカウント信号はビット間で位相のずれが生じるおそれもある。したがって、図１のように選択部７を備える構成では、選択部７の後段に同期化部８を設けることで、選択部７に起因して生じうるデューティずれや位相ずれも低減することができる。
【００４０】
本実施例ではカウンタ６がグレイコードカウンタである場合を詳細に説明したが、例えばバイナリコードカウンタであっても良い。
【００４１】
バイナリコードカウンタにデューティずれが生じた場合の影響を説明する。図１１（Ａ）は３ビットのカウンタにおいて、最下位ビット（１ビット目）にデューティずれが生じて、Ｈレベルの期間が長い場合のカウント値を示すタイミング図である。２ビット目および３ビット目にはデューティずれが生じておらず、それぞれデューティずれが生じていない場合の最下位ビットの信号に対して１／２倍、１／４倍の周期で遷移するものとする。
【００４２】
この場合には、２、４、６のカウント値が出力される期間が他のカウント値よりも短くなってしまう。この条件の下、図１に示した光電変換装置に含まれるＡＤ変換部の入出力特性を図１１（Ｂ）に示す。横軸が変換されるべきアナログ信号で、縦軸がＡＤ変換された後のデジタル信号に対応する。実線で示した理想的な入出力特性に対して、図１１（Ａ）に示したデューティずれが生じた場合の入出力特性は破線で示している。破線で示した入出力特性は、理想値からずれているため、ＡＤ変換部のリニアリティが低下していることになる。
【００４３】
上記のように、バイナリコードカウンタをカウンタ６として用いても、同期化部８を設けることにより、デューティずれを低減し、ＡＤ変換部のリニアリティが低下することを抑制できる。
【００４４】
本実施例では選択部７がデジタルデータ９またはカウンタ６から出力されたカウント信号を選択的に同期化部８に出力する構成を説明したが、選択部７およびデジタルデータ９を省略しても、カウント信号のビット間のデューティずれを低減できる。
【００４５】
また、本実施例では、第２のクロック信号の立ち上がりエッジに同期して同期化後カウント信号を生成する例を説明したが、立ち下がりエッジを用いても良いし、ビットによって第２のクロック信号のどちらのエッジに同期するかが異なっていてもよい。
【００４６】
また、第１のクロック信号と第２のクロック信号とは異なるものとして説明したが、同一のクロックでも良い。さらに、第１のクロック信号はカウンタを動作させるために用いるため、周波数を過剰に上げるとカウンタが正常に動作しなくなるおそれがある。一方、第２のクロック信号は、カウント信号を同期させるために用いるものなので、第１のクロック信号よりも高い周波数を設定することが容易である。例えば、第２のクロック信号を、第１のクロック信号の２ｎ（ｎは自然数）倍の周波数を有するクロック信号としても良い。具体的な構成としては、分周器を設けて、第２のクロック信号を１／（２ｎ）に分周したものを第１のクロック信号とすることができる。
【００４７】
以上で説明したとおり、本実施例によれば、デューティずれを低減することができる。
【００４８】
（実施例２）
実施例２を、実施例１との相違点を中心に説明する。
【００４９】
図１２は、本実施例に係る光電変換装置の構成を示すブロック図である。図１に示した構成と異なるのは第２の同期化部１２４を備える点である。本実施例では、第１の同期化部である同期化部８から出力された同期化後カウント信号を、第２の同期化部１２４がさらに第２のクロック信号ＣＬＫ２に同期して出力する。
【００５０】
画素アレイの列が増大すると、これに合わせて同期化部８から出力された同期化後カウント信号を伝送する配線も長くなる。これらの配線の寄生抵抗や寄生容量も増大するため、同期化後カウント信号のデューティずれや、各ビット間の位相ずれが生じやすくなる。そこで、本実施例のように構成することで、画素アレイの列が増大しても、同期化後カウント信号のデューティずれを低減することができる。
【００５１】
また、同期化後カウント信号を伝送するために、リピートバッファを設けることが考えられる。図１３は、同期化部８から出力される同期化後カウント信号の１ビット分を伝送する経路の構成例を示す図である。図のように、リピートバッファとしてリピータ１３１を伝送系路上に設けて、リピータ１３１の出力を同期化後カウント信号としてメモリ部群４に供給する。リピータ１３１は例えば２段のインバータで構成され、インバータを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタとの駆動力のばらつきによって各ビットのデューティずれや各ビット間の位相ずれも生じうる。第２の同期化部１２４を設けることにより、リピータ１３１に起因するデューティずれや位相のずれを低減できる。
【００５２】
本実施例では、第２の同期化部１２４を１個設けた例を示したが、複数の第２の同期化部１２４を設けても良い。
【００５３】
（実施例３）
図１４を参照しながら、実施例３に係る光電変換装置を実施例１との相違点を中心に説明する。
【００５４】
本実施例に係る光電変換装置は、メモリ部群４に換えて、デジタル信号生成部群１３０を備え、カウンタ６に換えてクロック信号生成部１３１を備える。さらに、本実施例に係る光電変換装置において、第１の同期化部１３２および第２の同期化部１３３は、クロック信号生成部１３１から出力されたクロック信号を第２のクロック信号ＣＬＫ２に同期させて同期化後クロック信号を出力する。本実施例では、クロック信号生成部１３１は第１のクロック信号ＣＬＫ１を受けて、位相の異なる４個のクロック信号を生成する。第１および第２の同期化部１３２および１３３は、図８に示したものと同様の構成とすることができる。ただし、カウンタの出力として各フリップフロップに与えられた信号は、クロック信号生成部１３１から与えられたクロック信号となる点で異なる。
【００５５】
図１５に、比較部群３とデジタル信号生成部群１３０のうち、画素アレイの１列に対応する部分を抜き出した図を示す。
【００５６】
１個のデジタル信号生成部１３４はラッチ回路とデコード回路とを含むラッチ＆デコード部１３５と、カウンタ１３６とを含む。ラッチ＆デコード部１３５は、４個の同期化後クロック信号ＣＬＫＡ〜ＣＬＫＤおよび比較部の出力を入力信号として受け、比較部の出力が変化したことに応じて、同期化後クロック信号ＣＬＫＡ〜ＣＬＫＤをラッチ回路がラッチする。ラッチされた同期化後クロック信号は、デコード回路によりデコードされてデコード値として出力される。カウンタ１３６は、同期化後クロック信号ＣＬＫＤと比較部の出力を入力信号として受け、同期化後クロック信号ＣＬＫＤ信号に応じてカウント動作を行う。比較部の出力が変化すると、カウンタ１３６はカウント動作を停止し、その時点でのカウント値を保持する。
【００５７】
図１６は、ラッチ＆デコード部１３５およびカウンタ１３６の動作例を示すタイミング図である。同期化後クロック信号ＣＬＫＡ〜ＣＬＫＤは、４５度ずつ位相がずれたクロック信号であり、それぞれは、第１のクロック信号ＣＬＫ１の８周期が１周期となっている。
【００５８】
カウンタ１３６は同期化後クロック信号ＣＬＫＤに応じてカウント動作を行う一方で、ラッチ＆デコード部１３５には同期化後クロック信号ＣＬＫＡ〜ＣＬＫＤが与えられるため、カウンタ１３６の１カウントに対してラッチ＆デコード部１３５の出力は８個の状態を取り得る。デジタル信号生成部１３４がカウンタ１３６しか持たない場合には、比較器の出力が時刻ｔＡに変化しても、時刻ｔＢに変化しても「０」のカウント値しか得られない。しかし、本例のように構成することで、時刻ｔＡと時刻ｔＢとでラッチ＆デコード部１３５の出力は異なるため、カウント値「０」をさらに高分解能で表現することができる。
【００５９】
以上で説明した本実施例によれば、クロック信号生成部１３１で生成されたカウント信号を第１の同期化部１３２で第２のクロック信号に同期させることにより、クロック信号のデューティずれや位相のずれを低減することができる。したがって、光電変換装置の入射光量に対する出力特性のリニアリティが低下することを抑制できる。
【００６０】
本実施例では、第２の同期化部１３３を設けて、第１の同期化部１３２が一部のデジタル信号生成部１３４に同期化後クロック信号を与え、第２の同期化部１３３が別の一部のデジタル信号生成部１３４に同期化後クロック信号を与える構成を示した。しかし、第１の同期化部１３２から出力されるクロック信号を全てのデジタル信号生成部に与えても良いし、同期化部１３２の出力を、リピータを介してデジタル信号生成部群１３０に与えても良い。
【００６１】
本実施例でも、先の実施例と同じく、第２のクロック信号ＣＬＫ２の周波数は、第１のクロック信号ＣＬＫ１の周波数よりも高く設定することができる。第２のクロック信号ＣＬＫ２が第１のクロック信号ＣＬＫ１の２ｎ倍の周波数を持っていても良く、分周器を用いてこの関係を実現することも先の実施例と同じである。
【００６２】
また、各デジタル信号生成部が備えるカウンタは、バイナリコードカウンタでもグレイコードカウンタでも良い。
【００６３】
（実施例４）
本発明に係る別の実施例を説明する。撮像システムの概略を、図１７に示す。
【００６４】
撮像システム１１００は、例えば、光学部１１１０、撮像装置１１０１、信号処理部１１３０、記録・通信部１１４０、タイミング制御回路部１１５０、システムコントロール回路部１１６０、および再生・表示部１１７０を含む。撮像装置１１０１は、先述の各実施形態で説明した光電変換装置１００が用いられる。例えば信号処理部１１３０は、第２の実施例で説明した、光電変換装置の後段に設けられた回路の機能を有してもよい。
【００６５】
レンズなどの光学系である光学部１１１０は、被写体からの光を撮像装置１１０１の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１１０１は、タイミング制御回路部１１５０からの信号に基づくタイミングで、画素アレイに結像された光に応じた信号を出力する。
【００６６】
撮像装置１１０１から出力された信号は、映像信号処理部である信号処理部１１３０に入力され、信号処理部１１３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対して補正などの処理を行う。信号処理部１１３０での処理によって得られた信号は画像データとして記録・通信部１１４０に送られる。記録・通信部１１４０は、画像を形成するための信号を再生・表示部１１７０に送り、再生・表示部１１７０に動画や静止画像が再生・表示させる。記録通信部１１４０は、また、信号処理部１１３０からの信号を受けて、システムコントロール回路部１１６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。
【００６７】
システムコントロール回路部１１６０は、撮像システムの動作を統括的に制御するものであり、光学部１１１０、タイミング制御回路部１１５０、記録・通信部１１４０、および再生・表示部１１７０の駆動を制御する。また、システムコントロール回路部１１６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部１１６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。
【００６８】
タイミング制御回路部１１５０は、制御部であるシステムコントロール回路部１１６０による制御に基づいて撮像装置１１０１および信号処理部１１３０の駆動タイミングを制御する。
【００６９】
上述の各実施例は例示的なものであり、本発明の思想を逸脱しない範囲で適宜変更を加えることが可能である。
【符号の説明】
【００７０】
１  画素アレイ
２  読み出し部群
３  比較部群
４  メモリ部群
５  参照信号生成部
６  カウンタ
７  選択部
８  同期化部
１２４、１３３  第２の同期化部
１３０  デジタル信号生成部
１３１  クロック信号生成部
１３２  第１の同期化部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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