(57)【要約】【課題】低雑音で消費電力が少ない受信器を提供すること。【解決手段】受信器１００は、ＬＮＡ１、バイアス回路１１、変換回路１２を有する。ＬＮＡ１は、一定値のドレイン電流Ｉｄを消費し、バイアス電圧Ｖｂ１に応じて入力信号を増幅する。変換回路１２は、ＬＮＡ１と縦積みに接続され、ドレイン電流Ｉｄを消費してＬＮＡ１で増幅された入力信号ＩＮの周波数を変換して中間周波数信号ＩＦを出力する。バイアス回路１１は、ＬＮＡ１及び変換回路１２と縦積みに接続され、ドレイン電流Ｉｄを消費して、ＬＮＡ１にバイアス電圧Ｖｂを出力する。【選択図】図１
2014075663.tif 000002
【特許請求の範囲】
【請求項１】
一定値の第１の電流を消費し、バイアス電圧に応じて入力信号を増幅する増幅器と、
第１の電源と前記第１の電源と出力電圧が異なる第２の電源との間で前記増幅器と縦積みに接続され、前記増幅器と共通の前記第１の電流を消費して前記増幅器で増幅された前記入力信号の周波数を変換した信号を出力する変換回路と、
前記第１及び第２の電源との間で前記増幅器及び前記変換回路と縦積みに接続され、前記増幅器及び前記変換回路と共通の前記第１の電流を消費して、前記増幅器に前記バイアス電圧を出力するバイアス回路と、を備える、
受信器。
【請求項２】
前記増幅器は、トランジスタを備え、
前記トランジスタの制御端子に前記バイアス電圧が印加され、
前記第１の電流は、前記トランジスタのドレイン電流である、
請求項１に記載の受信器。
【請求項３】
前記トランジスタは、高電子移動度トランジスタである、
請求項２に記載の受信器。
【請求項４】
前記変換回路は、
前記第１の電流を消費する、消費電流が一定の回路ブロックを備える、
請求項１に記載の受信器。
【請求項５】
前記変換回路は、
増幅された前記入力信号が入力される第１の増幅器と、
ローカル信号を出力する電圧制御発振器と、
前記第１の増幅器で増幅された前記入力信号と前記ローカル信号とから、前記入力信号の周波数を変換した前記信号を出力するミキサと、
前記入力信号の周波数を変換した前記信号を増幅する第２の増幅器と、を備え、
前記第１及び第２の増幅器、前記電圧制御発振器、前記ミキサの一部又は全てが、前記消費電流が一定の回路ブロックである、
請求項４に記載の受信器。
【請求項６】
前記消費電流が一定の回路ブロックは、
単相の前記入力信号を差動入力信号に変換する単相差動変換回路と、
前記差動入力信号を増幅する差動増幅回路と、を備え、
前記差動増幅回路に前記第１の電流が流れる、
請求項４に記載の受信器。
【請求項７】
前記入力信号を多段増幅する複数の前記増幅器と、
前記複数の前記増幅器にそれぞれ接続される複数の前記バイアス回路と、を備える、
請求項１に記載の受信器。
【請求項８】
前記バイアス回路は、
前記変換回路と前記増幅器との間に直列に接続された第１のトランジスタ及び第１の抵抗と、
一方の入力端子に第１の基準電圧が入力され、他方の入力端子が前記第１の抵抗の前記第１のトランジスタ側の第１の端子と接続され、出力端子が前記第１のトランジスタの制御端子と接続される第１の演算増幅器と、
一方の入力端子に第２の基準電圧が入力され、他方の入力端子が前記第１の抵抗の前記第１の端子と反対側の第２の端子と接続され、出力端子から前記バイアス電圧を出力する第２の演算増幅器と、を備える、
請求項１に記載の受信器。
【請求項９】
前記入力信号を多段増幅する複数の前記増幅器と、
前記複数の前記増幅器にそれぞれ接続される複数の前記バイアス回路と、を備え、
前記複数の前記増幅器のうちの第３の増幅器は、前記バイアス回路のうちの第１のバイアス回路と接続され、
前記第３の増幅器以外の第４の増幅器は、それぞれ前記第１のバイアス回路以外の第２のバイアス回路と接続され、
前記第１のバイアス回路は、
前記変換回路と前記第３の増幅器との間に直列に接続された第１のトランジスタ及び第１の抵抗と、
一方の入力端子に第１の基準電圧が入力され、他方の入力端子が前記第１の抵抗の前記第１のトランジスタ側の第１の端子と接続され、出力端子が前記第１のトランジスタの制御端子と接続される第１の演算増幅器と、
一方の入力端子に第２の基準電圧が入力され、他方の入力端子が前記第１の抵抗の前記第１の端子と反対側の第２の端子と接続され、出力端子から前記バイアス電圧を出力する第２の演算増幅器と、を備え、
前記第２のバイアス回路は、
前記変換回路と前記第４の増幅器との間に接続され、制御端子が前記第１の演算増幅器の前記出力端子と接続される第２のトランジスタと、
前記変換回路と前記第４の増幅器との間で前記第２のトランジスタと直列に接続される第２の抵抗と、
一方の入力端子に第３の基準電圧が入力され、他方の入力端子が前記第２の抵抗の前記第２のトランジスタと反対側の第３の端子と接続され、出力端子から前記バイアス電圧を出力する第３の演算増幅器と、を備える、
請求項１に記載の受信器。
【請求項１０】
複数の前記変換回路を備え、
前記バイアス回路は、
それぞれの一端が前記複数の前記変換回路と接続される複数の第１のトランジスタと、
前記増幅器と前記複数の第１のトランジスタの他端との間に接続される第１の抵抗と、
一方の入力端子に第１の基準電圧が入力され、他方の入力端子が前記第１の抵抗の前記複数の第１のトランジスタ側の第１の端子と接続され、出力端子が前記複数の第１のトランジスタの制御端子と接続される第１の演算増幅器と、
一方の入力端子に第２の基準電圧が入力され、他方の入力端子が前記第１の抵抗の前記第１の端子と反対側の第２の端子と接続され、出力端子から前記バイアス電圧を出力する第２の演算増幅器と、を備え、
前記複数の前記変換回路の消費電流の合計が前記第１の電流である、
請求項１に記載の受信器。
【請求項１１】
前記増幅器は、低雑音増幅器である、
請求項１に記載の受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は受信器に関し、例えば衛星放送で用いられる受信器に関する。
【背景技術】
【０００２】
衛星放送用途の受信器では、一般的にＬＮＢ（Low Noise Block）が用いられる。通常のＬＮＢでは、衛星から受信したＫｕ帯（１０．７ＧＨｚ〜１２．７５ＧＨｚ）の信号を増幅する。そして、増幅した信号の周波数を低周波数に変換（ダウンコンバート）し、Ｌ帯（０．９５ＧＨｚ〜２．１５ＧＨｚ）の信号を出力する。
【０００３】
こうしたＬＮＢでは、低雑音性能を達成するため、１段目の低雑音増幅器（Low Noise Amplifier、以下ＬＮＡと表記する）及び２段目のＬＮＡとして、Ｋｕ帯での雑音指数の低いガリウムヒ素（Gallium Arsenide：以下、ＧａＡｓと表記する）で構成される、高電子移動度トランジスタの一種であるヘテロ接合電界効果トランジスタ（Hetero Junction Field Effect Transistor、以下ＨＪＦＥＴと表記する）が一般的に用いられる。このＨＪＦＥＴを駆動するには、ＨＪＦＥＴにバイアス電圧を供給するバイアス回路が必要となる。なお、ＨＪＦＥＴは、一般にＨＥＭＴ（High Electron Mobility Transistor)又はＨＦＥＴ（Hetero Field Effect Transistor）とも称される。近年、こうした受信器に対して、消費電力低減の要求が高まっている。
【０００４】
例えば、衛星放送用途の受信器では、１段目ＬＮＡ及び２段目ＬＮＡが設けられ、受信したＲＦ信号を低雑音で増幅する。１段目ＬＮＡ及び２段目ＬＮＡはＨＪＦＥＴで構成され、バイアスＩＣからバイアス電圧が供給される。増幅されたＲＦ信号は、ダウンコンバータＩＣにより周波数変換され、中間周波数信号が生成される。この構成では、１段目ＬＮＡ、２段目ＬＮＡ、バイアスＩＣ及びダウンコンバータＩＣがそれぞれ電力を消費する。
【０００５】
ここで、消費電力低減を目的とした低雑音コンバータ（ダウンコンバータＩＣ）の一例について説明する（特許文献１）。この低雑音コンバータは、複数の出力電圧調整器が内蔵された電源回路を有する。複数の出力電圧調整器と局部発振回路及びＬＮＡとは、縦積に接続される。本構成により、出力電圧調整器の電圧調整幅を少なくすることができ、電力損失を抑え、かつ電源回路に流れる電流値も少なくすることができる。これにより、消費電力を低減できる低雑音コンバータを実現できるとしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３１２６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが発明者らは、上述の低雑音コンバータには以下に示す問題点があることを見出した。上述の低雑音コンバータは、局部発振回路及びＬＮＡが縦積に接続される。局部発振器は発振動作を行うため、一般に電流値が変化する。その結果、ＬＮＡに供給される電流も時間的に変動してしまう。ＬＮＡの電流が変動すると、ＬＮＡのゲインやＮＦ（Noise Figure：雑音指数）も変動してしまい、ＬＮＡの低雑音増幅特性に影響を及ぼす。つまり、上述の低雑音コンバータは、低雑音でＲＦ信号を増幅するというＬＮＡの特長を阻害してしまう。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、受信器は、一定値の第１の電流を消費し、バイアス電圧に応じて入力信号を増幅する増幅器と、第１の電源と第２の電源との間で前記増幅器と縦積みに接続され、前記第１の電流を消費して前記入力信号の周波数を変換した信号を出力する変換回路と、前記第１及び第２の電源との間で前記増幅器及び前記変換回路と縦積みに接続され、前記第１の電流を消費して前記増幅器に前記バイアス電圧を出力するバイアス回路と、を備えるものである。
【発明の効果】
【００１０】
低雑音で消費電力が少ない受信器を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１にかかる受信器１００の構成を模式的に示すブロック図である。
【図２】実施の形態１にかかる受信器１００のバイアス回路１１及び変換回路１２の構成を示す回路図である。
【図３】実施の形態２にかかる受信器２００の構成を模式的に示すブロック図である。
【図４】実施の形態２にかかる受信器２００のバイアス回路１１及び２１、変換回路１２の構成を示す回路図である。
【図５】実施の形態３にかかる受信器３００の構成を模式的に示すブロック図である。
【図６】実施の形態３にかかる受信器３００のバイアス部３１及び変換回路１２の構成を示す回路図である。
【図７】実施の形態４にかかる受信器４００の構成を模式的に示すブロック図である。
【図８】実施の形態４にかかる受信器４００のバイアス部４１及び変換回路１２の構成を示す回路図である。
【図９】実施の形態５にかかる受信器５００の構成を模式的に示すブロック図である。
【図１０】実施の形態５にかかる受信器５００のバイアス部５１及び変換回路５４〜５７の構成を示す回路図である。
【図１１】単相差動変換回路１６の構成例を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１３】
実施の形態１
まず、実施の形態１にかかる受信器１００について説明する。受信器１００は、例えば衛星放送用途の低雑音特性を有する受信器として用いられる。図１は、実施の形態１にかかる受信器１００の構成を模式的に示すブロック図である。受信器１００は、信号変換部と、ＲＦ信号の入力部と信号変換部との間の１又は複数の低雑音増幅器（Low Noise Amplifier、以下ＬＮＡと表記する）と、を有する。本実施の形態では、ＬＮＡを１つ有する場合について説明する。なお、ＬＮＡは、単に増幅器とも称する。図１に示すように、受信器１００は信号変換部１０及びＬＮＡ１を有する。
【００１４】
信号変換部１０は、バイアス回路１１及び変換回路１２を有する。バイアス回路１１、変換回路１２及びＬＮＡ１は、電源電圧ＶＤＤを出力する電源（以下、電源ＶＤＤとも称する）とグランドとの間に直列に接続されることで電源が供給される。本実施の形態では、電源ＶＤＤとグランドとの間に、バイアス回路１１、変換回路１２及びＬＮＡ１がこの順で直列に接続される。
【００１５】
バイアス回路１１は、変換回路１２から電源電圧Ｖｄ０が供給され、ＬＮＡ１にバイアス電圧Ｖｂ１を出力する。また、バイアス回路１１は、電源電圧Ｖｄ０からバイアス回路１１での電力消費の分だけ降圧した電源電圧Ｖｄ１をＬＮＡ１に出力する。
【００１６】
変換回路１２は、電源電圧ＶＤＤからバイアス回路１１と接続される回路ブロックでの電力消費の分だけ降下した電源電圧Ｖｄ０を、バイアス回路１１へ出力する。本実施の形態では、変換回路１２は、増幅器ＡＭＰ１及びＡＭＰ２、ミキサＭ１、電圧制御発振器ＶＣＯを有する。増幅器ＡＭＰ１（第１の増幅器とも称する）の入力はＬＮＡ１の出力と接続され、出力はミキサＭ１の入力と接続される。ミキサＭ１の出力は、増幅器ＡＭＰ２（第２の増幅器とも称する）の入力と接続され、増幅された入力信号ＩＮがＲＦ信号として入力される。また、ミキサＭ１には、フェーズロックドループの一部として構成された電圧制御発振器ＶＣＯで生成されたローカル信号ＬＳが入力される。ミキサＭ１は、ローカル信号ＬＳを用いて入力信号ＩＮ（ＲＦ信号）を周波数変換した中間周波数信号ＩＦを出力する。増幅器ＡＭＰ２は、中間周波数信号ＩＦを増幅した信号を出力する。なお、本実施の形態では、電源電圧ＶＤＤから増幅器ＡＭＰ１及びミキサＭ１での電力消費の分だけ降下した電源電圧Ｖｄ０が、バイアス回路１１へ出力される。
【００１７】
ＬＮＡ１は、バイアス回路１１とグランドとの間に接続されることで電源供給される。ＬＮＡ１は、ＨＪＦＥＴ１４で構成される。ＨＪＦＥＴ１４のゲート（制御端子とも称する）には、入力信号ＩＮ及びバイアス電圧Ｖｂ１が入力され、入力信号ＩＮを増幅した信号をドレインから出力する。また、ＨＪＦＥＴ１４は、ドレインに電源電圧Ｖｄ１が入力され、ソースがグランドと接続されることで電源供給を受ける。
【００１８】
なお、図１では、入力信号ＩＮを１本の線で表記しているが、これは図面の簡略化のためである。すなわち、入力信号ＩＮは単相の信号とすることもでき、又、入力信号ＩＮＴ及び反転入力信号ＩＮＢからなる差動信号とすることもできる。
【００１９】
以下、バイアス回路１１及び変換回路１２の構成について詳細に説明する。図２は、実施の形態１にかかる受信器１００のバイアス回路１１及び変換回路１２の構成を示す回路図である。変換回路１２の増幅器ＡＭＰ１及びミキサＭ１は、電力消費が一定、すなわち消費電流及び降下電圧が一定の回路ブロックを有する。本実施の形態では、消費電流及び降下電圧が一定の回路ブロックの例として、増幅器ＡＭＰ１及びミキサＭ１が差動増幅回路１３及び単相差動変換回路１６を有する場合について説明する。なお、図２では、図面の簡略化のため、増幅器ＡＭＰ１の差動増幅回路１３及び単相差動変換回路１６のみを表示している。
【００２０】
単相差動変換回路１６は、ＬＮＡ１から単相の入力信号ＩＮが入力される。そして、単相差動変換回路１６は、入力信号ＩＮから差動入力信号を生成する。具体的には、単相差動変換回路１６は、入力信号ＩＮと同相の入力信号ＩＮＴと、入力信号ＩＮを反転させた反転入力信号ＩＮＢとを生成する。生成された入力信号ＩＮＴ及び反転入力信号ＩＮＢは、差動増幅回路１３に出力される。
【００２１】
差動増幅回路１３は、入力信号ＩＮ（入力信号ＩＮＴ及び反転入力信号ＩＮＢ）を増幅する回路として構成される。差動増幅回路１３は、抵抗Ｒｄ１及びＲｄ２、ＮＭＯＳトランジスタＭＮ１及びＭＮ２を有する。抵抗Ｒｄ１の一端は電源ＶＤＤと接続され、他端はＮＭＯＳトランジスタＭＮ１のドレインと接続される。ＮＭＯＳトランジスタＭＮ１のゲートには、反転入力信号ＩＮＢが入力される。抵抗Ｒｄ２の一端は電源ＶＤＤと接続され、他端はＮＭＯＳトランジスタＭＮ２のドレインと接続される。ＮＭＯＳトランジスタＭＮ２のゲートには、入力信号ＩＮＴが入力される。ＮＭＯＳトランジスタＭＮ１及びＭＮ２のソースは、バイアス回路１１と接続される。なお、以下では、ＭＯＳトランジスタのゲートを制御端子とも称する。
【００２２】
差動増幅回路１３は、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ２とが相補的に動作して増幅動作を行う。ＮＭＯＳトランジスタＭＮ２のドレインからは、反転入力信号ＩＮＢを増幅した出力信号ＯＵＴＢが、後段の回路に出力される。ＮＭＯＳトランジスタＭＮ１のドレインからは、入力信号ＩＮＴを増幅した出力信号ＯＵＴＴが、後段の回路に出力される。この際、差動増幅回路１３に流れる電流Ｉｄは一定となる。そのため、ＮＭＯＳトランジスタＭＮ１のソースとＮＭＯＳトランジスタＭＮ２のソースとの接続点Ｐ１の電圧は一定に保たれる。従って、接続点Ｐ１（仮想グランドとも称する）の一定の電圧である電源電圧Ｖｄ０が、バイアス回路１１に出力されることとなる。
【００２３】
バイアス回路１１は、ＰＭＯＳトランジスタＭＰ１（第１のトランジスタとも称する）、抵抗Ｒ１（第１の抵抗とも称する）、演算増幅器ＯＡ１１（第１の演算増幅器とも称する）及びＯＡ１２（第２の演算増幅器とも称する）を有する。ＰＭＯＳトランジスタＭＰ１のソースは、差動増幅回路１３の接続点Ｐ１と接続され、電源電圧Ｖｄ０が供給される。ＰＭＯＳトランジスタＭＰ１のドレインは、抵抗Ｒ１を介して、ＬＮＡ１と接続される。また、ＰＭＯＳトランジスタＭＰ１のドレイン(すなわち、抵抗Ｒ１の高電位側端Ｐ１１)は、演算増幅器ＯＡ１１の非反転入力端子と接続される。演算増幅器ＯＡ１１の反転入力端子には、基準電圧Ｖｒｅｆ１１（第１の基準電圧とも称する）が入力される。演算増幅器ＯＡ１１の出力端子は、ＰＭＯＳトランジスタＭＰ１のゲートと接続される。
【００２４】
抵抗Ｒ１の低電位側端Ｐ１２は、演算増幅器ＯＡ１２の非反転入力端子と接続される。演算増幅器ＯＡ１２の反転入力端子には、基準電圧Ｖｒｅｆ１２（第２の基準電圧とも称する）が入力される。演算増幅器ＯＡ１２の出力端子は、抵抗Ｒ１１を介してＬＮＡ１の入力と接続される。これにより、演算増幅器ＯＡ１２は、ＬＮＡ１にバイアス電圧Ｖｂ１を出力する。
【００２５】
上記構成により、バイアス回路１１は、抵抗Ｒ１の高電位側端Ｐ１１の電圧を基準電圧Ｖｒｅｆ１１に固定できる。また、バイアス回路１１は、抵抗Ｒ１の低電位側端Ｐ１２の電圧を基準電圧Ｖｒｅｆ１２に固定できる。よって、抵抗Ｒ１の両端には、電位差ΔＶ＝Ｖｒｅｆ１１−Ｖｒｅｆ１２（但し、Ｖｒｅｆ１１＞Ｖｒｅｆ１２）が生じる。この場合、ＨＪＦＥＴ１４に流れるドレイン電流Ｉｄ１は、Ｉｄ１＝（Ｖｒｅｆ１１−Ｖｒｅｆ１２）／Ｒ１で表される。
【００２６】
上述の通り、ＨＪＦＥＴ１４に流れるドレイン電流Ｉｄ１は一定の電流となる。従って、バイアス回路１１は、ＬＮＡ１のドレイン電流Ｉｄ１を一定化するようにバイアス電圧Ｖｂ１を供給する。
【００２７】
以上説明したように、受信器１００では、ＬＮＡ１、バイアス回路１１及び変換回路１２内の回路ブロックを縦積に接続することにより、消費電流を一定値であるＨＪＦＥＴ１４のドレイン電流Ｉｄ１とすることができる。換言すれば、ＨＪＦＥＴ１４は、電流源として機能する。つまり、異なる回路ブロックを共通のドレイン電流Ｉｄ１で駆動することができるので、回路ブロックごとに独立して電流消費が行われることがない。従って、消費電流を最小化し、受信器１００の消費電力を低減することができる。
【００２８】
なお、上述では、増幅器ＡＭＰ１及びミキサＭ１が差動増幅回路１３を有する場合について説明したが、電圧制御発振器ＶＣＯ及び増幅器ＡＭＰ２に差動増幅回路１３を設け、消費電流一定の回路ブロックとしてもよい。また、増幅器ＡＭＰ１及びＡＭＰ２、ミキサＭ１、電圧制御発振器ＶＣＯの一部又は全てを消費電流一定の回路ブロックとすることができる。すなわち、増幅器ＡＭＰ１及びＡＭＰ２、ミキサＭ１、電圧制御発振器ＶＣＯの一部又は全てに、差動増幅回路１３を設けることができる。
【００２９】
実施の形態２
次に、実施の形態２にかかる受信器２００について説明する。受信器２００は、受信器１００と同様に、例えば衛星放送用途の低雑音特性を有する受信器として用いられる。図３は、実施の形態２にかかる受信器２００の構成を模式的に示すブロック図である。受信器２００は、信号変換部と、ＲＦ信号の入力部と信号変換部との間に２つのＬＮＡを有する。図１に示すように、受信器２００は、受信器１００の信号変換部１０を信号変換部２０に置換し、更にＬＮＡ２を追加した構成を有する。ＬＮＡ１及びＬＮＡ２は、それぞれ第１及び第２の増幅器に対応する。ＬＮＡ２は、ＬＮＡ１と信号変換部２０との間に挿入される。
【００３０】
信号変換部２０は、信号変換部１０にバイアス回路２１を追加した構成を有する。バイアス回路２１、変換回路１２及びＬＮＡ２は、電源電圧ＶＤＤを出力する電源（以下、電源ＶＤＤとも称する）とグランドとの間に直列に接続されることで電源が供給される。本実施の形態では、電源ＶＤＤとグランドとの間に、バイアス回路２１、変換回路１２及びＬＮＡ２がこの順で直列に接続される。
【００３１】
バイアス回路２１は、変換回路１２から電源電圧Ｖｄ０が供給され、ＬＮＡ２にバイアス電圧Ｖｂ２を出力する。また、バイアス回路２１は、電源電圧Ｖｄ０からバイアス回路２１での電力消費の分だけ降圧した電源電圧Ｖｄ２をＬＮＡ２に出力する。
【００３２】
受信器２００のバイアス回路１１及び変換回路１２は、受信器２００と同様であるので、説明を省略する。
【００３３】
ＬＮＡ２は、バイアス回路２１とグランドとの間に接続されることで電源供給される。ＬＮＡ２は、ＨＪＦＥＴ１５で構成される。ＨＪＦＥＴ１５のゲートには、入力信号ＩＮ及びバイアス電圧Ｖｂ２が入力され、入力信号ＩＮを増幅した信号をドレインから出力する。また、ＨＪＦＥＴ１５は、ドレインに電源電圧Ｖｄ２が入力され、ソースがグランドと接続されることで電源供給を受ける。
【００３４】
なお、図３では、入力信号ＩＮを１本の線で表記しているが、これは図面の簡略化のためである。すなわち、入力信号ＩＮは単相の信号とすることもでき、又、入力信号ＩＮＴ及び反転入力信号ＩＮＢからなる差動信号とすることもできる。
【００３５】
以下、バイアス回路１１及び２１、変換回路１２の構成について詳細に説明する。図４は、実施の形態２にかかる受信器２００のバイアス回路１１及び２１、変換回路１２の構成を示す回路図である。バイアス回路１１及び変換回路１２の構成は、実施の形態１と同様であるので、説明を省略する。
【００３６】
バイアス回路２１は、ＰＭＯＳトランジスタＭＰ２、抵抗Ｒ２、演算増幅器ＯＡ２１及びＯＡ２２を有する。ＰＭＯＳトランジスタＭＰ１のソースは、差動増幅回路１３の接続点Ｐ１と接続され、電源電圧Ｖｄ０が供給され、電流Ｉｄ２が流れ込む。ＰＭＯＳトランジスタＭＰ２のドレインは、抵抗Ｒ２を介して、ＬＮＡ２と接続される。また、ＰＭＯＳトランジスタＭＰ１のドレイン(すなわち、抵抗Ｒ２の高電位側端Ｐ２１)は、演算増幅器ＯＡ２１の非反転入力端子と接続される。演算増幅器ＯＡ２１の反転入力端子には、基準電圧Ｖｒｅｆ２１が入力される。演算増幅器ＯＡ２１の出力端子は、ＰＭＯＳトランジスタＭＰ２のゲートと接続される。
【００３７】
抵抗Ｒ２の低電位側端Ｐ２２は、演算増幅器ＯＡ２２の非反転入力端子と接続される。演算増幅器ＯＡ２２の反転入力端子には、基準電圧Ｖｒｅｆ２２が入力される。演算増幅器ＯＡ２２の出力端子は、抵抗Ｒ１２を介してＬＮＡ２の入力と接続される。これにより、演算増幅器ＯＡ２２は、ＬＮＡ２にバイアス電圧Ｖｂ２を出力する。
【００３８】
上記構成により、バイアス回路２１は、抵抗Ｒ２の高電位側端Ｐ２１の電圧を基準電圧Ｖｒｅｆ２１に固定できる。また、バイアス回路２１は、抵抗Ｒ２の低電位側端Ｐ２２の電圧を基準電圧Ｖｒｅｆ２２に固定できる。よって、抵抗Ｒ２の両端には、電位差ΔＶ＝Ｖｒｅｆ２１−Ｖｒｅｆ２２（但し、Ｖｒｅｆ２１＞Ｖｒｅｆ２２）が生じる。この場合、ＨＪＦＥＴ１５に流れるドレイン電流Ｉｄ２は、Ｉｄ２＝（Ｖｒｅｆ２１−Ｖｒｅｆ２２）／Ｒ２で表される。
【００３９】
上述の通り、ＨＪＦＥＴ１５に流れるドレイン電流Ｉｄ２は一定の電流となる。従って、バイアス回路２１は、ＬＮＡ２のドレイン電流Ｉｄ２を一定化するようにバイアス電圧Ｖｂ２を供給する。
【００４０】
以上説明したように、受信器２００では、ＬＮＡ１、バイアス回路１１、変換回路１２内の回路ブロックを縦積みで接続し、ＨＪＦＥＴ１４は電流源として機能する。また、受信器２００では、ＬＮＡ２、バイアス回路２１、変換回路１２内の回路ブロックを縦積みで接続し、ＨＪＦＥＴ１５は電流源として機能する。これにより、異なる回路ブロックをＨＪＦＥＴ１４のドレイン電流Ｉｄ１とＨＪＦＥＴ１５のドレイン電流Ｉｄ２とを加算した消費電流で駆動することができる。つまり、回路ブロックごとに独立して電流消費が行われることがない。従って、消費電流を最小化し、受信器２００の消費電力を低減することができる。
【００４１】
実施の形態３
次に、実施の形態３にかかる受信器３００について説明する。受信器３００は、受信器２００の変形例である。図５は、実施の形態３にかかる受信器３００の構成を模式的に示すブロック図である。受信器３００は、受信器２００の信号変換部２０を信号変換部３０に置換した構成を有する。信号変換部３０は、信号変換部２０のバイアス回路１１及び２１を、まとめて１つのバイアス部３１とした構成を有する。
【００４２】
以下、バイアス部３１及び変換回路１２の構成について詳細に説明する。図６は、実施の形態３にかかる受信器３００のバイアス部３１及び変換回路１２の構成を示す回路図である。変換回路１２の構成は、実施の形態１及び２と同様であるので、説明を省略する。
【００４３】
図６に示すように、バイアス部３１は、受信器２００のバイアス回路１１及び２１を含む構成を有する。本実施の形態におけるように、バイアス回路を複数有する場合には、バイアス回路をそれぞれ独立に設ける必要はなく、１つのバイアス部として一括して設けることが可能である。
【００４４】
実施の形態４
次に、実施の形態４にかかる受信器４００について説明する。受信器４００は、受信器３００の変形例である。図７は、実施の形態４にかかる受信器４００の構成を模式的に示すブロック図である。受信器４００は、受信器３００の信号変換部３０を信号変換部４０に置換した構成を有する。信号変換部４０は、信号変換部３０のバイアス部３１をバイアス部４１に置換した構成を有する。
【００４５】
以下、バイアス部４１及び変換回路１２の構成について詳細に説明する。図８は、実施の形態４にかかる受信器４００のバイアス部４１及び変換回路１２の構成を示す回路図である。変換回路１２の構成は、実施の形態１〜３と同様であるので、説明を省略する。
【００４６】
バイアス部４１は、２つのバイアス回路４２及び４３を含む構成を有する。バイアス回路４２は第１のバイアス回路に対応し、バイアス回路４３は第２のバイアス回路に対応する。バイアス回路４２は、バイアス回路１１と同様の構成を有する。なお、ＰＭＯＳトランジスタＭＰ１は第１のトランジスタに対応し、抵抗Ｒ１は第１の抵抗に対応する。演算増幅器ＯＡ１１及びＯＡ１２は、それぞれ第１及び第２の演算増幅器に対応する。
【００４７】
バイアス回路４３は、バイアス回路２１の演算増幅器ＯＡ２１を除去した構成を有する。ＰＭＯＳトランジスタＭＰ２のゲートは、演算増幅器ＯＡ１１の出力と接続される。バイアス回路４３のその他の構成は、バイアス回路２１と同様であるので、説明を省略する。なお、ＰＭＯＳトランジスタＭＰ２は第２のトランジスタに対応し、抵抗Ｒ２は第２の抵抗に対応する。演算増幅器ＯＡ２２は、第３の演算増幅器に対応する。
【００４８】
これにより、抵抗Ｒ２の高電位側端Ｐ２１の電圧を、基準電圧Ｖｒｅｆ１１に固定できる。つまり、基準電圧Ｖｒｅｆ１１と基準電圧Ｖｒｅｆ２１が同じ場合には、演算増幅器ＯＡ２１を除去したとしても、受信器４００は受信器３００と同様の動作を行うことができる。
【００４９】
本構成によれば、実施の形態３にかかる受信器３００と比べて、演算増幅器を１つ削減することが可能である。よって、回路面積が大きい演算増幅器を削減することで、受信器３００の回路面積を削減できる。すなわち本構成によれば、小型化に適した受信器を提供することができる。
【００５０】
実施の形態５
次に、実施の形態５にかかる受信器５００について説明する。受信器５００は、受信器３００の変形例である。図９は、実施の形態５にかかる受信器５００の構成を模式的に示すブロック図である。受信器５００は、受信器３００の信号変換部３０を信号変換部５０に置換した構成を有する。信号変換部５０は、信号変換部３０のバイアス部３１をバイアス部５１に置換した構成を有する。また、受信器５００は、変換回路５４〜５７を有する。変換回路５４〜５７は、それぞれ変換回路１２と同様の構成を有し、中間周波数信号ＩＦ１〜ＩＦ４を出力する。変換回路５４〜５７は、それぞれ電流Ｉｄ１１、Ｉｄ１２、Ｉｄ２１及びＩｄ２２が流れる。
【００５１】
以下、バイアス部５１及び変換回路１２の構成について詳細に説明する。図１０は、実施の形態５にかかる受信器５００のバイアス部５１及び変換回路５４〜５７の構成を示す回路図である。
【００５２】
バイアス部５１は、２つのバイアス回路５２及び５３を含む構成を有する。バイアス回路５２は第１のバイアス回路に対応し、バイアス回路５３は第２のバイアス回路に対応する。
【００５３】
バイアス回路５２は、バイアス回路１１のＰＭＯＳトランジスタＭＰ１を、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２に分割した構成を有する。ＰＭＯＳトランジスタＭＰ１１のドレインは、変換回路５４と接続される。ＰＭＯＳトランジスタＭＰ１２のドレインは、変換回路５５と接続される。ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のゲートは、演算増幅器ＯＡ１１の出力端子と接続される。ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２のソースは、抵抗Ｒ１の高電位側端Ｐ１１と接続される。つまり、ドレイン電流Ｉｄ１は、Ｉｄ１＝Ｉｄ１１＋Ｉｄ１２となる。
【００５４】
なお、ＰＭＯＳトランジスタＭＰ１１及びＭＰ１２はそれぞれ第１のトランジスタに対応し、抵抗Ｒ１は第１の抵抗に対応する。演算増幅器ＯＡ１１及びＯＡ１２は、それぞれ第１及び第２の演算増幅器に対応する。
【００５５】
バイアス回路５２は、バイアス回路２１のＰＭＯＳトランジスタＭＰ２を、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２に分割した構成を有する。ＰＭＯＳトランジスタＭＰ２１のドレインは、変換回路５６と接続される。ＰＭＯＳトランジスタＭＰ２２のドレインは、変換回路５７と接続される。ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２のゲートは、演算増幅器ＯＡ２１の出力端子と接続される。ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２のソースは、抵抗Ｒ２の高電位側端Ｐ２１と接続される。つまり、ドレイン電流Ｉｄ２は、Ｉｄ２＝Ｉｄ２１＋Ｉｄ２２となる。
【００５６】
なお、ＰＭＯＳトランジスタＭＰ２１及びＭＰ２２はそれぞれ第１のトランジスタに対応し、抵抗Ｒ２は第１の抵抗に対応する。演算増幅器ＯＡ２１及びＯＡ２２は、それぞれ第１及び第２の演算増幅器に対応する。バイアス部５１のその他の構成は、バイアス部３１と同様であるので、説明を省略する。
【００５７】
本構成によれば、変換回路を分割し、それぞれの変換回路での消費電力をＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＭＰ２１及びＭＰ２２のサイズ比で決定することができる。これにより、受信器に搭載する変換回路の設計をより柔軟に行うことが可能となる。
【００５８】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記では、差動増幅回路及びバイアス回路をＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを用いて構成する例について説明したが、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、それぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタに置換することが可能である。また、トランジスタはＭＯＳトランジスタに限定されるものではなく、バイポーラトランジスタなどの他の種類のトランジスタを用いることができる。
【００５９】
バイアス回路及び変換回路は、ＬＮＡと共通の電流が流れるならば、上述の実施の形態とは別の構成とすることもできる。
【００６０】
実施の形態２〜５ではＬＮＡを２個有する場合について説明したが、ＬＮＡの個数は３個以上としてもよい。また、バイアス回路も３個以上としてもよい。
【００６１】
上述の実施の形態５では、変換回路を４つ有する場合について説明したが、変換回路の個数は任意の数とすることができる。また、上述の実施の形態５では、１つのバイアス回路が２つのトランジスタを有する場合について説明したが、１つのバイアス回路には３個以上のトランジスタを設けてもよい。
【００６２】
上述の実施の形態では、単相差動変換回路１６について説明したが、単相信号を差動信号に変換できるのであれば、単相差動変換回路１６は任意の構成とすることができる。図１１は、単相差動変換回路１６の構成例を示す回路図である。単相差動変換回路１６は、例えばインダクタＬ１及びＬ２を有する。インダクタＬ１は、インダクタＬ２に対して平行にされた平衡−不平衡変換器（Balun）を構成する。この構成では、インダクタＬ１の一端に単相の入力信号ＩＮが入力され、他端は接地される。インダクタＬ２の一端からは入力信号ＩＮＴが出力され、他端からは反転入力信号ＩＮＢが出力される。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００６４】
１、２  ＬＮＡ
１０、２０、３０、４０、５０  信号変換部
１１、２１、４２、４３、５２、５３  バイアス回路
１２、５４〜５７  変換回路
１３  差動増幅回路
１４、１５  ＨＪＦＥＴ
１６  単相差動変換回路
３１、４１、５１  バイアス部
１００、２００、３００、４００、５００  受信器
ＡＭＰ１、ＡＭＰ２  増幅器
ＩＦ  中間周波数信号
ＩＮ  入力信号
ＩＮＢ  反転入力信号
ＩＮＴ  入力信号
ＬＳ  ローカル信号
Ｌ１、Ｌ２  インダクタ
Ｍ１  ミキサ
ＭＮ１、ＭＮ２  ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２    ＰＭＯＳトランジスタ
ＯＡ１１、ＯＡ１２、ＯＡ２１、ＯＡ２２  演算増幅器
Ｒ１、Ｒ２、Ｒ１１、Ｒ１２、Ｒｄ１、Ｒｄ２  抵抗
Ｖｂ１、Ｖｂ２  バイアス電圧
ＶＣＯ  電圧制御発振器
Ｖｄ０、Ｖｄ１、Ｖｄ２  電源電圧
ＶＤＤ  電源
Ｖｒｅｆ１１、Ｖｒｅｆ１２、Ｖｒｅｆ２１、Ｖｒｅｆ２２  基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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