(57)【要約】【課題】劣化によるトランジスタの閾値電圧のシフトを抑えることができる、信頼性の高い半導体装置の提供。【解決手段】ドレインにクロック信号が与えられる第１トランジスタと、ソースに第１電源電位が与えられ、ドレインが第１トランジスタのドレインに接続される第２トランジスタと、ドレインに第２電源電位が与えられる第３トランジスタと、ソースに第１電源電位が与えられ、ドレインが第３トランジスタのドレインに接続される第４トランジスタと、ソースに第１電源電位が与えられ、ドレインが第３トランジスタのゲートに接続される第５トランジスタと、ソース及びドレインの一方が第１トランジスタのドレインに接続され、他方が第３トランジスタのゲートに接続される第６トランジスタと、を有し、第１トランジスタ及び第３トランジスタは、互いに接続されたバックゲートを有し、第１乃至第６トランジスタは同一の導電型を有するパルス出力回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体膜を間に挟む第１ゲート及び第２ゲートを有し、なおかつ、ソース及びドレインの一方にクロック信号の電位が与えられる第１トランジスタと、
ソース及びドレインの一方に第１電源電位が与えられ、ソース及びドレインの他方が前記第１トランジスタのソース及びドレインの他方に電気的に接続される第２トランジスタと、
半導体膜を間に挟む第１ゲート及び第２ゲートを有し、なおかつ、ソース及びドレインの一方に、第２電源電位が与えられる第３トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのソース及びドレインの他方に電気的に接続される第４トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタの前記第１ゲートに電気的に接続される第５トランジスタと、
ソース及びドレインの一方が前記第１トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第３トランジスタの前記第１ゲートに電気的に接続される第６トランジスタと、を有し、
前記第１トランジスタの前記第２ゲートと、前記第３トランジスタの前記第２ゲートとは、電気的に接続されており、
前記第１トランジスタ乃至第６トランジスタは、同一の導電型を有するパルス出力回路。
【請求項２】
半導体膜を間に挟む第１ゲート及び第２ゲートを有し、なおかつ、ソース及びドレインの一方にクロック信号の電位が与えられる第１トランジスタと、
半導体膜を間に挟む第１ゲート及び第２ゲートを有し、なおかつ、ソース及びドレインの一方に第１電源電位が与えられ、ソース及びドレインの他方が前記第１トランジスタのソース及びドレインの他方に電気的に接続される第２トランジスタと、
半導体膜を間に挟む第１ゲート及び第２ゲートを有し、なおかつ、ソース及びドレインの一方に、第２電源電位が与えられる第３トランジスタと、
半導体膜を間に挟む第１ゲート及び第２ゲートを有し、なおかつ、ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのソース及びドレインの他方に電気的に接続される第４トランジスタと、
半導体膜を間に挟む第１ゲート及び第２ゲートを有し、なおかつ、ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタの前記第１ゲートに電気的に接続される第５トランジスタと、
ソース及びドレインの一方が前記第１トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第３トランジスタの前記第１ゲートに電気的に接続される第６トランジスタと、を有し、
前記第１トランジスタの前記第２ゲートと、前記第３トランジスタの前記第２ゲートとは、電気的に接続されており、
前記第２トランジスタの前記第２ゲートと、前記第４トランジスタの前記第２ゲートと、前記第５トランジスタの前記第２ゲートとは、電気的に接続されており、
前記第１トランジスタ乃至前記第６トランジスタは、同一の導電型を有するパルス出力回路。
【請求項３】
ソース及びドレインの一方にクロック信号の電位が与えられる第１トランジスタと、
ソース及びドレインの一方に第１電源電位が与えられ、ソース及びドレインの他方が前記第１トランジスタのソース及びドレインの他方に電気的に接続される第２トランジスタと、
ソース及びドレインの一方に、第２電源電位が与えられる第３トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのソース及びドレインの他方に電気的に接続される第４トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのゲートに電気的に接続される第５トランジスタと、
ソース及びドレインの一方が前記第１トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第３トランジスタの前記ゲートに電気的に接続される第６トランジスタと、を有し、
前記第１トランジスタ乃至前記第６トランジスタは、同一の導電型を有し、
前記第１トランジスタ乃至前記第６トランジスタ上には、第１絶縁膜と、第２絶縁膜と、第３絶縁膜と、第４絶縁膜と、導電膜とが、順に積層するように設けられており、
前記第１絶縁膜は、前記第２絶縁膜及び前記第３絶縁膜よりも酸素を透過しやすく、
前記第２絶縁膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化膜であり、
前記第３絶縁膜は、前記第１絶縁膜及び前記第２絶縁膜よりも、水素、または水の拡散を防ぐことができるパルス出力回路。
【請求項４】
ソース及びドレインの一方にクロック信号の電位が与えられる第１トランジスタと、
ソース及びドレインの一方に第１電源電位が与えられ、ソース及びドレインの他方が前記第１トランジスタのソース及びドレインの他方に電気的に接続される第２トランジスタと、
ソース及びドレインの一方に、第２電源電位が与えられる第３トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのソース及びドレインの他方に電気的に接続される第４トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのゲートに電気的に接続される第５トランジスタと、
ソース及びドレインの一方が前記第１トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第３トランジスタの前記ゲートに電気的に接続される第６トランジスタと、を有し、
前記第１トランジスタ乃至前記第６トランジスタは、同一の導電型を有し、
前記第１トランジスタ乃至前記第６トランジスタ上には、第１絶縁膜と、第２絶縁膜と、第３絶縁膜と、第４絶縁膜と、導電膜とが、順に積層するように設けられており、
前記第１絶縁膜は、前記第２絶縁膜及び前記第３絶縁膜よりも酸素を透過しやすく、
前記第２絶縁膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化膜であり、
前記第３絶縁膜は、前記第１絶縁膜及び前記第２絶縁膜よりも、水素、または水の拡散を防ぐことができ、
前記導電膜は、前記第１トランジスタ及び前記第３トランジスタのチャネル形成領域と重なる位置に設けられているパルス出力回路。
【請求項５】
請求項３または請求項４において、
前記導電膜と、前記第４絶縁膜の上部及び端部とを覆うように、第５絶縁膜が設けられており、
前記第１トランジスタ乃至前記第６トランジスタと、前記第１絶縁膜と、前記第２絶縁膜と、前記第３絶縁膜と、前記第４絶縁膜と、前記導電膜と、前記第５絶縁膜とは、第１基板と、第２基板と、前記第１基板及び前記第２基板の間に設けられた封止材と、により封止されており、
前記第５絶縁膜の一部は、前記封止材と前記第１基板の間に設けられているパルス出力回路。
【請求項６】
ソース及びドレインの一方にクロック信号の電位が与えられる第１トランジスタと、
ソース及びドレインの一方に第１電源電位が与えられ、ソース及びドレインの他方が前記第１トランジスタのソース及びドレインの他方に電気的に接続される第２トランジスタと、
ソース及びドレインの一方に、第２電源電位が与えられる第３トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのソース及びドレインの他方に電気的に接続される第４トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのゲートに電気的に接続される第５トランジスタと、
ソース及びドレインの一方が前記第１トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第３トランジスタの前記ゲートに電気的に接続される第６トランジスタと、を有し、
前記第１トランジスタ乃至前記第６トランジスタは、同一の導電型を有し、
前記第１トランジスタ乃至前記第６トランジスタ上には、第１絶縁膜と、第２絶縁膜と、第３絶縁膜と、第４絶縁膜と、第１導電膜及び第２導電膜とが、順に積層するように設けられており、
前記第１絶縁膜は、前記第２絶縁膜及び前記第３絶縁膜よりも酸素を透過しやすく、
前記第２絶縁膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化膜であり、
前記第３絶縁膜は、前記第１絶縁膜及び前記第２絶縁膜よりも、水素、または水の拡散を防ぐことができ、
前記第１導電膜は、前記第１トランジスタ及び前記第３トランジスタのチャネル形成領域と重なる位置に設けられており、
前記第２導電膜は、前記第２トランジスタ、前記第４トランジスタ、及び前記第５トランジスタのチャネル形成領域と重なる位置に設けられているパルス出力回路。
【請求項７】
請求項６において、
前記第１導電膜及び前記第２導電膜と、前記第４絶縁膜の上部及び端部とを覆うように、第５絶縁膜が設けられており、
前記第１トランジスタ乃至前記第６トランジスタと、前記第１絶縁膜と、前記第２絶縁膜と、前記第３絶縁膜と、前記第４絶縁膜と、前記第１導電膜と、前記第２導電膜と、前記第５絶縁膜とは、第１基板と、第２基板と、前記第１基板及び前記第２基板の間に設けられた封止材と、により封止されており、
前記第５絶縁膜の一部は、前記封止材と前記第１基板の間に設けられているパルス出力回路。
【請求項８】
請求項１乃至請求項７のいずれか１項において、前記クロック信号の電位の振幅は、前記第１電源電位と前記第２電源電位の電位差よりも小さいパルス出力回路。
【請求項９】
表示素子を有する画素部と、パルス出力回路とを有し、
パルス出力回路は、
ソース及びドレインの一方にクロック信号の電位が与えられる第１トランジスタと、
ソース及びドレインの一方に第１電源電位が与えられ、ソース及びドレインの他方が前記第１トランジスタのソース及びドレインの他方に電気的に接続される第２トランジスタと、
ソース及びドレインの一方に、第２電源電位が与えられる第３トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのソース及びドレインの他方に電気的に接続される第４トランジスタと、
ソース及びドレインの一方に前記第１電源電位が与えられ、ソース及びドレインの他方が前記第３トランジスタのゲートに電気的に接続される第５トランジスタと、
ソース及びドレインの一方が前記第１トランジスタのソース及びドレインの他方に電気的に接続され、ソース及びドレインの他方が前記第３トランジスタの前記ゲートに電気的に接続される第６トランジスタと、を有し、
前記第１トランジスタ乃至前記第６トランジスタは、同一の導電型を有し、
前記第１トランジスタ乃至前記第６トランジスタ上には、第１絶縁膜と、第２絶縁膜と、第３絶縁膜と、第４絶縁膜とが、順に積層するように設けられており、
前記第１絶縁膜は、前記第２絶縁膜及び前記第３絶縁膜よりも酸素を透過しやすく、
前記第２絶縁膜は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化膜であり、
前記第３絶縁膜は、前記第１絶縁膜及び前記第２絶縁膜よりも、水素、または水の拡散を防ぐことができ、
前記第４絶縁膜上には、前記第１トランジスタ乃至前記第６トランジスタのいずれか一つまたは複数と重なる位置に第１導電膜が設けられており、
前記第４絶縁膜上には、表示素子が有する電極として機能する第２導電膜が設けられている半導体装置。
【請求項１０】
請求項９において、
前記第１導電膜及び前記第２導電膜と、前記第４絶縁膜の上部及び端部とを覆うように、第５絶縁膜が設けられており、
前記画素部と、前記パルス出力回路とは、第１基板と、第２基板と、前記第１基板及び前記第２基板の間に設けられた封止材と、により封止されており、
前記第５絶縁膜の一部は、前記封止材と前記第１基板の間に設けられている半導体装置。
【請求項１１】
請求項９または請求項１０において、
前記クロック信号のハイレベルの電位と前記第１電源電位の電位差は、前記第３トランジスタの閾値電圧よりも大きく、
前記クロック信号のローレベルの電位と前記第１電源電位の電位差は、前記第２トランジスタの閾値電圧未満であり、
前記クロック信号のハイレベルの電位は、前記第２電源電位よりも低い半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単極性のトランジスタを用いたパルス出力回路、上記パルス出力回路を用いた半導体表示装置などの、半導体装置に関する。
【背景技術】
【０００２】
液晶表示装置、ＥＬ表示装置などの半導体表示装置は、バックプレーン（回路基板）のコストを下げるために、ＣＭＯＳよりも、単極性のトランジスタで構成されている方が望ましい。以下の特許文献１及び特許文献２では、半導体表示装置の駆動回路に用いられる、インバータやシフトレジスタなどの各種回路を、単極性のトランジスタで構成する技術について開示されている。
【０００３】
特に、酸化物半導体を有するトランジスタで構成された半導体表示装置は、第５世代（横１２００ｍｍ×縦１３００ｍｍ）以上のガラス基板に対応できるため、生産性が高く、コストが低いという利点を有する。また、酸化物半導体を有するトランジスタは一般的には単極性であるため、上記酸化物半導体を半導体表示装置に用いる場合、半導体表示装置の駆動回路は単極性のトランジスタで構成される。よって、酸化物半導体を有するトランジスタは、半導体表示装置を構成するトランジスタとして、好適であると言える。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−３２５７９８号公報
【特許文献２】特開２０１０−２７７６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、単極性のトランジスタで構成された半導体表示装置では、複数の画素に接続されたバスラインと呼ばれる配線、例えば走査線や信号線などに、電位を供給する駆動回路において、当該電位のバスラインへの供給を制御するトランジスタに、閾値電圧のシフトなどの電気的特性の劣化が見られた。
【０００６】
上述したような技術的背景のもと、本発明は、劣化によるトランジスタの閾値電圧のシフトを抑えることができる、信頼性の高い半導体装置の提供を、課題の一つとする。
【課題を解決するための手段】
【０００７】
非導通状態において、ソース及びドレインのいずれか一方に与えられる電位の変動する頻度が高いほど、また当該電位の変動が大きいほど、閾値電圧がシフトするなどのトランジスタの電気的特性の劣化が顕著に生じやすいことを、経験的に見出した。そして、実際に、駆動回路の動作時において、バスラインへの電位の供給を制御するトランジスタのうち、電気的特性の劣化が見られているトランジスタには、非導通状態にてソース及びドレインのいずれか一方に、電位の変動する頻度が高く、なおかつ、電位の振幅が大きい、クロック信号などの制御信号が与えられている。
【０００８】
よって、上記トランジスタの電気的特性の劣化を抑えるためには、上記制御信号の振幅を小さくすることが望ましいが、制御信号の振幅を小さくすると、上記トランジスタのソース及びドレインの他方からバスラインに与えられる電位の振幅も小さくなるため、好ましくない。そこで、本発明の一態様に係る駆動回路では、従来、バスラインへの電位の供給を制御していたトランジスタの後段に、別途、電位の振幅を調整する機能を有する回路を設ける。上記構成により、制御信号の振幅を小さくして、ソース及びドレインの一方に制御信号が与えられるトランジスタの電気的特性の劣化を抑えると共に、駆動回路から出力される信号の振幅を、所望の大きさに設定することができる。
【発明の効果】
【０００９】
本発明の一態様により、劣化によるトランジスタの閾値電圧のシフトを抑えることができる、信頼性の高い半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】パルス出力回路の構成を示す図。
【図２】パルス出力回路の構成を示す図、及びタイミングチャート。
【図３】パルス出力回路の構成を示す図。
【図４】パルス出力回路の構成を示す図。
【図５】パルス出力回路の構成を示す図。
【図６】半導体装置の断面構造を示す図。
【図７】信号線駆動回路の構成を示す図。
【図８】駆動回路と保護回路の構成を示す図。
【図９】トランジスタの一形態を説明する図。
【図１０】トランジスタの作製方法の一形態を説明する断面図。
【図１１】トランジスタの一形態を説明する図。
【図１２】トランジスタの一形態を説明する図。
【図１３】液晶表示装置の上面図と断面図。
【図１４】半導体表示装置の構成を示す斜視図。
【図１５】電子機器の図。
【図１６】試料に用いた構造を説明する図。
【図１７】ＴＤＳ分析結果を説明する図。
【図１８】ＴＤＳ分析結果を説明する図。
【図１９】ＴＤＳ分析結果を説明する図。
【図２０】ＴＤＳ分析結果を説明する図。
【図２１】トランジスタのＶｇ−Ｉｄ特性を説明する図。
【図２２】トランジスタのＶｇ−Ｉｄ特性を説明する図。
【図２３】トランジスタのＶｇ−Ｉｄ特性を説明する図。
【図２４】窒化シリコン膜の水素分子の脱離量及びアンモニア分子の脱離量を説明する図。
【発明を実施するための形態】
【００１１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１２】
なお、本発明は、集積回路、ＲＦタグ、半導体表示装置など、トランジスタを用いたあらゆる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラを含むＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  ＰＬＤ）などのプログラマブル論理回路（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）が、その範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を駆動回路に有している半導体表示装置が、その範疇に含まれる。
【００１３】
なお、本明細書において半導体表示装置とは、液晶素子や発光素子などの表示素子が各画素に形成されたパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを、その範疇に含む。
【００１４】
また、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
【００１５】
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００１６】
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００１７】
（実施の形態１）
本実施の形態では、本発明の一態様に係る駆動回路が有する、パルス出力回路の例について説明する。
【００１８】
図１は、本実施の形態に係るパルス出力回路の構成例を説明するための図である。図１に示すパルス出力回路ＳＲは、図１（Ａ）に示すように、入力されるセット信号（Ｓ）、リセット信号（Ｒ）、及びクロック信号（ＣＫ）に従い、出力端（ＯＵＴ）を介してパルス信号を出力する機能を有する。なお、パルス出力回路ＳＲに複数のクロック信号を入力してもよい。
【００１９】
さらに、図１（Ａ）に示すパルス出力回路ＳＲは、図１（Ｂ）に示すように、トランジスタ１０１乃至トランジスタ１０６を有する。トランジスタ１０１乃至トランジスタ１０６は、同一の導電型を有する。
【００２０】
例えば、図１（Ａ）に示すパルス出力回路ＳＲを複数（パルス出力回路ＳＲ＿１乃至ＳＲ＿ｎ（ｎは２以上の自然数））用いて、図１（Ｃ）に示すようにシフトレジスタを構成できる。図１（Ｃ）では、一例としてｎが４以上の場合を示す。このとき、パルス出力回路ＳＲ＿１には、セット信号（Ｓ）としてスタートパルス信号（ＳＰ）が入力される。さらに、パルス出力回路ＳＲ＿ｋ（ｋは２以上ｎ以下の自然数）には、セット信号（Ｓ）としてパルス出力回路ＳＲ＿ｋ−１から出力されるパルス信号が入力される。さらに、パルス出力回路ＳＲ＿ｍ（ｍはｎ−１以下の自然数）には、リセット信号（Ｒ）としてパルス出力回路ＳＲ＿ｍ＋１から出力されるパルス信号が入力される。さらに、奇数段のパルス出力回路ＳＲには、クロック信号（ＣＫ）としてクロック信号ＣＬＫが入力される。さらに、偶数段のパルス出力回路ＳＲには、クロック信号（ＣＫ）としてクロック信号ＣＬＫＢが入力される。クロック信号ＣＬＫＢは、クロック信号ＣＬＫの極性を反転させた信号である。図１（Ｃ）に示すシフトレジスタでは、パルス出力回路ＳＲ＿１乃至ＳＲ＿ｎのそれぞれの出力端（ＯＵＴ＿１乃至ＯＵＴ＿ｎ）を介してパルス信号を出力する。なお、ｎ＋１段目のパルス出力回路ＳＲ＿ｎ＋１としてダミー段のパルス出力回路ＳＲを設けてもよい。このとき、パルス出力回路ＳＲ＿ｎ＋１から出力されるパルス信号は、リセット信号（Ｒ）としてパルス出力回路ＳＲ＿ｎに入力される。
【００２１】
次に、図１（Ａ）（Ｂ）に示すパルス出力回路ＳＲについて、図２を用いてさらに説明する。図２（Ａ）は、図１（Ｂ）に示す構成に加え、トランジスタ１０１、トランジスタ１０２、トランジスタ１０４、トランジスタ１０５のゲートの電位を制御する回路１００を設けた例を示す図であり、図２（Ｂ）は、回路１００を、トランジスタ１１３乃至トランジスタ１１６を用いて構成した例を示す図である。各構成要素について以下に説明する。
【００２２】
トランジスタ１０１のゲートの電位は、セット信号（Ｓ）及びリセット信号（Ｒ）によって制御される。例えば、図２（Ｂ）に示すように、セット信号（Ｓ）に従ってトランジスタ１１３が導通状態になることにより、トランジスタ１０１のゲート（ノードα）の電位が上昇する。さらに、リセット信号（Ｒ）に従ってトランジスタ１１４が導通状態になることにより、トランジスタ１０１のゲートに電源電位ＶＳＳが与えられる。このように、セット信号（Ｓ）及びリセット信号（Ｒ）によるトランジスタ１０１のゲートの電位の制御には、セット信号（Ｓ）及びリセット信号（Ｒ）によりトランジスタ１１３、トランジスタ１１４の動作状態を制御することでトランジスタ１０１のゲートの電位を制御する場合など、間接的に行われる制御も含まれる。
【００２３】
トランジスタ１０１のソース及びドレインの一方には、クロック信号（ＣＫ）などの制御信号が入力される。トランジスタ１０１のソース及びドレインの一方の電位は、クロック信号（ＣＫ）に応じて変化する。なお、本発明の一態様は上記構成に限定されず、一方の電極にクロック信号（ＣＫ）が入力され、他方の電極がトランジスタ１０１のソース及びドレインの一方に接続される容量素子を、設ける構成としても良い。
【００２４】
さらに、トランジスタ１０１のゲートとソース及びドレインの他方との間に容量Ｃ１が形成されてもよい。例えば、トランジスタ１０１のゲートとソース及びドレインの他方との間の寄生容量を容量Ｃ１として用いてもよい。また、容量Ｃ１として別途容量素子を設けてもよい。
【００２５】
トランジスタ１０２のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方は、トランジスタ１０１のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ１０２のゲートの電位は、例えばセット信号（Ｓ）、リセット信号（Ｒ）により制御される。例えば、図２（Ｂ）に示すように、セット信号（Ｓ）に従ってトランジスタ１１６が導通状態になることにより、トランジスタ１０２のゲートに電源電位ＶＳＳが与えられる。さらに、リセット信号（Ｒ）に従ってトランジスタ１１５が導通状態になることにより、トランジスタ１０２のゲートの電位が上昇する。これに限定されず、他の信号によりトランジスタ１０２のゲートの電位を制御してもよい。
【００２６】
トランジスタ１０２のソース及びドレインの他方と、トランジスタ１０１のソース及びドレインの他方との接続箇所を、ノードβとしたとき、トランジスタ１０１は、ノードβの電位をクロック信号（ＣＫ）に応じた値に設定するか否かを制御する機能を有する。さらに、トランジスタ１０２は、ノードβに電源電位ＶＳＳを与えるか否かを制御する機能を有する。
【００２７】
トランジスタ１０３のソース及びドレインの一方には、電源電位ＶＤＤが与えられ、他方の電位は、出力するパルス信号の電位となる。トランジスタ１０３は、出力端（ＯＵＴ）に電源電位ＶＤＤを与えるか否かを制御する機能を有する。
【００２８】
さらに、トランジスタ１０３のゲートとソース及びドレインの他方との間に容量Ｃ２が形成されてもよい。例えば、トランジスタ１０３のゲートとソース及びドレインの他方との間の寄生容量を容量Ｃ２として用いてもよい。また、容量Ｃ２として別途容量素子を設けてもよい。
【００２９】
トランジスタ１０４のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方は、トランジスタ１０３のソース及びドレインの他方に電気的に接続される。さらに、トランジスタ１０４のゲートの電位は、例えばセット信号（Ｓ）、リセット信号（Ｒ）により制御される。例えば、図２（Ｂ）に示すように、セット信号（Ｓ）に従ってトランジスタ１１６が導通状態になることにより、トランジスタ１０４のゲートに電源電位ＶＳＳが与えられる。一方、リセット信号（Ｒ）に従ってトランジスタ１１５が導通状態になることにより、トランジスタ１０４のゲートの電位が上昇する。これに限定されず、他の信号によりトランジスタ１０４のゲートの電位を制御してもよい。トランジスタ１０４は、出力端（ＯＵＴ）に電源電位ＶＳＳを与えるか否かを制御する機能を有する。
【００３０】
トランジスタ１０５のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方は、トランジスタ１０３のゲートに電気的に接続される。さらに、トランジスタ１０５のゲートの電位は、例えばリセット信号（Ｒ）により制御される。これに限定されず、他の信号によりトランジスタ１０５のゲートの電位を制御してもよい。トランジスタ１０５は、トランジスタ１０３のゲート（ノードγ）に電源電位ＶＳＳを与えるか否かを制御する機能を有する。
【００３１】
トランジスタ１０６のソース及びドレインの一方は、トランジスタ１０１のソース及びドレインの他方に電気的に接続され、他方は、トランジスタ１０３のゲートに電気的に接続される。さらに、トランジスタ１０６のゲートを、例えば図２（Ｂ）に示すように、トランジスタ１０６のソース及びドレインの一方に電気的に接続することにより、トランジスタ１０６をダイオード接続にする。なお、これに限定されず、トランジスタ１０６のゲートに別途信号を入力してもよい。トランジスタ１０６は、トランジスタ１０１のソース及びドレインの他方と、トランジスタ１０３のゲートとの導通を制御する機能を有する。トランジスタ１０６により、トランジスタ１０３のゲートをフローティング状態にさせることができ、それにより、トランジスタ１０３のゲートの電位を上昇させることができる。
【００３２】
トランジスタ１１３のソース及びドレインの一方には、電源電位ＶＤＤが与えられ、他方は、トランジスタ１０１のゲートに電気的に接続される。さらに、トランジスタ１１３のゲートには、セット信号（Ｓ）が入力される。
【００３３】
トランジスタ１１４のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方は、トランジスタ１１３のソース及びドレインの他方、並びにトランジスタ１０１のゲートに電気的に接続される。さらに、トランジスタ１１４のゲートには、リセット信号（Ｒ）が入力される。
【００３４】
トランジスタ１１５のソース及びドレインの一方には、電源電位ＶＤＤが与えられ、他方は、トランジスタ１０４のゲートに電気的に接続される。さらに、トランジスタ１１５のゲートには、リセット信号（Ｒ）が入力される。
【００３５】
トランジスタ１１６のソース及びドレインの一方には、電源電位ＶＳＳが与えられ、他方は、トランジスタ１１５のソース及びドレインの他方、トランジスタ１０２のゲート、並びにトランジスタ１０４のゲートに電気的に接続される。さらに、トランジスタ１１６のゲートには、セット信号（Ｓ）が入力される。
【００３６】
なお、クロック信号（ＣＫ）のハイレベルの電位と電源電位ＶＳＳとの電位差は、例えばトランジスタ１０３の閾値電圧よりも大きいことが好ましい。上記構成により、クロック信号（ＣＫ）の電位がハイレベルのときに、トランジスタ１０６を確実に導通状態にすることができる。また、クロック信号（ＣＫ）のローレベルの電位と電源電位ＶＳＳとの電位差は、例えばトランジスタ１０２の閾値電圧未満であることが好ましい。例えば、クロック信号（ＣＫ）のローレベルの電位と電源電位ＶＳＳを同じにしてもよい。上記構成により、トランジスタ１０２のゲートに電源電位ＶＳＳが与えられたときに、トランジスタ１０２を確実に非導通状態にすることができる。
【００３７】
さらに、クロック信号（ＣＫ）のハイレベルの電位は、電源電位ＶＤＤよりも低い。上記構成により、トランジスタ１０１にかかるストレスを小さくできる。
【００３８】
さらに、クロック信号（ＣＫ）のハイレベルの下限値について考える。ブートストラップ法を用いる場合、出力するパルス信号に求められる電位の変動量は、信号による変動量とソースとの容量結合による変動量との和（ＶＤＤ−ＶＳＳに相当）である。このとき、信号による変動量は、ソースとの容量結合による変動量と同じ値になることが理想であることから、クロック信号（ＣＫ）の振幅の下限値は、（ＶＤＤ−ＶＳＳ）／２であることが好ましく、クロック信号（ＣＫ）のハイレベルの電位は、（ＶＤＤ＋ＶＳＳ）／２以上程度であることが好ましい。しかしながら、実際の出力端（ＯＵＴ）の電位は、トランジスタ１０３及びトランジスタ１０６の閾値電圧分降下するため、トランジスタ１０１乃至トランジスタ１０６のそれぞれの閾値電圧をＶｔｈＮとすると、クロック信号（ＣＫ）の振幅の下限値は、（ＶＤＤ−ＶＳＳ）／２＋２ＶｔｈＮ程度となり、クロック信号（ＣＫ）のハイレベルの電位の下限値は、（ＶＤＤ＋ＶＳＳ）／２＋２ＶｔｈＮ程度になる。よって、クロック信号（ＣＫ）のハイレベルの電位は、（ＶＤＤ＋ＶＳＳ）／２＋２ＶｔｈＮ以上ＶＤＤ未満であることが好ましい。
【００３９】
また、図２（Ｂ）に示すパルス出力回路ＳＲを複数用いて図１（Ｃ）に示すシフトレジスタを構成する場合、クロック信号（ＣＬＫ／ＣＬＫＢ）、スタートパルス（ＳＰ）のハイレベルの電位と電源電位ＶＳＳとの電位差は、例えばトランジスタ１０３の閾値電圧よりも大きいことが好ましい。また、クロック信号（ＣＬＫ／ＣＬＫＢ）、スタートパルス（ＳＰ）のローレベルの電位と電源電位ＶＳＳとの電位差は、例えばトランジスタ１０２の閾値電圧未満であることが好ましい。また、クロック信号（ＣＬＫ／ＣＬＫＢ）、スタートパルス信号（ＳＰ）のハイレベルの電位が、電源電位ＶＤＤよりも低いことが好ましく、さらに、クロック信号（ＣＬＫ／ＣＬＫＢ）、スタートパルス信号（ＳＰ）のハイレベルの電位が、（ＶＤＤ＋ＶＳＳ）／２＋２ＶｔｈＮ以上ＶＤＤ未満程度であることが好ましい。なお、必ずしもスタートパルス信号（ＳＰ）のハイレベルの電位が、電源電位ＶＤＤよりも低くなくてもよい。
【００４０】
次に、図２（Ｂ）に示すパルス出力回路ＳＲの駆動方法例について、図２（Ｃ）に示すタイミングチャートを用いて説明する。ここでは、一例として電源電位ＶＤＤを正電源電位とし、電源電位ＶＳＳを負電源電位とし、トランジスタ１０１乃至トランジスタ１０６をｎチャネル型であるものとして説明する。
【００４１】
図２（Ｂ）に示すパルス出力回路ＳＲの駆動方法例では、第１の期間１５１において、セット信号（Ｓ）のパルスが入力される。なお、リセット信号（Ｒ）及びクロック信号（ＣＫ）の電位は、ローレベルである。
【００４２】
このとき、トランジスタ１１３、トランジスタ１１６が導通状態になり、トランジスタ１１３を通じてノードαが充電される。なお、トランジスタ１０２、トランジスタ１０４、トランジスタ１０５、トランジスタ１０６、トランジスタ１１４、トランジスタ１１５は非導通状態である。トランジスタ１１３が導通状態になると、ノードαは、電源電位ＶＤＤよりも、トランジスタ１１３の閾値電圧ＶｔｈＮ分だけ低い値まで充電される。ノードαが上記の値まで充電されると、トランジスタ１１３のゲート・ソース間電圧がＶｔｈＮを下回ることにより、トランジスタ１１３が非導通状態になる。このとき、ノードαは、浮遊状態になり、ノードαの電位が保持される。これにより、パルス出力回路がセット状態になる。このとき、クロック信号（ＣＬＫ）はローレベルであるから、出力端（ＯＵＴ）を介して出力されるパルス信号がローレベルになり、パルス出力回路ＳＲがセット状態になる。
【００４３】
例えば、図１（Ｃ）に示すシフトレジスタの場合、図２（Ｃ）の第１の期間１５１に示すように、スタートパルス信号（ＳＰ）のパルスが入力されると、１段目のパルス出力回路ＳＲ＿１のノードαは、充電され、その後浮遊状態になる。
【００４４】
次いで、第２の期間１５２では、クロック信号（ＣＫ）の電位がハイレベルになる。このとき、セット信号（Ｓ）及びリセット信号（Ｒ）の電位は、ローレベルである。
【００４５】
第１の期間１５１でノードαが充電されており、トランジスタ１０１が導通状態であるため、クロック信号（ＣＫ）の電位がハイレベルになると、ノードβが充電される。なお、トランジスタ１０２、トランジスタ１０４、トランジスタ１０５、トランジスタ１１３、トランジスタ１１４、トランジスタ１１５、トランジスタ１１６は非導通状態である。
【００４６】
さらに、ノードβの電位の上昇とともに、ブートストラップ効果により、浮遊状態となっているノードαの電位がさらに上昇する。ノードαの電位は、最終的にクロック信号（ＣＫ）のハイレベルよりも、少なくともＶｔｈＮ分だけ高くなるため、ノードβの電位は、クロック信号（ＣＫ）のハイレベルの電位に等しい電位まで充電される。さらに、ノードβの電位の上昇に伴い、トランジスタ１０６が導通状態になり、ノードγが充電される。このとき、ノードγは、ノードβの電位よりもＶｔｈＮ分だけ低い電位程度まで充電され、トランジスタ１０６のゲート・ソース間電圧がＶｔｈＮを下回ることで、トランジスタ１０６が非導通状態となる。このとき、ノードγは、浮遊状態になり、ノードγの電位が保持される。
【００４７】
ノードγの電位が上昇すると、トランジスタ１０３が導通状態になり、出力端（ＯＵＴ）は、充電されて電位が上昇し始める。この状態では、出力端（ＯＵＴ）の電位はノードγの電位よりもさらにＶｔｈＮ分だけ低い電位までしか上昇することができないが、ノードγにおいてもブートストラップ効果により、出力端（ＯＵＴ）の電位の上昇に伴い、浮遊状態となっているノードγの電位がさらに上昇する。ノードγの電位は、最終的に電源電位ＶＤＤよりも、少なくともＶｔｈＮ分だけ高くなることで、出力端（ＯＵＴ）の電位は、ＶＤＤまで充電され、パルス信号がハイレベルになる。
【００４８】
例えば、図１（Ｃ）に示すシフトレジスタの場合、図２（Ｃ）の第２の期間１５２に示すように、クロック信号（ＣＫ）がハイレベルになると、ブートストラップ効果により、１段目のパルス出力回路ＳＲ＿１のノードαの電位が上昇し、１段目のパルス出力回路ＳＲ＿１のノードβの電位がクロック信号（ＣＫ）のハイレベルに等しい電位まで充電される。さらに、１段目のパルス出力回路ＳＲ＿１のノードγの電位が上昇し、その後浮遊状態になる。このとき、出力端（ＯＵＴ）の電位の上昇に伴い、ブートストラップ効果により、１段目のパルス出力回路ＳＲ＿１のノードγの電位が電源電位ＶＤＤよりも高い電位まで充電される。そして、ノードγの電位が、電源電位ＶＤＤよりも少なくともＶｔｈＮ分だけ高くなることで、出力端（ＯＵＴ）の電位が電源電位ＶＤＤに等しい電位まで充電される。よって、１段目のパルス出力回路ＳＲ＿１で、パルス信号のパルスが出力される。
【００４９】
１段目のパルス出力回路ＳＲ＿１で出力されたパルス信号のパルスは、２段目のパルス出力回路ＳＲ＿２のセット信号のパルスとなる。このように、２段目以降のパルス出力回路ＳＲは、前段のパルス出力回路ＳＲから入力されるパルス信号のパルスに従って、１段目のパルス出力回路ＳＲ＿１と同様に順次パルスを出力する。
【００５０】
第３の期間１５３では、リセット信号（Ｒ）のパルスが入力される。このとき、セット信号（Ｓ）及びクロック信号（ＣＫ）の電位は、ローレベルである。
【００５１】
リセット信号（Ｒ）のパルスが入力されると、トランジスタ１０５、トランジスタ１１４、トランジスタ１１５が導通状態になることで、トランジスタ１０２、トランジスタ１０４が導通状態になる。なお、トランジスタ１１３、トランジスタ１１６は非導通状態である。
【００５２】
このとき、ノードα、β、γ、出力端（ＯＵＴ）の電位がローレベルになる。よって、パルス出力回路ＳＲはリセット状態になる。
【００５３】
図１（Ｃ）に示すシフトレジスタの場合、図２（Ｃ）の第３の期間１５３に示すように、２段目のパルス出力回路ＳＲ＿２で出力されたパルス信号のパルスが、１段目のパルス出力回路ＳＲ＿１にリセット信号（Ｒ）として入力される。このとき、１段目のパルス出力回路ＳＲ＿１のノードα、β、γ、出力端（ＯＵＴ）の電位がローレベルになる。
【００５４】
同様に３段目のパルス出力回路ＳＲ＿３で出力されたパルス信号のパルスは、２段目のパルス出力回路ＳＲ＿２のリセット信号（Ｒ）となる。このように、２段目以降のパルス出力回路ＳＲは、次段のパルス出力回路ＳＲから入力されるパルス信号に従って、１段目のパルス出力回路ＳＲ＿１と同様にリセット状態になる。
【００５５】
以上が図２（Ｂ）に示すパルス出力回路ＳＲの駆動方法例の説明である。
【００５６】
なお、本実施の形態に係るパルス出力回路ＳＲの構成は、上記構成に限定されない。
【００５７】
例えば、図３（Ａ−１）に示すように、図１（Ａ）に示すパルス出力回路ＳＲの構成に加え、第２のパルス信号を出力する構成にしてもよい。このとき、第２のパルス信号のハイレベルの電位は、電源電位ＶＤＤよりも低い。
【００５８】
図３（Ａ−１）に示すパルス出力回路ＳＲでは、図３（Ａ−２）に示すように、図２（Ａ）に示す構成に加え、トランジスタ１０１のソース及びドレインの他方の電位を第２のパルス信号として出力端（ＳＲＯＵＴ）を介して出力する構成とする。これにより、ハイレベルの電位が電源電位よりも低いパルス信号を生成して出力できる。
【００５９】
さらに、図３（Ａ−２）に示すパルス出力回路ＳＲを複数（パルス出力回路ＳＲ＿１乃至ＳＲ＿ｎ）用いて、図３（Ｂ）に示すシフトレジスタを構成できる。図３（Ｂ）では、一例としてｎが４以上の場合を示す。このとき、パルス出力回路ＳＲ＿１には、セット信号（Ｓ）としてスタートパルス信号（ＳＰ）が入力される。さらに、パルス出力回路ＳＲ＿ｋ（ｋは２以上の自然数）には、セット信号（Ｓ）としてパルス出力回路ＳＲ＿ｋ−１の出力端（ＳＲＯＵＴ）から出力される第２のパルス信号が入力される。さらに、パルス出力回路ＳＲ＿ｋ−１には、リセット信号（Ｒ）としてパルス出力回路ＳＲ＿ｋの出力端（ＳＲＯＵＴ）から出力される第２のパルス信号が入力される。さらに、奇数段のパルス出力回路ＳＲには、クロック信号（ＣＫ）としてクロック信号ＣＬＫが入力される。さらに、偶数段のパルス出力回路ＳＲには、クロック信号（ＣＫ）としてクロック信号ＣＬＫＢが入力される。図３（Ｂ）に示すシフトレジスタでは、パルス出力回路ＳＲ＿１乃至ＳＲ＿ｎのそれぞれの出力端（ＯＵＴ＿１乃至ＯＵＴ＿ｎ）を介してパルス信号を出力する。
【００６０】
また、上記に限定されず、例えば図４に示すように、図２（Ｂ）に示すパルス出力回路ＳＲのトランジスタ１１４のゲートを、リセット信号（Ｒ）を入力する代わりにトランジスタ１１５のソース及びドレインの他方に電気的に接続してもよい。これにより、トランジスタの１１４のゲートの電位を保持できる。
【００６１】
以上が本実施の形態に係るパルス出力回路ＳＲの例の説明である。
【００６２】
図１乃至図４を参照して説明したように、本実施の形態に係るパルス出力回路ＳＲの一例では、少なくともクロック信号のハイレベルの電位を、高電源電位よりも低くする。これにより、トランジスタの劣化の要因となっていた、トランジスタ１０１が非導通状態となっているときのソース及びドレインの一方の電位の変動を小さくできる。
【００６３】
さらに、本実施の形態に係るパルス出力回路ＳＲの一例では、トランジスタ１０３乃至トランジスタ１０６を用いることで、トランジスタ１０１のソース及びドレインの他方の電位の振幅を調整することができる。よって、ハイレベルの電位が電源電位ＶＤＤに等しいパルス信号を生成でき、出力されるパルス信号のハイレベルの電位の低下を抑制できる。したがって、パルス出力回路ＳＲから出力されるパルス信号、或いはパルス出力回路ＳＲを用いた駆動回路から出力されるパルス信号の振幅を、所望の大きさに設定することができる。
【００６４】
さらに、本発明の一態様に係る半導体装置は、上記構成に加えて、パルス出力回路ＳＲに用いられるトランジスタが、半導体膜を間に挟んで存在する一対のゲートを有する構成を、有していても良い。
【００６５】
一対のゲートの一方をバックゲートとすると、バックゲートはフローティングの状態であっても良いし、電位が他から与えられる状態であっても良い。後者の場合、通常のゲート及びバックゲートに同じ高さの電位が与えられていても良いし、バックゲートにのみ接地電位などの固定の電位が与えられていても良い。バックゲートに与える電位を制御することで、トランジスタの閾値電圧を制御することができる。また、バックゲートを設けることで、チャネル形成領域が増え、ドレイン電流の増加を実現することができる。また、バックゲートを設けることで、半導体膜に空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
【００６６】
本発明の一態様に係る半導体装置では、上述したように、閾値電圧のシフトなどの電気的特性の劣化を抑えることができるが、さらに、トランジスタの閾値電圧がたとえシフトしたとしても、バックゲートに与える電位を制御することで、トランジスタの閾値電圧が所望の値に定まるように制御することができる。よって、バックゲートを用いた閾値電圧の制御により、半導体装置の信頼性をさらに高めることができる。
【００６７】
なお、パルス出力回路ＳＲに用いられるトランジスタは、動作時において、ゲートに与えられる電位と、ソースまたはドレインに与えられる電位の高さの関係によって、閾値電圧のシフトする方向が異なる。具体的に、ソース及びドレインの一方に与えられる電位が、ゲートの電位よりも高くなった状態でトランジスタを動作させる時間が長いほど、トランジスタの閾値電圧はマイナス方向にシフトする傾向がある。また、ソース及びドレインの一方に与えられる電位が、ゲートの電位よりも低くなった状態でトランジスタを動作させる時間が長いほど、トランジスタの閾値電圧はプラス方向にシフトする傾向がある。
【００６８】
図１（Ｂ）に示したパルス出力回路ＳＲの場合、トランジスタ１０１、トランジスタ１０３において、ソース及びドレインの一方に与えられる電位が、ゲートの電位よりも高くなった状態で動作する時間が長いため、閾値電圧がマイナス方向にシフトするように、その電気的特性が劣化する傾向にある。また、図１（Ｂ）に示したパルス出力回路ＳＲの場合、トランジスタ１０２、トランジスタ１０４、トランジスタ１０５において、ソース及びドレインの一方に与えられる電位が、ゲートの電位よりも低くなった状態で動作する時間が長いため、閾値電圧がプラス方向にシフトするように、その電気的特性が劣化する傾向にある。
【００６９】
そこで、本発明の一態様に係る半導体装置は、パルス出力回路ＳＲにおいて、閾値電圧がマイナス方向にシフトしやすいトランジスタと、閾値電圧がプラス方向にシフトしやすいトランジスタとで、バックゲートを電気的に分離させる構成を、有していても良い。そして、閾値電圧がマイナス方向にシフトしやすいトランジスタどうしは、バックゲートが電気的に接続されていても良い。また、閾値電圧がプラス方向にシフトしやすいトランジスタどうしは、バックゲートが電気的に接続されていても良い。
【００７０】
図５（Ａ）に、閾値電圧がマイナス方向にシフトしやすいトランジスタにおいて、バックゲートに電位ＢＧＡが与えられている場合の、パルス出力回路ＳＲの構成例を示す。図５（Ａ）に示すパルス出力回路ＳＲでは、閾値電圧がマイナス方向にシフトしやすいトランジスタ１０１及びトランジスタ１０３のバックゲートに、電位ＢＧＡが与えられる。なお、図５（Ａ）において、トランジスタ１０１のバックゲートとトランジスタ１０３のバックゲートとは、電気的に接続されていても良い。
【００７１】
電位ＢＧＡには、例えばパルス出力回路ＳＲ中で最も低電位であり、制御信号のローレベルに等しい電源電位ＶＳＳ等を用いるのが好適であるが、それより低くても良い。バックゲートにゲート（フロントゲートとも呼ぶ）よりも低い電位が与えられると、トランジスタ１０１及びトランジスタ１０３の閾値電圧はプラス方向にシフトし、なおかつ、閾値電圧のシフト量は、バックゲートに与えられる電位ＢＧＡが低いほど、より大きくなる。よって、電気的特性の劣化によりトランジスタ１０１及びトランジスタ１０３の閾値電圧がマイナス方向にシフトしたとしても、電位ＢＧＡの値を制御することで、マイナス方向にシフトした閾値電圧をプラス方向に戻るようにシフトさせ、半導体装置の信頼性を高めることができる。
【００７２】
次いで、図５（Ａ）に示すパルス出力回路ＳＲの構成に加えて、閾値電圧がプラス方向にシフトしやすいトランジスタにおいて、バックゲートに電位ＢＧＢが与えられているパルス出力回路ＳＲの構成例を、図５（Ｂ）に示す。図５（Ｂ）に示すパルス出力回路ＳＲでは、図５（Ａ）に示すパルス出力回路ＳＲの場合と同様に、閾値電圧がマイナス方向にシフトしやすいトランジスタ１０１及びトランジスタ１０３のバックゲートに、電位ＢＧＡが与えられている。さらに、図５（Ｂ）に示すパルス出力回路ＳＲでは、閾値電圧がプラス方向にシフトしやすいトランジスタ１０２、トランジスタ１０４、及びトランジスタ１０５のバックゲートに、電位ＢＧＢが与えられる。なお、図５（Ｂ）において、トランジスタ１０２、トランジスタ１０４、及びトランジスタ１０５は、少なくともいずれか２つのバックゲートが、電気的に接続されていても良い。
【００７３】
電位ＢＧＢには、例えばパルス出力回路ＳＲ中で高い電位である、制御信号のハイレベルに等しい電位や、電源電位ＶＤＤ等を用いるのが好適であるが、それより高くても良い。バックゲートにフロントゲートよりも高い電位が与えられると、トランジスタ１０２、トランジスタ１０４、及びトランジスタ１０５の閾値電圧はマイナス方向にシフトし、なおかつ、閾値電圧のシフト量は、バックゲートに与えられる電位ＢＧＢが高いほど、より大きくなる。よって、電気的特性の劣化によりトランジスタ１０２、トランジスタ１０４、及びトランジスタ１０５の閾値電圧がプラス方向にシフトしたとしても、電位ＢＧＢの値を制御することで、プラス方向にシフトした閾値電圧をマイナス方向に戻るようにシフトさせ、半導体装置の信頼性を高めることができる。
【００７４】
なお、図５（Ｂ）では、閾値電圧がマイナス方向にシフトしやすいトランジスタにバックゲートを設け、なおかつ、閾値電圧がプラス方向にシフトしやすいトランジスタにバックゲートを設ける場合を例示しているが、閾値電圧がマイナス方向にシフトしやすいトランジスタにバックゲートを設けず、閾値電圧がプラス方向にシフトしやすいトランジスタにバックゲートを設ける構成としても良い。
【００７５】
また、閾値電圧がマイナス方向にシフトしやすいトランジスタのうち、電気的特性の劣化が激しく、そのシフト量が大きいトランジスタに、バックゲートの電位の制御による閾値電圧の制御を行う構成としても良い。或いは、閾値電圧がプラス方向にシフトしやすいトランジスタのうち、電気的特性の劣化が激しく、そのシフト量が大きいトランジスタに、バックゲートの電位の制御による閾値電圧の制御を行う構成としても良い。
【００７６】
バックゲートとして機能する導電膜は、画素において表示素子の電極として機能する導電膜と、同じ層上に形成されていても良い。バックゲートとして機能する導電膜と、表示素子の電極として機能する導電膜とを、同じ層上に形成する場合、一の導電膜をエッチング等により所望の形状に加工（パターニング）することにより、上記２つの導電膜を形成することができるので、半導体装置の作製工程を増やすことなく、バックゲートとして機能する導電膜を設けることができる。
【００７７】
図６（Ａ）に、画素に設けられたトランジスタ２０１と、トランジスタ２０１に接続された導電膜２０３と、駆動回路に設けられたトランジスタ２０２の断面構造を、一例として示す。
【００７８】
図６（Ａ）に示すトランジスタ２０１は、絶縁表面上に設けられた、ゲートとして機能する導電膜２０４と、導電膜２０４上の絶縁膜２０５と、絶縁膜２０５上において導電膜２０４と重なる位置に設けられた半導体膜２０６と、半導体膜２０６上においてソースまたはドレインとして機能する導電膜２０７及び導電膜２０８と、を有する。また、図６（Ａ）では、半導体膜２０６、導電膜２０７及び導電膜２０８上に、絶縁膜２０９及び絶縁膜２１０が、順に積層するように設けられている。トランジスタ２０１は、絶縁膜２０９及び絶縁膜２１０をその構成要素に含んでいても良い。
【００７９】
また、絶縁膜２０９及び絶縁膜２１０上には、樹脂を用いた絶縁膜２１１が設けられている。そして、絶縁膜２０９、絶縁膜２１０、及び絶縁膜２１１には開口部が設けられており、絶縁膜２１１上には、当該開口部において導電膜２０７に接続された導電膜２０３が設けられている。導電膜２０３は、表示素子の電極として機能する。
【００８０】
例えば、液晶素子は一対の電極と、一対の電極により電界が加えられる液晶層とを有する。よって、表示素子が液晶素子である場合、一対の電極の一方として機能する導電膜２０３に加え、一対の電極の他方として機能する導電膜と、液晶層とを、絶縁膜２１１上に設ければよい。
【００８１】
また、発光素子は、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）やＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）などの、電流または電圧によって輝度が制御される素子をその範疇に含んでいる。例えば、ＯＬＥＤは、ＥＬ層と、アノードと、カソードとを少なくとも有している。ＥＬ層はアノードとカソードの間に設けられた単層または複数の層で構成されており、これらの層の中に、発光性の物質を含む発光層を少なくとも含んでいる。表示素子がＯＬＥＤである場合、アノードまたはカソードの一方として機能する導電膜２０３に加え、アノードまたはカソードの他方として機能する導電膜と、ＥＬ層とを、絶縁膜２１１上に設ければよい。
【００８２】
なお、ＥＬ層は、カソードとアノード間の電位差が、発光素子の閾値電圧Ｖｔｈｅ以上になったときに供給される電流により、エレクトロルミネッセンスが得られる。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
【００８３】
また、絶縁膜２１１に樹脂を用いることで、導電膜２０３の被形成表面に凹凸が生じるのを防ぐ、すなわち、導電膜２０３の被形成表面の平坦性を高めることができる。
【００８４】
具体的に、絶縁膜２１１として、アクリル樹脂、エポキシ樹脂、ベンゾシクロブテン系樹脂、ポリイミド、ポリアミド等の有機材料を用いることができる。また上記有機材料の他に、シリコーン樹脂等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させることで、より平坦性の高い絶縁膜２１１を形成することができる。
【００８５】
また、図６（Ａ）に示すトランジスタ２０２は、絶縁表面上に設けられた、ゲートとして機能する導電膜２１２と、導電膜２１２上の絶縁膜２０５と、絶縁膜２０５上において導電膜２１２と重なる位置に設けられた半導体膜２１３と、半導体膜２１３上においてソースまたはドレインとして機能する導電膜２１４及び導電膜２１５と、を有する。また、図６（Ａ）に示すトランジスタ２０２は、半導体膜２１３、導電膜２１４及び導電膜２１５上において、順に積層するように設けられた絶縁膜２０９及び絶縁膜２１０と、絶縁膜２０９及び絶縁膜２１０上の絶縁膜２１１とを有する。そして、トランジスタ２０２は、絶縁膜２０９、絶縁膜２１０、及び絶縁膜２１１上において、半導体膜２１３と重なる位置に設けられたバックゲートとして機能する導電膜２１６を有する。
【００８６】
なお、図６（Ａ）では、駆動回路が有するトランジスタ２０２のバックゲートとして機能する導電膜２１６が、画素において表示素子の電極として機能する導電膜２０３と共に、絶縁膜２１１上に形成されている。よって、一の導電膜をエッチング等により所望の形状に加工することにより、導電膜２０３と導電膜２１６とを形成することができるので、半導体装置の作製工程を増やすことなく、バックゲートとして機能する導電膜２１６を設けることができる。
【００８７】
また、導電膜２０３及び導電膜２１６として、酸化インジウム、酸化インジウム−酸化スズ（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、珪素若しくは酸化珪素を含有した酸化インジウム−酸化スズ、酸化インジウム−酸化亜鉛（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、酸化タングステン及び酸化亜鉛を含有した酸化インジウム、窒素を含ませたＡｌ−Ｚｎ系酸化物半導体、窒素を含ませたＺｎ系酸化物半導体、窒素を含ませたＳｎ−Ｚｎ系酸化物半導体、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、チタン（Ｔｉ）の他、元素周期表の第１族または第２族に属する元素、すなわちリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユウロピウム（Ｅｕ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金などを用いることができる。なお、導電膜２０３及び導電膜２１６は、例えばスパッタリング法や蒸着法（真空蒸着法を含む）等により上記材料を用いて導電膜を形成した後、フォトリソグラフィ法を用いたエッチングにより当該導電膜を所望の形状に加工することで、形成することができる。
【００８８】
また、図６（Ａ）では、半導体膜２０６及び半導体膜２１３と絶縁膜２１１の間に、絶縁膜２０９及び絶縁膜２１０が設けられている場合を例示しているが、半導体膜２０６及び半導体膜２１３と絶縁膜２１１の間に設けられる絶縁膜は、一層であっても良いし、３以上の複数層であっても良い。
【００８９】
絶縁膜２１０は、化学量論的組成以上の酸素が含まれており、加熱により上記酸素の一部を半導体膜２０６に供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜２１０は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。ただし、絶縁膜２１０を半導体膜２０６及び半導体膜２１３上に直接設けると、絶縁膜２１０の形成時に半導体膜２０６にダメージが与えられる場合、図６（Ａ）に示すように、絶縁膜２０９を半導体膜２０６及び半導体膜２１３と絶縁膜２１０の間に設けると良い。絶縁膜２０９は、その形成時に半導体膜２０６に与えるダメージが絶縁膜２１０の場合よりも小さく、なおかつ、酸素を透過する機能を有する絶縁膜であることが望ましい。ただし、半導体膜２０６及び半導体膜２１３に与えられるダメージを小さく抑えつつ、半導体膜２０６及び半導体膜２１３上に直接絶縁膜２１０を形成することができるのであれば、絶縁膜２０９は必ずしも設けなくとも良い。
【００９０】
絶縁膜２０９は、欠陥が少ないことが好ましく、代表的には、ＥＳＲ測定により、シリコンのダングリングボンドに由来するｇ＝２．００１に現れる信号のスピン密度が３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましい。これは、絶縁膜２０９に含まれる欠陥密度が多いと、当該欠陥に酸素が結合してしまい、絶縁膜２０９における酸素の透過量が減少してしまうためである。
【００９１】
また、絶縁膜２０９と半導体膜２０６及び半導体膜２１３との界面に欠陥が少ないことが好ましく、代表的には、磁場の向きを膜面に対して平行に印加したＥＳＲ測定により、半導体膜２０６及び半導体膜２１３に用いられる酸化物半導体中の酸素欠損に由来するｇ＝１．９３に現れる信号のスピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、更には検出下限以下であることが好ましい。
【００９２】
次いで、図６（Ｂ）に、図６（Ａ）に示した断面構造に、さらに絶縁膜２１０と絶縁膜２１１の間に絶縁膜２１７を設けた場合の、トランジスタ２０１と、トランジスタ２０１に接続された導電膜２０３と、トランジスタ２０２の断面構造を、一例として示す。絶縁膜２１７は、酸素、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。或いは、絶縁膜２１７は、水素、水の拡散を防ぐブロッキング効果を有することが、望ましい。
【００９３】
絶縁膜は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いて、形成することができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜は、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
【００９４】
絶縁膜２１７が水、水素などの拡散を防ぐブロッキング効果を有する場合、樹脂を用いた絶縁膜２１１や、パネルの外部に存在する水、水素などの不純物が、半導体膜２０６または半導体膜２１３に侵入するのを防ぐことができる。半導体膜２０６または半導体膜２１３に酸化物半導体を用いる場合、酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜２１７を用いることで、トランジスタ２０１及びトランジスタ２０２の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【００９５】
また、半導体膜２０６または半導体膜２１３に酸化物半導体を用いる場合、絶縁膜２１７が酸素の拡散を防ぐブロッキング効果を有することで、酸化物半導体からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体中において、ドナーとなる酸素欠損が低減されるので、トランジスタ２０１及びトランジスタ２０２の閾値電圧がドナーの生成によりシフトするのを防ぐことができる。
【００９６】
また、絶縁膜２１７と絶縁膜２１１の密着性が、絶縁膜２１０と絶縁膜２１１の密着性よりも高い場合、絶縁膜２１７を用いることで、絶縁膜２１１の剥離を防ぐことができる。
【００９７】
また、本発明の一態様では、バックゲートとして機能する導電膜を、接地電位が与えられるノードに接続し、当該導電膜を絶縁膜２１１に蓄積された電荷の放電経路として用いても良い。絶縁膜２１１に蓄積された電荷の放電経路を確保することで、絶縁膜２１１の下に設けられたトランジスタの閾値電圧が当該電荷の蓄積によりシフトするのを防ぐことができる。
【００９８】
図７（Ａ）に、バックゲートを有するトランジスタを用いた、信号線駆動回路３００の構成例を示す。図７（Ａ）に示す信号線駆動回路３００は、クロック信号ＣＫ及びスタートパルス信号ＳＰに従ってパルス信号を生成するシフトレジスタ３０１と、シフトレジスタ３０１から出力されるパルス信号に従って画像信号のサンプリングを行うスイッチ群３０２とを有する。
【００９９】
なお、図７（Ａ）に示す信号線駆動回路３００では、シフトレジスタ３０１が用いられているが、画像信号をサンプリングするタイミングを制御する回路であれば、シフトレジスタ３０１の代わりに用いることができる。また、図７（Ａ）に示す信号線駆動回路３００では、シフトレジスタ３０１から出力されるパルス信号が直接スイッチ群３０２に入力されている場合を例示しているが、バッファや、シフトレジスタ３０１から出力されたパルス信号の振幅を調整する機能を有するレベルシフタなどを介して、シフトレジスタ３０１から出力されるパルス信号がスイッチ群３０２に入力されていても良い。
【０１００】
また、図７（Ａ）では、シフトレジスタ３０１から順次複数のパルス信号が出力されており、スイッチ群３０２は、シフトレジスタ３０１から出力される上記複数のパルス信号に従って導通状態または非導通状態が選択される複数のスイッチを有する。具体的に図７（Ａ）では、上記スイッチとしてバックゲートを有するトランジスタ３０３を用いる場合を例示している。
【０１０１】
そして、シフトレジスタ３０１から出力される複数のパルス信号の一つ一つが、ｍ個のトランジスタ３０３に対応している。すなわち、一のパルス信号の電位が、ｍ個のトランジスタ３０３のゲートに与えられ、当該電位に従って、ｍ個のトランジスタ３０３は一斉に導通状態または非導通状態が選択される。ｍ個のトランジスタ３０３が導通状態のとき、ｍ個（ｍは自然数）の画像信号（Ｖｓｉｇ１乃至Ｖｓｉｇｍ）が、ｍ個のトランジスタ３０３を介して信号線ＳＬ１乃至ＳＬｍにそれぞれ与えられる。図７（Ａ）では、信号線ＳＬ１乃至信号線ＳＬｘ（ｘは、ｍ以上の自然数）に、ｘ個のトランジスタ３０３を介して、画像信号（Ｖｓｉｇ１乃至Ｖｓｉｇｍ）が入力されている場合を例示している。
【０１０２】
また、図７（Ａ）では、バックゲートとして機能する導電膜に、電位ＢＧＣを与えている。本発明の一態様では、電位ＢＧＣの値を制御することで、トランジスタ３０３の閾値電圧を所望の大きさになるよう制御することができる。また、電位ＢＧＣを接地電位とすることで、当該導電膜を、絶縁膜２１１に蓄積された電荷の放電経路として機能させることができる。
【０１０３】
図７（Ｂ）に、トランジスタ３０３と、放電経路として機能する導電膜３０４の断面構造を一例として示す。図７（Ｂ）に示すトランジスタ３０３は、絶縁表面上に設けられた、ゲートとして機能する導電膜３０５と、導電膜３０５上の絶縁膜３０６と、絶縁膜３０６上において導電膜３０５と重なる位置に設けられた半導体膜３０７と、半導体膜３０７上においてソースまたはドレインとして機能する導電膜３０８及び導電膜３０９と、を有する。また、図７（Ｂ）では、絶縁膜３０６上に導電膜３１０が設けられている。そして、半導体膜３０７、導電膜３０８、導電膜３０９、及び導電膜３１０上には、順に積層するように絶縁膜３１１及び絶縁膜３１２と、絶縁膜３１１及び絶縁膜３１２上の樹脂を用いた絶縁膜３１３とが設けられている。そして、絶縁膜３１３上には、放電経路として機能する導電膜３０４が設けられている。
【０１０４】
なお、導電膜３０４を放電経路として機能させる場合、トランジスタ３０３は、絶縁膜３１１、絶縁膜３１２、絶縁膜３１３、及び導電膜３０４を必ずしもその構成要素に含んでいなくとも良い。
【０１０５】
そして、絶縁膜３１１、絶縁膜３１２、及び絶縁膜３１３には開口部が設けられており、絶縁膜３１３上には、当該開口部において導電膜３１０と導電膜３０４とが接続されている。導電膜３０４は、バックゲートとして機能する導電膜と同様に、絶縁膜３１３上に形成された一の導電膜をエッチング等により所望の形状に加工することにより、画素において表示素子の電極として機能する導電膜と共に形成することができる。よって、半導体装置の作製工程を増やすことなく、放電経路として機能する導電膜３０４を設けることができる。
【０１０６】
なお、導電膜３０４を放電経路として機能させる場合、絶縁膜３１１上において導電膜３０４の設けられる面積が広いほど、絶縁膜３１１に蓄積された電荷をより効率よく放電させることができるので望ましい。
【０１０７】
放電経路として機能する導電膜３０４を設けることで、絶縁膜２１１の下に設けられたトランジスタ３０３の閾値電圧が、当該電荷の蓄積によりシフトするのを防ぐことができる。よって、上記構成により、半導体装置の信頼性をより高めることができる。
【０１０８】
なお、図７では、信号線駆動回路３００が有するスイッチ群３０２上に、バックゲートとして機能する、或いは、放電経路として機能する導電膜３０４を設けた場合を例示したが、本発明の一態様では、走査線駆動回路上、或いは走査線駆動回路が有するパルス出力回路ＳＲ上に、バックゲートとして機能する、或いは、放電経路として機能する導電膜３０４を設けても良い。
【０１０９】
次いで、保護回路が設けられた、信号線駆動回路や走査線駆動回路などの駆動回路の構成について説明する。保護回路は、絶縁膜などに蓄積された電荷が、駆動回路に含まれるトランジスタ等の半導体素子の近傍で放電するのを防ぐべく、上記電荷を放電する機能を有する。図８（Ａ）に、保護回路を有する駆動回路８００の構成例を示す。
【０１１０】
駆動回路８００は、上述した本発明の一態様に係るパルス出力回路ＳＲを複数有し、パルス出力回路ＳＲには、配線４０１を介してクロック信号ＣＬＫ、配線４０２を介してクロック信号の極性が反転したクロック信号ＣＬＫＢ、配線４０３を介してスタートパルス信号ＳＰが与えられる。そして、図８（Ａ）では、配線４０１、配線４０２、配線４０３に、それぞれ保護回路４００が接続されている場合を例示している。
【０１１１】
また、複数のパルス出力回路ＳＲから出力されるパルス信号は、複数の配線４０４を介して後段の回路に与えられる。図８（Ａ）では、複数の配線４０４に、それぞれ保護回路４００が接続されている場合を例示している。
【０１１２】
しかし、パルス出力回路ＳＲと画素部の間に、レベルシフタ、バッファ、スイッチ群などの他の回路が設けられている場合は、それら他の回路から出力される信号が与えられる配線に、保護回路４００を接続させるようにしても良い。
【０１１３】
次いで、保護回路４００の具体的な構成例を図８（Ｂ）に示す。図８（Ｂ）に示す保護回路４００は、ｎチャネル型のトランジスタ４１０乃至トランジスタ４１３を有し、トランジスタ４１０乃至トランジスタ４１３は、それぞれ、そのソース及びドレインの一方がゲートに接続されている。そして、トランジスタ４１０は、そのソース及びドレインの他方が、ハイレベルの電位ＶＨが与えられているノードに接続されており、ゲートが、トランジスタ４１１のソース及びドレインの他方に接続されている。トランジスタ４１１は、そのゲートが、端子４０５と、トランジスタ４１２のソース及びドレインの他方とに、接続されている。トランジスタ４１２は、そのゲートが、トランジスタ４１３のソース及びドレインの他方に接続されている。トランジスタ４１３は、そのゲートが、ローレベルの電位ＶＬが与えられているノードに接続されている。
【０１１４】
端子４０５は、図８（Ａ）に示した配線４０１、配線４０２、配線４０３、配線４０４などの各種配線の一つに、接続されている。
【０１１５】
上記のようにトランジスタ４１０乃至トランジスタ４１３を接続することで、トランジスタ４１０、トランジスタ４１１は、電位ＶＨが与えられているノードと端子４０５との間に逆バイアス接続のダイオードとして設けられ、トランジスタ４１２、トランジスタ４１３は、端子４０５と電位ＶＬが与えられているノードとの間に逆バイアス接続のダイオードとして設けられる。
【０１１６】
本発明の一態様では、保護回路を設けることで、半導体装置の信頼性をさらに高めることができる。
【０１１７】
（実施の形態２）
本発明の一態様に係る半導体装置では、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの半導体膜にチャネル形成領域を有するトランジスタが用いられていても良いし、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜にチャネル形成領域を有するトランジスタが用いられていても良い。シリコンとしては、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１１８】
電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【０１１９】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜をトランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１２０】
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタの一例について、図面を参照して説明する。
【０１２１】
図９（Ａ）乃至図９（Ｃ）に、酸化物半導体膜にチャネル形成領域を有するトランジスタ５０の上面図及び断面図を示す。図９（Ａ）はトランジスタ５０の上面図であり、図９（Ｂ）は、図９（Ａ）の一点鎖線Ａ−Ｂ間の断面図であり、図９（Ｃ）は、図９（Ａ）の一点鎖線Ｃ−Ｄ間の断面図である。なお、図９（Ａ）では、明瞭化のため、トランジスタ５０の構成要素の一部（例えば、基板１１、絶縁膜１８、絶縁膜２３、絶縁膜２４など）を省略している。
【０１２２】
図９（Ｂ）及び図９（Ｃ）に示すトランジスタ５０は、基板１１上に、ゲートとして機能する導電膜１５を有する。また、基板１１及び導電膜１５上に、絶縁膜１８が形成され、絶縁膜１８を介して、導電膜１５と重なる酸化物半導体膜２０と、ソースまたはドレインとして機能し、なおかつ酸化物半導体膜２０に接する一対の導電膜２１とを有する。また、絶縁膜１８、酸化物半導体膜２０、及び一対の導電膜２１上には、絶縁膜２３及び絶縁膜２４で構成される保護膜２５が形成される。
【０１２３】
本実施の形態に示すトランジスタ５０において、酸化物半導体膜２０に接するように、絶縁膜２３が形成されている。絶縁膜２３は、酸素を透過する酸化絶縁膜であることが望ましい。この場合、絶縁膜２３においては、外部から絶縁膜２３に入った酸素が全て絶縁膜２３の外部に移動せず、絶縁膜２３にとどまる酸素が存在していても良い。また、絶縁膜２３に酸素が入ると共に、絶縁膜２３に含まれる酸素が絶縁膜２３の外部へ移動することで、絶縁膜２３において酸素の移動が生じても良い。
【０１２４】
絶縁膜２３として酸素を透過する酸化絶縁膜を用いることで、絶縁膜２３上に設けられる、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜から放出される酸素を、絶縁膜２３を介して酸化物半導体膜２０に移動させることができる。
【０１２５】
絶縁膜２３としては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。
【０１２６】
絶縁膜２３に接するように絶縁膜２４が形成されている。絶縁膜２４は化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜であることが望ましい。この場合、絶縁膜２４としては、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下の、酸化シリコン、酸化窒化シリコン等を用いることができる。
【０１２７】
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜は、加熱により酸素の一部が脱離する酸化絶縁膜である。このため、加熱により酸素の一部が脱離する酸化絶縁膜を絶縁膜２４として、酸素を透過する絶縁膜２３上に設けることで、酸化物半導体膜２０に酸素を移動させ、酸化物半導体膜２０に含まれる酸素欠損を補填することが可能である。または、加熱しながら酸素を透過する絶縁膜２３上に絶縁膜２４を形成することで、酸化物半導体膜２０に酸素を移動させ、酸化物半導体膜２０に含まれる酸素欠損を補填することが可能である。または、酸素を透過する絶縁膜２３上に絶縁膜２４を形成した後、加熱処理することより、酸素を酸化物半導体膜２０に移動させ、酸化物半導体膜２０に含まれる酸素欠損を補填することが可能である。この結果、酸化物半導体膜に含まれる酸素欠損量を低減することができる。
【０１２８】
酸化物半導体膜２０のバックチャネル（酸化物半導体膜２０において、導電膜１５と対向する面と反対側の面）に、酸素を透過する酸化絶縁膜を介して、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化絶縁膜を設けることで、酸化物半導体膜２０のバックチャネル側に酸素を移動させることが可能であり、当該領域の酸素欠損を低減することができる。
【０１２９】
なお、絶縁膜２４の形成工程において、酸化物半導体膜２０にダメージが入らない場合は、絶縁膜２３を設けず、加熱により酸素の一部が脱離する酸化絶縁膜である絶縁膜２４のみを保護膜として設けてもよい。
【０１３０】
なお、酸化物半導体膜を有するトランジスタはｎチャネル型トランジスタであるため、本明細書において、ゲート電圧が０Ｖの場合、ドレイン電流が流れていないとみなすことができるトランジスタを、ノーマリーオフ特性を有するトランジスタと定義する。また、ゲート電圧が０Ｖの場合、ドレイン電流が流れているとみなすことができるトランジスタを、ノーマリーオン特性を有するトランジスタと定義する。
【０１３１】
以下に、トランジスタ５０の他の構成の詳細について説明する。
【０１３２】
基板１１の材質などに大きな制限はないが、少なくとも、後の熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を、基板１１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１１として用いてもよい。
【０１３３】
また、基板１１として、可撓性基板を用い、可撓性基板上に直接、トランジスタ５０を形成してもよい。または、基板１１とトランジスタ５０の間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板１１より分離し、他の基板に転載するのに用いることができる。その際、トランジスタ５０は耐熱性の劣る基板や可撓性の基板にも転載できる。
【０１３４】
なお、基板１１及び導電膜１５の間に下地絶縁膜を設けてもよい。下地絶縁膜としては、酸化シリコン、酸化窒化シリコン、窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウム等がある。なお、下地絶縁膜として、窒化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム等を用いることで、基板１１から不純物、代表的にはアルカリ金属、水、水素等の酸化物半導体膜２０への拡散を抑制することができる。なお、本明細書中において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多い膜を指し、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多い膜を指す。
【０１３５】
導電膜１５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、導電膜１５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１３６】
また、導電膜１５は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０１３７】
また、導電膜１５と絶縁膜１８との間に、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等を設けてもよい。これらの膜は５ｅＶ以上、好ましくは５．５ｅＶ以上の仕事関数を有し、酸化物半導体の電子親和力よりも大きい値であるため、酸化物半導体を用いたトランジスタの閾値電圧をプラスにシフトすることができ、所謂ノーマリーオフ特性のスイッチング素子を実現できる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる場合、少なくとも酸化物半導体膜２０より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を用いる。
【０１３８】
絶縁膜１８は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物などを用いればよく、積層または単層で設ける。また、絶縁膜１８として、加熱により酸素が脱離する酸化絶縁物を用いてもよい。絶縁膜１８に加熱により酸素が脱離する膜を用いることで、酸化物半導体膜２０及び絶縁膜１８の界面における界面準位を低減することが可能であり、電気的特性の劣化の少ないトランジスタを得ることができる。また、絶縁膜１８に、酸素、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜を用いることで、酸化物半導体膜２０からの酸素の外部への拡散と、外部から酸化物半導体膜２０への水素、水等の侵入を防ぐことができる。酸素、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。また、絶縁膜１８に、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜を用いることで、外部から酸化物半導体膜２０への水素、水等の侵入を防ぐことができる。水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜としては、窒化シリコン、窒化酸化シリコン等がある。
【０１３９】
また、絶縁膜１８として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
【０１４０】
絶縁膜１８の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
【０１４１】
酸化物半導体膜２０は、少なくともインジウム（Ｉｎ）若しくは亜鉛（Ｚｎ）を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすため、それらと共に、スタビライザーの一または複数を有することが好ましい。
【０１４２】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【０１４３】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属酸化物であるＩｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｚｎ系金属酸化物、Ａｌ−Ｚｎ系金属酸化物、Ｚｎ−Ｍｇ系金属酸化物、Ｓｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｍｇ系金属酸化物、Ｉｎ−Ｇａ系金属酸化物、Ｉｎ−Ｗ系金属酸化物、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ系金属酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物、Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｌａ−Ｚｎ系金属酸化物、Ｉｎ−Ｃｅ−Ｚｎ系金属酸化物、Ｉｎ−Ｐｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｎｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｕ−Ｚｎ系金属酸化物、Ｉｎ−Ｇｄ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｄｙ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｏ−Ｚｎ系金属酸化物、Ｉｎ−Ｅｒ−Ｚｎ系金属酸化物、Ｉｎ−Ｔｍ−Ｚｎ系金属酸化物、Ｉｎ−Ｙｂ−Ｚｎ系金属酸化物、Ｉｎ−Ｌｕ−Ｚｎ系金属酸化物、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系金属酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系金属酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系金属酸化物を用いることができる。
【０１４４】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１４５】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１４６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系金属酸化物やその組成の近傍の酸化物を用いるとよい。
【０１４７】
しかし、これらに限られず、必要とする電気的特性（電界効果移動度、閾値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする電気的特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１４８】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系金属酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【０１４９】
また、酸化物半導体膜２０に形成することが可能な金属酸化物は、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０１５０】
以下では、酸化物半導体膜の構造について説明する。
【０１５１】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１５２】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１５３】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１５４】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１５５】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１５６】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１５７】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１５８】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１５９】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１６０】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１６１】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１６２】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１６３】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１６４】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１６５】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さないＺｎＧａ２Ｏ４の結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１６６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１６７】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１６８】
また、酸化物半導体膜２０は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体膜２０を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に二元系金属酸化物乃至四元系金属酸化物の一を用い、第２の酸化物半導体膜に第１の酸化物半導体膜と異なる二元系金属酸化物乃至四元系金属酸化物を用いてもよい。
【０１６９】
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。なお、各酸化物半導体膜の原子数比は、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０１７０】
この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲートとして機能する導電膜に近い側（チャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ＞Ｇａとするとよい。またゲートとして機能する導電膜から遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの含有率をＩｎ≦Ｇａとするとよい。
【０１７１】
また、酸化物半導体膜２０を３層構造とし、第１の酸化物半導体膜乃至第３の酸化物半導体膜の構成元素を同一とし、且つそれぞれの組成を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２とし、第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。
【０１７２】
Ｇａ及びＺｎよりＩｎの原子数比が小さい酸化物半導体膜、代表的には原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜は、Ｇａ及びＺｎよりＩｎの原子数比が大きい酸化物半導体膜、代表的には第２の酸化物半導体膜、並びにＧａ、Ｚｎ、及びＩｎの原子数比が同じ酸化物半導体膜、代表的には第３の酸化物半導体膜と比較して、酸素欠損が生じにくいため、キャリア密度が増加することを抑制することができる。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２である第１の酸化物半導体膜が非晶質構造であると、第２の酸化物半導体膜がＣＡＡＣ−ＯＳ膜となりやすい。
【０１７３】
また、第１の酸化物半導体膜乃至第３の酸化物半導体膜の構成元素は同一であるため、第１の酸化物半導体膜は、第２の酸化物半導体膜との界面におけるトラップ準位が少ない。このため、酸化物半導体膜２０を上記構造とすることで、トランジスタの経時変化や光ＢＴストレス試験による閾値電圧の変動量を低減することができる。
【０１７４】
酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの含有率を多くすることにより、より多くのｓ軌道が重なるため、Ｉｎ＞Ｇａの組成となる酸化物はＩｎ≦Ｇａの組成となる酸化物と比較して高いキャリア移動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損が生じにくいため、Ｉｎ≦Ｇａの組成となる酸化物はＩｎ＞Ｇａの組成となる酸化物と比較して安定した特性を備える。
【０１７５】
チャネル側にＩｎ＞Ｇａの組成となる酸化物半導体を適用し、バックチャネル側にＩｎ≦Ｇａの組成となる酸化物半導体を適用することで、トランジスタの電界効果移動度及び信頼性をさらに高めることが可能となる。
【０１７６】
また、第１の酸化物半導体膜乃至第３の酸化物半導体膜に、結晶性の異なる酸化物半導体を適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半導体、またはＣＡＡＣ−ＯＳを適宜組み合わせた構成としてもよい。また、第１の酸化物半導体膜乃至第２の酸化物半導体膜のいずれか一に非晶質酸化物半導体を適用すると、酸化物半導体膜２０の内部応力や外部からの応力を緩和し、トランジスタの電気的特性のばらつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。
【０１７７】
酸化物半導体膜２０の厚さは、１ｎｍ以上１００ｎｍ以下、更に好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは１ｎｍ以上３０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とすることが好ましい。
【０１７８】
酸化物半導体膜２０において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られるアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、トランジスタのオフ電流の上昇の原因となるためである。
【０１７９】
酸化物半導体膜２０において、二次イオン質量分析法により得られる水素濃度を、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
【０１８０】
酸化物半導体膜２０に含まれる水素は、金属原子と結合する酸素と反応して水となると共に、酸素が脱離した格子（あるいは酸素が脱離した部分）には欠損が形成されてしまう。また、水素の一部が酸素と結合することで、キャリアである電子が生じてしまう。これらのため、酸化物半導体膜の成膜工程において、水素を含む不純物を極めて減らすことにより、酸化物半導体膜の水素濃度を低減することが可能である。このため、水素をできるだけ除去し、高純度化された酸化物半導体膜をチャネル領域とすることにより、閾値電圧のマイナスシフトを低減することができ、またトランジスタのソース及びドレインにおけるリーク電流を、代表的には、オフ電流を低減することが可能であり、トランジスタの電気的特性を向上させることができる。
【０１８１】
酸化物半導体膜２０には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【０１８２】
一対の導電膜２１は、導電材料として、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１８３】
次に、図９（Ａ）乃至図９（Ｃ）に示すトランジスタ５０の作製方法について、図１０を用いて説明する。
【０１８４】
図１０（Ａ）に示すように、基板１１上に導電膜１５を形成し、導電膜１５上に絶縁膜１８を形成する。
【０１８５】
導電膜１５の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等により導電膜を形成し、導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜の一部をエッチングして、導電膜１５を形成する。この後、マスクを除去する。
【０１８６】
なお、導電膜１５は、上記形成方法の代わりに、電解メッキ法、印刷法、インクジェット法等で形成してもよい。
【０１８７】
本実施の形態では、厚さ１００ｎｍのタングステン膜をスパッタリング法により形成する。次に、フォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜をドライエッチングして、導電膜１５を形成する。
【０１８８】
絶縁膜１８は、スパッタリング法、ＣＶＤ法、蒸着法等で形成する。
【０１８９】
絶縁膜１８として酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜を形成する場合、原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０１９０】
また、絶縁膜１８として窒化シリコン膜を形成する場合、２段階の形成方法を用いることが好ましい。はじめに、シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマＣＶＤ法により、欠陥の少ない第１の窒化シリコン膜を形成する。次に、原料ガスを、シラン及び窒素の混合ガスに切り替えて、水素濃度が少なく、且つ水素をブロッキングすることが可能な第２の窒化シリコン膜を成膜する。このような形成方法により、絶縁膜１８として、欠陥が少なく、且つ水素のブロッキング性を有する窒化シリコン膜を形成することができる。
【０１９１】
また、絶縁膜１８として酸化ガリウム膜を形成する場合、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成することができる。
【０１９２】
次に、図１０（Ｂ）に示すように、絶縁膜１８上に酸化物半導体膜１９を形成する。
【０１９３】
酸化物半導体膜１９の形成方法について以下に説明する。絶縁膜１８上にスパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法等により酸化物半導体膜を形成する。次に、酸化物半導体膜上にフォトリソグラフィ工程によりマスクを形成した後、該マスクを用いて酸化物半導体膜の一部をエッチングすることで、図１０（Ｂ）に示すように、絶縁膜１８上であって、導電膜１５の一部と重なるように素子分離された酸化物半導体膜１９を形成する。この後、マスクを除去する。
【０１９４】
また、酸化物半導体膜１９として印刷法を用いることで、素子分離された酸化物半導体膜１９を直接形成することができる。
【０１９５】
スパッタリング法で酸化物半導体膜を形成する場合、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１９６】
スパッタリングガスは、希ガス（代表的にはアルゴン）、酸素、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。
【０１９７】
また、ターゲットは、形成する酸化物半導体膜の組成にあわせて、適宜選択すればよい。
【０１９８】
なお、酸化物半導体膜を形成する際に、例えば、スパッタリング法を用いる場合、基板温度を１５０℃以上７５０℃以下、好ましくは１５０℃以上４５０℃以下、さらに好ましくは２００℃以上３５０℃以下として、酸化物半導体膜を成膜することで、ＣＡＡＣ−ＯＳ膜を形成することができる。
【０１９９】
なお、ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０２００】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０２０１】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０２０２】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０２０３】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０２０４】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットについて以下に示す。
【０２０５】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ数で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系金属酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ数比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０２０６】
また、酸化物半導体膜を形成した後、加熱処理を行い、酸化物半導体膜の脱水素化または脱水化をしてもよい。加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２５０℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０２０７】
加熱処理は、ヘリウム、ネオン、アルゴン、キセノン、クリプトン等の希ガス、または窒素を含む不活性ガス雰囲気で行う。または、不活性ガス雰囲気で加熱した後、酸素雰囲気で加熱してもよい。なお、上記不活性雰囲気及び酸素雰囲気に水素、水などが含まれないことが好ましい。処理時間は３分〜２４時間とする。
【０２０８】
酸化物半導体膜を形成した後、加熱処理を行うことで、酸化物半導体膜２０において、水素濃度を５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることができる。
【０２０９】
本実施の形態では、スパッタリング法により、厚さ３５ｎｍの酸化物半導体膜を形成した後、当該酸化物半導体膜上にマスクを形成し、酸化物半導体膜の一部を選択的にエッチングすることで、酸化物半導体膜１９を形成する。
【０２１０】
次に、図１０（Ｃ）に示すように、一対の導電膜２１を形成する。
【０２１１】
一対の導電膜２１の形成方法を以下に示す。はじめに、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成する。次に、該導電膜上にフォトリソグラフィ工程によりマスクを形成する。次に、該マスクを用いて導電膜をエッチングして、一対の導電膜２１を形成した後、マスクを除去する。
【０２１２】
本実施の形態では、厚さ５０ｎｍのタングステン膜、厚さ４００ｎｍのアルミニウム膜、及び厚さ１００ｎｍのチタン膜を順にスパッタリング法により積層する。次に、チタン膜上にフォトリソグラフィ工程によりマスクを形成し、当該マスクを用いてタングステン膜、アルミニウム膜、及びチタン膜をドライエッチングして、一対の導電膜２１を形成する。
【０２１３】
なお、第１の導電膜２１を形成した後、エッチング残渣を除去するため、洗浄処理をすることが好ましい。この洗浄処理を行うことで、一対の導電膜２１の短絡を抑制することができる。当該洗浄処理は、ＴＭＡＨ（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ）溶液などのアルカリ性の溶液、フッ酸、シュウ酸などの酸性の溶液、または水を用いて行うことができる。
【０２１４】
次に、図１０（Ｃ）に示すように、酸化物半導体膜１９を酸化雰囲気で発生させたプラズマに曝し、酸化物半導体膜１９に酸素２２を供給して、図１０（Ｄ）に示す酸化物半導体膜２０を形成してもよい。酸化雰囲気としては、酸素、オゾン、一酸化二窒素、二酸化窒素等の雰囲気がある。さらに、プラズマ処理において、基板１１側にバイアスを印加しない状態で発生したプラズマに酸化物半導体膜１９を曝すことが好ましい。この結果、酸化物半導体膜１９にダメージを与えず、且つ酸素を供給することが可能であり、酸化物半導体膜２０に含まれる酸素欠損量を低減することができる。
【０２１５】
本実施の形態では、プラズマＣＶＤ装置の処理室に一酸化二窒素を導入し、処理室に設けられる上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して発生させた酸素プラズマに酸化物半導体膜１９を曝し、酸化物半導体膜２０を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると２．５×１０−２Ｗ／ｃｍ２である。
【０２１６】
酸化物半導体膜１９の表面を酸化雰囲気で発生させたプラズマに曝すことで、酸化物半導体膜１９に酸素を供給することが可能であり、酸化物半導体膜に含まれる酸素欠損量を低減することができる。また、エッチング処理により酸化物半導体膜１９の表面に残存する不純物、例えば、フッ素、塩素等のハロゲン等を除去することができる。
【０２１７】
なお、酸化物半導体膜１９にプラズマ処理を行う前に加熱処理をすることが好ましい。例えば、当該加熱処理としては酸化物半導体膜１９を形成した後に行う加熱処理と同様にして行うことができる。
【０２１８】
次に、酸化物半導体膜２０及び一対の導電膜２１上に、絶縁膜２３を形成する。次に、絶縁膜２３上に絶縁膜２４を形成する。このとき、上記プラズマ処理によって酸化物半導体膜２０を形成した後、大気に曝すことなく絶縁膜２３を形成することで、酸化物半導体膜２０及び絶縁膜２３の界面における不純物濃度を低減することが可能である。
【０２１９】
また、絶縁膜２３を形成した後、大気に曝すことなく、連続的に絶縁膜２４を形成することが好ましい。絶縁膜２３を形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力及び基板温度の一以上を調整して、絶縁膜２４を連続的に形成することで、絶縁膜２３、及び絶縁膜２４における界面の不純物濃度を低減することができると共に、絶縁膜２４に含まれる酸素を酸化物半導体膜２０に移動することが可能であり、酸化物半導体膜２０の酸素欠損量を低減することができる。
【０２２０】
プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、さらに好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは４０Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、絶縁膜２３として酸化シリコン膜または酸化窒化シリコン膜を形成する。
【０２２１】
絶縁膜２３の原料ガスとしては、シリコンを含む堆積性気体及び酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０２２２】
上記条件を用いることで、絶縁膜２３として酸素を透過する酸化絶縁膜を形成することができる。また、絶縁膜２３を設けることで、後に形成する絶縁膜２４の形成工程において、酸化物半導体膜２０へのダメージ低減が可能である。
【０２２３】
なお、シリコンを含む堆積性気体に対する酸化性気体量を１００倍以上とすることで、絶縁膜２３に含まれる水素含有量を低減することが可能であると共に、絶縁膜２３に含まれるダングリングボンドを低減することができる。絶縁膜２４から移動する酸素は、絶縁膜２３に含まれるダングリングボンドによって捕獲される場合があるため、化学量論的組成よりも多くの酸素を有する絶縁膜２４に含まれる酸素を効率よくトランジスタの酸化物半導体膜へ移動させ、酸化物半導体膜に含まれる酸素欠損を補填することが可能である。この結果、酸化物半導体膜２０に混入する水素量を低減できると共に酸化物半導体膜に含まれる酸素欠損を低減させることが可能であるため、トランジスタの閾値電圧のマイナスシフトを抑制することができると共に、トランジスタのソース及びドレインにおけるリーク電流を低減することが可能であり、トランジスタの電気的特性を向上させることができる。
【０２２４】
本実施の形態では、絶縁膜２３として、流量２０ｓｃｃｍのシラン及び流量３０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると１．６×１０−２Ｗ／ｃｍ２である。当該条件により、酸素を透過する酸化窒化シリコン膜を形成することができる。
【０２２５】
絶縁膜２４は、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上２６０℃以下、さらに好ましくは１８０℃以上２３０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を１００Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２００Ｐａ以下とし、処理室内に設けられる電極に０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下、さらに好ましくは０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下の高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成する。
【０２２６】
絶縁膜２４の成膜条件として、上記圧力の処理室において上記パワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、絶縁膜２４中における酸素含有量が化学量論的組成よりも多くなる。しかしながら、基板温度が、上記温度であると、シリコンと酸素の結合力が弱いため、加熱により酸素の一部が脱離する。この結果、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化絶縁膜を形成することができる。また、酸化物半導体膜２０上に絶縁膜２３が設けられている。このため、絶縁膜２４の形成工程において、絶縁膜２３が酸化物半導体膜２０の保護膜となる。この結果、酸化物半導体膜２０へのダメージを低減しつつ、パワー密度の高い高周波電力を用いて絶縁膜２４を形成することができる。
【０２２７】
本実施の形態では、絶縁膜２４として、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ４００ｎｍの酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は電極面積が６０００ｃｍ２である平行平板型のプラズマＣＶＤ装置であり、供給した電力を単位面積あたりの電力（電力密度）に換算すると２．５×１０−１Ｗ／ｃｍ２である。
【０２２８】
次に、加熱処理を行う。該加熱処理の温度は、代表的には、１５０℃以上基板歪み点未満、好ましくは２００℃以上４５０℃以下、更に好ましくは３００℃以上４５０℃以下とする。
【０２２９】
該加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
【０２３０】
加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、上記窒素、酸素、超乾燥空気、または希ガスに水素、水等が含まれないことが好ましい。
【０２３１】
本実施の形態では、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行う。
【０２３２】
以上の工程により、閾値電圧のマイナスシフトを抑制した、優れた電気的特性を有するトランジスタを作製することができる。また、経時変化や光ＢＴストレス試験による電気的特性の変動の少ない、代表的には閾値電圧の変動が０Ｖ以上２．５Ｖ以下である、信頼性の高いトランジスタを作製することができる。
【０２３３】
なお、図９（Ａ）乃至図９（Ｃ）及び図１０を用いてその構造及び作製方法について説明したトランジスタ５０において、保護膜２５上に、酸素、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜２６を設けても良い。図１１に、保護膜２５上に、酸素、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜２６が設けられた、トランジスタ５０の断面図を一例として示す。
【０２３４】
図１１に示すトランジスタ５０では、絶縁膜２４上に、絶縁膜２６が設けられている。絶縁膜２６が水、水素などの拡散を防ぐブロッキング効果を有する場合、水、水素などの不純物が、酸化物半導体膜２０に侵入するのを防ぐことができる。酸化物半導体に侵入した水または水素の一部は電子供与体（ドナー）となるため、上記ブロッキング効果を有する絶縁膜２６を用いることで、トランジスタ５０の閾値電圧がシフトするのを防ぐことができる。
【０２３５】
また、絶縁膜２６が酸素の拡散を防ぐブロッキング効果を有する場合、酸化物半導体膜２０からの酸素が外部に拡散するのを防ぐことができる。よって、酸化物半導体膜２０中において、ドナーとなる酸素欠損が低減されるので、トランジスタ５０の閾値電圧がシフトするのを防ぐことができる。
【０２３６】
よって、酸素、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜２６を保護膜２５上に設けることで、半導体装置の信頼性を高めることができる。
【０２３７】
酸素、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜２６としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。また、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜２６としては、窒化シリコン、窒化酸化シリコン等を用いることができる。
【０２３８】
例えば、窒化シリコン膜を絶縁膜２６として用いる場合、窒化シリコン膜は、水素、水等の拡散を防ぐブロッキング効果を有し、なおかつ、窒化シリコン膜からの水素、アンモニア等の放出量が少ないことが望ましい。シラン、窒素、及びアンモニアの混合ガスを原料ガスとして用いたプラズマＣＶＤ法により、上記特性を有する窒化シリコン膜を成膜することができる。
【０２３９】
なお、原料ガスとしてアンモニアを用いると、成膜時において、シランにおける珪素原子と水素原子の結合や、窒素における窒素原子どうしの三重結合が、解離したアンモニアによって切断されやすくなる。そのため、成膜時にシランや窒素の分解が促進され、緻密な窒化シリコン膜を形成することができる。ただし、原料ガス中におけるアンモニアの流量の割合が高すぎると、窒化シリコン膜中に取り込まれる水素とアンモニアの量が多くなってしまい、水素、アンモニアの放出量が多い窒化シリコン膜が形成されることとなる。よって、上記窒化シリコン膜の成膜時における、アンモニアの流量は、シランの分解が促進される程度の量であり、なおかつ、水素、アンモニア等の放出量が抑えられる程度の量とすることが、半導体装置の信頼性を高める上で望ましいと言える。
【０２４０】
具体的に、上記窒化シリコン膜は、昇温脱離ガス分析法において、水素分子の脱離量が５×１０２１分子／ｃｍ３未満、好ましくは３×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２１分子／ｃｍ３以下であり、アンモニア分子の脱離量が１×１０２２分子／ｃｍ３未満、好ましくは５×１０２１分子／ｃｍ３以下、さらに好ましくは１×１０２１分子／ｃｍ３以下であることが望ましい。
【０２４１】
ここで、昇温脱離ガス分析法（以下、ＴＤＳ分析とする。）による、水素分子及びアンモニアの脱離量の測定方法について、以下に説明する。
【０２４２】
ＴＤＳ分析による気体の脱離量は、スペクトルの積分値に比例する。このため、絶縁膜のスペクトルの積分値と、標準試料の基準値に対する比とにより、気体の脱離量を計算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積分値に対する原子の密度の割合である。
【０２４３】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、及び絶縁膜のＴＤＳ分析結果から、絶縁膜の水素分子の脱離量（ＮＨ２）は、数式１で求めることができる。ここで、ＴＤＳ分析で得られる質量数２で検出されるスペクトルの全てが水素分子由来と仮定する。また、質量数が１以外の水素原子の同位体は、自然界における存在比率が極微量であるため考慮しない。
【０２４４】
【数１】
2014030185.tif 000003
【０２４５】
ＮＨ２は水素分子の脱離量である。ＮＨ２（ｓ）は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２（ｓ）は、標準試料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２（ｓ）／ＳＨ２（ｓ）とする。ＳＨ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値である。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の水素の脱離量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
【０２４６】
また、上記数式１において、絶縁膜のアンモニアの脱離量をＴＤＳ分析したときのスペクトルの積分値を、ＳＨ２に代入することで、アンモニアの脱離量を求めることができる。
【０２４７】
具体的に、アンモニアの流量に対する窒素の流量比が５以上５０以下、より望ましくは、１０以上５０以下とすると、水素、水等の拡散を防ぐブロッキング効果が高く、水素、アンモニア等の放出量が少ない窒化珪素膜を、形成することができる。
【０２４８】
本実施の形態では、絶縁膜２６として、流量５０ｓｃｃｍのシラン、流量５０００ｓｃｃｍの窒素、流量１００ｓｃｃｍのアンモニアを原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、２７．１２ＭＨｚの高周波電源を用いて１０００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により、厚さ５０ｎｍの酸化窒化シリコン膜を形成する。なお、プラズマＣＶＤ装置は、絶縁膜２３及び絶縁膜２４を形成する際に用いた装置と同じ構成を有するものとする。当該条件により、水素、水等の拡散を防ぐブロッキング効果を有し、なおかつ、窒化シリコン膜からの水素、アンモニア等の放出量が少ない窒化シリコン膜を形成することができる。
【０２４９】
なお、図９（Ａ）乃至図９（Ｃ）、図１０、図１１に示すトランジスタ５０は、例えば平面的に見てゲートとして機能する導電膜１５が、酸化物半導体膜２０を完全に包含するようなレイアウトを有していても良い。このようなレイアウトにすると、基板１１からの光照射に対し、導電膜１５により完全遮光を実現できる。よって、トランジスタ５０の閾値電圧がシフトするなどの特性の劣化が引き起こされるのを防ぐことができる。
【０２５０】
また、図９（Ａ）乃至図９（Ｃ）、図１０、図１１に示すトランジスタ５０は、ボトムゲート型の構造を有しているが、本発明の一態様に係る半導体装置では、トップゲート型の構造を有するトランジスタが用いられていても良い。
【０２５１】
図１２（Ａ）に、トップゲート型の構造を有するトランジスタ７０の断面図を、一例として示す。図１２（Ａ）に示すトランジスタ７０は、基板１１上に酸化物半導体膜２０を有する。また、ソースまたはドレインとして機能し、なおかつ酸化物半導体膜２０に接する一対の導電膜２１と、酸化物半導体膜２０及び一対の導電膜２１上に形成された絶縁膜１８と、絶縁膜１８を介して酸化物半導体膜２０と重なる、ゲートとして機能する導電膜１５と、を有する。また、絶縁膜１８及び導電膜１５上には、絶縁膜２３及び絶縁膜２４で構成される保護膜２５が形成される。
【０２５２】
また、図１２（Ａ）に示したトランジスタ７０において、保護膜２５上に、酸素、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜２６を設けても良い。図１２（Ｂ）に、保護膜２５上に、酸素、水素、水等の拡散を防ぐブロッキング効果を有する絶縁膜２６が設けられた、トランジスタ７０の断面図を一例として示す。
【０２５３】
図１２（Ｂ）に示すトランジスタ７０では、絶縁膜２４上に、絶縁膜２６が設けられている。絶縁膜２６が水、水素などの拡散を防ぐブロッキング効果を有する場合、水、水素などの不純物が、酸化物半導体膜２０に侵入するのを防ぐことができる。酸化物半導体に侵入した水または水素の一部は電子供与体となるため、上記ブロッキング効果を有する絶縁膜２６を用いることで、トランジスタ７０の閾値電圧がシフトするのを防ぐことができる。
【０２５４】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２５５】
（実施の形態３）
本発明の一態様に係る液晶表示装置の外観について、図１３を用いて説明する。図１３（Ａ）は、基板４００１と基板４００６とを封止材４００５によって接着させた液晶表示装置の上面図である。また、図１３（Ｂ）は、図１３（Ａ）の破線Ａ１−Ａ２における断面図に相当し、図１３（Ｃ）は、図１３（Ａ）の破線Ｂ１−Ｂ２における断面図に相当する。なお、図１３では、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードの液晶表示装置を例示している。
【０２５６】
基板４００１上に設けられた画素部４００２と、一対の走査線駆動回路４００４とを囲むように、封止材４００５が設けられている。また、画素部４００２、走査線駆動回路４００４の上に基板４００６が設けられている。よって、画素部４００２と、走査線駆動回路４００４とは、基板４００１と封止材４００５と基板４００６とによって封止されている。
【０２５７】
また、基板４００１上の封止材４００５によって囲まれている領域とは異なる領域に、信号線駆動回路４００３が実装されている。
【０２５８】
また、基板４００１上に設けられた画素部４００２、走査線駆動回路４００４は、トランジスタを複数有している。図１３（Ｂ）では、画素部４００２に含まれるトランジスタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０２２とを例示している。また、図１３（Ｃ）では、画素部４００２に含まれるトランジスタ４０１０を例示している。
【０２５９】
画素部４００２及び走査線駆動回路４００４において、トランジスタ４０１０及びトランジスタ４０２２上には、樹脂を用いた絶縁膜４０２０が設けられている。そして、絶縁膜４０２０上には、液晶素子４０２３の第１電極４０２１と、導電膜４０２４とが設けられている。導電膜４０２４は、絶縁膜４０２０に蓄積された電荷の放電経路として機能させることができる。或いは、導電膜４０２４及び絶縁膜４０２０をトランジスタ４０２２の構成要素とし、導電膜４０２４をバックゲートとして機能させることもできる。
【０２６０】
また、絶縁膜４０２０、第１電極４０２１、及び導電膜４０２４上には、絶縁膜４０２５が設けられている。絶縁膜４０２５は、水、水素などの拡散を防ぐブロッキング効果が高いことが望ましい。絶縁膜４０２５として、窒化シリコン膜、窒化酸化シリコン膜などを用いることができる。
【０２６１】
また、図１３（Ｂ）及び図１３（Ｃ）に示すように、本発明の一態様では、絶縁膜４０２０は、パネルの端部において除去されている。そして、絶縁膜４０２０上の絶縁膜４０２５は、封止材４００５と基板４００１の間において、トランジスタ４０１０及びトランジスタ４０２２のゲート絶縁膜として機能する絶縁膜４０２６と接している。
【０２６２】
絶縁膜４０２５及び絶縁膜４０２６の、水、水素などの拡散を防ぐブロッキング効果が高い場合、パネルの端部において絶縁膜４０２５と絶縁膜４０２６とが接することで、パネルの端部から、または封止材４００５から、水、水素などがトランジスタ４０１０及びトランジスタ４０２２がそれぞれ有する半導体膜に侵入するのを、防ぐことができる。
【０２６３】
また、絶縁膜４０２５上には、液晶素子４０２３の第２電極４０２７が設けられている。そして、第２電極４０２７及び絶縁膜４０２５と、基板４００６との間には、液晶層４０２８が設けられている。液晶素子４０２３は、第１電極４０２１、第２電極４０２７、及び液晶層４０２８を有する。
【０２６４】
なお、本発明の一態様に係る液晶表示装置において、液晶層には、例えば、サーモトロピック液晶またはリオトロピック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、ネマチック液晶、スメクチック液晶、コレステリック液晶、または、ディスコチック液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、強誘電性液晶、または反強誘電性液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、主鎖型高分子液晶、側鎖型高分子液晶、或いは、複合型高分子液晶などの高分子液晶、または低分子液晶に分類される液晶材料を用いることができる。或いは、液晶層には、例えば、高分子分散型液晶（ＰＤＬＣ）に分類される液晶材料を用いることができる。
【０２６５】
また、配向膜を用いないブルー相を示す液晶を液晶層に用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、カイラル剤や紫外線硬化樹脂を添加して温度範囲を改善する。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さいため好ましい。
【０２６６】
また、本実施の形態では、液晶の駆動方法としてＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードを用いる場合を例示したが、液晶の駆動方法としては、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ブルー相モード、ＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モード、ＶＡ−ＩＰＳモード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどを適用することも可能である。
【０２６７】
特に、横電界モードの液晶表示装置の場合、走査線に与えられる電位の振幅は、他のモードの液晶表示装置よりも大きい傾向にある。そのため、横電界モードの液晶表示装置の場合、パルス出力回路に用いられているトランジスタにおいて、電気的特性の劣化が生じやすい。よって、本発明の一態様では、ＦＦＳモード、ブルー相モード、ＩＰＳモードなどの横電界モードの液晶表示装置において、信頼性を高めるのにより有効であると言える。
【０２６８】
液晶素子４０２３では、第１電極４０２１と第２電極４０２７の間に与えられる電圧の値に従って、液晶層４０２８に含まれる液晶分子の配向が変化し、透過率が変化する。よって、液晶素子４０２３は、第１電極４０２１に与えられる画像信号の電位によって、その透過率が制御されることで、階調を表示することができる。
【０２６９】
なお、本発明の一態様に係る液晶表示装置では、カラーフィルタを用いることでカラーの画像を表示しても良いし、異なる色相の光を発する複数の光源を順次点灯させることで、カラーの画像を表示しても良い。
【０２７０】
また、信号線駆動回路４００３からの画像信号や、ＦＰＣ４０１８からの各種制御信号及び電源電位は、引き回し配線４０３０及び４０３１を介して、走査線駆動回路４００４または画素部４００２に与えられる。
【０２７１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０２７２】
（実施の形態４）
次いで、図１４は、本発明の一態様に係る液晶表示装置の構造を示す、斜視図の一例である。図１４に示す液晶表示装置は、タッチパネル１６００と、パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、反射板１６０６と、バックライト１６０７と、回路基板１６０８と、信号線駆動回路の形成された基板１６１１とを有している。
【０２７３】
タッチパネル１６００と、パネル１６０１と、第１の拡散板１６０２と、プリズムシート１６０３と、第２の拡散板１６０４と、導光板１６０５と、反射板１６０６とは、順に積層されている。バックライト１６０７は、導光板１６０５の端部に設けられており、導光板１６０５内部に拡散されたバックライト１６０７からの光は、第１の拡散板１６０２、プリズムシート１６０３及び第２の拡散板１６０４によって、均一にパネル１６０１に照射される。
【０２７４】
タッチパネル１６００は、位置検出部１６２０を有している。そして、位置検出部１６２０は、パネル１６０１が有する画素部１６２１と重なるように配置されている。そして、位置検出部１６２０に、指またはスタイラスなどが触れる、或いは近づくと、その位置情報を含む信号が生成される。位置検出部１６２０における位置の検出は、抵抗膜方式、静電容量方式、超音波方式、赤外線方式を含む光学方式、電磁誘導方式など、様々な方式を用いて行うことができる。
【０２７５】
なお、図１４に示す液晶表示装置では、タッチパネル１６００が、パネル１６０１とユーザーの間に位置するように配置されている。この場合、タッチパネル１６００の位置検出部１６２０に透光性を持たせることで、ユーザーは、位置検出部１６２０を介して画素部１６２１の画像を見ることができる。なお、タッチパネル１６００は、必ずしもパネル１６０１とユーザーの間に位置している必要はない。例えば、電磁誘導方式のタッチパネル１６００の場合、ユーザーとタッチパネル１６００の間にパネル１６０１が位置していても良い。
【０２７６】
また、本実施の形態では、第１の拡散板１６０２と第２の拡散板１６０４とを用いているが、拡散板の数はこれに限定されず、単数であっても３以上であっても良い。そして、拡散板は導光板１６０５とパネル１６０１の間に設けられていれば良い。よって、プリズムシート１６０３よりもパネル１６０１に近い側にのみ拡散板が設けられていても良いし、プリズムシート１６０３よりも導光板１６０５に近い側にのみ拡散板が設けられていても良い。
【０２７７】
またプリズムシート１６０３は、図１４に示した断面が鋸歯状の形状に限定されず、導光板１６０５からの光をパネル１６０１側に集光できる形状を有していれば良い。
【０２７８】
回路基板１６０８には、タッチパネル用の制御回路、ＣＰＵ、コントローラ、バックライト１６０７の駆動を制御する制御系の回路などが設けられている。そして、図１４では、回路基板１６０８とパネル１６０１とが、ＣＯＦテープ１６０９を介して接続されている。また、信号線駆動回路の形成された基板１６１１が、ＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）法を用いてＣＯＦテープ１６０９に接続されている。また、回路基板１６０８とタッチパネル１６００とが、ＦＰＣ１６２２を介して接続されている。
【０２７９】
また、図１４では、バックライト１６０７の駆動を制御する制御系の回路とバックライト１６０７とが、ＦＰＣ１６１０を介して接続されている例を示している。ただし、上記制御系の回路はパネル１６０１に形成されていても良く、この場合はパネル１６０１とバックライト１６０７とがＦＰＣなどにより接続されるようにする。
【０２８０】
なお、図１４は、パネル１６０１の端にバックライト１６０７を配置するエッジライト型のバックライトを例示しているが、本発明の液晶表示装置はバックライト１６０７がパネル１６０１の直下に配置される直下型であっても良い。
【０２８１】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【０２８２】
（実施の形態５）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラなどのカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０２８３】
図１５（Ａ）に示す電子機器は、携帯型情報端末の一例である。
【０２８４】
図１５（Ａ）に示す電子機器は、筐体１０１１と、筐体１０１１に設けられたパネル１０１２と、ボタン１０１３と、スピーカー１０１４と、を具備する。
【０２８５】
なお、筐体１０１１に、外部機器に接続するための接続端子及び操作ボタンが設けられていてもよい。
【０２８６】
さらに、実施の形態２の表示装置を用いてパネル１０１２を構成してもよい。
【０２８７】
さらに、タッチパネルを用いてパネル１０１２を構成してもよい。これにより、パネル１０１２においてタッチ検出を行うことができる。
【０２８８】
ボタン１０１３は、筐体１０１１に設けられる。例えば、ボタン１０１３が電源ボタンであれば、ボタン１０１３を押すことにより、電子機器をＯＮ状態にするか否かを制御することができる。
【０２８９】
スピーカー１０１４は、筐体１０１１に設けられる。スピーカー１０１４は音声を出力する。
【０２９０】
なお、筐体１０１１にマイクが設けられていてもよい。筐体１０１１にマイクを設けられることにより、例えば図１５（Ａ）に示す電子機器を電話機として機能させることができる。
【０２９１】
図１５（Ａ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０２９２】
図１５（Ｂ）に示す電子機器は、折り畳み式の情報端末の一例である。
【０２９３】
図１５（Ｂ）に示す電子機器は、筐体１０２１ａと、筐体１０２１ｂと、筐体１０２１ａに設けられたパネル１０２２ａと、筐体１０２１ｂに設けられたパネル１０２２ｂと、軸部１０２３と、ボタン１０２４と、接続端子１０２５と、記録媒体挿入部１０２６と、スピーカー１０２７と、を備える。
【０２９４】
筐体１０２１ａと筐体１０２１ｂは、軸部１０２３により接続される。
【０２９５】
さらに、実施の形態２の表示装置を用いてパネル１０２２ａ及び１０２２ｂを構成してもよい。
【０２９６】
さらに、タッチパネルを用いてパネル１０２２ａ及び１０２２ｂを構成してもよい。これにより、パネル１０２２ａ及び１０２２ｂにおいてタッチ検出を行うことができる。
【０２９７】
図１５（Ｂ）に示す電子機器は、軸部１０２３を有するため、パネル１０２２ａとパネル１０２２ｂを対向させて折り畳むことができる。
【０２９８】
ボタン１０２４は、筐体１０２１ｂに設けられる。なお、筐体１０２１ａにボタン１０２４を設けてもよい。例えば、電源ボタンとしての機能を有するボタン１０２４を設けることより、ボタン１０２４を押すことで電子機器に対する電源電圧の供給を制御できる。
【０２９９】
接続端子１０２５は、筐体１０２１ａに設けられる。なお、筐体１０２１ｂに接続端子１０２５が設けられていてもよい。また、接続端子１０２５が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。接続端子１０２５は、図１５（Ｂ）に示す電子機器と他の機器を接続するための端子である。
【０３００】
記録媒体挿入部１０２６は、筐体１０２１ａに設けられる。筐体１０２１ｂに記録媒体挿入部１０２６が設けられていてもよい。また、記録媒体挿入部１０２６が筐体１０２１ａ及び筐体１０２１ｂの一方又は両方に複数設けられていてもよい。例えば、記録媒体挿入部にカード型記録媒体を挿入することにより、カード型記録媒体のデータを電子機器に読み出し、又は電子機器内のデータをカード型記録媒体に書き込むことができる。
【０３０１】
スピーカー１０２７は、筐体１０２１ｂに設けられる。スピーカー１０２７は、音声を出力する。なお、筐体１０２１ａにスピーカー１０２７を設けてもよい。
【０３０２】
なお、筐体１０２１ａ又は筐体１０２１ｂにマイクを設けてもよい。筐体１０２１ａ又は筐体１０２１ｂにマイクが設けられることにより、例えば図１５（Ｂ）に示す電子機器を電話機として機能させることができる。
【０３０３】
図１５（Ｂ）に示す電子機器は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３０４】
図１５（Ｃ）に示す電子機器は、据え置き型情報端末の一例である。図１５（Ｃ）に示す電子機器は、筐体１０３１と、筐体１０３１に設けられたパネル１０３２と、ボタン１０３３と、スピーカー１０３４と、を具備する。
【０３０５】
さらに、実施の形態２の表示装置を用いてパネル１０３２を構成してもよい。
【０３０６】
さらに、タッチパネルを用いてパネル１０３２を構成してもよい。これにより、パネル１０３２においてタッチ検出を行うことができる。
【０３０７】
なお、筐体１０３１の甲板部１０３５にパネル１０３２と同様のパネルを設けてもよい。
【０３０８】
さらに、筐体１０３１に券などを出力する券出力部、硬貨投入部、及び紙幣挿入部などを設けてもよい。
【０３０９】
ボタン１０３３は、筐体１０３１に設けられる。例えば、ボタン１０３３が電源ボタンであれば、ボタン１０３３を押すことで電子機器に対する電源電圧の供給を制御できる。
【０３１０】
スピーカー１０３４は、筐体１０３１に設けられる。スピーカー１０３４は、音声を出力する。
【０３１１】
図１５（Ｃ）に示す電子機器は、例えば現金自動預け払い機、チケットなどの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０３１２】
図１５（Ｄ）は、据え置き型情報端末の一例である。図１５（Ｄ）に示す電子機器は、筐体１０４１と、筐体１０４１に設けられたパネル１０４２と、筐体１０４１を支持する支持台１０４３と、ボタン１０４４と、接続端子１０４５と、スピーカー１０４６と、を備える。
【０３１３】
なお、筐体１０４１に外部機器に接続させるための接続端子を設けてもよい。
【０３１４】
さらに、実施の形態２の表示装置を用いてパネル１０４２を構成してもよい。
【０３１５】
さらに、タッチパネルを用いてパネル１０４２を構成してもよい。これにより、パネル１０４２においてタッチ検出を行うことができる。
【０３１６】
ボタン１０４４は、筐体１０４１に設けられる。例えば、ボタン１０４４が電源ボタンであれば、ボタン１０４４を押すことで電子機器に対する電源電圧の供給を制御できる。
【０３１７】
接続端子１０４５は、筐体１０４１に設けられる。接続端子１０４５は、図１５（Ｄ）に示す電子機器と他の機器を接続するための端子である。例えば、接続端子１０４５により図１５（Ｄ）に示す電子機器とパーソナルコンピュータを接続すると、パーソナルコンピュータから入力されるデータ信号に応じた画像をパネル１０４２に表示させることができる。例えば、図１５（Ｄ）に示す電子機器のパネル１０４２が接続する他の電子機器のパネルより大きければ、当該他の電子機器の表示画像を拡大することができ、複数の人が同時に視認しやすくなる。
【０３１８】
スピーカー１０４６は、筐体１０４１に設けられる。スピーカー１０４６は、音声を出力する。
【０３１９】
図１５（Ｄ）に示す電子機器は、例えば出力モニタ、パーソナルコンピュータ、及びテレビジョン装置の一つ又は複数としての機能を有する。
【０３２０】
以上が図１５に示す電子機器の例の説明である。
【０３２１】
図１５を参照して説明したように、本実施の形態に係る電子機器では、本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を提供できる。
【実施例１】
【０３２２】
本実施例では、本発明の一態様に係るトランジスタに適用できる、窒化シリコン膜を評価した結果について説明する。詳細には、加熱による水素分子脱離量、加熱によるアンモニア分子脱離量及び加熱による水分子脱離量を評価した結果について説明する。
【０３２３】
はじめに、評価した試料の作製方法を説明する。作製した試料は、構造１及び構造２である。
【０３２４】
構造１は、シリコンウェハ９９１上に、実施の形態２において説明した、窒化シリコンを用いた絶縁膜２６に適用できる形成条件を用いて、プラズマＣＶＤ法により窒化シリコン膜９９３を形成して、作製した（図１６（Ａ）参照）。
【０３２５】
窒化シリコン膜９９３は、条件１乃至条件３の３条件を用いて形成し、それぞれの条件で形成した試料を試料Ａ１乃至試料Ａ３とした。なお、試料Ａ１乃至試料Ａ３ともに窒化シリコン膜９９３の厚さを５０ｎｍとした。
【０３２６】
条件１は、シリコンウェハ９９１を保持する温度を２２０℃とし、流量５０ｓｃｃｍのシランと、流量５０００ｓｃｃｍの窒素と、流量１００ｓｃｃｍのアンモニアとを、原料ガスとし、処理室内の圧力を２００Ｐａとし、平行平板電極に供給する高周波電力を２７．１２ＭＨｚ、１０００Ｗ（電力密度としては１．６×１０−１Ｗ／ｃｍ２）とした。なお、アンモニアの流量に対する窒素の流量比は５０である。
【０３２７】
条件２は、条件１の平行平板電極に供給する高周波電力を１５０Ｗ（電力密度としては、２．５×１０−２Ｗ／ｃｍ２）とした条件である。
【０３２８】
条件３は、シリコンウェハ９９１を保持する温度を２２０℃とし、流量３０ｓｃｃｍのシランと、流量１５００ｓｃｃｍの窒素と、流量１５００ｓｃｃｍのアンモニアとを、原料ガスとし、処理室内の圧力を２００Ｐａとし、平行平板電極に供給する高周波電力を２７．１２ＭＨｚ、１５０Ｗ（電力密度としては２．５×１０−２Ｗ／ｃｍ２）とした。なお、アンモニアの流量に対する窒素の流量比は１である。
【０３２９】
試料Ａ１乃至試料Ａ３についてＴＤＳ分析を行った。
【０３３０】
ＴＤＳ分析の結果を示す曲線におけるピークは、分析した試料（本実施例では試料Ａ１乃至試料Ａ３）に含まれる原子または分子が外部に脱離されることで現れるピークである。なお、外部に脱離される原子または分子の総量は、当該ピークの積分値に相当する。それゆえ、当該ピーク強度の高低によって窒化シリコン膜９９３に含まれる原子または分子の総量を評価できる。
【０３３１】
試料Ａ１乃至試料Ａ３についてのＴＤＳ分析結果を図１７及び図１８に示す。図１７（Ａ）は、基板温度に対する水素分子脱離量を示したグラフである。図１７（Ｂ）は、基板温度に対する水分子脱離量を示したグラフである。図１７（Ｃ）は、図１７（Ａ）の曲線のピークの積分値から算出した水素分子脱離量を示したグラフである。図１８（Ａ）は、基板温度に対するアンモニア分子脱離量を示したグラフである。図１８（Ｂ）は、図１８（Ａ）の曲線のピークの積分値から算出したアンモニア分子脱離量を示したグラフである。なお、本ＴＤＳ分析における水素分子の検出下限は１．０×１０２１分子／ｃｍ３以下であり、アンモニア分子の検出下限は、２．０×１０２０分子／ｃｍ３である。
【０３３２】
図１７（Ａ）より、水素分子のＴＤＳ強度は、試料Ａ２のほうが、試料Ａ１及び試料Ａ３より高いと確認された。そして、図１７（Ｃ）より、試料Ａ２の基板温度に対する水素分子脱離量は、試料Ａ１及び試料Ａ３の５倍程度であると確認された。また、図１７（Ｂ）より、試料Ａ１乃至試料Ａ３は、基板温度１００℃以上２００℃以下の範囲に水分子の脱離を示すピークが確認された。なお、試料Ａ３のみ当該範囲に鋭いピークが検出された。
【０３３３】
一方、図１８（Ａ）より、アンモニア分子のＴＤＳ強度は、試料Ａ３のほうが、試料Ａ１及び試料Ａ２より高いことが確認された。そして、図１８（Ｂ）より、基板温度に対するアンモニア分子脱離量は、試料Ａ３が、試料Ａ１及び試料Ａ２の少なくとも約１６倍以上であると確認された。なお、試料Ａ２のアンモニア分子脱離量は検出下限以下であった。
【０３３４】
次に、作製した試料のうち、構造２について説明する。構造２は、シリコンウェハ９９１上に、実施の形態２において説明した、酸化窒化シリコンを用いた絶縁膜２４に適用できる形成条件を用いて、プラズマＣＶＤ法により酸化窒化シリコン膜９９５を形成し、酸化窒化シリコン膜９９５上に構造１と同様にして窒化シリコン膜９９３を形成して、作製した（図１６（Ｂ）参照）。
【０３３５】
構造２について、窒化シリコン膜９９３における水の移動を抑制する効果を評価するため、酸化窒化シリコン膜９９５は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化窒化シリコン膜とした。ここで、シリコンウェハ上に酸化窒化シリコン膜のみを形成した試料についてＴＤＳ分析を行った結果を図２０に示す。図２０（Ａ）は、基板温度に対する酸素分子脱離量を示したグラフであり、図２０（Ｂ）は、基板温度に対する水分子脱離量を示したグラフである。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化窒化シリコン膜は、膜中に酸素が含まれていると共に（図２０（Ａ）参照）、水も含まれている（図２０（Ｂ）参照）。このため、試料Ａ４乃至試料Ａ６において、基板温度に対する水分子脱離量を評価することで窒化シリコン膜９９３に水の移動を抑制する効果があるか否か評価できる。
【０３３６】
酸化窒化シリコン膜９９５の形成条件は、シリコンウェハ９９１を保持する温度を２２０℃とし、流量１６０ｓｃｃｍのシランと、流量４０００ｓｃｃｍの一酸化窒素とを、原料ガスとし、処理室内の圧力を２００Ｐａとし、平行平板電極に供給する高周波電力を２７．１２ＭＨｚ、１５００Ｗ（電力密度としては２．５×１０−１Ｗ／ｃｍ２）とした。酸化窒化シリコン膜９９５の厚さは４００ｎｍとした。
【０３３７】
構造２において、窒化シリコン膜９９３は、上記条件１乃至条件３の３条件を用いて形成し、それぞれの条件で形成した試料を試料Ａ４乃至試料Ａ６とした。なお、試料Ａ４乃至試料Ａ６ともに窒化シリコン膜９９３の厚さは５０ｎｍとした。条件１乃至条件３の詳細は、構造１の場合と同じである。
【０３３８】
構造２において、水の移動を抑制する効果を評価するために、試料Ａ４乃至試料Ａ６についてＴＤＳ分析を行った。
【０３３９】
試料Ａ４乃至試料Ａ６についてのＴＤＳ分析結果を図１９に示す。図１９（Ａ）は、基板温度に対する水素分子脱離量を示したグラフである。図１９（Ｂ）は、基板温度に対する水分子脱離量を示したグラフである。
【０３４０】
図１９（Ａ）より、水素分子のＴＤＳ強度は、試料Ａ５のほうが、試料Ａ４及び試料Ａ６より高いと確認された。また、図１９（Ｂ）より、水分子のＴＤＳ強度は、小さなピークが確認できるが、試料Ａ４乃至試料Ａ６において大きな差は見られなかった。
【０３４１】
構造２において、試料Ａ４乃至試料Ａ６は、水を含む酸化窒化シリコン膜９９５があるにも関わらず、水分子の脱離を示すピークの強度はとても低いことが確認できた。従って、試料Ａ４乃至試料Ａ６の各条件は、水の移動を抑制する効果を有する絶縁膜を形成できる条件であるといえる。
【０３４２】
しかしながら、試料Ａ５と同じ条件を用いた窒化シリコン膜を有する試料Ａ２は水素分子脱離量が多く、試料Ａ３はアンモニア分子脱離量が多い。酸化物半導体を有するトランジスタにおいて、酸化物半導体膜に水素及び窒素が含まれると、酸化物半導体膜においてキャリアである電子が生じてしまい、トランジスタがノーマリーオン特性となる。このことから、水素分子、及び窒素の供給源であるアンモニア分子は共に、トランジスタの電気的特性を変動させる不純物である。例えば、試料Ａ３のようにアンモニア分子の脱離量が多いということは、窒素供給源が多いということであり、そのような絶縁膜をトランジスタ上に形成することで、またはトランジスタのゲート絶縁膜に形成することで、トランジスタはノーマリーオン特性となる。
【０３４３】
そこで、酸化物半導体膜を有するトランジスタ上に、試料Ａ１及び試料Ａ４で用いた条件１により形成する窒化シリコン膜のように、水素分子の脱離量及びアンモニア分子の脱離量の少ない窒化シリコン膜を設けることで、電気的特性の変動を抑制したトランジスタ、または信頼性を向上させたトランジスタを作製することができる。また、酸化物半導体膜を有するトランジスタのゲート絶縁膜において、試料Ａ１及び試料Ａ４で用いた条件１により形成する窒化シリコン膜のように、水素分子の脱離量及びアンモニア分子の脱離量の少ない窒化シリコン膜を設けることで、電気的特性の変動を抑制したトランジスタ、または信頼性を向上させたトランジスタを作製することができる。
【０３４４】
次に、上記条件１乃至条件３を用いて形成した窒化シリコン膜を有するトランジスタを作製し、Ｖｇ−Ｉｄ特性を測定した。
【０３４５】
はじめに、試料Ｂ１乃至試料Ｂ３に含まれるトランジスタの作製工程について説明する。本実施例では図１０及び図１１を参照して説明する。
【０３４６】
まず、図１０（Ａ）に示すように、基板１１としてガラス基板を用い、基板１１上に導電膜１５を形成した。
【０３４７】
スパッタリング法で厚さ１００ｎｍのタングステン膜を形成し、フォトリソグラフィ工程により該タングステン膜上にマスクを形成し、該マスクを用いて該タングステン膜の一部をエッチングし、ゲートとして機能する導電膜１５を形成した。
【０３４８】
次に、導電膜１５上に絶縁膜１８を形成した。
【０３４９】
ゲート絶縁膜として、厚さ５０ｎｍの窒化シリコン膜、及び厚さ２００ｎｍの酸化窒化シリコン膜を積層して形成した。該窒化シリコン膜は、シラン５０ｓｃｃｍ、窒素５０００ｓｃｃｍをプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を６０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの電力を供給して形成した。該酸化窒化シリコン膜は、シラン２０ｓｃｃｍ、一酸化二窒素３０００ｓｃｃｍをプラズマＣＶＤ装置の処理室に供給し、処理室内の圧力を４０Ｐａに制御し、２７．１２ＭＨｚの高周波電源を用いて１００Ｗの電力を供給して形成した。なお、該窒化シリコン膜及び該酸化窒化シリコン膜は、基板温度を３５０℃として形成した。
【０３５０】
次に、絶縁膜１８を介して導電膜１５に重なる酸化物半導体膜１９を形成した。
【０３５１】
ここでは、絶縁膜１８上にＣＡＡＣ−ＯＳ膜であるＩＧＺＯ膜をスパッタリング法で形成し、フォトリソグラフィ工程により該ＩＧＺＯ膜上にマスクを形成し、該マスクを用いて該ＩＧＺＯ膜の一部をエッチングした。その後、エッチングされたＩＧＺＯ膜に加熱処理を行い、酸化物半導体膜１９を形成した。なお、本実施例では厚さ３５ｎｍのＩＧＺＯ膜を形成した。
【０３５２】
ＩＧＺＯ膜は、スパッタリングターゲットをＩｎ：Ｇａ：Ｚｎ＝１：１：１（原子数比）のターゲットとし、スパッタリングガスとして５０ｓｃｃｍのＡｒと５０ｓｃｃｍの酸素をスパッタリング装置の処理室内に供給し、処理室内の圧力を０．６Ｐａに制御し、５ｋＷの直流電力を供給して形成した。なお、ＩＧＺＯ膜を形成する際の基板温度は１７０℃とした。
【０３５３】
次に、加熱処理を行い、酸化物半導体膜に含まれる水、水素等を脱離させた。ここでは、窒素雰囲気で、４５０℃、１時間の加熱処理を行った後、窒素及び酸素雰囲気で、４５０℃、１時間の加熱処理を行った。
【０３５４】
ここまでの工程で得られた構成は図１０（Ｂ）を参照できる。
【０３５５】
次に、絶縁膜１８の一部をエッチングしてゲート電極を露出した後（図示しない。）、図１０（Ｃ）に示すように、酸化物半導体膜１９に接する一対の導電膜２１を形成した。
【０３５６】
絶縁膜１８及び酸化物半導体膜１９上に導電膜を形成し、フォトリソグラフィ工程により該導電膜上にマスクを形成し、該マスクを用いて該導電膜の一部をエッチングし、一対の導電膜２１を形成した。なお、該導電膜は、厚さ５０ｎｍのタングステン膜上に厚さ４００ｎｍのアルミニウム膜を形成し、該アルミニウム膜上に厚さ１００ｎｍのチタン膜を形成した。
【０３５７】
次に、減圧された処理室に基板を移動し、２２０℃で加熱した後、一酸化二窒素が充填された処理室に基板を移動させた。次に、処理室に設けられる上部電極に２７．１２ＭＨｚの高周波電源を用いて１５０Ｗの高周波電力を供給して発生させた酸素プラズマに酸化物半導体膜１９を曝した。
【０３５８】
次に、図１０（Ｄ）に示すように、上記プラズマ処理の後、大気に曝すことなく、連続的に酸化物半導体膜１９及び一対の導電膜２１上に絶縁膜２３及び絶縁膜２４として、厚さ５０ｎｍの第１の酸化窒化シリコン膜及び厚さ４００ｎｍの第２の酸化窒化シリコン膜を積層して形成した。
【０３５９】
第１の酸化窒化シリコン膜としては、流量３０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を４０Ｐａ、基板温度を２２０℃とし、１５０Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。
【０３６０】
第２の酸化窒化シリコン膜としては、流量１６０ｓｃｃｍのシラン及び流量４０００ｓｃｃｍの一酸化二窒素を原料ガスとし、処理室の圧力を２００Ｐａ、基板温度を２２０℃とし、１５００Ｗの高周波電力を平行平板電極に供給したプラズマＣＶＤ法により形成した。当該条件により、化学量論的組成を満たす酸素よりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化窒化シリコン膜を形成することができる。
【０３６１】
次に、加熱処理を行い、絶縁膜２３から水、水素等を脱離させた。ここでは、窒素及び酸素雰囲気で、３５０℃、１時間の加熱処理を行った。
【０３６２】
次に、図１１に示すように、絶縁膜２４上に絶縁膜２６を形成した。
【０３６３】
試料Ｂ１において、絶縁膜２６として、試料Ａ１の条件１を用いた窒化シリコン膜を形成した。
【０３６４】
試料Ｂ２において、絶縁膜２６として、試料Ａ２の条件２を用いた窒化シリコン膜を形成した。
【０３６５】
試料Ｂ３において、絶縁膜２６として、試料Ａ３の条件３を用いた窒化シリコン膜を形成した。
【０３６６】
次に、図示しないが、絶縁膜２３、絶縁膜２４、及び絶縁膜２６の一部をエッチングして、一対の導電膜２１の一部を露出する開口部を形成した。
【０３６７】
次に、絶縁膜２６上に平坦化膜を形成した（図示しない）。ここでは、組成物を絶縁膜２６上に塗布した後、露光及び現像を行って、一対の導電膜２１の一部に開口部を有する平坦化膜を形成した。なお、平坦化膜として厚さ１．５μｍのアクリル樹脂を形成した。こののち、加熱処理を行った。当該加熱処理は、温度を２５０℃とし、窒素を含む雰囲気で１時間行った。
【０３６８】
次に、一対の導電膜２１の一部に接続する導電膜を形成した（図示しない）。ここでは、スパッタリング法により厚さ１００ｎｍの酸化シリコンを含むＩＴＯを形成した。
【０３６９】
以上の工程により、試料Ｂ１乃至試料Ｂ３においてトランジスタを作製した。
【０３７０】
次に、試料Ｂ１乃至試料Ｂ３のトランジスタのＶｇ−Ｉｄ特性を測定した。
【０３７１】
次に、耐湿評価の加速寿命試験として、プレッシャークッカー試験（ＰＣＴ：Ｐｒｅｓｓｕｒｅ  Ｃｏｏｋｅｒ  Ｔｅｓｔ）を行った。本実施例ではＰＣＴ試験として、温度１３０℃、湿度８５％、圧力０．２３ＭＰａの条件で、試料Ｂ１乃至試料Ｂ３を１５時間保持した。
【０３７２】
試料Ｂ１乃至試料Ｂ３に含まれるトランジスタのＶｇ−Ｉｄ特性の初期特性、及びプレッシャークッカー試験後の試料Ｂ１乃至試料Ｂ３に含まれるトランジスタそれぞれのＶｇ−Ｉｄ特性を図２１乃至図２３に示す。
【０３７３】
なお、各試料において、チャネル長（Ｌ）が２μｍ、チャネル幅（Ｗ）が５０μｍのトランジスタ１と、チャネル長（Ｌ）が６μｍ、チャネル幅（Ｗ）が５０μｍのトランジスタ２それぞれのＶｇ−Ｉｄ特性を測定した。各試料において、トランジスタ１の初期特性を各図（Ａ）に示し、トランジスタ２の初期特性を各図（Ｂ）に示し、トランジスタ２のプレッシャークッカー試験後のＶｇ−Ｉｄ特性を各図（Ｃ）に示す。また、各試料において、基板内に同じ構造の２４個のトランジスタを作製した。
【０３７４】
図２２（Ａ）に示すＶｇ−Ｉｄ特性はスイッチング特性を有していない。また、図２３（Ａ）に示すＶｇ−Ｉｄ特性は、閾値電圧のばらつきが大きい。しかしながら、図２１（Ａ）に示すＶｇ−Ｉｄ特性は、良好なスイッチング特性を有し、且つ閾値電圧のばらつきが少ないことがわかる。
【０３７５】
図２２（Ｂ）に示すＶｇ−Ｉｄ特性の初期特性と比較して、図２１（Ｂ）及び図２３（Ｂ）に示すＶｇ−Ｉｄ特性の初期特性は、閾値電圧のばらつきが少ないことがわかる。
【０３７６】
図２２（Ｃ）及び図２３（Ｃ）に示す、プレッシャークッカー試験後のＶｇ−Ｉｄ特性と比較して、図２１（Ｃ）に示すＶｇ−Ｉｄ特性は、良好なスイッチング特性が得られている。
【０３７７】
以上のことから、水素分子の脱離量、及びアンモニア分子の脱離量が少ない窒化シリコン膜をトランジスタ上に形成することで、閾値電圧のマイナスシフトを低減することが可能であると共に、トランジスタの信頼性を向上させることができる。
【０３７８】
次に、本実施例の試料Ｂ１乃至試料Ｂ３と同様の工程であって、且つ条件１乃至条件３以外の条件を用いて絶縁膜２６を形成して、複数の試料を作製した。また、各試料において、基板内に同じ構造のトランジスタを２４個形成し、各トランジスタのＶｇ−Ｉｄ特性の初期特性を比較した。なお、各トランジスタにおいて、チャネル長（Ｌ）は２μｍ、チャネル幅（Ｗ）は５０μｍである。
【０３７９】
試料Ｂ１乃至試料Ｂ３、並びに条件１乃至条件３以外の条件を用いて絶縁膜２６を形成した複数の試料において、絶縁膜２６の水素脱離量及びアンモニア脱離量と、トランジスタのＶｇ−Ｉｄ特性の初期特性との関係を図２４に示す。
【０３８０】
図２４において、横軸は絶縁膜２６からの水素脱離量を示し、縦軸は絶縁膜２６からのアンモニアの脱離量を示す。また、図２４において、丸印は、基板内における２４個のトランジスタにおいて、最大閾値電圧と、最小閾値電圧との差（Ｖｔｈ＿ｍａｘ−Ｖｔｈ＿ｍｉｎ）が１Ｖ以下であることを示す。また、三角印は、Ｖｔｈ＿ｍａｘ−Ｖｔｈ＿ｍｉｎが１Ｖより大で３Ｖ以下であることを示す。また、バツ印は、Ｖｔｈ＿ｍａｘ−Ｖｔｈ＿ｍｉｎが３Ｖより大であることを示す。
【０３８１】
図２４では、絶縁膜２６において、水素の脱離量が５×１０２１分子／ｃｍ３未満、且つアンモニアの脱離量が１×１０２２分子／ｃｍ３未満の領域において、バツ印がプロットされない。このことから、水素の脱離量が５×１０２１分子／ｃｍ３未満、且つアンモニアの脱離量が１×１０２２分子／ｃｍ３未満の窒化シリコン膜をトランジスタ上に設けることで、トランジスタの閾値電圧のばらつきが低減されることがわかる。また、閾値電圧のマイナスシフトを抑制することができる。
【符号の説明】
【０３８２】
１１    基板
１５    導電膜
１８    絶縁膜
１９    酸化物半導体膜
２０    酸化物半導体膜
２１    導電膜
２２    酸素
２３    絶縁膜
２４    絶縁膜
２５    保護膜
２６    絶縁膜
５０    トランジスタ
７０    トランジスタ
１００    回路
１０１    トランジスタ
１０２    トランジスタ
１０３    トランジスタ
１０４    トランジスタ
１０５    トランジスタ
１０６    トランジスタ
１１３    トランジスタ
１１４    トランジスタ
１１５    トランジスタ
１１６    トランジスタ
１５１    期間
１５２    期間
１５３    期間
２０１    トランジスタ
２０２    トランジスタ
２０３    導電膜
２０４    導電膜
２０５    絶縁膜
２０６    半導体膜
２０７    導電膜
２０８    導電膜
２０９    絶縁膜
２１０    絶縁膜
２１１    絶縁膜
２１２    導電膜
２１３    半導体膜
２１４    導電膜
２１５    導電膜
２１６    導電膜
２１７    絶縁膜
３００    信号線駆動回路
３０１    シフトレジスタ
３０２    スイッチ群
３０３    トランジスタ
３０４    導電膜
３０５    導電膜
３０６    絶縁膜
３０７    半導体膜
３０８    導電膜
３０９    導電膜
３１０    導電膜
３１１    絶縁膜
３１２    絶縁膜
３１３    絶縁膜
４００    保護回路
４０１    配線
４０２    配線
４０３    配線
４０４    配線
４０５    端子
４１０    トランジスタ
４１１    トランジスタ
４１２    トランジスタ
４１３    トランジスタ
８００    駆動回路
９９１    シリコンウェハ
９９３    窒化シリコン膜
９９５    酸化窒化シリコン膜
１０１１    筐体
１０１２    パネル
１０１３    ボタン
１０１４    スピーカー
１０２１ａ    筐体
１０２１ｂ    筐体
１０２２ａ    パネル
１０２２ｂ    パネル
１０２３    軸部
１０２４    ボタン
１０２５    接続端子
１０２６    記録媒体挿入部
１０２７    スピーカー
１０３１    筐体
１０３２    パネル
１０３３    ボタン
１０３４    スピーカー
１０３５    甲板部
１０４１    筐体
１０４２    パネル
１０４３    支持台
１０４４    ボタン
１０４５    接続端子
１０４６    スピーカー
１６００    タッチパネル
１６０１    パネル
１６０２    拡散板
１６０３    プリズムシート
１６０４    拡散板
１６０５    導光板
１６０６    反射板
１６０７    バックライト
１６０８    回路基板
１６０９    ＣＯＦテープ
１６１０    ＦＰＣ
１６１１    基板
１６２０    位置検出部
１６２１    画素部
１６２２    ＦＰＣ
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    封止材
４００６    基板
４０１０    トランジスタ
４０１８    ＦＰＣ
４０２０    絶縁膜
４０２１    電極
４０２２    トランジスタ
４０２３    液晶素子
４０２４    導電膜
４０２５    絶縁膜
４０２６    絶縁膜
４０２７    電極
４０２８    液晶層
４０３０    配線
４０３１    配線
【図１】
2014030185.tif 000004
【図２】
2014030185.tif 000005
【図３】
2014030185.tif 000006
【図４】
2014030185.tif 000007
【図５】
2014030185.tif 000008
【図６】
2014030185.tif 000009
【図７】
2014030185.tif 000010
【図８】
2014030185.tif 000011
【図９】
2014030185.tif 000012
【図１０】
2014030185.tif 000013
【図１１】
2014030185.tif 000014
【図１２】
2014030185.tif 000015
【図１３】
2014030185.tif 000016
【図１４】
2014030185.tif 000017
【図１５】
2014030185.tif 000018
【図１６】
2014030185.tif 000019
【図１７】
2014030185.tif 000020
【図１８】
2014030185.tif 000021
【図１９】
2014030185.tif 000022
【図２０】
2014030185.tif 000023
【図２１】
2014030185.tif 000024
【図２２】
2014030185.tif 000025
【図２３】
2014030185.tif 000026
【図２４】
2014030185.tif 000027