(57)【要約】【課題】煩雑な工程を行うことなくトレンチの開口端を閉塞して中空状の素子分離領域を形成することができる半導体装置及びその製造方法を提供すること。【解決手段】本発明の一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体層における素子分離領域が形成される位置に、半導体層の上面から下方へ向けてトレンチを形成する工程と、トレンチが形成された半導体層の上面を溶融させてトレンチの開口端を閉塞する工程とを含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体層における素子分離領域が形成される位置に、該半導体層の上面から下方へ向けてトレンチを形成する工程と、
前記トレンチが形成された前記半導体層の上面を溶融させて前記トレンチの開口端を閉塞する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチの開口端を閉塞する工程は、
レーザアニールによって前記半導体層の上面を選択的に溶融させる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記トレンチの内周面におけるダングリングボンドを終端化させる工程
をさらに含むことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記ダングリングボンドを終端化させる工程は、
前記トレンチの内周面から前記半導体層へ所定導電型の不純物を拡散させる
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体層に形成される複数の半導体素子と、
隣設される前記半導体素子の間に設けられ、前記半導体層の上面が溶融されて上部が閉塞された中空状の素子分離領域と
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、隣設される半導体素子の間に、中空状の素子分離領域を設けることによって半導体素子間を素子分離する技術がある。中空状の素子分離領域は、例えば、半導体層における素子分離領域の形成位置に半導体層の上面から下方へ向けてトレンチを形成し、トレンチの開口端を閉塞することで形成される。
【０００３】
しかしながら、中空状の素子分離領域を形成する場合、トレンチの開口端を閉塞する工程が煩雑であるという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−２０３８９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、煩雑な工程を行うことなくトレンチの開口端を閉塞して中空状の素子分離領域を形成することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体層における素子分離領域が形成される位置に、該半導体層の上面から下方へ向けてトレンチを形成する工程と、前記トレンチが形成された前記半導体層の上面を溶融させて前記トレンチの開口端を閉塞する工程とを含む。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係るＣＭＯＳセンサの上面視による説明図。
【図２】実施形態に係るピクセル部の一部を示す断面視による説明図。
【図３】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【図４】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【図５】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る半導体装置および半導体装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
本実施形態では、半導体装置の一例として、固体撮像装置を例に挙げて説明する。本実施形態に係る固体撮像装置は、入射光を受光して光電変換する受光素子の入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサである。
【００１０】
なお、本実施形態に係る固体撮像装置は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１１】
図１は、実施形態に係る裏面照射型ＣＭＯＳイメージセンサ（以下、「ＣＭＯＳセンサ１」と記載する）の上面視による説明図である。図１に示すように、ＣＭＯＳセンサ１は、ピクセル部２と、ロジック部３とを備える。
【００１２】
ピクセル部２は、マトリックス状に設けられた複数の受光素子を備える。かかる各受光素子は、入射光を受光量（受光強度）に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積する。なお、受光素子の構成については、図２を参照して後述する。
【００１３】
ロジック部３は、タイミングジェネレータ３１、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ（アナログ／デジタル）変換回路３６、増幅回路３７等を備える。
【００１４】
タイミングジェネレータ３１は、ピクセル部２、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ変換回路３６、増幅回路３７等に対して動作タイミングの基準となるパルス信号を出力する処理部である。
【００１５】
垂直選択回路３２は、マトリックス（行列）状に配置された複数の受光素子の中から電荷を読み出す受光素子を行単位で順次選択する処理部である。かかる垂直選択回路３２は、行単位で選択した各受光素子に蓄積された電荷を、各画素の輝度を示す画素信号として受光素子からサンプリング回路３３へ出力させる。
【００１６】
サンプリング回路３３は、垂直選択回路３２によって行単位で選択された各受光素子から入力される画素信号から、ＣＤＳ(Correlated  Double  Sampling:相関２重サンプリング)によってノイズを除去して一時的に保持する処理部である。
【００１７】
水平選択回路３４は、サンプリング回路３３によって保持されている画素信号を列毎に順次選択して読み出し、ゲインコントロール回路３５へ出力する処理部である。ゲインコントロール回路３５は、水平選択回路３４から入力される画素信号のゲインを調整してＡ／Ｄ変換回路３６へ出力する処理部である。
【００１８】
Ａ／Ｄ変換回路３６は、ゲインコントロール回路３５から入力されるアナログの画素信号をデジタルの画素信号へ変換して増幅回路３７へ出力する処理部である。増幅回路３７は、Ａ／Ｄ変換回路３６から入力されるデジタルの信号を増幅して所定のＤＳＰ（Digital  Signal  Processor（図示略））へ出力する処理部である。
【００１９】
このように、ＣＭＯＳセンサ１では、ピクセル部２に配置される複数の受光素子が入射光を受光量に応じた量の電荷へ光電変換して蓄積し、ロジック部３が各光電変換素子に蓄積された電荷を画素信号として読み出すことによって撮像を行う。
【００２０】
かかるＣＭＯＳセンサ１は、ピクセル部２で隣設される各受光素子の間に、各受光素子間を電気的および光学的に素子分離する中空状の素子分離領域を備える。そして、ＣＭＯＳセンサ１では、かかる素子分離領域によって、各光電変換素子から隣接される光電変換素子への入射光および電荷の漏出を防止している。次に、図２を参照し、中空状の素子分離領域を備えるピクセル部２の構成について説明する。
【００２１】
図２は、実施形態に係るピクセル部２の一部を示す断面視による説明図である。なお、図２には、ピクセル部２内で２画素に相当する２つの受光素子の断面を模式的に示している。
【００２２】
図２に示すように、ピクセル部２は、複数の半導体素子である受光素子２０を備える。各受光素子２０はＰ型のＳｉ（シリコン）層２３中に設けられるＮ型のＳｉ領域２４を備える。かかる受光素子２０では、Ｐ型のＳｉ層２３とＮ型のＳｉ領域２４とのＰＮ接合によって形成されるフォトダイオードが光電変換素子として機能し、各光電変換素子が入射光を受光強度に応じた量の電荷へ光電変換する。光電変換された電荷は、各光電変換素子におけるＮ型のＳｉ領域２４に蓄積される。
【００２３】
また、各受光素子２０は、Ｐ型のＳｉ層２３における入射光が入射する面側に、カラーフィルタ２２Ｒ、２２Ｇ、２２Ｂのうちのいずれかを備える。ここで、カラーフィルタ２２Ｒは、赤色の入射光を選択的に透過させ、カラーフィルタ２２Ｇは、緑色の入射光を選択的に透過させ、カラーフィルタ２２Ｂは、青色の入射光を選択的に透過させるフィルタである。
【００２４】
なお、ここでは、図示を省略したが、Ｐ型のＳｉ層２３とカラーフィルタ２２Ｒ、２２Ｇ、２２Ｂとの間には、保護膜、平坦化膜、反射防止膜、負の固定電荷を保持する固定電荷層等が設けられる。
【００２５】
また、各受光素子２０は、カラーフィルタ２２Ｒ、２２Ｇ、２２Ｂの入射光が入射する側の面に、マイクロレンズ２１を備える。マイクロレンズ２１は、入射光を対応するＮ型のＳｉ領域２４へ集光する平凸レンズである。
【００２６】
また、各受光素子２０は、Ｐ型のＳｉ層２３の入射光が入射する側とは逆側の面における所定位置に、各Ｎ型のＳｉ領域２４から電荷を読み出すための読み出しゲート４１を備える。各読み出しゲート４１の周面には、サイドウォール４２が設けられる。これらの読み出しゲート４１およびサイドウォール４２は、層間絶縁膜４０の内部に設けられる。
【００２７】
なお、ここでは、図示を省略したが、層間絶縁膜４０には、読み出しゲート４１以外に多層配線等が設けられる。かかる多層配線は、例えば、光電変換された電荷の読出しや、ＣＭＯＳセンサ１が備える図示しない他の回路素子への駆動信号等の伝送に用いられる。
【００２８】
かかるピクセル部２は、隣設される各受光素子２０の間に、各受光素子２０間を電気的および光学的に分離する中空状の素子分離領域２５を備える。ここで、各素子分離領域２５は、各受光素子２０の電荷蓄積領域となるＮ型のＳｉ領域２４間に位置するＰ型のＳｉ層２３に設けられ、Ｐ型のＳｉ層２３の入射光が入射する側の面（ここでは、上面）が溶融されて上部が閉塞された空洞である。
【００２９】
かかる中空状の素子分離領域２５によれば、空洞内の空気が電荷の通過を防止する障壁となるので、各Ｎ型のＳｉ領域２４から隣設されるＮ型のＳｉ領域２４へ蓄積された電荷が漏出することを防止することができる。
【００３０】
つまり、中空状の素子分離領域２５は、隣設される受光素子２０の間を電気的に素子分離する。これにより、ＣＭＯＳセンサ１では、各受光素子２０から隣設される受光素子２０への電荷の漏出に起因した電気的要因による混色の発生を抑制することができる。
【００３１】
また、中空状の素子分離領域２５は、内部における空気の光屈折率が１であり、Ｓｉの光屈折率よりも小さい。したがって、例えば、受光素子２０へ斜め方向から入射する入射光がＮ型のＳｉ領域２４およびＰ型のＳｉ層２３を斜めに透過しても、入射光は、空洞の内周面でＳｉよりも光屈折率の小さい空気によって反射される。
【００３２】
つまり、中空状の素子分離領域２５は、隣設される受光素子２０の間を光学的に素子分離する。これにより、ＣＭＯＳセンサ１では、各受光素子２０から隣設される受光素子２０への入射光の侵入に起因した光学的要因による混色の発生を抑制することができる。
【００３３】
また、本実施形態に係る中空状の素子分離領域２５は、上部がＰ型のＳｉ層２３上面における溶融されたＳｉによって閉塞される。つまり、中空状の素子分離領域２５は、上部を閉塞するために別途半導体層を成膜する等といった煩雑な工程を行うことなく、Ｐ型のＳｉ層２３における上面を溶融させるという簡易な工程によって上部が閉塞されて形成される。
【００３４】
また、中空状の素子分離領域２５は、内周面にダングリングボンドを終端化させる処理が施された終端化膜２６を備える。これにより、素子分離領域２５では、内周面におけるダングリングボンドが終端化されるので、ダングリングボンドによって発生する界面準位に起因した電荷の発生を抑制して暗電流を低減することができる。
【００３５】
次に、図３〜図５を参照し、実施形態に係るＣＭＯＳセンサ１の製造方法について説明する。なお、ＣＭＯＳセンサ１におけるロジック部３の製造方法は、従来の一般的なＣＭＯＳセンサと同様である。このため、以下では、ＣＭＯＳセンサ１におけるピクセル部２の製造方法について説明し、ロジック部３の製造方法については、その説明を省略する。
【００３６】
図３〜図５は、実施形態に係るＣＭＯＳセンサ１の製造工程を示す断面視による説明図である。なお、図３〜図５には、ピクセル部２における２画素部分の製造工程を模式的に示している。
【００３７】
図３の（ａ）に示すように、ＣＭＯＳセンサ１を製造する場合には、Ｓｉウェハ等の半導体基板１０上にＰ型のＳｉ層２３を形成する。このとき、例えば、半導体基板１０上にＢ（ボロン）等のＰ型の不純物がドープされたＳｉ層をエピタキシャル成長させることにより、Ｐ型のＳｉ層２３を形成する。なお、かかるＰ型のＳｉ層２３は、Ｓｉウェハの内部へＰ型の不純物をイオン注入してアニール処理を行うことにより形成されてもよい。
【００３８】
続いて、図３の（ｂ）に示すように、Ｐ型のＳｉ層２３の所定領域に上面からＰ（リン）等のＮ型の不純物をイオン注入し、その後、アニール処理を行うことによってＮ型のＳｉ領域２４を形成する。なお、かかるＮ型のＳｉ領域２４は、上面視においてマトリックス状（行列状）に複数配置される。
【００３９】
こうして、Ｐ型のＳｉ層２３の内部へＮ型のＳｉ領域２４が埋め込まれることにより、ＰＮ接合が形成されてフォトダイオードである光電変換素子が形成される。なお、ここで、Ｎ型のＳｉ領域２４は、光電変換された負の電荷を蓄積する電荷蓄積領域となり、半導体基板１０との接合面側が後に露出されて入射光の受光面となる。
【００４０】
続いて、図３の（ｃ）に示すように、Ｐ型のＳｉ層２３の上面における所定位置にゲート酸化膜（図示略）を介して読み出しゲート４１およびサイドウォール４２を形成した後、層間絶縁膜４０を形成する。
【００４１】
続いて、層間絶縁膜４０の内部に設けられる多層配線（図示略）を形成する。かかる多層配線は、例えば、Ｓｉ酸化膜等の層間絶縁膜４０を成膜する工程と、層間絶縁膜４０に所定の配線パターンを形成する工程と、配線パターン内にＣｕ等を埋め込んで配線を形成する工程とを繰り返すことで形成される。
【００４２】
その後、層間絶縁膜４０の上面に、例えば、Ｓｉウェハ等の図示しない支持基板を貼着し、支持基板と半導体基板１０との天地を反転させる。そして、上側に位置する半導体基板１０の裏面側を研削することにより、図４の（ａ）に示すように、Ｐ型のＳｉ層２３の裏面（ここでは、上面）を露出させる。
【００４３】
続いて、図４の（ａ）に点線２７で示す位置に中空状の素子分離領域２５（図２参照）を形成する。具体的には、まず、図４の（ｂ）に示すように、Ｎ型のＳｉ領域２４の周囲を囲むようにＰ型のＳｉ層２３の上面から下方へ向けてトレンチ２８を形成する。
【００４４】
このとき、例えば、Ｐ型のＳｉ層２３の上面に、トレンチ２８の形成位置が選択的に開口されたレジストを設け、レジストをマスクとした異方性ドライエッチングを行うことによりトレンチ２８を形成する。
【００４５】
こうして形成されるトレンチ２８の内周面には、ダングリングボンドが発生して界面準位が生じる。このようにトレンチ２８の内周面に界面準位が生じた場合、界面準位に起因して入射光の有無とは無関係にＰ型のＳｉ層２３で負の電荷が発生し、Ｎ型のＳｉ領域２４に蓄積される。
【００４６】
かかる入射光の有無とは無関係に発生する負の電荷は、暗電流となって検出され、撮像画像中に白傷や混色を生じさせる原因となる。そこで、本実施形態では、トレンチ２８を形成した後に、トレンチ２８の内周面に対してダングリングボンドを終端化させる処理を行う。
【００４７】
具体的には、図４の（ｃ）に示すように、トレンチ２８の内部へトレンチ２８の内周面と同じ所定導電型の不純物を導入する。ここでは、トレンチ２８の内周面がＰ型のＳｉであるため、例えば、Ｐ型のＢ（ボロン）をトレンチ２８の内部へ導入する。
【００４８】
トレンチ２８へ導入されるＢは、トレンチ２８の内周面からＰ型のＳｉ層２３内へ固層拡散され、図５の（ａ）に示すように、トレンチ２８の内周面にダングリングボンドを終端化させる終端化膜２６を形成する。
【００４９】
これにより、トレンチ２８の内周面におけるダングリングボンドが終端化されるので、トレンチ２８の内周面で入射光の有無とは無関係に負の電荷が発生することを抑制することができる。
【００５０】
また、本実施形態では、Ｂをトレンチ２８の内周面からＰ型のＳｉ層２３内へ固層拡散させることによって終端化膜２６が形成するので、トレンチ２８の内周面全体に厚さが均一な終端化膜２６を形成することができる。
【００５１】
その後、本実施形態では、トレンチ２８が形成されたＰ型のＳｉ層２３の上面を溶融させてトレンチ２８の上部開口端を閉塞させて中空状の素子分離領域２５（図２参照）を形成する。
【００５２】
具体的には、図５の（ａ）に示すように、まず、トレンチ２８における上部開口端の周りのＰ型のＳｉ層２３上面へ選択的にレーザＬを照射してレーザアニールを行う。かかるレーザアニールでは、Ｐ型のＳｉ層２３の上面を、例えば、数秒間、１０００℃程度まで加熱する。
【００５３】
これにより、図５（ｂ）に示すように、Ｐ型のＳｉ層２３上面におけるレーザＬが照射される部分のＳｉが選択的に加熱されて溶融される。そして、溶融されたＳｉによってトレンチ２８の上部開口端が閉塞されて、図５の（ｃ）に示すように、中空状の素子分離領域２５が形成される。
【００５４】
このように、本実施形態では、レーザアニールによってＰ型のＳｉ層２３の表面を選択的に加熱して溶融させるので、Ｐ型のＳｉ層上面以外の部分が不必要に加熱されることを防止することができる。したがって、Ｐ型のＳｉ層２３の表面を溶融させる際に、例えば、層間絶縁膜４０の内部に設けられる多層配線が溶出する等といった問題の発生を防止することができる。
【００５５】
なお、このとき、トレンチ２８の上部開口端における内周面の終端化膜２６も溶融されてトレンチ２８の上部開口端を閉塞する。これにより、中空状の素子分離領域２５の内周面は、終端化膜２６によって被覆される。したがって、かかる中空状の素子分離領域２５によれば、空洞の内周面にダングリングボンドに起因する界面準位の発生を抑制することができる。
【００５６】
このように、本実施形態では、トレンチ２８が形成されたＰ型のＳｉ層２３上面を選択的に溶融させるという簡易な工程を行うだけで、煩雑な工程を行うことなく、容易にトレンチ２８の上部開口端を閉塞して中空状の素子分離領域２５を形成することができる。
【００５７】
その後、かかる中空状の素子分離領域２５が形成されたＰ型のＳｉ層２３の上面にカラーフィルタ２２Ｒ、２２Ｇ、２２Ｂ、およびマイクロレンズ２１を順次形成して、図２に示すピクセル部２を備えたＣＭＯＳセンサ１が製造される。
【００５８】
上述したように、実施形態に係る半導体装置の製造方法は、半導体層における素子分離領域が形成される位置に、半導体層の上面から下方へ向けてトレンチを形成する工程と、トレンチが形成された半導体層の上面を溶融させてトレンチの開口端を閉塞する工程とを含む。
【００５９】
かかる半導体装置の製造方法によれば、素子分離領域の形成位置にトレンチが形成された半導体層の上面を溶融させるだけで、煩雑な工程を行うことなくトレンチの開口端を閉塞して中空状の素子分離領域を形成することができる。
【００６０】
また、実施形態に係る半導体装置の製造方法では、レーザアニールによって半導体層の上面を選択的に溶融させることによってトレンチの開口端を閉塞する。これにより、トレンチの開口端以外の部位が不必要に加熱されることを抑制することができる。
【００６１】
したがって、例えば、前述した裏面照射型のＣＭＯＳセンサを製造する場合のように、多層配線等の耐熱性が比較的低い構成要素が形成された後に、半導体層の上面を溶融させても、半導体層を溶融させる熱が多層配線等に与える悪影響を低減することができる。
【００６２】
また、実施形態に係る半導体装置の製造方法は、トレンチの内周面におけるダングリングボンドを終端化させる工程をさらに含む。これにより、トレンチの内周面に界面準位に起因した電荷が生じることを抑制することができるので、暗電流を低減することができる。
【００６３】
また、実施形態に係る半導体装置の製造方法では、トレンチの内周面から半導体層へトレンチの内周面と同じ所定導電型の不純物を拡散させることで、トレンチの内周面にダングリングボンドを終端化させる終端化膜を形成する。
【００６４】
このように、不純物の拡散によって終端化膜を形成することで、トレンチの内周面全体にわたって均一な膜厚の終端化膜を形成することができる。また、トレンチの内周面に終端化膜を形成する工程で、同時に半導体層の上面にも不純物を拡散させれば、半導体層の上面におけるダングリングボンドについても終端化させることができるので、暗電流のさらなる低減を図ることができる。
【００６５】
なお、トレンチの内周面に終端化膜を形成する工程は、不純物の拡散に限定するものではない。例えば、トレンチの内周面をウェット酸化処理またはドライ酸化処理することでトレンチの内周面に終端化膜として酸化膜を形成してもよい。かかる酸化膜を終端化膜として形成することによってもトレンチの内周面におけるダングリングボンドを終端化させることができる。
【００６６】
また、本実施形態に係る中空状の素子分離領域は、固体撮像装置の受光素子間に限定されず、半導体層に形成されるトランジスタやキャパシタ等、任意の半導体素子間を素子分離する位置に設けられてもよい。つまり、本実施形態に係る中空状の素子分離領域は、任意の半導体装置にＳＴＩ（Shallow  Trench  Isolation）やＤＴＩ（Deep  Trench  Isolation）として設けられてもよい。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６８】
１  ＣＭＯＳセンサ、  ２  ピクセル部、  ３  ロジック部、  １０  半導体基板、  ２０  受光素子、  ２２Ｒ、２２Ｇ、２２Ｂ  カラーフィルタ、  ２３  Ｐ型のＳｉ層、  ２４  Ｎ型のＳｉ領域、  ２５  素子分離領域、  ２６  終端化膜、  ２８  トレンチ
【図１】
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【図２】
2014130922.tif 000004
【図３】
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【図４】
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【図５】
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