(57)【要約】【課題】高速で、且つ、ノイズイミュニティの高い回路構成を有し、アーク放電が発生した際に半導体スイッチに流れる過電流を瞬時に検出することができ、半導体スイッチを確実に保護することができるパルス発生回路及びアーク放電保護回路を提供する。【解決手段】駆動回路２４による半導体スイッチ２２のオン動作のたびに、トランス１２の二次側に高電圧を出力するパルス発生回路１００において、さらに、半導体スイッチ２２に流れる電流値Ｉ１がしきい値Ｉｔｈ以上となった段階で保護指示信号Ｓｈを駆動回路２４に出力するアーク放電保護回路部２００を有し、駆動回路２４は、アーク放電保護回路部２００からの保護指示信号Ｓｈの入力に基づいて、半導体スイッチ２２への出力を高インピーダンスにする。【選択図】図１
2014036503.tif 000002
【特許請求の範囲】
【請求項１】
トランスと、
前記トランスの一次側に接続された直流電源部と、
前記トランスの二次側に接続された放電負荷と、
前記トランスの一次巻線と前記直流電源部との間に接続され、逆並列接続のダイオードを有する半導体スイッチと、
前記半導体スイッチをオン／オフ制御して、前記半導体スイッチのオン動作とオフ動作とを繰り返す駆動回路とを有し、
前記半導体スイッチのオン動作のたびに、前記トランスの二次側に高電圧を出力するパルス発生回路であって、
さらに、前記半導体スイッチに流れる電流値がしきい値以上となった段階で保護指示信号を前記駆動回路に出力する保護回路を有し、
前記駆動回路は、前記保護回路からの保護指示信号の入力に基づいて、前記半導体スイッチへの出力を高インピーダンスにすることを特徴とするパルス発生回路。
【請求項２】
請求項１記載のパルス発生回路において、
前記保護回路は、前記放電負荷においてアーク放電が発生し、前記電流値が前記しきい値以上となった段階で、前記保護指示信号を前記駆動回路に出力することを特徴とするパルス発生回路。
【請求項３】
請求項１又は２記載のパルス発生回路において、
前記駆動回路は、前記半導体スイッチをオン／オフ制御するための制御信号が入力される入力端子と、前記保護指示信号が入力される制御端子を有する３ステート方式のバッファを有することを特徴とするパルス発生回路。
【請求項４】
請求項１〜３のいずれか１項に記載のパルス発生回路において、
前記保護回路は、
前記半導体スイッチに流れる前記電流値を検出する電流センサと、
前記電流値と前記しきい値とを比較する比較部と、
前記比較部からの前記電流値が前記しきい値以上となったことを示す比較結果に基づいて前記保護指示信号を出力する保護指示信号生成部と、を有することを特徴とするパルス発生回路。
【請求項５】
請求項４記載のパルス発生回路において、
前記保護回路は、さらに、
前記直流電源部の直流電圧に応じた前記しきい値を設定するしきい値設定部を有することを特徴とするパルス発生回路。
【請求項６】
請求項１〜５のいずれか１項に記載のパルス発生回路において、
前記保護回路は、アナログ回路で構成されていることを特徴とするパルス発生回路。
【請求項７】
請求項１〜６のいずれか１項に記載のパルス発生回路において、
通常動作時に前記半導体スイッチに流れる電流のピーク値をＩｐ、前記しきい値をＩｔｈとしたとき、
１．０５Ｉｐ≦Ｉｔｈ≦２．０Ｉｐ
であることを特徴とするパルス発生回路。
【請求項８】
請求項１〜７のいずれか１項に記載のパルス発生回路において、
前記半導体スイッチに流れる電流値がしきい値以上となった時点から前記保護指示信号を出力するまでの時間は、１０数ｎｓｅｃ未満であることを特徴とするパルス発生回路。
【請求項９】
請求項１〜８のいずれか１項に記載のパルス発生回路において、
前記半導体スイッチはＳｉＣ−ＭＯＳＦＥＴであり、
前記保護回路は、前記半導体スイッチのゲートと前記直流電源部との間に接続された抵抗（放電抵抗）を有することを特徴とするパルス発生回路。
【請求項１０】
トランスと、
前記トランスの一次側に接続された直流電源部と、
前記トランスの二次側に接続された放電負荷と、
前記トランスの一次巻線と前記直流電源部との間に接続され、逆並列接続のダイオードを有する半導体スイッチと、
前記半導体スイッチをオン／オフ制御して、前記半導体スイッチのオン動作とオフ動作とを繰り返す駆動回路とを有し、
前記半導体スイッチのオン動作のたびに、前記トランスの二次側に高電圧を出力するパルス発生回路に接続されるアーク放電保護回路であって、
前記放電負荷においてアーク放電が発生し、前記半導体スイッチに流れる電流値がしきい値以上となった段階で保護指示信号を前記駆動回路に出力して、該駆動回路から前記半導体スイッチへの出力を高インピーダンスにすることを特徴とするアーク放電保護回路。
【請求項１１】
請求項１０記載のアーク放電保護回路において、
前記半導体スイッチに流れる前記電流値を検出する電流センサと、
前記電流値と前記しきい値とを比較する比較部と、
前記比較部からの前記電流値が前記しきい値以上となったことを示す比較結果に基づいて前記保護指示信号を出力する信号生成部と、を有することを特徴とするアーク放電保護回路。
【請求項１２】
請求項１１記載のアーク放電保護回路において、
さらに、前記直流電源部の直流電圧に応じた前記しきい値を設定するしきい値設定部を有することを特徴とするアーク放電保護回路。
【請求項１３】
請求項１０〜１２のいずれか１項に記載のアーク放電保護回路において、
前記半導体スイッチはＳｉＣ−ＭＯＳＦＥＴであり、
さらに、前記半導体スイッチのゲートと前記直流電源部との間に接続された抵抗を有することを特徴とするアーク放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス発生回路に関し、例えば車両等にも搭載可能なプラズマ用パルス電源に用いて好適なパルス発生回路及びアーク放電保護回路に関する。
【背景技術】
【０００２】
近時、パルス電源の出力端子間に放電負荷を接続し、該放電負荷にて放電を発生させて、滅菌処理、成膜処理、着火処理等を行うことが開発されている。このような放電処理を行うためのパルス電源において、アーク放電が発生すると、負荷のインピーダンスが急激に低下し、スイッチング素子に過大な電流が流れる。この状態から、通常のオフ動作をすると、スイッチング素子に過大な電圧が発生し、スイッチング素子が過電圧破壊するおそれがある。
【０００３】
この対策として、従来から、スナバ式保護回路（特許文献１参照）、コンパレータによって過電圧を検出する過電圧検出方式（特許文献１参照）、コンパレータによって過電流を検出する過電流検出方式（特許文献２及び特許文献３参照）、素子電圧検出方式（特許文献４参照）等がある。
【０００４】
スナバ式保護回路は、回路が大型化し、コストアップにつながるという問題がある。過電圧検出方式は、スイッチング動作後の要素検出であるため、スイッチング素子の過電圧故障を完全には防止できない。素子電圧検出方式は、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）で主流であるが、ＳｉＣ−ＭＯＳＦＥＴを使用したパルス電源用のパルス発生回路では、小出力のときに、スイッチング素子の電圧上昇が遅く、保護動作が遅れるケースがある。
【０００５】
そこで、過電流検出方式が注目されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３２８６５３号公報
【特許文献２】特開平０９−００９４８３号公報
【特許文献３】特開平０６−１８７０５５号公報
【特許文献４】特開２００９−２０７２９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、過電流検出方式は、パルス発生回路に用いた場合、保護動作遅れ時間のため、保護が間に合わないケースがある。
【０００８】
そこで、パルス発生回路では、保護に要する遅れ時間を可能な限り短くする必要がある一方、強いノイズが発生する環境に設置されるため、高速で、且つ、ノイズイミュニティ（周辺環境からノイズが侵入した場合に、回路が影響を受けない強さ（誤動作や破壊しない等））の高い回路構成が要求される。上述した特許文献２及び３では、ＩＣを使用して過電流検出を行うようにしているため、ノイズイミュニティが低く、このようなノイズが発生する環境では、過電流検出を行うのが困難になるおそれがある。また、１０数ｎｓｅｃ以下で動作するコンパレータがなく、保護に要する遅れ時間の短縮化を図ることができないという問題もある。
【０００９】
本発明はこのような課題を考慮してなされたものであり、高速で、且つ、ノイズイミュニティの高い回路構成を有し、アーク放電が発生した際にスイッチング素子に流れる過電流を瞬時に検出することができ、スイッチング素子を確実に保護することができるパルス発生回路を提供することを目的とする。
【００１０】
また、本発明の他の目的は、過電流検出方式において、高速で、且つ、ノイズイミュニティの高い回路構成を有し、アーク放電が発生した際にスイッチング素子に流れる過電流を瞬時に検出することができ、スイッチング素子を確実に保護することができるアーク放電保護回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
［１］  本発明に係るパルス発生回路は、トランスと、前記トランスの一次側に接続された直流電源部と、前記トランスの二次側に接続された放電負荷と、前記トランスの一次巻線と前記直流電源部との間に接続され、逆並列接続のダイオードを有する半導体スイッチと、前記半導体スイッチをオン／オフ制御して、前記半導体スイッチのオン動作とオフ動作とを繰り返す駆動回路とを有し、前記半導体スイッチのオン動作のたびに、前記トランスの二次側に高電圧を出力するパルス発生回路であって、さらに、前記半導体スイッチに流れる電流値がしきい値以上となった段階で保護指示信号を前記駆動回路に出力する保護回路を有し、前記駆動回路は、前記保護回路からの保護指示信号の入力に基づいて、前記半導体スイッチへの出力を高インピーダンスにすることを特徴とする。
【００１２】
［２］  第１の本発明において、前記保護回路は、前記放電負荷においてアーク放電が発生し、前記電流値が前記しきい値以上となった段階で、前記保護指示信号を前記駆動回路に出力するようにしてもよい。
【００１３】
［３］  第１の本発明において、前記駆動回路は、前記半導体スイッチをオン／オフ制御するための制御信号が入力される入力端子と、前記保護指示信号が入力される制御端子を有する３ステート方式のバッファを有することが好ましい。
【００１４】
［４］  第１の本発明において、前記保護回路は、前記半導体スイッチに流れる前記電流値を検出する電流センサと、前記電流値と前記しきい値とを比較する比較部と、前記比較部からの前記電流値が前記しきい値以上となったことを示す比較結果に基づいて前記保護指示信号を出力する保護指示信号生成部と、を有するようにしてもよい。
【００１５】
［５］  ［４］において、前記保護回路は、さらに、前記直流電源部の直流電圧に応じた前記しきい値を設定するしきい値設定部を有するようにしてもよい。
【００１６】
［６］  第１の本発明において、前記保護回路は、アナログ回路で構成されていることが好ましい。
【００１７】
［７］  第１の本発明において、通常動作時に前記半導体スイッチに流れる電流のピーク値をＩｐ、前記しきい値をＩｔｈとしたとき、１．０５Ｉｐ≦Ｉｔｈ≦２．０Ｉｐであることが好ましい。
【００１８】
［８］  第１の本発明において、前記半導体スイッチに流れる電流値がしきい値以上となった時点から前記保護指示信号を出力するまでの時間は、１０数ｎｓｅｃ未満であることが好ましい。
【００１９】
［９］  第１の本発明において、前記半導体スイッチはＳｉＣ−ＭＯＳＦＥＴであり、前記保護回路は、前記半導体スイッチのゲートと前記直流電源部との間に接続された抵抗（放電抵抗）を有することが好ましい。
【００２０】
［１０］  第２の本発明に係るアーク放電保護回路は、トランスと、前記トランスの一次側に接続された直流電源部と、前記トランスの二次側に接続された放電負荷と、前記トランスの一次巻線と前記直流電源部との間に接続され、逆並列接続のダイオードを有する半導体スイッチと、前記半導体スイッチをオン／オフ制御して、前記半導体スイッチのオン動作とオフ動作とを繰り返す駆動回路とを有し、前記半導体スイッチのオン動作のたびに、前記トランスの二次側に高電圧を出力するパルス発生回路に接続されるアーク放電保護回路であって、前記放電負荷においてアーク放電が発生し、前記半導体スイッチに流れる電流値がしきい値以上となった段階で保護指示信号を前記駆動回路に出力して、該駆動回路から前記半導体スイッチへの出力を高インピーダンスにすることを特徴とする。
【００２１】
［１１］  第２の本発明において、前記半導体スイッチに流れる前記電流値を検出する電流センサと、前記電流値と前記しきい値とを比較する比較部と、前記比較部からの前記電流値が前記しきい値以上となったことを示す比較結果に基づいて前記保護指示信号を出力する信号生成部と、を有するようにしてもよい。
【００２２】
［１２］  ［１１］において、さらに、前記直流電源部の直流電圧に応じた前記しきい値を設定するしきい値設定部を有するようにしてもよい。
【００２３】
［１３］  第２の本発明において、前記半導体スイッチはＳｉＣ−ＭＯＳＦＥＴであり、さらに、前記半導体スイッチのゲートと前記直流電源部との間に接続された抵抗（放電抵抗）を有するようにしてもよい。
【発明の効果】
【００２４】
本発明に係るパルス発生回路及びアーク放電保護回路によれば、高速で、且つ、ノイズイミュニティの高い回路構成を有し、アーク放電が発生した際に半導体スイッチに流れる過電流を瞬時に検出することができ、半導体スイッチを確実に保護することができる。
【図面の簡単な説明】
【００２５】
【図１】本実施の形態に係るパルス発生回路の構成を示す回路図である。
【図２】放電負荷の回路例を示す説明図である。
【図３】パルス発生回路部の通常の動作を示すタイミングチャートである。
【図４】図４Ａはパルス発生回路部の基本等価回路を示す図であり、図４Ｂは二次回路を一次側に換算し、半導体スイッチが導通時の等価回路を示す図であり、図４Ｃは相互インダクタンスを解析対象から外した等価回路を示す図である。
【図５】一次側がオープンの期間における二次回路の等価回路を示す図である。
【図６】パルス発生回路の保護動作を示すタイミングチャートである。
【図７】アーク放電保護回路部の回路構成例を示す回路図である。
【発明を実施するための形態】
【００２６】
以下、本発明に係るパルス発生回路及びアーク放電保護回路の実施の形態例を図１〜図７を参照しながら説明する。
【００２７】
本実施の形態に係るパルス発生回路１００は、図１に示すように、パルス発生回路部１０と、アーク放電保護回路部２００とを有する。なお、アーク放電保護回路部２００は、本実施の形態に係るアーク放電保護回路を構成する。
【００２８】
パルス発生回路部１０は、トランス１２と、該トランス１２の一次側に接続された直流電源部１４と、トランス１２の二次側に接続された放電負荷１６と、トランス１２の一次巻線１８の一端１８ａと直流電源部１４との間に接続され、逆並列で接続されたダイオード２０を有する半導体スイッチ２２と、半導体スイッチ２２をオン／オフ制御して、半導体スイッチ２２のオン動作とオフ動作とを繰り返す駆動回路２４とを有する。
【００２９】
直流電源部１４は、直流電源２６とコンデンサ２８（容量Ｃ１）とが並列に接続されて構成されている。従って、直流電源部１４の正極端子３０ａ（直流電源２６の＋端子とコンデンサ２８の一方の電極との接点）とトランス１２の他端１８ｂとが接続され、直流電源部１４の負極端子３０ｂ（直流電源２６の−端子とコンデンサ２８の他方の電極との接点）と一次巻線１８の一端１８ａとの間に半導体スイッチ２２が接続されている。なお、図１の例では、半導体スイッチ２２が直流電源部１４の負極端子３０ｂ側に設けられているが、正極端子３０ａ側に設けても同じ効果をもたらすことはいうまでもない。
【００３０】
半導体スイッチ２２は、自己消弧形あるいは転流消弧形のデバイスを用いることができるが、この実施の形態では、ＳｉＣ（炭化珪素）を用いて構成され、且つ、ダイオード２０が逆並列で内蔵されたＳｉＣ−ＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴ３２と記す）を使用している。
【００３１】
駆動回路２４は、半導体スイッチ２２をオン／オフ制御するための制御信号Ｓｃを生成する制御信号生成回路３４と、３ステートバッファ３６とを有する。３ステートバッファ３６は、制御信号生成回路３４からの制御信号Ｓｃが入力される入力端子φｉｎと、後述するアーク放電保護回路部２００からの保護指示信号Ｓｈが入力される制御端子φｃとを有する。半導体スイッチ２２のゲートには、制御信号生成回路３４からの制御信号Ｓｃが３ステートバッファ３６を介してゲート電圧Ｖｇとして印加されるようになっており、駆動回路２４によってＳｉＣ−ＭＯＳＦＥＴ３２のオン及びオフが制御される。
【００３２】
放電負荷１６は、例えば図２に示すように、トランス１２の二次側に接続された一対の電極３８ａ及び３８ｂと、該一対の電極３８ａ及び３８ｂ間に介在する処理空間とで構成され、等価的に容量負荷４０（等価容量Ｃ２）としてみなすことができる。
【００３３】
一方、アーク放電保護回路部２００は、放電負荷１６においてアーク放電が発生し、半導体スイッチ２２に流れる電流値Ｉ１がしきい値Ｉｔｈ以上となった段階で保護指示信号Ｓｈを駆動回路２４に出力して、該駆動回路２４から半導体スイッチ２２への出力を高インピーダンスにする回路である。
【００３４】
具体的には、アーク放電保護回路部２００は、図１に示すように、半導体スイッチ２２に流れる電流を検出する電流検出部１０２と、直流電源部１４の電源電圧Ｅを検出する電圧検出部１０４と、直流電源部１４の電源電圧Ｅに応じたしきい値Ｉｔｈを設定するしきい値設定部１０６と、駆動回路２４の上述した３ステートバッファ３６と、電流検出部１０２からの出力（電流値Ｉ１）としきい値設定部１０６からのしきい値Ｉｔｈとを比較する比較部１０８と、比較部１０８からの比較結果、特に、電流値Ｉ１がしきい値Ｉｔｈ以上となったことを示す比較結果に基づいて保護指示信号Ｓｈを３ステートバッファ３６に出力する保護指示信号生成部１１０と、半導体スイッチ２２のゲートと直流電源部１４の負極端子３０ｂとの間に接続された抵抗（放電抵抗１１２）とを有する。保護指示信号Ｓｈは、３ステートバッファ３６の制御端子φｃに入力される。３ステートバッファ３６は、保護指示信号Ｓｈが供給されている期間だけ半導体スイッチ２２への出力を高インピーダンス状態にする。すなわち、３ステートバッファ３６と半導体スイッチ２２とが接続されていない状態にする。
【００３５】
ここで、パルス発生回路部１０の通常の動作を図３〜図５を参照しながら説明する。
【００３６】
先ず、このパルス発生回路部１０は、図３に示すように、最初の期間Ｔａにおいて、半導体スイッチ２２を導通させて、一次側電流Ｉ１として、振動電流ｉ（ｔ）を流して二次側に高電圧パルスを発生させ、振動電流ｉ（ｔ）の１周期が経過した時点から次のサイクルまでの期間Ｔｂにかけて一次側をオープンにする、という動作を繰り返す。なお、期間Ｔｂでは、二次側電流Ｉ２として、振動電流ｉ２（ｔ）が流れる（図１参照）。
【００３７】
すなわち、図３に示すように、期間Ｔａの開始時点ｔ０において、制御信号Ｓｃを高レベルにする。これにより、半導体スイッチ２２のゲート・ソース間に印加されているゲート電圧Ｖｇが高レベルになり、半導体スイッチ２２は、ドレイン・ソース間のチャネルに電流が流れていない状態でターンオンし、オン状態となる。
【００３８】
ここで、パルス発生回路部１０の期間Ｔａでの回路動作を図４Ａ〜図４Ｃの等価回路を参照しながら説明する。
【００３９】
パルス発生回路部１０の基本等価回路を図４Ａに示す。図４Ａにおいて、一次回路は、直流電源部１４の正極端子３０ａと負極端子３０ｂ間に、一次側漏れインダクタンスｌ１、一次側巻線抵抗ｒ１、一次側励磁インダクタンスＬ１及び半導体スイッチ２２が直列に接続された構成を有する。二次回路は、放電負荷１６（等価容量Ｃ２）の陰極と陽極間に、二次側漏れインダクタンスｌ２、二次側巻線抵抗ｒ２及び二次側励磁インダクタンスＬ２が直列に接続された構成を有する。なお、トランス１２の一次巻線１８と二次巻線４４の巻き数比（一次巻線１８の巻き数／二次巻線４４の巻き数）を１／ｎとする。このとき、Ｌ２＝ｎ２Ｌ１となる。
【００４０】
従って、二次回路を一次側に換算し、半導体スイッチ２２が導通時の等価回路は、図４Ｂに示すように、直流電源部１４の正極端子３０ａと負極端子３０ｂ間に一次換算漏れインダクタンスｌ、一次換算巻線抵抗ｒ及び相互インダクタンスＭが直列に接続され、さらに、相互インダクタンスＭに一次換算容量Ｃが並列に接続された構成を有する。ここで、
ｌ＝ｌ１＋（ｌ２／ｎ２）
ｒ＝ｒ１＋（ｒ２／ｎ２）
Ｃ＝ｎ２Ｃ２
であり、一次換算容量Ｃの初期電圧は−Ｅ０とする。
【００４１】
この等価回路では、相互インダクタンスＭは、大きくする必要があり、共振動作に対して影響が少ないため、解析対象から外すことができる。従って、図４Ｂの等価回路を図４Ｃの等価回路に書き換えることができる。すなわち、直流電源部１４の正極端子３０ａと負極端子３０ｂ間に一次換算漏れインダクタンスｌ、一次換算巻線抵抗ｒ及び一次換算容量Ｃが直列に接続された構成となる。
【００４２】
これにより、図４Ｃの等価回路に流れる電流は、下記の式（１）に示す振動電流ｉ（ｔ）であることがわかる。
【００４３】
【数１】
2014036503.tif 000003
【００４４】
ここで、α及びβは、下記の式（２）に示す関係を有する。
【００４５】
【数２】
2014036503.tif 000004
【００４６】
振動電流ｉ（ｔ）は、図３に示すように、時点ｔ１（＝π／β）と時点ｔ２（＝２π／β）で０となる。すなわち、図３のドレイン・ソース間電圧Ｖｓｗの波形からもわかるように、振動電流ｉ（ｔ）の前半の半周期においては、半導体スイッチ２２のドレイン・ソース間のチャネルを通じて振動電流ｉ（ｔ）が流れ、ダイオード２０には逆バイアスがかかり、振動電流ｉ（ｔ）の後半の半周期においては、ダイオード２０に順バイアスがかかることから、ダイオード２０を通じて振動電流ｉ（ｔ）が流れる。
【００４７】
また、半導体スイッチ２２が導通時に一次換算容量Ｃに印加される電圧Ｖｃ（ｔ）は、下記の式（３）となる。
【００４８】
【数３】
2014036503.tif 000005
【００４９】
従って、振動電流ｉ（ｔ）が１周期した時点ｔ２の電圧Ｖｃ（ｔ２）は、下記の式（４）で表すことができる。
【００５０】
【数４】
2014036503.tif 000006
【００５１】
また、一次換算容量Ｃに印加される電圧のピーク電圧Ｖｐは、ほぼ時点ｔ１における値であるから、下記の式（５）で表すことができる。
【００５２】
【数５】
2014036503.tif 000007
【００５３】
すなわち、放電負荷１６（等価容量Ｃ２）の一対の電極３８ａ及び３８ｂ間に、ピーク電圧ｎ２Ｖｐの高電圧パルスが印加されることによって、一対の電極３８ａ及び３８ｂ間に放電が引き起こされる。
【００５４】
すなわち、高電圧パルスの立ち上がり時の電圧の上昇率（電圧上昇率（ｄｖ／ｄｔ））が概ね３０〜５００ｋＶ／μｓである場合、陽極３８ｂから陰極３８ａへ向かうストリーマの成長が始まり、高電圧パルスの印加時間がさらに長くなると、ストリーマが本格的に成長し、陽極３８ｂと陰極３８ａとの間に枝分かれした長いストリーマが存在する状態となる。
【００５５】
さらに、本実施の形態では、振動電流ｉ（ｔ）の半周期が経過した時点ｔ１から１周期が経過する時点ｔ２までの期間Ｔｃにおいて、半導体スイッチ２２のオフ動作を開始する。すなわち、制御信号Ｓｃのレベルを低レベルにすることで、半導体スイッチ２２は、ドレイン・ソース間のチャネルに電流が流れていない状態でターンオフし、オフ状態となる。
【００５６】
また、振動電流ｉ（ｔ）の１周期が経過した時点ｔ２では、すでに半導体スイッチ２２がオフになっていることから、ダイオード２０に逆バイアスがかかることになる。このダイオード２０は、ＳｉＣ−ＭＯＳＦＥＴ３２に内蔵されたダイオードであり、ＳｉＣ−ＭＯＳＦＥＴ３２に寄生的に形成されたＳｉＣダイオードである。従って、１周期が経過した時点ｔ２で逆バイアスがかかっても、逆回復電荷量が極めて少ないことから、サージ電圧Ｖｓも小さくなり、半導体スイッチ２２の破壊を回避することができる。
【００５７】
次に、パルス発生回路部１０の期間Ｔｂでの回路動作を図３及び図５の等価回路を参照しながら説明する。
【００５８】
先ず、期間Ｔｂの開始時点ｔ２において一次換算容量Ｃに印加される電圧は小さいため、この電圧から二次回路で共振が発生しても、コンデンサ電圧（一次換算）が直流電源電圧Ｅを上回ることはない。このため、半導体スイッチ２２に電流が流れることはない。つまり、一次側はオープンとなる。従って、期間Ｔｂにおける二次回路は、図５に示すように、容量Ｃ２の両端間に、二次側巻線抵抗ｒ２及びインダクタンスＬが直列接続された構成を有する。ここで、
Ｌ＝（Ｌ２＋ｌ２）
であり、容量Ｃ２の初期電圧をＥ２とし、初期電流はゼロである。
【００５９】
これにより、図５の等価回路に流れる電流ｉ２（ｔ）は、下記の式（６）に示す振動電流であることがわかる。
【００６０】
【数６】
2014036503.tif 000008
【００６１】
ここで、α２及びβ２は、下記の式（７）に示す関係を有する。
【００６２】
【数７】
2014036503.tif 000009
【００６３】
また、期間Ｔｂにおいて容量Ｃ２に印加されるコンデンサ電圧Ｖｃ２（ｔ）は、下記の式（８）となる。
【００６４】
【数８】
2014036503.tif 000010
【００６５】
また、期間Ｔｂ経過後のコンデンサ電圧Ｖｃ２（Ｔｂ）は、−ｎ２Ｅ０であるから、下記の式（９）の関係となる。
【００６６】
【数９】
2014036503.tif 000011
【００６７】
上述したように、期間Ｔａの経過時点ｔ２における電圧Ｖｃ（ｔ２）の式（４）＝Ｅ２／ｎ２と、期間Ｔｂの経過時点におけるコンデンサ電圧Ｖｃ２（Ｔｂ）の式（９）とにおいて、未知数は電圧Ｅ０と電圧Ｅ２であり、それ以外は定数であるから、式（４）及び式（９）の連立方程式を解いて得た電圧Ｅ０と電圧Ｅ２で安定して繰り返し動作させることができる。
【００６８】
すなわち、パルス発生回路部１０における二次側の出力電圧のピーク電圧ｎ２Ｖｐはほぼ２Ｅ＋Ｅ０であり、パルス幅Ｗｐ（半値幅）はπ√（ｌＣ）である。ピーク電圧ｎ２Ｖｐとしては、５〜５０ｋＶが挙げられる。また、パルス幅Ｗｐとしては、５０〜１０００ｎｓｅｃが挙げられる。
【００６９】
なお、半導体スイッチ２２をオン動作させる期間Ｔｏｎとしては、４５０〜５５０ｎｓｅｃ等が挙げられる。オフ時点ｔｏｆｆは、上述したように、振動電流ｉ（ｔ）の半周期が経過した時点ｔ１から振動電流ｉ（ｔ）の１周期が経過する時点ｔ２までの期間Ｔａ内の任意の時点に設定される。例えば振動電流ｉ（ｔ）の３／４周期が経過した時点、あるいは５／８周期が経過した時点、７／８周期が経過した時点等が挙げられる。
【００７０】
このように、パルス発生回路部１０においては、半導体スイッチ２２のドレイン・ソース間のチャネルに電流が流れていない状態でターンオンし、また、ターンオフすることができ、ＺＣＳ（ゼロ電流スイッチ）として動作させることができるため、低損失であり、高電圧パルスの高繰り返し化が可能となる。例えば従来では、最高でも、高電圧パルスを１００×１０３パルス／ｓｅｃ程度、繰り返して出力させるだけであったが、このパルス発生回路部１０では、高電圧パルスを５００×１０３パルス／ｓｅｃ以上、繰り返して出力させることができ、滅菌処理、成膜処理、着火処理等、様々な処理に適用させることができる。
【００７１】
また、従来必要であったＳＩサイリスタやＩＧＢＴ等を設置する必要がなく、半導体スイッチ２２として、ＳｉＣ−ＭＯＳＦＥＴ３２だけでよく、小型化、低コスト化を図ることができ、配置スペースに制約がある車両等にも搭載可能で、例えば点火プラグの放電処理等にも好適となる。
【００７２】
また、放電負荷１６に印加される高電圧パルスのピーク電圧ｎ２Ｖｐ（パルス波高値）を、直流電源部１４の電源電圧Ｅにて簡単に制御することができるため、様々な放電処理にも簡単に適用させることができる。
【００７３】
次に、パルス発生回路１００の保護動作（アーク放電保護回路部２００による保護動作）を図６のタイムチャートも参照しながら説明する。
【００７４】
先ず、上述したように、半導体スイッチ２２がオン動作することによって、放電負荷１６への高電圧パルスの印加が開始されることになる。そして、高電圧パルスの印加時間の経過に伴ってストリーマが成長し、電圧上昇中に、放電負荷１６の一対の電極３８ａ及び３８ｂ間にアーク放電が発生すると、一対の電極３８ａ及び３８ｂ間のインピーダンスが急激に低下し、短絡に近い状態になることから、二次側の出力電圧が０Ｖになると共に、一次側電流Ｉ１が急激に増加することになる。この増加した過大な電流を半導体スイッチ２２で高速遮断すると、半導体スイッチ２２の定格電圧を越えるサージ電圧が発生し、半導体スイッチ２２が過電圧により故障するおそれがある。
【００７５】
そこで、一次側電流Ｉ１の値がしきい値Ｉｔｈ以上となった段階で、比較部１０８から電流値Ｉ１がしきい値Ｉｔｈ以上となったことを示す比較結果が出力され、これに基づいて、保護指示信号生成部１１０から保護指示信号Ｓｈが出力される。保護指示信号Ｓｈは、駆動回路２４における３ステートバッファ３６の制御端子φｃに入力され、これにより、駆動回路２４の出力が高インピーダンス状態となる。すなわち、半導体スイッチ２２のゲートに駆動回路２４が接続されていない状態になることから、ゲート電圧Ｖｇは、放電抵抗１１２とゲート・ソース間容量（Ｃｉｓｓ）によってゆっくり減衰していく。これにより、半導体スイッチ２２は、能動領域に入り徐々にインピーダンスを大きくしていく状態となる。この間において、半導体スイッチ２２のドレイン・ソース間電圧Ｖｓｗは、半導体スイッチ２２がターンオフ状態となっている期間において徐々に上昇する。しかし、ゆっくりと電流が減衰するため、サージ電圧Ｖｓは、半導体スイッチ２２を高速遮断したときに比べ、大幅に小さくすることが可能となり、半導体スイッチ２２の破壊を回避できる。その後、ドレイン・ソース間電圧Ｖｓｗは低下し、ほぼ電源電圧Ｅとなる。
【００７６】
このように、本実施の形態に係るパルス発生回路１００は、放電負荷１６の一対の電極３８ａ及び３８ｂ間にアーク放電が発生して、一次側電流Ｉ１が急激に増加しても、一次側電流Ｉ１がしきい値Ｉｔｈ以上となった段階で、駆動回路２４の出力を高インピーダンスにしたので、その後の一次側電流Ｉ１の上昇を抑えることが可能となり、しかも、一次側電流Ｉ１を徐々に減少させることができ、アーク放電による半導体スイッチ２２の故障を回避することができる。
【００７７】
また、アーク放電の発生時に流れる一次側電流Ｉ１は、直流電源部１４の電源電圧Ｅの値によって大きく変わり、直流電源部１４から供給される電源電圧Ｅは、直流電源２６やコンデンサ２８の環境変化等によって変動する。従って、しきい値Ｉｔｈを電源電圧Ｅの高いときのレベルに合わせて設定すると、例えば電源電圧Ｅが低いときのアーク放電を検出できず、半導体スイッチ２２の故障を引き起こすおそれがある。
【００７８】
しかし、本実施の形態では、しきい値設定部１０６において、直流電源部１４の電源電圧Ｅに応じたしきい値Ｉｔｈを設定するようにしたので、電源電圧Ｅの高いときや低いときに拘わらず、アーク放電を確実に検出することができる。
【００７９】
また、駆動回路２４の出力を高インピーダンスにする手法として、制御信号生成回路３４と半導体スイッチ２２の間に、３ステートバッファ３６を介在させ、制御端子φｃに保護指示信号Ｓｈを入力させて、駆動回路２４の出力を高インピーダンスするようにしたので、回路構成が簡単で、コストの増加も抑えることができる。
【００８０】
半導体スイッチ２２のゲートと直流電源部１４の負極端子３０ｂとの間に放電抵抗１１２を接続するようにしたので、駆動回路２４の出力が高インピーダンスになった後のゲート電圧Ｖｇを放電抵抗１１２とゲート・ソース間容量（Ｃｉｓｓ）によって減衰させることができる。その結果、アーク放電が発生した後に、半導体スイッチ２２を急激にオフするのではなく、ゆっくりとオフに向かってターンオフさせることができ、過電圧等の発生を防止することができる。
【００８１】
しきい値Ｉｔｈは、通常動作時における一次側電流Ｉ１のピーク値（共振波形の前半の波形のピーク値）をＩｐ（図６参照）としたとき、
１．０５Ｉｐ≦Ｉｔｈ≦２．０Ｉｐ
であることが好ましい１．０５Ｉｐ未満だと、負荷インピーダンスの変化による電流増加を、アーク放電による電流増加と間違え、誤動作を繰り返すおそれがあり、また、２．０Ｉｐを超えると、保護動作が遅れてしまい、保護指示信号Ｓｈを出力した後の一次側電流Ｉ１の増加を一定レベルに抑えることができなくなるおそれがあるからである。
【００８２】
一次側電流Ｉ１がしきい値Ｉｔｈ以上となった時点から保護指示信号Ｓｈを出力するまでの時間（応答時間Ｔｈ：図６参照）は、１０数ｎｓｅｃ未満が好ましい。応答時間Ｔｈが長いと、上述したように、保護動作が遅れてしまい、保護指示信号Ｓｈを出力した後の一次側電流Ｉ１の増加を一定レベルに抑えることができなくなるおそれがあるからである。
【００８３】
ここで、アーク放電保護回路部２００の具体的な回路構成例を図７を参照しながら説明する。
【００８４】
アーク放電保護回路部２００は、電流検出部１０２を構成する電流センサ１１４、第１抵抗Ｒ１及び第２抵抗Ｒ２と、電圧検出部１０４を構成する第３抵抗Ｒ３及び第４抵抗Ｒ４と、しきい値設定部１０６を構成する第１ＮＰＮトランジスタ１１６と第５抵抗Ｒ５と、比較部１０８を構成する第２ＮＰＮトランジスタ１１８及び第６抵抗Ｒ６と、保護指示信号生成部１１０を構成するＰＮＰトランジスタ１２０及び結合コンデンサ１２２とを有する。
【００８５】
なお、第２ＮＰＮトランジスタ１１８のコレクタと別の電源１２４との間に接続された抵抗Ｒｐは、プルアップ抵抗である。また、第２ＮＰＮトランジスタ１１８のベースに接続される抵抗Ｒａ及び抵抗Ｒｂはベース電流を制限するための保護抵抗であり、第２ＮＰＮトランジスタ１１８のベース・エミッタ間に接続される抵抗Ｒｃは、動作安定化のための抵抗である。同様に、ＰＮＰトランジスタ１２０のベースに結合コンデンサ１２２を介して接続される抵抗Ｒｄはベース電流を制限するための保護抵抗であり、ＰＮＰトランジスタ１２０のベース・エミッタ間に接続される抵抗Ｒｅは、動作安定化のための抵抗である。また、第１抵抗Ｒ１と第２抵抗Ｒ２との接点１２６と保護抵抗Ｒｂとの間に逆流防止ダイオード１２８が接続され、ＰＮＰトランジスタ１２０のベース・エミッタ間にも逆流防止ダイオード１３０が接続されている。
【００８６】
電流検出部１０２は、例えばカレント・トランスにて構成された電流センサ１１４からの検出電流を、直列接続された第１抵抗Ｒ１と第２抵抗Ｒ２にて抵抗分圧して出力する。電流検出部１０２からの出力は、逆流防止ダイオード１２８及び保護抵抗Ｒｂを介して比較部１０８の第２ＮＰＮトランジスタ１１８のベースに供給される。
【００８７】
電圧検出部１０４は、直流電源２６の＋端子と−端子間に直列接続された第３抵抗Ｒ３及び第４抵抗Ｒ４にて、電源電圧Ｅを抵抗分圧して出力する。電圧検出部１０４からの出力は、しきい値設定部１０６の第１ＮＰＮトランジスタ１１６のベースに供給される。
【００８８】
しきい値設定部１０６の第１ＮＰＮトランジスタ１１６は、コレクタが別の電源１２４に接続され、エミッタが比較部１０８の第２ＮＰＮトランジスタ１１８のエミッタと接点１３２において共通とされている。
【００８９】
しきい値設定部１０６の第５抵抗Ｒ５は、第１ＮＰＮトランジスタ１１６と第２ＮＰＮトランジスタ１１８の共通のエミッタと接地間に接続されている。
【００９０】
保護指示信号生成部１１０のＰＮＰトランジスタ１２０は、エミッタが別の電源１２４に接続され、コレクタと接地間に比較部１０８の第６抵抗Ｒ６が接続されている。結合コンデンサ１２２は、ＰＮＰトランジスタ１２０のベースと比較部１０８の第２ＮＰＮトランジスタ１１８のコレクタ間に接続されている。第２ＮＰＮトランジスタ１１８のコレクタに接続された出力端子φｏｕｔが保護指示信号生成部１１０の出力端子を構成する。
【００９１】
そして、第１ＮＰＮトランジスタ１１６のベースには、電圧検出部１０４からの出力、すなわち、電源電圧Ｅを第３抵抗Ｒ３及び第４抵抗Ｒ４の抵抗分圧した出力が供給され、該第１ＮＰＮトランジスタ１１６はオンとなる。これにより、別の電源１２４から第１ＮＰＮトランジスタ１１６を介して電流が流れ、しきい値設定部１０６の第５抵抗Ｒ５の両端に電源電圧Ｅに応じた電圧が現れる。
【００９２】
一方、電流検出部１０２では、半導体スイッチ２２のドレイン・ソース間に流れる一次側電流Ｉ１に応じた検出電流が電流センサ１１４に流れ、第１抵抗Ｒ１及び第２抵抗Ｒ２によって抵抗分圧されて出力される。この出力は逆流防止ダイオード１２８及び保護抵抗Ｒｂを介して第２ＮＰＮトランジスタ１１８のベースに供給される。しきい値設定部１０６の第５抵抗Ｒ５の両端電圧よりも電流検出部１０２からの出力（電圧）が低い場合は、比較部１０８の第２ＮＰＮトランジスタ１１８はオフ状態を維持し、出力端子φｏｕｔからは、別の電源１２４の電源電圧が出力される。
【００９３】
放電負荷１６の一対の電極３８ａ及び３８ｂ間にアーク放電が発生して、一次側電流Ｉ１が上昇し、第５抵抗Ｒ５の両端電圧よりも電流検出部１０２からの出力（電圧）が高くなると、比較部１０８の第２ＮＰＮトランジスタ１１８がオンとなり、出力端子φｏｕｔからの出力が低下する。すなわち、出力が低下した時点から保護指示信号Ｓｈの出力が開始されることになる。この変化（電圧降下）は、結合コンデンサ１２２を介してＰＮＰトランジスタ１２０のベースに伝わり、ＰＮＰトランジスタ１２０がオンとなる。これにより、別の電源１２４からＰＮＰトランジスタ１２０を介して電流が流れ、比較部１０８の第６抵抗Ｒ６の両端にしきい値設定部１０６の第５抵抗Ｒ５の両端電圧よりも高い電圧が発生し、この電圧が第２ＮＰＮトランジスタ１１８のベースに供給され、第２ＮＰＮトランジスタ１１８のオンは、電流検出部１０２の出力が低下した後も維持されることになる。その結果、図６のタイムチャートに示すように、一次側電流Ｉ１は、しきい値Ｉｔｈの高低に関係なく、０Ａになるまで徐々に減少していく。
【００９４】
一般に、ＮＰＮトランジスタはＰＮＰトランジスタよりも動作速度が速い。そこで、この具体例に係る回路では、第２ＮＰＮトランジスタ１１８のコレクタに出力端子φｏｕｔを接続して、該出力端子φｏｕｔの出力が低下した時点から保護指示信号Ｓｈの出力が開始できるようにしている。しかも、エミッタに出力端子を接続する場合よりも、第２ＮＰＮトランジスタ１１８がオンした後の出力端子のレベル変化が速い。従って、第５抵抗Ｒ５の両端電圧よりも電流検出部１０２からの出力（電圧）が高くなった時点から出力端子φｏｕｔの出力レベルが変化するまでの期間を短くすることができ、例えば１０数ｎｓｅｃ未満でも可能である。
【００９５】
出力端子φｏｕｔの出力が高レベルから低レベルに変化した後は、その状態を維持させればよいため、本実施の形態では、速度の遅いＰＮＰトランジスタ１２０を用いるようにしている。ＮＰＮトランジスタを用いた場合、低レベルから高レベルに変換させるための回路素子が別途必要になるため、回路構成が複雑になるが、ＰＮＰトランジスタ１２０を用いることで、回路構成を簡単化することができる。しかも、第２ＮＰＮトランジスタ１１８のコレクタとＰＮＰトランジスタ１２０のベースとを結合コンデンサ１２２を介して接続したので、高レベルから低レベルへの変化のみが結合コンデンサ１２２を介してＰＮＰトランジスタ１２０に伝達し、その後、第２ＮＰＮトランジスタ１１８とＰＮＰトランジスタ１２０とがほぼ絶縁状態となるため、低消費電力につながる。
【００９６】
また、この回路構成例は、ＩＣを使用せずに、全てアナログ回路で構成することができるため、高速、且つ、ノイズ耐性の高い回路を実現することができる。従って、保護に要する遅れ時間を可能な限り短くすることができ、パルス発生回路１００を強いノイズが発生する環境に設置しても、パルス発生回路１００の保護を確実に行うことができ、信頼性の向上を図ることができる。
【００９７】
上述の例では、アーク放電が発生して一次側電流Ｉ１がしきい値Ｉｔｈ以上となった段階で保護指示信号Ｓｈを出力し、そのまま保護指示信号Ｓｈの出力を維持するようにしたが、保護指示信号Ｓｈの出力時点から一次側電流Ｉ１が０Ａになるまでの時間を放電負荷１６の特性等に応じて予め設定しておき、該時間が経過した時点で保護指示信号Ｓｈの出力を停止するようにしてもよい。
【００９８】
なお、本発明に係るパルス発生回路及びアーク放電保護回路は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【符号の説明】
【００９９】
１０…パルス発生回路部                １２…トランス
１４…直流電源部                      １６…放電負荷
１８…一次巻線                        １８ａ…一端
２０…ダイオード                      ２２…半導体スイッチ
２４…駆動回路                        ３２…ＳｉＣ−ＭＯＳＦＥＴ
３４…制御信号生成回路                ３６…３ステートバッファ
３８ａ、３８ｂ…一対の電極            ４０…容量負荷
４４…二次巻線                        １００…パルス発生回路
１０２…電流検出部                    １０４…電圧検出部
１０６…しきい値設定部                １０８…比較部
１１０…保護指示信号生成部            １１２…放電抵抗
１１４…電流センサ                    ２００…アーク放電保護回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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