(57)【要約】【課題】回路周辺にノイズ対策部品を配置することなく、貫通電流を低減してエミッションノイズの低減を図る。【解決手段】一次側トランジスタ２１と同じ定電流が二次側トランジスタ２２に流れるように構成されたカレントミラー回路２０と、一次側トランジスタ３１と同じ電流が二次側トランジスタ３２に流れるように構成された第２のカレントミラー回路３０と、トランジスタ２１とトランジスタ３１の間に接続された抵抗４０を備える。互いのゲートが接続されたトランジスタ１１ａとトランジスタ１１ｂを直列接続して成るＣＭＯＳ直列回路１１を、二次側トランジスタ２２と二次側トランジスタ３２との間に直列に接続する。【選択図】図１
2014036252.tif 000002
【特許請求の範囲】
【請求項１】
互いのゲートが接続されたＰチャネル型ＣＭＯＳトランジスタ（１１ａ〜１５ａ、１３ｃ、１４ｃ）とＮチャネル型ＣＭＯＳトランジスタ（１１ｂ〜１５ｂ、１３ｄ、１４ｄ）を直列接続して成るＣＭＯＳ直列回路を有する電子回路であって、
電源端子（Ｖｄｄ）に接続された一次側トランジスタ（２１）および二次側トランジスタ（２２〜２５）を有し、一次側トランジスタ（２１）に流れる電流と比例する定電流が二次側トランジスタ（２２〜２５）に流れるように構成された第１のカレントミラー回路（２０）と、
接地端子（ＧＮＤ）に接続された一次側トランジスタ（３１）および二次側トランジスタ（３２〜３５）を有し、一次側トランジスタ（３１）に流れる電流と比例する電流が二次側トランジスタ（３２〜３５）に流れるように構成された第２のカレントミラー回路（３０）と、
前記第１のカレントミラー回路（２０）の一次側トランジスタ（２１）と前記第２のカレントミラー回路（３０）の一次側トランジスタ（３１）の間に接続された抵抗（４０）と、を備え、
前記ＣＭＯＳ直列回路は、前記第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と前記第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）との間に直列に接続されていることを特徴とする電子回路。
【請求項２】
複数の前記ＣＭＯＳ直列回路を備えており、
前記ＣＭＯＳ直列回路の各々に、前記第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と前記第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）とが接続されていることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記ＣＭＯＳ直列回路の各々は、少なくとも１つのＣＭＯＳトランジスタのゲートを制御して当該ＣＭＯＳトランジスタを含む負荷（５０〜５３）を駆動するようになっており、
前記ＣＭＯＳ直列回路に接続される前記第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と前記第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）には、それぞれ前記ＣＭＯＳ直列回路により制御される前記ＣＭＯＳトランジスタのゲート容量に比例する定電流が流れるように構成されていることを特徴とする請求項２に記載の電子回路。
【請求項４】
前記第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）には、前記第１のカレントミラー回路（２０）の一次側トランジスタ（２１）と同じ値の定電流が流れるようになっており、
前記第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）には、前記第２のカレントミラー回路（３０）の一次側トランジスタ（３１）と同じ値の定電流が流れるようになっていることを特徴とする請求項１または２に記載の電子回路。
【請求項５】
前記ＣＭＯＳ直列回路の各々は、少なくとも１つのＣＭＯＳトランジスタのゲートを制御して当該ＣＭＯＳトランジスタを含む負荷（５０〜５３）を駆動するようになっており、
前記ＣＭＯＳ直列回路には、当該ＣＭＯＳ直列回路により制御される前記ＣＭＯＳトランジスタのゲートの数に比例する数の前記第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と前記第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）とがそれぞれ並列接続されていることを特徴とする請求項４に記載の電子回路。
【請求項６】
前記第１のカレントミラー回路（２０）を構成しているトランジスタは、Ｐチャネル型ＣＭＯＳトランジスタにより構成され、前記第２のカレントミラー回路（３０）を構成しているトランジスタは、Ｎチャネル型ＣＭＯＳトランジスタにより構成されていることを特徴とする請求項１ないし５のいずれか１つに記載の電子回路。
【請求項７】
前記第１のカレントミラー回路（２０）を構成しているトランジスタは、ｐｎｐ型トランジスタにより構成され、前記第２のカレントミラー回路（３０）を構成しているトランジスタは、ｎｐｎ型トランジスタにより構成されていることを特徴とする請求項１ないし５のいずれか１つに記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いのゲートが接続されたＰチャネル型ＣＭＯＳトランジスタとＮチャネル型ＣＭＯＳトランジスタを直列接続して成るＣＭＯＳ直列回路を有する電子回路に関するものである。
【背景技術】
【０００２】
従来、直列接続されたＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタを有する出力回路において、定電流回路に流れる電流のＭ倍、Ｎ倍の定電流がＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタに流れるようにして高速動作を可能とするようにした回路がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−３５２７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、例えば、互いのゲートが接続されたＰチャネル型ＣＭＯＳトランジスタとＮチャネル型ＣＭＯＳトランジスタを直列接続して構成されるインバータ回路を有する電子回路においては、インバータ回路が論理反転するときにインバータ回路に貫通電流が流れ、この貫通電流の電流値の変化で、周囲の次回や電界が変化してエミッションノイズが発生する。このようなエミッションノイズは、車載用のＡＭラジオやＦＭラジオ等のノイズの原因となる。また、この貫通電流の大きさは、電子回路のトランジスタ数に比例するので、電子回路の回路規模が大きくなるほど大きなエミッションノイズが発生する。
【０００５】
このようなエミッションノイズへの対策として、電子回路の周囲にバイパスコンデンサやフェライトビーズ等のノイズ対策部品を配置するのが一般的である。しかし、このようなノイズ対策部品を配置すると、回路周辺の部品点数が増加してしまうといった問題がある。
【０００６】
なお、上記特許文献１に記載されたような出力回路では、高速動作させるために、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタに大電流を流すように構成されたもので、貫通電流を十分に低減してエミッションノイズを抑制するといったことはできない。
【０００７】
本発明は上記問題に鑑みたもので、回路周辺にノイズ対策部品を配置することなく、貫通電流を低減してエミッションノイズの低減を図ることを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明は、互いのゲートが接続されたＰチャネル型ＣＭＯＳトランジスタ（１１ａ〜１５ａ、１３ｃ、１４ｃ）とＮチャネル型ＣＭＯＳトランジスタ（１１ｂ〜１５ｂ、１３ｄ、１４ｄ）を直列接続して成るＣＭＯＳ直列回路を有する電子回路であって、電源端子（Ｖｄｄ）に接続された一次側トランジスタ（２１）および二次側トランジスタ（２２〜２５）を有し、一次側トランジスタ（２１）に流れる電流と比例する定電流が二次側トランジスタ（２２〜２５）に流れるように構成された第１のカレントミラー回路（２０）と、接地端子（ＧＮＤ）に接続された一次側トランジスタ（３１）および二次側トランジスタ（３２〜３５）を有し、一次側トランジスタ（３１）に流れる電流と比例する電流が二次側トランジスタ（３２〜３５）に流れるように構成された第２のカレントミラー回路（３０）と、第１のカレントミラー回路（２０）の一次側トランジスタ（２１）と第２のカレントミラー回路（３０）の一次側トランジスタ（３１）の間に接続された抵抗（４０）と、を備え、ＣＭＯＳ直列回路は、第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）との間に直列に接続されていることを特徴とする電子回路。
【０００９】
このような構成によれば、ＣＭＯＳ直列回路は、第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）との間に直列に接続されているので、ＣＭＯＳ直列回路が論理反転する際に、ＣＭＯＳ直列回路を構成しているＰチャネル型ＣＭＯＳトランジスタとＮチャネル型ＣＭＯＳトランジスタに大電流の貫通電流が流れそうになっても、第１のカレントミラー回路（２０）の二次側トランジスタ（２２〜２５）と第２のカレントミラー回路（３０）の二次側トランジスタ（３２〜３５）によって電流が制限されるので、回路周辺にノイズ対策部品を配置することなく、貫通電流を低減してエミッションノイズの低減を図ることができる。
【００１０】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る電子回路の構成を示す図である。
【図２】貫通電流Ｉｋｉの様子を示した図である。
【図３】本発明の第２実施形態に係る電子回路の構成を示す図である。
【図４】本発明の第３実施形態に係る電子回路の構成を示す図である。
【図５】本発明の第４実施形態に係る電子回路の構成を示す図である。
【図６】変形例について説明するための図である。
【発明を実施するための形態】
【００１２】
（第１実施形態）
本発明の第１実施形態に係る電子回路の構成を図１に示す。本実施形態に係る電子回路は、インバータ回路１１、カレントミラー回路２０、カレントミラー回路３０および抵抗４０を備えている。
【００１３】
インバータ回路１１は、入力端子ＩＮ１に印加される電圧レベルを論理反転した電圧レベルを出力端子ＯＵＴより出力するデジタル回路である。インバータ回路１１は、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１１ａとＮチャネル型ＭＯＳトランジスタ１１ｂを直列接続して成るＣＭＯＳ直列回路により構成されている。
【００１４】
カレントミラー回路２０は、電源端子Ｖｄｄに接続されたＰチャネル型ＭＯＳトランジスタ２１、２２を有し、一次側トランジスタ２１に比例する電流が二次側トランジスタ２２に流れるように構成されている。
【００１５】
また、カレントミラー回路３０は、接地端子ＧＮＤに接続されたＮチャネル型ＭＯＳトランジスタ３１、３２を有し、一次側トランジスタ３１に比例する電流が二次側トランジスタ３２に流れるように構成されている。
【００１６】
抵抗４０は、カレントミラー回路２０の一次側トランジスタ２１とカレントミラー回路３０の一次側トランジスタ３１の間に接続されている。
【００１７】
インバータ回路１１を構成しているトランジスタ１１ａ、１１ｂには、それぞれカレントミラー回路２０の二次側トランジスタ２２とカレントミラー回路３０の二次側トランジスタ３２とが直列に接続されている。
【００１８】
本実施形態において、インバータ回路１１を構成しているトランジスタ１１ａ、１１ｂとトランジスタ２１、２２のトランジスタサイズ（ゲート長、ゲート幅）は同じとなっている。
【００１９】
また、カレントミラー回路２０における一次側トランジスタ２１と二次側トランジスタ２２のトランジスタサイズ（ゲート長、ゲート幅）は同じとなっており、カレントミラー回路２０における一次側トランジスタ２１と二次側トランジスタ２２に等しい電流が流れるように構成されている。
【００２０】
また、カレントミラー回路３０における一次側トランジスタ３１と二次側トランジスタ３２のトランジスタサイズ（ゲート長、ゲート幅）も同じとなっており、カレントミラー回路３０における一次側トランジスタ３１と二次側トランジスタ３２に等しい電流が流れるように構成されている。
【００２１】
上記した構成において、カレントミラー回路２０の一次側トランジスタ２１と抵抗４０とカレントミラー回路３０の一次側トランジスタ３１は直列に接続されている。
【００２２】
ここで、電源端子Ｖｄｄの電圧をＶｃｃ、トランジスタ２１の閾値電圧をＶｔｐ、トランジスタ３１の閾値電圧をＶｔｎ、抵抗Ｒの抵抗値ｒとすると、トランジスタ２１から抵抗４０を介してトランジスタ３１に流れる電流Ｉは、数式１のように表すことができる。
（数１）
Ｉ＝（Ｖｃｃ−Ｖｔｐ−Ｖｔｎ）／ｒ  ・・・数式１
上述したように、カレントミラー回路２０の一次側トランジスタ２１に流れる電流と二次側トランジスタ２２に流れる電流は等しくなっており、また、カレントミラー回路３０の一次側トランジスタ３１に流れる電流と二次側トランジスタ３２に流れる電流は等しくなっている。
【００２３】
すなわち、カレントミラー回路２０の二次側トランジスタ２２からインバータ回路１１を構成しているトランジスタ１１ａ、１１ｂを介してカレントミラー回路３０の二次側トランジスタ３２に流れる電流は、カレントミラー回路２０の一次側トランジスタ２１から抵抗４０を介してカレントミラー回路３０の一次側トランジスタ３１に流れる電流Ｉと等しくなる。
【００２４】
図２に、カレントミラー回路２０、３０および抵抗４０を省略して電源端子Ｖｄｄと接地端子ＧＮＤの間にインバータ回路１１を設けた場合と、カレントミラー回路２０、３０および抵抗４０とともにインバータ回路１１を設けた場合の貫通電流Ｉｋｉの様子を示す。図中、一点鎖線Ａは、カレントミラー回路２０、３０および抵抗４０を省略した場合のインバータ回路１１に流れる貫通電流Ｉｋｉを示しており、図中実線Ｂは、カレントミラー回路２０、３０および抵抗４０を省略しない場合のインバータ回路１１に流れる貫通電流Ｉｋｉを示している。
【００２５】
このように、インバータ回路１１の入力端子ＩＮ１の電圧レベルが変化してインバータ回路１１より出力される電圧レベルが論理反転する際に、インバータ回路１１を構成しているトランジスタ１１ａ、１１ｂに大電流の貫通電流Ｉｋｉが流れそうになっても、カレントミラー回路２０の二次側トランジスタ２２およびカレントミラー回路３０の二次側トランジスタ３２によって電流が制限され、貫通電流Ｉｋｉを抑制することができる。
【００２６】
上記した構成によれば、ＣＭＯＳ直列回路は、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５との間に直列に接続されているので、ＣＭＯＳ直列回路が論理反転する際に、ＣＭＯＳ直列回路を構成しているＰチャネル型ＣＭＯＳトランジスタとＮチャネル型ＣＭＯＳトランジスタに大電流の貫通電流が流れそうになっても、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５によって電流が制限されるので、回路周辺にノイズ対策部品を配置することなく、貫通電流を低減してエミッションノイズの低減を図ることができる。
【００２７】
（第２実施形態）
本発明の第２実施形態に係る電子回路の構成を図３に示す。本実施形態に係る電子回路は、図１に示した電子回路に対し、更に、３つのインバータ５１〜５３を駆動するインバータ回路１２を備えた点と、カレントミラー回路２０の二次側トランジスタ２３〜２５およびカレントミラー回路３０の二次側トランジスタ３３〜３５を備えた点が異なる。なお、上記実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる点を中心に説明する。
【００２８】
本実施形態では、ＣＭＯＳ直列回路を有する２つのインバータ回路１１、１２を備えており、これらのインバータ回路１１、１２の各々に、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とが接続されている。
【００２９】
回路に含まれる一部のトランジスタに大電流の貫通電流が流れただけでも、比較的大きなエミッションノイズが発生することがあるが、本実施形態では、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１３ａとＮチャネル型ＭＯＳトランジスタ１３ｂを直列接続して成るＣＭＯＳ直列回路を有する複数の全ての回路１１、１２の各々に、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とを接続するように構成されている。このように、より効果的にエミッションノイズの発生を抑制している。
【００３０】
また、本実施形態において、インバータ回路１２は、３つのインバータ５１〜５３を駆動する構成となっている。また、インバータ５１〜５３は、図１に示したインバータ回路１１と同じ回路構成となっている。
【００３１】
インバータ回路１１を構成しているトランジスタ１１ａ、１１ｂに流れる電流は、カレントミラー回路２０の二次側トランジスタ２２およびカレントミラー回路３０の二次側トランジスタ３２により制限され、貫通電流が抑制される。
【００３２】
しかし、このようにインバータ回路１１に流れる電流を制限する構成では、後段のトランジスタのゲート容量が大きくなると、トランジスタのゲート信号の立ち上がり、立ち下がり波形が鈍って、後段のインバータ５０の遅延時間が遅くなってしまう。
【００３３】
本実施形態では、後段に３つのインバータ５１〜５３が接続されているインバータ回路１２には、後段に１つのインバータ５０が接続されているインバータ回路１１と比較して３倍の電流Ｉｋｉを流すことができるように構成されている。具体的には、カレントミラー回路２０の二次側トランジスタ２２〜２５に、それぞれ一次側トランジスタ２１と同じ値の定電流が流れるように構成され、カレントミラー回路３０の二次側トランジスタ３２〜３５に、それぞれ一次側トランジスタ３１と同じ値の定電流が流れるように構成されており、１つのインバータ５０を駆動するインバータ回路１１に含まれるＣＭＯＳ直列回路には、それぞれ１つの二次側トランジスタ２２と二次側トランジスタ３２が接続され、３つのインバータ５１〜５３を駆動するインバータ回路１２に含まれるＣＭＯＳ直列回路には、それぞれ３つの二次側トランジスタ２３〜２５と二次側トランジスタ３３〜３５が接続されている。
【００３４】
なお、電圧をＶ、負荷のゲート容量をＣ、電流をＩ、立ち上がり／立ち下がり時間をｔとすると、Ｖ＝Ｉ・ｔ／Ｃの関係が成り立つ。ここで、負荷のゲート容量Ｃが３倍になったとしても、電流Ｉを３倍にすることで、立ち上がり／立ち下がり時間ｔを一定とすることが可能である。
【００３５】
また、カレントミラー回路２０の二次側トランジスタ２２〜２５に、カレントミラー回路２０の一次側トランジスタ２１と同じ値の定電流が流れるように構成し、カレントミラー回路３０の二次側トランジスタ３２〜３５に、カレントミラー回路３０の一次側トランジスタ３１と同じ値の定電流が流れるように構成することができる。
【００３６】
更に、ＣＭＯＳ直列回路の各々は、少なくとも１つのＣＭＯＳトランジスタのゲートを制御して当該ＣＭＯＳトランジスタを含む負荷５０〜５３を駆動するようになっており、ＣＭＯＳ直列回路には、当該ＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲートの数に比例する数のカレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とがそれぞれ並列接続されるように構成されているので、ＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲートの数が多い場合でも、ＣＭＯＳトランジスタのゲート信号の立ち上がり、立ち下がり波形が鈍って、負荷の遅延時間が遅くなってしまうといったことを防止することが可能である。
【００３７】
（第３実施形態）
本発明の第３実施形態に係る電子回路の構成を図３に示す。図１中のインバータ回路１１を２入力ＮＡＮＤ回路１３に置き換えた構成となっている。ＮＡＮＤ回路１３は、入力端子ＩＮ１と入力端子ＩＮ２にそれぞれハイレベルの信号が入力されたときのみハイレベルの信号を出力端子ＯＵＴから出力する電子回路である。
【００３８】
ＮＡＮＤ回路１３は、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１３ａとＮチャネル型ＭＯＳトランジスタ１３ｂを直列接続して成るＣＭＯＳ直列回路と、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１３ｃとＮチャネル型ＭＯＳトランジスタ１３ｄを直列接続して成るＣＭＯＳ直列回路を有している。
【００３９】
また、ＮＡＮＤ回路１３は、カレントミラー回路２０の二次側トランジスタ２２とカレントミラー回路３０の二次側トランジスタ３２との間に直列に接続されている。
【００４０】
このような構成においても、カレントミラー回路２０の二次側トランジスタ２２からＮＡＮＤ回路１３を介してカレントミラー回路３０の二次側トランジスタ３２に流れる電流は、カレントミラー回路２０の一次側トランジスタ２１から抵抗４０を介してカレントミラー回路３０の一次側トランジスタ３１に流れる電流Ｉと等しくなる。
【００４１】
すなわち、ＮＡＮＤ回路１３より出力される電圧レベルが論理反転する際に、ＮＡＮＤ回路１３を構成しているトランジスタ１３ａ、１３ｂおよびトランジスタ１３ｃ、１３ｄに大電流の貫通電流Ｉｋｉが流れそうになっても、カレントミラー回路２０の二次側トランジスタ２２およびカレントミラー回路３０の二次側トランジスタ３２により電流が制限され、貫通電流Ｉｋｉを抑制することができる。
【００４２】
（第４実施形態）
本発明の第４実施形態に係る電子回路の構成を図３に示す。図１中のインバータ回路１１を２入力ＮＯＲ回路１４に置き換えた構成となっている。ＮＯＲ回路１４は、入力端子ＩＮ１と入力端子ＩＮ２にそれぞれローレベルの信号が入力されたときのみハイレベルの信号を出力端子ＯＵＴから出力するデジタル回路である。
【００４３】
ＮＯＲ回路１４は、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１４ａとＮチャネル型ＭＯＳトランジスタ１４ｂを直列接続して成るＣＭＯＳ直列回路と、互いのゲートが接続されたＰチャネル型ＭＯＳトランジスタ１４ｃとＮチャネル型ＭＯＳトランジスタ１４ｄを直列接続して成るＣＭＯＳ直列回路を有している。
【００４４】
また、ＮＯＲ回路１４は、カレントミラー回路２０の二次側トランジスタ２２とカレントミラー回路３０の二次側トランジスタ３２との間に直列に接続されている。
【００４５】
このような構成においても、カレントミラー回路２０の二次側トランジスタ２２からＮＯＲ回路１４を介してカレントミラー回路３０の二次側トランジスタ３２に流れる電流は、カレントミラー回路２０の一次側トランジスタ２１から抵抗４０を介してカレントミラー回路３０の一次側トランジスタ３１に流れる電流Ｉと等しくなる。
【００４６】
すなわち、ＮＯＲ回路１４より出力される電圧レベルが論理反転する際に、ＮＯＲ回路１４を構成しているトランジスタ１４ａ、１４ｂおよびトランジスタ１４ｃ、１４ｄに大電流の貫通電流Ｉｋｉが流れそうになっても、カレントミラー回路２０の二次側トランジスタ２２およびカレントミラー回路３０の二次側トランジスタ３２により電流が制限され、貫通電流Ｉｋｉを抑制することができる。
【００４７】
（その他の実施形態）
上記第１〜第４実施形態では、インバータ回路１１、１２、ＮＡＮＤ回路１３、ＮＯＲ回路１４に対し、カレントミラー回路２０、３０および抵抗４０により、電流を制限して貫通電流を抑制する構成を示したが、図５に示すようなリングオシレータ１５や、図示しない各種フリップフロップ等のデジタル回路等に対しても、同様に、カレントミラー回路２０、３０および抵抗４０により、電流を制限して貫通電流を抑制するように構成することができる。
【００４８】
また、上記第２実施形態では、ＣＭＯＳ直列回路を有する２つのインバータ回路１１、１２の各々に、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とを接続するように構成したが、ＣＭＯＳ直列回路を有する全ての回路の各々に、カレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とを接続するように構成してもよい。
【００４９】
また、上記第２実施形態では、カレントミラー回路２０の二次側トランジスタ２２〜２５に、カレントミラー回路２０の一次側トランジスタ２１と同じ値の定電流が流れるように構成し、カレントミラー回路３０の二次側トランジスタ３２〜３５に、カレントミラー回路３０の一次側トランジスタ３１と同じ値の定電流が流れるように構成し、更に、ＣＭＯＳ直列回路の各々は、少なくとも１つのＣＭＯＳトランジスタのゲートを制御して当該ＣＭＯＳトランジスタを含む負荷５０〜５３を駆動するようになっており、ＣＭＯＳ直列回路には、当該ＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲートの数に比例する数のカレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５とがそれぞれ並列接続されるように構成したが、必ずしもカレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路２０の一次側トランジスタ２１に同じ値の定電流が流れるように構成する必要はなく、また、カレントミラー回路３０の二次側トランジスタ３２〜３５とカレントミラー回路３０の一次側トランジスタ３１に同じ値の定電流が流れるように構成する必要はない。この場合、ＣＭＯＳ直列回路の各々は、少なくとも１つのＣＭＯＳトランジスタのゲートを制御して当該ＣＭＯＳトランジスタを含む負荷５０〜５３を駆動するように構成し、ＣＭＯＳ直列回路に接続されるカレントミラー回路２０の二次側トランジスタ２２〜２５とカレントミラー回路３０の二次側トランジスタ３２〜３５には、それぞれＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲート容量に比例する定電流が流れるように構成すれば、ＣＭＯＳ直列回路により制御されるＣＭＯＳトランジスタのゲートの数が多い場合でも、ＣＭＯＳトランジスタのゲート信号の立ち上がり、立ち下がり波形が鈍って、負荷の遅延時間が遅くなってしまうといったことを防止することが可能である。
【００５０】
また、上記第１〜第４実施形態では、カレントミラー回路２０をＰチャネル型ＣＭＯＳトランジスタにより構成し、カレントミラー回路３０をＮチャネル型ＣＭＯＳトランジスタにより構成したが、例えば、カレントミラー回路２０をｐｎｐ型トランジスタにより構成し、カレントミラー回路３０をｎｐｎ型トランジスタにより構成してもよい。
【符号の説明】
【００５１】
１１、１２              インバータ回路
１３                    ＮＡＮＤ回路
１４                    ＮＯＲ回路
２０、３０              カレントミラー回路
２１、３１              一次側トランジスタ
２２〜２５、３２〜３５  二次側トランジスタ
４０                    抵抗
【図１】
2014036252.tif 000003
【図２】
2014036252.tif 000004
【図３】
2014036252.tif 000005
【図４】
2014036252.tif 000006
【図５】
2014036252.tif 000007
【図６】
2014036252.tif 000008