(57)【要約】      （修正有）【課題】Ｄ／Ａ変換器におけるスイッチング時のピーク電流を低減する。【解決手段】半導体装置１は、デジタル信号をアナログ信号に変換するデジタル・アナログ変換部１０を有する。デジタル・アナログ変換部は、入力したデジタルデータの各ビット値に応じて複数のスイッチを切り替えることによりアナログ信号ＡＮＯＵＴを生成する変換回路１３と、アナログ信号に変換すべき変換対象データを格納するための第１記憶部１１と、前記第１記憶部に格納された変換対象データを１ビット又は複数ビット単位で前記変換回路に順次供給するデータ出力制御部１２とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
デジタル信号をアナログ信号に変換するデジタル・アナログ変換部を有する半導体装置であって、
前記デジタル・アナログ変換部は、
入力したデジタルデータの各ビット値に応じて複数のスイッチを切り替えることによりアナログ信号を生成する変換回路と、
アナログ信号に変換すべき変換対象データを格納するための第１記憶部と、
前記第１記憶部に格納された変換対象データを１ビット又は複数ビット単位で前記変換回路に順次供給するデータ出力制御部と、を有する半導体装置。
【請求項２】
前記第１記憶部に格納された変換対象データはｎ（ｎは２以上の整数）ビットのデータであって、
前記データ出力制御部は、前記第１記憶部に格納された変換対象データの上位ｍ（ｍ＜ｎ）ビットを１ビットずつ順次出力し、当該変換対象データの下位ｎ−ｍビットをまとめて出力することにより、前記第１記憶部に格納された変換対象データを前記変換回路に供給する請求項１に記載の半導体装置。
【請求項３】
前記データ出力制御部は、前記第１記憶部に格納された変換対象データを１ビットずつ順次出力することにより、前記第１記憶部に格納された変換対象データを前記変換回路に供給する請求項１に記載の半導体装置。
【請求項４】
前記データ出力制御部は、前記第１記憶部に格納された変換対象データを最上位ビット又は最下位ビットから順に出力する請求項３に記載の半導体装置。
【請求項５】
デジタル信号をアナログ信号に変換するデジタル・アナログ変換部を有する半導体装置であって、
前記デジタル・アナログ変換部は、
入力したデジタルデータの各ビット値に応じて複数のスイッチを切り替えることによりアナログ信号を生成する変換回路と、
アナログ信号に変換すべきｎ（ｎは２以上の整数）ビットの変換対象データを変換サイクル毎に格納するための第１記憶部と、
前記第１記憶部に格納された変換対象データを変換サイクル毎に前記変換回路に供給するための制御を行うデータ出力制御部と、を有し、
前記データ出力制御部は、直前の変換サイクルにおいて変換対象とされた直前の変換対象データに基づいて出力データを生成するとともに前記変換回路に複数回に分けて供給し、最終的な前記出力データが前記第１記憶部に格納された変換対象データと等しくなるように、複数回の前記出力データを一定の変化率で段階的に更新する半導体装置。
【請求項６】
前記データ出力制御部は、前記直前の変換対象データと前記第１記憶部に格納された変換対象データとの差分を所定の除数で除算することによって単位変化量データを生成し、前記単位変化量データを前記所定の除数に応じた回数だけ前記直前の変換対象データに順次加算することにより、前記出力データを更新する請求項５に記載の半導体装置。
【請求項７】
前記データ出力制御部は、前記所定の除数が固定値とされる請求項６に記載の半導体装置。
【請求項８】
第２記憶部を更に有し、
前記データ出力制御部は、前記第２記憶部の設定値に応じて前記所定の除数が切り替え可能に構成される請求項６に記載の半導体装置。
【請求項９】
前記変換回路と電源が共通にされたアナログ回路を更に有し、
前記アナログ回路と前記デジタル・アナログ変換部とは共通の半導体基板に形成される請求項２に記載の半導体装置。
【請求項１０】
前記アナログ回路は、アナログ信号をデジタル信号に変換するアナログ・デジタル変換回路である請求項９に記載の半導体装置。
【請求項１１】
プログラムを実行するデータ処理制御部を更に有し、
前記第１記憶部は、前記データ処理制御部によって前記変換対象データの設定が可能にされる請求項１０に記載の半導体装置。
【請求項１２】
前記変換回路は、供給されるデジタルデータとして、前記データ出力制御部から出力されたデータと、前記第１記憶部に格納された変換対象データとが切り替え可能にされる請求項１１に記載の半導体装置。
【請求項１３】
前記データ処理制御部によるアクセスが可能にされる第３記憶部を更に有し、
前記変換回路は、前記第３記憶部に設定された値に応じて、前記供給されるデジタルデータが切り替え可能にされる請求項１２に記載の半導体装置。
【請求項１４】
前記変換回路は、前記アナログ・デジタル変換回路の動作状態に応じて、前記供給されるデジタルデータが切り替え可能にされる請求項１２に記載の半導体装置。
【請求項１５】
前記データ処理制御部によるアクセスが可能にされる第３記憶部を更に有し、
前記変換回路は、前記第３記憶部に設定された値と、前記アナログ・デジタル変換回路の動作状態とに応じて、前記供給されるデジタルデータが切り替え可能にされる請求項１２に記載の半導体装置。
【請求項１６】
デジタル信号をアナログ信号に変換するデジタル・アナログ変換部を有する半導体装置であって、
前記デジタル・アナログ変換部は、
入力したデジタルデータの各ビットの値に応じて複数のスイッチを切り替えることによりアナログ信号を生成する変換回路と、
アナログ信号に変換すべき変換対象データを格納するための記憶部と、
前記記憶部に格納された変換対象データを所定のビット位置でタイミングをずらして前記変換回路に供給するデータ出力制御部と、を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にデジタル／アナログ変換器を備える半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
従来から、デジタル信号をアナログ信号に変換するデジタル・アナログ変換器（以下、「Ｄ／Ａ変換器」と称する。）として、特許文献１に記載されるような抵抗ラダー型のＤ／Ａ変換器や、特許文献２に記載されるような複数の電流源から構成される電流源アレー型のＤ／Ａ変換器等が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３５１５０号公報
【特許文献２】特開２０１２−６０６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
抵抗ラダー型や電流源アレー型のＤ／Ａ変換器等は、アナログ信号に変換すべきデジタル信号（以下、「変換対象データ」と称する。）に応じて、複数のスイッチのオン・オフを切り替えることで、アナログ信号への変換を実現する。このようなＤ／Ａ変換器は、変換対象データの各ビット値に応じて複数のスイッチを切り替えたときに、瞬間的に大きなスイッチング電流が流れ、電源ラインの揺らぎを生じさせる場合がある。電源ラインの揺らぎは、共通の電源ラインに接続された他のアナログ回路に対してスイッチングノイズとして悪影響を及ぼす。例えば、共通の電源ラインに接続されたＤ／Ａ変換器とアナログ・デジタル変換器（以下、「Ａ／Ｄ変換器」と称する。）を内蔵するマイクロコントローラ（以下、マイコンという。）において、Ｄ／Ａ変換器の動作時に発生したスイッチング電流によってスイッチングノイズが発生し、そのスイッチングノイズがＡ／Ｄ変換器の入力信号に重畳してＡ／Ｄ変換器の変換精度を低下させる虞がある。この問題に対処するため、従来は、Ｄ／Ａ変換器とＡ／Ｄ変換器を排他的に動作させたり、Ｄ／Ａ変換器とＡ／Ｄ変換器を別の電源で動作させたりすることで、Ａ／Ｄ変換器の変換精度の低下を防止していた。しかしながら、Ｄ／Ａ変換器とＡ／Ｄ変換器を排他的に動作させる方法では、Ａ／Ｄ変換処理を行っているときはＤ／Ａ変換処理が行うことができない。また、Ｄ／Ａ変換器とＡ／Ｄ変換器を別の電源で動作させる方法では、電源を２つ用意する必要がある。何れの方法も、マイコンを利用するユーザの利便性の点で問題があった。
【０００５】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【０００７】
すなわち、本半導体装置は、入力したデジタルデータの各ビット値に応じて複数のスイッチを切り替えることによりアナログ信号を生成する変換回路と、アナログ信号に変換すべき変換対象データを格納するための第１記憶部と、前記第１記憶部に格納された変換対象データを１ビット又は複数ビット単位で前記変換回路に順次供給するデータ出力制御部と、を有する。
【発明の効果】
【０００８】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【０００９】
すなわち、本半導体装置によれば、Ｄ／Ａ変換器におけるスイッチング時のピーク電流を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本願の一実施の形態に係る半導体装置を例示するブロック図である。
【図２】図２は、実施の形態１に係る半導体装置を例示するブロック図である。
【図３】図３は、データ出力制御部１２の内部回路構成を例示するブロック図である。
【図４】図４は、Ｄ／Ａ変換部１０のタイミングチャートを例示する説明図である。
【図５】図５は、変換対象データＤＡＴＡの各ビットデータを一括して変換回路１３に入力した場合のタイミングチャートを例示する説明図である。
【図６】図６は、実施の形態２に係る半導体装置を例示するブロック図である。
【図７】図７は、データ出力制御部２２の内部回路構成を例示するブロック図である。
【図８】図８は、Ｄ／Ａ変換部２０のタイミングチャートを例示する説明図である。
【図９】図９は、実施の形態３に係る半導体装置を例示するブロック図である。
【図１０】図１０は、データ出力制御部３２の内部回路構成を例示するブロック図である。
【図１１】図１１は、Ｄ／Ａ変換部３０のタイミングチャートを例示する説明図である。
【図１２】図１２は、実施の形態４に係る半導体装置を例示するブロック図である。
【図１３】図１３は、実施の形態５に係る半導体装置を例示するブロック図である。
【図１４】図１４は、実施の形態６に係る半導体装置を例示するブロック図である。
【発明を実施するための形態】
【００１１】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１２】
〔１〕（デジタル信号を段階的に入力してＤ／Ａ変換を行うＤ／Ａ変換回路）
本願の代表的な実施の形態に係る半導体装置（１）は、図１に示されるように、デジタル信号をアナログ信号に変換するデジタル・アナログ変換部（１０）を有する。前記デジタル・アナログ変換部は、入力したデジタルデータ（ＤＧＯＵＴ）の各ビット値に応じて複数のスイッチを切り替えることによりアナログ信号（ＡＮＯＵＴ）を生成する変換回路（１３）と、アナログ信号に変換すべき変換対象データ（ＤＡＴＡ）を格納するための第１記憶部（１１）とを有する。前記デジタル・アナログ変換部は更に、前記第１記憶部に格納された変換対象データを１ビット又は複数ビット単位で前記変換回路に順次供給するデータ出力制御部（１２）を有する。
【００１３】
これによれば、変換回路に入力するデジタルデータの各ビット値を一括に切り替える場合に比べて、変換回路において発生するスイッチング時のピーク電流を低減することができ、スイッチングノイズを小さくすることができる。例えば、共通の電源で動作するＤ／Ａ変換器及びＡ／Ｄ変換器を内蔵するマイコンに本半導体装置を適用すれば、Ｄ／Ａ変換器のスイッチングノイズが小さくなるから、Ａ／Ｄ変換器の動作中にＤ／Ａ変換器を動作させた場合であっても、Ａ／Ｄ変換器の変換精度の低下を抑えることができる。これにより、Ｄ／Ａ変換器とＡ／Ｄ変換器とを排他的に動作させたり、Ｄ／Ａ変換器とＡ／Ｄ変換器とを別電源で動作させたりする必要がないので、マイコンを使用するユーザの利便性を向上させることができる。
【００１４】
〔２〕（下位側ビットを複数ビットまとめて出力）
項１の半導体装置（１）において、前記第１記憶部に格納された変換対象データはｎ（ｎは２以上の整数）ビットのデータである。前記データ出力制御部は、前記第１記憶部に格納された変換対象データの上位ｍ（ｍ＜ｎ）ビットを１ビットずつ順次出力し、当該変換対象データの下位ｎ−ｍビットをまとめて出力することにより、前記第１記憶部に格納された変換対象データを前記変換回路に供給する。
【００１５】
多くのＤ／Ａ変換器は、より上位側のビットをスイッチングしたときにピーク電流が大きくなる回路構成とされる。項２の半導体装置によれば、スイッチング時のピーク電流が比較的大きい上位ビット側を１ビットずつ変化させるので、スイッチングノイズのピーク値を低減することができる。また、本半導体装置は、スイッチング時のピーク電流が比較的小さい下位ビット側を複数ビットまとめて変化させるので、スイッチングノイズを抑えつつ、Ｄ／Ａ変換処理に係る処理時間の増大を抑えることができる。
【００１６】
〔３〕（１ビットずつ出力）
項１の半導体装置（２）において、前記データ出力制御部（２２）は、前記第１記憶部に格納された変換対象データを１ビットずつ順次出力することにより、前記第１記憶部に格納された変換対象データを前記変換回路に供給する。
【００１７】
これによれば、前記変換回路に供給するデジタルデータのビット値を段階的に変化させることが容易となる。
【００１８】
〔４〕（最上位ビット又は最下位ビットから順に出力）
項３の半導体装置において、前記データ出力制御部は、前記第１記憶部に格納された変換対象データを最上位ビット又は最下位ビットから順に出力する。
【００１９】
〔５〕（変化率が一定になるようにデジタルデータを入力するＤ／Ａ変換回路）
本願の代表的な別の実施の形態に係る半導体装置（３）は、デジタル信号をアナログ信号に変換するデジタル・アナログ変換部（３０）を有する。前記デジタル・アナログ変換部は、入力したデジタルデータ（ＤＧＯＵＴ）の各ビット値に応じて複数のスイッチを切り替えることによりアナログ信号（ＡＮＯＵＴ）を生成する変換回路（１３）と、アナログ信号に変換すべきｎ（ｎは２以上の整数）ビットの変換対象データ（ＤＡＴＡ）を変換サイクル毎に格納するための第１記憶部（１１）と、を有する。前記デジタル・アナログ変換部は更に、前記第１記憶部に格納された変換対象データを変換サイクル毎に前記変換回路に供給するための制御を行うデータ出力制御部（３２）を有する。前記データ出力制御部は、直前の変換サイクルにおいて変換対象とされた直前の変換対象データに基づいて出力データ（ＤＧＯＵＴ）を生成するとともに前記変換回路に複数回に分けて供給し、最終的な前記出力データが前記第１記憶部に格納された変換対象データと等しくなるように、複数回の前記出力データを一定の変化率で段階的に更新する。
【００２０】
これによれば、前記変換回路に供給される前記出力データの変化率が一定となるように制御されるから、複数回の前記出力データの切り替わり毎に前記変換回路において発生するスイッチング電流を略一定にすることができ、スイッチングノイズをより小さくすることができる。
【００２１】
〔６〕（データ出力制御部の詳細：演算）
項５の半導体装置において、前記データ出力制御部は、前記直前の変換対象データと前記第１記憶部に格納された変換対象データとの差分を所定の除数で除算することによって単位変化量データ（ｄ）を生成し、前記単位変化量データを前記所定の除数に応じた回数だけ前記直前の変換対象データに順次加算することにより、前記出力データを更新する。
【００２２】
これによれば、出力データの変化率が一定になるような制御を容易に実現することができる。
【００２３】
〔７〕（除数：固定）
項６の半導体装置において、前記データ出力制御部は、前記所定の除数が固定値とされる。
【００２４】
これによれば、例えば除算を実現するための除算回路の回路規模を小さくすることができる。
【００２５】
〔８〕（除数：可変）
項６の半導体装置は、第２記憶部（３２１）を更に有する。本半導体装置において、前記データ出力制御部は、前記第２記憶部の設定値に応じて前記所定の除数が切り替え可能に構成される。
【００２６】
これによれば、例えば許容されるスイッチングノイズの大きさや、要求されるＤ／Ａ変換の処理時間等に応じて、最適な除数を設定することが可能となる。
【００２７】
〔９〕（その他のアナログ回路を含む１チップの半導体装置）
項１乃至８の何れかの半導体装置（１〜６）は、前記変換回路と電源（ＶＩＮ）が共通にされたアナログ回路（１５）を更に有する。前記アナログ回路と前記デジタル・アナログ変換部とは共通の半導体基板に形成される。
【００２８】
これによれば、前記アナログ回路と前記デジタル・アナログ変換部とを混載した半導体チップにおいて、前記アナログ回路の安定的な動作が期待できる。
【００２９】
〔１０〕（アナログ・デジタル変換回路）
項９の半導体装置において、前記アナログ回路は、アナログ信号をデジタル信号に変換するアナログ・デジタル変換回路である。
【００３０】
これによれば、前述したように、Ａ／Ｄ変換器の動作中にＤ／Ａ変換器を動作させた場合であっても、Ａ／Ｄ変換器の変換精度の低下を抑えることができ、Ａ／Ｄ変換器の安定的な動作が期待できる。
【００３１】
〔１１〕（マイクロコントローラ）
項１乃至１０の何れかの半導体装置は、プログラムを実行するデータ処理制御部（１６）を更に有する。前記第１記憶部は、前記データ処理制御部によって前記変換対象データの設定が可能にされる。
【００３２】
〔１２〕（段階的なＤ／Ａ変換処理の実行の有無を選択可能）
項１乃至１１の何れかの半導体装置（４〜６）において、前記変換回路は、供給されるデジタルデータとして、前記データ出力制御部から出力されたデータと、前記第１記憶部に格納された変換対象データとが切り替え可能にされる。
【００３３】
これによれば、例えば、デジタル・アナログ変換部とは別に設けられたアナログ回路が動作するときはスイッチングノイズが小さくなるようにデジタル・アナログ変換部を動作させ、上記アナログ回路が動作しないときはＤ／Ａ変換時間がより短くなるように前記デジタル・アナログ変換部を動作させるような制御が可能となり、ユーザの利便性を更に向上させることができる。
【００３４】
〔１３〕（レジスタの値に応じた切替え）
項１２の半導体装置（４）は、前記データ処理制御部によるアクセスが可能にされる第３記憶部（４１）を更に有する。前記変換回路は、前記第３記憶部に設定された値に応じて、前記供給されるデジタルデータが切り替え可能にされる。
【００３５】
これによれば、デジタル・アナログ変換部の動作モードの切り替えが容易となる。
【００３６】
〔１４〕（Ａ／Ｄ変換回路の動作状態に応じた切替え）
項１２の半導体装置（５）において、前記変換回路は、前記アナログ・デジタル変換回路の動作状態に応じて、前記供給されるデジタルデータが切り替え可能にされる。
【００３７】
これによれば、ユーザ等が自ら動作モードの設定を行わなくても、アナログ・デジタル変換部の動作状態に応じた最適な制御が実現できる。
【００３８】
〔１５〕（Ａ／Ｄ変換回路の動作状態及びレジスタの値に応じた切替え）
項１２の半導体装置（６）は、前記データ処理制御部によるアクセスが可能にされる第３記憶部（６１）を更に有する。前記変換回路は、前記第３記憶部に設定された値と、前記アナログ・デジタル変換回路の動作状態とに応じて、前記供給されるデジタルデータが切り替え可能にされる。
【００３９】
これによれば、例えば、アナログ・デジタル変換回路の動作状態に応じたデジタル・アナログ変換部の動作モードの切り替えを行うか否かを前記第３記憶部の設定値によって容易に切り替えることができ、ユーザ利便性を更に向上させることができる。
【００４０】
〔１６〕（デジタル信号を所定のビット位置でタイミングをずらして入力するＤ／Ａ変換回路）
本願の代表的な別の実施の形態に係る半導体装置（１〜６）は、デジタル信号をアナログ信号に変換するデジタル・アナログ変換部（１０、２０、４０、５０、６０）を有する。前記デジタル・アナログ変換部は、入力したデジタルデータ（ＤＧＯＵＴ）の各ビットの値に応じて複数のスイッチを切り替えることによりアナログ信号（ＡＮＯＵＴ）を生成する変換回路（１３）と、アナログ信号に変換すべき変換対象データ（ＤＡＴＡ）を格納するための第１記憶部（１１）とを有する。前記デジタル・アナログ変換部は更に、前記第１記憶部に格納された変換対象データを所定のビット位置でタイミングをずらして前記変換回路に供給するデータ出力制御部（１２、２２）を有する。
【００４１】
これによれば、変換回路に入力するデジタルデータの各ビット値を一括に切り替える場合に比べて、変換回路において発生するスイッチング時のピーク電流を小さくすることができ、スイッチングノイズを小さくすることができる。例えば、共通の電源で動作するＤ／Ａ変換器及びＡ／Ｄ変換器を内蔵するマイコンに本半導体装置を適用すれば、Ｄ／Ａ変換器のスイッチングノイズが小さくなるから、Ａ／Ｄ変換器の動作中にＤ／Ａ変換器を動作させた場合であっても、Ａ／Ｄ変換器の変換精度の低下を抑えることができる。これにより、Ｄ／Ａ変換器とＡ／Ｄ変換器とを排他的に動作させたり、Ｄ／Ａ変換器とＡ／Ｄ変換器とを別電源で動作させたりする必要がないので、マイコンを使用するユーザの利便性を向上させることができる。
【００４２】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４３】
≪実施の形態１≫
図２は、本願の一実施の形態に係る半導体装置を例示するブロック図である。同図に示される半導体装置１は、例えば汎用のマイクロコントローラ（マイコン）であり、例えばＯＡ機器やデジタル民生機器等に搭載される。
【００４４】
半導体装置１は、特に制限されないが、公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された１チップの半導体集積回路である。半導体装置１は、例えば、データ処理制御部１６、Ａ／Ｄ変換部（ＡＤＣ）１４、Ｄ／Ａ変換部（ＤＡＣ）１０、内部バス１９、複数の外部端子、及びその他の図示されないクロックパルス生成回路や入出力インターフェース回路、及びタイマ等の周辺回路を含んで構成される。なお同図には、外部端子の一例としてＡ／Ｄ変換部１４にアナログ信号を入力するための端子ＡＤ＿ＩＮと、Ｄ／Ａ変換部１０の変換結果を出力するための端子ＤＡ＿ＯＵＴと、主にアナログ回路に供給される電源電圧ＶＩＮを入力するための電源端子ＶＩＮ＿ＡＮＬＧとが図示されている。
【００４５】
データ処理制御部１６は、例えば、ＣＰＵ１７、メモリ（ＭＲＹ）１８、及び図示されないＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラ等から構成される。ＣＰＵ１７は、メモリ１８に格納されたプログラムに係る命令を実行し、演算やデータ転送などの処理を行うプロセッサであり、半導体装置１全体の統括的な制御を行う。メモリ１８は、例えばＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）や内蔵ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を含んで構成される。ＲＯＭには、ＣＰＵ１７が実行するプログラムが格納され、内蔵ＲＡＭには、上記プログラム処理によって算出されたデータ等が格納される。図示されないＤＭＡコントローラは、ＣＰＵ１７のアクセスによって設定された転送制御情報に従って、ＣＰＵ１７の代わりにデータ転送制御を行う。
【００４６】
データ処理制御部１６は、例えば内部周辺バスや内部メインバス等を含んで構成される内部バス１９を介して、Ａ／Ｄ変換部１４やＤ／Ａ変換部１０等に接続される。例えば、データ処理制御部１６は、内部バス１９を介して、Ｄ／Ａ変換部１０によるＤ／Ａ変換処理の実行と停止を制御する。また、データ処理制御部１６は、内部バス１９を介して、Ａ／Ｄ変換部１４によるＡ／Ｄ変換処理の実行と停止を制御するとともに、Ａ／Ｄ変換結果を取得し、各種演算処理を行う。
【００４７】
Ａ／Ｄ変換部１４は、例えば、変換回路（ＡＤＣＮＶ＿ＣＩＲ）１５と、図示されないレジスタ等から構成される。変換回路１５は、端子ＡＤ＿ＩＮに入力されたアナログ信号をデジタル信号に変換する。Ａ／Ｄ変換結果は、例えばＡ／Ｄ変換部１４に設けられた所定のレジスタに一旦格納される。データ処理部１６は、内部バス１９を介して当該レジスタにアクセスすることでＡ／Ｄ変換結果を取得し、そのＡ／Ｄ変換結果に基づいて各種演算処理を行う。変換回路１５は、電源端子ＶＩＮ＿ＡＮＬＧに供給された電源電圧ＶＩＮを受ける電源ラインＬＶＩＮからの給電により動作する。
【００４８】
Ｄ／Ａ変換部１０は、例えば、データレジスタ（ＤＡＤＲ）１１、データ出力制御部（ＳＧＮＬ＿ＣＮＴ）１２、及び変換回路（ＤＡＣＮＶ＿ＣＩＲ）１３等を含んで構成される。データレジスタ１１は、データ処理制御部１６によって、アナログ信号に変換すべきｎ（ｎは２以上の整数）ビットの変換対象データ（デジタルデータ）ＤＡＴＡが設定される。例えば、データ処理制御部１６は、変換対象データＤＡＴＡをデータレジスタ１１に設定するとともにライト信号ＷＳを有効にすることで、Ｄ／Ａ変換部１０にデジタル・アナログ変換処理の実行を指示する。データレジスタ１１への変換対象データＤＡＴＡの設定とライト信号ＷＳの出力は、デジタル・アナログ変換を行うための変換サイクル毎に行われる。なお、本実施の形態では、変換対象データＤＡＴＡが“１０ビット（ｎ＝１０）”のデジタルデータであるとして説明する。
【００４９】
変換回路１３は、入力されたデジタルデータをアナログ信号に変換する。特に制限されないが、変換回路１３は、抵抗ラダー型の上位４ビットセグメント方式の１０ビットＤ／Ａ変換器である。具体的に、変換回路１３は、入力したデジタルデータの各ビット値に応じて複数のスイッチを切り替えることにより、内部に設けられたラダー抵抗による抵抗分圧比を切り替えて、入力したデジタルデータに応じたアナログ信号を生成する。変換回路１３によって生成されたアナログ信号は、端子ＤＡ＿ＯＵＴを介して外部への出力が可能にされる。また、変換回路１３は、Ａ／Ｄ変換部１４における変換回路１５と共通の電源ラインＬＶＩＮに接続され、電源ラインＬＶＩＮからの給電により動作する。
【００５０】
データ出力制御部１２は、データレジスタ１１に格納された変換対象データＤＡＴＡを変換サイクル毎に変換回路１３に供給するための制御を行う。以下、データ出力制御部１２について詳細に説明する。
【００５１】
図３は、データ出力制御部１２の内部回路構成を例示するブロック図である。同図に示されるように、データレジスタ１１には１０ビットの変換対象データＤＡＴＡが格納される。データレジスタ１１は、データ処理制御部１６から内部バス１９を介して出力されたライト信号ＷＳに応じて、変換対象データＤＡＴＡの最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までの各ビットデータをビット毎にパラレル形式で出力する。なお、同図では、データレジスタ１１から出力される変換対象データＤＡＴＡの最上位ビットから最下位ビットまでの各ビットデータを参照符号ＤＡ＿９〜ＤＡ＿０で表記している。
【００５２】
データ出力制御部１２は、データレジスタ１１から供給された各ビットデータＤＡ＿９〜ＤＡ＿０を入力し、所定のビット位置でタイミングをずらして出力する。すなわち、データ出力制御部１２は、データレジスタ１１に設定された変換対象データＤＡＴＡの上位ｍ（ｍ＜ｎ）ビットを１ビットずつ順次出力し、変換対象データＤＡＴＡの下位ｎ−ｍビットをまとめて出力することにより、変換すべきデジタルデータを変換回路１３に供給する。同図では、データ出力制御部１２の回路構成の一例として、変換対象データＤＡＴＡの上位４ビット（ｍ＝４）を１ビットずつ順次出力し、下位６ビットをまとめて出力する回路構成が示されている。なお、データ出力制御部１２から出力される出力デジタルデータ（１０ビット）の各ビットをビットデータＤＧＯＵＴ＿０〜ＤＧＯＵＴ＿９と表記し、これらを総称する場合は、単に出力デジタルデータＤＧＯＵＴと表記する。
【００５３】
具体的に、データ出力制御部１２は、Ｄラッチ回路１２０＿０〜１２０＿３と、イネーブル機能付きのＤラッチ回路１２１＿０〜１２１＿８と、を含んで構成される。
【００５４】
Ｄラッチ回路１２０＿０〜１２０＿３は縦続接続され、夫々イネーブル信号Ｅ８、Ｅ７、Ｅ６、Ｅ５＿０を生成する。具体的に、Ｄラッチ回路１２０＿０〜１２０＿３は以下のように接続される。Ｄラッチ回路１２０＿０のＤ端子には、ライト信号ＷＳが入力される。Ｄラッチ回路１２０＿１のＤ端子はＤラッチ回路１２０＿０のＱ端子に接続され、Ｄラッチ回路１２０＿２のＤ端子はＤラッチ回路１２０＿１のＱ端子に接続され、Ｄラッチ回路１２０＿３のＤ端子はＤラッチ回路１２０＿２のＱ端子に接続される。Ｄラッチ回路１２０＿０〜１２０＿３の夫々のクロック入力端子には、クロック信号ＣＬＫが共通に入力される。なお、クロック信号ＣＬＫは、図示されないクロックパルス生成回路から供給される。これにより、Ｄラッチ回路１２０＿０〜１２０＿３の夫々のＱ端子から出力されるイネーブル信号Ｅ８〜Ｅ５＿０は、ライト信号ＷＳをクロック信号ＣＬＫの１サイクル毎に遅らせた信号となる。
【００５５】
イネーブル機能付きのＤラッチ回路１２１＿０〜１２１＿８の夫々のクロック入力端子には、クロック信号ＣＬＫが共通に入力される。Ｄラッチ回路１２１＿８は、そのＤ端子にビットデータＤＡ＿８が入力され、そのＥ端子にイネーブル信号Ｅ８が入力される。Ｄラッチ回路１２１＿７は、そのＤ端子にビットデータＤＡ＿７が入力され、そのＥ端子にイネーブル信号Ｅ７が入力される。Ｄラッチ回路１２１＿６は、そのＤ端子にビットデータＤＡ＿６が入力され、そのＥ端子にイネーブル信号Ｅ６が入力される。Ｄラッチ回路１２１＿５〜１２１＿０の夫々のＤ端子にはビットデータＤＡ＿５〜ＤＡ＿０が夫々入力される。また、Ｄラッチ回路１２１＿５〜１２１＿０の夫々のＥ端子にはイネーブル信号Ｅ５＿０が共通に入力される。なお、ビットデータＤＡ＿９は、ラッチ回路によって遅延されることなく出力される。
【００５６】
図４は、Ｄ／Ａ変換部１０のタイミングチャートを例示する説明図である。同図には、値を“Ｘ”とする変換対象データＤＡＴＡをＤ／Ａ変換した後に続けて、値を“Ｙ”とする変換対象データＤＡＴＡをＤ／Ａ変換する場合のタイミングチャートが例示される。
【００５７】
同図に示されるように、クロックタイミングＴ３１においてライト信号ＷＳが有効にされるとともに１０ビットの変換対象データ“Ｙ”がデータレジスタ１１に設定されると、データ出力制御部１２によって、変換対象データ“Ｙ”の最上位ビットのビットデータＤＡ＿９が変換回路１３に転送される。また、ラッチ回路１２０＿０がライト信号ＷＳを転送することによってイネーブル信号Ｅ８が有効にされる。次のクロックタイミングＴ３２において、ラッチ回路１２１＿８は、イネーブル信号Ｅ８が有効にされたことに応じて、変換対象データ“Ｙ”のビットデータＤＡ＿８を変換回路１３に転送する。また、ラッチ回路１２０＿１がイネーブル信号Ｅ８を転送することによってイネーブル信号Ｅ７が有効にされる。次のクロックタイミングＴ３３において、ラッチ回路１２１＿７は、イネーブル信号Ｅ７が有効にされたことに応じて、変換対象データ“Ｙ”のビットデータＤＡ＿７を変換回路１３に転送する。また、ラッチ回路１２０＿２がイネーブル信号Ｅ７を転送することによってイネーブル信号Ｅ６が有効にされる。次のクロックタイミングＴ３４において、ラッチ回路１２１＿６は、イネーブル信号Ｅ６が有効にされたことに応じて、変換対象データ“Ｙ”のビットデータＤＡ＿６を変換回路１３に転送する。また、ラッチ回路１２０＿３がイネーブル信号Ｅ６を転送することによってイネーブル信号Ｅ５＿０が有効にされる。そして、クロックタイミングＴ３５において、ラッチ回路１２１＿５〜１２１＿０は、イネーブル信号Ｅ５＿０が有効にされたことに応じて、変換対象データ“Ｙ”のビットデータＤＡ＿５〜ＤＡ＿０を夫々変換回路１３に転送する。
【００５８】
以上のように、変換回路１３への変換対象データＤＡＴＡの転送をデータ出力制御部１２によって制御することにより、Ｄ／Ａ変換処理時に変換回路１３においてスイッチを切り替えたときに発生するピーク電流を小さくすることができる。
【００５９】
前述したように、Ｄ／Ａ変換処理時に変換回路１３において発生するスイッチング電流はスイッチングノイズとなり、変換回路１３と共通の電源ラインＬＶＩＮに接続されたその他のアナログ回路（本半導体装置においては、Ａ／Ｄ変換部１４の変換回路１５）に影響を与える。例えば、上記スイッチングノイズは、電源ラインＶＩＮを介して端子ＡＤ＿ＩＮに供給された入力アナログ信号に重畳され、Ａ／Ｄ変換部１４によるＡ／Ｄ変換処理の変換精度を低下させる原因となる。また、前述したように、多くのＤ／Ａ変換器は、より上位側のビットをスイッチングしたときにピーク電流が大きくなる回路構成とされる。本半導体装置の変換部１３においても、より上位側のビットをスイッチングしたときにピーク電流が大きくなる。
【００６０】
図５に、データレジスタ１１に設定された変換対象データＤＡＴＡの各ビットデータを一括して変換回路１３に入力した場合のタイミングチャートを例示する。図５に示されるように、クロックタイミングＴ４１において、変換対象データ“Ｙ”の各ビットデータを一括して変換回路１３に入力すると、大きなスイッチングノイズが発生し、参照符号４００に示されるように入力アナログ信号に大きな誤差が生ずる。これに対し、本半導体装置によれば、スイッチング時のピーク電流が比較的大きい上位ビット側を１ビットずつ変化させるので、スイッチング時のピーク電流を低く抑えることができ、図４の参照符号３００に示されるように、入力アナログ信号の誤差を小さくすることができる。また、本半導体装置は、スイッチング時のピーク電流が比較的小さい下位ビット側を複数ビットまとめて変化させるので、スイッチングノイズを抑えつつ、変換回路１３によるＤ／Ａ変換処理に係る処理時間の増大を抑えることができる。
【００６１】
以上のように本半導体装置によれば、Ａ／Ｄ変換部１４の動作中にＤ／Ａ変換部１０を動作させた場合であっても、Ａ／Ｄ変換処理の変換精度の低下を抑えることができる。これにより、従来のようにＤ／Ａ変換部１０とＡ／Ｄ変換部１４を排他的に動作させたり、Ｄ／Ａ変換部１０とＡ／Ｄ変換部１４とを別電源で動作させたりする必要がないので、マイコンを使用するユーザの利便性を向上させることができる。
【００６２】
≪実施の形態２≫
図６は、実施の形態２に係る半導体装置を例示するブロック図である。
【００６３】
図６に示される半導体装置２において、半導体装置１と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００６４】
実施の形態１に係るデータ出力制御部１２がデータレジスタ１１に格納された変換対象データの上位ビット側を１ビットずつ出力し、下位ビット側をまとめて出力する構成であるのに対し、実施の形態２に係るＤ／Ａ変換部２０のデータ出力制御部２２は、変換対象データの各ビットを１ビットずつ出力する構成とされる。
【００６５】
図７は、データ出力制御部２２の内部回路構成を例示するブロック図である。
【００６６】
同図に示されるように、データ出力制御部２２は、データレジスタ１１から供給された各ビットデータＤＡ＿９〜ＤＡ＿０を入力し、所定のビット位置でタイミングをずらして出力する。すなわち、データ出力制御部２２は、データレジスタ１１に設定された変換対象データＤＡＴＡの最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）までの各ビットデータＤＡ＿９〜ＤＡ＿０を１ビットずつ順次出力することにより、変換すべきデジタルデータを変換回路１３に供給する。同図では、データ出力制御部２２の回路構成の一例として、変換対象データＤＡＴＡの最上位ビットから順に出力する回路構成が示されている。具体的には、データ出力制御部２２は、Ｄラッチ回路１２２＿０〜１２２＿８と、イネーブル機能付きのＤラッチ回路１２３＿０〜１２３＿８と、を含んで構成される。
【００６７】
Ｄラッチ回路１２２＿０〜１２２＿８は、縦続接続され、夫々イネーブル信号Ｅ０〜Ｅ８を生成する。具体的に、Ｄラッチ回路１２２＿０〜１２２＿８は以下のように接続される。例えば、Ｄラッチ回路１２２＿８のＤ端子にはライト信号ＷＳが入力される。Ｄラッチ回路１２２＿７のＤ端子はＤラッチ回路１２２＿８のＱ端子に接続され、Ｄラッチ回路１２２＿６のＤ端子はＤラッチ回路１２２＿７のＱ端子に接続される。Ｄラッチ回路１２２＿５〜１２２＿０も同様に、前段のＤラッチ回路のＱ端子が後段のＤラッチ回路のＤ端子に接続される。Ｄラッチ回路１２２＿０〜１２２＿８の夫々のクロック入力端子には、クロック信号ＣＬＫが共通に入力される。これにより、Ｄラッチ回路１２２＿０〜１２２＿８の夫々のＱ端子から出力されるイネーブル信号Ｅ０〜Ｅ８は、ライト信号ＷＳをクロック信号ＣＬＫの１サイクル毎に遅らせた信号となる。
【００６８】
イネーブル機能付きＤラッチ回路１２３＿０〜１２３＿８の夫々のクロック入力端子には、クロック信号ＣＬＫが共通に入力される。Ｄラッチ回路１２３＿８は、そのＤ端子にビットデータＤＡ＿８が入力され、そのＥ端子にイネーブル信号Ｅ８が入力される。Ｄラッチ回路１２１＿７は、そのＤ端子にビットデータＤＡ＿７が入力され、そのＥ端子にイネーブル信号Ｅ７が入力される。Ｄラッチ回路１２１＿６〜１２１＿０も同様に、対応するビットデータＤＡ＿６〜ＤＡ＿０が夫々のＤ端子に入力され、対応するイネーブル信号Ｅ６〜Ｅ０が夫々のＥ端子に入力される。なお、ビットデータＤＡ＿９は、ラッチ回路によって遅延されることなく出力される。
【００６９】
図８は、Ｄ／Ａ変換部２０のタイミングチャートを例示する説明図である。同図には、値を“Ｘ”とする変換対象データＤＡＴＡをＤ／Ａ変換した後に続けて、値を“Ｙ”とする変換対象データＤＡＴＡをＤ／Ａ変換する場合のタイミングチャートが例示される。
【００７０】
同図に示されるように、クロックタイミングＴ５１において、ライト信号ＷＳが有効にされるとともに１０ビットの変換対象データ“Ｙ”がデータレジスタ１１に設定されると、変換対象データ“Ｙ”の最上位ビットのビットデータＤＡ＿９が変換回路１３に転送される。また、ラッチ回路１２２＿８がライト信号ＷＳを転送することによって、イネーブル信号Ｅ８が有効にされる。次のクロックタイミングＴ５２において、ラッチ回路１２３＿８は、イネーブル信号Ｅ８が有効にされたことに応じて、変換対象データ“Ｙ”のビットデータＤＡ＿８を変換回路１３に転送する。また、ラッチ回路１２２＿７がイネーブル信号Ｅ８を転送することによってイネーブル信号Ｅ７が有効にされる。その後のクロックタイミングにおいても同様に、イネーブル信号Ｅ６〜Ｅ０が順に有効にされ、ビットデータＤＡ＿７〜ＤＡ＿０が変換回路１３に順次転送される。これによれば、Ｄ／Ａ変換処理時に変換回路１３においてスイッチを切り替えたときに発生するピーク電流を小さくすることができ、図８の参照符号５００に示されるように、入力アナログ信号の誤差を小さくすることができる。
【００７１】
以上のように本半導体装置によれば、実施の形態１と同様に、Ａ／Ｄ変換部１４の動作中にＤ／Ａ変換部２０を動作させた場合であっても、Ａ／Ｄ変換処理の変換精度の低下を抑えることができる。
【００７２】
≪実施の形態３≫
図９は、実施の形態３に係る半導体装置を例示するブロック図である。同図に示される半導体装置３は、Ｄ／Ａ変換部３０におけるデータ出力制御部３２の構成が、実施の形態１及び２に係るデータ出力制御部１２及び２２と異なる。なお、半導体装置３において半導体装置１、２と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００７３】
図１０は、データ出力制御部３２の内部回路構成を例示するブロック図である。
【００７４】
同図に示されるように、データ出力制御部３２は、データレジスタ１１から供給された各ビットデータＤＡ＿９〜ＤＡ＿０を入力し、直前の変換サイクルにおいて変換対象とされた直前の変換対象データに基づいて出力デジタルデータを生成し、変換回路１３に複数回に分けて供給する。そして、最終的な出力デジタルデータがデータレジスタ１１に設定された変換対象データＤＡＴＡと等しくなるように、出力デジタルデータを一定の変化率で段階的に更新する。
【００７５】
具体的には、データ出力制御部３２は、第１レジスタ（ＲＥＧ＿ＰＲＤＡ）３２０、第２レジスタ（ＲＥＧ＿ＤＩＶ）３２１、減算回路３２２、除算回路３２３、加算制御部（ＣＮＴ＿ＡＤＤ）３２４、及び加算回路３２５を含んで構成される。特に制限されないが、データ出力制御部３２は専用ハードウェアロジック回路によって実現される。
【００７６】
第１レジスタ３２０は、直前の変換サイクルにおいて変換対象とされた直前の変換対象データが格納される。例えば、値を“Ｘ”とする変換対象データＤＡＴＡをＤ／Ａ変換した後に続けて、値を“Ｙ”とする変換対象データＤＡＴＡをＤ／Ａ変換する場合、“Ｘ”を表す各ビットデータが第１レジスタ３２０に格納される。
【００７７】
減算回路３２２は、データレジスタ１１に設定された変換対象データＤＡＴＡと第１レジスタ３２０に設定されたデータとの差分を算出する。例えば、データレジスタ１１に設定された変換対象データを“Ｙ”とし、第１レジスタ３２０に設定されたデータを“Ｘ”としたとき、“Ｙ−Ｘ”を算出する。
【００７８】
第２レジスタ３２１は、除算回路３２３で用いられる除数を決定するためのデータＳ＿ＤＩＶが設定される。例えば、第２レジスタ３２１は、所定のタイミング（例えば、パワーオンリセット解除直後のタイミングや、ライト信号ＷＳを有効にするタイミング等）において、データ処理制御部１６（ＣＰＵ１７）によってデータＳ＿ＤＩＶが設定される。なお、本実施の形態では、除数を“４”とするデータが第２レジスタ３２１に設定された場合を例に説明する。
【００７９】
除算回路３２３は、減算回路３２２によって算出された値を、第２レジスタ３２１に設定されたデータＳ＿ＤＩＶに応じた除数で除算する。上記の例の場合、除算回路３２３は、減算回路３２２の演算結果“Ｙ−Ｘ”を除数“４”で演算し、“（Ｙ−Ｘ）／４”を算出する。以下、除算回路３２３による演算結果“（Ｙ−Ｘ）／４”を単位変化量ｄと表記する。
【００８０】
加算制御部３２４は、除算回路３２３から出力された単位変化量ｄに基づいて変化量データＤを算出する。具体的には、除算回路３２３から出力される単位変化量ｄを、入力されたクロック信号ＣＬＫに応じて順次加算することにより、変化量データＤを生成する。加算する回数は、第２レジスタ３２０に設定されたデータＳ＿ＤＩＶに応じて決定される。例えば、除数を“４”とするデータＳ＿ＤＩＶが第２レジスタ３２０に設定された場合、クロック信号ＣＬＫの１クロック毎に単位変化量ｄを順次加算して、計４回変化量データＤを出力する。例えば、除算回路３２３から出力された単位変化量が“（Ｙ−Ｘ）／４”である場合、加算制御部３２４は、最初のクロックタイミングにおいて、値を“（Ｙ−Ｘ）／４”とする変化量データＤ１を出力し、次のクロックタイミングにおいて、値を“（Ｙ−Ｘ）／２（＝（Ｙ−Ｘ）／４  ＋  （Ｙ−Ｘ）／４）”とする変化量データＤ２を出力する。そして、次のクロックタイミングにおいて、値を“３（Ｙ−Ｘ）／４（＝（Ｙ−Ｘ）／４  ＋  （Ｙ−Ｘ）／４  ＋  （Ｙ−Ｘ）／４）”とする変化量データＤ３を出力し、最後のクロックタイミングにおいて、値を“Ｙ−Ｘ（＝（Ｙ−Ｘ）／４  ＋  （Ｙ−Ｘ）／４  ＋  （Ｙ−Ｘ）／４  ＋  （Ｙ−Ｘ）／４）”とする変化量データＤ４（＝変換対象データＤＡＴＡ）を出力する。
【００８１】
加算回路３２５は、第１レジスタ３２０に設定された直前の変換対象データと、加算制御部３２４から出力された変化量データＤとを加算し、出力デジタルデータＤＧＯＵＴ（例えば１０ビット）として変換回路１３に供給する。
【００８２】
図１１は、Ｄ／Ａ変換部３０のタイミングチャートを例示する説明図である。同図には、値を“Ｘ”とする変換対象データＤＡＴＡをＤ／Ａ変換した後に続けて、値を“Ｙ”とする変換対象データＤＡＴＡをＤ／Ａ変換する場合のタイミングチャートが例示される。
【００８３】
同図に示されるように、タイミングＴ６０において、例えば、ライト信号ＷＳが有効にされ、且つデータレジスタ１１に変換対象データ“Ｙ”が設定されると、その前の変換サイクルにおける変換対象データ“Ｘ”が第１レジスタ３２０に設定される。その後、データ出力制御部３２による演算処理が開始される。先ず、例えばクロックタイミングＴ６１において、変化量データＤ１（＝（Ｙ−Ｘ）／４）と第１レジスタ３２０に設定されたデータ“Ｘ”とを加算した“Ｘ＋（Ｙ−Ｘ）／４”が出力デジタルデータＤＧＯＵＴとして変換回路１３に供給され、Ｄ／Ａ変換が行われる。次に、クロックタイミングＴ６２において、変化量データＤ２（＝（Ｙ−Ｘ）／２）と第１レジスタ３２０に設定されたデータ“Ｘ”とを加算した“Ｘ＋（Ｙ−Ｘ）／２”が出力デジタルデータＤＧＯＵＴとして変換回路１３に供給され、Ｄ／Ａ変換が行われる。次のクロックタイミングＴ６３において、変化量データＤ３（＝３（Ｙ−Ｘ）／４）と第１レジスタ３２０に設定されたデータ“Ｘ”とを加算した“Ｘ＋３（Ｙ−Ｘ）／４”が出力デジタルデータＤＧＯＵＴとして変換回路１３に供給され、Ｄ／Ａ変換が行われる。そして、クロックタイミングＴ６４において、変化量データＤ４（＝Ｙ−Ｘ）と第１レジスタ３２０に設定されたデータ“Ｘ”とを加算した“Ｙ”が出力デジタルデータＤＧＯＵＴとして変換回路１３に供給され、Ｄ／Ａ変換が行われる。
【００８４】
これによれば、変換回路１３に供給される出力デジタルデータＤＧＯＵＴの変化率が一定となるように制御されるから、出力デジタルデータＤＧＯＵＴの切り替わり時に変換回路１３において発生するスイッチング電流を略一定にすることができ、そのピーク値をより低く抑えることができる。これにより、図１１の参照符号６００に示されるように、入力アナログ信号の誤差をより小さくすることが可能となる。また、本半導体装置によれば、除算回路３２３における除数の値を第２レジスタ３２１の設定値によって変更することが可能であるから、例えば許容されるスイッチングノイズの大きさや、要求されるＤ／Ａ変換の処理時間等に応じて、最適な除数を設定することができる。
【００８５】
以上のように本半導体装置によれば、Ａ／Ｄ変換部１４の動作中にＤ／Ａ変換部３０を動作させた場合であっても、Ａ／Ｄ変換処理の変換精度の低下を抑えることができる。
【００８６】
≪実施の形態４≫
図１２は、実施の形態４に係る半導体装置を例示するブロック図である。
【００８７】
実施の形態４に係る半導体装置４は、データ出力制御部１２を介した変換対象データの転送制御を有効にする動作モードと無効にする動作モードが選択可能にされる点で、実施の形態１乃至３に係る半導体装置１乃至３と相違する。なお、半導体装置４において、半導体装置１乃至３と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００８８】
図１２に示されるように、Ｄ／Ａ変換部４０は、第３レジスタ（ＲＥＧ＿ＭＯＤ）４１と、セレクタ４２と、を更に備える。第３レジスタ４１は、データ出力制御部１２を介した変換対象データの転送制御を有効にする第１動作モードと、その転送制御を無効にする第２動作モードの何れかの動作モードを指示するデータが設定される。例えば、第３レジスタ４１は、所定のタイミング（例えば、パワーオンリセット解除直後のタイミングや、ライト信号ＷＳが有効にされるタイミング等）において、データ処理制御部１６（ＣＰＵ１７）によってデータが設定される。セレクタ４２は、データレジスタ１１に設定された変換対象データＤＡＴＡと、データ出力制御部１２から出力されたデータＤＧＯＵＴとを入力し、第３レジスタ４１の設定値に従って何れか一方を選択して変換部１３に供給する。例えば、セレクタ４２は、第３レジスタ４１に第１動作モードを指示するデータが設定された場合には、データ出力制御部１２から出力されたデータＤＧＯＵＴを選択して出力し、第３レジスタ４１に第２動作モードを指示するデータが設定された場合には、データレジスタ１１に設定された変換対象データＤＡＴＡを選択して出力する。
【００８９】
これによれば、例えば、Ａ／Ｄ変換部１４が動作するときはスイッチングノイズが小さくなるようにＤ／Ａ変換部４０を動作させ、Ａ／Ｄ変換部１４が動作しないときは、Ｄ／Ａ変換時間がより短くなるようにＤ／Ａ変換部４０を動作させるような制御が可能となり、ユーザの利便性を向上させることができる。
【００９０】
≪実施の形態５≫
図１３は、実施の形態５に係る半導体装置を例示するブロック図である。
【００９１】
実施の形態５に係る半導体装置５は、データ出力制御部１２を介した変換対象データの転送制御を有効にする動作モードと無効にする動作モードの切り替え方法の点で、実施の形態４に係る半導体装置４と相違する。なお、半導体装置５において、半導体装置１乃至４と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００９２】
図１３に示されるように、Ｄ／Ａ変換部５０は、セレクタ５２を更に備える。セレクタ５２は、データレジスタ１１に設定された変換対象データＤＡＴＡと、データ出力制御部１２から出力されたデータＤＧＯＵＴとを入力し、Ａ／Ｄ変換部１４から出力される動作状態信号ＡＤＳＴに従って何れか一方を選択して変換部１３に供給する。動作状態信号ＡＤＳＴは、Ａ／Ｄ変換部１４が動作しているか否かを示す状態信号である。動作状態信号ＡＤＳＴは、信号レベルによってＡ／Ｄ変換部１４が動作しているか否かを判断することができる信号であれば、特に制限はない。
【００９３】
セレクタ５２は、例えば、Ａ／Ｄ変換部１４が動作していることを示す動作状態信号ＡＤＳＴが入力された場合には、データ出力制御部１２から出力されたデータＤＧＯＵＴを選択して出力し、Ａ／Ｄ変換部１４が動作していないことを示す動作状態信号ＡＤＳＴが入力された場合には、データレジスタ１１に設定された変換対象データＤＡＴＡを選択して出力する。
【００９４】
これによれば、実施の形態４と同様に、ユーザの利便性を向上させることができる。また、動作状態信号ＡＤＳＴに応じてセレクタ５２の選択動作が制御されるから、ユーザ等が自ら動作モードの設定を行わなくても、Ａ／Ｄ変換部１４の動作状態に応じた最適な制御が実現できる。
【００９５】
≪実施の形態６≫
図１４は、実施の形態６に係る半導体装置を例示するブロック図である。
【００９６】
半導体装置６において、半導体装置１乃至５と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００９７】
半導体装置６におけるＤ／Ａ変換部６０は、動作モードとして、データ出力制御部１２を介した変換対象データの転送制御を有効にする第１動作モードと、その転送制御を無効にする第２動作モードを有し、Ａ／Ｄ変換部１４の動作状態に応じて動作モードの切り替えが可能にされる。更に、Ｄ／Ａ変換部６０は、Ａ／Ｄ変換部１４の動作状態に応じた動作モードの切り替えを有効にするか否かが選択可能にされる。
【００９８】
具体的に、Ｄ／Ａ変換部６０は、第４レジスタ６１と、セレクタ６２と、論理回路６３と、を更に備える。第４レジスタ６１は、Ａ／Ｄ変換部１４の動作状態に応じたＤ／Ａ変換部６０の動作モードの切り替え制御の有効・無効を指示するデータを格納する。例えば、第４レジスタ６１は、所定のタイミング（例えば、パワーオンリセット解除直後のタイミングや、ライト信号ＷＳが有効にされるタイミング等）において、データ処理制御部１６（ＣＰＵ１７）によってデータが設定される。
【００９９】
論理回路６３は、Ａ／Ｄ変換部１４から出力される動作状態信号ＡＤＳＴと、第４レジスタ６１の設定値とに基づいて、選択信号ＳＥＬの有効・無効を切り替える。論理回路６３は、特に制限されないが、論理積（ＡＮＤ）回路である。論理回路６３は、例えば、第４レジスタ６１にＡ／Ｄ変換部１４の動作状態に応じた動作モードの切り替え制御の有効を指示するデータが設定された場合には、動作状態信号ＡＤＳＴに応じて選択信号ＳＥＬの有効／無効を切り替える。例えば、第４レジスタ６１にＡ／Ｄ変換部１４の動作状態に応じた動作モードの切り替え制御の有効を指示するデータが設定され、且つＡ／Ｄ変換部１４が動作していることを示す動作状態信号ＡＤＳＴが入力された場合には、選択信号ＳＥＬを有効にし、それ以外の場合には選択信号ＳＥＬを無効にする。
【０１００】
セレクタ６２は、データレジスタ１１に設定された変換対象データＤＡＴＡと、データ出力制御部１２から出力されたデータＤＧＯＵＴとを入力し、選択信号ＳＥＬに従って何れか一方を選択して変換部１３に供給する。例えば、セレクタ６２は、選択信号ＳＥＬが有効の場合には、データ出力制御部１２から出力されたデータＤＧＯＵＴを選択して出力し、選択信号ＳＥＬが無効の場合には、データレジスタ１１に設定された変換対象データＤＡＴＡを選択して出力する。
【０１０１】
これによれば、Ａ／Ｄ変換部１４の動作状態に応じたＤ／Ａ変換部６０の動作モードの切り替えの可否を第４レジスタ６１の設定値に応じて切り替えることができるので、ユーザの利便性を更に向上させることができる。
【０１０２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０３】
例えば、実施の形態１乃至６において、変換回路１３が抵抗ラダー型のＤ／Ａ変換器である場合を例示したが、入力されるデジタルデータに応じて複数のスイッチを切り替えることによりアナログ信号を生成する構成のＤ／Ａ変換回路であれば、変換回路の構成に特に制限はない。例えば、変換回路１３が電流源アレー型のＤ／Ａ変換器であっても上記と同様の効果が期待できる。また、変換回路１３は上位４ビットセグメント方式の１０ビットＤ／Ａ変換器に限られず、他の方式のＤ／Ａ変換器でも良い。
【０１０４】
半導体装置１乃至６において、変換回路１３と共通の電源ラインＬＶＩＮに接続される回路として、Ａ／Ｄ変換部１４の変換回路１５を例示したが、これに限られず、オペアンプやコンパレータ等のその他のアナログ回路が接続されても良い。これによれば、実施の形態１乃至６と同様に、上記アナログ回路に対するスイッチングノイズの影響を抑えることができ、アナログ回路の安定動作が期待できる。
【０１０５】
実施の形態１において、データ出力制御部１２として、変換対象データＤＡＴＡの上位４ビットを１ビットずつ順次出力し、下位６ビットをまとめて出力する回路構成を例示したが、許容されるスイッチングノイズの大きさや、要求されるＤ／Ａ変換処理時間等によって回路構成を変更することができる。例えば、最上位ビットだけ別個に出力し、それ以外のビットをまとめて出力する構成でも良い。また、データを出力する順番は、最上位ビットから出力する場合に限られない。例えば、最下位ビットから順に出力することもできる。実施の形態２においても同様である。
【０１０６】
実施の形態３において、除算回路３２３における除数が第２レジスタ３２１の設定値によって変更可能にされる構成を例示したが、これに限られず、除算器３２３の除数を固定値とする構成であってもよい。これによれば、除算回路３２３の回路規模を小さくすることができ、チップ面積の低減に資する。
【０１０７】
実施の形態３において、データ出力制御部３２は、出力デジタルデータを一定の変化率で段階的に変化させて変換回路１３に供給する機能を実現する回路構成であればよく、図１０に例示される回路構成に限定されない。
【０１０８】
実施の形態１乃至６において、Ｄ／Ａ変換器１０〜６０を適用する半導体装置として、汎用のマイクロコントローラを例示したが、他の用途の半導体集積回路にも適用することができる。
【符号の説明】
【０１０９】
１  半導体装置
１０  Ｄ／Ａ変換部（ＤＡＣ）
１１  データレジスタ（ＤＡＤＲ）
１２  データ出力制御部（ＳＧＮＬ＿ＣＮＴ）
１３  変換回路（ＤＡＣＮＶ＿ＣＩＲ）
ＤＡＴＡ  変換対象データ
ＤＧＯＵＴ  出力デジタルデータ
ＡＮＯＵＴ  出力アナログ信号
１４  Ａ／Ｄ変換部（ＡＤＣ）
１６  データ処理制御部
１７  ＣＰＵ
１８  メモリ（ＭＲＹ）
１９  内部バス
ＣＬＫ  クロック信号
ＷＳ  ライト信号
ＬＶＩＮ  電源ライン
ＡＤ＿ＩＮ、ＤＡ＿ＯＵＴ、ＶＩＮ＿ＡＮＬＧ  端子
１２０＿０〜１２０＿３  Ｄラッチ回路
１２１＿０〜１２１＿８  イネーブル機能付きＤラッチ回路
Ｅ０〜Ｅ８  イネーブル信号
ＤＡ＿０〜ＤＡ＿９  入力ビットデータ
ＤＧＯＵＴ＿０〜ＤＧＯＵＴ＿９  出力ビットデータ
Ｔ３１〜Ｔ３５、Ｔ４１  クロックタイミング
３００、４００  入力アナログ信号の誤差
２  半導体装置
２０  Ｄ／Ａ変換部
２２  データ出力制御部
１２２＿０〜１２２＿８  Ｄラッチ回路
１２３＿０〜１２３＿８  イネーブル機能付きＤラッチ回路
Ｔ５１〜Ｔ５４  クロックタイミング
５００  入力アナログ信号の誤差
３  半導体装置
３０  Ｄ／Ａ変換部
３２  データ出力制御部
３２０  第１レジスタ（ＲＥＧ＿ＰＲＤＡ）
３２１  第２レジスタ（ＲＥＧ＿ＤＩＶ）
３２２  減算回路
３２３  除算回路
３２４  加算制御部（ＣＮＴ＿ＡＤＤ）
３２５  加算回路
Ｓ＿ＤＩＶ  除数に係るデータ
Ｔ６０〜Ｔ６４  クロックタイミング
６００  入力アナログ信号の誤差
４  半導体装置
４０  Ｄ／Ａ変換部
４１  第３レジスタ（ＲＥＧ＿ＭＯＤ）
４２  セレクタ
５  半導体装置
５０  Ｄ／Ａ変換部
５２  セレクタ
６  半導体装置
６０  Ｄ／Ａ変換部
６１  第４レジスタ（ＲＥＧ＿ＳＥＬ）
６２  セレクタ
６３  論理回路
ＳＥＬ  選択信号
ＡＤＳＴ  動作状態信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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