(57)【要約】【課題】微細化と高性能化とを両立可能な電力用トランジスタを備える半導体装置を提供する。【解決手段】一の実施形態による半導体装置は、第１および第２の主面を有する半導体基板と、前記半導体基板の前記第１の主面に形成された溝の内部に形成され、前記第１の主面に平行な第１方向に延びている複数の制御電極と、前記半導体基板の前記第１の主面上に形成され、前記第１方向に垂直な第２方向に延びている複数の制御配線とを備える。さらに、前記半導体基板は、第１導電型の第１半導体層と、前記第１半導体層の前記第１の主面側の表面に形成された、第２導電型の１つ以上の第２半導体層とを備える。さらに、前記半導体基板は、前記第２半導体層の前記第１の主面側の表面に形成され、前記第２方向に延びている、前記第１導電型の１つ以上の第３半導体層と、前記半導体基板の前記第２の主面に形成された、前記第２導電型の第４半導体層とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１および第２の主面を有する半導体基板と、
前記半導体基板の前記第１の主面に形成された溝の内部に絶縁膜を介して形成され、前記第１の主面に平行な第１方向に延びている複数の制御電極と、
前記半導体基板の前記第１の主面上に、前記制御電極と電気的に接続されるように形成され、前記第１方向に垂直な第２方向に延びている複数の制御配線とを備え、
前記半導体基板は、
前記半導体基板内に形成された、第１導電型の第１半導体層と、
前記第１半導体層の前記第１の主面側の表面に、前記制御電極間に挟まれるように形成された、第２導電型の１つ以上の第２半導体層と、
前記第２半導体層の前記第１の主面側の表面に、前記制御電極間に挟まれるように形成され、前記第２方向に延びている、前記第１導電型の１つ以上の第３半導体層と、
前記半導体基板の前記第２の主面に形成された、前記第２導電型の第４半導体層とを備え、
前記制御配線の前記第１方向の幅は、５０μｍ以下であり、
前記制御電極は、前記第１方向に平行な複数本の直線上に配置されており、各々の前記直線上には、互いに分断された２つ以上の前記制御電極が配置されており、
前記第２半導体層は、前記第１方向に平行な複数本の直線上に配置されており、各々の前記直線上には、互いに分断された２つ以上の前記第２半導体層が配置されており、
前記制御配線は、絶縁膜を介して前記第１半導体層の表面上と前記第２半導体層の表面上に連続して形成されており、トランジスタの制御電極として機能する、半導体装置。
【請求項２】
第１および第２の主面を有する半導体基板と、
前記半導体基板の前記第１の主面に形成された溝の内部に絶縁膜を介して形成され、前記第１の主面に平行な第１方向に延びている複数の制御電極と、
前記半導体基板の前記第１の主面上に、前記制御電極と電気的に接続されるように形成され、前記第１方向に垂直な第２方向に延びている複数の制御配線とを備え、
前記半導体基板は、
前記半導体基板内に形成された、第１導電型の第１半導体層と、
前記第１半導体層の前記第１の主面側の表面に、前記制御電極間に挟まれるように形成された、第２導電型の１つ以上の第２半導体層と、
前記第２半導体層の前記第１の主面側の表面に、前記制御電極間に挟まれるように形成され、前記第２方向に延びている、前記第１導電型の１つ以上の第３半導体層と、
前記半導体基板の前記第２の主面に形成された、前記第２導電型の第４半導体層と、
を備える半導体装置。
【請求項３】
前記制御配線の前記第１方向の幅は、５０μｍ以下である、請求項２に記載の半導体装置。
【請求項４】
前記制御電極は、前記第１方向に平行な複数本の直線上に配置されており、各々の前記直線上には、互いに分断された２つ以上の前記制御電極が配置されている、
請求項２または３に記載の半導体装置。
【請求項５】
前記第２半導体層は、前記第１方向に平行な複数本の直線上に配置されており、各々の前記直線上には、互いに分断された２つ以上の前記第２半導体層が配置されている、
請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
前記制御配線は、絶縁膜を介して前記第１半導体層の表面上と前記第２半導体層の表面上に連続して形成されており、トランジスタの制御電極として機能する、
請求項２から５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体基板は、前記第２半導体層内にて前記第２半導体層の底面と前記第３半導体層の底面との間に形成された、前記第２導電型の第５半導体層を備える、
請求項２から６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体基板は、前記第１半導体層と前記第２半導体層との間に、前記第２半導体層の底面に接するように、または前記第２半導体層の底面および側面に接するように形成された、前記第１導電型の第６半導体層を備える、
請求項２から７のいずれか１項に記載の半導体装置。
【請求項９】
さらに、前記制御電極間に形成された溝の内部に絶縁膜を介して形成され、前記第１方向に延びている、複数の主電極を備える、請求項２から８のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態、半導体装置に関する。
【背景技術】
【０００２】
近年、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの電力用トランジスタを備える半導体装置の研究開発が活発に行われている。しかしながら、電力用トランジスタには、その微細化の進展に伴い、オン抵抗の低減、ゲート抵抗の低減、動作の高速化などが困難になり、高性能化できなくなるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−９５３９号公報
【特許文献２】特開２００８−３４４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
微細化と高性能化とを両立可能な電力用トランジスタを備える半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体装置は、第１および第２の主面を有する半導体基板と、前記半導体基板の前記第１の主面に形成された溝の内部に絶縁膜を介して形成され、前記第１の主面に平行な第１方向に延びている複数の制御電極と、前記半導体基板の前記第１の主面上に、前記制御電極と電気的に接続されるように形成され、前記第１方向に垂直な第２方向に延びている複数の制御配線とを備える。さらに、前記半導体基板は、前記半導体基板内に形成された、第１導電型の第１半導体層と、前記第１半導体層の前記第１の主面側の表面に、前記制御電極間に挟まれるように形成された、第２導電型の１つ以上の第２半導体層とを備える。さらに、前記半導体基板は、前記第２半導体層の前記第１の主面側の表面に、前記制御電極間に挟まれるように形成され、前記第２方向に延びている、前記第１導電型の１つ以上の第３半導体層と、前記半導体基板の前記第２の主面に形成された、前記第２導電型の第４半導体層とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す平面図および断面図である。
【図２】第１実施形態の変形例の半導体装置の構造を示す平面図である。
【図３】第１実施形態の別の変形例の半導体装置の構造を示す平面図である。
【図４】第２実施形態の半導体装置の構造を示す平面図および断面図である。
【図５】第３実施形態の半導体装置の構造を示す平面図および断面図である。
【図６】第４実施形態の半導体装置の構造を示す平面図および断面図である。
【図７】第５実施形態の半導体装置の構造を示す平面図および断面図である。
【図８】第６実施形態の半導体装置の構造を示す平面図および断面図である。
【図９】第７実施形態の半導体装置の構造を示す平面図および断面図である。
【図１０】第８実施形態の半導体装置の構造を示す平面図および断面図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す平面図および断面図である。図１(ａ)は、半導体装置の構造を示す平面図であり、図１(ｂ)および図１(ｃ)はそれぞれ、図１(ａ)のＩ−Ｉ’線、Ｊ−Ｊ’線に沿った断面図である。
【０００９】
図１の半導体装置の半導体基板１０は、電力用トランジスタ（具体的にはＩＧＢＴ）の構成要素として、第１半導体層の例であるｎ−型の第１ベース層１１と、１つ以上の第２半導体層の例であるｐ型の第２ベース層１２と、１つ以上の第３半導体層の例であるｎ＋型のエミッタ層（ソース層）１３と、第４半導体層の例であるｐ型のコレクタ層（ドレイン層）１４と、ｎ型のバッファ層１５とを備えている。
【００１０】
図１の半導体装置はさらに、電力用トランジスタの構成要素として、ゲート絶縁膜１６と、複数の制御電極の例であるゲート電極１７と、絶縁膜２１と、複数の制御配線の例であるゲート配線２２と、絶縁膜２３と、エミッタ電極２４と、コレクタ電極２５とを備えている。
【００１１】
なお、本実施形態では、第１、第２導電型をそれぞれｎ型、ｐ型としているが、代わりに、第１、第２導電型をそれぞれｐ型、ｎ型としてもよい。
【００１２】
半導体基板１０は、例えばシリコン基板である。符号Ｓ1、Ｓ2はそれぞれ、半導体基板１０の第１の主面（表面）と第２の主面（裏面）を示す。図１には、半導体基板１０の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０の主面に垂直なＺ方向が示されている。Ｙ方向、Ｘ方向はそれぞれ、第１方向、第２方向の例である。
【００１３】
ゲート絶縁膜１６は、半導体基板１１の第１の主面Ｓ1にＹ方向に延びるように形成された溝（トレンチ）の側面および底面に形成されている。ゲート絶縁膜１６は、例えばシリコン酸化膜である。また、ゲート電極１７は、これらの溝の内部にゲート絶縁膜１６を介して形成されており、Ｙ方向に延びている。ゲート電極１７は、例えばポリシリコン層である。
【００１４】
第１ベース層１１は、半導体基板１１内の高抵抗層である。第２ベース層１２は、第１ベース層１１の第１の主面Ｓ1側の表面に、ゲート電極１７間に挟まれるように形成されており、Ｙ方向に延びている。エミッタ層１３は、第２ベース層１２の第１の主面Ｓ1側の表面に、ゲート電極１７間に挟まれるように形成されており、Ｘ方向に延びている。コレクタ層１４は、半導体基板１０の第２の主面Ｓ2に形成されている。バッファ層１５は、第１ベース層１１とコレクタ層１４との間に形成されている。
【００１５】
ゲート配線２２は、半導体基板１０の第１の主面Ｓ1上に絶縁膜２１を介して形成されており、ゲート電極１７と電気的に接続され、Ｘ方向に延びている。絶縁膜２１は、例えばシリコン酸化膜であり、ゲート配線２２は、例えばポリシリコン層である。また、ゲート配線２２のＹ方向の幅は、例えば５０μｍ以下に設定されている。
【００１６】
エミッタ電極２４は、半導体基板１０の第１の主面Ｓ1上に絶縁膜２１、ゲート配線２２、および絶縁膜２３を介して形成されており、エミッタ層１３および第２ベース層１２と電気的に接続されている。また、コレクタ電極２５は、半導体基板１０の第２の主面Ｓ2に形成されており、コレクタ層１４と電気的に接続されている。
【００１７】
以上のように、本実施形態では、ゲート配線２２が、ゲート電極１７と同じＹ方向ではなく、ゲート電極１７と直交するＸ方向に延びている。このような構成によれば、電力用トランジスタを微細化しても、ゲート配線２２のサイズを大きく取りやすいため、ゲート配線２２の電気抵抗を低減しやすく、電力用トランジスタを高性能化しやすい。よって、本実施形態によれば、電力用トランジスタの微細化と高性能化とを両立することが可能となる。
【００１８】
また、本実施形態では、エミッタ層１３もＸ方向に延びている。このような構成には、エミッタ層１３がＹ方向に延びている場合に比べ、Ｘ方向に延びる形状のゲート配線２２を配置しやすいという利点がある。本実施形態では、図１(ａ)に示すように、エミッタ層１３とゲート配線２２がＹ方向に沿って交互に配置されている。
【００１９】
また、本実施形態では、半導体基板１０上に配置するゲート配線２２の本数を、少なく抑えてもよいし、多くしてもよい。ただし、後者の場合には、ゲート配線２２のＹ方向の幅を細くする必要がある。そこで、本実施形態では、後者の構造を実現するために、ゲート配線２２のＹ方向の幅を２０μｍ以下に設定することが望ましい。
【００２０】
なお、本実施形態は、シリコン系の電力用トランジスタだけでなく、化合物材料系の電力用トランジスタにも適用可能である。後者の電力用トランジスタを構成する化合物材料層の例としては、ＳｉＣ層やＧａＮ層などが挙げられる。
【００２１】
また、本実施形態では、図１に示す構造の代わりに、例えば、図２や図３に示す構造を採用してもよい。図２と図３は、第１実施形態の変形例の半導体装置の構造を示す平面図である。図１では、各ゲート配線２２がすべてのゲート電極１７上に配置されているのに対し、図２では、各ゲート配線２２が一部のゲート電極１７上のみに配置されている。また、図１のＩ−Ｉ’線上では、互いに隣接するゲート配線２２間にエミッタ層１３が１つだけ配置されているのに対し、図３のＩ−Ｉ’線上では、互いに隣接するゲート配線２２間に複数（ここでは２つ）のエミッタ層１３が配置されている。本実施形態では、これら図２や図３の構造を採用してもよい。
【００２２】
（第２実施形態）
図４は、第２実施形態の半導体装置の構造を示す平面図および断面図である。
【００２３】
本実施形態のゲート電極１７は、第１実施形態と同様に、Ｙ方向に平行な複数本の直線上に配置されている。Ｊ−Ｊ’線は、これらの直線のうちの１本に相当する。しかしながら、第１実施形態では、各直線上にゲート電極１７が１つだけ配置されているのに対し、本実施形態では、各直線上に、互いに分断された２つ以上のゲート電極１７が配置されている。すなわち、本実施形態のゲート電極１７は、第１実施形態のゲート電極１７をＹ方向に分断した形状を有している。
【００２４】
本実施形態によれば、このようにゲート電極１７を分断することで、半導体基板１０とゲート電極１７との間の静電容量を低減し、電力トランジスタの動作を高速化することが可能となる。よって、本実施形態によれば、電力用トランジスタの微細化および高性能化をさらに両立しやすくすることが可能となる。
【００２５】
なお、本実施形態の各ゲート配線２２は、Ｙ方向に互いに隣接するゲート電極１７間に挟まれる位置に配置されており、かつ、これらのゲート配線１７の両方と電気的に接続されている。このような構造には、例えば、ゲート電極１７とゲート配線２２との接続箇所と、エミッタ層１３とエミッタ電極２４との接続箇所の配置をレイアウトしやすいという利点がある。
【００２６】
また、本実施形態では、Ｘ方向に隣接する２本のゲート電極１７間に、エミッタ層１３が１本だけ配置されているが、２本以上のエミッタ層１３が配置されていてもよい。
【００２７】
（第３実施形態）
図５は、第３実施形態の半導体装置の構造を示す平面図および断面図である。
【００２８】
本実施形態の第２ベース層１２は、第１実施形態と同様に、Ｙ方向に平行な複数本の直線上に配置されている。Ｉ−Ｉ’線は、これらの直線のうちの１本に相当する。しかしながら、第１実施形態では、各直線上に第２ベース層１２が１つだけ配置されているのに対し、本実施形態では、各直線上に、互いに分断された２つ以上の第２ベース層１２が配置されている。すなわち、本実施形態の第２ベース層１２は、第１実施形態の第２ベース層１２をＹ方向に分断した形状を有している。また、本実施形態のゲート電極１７は、第２実施形態のゲート電極１７と同様に、第１実施形態のゲート電極１７をＹ方向に分断した形状を有している。
【００２９】
本実施形態によれば、このように第２ベース層１２を分断することで、ＩＥ効果（キャリア注入促進効果）を増大させ、電力用トランジスタのオン抵抗を低減することが可能となる。よって、本実施形態によれば、電力用トランジスタの微細化および高性能化をさらに両立しやすくすることが可能となる。
【００３０】
なお、本実施形態では、Ｘ方向に隣接する２本のゲート電極１７間に、第２ベース層１２が１つだけ配置されているが、２つ以上の第２ベース層１２が配置されていてもよい。
【００３１】
また、本実施形態では、１つの第２ベース層１２内に、エミッタ層１３が１つだけ配置されているが、２つ以上のエミッタ層１３が配置されていてもよい。
【００３２】
また、本実施形態の各ゲート配線２２は、Ｙ方向に互いに隣接するゲート電極１７間に挟まれる位置に配置されており、かつ、これらのゲート配線１７の両方と電気的に接続されている。また、本実施形態の各ゲート配線２２は、Ｙ方向に互いに隣接する第２ベース層１２間に挟まれる位置に配置されており、かつ、これら両方の第２ベース層１２上に配置されている。このような構造には、例えば、ゲート電極１７とゲート配線２２との接続箇所と、エミッタ層１３とエミッタ電極２４との接続箇所の配置をレイアウトしやすいという利点がある。
【００３３】
（第４実施形態）
図６は、第４実施形態の半導体装置の構造を示す平面図および断面図である。
【００３４】
本実施形態の第２ベース層１２は、第３実施形態の第２ベース層１２と同様に、第１実施形態の第２ベース層１２をＹ方向に分断した形状を有している。しかしながら、本実施形態のゲート電極１７は、第３実施形態のゲート電極１７とは異なり、Ｙ方向には分断されていない。
【００３５】
本実施形態によれば、第３実施形態と同様に第２ベース層１２をＹ方向に分断することで、ＩＥ効果を増大させ、電力用トランジスタのオン抵抗を低減することが可能となる。よって、本実施形態によれば、電力用トランジスタの微細化および高性能化を第１実施形態よりもさらに両立しやすくすることが可能となる。
【００３６】
（第５実施形態）
図７は、第５実施形態の半導体装置の構造を示す平面図および断面図である。
【００３７】
本実施形態の第２ベース層１２は、第４実施形態の第２ベース層１２と同様に、第１実施形態の第２ベース層１２をＹ方向に分断した形状を有している。また、本実施形態のゲート電極１７は、第４実施形態のゲート電極１７と同様、Ｙ方向には分断されていない。しかしながら、本実施形態の第２ベース層１２は、第４実施形態の第２ベース層１２とは異なり、図７(ａ)に示すように千鳥格子状に配置されている。
【００３８】
また、本実施形態の各ゲート配線２２は、図７(ｂ)に示すように、絶縁膜２１を介して第１ベース層１１の表面上と１つの第２ベース層１２の表面上に連続して形成されている。よって、本実施形態の各ゲート配線２２は、プレーナ型のＭＯＳＦＥＴのゲート電極として機能する。よって、本実施形態によれば、矢印Ａで示すように、各ゲート配線２２付近の半導体基板１０内で、電子電流を横方向に流すことができる。
【００３９】
また、本実施形態の各第２ベース層１２は、図７(ｂ)に示すように、第２ベース層１２の底面とエミッタ層１３の底面との間に、第５半導体層の例であるｐ＋型の拡散層３１を備えている。拡散層３１内のｐ型不純物の濃度は、第２ベース層１２内のｐ型不純物の濃度よりも高く設定されている。本実施形態によれば、このような拡散層３１を配置することで、第１ベース層１１、第２ベース層１２、エミッタ層１３からなる寄生ＮＰＮトランジスタが活性化することを抑制することができる。
【００４０】
なお、図７(ｂ)に示す符号Ｌは、Ｙ方向に隣接する第２ベース層１２間の距離を示す。また、符号Ｄ1は、第２ベース層１２の縦幅（高さ）を示し、符号Ｄ2は、ゲート電極１７用の溝の縦幅（深さ）を示す。本実施形態では、縦幅Ｄ1は、縦幅Ｄ2よりも小さく設定されている（Ｄ1＜Ｄ2）。
【００４１】
ここで、第５実施形態の効果について説明する。
【００４２】
本実施形態のように第２ベース層１２がＹ方向に分断されている場合には、距離Ｌを短くすることや、縦幅Ｄ1を長くすることにより、オン電圧を低減することができる。しかしながら、距離Ｌを短くすると、第２ベース層１２の面積が増大することで、矢印Ｂで示すようにホールが抜けやすくなり、ＩＥ効果が弱まってしまう。また、縦幅Ｄ1を長くすると、半導体装置の耐量が低下してしまう。
【００４３】
そこで、本実施形態では、ゲート配線２２をＭＯＳＦＥＴのゲート電極として機能させる構造を採用することで、電子電流を横方向に流し、電子電流量を増大させている。これにより、本実施形態では、距離Ｌの短縮や縦幅Ｄ1の増大によりＩＥ効果や耐量を損なうことなく、電子の注入量を増やし、オン電圧を低減することが可能となる。また、本実施形態では、上述のような拡散層３１を配置することで、寄生ＮＰＮトランジスタの活性化を抑制し、オン電圧をさらに低減することが可能となる。
【００４４】
なお、本実施形態の第２ベース層１２は、千鳥格子状に配置されているが、その他の形に配置してもよい。
【００４５】
（第６実施形態）
図８は、第６実施形態の半導体装置の構造を示す平面図および断面図である。
【００４６】
本実施形態の半導体基板１０は、第６半導体層の例であるｎ型のバリア層３２を備えている。バリア層３２は、第１ベース層１１と第２ベース層１２との間に、第２ベース層１２の底面に接するように形成されている。バリア層３２内のｎ型不純物の濃度は、第１ベース層１１内のｎ型不純物の濃度よりも高く設定されている。
【００４７】
図８(ｂ)に示す符号Ｄ3は、第２ベース層１２とバリア層３２の縦幅の合計を示す。本実施形態では、縦幅Ｄ3は、縦幅Ｄ2よりも小さく設定されている（Ｄ3＜Ｄ2）。これは、後述する第７実施形態でも同様である。
【００４８】
以上のように、本実施形態では、第２ベース層１２の底面がバリア層３２で覆われている。よって、本実施形態によれば、ホール電流を第２ベース層１２に流れにくくし、ＩＥ効果を高めることが可能となる。
【００４９】
なお、本実施形態では、第２ベース層１２の底面がバリア層３２で完全に覆われているが、第２ベース層１２の底面はバリア層３２で部分的に覆われていてもよい。
【００５０】
（第７実施形態）
図９は、第７実施形態の半導体装置の構造を示す平面図および断面図である。
【００５１】
本実施形態のバリア層３２は、第１ベース層１１と第２ベース層１２との間に、第２ベース層１２の底面および側面に接するように形成されている。よって、本実施形態によれば、ホール電流を第２ベース層１２にさらに流れにくくし、ＩＥ効果をさらに高めることが可能となる。
【００５２】
なお、本実施形態では、第２ベース層１２の底面および側面がバリア層３２で完全に覆われているが、第２ベース層１２の底面および側面はバリア層３２で部分的に覆われていてもよい。
【００５３】
また、第７実施形態では、１つのバリア層３２が複数の第２ベース層１２に接しているが、第６実施形態と同様に、１つのバリア層３２が１つの第２ベース層１２のみに接していてもよい。逆に第６実施形態では、第７実施形態と同様に、１つのバリア層３２が複数の第２ベース層１２に接していてもよい。
【００５４】
なお、本実施形態では、ゲート電極１７用の溝同士の間隔を狭くして、バリア層３２内のｎ型不純物の濃度を高くしても、これらの溝のシールド効果により、半導体装置の耐量の低下を防ぐことができる。
【００５５】
（第８実施形態）
図１０は、第８実施形態の半導体装置の構造を示す平面図および断面図である。図１０(ａ)は、半導体装置の構造を示す平面図であり、図１０(ｂ)および図１０(ｃ)はそれぞれ、図１０(ａ)のＩ−Ｉ’線、Ｊ−Ｊ’線に沿った断面図である。
【００５６】
本実施形態の半導体装置は、絶縁膜１８と、複数の主電極の例であるエミッタ電極１９とを備えている。絶縁膜１８は、ゲート電極１７間にＹ方向に延びるように形成された溝の側面および底面に形成されている。また、エミッタ電極１９は、これらの溝の内部に絶縁膜１８を介して形成されており、Ｙ方向に延びている。絶縁膜１８は、例えばシリコン酸化膜であり、エミッタ電極１９は、例えばポリシリコン層である。
【００５７】
よって、本実施形態では、半導体基板１０の第１の主面Ｓ1に、Ｙ方向に延びる複数のゲート電極１７と、Ｙ方向に延びる複数のエミッタ電極１９が交互に形成されている。図１０(ｂ)と図１０(ｃ)はそれぞれ、１本のゲート電極１７と１本のエミッタ電極１９の断面を示している。
【００５８】
図１０(ｂ)と図１０(ｃ)に示すように、ゲート配線２２は、ゲート電極１７とは電気的に接続されているが、エミッタ電極１９とは絶縁膜２１により電気的に絶縁されている。一方、エミッタ電極２４は、エミッタ電極１９とは電気的に接続されているが、ゲート電極１７とは絶縁膜２３により電気的に絶縁されている。
【００５９】
なお、本実施形態では、エミッタ電極１９用の溝の深さが、ゲート電極１７用の溝の深さと同じ深さに設定されているが、これらの深さは異なっていてもよい。
【００６０】
以上のように、本実施形態では、半導体基板１０の第１の主面Ｓ1にＹ方向に延びるように形成された溝の内部に、複数のゲート電極１７と複数のエミッタ電極１９が交互に配置されている。よって、本実施形態によれば、ゲート容量を低減させることや、ゲートの制御性を高めることが可能となる。その結果、本実施形態によれば、電力用トランジスタを微細化しつつ、電力用トランジスタの性能を向上させることが可能となる。
【００６１】
以上、第１から第８実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００６２】
１０：半導体基板、
１１：第１ベース層（第１半導体層）、１２：第２ベース層（第２半導体層）、
１３：エミッタ層（第３半導体層）、１４：コレクタ層（第４半導体層）、
１５：バッファ層、１６：ゲート絶縁膜、１７：ゲート電極（制御電極）、
１８：絶縁膜、１９：エミッタ電極（主電極）、
２１：絶縁膜、２２：ゲート配線（制御配線）、
２３：絶縁膜、２４：エミッタ電極、２５：コレクタ電極、
３１：拡散層（第５半導体層）、３２：バリア層（第６半導体層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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