(57)【要約】【課題】オン抵抗が低く耐圧が高い電力用半導体装置の提供。【解決手段】  本発明の実施形態に係る電力用半導体装置は、第１導電形の第１の半導体層１、第１導電形の第２の半導体層２、第２導電形の第３の半導体層３、第１導電形の第４の半導体層４、ゲート電極７、絶縁物１０、第１の電極、及び第２の電極を備える。第２の半導体層は、第１の半導体層の第１の面に垂直な第１の方向及び第１の面に平行な第２の方向に沿って第１の半導体層中を延伸する。第３の半導体層は、第１の方向及び第２の方向に沿って第２の半導体層中を延伸する。第４の半導体層は、第１の方向及び第２の方向に沿って第３の半導体層中を延伸する。ゲート電極は、第４の半導体層中から第３の半導体層中を通り抜け第２の半導体層中に延伸する。絶縁物は、第２の方向において、ゲート電極と第３の半導体層の端との間に設けられ、第３の半導体層を電気的に分離する。【選択図】図１
2014060187.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の第１の半導体層と、
前記第１の半導体層の前記第１の面から前記第１の面に垂直な第１の方向に沿って前記第１の半導体層中を延伸し、且つ前記第１の面に平行な第２の方向に沿って前記第１の半導体層中を延伸し、前記第１の半導体層より第１導電形不純物濃度が低い第１導電形の第２の半導体層と、
前記第２の半導体層の表面から前記第１の方向に沿って前記第２の半導体層中を延伸し、且つ前記第２の方向に沿って前記第２の半導体層中を延伸する第２導電形の第３の半導体層と、
前記第３の半導体層の表面から前記第１の方向に沿って前記第３の半導体層中を延伸し、且つ前記第２の方向に沿って前記第３の半導体層中を延伸し、前記第２の半導体層よりも第１導電形不純物濃度が高い第１導電形の第４の半導体層と、
前記第１の方向及び第２の方向に垂直な第３の方向に沿って、前記第４の半導体層中から前記第３の半導体層中を通り抜け前記第２の半導体層中に延伸し、且つ前記第１の方向に沿って前記第４の半導体層中、前記第３の半導体層中、及び前記第２の半導体層中を延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第２の方向において、前記ゲート電極と前記第３の半導体層の端との間に設けられ、前記第３の半導体層を前記端を含む端部と前記端を含まない本体部とに電気的に分離する絶縁物と、
前記第３の半導体層の前記本体部と、前記第４の半導体層の前記第３の半導体層の前記本体部に隣接する部分と、に電気的に接続された第１の電極と、
前記第１の半導体層の前記第２の面に電気的に接続された第２の電極と、
導電性材料からなる導電体と、
前記第２の半導体層中を前記第１の方向に沿って延伸し前記第３の方向において前記ゲート電極と対向するフィールドプレートトレンチ内に、フィールドプレート絶縁膜を介して設けられたフィールドプレート電極と、
を備え、
前記絶縁物は、前記第２の方向において、さらに前記第２の半導体層を、前記第３の半導体層の前記端部を含む部分と、前記第３の半導体層の前記本体部を含む部分と、に電気的に分離し、
前記第１の方向において前記第２の半導体層中及び前記第３の半導体層中を延伸し、前記第３の半導体層及び前記第２の半導体層を通り抜ける分離トレンチ内に、前記絶縁物は前記分離トレンチの側壁及び底面を覆うように設けられており、
前記導電体は、前記分離トレンチ内に前記絶縁物を介して設けられ、前記第１の電極と電気的に接続されており、
前記フィールドプレート電極は、前記第１の電極と電気的に接続されており、
前記ゲート電極は、前記第２の方向に沿って配列された複数のゲート電極を構成し、
前記フィールドプレート電極は、前記第２の方向に沿って配列された複数のフィールドプレート電極を構成し、
前記複数のフィールドプレート電極のうち隣合うフィールドプレート電極に挟まれた前記第２の半導体層の部分の前記第２の方向における幅は、前記複数のフィールドプレート電極のうち前記絶縁物と隣合うフィールドプレート電極と前記絶縁物とに挟まれた前記第２の半導体層の部分の前記第２の方向における幅以上であり、
前記フィールドプレート絶縁膜は、前記ゲート絶縁膜よりも厚く、
前記フィールドプレートトレンチは、前記第３の方向に沿って、前記第１の半導体層中に延伸している、
電力用半導体装置。
【請求項２】
第１の面と前記第１の面とは反対側の第２の面とを有する第１導電形の第１の半導体層と、
前記第１の半導体層の前記第１の面から前記第１の面に垂直な第１の方向に沿って前記第１の半導体層中を延伸し、且つ前記第１の面に平行な第２の方向に沿って前記第１の半導体層中を延伸し、前記第１の半導体層より第１導電形不純物濃度が低い第１導電形の第２の半導体層と、
前記第２の半導体層の表面から前記第１の方向に沿って前記第２の半導体層中を延伸し、且つ前記第２の方向に沿って前記第２の半導体層中を延伸する第２導電形の第３の半導体層と、
前記第３の半導体層の表面から前記第１の方向に沿って前記第３の半導体層中を延伸し、且つ前記第２の方向に沿って前記第３の半導体層中を延伸し、前記第２の半導体層よりも第１導電形不純物濃度が高い第１導電形の第４の半導体層と、
前記第１の方向及び第２の方向に垂直な第３の方向に沿って、前記第４の半導体層中から前記第３の半導体層中を通り抜け前記第２の半導体層中に延伸し、且つ前記第１の方向に沿って前記第４の半導体層中、前記第３の半導体層中、及び前記第２の半導体層中を延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第２の方向において、前記ゲート電極と前記第３の半導体層の端との間に設けられ、前記第３の半導体層を前記端を含む端部と前記端を含まない本体部とに電気的に分離する絶縁物と、
前記第３の半導体層の前記本体部と、前記第４の半導体層の前記第３の半導体層の前記本体部に隣接する部分と、に電気的に接続された第１の電極と、
前記第１の半導体層の前記第２の面に電気的に接続された第２の電極と、
を備えた電力用半導体装置。
【請求項３】
前記絶縁物は、前記第２の方向において、さらに前記第２の半導体層を、前記第３の半導体層の前記端部を含む部分と、前記第３の半導体層の前記本体部を含む部分と、に電気的に分離する請求項２記載の電力用半導体装置。
【請求項４】
前記第１の方向において前記第２の半導体層中及び前記第３の半導体層中を延伸し、前記第３の半導体層を通り抜ける分離トレンチ内に、前記絶縁物は設けられている請求項２記載の電力用半導体装置。
【請求項５】
前記第１の方向において前記第２の半導体層中及び前記第３の半導体層中を延伸し、前記第３の半導体層及び前記第２の半導体層を通り抜ける分離トレンチ内に、前記絶縁物は設けられている請求項３記載の電力用半導体装置。
【請求項６】
前記絶縁物は、前記分離トレンチの側壁及び底面を覆うように設けられている請求項４または５に記載の電力用半導体装置。
【請求項７】
導電性材料からなり、前記分離トレンチ内に前記絶縁物を介して設けられた導電体を、さらに備えた請求項６記載の電力用半導体装置。
【請求項８】
前記導電体は、前記第１の電極と電気的に接続されている請求項７記載の電力用半導体装置。
【請求項９】
前記絶縁物は、前記分離トレンチを埋め込むように設けられている請求項４〜６のいずれか１つに記載の電力用半導体装置。
【請求項１０】
前記第２の半導体層中を前記第１の方向に沿って延伸し前記第３の方向において前記ゲート電極と対向するフィールドプレートトレンチ内に、フィールドプレート絶縁膜を介して設けられたフィールドプレート電極をさらに備え、
前記フィールドプレート電極は、前記第１の電極と電気的に接続されている請求項８記載の電力用半導体装置。
【請求項１１】
前記ゲート電極は、前記第２の方向に沿って配列された複数のゲート電極を構成し、
前記フィールドプレート電極は、前記第２の方向に沿って配列された複数のフィールドプレート電極を構成し、
前記複数のフィールドプレート電極のうち隣合うフィールドプレート電極に挟まれた前記第２の半導体層の部分の前記第２の方向における幅は、前記複数のフィールドプレート電極のうち前記絶縁物と隣合うフィールドプレート電極と前記絶縁物とに挟まれた前記第２の半導体層の部分の前記第２の方向における幅以上である請求項１０記載の電力用半導体装置。
【請求項１２】
前記フィールドプレート絶縁膜は、前記ゲート絶縁膜よりも厚い請求項１０または１１に記載の電力用半導体装置。
【請求項１３】
前記フィールドプレートトレンチは、前記第３の方向に沿って、前記第１の半導体層中に延伸している請求項１０〜１２のいずれか１つに記載の電力用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電力用半導体装置に関する。
【背景技術】
【０００２】
電力用半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）等の絶縁ゲート型トランジスタが用いられる。これらの電力用半導体装置は、低オン抵抗化による低消費電力化が求められる。耐圧が数十Ｖ〜３００Ｖ程度の中高耐圧の絶縁ゲート型トランジスタでは、オン抵抗Ｒｏｎはチャネル層の密度に支配される。例えばＭＯＳＦＥＴの場合は、チャネル層は、ソース層とドリフト層との間のベース層の表面において、ゲート絶縁膜を介してゲート電極に向かい合った領域に形成される。ソース層とドリフト層との間隔は、チャネル長といい、電流の流れる経路の長さである。チャネル長に垂直なチャネル層の幅は、チャネル幅といい、電流経路の断面に相当する。同一チップ内にチャネル幅を多く形成するほど、チャネル層の抵抗を下げることができる。そのため、微細化により絶縁ゲート型トランジスタの低オン抵抗化が行われてきたが、微細化によるさらなる低オン抵抗化は限界がある。
【０００３】
そこで、チャネル幅の延伸する方向がチップに水平な方向ではなく、垂直な方向に延伸する絶縁ゲート形トランジスタが開発されている。このような絶縁ゲート形トランジスタでは、ドレイン層の中に垂直及び水平方向に延伸するようにドリフト層が設けられる。また、ドリフト層の中に垂直及び水平方向に延伸するベース層が設けられる。さらに、ベース層の中に垂直方向及び水平方向に延伸するソース層が設けられる。ゲート電極は、水平方向において、ソース層からベース層を通り抜けてドリフト層に延伸するように設けられる。チップの垂直方向の厚さを増すほど、チャネル幅が増加するので、さらなるオン抵抗の低減が期待できる。
【０００４】
しかしながら、ゲート電極が設けられていない終端領域では、ベース層は端部を有するため、ベース層とドリフト層とのｐ−ｎ接合は大きな曲率を有する。このため、ベース層の端部では、電界集中によりアバランシェ降伏が発生しやすくなるので、ベース層のゲート電極が設けられている部分より耐圧が低い。従って、電力用半導体装置の耐圧が低くなってしまう。オン抵抗が低く耐圧が高い電力用半導体装置が望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１０３４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
オン抵抗が低く耐圧が高い電力用半導体装置の提供。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る電力用半導体装置は、第１導電形の第１の半導体層と、第１導電形の第２の半導体層と、第２導電形の第３の半導体層と、第１導電形の第４の半導体層と、ゲート電極と、絶縁物と、第１の電極と、第２の電極と、を備える。第１導電形の第１の半導体層は、第１の面と第１の面とは反対側の第２の面とを有する。第１導電形の第２の半導体層は、第１の半導体層の第１の面から第１の面に垂直な第１の方向に沿って第１の半導体層中を延伸し、且つ第１の面に平行な第２の方向に沿って第１の半導体層中を延伸し、第１の半導体層より第１導電形不純物濃度が低い。第２導電形の第３の半導体層は、第２の半導体層の表面から第１の方向に沿って第２の半導体層中を延伸し、且つ第２の方向に沿って第２の半導体層中を延伸する。第１導電形の第４の半導体層は、第３の半導体層の表面から第１の方向に沿って第３の半導体層中を延伸し、且つ第２の方向に沿って第３の半導体層中を延伸し、第２の半導体層よりも第１導電形不純物濃度が高い。ゲート電極は、第３の方向に沿って、第４の半導体層中から第３の半導体層中を通り抜け第２の半導体層中に延伸し、且つ第１の方向に沿って第４の半導体層中、第３の半導体層中、及び第２の半導体層中を延伸するゲートトレンチ内に、ゲート絶縁膜を介して設けられる。絶縁物は、第２の方向において、ゲート電極と第３の半導体層の端との間に設けられ、第３の半導体層を端を含む端部と端を含まない本体部とに電気的に分離する。第１の電極は、第３の半導体層の本体部と、第４の半導体層の第３の半導体層の本体部に隣接する部分と、に電気的に接続される。第２の電極は、第１の半導体層の第２の面に電気的に接続される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る電力用半導体装置の要部模式平面図。
【図２】図１の領域Ａにおける要部模式斜視図。
【図３】第２の実施形態に係る電力用半導体装置の要部模式平面図。
【図４】図３の領域Ｂにおける要部模式斜視図。
【図５】第３の実施形態に係る電力用半導体装置の要部模式平面図。
【図６】図５の領域Ｃにおける要部模式斜視図。
【図７】図６におけるＤ−Ｄ線における断面図。
【図８】第３の実施形態の変形例に係る電力用半導体装置の要部模式平面図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＡｌＧａＮ）などの化合物半導体にも適用可能である。絶縁物（以下、絶縁膜を含む）としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【００１０】
（第１の実施形態）
図１及び図２を用いて、本発明の第１の実施形態に係る電力用半導体装置を説明する。電力用半導体装置は、ＭＯＳＦＥＴを例に説明するが、ＩＧＢＴに対しても適用可能である。以後の実施例においても同様である。図１は、第１の実施形態に係る電力用半導体装置の要部模式平面図である。図２は、図１の領域Ａにおける要部模式斜視図である。なお、図１及び図２では、ソース電極、ドレイン電極、各層間絶縁膜、及び各配線層は、図示を省略した。
【００１１】
図１及び図２に示したように、本実施形態に係る電力用半導体装置は、ｎ＋形ドレイン層１（第１導電形の第１の半導体層）と、ｎ−形ドリフト層２（第１導電形の第２の半導体層）と、ｐ形ベース層３（第２導電形の第３の半導体層）と、ｎ＋形ソース層４（第１導電形の第４の半導体層）と、ｐ＋形コンタクト層８と、ゲート電極７と、絶縁膜１０(絶縁物)と、導電体１１と、第１の電極と、第２の電極と、を備える。ｎ＋形ドレイン層１、ｎ−形ドリフト層２、ｐ形ベース層３、ｎ＋形ソース層４、及びｐ＋形コンタクト層８は、半導体層であり、例えばシリコンである。ｐ形不純物は、例えば、ホウ素（Ｂ）であり、ｎ形不純物は、例えば、リン（Ｐ）である。
【００１２】
ｎ＋形ドレイン層１は、第１の面と第１の面とは反対側の第２の面とを有する。ｎ−形ドリフト層２は、ｎ＋形ドレイン層１の第１の面から第１の面に垂直なＺ方向（第１の方向）に沿ってｎ＋形ドレイン層１中を延伸し、且つ第１の面に平行なＹ方向（第２の方向）に沿ってｎ＋形ドレイン層１中を延伸し、ｎ＋形ドレイン層１よりｎ形不純物濃度が低い。ｎ＋形ドレイン層１のｎ形不純物濃度は、例えば、１×１０１９／ｃｍ３以上である。ｎ−形ドリフト層２のｎ形不純物濃度は、例えば、１×１０１６〜１×１０１７／ｃｍ３である。ｎ−形ドリフト層２のＺ方向における厚さは、例えば、３０〜５０μｍである。電力用半導体装置の仕様により、任意の厚さが選ばれる。
【００１３】
ｐ形ベース層３は、ｎ−形ドリフト層２の表面からＺ方向に沿ってｎ−形ドリフト層２中を延伸し、且つＹ方向に沿ってｎ−形ドリフト層中を延伸する。ｐ形ベース層のｐ形不純物濃度は、例えば、５×１０１６〜５×１０１７／ｃｍ３である。Ｚ方向においてｐ形ベース層３及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分のＺ方向における厚さは、例えば、３μｍである。また、Ｚ方向及びＹ方向に垂直なＸ方向（第３の方向）においてｐ形ベース層３及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分のＸ方向における厚さは、例えば、３μｍである。
【００１４】
ｎ＋形ソース層４は、ｐ形ベース層３の表面からＺ方向に沿ってｐ形ベース層３中を延伸し、且つＹ方向に沿ってｐ形ベース層３中を延伸し、ｎ−形ドリフト層２よりもｎ形不純物濃度が高い。ｎ＋形ソース層４のｎ形不純物濃度は、例えば、１×１０１９／ｃｍ３以上である。Ｚ方向においてｎ＋形ソース層４及びｎ−形ドリフト層２に挟まれたｐ形ベース層３の部分のＺ方向における厚さは、例えば、０．５μｍである。また、Ｘ方向においてｎ＋形ソース層４及びｎ−形ドリフト層２に挟まれたｐ形ベース層３の部分のＸ方向における厚さは、例えば、０．５μｍである。ｎ＋形ソース層４のＸ方向における厚さは、例えば、１〜３μｍである。
【００１５】
ｐ＋形コンタクト層８が、ｐ形ベース層３の表面にｎ＋形ソース層４と隣接して設けられ、Ｙ方向に沿って延伸する。ｐ＋形コンタクト層８は、ｎ−形ドリフト層２の表面において、Ｘ方向に沿ってｎ＋形ドレイン層１に向かって突出する。Ｘ方向に沿ってｐ＋形コンタクト層８がｐ形ベース層３から突き出た幅は、例えば、０．５〜１μｍである。ｐ＋形コンタクト層８のｐ形不純物濃度は、例えば、１×１０１８／ｃｍ３以上である。
【００１６】
ゲートトレンチ５が、Ｘ方向に沿って、ｎ＋形ソース層４中からｐ形ベース層３中を通り抜けｎ−形ドリフト層２中に延伸し、且つＺ方向に沿ってｎ＋形ソース層４中、ｐ形ベース層３中、及びｎ−形ドリフト層２中を延伸するように設けられる。ゲート電極７は、ゲートトレンチ５内に、ゲート絶縁膜６を介して設けられる。ゲート絶縁膜６は、ゲートトレンチ５の側壁及び底面の全面を覆うように設けられる。
【００１７】
ゲート絶縁膜６は、例えば、酸化シリコン（ＳｉＯ２）である。酸化シリコンの代わりに、窒化シリコン（ＳｉＮ）または酸窒化シリコン（ＳｉＮＯ）とすることも可能である。ゲート電極７は、導電性材料であればよく、例えば、導電性ポリシリコンである。ゲート電極７は、Ｙ方向に沿って複数設けられる。言い換えると、ゲート電極７は、Ｙ方向に沿って配列された複数のゲート電極を構成する。
【００１８】
分離トレンチ９が、Ｙ方向において、Ｙ方向に沿って配列された複数のゲート電極７のうち最も端のゲート電極７と、ｐ形ベース層３の端と、の間に設けられる。絶縁膜１０は、この分離トレンチ９内に設けられ、ｐ形ベース層３を上記端を含む端部と上記端を含まない本体部とにＹ方向において電気的に分離する。絶縁膜１０は、分離トレンチ９の側壁及び底面の全面を覆うように設けられる。絶縁膜１０は、例えば、酸化シリコンである。酸化シリコンの代わりに、窒化シリコンまたは酸窒化シリコンとすることも可能である。絶縁膜１０は、ゲート絶縁膜６よりも厚く形成される。
【００１９】
本実施形態に係る電力用半導体装置では、分離トレンチ９は、ｎ−形ドリフト層２を通り抜けてｎ＋形ドレイン層１まで達している。しかしながら、これに限定されず、分離トレンチ９は、その下端がｎ−形ドリフト層２中に留まっていてもよい。また、本実施形態に係る電力用半導体装置では、分離トレンチ９は、ｎ＋形ソース層４のＹ方向における端部も分断しているが、ｎ＋形ソース層４のＹ方向における端は、図中の分離トレンチ９よりもＹ方向において内側に配置されていてもよい。分離トレンチ９内に設けられた絶縁膜１０により、ｐ形ベース層３の端部と本体部がＹ方向において電気的に切断されていればよい。
【００２０】
導電性材料からなる導電体１１が、絶縁膜１０を介して分離トレンチ９内に設けられる。導電体１１は、例えば、導電性ポリシリコンである。導電体１１は、浮遊電位を有していてもよいが、ソース電位に固定されていることが望ましい。導電体１１は、後述のソース電極に電気的に接続されていることが望ましい。また、絶縁膜１０は、ゲート絶縁膜６と比べて厚く形成される。そのため、導電体１１とｎ＋形ドレイン層１との間に挟まれた絶縁膜１０は、ソース−ドレイン間電圧が印加されても破壊されない。また、ソース−ドレイン間容量も小さい。
【００２１】
以下図示は省略するが、第１の層間絶縁膜が、ｎ＋形ドレイン層１上、ｎ−形ドリフト層２上、ｐ形ベース層３上、及びｎ＋形ソース層４上に設けられる。ゲート配線層が、第１の層間絶縁膜上に設けられ、複数のゲート電極７と電気的に接続される。第２の層間絶縁膜が、ゲート配線層を覆うように、第１の層間絶縁膜上に設けられる。第１の層間絶縁膜及び第２の層間絶縁膜は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンとすることも可能である。ゲート配線層は、例えば、導電性のポリシリコンである。
【００２２】
ソース電極（第１の電極）が、第２の層間絶縁膜及び第１の層間絶縁膜を貫通する開口部を介して、ｐ＋形ベース層４の本体部の表面に設けられたｐ＋形コンタクト層８及びこのｐ＋形コンタクト層８に隣接するｎ＋形ソース層４に電気的に接続される。ソース電極は、ｐ＋形コンタクト層８を介してｐ形ベース層３の本体部に電気的に接続される。ソース電極は、また、分離トレンチ９内に設けられた導電体１１に電気的に接続される。
【００２３】
ドレイン電極（第２の電極）は、ｎ＋形ドレイン層１の第２の面に電気的に接続される。ソース電極及びドレイン電極は、例えば、アルミニウムまたは銅である。
【００２４】
本実施形態に係る電力用半導体装置は、図１に示された構造を単位セルに有する。すなわち、本実施形態に係る電力用半導体装置は、複数の上記単位セルをＸ方向及びＹ方向に有する。単位セルは、終端領域及び素子領域を有する。素子領域は、２つの絶縁膜１０により挟まれた領域であり、前述の複数のゲート電極が、ｎ＋形ソース層４を介して向かい合いながら、Ｙ方向に沿って等間隔に配列される。
【００２５】
終端領域は、単位セルの両端にあり、絶縁膜１０により素子領域と分離される。ｎ＋形ドレイン層１は、素子領域と終端領域とで分離されず、連続である。ｐ形ベース層３は、素子領域と終端領域とでは、電気的に分離される。
【００２６】
次に、本実施形態に係る電力用半導体装置の動作及び特徴について説明する。ゲート電極にソース電極に対して正の電圧で、閾値以上の電圧が印加されると、ｐ形ベース層３のゲート絶縁膜６と接する面に、反転分布によるチャネル層が形成される。電力用半導体装置は、オン状態となる。チャネル層のＺ方向に沿った幅がチャネル幅である。すなわち、チャネル幅はチップと垂直なＺ方向に沿って延伸する。チャネル幅が大きいほど電流密度が増加するのでチャネル抵抗が低減される。また、チャネル層のＸ方向に沿った幅は、チャネル長である。チャネル長が短いほどチャネル抵抗が低い。
【００２７】
電力用半導体装置がオン状態の時、ドレイン電極にソース電極に対して正の電圧が印加されると、ソース電極からｎ＋形ソース層４に注入された電子は、Ｘ方向に沿ってｎ＋形ソース層４からｐ形ベース層３のチャネル層及びｎ−形ドリフト層２を経てｎ＋形ドレイン層１へＸ方向に沿って流れる。この結果、電流がドレイン電極からソース電極へ流れる。
【００２８】
ゲート電極７へ印加された電圧が閾値より小さくなると、チャネル層は消失し、電力用半導体装置はオフ状態となる。このとき、ドレイン電極とソース電極との間に印加された電圧が上昇し、ｐ形ベース層３とｎ−形ドリフト層２との間のｐ−ｎ接合から空乏層がｎ−形ドリフト層２へ伸びる。ｐ形ベース層３の底部で耐圧に達するとアバランシェ降伏が発生し、これによって生じた正孔がｐ形ベース層４の底部から表面に向かってＺ方向に沿って流れて、ソース電極に排出される。この正孔による電流によって、電圧降下が生じ、ｐ形ベース層３の底部は、ｎ＋形ソース層４に対して電位が上昇する。正孔の電流による電圧降下が大きいと、ｎ＋形ソース層４、ｐ形ベース層３、及びｎ−形ドリフト層２による寄生トランジスタがオン状態となる。この結果、電力用半導体装置は、大電流により破壊される。
【００２９】
本実施形態では、ｐ＋形コンタクト層８が、Ｘ方向においてｎ＋形ドレイン層１に向かって突出している。このため、Ｘ方向においてｐ＋形コンタクト層８及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分のＸ方向における厚さは、Ｚ方向においてｐ形ベース層３及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分のＺ方向における厚さよりも小さい。従って、Ｘ方向においてｐ＋形コンタクト層８及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分の耐圧が、Ｚ方向においてｐ形ベース層３及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分の耐圧よりも小さくなる。
【００３０】
この結果、アバランシェ降伏は、Ｘ方向においてｐ＋形コンタクト層８及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分の方が、Ｚ方向においてｐ形ベース層３及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分よりも先に発生する。しかしながら、Ｘ方向においてｐ＋形コンタクト層８及びｎ＋形ドレイン層１に挟まれたｎ−形ドリフト層２の部分では、アバランシェ降伏により発生した正孔は、低い排出抵抗でソース電極に排出される。このため、アバランシェ降伏が発生しても、寄生トランジスタはほとんどオン状態とならないので、本実施形態に係る電力用半導体装置では、アバランシェ耐量が高い。
【００３１】
また、本実施形態に係る電力用半導体装置では、Ｙ方向においてｐ形ベース層３の端とゲート電極７との間に設けられた絶縁膜１０により、ｐ形ベース層４は、その端を含む端部と端を含まない本体部にＹ方向において電気的に分離されている。すなわち、ｐ形ベース層４の端部は、単位セルの終端領域にあり、ｐ形ベース層３の本体部は、単位セルの素子領域にある。このため、ｐ形ベース層３の本体部の電位は、ソース電極のソース電位と同じであり、ｐ形ベース層３の端部の電位は、ソース電位ではなく浮遊電位である。従って、本実施形態に係る電力用半導体装置では、絶縁膜１０が存在しない場合に比べて、ｐ形ベース層３の端部とｎ−形ドリフト層２のこれに隣接する部分との間のｐ−ｎ接合に、逆バイアスがほとんど印加されない。この結果、本実施形態に係る電力用半導体装置では、ｐ形ベース層３の端部とｎ−形ドリフト層２のこれに隣接する部分との間において、電界集中によるアバランシェ降伏がほとんど発生しなので、耐圧及びアバランシェ耐量が大きく向上する。
【００３２】
（第２の実施形態）
第２の実施形態に係る電力用半導体装置を図３及び図４を用いて説明する。図３は第２の実施形態に係る電力用半導体装置の要部模式平面図である。図４は、図３の領域Ｂにおける要部模式斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。ソース電極、ドレイン電極、各層間絶縁膜、及び各配線層は、図示を省略した。
【００３３】
本実施形態に係る電力用半導体装置では、図３及び図４に示したように、絶縁膜１０は、分離トレンチ９内を埋め込むように設けられ、絶縁物１０を構成する。本実施形態に係る電力用半導体装置は、この点において第１の実施形態に係る電力用半導体装置と相異する。
【００３４】
本実施形態に係る電力用半導体装置においても、第１の実施形態に係る電力用半導体装置と同様に、Ｙ方向においてゲート電極７と隣合うｐ形ベース層３の端とゲート電極７との間に設けられた絶縁膜１０（または絶縁物）により、ｐ形ベース層４は、その端を含む端部と端を含まない本体部にＹ方向において電気的に分離されている。この結果、本実施形態に係る電力用半導体装置においても、ｐ形ベース層３の端部と、ｎ−形ドリフト層２のこれに隣接する部分と、の間において、電界集中によるアバランシェ降伏がほとんど発生しなので、耐圧及びアバランシェ耐量が大きく向上する。
【００３５】
（第３の実施形態）
第３の実施形態に係る電力用半導体装置を図５〜図７を用いて説明する。図５は、第３の実施形態に係る電力用半導体装置の要部模式平面図である。図６は、図５の領域Ｃにおける要部模式斜視図である。また、図７は、図６のＤ−Ｄ線における矢印方向に見た断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。図５及び図６では、ソース電極、ドレイン電極、各層間絶縁膜、及び各配線層は、図示を省略した。また、図７では、層間絶縁膜及び配線層の一部を、一例として図示し、ソース電極及びドレイン電極は図示を省略した。
【００３６】
図５〜図７に示したように、本実施形態に係る電力用半導体装置は、第１の実施形態に係る電力用半導体装置において、さらにフィールドプレート電極１５を備える。本実施形態に係る電力用半導体装置は、この点において、第１の実施形態に係る電力用半導体装置と相異する。以下、フィールドプレート電極１５に関して説明する。
【００３７】
フィールプレートトレンチ１３が、ｎ−形ドリフト層２中をＺ方向に沿って延伸し、ゲート電極７とＸ方向において隣合う。フィールドプレートトレンチ１３は、図７に示したように、本実施形態に係る電力用半導体装置では、ｎ−形ドリフト層２を通り抜けて、ｎ＋形ドレイン層１にまで達している。しかしながら、これに限られることなく、フィールドプレートトレンチ１３の底は、Ｚ方向において少なくともゲートトレンチ５の底よりもｎ＋形ドレイン層１側に達していればよい。
【００３８】
フィールドプレート絶縁膜１４は、フィールドプレートトレンチ１３の側壁及び底面全体を覆うように設けられる。フィールドプレート電極１５は、フィールドプレートトレンチ１３内にフィールドプレート絶縁膜１４を介して設けられる。本実施形態に係る電力用半導体装置では、フィールドプレート絶縁膜１４は、ゲート絶縁膜６とｎ−形ドリフト層２を介して離間しているが、ゲート絶縁膜６と接していてもよい。また、フィールドプレート絶縁膜１４は、ゲート絶縁膜６より厚く形成される。フィールドプレート絶縁膜１４は、例えば、酸化シリコンである。酸化シリコンの代わりに、窒化シリコンまたは酸窒化シリコンとすることも可能である。フィールドプレート電極１５は、導電性材料であればよく、例えば、導電性ポリシリコンである。
【００３９】
フィールドプレート電極１５は、Ｙ方向に沿って繰り返し配列されて、Ｙ方向に沿って配列された複数のフィールドプレート電極１５を構成する。複数のフィールドプレート電極１５の各々は、Ｘ方向においてゲート電極７と向かい合う。複数のフィールドプレート電極１５のうちの隣合うフィールドプレート電極１５に挟まれたｎ−形ドリフト層２の部分のＹ方向における幅は、複数のフィールドプレート電極のうち分離トレンチ１０内に設けられた絶縁膜１０と隣合うフィールドプレート電極１５と、絶縁膜１０と、に挟まれたｎ−形半導体層の部分のＹ方向における幅よりも小さくない。言い換えると、複数のフィールドプレート電極１５の各フィールドプレート絶縁膜１３のＹ方向における間隔は、分離トレンチ９内に設けられた絶縁膜１０とこれに隣合うフィールドプレートトレンチ１３内に設けられたフィールドプレート絶縁膜１３との間隔よりも小さくない。
【００４０】
ｎ＋形ドレイン層１上、ｎ−形ドリフト層２上、ｐ形ベース層３上、及びｎ＋形ドレイン層４上に第１の層間絶縁膜１６が設けられる。所定のパターンを有するフィールドプレート配線層１７が、第１の層間絶縁膜１６上に設けられ、第１の層間絶縁膜１６を貫通する開口部を介して複数のフィールドプレート電極１５と電気的に接続される。第２の層間絶縁膜１８が、フィールドプレート配線層１７を覆うように第１の層間絶縁膜１６上に設けられる。
【００４１】
所定のパターンを有するゲート配線層１９が、第２の層間絶縁膜１８上に設けられ、第２の層間絶縁膜１８及び第１の層間絶縁膜１６を貫通する開口部を介して、複数のゲート電極７に電気的に接続される。第３の層間絶縁膜２０が、ゲート配線層１９を覆うように第２の層間絶縁膜１８上に設けられる。
【００４２】
フィールドプレート配線層１７及びゲート配線層１９は、導電性材料であればよく、例えば、導電性のポリシリコンである。第１の層間絶縁膜１６、第２の層間絶縁膜１８、及び第３の層間絶縁膜２０は、例えば、酸化シリコンであるが、窒化シリコンまたは酸窒化シリコンとすることも可能である。
【００４３】
ソース電極が第３の層間絶縁膜２０上に設けられ、第３の層間絶縁膜２０、第２の層間絶縁膜１８、及び第１の層間絶縁膜１６を貫通する開口部を介して、ｐ＋形ベース層４の本体部の表面に設けられたｐ＋形コンタクト層８及びこのｐ＋形コンタクト層８に隣接するｎ＋形ソース層４に電気的に接続される。ソース電極は、ｐ＋形コンタクト層８を介してｐ形ベース層３の本体部に電気的に接続される。ソース電極は、また、分離トレンチ９内に設けられた導電体１１に電気的に接続される。ソース電極は、さらに、フィールドプレート配線層１７に電気的に接続される。この結果、フィールドプレート電極１５及び分離トレンチ９内に設けられた導電体１１は、ソース電位を有する。ドレイン電極は、ｎ＋形ドレイン層１の第２の面に電気的に接続される。
【００４４】
本実施形態に係る電力用半導体装置では、Ｙ方向に沿ってフィールドプレート電極１５が複数設けられている。電力用半導体装置がオフ状態の時に、ソース−ドレイン間の電圧が上昇するとともに、Ｘ方向に沿ってｐ形ベース層３からｎ−形ドリフト層２中へ空乏層が広がる。ここで、フィールドプレート電極１５がソース電位を有するので、フィールドプレート絶縁膜１４からｎ−形ドリフト層４中へ空乏層が広がる。隣合うフィールドプレート絶縁膜１４からｎ−形ドリフト層２中に広がった空乏層は、互いに合体し、また、ｐ形ベース層３から広がってきた空乏層とも合体する。
【００４５】
このため、本実施形態に係る電力用半導体装置では、フィールドプレート電極１５が無い場合と比べて、ｎ−形ドリフト層２が完全に空乏化しやすい。その結果、本実施形態に係る電力用半導体装置では、ｎ−形ドリフト層２中のｎ形不純物濃度を高くすることができるので、ｎ−形ドリフト層２に係る耐圧を低減することなく、オン抵抗を低減することができる。
【００４６】
また、本実施形態に係る電力用半導体装置では、複数のフィールドプレート電極１５のうちの隣合うフィールドプレート電極１５に挟まれたｎ−形ドリフト層２の部分のＹ方向における幅は、複数のフィールドプレート電極のうち分離トレンチ１０内に設けられた絶縁膜１０と隣合うフィールドプレート電極１５と、絶縁膜１０と、に挟まれたｎ−形半導体層の部分のＹ方向における幅以上である。言い換えると、複数のフィールドプレート電極１５のうちの隣合うフィールドプレート電極１５のそれぞれのフィールドプレート絶縁膜１４の間隔は、複数のフィールドプレート電極のうち分離トレンチ１０内に設けられた絶縁膜１０と隣合うフィールドプレート電極１５のフィールドプレート絶縁膜１４と、絶縁膜１０と、の間隔以上である。
【００４７】
このため、分離トレンチトレンチ９内の絶縁膜１０からｎ−形ドリフト層２中へ広がった空乏層も、隣合うフィールドプレート電極１５から広がった上記空乏層と同様にして、ｐ形ベース層３からｎ−形ドリフト層２中へ広がった空乏層及びフィールドプレート絶縁膜１４からｎ−形ドリフト層２中へ広がった空乏層と合体する。従って、本実施形態に係る電力用半導体装置では、２つの絶縁膜１０に挟まれたｎ−形ドリフト層２内において、一様に耐圧の低下を抑制しながら、オン抵抗を低減することができる。
【００４８】
また、本実施形態に係る電力用半導体装置においても、第１の実施形態に係る電力用半導体装置と同様に、Ｙ方向においてｐ形ベース層３の端とゲート電極７との間に設けられた絶縁膜１０により、ｐ形ベース層４は、その端を含む端部と端を含まない本体部にＹ方向において電気的に分離されている。この結果、本実施形態に係る電力用半導体装置においても、ｐ形ベース層３の端部と、ｎ−形ドリフト層２のこれに隣接する部分と、の間において、電界集中によるアバランシェ降伏がほとんど発生しないので、耐圧及びアバランシェ耐量が大きく向上する。
【００４９】
本実施形態に係る電力用半導体装置では、フィールドプレートトレンチ１３は、Ｘ方向においてｎ−形ドリフト層２中内に設けられている。しかしながら、これに限定されることはない。図８に本実施形態に係る電力用半導体装置の変形例の要部模式平面図を示したように、フィールドプレートトレンチ１３は、Ｘ方向においてｎ−形ドリフト層２からｎ＋形ドレイン層１中に延伸していてもよい。フィールドプレートトレンチ１３が、ｎ＋形ドレイン層中へ延伸することにより、フィールドプレート電極１５も、ｎ−形ドリフト層２中からｎ＋形ドレイン層１中へ延伸する。これにより、電力用半導体装置がオフ状態の時に、さらにｎ−形ドリフト層２が完全に空乏化しやすくなる。このため、ｎ−形ドリフト層２のｎ形不純物濃度をさらに増加できるので、オン抵抗をさらに低減することができる。
【００５０】
次に、フィールドプレートトレンチ１３を形成する際のマスク合わせのズレが発生した場合を考える。図５に示した本実施形態に係る電力用半導体装置では、Ｘ方向において、一方の側（図５中の上方）でのフィールドプレート電極１５とｎ＋形ドレイン層１との間隔が、他方の側（図５中の下方）でのフィールドプレート電極１５とｎ＋形ドレイン層１との間隔と同じ大きさでなくなる。この場合、上記一方の側と上記他方の側との間で耐圧に差が生じてしまう。この耐圧の差が大きいほど、マスク合わせのズレにより電力用半導体装置の耐圧が大きく低下してしまう。しかしながら、上記変形例では、フィールドプレートトレンチ１３が、Ｘ方向においてｎ−形ドリフト層２からｎ＋形ドリフト層１へ延伸しているので、マスク合わせズレによる電力用半導体装置の耐圧低下を抑制することができる。
【００５１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５２】
１  ｎ＋形ドレイン層
２  ｎ−形ドリフト層
３  ｐ形ベース層
４  ｎ＋形ソース層
５  ゲートトレンチ
６  ゲート絶縁膜
７  ゲート電極
８  ｐ＋形コンタクト層
９  分離トレンチ
１０  絶縁膜または絶縁物
１１  導電体
１３  フィールドプレートトレンチ
１４  フィールドプレート絶縁膜
１５  フィールドプレート電極
１６  第１の層間絶縁膜
１７  フィールドプレート配線
１８  第２の層間絶縁膜
１９  ゲート配線層
２０  第３の層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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