(57)【要約】【課題】素子の耐性向上を可能とする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１半導体層と、第２半導体層と、第１半導体領域と第２半導体領域とが第１半導体層と第２半導体層との積層方向に対して垂直な第１方向に沿って交互に配列された構造を有する第３半導体層と、第３半導体領域と第４半導体領域とが第１方向に沿って交互に配列された構造を有する第４半導体層と、前記第３半導体領域の上および前記第４半導体領域の上に設けられた第５半導体層と、を備える。第２半導体領域に含まれる不純物元素の濃度は、第１半導体領域に含まれる不純物元素の濃度よりも高い。第３半導体領域に含まれる不純物元素の濃度は、第４半導体領域に含まれる不純物元素の濃度よりも高い。第３半導体層と第４半導体層との界面と第５半導体層の下端との間の第１の長さは、界面と第２半導体層の上端との間の第２の長さよりも長い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた第２導電形の第２半導体層と、
前記第２半導体層の上に設けられた第３半導体層であり、第１導電形の第１半導体領域と第２導電形の第２半導体領域とが前記第１半導体層と前記第２半導体層との積層方向に対して垂直な第１方向に沿って交互に配列された構造を含む前記第３半導体層と、
前記第３半導体層の上に設けられた第４半導体層であり、第１導電形の第３半導体領域と第２導電形の第４半導体領域とが前記第１方向に沿って交互に配列された構造を含む前記第４半導体層と、
前記第４半導体層の上に設けられた第１導電形の第５半導体層と、
前記第５半導体層の上に設けられた第２導電形の第６半導体層と、
前記第６半導体層、前記第５半導体層、および前記第４半導体領域に絶縁膜を介して接する第１電極と、
前記第６半導体層に接続された第２電極と、
前記第１半導体層に接続された第３電極と、
を備え、
前記第１半導体領域は前記第３半導体領域に接続され、前記第２半導体領域は前記第４半導体領域に接続され、
前記第２半導体領域に含まれる不純物元素の濃度は、前記第１半導体領域に含まれる不純物元素の濃度よりも高く、
前記第３半導体領域に含まれる不純物元素の濃度は、前記第４半導体領域に含まれる不純物元素の濃度よりも高く、
前記第２半導体層の上端と、前記第３半導体層と前記第４半導体層との界面と、の間の第１の長さは、前記界面と、前記第５半導体層の下端と、の間の第２の長さよりも短い半導体装置。
【請求項２】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた第２導電形の第２半導体層と、
前記第２半導体層の上に設けられた第３半導体層であり、第１導電形の第１半導体領域
と第２導電形の第２半導体領域とが前記第１半導体層と前記第２半導体層との積層方向に対して垂直な第１方向に沿って交互に配列された構造を有する前記第３半導体層と、
前記第３半導体層の上に設けられた第４半導体層であり、第１導電形の第３半導体領域
と第２導電形の第４半導体領域とが前記第１方向に沿って交互に配列された構造を有する前記第４半導体層と、
前記第４半導体層の上に設けられた第１導電形の第５半導体層と、
前記第５半導体層の上に設けられた第２導電形の第６半導体層と、
前記第６半導体層、前記第５半導体層、および前記第４半導体領域に絶縁膜を介して接する第１電極と、
前記第６半導体層に接続された第２電極と、
前記第１半導体層に接続された第３電極と、
を備え、
前記第２半導体領域に含まれる不純物元素の濃度は、前記第１半導体領域に含まれる不純物元素の濃度よりも高く、
前記第３半導体領域に含まれる不純物元素の濃度は、前記第４半導体領域に含まれる不純物元素の濃度よりも高く、
前記第２半導体層の上端と、前記第３半導体層と前記第４半導体層との界面と、の間の第１の長さは、前記界面と、前記第５半導体層の下端と、の間の第２の長さよりも短い半導体装置。
【請求項３】
前記第１半導体領域は前記第３半導体領域に接続され、前記第２半導体領域は前記第４半導体領域に接続されている請求項２記載の半導体装置。
【請求項４】
前記第１半導体領域および前記第２半導体領域は、前記第２半導体層に接している請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
第１導電形の第１半導体層と、
前記第１半導体層の上に設けられた第２導電形の第２半導体層と、
前記第２半導体層の上に設けられた第３半導体層であり、第１導電形の第１半導体領域と第２導電形の第２半導体領域とが前記第１半導体層と前記第２半導体層との積層方向に対して垂直な第１方向に沿って交互に配列された構造を有する前記第３半導体層と、
前記第３半導体層の上に設けられた第４半導体層であり、第１導電形の第３半導体領域と第２導電形の第４半導体領域とが前記第１方向に沿って交互に配列された構造を有する前記第４半導体層と、
前記第４半導体層の上第１導電形の第５半導体層と、
前記第５半導体層の上に設けられた第２導電形の第６半導体層と、
前記第６半導体層、前記第５半導体層、および前記第４半導体領域に絶縁膜を介して接する第１電極と、
前記第６半導体層に接続された第２電極と、
前記第１半導体層に接続された第３電極と、
を備え、
前記第２半導体領域の前記第１方向の幅は、前記第１半導体領域の前記第１方向の幅よりも広く、
前記第３半導体領域の前記第１方向の幅は、前記第４半導体領域の前記第１方向の幅よりも広く、
前記第２半導体層の上端と、前記第３半導体層と前記第４半導体層との界面と、の間の第１の長さは、前記界面と、前記第５半導体層の下端と、の間の第２の長さよりも短い半導体装置。
【請求項６】
前記第１半導体領域は前記第３半導体領域に接続され、前記第２半導体領域は前記第４半導体領域に接続されている請求項５記載の半導体装置。
【請求項７】
前記第１半導体領域および前記第２半導体領域は、前記第２半導体層に接している請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
パワーエレクトロニクスの分野における電源機器の小型化、高性能化への要求を受けて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子に代表される電力用半導体装置では、高耐圧化、大電流化と共に、低損失化、高破壊耐量化、高速化に対する性能の改善に力が注がれている。
【０００３】
しかし、ＩＧＢＴ素子では、バイポーラ動作によってコレクタ側から正孔（ホール）が素子内に注入されると、素子内部に負性抵抗が発生し、素子の耐性が低下する場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１５９６０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、素子の耐性向上を可能とする半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、第１導電形の第１半導体層と、前記第１半導体層の上に設けられた第２導電形の第２半導体層と、前記第２半導体層の上に設けられた第３半導体層であり、第１導電形の第１半導体領域と第２導電形の第２半導体領域とが前記第１半導体層と前記第２半導体層との積層方向に対して垂直な第１方向に沿って交互に配列された構造を有する前記第３半導体層と、前記第３半導体層の上に設けられた第４半導体層であり、第１導電形の第３半導体領域と第２導電形の第４半導体領域とが前記第１方向に沿って交互に配列された構造を有する前記第４半導体層と、前記第４半導体層の上に設けられた第１導電形の第５半導体層と、前記第５半導体層の上に設けられた第２導電形の第６半導体層と、前記第６半導体層、前記第５半導体層、および前記第４半導体領域に絶縁膜を介して接する第１電極と、前記第６半導体層に接続された第２電極と、前記第１半導体層に接続された第３電極と、を備える。
【０００７】
前記第２半導体領域に含まれる不純物元素の濃度は、前記第１半導体領域に含まれる不純物元素の濃度よりも高い。前記第３半導体領域に含まれる不純物元素の濃度は、前記第４半導体領域に含まれる不純物元素の濃度よりも高い。前記第２半導体層の上端と、前記第３半導体層と前記第４半導体層との界面と、の間の第１の長さは、前記界面と、前記第５半導体層の下端と、の間の第２の長さよりも短い。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の模式図であり、図（ａ）は、断面模式図、図（ｂ）は、平面模式図である。
【図２】第１参考例に係る半導体装置のドリフト層内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のドリフト層内の位置と電界との関係を表す図である。
【図３】第２参考例に係る半導体装置のドリフト層内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のドリフト層内の位置と電界との関係を表す図である。
【図４】第１および第２参考例に係る半導体装置の電圧電流特性を表す図である。
【図５】第１実施形態に係る半導体装置のスーパージャンクション構造内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のスーパージャンクション構造内の位置と電界との関係を表す図である。
【図６】第３参考例に係る半導体装置のスーパージャンクション構造内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のスーパージャンクション構造内の位置と電界との関係を表す図である。
【図７】第１実施形態の変形例に係る半導体装置のスーパージャンクション構造内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のスーパージャンクション構造内の位置と電界との関係を表す図である。
【図８】第１実施形態および第２参考例に係る半導体装置の電圧電流特性を表す図である。
【図９】第２実施形態に係る半導体装置の模式図であり、図（ａ）は、断面模式図、図（ｂ）は、平面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置の模式図であり、図（ａ）は、断面模式図、図（ｂ）は、平面模式図である。  
図１（ａ）には、図１（ｂ）のＡ−Ａ線に沿った位置での断面が表されている。  
図１（ｂ）には、図１（ａ）のＢ−Ｂ線に沿った位置での断面が表されている。
【００１１】
第１実施形態に係る半導体装置１は、上下電極構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）素子である。
【００１２】
半導体装置１においては、ｐ＋形（第１導電形）のコレクタ層１０（第１半導体層）の上にｎ＋形（第２導電形）のバッファ層１１（第２半導体層）が設けられている。バッファ層１１の上には、半導体層１２（第３半導体層）が設けられている。半導体層１２の上には、半導体層１３（第４半導体層）が設けられている。
【００１３】
半導体層１２は、スーパージャンクション構造を有する。半導体層１２においては、ｐ形（第１導電形）の半導体層領域１２ｐ（第１半導体領域）とｎ形（第２導電形）の半導体層領域１２ｎ（第２半導体領域）とがコレクタ層１０とバッファ層１１との積層方向（Ｚ方向）に対して垂直な第１方向（Ｙ方向）に沿って交互に配列されている。半導体層領域１２ｐの形状および半導体層領域１２ｎの形状は、図１（ａ）に例示された断面においてピラー状である。半導体層領域１２ｐと半導体層領域１２ｎとは、Ｘ方向に延在している。半導体層領域１２ｐおよび半導体層領域１２ｎは、バッファ層１１に接している。半導体層領域１２ｐおよび半導体層領域１２ｎのＸ方向におけるそれぞれの幅は同じである。
【００１４】
半導体層１３は、スーパージャンクション構造を有する。半導体層１３においては、ｐ形の半導体層領域１３ｐ（第３半導体領域）とｎ形の半導体層領域１３ｎ（第４半導体領域）とが上述した積層方向（Ｚ方向）に対して垂直な第１方向（Ｙ方向）に沿って交互に配列されている。半導体層領域１２ｐは半導体層領域１３ｐに接続されている。半導体層領域１２ｎは半導体層領域１３ｎに接続されている。半導体層領域１３ｐの形状および半導体層領域１３ｎの形状は、図１（ａ）に例示された断面においてピラー状である。半導体層領域１３ｐと半導体層領域１３ｎとは、Ｘ方向に延在している。半導体層領域１３ｐおよび半導体層領域１３ｎのＸ方向におけるそれぞれの幅は同じである。
【００１５】
また、半導体装置１においては、半導体層領域１３ｐの上および半導体層領域１３ｎの上に、ｐ形のベース層２０（第５半導体層）が設けられている。ベース層２０の上には、ｎ形のエミッタ層２１（第６半導体層）が設けられている。さらに、ベース層２０の上には、エミッタ層２１に接するｐ＋形半導体層２５が設けられている。ｐ＋形半導体層２５については、ホール抜き層と称してもよい。
【００１６】
また、半導体装置１においては、エミッタ層２１、ベース層２０、および半導体層領域１３ｎのそれぞれに、ゲート絶縁膜３１を介してゲート電極３０（第１電極）が接している。図１（ａ）に表された断面において、ゲート電極３０はＺ方向に延在している。すなわち、半導体装置１は、トレンチゲート構造のゲート電極３０を備える。なお、ゲート電極３０は、Ｚ方向のほかＸ方向にも延在している。ゲート電極については、トレンチゲート構造のほか、プレーナ構造としてもよい。
【００１７】
また、半導体装置１においては、エミッタ層２１およびｐ＋形半導体層２５にエミッタ電極４０が接続されている。エミッタ電極４０とゲート絶縁膜３１との間には、層間絶縁膜３５が設けられている。コレクタ層１０には、コレクタ電極４１（第３電極）が接続されている。
【００１８】
コレクタ層１０、バッファ層１１、半導体層１２、半導体層１３、ベース層２０、エミッタ層２１、およびｐ＋形半導体層２５のそれぞれの主成分は、例えば、ケイ素（Ｓｉ）である。半導体層１２、１３は、エピタキシャル層であってもよく、イオン注入層であってもよい。ゲート電極３０の主成分は、ポリシリコンである。このポリシリコンには不純物元素が導入されている。ゲート電極３０は導電層になっている。
【００１９】
また、「ｐ＋形」、「ｐ形」の半導体層とは、不純物元素として、例えば、ホウ素（Ｂ）等が含まれた半導体層である。「ｎ＋形」、「ｎ形」の半導体層とは、不純物元素として、例えば、リン（Ｐ）、ヒ素（Ａｓ）等が含まれた半導体層である。ゲート絶縁膜３１の主成分は、例えば、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉｘＮｙ）等である。層間絶縁膜３５の主成分は、例えば、酸化ケイ素（ＳｉＯｘ）である。コレクタ電極４１およびエミッタ電極４０の主成分は、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、および金（Ａｕ）等の少なくとも１つを含む金属である。
【００２０】
また、半導体層１２においては、半導体層領域１２ｎに含まれる不純物元素の濃度は、半導体層領域１２ｐに含まれる不純物元素の濃度よりも高い。半導体層１２は、所謂、ｎリッチな半導体層である。半導体層１３においては、半導体層領域１３ｐに含まれる不純物元素の濃度は、半導体層領域１３ｎに含まれる不純物元素の濃度よりも高い。半導体層１３は、所謂、ｐリッチな半導体層である。
【００２１】
また、バッファ層１１の上端１１ｕと、半導体層１２と半導体層１３との界面１５と、の間の長さｄ１（第１の長さ）は、界面１５と、ベース層２０の下端２０ｄと、の間の長さｄ２（第２の長さ）よりも短い。すなわち、半導体層１２と半導体層１３との界面１５は、ｄ１とｄ２とを足し合わせた長さｄの１／２の位置よりもバッファ層１１の側に位置している。換言すれば、半導体層１２および半導体層１３を、半導体装置１のドリフト層とみなしたとき、界面１５は、ドリフト層の半分の位置よりもバッファ層１１の側に位置している。
【００２２】
なお、半導体装置１としては、ｎチャネル形のトランジスタを例示したが、ｎ形とｐ形とがそれぞれ逆になったｐチャネル形のトランジスタも本実施形態に含まれる。
【００２３】
半導体装置１の作用を説明する前に、参考例に係る半導体装置の作用について説明する。
【００２４】
図２は、第１参考例に係る半導体装置のドリフト層内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のドリフト層内の位置と電界との関係を表す図である。
【００２５】
図２（ｂ）の横軸は、ベース層２０とドリフト層１６との境界からドリフト層１６とバッファ層１１との境界までの距離である。ベース層２０とドリフト層１６との境界は、図２（ｂ）の「０」の位置に対応している。ドリフト層１６とバッファ層１１との境界は、図２（ｂ）の「Ｗ」の位置に対応している。図２（ｂ）の縦軸は、電界である。
【００２６】
また、「Ａ」のラインは、ソース・ドレイン間に電圧を印加した後において、アバランシェ直後のドリフト層内の位置と電界との関係を表すラインである。また、「Ｂ」のラインは、アバランシェ直後から所定の時間が経過した後のドリフト層内の位置と電界との関係を表すラインである。ここで、ドレイン側（バッファ層１１の側）には、正の電位が印加され、ソース側には負もしくはグランド電位が印加される。
【００２７】
また、それぞれのラインにおいて、電界Ｅを位置「０」から位置「Ｗ」まで積分した値（位置「０」と位置「Ｗ」とにおける縦軸、およびＡラインもしくはＢラインよって囲まれた面積）は、位置「０」と位置「Ｗ」との間の電圧に相当している。「Ｅｃ」とは、アバランシェを引き起こす臨海電界である。
【００２８】
図２（ａ）に表される半導体装置１００は、上下電極構造のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子である。半導体装置１００は、ｎ＋形のバッファ層１１と、バッファ層１１に接するｎ−形のドリフト層１６と、ドリフト層１６に接するｐ形のベース層２０と、ベース層２０に接するｎ＋形のソース層２２と、を備える。さらに、半導体装置１００においては、ソース層２２、ベース層２０、およびドリフト層１６のそれぞれに、ゲート絶縁膜３１を介してゲート電極３０が接している。
【００２９】
半導体装置１００では、図２（ｂ）に表されるように、ＢラインがＡラインの上側にある。従って、アバランシェが発生してから、アバランシェ電流が増加するに従い、ドリフト層１６内に印加される電圧が増加する。すなわち、半導体装置１００のドリフト層１６では、アバランシェ時に、アバランシェ電流の増加とともに電圧が増加する通常の正抵抗特性を示す。
【００３０】
図３は、第２参考例に係る半導体装置のドリフト層内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のドリフト層内の位置と電界との関係を表す図である。
【００３１】
図３（ｂ）の書式は図２（ｂ）と同じである。また、半導体装置２００のコレクタ側には、正の電位が印加され、エミッタ側には負もしくはグランド電位が印加される。
【００３２】
図３（ａ）に表される半導体装置２００は、上下電極構造のＩＧＢＴ素子である。但し、半導体装置２００には、上述したスーパージャンクション構造が設けられていない。半導体装置２００は、ｐ＋形のコレクタ層１０と、コレクタ層１０に接するバッファ層１１と、バッファ層１１に接するドリフト層１６と、ドリフト層１６に接するベース層２０と、ベース層２０に接するエミッタ層２１と、を備える。さらに、半導体装置２００は、ゲート電極３０を備える。
【００３３】
半導体装置２００では、図３（ｂ）に表されるように、ＢラインがＡラインの下側にある。従って、アバランシェが発生してから、アバランシェ電流が増加するに従い、ドリフト層１６内に印加される電圧が減少する。すなわち、半導体装置２００のドリフト層１６内には、アバランシェ時に、アバランシェ電流の増加とともに電圧が減少する負性抵抗が発生する。
【００３４】
ＩＧＢＴ素子において、負性抵抗が発生する理由を以下に説明する。  
ＩＧＢＴ素子は、電子が注入される表面側のＭＯＳ構造と、正孔（ホール）が注入される裏面側のｐ＋形のコレクタ層１０と、を含む。これにより、ＩＧＢＴ素子はバイポーラ動作をする。
【００３５】
ブレークダウン時にベース層２０とドリフト層１６との接合部分でアバランシェが発生すると、ドリフト層１６の内部に電子電流が発生し、さらに、電子電流の発生に応じてコレクタ層１０から正孔が注入される。この正孔の電荷の影響によってドリフト層１６の電界分布は急峻になる。すなわち、図３（ｂ）のごとく、ラインＡからラインＢに移行する。このためＩＧＢＴ素子では、ＭＯＳＦＥＴ（もしくは、ダイオード）に比べてアバランシェ時において負性抵抗が発生し易くなる。
【００３６】
一般的に負性抵抗を示す素子においては、電流が増加すると電圧が減少するため、素子内部において局所的な電流集中が起こり易くなる。その結果、素子の破壊耐量が低くなってしまう。
【００３７】
第１および第２参考例の結果をまとめると、図４のようになる。  
図４は、第１および第２参考例に係る半導体装置の電圧電流特性を表す図である。
【００３８】
ここで、横軸は、コレクタ・エミッタ間の電圧Ｖｃｅもしくはドレイン・ソース間の電圧Ｖｄｓである。縦軸は、コレクタ・エミッタ間の電流Ｉｃｅもしくはドレイン・ソース間の電流Ｉｄｓである。
【００３９】
ＭＯＳＦＥＴ（もしくは、ダイオード）では、アバランシェ時においてＶｄｓの増加とともに、Ｉｄｓが増加する。一方、ＩＧＢＴでは、アバランシェ時においてＶｃｅの減少とともに、Ｉｃｅが減少する。
【００４０】
これに対し、第１実施形態に係る半導体装置１の作用を説明する。  
図５は、第１実施形態に係る半導体装置のスーパージャンクション構造内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のスーパージャンクション構造内の位置と電界との関係を表す図である。
【００４１】
図５（ｂ）の横軸は、ベース層２０と半導体層１３との境界から半導体層１２とバッファ層１１との境界までの位置である。ベース層２０と半導体層１３との境界は、図５（ｂ）の「０」の位置に対応している。半導体層１２とバッファ層１１との境界は、図５（ｂ）の「Ｗ」の位置に対応している。図５（ｂ）の縦軸は、電界である。
【００４２】
また、「Ａ」のラインは、エミッタ・コレクタ間に電圧を印加した後において、アバランシェ直後の半導体層１２、１３内の位置と電界との関係を表すラインである。また、「Ｂ」のラインは、アバランシェ直後から所定の時間が経過した後の半導体層１２、１３内の位置と電界との関係を表すラインである。ここで、コレクタ側には、正の電位が印加され、エミッタ側には負もしくはグランド電位が印加される。
【００４３】
ブレークダウン時にアバランシェが発生すると、半導体層１２、１３の内部に電子電流が発生し、さらに、電子電流の発生に応じてコレクタ層１０から半導体層１２に正孔が注入される。
【００４４】
ここで、半導体層１２は、ｎリッチな状態にあり、半導体層１２にはコレクタ層１０から正孔が注入される。従って、半導体層１２におけるラインＡとラインＢとの振る舞いは、上述した半導体装置２００と同様の傾向を示す。つまり、ＢラインはＡラインの下側に位置する。
【００４５】
一方、半導体層１３は、ｐリッチな状態にあり、半導体層１３には半導体層１２から正孔が注入される。従って、半導体層１３におけるラインＡとラインＢとの振る舞いは、上述した半導体層１２と逆の傾向を示す。これは、ｐリッチな半導体に含まれるキャリアは実質的に、正孔であり、ｎリッチな半導体に含まれるキャリアは実質的に、電子だからである。つまり、ＢラインはＡラインの上側に位置する。
【００４６】
また、半導体装置１においては、長さｄ１はｄ２よりも短い。従って、界面１５は、「Ｗ／２」と「Ｗ」との間に位置する。
【００４７】
半導体装置１においては、図５（ｂ）の位置「０」と位置「Ｗ」との間の横軸、位置「０」と位置「Ｗ」とにおける縦軸、およびＢラインよって囲まれた面積が図５（ｂ）の位置「０」と位置「Ｗ」との間の横軸、位置「０」と位置「Ｗ」とにおける縦軸、およびＡラインよって囲まれた面積よりも大きくなる。上述したように、これらの面積は、半導体層１２、１３に印加される電圧に相当する。つまり、半導体装置１では、アバランシェ時に、アバランシェ電流の増加とともに電圧が増加する正抵抗特性を示す。
【００４８】
従って、半導体装置１においては、アバランシェ時において負性抵抗が発生し難くなる。その結果、アバランシェ時には素子内部において局所的な電流集中は起き難くなる。その結果、半導体装置１では、破壊耐量が増加する。なお、半導体装置１におけるアバランシェポイントは、最も電界が高くなる界面１５の位置になる。
【００４９】
図６は、第３参考例に係る半導体装置のスーパージャンクション構造内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のスーパージャンクション構造内の位置と電界との関係を表す図である。
【００５０】
第３参考例に係る半導体装置３００においては、界面１５が「０」と「Ｗ／２」との間に位置している。この場合、図６（ｂ）の位置「０」と位置「Ｗ」との間の横軸、位置「０」と位置「Ｗ」とにおける縦軸、およびＢラインよって囲まれた面積は、図６（ｂ）の位置「０」と位置「Ｗ」との間の横軸、位置「０」と位置「Ｗ」とにおける縦軸、およびＡラインよって囲まれた面積よりも小さくなる。すなわち、半導体装置が半導体層１２、１３を備えても、界面１５が「０」と「Ｗ／２」との間に位置した場合、アバランシェ電流の増加とともに電圧が減少する負性抵抗が発生してしまう。
【００５１】
図７は、第１実施形態の変形例に係る半導体装置のスーパージャンクション構造内の電界を説明する図であり、図（ａ）は、半導体装置の断面模式図であり、図（ｂ）は、半導体装置のスーパージャンクション構造内の位置と電界との関係を表す図である。
【００５２】
第１実施形態の変形例では、ｄ１を「０」にし、スーパージャンクション構造を半導体層１３のみにしている。
【００５３】
この場合も、図７（ｂ）の位置「０」と位置「Ｗ」との間の横軸、位置「０」と位置「Ｗ」とにおける縦軸、およびＢラインよって囲まれた面積が図７（ｂ）の位置「０」と位置「Ｗ」との間の横軸、位置「０」と位置「Ｗ」とにおける縦軸、およびＡラインよって囲まれた面積よりも大きくなる。従って、第１実施形態の変形例においても、アバランシェ時に、アバランシェ電流の増加とともに電圧が増加する正抵抗特性を示す。すなわち、半導体層１２と半導体層１３との界面１５は、「Ｗ／２」と「Ｗ」との間に位置することが好ましい。具体的には、界面１５は、「Ｗ／２」以上「Ｗ」以下の位置にある。なお、第１実施形態の変形例におけるアバランシェポイントは、半導体層１２とバッファ層１１との界面の位置になる。
【００５４】
以上の結果をまとめると、図８のようになる。  
図８は、第１実施形態および第２参考例に係る半導体装置の電圧電流特性を表す図である。
【００５５】
半導体装置２００では、アバランシェ時においてＶｃｅの減少とともに、Ｉｃｅが増加する。これに対し、半導体装置１００では、アバランシェ時においてＶｃｅの増加とともに、Ｉｃｅが増加する。
【００５６】
このように、第１実施形態では、ＩＧＢＴ素子のドリフト層として、２段のスーパージャンクション構造が提供される。例えば、素子表面のＭＯＳ側ではｐリッチなスーパージャンクション構造とし、裏面コレクタ側ではｎリッチなスーパージャンクション構造となっている。そして、第１実施形態では、アバランシェポイントをドリフト層厚の１／２の位置よりもコレクタ側に設定している。
【００５７】
これにより、第１実施形態では、アバランシェ時にコレクタ側からの正孔が注入しても、ｐリッチな半導体層１３の存在によって電界分布の傾斜が緩やかになる。このため、第１実施形態では、アバランシェ電流が増加すると、電圧が増加する正抵抗特性を示す。その結果、第１実施形態では、素子内に負性抵抗が発生し難く、素子の破壊耐量が増加する。
【００５８】
（第２実施形態）  
図９は、第２実施形態に係る半導体装置の模式図であり、図（ａ）は、断面模式図、図（ｂ）は、平面模式図である。
【００５９】
第２実施形態に係る半導体装置２の構造は、スーパージャンクション構造を除き、第１実施形態に係る半導体装置１の構造と同じである。半導体装置２のスーパージャンクション構造を説明する。
【００６０】
半導体装置２の半導体層５２は、スーパージャンクション構造を有する。半導体層５２においては、ｐ形の半導体層領域５２ｐとｎ形の半導体層領域５２ｎとがコレクタ層１０とバッファ層１１との積層方向（Ｚ方向）に対して垂直な第１方向（Ｙ方向）に沿って交互に配列されている。半導体層領域５２ｐの形状および半導体層領域５２ｎの形状は、図９（ａ）に例示された断面においてピラー状である。半導体層領域５２ｐと半導体層領域５２ｎとは、Ｘ方向に延在している。半導体層領域５２ｐおよび半導体層領域５２ｎは、バッファ層１１に接している。半導体層領域５２ｐおよび半導体層領域５２ｎのそれぞれの不純物濃度は同じである。
【００６１】
半導体装置２の半導体層５３は、スーパージャンクション構造を有する。半導体層５３においては、ｐ形の半導体層領域５３ｐとｎ形の半導体層領域５３ｎとが上述した積層方向（Ｚ方向）に対して垂直な第１方向（Ｙ方向）に沿って交互に配列されている。半導体層領域５２ｐは半導体層領域５３ｐに接続されている。半導体層領域５２ｎは半導体層領域５３ｎに接続されている。半導体層領域５３ｐの形状および半導体層領域５３ｎの形状は、図９（ａ）に例示された断面においてピラー状である。半導体層領域５３ｐと半導体層領域５３ｎとは、Ｘ方向に延在している。半導体層領域５３ｐおよび半導体層領域５３ｎのそれぞれの不純物濃度は同じである。
【００６２】
半導体層５２、５３の主成分は、例えば、ケイ素（Ｓｉ）である。半導体層５２、５３は、エピタキシャル層であってもよく、イオン注入層であってもよい。
【００６３】
半導体装置２においては、半導体層領域５２ｎのＹ方向の幅は、半導体層領域５２ｐのＹ方向の幅よりも広い。従って、半導体層５２は、ｎリッチな半導体層である。半導体層領域５３ｐのＹ方向の幅は、半導体層領域５３ｎのＹ方向の幅よりも広い。従って、半導体層５３は、ｐリッチな半導体層である。そして、バッファ層１１の上端１１ｕと、半導体層５２と半導体層５３との界面１５と、の間の長さｄ１は、界面１５と、ベース層２０の下端２０ｄと、の間の長さｄ２よりも短い。
【００６４】
従って、半導体装置２の作用は、実質的に半導体装置１の作用と同じになり、半導体装置２は半導体装置１と同じ効果を奏する。
【００６５】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００６６】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６８】
１、２、１００、２００、３００  半導体装置
１０  コレクタ層
１１  バッファ層
１１ｕ  上端
１２、１３、５２、５３    半導体層
１２ｎ、１２ｐ、１３ｎ、１３ｐ、５２ｎ、５２ｐ、５３ｎ、５３ｐ  半導体領域
１５  界面
１６  ドリフト層
２０  ベース層
２０ｄ  下端
２１  エミッタ層
２２  ソース層
２５  ｐ＋形半導体層
３０  ゲート電極
３１  ゲート絶縁膜
３５  層間絶縁膜
４０  エミッタ電極
４１  コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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