(57)【要約】【課題】半導体装置の微細化に伴いＳＴＩの埋設が困難になってきており、埋設性の高い膜を用いたＳＴＩは、エッチング耐性が低く、リセスが形成されることがある。このようなリセスの形成された表面にはゲート間配線等を正常に形成することが困難となる。【解決手段】半導体基板１の主面に溝３ａを形成し、第１の絶縁膜６および第２の絶縁膜５の双方が前記半導体基板の主面に露出するように埋設して分離部を形成し、その上を第３の絶縁膜７で覆い、第１の絶縁膜６に対する第３の絶縁膜７のエッチング選択比が第２の絶縁膜５に対する第３の絶縁膜７のエッチング選択比よりも大きいエッチングによって、分離部上において、第２の絶縁膜５を露出せず、第１の絶縁膜６を露出するように、第３の絶縁膜７を選択的に除去して開口部を形成する。これにより、第３の絶縁膜７のエッチングの際に第２の絶縁膜５が曝されず、大きなリセスとなることがなく、その後に形成する導電膜に形状異常などが発生しない。【選択図】図９
2014011165.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に溝を形成する工程と、
第１の絶縁膜および第２の絶縁膜の双方が前記半導体基板の主面に露出するように、前記第１および第２の絶縁膜を前記溝に埋設することで分離部を形成する工程と、
前記第１および第２の絶縁膜の露出面を含む前記半導体基板の主面を、第３の絶縁膜で覆う工程と、
前記第１の絶縁膜に対する前記第３の絶縁膜のエッチング選択比が前記第２の絶縁膜に対する前記第３の絶縁膜のエッチング選択比よりも大きいエッチングによって、前記分離部上において、前記第２の絶縁膜を露出せず、前記第１の絶縁膜を露出するように、前記第３の絶縁膜を選択的に除去する工程と、
前記分離部のうち、前記第３の絶縁膜を選択的に除去する工程で露出した前記第１の絶縁膜上に導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜を、前記溝を完全には埋設しない膜厚に形成した後、残りの溝内に前記第１の絶縁膜を埋設して前記分離部を形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜は、高密度プラズマＣＶＤ法により形成される酸化シリコン膜であり、前記第２の絶縁膜は、流動性ＣＶＤ法で形成される酸化シリコン膜である請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜は、高密度プラズマＣＶＤ法により形成される酸化シリコン膜であり、前記第２の絶縁膜は、ＳＯＤ法で形成される酸化シリコン膜である請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記第３の絶縁膜は酸化シリコン膜よりも誘電率の高い絶縁膜である請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記第３の絶縁膜は、酸化ハフニウム膜である請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第３の絶縁膜のエッチングは、ウェットエッチングにて実施する請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に、第１の方向に延在する第１の溝と、前記第１の溝と交差し、前記第１の溝よりも幅の狭い複数の第２の溝を形成する工程、
前記第２の溝を埋設し、前記第１の溝を完全に埋設しない膜厚で、前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記第１の溝に残る空隙部を埋設して、第１の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜を、前記半導体基板が露出するまで平坦化して、前記第１の溝に、前記第１の絶縁膜と前記第２の絶縁膜が露出する第１の分離部を形成し、前記第２の溝に前記第２の絶縁膜が露出する第２の分離部を形成する工程と、
前記第１及び第２の分離部上を含む前記半導体基板の主面を、第３の絶縁膜で覆う工程と、
前記第１の絶縁膜に対する前記第３の絶縁膜のエッチング選択比が前記第２の絶縁膜に対する前記第３の絶縁膜のエッチング選択比よりも大きい第１のエッチングによって、前記第１の分離部上において、前記第２の絶縁膜を露出せず、前記第１の絶縁膜を露出するように、前記第３の絶縁膜を選択的に除去し、前記第１の方向に延在する開口部を形成する工程と、
少なくとも前記開口部内に第１の導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体基板の主面を、前記第３の絶縁膜で覆う工程に続いて、前記第３の絶縁膜上にゲート電極用の第２の導電膜を形成する工程と、前記第２の導電膜を前記第１の分離部上で一部除去して前記第１の方向に延在するゲートスタックに分離する工程とを実施した後、前記第１の方向に延在する開口部を形成する工程を行う請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の導電膜を形成した後、前記第１の分離部上で前記第１の絶縁膜に接する前記第１の導電膜を前記第１の方向に延在するゲート間配線に加工すると共に、前記第１及び第２の分離部で区画された半導体基板上に、前記第３の絶縁膜の絶縁膜をゲート絶縁膜として、前記第１の導電膜及び前記第２の導電膜を含むゲート電極を形成する工程を有する請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極を形成した後、露出する前記第３の絶縁膜を前記第１のエッチングと同条件でエッチングする第２のエッチング工程を有する請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の導電膜を形成した後、前記第１及び第２の分離部で区画された半導体基板上に、前記第３の絶縁膜をゲート絶縁膜として、前記第１の導電膜及び前記第２の導電膜を含むゲート電極を形成すると共に、前記第１の分離部を介して隣接するゲート電極同士を相互に接続する前記第１の導電膜からなるゲート間相互配線を形成する工程を有する請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート間相互配線を形成した後、露出する前記第３の絶縁膜を前記第１のエッチングと同条件でエッチングする第２のエッチング工程を有する請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１のエッチングは、ウェットエッチングにて実施する請求項１０乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記第１の分離部の両側の半導体基板にそれぞれ導電型の異なる不純物を含むウェル層を形成し、前記第１の分離部の一方の側に一導電型のＭＯＳトランジスタを形成し、他方の側に他導電型のＭＯＳトランジスタを形成する請求項１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第２の導電膜は、金属膜と多結晶シリコン膜の積層膜であって、前記一導電型のＭＯＳトランジスタと他導電型のＭＯＳトランジスタとで、金属膜の材料及び膜厚の少なくとも一つが異なる請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１の絶縁膜は、高密度プラズマＣＶＤ法により形成される酸化シリコン膜であり、前記第２の絶縁膜は、流動性ＣＶＤ法で形成される酸化シリコン膜である請求項８乃至１６のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第１の絶縁膜は、高密度プラズマＣＶＤ法により形成される酸化シリコン膜であり、前記第２の絶縁膜は、ＳＯＤ法で形成される酸化シリコン膜である請求項８乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第３の絶縁膜は酸化シリコン膜よりも誘電率の高い絶縁膜である請求項１６または１７に記載の半導体装置の製造方法。
【請求項２０】
前記第３の絶縁膜は、酸化ハフニウム膜である請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、詳しくは、半導体基板に形成される素子分離部上の構造物の製造に関する。
【背景技術】
【０００２】
半導体基板の表面にトランジスタなどの素子を形成する領域（活性領域）は、ＳＴＩ（Shallow Trench Isolation）構造の素子分離部で分離される。ＳＴＩは、半導体基板表面に分離溝（Trench）を形成し、溝内に絶縁膜を埋め込んで形成される。近年、半導体装置の微細化に伴い、ＳＴＩなどの分離幅も狭くなってきており、絶縁膜の埋設性が問題となってきている。埋設性よく分離溝を埋め込む方法として、埋設性の高いＳＯＤ（Spin-On Dielectric）膜やＦ−ＣＶＤ（Flowable-CVD）膜が用いられるようになってきている。また、ＳＯＤ膜やＦ−ＣＶＤ膜は緻密な膜を形成することが困難であるため、ＨＤＰ（High Density Plasma）−ＣＶＤ膜（以降、ＨＤＰ膜という）とのハイブリッド構造として用いられる場合がある。
【０００３】
また、半導体装置の微細化に伴って、ゲート酸化膜が薄くなることによる、トランジスタのゲートリーク電流が問題となっている。この問題を解決する一方法として、高誘電率の絶縁膜（以降、Ｈｉｇｈ−ｋ膜という）をゲート絶縁膜として使用する方法が知られている。
【０００４】
Ｈｉｇｈ−Ｋ膜を用いたＭＯＳトランジスタ構造の一つとして、Ｈｉｇｈ−Ｋゲート絶縁膜上にメタルゲート電極を形成したＨｉｇｈ−ｋ／Ｍｅｔａｌ構造があり、さらに、このＨｉｇｈ−ｋ／Ｍｅｔａｌ構造をＣＭＯＳなどの異なる構成のゲート電極構造に適用する方法も提案されている。
【０００５】
特許文献１（特開２００８−２１９００６号公報）には、異なる構成のゲート電極構造からなるｎＭＯＳとｐＭＯＳとを有する半導体素子が開示されている。このように両ＭＯＳのゲート電極の構成が異なる場合、各ＭＯＳ形成領域に各々のゲートスタック（ゲートパターンに加工する前の積層膜）を別工程で作り分けた後、一括してゲートパターンに加工する。
【０００６】
また、特許文献２（特開平８−１２５０２９号公報）には、複数のトランジスタのゲート電極同士を電気的に接続してＣＭＯＳ素子を実現した構造が開示されている。このように複数のトランジスタのゲート電極同士を電気的に接続する場合、ゲート電極自体を引き回す配線や、異なるゲート電極同士を繋ぐ配線（以後、ゲート間配線）を、活性領域分離部（例えばＳＴＩ：Shallow Trench Isolation）上に形成する必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２１９００６号公報
【特許文献２】特開平８−１２５０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者の検討によれば、上述のように異なる構成の複数のゲートパターンを有する半導体装置では、別工程で作り分けたゲートスタックの境界はＳＴＩ上に配置されることがある。この場合、ゲート間配線を形成するＳＴＩ表面は、ゲートスタックのパターニングのためのエッチングなどの加工に曝された表面ということになる。即ち、複数のゲートスタックを別工程で作り分ける半導体装置では、加工に曝されたＳＴＩ表面にゲート間配線を形成する必要がある。
【０００９】
ところで、上述の通り、半導体装置の微細化に伴いＳＴＩの埋設が困難になってきており、埋設性の高い膜を用いたＳＴＩは、エッチング耐性が低く、リセスが形成されることがある。このようなリセスの形成された表面にはゲート間配線等を正常に形成することが困難となる。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、
半導体基板の主面に溝を形成する工程と、
第１の絶縁膜および第２の絶縁膜の双方が前記半導体基板の主面に露出するように、前記第１および第２の絶縁膜を前記溝に埋設することで分離部を形成する工程と、
前記第１および第２の絶縁膜の露出面を含む前記半導体基板の主面を、第３の絶縁膜で覆う工程と、
前記第１の絶縁膜に対する前記第３の絶縁膜のエッチング選択比が前記第２の絶縁膜に対する前記第３の絶縁膜のエッチング選択比よりも大きいエッチングによって、前記分離部上において、前記第２の絶縁膜を露出せず、前記第１の絶縁膜を露出するように、前記第３の絶縁膜を選択的に除去する工程と、
前記分離部のうち、前記第３の絶縁膜を選択的に除去する工程で露出した前記第２の絶縁膜上に導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法、
が提供される。
【００１１】
また、本発明の別の実施形態によれば、
半導体基板上に、第１の方向に延在する第１の溝と、前記第１の溝と交差し、前記第１の溝よりも幅の狭い複数の第２の溝を形成する工程、
前記第２の溝を埋設し、前記第１の溝を完全に埋設しない膜厚で、前記半導体基板上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、前記第１の溝に残る空隙部を埋設して、第１の絶縁膜を形成する工程と、
前記第１及び第２の絶縁膜を、前記半導体基板が露出するまで平坦化して、前記第１の溝に、前記第１の絶縁膜と前記第２の絶縁膜が露出する第１の分離部を形成し、前記第２の溝に前記第２の絶縁膜が露出する第２の分離部を形成する工程と、
前記第１及び第２の分離部上を含む前記半導体基板の主面を、第３の絶縁膜で覆う工程と、
前記第１の絶縁膜に対する前記第３の絶縁膜のエッチング選択比が前記第２の絶縁膜に対する前記第３の絶縁膜のエッチング選択比よりも大きい第１のエッチングによって、前記第１の分離部上において、前記第２の絶縁膜を露出せず、前記第１の絶縁膜を露出するように、前記第３の絶縁膜を選択的に除去し、前記第１の方向に延在する開口部を形成する工程と、
少なくとも前記開口部内に第１の導電膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法、
が提供される。
【発明の効果】
【００１２】
分離部を覆う第３の絶縁膜をエッチングで除去する際、当該エッチングに対して第３の絶縁膜との選択性が低い第２の絶縁膜を露出せず、選択性が高い第１の絶縁膜を露出するようにパターニングする。これにより、第３の絶縁膜の除去に際して分離部上にリセスが生じ難くなり、後に導電膜を形成しても、形状異状を生じ難い。また、第１の絶縁膜がトレンチ埋設性の低い膜であったとしても、第２の絶縁膜にトレンチ埋設性の高い膜を選択することができ、トレンチ埋設性を損なうことなく、上記の作用効果を得られる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−Ｂ断面図を示す。
【図２】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−Ｂ断面図を示す。
【図３】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−Ｂ断面図を示す。
【図４】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−Ｂ断面図を示す。
【図５】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図６】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図７】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図８】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図９】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１０】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１１】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１２】本発明の一実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１３】本発明の他の実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１４】本発明の他の実施形態にかかる半導体装置の製造工程を説明する図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１５】従来技術の課題を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１６】従来技術の課題を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１７】従来技術の課題を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１８】従来技術の課題を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図１９】従来技術の課題を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図２０】別の従来技術の課題を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図２１】別の従来技術の課題を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図２２】別の従来技術の課題を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。
【図２３】別の従来技術の課題を説明する工程図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｂ’）は（ａ）のＡ’−Ａ’断面図を示す。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されず、本発明の範囲内で適宜変更可能である。
【００１５】
〔課題についての説明〕
まず、本発明が解決しようとする課題について、図面を用いて説明する。
後述する実施形態例１で示すように、半導体基板上にトランジスタなどの半導体素子を形成する場合、各素子は分離部で絶縁分離された活性領域に形成される。このとき、分離部の分離幅は一様ではなく、分離幅の狭い分離部と分離幅の広い分離部とがある。たとえば、後述する実施形態例１の図１工程に示すようにトランジスタの形成される活性領域は、分離幅の広い分離溝３ａと分離幅の狭い分離溝３ｂとを形成して確定される。分離幅の狭い分離溝３ｂをボイドなく充填するにはＳＯＤ膜やＦ−ＣＶＤ膜などの埋設性の良好な膜で埋設する必要がある。
【００１６】
たとえば、図１５〜図１９は、分離幅の広い分離溝３ａもすべてこのような埋設性の良好な膜、たとえばＦ−ＣＶＤ膜５で埋設した場合の、ゲートスタック加工及び、ゲート間配線形成工程を示す。各図（ａ）は平面図、各図（ｂ）は、（ａ）のＡ−Ａ線での断面図を示す。まず、図１５に示すように、シリコン基板１上に後述する実施形態例１と同様に、分離溝３ａをＦ−ＣＶＤ膜５で埋設してＳＴＩを形成し、その上にゲート絶縁膜７と導電膜を形成し、ゲート絶縁膜７上の導電膜をドライエッチングによりゲートスタック構造（ＧＳ１及びＧＳ２）に加工する。続いて、図１６に示すように、ウェットエッチングにより露出するゲート絶縁膜７をエッチングする。このとき、Ｆ−ＣＶＤ膜５も大きくエッチングされて、リセスなどの欠陥部５Ｄが形成される。一般に、これらのＳＯＤ膜やＦ−ＣＶＤ膜などの埋設性の良好な膜は、ＣＶＤ法で形成されたゲート酸化膜や、Ｈｉｇｈ−Ｋ膜などのゲート絶縁膜に比べてエッチングされやすいことから、ゲートスタック（ゲート絶縁膜）下まで抉れてオーバーハング状となることがある。このような欠陥部５Ｄが形成されたＳＴＩ上にゲート間配線用の導電膜（１５，１６）と保護窒化膜１７を成膜すると、リセスの影響を受けてゲート絶縁膜上の積層膜にシームなどの欠陥Ｄｆが発生してしまう（図１７）。次に、ゲートスタックを個々のゲート電極（ＧＥ１，ＧＥ２）に加工すると同時に、Ｆ−ＣＶＤ膜５上の導電膜をゲート間配線１９に加工するマスクとなるレジストマスク１８を形成する（図１８）。このとき、欠陥Ｄｆ上に形成されるレジストマスクは、加工不良となりやすく、断線などの原因となる。また、シームによる導電膜（１５，１６）の形状不良は、配線抵抗の低減を誘発することがある。最後に、レジストマスク１８をマスクとして、保護窒化膜１７、導電膜（１５，１６）をドライエッチングした後、ゲート絶縁膜７を再度ウェットエッチングにて除去する。このとき、ゲート間配線１９としてパターニングされた導電膜の周辺に露出するＦ−ＣＶＤ膜５が、２回目のゲート絶縁膜ウェットエッチングに曝され、ゲート間配線１９が倒れる場合がある（図１９（ｂ）の破線部）。さらにオーバーハング状となった部分には導電膜１５の残渣１５Ｒが生じ、後工程で発塵の原因となる（図１９（ａ））。また、ＣＭＯＳなどで隣り合うゲート（ｎＭＯＳのゲートとｐＭＯＳのゲート）を繋ぐ、ゲート間相互配線を形成する場合、オーバーハング状となった部分の導電膜の残渣１５Ｒは配線間ショートの原因となる。
【００１７】
また、Ｆ−ＣＶＤ膜とＨＤＰ膜とのハイブリッド構造を用いた場合であっても、１回目のゲート絶縁膜ウェットエッチングの際にＦ−ＣＶＤ膜が曝されると、類似の問題が発生する。ここでは、後述する実施形態例２で説明するゲート間相互配線の形成を例に説明する。
【００１８】
たとえば、図２０〜図２３は、分離幅の広い分離溝３ａを埋設性の良好な膜、たとえばＦ−ＣＶＤ膜５とＨＤＰ膜６とのハイブリッド構造を用いた場合の、ゲートスタック加工及び、ゲート間相互配線形成工程を示す。各図（ａ）は平面図、各図（ｂ）は、（ａ）のＡ−Ａ線での断面図を示す。図２３（ｂ’）は図２３（ａ）のＡ’−Ａ’線での断面図を示す。ゲート間相互配線も、まずゲートスタックＧＳ１とＧＳ２とに分離するため、ＳＴＩ上の導電膜を除去し、ゲート絶縁膜７を露出する（図２０）。続いて、ウェットエッチングによりゲート絶縁膜７を除去する。Ｆ−ＣＶＤ膜５とＨＤＰ膜６の両方が露出するようにゲートスタックを形成すると、ＨＤＰ膜６上にはリセスは形成されないが、Ｆ−ＣＶＤ膜５の露出する部分にリセス５Ｄ’が形成される（図２１）。ゲートスタックＧＳ１，ＧＳ２上に導電膜（１５，１６）と保護窒化膜１７を成膜すると、リセス５Ｄ’は、図１６の場合のリセス５Ｄと比較して小さいため、ほとんどシームなく導電膜を形成することができるが、やはり、ゲートスタック下のオーバーハング部にまで導電膜１５が充填されてしまう（図２２）。これをゲート間相互配線２０に加工すると、リセス５Ｄ’、特にゲートスタック下にオーバーハング状にえぐれた部分に導電膜１５の残渣１５Ｒが発生し、配線間ショートが発生する場合がある（図２３）。
【００１９】
なお、予めＦ−ＣＶＤ膜５をエッチバックして、その上にＨＤＰ膜６を形成することで、エッチングに曝される分離溝の表面をＨＤＰ膜６とする方法が考えられる。しかしながら、分離幅の狭い分離溝３ｂでは、そこに埋設するＨＤＰ膜６はボイドを有して形成される場合があり、素子特性がばらつくという問題が発生する。そのため、Ｆ−ＣＶＤ膜５をエッチバックせずにＨＤＰ膜６を形成する方法が好ましく、その場合は上記の問題が発生する。
【００２０】
本発明では、このような配線構造の形状異常や導電膜残渣の発生を防止する。以下、本発明の実施形態例について説明する。
【００２１】
〔実施形態例１〕
図１〜図１２は本実施形態例にかかる半導体装置の製造工程を説明するもので、それぞれ、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−Ｂ断面図を示す。
【００２２】
図１工程
まず、あらかじめｐ−ウェル（ＰＷ）及びｎ−ウェル（ＮＷ）の形成された半導体（シリコン）基板１の表面を熱酸化して、薄いパッド酸化膜（不図示）を形成した後、マスク窒化膜２を形成し、所望の活性領域パターンにパターニングする。続いて、マスク窒化膜２をマスクに、シリコン基板１をエッチングして、分離溝３ａ、３ｂを形成する。分離溝３ａ、３ｂに露出するシリコン表面を熱酸化してライナー酸化膜４を形成する。なお、本図及び以降の図において、平面図（ａ）及び断面図（ｂ）の左手側はｎチャンネルトランジスタ形成領域（Ｎ−Ｔｒ領域）、右手側はｐチャンネルトランジスタ形成領域（Ｎ−Ｔｒ領域）と称する。
【００２３】
図２工程
次に、Ｆｌｏｗａｂｌｅ−ＣＶＤ法により、酸素含有シリコン膜（Ｆ−ＣＶＤ膜５）を堆積する。その後、熱処理、たとえば、６００℃で６０分熱フローして、素子分離溝側壁に流動させる。Ｆ−ＣＶＤ膜５は、熱フロー後の膜厚として、たとえば、分離溝３ａの開口幅が１μｍ程度の場合、２００ｎｍ程度となるように形成する。このとき、分離幅の狭い分離溝３ｂ（開口幅４００ｎｍ以下）はＦ−ＣＶＤ膜５で充填されるが（図２（ｃ））、分離幅の広い分離溝３ａは充填されずに空隙部が残る（図２（ｂ））。
【００２４】
図３工程
次に、高密度プラズマＣＶＤ（High Density Plasma-CVD:HDP-CVD）法により酸素含有シリコン膜（ＨＤＰ膜６）を堆積し、分離幅の広い分離溝３ａに残る空隙部を充填する。
【００２５】
図４工程
次に、マスク窒化膜２をストッパとして、ＣＭＰにより平坦化し、ＨＦウェットエッチングにて、酸化シリコン膜の高さを調整する。その後、マスク窒化膜２を熱リン酸で除去する。これにより、分離幅の広い分離溝３ａでは、表面にＦ−ＣＶＤ膜５が両側に２００ｎｍ程度とＨＤＰ膜６が６００ｎｍ程度の幅で露出する（図４（ｂ））。分離幅の狭い分離溝３ｂでは、ＨＤＰ膜６は存在しない（図４（ｃ））。
【００２６】
図５工程
全面に、high-kゲート絶縁膜（以降、ＨＫ膜７）、第１メタルゲート導電膜（以降、第１ＭＧ膜８）、第１ポリシリコンゲート導電膜（以降、第１ＰＳＧ膜９）、保護酸化膜１０をこの順に積層する。ＨＫ膜７は、酸化シリコン膜よりも誘電率の高い膜であり、たとえば、酸化ハフニウム（ＨｆＯ２）膜が使用できる。第１ＭＧ膜８としては、たとえば、窒化チタン（ＴｉＮ）膜が使用できる。
【００２７】
図６工程
Ｎ−Ｔｒ領域上にレジストマスク１１を形成し、Ｐ−Ｔｒ領域上及び分離溝３ａ上の保護酸化膜１０、第１ＰＳＧ膜９、第１ＭＧ膜８を除去する。このとき、レジストマスク１１の端部は、ＨＤＰ膜６上となるように形成する。また、ＨＫ膜７はドライエッチングされにくい膜であることから、保護酸化膜１０、第１ＰＳＧ膜９、第１ＭＧ膜８の除去をドライエッチングにて行うことで、ＨＫ膜７がストッパとして機能する。
【００２８】
図７工程
レジストマスク１１を除去した後、全面に第２ＭＧ膜１２、第２ＰＳＧ膜１３をこの順に形成する。第２ＭＧ膜１２は、第１ＭＧ膜８と膜厚、あるいは材料が異なる。また、第２ＰＳＧ膜１３は、第１ＰＳＧ膜９と膜厚あるいは導入された不純物の導電型が異なるようにしてもよい。
【００２９】
図８工程
Ｐ−Ｔｒ領域上にレジストマスク１４を形成し、Ｎ−Ｔｒ領域上及び分離溝３ａ上の第２ＰＳＧ膜１３、第２ＭＧ膜１２を除去する。このとき、レジストマスク１４の端部は、ＨＤＰ膜６上となるように形成する。第２ＰＳＧ膜１３、第２ＭＧ膜１２の除去はドライエッチングにて行う。
【００３０】
図９工程
さらに、分離溝３ａ上のＨＫ膜７を除去し、開口部Ｏｐを形成する。開口部Ｏｐには、ＨＤＰ膜６のみが露出し、Ｆ−ＣＶＤ膜５は露出しない。ＨＫ膜７の除去はウェットエッチング、例えば、バッファードフッ酸（ＢＨＦ）または希フッ酸（ＤＨＦ）を用いたウェットエッチングにて行うことが好ましい。このとき、分離溝３ａの表面に露出するＨＤＰ膜６はＦ−ＣＶＤ膜５と比較してＨＫ膜７を除去するためのエッチング選択比が高く、わずかにエッチングされるが、大きなリセスとなることはなく平坦性を確保することができる。以上により、Ｎ−Ｔｒ領域上にはＨＫ膜７、第１ＭＧ膜８、第１ＰＳＧ膜９からなる第１ゲートスタック（ＧＳ１）が形成され、Ｐ−Ｔｒ領域上にはＨＫ膜７、第２ＭＧ膜１２、第２ＰＳＧ膜１３からなる第２ゲートスタック（ＧＳ２）が形成される。
【００３１】
図１０工程
レジストマスク１４及び保護酸化膜１０を除去した後、全面に第３ＰＳＧ膜１５、金属膜１６、保護窒化膜１７を形成する。金属膜１６としては、たとえば、タングステン（Ｗ）／窒化タングステン（ＷＮ）／タングステンシリサイド（ＷＳｉ）の積層膜を用いることができる。
【００３２】
図１１工程
保護窒化膜１７上にフォトレジストを塗布し、ゲート間配線用マスク１８ａと、Ｎ−Ｔｒ用ゲートマスク１８ｂ、Ｐ−Ｔｒ用ゲートマスク１８ｃにパターニングする。
【００３３】
図１２工程
マスク１８ａ〜１８ｃをマスクに、保護窒化膜１７をパターニングする。さらに、残存するマスク１８ａ〜１８ｃとパターニングされた保護窒化膜１７をマスクに、金属膜１６、第３ＰＳＧ膜１５、第１及び第２ＰＳＧ膜（９、１３）、第１及び第２ＭＧ膜（８，１２）を順次ドライエッチングにてエッチングする。さらに、露出するＨＫ膜７をウェットエッチングにて除去する。以上により、Ｎ−Ｔｒ領域上にＮ−Ｔｒ用ゲート電極ＧＥ１が、Ｐ−Ｔｒ領域上にＰ−Ｔｒ用ゲート電極ＧＥ２が、分離溝３ａ上にゲート間配線１９が形成される。
【００３４】
本実施形態例によれば、ゲートスタック間の最初の開口部Ｏｐは、ＨＤＰ膜６上のみに形成されるため、図１６や図２１に示したリセス５Ｄ又は５Ｄ’を形成しない。そして導電膜（第３ＰＳＧ膜１５及び金属膜１６）はリセスのないＨＤＰ膜６上で形成、加工されるため、ゲート間配線１９には形状異常や、配線倒れなどが発生しない。また、導電膜の残渣なども発生しない。
【００３５】
本実施形態例では、Ｎ−Ｔｒ領域とＰ−Ｔｒ領域間の分離部について説明したが、ゲート構造の異なるトランジスタを形成すべき２つの領域間の分離部であれば、本発明を適用することができる。たとえば、同じＮ型トランジスタであっても、ゲート絶縁膜の膜厚などが異なり、別工程で形成する必要のあるトランジスタ間の分離部であれば、本発明を適用して同様の効果を得ることができる。
【００３６】
〔実施形態例２〕
実施形態例１では、Ｎ−Ｔｒ領域及びＰ−Ｔｒ領域間の分離部上にゲート間配線１９を形成する例について説明したが、Ｎ−Ｔｒのゲート電極とＰ−Ｔｒのゲート電極とを相互に接続してＣＭＯＳ構造を形成するゲート間相互配線の形成も同様の効果を奏する。以下、図１３及び図１４を用いて、ゲート間相互配線の形成工程を説明する。これらの図において、（ａ）は平面図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【００３７】
図１３工程
実施形態例１の図１０工程までは同様に実施した後、保護窒化膜１７上にフォトレジストを塗布し、ゲート間相互配線用マスク１８にパターニングする。
【００３８】
図１４工程
実施形態例１の図１２工程と同様に、ゲート間相互配線用マスク１８を用いて、シリコン基板上の各層をパターニングしてゲート間相互配線２０を形成する。このとき、ゲートスタックＧＳ１とＧＳ２間の配線部２０ｗはＨＤＰ膜６上に形成されているため、形状異常が生じにくく、高抵抗化、断線等を防止することができる。また、図１６や図２１に示したリセス５Ｄ又は５Ｄ’を形成しないことで、導電膜の残渣なども発生しない。これによりゲート間相互配線２０同士がショートすることもない。
【符号の説明】
【００３９】
１  半導体（シリコン）基板
２  マスク窒化膜
３ａ，３ｂ  分離溝
４  ライナー酸化膜
５  Ｆ−ＣＶＤ膜
６  ＨＤＰ膜
７  ゲート絶縁膜（ＨＫ膜）
８  第１ＭＧ膜
９  第１ＰＳＧ膜
１０  保護酸化膜
１１、１４  レジストマスク
１２  第２ＭＧ膜
１３  第２ＰＳＧ膜
１５  第３ＰＳＧ膜
１６  導電膜
１７  保護窒化膜
１８  ゲート間相互配線用マスク
１８ａ  ゲート間配線用マスク
１８ｂ  Ｎ−Ｔｒゲート電極用マスク
１８ｃ  Ｐ−Ｔｒゲート電極用マスク
１９  ゲート間配線
２０  ゲート間相互配線
Ｏｐ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図１０】
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