(57)【要約】【課題】ＩＣに搭載する際のレイアウトサイズの増大を抑えつつ、相異なる特性を持つ２つの回路方式に切り替え可能とする。【解決手段】ＣＤＲ回路１をＰＬＬ方式として用いる第１動作モードでは、位相周波数比較器３１、チャージポンプ回路３２、多相サンプラ２９（ＤＦＦ２９ａ、２９ｈを除く）およびデータ再生部３０の動作を停止させる。その結果、位相比較器３８、チャージポンプ回路５、ループフィルタ３３、電圧制御発振器３４からなる位相追従ループが形成され、クロックとデータが再生される。ＣＤＲ回路１をオーバーサンプリング方式として用いる第２動作モードでは、チャージポンプ回路５と位相比較器３８の動作を停止させる。その結果、周波数追従ループ２８により多相クロック信号が生成される。多相サンプラ２９は、多相クロック信号でデータ信号をサンプリングし、データ再生部３０は、サンプルデータを用いてデータを再生する。【選択図】図１
2014060583.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じた発振周波数を有して等位相ずつずれた多相クロック信号を出力する電圧制御発振器（３４）、前記多相クロック信号のうちの所定のクロック信号と参照クロック信号との位相を比較する位相周波数比較器（３１）、この比較結果に応じた電流を出力する第１チャージポンプ回路（３２）、およびこの電流に応じて前記電圧制御発振器に与える制御電圧を生成するループフィルタ（３３）を備えた周波数追従ループ（２８）と、
少なくとも１つのサンプラ（２９ａ、…、２９ｎ）を有し、伝送されてきたデータ信号を前記多相クロック信号でサンプリングする多相サンプラ（２９）と、
前記多相サンプラでサンプリングされたサンプルデータを一時的に保持し、前記データ信号のデータ境界位置から所定幅だけずれた位置におけるサンプルデータを取り出すデータ再生部（３０）と、
サンプラを有し、前記多相サンプラが有するサンプラのうち特定のサンプラの出力データと前記自ら有するサンプラの出力データとを用いて、前記データ信号と前記特定のサンプラに与えられる特定のクロック信号との位相を比較するとともに、前記データ信号からデータを再生する位相比較器（３８）と、
前記位相比較器における位相の比較結果に応じた電流を前記ループフィルタに出力する第２チャージポンプ回路（５）とを備え、
第１動作モードでは、前記位相周波数比較器、前記第１チャージポンプ回路、前記多相サンプラが有するサンプラのうち前記特定のサンプラ以外のサンプラおよび前記データ再生部のうち少なくとも前記第１チャージポンプ回路の動作を停止させ、第２動作モードでは、前記位相比較器および前記第２チャージポンプ回路のうち少なくとも前記第２チャージポンプ回路の動作を停止させることを特徴とする受信回路。
【請求項２】
前記電圧制御発振器は、それぞれが等位相ずつずれた相数に等しい数の多相クロック信号を出力し、
前記多相サンプラは、それぞれが前記各多相クロック信号でサンプリングする相数に等しい数のサンプラを備え、
前記特定のサンプラは、前記多相クロック信号のうち任意の１つである第１クロック信号を前記特定のクロック信号とし、その第１クロック信号をサンプリングクロックとする第１サンプラ（８）であって、
前記位相比較器は、
前記第１クロック信号に対し１８０°の位相差を持つ第２クロック信号で前記第１サンプラの出力データをサンプリングする第２サンプラ（９）と、
前記データ信号と前記第１サンプラの出力データとが不一致の期間、前記第１クロック信号の位相を進ませる指令信号を出力する第１論理回路（１０）と、
前記第１サンプラの出力データと前記第２サンプラの出力データとが不一致の期間、前記第１クロック信号の位相を遅らせる指令信号を出力する第２論理回路（１１）とを備え、
前記第１サンプラの出力データを前記再生されたデータとすることを特徴とする請求項１記載の受信回路。
【請求項３】
前記電圧制御発振器は、それぞれが等位相ずつずれた相数に等しい数の多相クロック信号を出力し、
前記多相サンプラは、それぞれが前記各多相クロック信号でサンプリングする相数に等しい数のサンプラを備え、
前記特定のサンプラは、前記多相クロック信号のうち任意の１つである第１クロック信号を前記特定のクロック信号とし、その第１クロック信号をサンプリングクロックとする第１サンプラ（１２）と、前記多相クロック信号のうち前記第１クロック信号に対し１８０°の位相差を持つ第２クロック信号をサンプリングクロックとする第２サンプラ（１３）とからなり、
前記位相比較器は、
前記第１サンプラの出力データを前記第１クロック信号でサンプリングする第３サンプラ（１４）と、
前記第２サンプラの出力データを前記第１クロック信号でサンプリングする第４サンプラ（１５）と、
前記第１サンプラの出力データと前記第４サンプラの出力データの不一致を検出すると前記第１クロック信号の位相が進みであるとの比較結果を出力する第１論理回路（１６）と、
前記第３サンプラの出力データと前記第４サンプラの出力データの不一致を検出すると前記第１クロック信号の位相が遅れであるとの比較結果を出力する第２論理回路（１７）とを備え、
前記第１サンプラまたは前記第３サンプラの出力データを前記再生されたデータとすることを特徴とする請求項１記載の受信回路。
【請求項４】
制御電圧に応じた発振周波数を持つ第１クロック信号を出力する第１電圧制御発振器（４７）、前記第１クロック信号と参照クロック信号との位相を比較する位相周波数比較器（３１）、この比較結果に応じた電流を出力する第１チャージポンプ回路（３２）、およびこの電流に応じて前記第１電圧制御発振器に与える制御電圧を生成するループフィルタ（３３）を備えた周波数追従ループ（４３）と、
ゲート端子を有し、そのゲート端子に許可レベルを持つ信号が入力されていることを条件として、前記ループフィルタから出力された制御電圧に応じた発振周波数を持つ発振動作を行い、第２クロック信号を出力する第２電圧制御発振器（４５）と、
伝送されてきたデータ信号のエッジを検出すると前記許可レベルを持つエッジ検出信号を出力するエッジ検出器（４４）と、
第１動作モードでは前記ゲート端子に前記許可レベルを持つ信号を出力し、第２動作モードでは前記ゲート端子に前記エッジ検出器からのエッジ検出信号を出力する第１セレクタ（５４）と、
前記データ信号を前記第２クロック信号でサンプリングするサンプラを有し、前記データ信号と前記第２クロック信号との位相を比較可能であるとともに、前記データ信号からデータを再生する位相比較器（４，４Ａ，４Ｂ）と、
前記位相比較器における位相の比較結果に応じた電流を前記ループフィルタに出力する第２チャージポンプ回路（５）とを備え、
前記第１動作モードでは、前記位相周波数比較器、前記第１チャージポンプ回路、前記第１電圧制御発振器および前記エッジ検出器のうち少なくとも前記第１チャージポンプ回路の動作を停止させ、前記第２動作モードでは、前記第２チャージポンプ回路の動作を停止させることを特徴とする受信回路。
【請求項５】
前記位相比較器（４Ａ）は、
前記データ信号を前記第２クロック信号でサンプリングする第１サンプラ（８）と、
前記第２クロック信号に対し１８０°の位相差を持つ第３クロック信号で前記第１サンプラの出力データをサンプリングする第２サンプラ（９）と、
前記データ信号と前記第１サンプラの出力データとが不一致の期間、前記第２クロック信号の位相を進ませる指令信号を出力する第１論理回路（１０）と、
前記第１サンプラの出力データと前記第２サンプラの出力データとが不一致の期間、前記第２クロック信号の位相を遅らせる指令信号を出力する第２論理回路（１１）とを備え、
前記第１サンプラの出力データを前記再生されたデータとすることを特徴とする請求項４記載の受信回路。
【請求項６】
前記位相比較器（４Ｂ）は、
前記データ信号を前記第２クロック信号でサンプリングする第１サンプラ（１２）と、
前記第２クロック信号に対し１８０°の位相差を持つ第３クロック信号で前記データ信号をサンプリングする第２サンプラ（１３）と、
前記第１サンプラの出力データを前記第２クロック信号でサンプリングする第３サンプラ（１４）と、
前記第２サンプラの出力データを前記第２クロック信号でサンプリングする第４サンプラ（１５）と、
前記第１サンプラの出力データと前記第４サンプラの出力データの不一致を検出すると前記第２クロック信号の位相が進みであるとの比較結果を出力する第１論理回路（１６）と、
前記第３サンプラの出力データと前記第４サンプラの出力データの不一致を検出すると前記第２クロック信号の位相が遅れであるとの比較結果を出力する第２論理回路（１７）とを備え、
前記第１サンプラまたは前記第３サンプラの出力データを前記再生されたデータとすることを特徴とする請求項４記載の受信回路。
【請求項７】
前記第２チャージポンプ回路（５）に替えて、前記第１動作モードでは前記位相比較器の比較結果を選択して前記第１チャージポンプ回路に与え、前記第２動作モードでは前記位相周波数比較器の比較結果を選択して前記第１チャージポンプ回路に与えるセレクタ（６２）を備え、
前記第１チャージポンプ回路を常に動作させ、前記第１動作モードでは、前記位相周波数比較器、前記多相サンプラが有するサンプラのうち前記特定のサンプラ以外のサンプラおよび前記データ再生部の動作を停止させることができ、前記第２動作モードでは、前記位相比較器の動作を停止させることができることを特徴とする請求項１ないし３の何れかに記載の受信回路。
【請求項８】
前記第２チャージポンプ回路（５）に替えて、前記第１動作モードでは前記位相比較器の比較結果を選択して前記第１チャージポンプ回路に与え、前記第２動作モードでは前記位相周波数比較器の比較結果を選択して前記第１チャージポンプ回路に与える第２セレクタ（６２）を備え、
前記第１チャージポンプ回路を常に動作させ、前記第１動作モードでは、前記位相周波数比較器、前記第１電圧制御発振器および前記エッジ検出器の動作を停止させることができることを特徴とする請求項４ないし６の何れかに記載の受信回路。
【請求項９】
前記第１チャージポンプ回路（３２、８３）は、前記第１動作モードと前記第２動作モードにおいて、それぞれ異なる電流を出力可能に構成されていることを特徴とする請求項７または８記載の受信回路。
【請求項１０】
前記第１チャージポンプ回路（８３）は、入力した比較結果に応じて出力線（１９）を通して所定電流をソースまたはシンクの向きに出力する複数の電流出力回路（８３ａ、８３ｂ）が並列に接続された構成を備え、前記動作モードに応じて前記電流出力回路のうち少なくとも一部の電流出力回路から電流を出力することを特徴とする請求項９記載の受信回路。
【請求項１１】
前記ループフィルタ（３３、８１）は、前記第１動作モードと前記第２動作モードにおいて、それぞれ異なるフィルタ定数を設定可能に構成されていることを特徴とする請求項１ないし１０の何れかに記載の受信回路。
【請求項１２】
前記ループフィルタ（８１）は、１または複数のキャパシタおよび抵抗と、これらの素子のうち一部の素子に直列または並列に接続され、前記動作モードに応じてオンオフする切替スイッチ（８２）とを備えて構成されていることを特徴とする請求項１１記載の受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号からクロックとデータを再生する受信回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ間のデータ伝送においてはＣＤＲ（Clock and Data Recovery）技術が多用されている。ＣＤＲ技術には、非特許文献１に記載されているように様々な回路方式が提案されている。これらの回路方式において、実際の使用方法に影響する分類として、受信したデータ信号と受信回路用クロック信号との間の周波数ロックおよび位相ロックのためにフィードバックループを用いる方式と用いない方式に分類することができる。
【０００３】
非特許文献１において、PLL-based CDR、DLL-based CDR、Combination of PLL/DLL based CDR、Phase Interpolator based CDRおよびInjection Locked based CDRは、フィードバックループを有している。これらのうちPLL based CDR without Reference Clock、Digital PLL (DPLL) based CDRおよびCombination of PLL/DLL based CDRは、周波数と位相の両方をフィードバックして合わせるため、ロックに要する時間が長いという問題がある。その一方で、周波数と位相の両方をフィードバックするので、再生されるクロック信号の精度が高く、クロック精度の低下によるビットエラー等の問題が発生しにくいという利点がある。
【０００４】
一方、PLL-based CDR with an External Reference Clock、DLL-based CDR、Phase Interpolator (PI) based CDRおよびInjection Locked based CDRは、外部から参照クロック信号Ｆ(ref)を入力しており、位相ロックのためだけにフィードバックが動作する。従って、周波数と位相の両方をフィードバックして合わせる上記ＣＤＲと比較して、ロックに要する時間が短いという利点がある。ただし、受信回路用クロック信号は参照クロック信号Ｆ(ref)に依存するので、受信したデータ信号と参照クロック信号Ｆ(ref)との間に周波数のずれがあると、クロック信号の精度が劣化し、それによるビットエラーが発生し易くなる。
【０００５】
非特許文献１において、Gated Oscillator based CDRは、周波数と位相の何れに対してもフィードバックループを有しておらず、ロックに要する時間は短い。ただし、外部から参照クロック信号Ｆ(ref)を入力しているので、この周波数誤差によりクロック信号の精度が劣化する問題がある。また、位相についてのロック時間が短い分、平均化の処理が行われないまたは少ないため、位相誤差も発生し易い。
【０００６】
非特許文献１において、Oversampling based CDRは、Detect Bit Boundaryブロックにおいてフィードバックを用いる方式と用いない方式とがある。これら両方式のロック時間やクロック精度、位相誤差に対する特徴も、上記した他のＣＤＲ回路と同様である。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Ming-ta Hsieh and Gerald E.Sobelman,"Architectures for Multi-Gigabit Wire-Linked Clock and Data Recovery",IEEE CIRCUITS AND SYSTEMS MAGAZINE,FOURTH QUARTER 2008,pp.45-57
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した複数の回路方式は、それぞれに利点と欠点を有しており、全てに優れた回路方式は存在しない。実際には、適用される用途に応じて適当な回路方式が選択されている。そのため、同一のＬＳＩを複数の用途に用いるためには、ＬＳＩに複数のＣＤＲ回路を作り込み、それらのＣＤＲ回路を適宜切り替える必要がある。しかし、ＬＳＩに複数のＣＤＲ回路を搭載することは、チップサイズを増大させるので、実際の適用が難しかった。
【０００９】
本発明は上記事情に鑑みてなされたもので、その目的は、ＩＣに搭載する際のレイアウトサイズの増大を抑えつつ、相異なる特性を持つ２つの回路方式に切り替え可能な受信回路を提供することにある。
【課題を解決するための手段】
【００１０】
請求項１に記載した受信回路は、周波数追従ループ、多相サンプラ、データ再生部、位相比較器および第２チャージポンプ回路からなる回路ブロックを備えている。受信回路は、この回路ブロックを、相異なる特性を持つ２つの回路方式、すなわちPLL based CDR without Reference ClockとOversampling based CDRとに切り替えることができる。前者の方式は、ロックに要する時間は長いが、再生されるクロック信号の精度が高い。後者の方式は、参照クロック信号の周波数誤差によりクロック信号の精度は劣るが、ロックに要する時間が短い。何れの回路方式を用いても、伝送されてきたデータ信号からデータを再生できる。
【００１１】
周波数追従ループは、制御電圧に応じた発振周波数を有して等位相ずつずれた多相クロック信号を出力する電圧制御発振器、多相クロック信号のうちの所定のクロック信号と参照クロック信号との位相を比較する位相周波数比較器、この比較結果に応じた電流を出力する第１チャージポンプ回路、およびこの電流に応じて電圧制御発振器に与える制御電圧を生成するループフィルタを備えている。
【００１２】
多相サンプラは、少なくとも１つのサンプラを有し、伝送されてきたデータ信号を多相クロック信号でサンプリングする。データ再生部は、多相サンプラでサンプリングされたサンプルデータを一時的に保持し、データ信号のデータ境界位置から所定幅だけずれた位置におけるサンプルデータを取り出す。位相比較器は、例えばＤ型フリップフロップからなるサンプラを有し、多相サンプラが有するサンプラのうち特定のサンプラの出力データと前記自ら有するサンプラの出力データとを用いて、データ信号と特定のサンプラに与えられる特定のクロック信号との位相を比較するとともに、データ信号からデータを再生する。第２チャージポンプ回路は、位相比較器における位相の比較結果に応じた電流をループフィルタに出力する。
【００１３】
PLL based CDR without Reference Clockの回路方式を用いる第１動作モードでは、位相周波数比較器、第１チャージポンプ回路、多相サンプラが有するサンプラのうち特定のサンプラ以外のサンプラおよびデータ再生部のうち少なくとも第１チャージポンプ回路の動作を停止させる。この場合、多相サンプラが有するサンプラのうち一部または全て（特定のサンプラ）が、位相比較器の一部として用いられる。これにより、第１、第２チャージポンプ回路の出力干渉を防止しながら、位相比較器、第２チャージポンプ回路、ループフィルタ、電圧制御発振器からなる位相追従ループが形成され、クロック信号とデータが再生される。なお、クロック信号の周波数を位相追従ループの捕捉範囲に引き入れるため、周波数追従ループも付加される。
【００１４】
Oversampling based CDRの回路方式を用いる第２動作モードでは、位相比較器および第２チャージポンプ回路のうち少なくとも第２チャージポンプ回路の動作を停止させる。これにより、第１、第２チャージポンプ回路の出力干渉を防止しながら周波数追従ループが動作して、多相クロック信号が生成される。多相サンプラは、多相クロック信号でデータ信号をサンプリングし、データ再生部は、このサンプルデータを用いてデータを再生する。
【００１５】
このように、ＩＣに搭載された回路マクロは、相異なる特性を持つ２つの回路方式に切り替えられるので、ＩＣを複数の用途に用いることができる。回路マクロは、両方式でそれぞれ必要になる電圧制御発振器とループフィルタを共用化している。また、各回路方式でそれぞれ用いる位相比較器と多相サンプラとが共通に備えるサンプラも共用化している。これにより、２つの回路方式を独立して搭載する場合に比べ、ＩＣのレイアウトサイズの増大を抑えることができる。
【００１６】
請求項２に記載した受信回路は、Ｈｏｇｇｅの位相比較器を備えている。また、電圧制御発振器は、それぞれが等位相ずつずれた相数に等しい数の多相クロック信号を出力し、多相サンプラは、それぞれが各多相クロック信号でサンプリングする相数に等しい数のサンプラを備えている。Ｈｏｇｇｅの位相比較器は、多相サンプラが有する第１サンプラ、自ら有する第２サンプラ、第１論理回路および第２論理回路から構成されている。第１サンプラは、多相クロック信号のうち任意の１つである第１クロック信号を特定のクロック信号とし、その第１クロック信号でデータ信号をサンプリングする。第２サンプラは、第１クロック信号に対し１８０°の位相差を持つ第２クロック信号で、第１サンプラの出力データをサンプリングする。第１サンプラの出力データが、再生されたデータとなる。
【００１７】
第１論理回路は、データ信号と第１サンプラの出力データとが不一致の期間、第１クロック信号の位相を進ませる指令信号を出力する。これに応じて、第２チャージポンプ回路は、多相クロック信号を進ませる電流を出力する。第２論理回路は、第１サンプラの出力データと第２サンプラの出力データとが不一致の期間、第１クロック信号の位相を遅らせる指令信号を出力する。これに応じて、第２チャージポンプ回路は、多相クロック信号を遅らせる電流を出力する。本手段によれば、位相比較器の構成要素のうち１つのサンプラを共用化により減らすことができる。
【００１８】
請求項３に記載した受信回路は、Ａｌｅｘａｎｄｅｒの位相比較器を備えている。また、電圧制御発振器は、それぞれが等位相ずつずれた相数に等しい数の多相クロック信号を出力し、多相サンプラは、それぞれが各多相クロック信号でサンプリングする相数に等しい数のサンプラを備えている。この位相比較器は、多相サンプラが有する第１サンプラ、第２サンプラ、自ら有する第３サンプラ、第４サンプラ、第１論理回路および第２論理回路から構成されている。第１サンプラは、多相クロック信号のうち任意の１つである第１クロック信号を特定のクロック信号とし、その第１クロック信号でデータ信号をサンプリングする。第２サンプラは、第１クロック信号に対し１８０°の位相差を持つ第２クロック信号でデータ信号をサンプリングする。第３サンプラは、第１クロック信号で第１サンプラの出力データをサンプリングする。第４サンプラは、第１クロック信号で第２サンプラの出力データをサンプリングする。第１サンプラまたは第３サンプラの出力データが、再生されたデータとなる。
【００１９】
第１論理回路は、第１サンプラの出力データと第４サンプラの出力データの不一致を検出すると、第１クロック信号の位相が進みであるとの比較結果を出力する。これに応じて、第２チャージポンプ回路は、多相クロック信号を遅らせる電流を出力する。第２論理回路は、第３サンプラの出力データと第４サンプラの出力データの不一致を検出すると、第１クロック信号の位相が遅れであるとの比較結果を出力する。これに応じて、第２チャージポンプ回路は、多相クロック信号を進ませる電流を出力する。本手段によれば、位相比較器の構成要素のうち２つのサンプラを共用化により減らすことができる。
【００２０】
請求項４に記載した受信回路は、周波数追従ループ、第２電圧制御発振器、エッジ検出器、第１セレクタ、位相比較器および第２チャージポンプ回路からなる回路マクロを備えている。受信回路は、この回路マクロを、相異なる特性を持つ２つの回路方式、すなわちPLL based CDR without Reference ClockとGated Oscillator based CDRとに切り替えることができる。前者の方式は、ロックに要する時間は長いが、再生されるクロック信号の精度が高い。後者の方式は、参照クロック信号の周波数誤差によりクロック信号の精度は劣るが、ロックに要する時間が短い。何れの回路方式を用いても、伝送されてきたデータ信号からクロックとデータを再生できる。
【００２１】
周波数追従ループは、制御電圧に応じた発振周波数を持つ第１クロック信号を出力する第１電圧制御発振器、第１クロック信号と参照クロック信号との位相を比較する位相周波数比較器、この比較結果に応じた電流を出力する第１チャージポンプ回路、およびこの電流に応じて第１電圧制御発振器に与える制御電圧を生成するループフィルタを備えている。
【００２２】
第２電圧制御発振器は、ゲート端子を有し、そのゲート端子に許可レベルを持つ信号が入力されていることを条件として、ループフィルタから出力された制御電圧に応じた発振周波数を持つ発振動作を行い、第２クロック信号を出力する。エッジ検出器は、データ信号のエッジを検出すると許可レベルを持つエッジ検出信号を出力する。第１セレクタは、PLL based CDR without Reference Clockの回路方式を用いる第１動作モードでは、ゲート端子に許可レベルを持つ信号を出力する。一方、Gated Oscillator based CDRの回路方式を用いる第２動作モードでは、ゲート端子にエッジ検出器からのエッジ検出信号を出力する。
【００２３】
位相比較器は、データ信号を第２クロック信号でサンプリングするサンプラを有し、データ信号と第２クロック信号との位相を比較可能であるとともに、データ信号からデータを再生する。第２チャージポンプ回路は、位相比較器における位相の比較結果に応じた電流をループフィルタに出力する。
【００２４】
第１動作モードでは、位相周波数比較器、第１チャージポンプ回路、第１電圧制御発振器およびエッジ検出器のうち少なくとも第１チャージポンプ回路の動作を停止させる。第２電圧制御発振器は連続して発振動作を行う。これにより、第１、第２チャージポンプ回路の出力干渉を防止しながら、位相比較器、第２チャージポンプ回路、ループフィルタ、第２電圧制御発振器からなる位相追従ループが形成され、クロック信号とデータが再生される。なお、クロック信号の周波数を位相追従ループの捕捉範囲に引き入れるため、周波数追従ループも付加される。
【００２５】
第２動作モードでは、第２チャージポンプ回路の動作を停止させる。これにより、第１、第２チャージポンプ回路の出力干渉を防止しながら周波数追従ループが動作して、第２電圧制御発振器に与えられる制御電圧が生成される。第２電圧制御発振器は、データ信号のエッジをトリガとしてエッジに同期して発振動作を行い、第２クロック信号を再生する。このとき、位相比較器が有するサンプラの１つが、第２クロック信号でデータ信号をサンプリングすることにより、データを再生する。
【００２６】
このように、ＩＣに搭載された回路マクロは、相異なる特性を持つ２つの回路方式に切り替えられるので、ＩＣを複数の用途に用いることができる。回路マクロは、両方式でそれぞれ必要になる電圧制御発振器とループフィルタを共用化している。また、Gated Oscillator based CDRの回路方式で必要となるサンプラを、位相比較器が有するサンプラと共用化している。これにより、２つの回路方式を独立して搭載する場合に比べ、ＩＣのレイアウトサイズの増大を抑えることができる。
【００２７】
請求項５に記載した受信回路は、Ｈｏｇｇｅの位相比較器を備えている。この位相比較器は、第１サンプラ、第２サンプラ、第１論理回路および第２論理回路から構成されている。第１サンプラは、データ信号を第２クロック信号でサンプリングする。第２サンプラは、第２クロック信号に対し１８０°の位相差を持つ第３クロック信号で、第１サンプラの出力データをサンプリングする。第１サンプラの出力データが、再生されたデータとなる。第１論理回路と第２論理回路は、既述した通りである。本手段によれば、Gated Oscillator based CDRの回路方式で必要となる１つのサンプラを共用化により減らすことができる。
【００２８】
請求項６に記載した受信回路は、Ａｌｅｘａｎｄｅｒの位相比較器を備えている。この位相比較器は、第１サンプラ、第２サンプラ、第３サンプラ、第４サンプラ、第１論理回路および第２論理回路から構成されている。第１サンプラは、データ信号を第２クロック信号でサンプリングする。第２サンプラは、第２クロック信号に対し１８０°の位相差を持つ第３クロック信号でデータ信号をサンプリングする。第３サンプラは、第１サンプラの出力データを第２クロック信号でサンプリングする。第４サンプラは、第２サンプラの出力データを第２クロック信号でサンプリングする。第１サンプラまたは第３サンプラの出力データが、再生されたデータとなる。第１論理回路と第２論理回路は、既述した通りである。本手段によれば、Gated Oscillator based CDRの回路方式で必要となる１つのサンプラを共用化により減らすことができる。
【００２９】
請求項７、８に記載した受信回路は、第２チャージポンプ回路に替えて、位相周波数比較器の比較結果と位相比較器の比較結果の何れか一方を選択して第１チャージポンプ回路に与えるセレクタを備えている。このセレクタは、第１動作モードでは位相比較器の比較結果を選択し、第２動作モードでは位相周波数比較器の比較結果を選択する。２つの回路方式は第１チャージポンプ回路を共用するので、レイアウトサイズを一層抑えることができる。
【００３０】
請求項９に記載した手段によれば、第１チャージポンプ回路は、第１動作モードと第２動作モードにおいて、それぞれ異なる電流を出力可能に構成されている。これにより、共用される第１チャージポンプ回路は、各回路方式に適した電流を出力することができる。
【００３１】
請求項１１に記載した手段によれば、ループフィルタは、第１動作モードと第２動作モードにおいて、それぞれ異なるフィルタ定数を設定可能に構成されている。これにより、共用されるループフィルタは、各回路方式に適したフィルタ定数を持つことができる。
【図面の簡単な説明】
【００３２】
【図１】第１の実施形態を示す受信回路の構成図
【図２】ＰＬＬ方式のＣＤＲ回路の構成図
【図３】オーバーサンプリング方式のＣＤＲ回路の構成図
【図４】Ｈｏｇｇｅの位相比較器の構成図
【図５】Ａｌｅｘａｎｄｅｒの位相比較器の構成図
【図６】チャージポンプ回路の構成図
【図７】ループフィルタの構成図
【図８】位相周波数比較器の構成図
【図９】データ信号のサンプリングタイミングを示す図
【図１０】ＰＬＬ方式の第１動作モードで機能する回路を示す図
【図１１】オーバーサンプリング方式の第２動作モードで機能する回路を示す図
【図１２】第２の実施形態を示す図１相当図
【図１３】ゲート付発振器方式のＣＤＲ回路の構成図
【図１４】電圧制御発振器の構成図
【図１５】エッジ検出器の構成図
【図１６】図１０相当図
【図１７】ゲート付発振器方式の第２動作モードで機能する回路を示す図
【図１８】第３の実施形態を示す図１相当図
【図１９】第４の実施形態を示す図１相当図
【図２０】第５の実施形態を示す図７相当図
【図２１】第６の実施形態を示す図６相当図
【発明を実施するための形態】
【００３３】
各実施形態において実質的に同一部分には同一符号を付して説明を省略する。
（第１の実施形態）
以下、第１の実施形態について図１ないし図１１を参照しながら説明する。図１に示すＣＤＲ回路１（Clock Data Recovery）は、シリアル伝送されたデータ信号Ｄ(in)からクロックとデータを再生する受信回路であり、ＬＳＩに形成された回路マクロである。ＣＤＲ回路１は、図２に示すPLL based CDR without Reference ClockすなわちＰＬＬ方式のＣＤＲ回路２と、図３に示すOversampling based CDRすなわちオーバーサンプリング方式のＣＤＲ回路３の機能を併せ持っており、両方式間で切り替えることができる。
【００３４】
図２に示すＰＬＬ方式のＣＤＲ回路２は、周波数追従ループ（図示せず）と位相追従ループを備えており、参照クロック信号Ｆ(ref)を用いることなくクロックとデータを再生する。位相追従ループは、位相比較器４（Phase Detector：ＰＤ）、チャージポンプ回路５（ＣＰ）、ループフィルタ６（ＬＦ）および電圧制御発振器７（Voltage-Controlled Oscillator：ＶＣＯ）から構成されている。位相比較器４は、外部から入力されたデータ信号Ｄ(in)と再生されたクロック信号との位相を比較し、その比較結果に応じてチャージポンプ回路５に対しアップ信号またはダウン信号を出力する。
【００３５】
図４、図５は、位相比較器４の具体的な構成を示している。図４に示すＨｏｇｇｅの位相比較器４Ａは、第１、第２サンプラに相当するＤ型フリップフロップ８、９（ＤＦＦ）と、第１、第２論理回路に相当する排他的論理和ゲート１０、１１（ＥｘＯＲ）から構成されている。ＤＦＦ８は、再生クロック信号により、データをビット中央位置でサンプリングする。ＤＦＦ９は、再生クロック信号に対し１８０°の位相差を持つ反転信号により、データをそのビット端部位置でサンプリングする。
【００３６】
ＥｘＯＲ１０は、データ信号とＤＦＦ８の出力信号が論理不一致となるとき、再生クロック信号の位相を進ませる指令信号としてＨレベルのアップ信号を出力する。ＥｘＯＲ１１は、ＤＦＦ８の出力信号とＤＦＦ９の出力信号が論理不一致となるとき、再生クロック信号の位相を遅らせる指令信号としてＨレベルのダウン信号を出力する。すなわち、アップ信号は、データの遷移から再生クロック信号の立ち上がりによるＤＦＦ８の出力遷移までの期間にＨレベルになる。ダウン信号は、ＤＦＦ８の出力遷移から再生クロック信号の立ち下がりによるＤＦＦ９の出力遷移までの期間（再生クロック信号の１／２周期）にＨレベルになる。
【００３７】
図５に示すＡｌｅｘａｎｄｅｒの位相比較器４Ｂは、第１〜第４サンプラに相当するＤＦＦ１２〜１５と、第１、第２論理回路に相当するＥｘＯＲ１６、１７から構成されている。ＤＦＦ１２は、再生クロック信号により、データをそのビット中央位置でサンプリングする。ＤＦＦ１３は、再生クロック信号に対し１８０°の位相差を持つ反転信号により、データをその端部位置でサンプリングする。ＤＦＦ１４は、再生クロック信号によりＤＦＦ１２の出力信号をサンプリングして、ＤＦＦ１２の出力信号をクロックの１周期遅らせて出力する。ＤＦＦ１５は、再生クロック信号によりＤＦＦ１３の出力信号をサンプリングして、ＤＦＦ１３の出力信号をクロックの１／２周期遅らせて出力する。
【００３８】
ＥｘＯＲ１６は、ＤＦＦ１２の出力信号とＤＦＦ１５の出力信号が論理不一致となるとき、再生クロック信号の位相を遅らせる指令信号としてＨレベルのダウン信号を出力する。ＥｘＯＲ１７は、ＤＦＦ１４の出力信号とＤＦＦ１５の出力信号が論理不一致となるとき、再生クロック信号の位相を進ませる指令信号としてＨレベルのアップ信号を出力する。すなわち、ダウン信号は、ビット端部位置でサンプリングしたデータと、そのビット端部位置よりも１／２周期だけ後のビット中央位置でサンプリングしたデータとが異なる場合にＨレベルになる。アップ信号は、ビット端部位置でサンプリングしたデータと、そのビット端部位置よりも１／２周期だけ前のビット中央位置でサンプリングしたデータとが異なる場合にＨレベルになる。
【００３９】
位相比較器４（４Ａ、４Ｂ）は、アップ信号とダウン信号によりチャージポンプ回路５の出力電流を制御する。図６は、チャージポンプ回路５の具体的な構成を示している。電源線１８と出力線１９との間には定電流回路２０と半導体スイッチ２１が直列に接続されており、出力線１９とグランド２２の間には半導体スイッチ２３と定電流回路２４が直列に接続されている。チャージポンプ回路５は、アップ信号が入力されるとスイッチ２１をオンしてソース電流を出力し、ダウン信号が入力されるとスイッチ２３をオンしてシンク電流を出力する。
【００４０】
ループフィルタ６は、図７に示すようにチャージポンプ回路５の出力線１９とグランド２２との間に設けられたコンデンサ２５および抵抗２６とコンデンサ２７との直列回路から構成されている。ループフィルタ６は、チャージポンプ回路５から出力される電流を制御電圧に変換する。電圧制御発振器７は、例えば制御電圧を電源電圧とする複数のインバータが縦続接続された閉ループ構成を備えており、制御電圧に応じた発振周波数を有するクロック信号を再生して出力する。
【００４１】
なお、図２では省略されているが、ＣＤＲ回路２の周波数追従ループは、周波数比較器（Frequency Detector：ＦＤ）、チャージポンプ回路（ＣＰ）、ループフィルタ（ＬＦ）および上述した電圧制御発振器７（ＶＣＯ）から構成されている。周波数比較器は、外部から入力されたデータ信号Ｄ(in)と再生クロック信号との周波数を比較する。周波数追従ループは、ＣＤＲ回路２の起動時または位相ロックが喪失されている期間、電圧制御発振器７の制御電圧を生成する。周波数の差が位相追従ループの捕捉範囲に入ると、位相追従ループが引き継いで電圧制御発振器７の制御電圧を生成する。
【００４２】
図３に示すオーバーサンプリング方式のＣＤＲ回路３は、周波数追従ループ２８、多相サンプラ２９およびデータ再生部３０（Data Recovery：ＤＲ）を備えている。周波数追従ループ２８は、位相周波数比較器３１（Phase-Frequency Detector：ＰＦＤ）、チャージポンプ回路３２（ＣＰ）、ループフィルタ３３（ＬＦ）および電圧制御発振器３４（ＶＣＯ）から構成されている。
【００４３】
位相周波数比較器３１は、図８に示すように一対のＤＦＦ３５、３６とＡＮＤゲート３７を備えている。ＡＮＤゲート３７は、ＤＦＦ３５、３６にリセット信号を出力する。ＤＦＦ３５は外部から参照クロック信号Ｆ(ref)を入力し、ＤＦＦ３６は再生された多相クロック信号のうちの１つを入力し、それらの立ち上がりエッジの位相差に応じてアップ信号、ダウン信号を出力する。
【００４４】
チャージポンプ回路３２、ループフィルタ３３は、それぞれチャージポンプ回路５、ループフィルタ６と同様の回路構成を備えている。ただし、回路定数は必ずしも同じではない。電圧制御発振器３４は、例えば制御電圧を電源電圧とする奇数個のインバータが縦続接続されたリングオシレータから構成されている。各段のインバータの出力端子から、制御電圧に応じた発振周波数を有し、等位相ずつずれた多相クロック信号を出力する。
【００４５】
多相サンプラ２９は、多相クロック信号の相数に等しいＤＦＦ２９ａ、…、２９ｎを有し、データ信号Ｄ(in)を多相クロック信号でサンプリングする。データ再生部３０は、データレジスタ、ビット境界検出器およびデータセレクタから構成されている。データレジスタは、多相サンプラ２９からのサンプルデータを一時的に保持するＦＩＦＯバッファである。ビット境界検出器は、サンプルデータのデータの遷移が生じたビットデータの境界位置を検出する。データセレクタは、この境界位置からデータ幅の１／２だけずれた位置のサンプルデータをデータレジスタから読み出して再生データとする。
【００４６】
図１に示すＣＤＲ回路１は、図２、図３に示したＣＤＲ回路２、３の機能を有している。ＣＤＲ回路１は、ＣＤＲ回路２、３をそのままの構成で並置したものではなく、両回路で共通する回路部分を共用化した構成を備えている。具体的には、電圧制御発振器３４、ループフィルタ３３およびＤＦＦ２９ａ（図５に示す位相比較器４Ｂを用いる場合にはＤＦＦ２９ａ、２９ｈ）を共用化している。
【００４７】
ＣＤＲ回路１は、周波数追従ループ２８、多相サンプラ２９、データ再生部３０、位相比較器３８およびチャージポンプ回路５を備えている。また、図示を省略しているが、ＰＬＬ方式のＣＤＲ回路として動作させるための周波数追従ループも備えている。チャージポンプ回路３２、５は、それぞれ第１、第２チャージポンプ回路に相当する。
【００４８】
位相比較器３８は、多相クロック信号のうち任意の１つである第１クロック信号（特定のクロック信号）とデータ信号との位相を比較してアップ信号またはダウン信号を出力する。Ｈｏｇｇｅの回路を用いる場合、位相比較器３８は、図４に示す位相比較器４ＡからＤＦＦ８を除いた構成を備えている。除いたＤＦＦ８の代わりに、多相サンプラ２９において第１クロック信号をサンプリングクロックとするＤＦＦ２９ａを用いる。
【００４９】
Ａｌｅｘａｎｄｅｒの回路を用いる場合、位相比較器３８は、図５に示す位相比較器４ＢからＤＦＦ１２、１３を除いた構成を備えている。除いたＤＦＦ１２の代わりに、多相サンプラ２９において第１クロック信号をサンプリングクロックとするＤＦＦ２９ａを用いる。除いたＤＦＦ１３の代わりに、多相サンプラ２９において第１クロック信号に対し１８０°の位相差を持つ第２クロック信号をサンプリングクロックとするＤＦＦ２９ｈを用いる。
【００５０】
図９（ａ）は、Ａｌｅｘａｎｄｅｒの位相比較器４Ｂのデータサンプリングのタイミングを表している。矢印で示すように、ビット端部位置Ｐ１、ビット端部位置Ｐ１よりも１／２周期だけ前のビット中央位置Ｐ２、ビット端部位置Ｐ１よりも１／２周期だけ後のビット中央位置Ｐ３でサンプリングが行われる。これに対して、図９（ｂ）は４倍オーバーサンプリング時の多相サンプラ２９のデータサンプリングのタイミングを表している。矢印で示すように、１周期を４等分したタイミングでサンプリングが行われる。ビット端部位置Ｐ１およびビット端部位置Ｐ１よりも１／２周期だけ前と後のビット中央位置Ｐ２、Ｐ３が含まれている。このことから、多相サンプラ２９の一部のＤＦＦ（ＤＦＦ２９ａ、２９ｈ）を位相比較器３８のＤＦＦ１２、１３として共用できることが分かる。
【００５１】
ＣＤＲ回路１をＰＬＬ方式として用いるときには第１動作モードに切り替える。このとき、少なくともチャージポンプ回路３２の動作を停止させて、その出力線１９をハイインピーダンスにする。これにより、チャージポンプ回路５、３２の出力干渉を防止できる。また、消費電流を低減するため、位相周波数比較器３１、多相サンプラ２９（ＤＦＦ２９ａ、２９ｈを除く）および／またはデータ再生部３０の動作を停止させてもよい。その結果、図１０に実線で示すように、位相比較器３８、チャージポンプ回路５、ループフィルタ３３、電圧制御発振器３４からなる位相追従ループが形成され、クロックとデータが再生される。
【００５２】
Ｈｏｇｇｅの位相比較器を用いる場合、ＤＦＦ２９ａの出力データが再生されたデータとなり、Ａｌｅｘａｎｄｅｒの位相比較器を用いる場合、ＤＦＦ２９ａまたはＤＦＦ２９ｈの出力データが再生されたデータとなる。このＰＬＬ方式は、ロックに要する時間は長いが、再生されるクロックの精度が高い特徴を持つ。
【００５３】
ＣＤＲ回路１をオーバーサンプリング方式として用いるときには第２動作モードに切り替える。このとき、少なくともチャージポンプ回路５の動作を停止させて、その出力線１９をハイインピーダンスにする。これにより、チャージポンプ回路５、３２の出力干渉を防止できる。また、消費電流を低減するため、位相比較器３８の動作を停止させてもよい。その結果、図１１に実線で示すように、周波数追従ループ２８により多相クロック信号が生成される。多相サンプラ２９は、多相クロック信号でデータ信号をサンプリングし、データ再生部３０は、サンプルデータを用いてデータを再生する。このオーバーサンプリング方式は、参照クロック信号Ｆ(ref)の周波数誤差によりクロックの精度は劣るが、ロックに要する時間が短い特徴を持つ。
【００５４】
以上説明したように、回路マクロとして構成されたＣＤＲ回路１は、相異なる特性を持つＰＬＬ方式とオーバーサンプリング方式とに切り替えられるので、１つのＬＳＩを複数の用途に用いることができる。ＣＤＲ回路１は、ＣＤＲ回路２、３で共通する回路部分、すなわち電圧制御発振器、ループフィルタおよびＤＦＦを共用化した構成を備えている。実際の回路では、ＣＤＲ回路を構成する回路要素のうち電圧制御発振器とループフィルタのレイアウトサイズが特に大きい。これに対し、チャージポンプ回路５、３２のレイアウトサイズは十分に小さい。従って、ＣＤＲ回路１によれば、２つの方式のＣＤＲ回路２、３を独立して搭載する場合に比べ、ＬＳＩのレイアウトサイズの増大を大幅に抑えることができる。
【００５５】
（第２の実施形態）
第２の実施形態について図１２ないし図１７を参照しながら説明する。図１２に示すＣＤＲ回路４１は、シリアル伝送されたデータ信号Ｄ(in)からクロックとデータを再生する受信回路であり、ＬＳＩに形成された回路マクロである。ＣＤＲ回路４１は、図２に示したＰＬＬ方式のＣＤＲ回路２と、図１３に示すGated Oscillator based CDRすなわちゲート付発振器方式のＣＤＲ回路４２の機能を併せ持っており、両方式間で切り替えることができる。
【００５６】
ゲート付発振器方式のＣＤＲ回路４２は、周波数追従ループ４３、エッジ検出器４４（Edge Detector：ＥＤ）、電圧制御発振器４５（ＶＣＯ）およびサンプラ４６（ＳＭＰＬ）を備えている。周波数追従ループ４３は、位相周波数比較器３１（図８参照）、チャージポンプ回路３２（図６参照）、ループフィルタ３３（図７参照）および電圧制御発振器４７から構成されている。
【００５７】
互いに同一構成を持つ電圧制御発振器４５、４７は、図１４に示すようにＮＡＮＤゲート４８、偶数個のインバータが縦続接続されたインバータ群４９、およびバッファ用のインバータ５０から構成されている。ＮＡＮＤゲート４８とインバータ群４９は発振ループを形成しており、ＮＡＮＤゲート４８の一方の入力端子がゲート端子とされている。電圧制御発振器４５のゲート端子には、エッジ検出器４４からエッジ検出信号が入力されている。電圧制御発振器４７のゲート端子はＨレベル（許可レベル）とされている。
【００５８】
エッジ検出器４４は、図１５に示すように遅延バッファ５１、ＥｘＯＲ５２およびインバータ５３から構成されている。エッジ検出器４４は、データ信号Ｄ(in)のエッジを検出すると、一旦Ｌレベルになった後Ｈレベルのエッジ検出信号を出力する。サンプラ４６は、電圧制御発振器４５から出力される再生クロックで、遅延したデータ信号Ｄ(in)を各ビットの中央位置でサンプリングするＤＦＦから構成されている。
【００５９】
図１２に示すＣＤＲ回路４１は、図２、図１３に示したＣＤＲ回路２、４２の機能を有している。ＣＤＲ回路４１は、ＣＤＲ回路２、４２をそのままの構成で並置したものではなく、両回路で共通する回路部分を共用化した構成を備えている。具体的には、電圧制御発振器４５、ループフィルタ３３およびＤＦＦ８、１２を共用化している。
【００６０】
ＣＤＲ回路４１は、周波数追従ループ４３、エッジ検出器４４、セレクタ５４、電圧制御発振器４５および位相比較器４（４Ａまたは４Ｂ）を備えている。また、図示を省略しているが、ＰＬＬ方式のＣＤＲ回路として動作させるための周波数追従ループも備えている。チャージポンプ回路３２、５は、それぞれ第１、第２チャージポンプ回路に相当する。電圧制御発振器４７、４５は、それぞれ第１、第２クロック信号を出力する第１、第２電圧制御発振器に相当する。
【００６１】
セレクタ５４（第１セレクタに相当）は、後述する第１動作モードでは電圧制御発振器４５のゲート端子に電源電圧ＶDDを出力し、第２動作モードではゲート端子にエッジ検出器４４からのエッジ検出信号を出力する。
【００６２】
位相比較器４は、図４に示したＨｏｇｇｅの位相比較器４Ａまたは図５に示したＡｌｅｘａｎｄｅｒの位相比較器４Ｂである。上述したように、サンプラ４６は、再生クロック（第２クロック信号）でデータ信号のビット中央位置をサンプリングする１つのＤＦＦを備えている。一方、位相比較器４Ａ、４Ｂも、それぞれ再生クロックでデータ信号のビット中央位置をサンプリングするＤＦＦ８、１２を備えている。従って、位相比較器４（４Ａ、４Ｂ）は、サンプラ４６としての機能を包含しており、ＤＦＦ８、１２をサンプラ４６の代替手段として用いることができる。なお、位相比較器４Ａ、４Ｂにおいて、第２クロック信号に対し１８０°の位相差を持つクロック信号が第３クロック信号に相当する。
【００６３】
ＣＤＲ回路４１をＰＬＬ方式として用いるときには第１動作モードに切り替える。このとき、セレクタ５４は電源電圧ＶDDを選択し、電圧制御発振器４５は連続して発振動作を行う。また、少なくともチャージポンプ回路３２の動作を停止させて、その出力線１９をハイインピーダンスにする。これにより、チャージポンプ回路５、３２の出力干渉を防止できる。さらに、消費電流を低減するため、位相周波数比較器３１、電圧制御発振器４７および／またはエッジ検出器４４の動作を停止させてもよい。その結果、図１６に実線で示すように、位相比較器４（４Ａ、４Ｂ）、チャージポンプ回路５、ループフィルタ３３、電圧制御発振器４５からなる位相追従ループが形成され、第１の実施形態で説明したようにクロックとデータが再生される。
【００６４】
ＣＤＲ回路１をゲート付発振器方式として用いるときには第２動作モードに切り替える。このとき、セレクタ５４はエッジ検出信号を選択する。また、少なくともチャージポンプ回路５の動作を停止させて、その出力線１９をハイインピーダンスにする。これにより、チャージポンプ回路５、３２の出力干渉を防止できる。
【００６５】
その結果、図１７に実線で示すように、周波数追従ループ４３は、発振周波数を参照クロック信号Ｆ(ref)の周波数にロックさせる制御信号を生成して電圧制御発振器４５に与える。電圧制御発振器４５は、データ遷移に同期して発振動作を行うことでクロックを再生する。位相比較器４ＡのＤＦＦ８または位相比較器４ＢのＤＦＦ１２は、サンプラ４６の代わりにデータのサンプリングを行い、データを再生する。このゲート付発振器方式は、参照クロック信号Ｆ(ref)の周波数誤差によりクロックの精度は劣るが、ロックに要する時間が短い特徴を持つ。
【００６６】
以上説明したように、回路マクロとして構成されたＣＤＲ回路４１は、相異なる特性を持つＰＬＬ方式とゲート付発振器方式とに切り替えられるので、１つのＬＳＩを複数の用途に用いることができる。また、ＣＤＲ回路４１は、ＣＤＲ回路２、４２で共通する回路部分、すなわち電圧制御発振器、ループフィルタおよびＤＦＦを共用化した構成を備えている。従って、ＣＤＲ回路４１によれば、２つの方式のＣＤＲ回路２、４２を独立して搭載する場合に比べ、ＬＳＩのレイアウトサイズの増大を大幅に抑えることができる。
【００６７】
（第３の実施形態）
第３の実施形態について図１８を参照しながら説明する。本実施形態のＣＤＲ回路６１は、図１に示したＣＤＲ回路１のチャージポンプ回路５に替えて、セレクタ６２を備えている。セレクタ６２は、第１動作モードでは位相比較器３８の比較結果を選択してチャージポンプ回路３２に与え、第２動作モードでは位相周波数比較器３１の比較結果を選択してチャージポンプ回路３２に与える。
【００６８】
この構成では、チャージポンプ回路３２を常に動作させる。消費電流を低減するため、第１動作モードでは、位相周波数比較器３１、多相サンプラ２９（ＤＦＦ２９ａ、２９ｈを除く）および／またはデータ再生部３０の動作を停止させてもよい。また、第２動作モードでは、位相比較器３８の動作を停止させてもよい。その結果、第１の実施形態と同様の作用および効果が得られる。
【００６９】
チャージポンプ回路は、精緻な電流の制御を必要としており、電源ラインなどからノイズが重畳し易い。２つのチャージポンプ回路５、３２を設けると、両者を電源ラインなどから離して配置するためレイアウト上の自由度が低下する虞がある。これに対し、本実施形態ではチャージポンプ回路を１つに低減したので、レイアウト上の自由度を高められる。また、セレクタ６２は、デジタル信号を切り替えるので、簡易な構成で実現することができる。
【００７０】
（第４の実施形態）
第４の実施形態について図１９を参照しながら説明する。本実施形態のＣＤＲ回路７１は、図１２に示したＣＤＲ回路４１のチャージポンプ回路５に替えて、セレクタ６２を備えている。セレクタ６２は、第１動作モードでは位相比較器４の比較結果を選択してチャージポンプ回路３２に与え、第２動作モードでは位相周波数比較器３１の比較結果を選択してチャージポンプ回路３２に与える。
【００７１】
この構成では、チャージポンプ回路３２を常に動作させる。消費電流を低減するため、第１動作モードでは、位相周波数比較器３１、電圧制御発振器４７および／またはエッジ検出器４４の動作を停止させてもよい。本実施形態によれば、第２の実施形態と同様の作用および効果が得られるとともに、第３の実施形態で説明したようにレイアウト上の自由度を高められる。
【００７２】
（第５の実施形態）
第５の実施形態について図２０を参照しながら説明する。上述した各実施形態では、第１動作モードと第２動作モードでループフィルタ３３を共用している。両動作モードでは、位相を比較した結果得られる指令信号のサイクルが相異する場合がある。例えば、位相比較器３８、４はクロック周期ごとにアップ信号またはダウン信号を出力するが、位相周波数比較器３１は、参照クロック信号Ｆ(ref)と再生クロック信号のエッジタイミングが一致するとアップ信号もダウン信号も出力しない。このように両動作モードの指令信号のサイクルが異なると、ループフィルタ３３の最適な定数も異なる場合がある。
【００７３】
本実施形態のループフィルタ８１は、抵抗２６を抵抗２６ａ、２６ｂに分け、一方の抵抗２６ｂと並列に切替スイッチ８２を備えている。ループフィルタ３２に替えてループフィルタ８１を用いれば、切替スイッチ８２を切り替えることにより、第１動作モードと第２動作モードに対しそれぞれ最適なフィルタ定数を設定することができる。
【００７４】
（第６の実施形態）
第６の実施形態について図２１を参照しながら説明する。上述した各実施形態において、第１動作モードと第２動作モードでは、チャージポンプ回路が出力する最適な電流値が異なる場合がある。動作モードごとに使用するチャージポンプ回路が異なる第１、第２の実施形態では、チャージポンプ回路５、３２の出力電流値をそれぞれ最適化すればよい。これに対し、第３、第４の実施形態では、両動作モードでチャージポンプ回路３２を共用している。
【００７５】
本実施形態のチャージポンプ回路８３は、２つの電流出力回路８３ａ、８３ｂを並列に備えている。電流出力回路８３ａは、定電流回路２０ａ、２４ａ（出力電流：±Ｉａ）と半導体スイッチ２１ａ、２３ａから構成され、電流出力回路８３ｂは、定電流回路２０ｂ、２４ｂ（出力電流：±Ｉｂ）と半導体スイッチ２１ｂ、２３ｂから構成されている。
【００７６】
チャージポンプ回路３２に替えてチャージポンプ回路８３を用いると、両動作モードにおいて、それぞれＩａ、Ｉｂ、Ｉａ＋Ｉｂの３通りの電流値の中から最適な電流値を選んで出力することができる。電流出力回路８３ａ、８３ｂのうち使用しない回路の出力線は、ハイインピーダンスになる。これにより、１つのチャージポンプ回路８３を共用する場合でも、両動作モードごとにチャージポンプ回路８３の出力電流値を最適化できる。
【００７７】
（その他の実施形態）
以上、本発明の好適な実施形態について説明したが、本発明は上述した実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲内で種々の変形、拡張を行うことができる。
【００７８】
第１、第２動作モードの間で切り替えたとき、不要な回路要素の動作を停止させた。この場合の動作の停止とは、個々の回路部品の動作の停止、電源電圧の遮断、入力信号の遮断、出力信号の遮断など、当該回路要素が本来の機能を失う種々の無効化態様を含む。
【００７９】
図面に示した各回路要素の回路構成は例示に過ぎない。上記各実施形態ではデータサンプラとしてＤ型フリップフロップ（ＤＦＦ）を用いているが、これに限定するものではなく、クロックのタイミングでデータを取り込むものであれば、別のサンプラ回路であってもよい。また、差動通信に上記各回路を用いる場合には、コモンモードノイズを除去するために差動入力のサンプラを用いることも好適である。さらに、位相比較器４Ａ、４Ｂが備えるサンプラおよび多相サンプラ２９が備える複数のサンプラは、ＤＦＦに替えてアナログ回路を用いて構成してもよい。
【００８０】
第１の実施形態において、電圧制御発振器３４は、それぞれが等位相ずつずれた、相数に等しい数の多相クロック信号を出力した。また、それぞれが各多相クロック信号により１ｂｉｔにつき１回のサンプリングをする、相数に等しい数のサンプラ２９ａ〜２９ｎからなる多相サンプラ２９を用いた。しかし、１つのサンプラが１ｂｉｔにつき複数回サンプリングできれば、必ずしも相数に等しいサンプラは必要ない。
【００８１】
例えば、データレートが１０Ｍｂｐｓ以下程度の低いものである場合には、クロック信号の本数を減らして、１本のクロック信号に複数相の変化を重ね合わせる。これとともに、多相サンプラをより少ない数（少なくとも１つ）のサンプラで構成し、各サンプラをクロック信号で高速にサンプリング動作させる。これにより、多相サンプラ２９を用いたときと同様の作用が得られる。
【００８２】
具体的には、オーバーサンプリング方式の動作モードにおいて例えばデータレートが１０Ｍｂｐｓであった場合、参照クロック信号Ｆ(ref)から１００ＭＨｚの１本の多相クロック信号を生成する。そして、多相サンプラ２９に替えて、１つのサンプラ（ＤＦＦ）からなる多相サンプラを用いる。サンプリング周期は１００ＭＨｚとなるので、１０Ｍｂｐｓのデータを１０倍オーバーサンプリングしたことと同じ効果が得られる。
【００８３】
この構成においてＨｏｇｇｅの回路を用いる場合、位相比較器３８は、図４に示す位相比較器４ＡからＤＦＦ８を除いた構成を備えている。除いたＤＦＦ８の代わりに、多相サンプラのＤＦＦを用いる。Ａｌｅｘａｎｄｅｒの回路を用いる場合、位相比較器３８は、図５に示す位相比較器４ＢからＤＦＦ１２または１３を除いた構成を備えている。除いたＤＦＦ１２または１３の代わりに、多相サンプラのＤＦＦを用いる。
【００８４】
第５の実施形態において、ループフィルタ８１は図２０に示した構成に限られない。一般に、ループフィルタ８１は、１または複数のキャパシタおよび抵抗と、これらの素子のうち一部の素子に直列または並列に接続され、動作モードに応じてオンオフする切替スイッチ８２とを備えて構成すればよい。また、フィルタ定数の切り替えは抵抗だけに限るものではなく、コンデンサの定数を切り替えてもよい。
【００８５】
第６の実施形態において、電流出力回路の並列接続数を更に増やしてもよい。また、１つの電流出力回路のみを備え、定電流回路２０、２４の出力電流値を変更可能に構成してもよい。
【００８６】
ＰＬＬ方式とオーバーサンプリング方式との間で切り替え可能なＣＤＲ回路、およびＰＬＬ方式とゲート付発振器方式との間で切り替え可能なＣＤＲ回路について説明した。これらに限らず、ＰＬＬ方式とＤＬＬ方式との間で切り替え可能なＣＤＲ回路も同様にして構成できる。ＤＬＬ方式のＣＤＲ回路は、位相ロックループと遅延ロックループとから構成されている。位相ロックループは、位相周波数比較器ＰＦＤ、チャージポンプ回路ＣＰ１、ループフィルタＬＦ１、電圧制御発振器ＶＣＯおよび分周器から構成されている。遅延ロックループは、位相比較器ＰＤ、チャージポンプ回路ＣＰ２、ループフィルタＬＦ２および電圧制御遅延ラインＶＣＤＬ（Voltage-controlled Delay Line）から構成されている。
【００８７】
ＤＬＬ方式の場合には、ループフィルタＬＦ２の出力電圧を電圧制御遅延ラインＶＣＤＬの電源電圧とし、位相ロックループの電圧制御発振器ＶＣＯの出力信号を電圧制御遅延ラインＶＣＤＬの入力信号とする。ＰＬＬ方式に切り替える場合には、位相ロックループを遅延ロックループから切り離し、電圧制御遅延ラインＶＣＤＬの入出力間を接続して電圧制御発振器ＶＣＯとして動作させる。この構成によっても、ＬＳＩに搭載する際のレイアウトサイズの増大を抑えつつ、相異なる特性を持つ２つの回路方式に切り替えることができる。
【符号の説明】
【００８８】
図面中、１、４１、６１、７１はＣＤＲ回路（受信回路）、４、４Ａ、４Ｂ、３８は位相比較器、５は第２チャージポンプ回路、８、９はＤＦＦ（第１、第２サンプラ）、１０、１１はＥｘＯＲ（第１、第２論理回路）、１２〜１５はＤＦＦ（第１〜第４サンプラ）、１６、１７はＥｘＯＲ（第１、第２論理回路）、１９は出力線、２８、４３は周波数追従ループ、２９は多相サンプラ、２９ａ、…、２９ｎはＤＦＦ（サンプラ）、３０はデータ再生部、３１は位相周波数比較器、３２、８３は第１チャージポンプ回路、３３、８１はループフィルタ、３４は電圧制御発振器、３８は位相比較器、４４はエッジ検出器、４５、４７は第２、第１電圧制御発振器、５４は第１セレクタ、６２は第２セレクタ、８２は切替スイッチ、８３ａ、８３ｂは電流出力回路である。
【図１】
2014060583.tif 000003
【図２】
2014060583.tif 000004
【図３】
2014060583.tif 000005
【図４】
2014060583.tif 000006
【図５】
2014060583.tif 000007
【図６】
2014060583.tif 000008
【図７】
2014060583.tif 000009
【図８】
2014060583.tif 000010
【図９】
2014060583.tif 000011
【図１０】
2014060583.tif 000012
【図１１】
2014060583.tif 000013
【図１２】
2014060583.tif 000014
【図１３】
2014060583.tif 000015
【図１４】
2014060583.tif 000016
【図１５】
2014060583.tif 000017
【図１６】
2014060583.tif 000018
【図１７】
2014060583.tif 000019
【図１８】
2014060583.tif 000020
【図１９】
2014060583.tif 000021
【図２０】
2014060583.tif 000022
【図２１】
2014060583.tif 000023