(57)【要約】【課題】  素子電極と基板側の外部電極に簡易且つ精度よく電気的接続を図るための導電板を備えた半導体素子を提供することである。【解決手段】  素子本体１２と、該素子本体１２の下面に設けられる素子電極１３と、該素子電極１３に接合される導電板１４とを備え、該導電板１４が離型シート１５を伴っており、基板１６上に素子本体１２を実装する際には前記離型シート１５を剥離し、導電板１４と前記基板１６に設けられた外部電極１７との導通接続を図るようにした。【選択図】      図３
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【特許請求の範囲】
【請求項１】
素子本体と、該素子本体の下面に設けられる素子電極と、該素子電極に接合された導電板とを備え、該導電板が離型シートを伴っていることを特徴とする半導体素子。
【請求項２】
前記素子電極は素子本体の下面に平面状に設けられ、この素子電極と密着するように導電板が接合される請求項１に記載の半導体素子。
【請求項３】
前記導電板は、少なくとも素子電極の平面形状と同一かそれより小さい平板である請求項１又は２に記載の半導体素子。
【請求項４】
前記導電板は、銅、銀又は金を厚みが均一となるように平板状に形成される請求項１乃至３のいずれかに記載の半導体素子。
【請求項５】
前記素子電極は、前記導電板を介して外部電極と導通する請求項１乃至３のいずれかに記載の半導体素子。
【請求項６】
前記導電板材は、前記素子電極に対して、熱圧着、超音波あるいはロウ材を介した溶融手段によって接合される請求項１乃至３のいずれかに記載の半導体素子。
【請求項７】
導電板が配置された離型シートを用意し、
下面に素子電極を備えた素子本体を前記離型シート上に配置して素子電極と導電板とを接合し、
基板上に素子本体を実装する際には前記離型シートを剥離し、
導電板と基板に設けられた外部電極との導通接続を図ることを特徴とする半導体素子の実装方法。
【請求項８】
複数の導電板が配置された大判の離型シートを用意し、
それぞれの下面に素子電極を備えた複数の素子本体を前記大判の離型シート上に配置して、複数の素子本体のそれぞれの素子電極と複数の導電板とを接合し、
複数の外部電極が形成された大判の基板上に素子本体を実装する際には前記離型シートを剥離し、
対応する導電板と外部電極との導通接続を図った後、
前記大判の基板を各素子本体に沿って分離することを特徴とする半導体素子の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に素子電極面を載置して電気的接続を図る半導体素子及びその実装方法に関するものである。
【背景技術】
【０００２】
近年、ＬＥＤ等の半導体素子の小型化及び薄型化により、実装用の基板との電気的接続を図るための素子電極が微小になると共に、素子電極間同士の間隔も狭くなってきている。このような微小な素子電極を有する半導体素子を精度よく基板に実装するために、フリップチップ実装が用いられている。このフリップチップ実装は、ボール状のバンプが形成された素子電極面を基板に形成された外部電極に合わせてフェースダウンすることによって、電気的接続を図るものである（特許文献１，２）。
【０００３】
図６は、半導体素子１をフリップチップ実装する場合の従来の断面構造を示したものである。このフリップチップ実装用の基板６には、ポリイミド、ガラスエポキシ、ＢＴレジン等の樹脂が使用され、その上面には半導体素子１の素子電極３に対応する外部電極７がパターン形成されている。そして、半導体素子１の下面側に設けられている素子電極３の裏面にボール状のバンプ４を形成し、このバンプ４が形成された面を前記外部電極７に合わせて位置決め配置した後、リフロー処理等を施すことによって、素子電極３と外部電極７とが電気的に接続される。
【０００４】
図７は前記バンプ４を形成するための工程を示したものである。最初に、半導体素子１の下面側に、素子電極３の上方を露出開口するようにして保護膜９及びこの保護膜９上にレジスト５を所定の厚みに形成する（工程ａ）。次に、前記レジスト５の開口部５ａ内にブロック状のハンダメッキ層８を形成（工程ｂ）した後、レジスト５を除去する（工程ｃ）。最後に、前記ブロック状のハンダメッキ層８をリフロー炉で加熱し、ハンダメッキを一旦溶融することによってボール状のバンプ４が形成される（工程ｄ）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−７９５５０号公報
【特許文献２】特開２００８−２２６８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
バンプの形成工程は、半導体素子の形成工程の最終段階で最も重要なプロセスの一つであり、高い信頼性が要求されている。しかしながら、図７に示したように、バンプを形成するには、レジストの形成及び除去といった処理が必要となるなどの複数の工程を要していた。また、バンプを一定の厚みのボール状に成形するには時間がかかると共に、その厚みを一定にするには高度な精度が要求される。
【０００７】
特に、半導体素子の小型化等によって、素子電極の間隔が狭くなっているため、バンプの大きさや形成範囲を精度よくコントロールしないとショート等の電気的不具合に伴う製品不良が発生しやすいといった問題があった。
【０００８】
そこで、本発明の目的は、素子電極と基板側の外部電極に簡易且つ精度よく電気的接続を図るための導電板を備えた半導体素子及びその実装方法を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の半導体素子は、素子本体と、該素子本体の下面に設けられる素子電極と、該素子電極に接合された導電板とを備え、該導電板が離型シートを伴っていることを特徴とする。
【００１０】
本発明の半導体素子の実装方法は、導電板が配置された離型シートを用意し、下面に素子電極を備えた素子本体を前記離型シート上に配置して素子電極と導電板とを接合し、基板上に素子本体を実装する際には前記離型シートを剥離し、導電板と基板に設けられた外部電極との導通接続を図ることを特徴とする。
【００１１】
また、本発明の半導体素子の実装方法は、複数の導電板が配置された大判の離型シートを用意し、それぞれの下面に素子電極を備えた複数の素子本体を前記大判の離型シート上に配置して、複数の素子本体のそれぞれの素子電極と複数の導電板とを接合し、複数の外部電極が形成された大判の基板上に素子本体を実装する際には前記離型シートを剥離し、対応する導電板と外部電極との導通接続を図った後、前記大判の基板を各素子本体に沿って分離することを特徴とする。
【発明の効果】
【００１２】
本発明に係る半導体素子によれば、予め離型シート上に配置された導電板を素子電極に合わせて接合するだけで、この導電板を介した基板への実装が可能となる。また、導電板を素子電極に合わせた形状や厚みに形成するのが容易となる。さらに、導電板を素子電極に接合した後は、導電板に伴う離型シートを剥離するだけでよいので、残留物も残らず後処理も容易である。
【００１３】
本発明に係る半導体素子の実装方法によれば、半導体素子の素子電極に対応する位置に導電板を配置した離型シートを用意し、該離型シート上に配置された導電板に合わせて素子電極を位置決め配置することによって、導電板を素子電極の裏面に精度よく短時間で接合させることができる。
【００１４】
また、大判の離型シートに半導体素子ごとの複数の導電板を配置させておくことによって、複数の半導体素子の素子電極に対して一括して導電板を接合することができるので、大量生産に適したものとなる。
【図面の簡単な説明】
【００１５】
【図１】第１実施形態の半導体素子の斜視図である。
【図２】上記半導体素子の断面図である。
【図３】上記半導体素子の形成工程及び実装工程を示す工程図である。
【図４】第２実施形態の半導体素子の斜視図及び断面図である。
【図５】第３実施形態の半導体素子の斜視図及び断面図である。
【図６】従来の半導体素子の実装形態を示す断面図である。
【図７】従来の半導体素子のバンプ形成工程を示す工程図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る半導体素子の実施形態として、基本的なＰＮ接合によるダイオード素子を例にして説明する。図１及び図２は、本発明の第１実施形態の半導体素子１１を示したものである。素子本体１２は、窒化ガリウム系化合物半導体やアルミニウムガリウムヒ素あるいはガリウムヒ素リン系のチップで構成されている。この素子本体１２は、サファイアガラスからなるサブストレートと、このサブストレートの上にＰ型半導体、Ｎ型半導体を拡散成長させた拡散層（Ｐ層及びＮ層）とからなっている。前記Ｐ型半導体及びＮ型半導体はそれぞれＰ型電極，Ｎ型電極を備えており、このＰ型電極，Ｎ型電極の露出する部分が一対の素子電極１３となる。
【００１７】
前記一対の素子電極１３は、図１に示したように、素子本体１２の下面１２ａ側に対向するように平面状に設けられている。また、各素子電極１３の裏面には所定厚みの導電板１４が接合形成されている。この導電板１４は、従来のボール状のバンプに代わるものであり、銅（Ｃｕ）、銀（Ａｇ）又は金（Ａｕ）等の導電材料を各素子電極１３の形状や大きさに合わせて平板状に形成されている。また、半導体素子１１を実装用の基板に水平に実装するため、各導電板１３の厚みは略均一となっている。
【００１８】
前記導電板１４は、図２に示したように、離型シート１５を伴っており、この離型シート１５に予め貼着配置されている。そして、この導電板１４の貼着面とは反対側の面に対して半導体素子１１の素子電極１３を対向させ、導電板１４に素子電極１３が一致するように半導体素子１１を配置し、導電板１４に素子電極１３を密着させる。そして、この状態で導電板１４と素子電極１３との間を熱圧着や超音波照射等による手段、あるいは、ロウ材を用いた溶接手段によって両者を接合させた後、半導体素子１１の実装時に離型シート１５を導電板１４から剥離する。
【００１９】
次に、図３に基づいて、前記導電板１４の接合から半導体素子１１を基板上へ実装するまでの工程について説明する。最初に、半導体素子１１の素子電極１３の形状及び位置に合わせた導電板１４を離型シート１５上に配置したものを用意する（工程ａ）。この離型シート１５は、半導体素子１１が実装される基板と略同じ大きさに形成され、表面が離型剤を含有した材料でコーティングされている。前記導電板１４は、素子電極１３の形状や位置に対応する位置に離間可能となるように一時的に貼着される。
【００２０】
前記導電板１４が貼着された離型シート１５に向けて、素子電極１３が形成されている下面１２ａを下にして半導体素子１１を載置する（工程ｂ）。この載置は、導電板１４に素子電極１３一致するように重ね合わせ、熱圧着、超音波照射あるいはロウ材を介した溶接手段によって導電板１４を素子電極１３に接合させる（工程ｃ）。
【００２１】
前記導電板１４と素子電極１３との接合が終了した後、離型シート１５を導電板１４の裏面から剥離する（工程ｄ）。そして、外部電極１７が形成されている基板１６上に向けて半導体素子１１を移送した後、外部電極１７上に、対応する素子電極１３を位置決め載置し、導電板１４を介した熱圧着、超音波照射あるいはロウ材を介した溶接手段によって素子電極１３と外部電極１７とが電気的に接続される（工程ｅ）。
【００２２】
本実施形態にあっては、素子電極１３と外部電極１７との間の略全面に導電板１４が均一な厚みで介在しているので、接合にムラがなく、接合強度も向上する。また、前記導電板１４が導電率の高いＣｕ、Ａｇ、Ａｕ等の材料で均一な平板状に形成されているため、導電効率の向上効果も得られる。
【００２３】
図４は第２実施形態の半導体素子２１を示したものである。この実施形態では、導電板２４の平面形状を素子電極１３の平面形状よりも小さくし、素子電極１３の四方の縁部を僅かに露出させて形成したものである。このため、半導体素子２１と導電板２４との位置合わせは、素子電極１３と導電板２４のそれぞれの中心部を一致させるようにして行う。この実施形態にあっては、導電板２４を素子電極１３より小さく形成してあるので、左右一対の導電板２４間の間隔が広がり、隣接する素子電極１３間でのショート等の電気的接合不良が起きにくくなる。また、導電板２４を熱、超音波あるいはロウ材を用いて接合する際に、素子電極１３の外側へのはみ出しを防止することができる。
【００２４】
図５は第３実施形態の半導体素子３１を示したものである。この実施形態では、導電板３４の平面形状を素子電極１３の平面形状よりも小さく形成すると共に、導電板３４を素子電極１３からはみ出さないように素子電極１３の外周縁部に寄せて接合したものである。前記第２実施形態の半導体素子２１と比較すると、左右一対の導電板３４間の間隔が広がるため、隣接する素子電極１３間でのショート等の電気的接合不良を起きにくくするという効果は共通であるが、各導電板３４の対向する側を除いた外周部が各素子電極１３の外周部までをカバーしているので、実装する基板側の外部電極との密着性及び導電性が高まる。
【００２５】
上記第１乃至第３実施形態で示したように、導電板１４，２４，３４が素子電極１３の形状に合わせて一様な厚みに形成できるので、外部電極１７との接合が従来のボール状のバンプに比べてより確実になる。また、素子電極１３の形状や大きさに適合するように、精度よく導電板を形成することができる。
【００２６】
上記実施形態では、導電板１４，２４，３４を素子電極１３の平面形状と同一かそれより小さい平板で一定の厚みの形成したが、一定の導電率が確保できるだけの密着した平面領域があればよい。このため、全てフラットな平面でなくてもよく、例えば、複数のドットによる点接触の集合体となるような凸状パターンのとして形成することもできる。
【００２７】
上記図３では、単体の半導体素子１１を単体の基板１６に実装する工程を示したが、複数の導電板を所定位置に配置した大判の離型シートを用意し、この大判の離型シート上に前記各導電板と対応する素子電極を有する複数の素子本体を載置することによって、複数の素子本体に対して導電板を一括して接合することができる。そして、複数の素子本体の素子電極に対応する外部電極が複数配列形成された大判の基板上に前記大判の離型シートが剥離された素子電極を位置決め載置して、それぞれの素子電極と外部電極との導通接続を図った後、各素子本体に沿って大判の基板をダイシングによって分離する。これによって、単体の基板上に単体の半導体素子を実装してなる半導体チップを一括して量産することができる。
【符号の説明】
【００２８】
１  半導体素子
３  素子電極
４  バンプ
５  レジスト
５ａ  開口部
６  基板
７  外部電極
８  ハンダメッキ層
９  保護膜
１１  半導体素子
１２  素子本体
１２ａ  下面
１３  素子電極
１４  導電板
１５  離型シート
１６  基板
１７  外部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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