(57)【要約】【課題】アナログ回路が形成された半導体チップを樹脂モールドして構成されるものにあって、熱応力に起因するアナログ回路の特性変動を抑える。【解決手段】半導体装置１１は、電池電圧検出アナログ回路１２ａが形成された第１の半導体チップ１２を含み、樹脂モールド１７して構成される。第１の半導体チップ１２の上面に、アナログ回路１２ａの形成領域全体を覆うように位置して、該第１の半導体チップ１２と同種材料からなる第２の半導体チップ１３を、第１のＤＡＦ１８を介して配置する。第１の半導体チップ１２の下面側にも、アナログ回路１２ａの形成領域全体を覆うように位置して、第２の半導体チップ１３と同種で同等の厚みの第３の半導体チップ１４を、第１のＤＡＦ１８と同種の第２のＤＡＦ１９を介して配置する。【選択図】図１
2014060263.tif 000002
【特許請求の範囲】
【請求項１】
電池電圧検出アナログ回路（１２ａ、３２ａ、３２ｂ）が形成された第１の半導体チップ（１２、３２）を含み、樹脂モールド（１７、２４）して構成される半導体装置（１１、３１、４１、５１、６１、７１、８１、９１）であって、
前記第１の半導体チップ（１２、３２）の上面には、前記アナログ回路（１２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように位置して、該第１の半導体チップ（１２、３２）と同種材料からなる第２の半導体チップ（１３、３３、４２、４３、６２、７２）が接着部材（１８、３４、４４、４５）を介して配置されていると共に、
前記第１の半導体チップ（１２、３２）の下面側にも、前記アナログ回路（１２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように位置して、前記第２の半導体チップ（１３、３３、４２、４３、６２）と同種で同等の厚みの第３の半導体チップ（１４、５２、５３、６３、７３）が、前記接着部材（１８、３４、４４、４５）と同種の接着部材（１９．８２）を介して配置されていることを特徴とする半導体装置。
【請求項２】
バンドギャップを用いたアナログ回路（２２ａ、３２ａ、３２ｂ）が形成された第１の半導体チップ（２２、３２）を含み、樹脂モールド（１７、２４）して構成される半導体装置（２１、３１、４１、５１）であって、
前記第１の半導体チップ（２２、３２）の上面には、前記アナログ回路（２２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように位置して、該第１の半導体チップ（２２、３２）と同種材料からなる第２の半導体チップ（１３、３３、４２、４３）が接着部材（１８、３４、４４、４５）を介して配置されていると共に、
前記第１の半導体チップ（２２、３２）の下面側にも、前記アナログ回路（２２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように位置して、前記第２の半導体チップ（１３、３３、４２、４３）と同種で同等の厚みの第３の半導体チップ（１４、５２、５３）が、前記接着部材（１８、３４、４４、４５）と同種の接着部材（１９）を介して配置されていることを特徴とする半導体装置。
【請求項３】
前記第１の半導体チップ（３２）には、前記アナログ回路（３２ａ、３２ｂ）が複数箇所に位置して形成されており、前記第２の半導体チップ（４２、４３）は、それら各アナログ回路（３２ａ、３２ｂ）に夫々対応して複数が設けられていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第３の半導体チップ（５２、５３）は、前記複数の第２の半導体チップ（４２、４３）に夫々対応して複数が設けられていることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
前記第２の半導体チップ（６２、７２）及び／又は第３の半導体チップ（６３、７３）は、回路が形成されていないダミーチップであることを特徴とする請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
前記第２の半導体チップ（７２）及び第３の半導体チップ（７３）は、共に回路が形成されていないダミーチップであると共に、前記第１の半導体チップ（１２、２２、３２）よりも厚みが薄く構成されていることを特徴とする請求項１ないし５のいずれかに記載の半導体装置。
【請求項７】
前記接着部材（１８、１９、８２、９３）は、粘着フィルムからなり、前記アナログ回路（１２ａ）の形成領域に対応する部分は、それ以外の部分よりも弾性率が小さく構成されていることを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電池電圧検出アナログ回路やバンドギャップを用いたアナログ回路が形成された第１の半導体チップを含み、樹脂モールドして構成される半導体装置に関する。
【背景技術】
【０００２】
半導体装置１として、図１３に示される構成のものが知られている。この半導体装置１にあっては、シリコンチップからなる半導体チップ２が、例えば銅製のリードフレームのアイランド３上に、銀ペースト４を介してマウントされている。そして、半導体チップ２の上面の電極とリードフレームのリード端子５とがボンディングワイヤ６で接続された後、半導体チップ２の周囲をエポキシ樹脂によりモールドして樹脂モールド層７が形成される。尚、前記半導体チップ２には、例えば上面側に位置して、電池電圧検出回路やバンドギャップ基準電圧を用いた電源回路などのアナログ回路２ａが形成される。
【０００３】
ところで、上記構成の半導体装置１では、例えば熱サイクル等の温度変動を受けた際に、半導体チップ２と樹脂モールド層７との間の熱膨張係数の違いにより、半導体チップ２の上面側に熱応力が作用する。またこれと共に、半導体チップ２とアイランド３との間の熱膨張係数の違いにより、半導体チップ２の下面側に、上面側とは異なる熱応力が作用する事情がある。このように、半導体チップ２全体にかかる熱応力が不均一となることにより、半導体チップ２に反りが発生し、半導体チップ２（アナログ回路２ａ）を構成するトランジスタの特性が変動してしまうといった不具合が生ずる。例えばカレントミラー回路においては、ペアとなる２つのトランジスタに同一の特性が要求されるが、そのような特性の変動によって出力に誤差が生じる等、信頼性の低下を招いてしまうことになる。
【０００４】
そこで、例えば特許文献１には、配線基板に実装された第１の半導体チップ上に、第２の半導体チップを搭載したスタック構造の半導体装置において、第１の半導体チップと第２の半導体チップとの間にスペーサを設ける構成が開示されている。このとき、スペーサは、第１の半導体チップと同材質（シリコン）とされ、第１の半導体チップのうち、デジタルセル上に、該デジタルセルの領域内で（デジタルセルの形成範囲よりも小さい大きさで）重なるように設けられている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１８７０７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記した特許文献１の構成では、配線基板と第１の半導体チップとの熱膨張の差に起因する、第１の半導体チップの下方からの応力に対する考慮は何らなされていなかった。また、第１の半導体チップのデジタルセル上にスペーサを設けており、第１の半導体チップのうちアナログセルの上面には、樹脂モールド層が接しているので、アナログセルにおける特性変動の問題点は依然として残ってしまう。結局、上記特許文献１の構成では、熱応力による、半導体チップの回路の特性変動を十分に抑えることができないものとなっていた。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、アナログ回路が形成された半導体チップを樹脂モールドして構成されるものにあって、熱応力に起因するアナログ回路の特性変動を抑えることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の請求項１の半導体装置（１１、３１、４１、５１、６１、７１、８１、９１）は、電池電圧検出アナログ回路（１２ａ、３２ａ、３２ｂ）が形成された第１の半導体チップ（１２、３２）を含み、樹脂モールド（１７、２４）して構成されるものであって、前記第１の半導体チップ（１２、３２）の上面には、前記アナログ回路（１２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように位置して、該第１の半導体チップ（１２、３２）と同種材料からなる第２の半導体チップ（１３、３３、４２、４３、６２、７２）が接着部材（１８、３４、４４、４５）を介して配置されていると共に、前記第１の半導体チップ（１２、３２）の下面側にも、前記アナログ回路（１２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように位置して、前記第２の半導体チップ（１３、３３、４２、４３、６２）と同種で同等の厚みの第３の半導体チップ（１４、５２、５３、６３、７３）が、前記接着部材（１８、３４、４４、４５）と同種の接着部材（１９．８２）を介して配置されているところに特徴を有する。
【０００９】
上記構成によれば、電池電圧検出アナログ回路（１２ａ、３２ａ、３２ｂ）が形成された第１の半導体チップ（１２、３２）の上面側には、該第１の半導体チップ（１２、３２）と同等の熱膨張係数を有する第２の半導体チップ（１３、３３、４２、４３、６２）が接着部材（１８、３４、４４、４５）を介して配置され、第１の半導体チップ（１２、３２）の下面側にも、同等の熱膨張係数を有する第３の半導体チップ（１４、５２、５３、６３、７３）が接着部材（１９．８２）を介して配置される。
【００１０】
これにより、温度変動に伴う第１の半導体チップ（１２、３２）の上下両面側にかかる熱応力が同等となり、回路を構成する各素子に対する応力の影響を上下両面側で均一とすることができ、素子間の特性変動差を抑えることができる。このとき、第２の半導体チップ（１３、３３、４２、４３、６２）及び第３の半導体チップ（１４、５２、５３、６３、７３）は、第１の半導体チップ（１２、３２）の上下両面にあって、電池電圧検出アナログ回路（１２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように設けられているので、電池電圧検出アナログ回路（１２ａ、３２ａ、３２ｂ）における特性変動を抑えることができる。
【００１１】
従って、請求項１の発明によれば、電池電圧検出アナログ回路（１２ａ、３２ａ、３２ｂ）が形成された第１の半導体チップ（１２、３２）を樹脂モールド（１７、２４）して構成されるものにあって、熱応力に起因する電池電圧検出アナログ回路（１２ａ、３２ａ、３２ｂ）の特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。
【００１２】
本発明の請求項２の半導体装置（２１、３１、４１、５１）は、バンドギャップを用いたアナログ回路（２２ａ、３２ａ、３２ｂ）が形成された第１の半導体チップ（２２、３２）を含み、樹脂モールド（１７、２４）して構成されるものであって、前記第１の半導体チップ（２２、３２）の上面には、前記アナログ回路（２２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように位置して、該第１の半導体チップ（２２、３２）と同種材料からなる第２の半導体チップ（１３、３３、４２、４３）が接着部材（１８、３４、４４、４５）を介して配置されていると共に、前記第１の半導体チップ（２２、３２）の下面側にも、前記アナログ回路（２２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように位置して、前記第２の半導体チップ（１３、３３、４２、４３）と同種で同等の厚みの第３の半導体チップ（１４、５２、５３）が、前記接着部材（１８、３４、４４、４５）と同種の接着部材（１９）を介して配置されているところに特徴を有する。
【００１３】
上記構成によれば、バンドギャップを用いたアナログ回路（２２ａ、３２ａ、３２ｂ）が形成された第１の半導体チップ（２２、３２）の上面側には、該第１の半導体チップ（２２、３２）と同等の熱膨張係数を有する第２の半導体チップ（１３、３３、４２、４３）が接着部材（１８、３４、４４、４５）を介して配置され、第１の半導体チップ（２２、３２）の下面側にも、同等の熱膨張係数を有する第３の半導体チップ（１４、５２、５３）が接着部材（１９）を介して配置される。
【００１４】
これにより、温度変動に伴う第１の半導体チップ（２２、３２）の上下両面側にかかる熱応力が同等となり、回路を構成する素子に対する応力の影響を上下両面側で均一とすることができ、素子間の特性変動差を抑えることができる。このとき、第２の半導体チップ（１３、３３、４２、４３）及び第３の半導体チップ（１４、５２、５３）は、第１の半導体チップ（２２、３２）の上下両面にあって、バンドギャップを用いたアナログ回路（２２ａ、３２ａ、３２ｂ）の形成領域全体を覆うように設けられているので、バンドギャップを用いたアナログ回路（２２ａ、３２ａ、３２ｂ）における特性変動を抑えることができる。
【００１５】
従って、請求項２の発明によれば、バンドギャップを用いたアナログ回路（２２ａ、３２ａ、３２ｂ）が形成された第１の半導体チップ（１４、５２、５３）を樹脂モールド（１７，２４）して構成されるものにあって、熱応力に起因するアナログ回路（２２ａ、３２ａ、３２ｂ）の特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。
【００１６】
尚、バンドギャップを用いたアナログ回路としては、例えば、バンドギャップリッファレンス参照電圧回路、電源回路、電圧／電流センシング回路、Ａ／Ｄ変換回路、Ｄ／Ａ変換回路などが挙げられる。また、本発明における「樹脂モールド」は、リードフレームのアイランド（ダイパッド）等の一部を樹脂モールド層の外面に露出させたいわゆるハーフモールドタイプのものも含まれる。さらに、接着部材としては、半導体チップを実装・積層するために用いられる特殊粘着フィルム、即ち周知のＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ）等を採用することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施例を示すものであり、半導体装置の構成を概略的に示す縦断正面図
【図２】樹脂モールド層を透視状態で示す半導体装置の平面図
【図３】電池電圧検出アナログ回路の検出セル電圧とＳＯＣとの関係を示す図
【図４】本発明の第２の実施例を示す図１相当図
【図５】電源回路の温度特性について調べた実験結果を示す図
【図６】本発明の第３の実施例を示す図１相当図
【図７】本発明の第４の実施例を示す図１相当図
【図８】本発明の第５の実施例を示す図１相当図
【図９】本発明の第６の実施例を示す図１相当図
【図１０】本発明の第７の実施例を示す図１相当図
【図１１】本発明の第８の実施例を示す図１相当図
【図１２】本発明の第９の実施例を示す図１相当図
【図１３】従来例を示す図１相当図
【発明を実施するための形態】
【００１８】
以下、本発明を具体化したいくつかの実施例について、図１ないし図１２を参照しながら説明する。尚、以下に述べる各実施例においては、各実施例間で共通する部分については、同一符号を付し、説明を繰返すことを省略することとする。また、各半導体装置の断面図においては、便宜上、半導体チップ及び樹脂モールド層に対するハッチングを省略している。
【００１９】
（１）第１の実施例
図１ないし図３を参照して、本発明の第１の実施例（請求項１に対応）について述べる。図１及び図２は、第１の実施例に係る半導体装置１１の構成を概略的に示すものである。この半導体装置１１は、後述する半導体チップ１２〜１４を、リードフレーム１５に装着し、Ａｕ、Ａｌ等のボンディグワイヤ１６にて電気的な接続を行い、それら全体を例えばエポキシ樹脂からなる矩形状の樹脂モールド層（パッケージ）１７により樹脂封止して構成される。
【００２０】
前記リードフレーム１５は、金属例えば銅の薄板を打抜いて形成され、前記半導体チップ１２〜１４がマウントされる矩形状のアイランド１５ａと、半導体装置１１の外部に突出する複数本のリード端子１５ｂとを、外側部において図示しないフレーム部（連結部）で相互に連結した形態に構成されている。前記フレーム部は、樹脂封止後に切断除去される。前記各リード端子１５ｂは、樹脂モールド層１７の側面から外部側方に導出され、整形される。
【００２１】
さて、本実施例では、前記アイランド１５ａ上には、半導体チップとして、第１の半導体チップ１２、第２の半導体チップ１３、第３の半導体チップ１４の３個が積層状態に設けられる。そのうち、第１の半導体チップ１２は、例えばシリコンから矩形チップ状に構成され、中央やや右寄りの表面（上面）側に位置して、電池電圧検出アナログ回路１２ａが形成されている。
【００２２】
前記第２の半導体チップ１３は、第１の半導体チップ１２と同種の材料（シリコン）からなり該第１の半導体チップ１２よりも小さい矩形チップ状に構成されている。本実施例では、第２の半導体チップ１３は第１の半導体チップ１２と同等の厚みとされている。この第２の半導体チップ１３は、前記第１の半導体チップ１２の上面の電池電圧検出アナログ回路１２ａの形成領域全体を覆うように位置して、接着部材としての第１のＤＡＦ（Die Attach Film）１８を介して接着されている。この第１のＤＡＦ１８は、半導体チップを実装・積層するために用いられる周知の特殊粘着フィルムである。
【００２３】
前記第３の半導体チップ１４は、前記第２の半導体チップ１３と同種材料（シリコン）で同等の厚みを有し、第１の半導体チップ１２よりも大きい矩形チップ状に構成されている。この第３の半導体チップ１４は、この場合、前記第１の半導体チップ１２の下面側全体を覆うように位置して、接着部材としての前記第１のＤＡＦ１８と同種材料からなる第２のＤＡＦ１９を介して接着されている。この第３の半導体チップ１４は、前記アイランド１５ａ上に、例えば銀ペースト２０を介して装着されている。
【００２４】
これにて、アイランド１５ａ上には、銀ペースト２０を介して第３の半導体チップ１４が積層され、第３の半導体チップ１４上に、第２のＤＡＦ１９を介して第１の半導体チップ１２が積層され、第１の半導体チップ１２上に、電池電圧検出アナログ回路１２ａの形成領域全体を覆うように位置して第１のＤＡＦ１８を介して第２の半導体チップ１３が積層されている。尚、図２に示すように、第１〜第３の各半導体チップ１２〜１４の上面の周辺部には、電極部が設けられており、各半導体チップ１２〜１４の電極部同士間や、電極部と前記各リード端子１５ｂとの間が、ボンディグワイヤ１６で接続される。
【００２５】
また、詳しい説明は省略するが、上記の半導体装置１１を製造するにあたっては、例えば、第３の半導体チップ１４をアイランド１５ａ上に銀ペースト２０を介してマウントし、第３の半導体チップ１４上に第２のＤＡＦ１９を介して第１の半導体チップ１２を積層し、更に第１の半導体チップ１２上に第１のＤＡＦ１８を介して第２の半導体チップ１３を積層し、その後、ワイヤボンディングの工程を経て、成形型を用いた樹脂モールドの工程が行われる。尚、半導体チップの積層の工程をウエハの状態で行い、その後、チップに切断することも可能である。
【００２６】
上記のように構成された本実施例の半導体装置１１においては、電池電圧検出アナログ回路１２ａが形成された第１の半導体チップ１２の上面側には、該第１の半導体チップ１２と同等の熱膨張係数を有する第２の半導体チップ１３が第１のＤＡＦ１８を介して配置され、第１の半導体チップ１２の下面側にも、同等の熱膨張係数を有する第３の半導体チップ１４が第１のＤＡＦ１８と同等の第２のＤＡＦ１９を介して配置される。
【００２７】
これにより、半導体装置１１の温度変動に伴い、第１の半導体チップ１２の上下両面側にかかる熱応力が同等となり、電池電圧検出アナログ回路１２ａに対する応力の影響を上下両面側で均一とすることができる。このとき、第２の半導体チップ１３及び第３の半導体チップ１４は、第１の半導体チップ１２の上下両面にあって、電池電圧検出アナログ回路１２ａの形成領域全体を覆うように設けられているので、電池電圧検出アナログ回路１２ａにおける特性変動を効果的に抑えることができる。
【００２８】
従って、本実施例によれば、電池電圧検出アナログ回路１２ａが形成された第１の半導体チップ１２を樹脂モールド層１７内にモールドして構成される半導体装置１１にあって、熱応力に起因する電池電圧検出アナログ回路１２ａの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。
【００２９】
ちなみに、図３は、電池電圧検出アナログ回路（電池電圧監視回路）において検出する二次電池（組電池）のセル電圧（Ｖ）と、ＳＯＣ（充電残量：％）との関係を示したものである。ここで、従来の電池電圧検出アナログ回路（半導体装置）では、さほど高精度の電池電圧の監視を行うことができず、ＳＯＣでｓ１％〜ｓ２％の範囲（セル電圧でｖ１〜ｖ２の範囲）で使用されていた。そのため、実際に使用できるＳＯＣの範囲が比較的狭く、電池の能力を最大限に利用できなかった。
【００３０】
これに対し、本実施例の半導体装置１１では、熱応力に起因した電池電圧検出アナログ回路１２ａの特性変動を効果的に抑えることができ、高精度の電池電圧の監視が可能となり、二次電池の使用範囲を拡大することができた。即ち、本実施例では、図３において、ＳＯＣでｓ１％〜ｓ３％の範囲（セル電圧でｖ１〜ｖ３の範囲）まで使用範囲を広げることができ、二次電池の満充電における電池容量をより高めることができ、電池の能力を十分に利用することができるようになったのである。
【００３１】
（２）第２の実施例
次に、図４及び図５を参照して、本発明の第２の実施例（請求項２に対応）について述べる。図４は、本発明の第２の実施例に係る半導体装置２１を示すものであり、上記第１の実施例と異なるところは、次の点にある。即ち、この第２の実施例では、第１の半導体チップ２２は、例えばシリコンから矩形チップ状に構成され、中央やや右寄りの表面（上面）側に位置して、バンドギャップを用いたアナログ回路２２ａ、例えば電源回路が形成されている。
【００３２】
この第１の半導体チップ２２の上面側には、該第１の半導体チップ２２と同種材料で同等の厚みの第２の半導体チップ１３が、アナログ回路２２ａの形成領域全体を覆うように位置して、接着部材としての第１のＤＡＦ１８を介して接着されている。第１の半導体チップ２２の下面側には、第２の半導体チップ１３と同種材料で同等の厚みの第３の半導体チップ１４が、前記第１の半導体チップ２２の下面側全体を覆うように位置して、前記第１のＤＡＦ１８と同種材料からなる第２のＤＡＦ１９を介して接着されている。
【００３３】
また、リードフレーム２３は、前記半導体チップ２２、１３、１４がマウントされる矩形状のアイランド２３ａと、半導体装置２１（樹脂モールド層２４）の外部に突出する複数本のリード端子２３ｂとを備えている。前記第３の半導体チップ１４は、前記アイランド２３ａ上に、例えば銀ペースト２０を介して装着されている。そして、樹脂モールド層２４は、例えば放熱性の向上のために、半導体チップ２２、１３、１４の周囲を、アイランド２３ａの下面を除いて封止する、つまりアイランド２３ａの下面を樹脂モールド層２４から露出させた、いわゆるハーフモールドタイプのものとされている。
【００３４】
上記構成の半導体装置２１においては、電源回路等のアナログ回路２２ａが形成された第１の半導体チップ２２の上面側には、該第１の半導体チップ２２と同等の熱膨張係数を有する第２の半導体チップ１３が第１のＤＡＦ１８を介して配置され、第１の半導体チップ２２の下面側にも、同等の熱膨張係数を有する第３の半導体チップ１４が第１のＤＡＦ１８と同等の第２のＤＡＦ１９を介して配置される。
【００３５】
これにより、半導体装置２１の温度変動に伴い、第１の半導体チップ２２の上下両面側にかかる熱応力が同等となり、アナログ回路２２ａに対する応力の影響を上下両面側で均一とすることができる。このとき、第２の半導体チップ１３及び第３の半導体チップ１４は、第１の半導体チップ２２の上下両面にあって、アナログ回路２２ａの形成領域全体を覆うように設けられているので、アナログ回路２２ａにおける特性変動を効果的に抑えることができる。
【００３６】
従って、上記第１の実施例と同様に、この第２の実施例においても、アナログ回路２２ａが形成された第１の半導体チップ２２を樹脂モールド層２４内にモールドして構成される半導体装置２１にあって、熱応力に起因するアナログ回路２２ａの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。
【００３７】
ちなみに、図５は、本発明者が、バンドギャップを用いたアナログ回路２２ａとして電源回路を形成した半導体チップ２２を備えた半導体装置２１における、電源回路の温度特性について調べた実験結果を示すものである。横軸は温度（−４０℃〜１２０℃）を示し、縦軸は、各半導体装置における、組立（樹脂モールド）後において測定した電圧値と、半導体チップ単体（樹脂モールド前）において測定した電圧値との差分をとったものである。
【００３８】
図中、Ａは本実施例の半導体装置２１、Ｂは従来例で説明した図１３に示す構成の半導体装置１についての実験結果を示している。また、Ｃは参考例として、半導体装置２１のうち第２の半導体チップ１３及び第１のＤＡＦ１８を設けなかったもの（第１の半導体チップ２２の下面側にのみ第３の半導体チップ１４を設けたもの）を作製し同様に実験した結果である。Ｄは理想状態（温度による特性変動が全く無い状態）を示している。
【００３９】
この実験結果から明らかなように、Ｂの従来の半導体装置１では、特に低温での特性変動が大きくなっていた。これに対し、Ａの本実施例の半導体装置２１では、特性変動を極めて少なく抑えることができ（従来例の約３０％程度）、Ｄの理想状態にほぼ近いものとすることができた。また、第１の半導体チップ２２の下面側にのみ第３の半導体チップ１４を設けたＣの参考例では、Ｂの従来例に比べると改善は見られるものの、Ａの実施例ほどの良好な結果は得られなかった。このことから、第１の半導体チップ２２の上下両面に、夫々第２、第３の半導体チップ１３、１４を配置することが特性変動の抑制に有効であると推察できる。
【００４０】
（３）第３〜第５の実施例
図６は、本発明の第３の実施例（請求項１、２に対応）に係る半導体装置３１を示すものであり、次の点が、上記第１の実施例と異なっている。即ち、この実施例では、第１の半導体チップ３２には、その表面（上面）側の左右の領域に位置して、複数例えば２つのアナログ回路３２ａ、３２ｂが形成されている。これらアナログ回路３２ａ、３２ｂの具体例としては、例えば、電池電圧検出アナログ回路や、バンドギャップリッファレンス参照電圧回路、電源回路、電圧／電流センシング回路、Ａ／Ｄ変換回路、Ｄ／Ａ変換回路などのバンドギャップを用いたアナログ回路が挙げられる。
【００４１】
そして、第１の半導体チップ３２の上面側には、第２の半導体チップ３３が、第１のＤＡＦ３４を介して接着されている。この第２の半導体チップ３３は、第１の半導体チップ３２と同種で同等厚みの材料（シリコン）から、該第１の半導体チップ３２よりもやや小さい矩形チップ状に構成されている。この第２の半導体チップ３３は、第１の半導体チップ３２の上面の２つのアナログ回路３２ａ、３２ｂの形成領域双方に跨る（含む）領域全体を覆うように位置して積層されている。第１の半導体チップ３２の下面側には、第３の半導体チップ１４が、前記第１の半導体チップ３２の下面側全体を覆うように位置して、第２のＤＡＦ１９を介して接着されている。
【００４２】
この構成によっても、半導体装置３１の温度変動に伴う第１の半導体チップ３２の上下両面側にかかる熱応力が同等となり、アナログ回路３２ａ、３２ｂに対する応力の影響を上下両面側で均一とすることができる。このとき、第２の半導体チップ３３及び第３の半導体チップ１４は、第１の半導体チップ３２の上下両面にあって、アナログ回路３２ａ、３２ｂの形成領域全体を覆うように設けられているので、アナログ回路３２ａ、３２ｂにおける特性変動を効果的に抑えることができる。
【００４３】
従って、この第３の実施例においては、複数のアナログ回路３２ａ、３２ｂが形成された第１の半導体チップ３２を樹脂モールド層１７内にモールドして構成される半導体装置３１にあって、上記第１、第２の実施例と同様に、熱応力に起因するアナログ回路３２ａ、３２ｂの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができる等の優れた効果を得ることができる。
【００４４】
図７は、本発明の第４の実施例（請求項３に対応）に係る半導体装置４１を示しており、この第４の実施例が上記第３の実施例と異なるところは、第１の半導体チップ３２の上面に、各アナログ回路３２ａ、３２ｂに夫々対応して、図で左右に複数個例えば２個の第２の半導体チップ４２、４３を設けた点にある。
【００４５】
即ち、図で左側の第２の半導体チップ４２は、第１の半導体チップ３２と同種で同等厚みの材料（シリコン）から、アナログ回路３２ａよりもやや大きい（アナログ回路３２ａの形成領域全体を覆うことが可能な）矩形チップ状に構成されている。この第２の半導体チップ４２は、アナログ回路３２ａの形成領域全体を覆うように位置して、第１のＤＡＦ４４を介して第１の半導体チップ３２の上面に接着されている。図で右側の第２の半導体チップ４３は、第１の半導体チップ３２と同種で同等厚みの材料（シリコン）から、アナログ回路３２ｂよりもやや大きい（アナログ回路３２ｂの形成領域全体を覆うことが可能な）矩形チップ状に構成されている。この第２の半導体チップ４３は、アナログ回路３２ｂの形成領域全体を覆うように位置して、第１のＤＡＦ４５を介して第１の半導体チップ３２の上面に接着されている。
【００４６】
この第４の実施例によっても、上記第３の実施例と同様に、複数のアナログ回路３２ａ、３２ｂが形成された第１の半導体チップ３２を樹脂モールド層１７内にモールドして構成されるも半導体装置４１にあって、熱応力に起因するアナログ回路３２ａ、３２ｂの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができる等の優れた効果を得ることができる。また、特性変動を抑えたい必要部分のみに第２の半導体チップ４２、４３を設けることができ、第２の半導体チップ４２、４３が必要以上に大形となることを未然に防止することができる。
【００４７】
図８は、本発明の第５の実施例（請求項４に対応）に係る半導体装置５１を示すものであり、次の点が上記第４の実施例と異なっている。即ち、本実施例では、第１の半導体チップ３２の下面側には、前記複数（図で左右２個）の第２の半導体チップ４２、４３に夫々対応して、つまりアナログ回路３２ａ、３２ｂの形成領域の下面側を夫々覆うように、複数（図で左右２個）の第３の半導体チップ５２、５３が設けられている。尚、２個の第３の半導体チップ５２、５３は、１枚の第２のＤＡＦ１９を介して第１の半導体チップ３２の下面に接着されている。これら第３の半導体チップ５２、５３は、夫々、銀ペースト５４を介してリードフレーム１５のアイランド１５ａ上に載置状に装着されている。
【００４８】
この第５の実施例によっても、上記第４の実施例と同様に、複数のアナログ回路３２ａ、３２ｂが形成された第１の半導体チップ３２を樹脂モールド層１７内にモールドして構成される半導体装置５１にあって、熱応力に起因するアナログ回路３２ａ、３２ｂの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができる等の優れた効果を得ることができる。また、特性変動を抑えたい必要部分のみに第３の半導体チップ５２、５３を設けることができ、第３の半導体チップ５２、５３が必要以上に大形となることを抑制することができる。
【００４９】
（４）第６、第７の実施例
図９は、本発明の第６の実施例（請求項５に対応）に係る半導体装置６１を示すものであり、上記第１の実施例と異なるところは次の点にある。即ち、電池電圧検出アナログ回路１２ａが形成された第１の半導体チップ１２の上面には、回路が形成されていないダミーチップからなる第２の半導体チップ６２が、電池電圧検出アナログ回路１２ａの形成領域全体を覆うように位置して、接着部材としての第１のＤＡＦ１８を介して接着されている。前記第２の半導体チップ６２は、第１の半導体チップ１２と同種の同等の厚みの材料（シリコン）から電池電圧検出アナログ回路１２ａの形成領域全体を覆う大きさに構成されている。
【００５０】
また、第１の半導体チップ１２の下面には、やはり回路が形成されていないダミーチップからなる第３の半導体チップ６３が第１の半導体チップ１２の下面側全体を覆うように位置して、接着部材としての第２のＤＡＦ１９を介して接着されている。この第３の半導体チップ６３は、前記第２の半導体チップ１３と同種材料（シリコン）で同等の厚みを有し、第１の半導体チップ１２よりも大きい矩形チップ状に構成されている。この第３の半導体チップ６３は、リードフレーム１５のアイランド１５ａ上に、銀ペースト２０を介して装着されている。
【００５１】
尚、この場合、前記第２、第３の半導体チップ６２、６３については、ダミーチップであるため、第１の半導体チップ１２やリード端子１５ｂとの間での電気的な接続は行われない。従って、ボンディングワイヤ６４は、第１の半導体チップ１２とリード端子１５ｂとの間のみを接続するように設けられている。
【００５２】
上記構成の半導体装置６１においても、温度変動に伴い、第１の半導体チップ１２にかかる熱応力を上下両面側で同等とすることができ、電池電圧検出アナログ回路１２ａに対する応力の影響を上下両面側で均一とすることができる。従って、この第６の実施例によっても、電池電圧検出アナログ回路１２ａが形成された第１の半導体チップ１２を樹脂モールド層１７内にモールドして構成される半導体装置６１にあって、熱応力に起因する電池電圧検出アナログ回路１２ａの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。
【００５３】
図１０は、本発明の第７の実施例（請求項６に対応）に係る半導体装置７１を示すものであり、次の点が上記第６の実施例と異なっている。即ち、本実施例では、第１の半導体チップ１２の上面には、回路が形成されていないダミーチップからなる第２の半導体チップ７２が、電池電圧検出アナログ回路１２ａの形成領域全体を覆うように位置して、第１のＤＡＦ１８を介して接着されている。また、第１の半導体チップ１２の下面には、やはり回路が形成されていないダミーチップからなる第３の半導体チップ７３が第１の半導体チップ１２の下面側全体を覆うように位置して、第２のＤＡＦ１９を介して接着されている。
【００５４】
このとき、第２の半導体チップ７２は、第１の半導体チップ１２と同種の材料（シリコン）からなるのであるが、その厚みが第１の半導体チップ１２よりも薄く構成されている。また、第３の半導体チップ７３も、第２の半導体チップ７２と同種の材料（シリコン）から同等の厚みで（第１の半導体チップ１２よりも薄く）構成されている。この場合、第２の半導体チップ７２及び第３の半導体チップ７３を比較的薄く構成しても、第１の半導体チップ１２にかかる熱応力を上下両面側で同等とする機能が十分に得られることが確認されている。
【００５５】
この第７の実施例においても、上記第６の実施例と同様に、電池電圧検出アナログ回路１２ａが形成された第１の半導体チップ１２を樹脂モールド層１７内にモールドして構成される半導体装置７１にあって、熱応力に起因する電池電圧検出アナログ回路１２ａの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。そして、ダミーチップからなる第２の半導体チップ７２及び第３の半導体チップ７３を、第１の半導体チップ１２よりも厚みを薄く構成したことにより、必要な作用・効果を得ながらも、半導体装置７１全体を薄型に抑えることができるといった利点を得ることができる。
【００５６】
（５）第８、第９の実施例、その他の実施例
図１１は、本発明の第８の実施例（請求項７に対応）に係る半導体装置８１を示すものであり、上記第１の実施例と異なるところは次の点にある。即ち、本実施例では、第１の半導体チップ１２の上面には、同種材料からなる第２の半導体チップ１３が、電池電圧検出アナログ回路１２ａの形成領域全体を覆うように位置して、第１のＤＡＦ１８を介して接着されている。そして、第１の半導体チップ１２の下面には、第３の半導体チップ１４が第１の半導体チップ１２の下面側全体を覆うように位置して、接着部材としての第２のＤＡＦ８２を介して接着されている。
【００５７】
この第２のＤＡＦ８２は、弾性率が相違する２種類の粘着フィルムを組合せて構成されており、図でハッチングの向きを変えて示すように、アナログ回路１２ａの形成領域に対応する部分が、弾性率の比較的低い低弾性率部８２ａとされていると共に、それ以外の部分（低弾性率部８２ａの周囲部分）が、それよりも弾性率の高い高弾性率部８２ｂとされている。
【００５８】
つまり、第２のＤＡＦ８２のうち、第１の半導体チップ１２の下面のうちアナログ回路１２ａの形成領域に対応する（投影される）部分（低弾性率部８２ａ）は、それ以外の部分（高弾性率部８２ｂ）よりも弾性率が小さく構成されている。低弾性率部８２ａは前記第１のＤＡＦ１８と同種、即ち低弾性率部８２ａの弾性率が第１のＤＡＦ１８の弾性率と同等とされている。
【００５９】
ここで、半導体チップ同士を接着するための接着部材に粘着フィルム（ＤＡＦ）を採用する場合、弾性率が比較的小さい（材質が柔らかい）方が、発生する応力を小さくする点では有効となる。しかし、他方では、組付け時のワイヤボンディング工程における作業の安定性という観点から見ると、使用する粘着フィルム（ＤＡＦ）の弾性率は高い方が望ましい事情がある。
【００６０】
本実施例においては、第１の半導体チップ１２の下面側において第３の半導体チップ１４と接着させるための第２のＤＡＦ８２のうち、アナログ回路１２ａの形成領域に対応する部分は、第１のＤＡＦ１８と同等の弾性率である低弾性率部８２ａとされているので、アナログ回路１２ａに対する応力の影響を上下両面側で均一とすることができる。
【００６１】
従って、本実施例によれば、アナログ回路１２ａが形成された第１の半導体チップ１２を樹脂モールド層１７内にモールドして構成される半導体装置８１にあって、熱応力に起因するアナログ回路１２ａの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。そして、それに加えて、第２のＤＡＦ８２のうち、低弾性率部８２ａ以外の部分では、弾性率が比較的高い（材質が硬い）の高弾性率部８２ｂとされているので、組付け時のワイヤボンディング工程における安定性を確保することができるといった利点も得ることができる。
【００６２】
図１２は、本発明の第９の実施例（請求項７に対応）に係る半導体装置９１を示している。この実施例では、上記第１の実施例と同様に、第１の半導体チップ１２の表面部には、図で右寄り部位に位置して電池電圧検出アナログ回路１２ａが形成されており、第１の半導体チップ１２の上面右側には、同種材料からなる第２の半導体チップ１３が、アナログ回路１２ａの形成領域全体を覆うように位置して、第１のＤＡＦ１８を介して接着されている。
【００６３】
そして、第１の半導体チップ１２の図で上面左側のアナログ回路１２ａが存在しない領域に、第４の半導体チップ９２が、第３のＤＡＦ９３を介して積層されている。この第３のＤＡＦ９３は、第１のＤＡＦ１８に比べて、弾性率が比較的高い（材質が硬い）ものとされている。言い換えると、アナログ回路１２ａの形成領域に配置される第１のＤＡＦ１８は、それ以外の部分に配置される第３のＤＡＦ９３に比べて弾性率が小さく構成されている。尚、第１の半導体チップ１２の下面側には、前記第１のＤＡＦ１８と同等の材質の第２のＤＡＦ１９を介して第３の半導体チップ１４が配置されている。また、第４の半導体チップ９２は、ボンディングワイヤ９４により、リード端子１５ｂと電気的に接続されている。
【００６４】
本実施例においては、上記第８の実施例と同様に、第１の半導体チップ１２のアナログ回路１２ａの形成領域に対応する上下両面側には、同等の低弾性率を有する第１のＤＡＦ１８、第２のＤＡＦ１９が配置されているので、アナログ回路１２ａに対する応力の影響を比較的小さく且つ上下両面側で均一とすることができる。
【００６５】
従って、本実施例によれば、アナログ回路１２ａが形成された第１の半導体チップ１２を樹脂モールド層１７内にモールドして構成される半導体装置９１にあって、熱応力に起因するアナログ回路１２ａの特性変動を抑えることができ、ひいては、信頼性の向上を図ることができるという優れた効果を得ることができる。そして、それに加えて、第４の半導体チップ９２を接着する第３のＤＡＦ９３を比較的高い弾性率のものとしたので、組付け時の第４の半導体チップ９２部分のワイヤボンディング工程における安定性を確保することができるといった利点も得ることができる。
【００６６】
尚、上記各実施例では、第１の半導体チップの１箇所又は２箇所にアナログ回路を設ける構成を例としたが、アナログ回路を３箇所以上に設けるものでも良く、同様にして本発明を実施することができる。また、上記した第６、第７の実施例では、第２の半導体チップ及び第３の半導体チップの両方をダミーチップから構成したが、第２、第３の半導体チップのうち一方のみをダミーチップから構成することも可能である。その他、例えば接着部材としてはＤＡＦに限らず他の接着部材を採用することも可能である等、本発明は上記し且つ図面に示した各実施例に限定されるものではなく、要旨を逸脱しない範囲内で適宜変更して実施し得るものである。
【符号の説明】
【００６７】
図面中、１１、２１、３１、４１、５１、６１、７１、８１、９１は半導体装置、１２、２２、３２は第１の半導体チップ、１２ａは電池電圧検出アナログ回路、１３、３３、４２、４３は第２の半導体チップ、１４、５２、５３は第３の半導体チップ、１７、２４は樹脂モールド層、１８、３４、４４、４５は第１のＤＡＦ（接着部材）、１９、８２は第２のＤＡＦ（接着部材）、２２ａ、３２ａ、３２ｂはアナログ回路、６２．６３、７２、７３はダミーチップを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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