(57)【要約】【課題】製造ばらつきに依存しにくく発振周波数のばらつきを抑えることができる比較器及び比較器を備えた発振器を提供する。【解決手段】アノード側に電源電圧（ＶＤＤ）が供給されるダイオード回路（Ｍ２）と、ダイオード回路（Ｍ２）のカソード側に接続された第１の定電流源（１１１）と、ダイオード回路のカソード側にゲート端子が接続されたデプレッション型ＭＯＳトランジスタ（Ｍ４）と、を含み、デプレッション型ＭＯＳトランジスタ（Ｍ４）のドレイン端子から電流を生成する電流生成部（１１０）と、ゲート端子に入力信号が入力されドレイン端子に電流に基づく出力電流が供給されるエンハンスメント型ＭＯＳトランジスタ（Ｍ７）と、を含み、エンハンスメント型ＭＯＳトランジスタ（Ｍ７）は、入力信号に基づきドレイン端子から出力信号（Ｖｏｕｔ）を出力する。【選択図】図１
2014011679.tif 000002
【特許請求の範囲】
【請求項１】
アノード側に電源電圧が供給されるダイオード回路と、前記ダイオード回路のカソード側に接続された第１の定電流源と、前記ダイオード回路のカソード側にゲート端子が接続されたデプレッション型ＭＯＳトランジスタと、を含み、前記デプレッション型ＭＯＳトランジスタのドレイン端子から電流を生成する電流生成部と、
ゲート端子に入力信号が入力されドレイン端子に前記電流に基づく出力電流が供給されるエンハンスメント型ＭＯＳトランジスタと、
を含み、
前記エンハンスメント型ＭＯＳトランジスタは、前記入力信号に基づきドレイン端子から出力信号を出力する、
ことを特徴とする比較器。
【請求項２】
請求項１に記載の比較器において、前記デプレッション型ＭＯＳトランジスタ及び前記エンハンスメント型ＭＯＳトランジスタのトランジスタ特性が等しくなるように、両トランジスタのゲート幅、ゲート長、ゲート容量及びチャネル移動度を設定したことを特徴とする比較器。
【請求項３】
請求項１または２に記載の比較器において、前記比較器は、カレントミラー回路をさらに含み、前記カレントミラー回路は前記デプレッション型ＭＯＳトランジスタのドレイン端子から生成される電流に基づき前記出力電流を生成する、ことを特徴とする比較器。
【請求項４】
請求項１から３のいずれか一項に記載の比較器において、前記比較器は、前記電源電圧と前記ダイオード回路との間に接続された電圧安定回路をさらに含む、ことを特徴とする比較器。
【請求項５】
第１の入力端子と、第１の出力端子と、第２の定電流源と、ドレイン端子が前記第２の定電流源と接続されゲート端子が前記第１の入力端子に接続されたトランジスタと、前記トランジスタのドレイン端子と接続された容量素子と、前記トランジスタのドレイン端子からの信号を前記入力信号として入力し前記第１の出力端子から前記出力信号を出力する請求項１から４のいずれか一項に記載の比較器と、を各々含む複数個の遅延回路と、
奇数個の信号反転回路と、を有し、
前記複数個の遅延回路及び前記奇数個の信号反転回路を全体として信号が周回するように互いの出力端子と入力端子とを接続したことを特徴とする発振器。
【請求項６】
第１の入力端子と、第１の出力端子と、第２の定電流源と、ドレイン端子が前記第２の定電流源と接続されゲート端子が前記第１の入力端子に接続されたトランジスタと、前記トランジスタのドレイン端子と接続された容量素子と、前記トランジスタのドレイン端子からの信号を前記入力信号として入力し前記第１の出力端子から前記出力信号を出力する請求項１から４のいずれか一項に記載の比較器と、を含む遅延回路と、
奇数個の信号反転回路と、を有し、
前記遅延回路及び前記奇数個の信号反転回路を全体として信号が周回するように互いの出力端子と入力端子とを接続したことを特徴とする発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振周波数のばらつきを低減できる比較器及び比較器を備えた発振器に関する。
【背景技術】
【０００２】
発振器（oscillator）は、位相ロックループ（phase-locked loop）、周波数合成器（frequency synthesizer）、及び、周波数発生器(frequency generator)回路等に応用され、通信や電子製品の普及と需要に伴い広く普及している。発振器を通信や電子製品で使うためには、発振周波数が電源電圧などに依存せずばらつかないことが必要である。
この問題を解決するために、例えば特許文献１には、発振周波数が電源電圧に依存しない発振器の方法が記載されている。
【０００３】
図７は、従来の発振器の構成を示す回路図である。図７に示すように、従来の発振器３は、２個の遅延回路３００１，３００２と、信号反転回路２０と、から構成されている。２個の遅延回路３００１，３００２は、各々、定電流源１１と、エンハンスメントＮＭＯＳトランジスタＮ１と、コンデンサ１４と比較器３００と、から構成されている。
図８は、従来の発振器に含まれる比較器の構成を示す回路図である。図８に示すように、従来の比較器３００は、定電流源としてゲート端子とソース端子とが接続されたデプレッション型ＮＭＯＳトランジスタＴ２と、エンハンスメント型ＮＭＯＳトランジスタＴ１と、から構成されている。デプレッション型ＮＭＯＳトランジスタＴ２のドレイン端子には電源電圧ＶＤＤが供給され、ソース端子はエンハンスメント型ＮＭＯＳトランジスタＴ１のドレイン端子と接続されている。エンハンスメント型ＮＭＯＳトランジスタＴ１のゲート端子には入力信号Ｖｉｎが入力され、ソース端子は接地されている。エンハンスメント型ＮＭＯＳトランジスタＴ１のドレイン端子から出力信号Ｖｏｕｔが出力される。
【０００４】
デプレッション型ＮＭＯＳトランジスタＴ２の閾値をＶTHDN、移動度をμT2、ゲート容量をＣOXT2、チャネル幅をＷT2、チャネル長をＬT2、エンハンスメント型ＮＭＯＳトランジスタＴ１の閾値をＶTHEN、移動度をμT1、ゲート容量をＣOXT1、チャネル幅をＷT1、チャネル長をＬT1、とする。デプレッション型ＮＭＯＳトランジスタＴ２のＭＯＳパラメータβT2をβT2＝μT2×ＣOXT2×（ＷT2／ＬT2）とし、エンハンスメント型ＮＭＯＳトランジスタＴ１のＭＯＳパラメータβT1をβT1＝μT1×ＣOXT1×（ＷT1／ＬT1）とすると、比較器３００の比較電圧値ＶREF1は、次の数式（１）のようになり電源電圧ＶＤＤに依存しない。
【０００５】
【数１】
2014011679.tif 000003
【０００６】
また、発振周波数ｆは、定電流源１１から流れる電流をＩ１、コンデンサ１４の容量をＣ１とすると、次の数式（２）のようになり電源電圧ＶＤＤに依存しないことを特徴としている。
【０００７】
【数２】
2014011679.tif 000004
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】実用新案登録第３１３８６６９号公報（図７及び図３）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の方法では、ＭＯＳトランジスタの閾値は製造過程でばらつくことが知られており、比較器３００は、デプレッション型ＮＭＯＳトランジスタＴ２の閾値ＶTHDNとエンハンスメント型ＮＭＯＳトランジスタＴ１の閾値ＶTHENが各々ばらつくため比較電圧値ＶREF1がばらつき、複数の比較器３００を使用した発振器３は、発振周波数のばらつきがさらに大きくなり、ばらつきを抑えるためには製造ばらつきを抑えるために製造コストが増大してしまうという課題がある。
【課題を解決するための手段】
【００１０】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
上述した課題を解決するために、本発明のある態様による比較器は、アノード側に電源電圧が供給されるダイオード回路と、前記ダイオード回路のカソード側に接続された第１の定電流源と、前記ダイオード回路のカソード側にゲート端子が接続されたデプレッション型ＭＯＳトランジスタと、を含み、前記デプレッション型ＭＯＳトランジスタのドレイン端子から電流を生成する電流生成部と、ゲート端子に入力信号が入力されドレイン端子に前記電流に基づく出力電流が供給されるエンハンスメント型ＭＯＳトランジスタと、を含み、前記エンハンスメント型ＭＯＳトランジスタは、前記入力信号に基づきドレイン端子から出力信号を出力する、ことを特徴とする。
【００１１】
この構成によれば、デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタのトランジスタ特性を等しく設計すれば、エンハンスメント型ＭＯＳトランジスタの閾値のばらつきの影響を受けることなくデプレッション型ＭＯＳトランジスタの閾値のばらつきを抑えるだけで比較電圧値のばらつきを抑えることができ、製造コストを抑えることができる。
【００１２】
上述した課題を解決するために、本発明の他の態様による比較器は、前記デプレッション型ＭＯＳトランジスタ及び前記エンハンスメント型ＭＯＳトランジスタのトランジスタ特性が等しくなるように、両トランジスタのゲート幅、ゲート長、ゲート容量及びチャネル移動度を設定したことを特徴とする。
この構成によれば、デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタのトランジスタ特性が等しく設計されているので、エンハンスメント型ＭＯＳトランジスタの閾値のばらつきの影響を受けることなくデプレッション型ＭＯＳトランジスタの閾値のばらつきを抑えるだけで比較電圧値のばらつきを抑えることができ、製造コストを抑えることができる。
【００１３】
上述した課題を解決するために、本発明の他の態様による比較器は、カレントミラー回路をさらに含み、前記カレントミラー回路は前記デプレッション型ＭＯＳトランジスタのドレイン端子から生成される電流に基づき前記出力電流を生成する、ことを特徴とする。
この構成によれば、デプレッション型ＭＯＳトランジスタがＮＭＯＳトランジスタで構成されている場合でもカレントミラー回路により出力電流を生成することが可能になり、エンハンスメント型ＭＯＳトランジスタの閾値のばらつきの影響を受けることなくデプレッション型ＭＯＳトランジスタの閾値のばらつきを抑えるだけで比較電圧値のばらつきを抑えることができ、製造コストを抑えることができる。
【００１４】
上述した課題を解決するために、本発明の他の態様による比較器は、前記電源電圧と前記ダイオード回路との間に接続された電圧安定回路をさらに含む、ことを特徴とする。
この構成によれば、電源電圧を電圧安定回路により安定させることができるので比較電圧値のばらつきをさらに抑えることができ、製造コストを抑えることができる。
上述した課題を解決するために、本発明のある態様による発振器は、第１の入力端子と、第１の出力端子と、第２の定電流源と、ドレイン端子が前記第２の定電流源と接続されゲート端子が前記第１の入力端子に接続されたトランジスタと、前記トランジスタのドレイン端子と接続された容量素子と、前記トランジスタのドレイン端子からの信号を前記入力信号として入力し前記第１の出力端子から前記出力信号を出力する請求項１から４のいずれか一項に記載の比較器と、を各々含む複数個の遅延回路と、奇数個の信号反転回路と、を有し、前記複数個の遅延回路及び前記奇数個の信号反転回路を全体として信号が周回するように互いの出力端子と入力端子とを接続したことを特徴とする。
【００１５】
上述した課題を解決するために、本発明のある態様による発振器は、第１の入力端子と、第１の出力端子と、第２の定電流源と、ドレイン端子が前記第２の定電流源と接続されゲート端子が前記第１の入力端子に接続されたトランジスタと、前記トランジスタのドレイン端子と接続された容量素子と、前記トランジスタのドレイン端子からの信号を前記入力信号として入力し前記第１の出力端子から前記出力信号を出力する請求項１から４のいずれか一項に記載の比較器と、を含む遅延回路と、奇数個の信号反転回路と、を有し、前記遅延回路及び前記奇数個の信号反転回路を全体として信号が周回するように互いの出力端子と入力端子とを接続したことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタのトランジスタ特性を等しく設計すれば、エンハンスメント型ＭＯＳトランジスタの閾値のばらつきの影響を受けることなくデプレッション型ＭＯＳトランジスタの閾値のばらつきを抑えるだけで比較電圧値のばらつきを抑えられるので、本比較器を複数個使用した発振器はさらに発振周波数のばらつきを抑えることが可能となり、製造コストを抑えることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る比較器の構成を示す回路図である。
【図２】本発明の第１の実施形態に係る比較器を備えた発振器の構成を示す回路図である。
【図３】本発明の第１の実施形態に係る比較器を備えた発振器の動作を示すタイミング図である。
【図４】本発明の第２の実施形態に係る比較器の構成を示す回路図である。
【図５】本発明の第２の実施形態に係る比較器を備えた発振器の構成を示す回路図である。
【図６】本発明の第２の実施形態に係る比較器を備えた発振器の動作を示すタイミング図である。
【図７】従来の発振器の構成を示す回路図である。
【図８】従来の発振器に含まれる比較器の構成を示す回路図である。
【発明を実施するための形態】
【００１８】
以下、比較器を備えた発振器の実施形態について図面に従って説明する。以下に参照する各図において、他の図と同等部分は同一符号を付して説明する。
（第１の実施形態）
先ず、第１の実施形態に係る比較器を備えた発振器の構成について、図２を参照して説明する。図２は、第１の実施形態に係る比較器を備えた発振器の構成を示す回路図である。本実施形態では、電流生成部を構成するエンハンスメント型ＭＯＳトランジスタとしてエンハンスメント型ＮＭＯＳトランジスタを使用した場合を説明する。なお、以下の説明では説明の簡略化のために遅延回路が２個の場合について説明する。
【００１９】
図２に示すように、発振器１は、２個の遅延回路１００１，１００２と、信号反転回路２０と、から構成されている。１番目の遅延回路１００１の第１の入力端子１２と２番目の遅延回路１００２の第１の出力端子１３とが接続され、１番目の遅延回路１００１の第１の出力端子１３と２番目の遅延回路１００２の第１の入力端子１２との間に信号反転回路２０が接続されている。
【００２０】
２個の遅延回路１００１，１００２は、各々、第１の入力端子１２と、第１の出力端子１３と、第２の定電流源１１と、エンハンスメント型ＮＭＯＳトランジスタで構成されたトランジスタＮ１と、容量素子１４と、比較器１００と、から構成されている。
第２の定電流源１１は、電源電圧ＶＤＤとトランジスタＮ１のドレイン端子との間に接続されている。トランジスタＮ１は、ゲート端子が第１の入力端子１２と接続され、ソース端子が接地されている。容量素子１４は、一端がトランジスタＮ１のドレイン端子と接続され、他端が接地されている。比較器１００は、入力信号ＶｉｎにトランジスタＮ１のドレイン端子から出力される電圧が入力され、出力信号Ｖｏｕｔが第１の出力端子１３から出力される。
【００２１】
次に、第１の実施形態に係る比較器の構成について、図１を参照して説明する。図１は、第１の実施形態に係る比較器の構成を示す回路図である。
図１に示すように、比較器１００は、電流生成部１１０と、カレントミラー回路１２０と、エンハンスメント型ＮＭＯＳトランジスタで構成されたエンハンスメント型ＭＯＳトランジスタＭ７と、から構成されている。
【００２２】
電流生成部１１０は、電圧安定回路を構成するデプレッション型ＮＭＯＳトランジスタＭ１と、ダイオード回路を構成するエンハンスメント型ＮＭＯＳトランジスタＭ２と、第１の定電流源１１１と、デプレッション型ＮＭＯＳトランジスタで構成されたデプレッション型ＭＯＳトランジスタＭ４と、から構成されている。なお、電源電圧ＶＤＤの変動がなければ電圧安定回路を構成するデプレッション型ＮＭＯＳトランジスタＭ１は無くても構わない。
【００２３】
デプレッション型ＮＭＯＳトランジスタＭ１は、ゲート端子が接地され、ドレイン端子に電源電圧ＶＤＤが供給され、ソース端子がダイオード回路を構成するエンハンスメント型ＮＭＯＳトランジスタＭ２のドレイン端子（アノード側）に接続されている。エンハンスメント型ＮＭＯＳトランジスタＭ２は、ドレイン端子とゲート端子がダイオード接続され、ソース端子（カソード側）が第１の定電流源１１１の一端と接続されている。
【００２４】
第１の定電流源１１１は、他端が接地されている。デプレッション型ＭＯＳトランジスタＭ４は、ゲート端子がエンハンスメント型ＮＭＯＳトランジスタＭ２のソース端子（カソード側）と接続され、ドレイン端子がカレントミラー回路１２０と接続され、ソース端子が接地されている。
カレントミラー回路１２０は、２つのエンハンスメント型ＰＭＯＳトランジスタＭ５，Ｍ６から構成されている。エンハンスメント型ＰＭＯＳトランジスタＭ５は、ソース端子に電源電圧ＶＤＤが供給され、ゲート端子がドレイン端子と接続され、ドレイン端子がデプレッション型ＭＯＳトランジスタＭ４のドレイン端子と接続されている。エンハンスメント型ＰＭＯＳトランジスタＭ６は、ソース端子に電源電圧ＶＤＤが供給され、ゲート端子がエンハンスメント型ＰＭＯＳトランジスタＭ５のドレイン端子と接続され、ドレイン端子がエンハンスメント型ＭＯＳトランジスタＭ７のドレイン端子と接続されている。
【００２５】
エンハンスメント型ＭＯＳトランジスタＭ７は、ゲート端子に入力信号Ｖｉｎが入力され、ドレイン端子から出力信号Ｖｏｕｔを出力し、ソース端子が接地されている。
ここで、デプレッション型ＮＭＯＳトランジスタＭ１の閾値をＶTHDN、移動度をμM1、ゲート容量をＣOXM1、チャネル幅をＷM1、チャネル長をＬM1、ＭＯＳパラメータβM1をβM1＝μM1×ＣOXM1×（ＷM1／ＬM1）とする。
【００２６】
エンハンスメント型ＮＭＯＳトランジスタＭ２の閾値をＶTHEN、移動度をμM2、ゲート容量をＣOXM2、チャネル幅をＷM2、チャネル長をＬM2、ＭＯＳパラメータβM2をβM2＝μM2×ＣOXM2×（ＷM2／ＬM2）とする。
デプレッション型ＭＯＳトランジスタＭ４の閾値をＶTHDN、移動度をμM4、ゲート容量をＣOXM4、チャネル幅をＷM4、チャネル長をＬM4、ＭＯＳパラメータβM4をβM4＝μM4×ＣOXM4×（ＷM4／ＬM4）とする。
【００２７】
エンハンスメント型ＰＭＯＳトランジスタＭ５の閾値をＶTHEN、移動度をμM5、ゲート容量をＣOXM5、チャネル幅をＷM5、チャネル長をＬM5、ＭＯＳパラメータβM5をβM5＝μM5×ＣOXM5×（ＷM5／ＬM5）とする。
エンハンスメント型ＰＭＯＳトランジスタＭ６の閾値をＶTHEN、移動度をμM6、ゲート容量をＣOXM6、チャネル幅をＷM6、チャネル長をＬM6、ＭＯＳパラメータβM6をβM6＝μM6×ＣOXM6×（ＷM6／ＬM6）とする。
【００２８】
エンハンスメント型ＭＯＳトランジスタＭ７の閾値をＶTHEN、移動度をμM7、ゲート容量をＣOXM7、チャネル幅をＷM7、チャネル長をＬM7、ＭＯＳパラメータβM7をβM7＝μM7×ＣOXM7×（ＷM7／ＬM7）とする。
デプレッション型ＮＭＯＳトランジスタＭ１のドレイン端子の電圧Ｖ1は、第１の定電流源１１１の電流をＩ3とすると、次の数式（３）のようになり電源電圧ＶＤＤに依存しない。
【００２９】
【数３】
2014011679.tif 000005
【００３０】
エンハンスメント型ＮＭＯＳトランジスタＭ２のドレイン端子の電圧Ｖ2は、次の数式（４）のようになる。
【００３１】
【数４】
2014011679.tif 000006
【００３２】
デプレッション型ＭＯＳトランジスタＭ４に流れる電流ＩM4は、次の数式（５）のようになるため、ＶTHENの変動に応じて電流ＩM4が変動する。
【００３３】
【数５】
2014011679.tif 000007
【００３４】
電流ＩM4は、カレントミラー回路１２０により次の数式（６）に示す電流ＩM6となる。
【００３５】
【数６】
2014011679.tif 000008
【００３６】
エンハンスメント型ＭＯＳトランジスタＭ７は、入力信号Ｖｉｎに応じて次の数式（７）に示す電流ＩM7を生成する。
【００３７】
【数７】
2014011679.tif 000009
【００３８】
数式（６）と数式（７）とから、比較器１００の比較電圧値ＶREF2は、次の数式（８）のようになる。
【００３９】
【数８】
2014011679.tif 000010
【００４０】
ここで、カレントミラー回路１２０を構成するエンハンスメント型ＰＭＯＳトランジスタＭ５，Ｍ６は、同じＰＭＯＳ領域に作られ製造工程が同一であることからＭＯＳパラメータβM5とＭＯＳパラメータβM6とは略等しい。また、デプレッション型ＭＯＳトランジスタＭ４とエンハンスメント型ＭＯＳトランジスタＭ７も同じＮＭＯＳ領域に作られ製造工程が同一であることからＭＯＳパラメータβM4とＭＯＳパラメータβM7とを略等しくすることは可能である。従って、βM5≒βM6かつβM4≒βM7を満たすので、数式（８）は次の数式（９）のようになり、比較電圧値ＶREF2はデプレッション型ＭＯＳトランジスタＭ４の閾値ＶTHDNだけに依存する。
【００４１】
【数９】
2014011679.tif 000011
【００４２】
また、発振周波数ｆは、発振器１の定電流源１１から流れる電流をＩ１、コンデンサ１４の容量をＣ１とすると、次の数式（１０）のようになる。
【００４３】
【数１０】
2014011679.tif 000012
【００４４】
次に、第１の実施形態に係る比較器を備えた発振器の動作について、図３を参照して説明する。図３は、第１の実施形態に係る比較器を備えた発振器の動作を示すタイミング図である。図３に示す電圧Ｖｏｕｔは図２の遅延回路１００２の比較器１００の出力信号Ｖｏｕｔの電圧値であり、電圧ＶＡは図２の遅延回路１００１の容量素子１４の電圧値であり、電圧ＶＢは図２の遅延回路１００２の容量素子１４の電圧値であり、電圧Ｖｏ１は図２の遅延回路１００１の比較器１００の出力信号Ｖｏｕｔの電圧値である。
【００４５】
先ず、時点ｔ１において、遅延回路１００２の比較器１００の出力信号ＶｏｕｔがＨレベルなので、遅延回路１００１のトランジスタＮ１がＯＮ状態となり遅延回路１００１の容量素子１４の電圧ＶAは放電され、遅延回路１００１の比較器１００の出力信号Ｖｏｕｔの電圧Ｖｏ１はＨレベルとなる。この時、遅延回路１００２のトランジスタＮ１のゲート端子には信号反転回路２０によりＬレベルが入力されるので、遅延回路１００２の容量素子１４の電圧ＶBの充電が始まる。
【００４６】
次に、時点ｔ２において、遅延回路１００２の容量素子１４の電圧ＶBが比較電圧値ＶREF2を超えるので遅延回路１００２の比較器１００の出力信号ＶｏｕｔがＬレベルとなる。ここで、遅延回路１００１のトランジスタＮ１がＯＦＦ状態となるので、遅延回路１００１の容量素子１４の電圧ＶAの充電が始まる。また、遅延回路１００１の比較器１００の出力信号Ｖｏｕｔの電圧Ｖｏ１はまだＨレベルを保っているので、遅延回路１００２の容量素子１４の電圧ＶBは充電され続ける。
【００４７】
次に、時点ｔ３において、遅延回路１００１の容量素子１４の電圧ＶAが比較電圧値ＶREF2を超えるので遅延回路１００１の比較器１００の出力信号Ｖｏｕｔの電圧Ｖｏ１がＬレベルとなる。ここで、遅延回路１００２のトランジスタＮ１がＯＮ状態となるので、遅延回路１００２の容量素子１４の電圧ＶBの放電が始まる。
次に、時点ｔ４において、遅延回路１００２の容量素子１４の電圧ＶBが比較電圧値ＶREF2を下回るので、遅延回路１００２の比較器１００の出力信号ＶｏｕｔはＨレベルになり、遅延回路１００１のトランジスタＮ１がＯＮ状態となり、遅延回路１００１の容量素子１４の電圧ＶAの放電が始まる。
【００４８】
次に、時点ｔ５において、遅延回路１００１の容量素子１４の電圧ＶAが比較電圧値ＶREF2を下回るので、遅延回路１００１の比較器１００の出力信号Ｖｏｕｔの電圧Ｖｏ１がＨレベルとなる。
以下、時点ｔ１から時点ｔ５までが同様に繰り返され動作する。
以上に述べた本実施形態によれば、以下の効果が得られる。
【００４９】
本実施形態では、デプレッション型ＭＯＳトランジスタＭ４とエンハンスメント型ＭＯＳトランジスタＭ７のトランジスタ特性を略等しく設計すれば、エンハンスメント型ＭＯＳトランジスタＭ７の閾値ＶTHENのばらつきの影響を受けることなくデプレッション型ＭＯＳトランジスタＭ４の閾値ＶTHDNのばらつきを抑えるだけで比較電圧値ＶREF2のばらつきを抑えられるので、本比較器１００を複数個使用した発振器１はさらに発振周波数ｆのばらつきを抑えることが可能となり、製造コストを抑えることができる。
【００５０】
（第２の実施形態）
次に、第２の実施形態に係る比較器を備えた発振器の構成について、図５を参照して説明する。図５は、第２の実施形態に係る比較器を備えた発振器の構成を示す回路図である。本実施形態では、電流生成部を構成するエンハンスメント型ＭＯＳトランジスタとしてエンハンスメント型ＰＭＯＳトランジスタを使用した場合を説明する。なお、以下の説明では説明の簡略化のために遅延回路が２個の場合について説明する。
【００５１】
図５に示すように、発振器２は、２個の遅延回路２００１，２００２と、信号反転回路２０と、から構成されている。１番目の遅延回路２００１の第１の入力端子１２と２番目の遅延回路２００２の第１の出力端子１３とが接続され、１番目の遅延回路２００１の第１の出力端子１３と２番目の遅延回路２００２の第１の入力端子１２との間に信号反転回路２０が接続されている。
【００５２】
２個の遅延回路２００１，２００２は、各々、第１の入力端子１２と、第１の出力端子１３と、第２の定電流源１１と、エンハンスメント型ＰＭＯＳトランジスタで構成されたトランジスタＰ１と、容量素子１４と、比較器２００と、から構成されている。
トランジスタＰ１は、ゲート端子が第１の入力端子１２と接続され、ソース端子が電源電圧ＶＤＤに接続されている。第２の定電流源１１は、一端がトランジスタＰ１のドレイン端子と接続され他端が接地されている。容量素子１４は、一端がトランジスタＰ１のドレイン端子と接続され、他端が接地されている。比較器２００は、入力信号ＶｉｎにトランジスタＰ１のドレイン端子から出力される電圧が入力され、出力信号Ｖｏｕｔが第１の出力端子１３から出力される。
【００５３】
次に、第２の実施形態に係る比較器の構成について、図４を参照して説明する。図４は、第２の実施形態に係る比較器の構成を示す回路図である。
図４に示すように、比較器２００は、電流生成部２１０と、エンハンスメント型ＰＭＯＳトランジスタで構成されたエンハンスメント型ＭＯＳトランジスタＦ５と、から構成されている。
【００５４】
電流生成部２１０は、電圧安定回路を構成するデプレッション型ＮＭＯＳトランジスタＦ１と、ダイオード回路を構成するエンハンスメント型ＰＭＯＳトランジスタＦ２と、第１の定電流源１１１と、デプレッション型ＮＭＯＳトランジスタで構成されたデプレッション型ＭＯＳトランジスタＦ４と、から構成されている。なお、電源電圧ＶＤＤの変動がなければ電圧安定回路を構成するデプレッション型ＮＭＯＳトランジスタＦ１は無くても構わない。
【００５５】
デプレッション型ＮＭＯＳトランジスタＦ１は、ゲート端子が接地され、ドレイン端子に電源電圧ＶＤＤが供給され、ソース端子がダイオード回路を構成するエンハンスメント型ＰＭＯＳトランジスタＦ２のソース端子（アノード側）に接続されている。エンハンスメント型ＰＭＯＳトランジスタＦ２は、ドレイン端子とゲート端子がダイオード接続され、ドレイン端子（カソード側）が第１の定電流源１１１の一端と接続されている。
【００５６】
第１の定電流源１１１は、他端が接地されている。デプレッション型ＭＯＳトランジスタＦ４は、ゲート端子がエンハンスメント型ＰＭＯＳトランジスタＦ２のドレイン端子（カソード側）と接続され、ドレイン端子がエンハンスメント型ＭＯＳトランジスタＦ５のドレイン端子と接続され、ソース端子が接地されている。
エンハンスメント型ＭＯＳトランジスタＦ５は、ゲート端子に入力信号Ｖｉｎが入力され、ドレイン端子から出力信号Ｖｏｕｔを出力し、ソース端子が接地されている。
【００５７】
ここで、デプレッション型ＮＭＯＳトランジスタＦ１の閾値をＶTHDN、移動度をμF1、ゲート容量をＣOXF1、チャネル幅をＷF1、チャネル長をＬF1、ＭＯＳパラメータβF1をβF1＝μF1×ＣOXF1×（ＷF1／ＬF1）とする。
エンハンスメント型ＰＭＯＳトランジスタＦ２の閾値をＶTHEP、移動度をμF2、ゲート容量をＣOXF2、チャネル幅をＷF2、チャネル長をＬF2、ＭＯＳパラメータβF2をβF2＝μF2×ＣOXF2×（ＷF2／ＬF2）とする。
【００５８】
デプレッション型ＭＯＳトランジスタＦ４の閾値をＶTHDN、移動度をμF4、ゲート容量をＣOXF4、チャネル幅をＷF4、チャネル長をＬF4、ＭＯＳパラメータβF4をβF4＝μF4×ＣOXF4×（ＷF4／ＬF4）とする。
エンハンスメント型ＭＯＳトランジスタＦ５の閾値をＶTHEP、移動度をμF5、ゲート容量をＣOXF5、チャネル幅をＷF5、チャネル長をＬF5、ＭＯＳパラメータβF5をβF5＝μF5×ＣOXF5×（ＷF5／ＬF5）とする。
【００５９】
デプレッション型ＭＯＳトランジスタＦ４に流れる電流ＩF4は、次の数式（１１）のようになるため、ＶTHEPの変動に応じて電流ＩM4が変動する。
【００６０】
【数１１】
2014011679.tif 000013
【００６１】
エンハンスメント型ＭＯＳトランジスタＦ５は、入力信号Ｖｉｎに応じて次の数式（１２）に示す電流ＩF5を生成する。
【００６２】
【数１２】
2014011679.tif 000014
【００６３】
数式（１１）と数式（１２）とから、比較器２００の比較電圧値ＶREF3は、次の数式（１３）のようになる。
【００６４】
【数１３】
2014011679.tif 000015
【００６５】
デプレッション型ＭＯＳトランジスタＦ４のＭＯＳパラメータβF4とエンハンスメント型ＭＯＳトランジスタＦ５のＭＯＳパラメータβF5とを略等しくなるように設計製造することにより、βF4≒βF5を満たすので、数式（１３）は次の数式（１４）のようになり、比較電圧値ＶREF3はデプレッション型ＭＯＳトランジスタＦ４の閾値ＶTHDNだけに依存する。
【００６６】
【数１４】
2014011679.tif 000016
【００６７】
図５に示すように、発振器２は、電源電圧ＶＤＤからの放電によって動作するので、発振周波数ｆは、発振器２の定電流源１１から流れる電流をＩ１、コンデンサ１４の容量をＣ１とすると、次の数式（１５）のようになる。
【００６８】
【数１５】
2014011679.tif 000017
【００６９】
次に、第２の実施形態に係る比較器を備えた発振器の動作について、図６を参照して説明する。図６は、第２の実施形態に係る比較器を備えた発振器の動作を示すタイミング図である。図６に示す電圧Ｖｏｕｔは図５の遅延回路２００２の比較器２００の出力信号Ｖｏｕｔの電圧値であり、電圧ＶAは図５の遅延回路２００１の容量素子１４の電圧値であり、電圧ＶＢは図５の遅延回路２００２の容量素子１４の電圧値であり、電圧Ｖｏ１は図５の遅延回路２００１の比較器２００の出力信号Ｖｏｕｔの電圧値である。
【００７０】
先ず、時点ｔ１において、遅延回路２００２の比較器２００の出力信号ＶｏｕｔがＬレベルなので、遅延回路２００１のトランジスタＰ１がＯＮ状態となり遅延回路２００１の容量素子１４の電圧ＶAは電源電圧ＶＤＤに維持され、遅延回路２００１の比較器２００の出力信号Ｖｏｕｔの電圧Ｖｏ１はＬレベルとなる。この時、遅延回路２００２のトランジスタＰ１のゲート端子には信号反転回路２０によりＨレベルが入力されるので、遅延回路２００２の容量素子１４の電圧ＶBの放電が始まる。
【００７１】
次に、時点ｔ２において、遅延回路２００２の容量素子１４の電圧ＶBが比較電圧値ＶREF3を下回るので遅延回路２００２の比較器２００の出力信号ＶｏｕｔがＨレベルとなる。ここで、遅延回路２００１のトランジスタＰ１がＯＦＦ状態となるので、遅延回路２００１の容量素子１４の電圧ＶAの放電が始まる。また、遅延回路２００１の比較器２００の出力信号Ｖｏｕｔの電圧Ｖｏ１はまだＬレベルを保っているので、遅延回路２００２の容量素子１４の電圧ＶBは放電され続ける。
【００７２】
次に、時点ｔ３において、遅延回路２００１の容量素子１４の電圧ＶAが比較電圧値ＶREF3を下回るので遅延回路２００１の比較器２００の出力信号Ｖｏｕｔの電圧Ｖｏ１がＨレベルとなる。ここで、遅延回路２００２のトランジスタＰ１がＯＮ状態となるので、遅延回路２００２の容量素子１４の電圧ＶBの充電が始まる。
次に、時点ｔ４において、遅延回路２００２の容量素子１４の電圧ＶBが比較電圧値ＶREF3を上回るので、遅延回路２００２の比較器２００の出力信号ＶｏｕｔはＬレベルになり、遅延回路２００１のトランジスタＰ１がＯＮ状態となり、遅延回路２００１の容量素子１４の電圧ＶAの充電が始まる。
【００７３】
次に、時点ｔ５において、遅延回路２００１の容量素子１４の電圧ＶAが比較電圧値ＶREF3を上回るので、遅延回路２００１の比較器２００の出力信号Ｖｏｕｔの電圧Ｖｏ１がＬレベルとなる。
以下、時点ｔ１から時点ｔ５までが同様に繰り返され動作する。
以上に述べた本実施形態によれば、以下の効果が得られる。
【００７４】
本実施形態では、デプレッション型ＭＯＳトランジスタＦ４とエンハンスメント型ＭＯＳトランジスタＦ５のトランジスタ特性を略等しく設計すれば、エンハンスメント型ＭＯＳトランジスタＦ５の閾値ＶTHEPのばらつきの影響を受けることなくデプレッション型ＭＯＳトランジスタＦ４の閾値ＶTHDNのばらつきを抑えるだけで比較電圧値ＶREF3のばらつきを抑えられるので、本比較器２００を複数個使用した発振器２はさらに発振周波数ｆのばらつきを抑えることが可能となり、製造コストを抑えることができる。
【符号の説明】
【００７５】
１，２，３  発振器
１１  第２の定電流源
１２  第１の入力端子
１３  第１の出力端子
１４  容量素子
２０  信号反転回路
１００，２００，３００  比較器
１１０，２１０  電流生成部
１１１  第１の定電流源
１２０  カレントミラー回路
１００１，１００２  遅延回路
２００１，２００２  遅延回路
３００１，３００２  遅延回路
【図１】
2014011679.tif 000018
【図２】
2014011679.tif 000019
【図３】
2014011679.tif 000020
【図４】
2014011679.tif 000021
【図５】
2014011679.tif 000022
【図６】
2014011679.tif 000023
【図７】
2014011679.tif 000024
【図８】
2014011679.tif 000025