(57)【要約】【課題】絶縁破壊電圧、利得、漏れ電流、電力処理能力などを向上させる。【解決手段】多領域（８１、８３）ＬＤＭＯＳデバイス（４０）は、対称な側方で内部にある第１のＬＤＭＯＳ領域（８１）と、非対称な、側方で端部に近接する、第２のＬＤＭＯＳ領域（８３）とが形成されるＳＯＩ支持構造（２１）を有する。側方で端部に近接する第２のＬＤＭＯＳ領域（８３）の一部の下にあるとともに、側方で端部に近接する第２のＬＤＭＯＳ領域（８３）のドレイン領域（３１）と反対の導電型である、ＤＴＩ壁（６０）に近接するＳＯＩ支持構造（２１）内のドープＳＣ埋め込み層領域（８６）を提供することによって、ＤＴＩ壁（６０）に関連付けられる側方で端部に近接する第２のＬＤＭＯＳ領域（８３）が呈する電界増強およびより低いソース−ドレイン絶縁破壊電圧が回避される。【選択図】図２
2014011455.tif 000002
【特許請求の範囲】
【請求項１】
マルチゲート側方拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスであって、
その上に接して、またはそれを越えて上に少なくとも１つの実質的に対称な内部ＬＤＭＯＳ領域および少なくとも１つの非対称端部近接ＬＤＭＯＳ領域が位置するセミコンダクタ・オン・インシュレータ（ＳＯＩ）支持構造と、
前記支持構造内に延在するとともに実質的に前記少なくとも１つの端部近接ＬＤＭＯＳ領域を終端させるディープ・トレンチ・アイソレーション（ＤＴＩ）壁と、
前記少なくとも１つの非対称端部近接ＬＤＭＯＳ領域の上面に近接する第１の導電型のドレイン領域と、
前記少なくとも１つの非対称端部近接ＬＤＭＯＳ領域の一部の下にあるとともに前記少なくとも１つの非対称端部近接ＬＤＭＯＳ領域の前記ドレイン領域のものと反対の導電型の、前記ディープ・トレンチ・アイソレーション壁に近接するドープＳＣ埋め込み層（ＢＬ）領域と
を備える、マルチゲート側方拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイス。
【請求項２】
前記少なくとも１つの非対称端部近接ＬＤＭＯＳ領域は、
前記ドレイン領域に近接するとともにその下にある前記第１の導電型の第１のウェル領域およびドリフトスペースと、
前記第１のウェル領域およびドリフトスペースの下にある反対の第２の導電型の第２のウェル領域と
を備え、
前記ドープＳＣ埋め込み層領域は、前記第２の導電型であり、前記ディープ・トレンチ・アイソレーション壁に近接する前記第２のウェル領域の下にある、
請求項１に記載のＬＤＭＯＳデバイス。
【請求項３】
前記少なくとも１つの実質的に対称な内部ＬＤＭＯＳ領域は、
側方左側に位置する第１のソース領域と、側方右側に位置する第２のソース領域との間でほぼ中心に位置する少なくとも１つのドレイン領域であって、前記第１のソース領域は第１のボディ領域内に位置し、前記第２のソース領域は前記第１のボディ領域とは別個の第２のボディ領域内に位置する、少なくとも１つのドレイン領域と、
前記第１のソース領域と前記少なくとも１つのドレイン領域との間で前記第１のボディ領域の少なくとも第１の部分の上に延在する第１のゲート構造と、
前記第２のソース領域と前記少なくとも１つのドレイン領域との間で第２のボディ領域の少なくとも第２の部分の上に延在する第２のゲート構造と
を備える、
請求項１に記載のＬＤＭＯＳデバイス。
【請求項４】
前記支持構造は、その上に第１のＳＣ層がある絶縁層がその上にある基板を備え、前記基板はさらに、前記第１のＳＣ層の上にある第２のＳＣ層を備えるとともに前記上面を有する、
請求項１に記載のＬＤＭＯＳデバイス。
【請求項５】
前記少なくとも１つの実質的に対称な内部ＬＤＭＯＳ領域および前記少なくとも１つの非対称端部近接ＬＤＭＯＳ領域は、実質的に前記第２のＳＣ層内に位置する、
請求項４に記載のＬＤＭＯＳデバイス。
【請求項６】
前記ドープＳＣ埋め込み層領域は、実質的に前記第１のＳＣ層および前記第２のＳＣ層を通じて前記絶縁層まで貫通する、
請求項４に記載のＬＤＭＯＳデバイス。
【請求項７】
前記ディープ・トレンチ・アイソレーション壁は、実質的に前記上面から前記絶縁層まで、または前記絶縁層を通じて貫通する、
請求項４に記載のＬＤＭＯＳデバイス。
【請求項８】
前記支持構造は、その上に第１のＳＣ層がある絶縁層がその上にある基板を備え、前記基板はさらに、前記第１のＳＣ層の上にある第２のＳＣ層を備え、その中には前記第１のウェル領域および前記第２のウェル領域が実質的に位置し、前記ドープＳＣ埋め込み層領域は、実質的に前記第２のウェル領域から前記絶縁層まで延在する、
請求項２に記載のＬＤＭＯＳデバイス。
【請求項９】
前記少なくとも１つの実質的に対称な内部ＬＤＭＯＳ領域は、第１のドレイン領域を有し、前記第１のドレイン領域は、前記第１のドレイン領域の側方両側に位置する少なくとも２つのソース領域によって給電され、前記少なくとも１つの非対称端部近接ＬＤＭＯＳ領域は、少なくとも１つの第２のドレイン領域を有し、前記少なくとも１つの第２のドレイン領域は、前記第２のドレイン領域の側方片側のみに位置する少なくとも１つのソース領域によって給電される、
請求項１に記載のＬＤＭＯＳデバイス。
【請求項１０】
ＬＤＭＯＳデバイスであって、
第１のソース領域、第２のソース領域、および側方で前記第１のソース領域と前記第２のソース領域との間で位置するドレイン領域を有する、少なくとも１つの中心に位置するＬＤＭＯＳデバイス領域と、
周囲に位置するソース領域、および側方で前記周囲に位置するソース領域の外側に位置する、周囲に位置するドレイン領域を有する少なくとも１つの周囲に位置するデバイス領域と、
側方で前記少なくとも１つの周囲に位置するデバイス領域の外側にあるディープ・トレンチ・アイソレーション（ＤＴＩ）領域と、
前記少なくとも１つの周囲に位置するデバイス領域の少なくとも一部の下にあり、前記ディープ・トレンチ・アイソレーション領域に近接し、前記周囲に位置するドレイン領域と反対の導電型である、埋め込み層半導体領域と
を備える、ＬＤＭＯＳデバイス。
【請求項１１】
前記埋め込み層半導体領域は、前記周囲に位置するドレイン領域と同じ導電型の第１のウェル領域によって、および前記第１のウェル領域の下にあるとともに前記周囲に位置するドレイン領域と反対の導電型の第２のウェル領域によって、前記周囲に位置するドレイン領域から垂直に分離される、
請求項１０に記載のＬＤＭＯＳデバイス。
【請求項１２】
前記埋め込み層半導体領域は、側方で前記周囲に位置するドレイン領域の外側にある、
請求項１０に記載のＬＤＭＯＳデバイス。
【請求項１３】
前記埋め込み層半導体領域は、実質的にそれが貫通する半導体領域と反対の導電型である、
請求項１１に記載のＬＤＭＯＳデバイス。
【請求項１４】
前記埋め込み層半導体領域は、約１Ｅ１３〜５Ｅ１５ｃｍ−３の範囲内のドーピング濃度を有する、
請求項１０に記載のＬＤＭＯＳデバイス。
【請求項１５】
少なくとも１つの中心に位置するＬＤＭＯＳ領域および少なくとも１つの周囲に位置するＬＤＭＯＳ領域を有するＬＤＭＯＳデバイスを形成するための方法であって、
第１の導電型の第１の半導体層がその上に重なる絶縁体層を内部に有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造を提供することと、
前記第１の半導体層内に、反対の第２の導電型の埋め込み層を形成することと、
前記第１の半導体層の上になる第２の半導体層を形成することと、
実質的に前記第２の半導体層の中または上に前記少なくとも１つの中心に位置するＬＤＭＯＳ領域および前記少なくとも１つの周囲に位置するＬＤＭＯＳ領域を形成することと、
前記第１の半導体層および前記第２の半導体層内に、前記少なくとも１つの周囲に位置するＬＤＭＯＳ領域および前記埋め込み層を側方に境界する、前記絶縁体層まで延在するディープ・トレンチ・アイソレーション（ＤＴＩ）領域を形成することと
を含む、方法。
【請求項１６】
前記第１の半導体層および前記第２の半導体層は、エピタキシャルに形成される、
請求項１５に記載の方法。
【請求項１７】
前記方法はさらに、前記少なくとも１つの中心に位置するＬＤＭＯＳ領域内に第１のドレイン領域ならびに第１のソース領域および第２のソース領域を形成することを含み、前記第１のドレイン領域は、側方で前記第１のソース領域と前記第２のソース領域との間に位置する、
請求項１５に記載の方法。
【請求項１８】
前記方法はさらに、前記少なくとも１つの周囲に位置するＬＤＭＯＳ領域内に別のドレイン領域および別のソース領域を形成することを含み、前記別のドレイン領域は側方で前記別のソース領域の外側に位置する、
請求項１５に記載の方法。
【請求項１９】
前記別のドレイン領域および前記別のソース領域を形成することは、側方で前記別のソース領域よりも前記ディープ・トレンチ・アイソレーション領域に近い前記別のドレイン領域を形成することを含む、
請求項１８に記載の方法。
【請求項２０】
前記少なくとも１つの周囲に位置するＬＤＭＯＳ領域内に別のドレイン領域および別のソース領域を形成することは、前記ディープ・トレンチ・アイソレーション領域に近接する前記別のドレイン領域と同じ導電型の第１のウェル領域を設けるとともに、その中に前記別のドレイン領域を形成することを含む、
請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体デバイスおよび回路ならびに半導体デバイスおよび回路を作製する方法に関し、より詳細には、側方拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスを具現化する半導体デバイスおよび回路に関する。
【背景技術】
【０００２】
絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）は、個々のデバイスおよびさまざまな集積回路（ＩＣ）の一部として、現代電子工学において多く使用されている。金属酸化膜半導体（ＭＯＳ）デバイスは、周知の形態のＩＧＦＥＴであり、一般的に略称ＭＯＳＦＥＴと呼ばれる。略称ＭＯＳおよびＭＯＳＦＥＴならびにそれらが表す用語は、そのようなデバイスの導電性ゲートが金属であるか、または何らかの他の導体から成るかにかかわらず、および、ゲート絶縁膜が酸化物から成るか、または何らかの他の絶縁体から成るかにかかわらず、当該技術分野においてＩＧＦＥＴを指すために一般的に使用されている。別途具体的に記載しない限り、略称ＭＯＳ、ＭＯＳＦＥＴおよびそれらが表す用語は、ゲート導体に金属元素のみならず一切の導電性材料を含み、またゲート絶縁膜に酸化物のみならず一切の絶縁体材料を含むように解釈されるものとする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，０７４，６８１号明細書
【非特許文献】
【０００４】
【非特許文献１】ＱＩＡＯ，  ＭＩＮＧ  ＥＴ  ＡＬ．  “Ｈｉｇｈ-ｖｏｌｔａｇｅ  Ｔｈｉｃｋ  Ｌａｙｅｒ  ＳＯＩ  Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ＰＤＰ  Ｓｃａｎ  Ｄｒｉｖｅｒ  ＩＣ”  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ２３ｒｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ'ｓ，  Ｍａｙ  ２３-２６，  ２０１１．
【非特許文献２】ＫＨＡＮ，  ＴＡＨＩＲ  ＥＴ  ＡＬ．  “Ｒｕｇｇｅｄ  Ｄｏｔｔｅｄ-Ｃｈａｎｎｅｌ  ＬＤＭＯＳ  Ｓｔｒｕｃｔｕｒｅ”  Ｆｒｅｅｓｃａｌｅ  Ｓｅｍｉｃｎｏｆｕｃｔｏｒ，  Ｔｅｍｐｅ，  ＡＺ．
【非特許文献３】ＨＯＷＥＲ，  Ｐ．  ＥＴ  ＡＬ．  “Ａ  Ｒｕｇｇｅｄ  ＬＤＭＯＳ  ｆｏｒ  ＬＢＣ５  Ｔｅｃｈｎｏｌｏｇｙ”  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １７  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣ'ｓ  Ｍａｙ  ２３-２６，  ２００５．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
側方拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスは、特に高電圧および／または高電力用途に関連して多く使用されている周知のＭＯＳＦＥＴ群である。それらのさまざまな特性、たとえば、絶縁破壊電圧、利得、漏れ電流、電力処理能力などを向上させるためにさまざま修正がＬＤＭＯＳに対してなされている。それにもかかわらず、さらなる向上が依然として必要とされている。これは、特にＬＤＭＯＳデバイスのソース−ドレイン絶縁破壊電圧（「ＢＶＤＳＳ」と称される）に関連して当てはまる。
【課題を解決するための手段】
【０００６】
本明細書において示される本発明のさまざまな実施形態は、特性が向上したデバイスを提供する。
以下、添付の図面とともに本発明を説明する。同様の参照符号は同様の要素を示す。
【図面の簡単な説明】
【０００７】
【図１】従来技術による側方拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスを示す簡略化された断面図。
【図２】本発明の一実施形態によるＬＤＭＯＳデバイスを示す簡略化された断面図。
【図３】本発明のさらなる実施形態による一製造段階中の図２のＬＤＭＯＳデバイスを示す簡略化された断面図。
【図４】本発明のさらなる実施形態による一製造段階中の図２のＬＤＭＯＳデバイスを示す簡略化された断面図。
【図５】本発明のさらなる実施形態による一製造段階中の図２のＬＤＭＯＳデバイスを示す簡略化された断面図。
【図６】本発明のさらなる実施形態による一製造段階中の図２のＬＤＭＯＳデバイスを示す簡略化された断面図。
【図７】本発明のさらなる実施形態による一製造段階中の図２のＬＤＭＯＳデバイスを示す簡略化された断面図。
【図８】本発明のさらなる実施形態による一製造段階中の図２のＬＤＭＯＳデバイスを示す簡略化された断面図。
【図９】本発明のさらなる実施形態による一製造段階中の図２のＬＤＭＯＳデバイスを示す簡略化された断面図。
【図１０】本発明のさらなる実施形態による一製造段階中の図２のＬＤＭＯＳデバイスを示す簡略化された断面図。
【発明を実施するための形態】
【０００８】
下記の詳細な記載は本質的に例示に過ぎず、本発明または本出願および本発明の使用を限定することは意図されていない。さらに、上記技術分野、背景技術、または以下の詳細な説明で提示される、いかなる表示または暗示された理論によっても束縛されることは意図されていない。
【０００９】
簡潔かつ明瞭な説明のために、図面は一般的な構築様式を示し、既知の特徴および技法の説明および詳細は、本発明を不必要に曖昧にすることを回避するために省略される場合がある。加えて、図面内の要素は必ずしも原寸に比例して描かれてはいない。たとえば、本発明の実施形態の理解の向上を助けるために、図面内の要素または領域のうちのいくつかの寸法は他の要素または領域に対して誇張されている場合がある。
【００１０】
本記載および特許請求の範囲における「第１」、「第２」、「第３」、「第４」などの用語がある場合、これらは、同様の要素またはステップ間で区別するために使用されることができ、必ずしも特定の連続する、または経時的な順序を説明するためのものではない。このように使用される用語は、本明細書に記載されている本発明の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の順序で動作または配列することが可能であるように、適切な状況下で置き換え可能であることが理解されるべきである。さらに、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」といった用語およびそれらの任意の変化形は非排他的な包含をカバーするように意図され、それによって、要素またはステップのリストを含むプロセス、方法、製品、または装置が必ずしもそれらの要素またはステップに限定されず、明示的に列挙されていない、またはこのようなプロセス、方法、製品、または装置に内在する他の要素またはステップを含むことができる。本明細書において使用される場合、「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的または非電気的な様式で直接的または間接的に接続されるものとして定義される。本明細書において使用される場合、「実質的な（ｓｕｂｓｔａｎｔｉａｌ）」および「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」という用語は、記述されている目的を実際的な様式で達成するのに十分であること、および、軽度の不備がある場合、それらは記述されている目的にとっては重大でないことを意味する。
【００１１】
本明細書において使用される場合、「半導体（ｓｅｍｉｃｏｎｄｕｃｔｏｒ）」という用語および略称「ＳＣ」は、単結晶、多結晶または非結晶質のいずれであるかにかかわらず任意の半導体を含むとともに、ＩＶ族半導体、非ＩＶ族半導体、化合物半導体ならびに有機および無機半導体を含むように意図される。さらに、「基板（ｓｕｂｓｔｒａｔｅ）」、「半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｓｕｂｓｔｒａｔｅ）」、および「ＳＣ基板（ＳＣ  ｓｕｂｓｔｒａｔｅ）」という用語は、単結晶構造、多結晶構造、非結晶構造、薄膜構造、層構造、限定であるようには意図されず例として、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造またはインシュレータ・オン・セミコンダクタ（ＩＯＳ）構造、およびそれらの組み合わせを含むように意図されている。
【００１２】
説明を簡潔にするために、かつ限定であるようには意図されず、半導体デバイスおよび製造方法は、本明細書においてはシリコン半導体およびシリコン酸化物絶縁体または誘電体について記載されているが、他の半導体および／または絶縁体材料も使用してもよいことを当業者は理解しよう。付加的に、さまざまなデバイスの型および／またはドープされたＳＣ領域がＮ型またはＰ型であるとして識別されている場合があるが、これは説明を簡潔にするためのものに過ぎず、かつ限定であるようには意図されず、このような識別は「第１の導電型」または「第２の反対の導電型」であるものとしてより一般的な記載に置き換えることができ、ここで、第１の型はＮまたはＰ型のいずれかであり得、その場合、第２の型はＰまたはＮ型のいずれかであり得る。
【００１３】
本発明のさまざま実施形態を、ＰチャネルＬＤＭＯＳデバイスまたはその要素について示すが、ここでも、これは説明を簡便にするためのものに過ぎず、限定であるようには意図されない。ＮチャネルＬＤＭＯＳデバイスおよび関連領域ならびにＮとＰのいずれかもしくは両方またはＰとＮとの組み合わせを具現化する他の半導体デバイスおよび回路が、さまざま領域において導電型を適切に交換することによって提供され得ることを、当業者は理解しよう。説明を簡便にするために、さまざまな図面内に、関連付けられる参照符号に続いて対応する導電型を括弧に入れて配置することによって例示的な（たとえば、Ｐチャネル）構成を識別するという慣習を採用するが、これは例としてのものであり、限定ではないことが理解されよう。
【００１４】
たとえば、図１〜図１０において、Ｐチャネル実施形態に関する例示的な導電型を示すために、ボディコンタクト４６１、４６２は４６１（Ｎ＋）、４６２（Ｎ＋）として識別され、ソース領域４５１、４５２、４５３は４５１（Ｐ＋）、４５２（Ｐ＋）、４５３（Ｐ＋）として識別され、ウェル領域４０１、４０２、４４１、４１１、４１２および４４２は４０１（Ｐ）、４０２（Ｐ）；４１１（Ｎ）、４１２（Ｎ）および４４１（Ｎ）、４４２（Ｎ）として識別される、などである。これは例としてのものであり、限定ではないことが理解されよう。
【００１５】
図１は、従来技術による側方拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイス２０の簡略化された断面図を示す。ＬＤＭＯＳデバイス２０は、上面２３を有する基板２２を備える。基板２２は、任意の熱的に安定な材料から成ってよい。製造を簡便にするために、基板２２は一般的に（たとえば、Ｐ型）半導体ウェハであるが、これは必須ではない。上面２３の上には、埋め込み酸化物（ＢＯＸ）層２４とも称される絶縁（たとえば、酸化ケイ素）層２４があるが、酸化物に加えて他の材料が絶縁層２４に使用されてもよく、用語ＢＯＸ層２４はそのような変形形態を含むように意図される。ＢＯＸ層２４の上には、上面２６を有する半導体（ＳＣ）能動素子領域または層２５がある。ＳＣ能動素子領域または層２５とＢＯＸ層２４の組み合わせはしばしば、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造と称される。さまざまなドープ領域および絶縁領域がＳＣ能動素子領域または層２５内に形成されている。ＳＣ能動素子領域または層２５の下側半導体（ＳＣ）部分２７は、好都合には（たとえば、Ｐ型）ＳＣエピ層であるが、これは必須ではない。下側ＳＣ部分２７の上には、上面２６まで延在する、ＳＣ能動素子領域または層２５の上側ＳＣ部分２８がある（ｏｖｅｒｌｙｉｎｇ）。下側ＳＣ部分２７と上側ＳＣ部分２８との間の接触面２９のおおよそのロケーションが示されている。上側ＳＣ部分２８も、好都合には（たとえば、Ｐ型）ＳＣエピ層であるが、これは必須ではない。
【００１６】
シャロー・トレンチ・アイソレーション（ＳＴＩ）領域３０１、３０１、３０３、３０４など（まとめて３０）は、上面２６から上側ＳＣ領域２８内に延在する。表面２６におけるＳＴＩ領域３０１、３０２の間には、ドレイン接続３３を有する（たとえば、Ｐ＋）ドレイン領域３１があり、表面２６におけるＳＴＩ領域３０３、３０４の間には、ドレイン接続３４を有する（たとえば、Ｐ＋）ドレイン領域３２がある。ＳＴＩ領域３０１、３０２およびドレイン領域３１の下には、（たとえば、Ｐ型）ウェル領域４０１があり、ＳＴＩ領域３０３、３０４およびドレイン領域３２の下には、（たとえば、Ｐ型）ウェル領域４０２がある。ウェル領域４０１、４０２（まとめて４０）は、ドリフトスペース（ｄｒｉｆｔ  ｓｐａｃｅ）４０１、４０２（まとめてドリフトスペース４０）とも称される。（たとえば、Ｐ型）ウェル領域４０１、４０２（まとめて４０）の下にはそれぞれ、（たとえば、Ｎ型）ウェル領域４１１、４１２（まとめて４１）がある。ＰＮ（またはＮＰ）接合部４２１がウェル領域４０１と４１１との間にあり、ＰＮ（またはＮＰ）接合部４２２がウェル領域４０２と４１２との間にある。側方でウェル領域４０１、４０２の間には、（たとえば、Ｎ型）ウェル領域４４１が位置しており、ウェル領域４０２の側方右側には（たとえば、Ｎ型）ウェル領域４４２が位置している。ウェル領域４４１、４４２はまとめてウェル領域４４と称され、これは、ＬＤＭＯＳデバイスのチャネル保持ボディ領域（ｃｈａｎｎｅｌ  ｂｅａｒｉｎｇ  ｂｏｄｙ  ｒｅｇｉｏｎ）として機能することができる。ウェル領域４４は実質的に、ＳＣ能動素子領域または層２５の上面２６まで延在する。
【００１７】
（たとえば、Ｎ型）ウェル領域４４１内には、上面２６まで延在する（たとえば、Ｐ＋）ソース領域４５１、４５２、および（たとえば、Ｎ＋）ボディコンタクト領域４６１が側方に位置する。ソース領域４５１は、（たとえば、Ｎ型）ウェル領域４４１と（たとえば、Ｐ型）ドリフトスペース４０１との間のＮＰまたはＰＮ接合部４４３から側方に離間されている。ソース領域４５２は、（たとえば、Ｎ型）ウェル領域４４１と（たとえば、Ｐ型）ドリフトスペース４０２との間のＮＰまたはＰＮ接合部４４４から側方に離間されている。ソース領域４５３は、（たとえば、Ｎ型）ウェル領域４４２と（たとえば、Ｐ型）ドリフトスペース４０２との間のＮＰまたはＰＮ接合部４４５から側方に離間されている。（たとえば、Ｎ型）ウェル領域４４１にボディコンタクト（たとえば、Ｎ＋）領域４６１が提供され、（たとえば、Ｎ型）ウェル領域４４２にボディコンタクト（たとえば、Ｎ＋）領域４６２が提供される。必須ではなく好都合には、ボディ／ソース（Ｂ／Ｓ）接続４７がソース領域４５１、４５２およびボディコンタクト領域４６１の両方に提供され、必須ではなく好都合には、Ｂ／Ｓ接続４８がソース領域４５３およびボディコンタクト領域４６２の両方に提供される。Ｂ／Ｓ接続４７、４８が、関連付けられるソース領域およびボディコンタクト領域の両方に結合されるようにすることが好都合であるが、これは必須ではなく、ボディコンタクトおよびソース接続は、他の実施形態では別個に成されてもよい。
【００１８】
（たとえば、Ｐ＋）ソース領域４５１と（たとえば、Ｐ型）ドリフトスペース４０１との間の表面２６の上には、ゲート絶縁膜５０１があり、その上にはゲート導体５０２およびゲート接続５０がある。ソース領域４５２とドリフトスペース４０２との間の表面２６の上には、ゲート絶縁膜５１１があり、その上にはゲート導体５１２およびゲート接続５１がある。ソース領域４５３とドリフトスペース４０２との間の表面２６の上には、ゲート絶縁膜５２１があり、その上にはゲート導体５２２およびゲート接続５２がある。ゲート導体５０２もＳＴＩ領域３０２の上に部分的に側方に延在すること、ゲート導体５１２もＳＴＩ領域３０３の上に部分的に側方に延在すること、および、ゲート導体５２２もＳＴＩ領域３０４の上に部分的に側方に延在することが好都合であるが、必須ではない。ＳＴＩ領域３０１ならびにウェル領域４０１および４１１はそれらの左端において、実質的に表面２６から基板２２へと延在するディープ・トレンチ・アイソレーション（ＤＴＩ）領域６０によって終端される（ｔｅｒｍｉｎａｔｅｄ）。ＤＴＩ領域６０は、必須ではなく好都合には、ポリＳＣコア６１および周囲絶縁体領域６２を有するが、他の実施形態では他のＤＴＩ領域構成が使用されてもよい。ＳＴＩ領域３０５は、ＤＴＩ領域６０を越えて左側側方に延在し得るが、必須ではない。
【００１９】
ＬＤＭＯＳデバイス２０の一般的な構成では、ゲート（Ｇ）接続５０、５１、５２はともに並列に結合され、ドレイン（Ｄ）接続３３、３４はともに並列に結合され、Ｂ／Ｓ接続４７、４８はともに並列に結合される。そのような接続が適切にバイアスされると、ソース−ドレイン（ＳＤ）電流７１がソース領域４５１とドレイン領域３１との間に流れ、ＳＤ電流７２がソース領域４５２とドレイン領域３２との間に流れ、ＳＤ電流７３がソース領域４５３とドレイン領域３２との間に流れ、図１のＬＤＭＯＳデバイス２０の境界７４の右に存在する場合がある類似のデバイス領域および接続についても同様である。図１に示されるタイプのデバイスに伴う難点は、ＢＶＤＳＳ（ソース−ドレイン絶縁破壊電圧）が所望されるよりも低い場合があることである。
【００２０】
デバイス２０の異なる部分は異なるＢＶＤＳＳ値を示し、全体的なＢＶＤＳＳは、デバイス全体としてではなく、デバイスの最も脆弱な部分によって決まることが分かっている。ＢＶＤＳＳに関してデバイス２０の最も脆弱な部分は、ＤＴＩ領域６０に隣接する領域８０に関連することがさらに発見されている。デバイス２０は、２つのトポロジー的に区別できる領域に分割され得ることが留意されることになる。２つのトポロジー的に区別できる領域は、すなわち、（Ａ）図１の右側にある対称領域８１であって、ここでは、たとえば、ドレイン領域３２は対称に配置されるソース領域４５２、４５３から到来するＳＤ電流７２、７３を有する、および、（Ｂ）図１の左側にある非対称領域８２であって、ここで、たとえば、ドレイン領域３１は、非対称領域８２はＤＴＩ領域６０によって左側で終端している（ｔｅｒｍｉｎａｔｅｄ）ため、ドレイン領域３１の右側にあるソース領域４５１から到来するＳＤ電流７１を有するが、ＳＤ電流はドレイン領域３１の左側からは到来しない。言い換えれば、対称ＬＤＭＯＳ領域８１は側方左方向または右方向のいずれにおいても同じく動作するが、非対称領域８２はそのような対称性を呈さず、側方左方向と右方向とでは動作が異なる。そのように非対称に動作する結果として、非対称領域８２のＬＤＭＯＳデバイスのＢＶＤＳＳ８２は、対称領域８１のＬＤＭＯＳデバイスのＢＶＤＳＳ８１を大きく下回ることになり、たとえば、ＢＶＤＳＳ８１≒１４６．３ボルトであるのに比して、ＢＶＤＳＳ８２≒１２６．９ボルトであることが分かっている。これは重大な差である。これらの状況下では、図１のＬＤＭＯＳデバイス２０のＢＶＤＳＳ２０は、たとえば、ＬＤＭＯＳ２０の最も脆弱な部分のＢＶＤＳＳ８２によって決まる。言い換えれば、ＢＶＤＳＳ８２が、ＬＤＭＯＳデバイス２０のＢＶＤＳＳ２０を特徴付ける。これは望ましいことではない。
【００２１】
図２は、本発明の一実施形態によるＬＤＭＯＳ半導体デバイス４０の簡略化された断面図を示し、図１の非対称領域８２に関連付けられるＢＶＤＳＳ８２のより低い値は回避されている。説明を簡便かつ簡潔にするために、図２のＬＤＭＯＳデバイス４０の、図１のＬＤＭＯＳデバイス２０のものと類似の領域に対しては同じ参照符号が使用されており、図１に関連するその説明が参照によってここに組み込まれる。これは、本発明が、図１のＬＤＭＯＳデバイス２０と一般的に設計が同じであるＬＤＭＯＳデバイス４０のみに適用されることを暗示することを意図するものではなく、一般的に設計が類似している場合であっても、ＢＶＤＳＳ８２およびＬＤＭＯＳ２０のＢＶＤＳＳ２０の低い値が本発明によって克服されることを示しているに過ぎない。本明細書に記載されているＬＤＭＯＳデバイス４０のさまざまな実施形態に示されている発明的原理は、広範なＬＤＭＯＳデバイス構造に適用され、図１の従来技術のデバイス２０によく似たもののみに限定されることは意図されていない。さらに、ＬＤＭＯＳ４０の製造について図３〜図１０に関連して記載されているさまざまなドーピングレベルおよび寸法は、従来技術のＬＤＭＯＳデバイス２０を言及する、または、そのようなドーピングレベルおよび／または寸法の従来技術の選択を必ずしも表しているものと仮定されるべきではない。
【００２２】
図２のＬＤＭＯＳデバイス４０は、ＤＴＩ領域６０に近接する領域８０内に位置する（たとえば、Ｎ型）埋め込み層（ＢＬ）領域８６を含む点が、図１のＬＤＭＯＳデバイス２０とは異なっている。この単純な変更によって、図２のＬＤＭＯＳデバイス４０の非対称領域８３の絶縁破壊電圧ＢＶＤＳＳ８３が、図１および図２の対称領域８１のＢＶＤＳＳ８１と比肩し得るまでに上昇することが分かっている。たとえば、他のものが実質的に等価であるとすると、ＢＶＤＳＳ８１≒１４６．３ボルトを有するＬＤＭＯＳデバイスについて、ＢＶＤＳＳ８３≒１４６．７ボルトとなり、それによって、上記の図１のＬＤＭＯＳデバイス２０に対するＢＶＤＳＳ２０≒１２９．６ボルトと比較して、図２のＬＤＭＯＳデバイス４０に関してはＢＶＤＳＳ４０≒１４６．３ボルトとなることが分かった。これは非常に重大な改善であり、図１のＬＤＭＯＳデバイス２０に比して図２のＬＤＭＯＳデバイス４０の設計および製造の最小限の改変によって達成される。これは、図３〜図１１に関連してより十分に説明される。
【００２３】
図３〜図１０は、本発明のさらなる実施形態による、結果として形成される構造９０３〜９１０が示されている、さまざまな製造段階８０３〜８１０中の図２のＬＤＭＯＳデバイス４０の簡略化された断面図を示す。図３〜図１０の製造段階８０３〜８１０において形成されているさまざまな領域および要素が、図２の完成したＬＤＭＯＳデバイス４０にどのように関係するかの評価を容易にするために、図２の角括弧８１および８３が図３〜図１０に含まれている。既に説明されたように、角括弧８１は対称ＬＤＭＯＳデバイス部分８１を識別し、角括弧８３は非対称ＬＤＭＯＳデバイス部分８３を識別する。
【００２４】
ここで、図３の製造段階８０３を参照すると、「ハンドルウェハ」または基板２２が、基板２２の上面２３上に絶縁ＢＯＸ層２４を有して提供される。ＢＯＸ層２４の上には、厚さ２７１を有する半導体（ＳＣ）層２７がある。厚さ２７１は、好都合には約０．３〜１０マイクロメートルの範囲内にあるが、より厚いまたはより薄い層が使用されてもよい。層２７は、製造が進行するにつれて追加の層が提供されると、ＳＣ部分２７とも称される。ＳＣ層または部分２７（たとえば、Ｐ型）は好ましくはエピタキシャル成長によって形成されるが、他の作製技法が使用されてもよい。ＳＣ層または部分２７は、好都合には、約１．０Ｅ１４〜５．０Ｅ１６ｃｍ−３の範囲内のドーピングを有するが、より高いまたは低いドーピングが使用されてもよい。基板２２、絶縁層２４およびＳＣ層または部分２７の組み合わせ２１は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）構造２１と称される場合もある。そのようなＳＯＩ構造を提供するための技法は、当該技術分野において周知である。マスク９０は、ＳＯＩ構造２１の上面２９上に提供される。マスク２９は、開領域９０１および閉領域９０２を有する。マスク９０にはフォトレジストが好都合であるが、他のハードおよび／またはソフトマスク材料が使用されてもよい。たとえば、リンのインプラント（Ａ）がマスク９０の開領域９０１を通じて提供され、（たとえば、Ｎ型）埋め込み層（ＢＬ）領域８６が形成されるが、他のドーパントが使用されてもよい。ＢＬ領域８６は実質的にＳＣ層または部分２７を貫通して絶縁層２４まで延在することが必須ではないにせよ望ましいが、他の深さが使用されてもよい。ＢＬ領域８６は、側方には、後の、図２のＤＴＩ領域６０のロケーションに近接する領域８０を含むように、位置する。ＢＬ領域８６のドーピングは、おおよそ約１．０Ｅ１３〜５．０Ｅ１５ｃｍ−３の範囲内にあることが望ましいが、より高いまたは低いドーピング濃度が使用されてもよい。ＢＬ領域８６の横幅は、好都合には約０．７〜５．０マイクロメートルの範囲内にあるが、より大きいまたは小さい幅が使用されてもよい。構造９０３が、結果として生じる。
【００２５】
ここで図４の製造段階８０４を参照すると、マスク９０が除去され、上面２６を有するＳＣ層または部分２８（たとえば、Ｐ型）がＳＣ層または部分２７の上面２９の上に提供される。厚さ２８１は、好都合には約０．５〜２０．０マイクロメートルの範囲内にあるが、より厚いまたはより薄い層が使用されてもよい。層２８は、製造が進行するにつれて追加の要素が提供されると、ＳＣ部分２８とも称される。ＳＣ層または部分２８（たとえば、Ｐ型）は好ましくはエピタキシャル成長によって形成されるが、他の作製技法が使用されることもできる。ＳＣ層または部分２８は、好都合には、約１．０Ｅ１４〜５．０Ｅ１６ｃｍ−３の範囲内のドーピングを有するが、より高いまたは低いドーピングが使用されてもよい。構造９０４が結果として生じる。
【００２６】
ここで図５の製造段階８０５を参照すると、マスク９２が表面２６の上に被着される（ａｐｐｌｉｅｄ）。マスク９２は、開口部分９２１、９２３および閉部分９２２、９２４、９２６を有する。インプラントＢ（たとえば、ホウ素から成る）およびインプラントＣ（たとえば、リンから成る）がともにマスク９２の開部分９２１、９２３を通じて適用される（ａｐｐｌｉｅｄ）。インプラントＢは、ＮまたはＰ型であり得、その結果インプラントＣはＰまたはＮ型であり得、いずれかの順序で適用され（ａｐｐｌｉｅｄ）、表面２６に近接する（たとえば、Ｐ型）ウェル領域４０１、４０２を形成するとともに、好都合にはＳＣ部分２７、２８の間の接触面２９付近まで延在する、下にある（たとえば、Ｎ型）ウェル領域４１１、４１２を形成し得る。ウェル領域４０１、４０２は、好都合には約０．５〜４．０マイクロメートルの範囲内にある厚さ４２３−１を有し、ウェル領域４１１、４１２は、好都合には約０．５〜４．０マイクロメートルの範囲内にある厚さ４２３−２を有し、それらの組み合わせは、好都合には約１．０〜９．０マイクロメートルの範囲内にある厚さ４２３を有し、これは一般的にはＳＣ層または部分２８の厚さ２８１に類似であるが、より大きいまたは小さい厚さまたは深さが使用されてもよい。ウェル領域４１１の下側端部４１１−１はおおよそＢＬ領域８６まで延在することが望ましいが、必須ではない。ウェル領域４０１、４０２（たとえば、Ｐ型）は、好都合には約１．０Ｅ１５〜１．０Ｅ１７ｃｍ−３の範囲内のドーピングを有するが、より高いまたは低いドーピングが使用されてもよい。ウェル領域４１１、４１２（たとえば、Ｎ型）は、好都合には約１．０Ｅ１５〜１．０Ｅ１７ｃｍ−３の範囲内のドーピングを有するが、より高いまたは低いドーピングが使用されてもよい。ウェル領域４０１、４１１は、一般的には非対称ＬＤＭＯＳ部分８３内に入り、ウェル領域４０２、４１２は、一般的には対称ＬＤＭＯＳ部分８１内に入る。ウェル領域４０１および４０２は通常、（たとえば、Ｐ型）ＬＤＭＯＳデバイス４０のドリフトスペースとしての役割を果たし、一方でウェル領域４１１および４１２は、表面電界緩和（ＲＥＳＵＲＦ）領域としての役割を果たす。構造９０５が結果として生じる。
【００２７】
ここで図６の製造段階８０６を参照すると、マスク９２が除去され、ＳＴＩ領域３０１、３０２、３０３、３０４（および任意選択的に３０５）ならびにＤＴＩ領域６０が、表面２６からＳＣ能動素子領域または層２５内にまで延在して形成される。ＳＴＩ領域３０１、３０２はウェル領域４０１内に形成され、ＳＴＩ領域３０３、３０４はウェル領域４０２内に形成される。ＤＴＩ領域６０は、実質的にウェル領域４０１、４１１およびＢＬ８６の左側部分において、または当該部分に交差して形成され、基板２２まで延在する。そのようなＳＴＩおよびＤＴＩ領域を形成するための技法は当該技術分野において周知である。構造９０６が結果として生じる。
【００２８】
ここで図７の製造段階８０７を参照すると、マスク９４が上面２６の上に設けられる。マスク９４は開部分９４１、９４３および閉部分９４２、９４４を有する。インプラントＤが、開口部分９４１、９４３を通じて提供されて、それぞれ開領域９４１、９４３の下の（たとえば、Ｎ型）ウェル領域４４１、４４２が形成される。リンが適切なＮ型ドーパントの非限定的な例であるが、他のドーパントが使用されてもよい。ウェル領域４４１（たとえば、Ｎ型）は、実質的に（たとえば、Ｐ型）ウェル領域４０１、４０２の間に位置する。ウェル領域４４２（たとえば、Ｎ型）は、（たとえば、Ｐ型）ウェル領域４０２の右に位置し、実質的に境界または対称線７４まで延在する。ウェル領域４４１、４４２（たとえば、Ｎ型）は、好都合には約５．０Ｅ１６〜５．０Ｅ１７ｃｍ−３の範囲内のドーピングを有するが、より高いまたは低いドーピングが使用されてもよい。ウェル領域４４１、４４２は、表面２６から好都合には約１．０〜５．０マイクロメートルの範囲内にある深さ４４７を有するが、より厚いまたはより薄い層が使用されてもよい。ＰＮまたはＮＰ接合部４４３がウェル領域４０１と４４１との間に形成され、接合部４４４がウェル領域４４１と４０２との間に形成され、接合部４４５がウェル領域４０２と４４２との間に形成される。ウェル領域４４１、４４２は通常、ＬＤＭＯＳデバイス４０のチャネル保持ボディ領域としての役割を果たす。構造９０７が結果として生じる。
【００２９】
ここで図８の製造段階８０８を参照すると、マスク９４が除去されてゲート構造５４−１、５４−２、５４−３（まとめて５４）が設けられる。第１のゲート構造５４−１は、ゲート絶縁膜５０１と、ゲート導体５０２と、側方ゲート絶縁体スペーサ５０３とを備える。第２のゲート構造５４−２は、ゲート絶縁膜５１１と、ゲート導体５１２と、側方ゲート絶縁体スペーサ５１３とを備える。第３のゲート構造５４−３は、ゲート絶縁膜５２１と、ゲート導体５２２と、側方ゲート絶縁体スペーサ５２３とを備える。ゲート構造５４は従来のものであり、それゆえ、形成技法は当該技術分野において周知である。第１のゲート構造５４−１はＰＮまたはＮＰ接合部４４３をまたぎ、第２のゲート構造５４−２はＰＮまたはＮＰ接合部４４４をまたぎ、第３のゲート構造５４−３はＰＮまたはＮＰ接合部４４５をまたぐ。構造９０８が結果として生じる。
【００３０】
ここで図９の製造段階８０９を参照すると、開部分９６１、９６３、９６５、９６７、９６９および閉部分９６２、９６４、９６６、９６８、９７０、９７２を有するマスク９６が被着される。インプラントＥ（たとえば、Ｐ型）が開部分９６１、９６３、９６５、９６７、９６９を通じて適用され（ａｐｐｌｉｅｄ）、それぞれ、（たとえば、すべてＰ＋の）ドレイン領域３１、ソース領域４５１、ソース領域４５２、ドレイン領域３２、およびソース領域４５３が形成される。ホウ素が適切なＰ型ドーパントの非限定的な例であるが、他のドーパントが使用されてもよい。そのようなソースおよびドレイン領域は、好都合には約１．０Ｅ２０〜５．０Ｅ２１ｃｍ−３の範囲内の（たとえば、Ｐ＋）ドーピング、および好都合には約０．１〜０．２５マイクロメートルの範囲内の比較的浅い深さ５５を有するが、より高いまたは低いドーピングおよびより大きいまたは小さい深さが使用されてもよい。構造９０９が結果として生じる。
【００３１】
ここで図１０の製造段階８１０を参照すると、マスク９６が除去されてマスク９８が被着される。マスク９８は開部分９８１、９８３および閉部分９８２、９８４を有する。インプラントＦが開部分９８１、９８３を通じて適用され（ａｐｐｌｉｅｄ）、それぞれ、（たとえば、すべてＮ＋の）ボディコンタクト領域４６１、４６２が形成される。リンが適切なドーパントの非限定的な例であるが、他のドーパント材料が使用されてもよい。そのようなボディコンタクト領域は、好都合には約１．０Ｅ２０〜５．０Ｅ２１ｃｍ−３の範囲内の（たとえば、Ｎ＋）ドーピング、および好都合には約０．１〜０．２５マイクロメートルの範囲内の比較的浅い深さ９９を有するが、より高いまたは低いドーピングおよびより大きいまたは小さい深さが使用されてもよい。構造９１０が結果として生じる。図２において示されている接続３３、５０、４７、５１、３４、５２、４８を設けることを除けば、ＬＤＭＯＳデバイス４０がほぼ完成される。接続３３、５０、４７、５１、３４、５２、４８は従来のものであり、たとえば、限定であることは意図されないが、金属−半導体合金（たとえば、ケイ化物）を露出したＳＣドレイン領域３１、ソース領域４５１、ソース領域４５２、ドレイン領域３２、およびソース領域４５３ならびに露出したＳＣボディコンタクト領域４６１、４６２に形成することによって設けられる。従来の様式で、追加の保護層、導電体層および層間絶縁体（図示せず）が表面２６の上に設けられ、ＬＤＭＯＳデバイス４０内の他の領域との、ならびに／または、同じ基盤上の他のデバイスとの、および／もしくは外部パッケージ接続との任意の所望の接続が形成されてもよい。
【００３２】
第１の実施形態によれば、その上に接して、またはそれを越えて上に少なくとも１つの実質的に対称な内部ＬＤＭＯＳ領域（８１）および少なくとも１つの非対称端部近接ＬＤＭＯＳ領域（８３）が位置するセミコンダクタ・オン・インシュレータ（ＳＯＩ）支持構造（２１）と、支持構造（２１）内に延在するとともに実質的に少なくとも１つの端部近接ＬＤＭＯＳ領域（８３）を終端させる（ｔｅｒｍｉｎａｔｉｎｇ）ディープ・トレンチ・アイソレーション（ＤＴＩ）壁と、少なくとも１つの非対称端部近接ＬＤＭＯＳ領域（８３）の上面（２６）に近接する第１の導電型のドレイン領域（３１）と、少なくとも１つの非対称端部近接ＬＤＭＯＳ領域（８３）の一部の下にあるとともに少なくとも１つの非対称端部近接ＬＤＭＯＳ領域（８３）のドレイン領域（３１）のものと反対の導電型の、ＤＴＩ壁（６０）に近接するドープＳＣ埋め込み層（ＢＬ）領域（８６）とを備える、マルチゲート（５３）側方拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイス（４０）が提供される。
【００３３】
さらなる実施形態によれば、少なくとも１つの非対称端部近接ＬＤＭＯＳ領域（８３）は、ドレイン領域（３１）に近接するとともにその下にある第１の導電型の第１のウェル領域およびドリフトスペース（４０１）と、第１のウェル領域およびドリフトスペース（４０１）の下にある第２の反対の導電型の第２のウェル領域（４１１）とを備え、ＢＬ領域（８６）は、第２の導電型であり、ＤＴＩ壁（６０）に近接する第２のウェル領域（４１１）の下にある。
【００３４】
またさらなる実施形態によれば、少なくとも１つの実質的に対称な内部ＬＤＭＯＳ領域（８１）は、第１の側方左側に位置するソース領域（４５２）と第２の側方右側に位置するソース領域（４５３）との間でほぼ中心に位置する少なくとも１つのドレイン領域（３２）であって、第１のソース領域（４５２）は第１のボディコンタクト領域（４４１）内に位置し、第２のソース領域（４５３）は第１のボディ領域（４４１）とは別個の第２のボディ領域（４４２）内に位置する、少なくとも１つのドレイン領域と、第１のソース領域（４５２）と少なくとも１つのドレイン領域（３２）との間で第１のボディ領域（４４１）の少なくとも第１の部分の上に延在する第１のゲート構造（５４−２）と、第２のソース領域（４５３）と少なくとも１つのドレイン領域（３２）との間で第２のボディ領域（４４２）の少なくとも第２の部分の上に延在する第２のゲート構造（５４−３）とを備える。
【００３５】
なおさらなる実施形態によれば、支持構造は、その上に第１のＳＣ層（２７）がある絶縁層（２４）がその上にある基板（２２）を備え、基板（２２）はさらに、第１のＳＣ層（２７）の上にある第２のＳＣ層（２８）を備えるとともに、上面（２６）を有する。
【００３６】
またなおさらなる実施形態によれば、少なくとも１つの実質的に対称な内部ＬＤＭＯＳ領域（８１）および少なくとも１つの非対称端部近接ＬＤＭＯＳ領域（８３）は、実質的に第２のＳＣ層（２８）内に位置する。
【００３７】
なおまたさらなる実施形態によれば、ＢＬ領域（８６）は、実質的に第１のＳＣ層および第２のＳＣ層を通じて絶縁層（２４）まで貫通する。
別の実施形態によれば、ＤＴＩ壁は、実質的に上面（２６）から絶縁層（２４）まで、または絶縁層（２４）を通じて貫通する。
【００３８】
また別の実施形態によれば、支持構造は、その上に第１のＳＣ層（２７）がある絶縁層（２４）がその上にある基板（２２）を備え、基板（２２）はさらに、第１のＳＣ層（２７）の上にある第２のＳＣ層（２８）を備え、その中には第１のウェル領域（４０１）および第２のウェル領域（４１１）が実質的に位置し、ＢＬ領域（８６）は、実質的に第２のウェル領域（４１１）から絶縁層（２４）まで延在する。
【００３９】
なお別の実施形態によれば、少なくとも１つの実質的に対称な内部ＬＤＭＯＳ領域（８１）は、第１のドレイン領域（３２）を有し、第１のドレイン領域（３２）は、第１のドレイン領域（３２）の側方両側に位置する少なくとも２つのソース領域（４５２、４５３）によって給電され、少なくとも１つの非対称端部近接ＬＤＭＯＳ領域（８３）は、少なくとも１つの第２のドレイン領域（３１）を有し、少なくとも１つの第２のドレイン領域（３１）は、第２のドレイン領域（３１）の側方片側のみに位置する少なくとも１つのソース領域（４５１）によって給電される。
【００４０】
第２の実施形態によれば、第１のソース領域（４５３）、第２のソース領域（４５２）、および側方で第１のソース領域（４５３）と第２のソース領域（４５２）との間で位置するドレイン領域（３４）を有する、少なくとも１つの中心に位置するＬＤＭＯＳデバイス領域（８１）と、周囲に位置するソース領域（４５１）、および側方で周囲に位置するソース領域（４５１）の外側に位置する、周囲に位置するドレイン領域（３１）を有する少なくとも１つの周囲に位置するデバイス領域（８３）と、側方で少なくとも１つの周囲に位置するデバイス領域（８３）の外側にあるディープ・トレンチ・アイソレーション（ＤＴＩ）領域（６０）と、少なくとも１つの周囲に位置するデバイス領域（８３）の少なくとも一部の下にあり、ＤＴＩ領域（６０）に近接し、周囲に位置するドレイン領域（３１）と反対の導電型である、埋め込み層半導体領域（８６）とを備える、ＬＤＭＯＳデバイス（４０）が提供される。
【００４１】
さらなる実施形態によれば、埋め込み層半導体領域（８６）は、周囲に位置するドレイン領域（３１）と同じ導電型の第１のウェル領域（４０１）によって、および第１のウェル領域（４０１）の下にあるとともに周囲に位置するドレイン領域（３１）と反対の導電型の第２のウェル領域（４１１）によって、周囲に位置するドレイン領域（３１）から垂直に分離される。
【００４２】
またさらなる実施形態によれば、埋め込み層半導体領域（６８）は、側方で周囲に位置するドレイン領域（３１）の外側にある。
なおさらなる実施形態によれば、埋め込み層半導体領域（６８）は、実質的にそれが貫通する半導体領域と反対の導電型である。
【００４３】
またなおさらなる実施形態によれば、埋め込み層半導体領域（６８）は、約１Ｅ１３〜５Ｅ１５ｃｍ−３の範囲内のドーピング濃度を有する。
第３の実施形態によれば、少なくとも１つの中心に位置するＬＤＭＯＳ領域（８１）および少なくとも１つの周囲に位置するＬＤＭＯＳ領域（８３）を有するＬＤＭＯＳデバイス（４０）を形成するための方法であって、第１の導電型の第１の半導体層（２７）がその上に重なる絶縁体層（２４）を内部に有するセミコンダクタ・オン・インシュレータ（ＳＯＩ）構造（２１）を提供することと、第１の半導体層（２７）内に第２の反対の導電型の埋め込み層（８６）を形成することと、第１の半導体層の上になる第２の半導体層（２８）を形成することと、実質的に第２の半導体層（２８）の中または上に少なくとも１つの中心に位置するＬＤＭＯＳ領域（８１）および少なくとも１つの周囲に位置するＬＤＭＯＳ領域（８３）を形成することと、第１の半導体層および第２の半導体層内に、少なくとも１つの周囲に位置するＬＤＭＯＳ領域（８３）および埋め込み層（８６）を側方に境界する、絶縁体層（２４）まで延在するディープ・トレンチ・アイソレーション（ＤＴＩ）領域（６０）を形成することとを含む、方法が提供される。
【００４４】
さらなる実施形態によれば、第１の半導体層（２７）および第２の半導体層（２８）は、エピタキシャルに形成される。
またさらなる実施形態によれば、方法は、少なくとも１つの中心に位置するＬＤＭＯＳ領域（８１）内に第１のドレイン領域（３２）ならびに第１のソース領域（４５２）および第２のソース領域（４５３）を形成することを含み、第１のドレイン領域（３２）は、側方で第１のソース領域（４５２）と第２のソース領域（４５３）との間に位置する。
【００４５】
なおさらなる実施形態によれば、方法は、少なくとも１つの周囲に位置するＬＤＭＯＳ領域（８３）内に別のドレイン領域（３１）および別のソース領域（４５１）を形成することをさらに含み、別のドレイン領域（３１）は側方で別のソース領域（４５１）の外側に位置する。
【００４６】
またなおさらなる実施形態によれば、別のドレイン領域（３１）および別のソース領域（４５１）を形成することは、側方で別のソース領域（４５１）よりもＤＴＩ領域（８６）に近い別のドレイン領域（３１）を形成することを含む。
【００４７】
なおまたさらなる実施形態によれば、少なくとも１つの周囲に位置するＬＤＭＯＳ領域（８３）内に別のドレイン領域（３１）および別のソース領域（４５１）を形成することは、ＤＴＩ領域（８６）に近接する別のドレイン領域（３１）と同じ導電型の第１のウェル領域（４０１）を設けるとともに、その中に別のドレイン領域（３１）を形成することを含む。
【００４８】
前述の本発明の詳細な説明の中で少なくとも１つの例示的な実施形態および作製方法を提示してきたが、膨大な数の変形形態が存在することを諒解されたい。１つまたは複数の例示的な実施形態は例に過ぎず、本発明の範囲、適用性または構成を限定することは決して意図されていないことも理解されるべきである。そうではなく、前述の詳細な説明は当業者に、本発明の例示的な実施形態を実施するための簡便な指針を提供することになり、添付の特許請求の範囲において明記されているような本発明の範囲およびその法的均等物から逸脱することなく、例示的な実施形態に記載されている要素の機能および構成にさまざまな変更を成すことができることが理解される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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