(57)【要約】【課題】従来技術に比較して簡単な回路構成で、効率及び安定性の優れたスイッチングレギュレータを提供する。【解決手段】バッファ回路６１は入力電圧Ｖｉｎで動作し、バッファ回路６２は出力電圧Ｖｏｕｔで動作する。ＰＷＭ論理回路５１Ａは、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ未満であることを示す電源切替信号Ｓ２０に応答して、制御信号Ｓｎ及びＳｐが、バッファ回路６１からスイッチングトランジスタ２４及び同期整流用トランジスタ２５にそれぞれ出力されるように制御する一方、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ以上であるであることを示す電源切替信号Ｓ２０に応答して、制御信号Ｓｎ及びＳｐが、バッファ回路６２からスイッチングトランジスタ２４及び同期整流用トランジスタ２５にそれぞれ出力されるように制御する。【選択図】図１
2014057466.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に接続された一端を有するコイルと、
上記コイルの他端と接地との間に接続され、入力される第１の制御信号により駆動されるスイッチングトランジスタと、
上記コイルと上記スイッチングトランジスタとの間の接続点と出力端子との間に接続され、入力される第２の制御信号により駆動される同期整流用トランジスタと、
上記入力端子を介して入力された入力電圧を所定の出力電圧に変換して上記出力端子から出力するように、上記スイッチングトランジスタ及び上記同期整流用トランジスタを制御するスイッチング制御回路と、
上記出力電圧を上記入力電圧と比較し、当該比較結果を示す電源切替信号を発生する比較器とを備えたスイッチングレギュレータにおいて、
上記入力電圧で動作する第１のバッファ回路と、
上記出力電圧で動作する第２のバッファ回路とをさらに備え、
上記スイッチング制御回路は、上記出力電圧が上記入力電圧未満であることを示す電源切替信号に応答して、上記第１及び第２の制御信号が、上記第１のバッファ回路から上記スイッチングトランジスタ及び上記同期整流用トランジスタにそれぞれ出力されるように制御する一方、上記出力電圧が上記入力電圧以上であることを示す電源切替信号に応答して、上記第１及び第２の制御信号が、上記第２のバッファ回路から上記スイッチングトランジスタ及び上記同期整流用トランジスタにそれぞれ出力されるように制御することを特徴とするスイッチングレギュレータ。
【請求項２】
上記スイッチング制御回路は、
上記出力電圧が上記入力電圧以上になった第１のタイミングにおいて、上記第１及び第２の制御信号を発生するように上記第２のバッファ回路を制御した後に、上記第１のタイミングから所定の遅延時間だけ後のタイミングにおいて、上記第１のバッファ回路からの第１及び第２の制御信号から、上記第２のバッファ回路からの第１及び第２の制御信号に切り替えて上記スイッチングトランジスタ及び上記同期整流用トランジスタにそれぞれ出力するように制御し、
上記出力電圧が上記入力電圧未満になった第２のタイミングにおいて、上記第１及び第２の制御信号を発生するように上記第１のバッファ回路を制御した後に、上記第２のタイミングから所定の遅延時間だけ後のタイミングにおいて、上記第２のバッファ回路からの第１及び第２の制御信号から、上記第１のバッファ回路からの第１及び第２の制御信号に切り替えて上記スイッチングトランジスタ及び上記同期整流用トランジスタにそれぞれ出力するように制御することを特徴とする請求項１記載のスイッチングレギュレータ。
【請求項３】
上記スイッチング制御回路は、上記スイッチングトランジスタがオンするタイミングを表す所定のセット信号に同期して、上記第１のバッファ回路からの第１及び第２の制御信号から、上記第２のバッファ回路からの第１及び第２の制御信号に切り替えるように制御し、もしくは、上記第２のバッファ回路からの第１及び第２の制御信号から、上記第１のバッファ回路からの第１及び第２の制御信号に切り替えるように制御することを特徴とする請求項１又は２記載のスイッチングレギュレータ。
【請求項４】
入力端子に接続された一端を有するコイルと、
上記コイルの他端と接地との間に接続されたスイッチングトランジスタと、
上記コイルと上記スイッチングトランジスタとの間の接続点と出力端子との間に接続された同期整流用トランジスタと、
上記同期整流用トランジスタのバックゲートと上記接続点との間に接続された第１のバックゲートスイッチと、
上記同期整流用トランジスタのバックゲートと上記出力端子との間に接続された第２のバックゲートスイッチと、
上記入力端子を介して入力された入力電圧を所定の出力電圧に変換して上記出力端子から出力するように、上記スイッチングトランジスタ及び上記同期整流用トランジスタを制御するスイッチング制御回路と、
上記第１及び第２のバックゲートスイッチを制御するバックゲート制御回路とを備えたスイッチングレギュレータにおいて、
上記バックゲート制御回路は、
上記出力電圧が上記入力電圧未満であり、かつ上記スイッチングトランジスタがオンしているときは、上記第１のバックゲートスイッチをオフしかつ上記第２のバックゲートスイッチをオフし、
上記出力電圧が上記入力電圧未満であり、かつ上記スイッチングトランジスタがオフしているときは、上記第１のバックゲートスイッチをオンしかつ上記第２のバックゲートスイッチをオフし、
上記出力電圧が上記入力電圧以上であるときは、上記第１のバックゲートスイッチをオフしかつ上記第２のバックゲートスイッチをオンし、
上記出力電圧が上記入力電圧未満であるときは、上記同期整流トランジスタは常にオフするように制御される一方、上記出力電圧が上記入力電圧以上であるときは、上記同期整流トランジスタは上記スイッチングトランジスタと相補的にオンするように制御されることを特徴とするスイッチングレギュレータ。
【請求項５】
上記バックゲート制御回路は、上記スイッチングトランジスタがオンするタイミングを表す所定のセット信号に同期して、上記第２のバックゲートスイッチをオフからオンに切り替え、もしくはオンからオフに切り替えることにより、上記同期整流用トランジスタがオフしているときに、上記第２のバックゲートスイッチをオフからオンに切り替え、もしくはオンからオフに切り替えることを特徴とする請求項４記載のスイッチングレギュレータ。
【請求項６】
上記スイッチングレギュレータは、
上記出力電圧を上記入力電圧と比較し、当該比較結果を示す電源切替信号を発生する比較器をさらに備え、
上記バックゲート制御回路は、上記セット信号の発生間隔が所定の発生間隔しきい値より長いときは、上記セット信号を用いることなく、上記電源切替信号に基づいて上記第２のバックゲートスイッチをオフからオンに切り替え、もしくはオンからオフに切り替えることを特徴とする請求項５記載のスイッチングレギュレータ。
【請求項７】
上記同期整流用トランジスタは、上記スイッチングトランジスタがオンするタイミングを表す所定のセット信号に同期して、常にオフするように制御される第１の状態から、上記スイッチングトランジスタと相補的にオンするように制御される第２の状態に遷移し、もしくは、上記第２の状態から上記第１の状態に遷移することにより、上記同期整流用トランジスタがオフしているときに、上記第１の状態から上記第２の状態に遷移し、もしくは、上記第２の状態から上記第１の状態に遷移することを特徴とする請求項４乃至６のうちのいずれか１つに記載のスイッチングレギュレータ。
【請求項８】
上記スイッチングレギュレータは、
上記出力電圧を上記入力電圧と比較し、当該比較結果を示す電源切替信号を発生する比較器をさらに備え、
上記同期整流用トランジスタは、上記セット信号の発生間隔が所定の発生間隔しきい値より長いときは、上記セット信号に関係なく、上記電源切替信号に基づいて、上記第１の状態から上記第２の状態に遷移し、もしくは、上記第２の状態から上記第１の状態に遷移することを特徴とする請求項７記載のスイッチングレギュレータ。
【請求項９】
入力端子に接続された一端を有するコイルと、
上記コイルの他端と接地との間に接続されたスイッチングトランジスタと、
上記コイルと上記スイッチングトランジスタとの間の接続点と出力端子との間に接続された同期整流用トランジスタと、
上記同期整流用トランジスタのバックゲートと上記接続点との間に接続された第１のバックゲートスイッチと、
上記同期整流用トランジスタのバックゲートと上記出力端子との間に接続された第２のバックゲートスイッチと、
上記入力端子を介して入力された入力電圧を所定の出力電圧に変換して上記出力端子から出力するように、上記スイッチングトランジスタ及び上記同期整流用トランジスタを制御するスイッチング制御回路と、
上記第１及び第２のバックゲートスイッチを制御するバックゲート制御回路とを備えたスイッチングレギュレータにおいて、
上記バックゲート制御回路は、上記同期整流用トランジスタがオフしているときに、上記第２のバックゲートスイッチをオフからオンに切り替え、もしくはオンからオフに切り替えることを特徴とするスイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチングレギュレータに関し、特に、同期整流用トランジスタを備えた昇圧型スイッチングレギュレータに関する。
【背景技術】
【０００２】
まず始めに、従来技術に係る昇圧型スイッチングレギュレータを説明する。図１４は、従来技術に係るスイッチングレギュレータの構成を示すブロック図である。図１４において、従来技術に係るスイッチングレギュレータは、スイッチング制御回路であるパルス幅変調（以下、ＰＷＭ（Pulse width Modulation）という。）論理回路５１と、バッファ回路５２と、その他の内部回路５０と、コンパレータ２０と、インバータ２１及び２７と、コイル２３と、ＮＭＯＳ電界効果トランジスタであるスイッチングトランジスタ２４と、ＰＭＯＳ電界効果トランジスタである同期整流用トランジスタ２５と、イネーブル回路２６と、コンデンサ２８と、電源切替スイッチＳＷ１及びＳＷ２と、バックゲートスイッチＳＢ１及びＳＢ２と、入力端子Ｔ１と、出力端子Ｔ２とを備えて構成される。
【０００３】
ここで、コイル２３とスイッチングトランジスタ２４とは、入力端子Ｔ１と接地との間に接続点Ｌｘを介して直列に接続され、接続点Ｌｘは、同期整流用トランジスタ２５を介して出力端子Ｔ２に接続される。また、コンデンサ２８は出力端子Ｔ２と接地との間に接続される。さらに、バックゲートスイッチＳＢ１は同期整流用トランジスタ２５のバックゲートと接続点Ｌｘとの間に接続され、バックゲートスイッチＳＢ２は同期整流用トランジスタ２５のバックゲートと出力端子Ｔ２との間に接続される。イネーブル回路２６は、スイッチングレギュレータがスタンバイ状態であるときはローレベルのイネーブル信号Ｓ２６を発生する一方、スイッチングレギュレータがアクティブ状態であるときはハイレベルのイネーブル信号Ｓ２６を発生する。イネーブル信号Ｓ２６は、バックゲートスイッチＳＢ２に直接出力されるとともに、インバータ２７を介してバックゲートスイッチＳＢ１に出力される。ハイレベルのイネーブル信号Ｓ２６に応答して、バックゲートスイッチＳＢ１はオフされ、バックゲートスイッチＳＢ２はオンされる。一方、ローレベルのイネーブル信号Ｓ２６に応答して、バックゲートスイッチＳＢ１はオンされ、バックゲートスイッチＳＢ２はオフされる。
【０００４】
ＰＷＭ論理回路５１は、出力端子Ｔ２から出力される出力電圧Ｖｏｕｔが所定の電圧になるように、スイッチングトランジスタ２４と同期整流用トランジスタ２５とを相補的にオンするための制御信号Ｓｎ５１及びＳｐ５１を発生して、バッファ回路５２に出力する。また、バッファ回路５２は、入力される制御信号Ｓｎ５１及びＳｐ５１を、制御信号Ｓｎ５２及びＳｐ５２として、スイッチングトランジスタ２４及び同期整流用トランジスタ２５の各ゲートにそれぞれ出力する。
【０００５】
また、入力電圧Ｖｉｎはコンパレータ２０の非反転入力端子に出力される一方、出力電圧Ｖｏｕｔはコンパレータ２０の反転入力端子に出力される。コンパレータ２０は、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ未満であるときはハイレベルの電源切替信号Ｓ２０を発生する一方、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ以上であるときはローレベルの電源切替信号Ｓ２０を発生する。電源切替信号Ｓ２０は、スイッチＳＷ２に直接出力されるとともに、インバータ２１を介してスイッチＳＷ１に出力される。出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ未満であるときは、スイッチＳＷ１がオンし且つスイッチＳＷ２がオフし、入力電圧Ｖｉｎは、スイッチングレギュレータのＩＣ内部の電源電圧Ｖｄｄｉとして、ＰＷＭ論理回路５１と、バッファ回路５２と、その他の内部回路５０とに供給される。また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ以上であるときは、スイッチＳＷ１がオフし且つスイッチＳＷ２がオンし、出力電圧Ｖｏｕｔは、スイッチングレギュレータのＩＣ内部の内部電源電圧Ｖｄｄｉとして、ＰＷＭ論理回路５１と、バッファ回路５２と、その他の内部回路５０とに供給される。ＰＷＭ論理回路５１と、バッファ回路５２と、その他の内部回路５０とは、内部電源電圧Ｖｄｄｉにより動作する。
【０００６】
従って、図１４の昇圧型スイッチングレギュレータの起動後、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ以上になると、入力電圧Ｖｉｎ以上の高い出力電圧ＶｏｕｔでＰＷＭ論理回路５１と、バッファ回路５２と、その他の内部回路５０とを動作させることができる。このため、スイッチングトランジスタ２４及び同期整流用トランジスタ２５のオン抵抗の低下による効率向上を図ることができる。また、入力電圧Ｖｉｎが起動時より低くなっても、出力電圧Ｖｏｕｔによりスイッチングレギュレータを安定して動作させることができる。
【０００７】
また、スイッチングレギュレータがアクティブ状態の場合、バックゲートスイッチＳＢ２はオンし、バックゲートスイッチＳＢ１はオフし、同期整流用トランジスタ２５のバックゲートの電圧は、実質的に出力電圧Ｖｏｕｔになる。従って、同期整流用トランジスタ２５の寄生ダイオードのアノードは接続点Ｌｘに接続され、カソードは出力端子Ｔ２に接続され、出力端子Ｔ２から入力端子Ｔ１までの電流パスはカットされる。一方、スイッチングレギュレータがスタンバイ状態の場合、バックゲートスイッチＳＢ２はオフし、バックゲートスイッチＳＢ１はオンし、同期整流用トランジスタ２５のバックゲートの電位は、実質的に接続点Ｌｘの電位になる。従って、同期整流用トランジスタ２５の寄生ダイオードのアノードは出力端子Ｔ２に接続され、カソードは接続点Ｌｘに接続され、入力端子Ｔ１から出力端子Ｔ２までの電流パスはカットされる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した従来技術に係るスイッチングレギュレータは、以下の２つの課題を有しており、動作条件によっては効率が悪化し、出力電圧Ｖｏｕｔに歪みが発生する可能性がある。
【０００９】
第１の課題．
図１４において、スイッチングトランジスタ２４及び同期整流用トランジスタ２５を駆動するバッファ回路５２は内部電源電圧Ｖｄｄｉで動作するが、トランジスタ２４及び２５の駆動時にバッファ回路５２にはスイッチング電流が流れる。トランジスタ２４及び２５のサイズが比較的小さい場合は、当該トランジスタ２４及び２５を駆動するバッファ回路５２のサイズも比較的小さいため、スイッチング電流はそれほど問題にならない。しかしながら、トランジスタ２４及び２５のオン抵抗を小さくし、トランジスタ２４及び２５を大電流に対応させるためにサイズを大きくすると、バッファ回路５２のサイズもそれに伴い大きくなり、スイッチング電流も大きくなる。その結果、内部電源電圧Ｖｄｄｉは、スイッチＳＷ１又はＳＷ２のオン抵抗の影響を受けて大きく低下する。そして、スイッチングトランジスタ２４のオン時に、ハイレベルの制御信号Ｓｐ５２の電圧レベルが低下して、ハイレベルの制御信号Ｓｐ５２に応答してオフされるべき同期整流用トランジスタ２５がオンしてしまい、出力端子Ｔ２から同期整流用トランジスタ２５とスイッチングトランジスタ２４とを介して接地に電流が逆流し効率が悪化する。
【００１０】
この課題を解決するために、特許文献１記載の昇圧型スイッチングレギュレータは、スイッチングトランジスタを駆動する第１のバッファに接続された第１のスイッチと、同期整流用トランジスタを駆動する第２のバッファに接続された第２のスイッチとを備え、入力電圧及び出力電圧のうち高い方の電圧を、電源電圧として第１のスイッチを介して第１のバッファに供給するとともに第２のスイッチを介して第２のバッファに供給する。従って、スイッチングトランジスタの駆動時の突入電流は同期整流用トランジスタには影響を与えない。しかしながら、同期整流用トランジスタには、第２のスイッチのオン抵抗が影響を与え、同期整流用トランジスタのゲートに出力されるハイレベルの制御信号の電圧レベルは、一瞬低下してしまう。スイッチングトランジスタ及び同期整流用トランジスタを、ともにオフするタイミングを有するように制御するとき、同期整流用トランジスタのゲート電圧の低下は同期整流用トランジスタのオンを引き起こし、その結果、効率が悪くなる。この事態を回避するためには、第２のスイッチのサイズを大きくして当該スイッチのオン抵抗を小さくし、内部電源電圧の出力部と接地との間に比較的大きい容量を有する安定化のためのキャパシタを搭載すればよいが、レイアウト面積が非常に大きくなってしまう。
【００１１】
第２の課題．
昇圧型スイッチングレギュレータをスタンバイ状態から起動するとき、出力電圧Ｖｏｕｔは接地レベルから上昇する。このため、スイッチングレギュレータは、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに到達するまでは降圧状態であり、入力電圧Ｖｉｎに到達した後は昇圧状態になる。図１４の従来技術に係るスイッチングレギュレータでは、上述したように、スタンバイ時はバックゲートスイッチＳＢ２をオフし、バックゲートスイッチＳＢ１をオンすることにより、入力端子Ｔ１から出力端子Ｔ２までの電流パスをカットしている。しかしながら、スイッチングレギュレータが起動してアクティブ状態になると、バックゲートスイッチＳＢ２がオンし、バックゲートスイッチＳＢ１がオフするので、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに到達するまでの間に、同期整流用トランジスタ２５の寄生ダイオードを介して入力端子Ｔ１から出力端子Ｔ２に大電流が流れてしまう。
【００１２】
第２の課題を解決するために、特許文献２記載の昇圧型スイッチングレギュレータは、昇圧型スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する起動期間に、スイッチングトランジスタをオフした状態で、同期整流用トランジスタを徐々にオンする。また、特許文献３記載の昇圧型ＤＣ−ＤＣコンバータは、ＤＣ−ＤＣコンバータの起動時に、同期整流用トランジスタが徐々にオンされるように、同期整流用トランジスタのゲートに供給されるゲート電圧を徐々に変動させる。さらに、特許文献４記載の昇圧型スイッチングレギュレータは、スイッチングレギュレータの昇圧停止状態から昇圧動作状態に遷移する間の第１期間に、スイッチングトランジスタをオフさせて同期整流トランジスタをスイッチングさせ、又はスイッチングトランジスタ及び同期整流用トランジスタをオフさせてバックゲートスイッチ（例えば、図１４のバックゲートスイッチＳＢ２）をスイッチングさせる。
【００１３】
しかしながら、特許文献２及び特許文献３記載のスイッチングレギュレータによれば、突入電流が抑制はされるが、入力電圧Ｖｉｎが設定された出力電圧Ｖｏｕｔ以上の場合は、入力電圧Ｖｉｎが同期整流用トランジスタ２５の寄生のダイオードを通って出力端子Ｔ２から出力されるという新たな課題が発生する。また、特許文献２、３及び４記載の各スイッチングレギュレータでは、起動時にスイッチングトランジスタがオフしているため、突入電流を抑制するために、同期整流用トランジスタ側に過電流保護回路を設ける必要がある。通常、昇圧時（出力電圧Ｖｏｕｔ≧入力電圧Ｖｉｎ）の突入電流を抑制するために、スイッチングトランジスタ２４側に過電流保護を設けるので、特許文献２、３及び４記載の各スイッチングレギュレータによれば、余分に過電流保護回路を設けることになる。また、一定の傾きで出力電圧を増加させるためのソフトスタート回路も同期整流用トランジスタに対して追加で設ける必要があるので、回路構成が非常に複雑になる。
【００１４】
本発明の目的は以上の問題点を解決し、従来技術に比較して簡単な回路構成で、効率及び安定性の優れたスイッチングレギュレータを提供することにある。
【課題を解決するための手段】
【００１５】
第１の発明に係るスイッチングレギュレータは、
入力端子に接続された一端を有するコイルと、
上記コイルの他端と接地との間に接続され、入力される第１の制御信号により駆動されるスイッチングトランジスタと、
上記コイルと上記スイッチングトランジスタとの間の接続点と出力端子との間に接続され、入力される第２の制御信号により駆動される同期整流用トランジスタと、
上記入力端子を介して入力された入力電圧を所定の出力電圧に変換して上記出力端子から出力するように、上記スイッチングトランジスタ及び上記同期整流用トランジスタを制御するスイッチング制御回路と、
上記出力電圧を上記入力電圧と比較し、当該比較結果を示す電源切替信号を発生する比較器とを備えたスイッチングレギュレータにおいて、
上記入力電圧で動作する第１のバッファ回路と、
上記出力電圧で動作する第２のバッファ回路とをさらに備え、
上記スイッチング制御回路は、上記出力電圧が上記入力電圧未満であることを示す電源切替信号に応答して、上記第１及び第２の制御信号が、上記第１のバッファ回路から上記スイッチングトランジスタ及び上記同期整流用トランジスタにそれぞれ出力されるように制御する一方、上記出力電圧が上記入力電圧以上であることを示す電源切替信号に応答して、上記第１及び第２の制御信号が、上記第２のバッファ回路から上記スイッチングトランジスタ及び上記同期整流用トランジスタにそれぞれ出力されるように制御することを特徴とする。
【００１６】
第２の発明に係るスイッチングレギュレータは、
入力端子に接続された一端を有するコイルと、
上記コイルの他端と接地との間に接続されたスイッチングトランジスタと、
上記コイルと上記スイッチングトランジスタとの間の接続点と出力端子との間に接続された同期整流用トランジスタと、
上記同期整流用トランジスタのバックゲートと上記接続点との間に接続された第１のバックゲートスイッチと、
上記同期整流用トランジスタのバックゲートと上記出力端子との間に接続された第２のバックゲートスイッチと、
上記入力端子を介して入力された入力電圧を所定の出力電圧に変換して上記出力端子から出力するように、上記スイッチングトランジスタ及び上記同期整流用トランジスタを制御するスイッチング制御回路と、
上記第１及び第２のバックゲートスイッチを制御するバックゲート制御回路とを備えたスイッチングレギュレータにおいて、
上記バックゲート制御回路は、
上記出力電圧が上記入力電圧未満であり、かつ上記スイッチングトランジスタがオンしているときは、上記第１のバックゲートスイッチをオフしかつ上記第２のバックゲートスイッチをオフし、
上記出力電圧が上記入力電圧未満であり、かつ上記スイッチングトランジスタがオフしているときは、上記第１のバックゲートスイッチをオンしかつ上記第２のバックゲートスイッチをオフし、
上記出力電圧が上記入力電圧以上であるときは、上記第１のバックゲートスイッチをオフしかつ上記第２のバックゲートスイッチをオンし、
上記出力電圧が上記入力電圧未満であるときは、上記同期整流トランジスタは常にオフするように制御される一方、上記出力電圧が上記入力電圧以上であるときは、上記同期整流トランジスタは上記スイッチングトランジスタと相補的にオンするように制御されることを特徴とする。
【００１７】
第３の発明に係るスイッチングレギュレータは、
入力端子に接続された一端を有するコイルと、
上記コイルの他端と接地との間に接続されたスイッチングトランジスタと、
上記コイルと上記スイッチングトランジスタとの間の接続点と出力端子との間に接続された同期整流用トランジスタと、
上記同期整流用トランジスタのバックゲートと上記接続点との間に接続された第１のバックゲートスイッチと、
上記同期整流用トランジスタのバックゲートと上記出力端子との間に接続された第２のバックゲートスイッチと、
上記入力端子を介して入力された入力電圧を所定の出力電圧に変換して上記出力端子から出力するように、上記スイッチングトランジスタ及び上記同期整流用トランジスタを制御するスイッチング制御回路と、
上記第１及び第２のバックゲートスイッチを制御するバックゲート制御回路とを備えたスイッチングレギュレータにおいて、
上記バックゲート制御回路は、上記同期整流用トランジスタがオフしているときに、上記第２のバックゲートスイッチをオフからオンに切り替え、もしくはオンからオフに切り替えることを特徴とする。
【発明の効果】
【００１８】
第１の発明に係るスイッチングレギュレータによれば、スイッチング制御回路は、出力電圧が入力電圧未満であることを示す電源切替信号に応答して、第１及び第２の制御信号が、第１のバッファ回路からスイッチングトランジスタ及び同期整流用トランジスタにそれぞれ出力されるように制御する一方、出力電圧が入力電圧以上であるであることを示す電源切替信号に応答して、第１及び第２の制御信号が、第２のバッファ回路からスイッチングトランジスタ及び同期整流用トランジスタにそれぞれ出力されるように制御するので、従来技術に比較して簡単な回路構成で、効率及び安定性の優れたスイッチングレギュレータを提供できる。
【００１９】
第２の発明に係るスイッチングレギュレータによれば、バックゲート制御回路は、出力電圧が入力電圧未満であり、かつスイッチングトランジスタがオンしているときは、第１のバックゲートスイッチをオフしかつ第２のバックゲートスイッチをオフし、出力電圧が入力電圧未満であり、かつスイッチングトランジスタがオフしているときは、第１のバックゲートスイッチをオンしかつ第２のバックゲートスイッチをオフし、出力電圧が入力電圧以上であるときは、第１のバックゲートスイッチをオフしかつ第２のバックゲートスイッチをオンするので、従来技術に比較して簡単な回路構成で、効率及び安定性の優れたスイッチングレギュレータを提供できる。
【００２０】
第３の発明に係るスイッチングレギュレータによれば、上記同期整流用トランジスタがオフしているときに、上記第２のバックゲートスイッチをオフからオンに切り替え、もしくはオンからオフに切り替えるので、従来技術に比較して簡単な回路構成で、効率及び安定性の優れたスイッチングレギュレータを提供できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。
【図２】本発明の第２の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。
【図３】電源切替信号Ｓ２０の電圧レベルがハイレベルからローレベルに切り替わるときの図１のスイッチングレギュレータの動作を示すタイミングチャートである。
【図４】電源切替信号Ｓ２０の電圧レベルがハイレベルからローレベルに切り替わるときの図２のスイッチングレギュレータの動作を示すタイミングチャートである。
【図５】電源切替信号Ｓ２０の電圧レベルがローレベルからハイレベルに切り替わるときの図２のスイッチングレギュレータの動作を示すタイミングチャートである。
【図６】本発明の第３の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。
【図７】図６のスイッチングレギュレータの動作を示すタイミングチャートである。
【図８】本発明の第４の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。
【図９】図６のスイッチングレギュレータの動作を示すタイミングチャートである。
【図１０】図８のスイッチングレギュレータの動作を示すタイミングチャートである。
【図１１】本発明の第５の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。
【図１２】図１１のセット信号監視回路９０及び出力回路１００の構成を示す回路図である。
【図１３】本発明の第６の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。
【図１４】従来技術に係るスイッチングレギュレータの構成を示すブロック図である。
【発明を実施するための形態】
【００２２】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２３】
第１の実施形態．
図１は、本発明の第１の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。本実施形態に係るスイッチングレギュレータは、昇圧型のスイッチングレギュレータである。図１において、本実施形態に係るスイッチングレギュレータは、スイッチング制御回路であるＰＷＭ論理回路５１Ａと、バッファ回路６１及び６２と、その他の内部回路５０と、コンパレータ２０と、インバータ２１及び２７と、コイル２３と、ＮＭＯＳ電界効果トランジスタであるスイッチングトランジスタ２４と、ＰＭＯＳ電界効果トランジスタである同期整流用トランジスタ２５と、イネーブル回路２６と、コンデンサ２８と、電源切替スイッチＳＷ１及びＳＷ２と、バックゲートスイッチＳＢ１及びＳＢ２と、スイッチＳＷ３及びＳＷ４と、入力端子Ｔ１と、出力端子Ｔ２とを備えて構成される。なお、本実施形態及び以下の各実施形態において、図１４の従来技術に係るスイッチングレギュレータと同様の構成要素については同一の符号を付し、説明を省略する。以下、図１４のスイッチングレギュレータとの間の相違点を説明する。
【００２４】
図１において、ＰＷＭ論理回路５１Ａ及びその他の内部回路５０には、図１４のスイッチングレギュレータと同様に、電源切替スイッチＳＷ１又はＳＷ２を介して内部電源電圧Ｖｄｄｉが供給される。また、バッファ回路６１には、入力電圧Ｖｉｎが電源電圧として直接供給される一方、バッファ回路６２には、出力電圧Ｖｏｕｔが電源電圧として直接供給される。ＰＷＭ論理回路５１Ａは、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ未満であるとき、ハイレベルの電源切替信号Ｓ２０に応答して、スイッチングトランジスタ２４をオンオフするための制御信号Ｓｎ１と、同期整流用トランジスタ２５をオフするためのハイレベルの制御信号Ｓｐ１とを発生してバッファ回路６１に出力する。また、ＰＷＭ論理回路５１Ａは、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ以上であるとき、ローレベルの電源切替信号Ｓ２０に応答して、スイッチングトランジスタ２４と同期整流用トランジスタ２５とを相補的にオンするための制御信号Ｓｎ２及びＳｐ２を発生して、バッファ回路６２に出力する。
【００２５】
バッファ回路６１は入力電圧Ｖｉｎを電源電圧として供給され、入力される制御信号Ｓｎ１を制御信号Ｓｎ６１としてスイッチＳＷ３に出力する一方、入力される制御信号Ｓｐ１を制御信号Ｓｐ６１としてスイッチＳＷ４に出力する。また、バッファ回路６２は出力電圧Ｖｏｕｔを電源電圧として供給され、入力される制御信号Ｓｎ２を制御信号Ｓｎ６２としてスイッチＳＷ３に出力する一方、入力される制御信号Ｓｐ２を制御信号Ｓｐ６２としてスイッチＳＷ４に出力する。ＰＷＭ論理回路５１Ａは、スイッチＳＷ３及びＳＷ４を、ハイレベルの電源切替信号Ｓ２０に応答してバッファ回路６１側に連動して切り替える一方、ローレベルの電源切替信号Ｓ２０に応答してバッファ回路６２側に連動して切り替える。そして、制御信号Ｓｎ６１又はＳｎ６２は、スイッチＳＷ３を介して、制御信号Ｓｎとしてスイッチングトランジスタ２４のゲートに出力され、制御信号Ｓｐ６１又はＳｐ６２は、スイッチＳＷ４を介して、制御信号Ｓｐとして同期整流用トランジスタ２５のゲートに出力される。なお、スイッチＳＷ３及びＳＷ４は、それぞれ１対のトランスミッションゲートを備えて構成される。
【００２６】
本実施形態に係るスイッチングレギュレータは、図１４のスイッチングレギュレータに比較して、入力電圧Ｖｉｎで動作してスイッチングトランジスタ２４及び同期整流用トランジスタ２５を駆動するバッファ回路６１と、出力電圧Ｖｏｕｔで動作してスイッチングトランジスタ２４及び同期整流用トランジスタ２５を駆動するバッファ回路６２とを備えた点が異なる。ＰＷＭ論理回路５１Ａは、電源切替信号Ｓ２０に基づいて、これらの２つのバッファ回路６１及び６２のうちの一方に制御信号Ｓｎ１及びＳｐ１又は制御信号Ｓｎ２及びＳｐ２を出力する。さらに、バッファ回路６１及び６２のうち、動作しているバッファ回路からの制御信号Ｓｎ６１及びＳｐ６１又は制御信号Ｓｎ６２及びＳｐ６２は、制御信号Ｓｎ及びＳｐとしてスイッチングトランジスタ２４及び同期整流用トランジスタ２５のゲートにそれぞれ出力される。このとき、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔはそれぞれ、スイッチを介することなくバッファ回路６１及び６２に出力されるので、バッファ回路６１及び６２に突入電流が流れても、各バッファ回路６１及び６２からのハイレベルの制御信号Ｓｎ６１，Ｓｐ６１，Ｓｎ６２，Ｓｐ６２の電圧レベルは低下しない。このため、例えば同期整流用トランジスタ２５をオフすべきタイミングで同期整流用トランジスタ２５がオンしてしまうことはなく、従来技術に比較して効率及び安定性の優れたスイッチングレギュレータを提供できる。
【００２７】
なお、図１４のスイッチングレギュレータに比較して、本実施形態に係るスイッチングレギュレータではバッファ回路の数が２倍になるが、大きいサイズを有するスイッチ及び安定化のためのキャパシタが不要であるため、スイッチングレギュレータ全体のレイアウト面積は小さくなる。また、その他の内部回路５０及びＰＷＭ論理回路５１Ａには、内部電源電圧Ｖｄｄｉを供給する必要があるので、図１４のスイッチングレギュレータと同様に、スイッチＳＷ１及びＳＷ２を設ける必要がある。しかしながら、一般に、スイッチＳＷ１及びＳＷ２を介してＰＷＭ論理回路５１Ａ及びその他の内部回路５０に流れる電流は数１０μＡ程度であるため、スイッチＳＷ１及びＳＷ２のサイズは非常に小さくてよく、スイッチＳＷ１及びＳＷ２は、スイッチングレギュレータのサイズの増大にはつながらない。
【００２８】
また、本実施形態において、ＰＷＭ論理回路５１Ａは、電源切替信号Ｓ２０に基づいて、これらの２つのバッファ回路６１及び６２のうちの一方に制御信号Ｓｎ１及びＳｐ１又は制御信号Ｓｎ２及びＳｐ２を出力したが、本発明はこれに限られない。ＰＷＭ論理回路５１Ａは、ハイレベルの電源切替信号Ｓ２０に応答してバッファ回路６１のみを動作させ、ローレベルの電源切替信号Ｓ２０に応答してバッファ回路６２のみを動作させてもよい。また、ＰＷＭ論理回路５１Ａは、電源切替信号Ｓ２０に関わらずバッファ回路６１及び６２を常に動作させ、スイッチＳＷ３及びＳＷ４を、ハイレベルの電源切替信号Ｓ２０に応答してバッファ回路６１側に連動して切り替える一方、ローレベルの電源切替信号Ｓ２０に応答してバッファ回路６２側に連動して切り替えてもよい。ＰＷＭ論理回路５１Ａは、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ未満であることを示す電源切替信号Ｓ２０に応答して、バッファ回路６１からの制御信号Ｓｎ６１及びＳｐ６１が、制御信号Ｓｎ及びＳｐとしてスイッチングトランジスタ２４及び同期整流用トランジスタ２５にそれぞれ出力され、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ以上であることを示す電源切替信号Ｓ２０に応答して、バッファ回路６２からの制御信号Ｓｎ６２及びＳｐ６２が、制御信号Ｓｎ及びＳｐとしてスイッチングトランジスタ２４及び同期整流用トランジスタ２５それぞれ出力されるように、バッファ回路６１、６２及びスイッチＳＷ３及びＳＷ４のうちの少なくとも１つを制御すればよい。
【００２９】
第２の実施形態．
図３は、電源切替信号Ｓ２０の電圧レベルがハイレベルからローレベルに切り替わるときの図１のスイッチングレギュレータの動作を示すタイミングチャートである。第１の実施形態において説明したように、図１のＰＷＭ論理回路５１Ａは、電源切替信号Ｓ２０の電圧レベルがハイレベルからローレベルになるタイミングにおいて、バッファ回路６１からの制御信号Ｓｎ６１及びＳｐ６１に代えて、バッファ回路６２からの制御信号Ｓｎ６２及びＳｐ６２を制御信号Ｓｎ及びＳｐとして出力するように制御する。しかしながら、バッファ回路６２からの制御信号Ｓｎ６２及びＳｐ６２の出力タイミングは、バッファ回路６２内部の論理回路の動作遅延及びレイアウトに起因する寄生素子による遅延によって、電源切替信号Ｓ２０の電圧レベルの切り替えタイミングから遅れる場合がある。例えば図３に示すように、タイミングｔ１において電源切替信号Ｓ２０の電圧レベルがハイレベルからローレベルになっているが、タイミングｔ１から遅延時間Δｔ１２だけ遅れたタイミングｔ２において、制御信号Ｓｎ６２は立ち上がっている。このため、タイミングｔ１において、ローレベルの制御信号Ｓｎが出力されている。従って、タイミングｔ１においてハイレベルの制御信号Ｓｎに応答してオンすべきスイッチングトランジスタ２４は、タイミングｔ１ではオンしない。一方、ローレベルの電源切替信号Ｓ２０に応答して、スイッチングトランジスタ２４と相補的にオンするように制御される同期整流用トランジスタ２５は、タイミングｔ１でオンしてしまう。その結果、出力電圧Ｖｏｕｔが不安定になる。
【００３０】
図２は、本発明の第２の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。図２において、本実施形態に係るスイッチングレギュレータは、上述した問題を解決するために、図１のＰＷＭ論理回路５１Ａに代えて、遅延回路５１ｄ及び制御信号発生回路５１ｃを備えたスイッチング制御回路であるＰＷＭ論理回路５１Ｂを備えて構成される。ここで、遅延回路５１ｄは、電源切替信号Ｓ２０を所定の遅延時間Δｔ５１だけ遅延させて遅延電源切替信号Ｓ２０ｄを発生し、制御信号発生回路５１ｃに出力する。なお、遅延時間Δｔ５１は上述したΔｔ１２より長いように設定される。
【００３１】
図４は、電源切替信号Ｓ２０の電圧レベルがハイレベルからローレベルに切り替わるときの図２のスイッチングレギュレータの動作を示すタイミングチャートである。制御信号発生回路５１ｃは、電源切替信号Ｓ２０の電圧レベルがハイレベルであるときは、制御信号Ｓｎ１及びＳｐ１を発生してバッファ回路６１に出力するとともに、スイッチＳＷ３及びＳＷ４をバッファ回路６１側に切り替える。バッファ回路６１は、制御信号Ｓｎ１及びＳｐ１を、それぞれ制御信号Ｓｎ６１及びＳｐ６１としてスイッチＳＷ３及びＳＷ４に出力する。さらに、制御信号Ｓｎ６１及びＳｐ６１は、制御信号Ｓｎ及びＳｐとして出力される。次に、タイミングｔ１において、電源切替信号Ｓ２０の電圧レベルがハイレベルからローレベルに切り替わると、制御信号発生回路５１ｃは、制御信号Ｓｎ２及びＳｐ２を発生して、バッファ回路６２に出力する。バッファ回路６２は、制御信号Ｓｎ２及びＳｐ２を、それぞれ制御信号Ｓｎ６２及びＳｐ６２としてスイッチＳＷ３及びＳＷ４に出力する。このとき、バッファ回路６２内部の論理回路の動作遅延及びレイアウトに起因する寄生素子による遅延によって、制御信号Ｓｎ６２及びＳｐ６２の出力タイミングは、タイミングｔ１からΔｔ１２だけ遅延したタイミングｔ２となる。次に、制御信号発生回路５１ｃは、タイミングｔ１から遅延時間Δｔ５１だけ遅れたタイミングｔ３において、制御信号Ｓｎ１及びＳｐ１の発生を停止し、スイッチＳＷ３及びＳＷ４をバッファ回路６２側に切り替える。
【００３２】
従って、制御信号Ｓｎ６２及びＳｐ６２の出力タイミングがタイミングｔ１から遅れたタイミングｔ２になっても、タイミングｔ３において、制御信号Ｓｎを制御信号Ｓｎ６１から制御信号Ｓｎ６２にスムーズに切り替えることができる。
【００３３】
図５は、電源切替信号Ｓ２０の電圧レベルがローレベルからハイレベルに切り替わるときの図２のスイッチングレギュレータの動作を示すタイミングチャートである。制御信号発生回路５１ｃは、電源切替信号Ｓ２０の電圧レベルがローレベルであるときは、制御信号Ｓｎ２及びＳｐ２を発生してバッファ回路６２に出力するとともに、スイッチＳＷ３及びＳＷ４をバッファ回路６２側に切り替える。バッファ回路６２は、制御信号Ｓｎ２及びＳｐ２を、それぞれ制御信号Ｓｎ６２及びＳｐ６２としてスイッチＳＷ３及びＳＷ４に出力する。さらに、制御信号Ｓｎ６２及びＳｐ６２は、制御信号Ｓｎ及びＳｐとして出力される。次に、タイミングｔ４において、電源切替信号Ｓ２０の電圧レベルがローレベルからハイレベルに切り替わると、制御信号発生回路５１ｃは、制御信号Ｓｎ１及びＳｐ１を発生して、バッファ回路６１に出力する。バッファ回路６１は、制御信号Ｓｎ１及びＳｐ１を、それぞれ制御信号Ｓｎ６１及びＳｐ６１としてスイッチＳＷ３及びＳＷ４に出力する。このとき、バッファ回路６１内部の論理回路の動作遅延及びレイアウトに起因する寄生素子による遅延によって、制御信号Ｓｎ６１及びＳｐ６１の出力タイミングは、タイミングｔ４からΔｔ４５だけ遅延したタイミングｔ５となる。次に、制御信号発生回路５１ｃは、タイミングｔ４から遅延時間Δｔ５１だけ遅れたタイミングｔ６において、制御信号Ｓｎ２及びＳｐ２の発生を停止し、スイッチＳＷ３及びＳＷ４をバッファ回路６１側に切り替える。
【００３４】
従って、制御信号Ｓｎ６１及びＳｐ６１の出力タイミングがタイミングｔ４から遅れたタイミングｔ５になっても、タイミングｔ６において、制御信号Ｓｎを制御信号Ｓｎ６２から制御信号Ｓｎ６１にスムーズに切り替えることができる。
【００３５】
以上説明したように、本実施形態によれば、制御信号発生回路５１ｃは、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ以上になった第１のタイミングにおいて、制御信号Ｓｎ６２及びＳｐ６２を発生するようにバッファ回路６２を制御し、第１のタイミングから所定の遅延時間Δｔ５１だけ後のタイミングにおいて、バッファ回路６１からの制御信号Ｓｎ６１及びＳｐ６１から、バッファ回路６２からの制御信号Ｓｎ６２及びＳｐ６２に切り替える。さらに、制御信号発生回路５１ｃは、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ未満になった第２のタイミングにおいて、制御信号Ｓｎ６１及びＳｐ６１を発生するようにバッファ回路６１を制御し、第２のタイミングから所定の遅延時間Δｔ５１だけ後のタイミングにおいて、バッファ回路６２からの制御信号Ｓｎ６２及びＳｐ６２から、第１のバッファ回路からの制御信号Ｓｎ６１及びＳｐ６１に切り替える。従って、第１の実施形態に比較して、制御信号Ｓｎを制御信号Ｓｎ６１とＳｎ６２との間でスムーズに切り替えることができ、スイッチングレギュレータを安定して動作させることができる。
【００３６】
なお、バッファ回路６１からのハイレベルの制御信号Ｓｎ６１及びＳｐ６１の電圧レベルは入力電圧Ｖｉｎであり、バッファ回路６２からのハイレベルの制御信号Ｓｎ６２及びＳｐ６２の電圧レベルは出力電圧Ｖｏｕｔであり、互いに異なる。しかしながら、電源切替信号Ｓ２０の電圧レベルが切り替わるタイミングにおいて、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎと実質的に等しいので、スイッチングレギュレータの動作に問題は生じない。
【００３７】
第１及び第２の実施形態の変形例．
第１及び第２の実施形態において、ＰＷＭ論理回路５１Ａ及び５１Ｂは、スイッチングトランジスタ２４のオンタイミングに関係なくスイッチＳＷ３及びＳＷ４を制御したが、本発明はこれに限られない。ＰＷＭ論理回路５１Ａ及び５１Ｂは、スイッチングトランジスタ２４がオンするタイミングを表す所定のセット信号に同期して、バッファ回路６１からの制御信号Ｓｎ６１及びＳｐ６１から、バッファ回路６２からの制御信号Ｓｎ６２及びＳｐ６２に切り替えるように制御し、もしくは、バッファ回路６２からの制御信号Ｓｎ６２及びＳｐ６２から、バッファ回路６１からの制御信号Ｓｎ６１及びＳｐ６１に切り替えるように制御してもよい。この場合、具体的には、上述したセット信号を発生する発振回路をバッファ回路６１及び６２に設け、バッファ回路６１及び６２は、セット信号に同期して制御信号Ｓｎ６１，Ｓｐ６１，Ｓｎ６２及びＳｐ６２を発生する。さらに、ＰＷＭ論理回路５１Ａ及び５１Ｂは、バッファ回路６１又は６２からのセット信号に同期してスイッチＳＷ３及びＳＷ４を切り替える。これにより、第１及び第２の実施形態に比較して、出力電圧Ｖｏｕｔをさらに安定させることができる。
【００３８】
第３の実施形態．
図６は、本発明の第３の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。本実施形態に係るスイッチングレギュレータは、図１４のスイッチングレギュレータに比較して、バッファ回路５２に代えてバッファ回路５２Ａを備え、バックゲート制御回路３０と、ナンドゲート２０１と、インバータ２０２とをさらに備えた点が異なる。ここで、バックゲート制御回路３０は、バックゲート制御信号発生回路７０を備えて構成される。以下、図１４のスイッチングレギュレータとの間の相違点を説明する。
【００３９】
図６において、バッファ回路５２Ａは、所定の周期を有するパルス信号であるセット信号Ｓ５３を発生する発振回路５３を備えて構成される。バッファ回路５２Ａは、ＰＷＭ論理回路５１から入力される制御信号Ｓｎ５１及びＳｐ５１を、制御信号Ｓｎ５２及びＳｐ５２として、セット信号Ｓ５３に同期して、スイッチングトランジスタ２４のゲート及びナンドゲート２０１の第１の入力端子にそれぞれ出力する。具体的には、バッファ回路５２Ａは、セット信号Ｓ５３の各立ち上がりタイミングにおいて立ち上がるように、制御信号Ｓｎ５２を発生する。また、制御信号Ｓｎ５２はスイッチングトランジスタ２４のゲートと、バックゲート制御信号発生回路７０とに出力される。バックゲート制御信号発生回路７０は、電源切替信号Ｓ２０と、制御信号Ｓｎ５２と、イネーブル信号Ｓ２６とに基づいて、詳細後述するようにバックゲート制御信号Ｓ７０ａ及びＳ７０ｂを発生し、バックゲートスイッチＳＢ１及びＳＢ２にそれぞれ出力する。さらに、電源切替信号Ｓ２０は、インバータ２０２を介してナンドゲート２０１の第２の入力端子に出力され、ナンドゲート２０１からの出力信号は、制御信号Ｓ２０１として同期整流用トランジスタ２５のゲートに出力される。
【００４０】
図７は、図６のスイッチングレギュレータの動作を示すタイミングチャートである。図７の各期間Ｔ１〜Ｔ５における図６のスイッチングレギュレータの動作を説明する。
【００４１】
（１）期間Ｔ１．
期間Ｔ１において、図６のスイッチングレギュレータはスタンバイ状態にあり、ローレベルのイネーブル信号Ｓ２６が発生されている。バックゲート制御信号発生回路７０は、ローレベルのイネーブル信号Ｓ２６に応答して、ハイレベルのバックゲート制御信号Ｓ７０ａと、ローレベルのバックゲート制御信号Ｓ７０ｂとを発生する。これに応答して、バックゲートスイッチＳＢ１はオンする一方、バックゲートスイッチＳＢ２はオフする。従って、入力端子Ｔ１から出力端子Ｔ２までの電流パスはカットされる。また、出力電圧Ｖｏｕｔのレベルは接地レベルである。さらに、コンパレータ２０は動作していないので、電源切替信号Ｓ２０の電圧レベルはローレベルである。
【００４２】
（２）期間Ｔ２．
期間Ｔ２において、スイッチングレギュレータがアクティブ状態になって動作を開始すると、ハイレベルのイネーブル信号Ｓ２６が出力される。また、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより低いので、コンパレータ２０はハイレベルの電源切替信号Ｓ２０を発生し、内部電源電圧Ｖｄｄｉは入力電圧Ｖｉｎと実質的に等しくなる。さらに、制御信号Ｓｎ５２の電圧レベルはローレベルである。また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより低いので、ハイレベルの電源切替Ｓ２０に応答してハイレベルの制御信号Ｓ２０１が発生され、これに応答して、同期整流用トランジスタ２５はオフする。バックゲート制御信号発生回路７０は、ハイレベルのイネーブル信号Ｓ２６と、ハイレベルの電源切替信号Ｓ２０と、ローレベルの制御信号Ｓｎ５２とに応答して、ハイレベルのバックゲート制御信号Ｓ７０ａと、ローレベルのバックゲート制御信号Ｓ７０ｂとを発生する。これに応答して、バックゲートスイッチＳＢ１はオンする一方、バックゲートスイッチＳＢ２はオフする。従って、期間Ｔ１と同様に、入力端子Ｔ１から出力端子Ｔ２までの電流パスはカットされる。
【００４３】
（３）期間Ｔ３．
次に、期間Ｔ３において、スイッチングトランジスタ２４は、セット信号Ｓ５３に同期する、制御信号Ｓｎ５２のハイレベルの電圧レベルに応答してオンする。このため、接続点Ｌｘの電圧レベルは実質的に接地レベルになる。また、バックゲート制御信号発生回路７０は、ハイレベルのイネーブル信号Ｓ２６と、ハイレベルの電源切替信号Ｓ２０と、ハイレベルの制御信号Ｓｎ５２とに応答して、ローレベルのバックゲート制御信号Ｓ７０ａ及びＳ７０ｂを発生する。これに応答して、バックゲートスイッチＳＢ１及びＳＢ２はオフする。期間Ｔ３において、期間Ｔ１と同様に、バックゲートスイッチＳＢ１をオンしかつバックゲートスイッチＳＢ２をオフすると、出力端子Ｔ２から同期整流用トランジスタ２５の寄生ダイオードと、接続点２４と、スイッチングトランジスタ２４とを介して接地まで電流が流れてしまうが、本実施形態によれば、期間Ｔ３において、バックゲートスイッチＳＢ１及びＳＢ２をオフするので、出力端子Ｔ２から接地への電流の逆流を防止できる。
【００４４】
（４）期間Ｔ４．
次に、期間Ｔ４において、ローレベルの制御信号Ｓｎ５２に応答して、スイッチングトランジスタ２４はオフする。また、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより低いので、ハイレベルの制御信号Ｓ２０１が発生され、期間Ｔ３と同様に、同期整流用トランジスタ２５はオフしている。期間Ｔ２と同様に、バックゲート制御信号発生回路７０は、ハイレベルのイネーブル信号Ｓ２６と、ハイレベルの電源切替信号Ｓ２０と、ローレベルの制御信号Ｓｎ５２とに応答して、ハイレベルのバックゲート制御信号Ｓ７０ａと、ローレベルのバックゲート制御信号Ｓ７０ｂとを発生する。これに応答して、バックゲートスイッチＳＢ１はオンする一方、バックゲートスイッチＳＢ２はオフする。このとき、コイル２３にはエネルギーが残っているので、コイル２３は電流を流そうとする。しかしながら、同期整流用トランジスタ２５への制御信号Ｓ２０１の電圧レベルはハイレベル（入力電圧Ｖｉｎのレベルである。）であり、これに応答して同期整流用トランジスタ２５はオフしている。この結果、接続点Ｌｘの電圧レベルは上昇する。接続点Ｌｘは同期整流用トランジスタ２５のソースに接続されているので、接続点Ｌｘの電圧が上昇し、同期整流用トランジスタ２５のゲートソース間電圧（接続点Ｌｘの電圧−入力電圧Ｖｉｎ）が同期整流用トランジスタ２５のしきい値電圧Ｖｔｈより大きくなると、同期整流用トランジスタ２５がオンし、接続点Ｌｘから出力端子Ｔ２に電流が流れ、出力電圧Ｖｏｕｔが上昇する。
【００４５】
（５）期間Ｔ５．
出力電圧Ｖｏｕｔが上昇して入力電圧Ｖｉｎ以上になると、コンパレータ２０はローレベルの電源切替信号Ｓ２０を発生し、内部電源電圧Ｖｄｄｉは実質的に出力電圧Ｖｏｕｔになる。また、バックゲート制御信号発生回路７０は、ハイレベルのイネーブル信号Ｓ２６と、ローレベルの電源切替信号Ｓ２０とに応答して、ローレベルのバックゲート制御信号Ｓ７０ａと、ハイレベルのバックゲート制御信号Ｓ７０ｂとを発生する。これに応答して、バックゲートスイッチＳＢ１はオフし、バックゲートスイッチＳＢ２はオンする。従って、出力端子Ｔ２から入力端子Ｔ１への電流の逆流は防止される。また、スイッチングトランジスタ２４及び同期整流用トランジスタ２５は、相補的にオンするように制御される。
【００４６】
以上説明したように、出力電圧Ｖｏｕｔが入力電圧未満Ｖｉｎであるときは、同期整流トランジスタ２５は常にオフするように制御される一方、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ以上であるときは、同期整流トランジスタはスイッチングトランジスタ２４と相補的にオンするように制御される。
【００４７】
上述したように、特許文献２、３及び４記載の各スイッチングレギュレータでは、起動時にスイッチングトランジスタがオフしているため、突入電流を抑制するために、同期整流用トランジスタ側に過電流保護回路を設ける必要がある。一方、本実施形態に係るスイッチングレギュレータにおいて、スイッチングレギュレータの起動時から、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎ以上になった後まで、スイッチングトランジスタ２４はスイッチング動作をしている。従って、スイッチングトランジスタ２４に流れる電流を監視する過電流保護回路を設けるだけで、スイッチングレギュレータの全状態における過電流を監視して突入電流を抑制できる。さらに、ソフトスタート回路もスイッチングトランジスタ２４のみを制御すればよく、同期整流用トランジスタ２５を制御する必要がないので、特許文献２、３及び４記載の各スイッチングレギュレータに比較して構成が非常に簡単になる。従って、本実施形態によれば、従来技術に比較して簡単な回路構成で、効率及び安定性の優れたスイッチングレギュレータを提供できる。
【００４８】
なお、本実施形態において、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより大きくなる昇圧動作を行うスイッチングレギュレータを例に挙げて説明したが、本発明はこれに限られず、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより小さい所定の電圧になるように降圧動作を行うスイッチングレギュレータであってもよい。この場合、図７のタイミングチャートにおいて期間Ｔ５がなくなるが、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎまで上昇せずに所定の電圧に維持される。
【００４９】
また、本実施形態では、コンパレータ２０はスイッチングレギュレータがアクティブであるときに動作し、スイッチングレギュレータがスタンバイ状態であるかアクティブ状態であるかを示すイネーブル信号Ｓ２６は、バックゲート制御信号発生回路７０に出力されたが、本発明はこれに限られない。スイッチングレギュレータがスタンバイ状態であるかアクティブ状態であるかに関わらずコンパレータ２０が動作する場合は、イネーブル信号Ｓ２６をバックゲート制御信号発生回路７０に出力する必要はない。この場合、バックゲート制御信号発生回路７０は、スイッチングレギュレータがスタンバイ状態であっても、コンパレータ２０からの電源切替信号Ｓ２０に基づいてバックゲートスイッチＳＢ１及びＳＢ２を制御できる。従って、例えば、スタンバイ状態において、出力端子Ｔ２に電圧を印加されたとしても、出力端子Ｔ２から入力端子Ｔ１に電流が逆流しない。
【００５０】
さらに、本実施形態において、制御信号Ｓｎ５２をバックゲート制御信号発生回路７０に出力したが、本発明はこれに限られず、例えば、制御信号Ｓｎ５１などのスイッチングトランジスタ２４を駆動する所定の信号をバックゲート制御信号発生回路７０に出力してもよい。
【００５１】
第４の実施形態．
第３の実施形態に係るスイッチングレギュレータでは、バックゲートスイッチＳＢ２の切り替えは、スイッチングトランジスタ２４及び同期整流用トランジスタ２５のスイッチングと無関係に行われる。スイッチングトランジスタ２４がオンしており、同期整流用トランジスタ２５がオフしているときに、バックゲートスイッチＳＢ２を切り替える場合、出力電圧Ｖｏｕｔに歪みは生じない。しかしながら、バックゲートスイッチＳＢ２の切り替えタイミング又は負荷条件によっては出力電圧Ｖｏｕｔに歪みが発生する可能性がある。
【００５２】
図９は、図６のスイッチングレギュレータの動作を示すタイミングチャートである。図９において、タイミングｔ７において、電源切替信号Ｓ２０の電圧レベルはローレベルからハイレベルに切り替わる。一方、タイミングｔ７において、制御信号Ｓｎ５２の電圧レベルはローレベルであり、これに応答してスイッチングトランジスタ２４はオフしている。また、同期整流用トランジスタ２５は、電源切替信号Ｓ２０の電圧レベルがローレベルであり、かつスイッチングトランジスタ２４がオフしているときはオンしている。すなわち、図９において、バックゲートスイッチＳＢ２は、同期整流用トランジスタ２５がオンしているタイミングｔ７において、切り替えられている。またタイミングｔ７において電源切替信号Ｓ２０の電圧レベルがローレベルからハイレベルに切替ると、同期整流用トランジスタ２５はスイッチングトランジスタ２４のオンオフに無関係にオフする。図７の期間Ｔ４について上述したように、接続点Ｌｘの電圧は、入力電圧Ｖｉｎから同期整流用トランジスタ２５のしきい値電圧Ｖｔｈ以上の電圧まで上昇する。このため、タイミングｔ７において、接続点Ｌｘの電圧波形にオーバーシュートが発生し、その結果、同期整流用トランジスタ２５の動作が非常に不安定になり、出力電圧Ｖｏｕｔに歪みが発生する。
【００５３】
特に、スイッチングレギュレータを電流連続モードで動作させている場合など、同期整流用トランジスタ２５に比較的大きい電流が流れている場合、出力電圧Ｖｏｕｔの歪みは顕著になる。さらに、バックゲートスイッチＳＢ２の切り替えタイミングにおいて、貫通電流防止のためにバックゲートスイッチＳＢ１及びＳＢ２がともにオフする期間を設けた場合、当該期間において、同期整流用トランジスタ２５のバックゲートがハイインピーダンスになるため、出力電圧Ｖｏｕｔ歪みはさらに顕著になる。数アンペアの大電流を流せるスイッチングレギュレータでは、出力電圧Ｖｏｕｔの歪みにより、最悪の場合、同期整流用トランジスタ２５が破壊される。
【００５４】
図８は、本発明の第４の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。本実施形態に係るスイッチングレギュレータは、上述した問題を解決するために、第３の実施形態に係るスイッチングレギュレータに比較して、バックゲート制御回路３０に代えてバックゲート制御回路３０Ａを備えた点が異なる。ここで、バックゲート制御回路３０Ａは、バックゲート制御信号発生回路７０と、Ｄフリップフロップ８０とを備えて構成される。以下、第３の実施形態との間の相違点を説明する。バッファ回路５２Ａは、第３の実施形態と同様に、ＰＷＭ論理回路５１から入力される制御信号Ｓｎ５１及びＳｐ５１を、制御信号Ｓｎ５２及びＳｐ５２として、セット信号Ｓ５３に同期して、スイッチングトランジスタ２４及び同期整流用トランジスタ２５の各ゲートにそれぞれ出力する。具体的には、バッファ回路５２Ａは、セット信号Ｓ５３の各立ち上がりタイミングにおいて立ち上がるように、制御信号Ｓｎ５２を発生する。すなわち、セット信号Ｓ５３の立ち上がりタイミングは、スイッチングトランジスタ２４がオンしかつ同期整流用トランジスタ２５がオフするタイミングを表す。
【００５５】
セット信号Ｓ５３は、Ｄフリップフロップ８０のクロック入力端子ＣＬＫに出力される。また、電源切替信号Ｓ２０は、Ｄフリップフロップ８０のデータ入力端子Ｄに出力される。Ｄフリップフロップ８０は、電源切替信号Ｓ２０の立ち上がりタイミング及び立ち下がりタイミングをセット信号Ｓ５３の立ち上がりタイミングに同期させ、電源切替信号Ｓ８０としてバックゲート制御信号発生回路７０及びインバータ２０２に出力する。バックゲート制御信号発生回路７０は、電源切替信号Ｓ２０に代えて、電源切替信号Ｓ８０を用いて、第３の実施形態と同様にバックゲート制御信号Ｓ７０ａ及びＳ７０ｂを発生し、バックゲートスイッチＳＢ１及びＳＢ２にそれぞれ出力する。また、ナンドゲート２０１は、電源切替信号Ｓ２０に代えて、電源切替信号Ｓ８０に基づいて制御信号Ｓ２０１を発生する。一般に、同期整流用トランジスタ２５を備えたスイッチングレギュレータでは、スイッチングトランジスタ２４がオンしているとき、同期整流用トランジスタ２５はオフするように制御されるので、本実施形態によれば、バックゲート制御回路３０Ａは、同期整流用トランジスタ２５がオフしているときに、バックゲートスイッチＳＢ２をオフからオンに切り替え、もしくはオンからオフに切り替える。
【００５６】
図１０は、図８のスイッチングレギュレータの動作を示すタイミングチャートである。図１０において、タイミングｔ７において電源切替信号Ｓ２０の電圧レベルはローレベルからハイレベルに切り替わる。そして、タイミングｔ７の次のセット信号Ｓ５３の立ち上がりタイミングｔ８において、電源切替信号Ｓ８０の電圧レベルはローレベルからハイレベルに切り替わる。また、タイミングｔ８において、ハイレベルの制御信号Ｓｎ５２に応答してスイッチングトランジスタ２４はオンし、ローレベルの制御信号Ｓｐ５２に応答して同期整流用トランジスタ２５はオフする。さらに、バックゲート制御信号発生回路７０は、ハイレベルの制御信号Ｓｎ５２と、ハイレベルの電源切替信号Ｓ８０とに応答して、ローレベルのバックゲート制御信号Ｓ７０ａ及びＳ７０ｂを発生する。このため、バックゲートスイッチＳＢ２は、同期整流用トランジスタ２５がオフしているときに、セット信号Ｓ５３に同期して、オフからオンに切り替えられ、もしくはオンからオフに切り替えられ、接続点Ｌｘの電圧波形においてオーバーシュートは起きない。従って、第３の実施形態に比較して、バックゲートスイッチＳＢ２をスムーズに切り替えてスイッチングレギュレータを安定して動作させ、同期整流用トランジスタ２５の破壊を防止できる。
【００５７】
また、本実施形態によれば、同期整流用トランジスタ２５は、スイッチングトランジスタ２４がオンするタイミングを表すセット信号Ｓ５３に同期して、常にオフするように制御される第１の状態から、スイッチングトランジスタと相補的にオンするように制御される第２の状態に遷移し、もしくは、第２の状態から第１の状態に遷移する。従って、同期整流用トランジスタ２５がオフしているときに、同期整流用トランジスタ２５は、第１の状態から第２の状態に遷移し、もしくは、第２の状態から第１の状態に遷移する。従って、第３の実施形態に比較して、出力電圧Ｖｏｕｔを安定させることができる。
【００５８】
なお、本実施形態では、電源切替信号Ｓ２０に基づいて、セット信号Ｓ５３に同期した電源切替信号Ｓ８０を発生したが、電源切替信号Ｓ２０そのものをセット信号Ｓ５３に同期させて、インバータ２１及びスイッチＳＷ２に出力してもよい。
【００５９】
第５の実施形態．
負荷電流が所定のしきい値電流より小さい軽負荷時に、消費電力を削減して効率を向上するために、スイッチングレギュレータの動作に必要がない余分な回路の動作を停止させる低消費電力モードでスイッチングレギュレータを動作させることがある。ここで、低消費電力モードは、パルス周波数変調制御を行うパルス周波数変調モードを含む。このようなスイッチングレギュレータにおいて、低消費電力モードで動作中に発振回路５３を停止してセット信号Ｓ５３を発生しないように制御すると、第４の実施形態における電源切替信号Ｓ８０の電圧レベルは変化しなくなり、バックゲートスイッチＳＢ１及びＳＢ２を切り替えることができない。
【００６０】
図１１は、本発明の第５の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。図１１において、本実施形態に係るスイッチングレギュレータは、上述した問題を解決するために、第４の実施形態に係るスイッチングレギュレータに比較して、バックゲート制御回路３０Ａに代えてバックゲート制御回路３０Ｂを備えた点が異なる。ここで、バックゲート制御回路３０Ｂは、バックゲート制御信号発生回路７０と、Ｄフリップフロップ８０と、セット信号監視回路９０と、出力回路１００とを備えて構成される。以下、第４の実施形態との間の相違点を説明する。
【００６１】
図１２は、図１１のセット信号監視回路９０及び出力回路１００の構成を示す回路図である。図１２において、セット信号監視回路９０は、遅延回路９３と、ノアゲート９１と、ナンドゲート９２とを備えて構成され、遅延回路９３は、ＰＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタという。）９４と、ＮＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタという。）９６と、抵抗９５と、コンデンサ９７と、インバータ９８，９９とを備えて構成される。また、出力回路１００は、インバータ１０１，１０５，１０６と、ノアゲート１０２，１０３，１０４とを備えて構成される。
【００６２】
ｐＭＯＳトランジスタ９４とｎＭＯＳトランジスタ９６とは、入力端子Ｖｉｎと接地との間に直列に接続され、インバータ回路を構成する。また、抵抗９５は、ｐＭＯＳトランジスタ９４のソースと、ｎＭＯＳトランジスタ９６のドレインとの間に接続される。ｎＭＯＳトランジスタ９６のドレインは、コンデンサ９７を介して接地されるとともに、インバータ９８及び９９を介してノアゲート９１の第１の入力端子に接続される。発振回路５３からのセット信号Ｓ５３は、ｐＭＯＳトランジスタ９４とｎＭＯＳトランジスタ９６とからなるインバータ回路に出力される。セット信号Ｓ５３の電圧レベルがローレベルであるとき、ｐＭＯＳトランジスタはオンし、ｎＭＯＳトランジスタはオフし、抵抗９５及びコンデンサ９７はＲＣ積分回路を構成し、コンデンサ９７は充電される。一方、セット信号Ｓ５３の電圧レベルがハイレベルであるとき、ｐＭＯＳトランジスタはオフし、ｎＭＯＳトランジスタはオンし、コンデンサはｎＭＯＳトランジスタ９６を介して放電される。そして、コンデンサ９７の両端電圧は、インバータ９８及び９９を介して遅延セット信号Ｓ９３としてノアゲート９１の第１の入力端子に出力される。
【００６３】
ここで、抵抗９５及びコンデンサ９７からなるＲＣ積分回路の時定数は、セット信号Ｓ５３が周期的に発生されているときの所定の発生間隔しきい値よりも長いように設定される。従って、セット信号Ｓ５３の発生間隔が所定の発生間隔しきい値以下であるときは、ローレベルの遅延セット信号Ｓ９３が発生される一方、セット信号Ｓ５３の発生間隔が所定の発生間隔しきい値より長いときはハイレベルの遅延セット信号Ｓ９３が発生される。
【００６４】
図１２において、モード切替信号Ｓｍは、スイッチングレギュレータ内のモード切替回路によって発生され、ノアゲート９１の第２の入力端子に出力される。ここで、モード切替回路は、スイッチングトランジスタ２４に流れる又は出力電圧Ｖｏｕｔを所定の基準電圧と比較する誤差増幅器の出力レベルに基づいて、負荷電流が所定のしきい値電流より小さい軽負荷状態であるか否かを判断し、軽負荷状態であるときはハイレベルのモード切替信号Ｓｍを発生する一方、負荷電流がしきい値電流以上である重負荷時はローレベルのモード切替信号Ｓｍを発生する。なお、ハイレベルのモード切替信号Ｓｍに応答してＰＦＭ（Pulse Frequency Modulation）制御が行われ、ローレベルのモード切替信号Ｓｍに応答してＰＷＭ制御が行われる。
【００６５】
さらに、ノアゲート９１からの出力信号はナンドゲート９２の第１の入力端子に出力され、イネーブル回路２６からのイネーブル信号Ｓ２６はナンドゲート９２の第２の入力端子に出力される。そして、ナンドゲート９２からの出力信号は、セット信号監視信号Ｓ９０としてノアゲート１０３の第１の入力端子に出力されるとともに、インバータ１０１を介してノアゲート１０２の第１の入力端子に出力される。また、Ｄフリップフロップ８０からの電源切替信号Ｓ８０はノアゲート１０３の第２の入力端子に出力され、電源切替信号Ｓ２０はノアゲート１０２の第２の入力端子に出力される。さらに、ノアゲート１０２及び１０３からの各出力信号は、ノアゲート１０４に出力され、ノアゲート１０４からの出力信号は、インバータ１０５及び１０６を介して、電源切替信号Ｓ１００として、バックゲート制御信号発生回路７０及びインバータ２０２に出力する。
【００６６】
図１２のセット信号監視回路９０によれば、セット信号Ｓ５３の発生間隔が所定の発生間隔しきい値以下であるときは、遅延セット信号Ｓ９３の電圧レベルはローレベルである。また、セット信号Ｓ５３の発生間隔が所定の発生間隔しきい値以下であるときはＰＷＭ制御が行われているので、モード切替信号Ｓｍの電圧レベルはローレベルであり、イネーブル信号Ｓ２６の電圧レベルはハイレベルである。従って、セット信号監視信号Ｓ９０の電圧レベルはローレベルになり、出力回路１００は、Ｄフリップフロップ８０からの電源切替信号Ｓ８０を、電源切替信号Ｓ１００としてバックゲート制御信号発生回路７０に出力する。
【００６７】
また、セット信号監視回路９０は、セット信号Ｓ５３の発生間隔が所定の発生間隔しきい値より長いことを示すハイレベルの遅延セット信号Ｓ９３と、スタンバイ状態を示すローレベルのイネーブル信号Ｓ２６と、軽負荷状態を示すハイレベルのモード切替信号Ｓｍとのうちの少なくとも１つに応答して、ハイレベルのセット信号監視信号Ｓ９０を発生する。これに応答して、出力回路１００は、コンパレータ２０からの電源切替信号Ｓ２０を、電源切替信号Ｓ１００としてバックゲート制御信号発生回路７０に出力する。
【００６８】
バックゲート制御信号発生回路７０は、電源切替信号Ｓ８０に代えて、電源切替信号Ｓ１００を用いて、第３の実施形態と同様にバックゲート制御信号Ｓ７０ａ及びＳ７０ｂを発生し、バックゲートスイッチＳＢ１及びＳＢ２にそれぞれ出力する。
【００６９】
本実施形態によれば、バックゲート制御回路３０Ｂは、セット信号Ｓ５３の発生間隔が所定の発生間隔しきい値より長いときは、セット信号Ｓ５３を用いることなく、電源切替信号Ｓ２０に基づいてバックゲートスイッチＳＢ２をオフからオンに切り替え、もしくはオンからオフに切り替える。なお、このような場合は、軽負荷状態であるため、同期整流用トランジスタ２５に流れる電流は比較的少なく、図９を参照して説明した出力電圧Ｖｏｕｔの歪みは実質的に発生しない。従って、バックゲートスイッチＳＢ２が切り替わっても同期整流用トランジスタ２５は破壊されない。また、低消費電力モードで動作しているときは、出力電圧Ｖｏｕｔのリップルは比較的大きいため、バックゲートスイッチＳＢ２の切り替えに伴う出力電圧Ｖｏｕｔの歪みも大きな問題にはならない。
【００７０】
また、本実施形態によれば、また、ナンドゲート２０１は、電源切替信号Ｓ８０に代えて、電源切替信号Ｓ１００に基づいて制御信号Ｓ２０１を発生する。従って、同期整流用トランジスタ２５は、セット信号Ｓ５３の発生間隔が所定の発生間隔しきい値より長いときは、セット信号Ｓ５３に関係なく、電源切替信号Ｓ２０に基づいて、上述した第１の状態から上述した第２の状態に遷移し、もしくは、第２の状態から第１の状態に遷移する。従って、第４の実施形態に比較して出力電圧Ｖｏｕｔを安定させることができる。
【００７１】
第６の実施形態．
図１３は、本発明の第６の実施形態に係るスイッチングレギュレータの構成を示すブロック図である。本実施形態に係るスイッチングレギュレータは、第２の実施形態に係るスイッチングレギュレータに比較して、ＰＷＭ論理回路５１Ｂに代えてスイッチング制御回路であるＰＷＭ論理回路５１Ｃを備え、バックゲート制御信号発生回路３０Ｂをさらに備えた点が異なる。なお、バックゲート制御信号発生回路３０Ｂは、第５の実施形態に係るバックゲート制御信号発生回路３０Ｂと同様に動作する。以下、第２及び第５の実施形態との間の相違点を説明する。
【００７２】
図１３において、ＰＷＭ論理回路５１Ｃは、ＰＷＭ論理回路５１Ｂに比較して、発振回路５３をさらに備えた点が異なる。発振回路５３は、所定の周期を有するパルス信号であるセット信号Ｓ５３を発生して、制御信号発生回路５１ｃと、セット信号監視回路９０と、Ｄフリップフロップ８０とに出力する。制御信号発生回路５１ｃは、セット信号Ｓ５３に同期して、第２の実施形態と同様に制御信号Ｓｎ１及びＳｐ１と、制御信号Ｓｎ２及びＳｐ２とを発生する。また、スイッチＳＷ３からの制御信号Ｓｎは、スイッチングトランジスタ２４のゲートと、バックゲート制御信号発生回路７０とに出力される。バックゲート制御信号発生回路７０は、制御信号Ｓｎと、イネーブル信号Ｓ２６と、電源切替信号Ｓ１００とに基づいて、第５の実施形態と同様にバックゲート制御信号Ｓ７０ａ及びＳ７０ｂを発生する。
【００７３】
従って、本実施形態によれば、第２の実施形態と同様に、例えば同期整流用トランジスタ２５をオフすべきタイミングで同期整流用トランジスタ２５がオンしてしまうことはなく、制御信号Ｓｎを制御信号Ｓｎ６１とＳｎ６２との間でスムーズに切り替えることができるので、従来技術に比較して効率及び安定性の優れたスイッチングレギュレータを提供できる。また、第５の実施形態と同様に、従来技術に比較して簡単な回路構成で、効率及び安定性の優れたスイッチングレギュレータを提供できる。
【００７４】
なお、第２の実施形態に係るスイッチングレギュレータにバックゲート制御回路３０又は３０Ａを設けてもよい。また、第１の実施形態に係るスイッチングレギュレータにバックゲート制御回路３０、３０Ａ又は３０Ｂを設けてもよい。
【００７５】
また、上記第４乃至第６の実施形態において、バックゲートスイッチＳＢ２をセット信号Ｓ５３に同期して切り替えたが、本発明はこれに限られず、スイッチＳＷ１及びＳＷ２もセット信号Ｓ５３に同期して切り替えてもよい。
【符号の説明】
【００７６】
２０…コンパレータ、
２４…スイッチングトランジスタ、
２５…同期整流用トランジスタ、
２６…イネーブル回路、
３０，３０Ａ，３０Ｂ…バックゲート制御回路、
５１，５１Ａ，５１Ｂ，５１Ｃ…ＰＷＭ論理回路（スイッチング制御回路）、
５２Ａ，６１，６２…バッファ回路、
７０…バックゲート制御信号発生回路、
８０…Ｄフリップフロップ、
９０…セット信号監視回路、
１００…出力回路、
ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４…スイッチ、
ＳＢ１，ＳＢ２…バックゲートスイッチ。
【先行技術文献】
【特許文献】
【００７７】
【特許文献１】特開２００８−１９３８６６号公報
【特許文献２】特許第４６５２９１８号公報
【特許文献３】特開２０１０−８１７４８号公報
【特許文献４】特開２００９−１７８０３３号公報
【図１】
2014057466.tif 000003
【図２】
2014057466.tif 000004
【図３】
2014057466.tif 000005
【図４】
2014057466.tif 000006
【図５】
2014057466.tif 000007
【図６】
2014057466.tif 000008
【図７】
2014057466.tif 000009
【図８】
2014057466.tif 000010
【図９】
2014057466.tif 000011
【図１０】
2014057466.tif 000012
【図１１】
2014057466.tif 000013
【図１２】
2014057466.tif 000014
【図１３】
2014057466.tif 000015
【図１４】
2014057466.tif 000016