(57)【要約】      （修正有）【課題】高電圧、大電流のＩＧＢＴモジュール、パワーＭＯＳＦＥＴモジュールの試験に関して、従来に比して格段に試験時間を短くすることができる試験装置及び試験方法を提供する。【解決手段】半導体素子モジュール４Ｂは、ハイサイド側の半導体素子Ｑ１〜Ｑ３と、ローサイド側の半導体素子Ｑ５〜Ｑ７とによる１対の半導体素子による直列回路を複数備える。試験装置は、ハイサイド側の接続ラインを高圧電源２Ａに接続して、複数の直列回路に係るハイサイド側の半導体素子Ｑ１〜Ｑ３に共通に高圧電源２Ａから直流電圧を供給する。ハイサイド側の半導体素子Ｑ１〜Ｑ３と対応するローサイド側半導体素子Ｑ５〜Ｑ７との接続点をそれぞれ低電圧電源２Ｂ２〜２Ｂ４に接続して電流を検出することにより、複数の直列回路に係るハイサイド側の半導体素子Ｑ１〜Ｑ３又はローサイド側の半導体素子Ｑ５〜Ｑ７を同時に試験する。【選択図】図３
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【特許請求の範囲】
【請求項１】
ＩＧＢＴ又はパワーＭＯＳＦＥＴによる半導体素子を一体に保持した半導体素子モジュールの試験装置において、
前記半導体素子モジュールは、
ハイサイド側接続ラインにコレクタ又はドレインを接続したハイサイド側の半導体素子と、
前記ハイサイド側の半導体素子のエミッタ又はソースにコレクタ又はドレインを接続すると共に、ローサイド側接続ラインにエミッタ又はソースを接続したローサイド側の半導体素子とによる１対の半導体素子による直列回路を複数備え、
前記試験装置は、
第１の試験において、
前記ハイサイド側の接続ライン又は前記ローサイド側の接続ラインを高圧電源に接続して、複数の直列回路に係る前記ハイサイド側の半導体素子又は前記ローサイド側の半導体素子に共通に前記高圧電源から直流電圧を供給すると共に、
前記ハイサイド側の半導体素子と対応するローサイド側半導体素子との接続点、又は前記ローサイド側の半導体素子と対応するハイサイド側半導体素子との接続点をそれぞれ低電圧電源に接続して電流を検出することにより、
前記複数の直列回路に係る前記ハイサイド側の半導体素子又は前記ローサイド側の半導体素子を同時に試験する試験装置。
【請求項２】
第２の試験において、
前記ハイサイド側接続ライン、前記ローサイド側接続ライン、前記複数の直列回路に係る前記ハイサイド側の半導体素子と対応するローサイド側半導体素子との接続点を接地すると共に、
前記複数の直列回路に係る前記ハイサイド側の半導体素子及び前記ローサイド側半導体素子のゲートをそれぞれ低電圧電源に接続して電流を検出することにより、
前記複数の直列回路に係る前記ハイサイド側の半導体素子及び前記ローサイド側半導体素子を同時に試験する
請求項１に記載の試験装置。
【請求項３】
第３の試験において、
前記ハイサイド側接続ライン又は前記ローサイド側接続ラインを電源に接続すると共に、前記ハイサイド側半導体素子のゲート、対応するローサイド側半導体素子との接続点、当該対応するローサイド側半導体素子のゲートをそれぞれ低電圧電源に接続して電流を検出することにより、
前記ハイサイド側半導体素子及び対応するローサイド側半導体素子を同時に試験する
請求項１又は請求項２に記載の試験装置。
【請求項４】
ＩＧＢＴ又はパワーＭＯＳＦＥＴによる半導体素子を一体に保持した半導体素子モジュールの試験方法において、
前記半導体素子モジュールは、
ハイサイド側接続ラインにコレクタ又はドレインを接続したハイサイド側の半導体素子と、
前記ハイサイド側の半導体素子のエミッタ又はソースにコレクタ又はドレインを接続すると共に、ローサイド側接続ラインにエミッタ又はソースを接続したローサイド側の半導体素子とによる１対の半導体素子による直列回路を複数備え、
前記試験方法は、
前記ハイサイド側の接続ライン又は前記ローサイド側の接続ラインを高圧電源に接続して、複数の直列回路に係る前記ハイサイド側の半導体素子又は前記ローサイド側の半導体素子に共通に前記高圧電源から直流電圧を供給すると共に、
前記ハイサイド側の半導体素子と対応するローサイド側半導体素子との接続点、又は前記ローサイド側の半導体素子と対応するハイサイド側半導体素子との接続点をそれぞれ低電圧電源に接続して電流を検出することにより、
前記複数の直列回路に係る前記ハイサイド側の半導体素子又は前記ローサイド側の半導体素子を同時に試験する試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば大出力モータ等の駆動に供する高電圧、大電流の絶縁ゲート型バイポーラトランジスタモジュール（以下、ＩＧＢＴモジュール）、パワーＭＯＳＦＥＴモジュール等を試験する試験装置に関する。
【背景技術】
【０００２】
従来、半導体製造工程では、出荷検査等において、試験装置により各種の特性を試験している。このような試験に関して、高電圧、大電流のＩＧＢＴについては、ＪＥＣ−２４０７−２００７等に測定方法が規定されている。
【０００３】
また近年、このような高電圧、大電流のＩＧＢＴ、パワーＭＯＳＦＥＴ等による複数の半導体素子を一体にモジュール化して、モータ、インバータ等の駆動に供するＩＧＢＴモジュール、パワーＭＯＳＦＥＴモジュール等が提供されている。このようなＩＧＢＴモジュール、パワーＭＯＳＦＥＴモジュールについては、従来、高電圧、大電流のＩＧＢＴ、パワーＭＯＳＦＥＴについて規定された試験方法により、モジュールを構成する半導体素子毎に、各種の特性を試験している。
【０００４】
この種の試験装置に関して、特開２０１２−１２７８１３号公報には、ＩＧＢＴ等の素子を用いたディバイスの試験に関して、試験対象ディバイスへの過剰な電流の流入を防止する工夫が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１２７８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところでこのような高電圧、大電流のＩＧＢＴモジュール、パワーＭＯＳＦＥＴモジュールの試験においては、モジュールを構成する半導体素子毎に、各種の特性を試験していることにより、試験に時間を要する問題がある。特に近年においては、この種のモジュールの需要が著しく増大しており、これにより試験に要する時間を短縮することが強く求められている。
【０００７】
本発明は、以上の点を考慮してなされたもので、高電圧、大電流のＩＧＢＴモジュール、パワーＭＯＳＦＥＴモジュールの試験に関して、従来に比して格段的に試験時間を短くすることができる試験装置及び試験方法を提案する。
【課題を解決するための手段】
【０００８】
係る課題を解決するため、請求項１の発明は、
ＩＧＢＴ又はパワーＭＯＳＦＥＴによる半導体素子を一体に保持した半導体素子モジュールの試験装置において、
前記半導体素子モジュールは、
ハイサイド側接続ラインにコレクタ又はドレインを接続したハイサイド側の半導体素子と、
前記ハイサイド側の半導体素子のエミッタ又はソースにコレクタ又はドレインを接続すると共に、ローサイド側接続ラインにエミッタ又はソースを接続したローサイド側の半導体素子とによる１対の半導体素子による直列回路を複数備え、
前記試験装置は、
第１の試験において、
前記ハイサイド側の接続ライン又は前記ローサイド側の接続ラインを高圧電源に接続して、複数の直列回路に係る前記ハイサイド側の半導体素子又は前記ローサイド側の半導体素子に共通に前記高圧電源から直流電圧を供給すると共に、
前記ハイサイド側の半導体素子と対応するローサイド側半導体素子との接続点、又は前記ローサイド側の半導体素子と対応するハイサイド側半導体素子との接続点をそれぞれ低電圧電源に接続して電流を検出することにより、
前記複数の直列回路に係る前記ハイサイド側の半導体素子又は前記ローサイド側の半導体素子を同時に試験する。
【０００９】
請求項１の構成によれば、例えばリーク試験におけるＩＣＥＳ、ＩＤＳＳ（ＩＣＥＸ、ＩＣＥＯ、ＩＤＳＸ、ＩＤＳＯ）等の試験に関して、ハイサイド側の半導体素子又はローサイド側の半導体素子を同時に試験することができ、これにより試験時間を短縮することができる。
【００１０】
また請求項２の発明は、請求項１の構成において、
第２の試験において、
前記ハイサイド側接続ライン、前記ローサイド側接続ライン、前記複数の直列回路に係る前記ハイサイド側の半導体素子と対応するローサイド側半導体素子との接続点を接地すると共に、
前記複数の直列回路に係る前記ハイサイド側の半導体素子及び前記ローサイド側半導体素子のゲートをそれぞれ低電圧電源に接続して電流を検出することにより、
前記複数の直列回路に係る前記ハイサイド側の半導体素子及び前記ローサイド側半導体素子を同時に試験する。
【００１１】
請求項２の構成によれば、さらにリーク試験におけるＩＧＳＳ（ＩＧＳＸ、ＩＧＳＯ）等の試験に関して、直列回路に係るハイサイド側の半導体素子及びローサイド側半導体素子を同時に試験することができ、一段と試験時間を短縮することができる。
【００１２】
さらに請求項３の発明は、請求子１又は請求項２の構成において、
第３の試験において、
ハイサイド側接続ライン又は前記ローサイド側接続ラインを電源に接続すると共に、前記ハイサイド側半導体素子のゲート、対応するローサイド側半導体素子との接続点、当該対応するローサイド側半導体素子のゲートをそれぞれ低電圧電源に接続して電流を検出することにより、
前記ハイサイド側半導体素子及び対応するローサイド側半導体素子を同時に試験する。
【００１３】
請求項３の構成によれば、コレクタエミッタ間飽和電圧ＶＣＥ２（ｓａｔ）、オン電圧（オン抵抗）等の試験に関して、ハイサイド側半導体素子及び対応するローサイド側半導体素子を同時に試験することができ、これにより一段と試験時間を短縮することができる。
【００１４】
また請求項４の発明は、ＩＧＢＴ又はパワーＭＯＳＦＥＴによる半導体素子を一体に保持した半導体素子モジュールの試験方法において、
前記半導体素子モジュールは、
ハイサイド側接続ラインにコレクタ又はドレインを接続したハイサイド側の半導体素子と、
前記ハイサイド側の半導体素子のエミッタ又はソースにコレクタ又はドレインを接続すると共に、ローサイド側接続ラインにエミッタ又はソースを接続したローサイド側の半導体素子とによる１対の半導体素子による直列回路を複数備え、
前記試験方法は、
前記ハイサイド側の接続ライン又は前記ローサイド側の接続ラインを高圧電源に接続して、複数の直列回路に係る前記ハイサイド側の半導体素子又は前記ローサイド側の半導体素子に共通に前記高圧電源から直流電圧を供給すると共に、
前記ハイサイド側の半導体素子と対応するローサイド側半導体素子との接続点、又は前記ローサイド側の半導体素子と対応するハイサイド側半導体素子との接続点をそれぞれ低電圧電源に接続して電流を検出することにより、
前記複数の直列回路に係る前記ハイサイド側の半導体素子又は前記ローサイド側の半導体素子を同時に試験する。
【００１５】
請求項４の構成によれば、例えばリーク試験におけるＩＣＥＳ、ＩＤＳＳ（ＩＣＥＸ、ＩＣＥＯ、ＩＤＳＸ、ＩＤＳＯ）等の試験に関して、ハイサイド側の半導体素子又はローサイド側の半導体素子を同時に試験することができ、これにより試験時間を短縮することができる。
【発明の効果】
【００１６】
本発明によれば、高電圧、大電流のＩＧＢＴモジュール、パワーＭＯＳＦＥＴモジュールの試験に関して、従来に比して格段的に試験時間を短くすることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態に係る試験装置を示す図である。
【図２】検査対象を示す図である。
【図３】図１の試験装置による漏れ電流ＩＣＥＳ、ＩＲＲＭの計測方法を示す図である。
【図４】図１の試験装置による漏れ電流ＩＣＥＸの計測方法を示す図である。
【図５】図３の試験方法に係るローサイド側の計測方法を示す図である。
【図６】図１の試験装置によるハイサイド側の半導体素子に関するブレークダウン電圧ＢＶＣＥＳ、ＶＲＲＭの計測方法を示す図である。
【図７】図６の試験方法によるローサイド側の計測方法を示す図である。
【図８】図１の試験装置によるゲートエミッタ間の漏れ電流ＩＧＥＳの計測に供する接続図である。
【図９】図１の試験装置によるゲートエミッタ間しきい値電圧Ｖｔｈの測定に供する接続図である。
【図１０】図９の続きの説明に供する接続図である。
【図１１】図１の試験装置によるコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）の計測に供する接続図である。
【図１２】図１の試験装置による順方向電圧Ｖｆの計測に供する接続図である。
【図１３】図１２の続きの説明に供する接続図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１９】
〔第１実施形態〕
図１は、本発明の第１実施形態に係る試験装置を示すブロック図である。この試験装置１は、試験に使用する電源、全体の動作を制御するコントローラ等が本体装置２に設けられる。試験装置１は、テストヘッド３に検査対象（ＤＵＴ）４を保持し、テストヘッド３を介して本体装置２により検査対象４を試験する。この実施形態では、この検査対象４が、試験に２ＫＶ以上の電圧を印加することが必要な高電圧、大電流のＩＧＢＴモジュールである。試験装置１は、本体装置２に設けられたコントローラの制御により、ＤＵＴ４の各端子への接続が切り替えられ、電源等の制御により各種の試験を実行する。
【００２０】
図２は、この検査対象４を示す図である。検査対象４は、大出力モータの駆動等に供するＩＧＢＴモジュールである。この検査対象４は、３相の交流電源を整流する整流部４Ａと、直流電源により３相による駆動対象を駆動する駆動部４Ｂとにより構成される。検査対象４は、これら整流部４Ａ及び駆動部４Ｂにそれぞれハイサイド側及びローサイド側の接続ラインが設けられ、これらハイサイド側及びローサイド側の接続ラインがそれぞれ端子ＴＵ１、ＴＵ２及びＴＬ１、ＴＬ２に接続される。
【００２１】
検査対象４において、整流部４Ａに係る一方の接続ライン間には、ダイオードＤ９及びＤ１２、Ｄ１０及びＤ１３、Ｄ１１及びＤ１４による３組の直列回路が設けられ、各直列回路の接続中点がそれぞれ端子Ｔ５、Ｔ６、Ｔ７により外部接続可能に構成される。これにより検査対象４は、これら端子Ｔ５、Ｔ６、Ｔ７を３相の交流電源に接続して整流できるように構成される。
【００２２】
また検査対象４において、駆動部４Ｂに係る他方の接続ライン間には、１対のＩＧＢＴによる３組の直列回路と、ＩＧＢＴとダイオードとによる１組の直列回路とが設けられる。すなわち検査対象４においては、ＩＧＢＴＱ１、Ｑ２、Ｑ３のコレクタがハイサイド側の接続ラインに接続され、またＩＧＢＴＱ５、Ｑ６、Ｑ７のエミッタがローサイド側の接続ラインに接続される。またこれらハイサイド側のＩＧＢＴＱ１、Ｑ２、Ｑ３は、対応するローサイド側ＩＧＢＴＱ５、Ｑ６、Ｑ７のコレクタにそれぞれエミッタが接続され、このエミッタ及びコレクタの接続中点が端子Ｔ１、Ｔ２、Ｔ３により外部出力可能に構成される。またこれらハイサイド側及びローサイド側のＩＧＢＴＱ１〜Ｑ３、Ｑ５〜Ｑ７のゲートがそれぞれ端子ＴＧ１、ＴＧ２、ＴＧ３、ＴＧ５、ＴＧ６、ＴＧ７により外部接続可能に構成される。これにより検査対象４は、例えば整流部４Ａで生成した直流電源を端子ＴＵ１、ＴＬ１に供給してＩＧＢＴＱ１〜Ｑ３、Ｑ５〜Ｑ７をオンオフ制御することにより、モータ等を３相により駆動できるように構成される。
【００２３】
なお検査対象４は、さらに駆動部４Ｂのローサイド側の接続ラインにＩＧＢＴＱ４のエミッタが接続され、このＩＧＢＴＱ４のコレクタがダイオードＤ８によりハイサイド側の接続ラインに接続される。またこのＩＧＢＴＱ４のゲート及びコレクタが端子ＴＧ４及びＴ４に接続される。なおＩＧＢＴＱ１〜Ｑ７は、それぞれエミッタ及びコレクタ間にダイオードＤ１〜Ｄ７が接続される。
【００２４】
図３は、試験装置１による試験の１つを示す図である。試験装置１は、この図３に示す構成によりハイサイド側、各半導体素子の漏れ電流ＩＣＥＳ、ＩＲＲＭを計測する。ここで試験装置１は、テストヘッド３に設けられたリレーの制御により、整流部４Ａ及び駆動部４Ｂのハイサイド側接続ラインを高圧電源２Ａに共通に接続する。ここで高圧電源２Ａは、本体装置２に設けられ、この本体装置２のコントローラの制御により所望の電圧を出力する電源回路であり、この実施形態では２ＫＶの直流電圧を出力する。これにより試験装置１は、ハイサイド側の接続ラインに接続された半導体素子Ｑ１〜Ｑ３、Ｄ１〜Ｄ３、Ｄ８〜Ｄ１１に、共通に高電圧を印加する。また試験装置１は、整流部４Ａ及び駆動部４Ｂのローサイド側接続ラインを接地する。
【００２５】
さらに試験装置１は、これらの半導体素子Ｑ１〜Ｑ３、Ｄ１〜Ｄ３、Ｄ８〜Ｄ１１のうちのＩＧＢＴＱ１〜Ｑ３については、ゲートを接地すると共に、電流測定機能を有する低電圧電源（ＶＰＰＳ）２Ｂ２〜２Ｂ４によりエミッタを接地電位である０Ｖに保持し、この状態で低電圧電源２Ｂ２〜２Ｂ４を介してＩＧＢＴＱ１〜ＩＧＢＴＱ１〜Ｑ３及びダイオードＤ１〜Ｄ３の漏れ電流を計測する。なおローサイド側のＩＧＢＴＱ４〜Ｑ７についても、試験装置１は、ゲートを接地する。
【００２６】
また試験装置１は、ダイオードＤ８〜Ｄ１１については、同様の低電圧電源２Ｂ１、２Ｂ５〜２Ｂ７によりそれぞれカソードを０Ｖに保持し、この状態で低電圧電源２Ｂ１、２Ｂ５〜２Ｂ７を介してダイオードＤ８〜Ｄ１１の漏れ電流Ｉ４〜Ｉ７を検出する。
【００２７】
試験装置１は、これらの漏れ電流の計測を、半導体素子Ｑ１〜Ｑ３、Ｄ１〜Ｄ３、Ｄ８〜Ｄ１１で同時に実行し、これにより半導体素子毎に計測する場合に比して格段的に計測時間を短縮する。実際上、１つの素子についてこの種の試験を実行する場合、概ね１００ｍｓｅｃの時間を要することにより、半導体素子毎に試験したのでは７００ｍｓｅｃの時間を要することになる。しかしながらこのように同時に測定したのでは、全体で１００ｍｓｅｃの時間により計測することができ、計測時間を格段的に低減することができる。
【００２８】
続いて試験装置１は、図３との対比により図４に示すように、ＩＧＢＴＱ１〜Ｑ３のゲートをエミッタに接続し、同様に、低電圧電源２Ｂ２〜２Ｂ４を介してＩＧＢＴＱ１〜ＩＧＢＴＱ１〜Ｑ３及びダイオードＤ１〜Ｄ３の漏れ電流ＩＣＥＸを計測する。試験装置１は、この図４の構成により漏れ電流を計測する場合でも、ＩＧＢＴＱ１〜Ｑ３で同時に漏れ電流を計測する。これによりゲート、エミッタを短絡させて漏れ電流を計測する場合についても、従来に比して格段的に計測時間を短縮する。
【００２９】
続いて試験装置１は、図３との対比により図５に示すように、整流部４Ａ及び駆動部４Ｂのローサイド側接続ラインを高圧電源２Ａに共通に接続する。試験装置１は、この高圧電源より−２ＫＶの直流電圧を出力する。これにより試験装置１は、ローサイド側の接続ラインに接続された半導体素子Ｑ４〜Ｑ７、Ｄ４〜Ｄ７、Ｄ１２〜Ｄ１４に、共通に負側の高電圧を印加する。また試験装置１は、整流部４Ａ及び駆動部４Ｂのハイサイド側接続ラインをフローティング状態に保持する。
【００３０】
さらに試験装置１は、ＩＧＢＴＱ４〜Ｑ７については、ゲートを接地すると共に、低電圧電源（ＶＰＰＳ）２Ｂ１〜２Ｂ４によりコレクタを接地電位である０Ｖに保持し、この状態で低電圧電源２Ｂ１〜２Ｂ４を介してＩＧＢＴＱ４〜ＩＧＢＴＱ４〜Ｑ３の漏れ電流Ｉ１〜Ｉ３を計測する。なおハイサイド側のＩＧＢＴＱ１〜Ｑ３についても、試験装置１は、ゲートを接地する。
【００３１】
また試験装置１は、ダイオードＤ１２〜Ｄ１４については、同様の低電圧電源２Ｂ５〜２Ｂ７によりそれぞれカソードを０Ｖに保持し、この状態で低電圧電源２Ｂ５〜２Ｂ７を介してダイオードＤ２１〜Ｄ１４の漏れ電流Ｉ５〜Ｉ７を検出する。
【００３２】
試験装置１は、この図５の構成によりローサイド側の半導体素子について漏れ電流を計測する場合でも、同時に漏れ電流を計測し、これにより従来に比して格段的に計測時間を短縮する。
【００３３】
試験装置１は、このようにしてローサイド側の漏れ電流を計測すると、図３との対比により図４について上述したと同様に、ＩＧＢＴＱ４〜Ｑ７のゲートをエミッタに接続し、低電圧電源２Ｂ１〜２Ｂ４を介してＩＧＢＴＱ４〜Ｑ７及びダイオードＤ４〜Ｄ７の漏れ電流を計測する。試験装置１は、この場合も、これらの素子で同時に漏れ電流を計測し、これにより従来に比して格段的に計測時間を短縮する。
【００３４】
試験装置１は、続いて図６の構成により、ハイサイド側の半導体素子に関して、ブレークダウン電圧ＢＶＣＥＳ、ＶＲＲＭを計測する。この計測において、試験装置１は、高圧電源２Ａ１及び２Ａ２を、それぞれ駆動部４Ｂ及び整流部４Ａのハイサイド側接続ラインに接続する。ここで高圧電源２Ａ１及び２Ａ２は、本体装置２のコントローラの制御により所望の電圧を出力する電源回路である。
【００３５】
試験装置１は、ＩＧＢＴＱ１〜Ｑ３については、ゲートを接地し、また高圧電源２Ａ１の負側出力端を接地する。この状態で、試験装置１は、リレー５Ｂ〜５Ｄにより順次エミッタを高圧電源２Ａ１の負側出力端に接続して高圧電源２Ａ１による電流を一定電圧に保持するように高圧電源２Ａ１の出力電圧を可変し、これによりブレークダウン電圧ＢＶＣＥＳを計測する。またダイオードＤ８、Ｄ９〜Ｄ１１については、同様にしてブレークダウン電圧ＶＲＲＭを計測する。
【００３６】
また試験装置１は、続いて図７に示すように接続を切り替え、ローサイド側について、ブレークダウン電圧ＢＶＣＥＳ、ＶＲＲＭを計測する。
【００３７】
図８は、ゲートエミッタ間の漏れ電流ＩＧＥＳの計測に供する接続図である。試験装置１は、ハイサイド側接続ライン、ローサイド側接続ライン、ＩＢＧＴＱ１〜Ｑ７のコレクタを接地し、これによりＩＧＢＴＱ１〜Ｑ７のエミッタコレクタ間を短絡状態に保持する。この状態で試験装置１は、低電圧電源２Ｂ１〜２Ｂ７をそれぞれＩＧＢＴＱ１〜Ｑ７のゲートに接続して、各低電圧電源２Ｂ１〜２Ｂ７から一定電圧を出力すると共に、各低電圧電源２Ｂ１〜２Ｂ７の出力電流値を読み取る。これにより試験装置１は、ＩＧＢＴＱ１〜Ｑ７について、ゲートエミッタ間の漏れ電流ＩＧＥＳを計測する。
【００３８】
この計測においても、試験装置１は、この７つのＩＧＢＴＱ１〜Ｑ７を同時に計測し、これにより従来に比して格段的に短時間で計測の処理を完了する。実際上、ゲートエミッタ間の漏れ電流ＩＧＥＳの計測には、１素子当たり３０ｍｓｅｃ程度の時間を要する。従って単純に７素子を素子毎に計測する場合には２１０ｍｓｅｃの時間を要するものの、この形態では３０ｍｓｅｃにより計測を完了することができ、従来に比して格段的に計測時間を短縮することができる。
【００３９】
図９及び図１０は、ゲートエミッタ間しきい値電圧Ｖｔｈの測定に供する接続図である。試験装置１は、続いて図９及び図１０に示す接続に順次切り換えてＩＧＢＴＱ１〜Ｑ７のしきい値電圧Ｖｔｈを計測する。ここで試験装置１は（図９）、ＩＧＢＴＱ１〜Ｑ７のゲートを接地し、ハイサイドの接続ラインを低電圧電源２Ｂ１に接続して所定電圧を印加する。なおローサイドの接続ラインは接地される。この状態で、順次低電圧電源２Ｂ２、２Ｂ３、２Ｂ４をＩＧＢＴＱ１、Ｑ２、Ｑ３のエミッタに接続して各エミッタを負電圧に設定する。試験装置１は、この電圧電源２Ｂ２、２Ｂ３、２Ｂ４の電流をモニタしてこの負電圧を可変することにより、順次、ＩＧＢＴＱ１、Ｑ２、Ｑ３のしきい値電圧Ｖｔｈを計測する。
【００４０】
また続いてハイサイド側接続ラインをフローティング状態に保持すると共に（図１０）、低電圧電源２Ｂ１を、ローサイド側接続ラインに接続して負電圧を供給する。またこの状態で、順次低電圧電源２Ｂ２、２Ｂ３、２Ｂ４、２Ｂ５をＩＧＢＴＱ４、Ｑ５、Ｑ６、Ｑ７のエミッタに接続する。試験装置１は、この電圧電源２Ｂ２、２Ｂ３、２Ｂ４、２Ｂ５の電流をモニタしてこの印加電圧を可変することにより、順次、ＩＧＢＴＱ４〜Ｑ７のしきい値電圧Ｖｔｈを計測する。
【００４１】
続いて試験装置１は、図１１の接続によりコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）を計測する。ここで試験装置１は、駆動部４Ｂのハイサイド側接続ライン及びダイオードＤ８のカソードを電源２Ｃに接続する。また試験装置１は、ローサイド側接続ラインを接地すると共に、ＩＧＢＴＱ５、Ｑ６、Ｑ７のエミッタを低電圧電源２Ｂ１、２Ｂ２、２Ｂ３に接続し、ＩＧＢＴＱ４、Ｑ５、Ｑ６、Ｑ７のゲートを低電圧電源２Ｂ４、２Ｂ５、２Ｂ６、２Ｂ７に接続する。またＩＧＢＴＱ１、Ｑ２、Ｑ３のゲートを、アイソレーションアンプ２Ｄ１、２Ｄ２、２Ｄ３を介して低電圧電源２Ｂ８、２Ｂ９、２Ｂ１０に接続する。
【００４２】
試験装置１は、この状態で、低電圧電源２Ｂ１〜２Ｂ１１、電源２Ｃの制御により、順次、ＩＧＢＴＱ４のコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）、ＩＧＢＴＱ１及びＱ５のコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）、ＩＧＢＴＱ２及びＱ６のコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）、ＩＧＢＴＱ３及びＱ７のコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）を計測する。このとき、直列に接続されたＩＧＢＴＱ１及びＱ５、ＩＧＢＴＱ２及びＱ６、ＩＧＢＴＱ３及びＱ７については、それぞれ同時にコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）を計測し、これにより測定時間を短縮する。
【００４３】
すなわちこの場合、低電圧電源２Ｂ４、電源２Ｃの制御により、ＩＧＢＴＱ４について、ゲートエミッタ間電圧を所定電圧に保持すると共に、定格のエミッタ電流を流し、コレクタエミッタ間電圧を検出し、これによりコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）を計測する。また続いて、低電圧電源２Ｂ５、２Ｂ１、２Ｂ１０、電源２Ｃの制御により、ＩＧＢＴＱ１及びＱ５について、それぞれゲートエミッタ間電圧を所定電圧に保持すると共に、定格のエミッタ電流を流し、コレクタエミッタ間電圧を検出する。試験装置１は、ＩＧＢＴＱ１及びＱ５のコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）を同時に計測する。
【００４４】
また続いて、低電圧電源２Ｂ６、２Ｂ２、２Ｂ１１、電源２Ｃの制御により、ＩＧＢＴＱ２及びＱ６について、それぞれゲートエミッタ間電圧を所定電圧に保持すると共に、定格のエミッタ電流を流し、コレクタエミッタ間電圧を検出する。これにより試験装置１は、ＩＧＢＴＱ２及びＱ６のコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）を同時に計測する。また続いて、低電圧電源２Ｂ７、２Ｂ３、２Ｂ１２、電源２Ｃの制御により、ＩＧＢＴＱ３及びＱ７について、それぞれゲートエミッタ間電圧を所定電圧に保持すると共に、定格のエミッタ電流を流し、コレクタエミッタ間電圧を検出する。これにより試験装置１は、ＩＧＢＴＱ３及びＱ７のコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）を同時に計測する。
【００４５】
実際上、コレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）の計測には、概ね、５ｍｓｅｃの時間を要することにより、素子毎に計測していたのでは、この場合、３５ｍｓｅｃの時間を要することになる。しかしながらこの実施形態のように、直列接続された半導体素子を同時に計測する場合には、２０ｍｓｅｃの時間により計測することができ、計測時間を従来に比して短縮することができる。
【００４６】
続いて試験装置１は、図１２の接続によりハイサイド側の半導体素子について、順方向電圧Ｖｆを計測する。すなわち試験装置１は、整流部４Ａ及び駆動部４Ｂのハイサイド側接続ラインをそれぞれ電源２Ｃ２及び２Ｃ１に接続し、それぞれ定電流駆動により直流電圧を供給する。またリレー５Ａ〜５Ｇの制御により、順次、ダイオードＤ８のカソード、ＩＧＢＴＱ１〜Ｑ３のエミッタ１、ダイオードＤ９〜Ｑ１１のエミッタを接地し、これにより一定電流における電源２Ｃ２、２Ｃ１の出力電圧を順次検出して順方向電圧Ｖｆを順次検出する。
【００４７】
また続いて図１３に示すように、ローサイド側接続ラインを接地した状態で、リレー５Ａ〜５Ｇの制御により、ＩＧＢＴＱ４〜Ｑ７のコレクタ、ダイオードＤ１２〜Ｄ１４のアノードを順次電源２Ｃ１、２Ｃ２に接続し、ローサイド側の半導体素子について、順方向電圧Ｖｆを計測する。
【００４８】
以上の構成によれば、漏れ電流ＩＣＥＳの試験において、ハイサイド側の接続ラインを高圧電源に接続して、ハイサイド側の半導体素子に共通に直流電圧を供給すると共に、それぞれハイサイド側の半導体素子のエミッタを低電圧電源に接続して電流を検出することにより、ハイサイド側の複数の半導体素子を同時に試験することができ、試験時間を短くすることができる。またさらローサイド側の接続ラインを高圧電源に接続してローサイド側の半導体素子に共通に直流電圧を供給すると共に、ローサイド側半導体素子のコレクタをそれぞれ低電圧電源に接続して電流を検出することにより、ローサイド側の複数の半導体素子を同時に試験することができ、試験時間を短くすることができる。
【００４９】
またさらにゲートエミッタ間の漏れ電流ＩＧＥＳの計測に関して、ハイサイド側接続ライン、ローサイド側接続ライン、ハイサイド側及びローサイド側の半導体素子の接続点を接地すると共に、各半導体素子のゲートをそれぞれ低電圧電源に接続して電流を検出することにより、これらハイサイド側及びローサイド側の半導体素子を同時に試験することができ、試験時間を短くすることができる。
【００５０】
またさらにコレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）の計測に関して、ハイサイド側接続ラインを電源に接続すると共に、このハイサイド側半導体素子のゲート、対応するローサイド側半導体素子との接続点、対応するローサイド側半導体素子のゲートをそれぞれ低電圧電源に接続して電流を検出することにより、ハイサイド側半導体素子及び対応するローサイド側半導体素子を同時に試験するができ、これにより試験時間を短くすることができる。
【００５１】
〔他の実施形態〕
以上、本発明の実施に好適な具体的な構成を詳述したが、本発明は、本発明の趣旨を逸脱しない範囲で、上述の実施形態の構成を種々に変更することができる。
【００５２】
すなわち上述の実施形態では、図３から図５の構成に関して、リーク試験のＩＣＥＳ、ＩＤＳＳを計測する場合について、ハイサイド側又はローサイド側のＩＧＢＴを同時に試験する場合について述べたが、本発明はこれに限らず、リーク試験のＩＣＥＸ、ＩＣＥＯ、ＩＤＳＸ、ＩＤＳＯの同時素子測定に広く適用することができる。
【００５３】
また上述の実施形態では、図８の構成に関して、リーク試験のＩＧＳＳを計測する場合について、直列回路に係るハイサイド側及びローサイド側のＩＧＢＴを同時に試験する場合について述べたが、本発明はこれに限らず、リーク試験のＩＧＳＸ、ＩＧＳＯに関してについても広く適用することができる。
【００５４】
また上述の実施形態では、図１１の構成に関して、コレクタエミッタ間飽和電圧ＶＣＥ（ｓａｔ）を計測する場合について、直列回路に係るハイサイド側及びローサイド側のＩＧＢＴを同時に試験する場合について述べたが、本発明はこれに限らず、オン電圧（オン抵抗）の同時素子測定に広く適用することができる。
【００５５】
また上述の実施形態に係る図１１の構成では、ハイサイド側の接続ラインを電源２Ｃに接続する場合について述べたが、本発明はこれに限らず、ローサイド側の接続ラインを電源に接続する場合にも広く適用することができる。
【００５６】
また上述の実施形態では、ＩＧＢＴの試験に本発明を適用する場合について述べたが、本発明はこれに限らず、パワーＭＯＳＦＥＴの試験にも広く適用することができる。
【符号の説明】
【００５７】
１  試験装置、２  テストヘッド、３  本体装置、４  検査対象、４Ａ  整流部、４Ｂ  駆動部、Ｑ１〜Ｑ７  ＩＧＢＴ、Ｄ１〜Ｄ１４  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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