(57)【要約】【課題】隣接するコンタクトプラグがショートすることを良好に防止できる半導体装置の製造方法を提供する。【解決手段】半導体装置１００の製造方法によれば、コンタクトプラグ１４０のコンタクトホール１４３にサイドウォール１４１，１４２を少なくとも二重に形成する。このため、例えば、第一のサイドウォール１４１を形成したあとにコンタクトホール１４３をフッ化水素酸などで洗浄するときに、もしも層間絶縁膜１５０にボイドが発生しており、隣接するコンタクトホール１４３まで貫通孔が形成されても、この貫通孔が第二のサイドウォール１４２で封止される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に層間絶縁膜を成膜する絶縁成膜工程と、
成膜された前記層間絶縁膜にコンタクトホールを形成するホール形成工程と、
形成された前記コンタクトホールの内壁面にサイドウォールを少なくとも二重に形成するウォール形成工程と、
前記サイドウォールが少なくとも二重に形成された前記コンタクトホールにコンタクトプラグを形成するプラグ形成工程と、
を有する半導体装置の製造方法。
【請求項２】
前記ウォール形成工程は、
形成された前記コンタクトホールの内壁面に第一のサイドウォールを形成する第一ウォール工程と、
第一の前記サイドウォールが形成された前記コンタクトホールに第一のコンタクト材料を埋設する第一埋設工程と、
埋設された第一の前記コンタクト材料を前記半導体基板に到達しない深度までエッチバックするエッチバック工程と、
第一の前記コンタクト材料がエッチバックされた前記コンタクトホールの内壁面に第二のサイドウォールを形成する第二ウォール工程とを、
少なくとも有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチバック工程は、前記層間絶縁膜に発生するボイドに対応した深度まで第一の前記コンタクト材料をエッチバックする、
請求項２に記載の半導体装置の製造方法。
【請求項４】
ｂＷＬ（ｂuried Ｗord Ｌine）型の半導体装置であるＤＲＡＭ（Dynamic Random Access Memory）の複数のビットラインを並列に形成するビット形成工程を、前記絶縁成膜工程より以前に有し、
前記ホール形成工程は、隣接する前記ビットラインの中間の位置に前記コンタクトホールを形成し、
前記エッチバック工程は、前記ビットラインに対応した深度まで第一の前記コンタクト材料をエッチバックする、
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記エッチバック工程は、前記ビットラインの下面より下方まで第一の前記コンタクト材料をエッチバックする、
請求項４記載の半導体装置の製造方法。
【請求項６】
前記プラグ形成工程は、第二の前記サイドウォールが形成された前記コンタクトホールに第二のコンタクト材料を埋設してコンタクトプラグを形成する、
請求項１ないし５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記プラグ形成工程は、第一の前記コンタクト材料と同一材料の第二の前記コンタクト材料を再度埋設して前記コンタクトプラグを形成する、
請求項６に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板の表面に成膜されている層間絶縁膜と、
前記層間絶縁膜に形成されているコンタクトホールと、
前記コンタクトホールの内壁面に少なくとも二重に形成されているサイドウォールと、
前記サイドウォールが少なくとも二重に形成された前記コンタクトホールに形成されているコンタクトプラグと、
を有する半導体装置。
【請求項９】
前記層間絶縁膜のコンタクトホールの内壁面に直接に形成されている第一の前記サイドウォールは前記半導体基板の表面まで形成されており、
第一の前記サイドウォールの内壁面に形成されている第二の前記サイドウォールは前記半導体基板の表面まで到達しない位置まで形成されている、
請求項８に記載の半導体装置。
【請求項１０】
第二の前記サイドウォールより下方の前記コンタクトホールに前記コンタクトプラグの第一のコンタクト材料が埋設されており、
第一の前記コンタクト材料より上方の前記コンタクトホールに第二のコンタクト材料が埋設されている、
請求項９に記載の半導体装置。
【請求項１１】
第一の前記コンタクト材料と第二の前記コンタクト材料とが同一のコンタクト材料からなる、
請求項１０に記載の半導体装置。
【請求項１２】
ｂＷＬ型のＤＲＡＭの複数のビットラインが並列に形成されており、
隣接する前記ビットラインの中間に前記コンタクトホールが位置しており、
第二の前記サイドウォールの下端が前記ビットラインの位置に対応している、
請求項９ないし１１の何れか一項に記載の半導体装置。
【請求項１３】
第二の前記サイドウォールの下端が前記ビットラインの下面より下方に位置している、
請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のコンタクトプラグを連設する半導体装置の製造方法、複数のコンタクトプラグが連設されている半導体装置、に関する。
【背景技術】
【０００２】
過去、本出願人により、配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法が提案されている。
【０００３】
その製造方法は、半導体基板にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜を形成する工程と、ゲート電極溝の底部にゲート電極を形成する工程と、ゲート電極の表面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックしてゲート電極溝の上部にキャップ絶縁膜を形成する工程と、半導体基板の表面に層間絶縁膜を形成する工程と、層間絶縁膜にビットコンタクト開口部を形成する工程と、を備える。
【０００４】
そして、半導体基板の表面に層間絶縁膜を形成する工程が、半導体基板の表面とキャップ絶縁膜の表面との間に生じた段差を埋め込むように層間絶縁膜を成膜するとともに、この層間絶縁膜の表面を平坦とすることを特徴とする（例えば、特許文献１参照）。
【０００５】
上述のような特許文献１の半導体装置の製造方法によると、ｂＷＬ（ｂuried Ｗord Ｌine）型のＤＲＡＭ（Dynamic Random Access Memory）を製造することができる。その場合、例えば、半導体基板の表面に、ＳＴＩ（Shallow Trench Isolation）により、複数の並列なライン状にｎ型の不純物を拡散させ、ビットコンタクトと導通する活性領域を形成する。
【０００６】
このように半導体基板の表面に、複数の並列なライン状の活性領域と交差する方向に複数のワードライン溝を並列に形成し、この複数の並列なワードライン溝にワードラインをｂＷＬとして埋設する。
【０００７】
このように複数のワードラインが並列に形成された半導体基板の表面に層間絶縁膜を形成し、この層間絶縁膜の表面に、複数の並列なワードラインと交差する方向に、複数のビットラインを並列に形成する。
【０００８】
このように並列に形成された複数のビットラインの表面に、酸化シリコンなどの層間絶縁膜を成膜する。この層間絶縁膜をパターニングすることにより、隣接するビットラインの中間の位置に、複数のコンタクトホールをＳＡＣ（Self Aligned Contact）として形成する。
【０００９】
このように形成されたコンタクトホールに、窒化膜でサイドウォールを形成する。このサイドウォールが形成されたコンタクトホールを、フッ化水素酸で洗浄することにより、底部の自然酸化膜などを除去する。
【００１０】
この洗浄されたコンタクトホールにドープド・ポリシリコンなどを埋設する。このドープド・ポリシリコンを、エッチバックやＣＭＰ(Chemical Mechanical Polishing)でなど処理することにより、容量コンタクトのコンタクトプラグを形成する。
【００１１】
上述のような製造方法により製造された半導体装置であるｂＷＬ型のＤＲＡＭでは、半導体基板の表面に複数のワードラインが並列に埋設されており、その表面に成膜されている層間絶縁膜に、ワードラインと交差する方向に、複数のビットラインが並列に埋設されている。
【００１２】
さらに、このようなＤＲＡＭでは、上述のように並列に埋設されている複数のビットラインの中間の位置に、コンタクトプラグが形成されており、このコンタクトプラグは、その底面の一部で半導体基板の表面の活性領域とコンタクトすることになる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１１−１２９５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、上述のような製造方法により実際に半導体装置を製造すると、例えば、ビットラインに起因して層間絶縁膜にボイドが発生することがあり、コンタクトホールのサイドウォールに損傷が発生することもある。
【００１５】
そして、このようなサイドウォールの損傷と層間絶縁膜のボイドとが近接していると、フッ化水素酸の洗浄によりサイドウォールの損傷から層間絶縁膜が浸食され、ボイドまで貫通することがある。
【００１６】
このような場合、フッ化水素酸で浸食されたボイドが拡大して隣接するコンタクトホールまで貫通することがある。このような状態で、コンタクトホールにドープド・ポリシリコンを埋設すると、隣接するコンタクトプラグがショートすることになり、半導体装置の歩留りが低下することになる。
【００１７】
本発明は、上述のような課題を解決する半導体装置の製造方法、上述のような課題を解決した半導体装置、を提供するものである。
【課題を解決するための手段】
【００１８】
本発明の半導体装置の製造方法は、半導体基板の表面に層間絶縁膜を成膜する絶縁成膜工程と、成膜された前記層間絶縁膜にコンタクトホールを形成するホール形成工程と、形成された前記コンタクトホールの内壁面にサイドウォールを少なくとも二重に形成するウォール形成工程と、前記サイドウォールが少なくとも二重に形成された前記コンタクトホールにコンタクトプラグを形成するプラグ形成工程と、を有する。
【００１９】
従って、本発明の半導体装置の製造方法では、半導体基板の表面に、絶縁成膜工程で層間絶縁膜を成膜し、この成膜された層間絶縁膜に、ホール形成工程でコンタクトホールを形成する。この形成されたコンタクトホールの内壁面に、ウォール形成工程でサイドウォールを少なくとも二重に形成し、このサイドウォールが少なくとも二重に形成されたコンタクトホールに、プラグ形成工程でコンタクトプラグを形成する。本発明の半導体装置の製造方法でも、例えば、従来と同様に第一のサイドウォールを形成したあとに、コンタクトホールをフッ化水素酸などで洗浄するとき、もしも層間絶縁膜にボイドが発生しており、隣接するコンタクトホールまで貫通孔が形成されても、この貫通孔が第二のサイドウォールで封止される。このため、隣接するコンタクトプラグを連通する貫通孔が第二のサイドウォールで封止されるので、隣接するコンタクトプラグのショートを良好に防止することができる。
【００２０】
本発明の半導体装置は、半導体基板と、前記半導体基板の表面に成膜されている層間絶縁膜と、前記層間絶縁膜に形成されているコンタクトホールと、前記コンタクトホールの内壁面に少なくとも二重に形成されているサイドウォールと、前記サイドウォールが少なくとも二重に形成された前記コンタクトホールに形成されているコンタクトプラグと、を有する。
【００２１】
従って、本発明の半導体装置では、コンタクトプラグのコンタクトホールのサイドウォールが少なくとも二重に形成されているので、あるコンタクトプラグの第一のサイドウォールに損傷が発生しており、これに隣接する層間絶縁膜にボイドが発生していても、このボイドと第一のサイドウォールの損傷とが第二のサイドウォールで遮断されている。
【発明の効果】
【００２２】
本発明の半導体装置の製造方法では、コンタクトプラグのコンタクトホールにサイドウォールを少なくとも二重に形成するので、例えば、従来と同様に第一のサイドウォールを形成したあとにコンタクトホールをフッ化水素酸などで洗浄するときに、もしも層間絶縁膜にボイドが発生しており、隣接するコンタクトホールまで貫通孔が形成されても、この貫通孔が第二のサイドウォールで封止される。このため、第二のサイドウォールの内壁面に形成されるコンタクトプラグが、隣接するコンタクトプラグとショートすることを良好に防止できるので、半導体装置の歩留りを向上させることができる。
【００２３】
本発明の半導体装置では、コンタクトプラグのコンタクトホールのサイドウォールが少なくとも二重に形成されているので、あるコンタクトプラグの第一のサイドウォールに損傷が発生しており、これに隣接する層間絶縁膜にボイドが発生していても、このボイドと第一のサイドウォールの損傷とが第二のサイドウォールで遮断されている。このため、上述のボイドを中間に隣接するコンタクトプラグがショートすることが良好に防止されており、信頼性が良好である。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態の半導体装置の要部の内部構造を示す図２の模式的なＡ−Ａ断面図である。
【図２】本発明の実施の形態の半導体装置の重畳している各部の相対関係を示す模式的な平面図である。
【図３】本発明の実施の形態の半導体装置の製造方法の一部の第一工程を示す図２のＡ−Ａ断面に相当する模式的な断面図である。
【図４】本発明の実施の形態の半導体装置の製造方法の一部の第一工程を示す図２の模式的なＢ−Ｂ断面に相当する模式的な断面図である。
【図５】本発明の実施の形態の半導体装置の製造方法の一部の第二工程を示す図２のＡ−Ａ断面に相当する模式的な断面図である。
【図６】本発明の実施の形態の半導体装置の製造方法の一部の第二工程を示す図２の模式的なＢ−Ｂ断面に相当する模式的な断面図である。
【図７】本発明の実施の形態の半導体装置の製造方法の一部の第三工程を示す図２のＡ−Ａ断面に相当する模式的な断面図である。
【図８】本発明の実施の形態の半導体装置の製造方法の一部の第三工程を示す図２の模式的なＢ−Ｂ断面に相当する模式的な断面図である。
【図９】本発明の実施の形態の半導体装置の製造方法の一部の第四工程を示す図２のＡ−Ａ断面に相当する模式的な断面図である。
【発明を実施するための形態】
【００２５】
本発明の実施の一形態に関して図面を参照して以下に説明する。なお、図１は、本実施の形態の半導体装置の要部の内部構造を示す図２の模式的なＡ−Ａ断面図、図２は、本実施の形態の半導体装置の重畳している各部の相対関係を示す模式的な平面図、図３および図５および図７および図９は、本実施の形態の半導体装置の製造方法の一部の第一工程ないし第四工程を示す図２のＡ−Ａ断面に相当する模式的な断面図、図４および図６および図８は、本実施の形態の半導体装置の製造方法の一部の第一工程ないし第三工程を示す図２の模式的なＢ−Ｂ断面に相当する模式的な断面図、である。
【００２６】
本実施の形態のＤＲＡＭ１００は、図１および図２に示すように、半導体基板であるシリコン基板１１０に、埋込ワードライン１２０、ビットライン１３０、コンタクトプラグ１４０、層間絶縁膜１５０，１５１、等が形成されている。
【００２７】
シリコン基板１１０は、表面に複数の活性領域１６０と複数のＳＴＩ領域１７０とが、並列なライン状に交互に形成されている。埋込ワードライン１２０は、上述のような並列な複数のライン状の活性領域１６０およびＳＴＩ領域１７０と交差する並列なライン状に複数に形成されている。
【００２８】
本実施の形態の半導体装置であるＤＲＡＭ１００は、ｂＷＬ型に形成されているので、埋込ワードライン１２０は、シリコン基板１１０の表面に埋設されている。なお、本実施の形態のＤＲＡＭ１００では、キャパシタ素子からなるメモリセル（図示せず）ごとに、埋込ワードライン１２０を分離する素子分離埋込配線１８０が、シリコン基板１１０の表面に同様に埋設されている。
【００２９】
このようなシリコン基板１１０の表面には、図１および図２に示すように、上述のような並列な複数のライン状の活性領域１６０や埋込ワードライン１２０と交差する並列な複数のライン状に、ビットライン１３０が形成されている。
【００３０】
このように並列に形成されている複数のビットライン１３０は、図１に示すように、シリコン窒化膜からなる層間絶縁膜１５２，１５３で囲繞されている。これらの層間絶縁膜１５２，１５３はコンタクトホール１４３の形状に形成されている。この層間絶縁膜１５２，１５３からなるコンタクトホール１４３の内壁面に、コンタクトプラグ１４０の第一／第二のサイドウォール１４１，１４２が二重に形成されている。
【００３１】
ただし、コンタクトホール１４３の内壁面に直接に形成されている第一のサイドウォール１４１は、シリコン基板１１０の表面まで形成されているが、第一のサイドウォール１４１の内壁面に形成されている第二のサイドウォール１４２は、シリコン基板１１０の表面まで到達しない位置までしか形成されていない。
【００３２】
より具体的には、本実施の形態のＤＲＡＭ１００では、上述のように隣接するビットライン１３０の中間にコンタクトホール１４３が位置しており、第二のサイドウォール１４２の下端が、ビットライン１３０の下面より下方に位置している。
【００３３】
そして、このような第二のサイドウォール１４２より下方のコンタクトホール１４３に、コンタクトプラグ１４０の第一のコンタクト材料である第一のドープド・ポリシリコン１４４が埋設されている。さらに、この第一のドープド・ポリシリコン１４４より上方のコンタクトホール１４３に、第二のコンタクト材料である第二のドープド・ポリシリコン１４５が埋設されている。
【００３４】
つまり、本実施の形態のＤＲＡＭ１００では、上述のように上下二段の同一材料からなる第一／第二のドープド・ポリシリコン１４５により、コンタクトプラグ１４０が形成されている。ここで、上述のような構造のＤＲＡＭ１００の製造方法を、以下に簡単に説明する。
【００３５】
なお、周知技術および従来技術と同一の部分に関しては、詳細な説明を省略する。まず、図２に示すように、シリコン基板１１０の表面に、交互に位置する複数の並列なライン状の活性領域１６０およびＳＴＩ領域１７０を、リンなどのｎ型の不純物のドープおよび酸化膜の埋設で各々形成する。
【００３６】
このように複数の並列なライン状に活性領域１６０およびＳＴＩ領域１７０が交互に形成されたシリコン基板１１０の表面に、活性領域１６０およびＳＴＩ領域１７０と交差する複数の並列なライン状に、ゲート電極および素子分離埋込配線１８０を埋設する。
【００３７】
上述のように活性領域１６０およびＳＴＩ領域１７０およびゲート電極および素子分離埋込配線１８０が形成されたシリコン基板１１０の表面に、シリコン酸化膜等で層間絶縁膜１５１（図示せず）を形成する。
【００３８】
つぎに、この層間絶縁膜１５１の一部を、フォトリソグラフィ技術およびドライエッチング技術で除去し、図２に示すように、ビットコンタクト開口１１１を形成する。このビットコンタクト開口１１１は、図１に示したように、埋込ワードライン１２０と同一方向に延在するライン状の開口パターンとして形成される。ビットコンタクト開口１１１のパターンと活性領域１６０の交差した部分では、シリコン基板１１０の表面が露出する。
【００３９】
上述のようにビットコンタクト開口１１１を形成してから、ｎ型の不純物（ヒ素等）をイオン注入し、シリコン基板１１０の表面にｎ型の不純物拡散層を形成する。形成したｎ型の不純物拡散層は、本実施の形態のＤＲＡＭ１００の、トランジスタ（図示せず）のソース領域またはドレイン領域として機能することになる。
【００４０】
つぎに、層間絶縁膜１５１の表面に、リン等のｎ型の不純物を含有したポリシリコン膜、タングステン膜、シリコン窒化膜、を順次堆積させる（図示せず）。これらの、ポリシリコン膜、タングステン膜、シリコン窒化膜、の積層膜をライン形状にパターニングし、埋込ワードライン１２０と直交する複数の並列なライン状に、ビットライン１３０を形成する。
【００４１】
なお、本実施の形態のＤＲＡＭ１００では、上述のようにビットライン１３０を埋込ワードライン１２０と直交する直線形状に形成することを例示しているが、一部を湾曲させた形状として形成してもよい。
【００４２】
上述のようにビットライン１３０を形成することにより、前述のようにビットコンタクト開口１１１に露出しているシリコン基板１１０の表面部分で、ビットライン１３０の下層のポリシリコン膜とシリコン基板１１０（前述したソース領域またはドレイン領域）とが導通することになる。
【００４３】
つぎに、ビットライン１３０の側面と表面とをシリコン窒化膜などで囲繞してから、隣接するビットライン１３０の中間の部分を充填するように、塗布膜であるＳＯＤ（Spin on Dielectric）膜を堆積させる。このＳＯＤ膜を、高温の水蒸気（Ｈ２Ｏ）の雰囲気でアニール処理して固体膜に改質する。
【００４４】
つぎに、前述のようにビットライン１３０を囲繞したシリコン酸化膜が露出するまでＣＭＰ（Chemical Mechanical Polishing）で表面を平坦化し、層間絶縁膜１５０としてＣＶＤ（Chemical Vapor Deposition）法でシリコン酸化膜をＳＯＤ膜の表面に成膜する。
【００４５】
つぎに、ビットライン１３０の表面および側面に形成したシリコン窒化膜をサイドウォールとした、ＳＡＣ法によって、フォトリソグラフィ技術およびドライエッチング技術でコンタクトホール１４３を形成する。
【００４６】
このコンタクトホール１４３と活性領域１６０の交差している部分で、シリコン基板１１０の表面が露出する。コンタクトホール１４３の内壁面に、シリコン窒化膜などで第一のサイドウォール１４１を形成する。
【００４７】
この第一のサイドウォール１４１が形成されたコンタクトホール１４３を、フッ化水素酸で洗浄することにより、底部の自然酸化膜などを除去する。この洗浄されたコンタクトホール１４３に第一のドープド・ポリシリコン１４４を埋設し、従来のコンタクトプラグ１４０と同様な構造を形成する。
【００４８】
ここで、図４に示すように、上述の第一のサイドウォール１４１に損傷１９１が発生しており、その側方の層間絶縁膜１５０にボイド（図示せず）が発生していると想定する。すると、上述のように第一のサイドウォール１４１が形成されたコンタクトホール１４３をフッ化水素酸で洗浄するときに、このフッ化水素酸が層間絶縁膜１５０を浸食してボイドに到達する。さらに、このボイドがフッ化水素酸により拡大し、隣接するコンタクトホール１４３の第一のサイドウォール１４１まで貫通孔１９２が形成される。
【００４９】
このような状態で、本実施の形態のＤＲＡＭ１００の製造方法では、図５および図６に示すように、コンタクトホール１４３に埋設した第一のドープド・ポリシリコン１４４を、ボイドに対応した深度である、ビットライン１３０の下面より下方でシリコン基板１１０には到達しない位置まで、エッチバックする。
【００５０】
このように第一のドープド・ポリシリコン１４４がエッチバックされたコンタクトホール１４３の内壁面に、図７に示すように、窒化シリコンなどで第二のサイドウォール１４２を形成する。
【００５１】
すると、図８に示すように、第一のサイドウォール１４１の損傷１９１から隣接するコンタクトホール１４３まで貫通された貫通孔１９２が、第二のサイドウォール１４２により封止されることになる。
【００５２】
そこで、本実施の形態のＤＲＡＭ１００の製造方法では、上述のように第二のサイドウォール１４２が形成されたコンタクトホール１４３に、図１および図９に示すように、第二のドープド・ポリシリコン１４５を埋設することで、コンタクトプラグ１４０を完成する。
【００５３】
本実施の形態のＤＲＡＭ１００の製造方法では、上述のようにコンタクトプラグ１４０のコンタクトホール１４３にサイドウォールを少なくとも二重に形成するので、従来と同様に第一のサイドウォール１４１を形成したあとにコンタクトホール１４３をフッ化水素酸などで洗浄するときに、第一のサイドウォール１４１に損傷１９１が発生しており、層間絶縁膜１５０にボイドが発生しており、隣接するコンタクトホール１４３まで貫通孔１９２が形成されても、この貫通孔１９２が第二のサイドウォール１４２で封止される。
【００５４】
このため、第二のサイドウォール１４２の内壁面に形成されるコンタクトプラグ１４０が、隣接するコンタクトプラグ１４０とショートすることがない。従って、本実施の形態のＤＲＡＭ１００の製造方法では、歩留りを向上させることができる。
【００５５】
なお、もしも第一のサイドウォール１４１と第二のサイドウォール１４２との同一箇所に損傷１９１が発生し、その側方の層間絶縁膜１５０にボイドが発生した場合には、従来と同様に隣接するショートが発生することになるが、これは確率的に無視することができる。
【００５６】
特に、本実施の形態のＤＲＡＭ１００の製造方法では、層間絶縁膜１５０に発生するボイドに対応した深度まで第一のドープド・ポリシリコン１４４をエッチバックする。より具体的には、層間絶縁膜１５０のボイドは、ビットライン１３０に起因して発生するので、このビットライン１３０に対応した位置として、ビットライン１３０の下面より下方まで第二のサイドウォール１４２を形成する。
【００５７】
このため、隣接するコンタクトプラグ１４０をショートさせる貫通孔１９２を、第二のサイドウォール１４２で良好に封止することができる。それでいて、第一のドープド・ポリシリコン１４４は、完全に排除せず、上述のようにシリコン基板１１０の表面まで到達しない位置までエッチバックする。
【００５８】
従って、第一／第二のサイドウォール１４１，１４２を二重に形成しながらも、コンタクトプラグ１４０の下端の面積を従来と同様に確保することができ、コンタクトプラグ１４０と活性領域１６０との電気抵抗の増大を防止することができる。
【００５９】
しかも、上述のように第二のサイドウォール１４２をコンタクトプラグ１４０の下端まで形成しないために残存させる第一のドープド・ポリシリコン１４４と、この上面に埋設する第二のドープド・ポリシリコン１４５とは、同一材料からなる。
【００６０】
このため、本実施の形態のＤＲＡＭ１００では、第一のドープド・ポリシリコン１４４と第二のドープド・ポリシリコン１４５との親和性が良好であり、一体のコンタクトプラグ１４０として良好に機能することができる。
【００６１】
なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態では第一のサイドウォール１４１および第二のサイドウォール１４２の両方を同一のシリコン窒化膜などで形成することを例示した。しかしながら、第一のサイドウォール１４１および第二のサイドウォール１４２を相違する材料で形成してもよい。
【００６２】
同様に、上記形態では第一のコンタクト材料および第二のコンタクト材料を、同一のドープド・ポリシリコンで形成することを例示した。しかしながら、これらの一方または両方を金属などで形成してもよい。
【００６３】
なお、当然ながら、上述した実施の形態および複数の変形例は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態および変形例では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【００６４】
１００…ＤＲＡＭ
１１０…シリコン基板
１１１…ビットコンタクト開口
１２０…ワードライン
１３０…ビットライン
１４０…コンタクトプラグ
１４１…第一のサイドウォール
１４２…第二のサイドウォール
１４３…コンタクトホール
１４４…第一のドープド・ポリシリコン
１４５…第二のドープド・ポリシリコン
１５０〜１５３…層間絶縁膜
１６０…活性領域
１７０…ＳＴＩ領域
１８０…素子分離埋込配線
１９１…損傷
１９２…貫通孔
【図１】
2014011168.tif 000003
【図２】
2014011168.tif 000004
【図３】
2014011168.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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