(57)【要約】【課題】電子部品の小型化を妨げることなく入力信号の高周波成分を抑制する。【解決手段】入力された入力信号によって生じる電荷を蓄積するサンプリングキャパシタ１０５Ａ＿１および１０５Ａ＿２と、１０５Ｂ＿１および１０５Ｂ＿２とを設けるとともに、これらサンプリングキャパシタにそれぞれ電荷を蓄積するための複数のスイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２、１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２）と、を設ける。サンプリングキャパシタ１０５Ａ＿１および１０５Ａ＿２を含む回路と、１０５Ｂ＿１および１０５Ｂ＿２を含む回路とを交互に動作させ、サンプリングキャパシタを含む２つの回路により電荷の蓄積を交互に行うとともに電荷の転送を交互に行う。【選択図】          図１
2014011556.tif 000002
【特許請求の範囲】
【請求項１】
入力された入力信号によって生じる電荷を蓄積するための複数の容量素子を含む第１容量素子部と、
前記入力信号によって生じる電荷を蓄積するための複数の容量素子を含む第２容量素子部と、
前記第１容量素子部の複数の容量素子それぞれに電荷を蓄積するとともに当該電荷を転送するための複数のスイッチング素子を含む第１スイッチング素子部と、
前記第２容量素子部の複数の容量素子それぞれに電荷を蓄積するとともに当該電荷を転送するための複数のスイッチング素子を含む第２スイッチング素子部と、を備え、
前記第１スイッチング素子部および前記第２スイッチング素子部を交互に動作させるようになっていることを特徴とするサンプリング回路。
【請求項２】
前記第１スイッチング素子部は、前記第２スイッチング素子部が前記容量素子への電荷の蓄積を行う期間を除く期間である第２スイッチング素子部非蓄積期間において、前記第１容量素子部に含まれる複数の容量素子に前記電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第１容量素子部に含まれる前記容量素子に前記電荷を蓄積する動作を行い、
前記第２スイッチング素子部は、前記第１スイッチング素子部が前記容量素子への電荷の蓄積を行う期間を除く期間である第１スイッチング素子部非蓄積期間において、前記第２容量素子部に含まれる複数の容量素子に前記電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第２容量素子部に含まれる前記容量素子に前記電荷を蓄積する動作を行うことを特徴とする請求項１に記載のサンプリング回路。
【請求項３】
前記クロック信号の立ち上がりまたは立下りの少なくとも一方にジッタが加えられていることを特徴とする請求項２に記載のサンプリング回路。
【請求項４】
請求項１から請求項３のいずれか１項に記載のサンプリング回路と、
前記第１スイッチング素子部非蓄積期間に、前記第１容量素子部に蓄積された電荷が転送されるとともに、前記第２スイッチング素子部非蓄積期間に、前記第２容量素子部に蓄積された電荷が転送される積分容量と、
演算増幅器と、を備え、
当該演算増幅器は、前記第１容量素子部および前記第２容量素子部に蓄積された電荷が供給される入力端子と出力信号を出力する出力端子とを有し、
前記積分容量は、前記演算増幅器の前記入力端子と前記出力端子との間に設けられることを特徴とする積分回路。
【請求項５】
請求項４に記載の積分回路と、
前記積分回路によって転送された信号をデジタル信号として出力するデジタル回路と、を備えることを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプリング回路、積分回路およびＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
現在、電子機器に対する小型化の要求はますます強くなっており、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。
電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている（以下、ノイズ対策とも記す）。
【０００３】
電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、電子部品同士をノイズの影響が小さくなる程度に離して配置することや、電子部品を製造する際のプロセスにおいて、素子同士の配置や分離を工夫することが考えられる。また、入出力端子を電子部品の個々に分けて設けることも考えられる。
しかし、電子部品を離して配置することは、上記した電子機器の小型化を妨げるために好ましくない。また、電子部品のプロセスによってノイズが外部に影響することを防ぐためには、高度なプロセス技術が必要になり、製造コストの上昇を招くために好ましくない。さらに、電子部品の入力端子や出力端子を分けることは、電子機器の多ピン化が起こり、電子部品を小型化することに不利になる。
【０００４】
ところで、電子機器に搭載される電子部品に、Ａ／Ｄ変換器がある。Ａ／Ｄ変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特にノイズ対策が必要とされる電子部品である。
また、近年のＡ／Ｄ変換器においてはしばしばサンプリング回路が用いられるが、サンプリング回路においては折り返しによるノイズの混入を防止するために、入力信号の高周波成分を予め抑制しておく必要がある。一般的には前置きＣＲフィルタ等を具備し、前記、高周波成分を除去する。
【０００５】
Ａ／Ｄ変換器のノイズ対策の従来技術としては、例えば、特許文献１に記載された発明がある。
この特許文献１に記載された発明では、図１８に示す通り、Ａ／Ｄ変換器１００４と、アナログ移動平均フィルタ１００２と、デジタル移動平均フィルタ１００６とを具備し、アナログ移動平均フィルタ１００２では減衰できない周波数帯にデジタル移動平均フィルタ１００６のゼロ点を当てることにより、広い周波数において高周波減衰効果を得ようとするものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−４６３９０号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術の方法を用いて入力信号の高周波成分を抑制する場合、Ａ／Ｄ変換器１００４とは別にアナログ移動平均フィルタ１００２とデジタル移動平均フィルタ１００６とを具備する必要があり、エリア（回路規模）・消費電力の増大が避けて通れない。また、アナログ移動平均フィルタ１００２がノイズを発生させてしまうため、Ａ／Ｄ変換器１００４へのノイズ抑制要求がさらに大きくなってしまう。
【０００８】
また、例えば、Ａ／Ｄ変換器１００４のサンプリング動作に伴い発生する、突入電流起因の輻射ノイズは低減されないため、輻射ノイズ対策のための回路素子などの他に、さらにアナログ移動平均フィルタ１００２とデジタル移動平均フィルタ１００６とを設けることになり、電子機器の小型化には貢献できない。
本発明は、上記した点に鑑みてなされたものであって、電子部品の小型化を妨げることがなく、プロセス技術の高度化を回避しながら、入力信号の高周波成分を抑制することができる、サンプリング回路、この回路を備えた積分回路およびＡ／Ｄ変換器を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様のサンプリング回路は、入力された入力信号によって生じる電荷を蓄積するための複数の容量素子を含む第１容量素子部と、前記入力信号によって生じる電荷を蓄積するための複数の容量素子を含む第２容量素子部と、前記第１容量素子部の複数の容量素子それぞれに電荷を蓄積するとともに当該電荷を転送するための複数のスイッチング素子を含む第１スイッチング素子部と、前記第２容量素子部の複数の容量素子それぞれに電荷を蓄積するとともに当該電荷を転送するための複数のスイッチング素子を含む第２スイッチング素子部と、を備え、前記第１スイッチング素子部および前記第２スイッチング素子部を交互に動作させるようになっていることを特徴とする。
【００１０】
本発明の一態様のサンプリング回路は、前記第１スイッチング素子部は、前記第２スイッチング素子部が前記容量素子への電荷の蓄積を行う期間を除く期間である第２スイッチング素子部非蓄積期間において、前記第１容量素子部に含まれる複数の容量素子に前記電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第１容量素子部に含まれる前記容量素子に前記電荷を蓄積する動作を行い、前記第２スイッチング素子部は、前記第１スイッチング素子部が前記容量素子への電荷の蓄積を行う期間を除く期間である第１スイッチング素子部非蓄積期間において、前記第２容量素子部に含まれる複数の容量素子に前記電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第２容量素子部に含まれる前記容量素子に前記電荷を蓄積する動作を行うことを特徴とする。
【００１１】
本発明の一態様のサンプリング回路は、前記クロック信号の立ち上がりまたは立下りの少なくとも一方にジッタが加えられていることを特徴とする。
本発明の一態様の積分回路は、上記いずれかの態様に記載のサンプリング回路と、前記第１スイッチング素子部非蓄積期間に、前記第１容量素子部に蓄積された電荷が転送されるとともに、前記第２スイッチング素子部非蓄積期間に、前記第２容量素子部に蓄積された電荷が転送される積分容量と、演算増幅器と、を備え、当該演算増幅器は、前記第１容量素子部および前記第２容量素子部に蓄積された電荷が供給される入力端子と出力信号を出力する出力端子とを有し、前記積分容量は、前記演算増幅器の前記入力端子と前記出力端子との間に設けられることを特徴とする。
【００１２】
本発明の一態様のＡ／Ｄ変換器は、上記態様に記載の積分回路と、前記積分回路によって転送された信号をデジタル信号として出力するデジタル回路と、を備えることを特徴とする。
【発明の効果】
【００１３】
以上の本発明によれば、入力信号の高周波成分を抑制することができるサンプリング回路、この回路を備えたＡ／Ｄ変換器を提供することができる。そして、このような効果を、複数の容量素子を具備し、異なる２つ以上の動作タイミングに基づいて動作させることによって得られるので、消費電力の増大を伴わず、エリアの増大も抑制され、ノイズの増大も伴わない。さらに、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態におけるサンプリング回路を備えた積分回路の一例である。
【図２】図１のサンプリング回路に供給されるクロック信号の一例を示すタイミングチャートである。
【図３】図１のサンプリング回路において容量分割により得られる周波数特性を説明するための図である。
【図４】図２のタイミングチャートで表されるクロック信号を用いることにより得られる周波数特性の一例である。
【図５】クロック信号のその他の例を示すタイミングチャートである。
【図６】図５のタイミングチャートで表されるクロック信号を用いることにより得られる周波数特性の一例である。
【図７】クロック信号のその他の例を示すタイミングチャートである。
【図８】図７のタイミングチャートで表されるクロック信号を用いることにより得られる周波数特性の一例である。
【図９】クロック信号のその他の例を示すタイミングチャートである。
【図１０】図４で用いたサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性の一例である。
【図１１】図６で用いたサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性の一例である。
【図１２】本発明の第２実施形態における、ジッタ印加を行ったクロック信号の一例を示すタイミングチャートである。
【図１３】図１２のタイミングチャートで表されるクロック信号を用いることにより得られる周波数特性の一例である。
【図１４】図１のサンプリング回路において、容量分割かつサンプリングエッジに対するジッタ印加により得られる周波数特性の一例である。
【図１５】図１のサンプリング回路を用いたＡ/Ｄ変換器の一例を示す構成図である。
【図１６】従来のサンプリング回路を備えた積分回路の一例である。
【図１７】従来のサンプリング回路に供給されるクロック信号の一例である。
【図１８】従来のＡ／Ｄ変換器におけるフィルタリング方法を説明するためのブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の第１実施形態ないし第３実施形態について説明する。
（第１実施形態）
（サンプリング回路）
まず、第１実施形態のサンプリング回路について説明する。
（回路構成）
図１は、第１実施形態のサンプリング回路を説明するための図であり、本発明によるサンプリング回路２を備えた積分回路１の一例を示す回路図である。
【００１６】
図１に示した積分回路１はサンプリング回路２と、積分容量１０６と、演算増幅器１０７と、によって構成されている。
サンプリング回路２は、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２と、スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２、１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２と、を含んでいる。
【００１７】
スイッチ１０１Ａ＿１、サンプリングキャパシタ１０５Ａ＿１、スイッチ１０２Ａ＿１は互いに直列に接続され、スイッチ１０１Ａ＿２、サンプリングキャパシタ１０５Ａ＿２、スイッチ１０２Ａ＿２は互いに直列に接続されている。
スイッチ１０３Ａ＿１、サンプリングキャパシタ１０５Ａ＿１、スイッチ１０４Ａ＿１は互いに直列に接続され、スイッチ１０３Ａ＿２、サンプリングキャパシタ１０５Ａ＿２、スイッチ１０４Ａ＿２は互いに直列に接続されている。
【００１８】
スイッチ１０１Ｂ＿１、サンプリングキャパシタ１０５Ｂ＿１、スイッチ１０２Ｂ＿１は互いに直列に接続され、スイッチ１０１Ｂ＿２、サンプリングキャパシタ１０５Ｂ＿２、スイッチ１０２Ｂ＿２は互いに直列に接続されている。
スイッチ１０３Ｂ＿１、サンプリングキャパシタ１０５Ｂ＿１、スイッチ１０４Ｂ＿１は互いに直列に接続され、スイッチ１０３Ｂ＿２、サンプリングキャパシタ１０５Ｂ＿２、スイッチ１０４Ｂ＿２は互いに直列に接続されている。
【００１９】
スイッチ１０３Ａ＿１およびスイッチ１０３Ａ＿２はスイッチユニット１０３Ａを構成し、スイッチ１０３Ｂ＿１およびスイッチ１０３Ｂ＿２はスイッチユニット１０３Ｂを構成し、スイッチ１０４Ａ＿１およびスイッチ１０４Ａ＿２はスイッチユニット１０４Ａを構成し、スイッチ１０４Ｂ＿１およびスイッチ１０４Ｂ＿２はスイッチユニット１０４Ｂを構成する。
【００２０】
スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２はそれぞれアナログ入力信号Ａｉｎが入力される入力端子１１１に接続される。スイッチ１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２はそれぞれアナログ基準電圧Ｖｃｏｍが供給される端子１１３に接続される。
【００２１】
スイッチ１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２はそれぞれサンプリング回路２の出力として積分容量１０６の一端と、演算増幅器１０７の反転入力端子１０７ｎと、に接続される。
積分容量１０６は演算増幅器１０７の反転入力端子１０７ｎと出力端子１０７ｏｕｔとの間に接続され、出力端子１０７ｏｕｔは積分回路１の出力端子１１２に接続される。
【００２２】
演算増幅器１０７の非反転入力端子１０７ｐはアナログ基準電圧Ｖｃｏｍが供給される端子１１３に接続される。
前記各スイッチは図示しない制御回路から供給されるクロック信号によって駆動され、オン・オフ動作を行う。
また、図１において、符号にＡを付して説明した回路素子からなる回路構成と、符号にＢを付して説明した回路素子からなる回路構成とは同一の回路構成である。
【００２３】
図１において、サンプリングキャパシタ１０５Ａ＿１とサンプリングキャパシタ１０５Ａ＿２とは、容量が同一であることが望ましい。同様に、サンプリングキャパシタ１０５Ｂ＿１とサンプリングキャパシタ１０５Ｂ＿２とは、容量が同一であることが望ましい。
以上の構成を有するサンプリング回路２には、入力端子１１１からアナログ入力信号Ａｉｎが入力される。
【００２４】
アナログ入力信号Ａｉｎは、スイッチ１０２Ａ＿１によってサンプリングされる。このサンプリングにより、サンプリングキャパシタ１０５Ａ＿１に電荷が蓄積される。また、アナログ入力信号Ａｉｎは、スイッチ１０２Ａ＿２によってサンプリングされる。このサンプリングにより、サンプリングキャパシタ１０５Ａ＿２に電荷が蓄積される。
同様に、アナログ入力信号Ａｉｎは、スイッチ１０２Ｂ＿１によってサンプリングされる。このサンプリングにより、サンプリングキャパシタ１０５Ｂ＿１に電荷が蓄積される。また、アナログ入力信号Ａｉｎは、スイッチ１０２Ｂ＿２によってサンプリングされる。このサンプリングにより、サンプリングキャパシタ１０５Ｂ＿２に電荷が蓄積される。
【００２５】
サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２に蓄積された電荷は、スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２、１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２の切り替えにしたがって演算増幅器１０７の反転入力端子１０７ｎに入力される。
【００２６】
また、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２に蓄積された電荷は、スイッチ１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２、１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２、１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２、１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２の切り替えにしたがって積分容量１０６へと電荷転送される。
【００２７】
演算増幅器１０７は、基準電圧信号Ｖcom1を非反転入力端子１０７ｐに入力し、出力端子１０７ｏｕｔからアナログの出力信号Ｖｏｕｔを出力する。
以上説明した図１に示したサンプリング回路２では、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２が複数（図１に示した例では４つ）設けられている。
【００２８】
サンプリングキャパシタ１０５Ａ＿１に蓄積される電荷の量は、スイッチ１０１Ａ＿１および１０２Ａ＿１の切り替え動作によって決定される。サンプリングキャパシタ１０５Ａ＿２に蓄積される電荷の量は、スイッチ１０１Ａ＿２および１０２Ａ＿２の切り替え動作によって決定される。
また、サンプリングキャパシタ１０５Ｂ＿１に蓄積される電荷の量は、スイッチ１０１Ｂ＿１および１０２Ｂ＿１の切り替え動作によって決定される。サンプリングキャパシタ１０５Ｂ＿２に蓄積される電荷の量は、スイッチ１０１Ｂ＿２および１０２Ｂ＿２の切り替え動作によって決定される。
【００２９】
なお、第１実施形態のサンプリング回路２のサンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２の個数は、当然のことながら、４個に限定されるものでなく、自然数Ｍ×２であればよい。
図１に示したサンプリング回路２では、サンプリングキャパシタの個数Ｍ×２が増えるにしたがって、スイッチの数が同様に増加する。また、サンプリングキャパシタの個数Ｍ×２が増えるにしたがって、スイッチを駆動するクロック信号の相の数が同様に増加する。なお、サンプリングキャパシタの個数が増加した場合、サンプリング回路２以外の構成は、図１に示した構成から変更されることはない。
【００３０】
また、図１に示したサンプリング回路２にサンプリングキャパシタをさらに追加する場合、追加後のサンプリングキャパシタの合計の容量と、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１および１０５Ｂ＿２の合計の容量とが等しくなるようにする。このように容量の合計値が等しくなるように構成し、追加したサンプリングキャパシタを含むサンプリング回路２に含まれるサンプリングキャパシタの容量の大きさと、動作タイミングとを適当に配分することによって、出力信号Ｖｏｕｔに含まれる特定の周波数のゲインを下げるアナログＦＩＲ（Ｆｉｎｉｔｅ  Ｉｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタを形成することができる。
【００３１】
また、第１実施形態にあっては、図１に示すように、スイッチ１０１Ａ＿１および１０２Ａ＿１はクロック信号ΦＳ１Ａで駆動され、スイッチ１０１Ａ＿２および１０２Ａ＿２はクロック信号ΦＳ２Ａで駆動され、スイッチ１０１Ｂ＿１および１０２Ｂ＿１はクロック信号ΦＳ１Ｂで駆動され、スイッチ１０１Ｂ＿２および１０２Ｂ＿２はクロック信号ΦＳ２Ｂで駆動される。また、スイッチ１０３Ａ＿１、１０３Ａ＿２、１０４Ａ＿１および１０４Ａ＿２はクロック信号ΦＩＡで駆動され、スイッチ１０３Ｂ＿１、１０３Ｂ＿２、１０４Ｂ＿１および１０４Ｂ＿２はクロック信号ΦＩＢで駆動される。
【００３２】
これらクロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＩＡ、ΦＳ１Ｂ、ΦＳ２ＢおよびΦＩＢは、図２のタイミングチャートに示すタイミングでオン・オフ変化する。なお、図２において、（ａ）はクロック信号ΦＳ１Ａ、（ｂ）はクロック信号ΦＳ２Ａ、（ｃ）はクロック信号ΦＩＡ、（ｄ）はクロック信号ΦＳ１Ｂ、（ｅ）はクロック信号ΦＳ２Ｂ、（ｆ）はクロック信号ΦＩＢを表す。
【００３３】
図２に示すように、クロック信号ΦＳ１Ａ（ａ）とクロック信号ΦＳ２Ａ（ｂ）とクロック信号ΦＳ１Ｂ（ｄ）とクロック信号ΦＳ２Ｂ（ｅ）とは、同一時間Ｈレベルとなり、且つ、クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ、ΦＳ２Ｂが、１つずつ順にＨレベルとなる信号である。具体的には、図２に示すように、これらクロック信号は、ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ、ΦＳ２Ｂ、ΦＳ１Ａ、ΦＳ２Ａ、…の順に繰り返しＨレベルとなり、Ｈレベルとなる区間が等間隔に生じる。つまり、各クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ（ｄ）およびΦＳ２Ｂの立下りエッジによって決まる、各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１および１０５Ｂ＿２のサンプリングタイミングが等間隔に、繰り返し生じるように設定される。
【００３４】
また、クロック信号ΦＩＡは、クロック信号ΦＳ２Ａの立ち下がりエッジからクロック信号ΦＳ１Ａの次の立ち上がりエッジまでの期間（第１スイッチング素子部非蓄積期間）に、Ｈレベルとなる信号である。このクロック信号ΦＩＡは、サンプリングキャパシタ１０５Ａ＿１および１０５Ａ＿２に蓄積された電荷を、積分容量１０６に転送するタイミングであるインテグレートタイミングが、クロック信号ΦＳ２Ａの立ち下がりエッジからクロック信号ΦＳ１Ａの次の立ち上がりエッジまでの期間に生じるように設定される。
【００３５】
同様に、クロック信号ΦＩＢは、クロック信号ΦＳ２Ｂの立ち下がりエッジからクロック信号ΦＳ１Ｂの次の立ち上がりエッジまでの期間（第２スイッチング素子部非蓄積期間）に、Ｈレベルとなる信号である。このクロック信号ΦＩＢは、サンプリングキャパシタ１０５Ｂ＿１および１０５Ｂ＿２に蓄積された電荷を、積分容量１０６に転送するタイミングであるインテグレートタイミングが、クロック信号ΦＳ２Ｂの立ち下がりエッジからクロック信号ΦＳ１Ｂの次の立ち上がりエッジまでの期間に生じるように設定される。
【００３６】
（作用）
次に、上記構成を有する第１実施形態の作用を説明し、アナログ入力信号Ａｉｎに高周波成分と、周期ノイズ（アナログ信号を処理する回路への突入電流に起因するノイズ：以下、単にノイズとも記す）とが重畳されている場合であっても、図１に示す、本発明のサンプリング回路２を備えた積分回路１が発生するノイズを低減できるという効果が得られることを説明する。
この説明では、第１実施形態の効果を理解しやすくするため、まず、図１６に示す、従来のサンプリング回路４の動作を説明する。
【００３７】
以下、図１６に示した積分回路３は、サンプリング回路４以外は、図１に示す積分回路１と同一回路構成である。
サンプリング回路４は、サンプリングキャパシタ９０５と、スイッチ９０１、９０２、９０３および９０４と、を含んでいる。スイッチ９０１、サンプリングキャパシタ９０５およびスイッチ９０２は互いに直列に接続されている。また、スイッチ９０３、サンプリングキャパシタ９０５およびスイッチ９０４は互いに直列に接続されている。
【００３８】
スイッチ９０１の他端は、アナログ入力信号Ａｉｎの入力端子１１１に接続される。スイッチ９０２および９０３の他端はそれぞれアナログ基準電圧Ｖｃｏｍが供給される端子１１３に接続される。スイッチ９０４の他端はサンプリング回路４の出力として積分容量１０６の一端と演算増幅器１０７の反転入力端子１０７ｎとに接続される。
積分容量１０６は、演算増幅器１０７の反転入力端子１０７ｎと出力端子１０７ｏｕｔとの間に接続される。演算増幅器１０７の出力端子１０７ｏｕｔは、積分回路３の出力端子１１２に接続され、出力端子１１２から出力信号Ｖｏｕｔが出力される。
【００３９】
演算増幅器１０７の非反転入力端子１０７ｐはアナログ基準電圧Ｖｃｏｍが供給される端子１１３に接続される。
前記各スイッチは図示しない制御回路から供給される図示しないクロック信号ΦＳおよびΦＩによって駆動され、オン・オフ動作を行う。
以上の構成を有するサンプリング回路４には、入力端子１１１からアナログ入力信号Ａｉｎが入力される。アナログ入力信号Ａｉｎは、スイッチ９０２によってサンプリングされる。このサンプリングにより、サンプリングキャパシタ９０５に電荷が蓄積される。
【００４０】
サンプリングキャパシタ９０５に蓄積された電荷は、スイッチ９０１、９０２、９０３および９０４の切り替えにしたがって演算増幅器１０７の反転入力端子１０７ｎに入力される。演算増幅器１０７は、基準電圧信号Ｖcom1を非反転入力端子１０７ｐに入力し、出力信号Ｖｏｕｔを出力する。
図１７は、図１６に示した各スイッチに供給されるクロック信号の動作タイミングを表すタイミングチャートである。
【００４１】
スイッチ９０１およびスイッチ９０２はクロック信号ΦＳにより駆動され、スイッチ９０３およびスイッチ９０４はクロック信号ΦＩで駆動される。
なお、図１７において、（ａ）はクロック信号ΦＳ、（ｂ）はクロック信号ΦＩを表す。
図１７に示すように、クロック信号ΦＳ（図１７（ａ））およびはクロック信号ΦＩ（図１７（ｂ））は共にＨレベルとなることのない、ノンオーバーラップクロック信号である。
図１６に示すサンプリング回路４は、サンプリングタイミングが、サンプリングキャパシタ９０５のサンプリング動作タイミングのみであり、ＦＩＲフィルタ特性は得られない。
【００４２】
次に、図１に示す本発明の第１実施形態におけるサンプリング回路２の作用を説明する。
第１実施形態におけるサンプリング回路２は、図１に示すように、図１６に示す従来のサンプリング回路４において、サンプリングキャパシタ９０５を複数個に分割した構成を有する。一例としてサンプリングキャパシタ９０５を自然数Ｍ個に分割した場合、図１のサンプリング回路２により、アナログＦＩＲフィルタ特性を得ることができる。
【００４３】
アナログＦＩＲフィルタによりゼロ点が形成され、ゼロ点の入る周波数は以下の式（１）で表される。
Ｆ０＝ＦＳ×（ｋ／Ｍ）            ……（１）
ｋ＝１、２、…、Ｍ−１、Ｍ＋１、…２×Ｍ−１、２×Ｍ＋１、…
ここで、（１）式において、ＦＳはサンプリング周波数を表し、ｋはＭの整数倍を除く整数を表す。
【００４４】
一例として、サンプリングキャパシタの数ＭをＭ＝１６とした場合のアナログＦＩＲフィルタ特性を図３に示す。なお、図３において、横軸は周波数、縦軸はＧａｉｎである。また、ＦＳはサンプリング周波数である。
【００４５】
なお、Ｍ＝１６個の各サンプリングキャパシタに対応するスイッチへのクロック信号をΦＳ１Ａ〜ΦＳ１６Ａとクロック信号ΦＳ１Ｂ〜ΦＳ１６Ｂとしたとき、これらクロック信号は、図２に示すタイミングチャートと同様に、クロック信号ΦＳ１Ａ〜ΦＳ１６Ａとクロック信号ΦＳ１Ｂ〜ΦＳ１６Ｂと、が等間隔であり且つ同一時間Ｈレベルとなるクロック信号であって、各クロック信号の立下りエッジによって決まるサンプリングタイミングが等間隔に配置される。また、１６個のサンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２：…：１０５Ａ＿１６＝１：１：…：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２：…：１０５Ｂ＿１６＝１：１：…：１とする。
【００４６】
図１に示す第１実施形態におけるサンプリング回路２では、図１６に示すサンプリング回路４においてサンプリングキャパシタ９０５を複数個に分割し、サンプリングタイミングを複数個持たせた回路を２組（従来の２倍）具備し、この２組の回路をタイムインターリーブ動作させることで、アナログＦＩＲフィルタ特性を得ることができる。すなわち、図１中の符号にＡを付した素子からなる回路と、符号にＢを付した素子からなる回路とは同一構成であり、それぞれ交互にサンプリング動作を行うことにより、アナログＦＩＲ特性を得ることができる。なお、図１ではＭ＝２の場合について図示している。
【００４７】
なお、サンプリングキャパシタ９０５は、例示する通りＭ個に等分することに限定されるものではない。Ｍ個のサンプリングキャパシタの大きさを任意に調節することで、得られるアナログＦＩＲ特性の周波数特性を任意に調節することもできる。
【００４８】
（アナログＦＩＲ特性の具体例１）
図２は、前述のように、図１の各スイッチに供給されるクロック信号の一例を示すタイミングチャートである。供給されるクロック信号の周期をＴ（＝１／ＦＳ）とする。図２（ａ）〜（ｆ）はジッタを含まないクロック信号である。
図２に示した例では、クロック信号ΦＳ１Ａ（ａ）とクロック信号ΦＳ２Ａ（ｂ）とクロック信号ΦＳ１Ｂ（ｄ）とクロック信号ΦＳ２Ｂ（ｅ）とが等間隔であり且つ同一時間Ｈレベルとなるクロック信号としている。つまり、各クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１Ｂ（ｄ）およびΦＳ２Ｂの立下りエッジによって決まる、各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１および１０５Ｂ＿２のサンプリングタイミングが等間隔となるように設定される。
【００４９】
図２のタイミングチャートで表されるクロック信号を、図１に示す積分回路１の各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１および１０５Ｂ＿２に供給した場合に得られるアナログＦＩＲ特性を図４に示す。なお、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１とする。
【００５０】
図４において、横軸は周波数、縦軸はＧａｉｎを表す。図４に示すように、サンプリング周波数ＦＳでゲイン（Ｇａｉｎ）が急峻に略零になっていることがわかる。すなわち、サンプリング周波数ＦＳで減衰効果の大きい、アナログＦＩＲ特性を得ることができる。
【００５１】
（アナログＦＩＲ特性の具体例２）
ここで、各クロック信号は、図２に示すタイミングチャートに示すタイミングに限るものではない。クロック信号ΦＳ１Ａ（ａ）またはクロック信号ΦＳ２Ａ（ｂ）と、クロック信号ΦＩＡ（ｃ）とが同時にＨレベルとならない、ノンオーバーラップクロック信号であり、かつ、クロック信号ΦＳ１Ｂ（ｄ）またはクロック信号ΦＳ２Ｂ（ｅ）とクロック信号ΦＩＢ（ｆ）とが同時にＨレベルとならないノンオーバーラップクロック信号であり、さらに、クロック信号ΦＳ１Ａ（ａ）とクロック信号ΦＳ２Ａ（ｂ）とクロック信号ΦＩＡ（ｃ）との関係と、クロック信号ΦＳ１Ｂ（ｄ）とクロック信号ΦＳ２Ｂ（ｅ）とクロック信号ΦＩＢ（ｆ）との関係とが同一である、という条件を満たす範囲で、前記サンプリングタイミングの間隔を任意に設定することによりアナログＦＩＲフィルタ特性を任意に調整することもできる。
【００５２】
一例として、図２のタイミングチャートにおいて、クロック信号ΦＳ１Ａ（ａ）およびクロック信号ΦＳ１Ｂ（ｄ）のサンプリング期間を半分とし、クロック信号ΦＳ１Ａ（ａ）およびクロック信号ΦＳ１Ｂ（ｄ）のサンプリングタイミングを１／４周期早めた場合のタイミングチャートを図５に示す。なお、図２と同様に、図５において、（ａ）はクロック信号ΦＳ１Ａ、（ｂ）はクロック信号ΦＳ２Ａ、（ｃ）はクロック信号ΦＩＡ、（ｄ）はクロック信号ΦＳ１Ｂ、（ｅ）はクロック信号ΦＳ２Ｂ、（ｆ）はクロック信号ΦＩＢを表す。
【００５３】
図５のタイミングチャートで表されるクロック信号を、図１に示す積分回路１の各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１および１０５Ｂ＿２に供給した場合に得られるアナログＦＩＲ特性を、図６に示す。なお、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１とする。
【００５４】
図６において、横軸は周波数、縦軸はＧａｉｎを表す。図６に示すように、サンプリング周波数ＦＳよりも低い周波数と、サンプリング周波数ＦＳの２倍の周波数「２ＦＳ」とにおいて、ゲイン（Ｇａｉｎ）が急峻に略零となり、減衰効果の大きい、アナログＦＩＲ特性を得ることができる。
【００５５】
（アナログＦＩＲ特性の具体例３）
また、他の例として、図２のタイミングチャートにおいて、クロック信号ΦＳ１Ａ（ａ）とクロック信号ΦＳ２Ａ（ｂ）とクロック信号ΦＳ１Ｂ（ｄ）とクロック信号ΦＳ２Ｂ（ｅ）のサンプリング期間を１．５倍とし、且つクロック信号ΦＳ１Ａ（ａ）およびクロック信号ΦＳ１Ｂ（ｄ）のサンプリングタイミングを１／４周期遅らせ、クロック信号ΦＩＡ（ｃ）およびΦＩＢ（ｆ）のインテグレートタイミングを１／２周期遅らせた場合のタイミングチャートを図７に示す。なお、図２と同様に、図７において、（ａ）はクロック信号ΦＳ１Ａ、（ｂ）はクロック信号ΦＳ２Ａ、（ｃ）はクロック信号ΦＩＡ、（ｄ）はクロック信号ΦＳ１Ｂ、（ｅ）はクロック信号ΦＳ２Ｂ、（ｆ）はクロック信号ΦＩＢを表す。
【００５６】
図７のタイミングチャートで表されるクロック信号を、図１に示す積分回路１の各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１および１０５Ｂ＿２に供給した場合に得られるアナログＦＩＲ特性を、図８に示す。なお、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１とする。
【００５７】
図８において、横軸は周波数、縦軸はＧａｉｎを表す。図８に示すように、サンプリング周波数ＦＳではゲイン（Ｇａｉｎ）は比較的大きく、サンプリング周波数ＦＳの２倍の周波数「２ＦＳ」ではゲインが略零となり減衰効果の大きいアナログＦＩＲ特性を得ることができる。
【００５８】
（アナログＦＩＲ特性の具体例４）
また、他の例として、図２のタイミングチャートにおいて、クロック信号ΦＳ１Ａ（ａ）とクロック信号ΦＳ２Ａ（ｂ）とクロック信号ΦＳ１Ｂ（ｄ）とクロック信号ΦＳ２Ｂ（ｅ）のサンプリング期間を１．５倍とし、クロック信号ΦＳ１Ａ（ａ）とクロック信号ΦＳ１Ｂ（ｄ）のサンプリングタイミングを１／４周期遅らせ、クロック信号ΦＩＡ（ｃ）およびクロック信号ΦＩＢ（ｆ）のインテグレートタイミングを１／２周期早めた場合の、クロック信号のタイミングチャートを図９に示す。なお、図２と同様に、図９において、（ａ）はクロック信号ΦＳ１Ａ、（ｂ）はクロック信号ΦＳ２Ａ、（ｃ）はクロック信号ΦＩＡ、（ｄ）はクロック信号ΦＳ１Ｂ、（ｅ）はクロック信号ΦＳ２Ｂ、（ｆ）はクロック信号ΦＩＢを表す。
【００５９】
ここで、図９に示すタイミングチャートによる、各サンプリングキャパシタのサンプリングタイミング（すなわち、クロック信号ΦＳ１Ａ（ａ）、ΦＳ２Ａ（ｂ）、ΦＳ１Ｂ（ｄ）、ΦＳ２Ｂ（ｅ）の立下りエッジ）は、図７に示すタイミングチャートによる、各サンプリングキャパシタのサンプリングタイミング（すなわち、クロック信号ΦＳ１Ａ（ａ）、ΦＳ２Ａ（ｂ）、ΦＳ１Ｂ（ｄ）、ΦＳ２Ｂ（ｅ）の立下りエッジ）と同一タイミングである。なお、図１における、各サンプリングキャパシタの容量比は、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝１：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝１：１とする。
【００６０】
そのため、図９のタイミングチャートで表されるクロック信号を、図１に示す積分回路１の各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１および１０５Ｂ＿２に供給した場合に得られるアナログＦＩＲ特性は、図８と同一となる。
【００６１】
（アナログＦＩＲ特性の具体例５）
また、前述した通り、図１６のサンプリングキャパシタ９０５を複数個に分割する場合、分割する数は、例示する通りＭ個に等分することに限定されるものではない。分割したＭ個のサンプリングキャパシタの大きさを任意に調節することで、得られるアナログＦＩＲ特性の周波数特性を任意に調節することもできる。
【００６２】
一例として、図１に示す積分回路１の各サンプリングキャパシタの容量比を、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝３：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝３：１とする。このような容量比を有する各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１および１０５Ｂ＿２に、図２のタイミングチャートで表されるクロック信号を供給した場合に得られるアナログＦＩＲ特性を、図１０に示す。
【００６３】
図１０において、横軸は周波数、縦軸はＧａｉｎを表す。図１０に示すように、周波数の増加に応じてゲインが正弦波状に変化し、サンプリング周波数ＦＳ近傍でゲイン（Ｇａｉｎ）が最小となり、サンプリング周波数ＦＳの２倍の周波数「２ＦＳ」近傍で最大となる、アナログＦＩＲ特性を得ることができることがわかる。
【００６４】
（アナログＦＩＲ特性の具体例６）
また、他の例として、図１に示す積分回路１の各サンプリングキャパシタの容量比を、サンプリングキャパシタ１０５Ａ＿１：１０５Ａ＿２＝３：１、サンプリングキャパシタ１０５Ｂ＿１：１０５Ｂ＿２＝３：１とする。このような容量比を有する各サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１および１０５Ｂ＿２に、図５のタイミングチャートで表されるクロック信号を供給した場合に得られるアナログＦＩＲ特性を、図１１に示す。
【００６５】
図１１において、横軸は周波数、縦軸はＧａｉｎを表す。図１１に示すように、周波数の増加に応じてゲインが正弦波状に変化し、サンプリング周波数ＦＳよりやや低い周波数近傍およびサンプリング周波数ＦＳの２倍の周波数「２ＦＳ」近傍でゲイン（Ｇａｉｎ）が最小となり、周波数が零およびサンプリング周波数ＦＳよりやや高い周波数近傍で最大となる、アナログＦＩＲ特性を得ることができる。
【００６６】
（まとめ）
このように、第１実施形態における積分回路１によって得られるアナログＦＩＲフィルタにおいては、形成されるゼロ点の周波数は、サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、…と、サンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２、…と、にアナログ入力信号Ａｉｎがサンプリングされるサンプリングタイミングの各間隔に依存する。
【００６７】
そして、前記サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、…と、サンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２、…と、にアナログ入力信号Ａｉｎがサンプリングされるサンプリングタイミングの各間隔が狭い（時間軸で短い）場合、つまり、図７のタイミングチャートに示すように、クロック信号ΦＳ１Ａの立ち下がりエッジとクロック信号ΦＳ２Ａの立ち下がりエッジとの間隔、また、クロック信号ΦＳ１Ｂの立ち下がりエッジとクロック信号ΦＳ２Ｂの立ち下がりエッジとの間隔が、図２のタイミングチャートに示す、クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１ＢおよびΦＳ２Ｂが等間隔に配置された場合の、クロック信号ΦＳ１Ａの立ち下がりエッジとクロック信号ΦＳ２Ａの立ち下がりエッジとの間隔、また、クロック信号ΦＳ１Ｂの立ち下がりエッジとクロック信号ΦＳ２Ｂの立ち下がりエッジとの間隔に比較して狭い場合には、図８に示すように高周波側にゼロ点が形成される。
【００６８】
逆に、前記サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、…と、サンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２、…と、にアナログ入力信号Ａｉｎがサンプリングされるサンプリングタイミングの各間隔が広い（時間軸で長い）場合、つまり、図５のタイミングチャートに示すように、クロック信号ΦＳ１Ａの立ち下がりエッジとクロック信号ΦＳ２Ａの立ち下がりエッジとの間隔、また、クロック信号ΦＳ１Ｂの立ち下がりエッジとクロック信号ΦＳ２Ｂの立ち下がりエッジとの間隔が、図２のタイミングチャートに示す、クロック信号ΦＳ１Ａ、ΦＳ２Ａ、ΦＳ１ＢおよびΦＳ２Ｂが等間隔に配置された場合の、クロック信号ΦＳ１Ａの立ち下がりエッジとクロック信号ΦＳ２Ａの立ち下がりエッジとの間隔、また、クロック信号ΦＳ１Ｂの立ち下がりエッジとクロック信号ΦＳ２Ｂの立ち下がりエッジとの間隔に比較して長い場合には、図６に示すように低周波側にゼロ点が形成される。
【００６９】
また、図１に示すように、図１６においてサンプリングキャパシタ９０５を複数個に分割し、サンプリングタイミングを複数個持たせた回路を２組（従来の２倍）具備し、タイムインターリーブ動作させることで、サンプルフェイズのみで分割して「半相間」で複数サンプリングするのではなく「全相間」で複数サンプリングすることが可能となる。そのため、前記サンプリングキャパシタ１０５Ａ＿１、１０５Ａ＿２、…と、サンプリングキャパシタ１０５Ｂ＿１、１０５Ｂ＿２、…と、にアナログ入力信号Ａｉｎがサンプリングされるサンプリングタイミングの各間隔を広く（時間軸で長く）設定できるため、低域にゼロ点を形成し、低域にカットオフ点を形成することができる。
【００７０】
なお、サンプリング期間と、インテグレートタイミングおよびその期間はアナログＦＩＲ特性に影響を与えない。アナログＦＩＲ特性に影響を与えるのはサンプリング間隔のみである。
【００７１】
（効果）
図１に示すように、サンプリングキャパシタを複数個に分割したサンプリング回路２を用いることによって、例えばサンプリングキャパシタを１６個備える場合には、図３に示すようなアナログＦＩＲ特性を得ることができる、さらに、複数個のサンプリングキャパシタのサンプリングタイミングやサンプリングキャパシタの容量比を調整することによって、例えば図４、図６、図８、図１０、図１１に示すように、アナログＦＩＲ特性を任意に調整することができる。
【００７２】
したがって、サンプリング回路２のアナログＦＩＲ特性を調整することによって、サンプリング回路２のサンプリング周波数の１／２以上といった高周波成分を抑制することができ、すなわち、高周波抑制効果が得られる周波数特性を備えたサンプリング回路２を実現することができる。
また、符号に「Ａ」が付与されたサンプリング素子からなる回路と、符号に「Ｂ」が付与された素子からなる回路とを設け、これら２組の回路に含まれるサンプリングキャパシタを、交互にサンプリング動作させることによって、図２に示すように、一方の回路（例えば、符号に「Ａ」が付与された素子からなる回路）において、サンプリングキャパシタでのサンプリング動作を行っている間に、これと並行して他方の回路（例えば、符号に「Ｂ」が付与された素子からなる回路）において、積分容量１０６への電荷転送を行うようにしている。したがって、例えば符号に「Ａ」が付与された素子からなる回路においては、図２に示すように、クロック信号ΦＳ２Ａの立ち下がりのタイミングからクロック信号ΦＳ１Ａの立ち上がりのタイミングまでの間に、クロック信号ΦＩＡにより積分容量１０６への電荷転送を行えばよいため、積分容量１０６への電荷転送のタイミングの設定自由度を大きくすることができる。
【００７３】
また、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。これは、サンプリングキャパシタを２倍具備し、時分割動作させることによりアナログＦＩＲフィルタの周波数特性をサンプリング回路そのものに付与したことによる。つまり、別途アナログＦＩＲフィルタの周波数特性を得るためのアナログ回路などといったアナログ部を設ける必要がないためである。
【００７４】
また、前記の効果を得るためには、サンプリング回路の増大しか伴わず、エリア（回路規模）・ノイズなどの増加を伴うことなく実現することができ、コスト削減を図ることができる。
また、上述のように、単にサンプリング回路２において、各サンプリングキャパシタの動作タイミングや容量を調整することによって、アナログ部によるノイズの発生を抑制することができるため、高度なプロセス技術などを必要とすることなく実現することができる。
さらに、このようにサンプリング回路２の仕様を調整することにより、エリア（回路規模）・ノイズなどの増加を伴うことなく実現することができるため、このサンプリング回路２を用いた積分回路の小型化を妨げることを抑制することができる。
【００７５】
（第２実施形態）
（サンプリング回路）
次に、第２実施形態のサンプリング回路について説明する。
（回路構成）
第２実施形態のサンプリング回路は、図１に示した第１実施形態のサンプリング回路２と同じ回路構成を有する。
この第２実施形態では、第１実施形態と同様に、図１に示すように、スイッチ１０１Ａ＿１、１０２Ａ＿１はクロック信号ΦＳ１Ａで駆動され、スイッチ１０１Ａ＿２、１０２Ａ＿２はクロック信号ΦＳ２Ａで駆動され、スイッチ１０１Ｂ＿１、１０２Ｂ＿１はクロック信号ΦＳ１Ｂで駆動され、スイッチ１０１Ｂ＿２、１０２Ｂ＿２はクロック信号ΦＳ２Ｂで駆動され、スイッチ１０３Ａ＿１、１０３Ａ＿２、１０４Ａ＿１、１０４Ａ＿２はクロック信号ΦＩＡで駆動され、スイッチ１０３Ｂ＿１、１０３Ｂ＿２、１０４Ｂ＿１、１０４Ｂ＿２はクロック信号ΦＩＢで駆動される。ただし、第２実施形態にあっては、これらクロック信号は図１２に示すタイミングチャートにしたがってオン・オフ動作する。
【００７６】
（作用）
ここで、初めに、第２実施形態の上記構成の作用を説明し、第２実施形態におけるサンプリング回路２が、アナログ入力信号Ａｉｎに高周波成分と、周期ノイズ（アナログ信号を処理する回路への突入電流に起因するノイズ：以下、単にノイズとも記す）が重畳されている場合であっても、図１に示したサンプリング回路２を用いた積分回路が発生するノイズを低減でき、さらに広い帯域で高周波成分を減衰させる効果が得られるという点について説明する。
【００７７】
図１２は、第２実施形態の上記構成の各スイッチに供給されるクロック信号のタイミングチャートの一例を示したものである。図１２（ａ）〜（ｆ）はジッタを印加したクロック信号であり、（ａ）はクロック信号ΦＳ１Ａ、（ｂ）はクロック信号ΦＳ２Ａ、（ｃ）はクロック信号ΦＩＡ、（ｄ）はクロック信号ΦＳ１Ｂ、（ｅ）はクロック信号ΦＳ２Ｂ、（ｆ）はクロック信号ΦＩＢを表す。各クロック信号の立ち上がりエッジおよびたち下がりエッジにジッタが印加されている。
【００７８】
図１２に示した例では、クロック信号（ａ）ΦＳ１Ａと（ｂ）ΦＳ２Ａと（ｄ）ΦＳ１Ｂと（ｅ）ΦＳ２Ｂと、が等間隔で同じ時間Ｈレベルとなるクロック信号で示してあるが、第１実施形態と同様に、本発明は等間隔であることに限定されるものではない。クロック信号（ａ）ΦＳ１Ａ、（ｂ）ΦＳ２Ａ、（ｄ）ΦＳ１Ｂ、および（ｅ）ΦＳ２Ｂのサンプリング終了時刻はアナログ入力信号Ａｉｎのサンプリング時刻となり、第１実施形態と同様に、この周期を任意に設定することによりアナログＦＩＲフィルタ特性を任意に調整することもできる。
【００７９】
また、図１２ではクロック信号（ｃ）ΦＩＡおよび（ｆ）ΦＩＢにもジッタを印加した例を示したが、クロック信号（ｃ）ΦＩＡおよび（ｆ）ΦＩＢにはジッタを印加せず、図２に示すクロック信号（ｃ）ΦＩＡおよび（ｆ）ΦＩＢと同様のクロック信号を用いても良い。このとき、クロック信号（ｃ）ΦＩＡおよび（ｆ）ΦＩＢにジッタを印加しなくても、アナログ入力信号Ａｉｎのサンプリング時刻には影響を与えないためアナログＦＩＲフィルタ特性へは全く影響を及ぼさない。
【００８０】
第２実施形態の効果を理解しやすくするため、まず、図１７に示す従来のクロック信号のタイミングチャートにおいて、クロック信号にジッタを印加する場合、すなわちサンプリングタイミングにジッタを印加する場合について説明する。
サンプリングタイミングにジッタを印加するということは、図１７のタイミングチャートにおいて、その動作タイミングを動的に変化させることである。
【００８１】
サンプリングタイミングにジッタを印加することにより、サンプリング動作において周波数変調をかけることができる。
この周波数変調により、ジッタ振幅（図１２中、サンプリングエッジが変化する時間軸における絶対値）によって周波数特性においてゼロ点を形成することができる。
サンプリングタイミングへのジッタ印加による周波数変調において形成されるゼロ点の周波数ＦＪは以下の（２）式で表される。
ＦＪ＝（１／ｄ）×Ｉ  （Ｉ＝自然数）      ……（２）
【００８２】
ここで、ｄはジッタ振幅を表す。一例として、ｄ＝（１／ＦＳ）×（１／Ｍ）（Ｍはサンプリングキャパシタの数）とした場合のサンプリングタイミングへのジッタ印加による周波数変調による周波数特性を図１３に示す。図１３において横軸は周波数、縦軸はＧａｉｎである。なお、図１３は、図１に示すサンプリング回路２において、サンプリングキャパシタを１６個（Ｍ＝１６）設けたサンプリング回路において、サンプリングタイミングにジッタを印加した場合の周波数特性を表す。
【００８３】
図１３に示す通り、１／ｄの周波数にゼロ点を形成することができ、このゼロ点を形成できる周波数はジッタ振幅に反比例する。例えば、ジッタ振幅ｄを大きく設定すれば、ゼロ点が低周波側へ移動し、ジッタ振幅ｄを小さく設定すれば、ゼロ点が高周波側へ移動する。
【００８４】
次に、第２実施形態の作用を説明する。
第２実施形態の上記構成は、図１のサンプリング回路２に示すように、図１６に示すサンプリング回路４において、サンプリングキャパシタ９０５を複数個に分割し、さらに、図１２に示すように、サンプリングタイミングにジッタを印加する構成である。
図１６において、サンプリングキャパシタ９０５を分割することにより得られるアナログＦＩＲフィルタ特性（式（１））と、サンプリングタイミングへのジッタ印加による周波数変調による周波数特性（式（２））の両方の効果が得られ、その周波数特性は図１４に示したものとなる。
【００８５】
図１４において、横軸は周波数、縦軸はＧａｉｎである。また、特性線Ｌ１は、アナログＦＩＲフィルタ特性（式（１））を表し、特性線Ｌ２は、周波数変調による周波数特性（式（２））を表し、特性線Ｌ３は、サンプリングキャパシタ９０５の分割およびジッタ印加による周波数変調を共に行うことにより得られるアナログＦＩＲフィルタ特性（すなわち、アナログＦＩＲフィルタ特性（Ｌ１）および周波数変調による周波数特性（Ｌ２）を合成したもの。）を表す。
【００８６】
サンプリングキャパシタ９０５の分割により得られるアナログＦＩＲフィルタ特性では減衰することのできない、サンプリング周波数ＦＳの整数倍の周波数に表れる「０ｄＢ」の透過域に対し、ジッタの振幅を適切に調節することにより、サンプリングタイミングへのジッタ印加に伴う周波数変調により、周波数特性のゼロ点を形成することができ、図１４に示すようにさらに広い帯域で高周波成分を減衰させる周波数特性を得ることができる。
【００８７】
（効果）
サンプリングキャパシタを複数個に分割し、サンプリングタイミングにジッタを印加することにより、図１４に示すように高周波抑制効果が得られる周波数特性を付与することができ、さらに、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。これは、サンプリングキャパシタを２倍具備し、時分割動作させることによりアナログＦＩＲフィルタの周波数特性をサンプリング回路そのものに付与したことによる。
【００８８】
また、このような効果を得るために、サンプリング回路の増大しか伴わず、エリア・ノイズの増加が伴わない。
さらに、アナログＦＩＲフィルタ特性では減衰できないサンプリング周波数ＦＳの整数倍に表れる０ｄＢの透過域に対し、ジッタの振幅を適切に調節することにより、サンプリングタイミングへのジッタ印加による周波数変調による周波数特性のゼロ点を形成することができ、図１４に示すようにさらに広い帯域で高周波を減衰させる周波数特性を得ることができる。
【００８９】
なお、この第２実施形態では、サンプリングクロック信号の立ち上がりおよび立ち下がりの両方にジッタを印加した場合について説明したが、これに限るものではない。サンプリングクロック信号の立ち下がりエッジにのみジッタを印加した場合であっても、周波数変調を行うことができ、すなわち周波数特性のゼロ点を形成することができる。また、サンプリングクロック信号の立ち上がりエッジにのみジッタを印加した場合であっても、アナログ部の突入電流起因の輻射ノイズを拡散でき、すなわち輻射ノイズを効果的に抑制できる。
【００９０】
また、上記第１および第２実施形態では、上述のようにサンプリング回路２において、サンプリングタイミングや、サンプリングキャパシタの容量比を異ならせること、また、サンプリングタイミングにジッタを印加することにより、周波数特性を変更することができる。そのため、サンプリング回路２の用途に応じてサンプリングタイミングなどを変更することによって、所望の周波数特性となるサンプリング回路２を容易に得ることができる。
【００９１】
（変形例）
なお、本発明のサンプリング回路は、以上説明したように、積分回路１として構成されるものに限定されるものではなく、図１５に示すように、Ａ／Ｄ変換器２００に適用することもできる。また、例えば、チャージポンプ等に利用することができる。
なお、図１５において、２０１は積分回路１の出力を入力するデジタル回路、２０２はサンプリング回路２に対してクロック信号ΦＳ１ＡおよびΦＳ２Ａを所定のタイミングで出力する制御回路である。
また、本発明の範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。
【００９２】
さらに、本発明の範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
ここで、上記実施形態において、サンプリングキャパシタ１０５Ａ＿１および１０５Ａ＿２が第１容量素子部に対応し、１０５Ｂ＿１および１０５Ｂ＿２が第２容量素子部に対応し、スイッチ１０１Ａ＿１、１０１Ａ＿２、１０２Ａ＿１および１０２Ａ＿２が第１スイッチング素子部に対応し、スイッチ１０１Ｂ＿１、１０１Ｂ＿２、１０２Ｂ＿１および１０２Ｂ＿２が第２スイッチング素子部に対応している。
【産業上の利用可能性】
【００９３】
本発明は、サンプリング回路、Ａ／Ｄ変換器、積分回路の他、Ａ／Ｄ変換の機能を持った電子機器全般に利用することができる。
【符号の説明】
【００９４】
１  積分回路
２  サンプリング回路
１０１Ａ＿１、１０１Ａ＿２、１０１Ｂ＿１、１０１Ｂ＿２  スイッチ
１０２Ａ＿１、１０２Ａ＿２、１０２Ｂ＿１、１０２Ｂ＿２  スイッチ
１０３Ａ＿１、１０３Ａ＿２、１０３Ｂ＿１、１０３Ｂ＿２  スイッチ
１０４Ａ＿１、１０４Ａ＿２、１０４Ｂ＿１、１０４Ｂ＿２  スイッチ
１０５Ａ＿１、１０５Ａ＿２、１０５Ｂ＿１、１０５Ｂ＿２  サンプリングキャパシタ
１０６  積分容量
１０７  演算増幅器
１１１  入力端子
１１２  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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