(57)【要約】      （修正有）【課題】ＭＴＪ素子の特性を向上することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置１００は、素子分離層ＳＴＩにより素子分離された活性領域ＡＡを有する半導体基板１を備える。半導体記憶装置は、半導体基板の上面に形成された溝２ａ、２ｂの内面に成膜されたゲート絶縁膜３ａ、３ｂと、ゲート絶縁膜が内面に形成された溝に埋め込まれたゲート電極４ａ、４ｂと、ゲート電極を挟むよう半導体基板の活性領域の上面に形成されたソース領域Ｓおよびドレイン領域Ｄと、を有するセルトランジスタＴｒを備える。半導体記憶装置は、ソース領域上に設けられ、ソース領域と一端が電気的に接続され、磁化方向に応じて抵抗値が変化可能なＭＴＪ素子Ｍを備える。半導体記憶装置は、ＭＴＪ素子の他端と電気的に接続されたソース線ＳＬを備える。半導体記憶装置は、ドレイン領域と電気的に接続されたビット線ＢＬを備える。【選択図】図１
2014011230.tif 000002
【特許請求の範囲】
【請求項１】
素子分離層により素子分離された活性領域を有する半導体基板と、
前記半導体基板の上面に形成された溝の内面に成膜されたゲート絶縁膜と、前記ゲート絶縁膜が内面に形成された前記溝に埋め込まれたゲート電極と、前記ゲート電極を挟むように前記半導体基板の前記活性領域の上面に形成されたソース領域およびドレイン領域と、を有するセルトランジスタと、
前記ソース領域上に設けられ、前記ソース領域と一端が電気的に接続され、磁化方向に応じて抵抗値が変化可能なＭＴＪ素子と、
前記ＭＴＪ素子の他端と電気的に接続されたソース線と、
前記ドレイン領域と電気的に接続されたビット線と、を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ソース領域およびドレイン領域に形成されたシリサイド膜と、
前記シリサイド膜上に形成されたバリアメタル膜と、をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＭＴＪ素子の一端は、前記シリサイド膜および前記バリアメタル膜を介して、前記ソース領域に電気的に接続されている
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ＭＴＪ素子は、
前記ソース領域上に設けられ、前記ソース領域に電気的に接続された第１の強磁性層と、
前記第１に強磁性層上に設けられたバリア層と、
前記バリア層上に設けられ、前記ソース線に電気的に接続された第２の強磁性層と、を有する
ことを特徴とする請求項１ないし３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記ドレイン領域上に設けられ、前記ドレイン領域と前記ビット線とを電気的に接続するビット線コンタクト配線をさらに備える
ことを特徴とする請求項１ないし４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記ビット線は、前記ＭＴＪ素子および前記ソース線よりも上層に位置することを特徴とする請求項１ないし５のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記ビット線は、前記ソース線よりも下層に位置することを特徴とする請求項１ないし５のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記ビット線は、前記ソース線と同じ配線層に設けられていることを特徴とする請求項  １ないし５のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記ゲート電極の幅は、隣接するゲート電極間の間隔よりも、小さいことを特徴とする請求項１ないし８のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記バリアメタル膜の上面は、平坦であることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項１１】
前記ビット線は、前記シリサイド膜および前記バリアメタル膜を介して、前記ドレイン領域上に電気的に接続されている
ことを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項１２】
前記ビット線は、周辺トランジスタのゲート電極と同じ配線層に設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１３】
半導体基板に素子分離層により素子分離された活性領域を形成し
半導体基板の上面に第１の方向に延びる溝を形成し、
前記溝の内面にゲート絶縁膜を成膜し、
前記ゲート絶縁膜が内面に形成された前記溝にゲート電極を埋め込み、
前記ゲート電極を挟むように前記半導体基板の前記活性領域の上面にソース領域およびドレイン領域を形成し、
前記ソース領域上に、前記ソース領域と一端が電気的に接続され、磁化方向に応じて抵抗値が変化可能なＭＴＪ素子を形成し、
前記ＭＴＪ素子の他端と電気的に接続されたソース線を形成し、
前記ドレイン領域と電気的に接続されたビット線を形成することを特徴とする半導体記憶装置の製造方法。
【請求項１４】
前記ＭＴＪ素子は、
前記ソース領域に電気的に接続された第１の強磁性層と、
前記第１に強磁性層上に設けられたバリア層と、
前記バリア層上に設けられ、前記ソース線に電気的に接続された第２の強磁性層と、を有することを特徴とする請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
前記ＭＴＪ素子を形成する前に、前記ソース領域およびドレイン領域にシリサイド膜を形成するとともに、前記シリサイド膜上にバリアメタル膜を形成することを特徴とする請求項１３または１４に記載の半導体記憶装置の製造方法。
【請求項１６】
ＣＭＰ法により、前記バリアメタル膜の表面を平坦化することを特徴とする１５請求項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＴＪ（Ｍａｇｅｎｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）素子は、例えば、ＲＩＥ法で形成したセルトランジスタのゲート上に形成され、このゲート間のビアと電気的に接続される。このビアは、ＣＶＤ法により堆積したタングステンが使用されることが多い。この場合、ビアの中心にシームが形成され得る。
【０００３】
そして、このビアに形成されたシーム上にＭＴＪ素子が形成される場合、シームにより生じた傾斜上にＭＴＪ素子が形成される場合、また、ゲート段差の埋め込みにより生じたゲートのハードマスクとタングステンの段差上にＭＴＪ素子が形成される場合等がある。これらの場合、ＭＴＪ素子の特性は、劣化し得る。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３３８３５
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＴＪ素子の特性を向上することが可能な半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施例に従った半導体記憶装置は、素子分離層により素子分離された活性領域を有する半導体基板を備える。半導体記憶装置は、前記半導体基板の上面に形成された溝の内面に成膜されたゲート絶縁膜と、前記ゲート絶縁膜が内面に形成された前記溝に埋め込まれたゲート電極と、前記ゲート電極を挟むように前記半導体基板の前記活性領域の上面に形成されたソース領域およびドレイン領域と、を有するセルトランジスタを備える。半導体記憶装置は、前記ソース領域上に設けられ、前記ソース領域と一端が電気的に接続され、磁化方向に応じて抵抗値が変化可能なＭＴＪ素子を備える。半導体記憶装置は、前記ＭＴＪ素子の他端と電気的に接続されたソース線を備える。半導体記憶装置は、前記ドレイン領域と電気的に接続されたビット線を備える。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施例１に係る半導体記憶装置１００の構成を示す断面図である。
【図２】図２は、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図３】図３は、図２に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図４】図４は、図３に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図５】図５は、図４に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図６】図６は、図５に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図７】図７は、図６に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図８】図８は、図７に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図９】図９は、図８に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１０】図１０は、図９に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１１】図１１は、図１０に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１２】図１２は、図１１に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１３】図１３は、図１２に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１４】図１４は、図１３に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１５】図１５は、図１４に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１６】図１６は、図１５に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１７】図１７は、図１６に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１８】図１８は、図１７に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図１９】図１９は、図１８に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図２０】図２０は、図１９に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図２１】図２１は、図２０に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図２２】図２２は、図２１に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図２３】図２３は、図２２に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図２４】図２４は、図２３に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図２５】図２５は、図２４に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図２６】図２６は、図２５に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す断面図である。
【図２７】図２７は、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す平面図である。
【図２８】図２８は、図２７に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す平面図である。
【図２９】図２９は、図２８に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す平面図である。
【図３０】図３０は、図２９に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す平面図である。
【図３１】図３１は、図３０に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す平面図である。
【図３２】図３２は、図３１に続く、図１に示す半導体記憶装置１００の製造方法の工程の一例を示す平面図である。
【図３３】図３３は、実施例２に係る半導体記憶装置２００の構成を示す断面図である。
【図３４】図３４は、図３３に示す半導体記憶装置２００の製造方法の工程の一例を示す平面図である。
【図３５】図３５は、図３４に続く、半導体記憶装置２００の製造方法の工程の一例を示す平面図である。
【図３６】図３６は、図３５に続く、半導体記憶装置２００の製造方法の工程の一例を示す平面図である。
【図３７】図３７は、図３６に続く、半導体記憶装置２００の製造方法の工程の一例を示す平面図である。
【図３８】図３８は、図３７に続く、半導体記憶装置２００の製造方法の工程の一例を示す平面図である。
【図３９】図３９は、図３８のＡ−Ａ‘線に沿った断面を示す断面図である。
【図４０】図４０は、図３８のＢ−Ｂ‘線に沿った断面を示す断面図である。
【図４１】図４１は、図３８に示すＭＴＪ素子Ｍ近傍のレイアウトの一例を示す平面図である。
【図４２】図４２は、比較例および実施例２におけるＭＴＪ素子のレイアウトに注目した平面図である。
【図４３】図４３は、図３８に示すＭＴＪ素子Ｍが配置されるドレイン領域近Ｄ傍のレイアウトの一例を示す平面図である。
【図４４】図４４は、半導体記憶装置２００のセルトランジスタに注目した断面の断面図である。
【図４５】図４５は、周辺回路の周辺トランジスタＴｒａの構成の一例を示す断面図である。
【図４６】図４６は、図３８のＡ−Ａ‘線に沿った断面の他の例を示す断面図である。
【図４７】図４７は、図３８のＢ−Ｂ‘線に沿った断面の他の例を示す断面図である。
【図４８】図４８は、図３８のＡ−Ａ‘線に沿った断面のさらに他の例を示す断面図である。
【図４９】図４９は、図３８のＢ−Ｂ‘線に沿った断面のさらに他の例を示す断面図である。
【図５０】図５０は、図４８のＭＴＪ素子Ｍ近傍に着目したビット線ＢＬに流れる電流による誘導磁場を説明するための断面図である。
【図５１】図５１は、ＭＴＪ素子の第１の強磁性層７ａと第２の強磁性層７ｃの磁化方向が揃っている場合を示す断面図である。
【図５２】図５２は、ＭＴＪ素子の第１の強磁性層７ａの磁化方向が誘起磁場により変化する場合を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、各実施例について、図面に基づいて説明する。
【実施例１】
【０００９】
図１は、実施例１に係る半導体記憶装置１００の構成を示す断面図である。
【００１０】
図１に示すように、半導体記憶装置（ＭＲＡＭ）１００は、半導体基板１と、セルトランジスタＴｒ（ＲＣＡＴ：Ｒｅｃｅｓｓ  Ｃｈａｎｎｅｌ  Ａｒｒａｙ  Ｔｒａｎｓｉｓｔｏｒ）と、シリサイド膜５ａと、バリアメタル膜５ｂと、ＭＴＪ素子Ｍと、ソース線ＳＬと、ビット線ＢＬと、ビット線コンタクト配線ＣＢと、を備える。
【００１１】
半導体基板１は、素子分離層ＳＴＩにより素子分離された活性領域ＡＡを有する。この半導体基板１は、例えば、シリコン等を含む。
【００１２】
セルトランジスタＴｒは、半導体基板１の上面に形成された溝２ａ、２ｂの内面に成膜されたゲート絶縁膜３ａ、３ｂと、ゲート絶縁膜３ａ、３ｂが内面に形成された溝２ａ、２ｂに埋め込まれたゲート電極４ａ、４ｂと、ゲート電極４ａを挟むように半導体基板１の活性領域ＡＡの上面に形成されたソース領域Ｓおよびドレイン領域Ｄと、を有する。
【００１３】
なお、ドレイン領域Ｄは、図１に示す例では、２つのトランジスタＴｒで共通になっている。
【００１４】
シリサイド膜６ａは、ソース領域Ｓおよびドレイン領域Ｄに形成されている。
【００１５】
バリアメタル膜６ｂは、シリサイド膜６ａ上に形成されている。このバリアメタル膜６ｂの上面は、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等により平坦化され、平坦である。
【００１６】
なお、このバリアメタル膜６ｂは、下部電極に相当する。このバリアメタル膜６ｂは、例えば、チタン、タンタル、タングステン、銅等あるいはそれらの窒化膜等で形成される。
【００１７】
また、ＭＴＪ素子Ｍは、ソース領域Ｓ上に設けられ、ソース領域Ｓと一端が電気的に接続されている。図１に示す例では、ＭＴＪ素子Ｍの一端は、シリサイド膜６ａおよびバリアメタル膜６ｂを介して、ソース領域Ｓに電気的に接続されている。
【００１８】
このＭＴＪ素子Ｍは、磁化方向に応じて抵抗値が変化可能になっている。
【００１９】
このＭＴＪ素子Ｍは、例えば、第１の強磁性層７ａと、バリア層７ｂと、第２の強磁性層７ｃと、を有する。
【００２０】
第１の強磁性層７ａは、ソース領域Ｓ上に設けられ、ソース領域Ｓに電気的に接続されている。
【００２１】
バリア層７ｂは、第１に強磁性層７ａ上に設けられている。
【００２２】
第２の強磁性層７ｃは、バリア層７ｂ上に設けられ、ソース線ＳＬに電気的に接続されている。
【００２３】
なお、第１および第２の強磁性層７ａ、７ｃのうち、磁化方向が固定されている方が固定層であり、外部磁場あるいはスピントランスファートルクによって磁化方向が反転する方が自由層である。
【００２４】
すなわち、第１および第２強磁性層７ａ、７ｃのうちどちらか一方は固定層で、他方は自由層である。このように、実施例では、ＭＴＪ素子Ｍは上記３層構造を有する場合について説明しているが、３層構造に限定されるのではなく、その趣旨を逸脱しない範囲で種々に変形することが可能である。
【００２５】
なお、該自由層は、例えば、コバルト、鉄、ニッケル、ホウ素、白金、パラジウム、テルビニウム、タンタル、タングステン、イリジウム、ルテニウム等の金属、あるいはこれらの合金やその積層膜で形成される。
【００２６】
また、該バリア層は、例えば、アルミナ、酸化マグネシウム等の金属酸化膜で形成される。
【００２７】
ソース線ＳＬは、ＭＴＪ素子Ｍの他端と、導電性のハードマスク１０５および上部電極９を介して、電気的に接続されている。
【００２８】
ビット線コンタクト配線ＣＢは、シリサイド膜６ａおよびバリアメタル膜６ｂを介して、ドレイン領域Ｄ上に設けられている。なお、このビット線コンタクト配線ＣＢは、ドレイン領域Ｄの後述の第１の方向Ｄ１（図１の断面図に垂直な方向）に延在した部分に接続されている。このため、ビット線コンタクト配線ＣＢは、点線で表記されている。
【００２９】
ビット線ＢＬは、ドレイン領域Ｄと電気的に接続されている。図１に示す例では、このビット線ＢＬは、シリサイド膜６ａ、バリアメタル膜６ｂ、およびビット線コンタクト配線ＣＢを介して、ドレイン領域Ｄに電気的に接続されている。なお、このビット線ＢＬは、後述の第１の方向Ｄ１にずれた位置に配置されるため点線で表記されている。
【００３０】
なお、このビット線ＢＬは、図１に示す例では、ＭＴＪ素子Ｍおよびソース線ＳＬよりも上層に位置している。
【００３１】
また、ビット線ＢＬの上方には、必要に応じて、例えば、図示しない多層配線が設けられる。
【００３２】
次に、以上のような構成を有する半導体記憶装置１００の製造方法の一例について説明する。
【００３３】
図２ないし図２６は、図１に示す半導体記憶装置１００の製造方法の各工程の一例を示す断面図である。また、図２７ないし図３２は、図１に示す半導体記憶装置１００の製造方法の各工程の一例を示す平面図である。なお、図２ないし図２６に示す工程の断面は、図２７に示すＸ−Ｘ‘線に沿った断面を示すものである。
【００３４】
先ず、図２に示すように、半導体基板１上に、例えば、熱酸化法により酸化膜１０１を形成するとともに、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりＳｉＮ膜１０２を堆積する。これにより、素子分離層ＳＴＩを形成するためのマスク材を半導体基板１上に形成する。
【００３５】
次に、図３に示すように、例えば、リソグラフィー法とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法とを用いて、マスク材材であるＳＩＮ膜１０２、酸化膜１０１と半導体基板１をそれぞれエッチングすることにより、ＳＴＩ溝１ａを形成する。
【００３６】
次に、図４に示すように、例えば、ポリシラザン塗布と熱処理、もしくは、ＨＤＰＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、ＳＴＩ溝１ａに酸化膜を埋め込む。さらに、ＣＭＰ法により、半導体基板１の表面を平坦化する。
【００３７】
次に、図５に示すように、ホット燐酸や、ＤＨＦ等を用いたウエット処理により、ＳｉＮ膜１０２のマスク材と、酸化膜１０１をエッチングし、半導体基板１と素子分離層ＳＴＩの上面を同一面になる様合わせる。この後、イオン注入することにより、半導体基板１に活性化領域ＡＡを形成する。
【００３８】
これにより、半導体基板１に素子分離層ＳＴＩにより素子分離された活性領域ＡＡを形成する（図２７）。この活性領域ＡＡのドレイン領域に相当する部分は第１の方向Ｄ１に延在している。また、活性領域ＡＡのチャネル方向は、第２の方向Ｄ２になる。
【００３９】
次に、図６に示すように、例えば、熱酸化法により半導体基板１上に酸化膜１０３を形成し、さらに、ＣＶＤ法によりＳｉＮ膜１０４を堆積する。これにより、埋め込みゲートの溝を形成する為のハードマスクを形成する。
【００４０】
次に、図７に示すように、例えば、リソグラフィー法とＲＩＥ法により、ハードマスクであるＳｉＮ膜１０４をエッチングする。  
次に、図８に示すように、レジスト剥離後、残存するＳｉＮ膜１０４をマスクとして、素子分離層ＳＴＩと半導体基板１を同時にエッチングする。
【００４１】
これにより、半導体基板１の上面に第１の方向Ｄ１に延びる溝２ａ、２ｂを形成する。
【００４２】
次に、図９に示すように、例えば、ホット燐酸とＤＨＦを用いたウエット処理により、マスク材のＳｉＮ膜１０４と半導体基板１上の酸化膜１０３とを除去する。
【００４３】
次に、図１０に示すように、例えば、熱酸化法により、溝２ａ、２ｂの内面にゲート酸化膜３ａ、３ｂを成膜する。この時、周辺回路部（図示せず）のゲート酸化膜も形成する。この時、リソグラフィー法、DHFを用いたウエット処理、熱酸化を繰り返すことにより、マルチオキサイドを形成してもよく、また、オキシナイトライドをゲート酸化膜に適用するようにしてもよい。
【００４４】
次に、図１１に示すように、例えば、ＴｉＮ、Ｗ等のメタルを埋め込み、その後、ＲＩＥ法を用いて、半導体基板１の表面よりも下側に埋め込まれたメタルをリセスする。これにより、ゲート絶縁膜３ａ、３ｂが内面に形成された溝２ａ、２ｂにゲート電極４ａ、４ｂが埋め込まれる（図２８）。
【００４５】
次に、図１２に示すように、例えば、ＣＶＤ法により、半導体基板１上およびゲート電極４ａ、４ｂ上にＳｉＮ膜５を堆積し、その後、ＣＭＰ法により、半導体基板１上のＳｉＮ膜５を除去する。
【００４６】
なお、この段階で、周辺回路用のゲート電極材とハードマスクを堆積し、リソグラフィー法とＲＩＥ法により、周辺回路のゲート電極（図示せず）を形成する。
【００４７】
次に、図１３に示すように、例えば、リソグラフィー法とイオン注入法により、ソース領域Ｓ、ドレイン領域Ｄを形成する。
【００４８】
これにより、ゲート電極４ａを挟むように半導体基板１の活性領域ＡＡの上面にソース領域Ｓおよびドレイン領域Ｄが形成される。
【００４９】
次に、図１４に示すように、例えば、スパッタ法によりＴｉ膜、ＴｉＮ膜を成膜し、シリサイデーションによりシリサイド膜を形成し、過酸化水素水および硫酸溶液で処理（ＳＨ剥離）することにより、半導体基板１上のみに、シリサイド層６ａおよびバリアメタル層６ｂを形成する。その後、ＣＭＰ法により、バリアメタル層６ｂの表面を平坦化する。
【００５０】
このように、ＭＴＪ素子Ｍを形成する前に、ソース領域Ｓおよびドレイン領域Ｄにシリサイド膜６ａを形成するとともに、このシリサイド膜６ａ上にバリアメタル膜６ｂを形成する。
【００５１】
なお、本工程は、ＭＴＪ層の堆積と同時に行い、本シリサイド工程とＳＨ剥離等必要としない工程も有り得る。
【００５２】
次に、図１５に示すように、例えば、スパッタ法により、下地層（図示せず）、第１の強磁性層７ａ、バリア層７ｂ、第２の強磁性層７ｃ、ハードマスク層１０５を順次堆積する。
【００５３】
次に、図１６に示すように、例えば、リソグラフィー法、ＲＩＥ法により、ハードマスク層１０５を選択的にエッチングし、残存するハードマスク層１０５をマスクとして、イオンミリング法により、第１の強磁性層７ａ、バリア層７ｂ、第２の強磁性層７ｃをエッチングする。
【００５４】
これにより、ソース領域Ｓ上に、ソース領域Ｓと一端が電気的に接続され、磁化方向に応じて抵抗値が変化可能なＭＴＪ素子Ｍが形成される（図２９）。
【００５５】
次に、図１７に示すように、例えば、ＣＶＤ法もしくはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて、ＳｉＮ等の酸化や、水、還元ガス、水素等からの悪影響を排除する保護膜８を形成する。
【００５６】
次に、図１８に示すように、例えば、    ＣＶＤ法もしくは塗布法により層間絶縁膜１０６を半導体基板１上に成膜し、ＭＴＪ素子Ｍによる段差を埋め込む。
【００５７】
次に、図１９に示すように、例えば、ＣＭＰ法により、ＭＴＪ素子Ｍによる層間絶縁膜１０６の段差を平坦化する。
【００５８】
次に、図２０に示すように、例えば、ＲＩＥ法やイオンミリング法により、導電性のハードマスク１０５の上面を露出させる。
【００５９】
次に、図２１に示すように、例えば、スパッタ法により、導電性のハードマスク１０５上にTiNを堆積して、上部電極９を形成する。
【００６０】
次に、図２２に示すように、例えば、リソグラフィー法、ＲＩＥ法もしくはミリング法により、上部電極９を選択的にエッチングする。
【００６１】
次に、図２３に示すように、例えば、ＣＶＤ法もしくは塗布法により、上部電極９上および層間絶縁膜１０６上に、層間絶縁膜を１０７する。
【００６２】
次に、図２４に示すように、例えば、リソグラフィー法とＲＩＥ法により、上部電極９上にコンタクト溝１０７ａを形成する。さらに、スパッタ法とＣＶＤ法により、ブランケットタングステンを堆積するとともにＳｉＮから成るハードマスク１０８を形成する。その後、リソグラフィー法とＲＩＥ法により、ハードマスク１０８、タングステンを順次エッチングする。
【００６３】
これにより、ＭＴＪ素子の他端と電気的に接続されたソース線ＳＬが形成される（図３０）。
【００６４】
また、ＳＡＣ用に配線の側壁にＳｉＮを堆積し、側壁残しのＲＩＥ加工を行う。
【００６５】
次に、図２５に示すように、例えば、ＣＶＤ法もしくは塗布法により、ソース線ＳＬ上に層間絶縁膜１０９を堆積する。
【００６６】
次に、図２６に示すように、例えば、次に、リソグラフィー法とＲＩＥ法により、ビット線コンタクト１１０を開口し、スパッタ法、ＣＶＤ法、ＣＭＰ法により、ビット線コンタクト１１０にタングステンを埋め込む。これにより、ドレイン領域Ｄの第１の方向Ｄに延在した部分に電気的に接続されたビット線コンタクト配線ＣＢが形成される（図３１）。
【００６７】
なお、この場合のＲＩＥ法は、SiNに選択比を持たせSAC構造にすると微細化可能となる。また、本工程時、前述の周辺回路のトランジスタのソース・ドレイン領域とゲートコンタクトを同時に形成できる。
【００６８】
次に、例えば、次に、リソグラフィー法とＲＩＥ法を用い、ビット線溝（図示せず）を形成する。そして、バリアメタル、Ｃｕメッキを成膜後、ＣＭＰ法により、表面を平坦化する。これにより、ドレイン領域Ｄと電気的に接続されたビット線ＢＬが形成される（図３２）。なお、この工程時に、周辺回路の配線も形成可能である。
【００６９】
以上の工程により、図１に示す半導体記憶装置１００が完成する。
【００７０】
以上のように、本実施例１の半導体記憶装置１００の構造によれば、トランジスタＴｒのゲートが半導体基板１に埋め込まれており、且つ、ＭＴＪ素子Ｍの下部電極（バリアメタル膜）６ｂが半導体基板１に形成されたシリサイド膜６ａ上に形成されている。このため、ＭＴＪ素子Ｍの下にタンクステンプラグのシームが形成されない。
【００７１】
特に、既述のように、ＭＴＪ素子Ｍおよび下地膜を形成する前に、ＣＭＰ法により平坦化することにより、シリサイド６ａの凹凸の影響も排除できる。
【００７２】
さらに、半導体記憶装置１００の製造方法において、下地膜を形成するプロセスで高いゲート段差の埋め込みとＣＭＰ法を経ていない。このため、ＣＭＰ法のオーバーエッチングによる段差も生じにくい。
【００７３】
以上より、ＭＴＪ素子Ｍをほぼ、平坦部に形成でき、ＭＴＪ特性への段差の影響を排除可能となる。
【００７４】
したがって、本実施例１に係る半導体記憶装置およびその製造方法によれば、ＭＴＪ素子の特性を向上することができる。
【実施例２】
【００７５】
既述の実施例１では、活性領域が延びる方向（セルトランジスタのチャネル方向）に対してゲート電極が延びる方向が直交する半導体記憶装置の構成の一例について、説明した。
【００７６】
本実施例２においては、活性領域が延びる方向（セルトランジスタのチャネル方向）に対してゲート電極が延びる方向が傾いた構成の一例について、説明する。
【００７７】
図３３は、実施例２に係る半導体記憶装置２００の構成を示す断面図である。なお、図３３において、図１の符号と同じ符号は、実施例１と同様の構成を示す。
【００７８】
図３３に示すように、半導体記憶装置（ＭＲＡＭ）２００は、実施例１と同様に、半導体基板１と、セルトランジスタＴｒと、シリサイド膜５ａと、バリアメタル膜５ｂと、ＭＴＪ素子Ｍと、ソース線ＳＬと、ビット線ＢＬと、ビット線コンタクト配線ＣＢと、を備える。
【００７９】
半導体基板１は、素子分離層により素子分離された活性領域ＡＡを有する。この半導体基板１は、例えば、シリコン等を含む。
【００８０】
セルトランジスタＴｒは、実施例１と同様に、半導体基板１の上面に形成された溝２ａ、２ｂの内面に成膜されたゲート絶縁膜３ａ、３ｂと、ゲート絶縁膜３ａ、３ｂが内面に形成された溝２ａ、２ｂに埋め込まれたゲート電極４ａ、４ｂと、ゲート電極４ａを挟むように半導体基板１の活性領域ＡＡの上面に形成されたソース領域Ｓおよびドレイン領域Ｄと、を有する。
【００８１】
なお、ドレイン領域Ｄは、図３３に示す例では、２つのトランジスタＴｒで共通になっている。
【００８２】
シリサイド膜６ａは、ソース領域Ｓおよびドレイン領域Ｄに形成されている。
【００８３】
下部電極６ｃは、シリサイド膜６ａ上に形成されている。この下部電極６ｃの上面は、後述のように、ＣＭＰ法等により平坦化され、平坦である。この下部電極６ｃは、例えば、チタン、タンタル、タングステン、銅等あるいはそれらの窒化膜等で形成される。
【００８４】
また、ＭＴＪ素子Ｍは、ソース領域Ｓ上に設けられ、ソース領域Ｓと一端が電気的に接続されている。図３３に示す例では、ＭＴＪ素子Ｍの一端は、シリサイド膜６ａおよび下部電極６ｃを介して、ソース領域Ｓに電気的に接続されている。
【００８５】
ソース線ＳＬは、ＭＴＪ素子Ｍの他端と導電性のハードマスク１０５および上部電極９を介して電気的に接続されている。
【００８６】
ビット線コンタクト配線ＣＢは、シリサイド膜６ａおよび下部電極６ｃを介して、ドレイン領域Ｄ上に設けられている。
【００８７】
ビット線ＢＬは、ドレイン領域Ｄと電気的に接続されている。図３３に示す例では、このビット線ＢＬは、シリサイド膜６ａ、バリアメタル膜６ｂ、およびビット線コンタクト配線ＣＢを介して、ドレイン領域Ｄに電気的に接続されている。なお、このビット線ＢＬは、後述の第１の方向Ｄ１にずれた位置に配置されるため点線で表記されている。
【００８８】
なお、このビット線ＢＬは、図３３に示す例では、ＭＴＪ素子Ｍおよびソース線ＳＬよりも上層に位置している。
【００８９】
なお、ゲート電極４ａ、４ｂの幅は、隣接するゲート電極間の間隔よりも、小さい。
【００９０】
なお、半導体記憶装置２００のその他の構成は、実施例１と同様である。
【００９１】
次に、以上のような構成を有する半導体記憶装置２００の製造方法の一例について説明する。この半導体記憶装置２００の製造方法は、基本的には、実施例１と同様である。そこで、以下では、実施例１と異なる平面図に注目して説明する。
【００９２】
図３４ないし図３８は、図３３に示す半導体記憶装置２００の製造方法の各工程の一例を示す平面図である。また、図３９は、図３８のＡ−Ａ‘線に沿った断面を示す断面図である。また、図４０は、図３８のＢ−Ｂ‘線に沿った断面を示す断面図である。なお、図３３の断面は、図３８に示すＹ−Ｙ‘線に沿った断面に対応する。
【００９３】
先ず、図３４に示すように、半導体基板１に素子分離層ＳＴＩにより素子分離された活性領域ＡＡを形成する。この活性領域ＡＡのチャネル方向は、第２の方向Ｄ２になる。
【００９４】
次に、半導体基板１の上面に第２の方向Ｄ２と斜めに交わる第１の方向Ｄ１に延びる溝２ａ、２ｂを形成し、熱酸化法により、溝２ａ、２ｂの内面に図３３に示すゲート酸化膜３ａ、３ｂを成膜する。
【００９５】
そして、例えば、ＴｉＮ、Ｗ等のメタルを溝２ａ、２ｂ埋め込み、その後、ＲＩＥ法により、半導体基板１の表面よりも下側に埋め込まれたメタルをリセスする。これにより、ゲート絶縁膜３ａ、３ｂが内面に形成された溝２ａ、２ｂにゲート電極４ａ、４ｂが埋め込まれる（図３５）。
【００９６】
その後に、素子分離領層ＳＴＩと埋め込みゲートを除いた半導体基板１上に、例えば、リソグラフィー法とイオン注入法により、ソース領域Ｓ、ドレイン領域Ｄを形成する。
【００９７】
これにより、ゲート電極４ａを挟むように半導体基板１の活性領域ＡＡの上面にソース領域Ｓおよびドレイン領域Ｄが形成される（図３３）。
【００９８】
その後、半導体基板１とＭＴＪ素子Ｍとの電気的接触を形成するため、シリサイド形成用Ｔｉ，Ｃｏ，Ｎｉ等を堆積する。そして、シリサイデーションにより、ソース領域Ｓおよびドレイン領域Ｄにシリサイド膜６ａを形成する。
【００９９】
その後、図３３に示す下部電極６ｃとなるTa、TaN、TiN等を堆積後、電極面をＣＭＰ法により平坦化する。
【０１００】
次に、例えば、スパッタ法により、第１の強磁性層７ａ、バリア層７ｂ、第２の強磁性層７ｃ、ハードマスク層１０５を順次堆積する。
【０１０１】
次に、リソグラフィー法、ＲＩＥ法により、ハードマスク層１０５を選択的にエッチングし、残存するハードマスク層１０５をマスクとして、イオンミリング法により、第１の強磁性層７ａ、バリア層７ｂ、第２の強磁性層７ｃをエッチングする。
【０１０２】
これにより、ソース領域Ｓ上に、ソース領域Ｓと一端が電気的に接続され、磁化方向に応じて抵抗値が変化可能なＭＴＪ素子Ｍが形成される（図３６）。
【０１０３】
次に、例えば、ＣＶＤ法もしくはＡＬＤ法等を用いて、ＳｉＮ等の酸化や、水、還元ガス、水素等からの悪影響を排除する保護膜を形成する。
【０１０４】
次に、例えば、ＣＶＤ法もしくは塗布法により図３３に示す層間絶縁膜１０６ａを半導体基板１上に成膜し、ＭＴＪ素子Ｍによる段差を埋め込む。
【０１０５】
次に、例えば、ＣＭＰ法により、ＭＴＪ素子Ｍによる層間絶縁膜１０６の段差を平坦化する。
【０１０６】
次に、例えば、ＲＩＥ法やイオンミリング法により、図３３に示す導電性のハードマスク１０５の上面を露出させる。
【０１０７】
この後、上部電極９となるTiN膜をスパッタ法により堆積後、リソグラフィー法とＲＩＥ法によりTiN膜と層間絶縁膜と下地電極６ｃを同時にエッチングする。
【０１０８】
次に、ＣＶＤ法によりエッチングストッパ膜を堆積する。その後、配線形成用層間絶縁膜１０６ｂをPＣＶＤ法により堆積する。
【０１０９】
次に、リソグラフィー法とＲＩＥ法により、ＭＴＪ素子Ｍ上の上部電極９上にソース線配線溝を形成する。同時にコンタクトビアも形成する。
【０１１０】
次に、ＣＶＤ法により、TiN、W膜を連続して形成し、配線を埋め込み、ＣＭＰ法により配線部のみに残しソース線ＳＬを形成する（図３７）。
【０１１１】
次に、例えば、次に、リソグラフィー法とＲＩＥ法により、ビット線コンタクト１１０を開口し、スパッタ法、CVD法、CMP法により、ビット線コンタクト１１０にタングステンを埋め込む。これにより、ドレイン領域Ｄに電気的に接続されたビット線コンタクト配線ＣＢが形成される（図３８）。
【０１１２】
次に、例えば、次に、リソグラフィー法とＲＩＥ法を用い、ビット線溝（図示せず）を形成する。そして、バリアメタル、Ｃｕメッキを成膜後、ＣＭＰ法により、表面を平坦化する。これにより、ドレイン領域Ｄと電気的に接続されたビット線ＢＬが形成される（図３８）。なお、この工程時に、周辺回路の配線も形成可能である。なお、ビット線ＢＬを形成する時のプロセスと同様の多層配線プロセスを用い、多層配線（図示せず）を形成する。
【０１１３】
以上の工程により、図３３に示す半導体記憶装置２００が完成する。
【０１１４】
なお、このビット線ＢＬは、既述のように、ＭＴＪ素子Ｍおよびソース線ＳＬよりも上層に位置している（図３９、図４０）。
【０１１５】
以上のように、本実施例２の半導体記憶装置２００の構造によれば、実施例１と同様に、トランジスタＴｒのゲートが半導体基板１に埋め込まれており、且つ、ＭＴＪ素子Ｍの下部電極６ｃが半導体基板１に形成されたシリサイド膜６ａ上に形成されている。このため、ＭＴＪ素子Ｍの下にタンクステンプラグのシームが形成されない。
【０１１６】
特に、既述のように、ＭＴＪ素子Ｍおよび下地膜を形成する前に、ＣＭＰ法により平坦化することにより、シリサイド膜６ａの凹凸の影響も排除できる。
【０１１７】
さらに、半導体記憶装置２００の製造方法において、下地膜を形成するプロセスで高いゲート段差の埋め込みとＣＭＰ法を経ていない。このため、ＣＭＰ法のオーバーエッチングによる段差も生じにくい。
【０１１８】
以上より、ＭＴＪ素子Ｍをほぼ、平坦部に形成でき、ＭＴＪ特性への段差の影響を排除可能となる。
【０１１９】
ここで、図４１は、図３８に示すＭＴＪ素子Ｍ近傍のレイアウトの一例を示す平面図である。また、図４２は、比較例および実施例２におけるＭＴＪ素子のレイアウトに注目した平面図である。また、図４３は、図３８に示すＭＴＪ素子Ｍが配置されるドレイン領域近Ｄ傍のレイアウトの一例を示す平面図である。また、図４４は、半導体記憶装置２００のセルトランジスタに注目した断面の断面図である。なお、図４２において、（ａ）は、比較例を示し、（ｂ）が実施例２を示す。
【０１２０】
図４２（ａ）に示すような円形のビアや電極等の上にＭＴＪ素子Ｍが配置されるレイアウトでは、段差上にＭＴＪ素子Ｍが存在する確立が高い。
【０１２１】
一方、図３８に示すような半導体記憶装置２００のレイアウトでは、図４１、図４２（ｂ）に示す用に、ＭＴＪが半導体基板１上の平坦部（ＣＭＰ法により平坦化された上部電極６ｃ（ドレイン領域Ｄ上）に存在する確立が高まる。
【０１２２】
ここで、
すなわち、図４３に示すように、図３８に示すような半導体記憶装置２００のレイアウトでは、活性領域ＡＡのピッチを２Ｆとすると、ビット線ＢＬ方向（第２の方向Ｄ２）のピッチは、Ｆ／ＣＯＳθ倍される。
【０１２３】
そして、既述のように、半導体記憶装置２００のセルトランジスタＴｒは、埋め込みゲートとなっている。このため、図４４に示すように、ワード線方向（第１の方向Ｄ１）において、仮にワード線ピッチを２Ｆとした場合でも、セルトランジスタＴｒのゲート幅Ｌは、曲線の分だけ長く見込めるので、ショートチャネル効果を抑制できる。
【０１２４】
よって、リソグラフィー法とスリミング法により、ワード線（ゲート電極）をＦより細くすることが可能となる。
【０１２５】
また、半導体記憶装置２００は、既述の従来技術のような、ワード線の側壁（SiN）による面積減少がない。よって、ワード線（ゲート電極）の隙間の活性領域ＡＡの面積を大きくすることが可能となる。
【０１２６】
よって、埋め込みゲート、および、素子分離領層ＳＴＩ上の段差の影響も回避することが可能となり、より段差の悪影響を排除できる。
【０１２７】
また、図４５は、周辺回路の周辺トランジスタＴｒａの構成の一例を示す断面図である。
【０１２８】
図４５に示すように、周辺トランジスタＴｒａの製造工程において、ゲート絶縁膜２０１上のゲート電極Ｇをビット線ＢＬと同層に形成することにより、工程の短縮を図ることが可能である。なお、周辺トランジスタＴｒａのソース・ドレイン領域は、コンタクト配線２０２を介してソース線ＳＬに接続されている。
【０１２９】
以上のように、本実施例２に係る半導体記憶装置およびその製造方法によれば、ＭＴＪ素子の特性を向上することができる。
【実施例３】
【０１３０】
本実施例３においては、ソース線とビット線とが同じ配線層に形成された構成の一例について、説明する。
【０１３１】
図４６は、図３８のＡ−Ａ‘線に沿った断面の他の例を示す断面図である。また、図４７は、図３８のＢ−Ｂ‘線に沿った断面の他の例を示す断面図である。なお、図４６、図４７において、図３３の符号と同じ符号は、実施例２と同様の構成を示す。
【０１３２】
図４６、図４７に示すように、ビット線ＢＬは、ソース線ＳＬと同じ配線層に設けられている。なお、その他の構成は、実施例２と同様である。
【０１３３】
次に、以上のような構成を有する半導体記憶装置の製造方法の一例について説明する。
【０１３４】
半導体記憶装置の製造方法は、基本的には、実施例２と同様である。すなわち、本実施例において、トランジスタＴｒ、ＭＴＪ素子Ｍの形成方法は実施例２と同様である。
【０１３５】
例えば、ＭＴＪ素子Ｍの上部電極９、層間絶縁膜、下部電極６ｃを加工後、ＣＶＤ法によりエッチングストッパ膜（SiN）３０１を堆積する。その後、配線形成用層間絶縁膜を、例えば、ＰＣＶＤ法により堆積する。
【０１３６】
次に、リソグラフィー法とＲＩＥ法により、ドレイン領域のシリサイド膜上とＭＴＪ素子Ｍ上の上部電極に同時にコンタクトビアを形成する。この時、エッチングストッパ膜３０１に選択比のあるＲＩＥ条件も用いＳＡＣ構造によりコンタクトを形成する。これにより、セル面積を最小化できる。
【０１３７】
次に、ＣＶＤ法により、ＴｉＮ、Ｗ膜を連続して形成し、コンタクトビアを埋め込み、ＣＭＰ法により平坦化する。これにより、ビット線コンタクト配線ＣＢが形成される。なお、図４６、図４７では、ソース線用のコンタクト配線は省略されている。
【０１３８】
次に、コンタクトビア上に、PＣＶＤ法により絶縁膜を堆積、リソグラフィー法とＲＩＥ法によりにより配線パターンを形成し、スパッタ法でバリアメタル、メッキ法により例えばＣｕをそれぞれ堆積する。そして、ＣＭＰ法により表面を平坦化することにより、ビット線ＢＬおよびソース線ＳＬをそれぞれ形成する（図４６、図４７）。
【０１３９】
なお、ビット線ＢＬ、ソース線ＳＬを形成する時のプロセスと同様の多層配線プロセスを用い、多層配線（図示せず）を形成する。
【０１４０】
本実施例に係る構造によると、実施例２の効果である、平坦部にＭＴＪを形成するメリットを残しつつ、配線を１層省略できるメリットがある。
【０１４１】
以上のように、本実施例２に係る半導体記憶装置およびその製造方法によれば、実施例２と同様に、ＭＴＪ素子の特性を向上することができる。
【実施例４】
【０１４２】
本実施例４においては、ビット線がソース線よりも下層に形成された構成の一例について、説明する。
【０１４３】
図４８は、図３８のＡ−Ａ‘線に沿った断面のさらに他の例を示す断面図である。また、図４９は、図３８のＢ−Ｂ‘線に沿った断面のさらに他の例を示す断面図である。なお、図４８、図４９において、図３３の符号と同じ符号は、実施例２と同様の構成を示す。
【０１４４】
図４６、図４７に示すように、ビット線ＢＬは、ソース線ＳＬよりも下層に位置する。なお、その他の構成は、実施例２と同様である。
【０１４５】
次に、以上のような構成を有する半導体記憶装置の製造方法の一例について説明する。
【０１４６】
半導体記憶装置の製造方法は、基本的には、実施例２と同様である。すなわち、本実施例において、トランジスタＴｒ、ＭＴＪ素子Ｍの形成方法は実施例２と同様である。
【０１４７】
例えば、ＭＴＪ素子Ｍの上部電極９、層間絶縁膜、下部電極６ｃを加工後、ＣＶＤ法によりエッチングストッパ膜（SiN）３０１を堆積する。その後、配線形成用層間絶縁膜を、例えば、ＰＣＶＤ法により堆積する。
【０１４８】
次に、リソグラフィー法とＲＩＥ法により、ＭＴＪ素子Ｍの脇にビット線ＢＬ用の溝を形成し、バリアメタル膜およびビット線となるタンクステンをＣＶＤ法により埋め込む。そして、ＲＩＥを用いたエッチバック法により、タングステン配線の高さ調整をする。これによりビット線ＢＬが形成される。
【０１４９】
ビット線ＢＬの上端は、ＭＴＪ素子Ｍの上部電極９とのコンタクト形成時のショート防止のため、上部電極９より下方に位置することが望ましい。
【０１５０】
また、ＰＣＶＤ法により、層間絶縁膜でギャップを埋め込み、ＣＭＰ法により、層間絶縁膜の表面を平坦化する。次に、リソグラフィー法とＲＩＥ法により、ＭＴＪ素子Ｍ上の上部電極９上にソース線ＳＬ用の溝を形成する。
【０１５１】
次に、ＰＣＶＤ法により層間絶縁膜（図示せず）を形成し、多層配線（図示せず）を形成する。
【０１５２】
ここで、図５０は、図４８のＭＴＪ素子Ｍ近傍に着目したビット線ＢＬに流れる電流による誘導磁場を説明するための断面図である。また、図５１は、ＭＴＪ素子の第１の強磁性層７ａと第２の強磁性層７ｃの磁化方向が揃っている場合を示す断面図である。図５２は、ＭＴＪ素子の第１の強磁性層７ａの磁化方向が誘起磁場により変化する場合を示す断面図である。
【０１５３】
本実施例では、特に、図４８、図４９に示すように、ビット線ＢＬがＭＴＪ素子Ｍの横に設けられている。このため、図５０ないし図５２に示すように、書き込み動作時にビット線ＢＬを流れる電流により生じる誘導磁場により、ＭＴＪ素子Ｍのスピンを傾けることが可能である。
【０１５４】
これにより、ＭＴＪ素子Ｍのスピン反転に必要な歳差運動を起こしやくする効果が期待できる。
【０１５５】
なお、半導体記憶装置のその他の構成は、実施例２と同様である。
【０１５６】
すなわち、本実施例４に係る半導体記憶装置によれば、実施例２と同様に、ＭＴＪ素子の特性を向上することができる。
【０１５７】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【０１５８】
１００、２００  半導体記憶装置
【図１】
2014011230.tif 000003
【図２】
2014011230.tif 000004
【図３】
2014011230.tif 000005
【図４】
2014011230.tif 000006
【図５】
2014011230.tif 000007
【図６】
2014011230.tif 000008
【図７】
2014011230.tif 000009
【図８】
2014011230.tif 000010
【図９】
2014011230.tif 000011
【図１０】
2014011230.tif 000012
【図１１】
2014011230.tif 000013
【図１２】
2014011230.tif 000014
【図１３】
2014011230.tif 000015
【図１４】
2014011230.tif 000016
【図１５】
2014011230.tif 000017
【図１６】
2014011230.tif 000018
【図１７】
2014011230.tif 000019
【図１８】
2014011230.tif 000020
【図１９】
2014011230.tif 000021
【図２０】
2014011230.tif 000022
【図２１】
2014011230.tif 000023
【図２２】
2014011230.tif 000024
【図２３】
2014011230.tif 000025
【図２４】
2014011230.tif 000026
【図２５】
2014011230.tif 000027
【図２６】
2014011230.tif 000028
【図２７】
2014011230.tif 000029
【図２８】
2014011230.tif 000030
【図２９】
2014011230.tif 000031
【図３０】
2014011230.tif 000032
【図３１】
2014011230.tif 000033
【図３２】
2014011230.tif 000034
【図３３】
2014011230.tif 000035
【図３４】
2014011230.tif 000036
【図３５】
2014011230.tif 000037
【図３６】
2014011230.tif 000038
【図３７】
2014011230.tif 000039
【図３８】
2014011230.tif 000040
【図３９】
2014011230.tif 000041
【図４０】
2014011230.tif 000042
【図４１】
2014011230.tif 000043
【図４２】
2014011230.tif 000044
【図４３】
2014011230.tif 000045
【図４４】
2014011230.tif 000046
【図４５】
2014011230.tif 000047
【図４６】
2014011230.tif 000048
【図４７】
2014011230.tif 000049
【図４８】
2014011230.tif 000050
【図４９】
2014011230.tif 000051
【図５０】
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【図５１】
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【図５２】
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