(57)【要約】【課題】より効率的に容量を向上させることのできる半導体装置および当該半導体装置を用いた半導体リレーを得る。【解決手段】半導体装置１０は、活性層５０と支持基板３０との間に埋込絶縁層４０が介在するＳＯＩ基板２０を用いて形成されている。ＳＯＩ基板２０の活性層５０には、内部に誘電体層５２が設けられたトレンチ５１が形成されるとともに、第１の半導体パターン５３と第２の半導体パターン５５とがトレンチ５１を介して対向配置するように形成されている。そして、第２の半導体パターン５５は、第１の半導体パターン５３を包囲するように形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
活性層と支持基板との間に埋込絶縁層が介在するＳＯＩ基板を用いて形成される半導体装置であって、
前記活性層には、内部に誘電体層が設けられたトレンチが形成されるとともに、第１の半導体パターンと第２の半導体パターンとが前記トレンチを介して対向配置するように形成されており、
前記第２の半導体パターンが前記第１の半導体パターンを包囲するように形成されていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体パターンの平面視における形状は、前記ＳＯＩ基板を平面視で２分割する仮想線に沿って視た際に、前記第１の半導体パターンとなる領域および前記第２の半導体パターンとなる領域がそれぞれ複数存在するように前記仮想線を引くことができる形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体パターンの平面視における形状が櫛歯状であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記トレンチが多重に形成されており、当該多重に形成されたトレンチを介して前記第１の半導体パターンと前記第２の半導体パターンとが対向配置していることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置が用いられ、
入力端子に接続され入力信号に応答して発振し、信号を生成する発振回路と、
前記発振回路の前記信号を受信して電圧を発生する昇圧回路と、
前記昇圧回路によって発生した電圧を充放電する充放電回路と、
出力端子に接続され、前記充放電回路に接続された出力回路と、
を備えることを特徴とする半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および当該半導体装置を用いた半導体リレーに関する。
【背景技術】
【０００２】
従来、半導体装置として、ＳＯＩ基板の活性層にトレンチを形成し、当該トレンチを介して第１および第２の半導体パターンを互いに対向配置させ、トレンチ内に誘電体物質を充填させることで形成されるキャパシタが知られている（例えば、特許文献１参照）。
【０００３】
この特許文献１では、第１の半導体パターンおよび第２の半導体パターンをそれぞれ櫛歯状に形成し、それぞれの櫛歯が互いに対向するように配置している。
【０００４】
このように、第１の半導体パターンと第２の半導体パターンとを櫛歯同士が対向するように配置することで、第１の半導体パターンと第２の半導体パターンとの対向面積を大きくし、キャパシタの高容量化を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２５７３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来の技術では、第１の半導体パターンおよび第２の半導体パターンは櫛歯部分のみが対向するように配置されている。すなわち、第１の半導体パターンおよび第２の半導体パターンには互いに対向していない領域が存在している。なお、キャパシタにおいて容量を形成する領域は、２つの半導体パターン（電極）の互いに対向する領域である。したがって、第１の半導体パターンおよび第２の半導体パターンの互いに対向していない領域は電荷の蓄積に寄与しない領域である。
【０００７】
このように、上記従来の技術では、第１の半導体パターンおよび第２の半導体パターンに、容量の向上に寄与しない無駄な領域が存在しているため、効率的に容量を向上させることができなかった。
【０００８】
そこで、本発明は、より効率的に容量を向上させることのできる半導体装置および当該半導体装置を用いた半導体リレーを得ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の特徴は、活性層と支持基板との間に埋込絶縁層が介在するＳＯＩ基板を用いて形成される半導体装置であって、前記活性層には、内部に誘電体層が設けられたトレンチが形成されるとともに、第１の半導体パターンと第２の半導体パターンとが前記トレンチを介して対向配置するように形成されており、前記第２の半導体パターンが前記第１の半導体パターンを包囲するように形成されていることを要旨とする。
【００１０】
本発明の第２の特徴は、前記第１の半導体パターンの平面視における形状は、前記ＳＯＩ基板を平面視で２分割する仮想線に沿って視た際に、前記第１の半導体パターンとなる領域および前記第２の半導体パターンとなる領域がそれぞれ複数存在するように前記仮想線を引くことができる形状であることを要旨とする。
【００１１】
本発明の第３の特徴は、前記第１の半導体パターンの平面視における形状が櫛歯状であることを要旨とする。
【００１２】
本発明の第４の特徴は、前記トレンチが多重に形成されており、当該多重に形成されたトレンチを介して前記第１の半導体パターンと前記第２の半導体パターンとが対向配置していることを要旨とする。
【００１３】
本発明の第５の特徴は、前記半導体装置が用いられ、入力端子に接続され入力信号に応答して発振し、信号を生成する発振回路と、前記発振回路の前記信号を受信して電圧を発生する昇圧回路と、前記昇圧回路によって発生した電圧を充放電する充放電回路と、出力端子に接続され、前記充放電回路に接続された出力回路と、を備える半導体リレーであることを要旨とする。
【発明の効果】
【００１４】
本発明によれば、活性層に、内部に誘電体層が設けられたトレンチを形成するとともに、第１の半導体パターンと第２の半導体パターンとをトレンチを介して対向配置するように形成している。そして、第２の半導体パターンが第１の半導体パターンを包囲するようにしている。その結果、第１の半導体パターンの全周を第２の半導体パターンに対向させることができ、第１の半導体パターンの周囲をより有効に用いることができるようになる。したがって、半導体装置の容量をより効率的に向上させることができるようになる。
【００１５】
そして、このような半導体装置を用いることで小型の半導体リレーを形成することが可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態にかかる半導体装置を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】本発明の実施形態の第１変形例にかかる半導体装置を示す平面図である。
【図４】本発明の実施形態の第２変形例にかかる半導体装置を示す平面図である。
【図５】本発明の実施形態の第３変形例にかかる半導体装置を示す平面図である。
【図６】本発明の実施形態の第４変形例にかかる半導体装置を示す平面図である。
【図７】本発明の実施形態にかかる半導体リレーの等価回路図である。
【図８】本発明の実施形態にかかる半導体リレーのＭＯＳドライバチップを示す説明図である。
【図９】本発明の実施形態にかかる半導体リレーの実装状態を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。以下では、半導体装置としてトレンチ型のキャパシタを例示する。
【００１８】
本実施形態にかかるキャパシタ（半導体装置）１０はＳＯＩ基板２０を用いて形成されている。
【００１９】
ＳＯＩ基板２０は、Ｓｉからなる支持基板３０と、Ｓｉからなるシリコン活性層（活性層）５０と、支持基板３０とシリコン活性層５０との間に介在するＳｉＯ２からなる埋込絶縁層４０と、で構成されており、平面視で矩形状をしている。
【００２０】
そして、シリコン活性層５０には、図１に示すように、平面視で矩形状のトレンチ５１が形成されている。なお、トレンチ５１の形状は、三角形状や５角形状等の多角形状であってもよいし、円形状や楕円形状であってもよい。
【００２１】
シリコン活性層５０は、トレンチ５１によって２つの領域（第１の半導体パターン５３が形成される領域と第２の半導体パターン５５が形成される領域）に分断されている。具体的には、トレンチ５１の内周側に第１の半導体パターン５３が形成されており、トレンチ５１の外周側に第２の半導体パターンが形成されている。
【００２２】
このように、トレンチ５１の内周側に第１の半導体パターン５３を形成し、トレンチ５１の外周側に第２の半導体パターン５５を形成することで、第１の半導体パターン５３と第２の半導体パターン５５とがトレンチ５１を介して対向配置するようにしている。
【００２３】
そして、第１の半導体パターン５３の上面５３ａおよび側面５３ｂには、高濃度不純物拡散層５４が形成されている。また、第２の半導体パターン５５の上面５５ａおよび側面５５ｂにも、高濃度不純物拡散層５６が形成されている。そして、高濃度不純物拡散層５４上には第１の半導体パターン５３の電位を取り出す第１の電極５７が、高濃度不純物拡散層５６上には第２の半導体パターン５５の電位を取り出す第２の電極５８が、それぞれ設けられている。
【００２４】
高濃度不純物拡散層５４，５６は、単結晶シリコンで形成されたシリコン活性層５０に、当該シリコン活性層５０と同一導電型の不純物をイオン注入するあるいは不純物拡散により導入することで形成することができる。このような高濃度不純物拡散層５４，５６を設けることで、当該高濃度不純物拡散層５４，５６に導電性を持たせることができるようになる。本実施形態では、図２に示すように、第１の半導体パターン５３および第２の半導体パターン５５をＮ型半導体で形成している。なお、第１の半導体パターン５３および第２の半導体パターン５５をＰ型半導体で形成するようにしてもよい。
【００２５】
そして、トレンチ５１の内部には誘電体層５２が設けられている。本実施形態では、誘電体としての酸化膜をトレンチ５１の内部に充填することで、誘電体層５２を設けている。
【００２６】
このような構成は、以下のようにして製造することができる。
【００２７】
ＳＯＩ基板２０は、支持基板３０、埋込絶縁層４０、シリコン活性層５０が順次積層されており、まず、シリコン活性層５０を、例えばドライエッチングすることで、トレンチ５１を形成する。このとき、第１の半導体パターン５３および第２の半導体パターン５５がトレンチ５１を介して対向配置されるように形成される。次に、単結晶シリコンで形成されたシリコン活性層５０に、当該シリコン活性層５０と同一導電型の不純物をイオン注入するあるいは不純物拡散により導入することで、第１の半導体パターン５３および第２の半導体パターン５５に高濃度不純物拡散層５４，５６をそれぞれ形成する。次に、第１の半導体パターン５３および第２の半導体パターン５５（高濃度不純物拡散層５４，５６を含む）を熱酸化することで、酸化膜が成長してトレンチ５１内が酸化膜で埋められ、誘電体層５２が設けられることになる。また、熱酸化により酸化膜を形成した後にポリシリコンを埋設することで、誘電体層５２を設けるようにしてもよい。
【００２８】
以上のように構成されたキャパシタ（半導体装置）１０において、第１の電極５７と第２の電極５８との間に電位差を与えると、第１の半導体パターン５３と第２の半導体パターン５５との間に電位差が生じる。このとき、トレンチ５１内に形成された誘電体層５２の側表面上に電荷が蓄積し、キャパシタ（半導体装置）１０が容量として機能することとなる。
【００２９】
ここで、本実施形態では、第２の半導体パターン５５が第１の半導体パターン５３を包囲するように形成されている。
【００３０】
すなわち、図１に示すように、シリコン活性層５０に、平面視で矩形状のトレンチ５１を形成することで、このトレンチ５１によってシリコン活性層５０を２つの領域（トレンチ５１の内周側の領域および外周側の領域）に分断する。そして、トレンチ５１の内周側の領域を第１の半導体パターン５３とし、トレンチ５１の外周側の領域を第２の半導体パターンとする。こうして、第１の半導体パターン５３の側面５３ｂの全周が、トレンチ５１を介して第２の半導体パターン５５の側面５５ｂと対向するようにした。
【００３１】
以上説明したように、本実施形態では、シリコン活性層（活性層）５０に、内部に誘電体層５２が設けられたトレンチ５１を形成するとともに、第１の半導体パターン５３と第２の半導体パターン５５とをトレンチ５１を介して対向配置するように形成している。そして、第２の半導体パターン５５が第１の半導体パターン５３を包囲するようにしている。その結果、第１の半導体パターン５３の全周を第２の半導体パターン５５に対向させることができ、第１の半導体パターン５３の周囲をより有効に用いることができるようになる。したがって、キャパシタ（半導体装置）１０の容量をより効率的に向上させることができるようになる。
【００３２】
また、本実施形態によれば、互いに対向配置された第１の半導体パターン５３と第２の半導体パターン５５との間を酸化膜（誘電体層５２）で埋めているため、酸化膜を誘電体とした高耐圧容量素子を構成することができる。
【００３３】
次に、キャパシタの変形例について説明する。なお、以下の複数の変形例にかかるキャパシタは、上記実施形態にかかるキャパシタと同様の構成要素が含まれている。よって、以下では、それら同様の構成要素には共通の符号を付与するとともに、重複する説明を省略する。
【００３４】
（第１変形例）
本変形例にかかるキャパシタ１０Ａは、トレンチ５１の形状が上記実施形態のトレンチ５１の形状と異なっているが、その他の構成は、基本的に上記実施形態のキャパシタ１０と同様である。
【００３５】
具体的には、図３に示すように、第１の半導体パターン５３に櫛歯部５３ｃを設け、第１の半導体パターン５３の平面視における輪郭形状を櫛歯状にしている。このとき、第２の半導体パターン５５にも、櫛歯部５３ｃに対向するように櫛歯部５５ｃが形成されることとなる。本変形例では、櫛歯がＳＯＩ基板２０の長手方向（長辺方向）に延在するように櫛歯部５３ｃおよび櫛歯部５５ｃを形成している。このように、櫛歯をＳＯＩ基板２０の長手方向（長辺方向）に延在させることで、櫛歯長を長くすることができる。なお、櫛歯の延在方向を他の方向（短辺方向）とすることも可能である。
【００３６】
そして、平面視で櫛歯状の第１の半導体パターン５３を包囲するように第２の半導体パターン５５を形成している。すなわち、平面視で櫛歯状に形成された第１の半導体パターン５３の側面５３ｂの全周が、トレンチ５１を介して第２の半導体パターン５５の側面５５ｂと対向するようにしている。
【００３７】
このように、第１の半導体パターン５３の形状を櫛歯状にすることで、ＳＯＩ基板２０を平面視で２分割するように引いた仮想線に沿って視た際に、第１および第２の半導体パターン５３，５５となる領域をそれぞれ複数存在させることができるようになる。
【００３８】
すなわち、ＳＯＩ基板２０を平面視で２分割する仮想線に沿って視た際に、第１の半導体パターン５３となる領域および第２の半導体パターン５５となる領域がそれぞれ複数存在するように当該仮想線を引くことができる。
【００３９】
例えば、図３に示すように、ＳＯＩ基板２０の中心を通り、ＳＯＩ基板２０の短辺に平行に（図３の上下方向に）仮想線Ｃを引けば、ＳＯＩ基板２０が図３における左右に２分割される。このとき、図３の下から上に向かうように仮想線Ｃに沿ってＳＯＩ基板２０を視ると、第２の半導体パターン５５の領域ａ、第１の半導体パターン５３の領域ｂが交互にあらわれることとなる。図３では、第１の半導体パターン５３の領域ｂが４回、第２の半導体パターン５５の領域ａが５回あらわれている。
【００４０】
このように、本変形例にかかる第１の半導体パターン３０の平面視における形状（櫛歯状）は、ＳＯＩ基板２０を平面視で２分割する仮想線Ｃに沿って視た際に、第１の半導体パターン５３となる領域ｂおよび第２の半導体パターン５５となる領域ａがそれぞれ複数存在するように仮想線Ｃを引くことができる形状をしている。かかる形状とすることで、第２の半導体パターン５５をＳＯＩ基板２０の内側に存在させることができる。このように、第２の半導体パターン５５がＳＯＩ基板２０の内側に存在するようにすれば、第１の半導体パターン５３の平面視における輪郭形状が複雑になり、単位面積当たりのトレンチ長を、上記実施形態の形状（矩形状）と比べて長くすることができる。
【００４１】
以上の本変形例によっても、上記実施形態と同様の作用、効果を奏することができる。
【００４２】
また、本変形例によれば、第１の半導体パターン５３の形状を櫛歯状にしているため、第１の半導体パターン５３と第２の半導体パターン５５との対向面積を大きくすることができ、キャパシタ（半導体装置）１０Ａの容量を増加させることができる。
【００４３】
特に、本変形例では、櫛歯状の半導体パターン５３の周囲を第２の半導体パターン５５が囲うようにしているため、従来例で課題となっていた無駄（容量の向上に寄与しない領域）をなくすことができる。その結果、従来のように櫛歯部分を対向させるだけの構成に比べて、単位面積当たりのトレンチ長を長くすることができ、同じトレンチキャパシタ面積においても容量の増大化が可能となり、チップ面積の小型化を図ることが可能となる。
【００４４】
なお、第１の半導体パターン５３の形状を後述するノコギリ歯状とすると、シリコン結晶に対して斜めにトレンチ５１を形成することになってダメージを与えてしまう可能性がある。しかしながら、本変形例のように、第１の半導体パターン５３の形状を櫛歯状にすれば、シリコン結晶に対し水平にトレンチ５１を形成することができるため、より安定したトレンチ５１を形成することができる。
【００４５】
（第２変形例）
本変形例にかかるキャパシタ１０Ｂは、トレンチ５１の形状が上記実施形態のトレンチ５１の形状と異なっているが、その他の構成は、基本的に上記実施形態のキャパシタ１０と同様である。
【００４６】
具体的には、図４に示すように、第１の半導体パターン５３の平面視における輪郭形状を渦巻き状にしている。なお、本変形例では、第１の半導体パターン５３を、折曲部を有する矩形の渦巻き状に形成しているが、折曲部を有さない渦巻き状（例えば、円形の渦巻き状）に形成することも可能である。また、矩形以外の多角形の渦巻き状に形成することも可能である。
【００４７】
そして、本変形例においても、平面視で渦巻き状に形成された第１の半導体パターン５３を包囲するように第２の半導体パターン５５を形成している。すなわち、平面視で渦巻き状に形成された第１の半導体パターン５３の側面５３ｂの全周が、トレンチ５１を介して第２の半導体パターン５５の側面５５ｂと対向するようにしている。
【００４８】
さらに、本変形例にかかる第１の半導体パターン３０の平面視における形状（渦巻き状）も、ＳＯＩ基板２０を平面視で２分割する仮想線Ｃに沿って視た際に、第１の半導体パターン５３となる領域ｂおよび第２の半導体パターン５５となる領域ａがそれぞれ複数存在するように仮想線Ｃを引くことができる形状である。
【００４９】
以上の本変形例によっても、上記実施形態や第１変形例と同様の作用、効果を奏することができる。
【００５０】
（第３変形例）
本変形例にかかるキャパシタ１０Ｃは、トレンチ５１の形状が上記実施形態のトレンチ５１の形状と異なっているが、その他の構成は、基本的に上記実施形態のキャパシタ１０と同様である。
【００５１】
具体的には、図５に示すように、第１の半導体パターン５３の平面視における輪郭形状をノコギリ歯状にしている。
【００５２】
そして、本変形例においても、平面視でノコギリ歯状の第１の半導体パターン５３を包囲するように第２の半導体パターン５５を形成している。すなわち、平面視でノコギリ歯状をした第１の半導体パターン５３の側面５３ｂの全周が、トレンチ５１を介して第２の半導体パターン５５の側面５５ｂと対向するようにしている。
【００５３】
さらに、本変形例にかかる第１の半導体パターン３０の平面視における形状（ノコギリ歯状）も、ＳＯＩ基板２０を平面視で２分割する仮想線Ｃに沿って視た際に、第１の半導体パターン５３となる領域ｂおよび第２の半導体パターン５５となる領域ａがそれぞれ複数存在するように仮想線Ｃを引くことができる形状である。
【００５４】
以上の本変形例によっても、上記実施形態や第１変形例と同様の作用、効果を奏することができる。
【００５５】
また、上述したように、第１の半導体パターン５３の平面視における輪郭形状を渦巻き状とすると、トレンチ５１で区切られた細長い内部の半導体領域において、端部から端部への内部抵抗が大きくなってしまう。しかしながら、本変形例のように、第１の半導体パターン５３の平面視における輪郭形状をノコギリ歯状にすれば、端部から端部への内部抵抗が大きくなってしまうのを抑制することができる。なお、第１変形例のように第１の半導体パターン５３の平面視における輪郭形状を櫛歯状にしても、本変形例と同様に、端部から端部への内部抵抗が大きくなってしまうのを抑制することができる。
【００５６】
（第４変形例）
本変形例にかかるキャパシタ１０Ｄは、トレンチ５１の形状が上記実施形態のトレンチ５１の形状と異なっているが、その他の構成は、基本的に上記実施形態のキャパシタ１０と同様である。
【００５７】
具体的には、図６に示すように、トレンチ５１を多重（本変形例では３重）に形成しており、当該多重に形成されたトレンチ５１を介して第１の半導体パターン５３と第２の半導体パターン５５とを対向配置させている。すなわち、第１の半導体パターン５３と第２の半導体パターン５５との間に中間電極５９ａ、５９ｂをそれぞれ形成することで、トレンチ５１を３重に形成している。そして、それぞれのトレンチ５１内に酸化膜を充填することで、誘電体層５２を設けている。かかる構成とすることで、第１の半導体パターン５３と中間電極５９ａ、中間電極５９ａと中間電極５９ｂ、中間電極５９ｂと第２の半導体パターン５５とがそれぞれ対向することとなり、それぞれの対向部分に電化が蓄積されることとなる。
【００５８】
以上の本変形例によっても、上記実施形態と同様の作用、効果を奏することができる。
【００５９】
ところで、トレンチ耐圧は、一般的に、トレンチ５１に形成する酸化膜の厚みによって決定される。具体的には、酸化膜の厚さが厚くなるとトレンチ耐圧を大きくすることができる。ただし、単に酸化膜の厚さを厚くするだけでは、酸化膜の形成時間（酸化膜がトレンチ内を埋める時間）が長くなってしまい、製造時間が増加してしまう。しかしながら、本変形例のように、トレンチ５１を多重に形成すれば、各トレンチ５１内に埋める酸化膜の量を１重のトレンチの場合とほぼ同等の量とすることが可能となる。すなわち、各トレンチ５１内に埋める酸化膜の量を１重のトレンチと比べてあまり変えることなく、トレンチ５１全体の厚みを厚くすることができる。そのため、製造時間の増加を抑制しつつ、キャパシタ（半導体装置）１０Ｄの高耐圧化を図ることができる。このように、トレンチ５１を多重に形成することで、キャパシタ（半導体装置）１０Ｄの高耐圧化を容易に行うことができるようになる。
【００６０】
なお、上記第１〜第３変形例で説明したトレンチ５１を多重に形成することも可能である。
【００６１】
次に、上述したキャパシタのうちの少なくともいずれか１つを用いた半導体リレーについて説明する。
【００６２】
本実施形態にかかる半導体リレー１４０は、第１および第２の入力端子Ｔｉ１、Ｔｉ２に接続され、入力信号に応答して発振し、信号を生成する発振回路６０と、この発振回路６０の信号を受信して電圧を発生する昇圧回路７０と、を備えている。さらに、昇圧回路７０によって発生した電圧を充放電する充放電回路８０と、充放電回路８０にゲートおよびソースが接続された出力用ＭＯＳＦＥＴ９１ａ、９１ｂからなる出力部９０と、を備えている。そして、この出力用ＭＯＳＦＥＴ９１ａ、９１ｂのドレイン端子を第１および第２の出力端子Ｔｏ１、Ｔｏ２としている。この半導体リレー１４０は、図８に示すＭＯＳドライバチップ１００と第１および第２の出力用ＭＯＳＦＥＴ９１ａ、９１ｂの２枚のチップとで構成されている。
【００６３】
ＭＯＳドライバチップ１００は、発振回路６０と、昇圧回路７０と、充放電回路８０とが誘電体分離基板１２０からなる１チップに集積化されている。そして、各回路間は誘電体分離領域からなる素子分離領域１１０で絶縁分離され、図示しない配線層あるいは拡散領域によって回路間の電気的接続がなされている。誘電体分離基板１２０の素子分離領域としては、トレンチを形成し、トレンチ内壁を酸化したもの、酸素ドーピングなどにより、トレンチ内壁に形成した酸化膜などを用いることができ、適宜選択可能である。
【００６４】
そして、図９に示すように、パッド１３１，１３２，１３３、入力端子Ｔｉ１、Ｔｉ２、出力端子Ｔｏ１、Ｔｏ２を備えるリードフレームＬが形成されている。このリードフレームＬには、ＭＯＳドライバチップ１００、第１および第２の出力用ＭＯＳＦＥＴ９１ａ、９１ｂがそれぞれ搭載されており、ボンディングワイヤ８５を介して電気的に接続されている。そして、入力端子Ｔｉ１、Ｔｉ２、出力端子Ｔｏ１、Ｔｏ２が導出されている。
【００６５】
なお、図８中、入力端子Ｔｉ１、Ｔｉ２に相当する領域には入力パッドＰｉ１、Ｐｉ２が形成されており、ボンディングワイヤ８５を介して接続されている。
【００６６】
また、出力端子Ｔｏ１、Ｔｏ２に相当する領域には、出力用ＭＯＳＦＥＴ９１ａ、９１ｂのドレイン端子がリードフレームＬの第１および第２の出力端子Ｔｏ１、Ｔｏ２に搭載されている。
【００６７】
さらに、ＭＯＳドライバチップ１００のパッドＰｇａ、Ｐｇｂは、それぞれの出力用ＭＯＳＦＥＴ９１ａ、９１ｂのゲートパッドに接続されており、パッドＰｍｓは、それぞれのソースに接続されている。
【００６８】
そして、図９に示すように、発振回路６０と、昇圧回路７０と、充放電回路８０とが、誘電体分離基板１２０からなる１個の半導体集積回路チップ（ＭＯＳドライバチップ）１００で構成されており、第１および第２の出力用ＭＯＳＦＥＴ９１ａ、９１ｂがそれぞれ１つのチップで構成されている。これらのチップは、リードフレームＬに実装され、樹脂パッケージ１３０内に封止される。
【００６９】
発振回路６０からのパルス信号の一方は、そのまま次段の昇圧回路７０の第２の高絶縁耐圧キャパシタ１０ｂに入力されるようにしているが、他方は位相を反転させて第３の高絶縁耐圧キャパシタ１０ｃに入力させている。
【００７０】
また、昇圧回路７０は、第２および第３の高絶縁耐圧キャパシタ１０ｂ，１０ｃと第１および第２のダイオード７２ａ、７２ｂとをそれぞれ直列接続し、これらの間に第３のダイオード７３を接続した倍電圧回路（ディクソン型チャージポンプ回路）である。これら第２および第３の高絶縁耐圧キャパシタ１０ｂ，１０ｃは、耐圧が数十Ｖから数ｋＶの絶縁耐圧キャパシタであり、上述したキャパシタのいずれかを用いている。この昇圧回路７０では、発振回路６０から位相の異なる２つのパルス信号が入力されることで出力電圧が昇圧される。なお、高絶縁耐圧キャパシタは他の半導体プロセスで作製するキャパシタと同様に形成されるが、電極間に形成する絶縁膜が厚く、絶縁耐圧を高くしたものである。昇圧回路中のキャパシタとして高絶縁耐圧キャパシタを用い、各回路を形成したシリコン基板領域間を分離するとともにＡＬ配線領域と基板領域間とを分離する誘電体分離基板１２０を用いることで、半導体リレー１４０の入出力間の絶縁を維持することができる。通常絶縁膜としては酸化シリコン膜が用いられるが、この膜厚は、耐圧が数十Ｖから数ｋＶとなるように設計される。
【００７１】
そして、昇圧回路７０においては、第２の高絶縁耐圧キャパシタ１０ｂは、発振回路６０の一方の出力端子に接続され、この出力端子に入力された正位相の制御信号の交流成分のみを出力側へ伝えるために、直流成分を遮断する。
【００７２】
第３の高絶縁耐圧キャパシタ１０ｃは、位相が変換された逆位相の制御信号の交流成分のみを出力側に伝えるために直流成分を遮断する。
【００７３】
この昇圧回路７０においては、第３のダイオード７３は、カソードが第２の高絶縁耐圧キャパシタ１０ｂの出力側に、アノードが第３の高絶縁耐圧キャパシタ１０ｃの出力側に接続されている。このように接続することで、第２の高絶縁耐圧キャパシタ１０ｂと第３の高絶縁耐圧キャパシタ１０ｃとの間に第３のダイオード７３が接続されることとなる。第１のダイオード７２ａは、アノードが第３のダイオード７３のカソードおよび第２の高絶縁耐圧キャパシタ１０ｂの出力側に接続されている。第２のダイオード７２ｂは、カソードが第３のダイオード７３のアノードおよび第３の高絶縁耐圧キャパシタ１０ｃの出力側に接続されている。これらの第１〜第３のダイオード７２ａ、７２ｂ、７３を、上述のように接続することで、第２および第３の高絶縁耐圧キャパシタ１０ｂ，１０ｃとともに、倍電圧整流回路を構成している。
【００７４】
充放電回路８０は、第２の抵抗８１とデプレッション型ＭＯＳＦＥＴ８２とで構成されている。第２の抵抗８１は、デプレッション型ＭＯＳＦＥＴ８２のゲートとソース間に接続され、ゲートおよびドレイン端子が昇圧回路７０の出力端子間に接続される。また、デプレッション型ＭＯＳＦＥＴ８２のソースおよびドレイン端子が出力部９０に接続される。
【００７５】
出力部９０を構成する第１および第２の出力用ＭＯＳＦＥＴ９１ａ，９１ｂは、それぞれのゲートが充放電回路８０の一方の出力に接続され、それぞれのソースが互いに逆直列に接続された上で充放電回路８０の他方の出力に接続されている。また、出力用ＭＯＳＦＥＴ９１ａのドレインが第１の出力端子Ｔｏ１に接続され、出力用ＭＯＳＦＥＴ９１ｂのドレインが第２の出力端子Ｔｏ２に接続されている。
【００７６】
ここで、第１および第２の出力用ＭＯＳＦＥＴ９１ａ，９１ｂは、昇圧回路７０を介して制御信号が印加される。具体的には、順位相の制御信号が第１のダイオード７２ａの順方向に入力されたときにのみ、第２の高絶縁耐圧キャパシタ１０ｂへの入力時の２倍の印加電圧を有した制御信号が印加される。そして、それぞれのゲート・ソース間に電荷が充電され、ドレイン・ソース間が高インピーダンス状態から低インピーダンス状態へと変化する。
【００７７】
次に、このように構成された本実施形態にかかる半導体リレー１４０の動作について説明する。
【００７８】
まず、発振回路６０は、第１および第２の入力端子Ｔｉ１、Ｔｉ２から入力信号が入力されることによって発振し、パルス信号を生成する。
【００７９】
そして、発振回路６０から出力されたパルス信号が昇圧回路７０に入力される。
【００８０】
そして、昇圧回路７０では一方のパルス信号は第２の高絶縁耐圧キャパシタ１０ｂに入力され、逆位相になったパルス信号が第３の高絶縁耐圧キャパシタ１０ｃに入力され、第２のダイオード７２ｂを介して２倍電圧の電圧が昇圧回路７０の出力側に出力される。
【００８１】
昇圧回路７０からの電流が充放電回路８０のデプレッション型ＭＯＳＦＥＴ８２に流れ、第２の抵抗８１を通った際、この第２の抵抗８１の両端に電位差が発生し、その電位差によってデプレッション型ＭＯＳＦＥＴ８２はＯＦＦする。そして、出力用ＭＯＳＦＥＴ９１ａ，９１ｂのゲートに印加された充放電回路８０の出力電圧がしきい値電圧Ｖｔｈよりも大きくなると、出力用ＭＯＳＦＥＴ９１ａ，９１ｂのドレイン・ソース間がオンになり、第１および第２の出力端子Ｔｏ１、Ｔｏ２の間が導通して、リレーが閉じられる（ＯＮ状態となる）。
【００８２】
一方、入力信号がオフになると、第１および第２の入力端子Ｔｉ１、Ｔｉ２に入力信号が入力されず、発振回路６０から発振出力がないと、昇圧回路７０からの電力供給がなくなる。すると、この第２の抵抗８１の両端に電位差は発生しなくなるため、デプレッション型ＭＯＳＦＥＴ８２はＯＮ状態となる。その結果、第１および第２の出力用ＭＯＳＦＥＴ９１ａ，９１ｂのゲート・ソース間がこのデプレッション型ＭＯＳＦＥＴ８２でショートされ、ドレイン・ソース間がオフとなって、第１および第２の出力端子Ｔｏ１、Ｔｏ２の間が遮断し、リレーが開放される。この充放電回路のオフ時間は１ｍｓ以下であり、抵抗のみの充放電回路８０より大幅に高速となる。ちなみに抵抗のみの充放電回路８０のオフ時間は１０ｍｓ以上である。
【００８３】
以上説明したように、本実施形態では、上述したキャパシタのいずれかを用いて容量結合型の半導体リレー１４０を形成している。このように、上述したキャパシタのいずれかを用いて容量結合型の半導体リレー１４０を形成することで、高耐圧で小型の容量結合型半導体リレーを形成することが可能となる。
【００８４】
また、本実施形態にかかる半導体リレー１４０は、ＬＥＤ駆動ではないため、入力電流が１０分の１以下に低減される上、長期使用において特性変動もなく、信頼性が向上する。
【００８５】
また、ＬＥＤを用いないため、高温側での使用可能範囲は、基本的に半導体集積回路の耐熱性に依存し、１２５℃以上の高温動作が可能となる。
【００８６】
さらに、電力伝送効率が高いため、リレー動作をより速くすることができる。
【００８７】
ところで、第２および第３の高絶縁耐圧キャパシタの容量は大きければ、昇圧時に出力側に供給できる電流も大きくなるが、その分キャパシタ面積も大きくなる。このため、出力側ＭＯＳＦＥＴを駆動する目的からすると、数ｐＦから数１００ｐＦ程度が妥当と思われる。
【００８８】
なお、本実施形態においては、昇圧回路７０の目的は絶縁キャパシタにより出力側へＭＯＳＦＥＴ駆動分だけの電力を供給することであるため、その目的を満足する回路であれば、等倍圧回路やＮ倍圧回路など、いかなる回路を用いてもよい。
【００８９】
また、充放電回路８０として、第２の抵抗８１とデプレッション型ＭＯＳＦＥＴ８２とを用いているため、放電時間をより高速化することができる。なお、充放電回路８０としては、上述した第２の抵抗８１とデプレッション型ＭＯＳＦＥＴ８２に限定されることなく、抵抗のみでもよいことはいうまでもない。
【００９０】
さらに、図７の等価回路に示す回路全体を誘電体分離などの素子分離を用いた基板により構成しているため、１つの半導体集積回路チップに集積化させることができる。その結果、１チップ化が可能となるため、大幅な小型化薄型化が可能となる。なお、半導体リレーの入出力間絶縁耐圧は、誘電体分離基板の破壊耐圧、および、第２および第３の高絶縁耐圧キャパシタの耐圧で決まる。本実施形態では、出力部以外を１チップ化し、出力用ＭＯＳＦＥＴについては別のチップで構成し、一体的に樹脂封止する構成としている。そのため、小型で信頼性の高い半導体リレー１４０を提供することが可能となる。
【００９１】
かかる構成とすることで、ＬＥＤチップ、フォトダイオードアレイを含む受信用チップ、処理回路チップが、リードフレームに実装され樹脂パッケージ内に収納された従来例の光結合方式の半導体リレーに比べ、半導体リレー１４０を小型化させることができる。
【００９２】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態には限定されず、種々の変形が可能である。
【００９３】
例えば、上記実施形態およびその変形例では、第１の半導体パターンを１つだけ形成したものを例示したが、第１の半導体パターンを複数形成することも可能である。
【００９４】
また、上記実施形態の半導体リレーでは、入力端子および出力端子をそれぞれ２つ有するものを例示したが、入力端子および出力端子のそれぞれの数は、２つ以外でもよい。
【００９５】
また、上記実施形態およびその変形例では、半導体装置としてトレンチ型のキャパシタを例示したが、その他の半導体装置に本発明を適用することも可能である。
【００９６】
また、ＳＯＩ基板やパッケージ、その他細部のスペック（形状、大きさ、レイアウト等）も適宜に変更可能である。
【符号の説明】
【００９７】
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ  キャパシタ（半導体装置）
２０  ＳＯＩ基板
３０  支持基板
４０  埋込絶縁層
５０  シリコン活性層（活性層）
５１  トレンチ
５２  誘電体層
５３  第１の半導体パターン
５５  第２の半導体パターン
６０  発振回路
７０  昇圧回路
８０  放充電回路
９０  出力部（出力回路）
１４０  半導体リレー
Ｔｉ１  入力端子
Ｔｉ２  入力端子
Ｔｏ１  出力端子
Ｔｏ２  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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