(57)【要約】【課題】クロック伝送における省電力化を図る。【解決手段】データ出力回路１２は、クロック生成回路１１からのクロックに同期して順次データを出力する。データ変化検出回路１４は、時間的に隣接してデータ出力回路１２から出力されたデータＤ［ｔ−１］及びＤ［ｔ］を比較する。そして、データＤ［ｔ−１］及びＤ［ｔ］間に変化がある場合には通過許可信号を出力し、データ出力回路１２の出力データ及びクロック生成回路１１の出力クロックを、データゲート回路１５及びクロックゲート回路１６を介してデータ受信器２に送信する。一方、データＤ［ｔ−１］及びＤ［ｔ］間に変化が無い場合には通過禁止信号を出力して、データ受信器２へのクロックの送信を停止する（この際、前回データがデータゲート回路１５から出力される）。【選択図】図２
2014036378.tif 000002
【特許請求の範囲】
【請求項１】
クロックを生成するクロック生成回路及び前記クロックに同期してデータを出力するデータ出力回路を備え、前記データを前記クロックとともにデータ受信器に送信するデータ送信器であって、
前記クロック生成回路と前記データ受信器との間に挿入されたクロックゲート回路を更に備え、
前記クロックゲート回路は、前記データの変化の有無に基づき、前記クロックを前記データ受信器に送信するか否かを制御する
ことを特徴とするデータ送信器。
【請求項２】
前記クロックゲート回路は、時間的に隣接して前記データ出力回路から出力される２つのデータの間に変化があるとき、前記クロックを前記データ受信器に送信し、前記２つのデータの間に変化が無いとき、前記クロックの前記データ受信器への送信を停止する
ことを特徴とする請求項１に記載のデータ送信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データをデータ受信器に送信するデータ送信器に関する。
【背景技術】
【０００２】
図４は、従来のデータ送信器９０１及びデータ受信器９０２から成るデータ送受信装置の概略回路図である。データ出力回路９１２は、データ受信器９０２に送信されるべきデータを生成し、該データをクロック生成回路９１１からのクロックに同期して出力する。クロック生成回路９１１の出力クロック及びデータ出力回路９１２の出力データは、接続配線を介してデータ受信器９０２内の各データ受信素子（図４においてフリップフロップ）に供給され、各データ受信素子は入力クロックに同期して入力データに対し所定の処理（データの保持動作など）を行う。マスタとしてのデータ送信器９０１に接続されるスレーブとしてのデータ受信素子は多数存在することが多く、クロック伝送用の配線量及びドライバ回路（クロックドライバ）は少なくない。
【０００３】
尚、今回データ及び前回データ間のビット変化に応じて送信データの符号化等を行う技術も提案されている（特許文献１及び２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１５０３０号公報
【特許文献２】特開２００７−１７４２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
クロックの信号レベルがスイッチングするとき、スイッチングに伴う充放電電流がスイッチングごとに配線上の寄生容量やドライバ回路（クロックドライバ）に流れる。このような充放電電流による電力消費は少ないほど良いことは言うまでもなく、高集積化が進む集積回路においては尚更である。
【０００６】
そこで本発明は、クロック伝送に関わる省電力化に寄与するデータ送信器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るデータ送信器は、クロックを生成するクロック生成回路及び前記クロックに同期してデータを出力するデータ出力回路を備え、前記データを前記クロックとともにデータ受信器に送信するデータ送信器であって、前記クロック生成回路と前記データ受信器との間に挿入されたクロックゲート回路を更に備え、前記クロックゲート回路は、前記データの変化の有無に基づき、前記クロックを前記データ受信器に送信するか否かを制御することを特徴とする。
【０００８】
これによれば、データの変化の有無に基づきクロックの送信が不要であると判断される場合には、クロックの送信を停止することが可能となる。クロックの送信が停止されればクロック伝送に伴う電力消費が抑制される。
【発明の効果】
【０００９】
本発明によれば、クロック伝送に関わる省電力化に寄与するデータ送信器の提供が可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るデータ送受信装置の全体構成図である。
【図２】本発明の実施形態に係るデータ送信器及びデータ受信器の内部回路図である。
【図３】本発明の実施形態に係るデータ送信器の各点の信号状態の例を示す図である。
【図４】従来のデータ送受信装置の概略回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、状態量又は部材等を参照する記号又は符号を記すことによって該記号又は符号に対応する情報、信号、物理量、状態量又は部材等の名称を省略又は略記することがある。
【００１２】
図１は、本発明の実施形態に係るデータ送受信装置の全体構成図である。データ送受信装置は、データ出力点３及びクロック出力点４を有するデータ送信器１と、データ入力点５及びクロック入力点６を有するデータ受信器２と、から成る。データ送信器１及びデータ受信器２を、例えば集積回路を用いて形成することができる。データ送信器１は、データ出力点３から任意のビット数のデータを出力すると共にクロック出力点４からクロックを出力する。データ出力点３は配線を介してデータ入力点５に接続され、クロック出力点４は他の配線を介してクロック入力点６に接続される。データ受信器２は、データ出力点３からデータ入力点５への入力データに応じた様々な処理を行う。当該様々な処理は、クロック出力点４からクロック入力点６への入力クロックに同期した処理を含む。
【００１３】
図２は、データ送信器１及びデータ受信器２の内部回路図である。図２では、１ビットのデータの送受信にのみ注目して、データ送信器１及びデータ受信器２の構成説明を行う。データ送信器１は、符号１１〜１６によって参照される各部位を備える。
【００１４】
クロック生成回路１１は、例えば水晶振動子等を用いた発振回路にて形成され、一定のデューティ比を持った矩形波信号であるクロックを生成して出力する。
【００１５】
データ出力回路（データ生成回路）１２は、データ受信器２に送信されるべきデータを生成して出力する。データ出力回路１２は、データ送信器１内の他の回路からの信号に応じて又はデータ送信器１を内包する電子機器内の他の回路からの信号に応じて、上記データを生成することができる。データ出力回路１２からのデータの出力は、クロックに同期して順次行われる。換言すれば、データ出力回路１２はクロックに同期して出力データの更新を行う。より具体的には、クロック生成回路１１の出力クロックがデータ出力回路１２のクロック入力端子に入力されており、データ出力回路１２は、自身のクロック入力端子に入力されたクロックの立ち上がりエッジにおいて、自身の出力データの更新を行う。時刻ｔにてデータ出力回路１２から出力されるデータを記号Ｄ［ｔ］にて表す。クロックの立ち上がりエッジとは、クロックの電圧レベルのローレベルからハイレベルへの変化、又は、その変化のタイミングを指す。時刻（ｔ＋ｉ）より１単位時間だけ後の時刻は時刻（ｔ＋ｉ＋１）である（ｉは整数）。１単位時間はクロックの１周期の長さである。
【００１６】
データ記憶回路１３は、フリップフロップから成り、データ出力回路１２の出力データを記憶して記憶データを自身のデータ出力端子から出力する。この記憶及び記憶データの出力はクロックに同期して行われる。即ち、クロック生成回路１１の出力クロックがデータ記憶回路１３のクロック入力端子に入力されており、データ記憶回路１３は、自身のクロック入力端子に入力されたクロックの立ち上がりエッジにおいて、データ出力回路１２の出力データを記憶すると共に記憶データを自身のデータ出力端子から出力する。データ出力回路１２の出力データがＤ［ｔ−１］からＤ［ｔ］に切り替わる直前において、データ記憶回路１３にはデータＤ［ｔ−１］が入力されている。従って、その後にクロックの立ち上がりエッジが生じてデータ出力回路１２からデータＤ［ｔ］が出力されているとき、データ記憶回路１３の記憶データ及び出力データは、データＤ［ｔ］より１単位時間前のデータＤ［ｔ−１］である。
【００１７】
データ変化検出回路１４は、データ出力回路１２及びデータ記憶回路１３の出力データを２つの比較対象データとして受ける。上述の説明から明らかなように、２つの比較対象データは、時間的に隣接してデータ出力回路１２から出力される２つのデータに相当し、例えば、データ記憶回路１３に記憶されている、時刻（ｔ−１）におけるデータ出力回路１２の出力データＤ［ｔ−１］と、時刻ｔにおいてデータ出力回路１２から現に出力されているデータＤ［ｔ］と、から成る。比較回路としてのデータ変化検出回路１４は、２つの比較対象データを互いに比較し、比較結果に応じたゲート信号をデータゲート回路１５及びクロックゲート回路１６の各制御端子に出力する。ゲート信号は、データ出力回路１２の出力データがデータゲート回路１５を通過すること及びクロック生成回路１１の出力クロックがクロックゲート回路１６を通過することを許可する通過許可信号、又は、それらの通過を禁止する通過禁止信号である。通過許可信号及び通過禁止信号は、論理値の異なる電圧信号である。データ変化検出回路１４は、２つの比較対象データが相違するとき（即ち、時間的に隣接してデータ出力回路１２から出力される２つのデータに変化があるとき）、通過許可信号をゲート信号として出力する一方、２つの比較対象データが一致するとき（即ち、時間的に隣接してデータ出力回路１２から出力される２つのデータに変化が無いとき）、通過禁止信号をゲート信号として出力する。
【００１８】
データゲート回路１５は、データ出力回路１２とデータ受信器２との間（換言すれば、データ出力回路１２とデータ出力点３との間）に挿入されている。データゲート回路１５のデータ入力端子１５INにはデータ出力回路１２の出力データが入力され、データゲート回路１５のデータ出力端子１５OUTはデータ出力点３に接続される。データ出力端子１５OUT及びデータ出力点３間に、後段回路へのデータ伝送用のドライバ回路（データドライバ）や任意の組み合わせ回路などが介在しうる。データゲート回路１５は、ゲート及びラッチ回路を有するゲーテッドラッチにて形成される。回路１４から供給されるゲート信号が通過許可信号の場合、データゲート回路１５は、データ入力端子１５INに現在供給されているデータを、ラッチ回路にて更新しながら保持しつつ、そのままデータ出力端子１５OUTから出力する。一方、回路１４から供給されるゲート信号が通過禁止信号の場合、データゲート回路１５は、自身のラッチ回路に保持されているデータ（即ち、前回、ゲート信号が通過許可信号だったときにデータ入力端子１５INに供給されていたデータ）をデータ出力端子１５OUTから出力する。
【００１９】
クロックゲート回路１６は、クロック生成回路１１とデータ受信器２との間（換言すれば、クロック生成回路１１とクロック出力点４との間）に挿入されている。クロックゲート回路１６のクロック入力端子１６INにはクロック生成回路１１からのクロックが入力され、クロックゲート回路１６のクロック出力端子１６OUTはクロック出力点４に接続される。クロック出力端子１６OUT及びクロック出力点４間に、後段回路へのクロック伝送用のドライバ回路（クロックドライバ）などが介在しうる。回路１４から供給されるゲート信号が通過許可信号の場合、クロックゲート回路１６は、端子１６INを端子１６OUTに接続することでクロック生成回路１１からのクロックを端子１６OUTから出力させ、結果、当該クロックがデータ受信器２に送信される。一方、回路１４から供給されるゲート信号が通過禁止信号の場合、クロックゲート回路１６は、端子１６IN及び１６OUT間を遮断することで、クロックのデータ受信器２への送信を停止する。
【００２０】
データ入力点５に入力されたデータ及びクロック入力点６に入力されたクロックは、データ受信器２内のデータ受信素子に供給される。図２の例では、データ受信器２内にデータ受信素子として複数のフリップフロップが設けられている。データ受信素子としての各フリップフロップのデータ入力端子に、データバスを介して、更に必要に応じてドライバ回路や組み合わせ回路を介して、データ入力点５が接続され、データ受信素子としての各フリップフロップのクロック入力端子に、クロックバスを介して、更に必要に応じてドライバ回路を介して、クロック入力点６が接続されている。データ受信素子としての各フリップフロップは、自身のクロック入力端子に供給されるクロックの立ち上がりエッジにおいて、自身のデータ入力端子に供給されているデータを保持することができる。
【００２１】
図３に、データ送信器１の各点の信号状態の例を示す。図３において、符号３０１〜３０３は、夫々、データ出力回路１２の出力データの時間変化、ゲート信号の時間変化、データゲート回路１５の出力データの時間変化を表し、波形３０４〜３０６は、夫々、クロック生成回路１１の出力クロックの波形、クロックゲート回路１６の入力クロックの波形、クロックゲート回路１６の出力クロックの波形を表している。尚、図３では、回路１１〜１５間における信号伝搬遅延及び回路１４と回路１５及び１６との間の信号伝搬遅延を無視している。
【００２２】
図３では、Ｄ［ｔ−３］≠Ｄ［ｔ−２］且つＤ［ｔ−２］≠Ｄ［ｔ−１］であることが想定されているため、時刻（ｔ−２）及び（ｔ−１）において、通過許可信号がゲート信号として出力される。結果、時刻（ｔ−２）及び（ｔ−１）において、データゲート回路１５の出力データは、夫々、Ｄ［ｔ−２］及びＤ［ｔ−１］であり、また、クロックゲート回路１６からクロックが出力される。但し、図３では、Ｄ［ｔ−１］＝Ｄ［ｔ］であることが想定されているため、時刻ｔにおいて、ゲート信号が通過許可信号から通過禁止信号に切り替わる。結果、時刻ｔにおいて、データゲート回路１５の出力データはＤ［ｔ−１］に維持され、且つ、クロックゲート回路１６からのクロックの出力が停止する。また、図３では、Ｄ［ｔ］≠Ｄ［ｔ＋１］であることが想定されているため、時刻（ｔ＋１）において、ゲート信号が通過禁止信号から通過許可信号に切り替わる。結果、時刻（ｔ＋１）において、データゲート回路１５の出力データはＤ［ｔ＋１］になり、且つ、クロックゲート回路１６からのクロックの出力が再開される。
【００２３】
クロックとしての矩形波信号の信号レベルがスイッチングするとき（ローレベル及びハイレベル間で切り替わるとき）、配線上の寄生容量において且つクロック伝送用のドライバ回路において充放電電流が流れる。この充放電電流はスイッチングごとに損失を発生させる。従って、可能な限り上記スイッチングを抑制した方が好ましい。一方、データ受信器２内のデータ受信素子は、データ送信器１から供給されるクロックに同期してデータ送信器１から供給されるデータに対し所定の処理（データの保持動作等）を行う。このようなデータ受信素子にとって、データの変化が無い区間には、クロックが供給されていなくても問題はない。例えば、そのデータ受信素子が、クロック入力点６への入力クロックに同期してデータ入力点５でのデータを保持するデータ保持素子（フリップフロップ）であった場合、データの変化が無い区間には、当該データ保持素子にクロックが入力されていても入力されていなくても、当該データ保持素子に保持されるデータに変化は無いからである。
【００２４】
これを考慮し、クロックゲート回路１６は、回路１３及び１４と協働して、データ出力回路１２の出力データの変化の有無に基づきクロックをデータ受信器２に送信するか否かを制御する。具体的には、クロックゲート回路１６は、上記２つの比較対象データの間に変化があるとき、クロックをデータ受信器２に送信する一方で、上記２つの比較対象データの間に変化が無いとき、クロックのデータ受信器２への送信を停止する。これにより、データ受信素子までのクロックパスにおけるスイッチング（クロックが伝送される配線上の信号レベルの切り替わり）が抑制され、省電力化が図られる。時間的に隣接するデータが類似することの多いデータ列がデータ出力回路１２から出力されるケースにおいては、特に大きな省電力効果が期待される。例えば、データ出力回路１２の出力データが画像データであって、隣接画素の画像データがデータ出力回路１２から順次出力されるケースでは、特に大きな省電力効果が期待される（隣接画素の画像データは類似していることが多く、結果、時間的に隣接する出力データの一致頻度が高くなるため）。
【００２５】
尚、近年の論理合成ツールでは、ＲＴＬ（Register Transfer Language）記述の条件文に基づきクロックゲート回路の自動挿入が行われる。但し、単純なデータの受け渡しを行う箇所には条件が存在しないため、クロックゲート回路が挿入されることがあったとしても、データの変化有無に応じてクロックをゲートするか否か（クロックのデータ送信器側への送信を遮断するか否か）が制御されることはない。
【００２６】
データ送信器１及びデータ受信器２にて送受信される１ビット分のデータに注目して、データ送信器１及びデータ受信器２の構成及び動作を説明したが、データ送信器１及びデータ受信器２にて送受信されるデータのビット数はｎビット（ｎは２以上の整数であって、例えば、８、１６、３２又は６４）であっても良い。
この際、データ送信器１において、回路１２〜１６から成るブロックをｎ個並列に設けて、ブロックごとに上述と同様の動作を行えば良い（これを第１方法と呼ぶ）。
或いは、各時刻ｔにおけるデータＤ［ｔ］がｎビットのデータであると考え、回路１２〜１５においてｎビット分のデータを扱うようにしても良い（これを第２方法と呼ぶ）。第２方法において、データ変化検出回路１４は、２つの比較対象データが相違しているか否かを１ビットごとに判定し、２つの比較対象データが全ビットにおいて一致している場合に限って通過禁止信号を出力する（従って、２つの比較対象データが１ビットでも相違している場合には通過許可信号を出力する）。
データ送信器１及びデータ受信器２にて送受信されるデータのビット数がｎの整数倍である場合には、上述の第１方法と第２方法を組み合わせて、ｎビット分のデータを扱う回路１２〜１５を複数組設けるようにしても良い。
【００２７】
データ送信器１からデータゲート回路１５を割愛しても構わない。データ送信器１からデータゲート回路１５を割愛する場合、データＤ［ｔ］が出力されるデータ出力回路１２のデータ出力端子をデータ出力点３に直接接続すればよい。時刻（ｔ−１）及び時刻ｔ間において入力データに変化が無い場合、データゲート回路１５は、時刻ｔにおいて保持データＤ［ｔ−１］を出力するが、この場合、Ｄ［ｔ−１］＝Ｄ［ｔ］であるため、データゲート回路１５が無かったとしても出力点３のデータの値に影響は無い。尚、データ出力回路１２のデータ出力端子とデータ出力点３との間にドライバ回路等が介在しうる。
【００２８】
＜＜変形等＞＞
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。上述の実施形態に適用可能な注釈事項として、以下に、注釈１及び注釈２を記す。各注釈に記載した内容は、矛盾なき限り、任意に組み合わせることが可能である。
【００２９】
［注釈１］
各信号におけるローレベルとハイレベルの関係は、上述したものと逆であっても良い。例えば、クロックのハイレベルからローレベルの切り替わりタイミングにおいてデータ出力回路１２の出力データの更新及びデータ記憶回路１３のデータ記憶動作が行われても良い。
【００３０】
［注釈２］
本発明に係るデータ送受信装置、データ送信器又はデータ受信器を、任意のデジタル回路、又は、デジタル回路を含む任意の電子機器（例えば、デジタルカメラ等の撮像装置、パーソナルコンピュータ、携帯電話機などの携帯端末）に搭載することができる。
【符号の説明】
【００３１】
１  データ送信器
２  データ受信器
３  データ出力点
４  クロック出力点
５  データ入力点
６  クロック入力点
１１  クロック生成回路
１２  データ出力回路
１３  データ記憶回路
１４  データ変化検出回路
１５  データゲート回路
１６  クロックゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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