(57)【要約】【課題】容量性カップリングに基づく電位の持ち上がりを抑制する電荷抜き回路を提供する。【解決手段】電荷抜き回路１は、電源部３から出力される電源電圧Ｖｓｓにより駆動される内部回路６と、オン状態において電源部３と内部回路６とを電気的に接続するスイッチング素子５と、の間に電気的に接続された端子１０ａ、及びグランドに電気的に接続された端子１０ｂを有するスイッチング素子１０と、定電圧Ｖ２を生成するレギュレータ回路４から出力される定電圧Ｖ２に到達するまでの第１の電圧Ｖ１に基づいてスイッチング素子１０をオン状態に制御する第１の信号Ｓ１をスイッチング素子１０の端子１０ｃに出力してスイッチング素子５とグランドとを電気的に接続し、スイッチング素子５と内部回路６との間の端子１０ａが接続されたノード１１０における容量性カップリングに基づく電荷を当該グランドに流させる制御部１５と、を備えて概略構成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源部から出力される電源電圧に基づいて駆動される内部回路と、オン状態において前記電源部と前記内部回路とを電気的に接続する第１のスイッチング素子と、の間に電気的に接続された第１の端子、及びグランドに電気的に接続された第２の端子を有する第２のスイッチング素子と、
定電圧を生成する生成部から出力される前記定電圧に到達するまでの第１の電圧に基づいて前記第２のスイッチング素子をオン状態に制御する第１の信号を前記第２のスイッチング素子の第３の端子に出力して前記第１のスイッチング素子とグランドとを電気的に接続し、前記第１のスイッチング素子と前記内部回路との間の前記第１の端子が接続されたノードにおける容量性カップリングに基づく電荷を当該グランドに流させる制御部と、
を備えた電荷抜き回路。
【請求項２】
前記制御部は、前記生成部から出力された前記定電圧に基づいて前記第２のスイッチング素子をオフ状態に制御する第２の信号を前記第３の端子に出力し、前記電源部から出力された前記電源電圧を、前記第１のスイッチング素子を介して前記内部回路に供給させる請求項１に記載の電荷抜き回路。
【請求項３】
前記制御部は、
一方が、前記電源部と電気的に接続された第１の抵抗と、
第４の端子が、前記第１の抵抗の他方と電気的に接続し、第５の端子が、前記生成部と電気的に接続する第３のスイッチング素子と、
一方が、前記第３のスイッチング素子の第６の端子と電気的に接続する第２の抵抗と、
一方が、前記第２の抵抗の他方と電気的に接続し、他方が、グランドに電気的に接続する第３の抵抗と、
一方が、前記電源部と電気的に接続された第４の抵抗と、
第７の端子が、前記第４の抵抗の他方、及び第２のスイッチング素子の前記第３の端子と電気的に接続し、第８の端子が、グランドに電気的に接続し、第９の端子が、前記第２の抵抗と前記第３の抵抗の間に電気的に接続される第４のスイッチング素子と、
を有する請求項１又は２に記載の電荷抜き回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷抜き回路に関する。
【背景技術】
【０００２】
従来の技術として、入力端子と出力ノード間に接続されたスイッチング素子と、第一電圧を発生させる第一電源回路と、出力ノードの電圧を基準となる負側電源電圧とし、第一電圧を正側電源電圧とし、出力によりスイッチング素子を駆動する第一ドライブ回路と、出力ノードに接続された出力端子と、を備えた駆動回路が知られている（例えば、特許文献１参照。）。
【０００３】
この駆動回路は、スイッチング素子がオンになると、接続ノードの電位が「Ｈｉ」となって出力端子の電位が上昇する。従って駆動回路は、接続ノードの電位が、ほぼ入力電圧となり、当該入力電圧を出力端子から出力する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−１９６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の駆動回路は、電源投入時など、電源を急峻に立ち上げた際、容量性カップリングにより電位が持ち上がり、この持ち上がった電位により出力端子に接続された回路が誤作動する可能性がある。
【０００６】
従って、本発明の目的は、容量性カップリングに基づく電位の持ち上がりを抑制する電荷抜き回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、電源部から出力される電源電圧に基づいて駆動される内部回路と、オン状態において電源部と内部回路とを電気的に接続する第１のスイッチング素子と、の間に電気的に接続された第１の端子、及びグランドに電気的に接続された第２の端子を有する第２のスイッチング素子と、定電圧を生成する生成部から出力される定電圧に到達するまでの第１の電圧に基づいて第２のスイッチング素子をオン状態に制御する第１の信号を第２のスイッチング素子の第３の端子に出力して第１のスイッチング素子とグランドとを電気的に接続し、第１のスイッチング素子と内部回路との間の第１の端子が接続されたノードにおける容量性カップリングに基づく電荷を当該グランドに流させる制御部と、を備えた電荷抜き回路を提供する。
【発明の効果】
【０００８】
本発明によれば、容量性カップリングに基づく電位の持ち上がりを抑制する。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、実施の形態に係る電荷抜き回路を含む半導体装置の回路図であり、（ｂ）は、制御部の回路図である。
【図２】図２（ａ）は、比較例に係る電源部から出力される電源電圧とノードにおける電位との関係を示すグラフであり、（ｂ）は、実施の形態に係る電源部から出力される電源電圧とノードにおける電位との関係を示すグラフである。
【発明を実施するための形態】
【００１０】
（実施の形態の要約）
実施の形態に係る電荷抜き回路は、電源部から出力される電源電圧に基づいて駆動される内部回路と、オン状態において電源部と内部回路とを電気的に接続する第１のスイッチング素子と、の間に電気的に接続された第１の端子、及びグランドに電気的に接続された第２の端子を有する第２のスイッチング素子と、定電圧を生成する生成部から出力される定電圧に到達するまでの第１の電圧に基づいて第２のスイッチング素子をオン状態に制御する第１の信号を第２のスイッチング素子の第３の端子に出力して第１のスイッチング素子とグランドとを電気的に接続し、第１のスイッチング素子と内部回路との間の第１の端子が接続されたノードにおける容量性カップリングに基づく電荷を当該グランドに流させる制御部と、を備えて概略構成されている。
【００１１】
この電荷抜き回路は、電源を投入した後、ノードにおける容量性カップリングに基づく電荷をグランドに流すことができるので、容量性カップリングに基づく電位の持ち上がりを抑制することができる。
【００１２】
[実施の形態]
（電荷抜き回路１を含む半導体装置２の構成）
図１（ａ）は、実施の形態に係る電荷抜き回路を含む半導体装置の回路図であり、（ｂ）は、制御部の回路図である。
【００１３】
半導体装置２は、図１に示すように、例えば、電荷抜き回路１と、生成部としてのレギュレータ回路４と、第１のスイッチング素子としてのスイッチング素子５と、内部回路６と、を備えて概略構成されている。また半導体装置２は、例えば、電源部３から電源電圧Ｖｓｓが供給されている。
【００１４】
この半導体装置２は、例えば、電荷抜き回路１、レギュレータ回路４、スイッチング素子５及び内部回路６が、１つのチップに形成されている。
【００１５】
（電荷抜き回路１の構成）
電荷抜き回路１は、電源部３から出力される電源電圧Ｖｓｓにより駆動される内部回路６と、オン状態において電源部３と内部回路６とを電気的に接続するスイッチング素子５と、の間に電気的に接続された第１の端子としての端子１０ａ、及びグランドに電気的に接続された第２の端子としての端子１０ｂを有する第２のスイッチング素子としてのスイッチング素子１０と、定電圧Ｖ２を生成するレギュレータ回路４から出力される定電圧Ｖ２に到達するまでの第１の電圧Ｖ１に基づいてスイッチング素子１０をオン状態に制御する第１の信号Ｓ１をスイッチング素子１０の第３の端子としての端子１０ｃに出力してスイッチング素子５とグランドとを電気的に接続し、スイッチング素子５と内部回路６との間の端子１０ａが接続されたノード１１０における容量性カップリングに基づく電荷を当該グランドに流させる制御部１５と、を備えて概略構成されている。
【００１６】
また電荷抜き回路１は、制御部１５がレギュレータ回路４から出力された定電圧Ｖ２に基づいてスイッチング素子１０をオフ状態に制御する第２の信号Ｓ２を端子１０ｃに出力し、電源部３から出力された電源電圧Ｖｓｓを、スイッチング素子５を介して内部回路６に供給させるように構成されている。
【００１７】
スイッチング素子１０は、例えば、ＮＭＯＳ（Metal-Oxide-Semiconductor）トランジスタである。スイッチング素子１０の端子１０ａは、ＮＭＯＳトランジスタのドレインに電気的に接続されている。スイッチング素子１０の端子１０ｂは、ＮＭＯＳトランジスタのソースに電気的に接続されている。スイッチング素子１０の端子１０ｃは、ＮＭＯＳトランジスタのゲートに電気的に接続されている。
【００１８】
このスイッチング素子１０は、制御部１５から第１の信号Ｓ１（Ｈｉ）が端子１０ｃに入力することで、オン状態、つまりソースとドレインとが導通する状態となり、ノード１１０がグランドと電気的に接続される。
【００１９】
またスイッチング素子１０は、制御部１５から第２の信号Ｓ２（Ｌｏ）が端子１０ｃに入力することで、オフ状態、つまりソースとドレインとが遮断される状態となり、ノード１１０とグランドとの電気的な接続が遮断される。
【００２０】
制御部１５は、図１（ｂ）に示すように、一方が、電源部３と電気的に接続された第１の抵抗１５１と、第４の端子としての端子１５２ａが、第１の抵抗１５１の他方と電気的に接続し、第５の端子としての端子１５２ｃが、レギュレータ回路４と電気的に接続する第３のスイッチング素子としてのスイッチング素子１５２と、一方が、スイッチング素子１５２の第６の端子としての端子１５２ｂと電気的に接続する第２の抵抗１５４と、一方が、第２の抵抗１５４の他方と電気的に接続し、他方が、グランドに電気的に接続する第３の抵抗１５６と、を備えて概略構成されている。また、制御部１５は、一方が、電源部３と電気的に接続された第４の抵抗１５８と、第７の端子としての端子１６０ａが、第４の抵抗１５８の他方、及び第２のスイッチング素子１０の端子１０ｃと電気的に接続し、第８の端子としての端子１６０ｂが、グランドに電気的に接続し、第９の端子としての端子１６０ｃが、第２の抵抗１５４と第３の抵抗１５６の間に電気的に接続される第４のスイッチング素子としてのスイッチング素子１６０と、を備えて概略構成されている。
【００２１】
第１の抵抗１５１は、抵抗値がＲ１である。第２の抵抗１５４は、抵抗値がＲ２である。第３の抵抗１５６は、抵抗値がＲ３である。第４の抵抗１５８は、抵抗値がＲ４である。
【００２２】
抵抗値Ｒ１は、例えば、スイッチング素子１５２が動作する電圧等に基づいて設定される。抵抗値Ｒ２及び抵抗値Ｒ３は、スイッチング素子１６０が動作する電圧等に基づいて設定される。抵抗値Ｒ４は、スイッチング素子１０が動作する電圧等に基づいて設定される。
【００２３】
スイッチング素子１５２は、ＰＭＯＳトランジスタである。スイッチング素子１５２の端子１５２ａは、ＰＭＯＳトランジスタのソースに電気的に接続されている。スイッチング素子１５２の端子１５２ｂは、ＰＭＯＳトランジスタのドレインに電気的に接続されている。スイッチング素子１５２の端子１５２ｃは、ＰＭＯＳトランジスタのゲートに電気的に接続されている。
【００２４】
このスイッチング素子１５２は、レギュレータ回路４から第１の電圧Ｖ１（Ｌｏ）が端子１５２ｃに入力することでオン状態、つまりソースとドレインとが導通する状態となる。従ってスイッチング素子１６０の端子１６０ｃの電位が上昇し、スイッチング素子１６０がオン状態となる。
【００２５】
またスイッチング素子１５２は、レギュレータ回路４から定電圧Ｖ２（Ｈｉ）が端子１５２ｃに入力することでオフ状態、つまりソースとドレインとが遮断される状態となる。従ってスイッチング素子１６０の端子１６０ｃの電位がグランドととなり、スイッチング素子１６０がオフ状態となる。
【００２６】
スイッチング素子１６０は、ＰＭＯＳトランジスタである。スイッチング素子１６０の端子１６０ａは、ＰＭＯＳトランジスタのソースに電気的に接続されている。スイッチング素子１６０の端子１６０ｂは、ＰＭＯＳトランジスタのドレインに電気的に接続されている。スイッチング素子１６０の端子１６０ｃは、ＰＭＯＳトランジスタのゲートに電気的に接続されている。
【００２７】
このスイッチング素子１６０は、スイッチング素子１５２がオン状態となることで、端子１６０ｃに電圧Ｖ３（Ｈｉ）が入力し、オフ状態となるように構成されている。
【００２８】
またスイッチング素子１６０は、スイッチング素子１５２がオフ状態となることで、端子１６０ｃがグランド（Ｌｏ）となり、オン状態となるように構成されている。
【００２９】
従って、制御部１５に第１の電圧Ｖ１（Ｌｏ）が入力すると、スイッチング素子１５２がオン状態となり、続いてスイッチング素子１６０がオフ状態となり、続いてスイッチング素子１０がオン状態となる。
【００３０】
また制御部１５に定電圧Ｖ２（Ｈｉ）が入力すると、スイッチング素子１５２がオフ状態となり、続いてスイッチング素子１６０がオン状態となり、続いてスイッチング素子１０がオフ状態となる。
【００３１】
（電源部３の構成）
電源部３は、電源電圧Ｖｓｓをレギュレータ回路４及び内部回路６に供給するように構成されている。この電源部３は、例えば、半導体装置２に設けられた入力端子等に電気的に接続されている。
【００３２】
（レギュレータ回路４の構成）
レギュレータ回路４は、一方が電源部３、他方がグランドに電気的に接続されている。このレギュレータ回路４は、電源部３から出力された電源電圧Ｖｓｓから定電圧Ｖ２を生成するように構成されている。
【００３３】
（スイッチング素子５の構成）
スイッチング素子５は、ＰＭＯＳトランジスタである。スイッチング素子５の端子５ａは、ＰＭＯＳトランジスタのソースに電気的に接続されている。スイッチング素子５の端子５ｂは、ＰＭＯＳトランジスタのドレインに電気的に接続されている。スイッチング素子５の端子５ｃは、ＰＭＯＳトランジスタのゲートに電気的に接続されている。
【００３４】
このスイッチング素子５は、図１（ａ）に示すように、不可避的に寄生容量Ｃ１を有している。この寄生容量Ｃ１については、後述する。
【００３５】
スイッチング素子５は、レギュレータ回路４から出力された電圧が、端子５ｃに入力することにより、オン状態となるように構成されている。スイッチング素子５がオン状態となることにより、電源部３から出力された電源電圧Ｖｓｓを内部回路６に供給させることが可能となる。
【００３６】
（内部回路６の構成）
内部回路６は、一方がスイッチング素子５及びスイッチング素子１０、他方がグランドに電気的に接続されている。内部回路６は、一例として、取得したデータに予め定められた処理を行う処理回路、センサから取得した検出値を加工して出力するセンサ回路等である。
【００３７】
この内部回路６は、図１（ａ）に示すように、不可避的に寄生容量Ｃ２を有している。
【００３８】
以下では、実施の形態に係る電荷抜き回路１を含む半導体装置２の動作について、比較例を参照しながら説明する。
【００３９】
（動作）
図２（ａ）は、比較例に係る電源部から出力される電源電圧とノードにおける電位との関係を示すグラフであり、（ｂ）は、実施の形態に係る電源部から出力される電源電圧とノードにおける電位との関係を示すグラフである。図２（ａ）及び（ｂ）では、横軸が時間ｔ、縦軸が電圧Ｖである。図２（ａ）及び（ｂ）は、上側のグラフが電源電圧Ｖｓｓの時間変化を示し、下側のグラフがノード１１０における電位の時間変化を示している。
【００４０】
この比較例は、電荷抜き回路１を含まない半導体装置２を想定している。つまり、比較例の半導体装置は、図１に示す半導体装置２のノード１１０では、スイッチング素子５の端子５ｂと内部回路６とが電気的に接続され、ノード１５０がグランドに電気的に接続されているものとする。以下の比較例では、実施の形態に係る半導体装置２に付された記号を用いるものとする。
【００４１】
電源部３は、電源が投入された後、電源電圧Ｖｓｓを生成する。しかし電源電圧Ｖｓｓは、電源が投入されて直ぐに、予め定められた値で出力される訳ではなく、図２（ａ）に示すように、電源が投入された時間ｔ１から予め定められた値に到達する時間ｔ２までの時間のずれが生じる。この電源電圧Ｖｓｓは、レギュレータ回路４及びスイッチング素子５に出力される。
【００４２】
レギュレータ回路４は、時間ｔ１以降、電源部３から入力する電源電圧Ｖｓｓに基づいて定電圧Ｖ２を出力するが、電源電圧Ｖｓｓが予め定められた値より小さいこともあり、定電圧Ｖ２に到達するまで時間のずれがあるので、時間ｔ２までは、０Ｖから定電圧Ｖ２の間の電圧である第１の電圧Ｖ１が出力される。
【００４３】
取得した第１の電圧Ｖ１に基づいてスイッチング素子５がオン状態となると、スイッチング素子５と内部回路６とが電気的に接続される。その際、スイッチング素子５の寄生容量Ｃ１と内部回路６の寄生容量Ｃ２との容量性カップリングのため、図２（ａ）に示すように、例えば、ノード１１０における電位（電圧）が、定電圧Ｖ２よりも大きい電圧Ｖ３まで持ち上がる現象が生じることがある。
【００４４】
この電圧Ｖ３は、内部回路６に入力するため、内部回路６の誤動作や故障の原因になる可能性がある。本実施の形態に係る電荷抜き回路１は、この容量性カップリングによる電位の持ち上がりを抑制するものである。
【００４５】
続いて、本実施の形態に係る電荷抜き回路１の動作ついて説明する。
【００４６】
電源部３は、電源が投入された後、電源電圧Ｖｓｓを生成する。電源電圧Ｖｓｓは、図２（ｂ）に示すように、電源が投入された時間ｔ１から予め定められた値に到達する時間ｔ２までの時間のずれが生じる。この電源電圧Ｖｓｓは、レギュレータ回路４及びスイッチング素子５に出力される。
【００４７】
レギュレータ回路４は、時間ｔ１以降、電源部３から入力する電源電圧Ｖｓｓに基づいて定電圧Ｖ２を出力するが、電源電圧Ｖｓｓが予め定められた値より小さいこともあり、定電圧Ｖ２に到達するまで時間のずれがあるので、時間ｔ２までは、第１の電圧Ｖ１が出力される。
【００４８】
制御部１５は、この第１の電圧Ｖ１に基づいてスイッチング素子１０をオン状態する第１の信号Ｓ１を生成し、スイッチング素子１０に出力する。
【００４９】
スイッチング素子１０は、取得した第１の信号Ｓ１に基づいてオン状態となり、ノード１１０をグランドに電気的に接続する。
【００５０】
ノード１１０をグランドに電気的に接続することにより、スイッチング素子５の寄生容量Ｃ１の電荷、及び内部回路６の寄生容量Ｃ２の電荷が、グランドに流れる。従って、図２（ｂ）に示すように、ノード１１０において、容量性カップリングに起因する電位の持ち上がり現象がなくなる。
【００５１】
時間ｔ３において、レギュレータ回路４が生成する電圧が、定電圧Ｖ２となると、制御部１５は、スイッチング素子１０をオフ状態にする第２の信号Ｓ２を生成し、スイッチング素子１０に出力する。
【００５２】
スイッチング素子１０は、取得した第２の信号Ｓ２に基づいてオフ状態となり、電源部３から出力された電源電圧Ｖｓｓが、スイッチング素子５を介して内部回路６に供給され、内部回路６が動作する。
【００５３】
（実施の形態の効果）
本実施の形態に係る電荷抜き回路１は、容量性カップリングに基づく電位の持ち上がりを抑制することができる。具体的には、電荷抜き回路１は、電源が投入された後、スイッチング素子５及び内部回路６の間のノード１１０を、グランドに電気的に接続するので、容量性カップリングに基づく電荷を当該グランドに流し、当該電荷によるノード１１０の電位の持ち上がりを抑制することができる。
【００５４】
電荷抜き回路１は、ノード１１０における電位の持ち上がりを抑制することができるので、内部回路６の誤動作や故障を防止することができる。
【００５５】
以上、本発明の実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５６】
１…電荷抜き回路
２…半導体装置
３…電源部
４…レギュレータ回路
５…スイッチング素子
５ａ〜５ｃ…端子
６…内部回路
１０…スイッチング素子
１０ａ〜１０ｃ…端子
１５…制御部
１１０，１５０…ノード
１５１…第１の抵抗
１５２…スイッチング素子
１５２ａ〜１５２ｃ…端子
１５４…第２の抵抗
１５６…第３の抵抗
１５８…第４の抵抗
１６０…スイッチング素子
１６０ａ〜１６０ｃ…端子
【図１】
2014036249.tif 000003
【図２】
2014036249.tif 000004