(57)【要約】【課題】マルチゲートＥ−ＦＥＴを用いた化合物半導体ＥＳＤ保護装置を提供する。【解決手段】マルチゲートＥ−ＦＥＴを用いた３タイプの化合物半導体ＥＳＤ保護装置に関する。第一タイプの化合物半導体ＥＳＤ保護装置では、ソース電極は少なくとも１つの第１の抵抗１５０を介し、複数のゲート電極に接続され、ドレイン電極は少なくとも１つの第２の抵抗１５１を介し、該複数のゲート電極に接続される。第二タイプの化合物半導体ＥＳＤ保護装置では、複数のゲート電極は、少なくとも１つの第４の抵抗１４０を介し、隣接する２つのゲート電極間のゲート間領域の内の１つに接続される。第三タイプの化合物半導体ＥＳＤ保護装置では、複数のゲート電極が少なくとも１つの第７の抵抗を介し、ソース電極又はドレイン電極に接続される。３タイプの化合物半導体ＥＳＤ保護装置においては、どの２つのゲート電極も抵抗により接続できる。【選択図】図３Ｃ
2014130991.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極と、ドレイン電極と、前記ソース電極とドレイン電極との間に設けられた複数のゲート電極とを備えるマルチゲートエンハンスメント型電界効果トランジスタ（Ｅ−ＦＥＴ）と、
前記ソース電極が、それを介して前記複数のゲート電極のうちの少なくとも１つに接続される少なくとも１つの第１の抵抗と、
前記ドレイン電極が、それを介して前記複数のゲート電極のうちの少なくとも１つに接続される少なくとも１つの第２の抵抗と、
を備える化合物半導体静電放電（ＥＳＤ）保護装置。
【請求項２】
前記複数のゲート電極のうちの２つのゲート電極が、第３の抵抗によって接続される、請求項１に記載の化合物半導体ＥＳＤ保護装置。
【請求項３】
第３の抵抗の抵抗値は、２×１０２〜２×１０４オームである、請求項２に記載の化合物半導体ＥＳＤ保護装置。
【請求項４】
前記マルチゲートＥ−ＦＥＴは、ＧａＡｓ  ＦＥＴである請求項１に記載の化合物半導体ＥＳＤ保護装置。
【請求項５】
前記マルチゲートＥ−ＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）または擬似格子整合型高電子移動度トランジスタ（ｐＨＥＭＴ）である請求項４に記載の化合物半導体ＥＳＤ保護装置。
【請求項６】
前記マルチゲートＥ−ＦＥＴは、ＧａＮ  ＦＥＴである請求項１に記載の化合物半導体ＥＳＤ保護装置。
【請求項７】
前記ソース電極およびドレイン電極は、互い違いに配置されたマルチフィンガ電極であり、および前記複数のゲート電極は、前記ソース電極とドレイン電極との間に設けられたマルチフィンガ電極である、請求項１に記載の化合物半導体ＥＳＤ保護装置。
【請求項８】
前記ソース電極およびドレイン電極は、互い違いに配置されたマルチフィンガ電極であり、および前記複数のゲート電極は、前記ソース電極とドレイン電極との間に設けられた蛇行ゲート電極である、請求項１に記載の化合物半導体ＥＳＤ保護装置。
【請求項９】
前記複数のゲート電極の各ゲート電極の幅は、０．１ｍｍ〜１０ｍｍである、請求項１に記載の化合物半導体ＥＳＤ保護装置。
【請求項１０】
第１および第２の抵抗の抵抗値は、２×１０２〜２×１０４オームである、請求項１に記載の化合物半導体ＥＳＤ保護装置。
【請求項１１】
ソース電極と、ドレイン電極と、前記ソース電極とドレイン電極との間に設けられた複数のゲート電極とを備えるマルチゲートエンハンスメント型電界効果トランジスタ（Ｅ−ＦＥＴ）と、
前記複数のゲート電極のうちの少なくとも１つが、隣接する２つのゲート電極間のゲート間領域のうちの少なくとも１つにそれを介して接続される少なくとも１つの第４の抵抗と、
を備える化合物半導体静電放電（ＥＳＤ）保護装置。
【請求項１２】
前記複数のゲート電極のうちの少なくとも１つのゲート電極は、少なくとも１つの第５の抵抗を介して前記ソース電極またはドレイン電極に接続される、請求項１１に記載の化合物半導体ＥＳＤ保護装置。
【請求項１３】
第５の抵抗の抵抗値は、２×１０２〜２×１０４オームである、請求項１２に記載の化合物半導体ＥＳＤ保護装置。
【請求項１４】
前記複数のゲート電極のうちの２つのゲート電極が、第６の抵抗によって接続される請求項１２に記載の化合物半導体ＥＳＤ保護装置。
【請求項１５】
第６の抵抗の抵抗値は、２×１０２〜２×１０４オームである、請求項１４に記載の化合物半導体ＥＳＤ保護装置。
【請求項１６】
前記複数のゲート電極のうちの２つのゲート電極が、第６の抵抗によって接続される請求項１１に記載の化合物半導体ＥＳＤ保護装置。
【請求項１７】
第６の抵抗の抵抗値は、２×１０２〜２×１０４オームである、請求項１６に記載の化合物半導体ＥＳＤ保護装置。
【請求項１８】
前記マルチゲートＥ−ＦＥＴは、ＧａＡｓ  ＦＥＴである請求項１１に記載の化合物半導体ＥＳＤ保護装置。
【請求項１９】
前記マルチゲートＥ−ＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）または擬似格子整合型高電子移動度トランジスタ（ｐＨＥＭＴ）である請求項１８に記載の化合物半導体ＥＳＤ保護装置。
【請求項２０】
前記マルチゲートＥ−ＦＥＴは、ＧａＮ  ＦＥＴである請求項１１に記載の化合物半導体ＥＳＤ保護装置。
【請求項２１】
前記ソース電極およびドレイン電極は、互い違いに配置されたマルチフィンガ電極であり、および前記複数のゲート電極は、前記ソース電極とドレイン電極との間に設けられた蛇行ゲート電極である、請求項１１に記載の化合物半導体ＥＳＤ保護装置。
【請求項２２】
前記複数のゲート電極の各ゲート電極の幅は、０．１ｍｍ〜１０ｍｍである、請求項１１に記載の化合物半導体ＥＳＤ保護装置。
【請求項２３】
第４の抵抗の抵抗値は、２×１０２〜２×１０４オームである、請求項１１に記載の化合物半導体ＥＳＤ保護装置。
【請求項２４】
ソース電極と、ドレイン電極と、前記ソース電極とドレイン電極との間に設けられた複数のゲート電極とを備えるマルチゲートエンハンスメント型電界効果トランジスタ（Ｅ−ＦＥＴ）と、
前記複数のゲート電極のうちの少なくとも１つが、それを介して前記ソース電極またはドレイン電極に接続される少なくとも１つの第７の抵抗と、
を備え、前記複数のゲート電極のうちの２つのゲート電極が第８の抵抗によって接続される化合物半導体静電放電（ＥＳＤ）保護装置。
【請求項２５】
前記マルチゲートＥ−ＦＥＴは、ＧａＡｓ  ＦＥＴである請求項２４に記載の化合物半導体ＥＳＤ保護装置。
【請求項２６】
前記マルチゲートＥ−ＦＥＴは、高電子移動度トランジスタ（ＨＥＭＴ）または擬似格子整合型高電子移動度トランジスタ（ｐＨＥＭＴ）である請求項２５に記載の化合物半導体ＥＳＤ保護装置。
【請求項２７】
前記マルチゲートＥ−ＦＥＴは、ＧａＮ  ＦＥＴである請求項２４に記載の化合物半導体ＥＳＤ保護装置。
【請求項２８】
前記ソース電極およびドレイン電極は、互い違いに配置されたマルチフィンガ電極であり、および前記複数のゲート電極は、前記ソース電極とドレイン電極との間に設けられたマルチフィンガ電極である、請求項２４に記載の化合物半導体ＥＳＤ保護装置。
【請求項２９】
前記ソース電極およびドレイン電極は、互い違いに配置されたマルチフィンガ電極であり、および前記複数のゲート電極は、前記ソース電極とドレイン電極との間に設けられた蛇行ゲート電極である、請求項２４に記載の化合物半導体ＥＳＤ保護装置。
【請求項３０】
前記複数のゲート電極の各ゲート電極の幅は、０．１ｍｍ〜１０ｍｍである請求項２４に記載の化合物半導体ＥＳＤ保護装置。
【請求項３１】
第７および第８の抵抗の抵抗値は、２×１０２〜２×１０４オームである、請求項２４に記載の化合物半導体ＥＳＤ保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置に関し、およびより具体的には、化合物半導体静電放電保護装置に関する。
【背景技術】
【０００２】
外部端子に接続された集積回路（ＩＣ）は、人体や機械等の動作環境および周辺機器からの静電放電（ＥＳＤ）パルスに弱い。ＥＳＤという事象は、高電流または高電圧のパルスをナノ秒以内に生じさせて、装置の劣化や損傷をもたらす可能性がある。ＥＳＤ損傷パルスから脆弱なＩＣを保護するためには、ＥＳＤ保護回路を主要なＩＣ素子の外部端子に接続しなければならない。
【０００３】
化合物半導体装置は、無線波（ＲＦ）回路市場で幅広く用いられている。例えば、化合物半導体高電子移動度トランジスタ（ＨＥＭＴ）スイッチは、近年、無線周波帯域における高い性能のために第三世代携帯電話アプリケーションに幅広く利用されている。しかし、優れたＥＳＤ保護装置がないことが、ＨＥＭＴスイッチへの適用における大きな障害になっている。従来、ＥＳＤ保護回路は、直列接続されたダイオードで形成されている。そのゲートが抵抗によってそのソースに接続された単体シングルゲートエンハンスメント型ＦＥＴ（Ｅ−ＦＥＴ）は、図７に示すように、順方向バイアス電圧および逆方向バイアス電圧に対して異なるターンオン電圧Ｖｏｎ＿ｆｏｒｗａｒｄおよびＶｏｎ＿ｒｅｖｅｒｓｅを有するＥ−ＦＥＴダイオードとして動作することができる。Ｖｏｎ＿ｆｏｒｗａｒｄは小さく、該Ｅ−ＦＥＴのピンチオフ電圧に等しく、また、Ｖｏｎ＿ｒｅｖｅｒｓｅは大きく、逆方向のゲート漏れ電流による該抵抗の電圧降下によって決まる。Ｖｏｎ＿ｒｅｖｅｒｓｅは、異なる抵抗値を有する抵抗を用いることによって、ある程度調節することができる。したがって、そのゲートが抵抗によってそのソースに接続されているＥ−ＦＥＴは、ＥＳＤ保護装置として用いることができる。図７Ｂに示すように、正および負のターンオン電圧（Ｖｏｎ＿ｐおよびＶｏｎ＿ｎ）は、同方向における２つ以上のＥ−ＦＥＴダイオードの直列接続によって増加することができる。２つのダイオードを反対方向に接続した場合、正および負のターンオン電圧（Ｖｏｎ＿ｐおよびＶｏｎ＿ｎ）は共に、図７Ｃに示すように、単一のダイオードの逆方向ターンオン電圧によって決まる。直列接続されたＥ−ＦＥＴダイオードを各方向に適用することにより、全体的な正および負のターンオン電圧は共に調節することができる（図７Ｄ）。
【０００４】
図８Ａに示すようなＥ−ＦＥＴダイオードを用いたＥＳＤ保護装置を有する回路について考察する。該回路の動作中にターンオフを維持するＥＳＤ保護装置の場合、Ｖｏｎ＿ＰおよびＶｏｎ＿Ｎは、いかなる場合であっても、以下の式を満たさなければならない。
Ｖｏｎ＿Ｎ＜Ｖｂ−Ｖａ＜Ｖｏｎ＿Ｐ
ここで、ＶｂおよびＶａは、動作中の該回路の２つの端子における電圧である。図８Ｂに示す事例の場合には、Ｖｏｎ＿ＰおよびＶｏｎ＿Ｎは、いかなる場合であっても、以下の式を満たさなければならない。
Ｖｏｎ＿Ｎ＜Ｖａ＜Ｖｏｎ＿Ｐ
【０００５】
上記の条件を満たすには、直列接続されたＥ−ＦＥＴダイオードの数がより多く必要になる。同方向および／または反対方向に直列接続されたダイオードの数が増加するにつれて、ＥＳＤ保護装置全体が占める面積が大きくなり、それによって、チップサイズ全体の増加を招く。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の主な目的は、少なくとも１つのゲートが、そのソース、ドレインまたは２つの隣接するゲート間の領域に接続されているマルチゲートＥ−ＦＥＴを用いた化合物半導体ＥＳＤ保護装置を提供することである。装置全体の面積は、複数の直列接続されたシングルゲートＥ−ＦＥＴダイオードを用いたＥＳＤ保護装置よりも小さく形成することができる。該ＥＳＤ保護装置が、保護すべき化合物半導体回路内に集積されている場合、そのチップサイズは、大幅に縮小される。
【０００７】
本発明の別の目的は、ある抵抗によって別のゲートに接続された少なくとも１つのゲートが、別の抵抗によってソース、ドレイン、または２つの隣接するゲート間の領域に接続されている化合物半導体マルチゲートＥ−ＦＥＴを用いた化合物半導体ＥＳＤ保護装置を提供することである。入力ＲＦ信号は、該抵抗に接続された２つのゲート電極に分割される。その結果、各ゲート電極のＲＦ電圧振幅が低減され、および該ＥＳＤ保護装置全体の線形性が向上する。
【課題を解決するための手段】
【０００８】
上述した目的を実現するために、本発明は、３つのタイプの化合物半導体ＥＳＤ保護装置を提供する。第一のタイプの化合物半導体ＥＳＤ保護装置は、マルチゲートＥ−ＦＥＴと、少なくとも１つの第１の抵抗と、少なくとも１つの第２の抵抗とを備える。該マルチゲートＥ−ＦＥＴは、ソース電極と、ドレイン電極と、該ソース電極とドレイン電極との間に設けられた複数のゲート電極とを備える。該ソース電極は、該少なくとも１つの第１の抵抗を介して該複数のゲート電極のうちの少なくとも１つに接続され、また、該ドレイン電極は、該少なくとも１つの第２の抵抗を介して該複数のゲート電極のうちの少なくとも１つに接続される。
【０００９】
上述した第一のタイプの化合物半導体ＥＳＤ保護装置は、該複数のゲート電極のうちの２つのゲート電極を接続する少なくとも１つの第３の抵抗をさらに含むことができる。該少なくとも１つの第３の抵抗のうちの１つを介して、あるゲート電極が、該ソース電極またはドレイン電極に直接または間接的に接続される別のゲート電極に接続され、その結果、同様に、該ゲート電極を該ソース電極またはドレイン電極に直接または間接的に接続することができる。
【００１０】
本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置は、マルチゲートＥ−ＦＥＴと、少なくとも１つの第４の抵抗を備える。該マルチゲートＥ−ＦＥＴは、ソース電極と、ドレイン電極と、該ソース電極とドレイン電極との間に設けられた複数のゲート電極とを備える。該複数のゲート電極のうちの少なくとも１つは、該少なくとも１つの第４の抵抗を介して、隣接する２つのゲート電極間のゲート間領域のうちの１つに接続される。
【００１１】
上述した第二のタイプの化合物半導体ＥＳＤ保護装置は、該複数のゲート電極のうちの少なくとも１つを該ソース電極またはドレイン電極に接続する少なくとも１つの第５の抵抗をさらに含むことができる。
【００１２】
上述した第二のタイプの化合物半導体ＥＳＤ保護装置は、該複数のゲート電極のうちの２つのゲート電極を接続する少なくとも１つの第６の抵抗をさらに含むことができる。第６の抵抗の機能は、第３の抵抗と同じである。あるゲートは、該少なくとも１つの第６の抵抗を介して、該ソース電極、該ドレイン電極、または、隣接する２つのゲート電極間のゲート間領域のうちの少なくとも１つに直接または間接的に接続される別のゲート電極に接続され、その結果、該ゲート電極を、該ソース電極、該ドレイン電極、または、隣接する２つのゲート電極間のゲート間領域のうちの少なくとも１つに同様に直接または間接的に接続することができる。
【００１３】
本発明によって提供される第三のタイプの化合物半導体ＥＳＤ保護装置は、マルチゲートＥ−ＦＥＴと、少なくとも１つの第７の抵抗と、少なくとも１つの第８の抵抗とを備える。該マルチゲートＥ−ＦＥＴは、ソース電極と、ドレイン電極と、該ソース電極とドレイン電極との間に設けられた複数のゲート電極とを備える。該複数のゲート電極は、該少なくとも１つの第７の抵抗を介して該ソース電極またはドレイン電極に接続される。第８の抵抗の機能は、第３の抵抗と同じである。あるゲート電極は、該少なくとも１つの第８の抵抗を介して、該ソース電極またはドレイン電極に直接または間接的に接続される別のゲート電極に接続され、その結果、該ゲート電極を、該ソース電極またはドレイン電極に同様に直接または間接的に接続することができる。
【００１４】
該マルチゲートＥ−ＦＥＴは、実施において、ＧａＡｓ  ＦＥＴとすることができる。
【００１５】
ＧａＡｓマルチゲートエンハンスメント型ＦＥＴは、実施において、高電子移動度トランジスタ（ＨＥＭＴ）または擬似格子整合型高電子移動度トランジスタ（ｐＨＥＭＴ）とすることができる。
【００１６】
該マルチゲートＥ−ＦＥＴは、実施において、ＧａＮ  ＦＥＴとすることができる。
【００１７】
該ソース電極およびドレイン電極は、実施において、互い違いに配置されたマルチフィンガ電極であり、また、該複数のゲート電極は、該ソース電極とドレイン電極との間に設けられたマルチフィンガ電極とすることができる。
【００１８】
該ソース電極およびドレイン電極は、実施において、互い違いに配置されたマルチフィンガ電極であり、また、該複数のゲート電極は、該Ｅ−ＦＥＴの能動領域内に蛇行ゲートの曲げられた部分を有する、該ソース電極とドレイン電極との間に設けられた蛇行ゲート電極とすることができる。
【００１９】
該複数のゲート電極の各ゲート電極の幅は、実施において、０．１ｍｍ〜１０ｍｍである。
【００２０】
第１の抵抗〜第８の抵抗の抵抗値は、実施において、２×１０２〜２×１０４オームである。
【００２１】
本発明は、以下の図面および好適な実施形態の詳細な説明を参照することによって、より完全に理解されるであろう。
【図面の簡単な説明】
【００２２】
【図１Ａ】本発明によって提供される第一のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図１Ｂ】本発明によって提供される第一のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図１Ｃ】本発明によって提供される第一のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図１Ｄ】本発明によって提供される第一のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図１Ｅ】本発明によって提供される第一のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図２Ａ】本発明によって提供される図１Ａに示す回路図の実施形態の平面図を示す概略図である。
【図２Ｂ】本発明によって提供される図１Ｂに示す回路図の実施形態の平面図を示す概略図である。
【図２Ｃ】本発明によって提供される図１Ｂに示す回路図の実施形態の平面図を示す概略図である。
【図２Ｄ】本発明によって提供される図１Ｃに示す回路図の実施形態の平面図を示す概略図である。
【図３Ａ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｂ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｃ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｄ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｅ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｆ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｇ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｈ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｉ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｊ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｋ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｌ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｍ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図３Ｎ】本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図４Ａ】本発明によって提供される図３Ａに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｂ】本発明によって提供される図３Ａに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｃ】本発明によって提供される図３Ｂに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｄ】本発明によって提供される図３Ｂに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｅ】本発明によって提供される図３Ｅに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｆ】本発明によって提供される図３Ｆに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｇ】本発明によって提供される図３Ｆに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｈ】本発明によって提供される図３Ｇに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｉ】本発明によって提供される図３Ｇに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｊ】本発明によって提供される図３Ｊに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図４Ｋ】本発明によって提供される図３Ｌに示す回路図から選択された回路図の実施形態の平面図を示す概略図である。
【図５Ａ】本発明によって提供される第三のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図５Ｂ】本発明によって提供される第三のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図５Ｃ】本発明によって提供される第三のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。
【図６Ａ】本発明によって提供される図５Ａに示す回路図の実施形態の平面図を示す概略図である。
【図６Ｂ】本発明によって提供される図５Ａに示す回路図の実施形態の平面図を示す概略図である。
【図６Ｃ】本発明によって提供される図５Ｂに示す回路図の実施形態の平面図を示す概略図である。
【図７Ａ】Ｅ−ＦＥＴダイオードを用いた従来の技術によるＥＳＤ保護装置と対応するＩ−Ｖ曲線を示す概略図である。
【図７Ｂ】Ｅ−ＦＥＴダイオードを用いた従来の技術によるＥＳＤ保護装置と対応するＩ−Ｖ曲線を示す概略図である。
【図７Ｃ】Ｅ−ＦＥＴダイオードを用いた従来の技術によるＥＳＤ保護装置と対応するＩ−Ｖ曲線を示す概略図である。
【図７Ｄ】Ｅ−ＦＥＴダイオードを用いた従来の技術によるＥＳＤ保護装置と対応するＩ−Ｖ曲線を示す概略図である。
【図８Ａ】Ｅ−ＦＥＴダイオードを用いたＥＳＤ保護装置を有する回路を示す概略図である。
【図８Ｂ】Ｅ−ＦＥＴダイオードを用いたＥＳＤ保護装置を有する回路を示す概略図である。
【発明を実施するための形態】
【００２３】
（第一のタイプの化合物半導体ＥＳＤ保護装置）
図１Ａ〜図１Ｅは、本発明によって提供される第一のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。第一のタイプの化合物半導体ＥＳＤ保護装置は、２つのダイオードが反対方向に接続された回路と等価である。第一のタイプの化合物半導体ＥＳＤ保護装置は、マルチゲートＥ−ＦＥＴ（１００〜１０２）と、少なくとも１つの第１の抵抗１１０と、少なくとも１つの第２の抵抗１２０とを備えている。該マルチゲートＥ−ＦＥＴは、ソース電極Ｓと、ドレイン電極Ｄと、該ソース電極とドレイン電極との間に設けられた複数のゲート電極（Ｇ１〜Ｇ４）とを備えている。ソース電極Ｓは、少なくとも１つの第１の抵抗１１０を介して、該複数のゲート電極のうちの少なくとも１つに接続され、また、該ドレイン電極は、少なくとも１つの第２の抵抗１２０を介して、該複数のゲート電極のうちの少なくとも１つに接続されている。これらの実施形態において、第一のタイプの化合物半導体ＥＳＤ保護装置は、２つのゲート電極を接続するための１つ以上の第３の抵抗（１３０〜１３１）をさらに含むことができる。本願明細書に記載されている任意の２つの物体の電気的接続は、直接接続および間接接続を含み、例えば、ゲート電極は、第１の抵抗によって直接的に、または、第１の抵抗によって、該ソース電極に直接接続されている別のゲート電極に接続することによって間接的に、該ソース電極に電気的に接続することができる。
【００２４】
図１Ａおよび図１Ｂは、本発明によって提供されるデュアルゲートＥ−ＦＥＴ１００を用いた第一のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。図１Ａにおいて、そのソース電極Ｓは、第１の抵抗１１０を介してゲート電極Ｇ１に接続され、また、ドレイン電極Ｄは、第２の抵抗１２０を介してゲート電極Ｇ２に接続されている。図１Ｂにおいては、図１Ａに示す接続が横切って交差しており、すなわち、ソース電極Ｓは、第１の抵抗１１０を介して、代わりに遠位のゲート電極Ｇ２に接続され、また、ドレイン電極Ｄは、第２の抵抗１２０を介して、代わりにゲート電極Ｇ１に接続されている。図１Ｃは、本発明によって提供されるトリプルゲートＥ−ＦＥＴ１０１を用いた第一のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。そのソース電極Ｓは、第１の抵抗１１０を介してゲート電極Ｇ１に接続され、および第１の抵抗１１０および第３の抵抗１３０を介してゲート電極Ｇ２に接続されている。そのドレイン電極Ｄは、第２の抵抗１２０を介してゲート電極Ｇ３に接続されている。図１Ｄおよび図１Ｅは、本発明によって提供される四重ゲートＥ−ＦＥＴ１０２を用いた第一のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。図１Ｄにおいて、そのソース電極Ｓは、第１の抵抗１１０を介してゲート電極Ｇ１に接続され、および第１の抵抗１１０および第３の抵抗１３０を介してゲート電極Ｇ２に接続されている。そのドレイン電極Ｄは、第２の抵抗１２０を介してゲート電極Ｇ４に接続され、および第２の抵抗１２０および第３の抵抗１３１を介してゲート電極Ｇ３に接続されている。図１Ｅにおいては、そのソース電極Ｓは、第１の抵抗１１０を介してゲート電極Ｇ１に接続され、第１の抵抗１１０および第３の抵抗１３０を介してゲート電極Ｇ２に接続され、および第１の抵抗１１０および第３の抵抗１３０および１３１を介してゲート電極Ｇ３に接続されている。そのドレイン電極Ｄは、第２の抵抗１２０を介してゲート電極Ｇ４に接続されている。
【００２５】
図１Ａに示す回路図の実施例を図２Ａに示す。この実施例において、そのソース電極Ｓおよびドレイン電極Ｄは、それらのフィンガが互い違いに配置されているマルチフィンガ電極である。そのデュアルゲート電極は、該ソース電極フィンガとドレイン電極フィンガとから成る各ペアの間のスペースに設けられた蛇行ゲート電極である。他の電気的要素への電気的接続のために、ゲート電極の幅よりも広い電極パッドを、これらのゲート電極の各々の端部に配置してもよい。この実施例においては、ゲート電極パッドＧ１ａおよびＧ２ａが、それぞれゲート電極Ｇ１およびＧ２の一方の端部に設けられている。第１の抵抗１１０は、ゲート電極パッドＧ１ａおよびソース電極Ｓに接続されている。第２の抵抗１２０は、ゲート電極パッドＧ２ａおよびドレイン電極Ｄに接続されている。
【００２６】
図２Ｂは、図１Ｂに示す回路図の実施例を示し、この実施例は、図２Ａに示す実施例と同じ構成を有している。図２Ｃは、図１Ｂに示す回路図の別の実施例を示す。そのソース電極Ｓおよびドレイン電極Ｄは、それらのフィンガが互い違いに配置されているマルチフィンガ電極である。そのデュアルゲート電極Ｇ１およびＧ２は、ソース電極フィンガとドレイン電極フィンガとから成る各ペアの間に設けられた互い違いに配置されたマルチフィンガ電極である。ゲート電極パッドＧ１ａおよびＧ２ａは、それぞれゲート電極Ｇ１およびＧ２の一方の端部に設けられている。第１の抵抗１１０は、ゲート電極パッドＧ２ａおよびソース電極Ｓに接続されている。第２の抵抗１２０は、ゲート電極パッドＧ１ａおよびドレイン電極Ｄに接続されている。
【００２７】
図２Ｄは、図１Ｃに示す回路図の実施例を示し、この実施例は、そのＥ−ＦＥＴがトリプルゲートＥ−ＦＥＴであることを除いて、図２Ａに示す実施例と同じ構成を有している。ゲート電極パッドＧ１ａ、Ｇ２ａおよびＧ３ａは、それぞれゲート電極Ｇ１、Ｇ２およびＧ３の一方の端部に設けられている。第１の抵抗１１０は、ゲート電極パッドＧ１ａおよびソース電極Ｓに接続されている。第２の抵抗１２０は、ゲート電極パッドＧ３ａおよびドレイン電極Ｄに接続されている。第３の抵抗１３０は、ゲート電極パッドＧ１ａとゲート電極パッドＧ２ａとの間に接続されている。
【００２８】
（第二のタイプのＥＳＤ化合物半導体保護装置）
図３Ａ〜図３Ｎは、本発明によって提供される第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。各図の底部には、ダイオードの等価回路が示されている。第二のタイプの化合物半導体ＥＳＤ保護装置は、マルチゲートＥ−ＦＥＴ（１００〜１０２）と、少なくとも１つの第４の抵抗（１４０〜１４３）とを備えている。そのマルチゲートＥ−ＦＥＴは、ソース電極Ｓと、ドレイン電極Ｄと、ソース電極Ｓとドレイン電極Ｄとの間に設けられた複数のゲート電極（Ｇ１〜Ｇ４）とを備えている。該複数のゲート電極のうちの少なくとも１つは、該少なくとも１つの第４の抵抗を介して、隣接する２つのゲート電極間のゲート間領域のうちの少なくとも１つに接続されている。これらの実施形態において、第二のタイプのＥＳＤ化合物半導体保護装置は、該複数のゲート電極のうちの少なくとも１つを該ソース電極またはドレイン電極に接続する１つ以上の第５の抵抗（１５０および１５１）をさらに含むことができる。また、第二のタイプのＥＳＤ化合物半導体保護装置は、２つのゲート電極を接続する１つ以上の第６の抵抗（１６０および１６１）をさらに含むことができ、その結果、ゲート電極を、該１つ以上の第６の抵抗および第４または第５の抵抗を介して、該ソース電極、該ドレイン電極、または、隣接する２つのゲート電極間のゲート間領域に間接的に接続することができる。
【００２９】
図３Ａおよび図３Ｂは、本発明によって提供されるデュアルゲートＥ−ＦＥＴ１００を用いた第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。図３Ａにおいて、そのゲート電極Ｇ１は、第５の抵抗１５０を介してソース電極Ｓに接続され、また、そのゲート電極Ｇ２は、第４の抵抗１４０を介して、ゲート電極Ｇ１とゲート電極Ｇ２との間のゲート間領域に設けられた接続ノードＣ１に接続されている。図３Ｂにおいては、ゲート電極Ｇ１およびＧ２はともに、それぞれ第４の抵抗１４０および１４１を介して、ゲート電極Ｇ１とゲート電極Ｇ２との間のゲート間領域に設けられた接続ノードＣ１に接続されている。
【００３０】
図３Ｃ〜図３Ｇは、本発明によって提供されるトリプルゲートＥ−ＦＥＴ１０１を用いた第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。図３Ｃにおいて、そのゲート電極Ｇ１は、第５の抵抗１５０を介してソース電極Ｓに接続され、そのゲート電極Ｇ３は、第５の抵抗１５１を介してドレイン電極Ｄに接続され、およびそのゲート電極Ｇ２は、第４の抵抗１４０を介して、ゲート電極Ｇ１とゲート電極Ｇ２との間のゲート間領域に設けられた接続ノードＣ１に接続されている。図３Ｄにおいては、ゲート電極Ｇ２およびＧ３はともに、それぞれ第４の抵抗１４０および１４１を介して、ゲート電極Ｇ２とゲート電極Ｇ３との間のゲート間領域に設けられた接続ノードＣ２に接続され、また、そのゲート電極Ｇ１は、第６の抵抗１６０および第４の抵抗１４０を介して接続ノードＣ２に接続されている。図３Ｅにおいては、そのゲート電極Ｇ１は、第５の抵抗１５０を介してソース電極Ｓに接続され、そのゲート電極Ｇ２は、第５の抵抗１５０および第６の抵抗１６０を介してソース電極Ｓに接続され、およびそのゲート電極Ｇ３は、第４の抵抗１４０を介して、ゲート電極Ｇ２とゲート電極Ｇ３との間のゲート間領域に設けられた接続ノードＣ２に接続されている。図３Ｆにおいては、そのゲート電極Ｇ１は、第５の抵抗１５０を介してソース電極Ｓに接続され、そのゲート電極Ｇ２は、第４の抵抗１４０を介して、ゲート電極Ｇ１とゲート電極Ｇ２との間のゲート間領域に設けられた接続ノードＣ１に接続され、およびそのゲート電極Ｇ３は、第４の抵抗１４１を介して、ゲート電極Ｇ２とゲート電極Ｇ３との間のゲート間領域に設けられた接続ノードＣ２に接続されている。図３Ｇにおいては、そのゲート電極Ｇ１は、第４の抵抗１４０を介して、ゲート電極Ｇ１とゲート電極Ｇ２との間のゲート間領域に設けられた接続ノードＣ１に接続され、また、そのゲート電極Ｇ２およびＧ３は、それぞれ第４の抵抗１４１および１４２を介して、ゲート電極Ｇ２とゲート電極Ｇ３との間のゲート間領域に設けられた接続ノードＣ２に接続されている。
【００３１】
図３Ｈ〜図３Ｎは、本発明によって提供される四重ゲートＥ−ＦＥＴ１０２を用いた第二のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。図３Ｈにおいて、そのゲート電極Ｇ２およびＧ３は、それぞれ第４の抵抗１４０および１４１を介して、ゲート電極Ｇ２とゲート電極Ｇ３との間のゲート間領域に設けられた接続ノードＣ２に接続され、また、ゲート電極Ｇ１およびＧ４は、それぞれ第６の抵抗１６０および１６１を介して、ゲート電極Ｇ２およびＧ３に接続することによって接続ノードＣ２に接続されている。図３Ｉにおいては、ゲート電極Ｇ３およびＧ４は、それぞれ第４の抵抗１４０および１４１を介して、ゲート電極Ｇ３とゲート電極Ｇ４との間のゲート間領域に設けられた接続ノードＣ３に接続され、また、ゲート電極Ｇ１およびＧ２は、それぞれ第６の抵抗１６０および１６１を介して、および第６の抵抗１６１を介して、ゲート電極Ｇ３に接続することによって接続ノードＣ３に接続されている。図３Ｊにおいては、そのゲート電極Ｇ１は、第５の抵抗１５０を介してソース電極Ｓに接続され、そのゲート電極Ｇ２およびＧ３は、それぞれ第６の抵抗１６０を介して、および第６の抵抗１６０および１６１を介して、ゲート電極Ｇ１に接続することによってソース電極Ｓに接続され、およびそのゲート電極Ｇ４は、第４の抵抗１４０を介して、ゲート電極Ｇ３とゲート電極Ｇ４との間のゲート間領域に設けられた接続ノードＣ３に接続されている。図３Ｋにおいては、そのゲート電極Ｇ１は、第５の抵抗１５０を介してソース電極Ｓに接続され、そのゲート電極Ｇ２は、第６の抵抗１６０を介してゲート電極Ｇ１に接続することによってソース電極Ｓに接続され、そのゲート電極Ｇ３は、第４の抵抗１４０を介して、ゲート電極Ｇ２とゲート電極Ｇ３との間のゲート間領域に設けられた接続ノードＣ２に接続され、およびそのゲート電極Ｇ４は、第６の抵抗１６１を介してゲート電極Ｇ３に接続することによって接続ノードＣ２に接続されている。図３Ｌにおいては、そのゲート電極Ｇ１は、第４の抵抗１４０を介して、ゲート電極Ｇ１とゲート電極Ｇ２との間のゲート間領域に設けられた接続ノードＣ１に接続され、そのゲート電極Ｇ２およびＧ３は、それぞれ第４の抵抗１４１および１４２を介して、ゲート電極Ｇ２とゲート電極Ｇ３との間のゲート間領域に設けられた接続ノードＣ２に接続され、およびそのゲート電極Ｇ４は、第４の抵抗１４３を介して、ゲート電極Ｇ３とゲート電極Ｇ４との間のゲート間領域に設けられた接続ノードＣ３に接続されている。図３Ｍにおいては、そのゲート電極Ｇ１は、第５の抵抗１５０を介してソース電極Ｓに接続され、そのゲート電極Ｇ２は、第４の抵抗１４０を介して、ゲート電極Ｇ１とゲート電極Ｇ２との間のゲート間領域に設けられた接続ノードＣ１に接続され、そのゲート電極Ｇ３は、第４の抵抗１４１を介して、ゲート電極Ｇ２とゲート電極Ｇ３との間のゲート間領域に設けられた接続ノードＣ２に接続され、およびそのゲート電極Ｇ４は、第４の抵抗１４２を介して、ゲート電極Ｇ３とゲート電極Ｇ４との間のゲート間領域に設けられた接続ノードＣ３に接続されている。図３Ｎにおいては、そのゲート電極Ｇ１は、第５の抵抗１５０を介してソース電極Ｓに接続され、そのゲート電極Ｇ２は、第６の抵抗１６０を介してゲート電極Ｇ１に接続することによってソース電極Ｓに接続され、そのゲート電極Ｇ３は、第４の抵抗１４０を介して、ゲート電極Ｇ２とゲート電極Ｇ３との間のゲート間領域に設けられた接続ノードＣ２に接続され、およびそのゲート電極Ｇ４は、第４の抵抗１４１を介して、ゲート電極Ｇ３とゲート電極Ｇ４との間のゲート間領域に設けられた接続ノードＣ３に接続されている。
【００３２】
図４Ａ〜図４Ｋは、図３Ａ〜図３Ｎから選択した回路図の様々な実施例を示す。この実施例の構成は、図２Ａに示す第一のタイプの化合物半導体ＥＳＤ保護装置の実施例の構成と同様であり、この場合、そのソース電極Ｓおよびドレイン電極Ｄは、それらのフィンガが互い違いに配置されているマルチフィンガ電極であり、また、そのマルチゲート電極は、そのソース電極フィンガとドレイン電極フィンガとから成る各ペアの間のスペースに設けられた蛇行ゲート電極である。他の電気的要素への電気的接続のために、ゲート電極の幅よりも幅広の電極パッドが、各ゲート電極の端部に設けられている。
【００３３】
図４Ａおよび図４Ｂは、図３Ａの回路図の２つの実施例を示す。ゲート電極パッドＧ１ａおよびＧ２ａが、それぞれゲート電極Ｇ１およびＧ２の一方の端部に設けられている。接続ノードＣ１は、ゲート電極Ｇ１とゲート電極Ｇ２との間に幅広に形成されている、該蛇行ゲート電極の湾曲領域に設けられている。また、図４Ｂに示すように、該ゲート間領域での電気的接続のための多数の接続ノードの設置を容易にするために、ゲート間スペースを、該蛇行ゲート電極の湾曲領域のうちの１つ以上において、ゲート電極Ｇ１とゲート電極Ｇ２との間に幅広に形成することもできる。第４の抵抗１４０は、ゲート電極パッドＧ２ａと、接続ノードＣ１との間に接続されている。第５の抵抗１５０は、ゲート電極パッドＧ１ａと、ソース電極Ｓとの間に接続されている。
【００３４】
図４Ｃおよび図４Ｄは、図３Ｂに示す回路図の２つの実施例を示す。ゲート電極パッドＧ１ａおよびＧ２ａは、それぞれゲート電極Ｇ１およびＧ２の一方の端部に設けられている。ゲート電極Ｇ１とゲート電極Ｇ２との間のゲート間領域上の接続ノードＣ１は、図４Ａおよび図４Ｂに示す実施例と同様の、ゲート電極Ｇ１とゲート電極Ｇ２との間に幅広に形成されている該蛇行ゲート電極の１つ以上の湾曲領域に設けることができる。第４の抵抗１４０は、ゲート電極パッドＧ１ａと接続ノードＣ１との間に接続され、また、第４の抵抗１４１は、ゲート電極パッドＧ２ａと接続ノードＣ１との間に接続されている。
【００３５】
図４Ｅは、図３Ｅに示す回路図の実施例を示す。ゲート電極パッドＧ１ａ、Ｇ２ａおよびＧ３ａは、それぞれゲート電極Ｇ１、Ｇ２およびＧ３の一方の端部に設けられている。接続ノードＣ２は、ゲート電極Ｇ２とゲート電極Ｇ３との間に幅広に形成されている該蛇行ゲート電極の湾曲領域に設けられている。第４の抵抗１４０は、ゲート電極パッドＧ３ａと接続ノードＣ２との間に接続され、第５の抵抗１５０は、ゲート電極パッドＧ１ａとソース電極Ｓとの間に接続され、および第６の抵抗１６０は、ゲート電極パッドＧ１ａとゲート電極パッドＧ２ａとの間に接続されている。
【００３６】
図４Ｆおよび図４Ｇは、図３Ｆに示す回路図の２つの実施例を示す。ゲート電極パッドＧ１ａ、Ｇ２ａ、Ｇ３ａが、それぞれゲート電極Ｇ１、Ｇ２およびＧ３の一方の端部に設けられている。接続ノードＣ１は、ゲート電極Ｇ１とゲート電極Ｇ２との間に幅広に形成されている蛇行ゲート電極の１つ以上の湾曲領域に設けることができ、また、接続ノードＣ２は、ゲート電極Ｇ２とゲート電極Ｇ３との間に幅広に形成されている該蛇行ゲート電極の１つ以上の湾曲領域に設けることができる。第４の抵抗１４０は、ゲート電極パッドＧ２ａと接続ノードＣ１との間に接続され、第４の抵抗１４１は、ゲート電極パッドＧ３ａと接続ノードＣ２との間に接続され、および第５の抵抗１５０は、ゲート電極パッドＧ１ａとソース電極Ｓとの間に接続されている。
【００３７】
図４Ｈおよび図４Ｉは、図３Ｇに示す回路図の２つの実施例を示す。ゲート電極パッドＧ１ａ、Ｇ２ａおよびＧ３ａが、それぞれゲート電極Ｇ１、Ｇ２およびＧ３の一方の端部に設けられている。接続ノードＣ１は、ゲート電極Ｇ１とゲート電極Ｇ２との間に幅広に形成されている該蛇行ゲート電極の１つ以上の湾曲領域に設けられ、また、接続ノードＣ２は、ゲート電極Ｇ２とゲート電極Ｇ３との間に幅広に形成されている該蛇行ゲート電極の１つ以上の湾曲領域に設けられている。第４の抵抗１４０は、ゲート電極パッドＧ１ａと接続ノードＣ１との間に接続され、また、第４の抵抗１４１および１４２は、それぞれ接続ノードＣ２と、ゲート電極パッドＧ２ａおよびＧ３ａとの間に接続されている。
【００３８】
図４Ｊは、図３Ｊに示す回路図の実施例を示す。ゲート電極パッドＧ１ａ、Ｇ２ａ、Ｇ３ａおよびＧ４ａが、それぞれゲート電極Ｇ１、Ｇ２、Ｇ３およびＧ４の一方の端部に設けられている。接続ノードＣ３は、ゲート電極Ｇ３とゲート電極Ｇ４との間に幅広に形成されている該蛇行ゲート電極の湾曲領域に設けられている。第４の抵抗１４０は、ゲート電極パッドＧ４ａと接続ノードＣ３との間に接続され、第５の抵抗１５０は、ゲート電極パッドＧ１ａとソース電極Ｓとの間に接続され、第６の抵抗１６０は、ゲート電極パッドＧ１ａとゲート電極パッドＧ２ａとの間に接続され、および第６の抵抗１６１は、ゲート電極パッドＧ２ａとゲート電極パッドＧ３ａとの間に接続されている。
【００３９】
図４Ｋは、図３Ｌに示す回路図の実施例を示す。ゲート電極パッドＧ１ａ、Ｇ２ａ、Ｇ３ａおよびＧ４ａが、それぞれゲート電極Ｇ１、Ｇ２、Ｇ３およびＧ４の一方の端部に設けられている。接続ノードＣ１、Ｃ２およびＣ３は、それぞれゲート電極Ｇ１と、ゲート電極Ｇ２との間、ゲート電極Ｇ２とゲート電極Ｇ３との間、ゲート電極Ｇ３とゲート電極Ｇ４との間に幅広に形成されている該蛇行ゲート電極の湾曲領域に設けられている。第４の抵抗１４０、１４１、１４２および１４３は、それぞれゲート電極パッドＧ１ａと接続ノードＣ１との間、ゲート電極パッドＧ２ａと接続ノードＣ２との間、ゲート電極パッドＧ３ａと接続ノードＣ２との間、およびゲート電極パッドＧ４ａと接続ノードＣ３との間に接続されている。
【００４０】
（第三のタイプの化合物半導体ＥＳＤ保護装置）
図５Ａ〜図５Ｃは、本発明によって提供される第三のタイプの化合物半導体ＥＳＤ保護装置の実施形態を示す回路図である。第三のタイプの化合物半導体ＥＳＤ保護装置は、マルチゲートＥ−ＦＥＴ（１００〜１０２）と、少なくとも１つの第７の抵抗１７０と、少なくとも１つの第８の抵抗（１８０〜１８２）とを備えている。該マルチゲートＥ−ＦＥＴは、ソース電極Ｓと、ドレイン電極Ｄと、該ソース電極とドレイン電極との間に設けられた複数のゲート電極（Ｇ１〜Ｇ４）とを備えている。該複数のゲート電極は、該少なくとも１つの第７の抵抗を介して、該ソース電極またはドレイン電極に接続されている。一方向に接続されたゲート電極を有する該マルチゲートＥ−ＦＥＴは、単一のダイオードとして動作する。該１つ以上の第８の抵抗（１８０〜１８２）の各々は、２つのゲート電極間に接続されているため、該ゲート電極は、該１つ以上の第８の抵抗および第７の抵抗を介して、該ソース電極またはドレイン電極に間接的に接続することができる。図５Ａ〜図５Ｃに示す実施形態において、ゲート電極Ｇ１は、第７の抵抗１７０を介してソース電極Ｓに接続され、また、他のゲート電極は、１つ以上の第８の抵抗を介してゲート電極Ｇ１に接続されている。
【００４１】
図６Ａおよび図６Ｂは、図５Ａに示す回路図の２つの実施例を示す。図６Ａに示す実施例の構成は、図２Ｃに示す第一のタイプの化合物半導体ＥＳＤ保護装置の実施例の構成と同様である。ゲート電極パッドＧ１ａおよびＧ１ｂは、ゲート電極Ｇ１の１つの端部に設けられ、また、ゲート電極パッドＧ２ａおよびＧ２ｂは、ゲート電極Ｇ２の１つの端部に設けられている。第７の抵抗１７０は、ゲート電極パッドＧ１ａとソース電極Ｓとの間に接続され、また、第８の抵抗１８０は、ゲート電極パッドＧ１ｂとゲート電極パッドＧ２ａとの間に接続されている。図６Ｂに示す実施例の構成は、図２Ａに示す第一のタイプの化合物半導体ＥＳＤ保護装置の実施例の構成と同様である。ゲート電極パッドＧ１ａおよびＧ２ａは、それぞれゲート電極Ｇ１およびＧ２の一方の端部に設けられている。第７の抵抗１７０は、ゲート電極パッドＧ１ａとソース電極Ｓとの間に接続され、また、第８の抵抗１８０は、ゲート電極パッドＧ１ａとげゲート電極パッドＧ２ａとの間に接続されている。
【００４２】
図６Ｃは、図５Ｂに示す回路図の実施例を示す。図６Ｃに示す実施例の構成もまた、図２Ａに示す第一のタイプの化合物半導体ＥＳＤ保護装置の実施例の構成と同様である。第７の抵抗１７０は、ゲート電極パッドＧ１ａとソース電極Ｓとの間に接続され、第８の抵抗１８０は、ゲート電極パッドＧ１ａとゲート電極パッドＧ２ａとの間に接続され、および第８の抵抗１８１は、ゲート電極パッドＧ２ａとゲート電極パッドＧ３ａとの間に接続されている。
【００４３】
上述したマルチゲートＥ−ＦＥＴは、化合物半導体材料であるＧａＡｓまたはＧａＮによって形成することができる。ＧａＡｓ  Ｅ−ＦＥＴの場合、該素子は、高電子移動度トランジスタ（ＨＥＭＴ）または擬似格子整合型高電子移動度トランジスタ（ｐＨＥＭＴ）とすることができる。該複数のゲート電極の各ゲート電極の幅は、０．１ｍｍ〜１０ｍｍであり、好ましくは１ｍｍである。第１および第２の抵抗の抵抗値は、２×１０２〜２×１０４オーム、好ましくは、１×１０３〜１０×１０３オームである。上述した化合物半導体ＥＳＤ保護装置の各実施形態は、１つのマルチゲートＥ−ＦＥＴを含んでいる。また、該化合物半導体ＥＳＤ保護装置は、直列に接続された複数の本発明によるマルチゲートＥ−ＦＥＴを含むことができる。また、該化合物半導体ＥＳＤ保護装置は、少なくとも１つの本発明によるマルチゲートＥ−ＦＥＴと、直列に接続された少なくとも１つの従来のシングルゲートＥ−ＦＥＴとを含むことができる。
【００４４】
要約すると、本発明は、化合物半導体ＥＳＤ保護装置を提供するというその想定した目的を確かに達することができる。本発明は、以下の効果を有する。
１．本発明によって提供される化合物半導体ＥＳＤ保護装置は、直列接続された化合物半導体シングルゲートＥ−ＦＥＴダイオードの代わりに、化合物半導体マルチゲートＥ−ＦＥＴを用いる。そのため、装置全体をより小さく形成することができる。
２．本発明によって提供される化合物半導体ＥＳＤ保護装置は、化合物半導体マルチゲートＥ−ＦＥＴを用いるため、Ｅ−ＦＥＴと、そのためのＥＳＤ保護回路とを備える回路を、同じチップ上に集積することができる。オンチップＥＳＤ保護回路を用いることにより、その集積回路のサイズを大幅に小さくすることができ、また、その製造プロセスを著しく簡単にすることができる。
３．本発明によって提供される化合物半導体ＥＳＤ保護装置の一形態では、ある抵抗によって別のゲート電極に接続された少なくとも１つのゲートが、別の抵抗によってソース電極、ドレイン電極、または２つの隣接するゲート電極間のゲート間領域に接続されている化合物半導体マルチゲートＥ−ＦＥＴを用いる。その入力ＲＦ信号は、該抵抗に接続された２つのゲート電極に分割される。その結果として、各ゲート電極のＲＦ電圧振幅が低減され、該ＥＳＤ保護装置全体の線形性が向上する。
【００４５】
図面に関する上述の説明は、本発明の好適な実施形態のみのためのものである。多くの同等の局所的な変形および変更が、本発明に関連する当業者によって可能であり、およびそれらの変形および変更は、本発明の趣旨から逸脱しないため、それらの変形および変更は、添付のクレームによって定義される範囲に含まれると見なすべきである。
【符号の説明】
【００４６】
１０１    トリプルゲートＥ−ＦＥＴ
１４０    第４の抵抗
１５０    第５の抵抗
１５１    第５の抵抗
Ｃ１      接続ノード
Ｄ        ドレイン電極
Ｇ１      ゲート電極
Ｇ２      ゲート電極
Ｇ３      ゲート電極
Ｓ        ソース電極
【図１Ａ】
2014130991.tif 000003
【図１Ｂ】
2014130991.tif 000004
【図１Ｃ】
2014130991.tif 000005
【図１Ｄ】
2014130991.tif 000006
【図１Ｅ】
2014130991.tif 000007
【図２Ａ】
2014130991.tif 000008
【図２Ｂ】
2014130991.tif 000009
【図２Ｃ】
2014130991.tif 000010
【図２Ｄ】
2014130991.tif 000011
【図３Ａ】
2014130991.tif 000012
【図３Ｂ】
2014130991.tif 000013
【図３Ｃ】
2014130991.tif 000014
【図３Ｄ】
2014130991.tif 000015
【図３Ｅ】
2014130991.tif 000016
【図３Ｆ】
2014130991.tif 000017
【図３Ｇ】
2014130991.tif 000018
【図３Ｈ】
2014130991.tif 000019
【図３Ｉ】
2014130991.tif 000020
【図３Ｊ】
2014130991.tif 000021
【図３Ｋ】
2014130991.tif 000022
【図３Ｌ】
2014130991.tif 000023
【図３Ｍ】
2014130991.tif 000024
【図３Ｎ】
2014130991.tif 000025
【図４Ａ】
2014130991.tif 000026
【図４Ｂ】
2014130991.tif 000027
【図４Ｃ】
2014130991.tif 000028
【図４Ｄ】
2014130991.tif 000029
【図４Ｅ】
2014130991.tif 000030
【図４Ｆ】
2014130991.tif 000031
【図４Ｇ】
2014130991.tif 000032
【図４Ｈ】
2014130991.tif 000033
【図４Ｉ】
2014130991.tif 000034
【図４Ｊ】
2014130991.tif 000035
【図４Ｋ】
2014130991.tif 000036
【図５Ａ】
2014130991.tif 000037
【図５Ｂ】
2014130991.tif 000038
【図５Ｃ】
2014130991.tif 000039
【図６Ａ】
2014130991.tif 000040
【図６Ｂ】
2014130991.tif 000041
【図６Ｃ】
2014130991.tif 000042
【図７Ａ】
2014130991.tif 000043
【図７Ｂ】
2014130991.tif 000044
【図７Ｃ】
2014130991.tif 000045
【図７Ｄ】
2014130991.tif 000046
【図８Ａ】
2014130991.tif 000047
【図８Ｂ】
2014130991.tif 000048