(57)【要約】【課題】環境発電による交流電流を整流する際，微小電流に対するダイオードのリーク電流の割合が大きい。【解決手段】メインダイオードとメインダイオードにスイッチを介してそれぞれ並列に接続可能な単一又は複数のサブダイオードとをそれぞれ有しブリッジ接続された第１，第２，第３及び第４のダイオード群と，交流電源が供給される第１及び第２の入力端子と，第１のダイオード群を介して第１の入力端子と接続し第２のダイオード群を介して第２の入力端子と接続する第１の出力端子と，第３のダイオード群を介して第１の入力端子と接続し第４のダイオード群を介して第２の入力端子と接続する第２の出力端子と，少なくとも１つのダイオード群に流れる電流を検出し当該電流に基づいて当該電流が流れるダイオード群のスイッチを制御する制御回路とを有し，制御回路は当該電流の増加に応じて，メインダイオードに並列接続するサブダイオードを増やすことを特徴とするブリッジ整流回路。【選択図】  図１７
2014075950.tif 000002
【特許請求の範囲】
【請求項１】
メインダイオードと，前記メインダイオードにスイッチを介してそれぞれ並列に接続可能な単一又は複数のサブダイオードとをそれぞれ有し，ブリッジ接続された第１，第２，第３及び第４のダイオード群と，
交流電源が供給される第１及び第２の入力端子と，
前記第１のダイオード群を介して前記第１の入力端子と接続し，前記第２のダイオード群を介して前記第２の入力端子と接続する第１の出力端子と，
前記第３のダイオード群を介して前記第１の入力端子と接続し，前記第４のダイオード群を介して前記第２の入力端子と接続する第２の出力端子と，
前記第１，第２，第３及び第４のダイオード群のうち，少なくとも１つのダイオード群に流れる電流を検出し，検出した電流に基づいて，前記検出した電流が流れるダイオード群の前記スイッチを制御する制御回路とを有し，
前記制御回路は，前記検出した電流の増加に応じて，前記検出した電流が流れるダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やすことを特徴とするブリッジ整流回路。
【請求項２】
請求項１において，
前記交流電源は，環境発電によって生成されるブリッジ整流回路。
【請求項３】
請求項１において，
前記制御回路は，前記検出した電流の減少に応じて，前記検出した電流が流れるダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らすことを特徴とするブリッジ整流回路。
【請求項４】
請求項１において，
前記制御回路は，
前記交流電源から前記第１又は第２の入力端子に入力する入力電流を検出し，
前記検出した入力電流が第１の整流方向に流れるとき，前記検出した入力電流の増加に応じて，前記第１及び第４のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを増やし，
前記検出した入力電流が第２の整流方向に流れるとき，前記検出した入力電流の増加に応じて，前記第２及び第３のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを増やすことを特徴とするブリッジ整流回路。
【請求項５】
請求項４において，
前記制御回路は，
前記検出した入力電流が第１の整流方向に流れるとき，前記検出した入力電流の減少に応じて，前記第１及び第４のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを減らし，
前記検出した入力電流が第２の整流方向に流れるとき，前記検出した入力電流の減少に応じて，前記第２及び第３のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを減らすことを特徴とするブリッジ整流回路。
【請求項６】
請求項１において，
前記制御回路は，
前記第１又は第４のダイオード群のいずれかに流れる第１の電流を検出して，前記第１の電流の増加に応じて，前記第１及び第４のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを増やし，
前記第２又は第３のダイオード群のいずれかに流れる第２の電流を検出して，前記第２の電流の増加に応じて，前記第２及び第３のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを増やすことを特徴とするブリッジ整流回路。
【請求項７】
請求項６において，
前記制御回路は，
前記第１の電流の減少に応じて，前記第１及び第４のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを減らし，
前記第２の電流の減少に応じて，前記第２及び第３のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを減らすことを特徴とするブリッジ整流回路。
【請求項８】
請求項１において，
前記制御回路は，
前記第１，第２，第３及び第４のダイオード群それぞれに流れる電流を検出し，
前記第１のダイオード群に流れる電流の増加に応じて，前記第１のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やし，
前記第２のダイオード群に流れる電流の増加に応じて，前記第２のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やし，
前記第３のダイオード群に流れる電流の増加に応じて，前記第３のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やし，
前記第４のダイオード群に流れる電流の増加に応じて，前記第４のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やすことを特徴とするブリッジ整流回路。
【請求項９】
請求項８において，
前記制御回路は，
前記第１のダイオード群に流れる電流の減少に応じて，前記第１のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らし，
前記第２のダイオード群に流れる電流の減少に応じて，前記第２のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らし，
前記第３のダイオード群に流れる電流の減少に応じて，前記第３のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らし，
前記第４のダイオード群に流れる電流の減少に応じて，前記第４のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らすことを特徴とするブリッジ整流回路。
【請求項１０】
請求項１において，
前記メインダイオード及びサブダイオードはそれぞれ，第１導電型半導体基板内に形成された第２導電型ウェル領域と，前記第２導電型ウェル領域内に形成された第１導電型アノード領域と，前記第２導電型ウェル領域内に形成された第２導電型カソード領域とを有することを特徴とするブリッジ整流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，ブリッジ整流回路に関する。
【背景技術】
【０００２】
現在注目されている環境発電は，身の回りの利用されずに捨てられている微小エネルギを光，熱，振動，電磁波等から集め発電を行う技術である。例として，圧電素子にひずみを与えて発電する振動発電や，環境中の電波をアンテナで電力に変換する電波発電が挙げられる。通常，振動発電や電波発電で生じた電気エネルギを負荷回路に供給するために，発電により生じた交流電源から所望の電位の直流出力電圧を生成するＡＣ‐ＤＣコンバータが使用される。
【０００３】
ＡＣ‐ＤＣコンバータは，整流回路とＤＣ‐ＤＣコンバータ等を有し，まず整流回路によって交流電源の交流電圧を直流電圧に整流し，ＤＣ‐ＤＣコンバータによってこの直流電圧から所望の電位の出力電圧を生成する。
【０００４】
ここで，このＡＣ‐ＤＣコンバータが有する整流回路として，複数のダイオードを使用したブリッジ整流回路が知られている。ブリッジ整流回路の設計では，一般的に，ダイオードの材質により決定される，ダイオードに流せる電流密度と，ダイオードに流したい電流の最大電流値とに基づいて，ブリッジ整流回路に使用されるダイオードのサイズが決定される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−１８２１９１号公報
【特許文献２】特開平６−２９５５９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら，ダイオードを半導体基板に形成した場合，ダイオードが形成されたＮ型ウェル領域からＰ型基板に漏れるリーク電流が発生する。このリーク電流は主にダイオードのＰＮ接合部分の面積に比例して増大する。そのため，ダイオードに流せる電流密度が一定の場合，ダイオードに流したい最大電流値が高い程ダイオードのサイズは大きくなり，リーク電流は多くなる。
【０００７】
また，環境発電で得られるエネルギは外部環境の条件により変動し，整流回路のダイオードに流れる電流も変動する。そのため，最大電流値に基づいたサイズの大きいダイオードに，環境発電で生じた微弱な電流が流れた場合，ダイオードに流れる環境発電による電流に対するリーク電流の割合が大きくなってしまう。特に，微少エネルギを発電する期間が長い環境下では，発電した微少エネルギのうち，未使用でリークするエネルギの割合が大きいのは望ましくない。
【０００８】
そこで，本発明の目的は，リーク電流を抑制するブリッジ整流回路を提供することとする。
【課題を解決するための手段】
【０００９】
ブリッジ整流回路の第１の側面は，
メインダイオードと，前記メインダイオードにスイッチを介してそれぞれ並列に接続可能な単一又は複数のサブダイオードとをそれぞれ有し，ブリッジ接続された第１，第２，第３及び第４のダイオード群と，
交流電源が供給される第１及び第２の入力端子と，
前記第１のダイオード群を介して前記第１の入力端子と接続し，前記第２のダイオード群を介して前記第２の入力端子と接続する第１の出力端子と，
前記第３のダイオード群を介して前記第１の入力端子と接続し，前記第４のダイオード群を介して前記第２の入力端子と接続する第２の出力端子と，
前記第１，第２，第３及び第４のダイオード群のうち，少なくとも１つのダイオード群に流れる電流を検出し，検出した電流に基づいて，前記検出した電流が流れるダイオード群の前記スイッチを制御する制御回路とを有し，
前記制御回路は，前記検出した電流の増加に応じて，前記検出した電流が流れるダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やす。
【発明の効果】
【００１０】
第１の側面によれば，リーク電流を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】ＡＣ‐ＤＣコンバータの一例を示す図である。
【図２】半導体基板に形成されたダイオードの一例を示す図である。
【図３】第1の実施の形態における第１のブリッジ整流回路を示す図である。
【図４】第１の実施の形態における第１のダイオード回路を示す図である。
【図５】第１の実施の形態における第１のダイオード回路のタイミングチャートである。
【図６】第１の実施の形態におけるダイオード群の入出力端の電位差とその電位差に対するダイオード群の入力電流を示す図である。
【図７】第１の実施の形態におけるフリップフロップＦ１及びＦ２の真理値表を示す図である。
【図８】第１の実施の形態におけるＰ型基板上にダイオードを配置したレイアウトの一例を示す図である。
【図９】第1の実施の形態における第２のブリッジ整流回路を示す図である。
【図１０】第１の実施の形態における第３のブリッジ整流回路を示す図である。
【図１１】第１の実施の形態における第４のブリッジ整流回路を示す図である。
【図１２】第１の実施の形態における第２のダイオード回路を示す図である。
【図１３】図１２のダイオード回路２２の具体的な動作例を示す。
【図１４】第２の実施の形態における第１のダイオード群及び制御回路を示す図である。
【図１５】第２の実施の形態における第１のダイオード群及び制御回路のタイミングチャートである。
【図１６】第２の実施の形態における第２のダイオード回路を示す図である。
【図１７】第３の実施の形態におけるブリッジ整流回路を示す図である。
【図１８】第３の実施の形態におけるダイオード群及び制御回路を示す図である。
【図１９】第３の実施の形態におけるダイオード群及び制御回路のタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下，図面を用いて本発明の実施の形態について説明する。
【００１３】
図１は，ＡＣ‐ＤＣコンバータの一例を示す図である。図１のＡＣ‐ＤＣコンバータ１０は，交流電源ｅと接続しその交流電流を直流電流ＩＡに変換する４個のダイオードＤＡ，ＤＢ，ＤＣ，ＤＤを用いたブリッジ整流回路１１と，端子ＮＡに接続するコンデンサＣＡと，端子ＮＡの電圧ＶＡから端子ＮＢに所望の電圧ＶＢを生成するＤＣ‐ＤＣコンバータ１２とを有し，交流電源ｅで発電されたエネルギから所望の電圧ＶＢを生成し負荷回路１４に供給する。
【００１４】
交流電源ｅには，振動発電やワイヤレス給電等の環境発電手段が用いられる。例えば，交流電源ｅに圧電素子を使用した場合，圧電体に加えられた振動エネルギが電気エネルギに変換されて，ノードＰＺ１とＰＺ２に交流電圧が生成される。圧電体に加えられる振動エネルギは，交流電源ｅの使用環境に応じて変動する。例えば，モータの振動が交流電源ｅの圧電体に加えられる環境下では，モーダが常時高速で振動する場合や間欠的に振動する場合等モータの振動の仕方により，交流電源ｅで発電される電気エネルギは変動する。
【００１５】
ＤＣ‐ＤＣコンバータ１２は，端子ＮＡとグランドの間に直列に接続されるスイッチＳＷＡ及びＳＷＢと，スイッチＳＷＡ及びＳＷＢの接続ノードＮＣと端子ＮＢとの間に接続するインダクタＬＡと，端子ＮＢに接続するコンデンサＣＢと，スイッチＳＷＡ及びＳＷＢを制御するスイッチング制御回路１３とを有する。
【００１６】
交流電源ｅに振動エネルギが加えられて環境発電が行われると，ブリッジ整流回路１１により交流電流が直流電流ＩＡに変換される。そして，直流電流ＩＡが端子ＮＡに入力し，コンデンサＣＡに電荷が充電され，端子ＮＡの電圧ＶＡが昇圧する。端子ＮＡの電圧ＶＡが所定の電圧Ｖ０に達するまでは，スイッチング制御回路１３は動作せず，端子ＮＢに所望の電圧ＶＢは出力されない。
【００１７】
端子ＮＡの電圧ＶＡが所定の電圧Ｖ０に達すると，スイッチング制御回路１３はスイッチＳＷＡをオンし，スイッチＳＷＢをオフする。これにより，接続ノードＮＣは端子ＮＡと同じ電圧ＶＡに上昇し，インダクタ電流ＩＬＡが徐々に上昇する。このインダクタ電流ＩＬＡにより，入力側のコンデンサＣＡに充電されていた電荷は出力側のコンデンサＣＢに移される。
【００１８】
所定の時間経過後，スイッチング制御回路１３はスイッチＳＷＡをオフし，スイッチＳＷＢをオンする。これにより，接続ノードＮＣはグランドの電圧より低い電圧に下がり，インダクタＬＡは蓄積した電磁エネルギによりインダクタ電流ＩＬＡを順方向に流し続け，コンデンサＣＢへの充電は継続する。ただし，インダクダ電流ＩＬＡは徐々に低下する。そして，インダクタ電流ＩＬＡがゼロになったとき，スイッチング制御回路１３はスイッチＳＷＢをオフし，インダクタ電流ＩＬＡが逆方向に流れるのを防止する。
【００１９】
このように，スイッチング制御回路１３がスイッチＳＷＡ及びＳＷＢのオンとオフを制御することにより，コンデンサＣＡの電荷がコンデンサＣＢに充電され，端子ＮＡの電圧ＶＡは低下する。そのため，スイッチング制御回路１３はスイッチＳＷＡ及びＳＷＢをオフにし，スイッチＳＷＡ及びＳＷＢの制御を停止する。
【００２０】
一方，低下した端子ＮＡの電圧ＶＡは，スイッチＳＷＡ及びＳＷＢの制御の停止中に交流電源ｅによって電荷がコンデンサＣＡに充電され続けることで，再び昇圧する。そして電圧ＶＡが再び所定の電圧Ｖ０に達すると，スイッチング制御回路１３は所定の時間スイッチＳＷＡをオン，スイッチＳＷＢをオフし，その後スイッチＳＷＡをオフ，スイッチＳＷＢをオンしてコンデンサＣＢに電荷を充電する。
【００２１】
このように端子ＮＡの電圧ＶＡが所定の電圧Ｖ０以上のときに，スイッチング制御回路１３は上記のスイッチＳＷＡ及びＳＷＢの制御を繰り返すことで，コンデンサＣＢに電荷が充電され，端子ＮＢに所望の電位の出力電圧ＶＢが生成される。
【００２２】
図２は，半導体基板に形成されたダイオードの一例を示す図である。図１のＡＣ‐ＤＣコンバータ１０のブリッジ整流回路１１に用いられるダイオードＤＡ〜ＤＤが，図２のように半導体基板に形成された場合，Ｎ型ウェル領域９０とＰ型基板９１との間に寄生ダイオードＤＳが存在する。ブリッジ整流回路１１の動作中，寄生ダイオードＤＳは逆バイアス状態に置かれ，逆方向のリーク電流Ｉｓｕｂが流れる。通常，リーク電流は，主に，Ｎ型ウェル領域９０とその上部のＰ＋層９２との間のＰＮ接合部分の面積に比例して増大するため，ダイオードのサイズが大きいほどリーク電流Ｉｓｕｂは大きくなる。
【００２３】
ここで，ダイオードのサイズは，ブリッジ整流回路の設計の際に，半導体材料によって決定されるダイオードに流せる電流密度と，ダイオードに流したい最大電流値とに基づいてサイズが決定される。そして，サイズが決定されたダイオードでは，一定のリーク電流Ｉｓｕｂが生じる。
【００２４】
図１の交流電源ｅのような環境発電においては，外部環境条件によって発電される電気エネルギが変動するため，ダイオードの入力電流Ｉｆｉｎは変動する。そのため，図１のブリッジ整流回路１１では，流したい最大電流値で設計されたダイオードに入力する入力電流Ｉｆｉｎは変動するが，そのダイオードで生じるリーク電流Ｉｓｕｂは一定となる。したがって，入力電流Ｉｆｉｎが小さい程，入力電流Ｉｆｉｎに対するリーク電流Ｉｓｕｂの割合は大きくなる。
【００２５】
環境発電では，通常，発電されるエネルギが微弱であるため，発電されたエネルギを最大限に利用できることが望ましい。そこで，以下，リーク電流を抑制し発電効率を改善するブリッジ整流回路について説明する。
【００２６】
［第1の実施の形態］
図３は，第1の実施の形態における第１のブリッジ整流回路を示す図である。図３のブリッジ整流回路２１は，図１のブリッジ整流回路１１が有するダイオードＤＡ〜ＤＤの代わりに，ダイオード回路２２Ａ〜２２Ｄをブリッジ接続したブリッジ整流回路である。なお，ダイオード回路２２Ａ〜２２Ｄは，後述するように，複数のダイオードを有するダイオード群２３Ａ〜２３Ｄとダイオード群の電流を検出する制御回路２４Ａ〜２４Ｄとを有する。
【００２７】
図３では，交流電源ｅから出力された交流電流の入力電流Ｉｆｉｎは，「交流電源ｅ→入力端子ＰＺ１→ダイオード回路２２Ｂ→出力端子ＰＺ４→コンデンサＣＡ→基準電圧ＧＮＤ→出力端子ＰＺ３→ダイオード回路２２Ｃ→入力端子ＰＺ２→交流電源ｅ」という順の第１の整流方向，若しくは「交流電源ｅ→入力端子ＰＺ２→ダイオード回路２２Ｄ→出力端子ＰＺ４→コンデンサＣＡ→基準電圧ＧＮＤ→出力端子ＰＺ３→ダイオード回路２２Ａ→入力端子ＰＺ１→交流電源ｅ」という順の第２の整流方向のいずれかに流れる。そして，入力電流Ｉｆｉｎは，ダイオード回路２２Ａ〜２２Ｄそれぞれが有するダイオードにより整流され，直流電流ＩＡに変換される。
【００２８】
図３では，後述するダイオード回路２２Ａ〜２２Ｄは，自身の制御回路により，それぞれ自身のダイオード群に入力される入力電流Ｉｆｉｎに基づいて，自身のダイオード群のダイオードのサイズを制御し，リーク電流Ｉｓｕｂを抑制する。
【００２９】
例えば，入力電流Ｉｆｉｎが最大電流値より低い微弱な電流である場合，ダイオード回路２２Ａ〜２２Ｄは，自身のダイオード群のダイオードのサイズに小さくしてリーク電流Ｉｓｕｂを抑制する。そして，交流電源ｅの発電エネルギが増加して入力電流Ｉｆｉｎが増加した場合には，ダイオード回路２２Ａ〜２２Ｄは，自身のダイオード群のダイオードのサイズを大きくして，ダイオードが破壊されずに入力電流Ｉｆｉｎが流れるようにする。
【００３０】
図４は，第１の実施の形態における第１のダイオード回路を示す図である。図４のダイオード回路２２は，図３のダイオード回路２２Ａ〜２２Ｄの構成を示す。ダイオード群２３は，図３のダイオード群２３Ａ〜２３Ｄの構成を示す。制御回路２４は，図３の制御回路２４Ａ〜２４Ｄの構成を示す。
【００３１】
ダイオード回路２２は，入力端子Ｎ１と出力端子Ｎ２との間にメインダイオードＤ１と，ＰＭＯＳトランジスタ（スイッチ）を介して並列に接続可能な単一又は複数のサブダイオードとを有するダイオード群２３と，ダイオード群２３の入力電流Ｉｆｉｎを検出する制御回路２４とを有する。図４には，例として，ダイオード群２３が２つのサブダイオードＤ２，Ｄ３を有する場合におけるダイオード回路２２の構成が示されている。サブダイオードが単一又は３個以上の複数個の場合においても，ダイオード群２３は図４と同様な構成を有する。
【００３２】
サブダイオードＤ２は，ＰＭＯＳトランジスタＰ１を介して入力端子Ｎ１と接続し，ＰＭＯＳトランジスタＰ３を介して出力端子Ｎ２に接続する。同様に，サブダイオードＤ３は，ＰＭＯＳトランジスタＰ２を介して入力端子Ｎ１と接続し，ＰＭＯＳトランジスタＰ４を介して出力端子Ｎ２に接続する。
【００３３】
ダイオードＤ１，Ｄ２，Ｄ３は，それぞれ寄生ダイオードＤＳ１，ＤＳ２，ＤＳ３を有している。ダイオードＤ１，Ｄ２，Ｄ３の順方向に電流が流れると，寄生ダイオードＤＳ１，ＤＳ２，ＤＳ３は逆バイアス状態に置かれ，それぞれ逆方向のリーク電流Ｉｓｕｂ１，Ｉｓｕｂ２，Ｉｓｕｂ３が流れる。
【００３４】
制御回路２４では，アンプＶＡＭＰ１は，入力端子Ｎ１と出力端子Ｎ２との間の電位差Ｖｆを増幅し出力ＶＡ１を出力する。比較器ＣＭＰ３は，入力端子Ｎ１の電圧と出力端子Ｎ２の電圧とを比較し，出力信号Ｒを出力する。比較器ＣＭＰ１は，アンプＶＡＭＰ１の出力ＶＡ１と参照電圧ＶＲＥＦ１とを比較し，比較結果／Ｓ１をフリップフロップＦ１に出力する。比較器ＣＭＰ２は，アンプＶＡＭＰ１の出力ＶＡ１と参照電圧ＶＲＥＦ１より高い参照電圧ＶＲＥＦ２とを比較し，比較結果／Ｓ２をフリップフロップＦ２に出力する。フリップフロップＦ１は，リセット優先のＲＳフリップフロップであり，比較器ＣＭＰ１の出力／Ｓ１及び比較器ＣＭＰ３の出力Ｒを入力し，ダイオード群２３が有するＰＭＯＳトランジスタＰ１及びＰ３のゲートに駆動信号Ｇ１を出力する。フリップフロップＦ２は，リセット優先のＲＳフリップフロップであり，比較器ＣＭＰ２の出力／Ｓ２及び比較器ＣＭＰ３の出力Ｒを入力し，ＰＭＯＳトランジスタＰ２及びＰ４のゲートに駆動信号Ｇ２を出力する。
【００３５】
つまり制御回路２４では，入力電流Ｉｆｉｎが増大するとダイオードの順方向の電位差Ｖｆも上昇し，アンプＶＡＭＰ１の出力ＶＡ１も昇圧する。そのため，比較器ＣＭＰ１，ＣＭＰ２は入力電流Ｉｆｉｎに応じた比較結果／Ｓ１，／Ｓ２を出力する。その結果，フリップフロップＦ１,Ｆ２の出力Ｇ１，Ｇ２は入力電流Ｉｆｉｎに応じた電位レベルとなる。
【００３６】
これにより，制御回路２４は，入力電圧Ｉｆｉｎが小さい場合には，ダイオード群２３のダイオードのサイズが小さくなるようにＰＭＯＳトランジスタＰ１〜Ｐ４のオン状態又はオフ状態を制御する。また，入力電圧Ｉｆｉｎが大きい場合には，制御回路２４は，ダイオード群２３のダイオードのサイズが大きくなるようにＰＭＯＳトランジスタＰ１〜Ｐ４のオン状態又はオフ状態を制御する。
【００３７】
次に，図５〜図７を参照して，図４のダイオード回路２２の具体的な動作について説明する。
【００３８】
図５は，第１の実施の形態における第１のダイオード回路のタイミングチャートである。図６は，第１の実施の形態におけるダイオード群の入出力端の電位差とその電位差に対するダイオード群の入力電流を示す図である。図７は，第１の実施の形態におけるフリップフロップＦ１及びＦ２の真理値表を示す図である。
【００３９】
図５に戻り，図５に示す動作が行われる時間Ｔ０までは，交流電源ｅでは環境発電が行われておらず，ダイオード群２３の入力端子Ｎ１と出力端子Ｎ２との間の電位差Ｖｆはゼロボルト（０Ｖ），入力電流Ｉｆｉｎゼロアンペア（０Ａ）である。
【００４０】
このとき，比較器ＣＭＰ３の出力ＲはＨレベル（高電位電源電圧。例えば、電圧ＶＡ）となる。また，アンプＶＡＭＰ１の出力はゼロボルト（０Ｖ）となるので，比較器ＣＭＰ１，ＣＭＰ２の出力／Ｓ１，／Ｓ２は，共にＨレベルである。その結果，フリップフロップＦ１，Ｆ２それぞれから出力される駆動信号Ｇ１，Ｇ２は共にＨレベルとなる（図７のレコードＤ）。そして，ダイオード群２３のＰＭＯＳトランジスタＰ１〜Ｐ４の各ゲートにはＨレベルが供給され，ＰＭＯＳトランジスタＰ１〜Ｐ４は全てオフ状態となる。そのため，電位差Ｖｆがゼロボルト（０Ｖ）のとき，ダイオード群２３のダイオードサイズは，メインダイオードＤ１のサイズとなる。
【００４１】
そして時間Ｔ０で交流電源ｅが環境発電を開始し，入力端子Ｎ１と出力端子Ｎ２との間の電位差Ｖｆが上昇する。しかし，電位差Ｖｆは，ダイオードがオン状態となる順方向電圧Ｖｆ０よりも低いため入力電流Ｉｆｉｎはゼロアンペア（０Ａ）である（図６のＡ）。
【００４２】
このとき，アンプＶＡＭＰ１の出力ＶＡ１は参照電圧ＶＲＥＦ１よりも低いため，比較器ＣＭＰ１，ＣＭＰ２の出力／Ｓ１，／Ｓ２は，それぞれＨレベルを維持する。また，入力端子Ｎ１の方が出力端子Ｎ２よりも電位が高いため，比較器ＣＭＰ３の出力はＬレベル（低電位電源電圧。例えば、０Ｖ）となる。その結果，フリップフロップＦ１，Ｆ２から出力される駆動信号Ｇ１，Ｇ２は，時間Ｔ０以前の状態であるＨレベルを維持する（図７のレコードＣ）。そのため，ダイオード群２３のＰＭＯＳトランジスタＰ１〜Ｐ４はオフ状態のままである。つまり，ダイオード群２３は，サイズをメインダイオードＤ１のサイズに維持する。
【００４３】
時間Ｔ１で電位差ＶｆがメインダイオードＤ１の順方向電圧Ｖｆ０に達すると，ダイオード群２３に入力電流Ｉｆ０が流れる。そして，時間Ｔ０以降，電位差Ｖｆの上昇とともに入力電流Ｉｆ０は増加する（図６のＢ）。また，それと共にアンプＶＡＭＰ１の出力ＶＡ１も上昇する。
【００４４】
入力電流ＩｆｉｎがメインダイオードＤ１を流れる際に，寄生ダイオードＤＳ１が逆バイアス状態となるため，リーク電流Ｉｓｕｂ１が生じる。したがって，ダイオード群２３の出力電流Ｉｆｏｕｔは，入力電流Ｉｆｉｎからリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１を差し引いた電流となる。なお，リーク電流Ｉｓｕｂ＝Ｉｓｕｂ１は入力電流Ｉｆｉｎに対して微弱であるため，図５では，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎと同様に増加するように示されている。
【００４５】
時間Ｔ２で，アンプＶＡＭＰ１の出力ＶＡ１が参照電圧ＶＲＥＦ１に達すると（図６においてＩｆｉｎ＝Ｉｆ１，Ｖｆ＝Ｖｆ１のとき），比較器ＣＭＰ１の出力／Ｓ１はＨレベルからＬレベルになる。その結果，フリップフロップＦ１から出力される駆動信号Ｇ１はＨレベルからＬレベルになる（図７のレコードＡ）。 
【００４６】
これにより，ダイオード群２３のＰＭＯＳトランジスタＰ１，Ｐ３がオフ状態からオン状態に切り替わり，メインダイオードＤ１とサブダイオードＤ２とが並列に接続される。それと共に，入力端子Ｎ１と出力端子Ｎ２との間の電位差Ｖｆが，図６のようにＶｆ１からＶｆ１‘に低下し，アンプＡＭＰ１の出力ＶＡ１も低下する。
【００４７】
このようにして，ダイオード群２３のサイズは，メインダイオードＤ１のサイズから，メインダイオードＤ１及びサブダイオードＤ２を合わせたサイズ（Ｄ１＋Ｄ２）に拡大される。
【００４８】
時間Ｔ２以降，電位差Ｖｆの上昇とともに入力電流Ｉｆｉｎはさらに増加（図６のＣ）する。それと共にアンプＡＭＰ１の出力ＶＡ１も上昇する。出力ＶＡ１が再び参照電圧ＶＲＥＦ１に達するまで比較器ＣＭＰ１の出力／Ｓ１はＨレベルとなるが，フリップフロップＦ１は時間Ｔ２の状態を保持するため（図７のレコードＣ），駆動信号Ｇ１はＬレベルのままである。そして，参照電圧ＶＲＥＦ１に達すると比較器ＣＭＰ１の出力／Ｓ１はＨレベルからＬレベルとなるが，フリップフロップＦ１から駆動信号Ｇ１は時間Ｔ２のときと同じＬレベルを出力するため（図７のレコードＡ），駆動信号Ｇ１はＬレベルを維持される。このようにして，時間Ｔ２以降はＰＭＯＳトランジスタＰ１，Ｐ３はオン状態となり，メインダイオードＤ１とサブダイオードＤ２との並列接続が維持される。
【００４９】
一方，ダイオード群２３の各ダイオードＤ１，Ｄ２では，入力電流ＩｆｉｎがメインダイオードＤ１及びサブダイオードＤ２を流れる際に，寄生ダイオードＤＳ１及びＤＳ２が逆バイアス状態となる。そのため，リーク電流Ｉｓｕｂ１，Ｉｓｕｂ２が生じる。したがって，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎからリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２とを差し引いた電流となる。なお，リーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２は入力電流Ｉｆｉｎに対して微弱であるため，図５では，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎと同様に増加するように示されている。
【００５０】
時間Ｔ３でアンプＶＡＭＰ１の出力ＶＡ１が参照電圧ＶＲＥＦ２に達すると（図６においてＩｆｉｎ＝Ｉｆ２，Ｖｆ＝Ｖｆ２のとき），比較器ＣＭＰ２の出力／Ｓ２はＨレベルからＬレベルになる。その結果，フリップフロップＦ２から出力される駆動信号Ｇ２はＨレベルからＬレベルになる（図７のレコードＡ）。
【００５１】
これにより，ダイオード群２３のＰＭＯＳトランジスタＰ２，Ｐ４がオフ状態からオン状態に切り替わり，メインダイオードＤ１とサブダイオードＤ２，Ｄ３とが並列に接続される。それと共に，入力端子Ｎ１と出力端子Ｎ２との間の電位差Ｖｆが，図６のようにＶｆ２からＶｆ２‘に低下し，アンプＡＭＰ１の出力ＶＡ１も低下する。
【００５２】
このようにして，ダイオード群２３のサイズは，メインダイオードＤ１及びサブダイオードＤ２を合わせたサイズ（Ｄ１＋Ｄ２）から，３つのダイオードＤ１，Ｄ２，Ｄ３を合わせたサイズ（Ｄ１＋Ｄ２＋Ｄ３）に拡大される。
【００５３】
時間Ｔ３以降，電位差Ｖｆの上昇とともに入力電流Ｉｆｉｎはさらに増加する（図６のＤ）。それと共にアンプＡＭＰ１の出力ＶＡ１も上昇する。そして，駆動信号Ｇ１は，上述した時間Ｔ２〜Ｔ３と同様にして，Ｌレベルを維持される。
【００５４】
また，駆動信号Ｇ２については，出力ＶＡ１が再び参照電圧ＶＲＥＦ２に達するまでは比較器ＣＭＰ２の出力／Ｓ２はＨレベルであるがフリップフロップＦ２は時間Ｔ３の状態を保持するため（図７のレコードＣ），駆動信号Ｇ２はＬレベルのままである。そして，出力ＶＡ１が参照電圧ＶＲＥＦ２に達すると比較器ＣＭＰ２の出力／Ｓ２はＨレベルからＬレベルとなるがフリップフロップＦ２はＬレベルの駆動信号Ｇ２を出力するため（図７のレコードＡ），駆動信号Ｇ２はＬレベルに維持される。
【００５５】
このようにして，時間Ｔ３以降は駆動信号Ｇ１，Ｇ２はＬレベルを維持され，ＰＭＯＳトランジスタＰ１〜Ｐ４はオン状態を維持される。すなわち，メインダイオードＤ１とサブダイオードＤ２，Ｄ３との並列接続が維持される。
【００５６】
一方，ダイオード群２３の各ダイオードＤ１〜Ｄ３では，入力電流Ｉｆｉｎがメインダイオード群２３のメインダイオードＤ１とサブダイオードＤ２，Ｄ３とを流れる際に，寄生ダイオードＤＳ１，ＤＳ２及びＤＳ３が逆バイアス状態となる。そのため，リーク電流Ｉｓｕｂ１，Ｉｓｕｂ２，Ｉｓｕｂ３が生じる。したがって，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎからリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２＋Ｉｓｕｂ３を差し引いた電流となる。なお，リーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２＋Ｉｓｕｂ３は入力電流Ｉｆｉｎに対して微弱であるため，図５では，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎと同様に増加するように示されている。
【００５７】
このように，制御回路２４は，入力電流Ｉｆｉｎが小さいときには，ＰＭＯＳトランジスタＰ１〜Ｐ４をオフ状態にしてダイオード群２３のサイズを小さくし，リーク電流Ｉｓｕｂを抑制する。また，制御回路２４は，入力電流Ｉｆｉｎの増加に従い，ダイオード群２３の並列接続するダイオード数が増えるように，ＰＭＯＳトランジスタＰ１〜Ｐ４を順にオン状態にする。これにより，ダイオード群２３はサイズを拡大され，大きな入力電流Ｉｆｉｎをも流すことができる。
【００５８】
時間Ｔ４で，入力電流Ｉｆｉｎは減少を開始し，電位差Ｖｆは低下する。それと共にアンプＡＭＰ１の出力ＶＡ１も低下する。入力電流Ｉｆｉｎは，電位差ＶｆがメインダイオードＤ１の順方向電圧Ｖｆ０に低下し入力電流Ｉｆｉｎがゼロアンペア（０Ａ）になる時間Ｔ７まで，減少する。
【００５９】
時間Ｔ４〜Ｔ５では，アンプＡＭＰ１の出力ＶＡ１が参照電圧ＶＲＥＦ２よりも高い。そのため比較器ＣＭＰ１，ＣＭＰ２の出力／Ｓ１，／Ｓ２は共にＬレベルとなり，駆動信号Ｇ１，Ｇ２は共にＬレベルに維持される（図７のＡ）。これにより，ＰＭＯＳトランジスタＰ１〜Ｐ４はオン状態を維持される。
【００６０】
時間Ｔ５〜Ｔ６では，アンプＡＭＰ１の出力ＶＡ１は参照電圧ＶＲＥＦ２以下でＶＲＥＦ１以上となる。そのため，比較器ＣＭＰ１の出力／Ｓ１はＬレベルとなり，駆動信号Ｇ１はＬレベルに維持される（図７のＡ）。また，比較器ＣＭＰ２の出力／Ｓ２はＨレベルとなり，駆動信号Ｇ２もＬレベルに維持される（図７のＣ）。これにより，ＰＭＯＳトランジスタＰ１〜Ｐ４はオン状態を維持される。
【００６１】
時間Ｔ６〜Ｔ７では，アンプＡＭＰ１の出力ＶＡ１は参照電圧ＶＲＥＦ１以下となる。そのため，比較器ＣＭＰ１，ＣＭＰ２の出力／Ｓ１，／Ｓ２は共にＨレベルとなり，駆動信号Ｇ１，Ｇ２はＬレベルを維持する（図７のＣ）。これにより，ＰＭＯＳトランジスタＰ１〜Ｐ４はオン状態を維持される。
【００６２】
時間Ｔ７で電位差ＶｆがメインダイオードＤ１の順方向電圧Ｖｆ０以下に低下し入力電流Ｉｆｉｎがゼロアンペア（０Ａ）になる。アンプＡＭＰ１の出力ＶＡ１は参照電圧ＶＲＥＦ１以下であるため，時間Ｔ６〜Ｔ７と同様，ＰＭＯＳトランジスタＰ１〜Ｐ４はオン状態を維持される。
【００６３】
そして，時間Ｔ８で電位差Ｖｆがゼロボルト（０Ｖ）になると，比較器ＣＭＰ３の出力ＲがＨレベルとなる。その結果，フリップフロップＦ１，Ｆ２から出力される駆動信号Ｇ１，Ｇ２は共にＬレベルからＨレベルとなる（図７のＤ）。これにより，ＰＭＯＳトランジスタＰ１〜Ｐ４はオフ状態になり，ダイオード群２３のサイズはメインダイオードＤ１のサイズとなる。
【００６４】
このように，時間Ｔ４以降，入力電流Ｉｆｉｎが減少しても，制御回路２４はダイオード群２３のＰＭＯＳトランジスタＰ１〜Ｐ４はオン状態に維持する。そして，ダイオード群２３の入力端子Ｎ１と出力端子Ｎ２との間の電位差がゼロボルト（０Ｖ）になると，制御回路２４は，ＰＭＯＳトランジスタＰ１〜Ｐ４をオフ状態にして，ダイオード群２３を時間Ｔ０以前の状態にリセットする。
【００６５】
図８は，第１の実施の形態におけるＰ型基板上にダイオードを配置したレイアウトの一例を示す図である。図８は，図４の各ダイオードＤ１〜Ｄ３のサイズが，ダイオードＤ３，Ｄ２，Ｄ１の順に大きい場合のＰ型基板９１上のレイアウト例を示す。図２で述べたようにダイオード回路２２はＮ型ウェル領域９０１，９０２，９０３からＰ型基板９１へのリーク電流を抑制することを目的とするため，ダイオードＤ１〜Ｄ３は，図８のように各Ｎ型ウェル領域９０１，９０２，９０３を分離して電気的に絶縁することが望ましい。
【００６６】
図９は，第1の実施の形態における第２のブリッジ整流回路を示す図である。図９のブリッジ整流回路２１は，図３のダイオード回路２２Ｃ，２２Ｄをダイオード群２３の構成を有するダイオード群２３Ｃ，２３Ｄに置き換えた構成である。
【００６７】
図９では，ダイオード回路２２Ｂの制御回路２４Ｂは，ダイオード群２３Ｂの入力電流Ｉｆｉｎに基づいて，ダイオード群２３Ｂだけでなく，「交流電源ｅ→入力端子ＰＺ１→ダイオード回路２２Ｂ→出力端子ＰＺ４→コンデンサＣＡ→基準電圧ＧＮＤ→出力端子ＰＺ３→ダイオード群２３Ｃ→入力端子ＰＺ２→交流電源ｅ」という順の第１の整流方向の経路上にあるダイオード群２３Ｃにも，駆動信号Ｇ１，Ｇ２を出力する。すなわち，制御回路２４Ｂは，ダイオード群２３Ｂ及びダイオード群２３Ｃのダイオードのサイズを制御する。
【００６８】
同様に，ダイオード回路２２Ａの制御回路２４Ａは，ダイオード群２３Ａの入力電流Ｉｆｉｎに基づいて，ダイオード群２３Ａだけでなく，「交流電源ｅ→入力端子ＰＺ２→ダイオード群２３Ｄ→出力端子ＰＺ４→コンデンサＣＡ→基準電圧ＧＮＤ→出力端子ＰＺ３→ダイオード回路２２Ａ→入力端子ＰＺ１→交流電源ｅ」という順の第２の整流方向の経路上にあるダイオード群２３Ｄにも駆動信号Ｇ１，Ｇ２を出力する。すなわち，制御回路２４Ａは，ダイオード群２３Ａ及びダイオード群２３Ｄのダイオードのサイズを制御する。
【００６９】
また，ブリッジ整流回路２１は，図９と同様に，図１０，図１１に示す構成であってもよい。図１０は，第１の実施の形態における第３のブリッジ整流回路を示す図である。図１０のブリッジ整流回路２１は，図３のダイオード回路２２Ａ，２２Ｃをダイオード群２３の構成を有するダイオード群２３Ａ，２３Ｃに置き換えた構成を有する。
【００７０】
ダイオード回路２２Ｂの制御回路２４Ｂが出力する駆動信号Ｇ１，Ｇ２は，ダイオード回路２２Ｂのダイオード群２３Ｂだけでなく，ダイオード群２３Ｃにも供給される。同様に，ダイオード回路２２Ｄの制御回路２４Ｄが出力する駆動信号Ｇ１，Ｇ２は，ダイオード回路２２Ｄのダイオード群２３Ｄだけでなく，ダイオード群２３Ａにも供給される。
【００７１】
図１１は，第１の実施の形態における第４のブリッジ整流回路を示す図である。図１１のブリッジ整流回路２１は，図３のダイオード回路２２Ｂ，２２Ｄをダイオード群２３の構成を有するダイオード群２３Ｂ，２３Ｄに置き換えた構成を有する。
【００７２】
ダイオード回路２２Ａの制御回路２４Ａが出力する駆動信号Ｇ１，Ｇ２は，ダイオード回路２２Ａのダイオード群２３Ａだけでなく，ダイオード群２３Ｄにも供給される。同様に，ダイオード回路２２Ｃの制御回路２４Ｃが出力する駆動信号Ｇ１，Ｇ２は，ダイオード回路２２Ｃのダイオード群２３Ｃだけでなく，ダイオード群２３Ｂにも供給される。
【００７３】
このように図９〜図１１では，入力電流Ｉｆｉｎが流れる第１又は第２の整流方向の経路上に存在する１対のダイオード群がそれぞれ同じ電流を流すので，各整流方向の経路上にある１対のダイオード群に対して，共通の制御回路が，それぞれの入力電流Ｉｆｉｎに基づいて，その入力電流Ｉｆｉｎが流れる１対のダイオード群のダイオードのサイズを制御する。これにより，図９〜図１１のブリッジ整流回路２１は，図３のようにダイオード群ごとに制御回路を設けるよりも回路面積を削減することができる。
【００７４】
図１２は，第１の実施の形態における第２のダイオード回路を示す図である。図１２は，図４と重複する箇所については同じ符号を付している。
【００７５】
ここで，図４及び図５では，サブダイオードＤ２及びＤ３は，交流電源ｅが環境発電を開始する時間Ｔ０以降，Ｄ２，Ｄ３の順にメインダイオードＤ１に接続する。一方，比較器ＣＭＰ２は，時間Ｔ０から，アンプＶＡＭＰ１の出力ＶＡ１が比較器ＣＭＰ２の参照電圧ＶＲＥＦ２に達する時間Ｔ３まで比較動作を行う。したがって，比較器ＣＭＰ２の比較動作は，本来時間Ｔ２から開始されれば，時間Ｔ０〜時間Ｔ２の間は不要である。
【００７６】
この点に鑑み，図１２では，ダイオード回路２２は，時間Ｔ０以降，比較器ＣＭＰ２がサブダイオードＤ２がメインダイオードＤ１に接続した後に比較動作を開始でき，図４の構成に比べて比較器による消費電流を削減できるようにする。
【００７７】
図１２の比較器ＣＭＰ２は，図４と異なり，駆動信号Ｇ１反転した信号をイネーブル信号として供給されている。駆動信号Ｇ１がＨレベルのときは比較器ＣＭＰ２は非活性状態となり，Ｈレベルで一定の出力／Ｓ２を出力する。そして，駆動信号Ｇ１がＬレベルになると，すなわちサブダイオードＤ２がメインダイオードＤ１に接続されると，比較器ＣＭＰ２は活性状態となり比較動作を行う。
【００７８】
また，図１２の制御回路２４は，比較器ＣＭＰ２の反転入力端子に接続する参照電圧に，ＶＲＥＦ２ではなく比較器ＣＭＰ１と同じＶＲＥＦ１を使用する。サブダイオードＤ２がメインダイオードＤ１に接続した後に比較器ＣＭＰ２は比較動作を開始するため，図１２の制御回路２４は１種類の参照電圧を使用して，ダイオード群２３のダイオードのサイズを段階的に拡大することもできる。
【００７９】
図１３は，第１の実施の形態における第２のダイオード回路のタイミングチャートである。図１３は，図１２のダイオード回路２２の具体的な動作例を示す。
【００８０】
図１３では，時間Ｔ０までは図５と同様に，ダイオード群２３の入力端子Ｎ１と出力端子Ｎ２との間の電位差Ｖｆはゼロボルト（０Ｖ），入力電流Ｉｆｉｎゼロアンペア（０Ａ）である。
【００８１】
そのため図５と同様に，比較器ＣＭＰ３の出力ＲはＨレベル，比較器ＣＭＰ１の出力／Ｓ１はＨレベル，フリップフロップＦ１の出力である駆動信号Ｇ１は，Ｈレベルとなる。これにより，比較器ＣＭＰ２は比較動作を行わず，Ｈレベルで一定の出力／Ｓ２を出力する。そして，フリップフロップＦ２の出力である駆動信号Ｇ２は，Ｈレベルとなる（図７のＢ）。
【００８２】
このとき，ダイオード群２３のＰＭＯＳトランジスタＰ１〜Ｐ４の各ゲートにはＨレベルが供給され，ＰＭＯＳトランジスタＰ１〜Ｐ４は全てオフ状態となる。そのため，電位差Ｖｆがゼロボルト（０Ｖ）のとき，ダイオード群２３のダイオードサイズは，メインダイオードＤ１のサイズとなる。
【００８３】
そして，時間Ｔ０以降，比較器ＣＭＰ１及びフリップフロップＦ１は図５と同様に動作を行う。しかし，比較器ＣＭＰ２は，アンプＶＡＭＰ１の出力ＶＡ１が最初に参照電圧ＶＲＥＦ１に達する時間Ｔ２までは駆動信号Ｇ１がＨレベルであるため，出力／Ｓ２はＨレベルで一定である。これにより，フリップフロップＦ２は，駆動信号Ｇ２を時間Ｔ０以前の状態を維持する（図７のＣ）。このようにして，時間Ｔ０〜Ｔ２では比較器ＣＭＰ２の比較動作は行われずＰＭＯＳトランジスタＰ１，Ｐ４はオフ状態に維持され，比較器ＣＭＰ２の電流消費が抑えられる。
【００８４】
時間Ｔ２に駆動信号Ｇ１がＨレベルからＬレベルになるため，比較器ＣＭＰ２は時間Ｔ２より比較動作を行い，Ｈレベルの出力／Ｓ２を出力する。これにより，フリップフロップＦ２は，駆動信号Ｇ２を時間Ｔ２の状態，すなわちＨレベルに維持する（図７のＣ）。なお，時間Ｔ２にダイオード群２３のダイオードのサイズは，図５と同様に，メインダイオードＤ１とサブダイオードＤ２とを合わしたサイズ（Ｄ１＋Ｄ２）に拡大される。
【００８５】
時間Ｔ３にアンプＶＡＭＰ１の出力ＶＡ１が再び参照電圧ＶＲＥＦ１に達すると，比較器ＣＭＰ２の出力／Ｓ２はＨレベルからＬレベルになる。そして，フリップフロップＦ２から出力される駆動信号Ｇ２はＨレベルからＬレベルになる（図７のＡ）。これにより，ＰＭＯＳトランジスタＰ１〜Ｐ４は全てオン状態となる。つまり，ダイオード群２３のサイズが，図５と同様に，メインダイオードＤ１とサブダイオードＤ２，Ｄ３とを合わしたサイズ（Ｄ１＋Ｄ２＋Ｄ３）に拡大される。
【００８６】
時間Ｔ３以降は，比較器ＣＭＰ２は比較器ＣＭＰ１と同様に動作を行う。すなわち，比較器ＣＭＰ２は，図５の比較器ＣＭＰ１と同様に動作を行う。その結果，駆動信号Ｇ１，Ｇ２は，電位差Ｖｆがゼロボルト（０Ｖ）になる時間Ｔ８までＬレベルを維持される。つまり，ダイオード群２３のサイズは，メインダイオードＤ１とサブダイオードＤ２，Ｄ３とを合わしたサイズ（Ｄ１＋Ｄ２＋Ｄ３）のままである。
【００８７】
そして，時間Ｔ８で比較器ＣＭＰ３の出力ＲがＬレベルからＨレベルに立ち上がることで，駆動信号Ｇ１，Ｇ２はＨレベルにリセットされる。つまり，ダイオード群２３のサイズは，メインダイオードＤ１のサイズにリセットされる。
【００８８】
以上のように，第１の実施の形態では，図４又は図１２に示すダイオード回路２２の制御回路２４は，入力電流Ｉｆｉｎが小さいときにはダイオード群２３のダイオードのサイズをメインダイオードＤ１のサイズに小さくして，リーク電流Ｉｓｕｂを抑制する。そして，制御回路２４は，入力電流Ｉｆｉｎが増大するに従い，メインダイオードＤ１に並列接続するサブダイオード数を増やすように，ＰＭＯＳトランジスタＰ１〜Ｐ４を制御してダイオード群２３のダイオードのサイズを大きくし，大きな入力電流Ｉｆｉｎが流れるようにする。
【００８９】
［第２の実施の形態］
第１の実施の形態では，図５や図１３で説明した時間Ｔ４以降は，入力電流Ｉｆｉｎが減少しても図４のダイオード群２３のダイオードのサイズは，ダイオードＤ１〜Ｄ３を合わしたサイズに維持される。そのため，入力電流Ｉｆｉｎが小さくなると，リーク電流Ｉｓｕｂの割合が大きくなってしまう。図４の制御回路２４が，さらにＶＡ１の減少に応じてダイオード群２４のダイオードのサイズを縮小する回路を有することで，入力電流Ｉｆｉｎが小さくなった場合のリーク電流は抑制され得るが，制御回路２４の規模が大きくなってしまう。
【００９０】
そこで，第２の実施の形態では，図３や図９〜図１１のダイオード群２３Ａ〜２３Ｄは後述するダイオード群３３の構成を有し，制御回路２４Ａ〜２４Ｄは後述する制御回路３４の構成を有する。これにより，図３や図９〜図１１のブリッジ整流回路１１は，入力電流Ｉｆｉｎが減少するに従って，ダイオードのサイズを小さくしてリーク電流を低減することができる。
【００９１】
図１４は，第２の実施の形態における第１のダイオード群及び制御回路を示す図である。図１４のダイオード群３３は，第１の実施の形態における図４のダイオード群２３と同様な構成を有する。なお，図４と重複する箇所については同じ符号を付している。
【００９２】
制御回路３４では，入力端子Ｎ１とダイオード群３３との間にセンス抵抗ＲＳが設けられ，電流アンプＣＡＭＰ１がセンス抵抗ＲＳの両端の電位差によって入力電流Ｉｆｉｎを検出する。そして，比較器ＣＭＰ１は，電流アンプＣＡＭＰ１の出力ＣＡ１と参照電圧ＶＲＥＦ１とを比較し，ＰＭＯＳトランジスタＰ１，Ｐ３のゲートに駆動信号Ｇ１を出力する。また，比較器ＣＭＰ２は，電流アンプＣＡＭＰ１の出力ＣＡ１と参照電圧ＶＲＥＦ１より高い参照電圧ＶＲＥＦ２とを比較し，ＰＭＯＳトランジスタＰ２，Ｐ４のゲートに駆動信号Ｇ２を出力する。
【００９３】
制御回路３４は，このような構成により，入力電流Ｉｆｉｎが増加するに従い，ＰＭＯＳトランジスタＰ１〜Ｐ４をＰ１及びＰ３，Ｐ２及びＰ４の順にオフ状態からオン状態に制御して，ダイオード群３３のダイオードのサイズを拡大する。また，制御回路３４は，入力電流Ｉｆｉｎが減少するに従い，ＰＭＯＳトランジスタＰ１〜Ｐ４をＰ２及びＰ４，Ｐ１及びＰ３の順にオン状態からオフ状態に制御して，ダイオード群３３のダイオードのサイズを縮小する。
【００９４】
図１５は，第２の実施の形態における第１のダイオード群及び制御回路のタイミングチャートである。図１５のタイミングチャートは，時間Ｔ０から時間Ｔ６において入力電流Ｉｆｉｎが図１５に示すように増減した場合における，出力端子Ｎ２の出力電流Ｉｆｏｕｔ，リーク電流Ｉｓｕｂ，電流アンプＣＡＭＰ１の出力ＣＡ１，及び駆動信号Ｇ１，Ｇ２を示す。
【００９５】
時間Ｔ０では，入力電流Ｉｆｉｎが増加するとセンス抵抗ＲＳの両端の電位差が大きくなるため，電流アンプＣＡＭＰ１の出力ＣＡ１は上昇する。このとき出力ＣＡ１は参照電圧ＶＲＥＦ１よりも低いため，比較器ＣＭＰ１，ＣＭＰ２はそれぞれＨレベルの駆動信号Ｇ１，Ｇ２を出力する。
【００９６】
これにより，ダイオード群３３のＰＭＯＳトランジスタＰ１〜Ｐ４は全てオフ状態となり，ダイオード群３３のダイオードサイズは，メインダイオードＤ１のサイズとなる。
【００９７】
ここで，入力電流ＩｆｉｎがメインダイオードＤ１を流れる際に，寄生ダイオードＤＳ１が逆バイアス状態となるため，リーク電流Ｉｓｕｂ＝Ｉｓｕｂ１が生じる。したがって，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎからリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１を差し引いた電流となる。なお，リーク電流Ｉｓｕｂ＝Ｉｓｕｂ１は入力電流Ｉｆｉｎに対して微弱であるため，図１５では，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎと同様に増加するように示されている。
【００９８】
時間Ｔ１で，電流アンプＣＡＭＰ１の出力ＣＡ１が参照電圧ＶＲＥＦ１に達すると，比較器ＣＭＰ１は駆動信号Ｇ１をＨレベルからＬレベルにし，比較器ＣＭＰ２はＨレベルの駆動信号Ｇ２を維持する。
【００９９】
これにより，ダイオード群３３のＰＭＯＳトランジスタＰ１〜Ｐ４のうち，ＰＭＯＳトランジスタＰ１及びＰ３はオン状態になり，ＰＭＯＳトランジスタＰ２及びＰ４はオフ状態を維持される。すなわち，ダイオード群３３のダイオードサイズは，メインダイオードＤ１とサブダイオードＤ２を合わしたサイズ（Ｄ１＋Ｄ２）に拡大される。
【０１００】
そして，入力電流ＩｆｉｎがダイオードＤ１及びＤ２を流れると，寄生ダイオードＤＳ１及びＤＳ２が逆バイアス状態となるため，リーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２が生じる。したがって，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎからリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２を差し引いた電流となる。なお，リーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２は入力電流Ｉｆｉｎに対して微弱であるため，図１５では，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎと同様に増加するように示されている。
【０１０１】
時間Ｔ２で，電流アンプＣＡＭＰ１の出力ＣＡ１が参照電圧ＶＲＥＦ２に達すると，比較器ＣＭＰ１は駆動信号Ｇ１をＬレベルを維持し，比較器ＣＭＰ２は駆動信号Ｇ２をＨレベルからＬレベルにする。
【０１０２】
これにより，ダイオード群３３のＰＭＯＳトランジスタＰ１〜Ｐ４は全てオン状態となる。すなわち，ダイオード群３３のダイオードサイズは，メインダイオードＤ１とサブダイオードＤ２，Ｄ３とを合わしたサイズ（Ｄ１＋Ｄ２＋Ｄ３）に拡大される。
【０１０３】
そして，入力電流ＩｆｉｎがダイオードＤ１〜Ｄ３を流れると，寄生ダイオードＤＳ１〜ＤＳ３が逆バイアス状態となるため，リーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２＋Ｉｓｕｂ３が生じる。したがって，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎからリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２＋Ｉｓｕｂ３を差し引いた電流となる。なお，リーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２＋Ｉｓｕｂ３は入力電流Ｉｆｉｎに対して微弱であるため，図１５では，出力電流Ｉｆｏｕｔは入力電流Ｉｆｉｎと同様に増加するように示されている。
【０１０４】
入力電流Ｉｆｉｎは時間Ｔ３から減少を開始し，それに伴いセンス抵抗ＲＳの両端の電位差が小さくなる。それと共に，電流アンプＣＡＭＰ１の出力ＣＡ１も低下する。そして，時間Ｔ４で，電流アンプＣＡＭＰ１の出力ＣＡ１が参照電圧ＶＲＥＦ２より低くなると，比較器ＣＭＰ１はＬレベルの駆動信号Ｇ１を維持するが，比較器ＣＭＰ２は駆動信号Ｇ２をＬレベルからＨレベルにする。
【０１０５】
これにより，ダイオード群３３のＰＭＯＳトランジスタＰ１及びＰ３はオン状態のままであるが，ＰＭＯＳトランジスタＰ２及びＰ４はオフ状態にされる。すなわち，ダイオード群３３のダイオードサイズは，メインダイオードＤ１とサブダイオードＤ２を合わしたサイズ（Ｄ１＋Ｄ２）に縮小される。その結果，ダイオード群３３で生じるリーク電流が，寄生ダイオードＤＳ１及びＤＳ２のリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２に減少する。
【０１０６】
時間Ｔ５で，電流アンプＣＡＭＰ１の出力ＣＡ１が参照電圧ＶＲＥＦ１より低くなると，比較器ＣＭＰ１は駆動信号Ｇ１をＬレベルからＨレベルにし，比較器ＣＭＰ２は駆動信号Ｇ２をＨレベルに維持する。
【０１０７】
これにより，ダイオード群３３のＰＭＯＳトランジスタＰ１〜Ｐ４は全てオフ状態になり，ダイオード群３３のダイオードサイズは，メインダイオードＤ１のサイズに縮小される。その結果，ダイオード群３３で生じるリーク電流が，寄生ダイオードＤＳ１のリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１に減少する。
【０１０８】
このように，第２の実施の形態では，制御回路３４は，図４，図１２のフリップフロップＦ１及びＦ２を設けない構成にして，１つのセンス抵抗ＲＳ，１つのアンプＶＡＭＰ１及び２つの比較器ＣＭＰ１，ＣＭＰ２を有する比較的規模の小さい構成で，入力電流Ｉｆｉｎに従い，ダイオード群３３のダイオードのサイズを制御する。すなわち，制御回路３４は，入力電流Ｉｆｉｎが増大するに従い，ダイオードのサイズを拡大し，大きな入力電流Ｉｆｉｎが流れるようにする。また，入力電流Ｉｆｉｎが減少するに従い，ダイオードのサイズを縮小し，リーク電流を抑制する。
【０１０９】
そして，図３や図９〜図１１のダイオード群２３Ａ〜２３Ｄが図１４のダイオード群３３の構成を有し，制御回路２４Ａ〜２４Ｄが制御回路３４の構成を有することにより，ブリッジ整流回路１１はリーク電流を抑制して，交流電流を直流電流ＩＡに変換することができる。
【０１１０】
図１６は，第２の実施の形態における第２のダイオード回路を示す図である。図１６の制御回路３４は，図１４の制御回路３４の変形例である。図１６の制御回路３４は，センス抵抗ＲＳの代わりにＭＯＳトランジスタＰ５を有する。また，図１６では，図１４と重複する箇所については同じ符号が付されている。
【０１１１】
図１６の場合，トランジスタＴ１のゲートには外部から制御信号Ｇ０が供給され，ブリッジ整流回路が動作する際には，制御信号Ｇ０がＬレベルとなり，トランジスタＰ５は非飽和かつ導通状態となる。入力電流Ｉｆｉｎが非飽和のトランジスタＰ５に流れると，トランジスタＰ５のオン抵抗によって，入力電流Ｉｆｉｎの増大とともにトランジスタＰ５の両端に電位差が大きくなり，入力電流Ｉｆｉｎの減少とともにトランジスタＰ５の両端に電位差が小さくなる。そして，制御回路３４は，図１４の制御回路３４と同様に，トランジスタＰ５の両端の電位差に基づいて，駆動信号Ｇ１，Ｇ２を出力する。その結果，ダイオード群３３は，図１４のダイオード群３３と同様に，入力電流Ｉｆｉｎが増加するに従いダイオードのサイズを拡大され，入力電流Ｉｆｉｎが減少するに従いダイオードのサイズを縮小される。これにより，ダイオード群３３で生じるリーク電流は抑制される。
【０１１２】
［第３の実施の形態］
図１７は，第３の実施の形態におけるブリッジ整流回路を示す図である。第１及び第２の実施の形態では，図３のように各ダイオード群ごとに設けられた制御回路がそれぞれ対応する１つのダイオード群を制御し，図９〜図１１のように入力電流Ｉｆｉｎの第１の整流方向，第２の整流方向の経路上それぞれに設けられた制御回路が，その経路上の１対のダイオード群を制御する。これに対し，第３の実施の形態では，図１７のように入力端子ＰＺ１とＰＺ２との間に設けられ交流電源ｅに接続する１つの制御回路が，交流電源ｅから出力される入力電流Ｉｆｉｎの大きさと流れる向きに基づいて４つのダイオード群を制御する。これにより，第１及び第２の実施の形態に比べて，制御回路の回路面積がより削減され得る。
【０１１３】
具体的には，図１７では，交流電源ｅから交流の入力電流Ｉｆｉｎが出力される。入力電流Ｉｆｉｎは，「交流電源ｅ→入力端子ＰＺ１→ダイオード群４２Ｂ→出力端子ＰＺ４→コンデンサＣＡ→基準電圧ＧＮＤ→出力端子ＰＺ３→ダイオード群４２Ｃ→入力端子ＰＺ２→交流電源ｅ」という順の第１の整流方向，又は「交流電源ｅ→入力端子ＰＺ２→ダイオード群４２Ｄ→出力端子ＰＺ４→コンデンサＣＡ→基準電圧ＧＮＤ→出力端子ＰＺ３→ダイオード群４２Ａ→入力端子ＰＺ１→交流電源ｅ」という順の第２の整流方向に流れる。
【０１１４】
入力端子ＰＺ１とＰＺ２との間には，１つの制御回路４３が設けられている。入力電流Ｉｆｉｎが第１の整流方向に流れる場合には，制御回路４３は，入力電流Ｉｆｉｎの大きさに基づいて，入力電流Ｉｆｉｎが流れるダイオード群４２Ｂ及び４２Ｃのダイオードのサイズを制御する。また，入力電流Ｉｆｉｎが第２の整流方向に流れる場合には，制御回路４３は，入力電流Ｉｆｉｎの大きさに基づいて，入力電流Ｉｆｉｎが流れるダイオード群４２Ａ及び４２Ｄのダイオードのサイズを制御する。
【０１１５】
図１８は，第３の実施の形態におけるダイオード群及び制御回路を示す図である。図１７のダイオード群４２Ａ〜４２Ｄの構成を示すダイオード群４２は，第１の実施の形態におけるダイオード群２３と同様の構成を有する。なお，図４と重複する箇所については同じ符号を付している。
【０１１６】
制御回路４３では，まず，利得Ａｖの電流アンプＣＡＭＰ１が，入力端子ＰＺ１とＰＺ２との間に設けられたセンス抵抗ＲＳの両端の電位差を増幅し，出力ＣＡ１を出力する。なお，センス抵抗ＲＳの一端と電流アンプＣＡＭＰ１の非反転入力端子との間には，オフセット電圧ＶＯＦＦが設けられている。
【０１１７】
そして，比較器ＣＭＰ１〜ＣＭＰ４は，電流アンプＣＡＭＰ１の出力ＣＡと自分に接続する参照電圧ＶＲＥＦ１〜ＶＲＥＦ４とをそれぞれ比較し，駆動信号Ｇ１〜Ｇ４を出力する。
【０１１８】
なお，参照電圧はＶＲＥＦ２，ＶＲＥＦ１，ＶＲＥＦ３，ＶＲＥＦ４の順に電位が高い（ＶＲＥＦ２＞ＶＲＥＦ１＞ＶＲＥＦ３＞ＶＲＥＦ４）。また，参照電圧ＶＲＥＦ１，ＶＲＥＦ２はそれぞれ対応する比較器ＣＭＰ１，ＣＭＰ２の非反転入力端子に接続するが，参照電圧ＶＲＥＦ３，ＶＲＥＦ４はそれぞれ対応する比較器ＣＭＰ３，ＣＭＰ４の反転入力端子に接続する。
【０１１９】
比較器ＣＭＰ１，ＣＭＰ２からそれぞれ出力された駆動信号Ｇ１，Ｇ２は，入力電流Ｉｆｉｎの第１の整流方向上にあるダイオード群４２Ｂ及び４２Ｃに供給される。具体的には，駆動信号Ｇ１はダイオード群４２Ｂ及び４２ＣのＰＭＯＳトランジスタＰ１及びＰ３に供給され，駆動信号Ｇ２はダイオード群４２Ｂ及び４２ＣのＰＭＯＳトランジスタＰ２及びＰ４に供給される。
【０１２０】
また，比較器ＣＭＰ３，ＣＭＰ４からそれぞれ出力された駆動信号Ｇ３，Ｇ４は，入力電流Ｉｆｉｎの第２の整流方向上にあるダイオード群４２Ａ及び４２Ｄに供給される。具体的には，駆動信号Ｇ３はダイオード群４２Ａ及び４２ＤのＰＭＯＳトランジスタＰ１及びＰ３に供給され，駆動信号Ｇ４はダイオード群４２Ａ及び４２ＤのＰＭＯＳトランジスタＰ２及びＰ４に供給される。
【０１２１】
これにより，入力電流Ｉｆｉｎが入力端子ＰＺ２からＰＺ１（第１の整流方向）へ流れる場合には，制御回路４３は，入力電流Ｉｆｉｎに基づいてダイオード群４２Ｂ及び４２Ｃのダイオードのサイズを制御する。反対に，入力電流Ｉｆｉｎが入力端子ＰＺ１からＰＺ２（第２の整流方向）へ流れる場合，制御回路４３は，入力電流Ｉｆｉｎに基づいてダイオード群４２Ａ及び４２Ｄのダイオードのサイズを制御する。
【０１２２】
図１９は，第３の実施の形態におけるダイオード群及び制御回路のタイミングチャートである。図１９のタイミングチャートは，時間Ｔ０から時間Ｔ１０において，制御回路４３に流れる入力電流Ｉｆｉｎが図１９に示すように増減した場合における，ダイオード群４２Ａ〜４２Ｄのリーク電流ＩｓｕｂＡ〜ＩｓｕｂＤ，電流アンプＣＡＭＰ１の出力ＣＡ，及び比較器ＣＭＰ１〜ＣＭＰ４の駆動信号Ｇ１〜Ｇ４を示す。なお，図１９では，入力端子ＰＺ２からＰＺ１の方向（第１の整流方向）を入力電流Ｉｆｉｎの正方向としている。
【０１２３】
時間Ｔ０では，入力電流Ｉｆｉｎが第１の整流方向（正の方向）に増加して流れると，センス抵抗ＲＳの両端の電位差が大きくなる。それとともに，電流アンプＣＡＭＰ１の出力ＣＡは，オフセット電圧ＶＯＦＦに電流アンプＣＡＭＰ１の利得Ａｖを掛けた基準電圧Ｖｂ＝ＶＯＦＦ×Ａｖから上昇する。
【０１２４】
その結果，比較器ＣＭＰ１〜ＣＭＰ４それぞれから出力される駆動信号Ｇ１〜Ｇ４はＨレベルとなる。これにより，ダイオード群４２Ａ〜４２ＤのＰＭＯＳトランジスタＰ１〜Ｐ４は全てオフとなる。すなわち，ダイオード群４２Ａ〜４２Ｄのダイオードのサイズは，ダイオードＤ１のサイズとなる。
【０１２５】
ダイオード群４２Ｂ，４２Ｃでは，それぞれに電流ＩｆｉｎがメインダイオードＤ１を流れる際に寄生ダイオードＤＳ１が逆バイアス状態となり，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１が生じる。つまり，時間Ｔ０からは，ダイオード群４２Ｂのリーク電流ＩｓｕｂＢ及びダイオード群４２Ｃのリーク電流ＩｓｕｂＣはＩｓｕｂ１となる。
【０１２６】
時間Ｔ１で，電流アンプＣＡＭＰ１の出力ＣＡが参照電圧ＶＲＥＦ１に達すると，比較器ＣＭＰ１から出力される駆動信号Ｇ１がＨレベルからＬレベルになる。これにより，ダイオード群４２Ｂ及び４２ＣのＰＭＯＳトランジスタＰ１及びＰ３はオフ状態からオン状態に切り替わる。 すなわち，ダイオード群４２Ｂ及び４２Ｃのトランジスタのサイズは，メインダイオードＤ１とサブダイオードＤ２とを合わしたサイズ（Ｄ１＋Ｄ２）に拡大される。
【０１２７】
そして，ダイオード群４２Ｂ，４２Ｃでは，それぞれに電流ＩｆｉｎがメインダイオードＤ１，サブダイオードＤ２を流れる際に寄生ダイオードＤＳ１，ＤＳ２が逆バイアス状態となり，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２が生じる。つまり，時間Ｔ１からは，ダイオード群４２Ｂのリーク電流ＩｓｕｂＢ及びダイオード群４２Ｃのリーク電流ＩｓｕｂＣはＩｓｕｂ１＋Ｉｓｕｂ２となる。
【０１２８】
時間Ｔ２で電流アンプＣＡＭＰ１の出力ＣＡが参照電圧ＶＲＥＦ２に達すると，比較器ＣＭＰ２から出力される駆動信号Ｇ２がＨレベルからＬレベルになる。これにより，ダイオード群４２Ｂ及び４２ＣのＰＭＯＳトランジスタＰ２及びＰ４はオフ状態からオン状態に切り替わる。 すなわち，ダイオード群４２Ｂ及び４２Ｃのトランジスタのサイズは，メインダイオードＤ１とサブダイオードＤ２，Ｄ３とを合わしたサイズ（Ｄ１＋Ｄ２＋Ｄ３）に拡大される。
【０１２９】
そして，ダイオード群４２Ｂ，４２Ｃでは，それぞれに電流ＩｆｉｎがメインダイオードＤ１，サブダイオードＤ２，Ｄ３を流れる際に寄生ダイオードＤＳ１，ＤＳ２，ＤＳ３が逆バイアス状態となり，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２＋Ｉｓｕｂ３が生じる。つまり，時間Ｔ１からは，ダイオード群４２Ｂのリーク電流ＩｓｕｂＢ及びダイオード群４２Ｃのリーク電流ＩｓｕｂＣはＩｓｕｂ１＋Ｉｓｕｂ２＋Ｉｓｕｂ３となる。
【０１３０】
時間Ｔ２と時間Ｔ３との間で，入力電流Ｉｆｉｎは減少を開始する。これとともに，センス抵抗ＲＳの両端の電位差が小さくなり，電流アンプＣＡＭＰ１の出力ＣＡ１が低下する。
【０１３１】
そして，時間Ｔ３で出力ＣＡ１が参照電圧ＶＲＥＦ２を下回ると，比較器ＣＭＰ２から出力される駆動信号Ｇ２がＬレベルからＨレベルになる。これにより，ダイオード群４２Ｂ及び４２ＣのＰＭＯＳトランジスタＰ２及びＰ４はオン状態からオフ状態に切り替わる。すなわち，ダイオード群４２Ｂ及び４２Ｃのトランジスタのサイズは，メインダイオードＤ１とサブダイオードＤ２とを合わしたサイズ（Ｄ１＋Ｄ２）に縮小される。
【０１３２】
これにより，ダイオード群４２Ｂ，４２Ｃでは，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２が生じる。つまり，時間Ｔ３からは，ダイオード群４２Ｂのリーク電流ＩｓｕｂＢ及びダイオード群４２Ｃのリーク電流ＩｓｕｂＣはＩｓｕｂ１＋Ｉｓｕｂ２となる。
【０１３３】
時間Ｔ４で，電流アンプＣＡＭＰ１の出力ＣＡ１が参照電圧ＶＲＥＦ１を下回ると，比較器ＣＭＰ１から出力される駆動信号Ｇ１がＬレベルからＨレベルになる。これにより，ダイオード群４２Ｂ及び４２ＣのＰＭＯＳトランジスタＰ１及びＰ３はオン状態からオフ状態に切り替わる。すなわち，ダイオード群４２Ｂ及び４２Ｃのトランジスタのサイズは，メインダイオードＤ１のサイズに縮小される。
【０１３４】
これにより，ダイオード群４２Ｂ，４２Ｃでは，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１が生じる。つまり，時間Ｔ３からは，ダイオード群４２Ｂのリーク電流ＩｓｕｂＢ及びダイオード群４２Ｃのリーク電流ＩｓｕｂＣはＩｓｕｂ１となる。
【０１３５】
時間Ｔ５で，入力電流Ｉｆｉｎが第２の整流方向（負の方向）に流れ始めると，センス抵抗ＲＳの両端の電位差が負の方向にさらに小さくなり，電流アンプＣＡＭＰ１の出力ＣＡ１が低下する。
【０１３６】
また，このときダイオード群４２Ｂ,４２Ｃには電流が流れないため，ダイオード群４２Ｂのリーク電流ＩｓｕｂＢ及びダイオード群４２Ｃのリーク電流ＩｓｕｂＣは共にゼロアンペア（０Ａ）となる。
【０１３７】
一方，駆動信号Ｇ３，Ｇ４はＬレベルを維持されているので，ダイオード群４２Ａ,４２ＤのサイズはメインダイオードＡのサイズである。そのため，ダイオード群４２Ａ,４２Ｄでは，それぞれに電流ＩｆｉｎがメインダイオードＤ１を流れる際に寄生ダイオードＤＳ１が逆バイアス状態となり，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１が生じる。つまり，時間Ｔ５からは，ダイオード群４２Ａのリーク電流ＩｓｕｂＡ及びダイオード群４２Ｄのリーク電流ＩｓｕｂＤはＩｓｕｂ１となる。
【０１３８】
時間Ｔ６で電流アンプＣＡＭＰ１の出力ＣＡ１が参照電圧ＶＲＥＦ３を下回ると，比較器ＣＭＰ３から出力される駆動信号Ｇ３はＨレベルからＬレベルになる。その結果，ダイオード群４２Ａ及び４２ＤのＰＭＯＳトランジスタＰ１及びＰ３はオフ状態からオン状態に切り替わる。つまり，ダイオード群４２Ａ及び４２Ｄのトランジスタのサイズは，メインダイオードＤ１とサブダイオードＤ２とを合わしたサイズ（Ｄ１＋Ｄ２）に拡大される。
【０１３９】
これにより，ダイオード群４２Ａ,４２Ｄでは，それぞれに電流ＩｆｉｎがメインダイオードＤ１，サブダイオードＤ２を流れる際に寄生ダイオードＤＳ１，ＤＳ２が逆バイアス状態となり，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２が生じる。つまり，時間Ｔ６からは，ダイオード群４２Ａのリーク電流ＩｓｕｂＡ及びダイオード群４２Ｄのリーク電流ＩｓｕｂＤはＩｓｕｂ１＋Ｉｓｕｂ２となる。
【０１４０】
時間Ｔ７で電流アンプＣＡＭＰ１の出力ＣＡ１が参照電圧ＶＲＥＦ４を下回ると，比較器ＣＭＰ４から出力される駆動信号Ｇ４はＨレベルからＬレベルになる。その結果，ダイオード群４２Ａ及び４２ＤのＰＭＯＳトランジスタＰ２及びＰ４はオフ状態からオン状態に切り替わる。つまり，ダイオード群４２Ａ及び４２Ｄのトランジスタのサイズは，メインダイオードＤ１とサブダイオードＤ２，Ｄ３とを合わしたサイズ（Ｄ１＋Ｄ２＋Ｄ３）に拡大される。
【０１４１】
これにより，ダイオード群４２Ａ,４２Ｄでは，それぞれに電流ＩｆｉｎがメインダイオードＤ１，サブダイオードＤ２，Ｄ３を流れる際に寄生ダイオードＤＳ１，ＤＳ２，ＤＳ３が逆バイアス状態となり，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２＋Ｉｓｕｂ３が生じる。つまり，時間Ｔ７からは，ダイオード群４２Ａのリーク電流ＩｓｕｂＡ及びダイオード群４２Ｄのリーク電流ＩｓｕｂＤはＩｓｕｂ１＋Ｉｓｕｂ２＋Ｉｓｕｂ３となる。
【０１４２】
時間Ｔ７と時間Ｔ８との間で，入力電流Ｉｆｉｎは増加を開始する。これとともに，センス抵抗ＲＳの両端の電位差が大きくなり，電流アンプＣＡＭＰ１の出力ＣＡ１が上昇する。
【０１４３】
そして，時間Ｔ８で出力ＣＡ１が参照電圧ＶＲＥＦ４に達すると，比較器ＣＭＰ４から出力される駆動信号Ｇ４がＬレベルからＨレベルになる。これにより，ダイオード群４２Ａ及び４２ＤのＰＭＯＳトランジスタＰ２及びＰ４はオン状態からオフ状態に切り替わる。すなわち，ダイオード群４２Ａ及び４２Ｄのトランジスタのサイズは，メインダイオードＤ１とサブダイオードＤ２とを合わしたサイズ（Ｄ１＋Ｄ２）に縮小される。
【０１４４】
これにより，ダイオード群４２Ａ，４２Ｄのでは，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１＋Ｉｓｕｂ２が生じる。つまり，時間Ｔ８からは，ダイオード群４２Ａのリーク電流ＩｓｕｂＡ及びダイオード群４２Ｄのリーク電流ＩｓｕｂＤはＩｓｕｂ１＋Ｉｓｕｂ２となる。
【０１４５】
時間Ｔ９で出力ＣＡ１が参照電圧ＶＲＥＦ３に達すると，比較器ＣＭＰ３から出力される駆動信号Ｇ３がＬレベルからＨレベルになる。これにより，ダイオード群４２Ａ及び４２ＤのＰＭＯＳトランジスタＰ１及びＰ３はオン状態からオフ状態に切り替わる。すなわち，ダイオード群４２Ａ及び４２Ｄのトランジスタのサイズは，メインダイオードＤ１のサイズに縮小される。
【０１４６】
これにより，ダイオード群４２Ａ，４２Ｄのでは，入力電流Ｉｆｉｎに対して微弱なリーク電流Ｉｓｕｂ＝Ｉｓｕｂ１が生じる。つまり，時間Ｔ９からは，ダイオード群４２Ａのリーク電流ＩｓｕｂＡ及びダイオード群４２Ｄのリーク電流ＩｓｕｂＤはＩｓｕｂ１となる。
【０１４７】
時間Ｔ１０で入力電流Ｉｆｉｎがゼロアンペア（０Ａ）になると，センス抵抗ＲＳの両端の電位差及び電流アンプＣＡＭＰ１の出力ＣＡ１がゼロボルト（０Ｖ）となる。その結果，ダイオード群４２Ａ,４２Ｄではリーク電流ＩｓｕｂはＩｓｕｂ１からゼロアンペア（０Ａ）となる。
【０１４８】
このように，第３の実施の形態では，１つのセンス抵抗ＲＳ１つのアンプＶＡＭＰ１及び４つの比較器ＣＭＰ１〜ＣＭＰ４を有する比較的規模の小さい制御回路４３が，入力電流Ｉｆｉｎの大きさとその流れる方向に基づいて，４つのダイオード群４２Ａ〜４２Ｄのダイオードのサイズを制御する。
【０１４９】
すなわち，入力電流Ｉｆｉｎが第１の整流方向に流れている場合，制御回路４３は，入力電流Ｉｆｉｎが増加するに従い，第１の整流方向の経路上にあるダイオード群４２Ｂ,４２Ｃのダイオードのサイズを拡大し，大きな入力電流Ｉｆｉｎが流れるようにする。そして，制御回路４３は，入力電流Ｉｆｉｎが減少するに従い，ダイオード群４２Ｂ,４２Ｃのダイオードのサイズを縮小して，リーク電流Ｉｓｕｂを低減する。
【０１５０】
一方，入力電流Ｉｆｉｎが第２の整流方向に流れている場合，制御回路４３は，入力電流Ｉｆｉｎが増加するに従い，第２の整流方向の経路上にあるダイオード群４２Ａ,４２Ｄのダイオードのサイズを拡大し，大きな入力電流Ｉｆｉｎが流れるようにする。そして，制御回路４３は，入力電流Ｉｆｉｎが減少するに従い，ダイオード群４２Ａ,４２Ｄのダイオードのサイズを縮小して，リーク電流Ｉｓｕｂを低減する。
【０１５１】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１５２】
（付記１）
メインダイオードと，前記メインダイオードにスイッチを介してそれぞれ並列に接続可能な単一又は複数のサブダイオードとをそれぞれ有し，ブリッジ接続された第１，第２，第３及び第４のダイオード群と，
交流電源が供給される第１及び第２の入力端子と，
前記第１のダイオード群を介して前記第１の入力端子と接続し，前記第２のダイオード群を介して前記第２の入力端子と接続する第１の出力端子と，
前記第３のダイオード群を介して前記第１の入力端子と接続し，前記第４のダイオード群を介して前記第２の入力端子と接続する第２の出力端子と，
前記第１，第２，第３及び第４のダイオード群のうち，少なくとも１つのダイオード群に流れる電流を検出し，検出した電流に基づいて，前記検出した電流が流れるダイオード群の前記スイッチを制御する制御回路とを有し，
前記制御回路は，前記検出した電流の増加に応じて，前記検出した電流が流れるダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やすことを特徴とするブリッジ整流回路。
【０１５３】
（付記２）
付記１において，
前記交流電源は，環境発電によって生成されるブリッジ整流回路。
【０１５４】
（付記３）
付記１において，
前記制御回路は，前記検出した電流の減少に応じて，前記検出した電流が流れるダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らすことを特徴とするブリッジ整流回路。
【０１５５】
（付記４）
付記１において，
前記制御回路は，
前記交流電源から前記第１又は第２の入力端子に入力する入力電流を検出し，
前記検出した入力電流が第１の整流方向に流れるとき，前記検出した入力電流の増加に応じて，前記第１及び第４のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを増やすように前記スイッチをオン状態にし，
前記検出した入力電流が第２の整流方向に流れるとき，前記検出した入力電流の増加に応じて，前記第２及び第３のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを増やすことを特徴とするブリッジ整流回路。
【０１５６】
（付記５）
付記４において，
前記制御回路は，
前記検出した入力電流が第１の整流方向に流れるとき，前記検出した入力電流の減少に応じて，前記第１及び第４のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを減らすように前記スイッチをオン状態にし，
前記検出した入力電流が第２の整流方向に流れるとき，前記検出した入力電流の減少に応じて，前記第２及び第３のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを減らすことを特徴とするブリッジ整流回路。
【０１５７】
（付記６）
付記１において，
前記制御回路は，
前記第１又は第４のダイオード群のいずれかに流れる第１の電流を検出して，前記第１の電流の増加に応じて，前記第１及び第４のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを増やすように前記スイッチをオン状態にし，
前記第２又は第３のダイオード群のいずれかに流れる第２の電流を検出して，前記第２の電流の増加に応じて，前記第２及び第３のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを増やすことを特徴とするブリッジ整流回路。
【０１５８】
（付記７）
付記６において，
前記制御回路は，
前記第１の電流の減少に応じて，前記第１及び第４のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを減らすように前記スイッチをオン状態にし，
前記第２の電流の減少に応じて，前記第２及び第３のダイオード群それぞれにおいて前記メインダイオードに並列接続する前記サブダイオードを減らすことを特徴とするブリッジ整流回路。
【０１５９】
（付記８）
付記１において，
前記制御回路は，
前記第１，第２，第３及び第４のダイオード群それぞれに流れる電流を検出し，
前記第１のダイオード群に流れる電流の増加に応じて，前記第１のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やし，
前記第２のダイオード群に流れる電流の増加に応じて，前記第２のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やし，
前記第３のダイオード群に流れる電流の増加に応じて，前記第３のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やし，
前記第４のダイオード群に流れる電流の増加に応じて，前記第４のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを増やすことを特徴とするブリッジ整流回路。
【０１６０】
（付記９）
付記８において，
前記制御回路は，
前記第１のダイオード群に流れる電流の減少に応じて，前記第１のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らし，
前記第２のダイオード群に流れる電流の減少に応じて，前記第２のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らし，
前記第３のダイオード群に流れる電流の減少に応じて，前記第３のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らし，
前記第４のダイオード群に流れる電流の減少に応じて，前記第４のダイオード群の前記メインダイオードに並列接続する前記サブダイオードを減らすことを特徴とするブリッジ整流回路。
【０１６１】
（付記１０）
付記１において，
前記メインダイオード及びサブダイオードはそれぞれ，第１導電型半導体基板内に形成された第２導電型ウェル領域と，前記第２導電型ウェル領域内に形成された第１導電型アノード領域と，前記第２導電型ウェル領域内に形成された第２導電型カソード領域とを有することを特徴とするブリッジ整流回路。
【０１６２】
（付記１１）
付記１０において，
前記メインダイオード及びサブダイオードそれぞれの前記第２導電型ウェル領域は，互いに分離して形成されるブリッジ整流回路。
【０１６３】
（付記１２）
付記１において，
前期電流の検出は，前記第１，第２，第３及び第４のダイオード群のうち少なくとも１つのダイオード群において，前期電流が流れるダイオード群の両端の電位差（Ｖｆ）に基づいて行われる
ブリッジ整流回路。
【０１６４】
（付記１３）  
付記１において，
前記第１，第２，第３及び第４のダイオード群のうち少なくとも１つのダイオード群において前記ダイオード群の入力端に抵抗を接続し，
前記電流は，前記抵抗を介して前記ダイオード群に入力され，
前期電流の検出は，前記抵抗の両端の電位差に基づいて行われるブリッジ整流回路。
【０１６５】
（付記１４）  
付記４において，
前期入力電流の検出は，前記第１又は第２の入力端子と前記交流電源との間に設けられ前記入力電流が流れる抵抗の両端の電位差に基づいて行われるブリッジ整流回路。
【符号の説明】
【０１６６】
１０  ：ＡＣ‐ＤＣコンバータ
１１，２１，４１  ：ブリッジ整流回路
１２  ：ＤＣ‐ＤＣコンバータ
１３  ：スイッチング制御回路
１４  ：負荷回路
２２，２２Ａ〜２２Ｄ，３２  ：ダイオード回路
２３，２３Ａ〜２３Ｄ，３３，４２，４２Ａ〜４２Ｄ  ：ダイオード群
２４，２４Ａ〜２４Ｄ，３４，４３，４３Ａ〜４３Ｄ  ：制御回路
９０，９０１，９０２．９０３  ：Ｎウェル領域
９１  ：Ｐ型基板
９２  ：Ｐ＋層
ＣＡ，ＣＢ  ：コンデンサ
ＣＡ１  ：ＣＡＭＰ１の出力
ＣＡＭＰ１  ：電流アンプ
ＣＭＰ１，ＣＭＰ２，ＣＭＰ３  ：比較器
Ｄ１  ：メインダイオード
Ｄ２，Ｄ３  ：サブダイオード
ＤＡ，ＤＢ，ＤＣ，ＤＤ  ：ダイオード
ＤＳ，ＤＳ１，ＤＳ２，ＤＳ３  ：寄生ダイオード
ｅ  ：交流電源
Ｆ１，Ｆ２  ：フリップフロップ
Ｇ１，Ｇ２，Ｇ３，Ｇ４  ：駆動信号
ＧＮＤ  ：基準電源
ＩＡ  ：直流電流
Ｉｆｉｎ  ：入力電流
Ｉｆｏｕｔ  ：出力電流
ＩＬＡ  ：インダクタ電流
Ｉｓｕｂ，Ｉｓｕｂ１，Ｉｓｕｂ２，Ｉｓｕｂ３  ：リーク電流
Ｎ１，Ｎ２，ＮＡ，ＮＢ  ：端子
Ｐ１．Ｐ２，Ｐ３，Ｐ４，Ｐ５  ：ＰＭＯＳトランジスタ
ＰＺ１，ＰＺ２  ：入力端子
ＰＺ３，ＰＺ４  ：出力端子
Ｒ  ：ＣＭＰ３の出力
ＲＳ  ：センス抵抗
／Ｓ１，／Ｓ２  ：ＣＭＰ１，ＣＭＰ２の出力
ＳＷＡ，ＳＷＢ  ：スイッチ
ＶＡ，ＶＢ  ：電圧
ＶＡ１  ：ＶＡＭＰ１の出力
ＶＡＭＰ１  ：アンプ
Ｖｆ，Ｖｆ０，Ｖｆ１，Ｖｆ１′，Ｖｆ２，Ｖｆ２′  ：端子Ｎ１とＮ２との間の電位差
ＶＯＦＦ  ：オフセット電圧
ＶＲＥＦ１，ＶＲＥＦ２，ＶＲＥＦ３，ＶＲＥＦ４  ：参照電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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