(57)【要約】【課題】不揮発性可変抵抗素子のサイクリング回数とデータ保持性とを両立可能にする。【解決手段】実施形態は、第１金属元素を含む第１電極と、第２金属元素を含む第２電極と、前記第１電極および前記第２電極と対向配置された第３電極と、前記第１電極および前記第２電極と前記第３電極との間に配置され、前記第１金属元素及び前記第２金属元素が出入りすることで可逆的な抵抗変化が可能な可変抵抗層とを備えることを特徴とする。【選択図】図２
2014075424.tif 000002
【特許請求の範囲】
【請求項１】
第１金属元素を含む第１電極と、
第２金属元素を含む第２電極と、
前記第１電極および前記第２電極と対向配置された第３電極と、
前記第１電極および前記第２電極と前記第３電極との間に配置され、前記第１金属元素及び前記第２金属元素が出入りすることで可逆的な抵抗変化が可能な可変抵抗層と
を備えることを特徴とする不揮発性可変抵抗素子。
【請求項２】
前記第１電極と前記第３電極との間に介在する前記可変抵抗層の膜厚と、前記第２電極と前記第３電極との間に介在する前記可変抵抗層の膜厚とが、異なることを特徴とする請求項１に記載の不揮発性可変抵抗素子。
【請求項３】
前記第２金属元素が前記可変抵抗層内に形成する導電性フィラメントのデータ保持性およびサイクリング回数のうち少なくとも１つは、前記第１金属元素が前記可変抵抗層内に形成する導電性フィラメントのデータ保持性またはサイクリング回数と異なることを特徴とする請求項１に記載の不揮発性可変抵抗素子。
【請求項４】
前記第１金属元素が前記可変抵抗層内に拡散するための電圧の最低値は、前記第２金属元素が前記可変抵抗層内に拡散するための電圧の最低値よりも低いことを特徴とする請求項１に記載の不揮発性可変抵抗素子。
【請求項５】
第１電圧を印加した際に前記第２金属元素が前記可変抵抗層内に拡散する時間は、前記第１電圧を印加した際に前記第１金属元素が前記可変抵抗層内に拡散する時間よりも長く、前記第１電圧よりも高い第２電圧を印加した際に前記第２金属元素が前記可変抵抗層内に拡散する時間は、前記第２電圧を印加した際に前記第１金属元素が前記可変抵抗層内に拡散する時間よりも短いことを特徴とする請求項１に記載の不揮発性可変抵抗素子。
【請求項６】
前記第２電極と前記第３電極との間に介在する前記可変抵抗層の膜厚は、前記第１電極と前記第３電極との間に介在する前記可変抵抗層の膜厚よりも小さいことを特徴とする請求項５に記載の不揮発性可変抵抗素子。
【請求項７】
第１金属元素を含む第１電極と、第２金属元素を含む第２電極と、前記第１電極および前記第２電極と対向配置された第３電極と、前記第１電極および前記第２電極と前記第３電極との間に配置され、前記第１金属元素及び前記第２金属元素が出入りすることで可逆的な抵抗変化が可能な可変抵抗層とを備える不揮発性可変抵抗素子の制御装置であって、
前記不揮発性可変抵抗素子への書込回数が予め設定された所定回数に至るまでは、前記第１金属元素の前記可変抵抗層内への拡散が支配的になる第１モードで前記不揮発性可変抵抗素子への書込を制御し、前記不揮発性可変抵抗素子への書込回数が前記所定回数を超えた後は、前記第２金属元素の前記可変抵抗層内への拡散が支配的になる第２モードで前記不揮発性可変抵抗素子への書込を制御する制御部を
備えることを特徴とする制御装置。
【請求項８】
前記制御部は、前記第１モードまたは前記第２モードで前記不揮発性可変抵抗素子への書込を実行した後、前記第１モードまたは前記第２モードでの電圧とは逆極性の電圧を印加することで、前記不揮発性可変抵抗素子が保持する値を調整することを特徴とする請求項７に記載の制御装置。
【請求項９】
複数の第１配線と、
前記複数の第１配線と交差する複数の第２配線と、
前記第１配線と前記第２配線との間に配置され、第１金属元素を含む第１電極、第２金属元素を含む第２電極、前記第１電極および前記第２電極と対向配置された第３電極、および、前記第１電極および前記第２電極と前記第３電極との間に配置され、前記第１金属元素及び前記第２金属元素が出入りすることで可逆的な抵抗変化が可能な可変抵抗層を備える不揮発性可変抵抗素子とを備えたメモリセルアレイと、
前記不揮発性可変抵抗素子への書込回数が予め設定された所定回数に至るまでは、前記第１金属元素の前記可変抵抗層内への拡散が支配的になる第１モードで前記不揮発性可変抵抗素子への書込を制御し、前記不揮発性可変抵抗素子への書込回数が前記所定回数を超えた後は、前記第２金属元素の前記可変抵抗層内への拡散が支配的になる第２モードで前記不揮発性可変抵抗素子への書込を制御する制御部と
を備えることを特徴とする記憶装置。
【請求項１０】
前記制御部は、前記メモリセルアレイの一部の領域に含まれる前記不揮発性可変抵抗素子への書込を前記第１モードで制御し、前記メモリセルアレイの残りの領域に含まれる前記不揮発性可変抵抗素子への書込を前記第２モードで制御することを特徴とする請求項９に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性可変抵抗素子、制御装置および記憶装置に関する。
【背景技術】
【０００２】
近年、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に代表される二端子の不揮発性可変抵抗素子の開発が盛んに行われている。この不揮発性可変抵抗素子は、低電圧動作、高速スイッチングおよび微細化が可能であるため、フローティングゲート型ＮＡＮＤフラッシュメモリ等の既存製品に代わる次世代の大容量記憶装置として有力である。ただし、不揮発可変抵抗素子では、サイクル回数特性とデータ保持特性とを両立させることが課題である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１１２５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下で例示する実施形態は、サイクル回数特性とデータ保持特性とを両立させることが可能な不揮発性可変抵抗素子、制御装置および記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性可変抵抗素子は、第１金属元素を含む第１電極と、第２金属元素を含む第２電極と、前記第１電極および前記第２電極と対向配置された第３電極と、前記第１電極および前記第２電極と前記第３電極との間に配置され、前記第１金属元素及び前記第２金属元素が出入りすることで可逆的な抵抗変化が可能な可変抵抗層とを備えることを特徴とする。
【０００６】
また、実施形態に係る制御装置は、第１金属元素を含む第１電極と、第２金属元素を含む第２電極と、前記第１電極および前記第２電極と対向配置された第３電極と、前記第１電極および前記第２電極と前記第３電極との間に配置され、前記第１金属元素及び前記第２金属元素が出入りすることで可逆的な抵抗変化が可能な可変抵抗層とを備える不揮発性可変抵抗素子の制御装置であって、前記不揮発性可変抵抗素子への書込回数が予め設定された所定回数に至るまでは、前記第１金属元素の前記可変抵抗層内への拡散が支配的になる第１モードで前記不揮発性可変抵抗素子への書込を制御し、前記不揮発性可変抵抗素子への書込回数が前記所定回数を超えた後は、前記第２金属元素の前記可変抵抗層内への拡散が支配的になる第２モードで前記不揮発性可変抵抗素子への書込を制御する制御部を備えることを特徴とする。
【０００７】
また、実施形態に係る記憶装置は、複数の第１配線と、前記複数の第１配線と交差する複数の第２配線と、前記第１配線と前記第２配線との間に配置され、第１金属元素を含む第１電極、第２金属元素を含む第２電極、前記第１電極および前記第２電極と対向配置された第３電極、および、前記第１電極および前記第２電極と前記第３電極との間に配置され、前記第１金属元素及び前記第２金属元素が出入りすることで可逆的な抵抗変化が可能な可変抵抗層を備える不揮発性可変抵抗素子とを備えたメモリセルアレイと、前記不揮発性可変抵抗素子への書込回数が予め設定された所定回数に至るまでは、前記第１金属元素の前記可変抵抗層内への拡散が支配的になる第１モードで前記不揮発性可変抵抗素子への書込を制御し、前記不揮発性可変抵抗素子への書込回数が前記所定回数を超えた後は、前記第２金属元素の前記可変抵抗層内への拡散が支配的になる第２モードで前記不揮発性可変抵抗素子への書込を制御する制御部とを備えることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態１に係る記憶装置におけるメモリセルアレイの一例を示す概略図。
【図２】図２は、実施形態１に係る不揮発性可変抵抗素子を積層方向に切断した際の垂直断面図。
【図３】図３は、実施形態１に係る不揮発性可変抵抗素子の水平断面図。
【図４】図４は、実施形態１において２つの異なる金属に電圧パルスを印加した際のストレス電圧とストレス時間との関係を示す相関図。
【図５】図５は、実施形態１において第１電極での書き込み時に印加する電圧パルスの一例を示すタイミングチャート。
【図６】図６は、図５に示す電圧パルスを与える前のオフ状態の不揮発性可変抵抗素子を示す断面図。
【図７】図７は、図５に示す電圧パルスを与えた後のオン状態の不揮発性可変抵抗素子を示す断面図。
【図８】図８は、実施形態１において第２電極での書き込み時に印加する電圧パルスの一例を示すタイミングチャート。
【図９】図９は、図８に示す電圧パルスを与える前のオフ状態の不揮発性可変抵抗素子を示す断面図。
【図１０】図１０は、図８に示す電圧パルスを与えた後のオン状態の不揮発性可変抵抗素子を示す断面図。
【図１１】図１１は、実施形態１に係る第１電極使用時のデータ書込、データ読出およびデータ消去時のパルス電圧印加方法の一例を示すタイミングチャート。
【図１２】図１２は、実施形態１に係る第２電極使用時のデータ書込、データ読出およびデータ消去時のパルス電圧印加方法の一例を示すタイミングチャート。
【図１３】図１３は、実施形態１に係る不揮発性可変抵抗素子の評価装置を示す概略図。
【図１４】図１４は、図１３に示す評価装置を用いた実測時の測定シーケンスを示すタイミングチャート。
【図１５】図１５は、実施形態１に係る評価において、上部電極を同じ金属として可変抵抗層の膜厚を変化させた場合に一定時間内にストレス電圧を変化させた際に観測された最低ストレス電圧値（臨界的な電圧値）でのストレス効果の発生回数（カウント数）を示す評価結果（可変抵抗層の膜厚１０ｎｍ）。
【図１６】図１６は、実施形態１に係る評価において、上部電極を同じ金属として可変抵抗層の膜厚を変化させた場合に一定時間内にストレス電圧を変化させた際に観測された最低ストレス電圧値（臨界的な電圧値）でのストレス効果の発生回数（カウント数）を示す評価結果（可変抵抗層の膜厚３０ｎｍ）。
【図１７】図１７は、実施形態１に係る評価において、ストレス時間を一定とした場合のストレス電圧とリード電流との関係を示す評価結果。
【図１８】図１８は、実施形態１に係る評価において、ストレス電圧を一定とした場合のストレス電圧とリード電流との関係を示す評価結果。
【図１９】図１９は、図１７および図１８の評価結果をまとめた図。
【図２０】図２０は、実施形態１に係る評価において、可変抵抗層の膜厚を同じとして上部電極を異なる金属とした場合に一定時間内にストレス電圧を変化させた際に観測された最低ストレス電圧値（臨界的な電圧値）でのストレス効果の発生回数（カウント数）を示す評価結果（Ａｇ）。
【図２１】図２１は、実施形態１に係る評価において、可変抵抗層の膜厚を同じとして上部電極を異なる金属とした場合に一定時間内にストレス電圧を変化させた際に観測された最低ストレス電圧値（臨界的な電圧値）でのストレス効果の発生回数（カウント数）を示す評価結果（Ｎｉ）。
【図２２】図２２は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その１）。
【図２３】図２３は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その２）。
【図２４】図２４は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その３）。
【図２５】図２５は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その４）。
【図２６】図２６は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その５）。
【図２７】図２７は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その６）。
【図２８】図２８は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その７）。
【図２９】図２９は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その８）。
【図３０】図３０は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その９）。
【図３１】図３１は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その１０）。
【図３２】図３２は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その１１）。
【図３３】図３３は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その１２）。
【図３４】図３４は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その１３）。
【図３５】図３５は、実施形態１に係る不揮発性可変抵抗素子の製造方法を示す図（その１４）。
【図３６】図３６は、実施形態１に係る記憶装置の概略構成を示す平面図。
【図３７】図３７は、図３６の構成において選択セルへデータを書き込む際の駆動例を示す図。
【図３８】図３８は、図３６の構成において選択セルからデータを読み出す際の駆動例を示す図。
【図３９】図３９は、図３６の構成において選択セルに書き込まれたデータを消去する際の駆動例を示す図。
【図４０】図４０は、実施形態１に係るＭ行Ｎ列のメモリセルアレイの動作モードを領域毎にアレンジする場合を説明するための図。
【図４１】図４１は、図４０に示す領域を切り替える場合を説明するための図。
【図４２】図４２は、実施形態１に係る２つのモードを切り替える際の判断条件の一例を示す図。
【図４３】図４３は、実施形態２に係る不揮発性可変抵抗素子を積層方向に切断した際の垂直断面図。
【図４４】図４４は、実施形態２に係る不揮発性可変抵抗素子の水平断面図。
【図４５】図４５は、実施形態３に係る不揮発性可変抵抗素子を積層方向に切断した際の垂直断面図。
【図４６】図４６は、実施形態３に係る不揮発性可変抵抗素子の水平断面図。
【図４７】図４７は、実施形態３に係る不揮発性可変抵抗素子の製造方法を示す図（その１）。
【図４８】図４８は、実施形態３に係る不揮発性可変抵抗素子の製造方法を示す図（その２）。
【図４９】図４９は、実施形態３に係る不揮発性可変抵抗素子の製造方法を示す図（その３）。
【図５０】図５０は、実施形態３に係る不揮発性可変抵抗素子の製造方法を示す図（その４）。
【図５１】図５１は、実施形態４に係る不揮発性可変抵抗素子を積層方向に切断した際の垂直断面図。
【図５２】図５２は、実施形態４に係る不揮発性可変抵抗素子の水平断面図。
【図５３】図５３は、実施形態４に係る不揮発性可変抵抗素子の製造方法を示す図（その１）。
【図５４】図５４は、実施形態４に係る不揮発性可変抵抗素子の製造方法を示す図（その２）。
【図５５】図５５は、実施形態４に係る不揮発性可変抵抗素子の製造方法を示す図（その３）。
【図５６】図５６は、実施形態４に係る不揮発性可変抵抗素子の製造方法を示す図（その４）。
【図５７】図５７は、実施形態４に係る不揮発性可変抵抗素子の製造方法を示す図（その５）。
【図５８】図５８は、実施形態４に係る不揮発性可変抵抗素子の製造方法を示す図（その６）。
【図５９】図５９は、実施形態５において１つの不揮発性可変抵抗素子に４値を書き込む場合の逆リセットバイアス電圧を説明するための図。
【図６０】図６０は、図５９に示す逆リセットストレス電圧に基づいて不揮発性可変抵抗素子に値‘１１’を書き込む際の説明図。
【図６１】図６１は、図５９に示す逆リセットストレス電圧に基づいて不揮発性可変抵抗素子に値‘１０’を書き込む際の説明図。
【図６２】図６２は、図５９に示す逆リセットストレス電圧に基づいて不揮発性可変抵抗素子に値‘０１’を書き込む際の説明図。
【図６３】図６３は、図５９に示す逆リセットストレス電圧に基づいて不揮発性可変抵抗素子に値‘００’を書き込む際の説明図。
【図６４】図６４は、実施形態５において１つの不揮発性可変抵抗素子に４値を書き込む場合の逆リセットバイアス時間を説明するための図。
【図６５】図６５は、図６４に示す逆リセットストレス時間に基づいて不揮発性可変抵抗素子に値‘１１’を書き込む際の説明図。
【図６６】図６６は、図６４に示す逆リセットストレス時間に基づいて不揮発性可変抵抗素子に値‘１０’を書き込む際の説明図。
【図６７】図６７は、図６４に示す逆リセットストレス時間に基づいて不揮発性可変抵抗素子に値‘０１’を書き込む際の説明図。
【図６８】図６８は、図６４に示す逆リセットストレス時間に基づいて不揮発性可変抵抗素子に値‘００’を書き込む際の説明図。
【図６９】図６９は、実施形態５に係る逆リセットバイアス電圧および逆リセットバイアス時間の組み合わせに対するリード電流の電流値の関係を示す評価結果。
【発明を実施するための形態】
【０００９】
以下、例示する実施の形態にかかる不揮発性可変抵抗素子、制御装置、記憶装置および制御方法を、図面を用いて詳細に説明する。
【００１０】
（実施形態１）
以下、実施形態１に係る不揮発性可変抵抗素子、制御装置、記憶装置および制御方法について、図面を参照しながら詳細に説明する。
【００１１】
図１は、実施形態１に係る記憶装置におけるメモリセルアレイの一例を示す概略図である。図１に示すように、実施形態１に係るメモリセルアレイ１０は、不揮発性可変抵抗素子１００を備えるセルがＭ行Ｎ列に２次元アレイされた構成を備える。
【００１２】
図２および図３に、実施形態１に係る不揮発性可変抵抗素子１００の概略構成例を示す。図２は、不揮発性可変抵抗素子を積層方向に切断した際の垂直断面図を示し、図３は、不揮発性可変抵抗素子の水平断面図を示す。なお、図２は、図３におけるＢ−Ｂ断面構造を示し、図３は、図２におけるＡ−Ａ断面構造を示す。
【００１３】
図２および図３に示すように、不揮発性可変抵抗素子１００は、下部配線１０１と、第１電極１０２と、第２電極１０３と、可変抵抗層１０４と、第３電極１０５と、上部配線１０６とを備える。また、隣接する不揮発性可変抵抗素子１００間は、素子間を区画する絶縁層１０７によって電気的に分離されている。なお、不揮発性可変抵抗素子１００および絶縁層１０７は、不図示の支持基板上に形成されてもよい。
【００１４】
第１電極１０２および第２電極１０３は、下部配線１０１上に隣り合わせで形成されている。第１電極１０２と第２電極１０３との膜厚は、等しくてもよいし、異なっていてもよい。第１電極１０２および第２電極１０３は、銀（Ａｇ）、金（Ａｕ）、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、クロム（Ｃｒ）、銅（Ｃｕ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）などの金属元素を含む。そこで、第１電極１０２および第２電極１０３の材料には、上記金属の他、その窒化物、その炭化物、そのカルコゲナイドなどを用いることができる。もしくは、第１電極１０２および第２電極１０３の材料は、上記金属のうちの１つ以上を含む合金であってもよい。なお、合金を用いる場合、上記金属以外にも、炭素（Ｃ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの半導体材料を用いることができる。
【００１５】
第３電極１０５は、導体膜であればよい。この第３電極１０５の材料には、上記金属の他、不純物がドープされた半導体材料などを用いることができる。たとえば不純物がドープされたＳｉ膜は、高濃度にボロン（Ｂ）、砒素（Ａｓ）、リン（Ｐ）などが注入されたＳｉ層を熱処理にて活性化させることで形成することができる。なお、この導電性を備えた半導体層は、非晶質半導体であってもよいし、多結晶半導体であってもよいし、単結晶半導体であってもよい。
【００１６】
可変抵抗層１０４は、絶縁材料を用いて形成される。この可変抵抗層１０４は、半導体元素を含むことができる。半導体元素には、たとえばＳｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＩｎＡｓＰ、ＧａＮ、ＳｉＣなどを適用することができる。この可変抵抗層１０４は、非晶質半導体であってもよいし、多結晶半導体であってもよいし、単結晶半導体であってもよい。また、可変抵抗層１０４には、窒素原子（Ｎ）または酸素原子（Ｏ）が添加されていてもよい。
【００１７】
下部配線１０１は、第１および第２電極１０２および１０３と電気的に接続されている。一方、上部配線１０６は、第３電極１０５と電気的に接続されている。これら下部配線１０１および上部配線１０６は、金属膜や不純物ドープの半導体膜などの導体膜であってよい。絶縁層１０７は、たとえばシリコン酸化膜やシリコン窒化膜などの絶縁膜であってよい。
【００１８】
上記構成において、第１電極１０２の金属元素と第２電極１０３の金属元素とを選択的に可変抵抗層１０４に出入りさせることで、可変抵抗層１０４の抵抗を可逆的に変化させることが可能である。すなわち、第１および第２電極１０２および１０３と第３電極１０５との間に所定の条件で一方向（これを順方向とする）の電圧を印加すると、第１電極１０２および第２電極１０３のうちの一方の構成金属元素が第３電極１０５へ向かって可変抵抗層１０４内に拡散する。これにより、可変抵抗層１０４内に拡散金属元素による導電性フィラメントが形成され、可変抵抗層１０４が高抵抗状態（以下、オフ状態という）から低抵抗状態（以下、オン状態という）に変化する。また、第１および第２電極１０２および１０３と第３電極１０５との間に所定の条件で逆方向の電圧を印加すると、可変抵抗層１０４内に拡散している金属元素がその源である第１電極１０２または第２電極１０３に回収され、可変抵抗層１０４内の導電性フィラメントが消滅する。その結果、可変抵抗層１０４がオン状態からオフ状態に変化する。
【００１９】
第１電極１０２と第２電極１０３とのいずれの金属元素を可変抵抗層１０４へ拡散させるかは、第１電極１０２と第３電極１０５との間および第２電極１０３と第３電極１０５との間それぞれの可変抵抗層１０４の厚さなどを調節するとともに、第１および第２電極１０２および１０３と第３電極１０５との間に与える電圧の電圧値や時間を調節することで制御することができる。
【００２０】
たとえば、第１電極１０２および第２電極１０３に印加する電圧パルス、すなわち下部配線１０１へ与える電圧パルスのストレス波形を低ストレス電圧および長ストレス時間とすることで、第１電極１０２の構成金属元素を拡散させて導電性フィラメントを形成することができる。この際、第２電極１０３からの構成金属元素の拡散は、無視できる程度に抑えることができる。一方、下部配線１０１へ与える電圧パルスのストレス波形を高ストレス電圧および短ストレス時間とすることで、第２電極１０３の構成金属元素を拡散させて導電性フィラメントを形成することができる。この際、第１電極１０２からの構成金属元素の拡散は、無視できる程度に抑えることができる。
【００２１】
下部配線１０１に印加する制御電圧のパルス波形は、第１電極１０２と第２電極１０３との特性を考慮した上で設定される。その際、第１電極１０２および第２電極１０３それぞれに用いられた金属材料の組み合わせが考慮される。たとえば、第１電極１０２にＡｇを用い、第２電極１０３にＮｉを用いた場合、Ｎｉフィラメントを形成せずにＡｇフィラメントを形成する条件を満たすストレス電圧の電圧値は、４Ｖ（ボルト）以下となる。
【００２２】
図４は、２つの異なる金属に電圧パルスを印加した際のストレス電圧とストレス時間との関係を示す相関図である。なお、図４は、各金属に流れる電流が一定のコンプライアンス電流になるまでの相関関係を示す。
【００２３】
図４に示す例では、第１金属の臨界的な電圧値（フィラメントを形成するためのストレス電圧の最低値）Ｖｃ＿ｌｏｗが、第２金属の臨界的な電圧値Ｖｃ＿ｈｉｇｈよりも低い。また、導電性フィラメントを形成する際のストレス時間は、比較的低いストレス電圧であれば第２金属よりも第１金属の方が短く、比較的高いストレス電圧であれば第１金属よりも第２金属の方が短い。そこで、このような相関関係になる金属の組み合わせを第１電極１０２および第２電極１０３に適用することで、特性の異なる不揮発性可変抵抗素子を選択的に実現することが可能となる。以下の説明では、第１電極１０２に第１金属を用い、第２電極１０３に第２金属を用いた場合を例示する。
【００２４】
そこで、図４において、第１金属よりなる第１電極１０２での書き込みには、比較的低ストレス電圧・長ストレス時間の条件（モードＰ１）を採用し、第２金属よりなる第２電極１０３での書き込みには、比較的高ストレス電圧・短ストレス時間の条件（モードＰ２）を採用する。モードＰ１とモードＰ２とを比較すると明らかなように、モードＰ１でのストレス電圧Ｖｓｅｔ１は、第２金属の臨界的な電圧値Ｖｃ＿ｈｉｇｈよりも低い。そのため、モードＰ１では、第２金属による導電性フィラメント形成が実質的に生じず、第１金属による導電性フィラメント形成が支配的になる。一方、モードＰ２のストレス電圧Ｖｓｅｔ２下では、第１金属のストレス時間よりも第２金属のストレス時間の方が短い。そのため、モードＰ２では、第２金属による導電性フィラメント形成が支配的になる。なお、モードＰ２のストレス時間は、第１金属から延びた導電性フィラメントが第３電極１０５に到達しない程度の時間に設定されるとよい。
【００２５】
図５〜図７では、図４におけるモードＰ１での書き込み動作を説明する。図５は、実施形態１において第１電極での書き込み時に印加する電圧パルスの一例を示すタイミングチャートである。図６は、図５に示す電圧パルスを与える前のオフ状態の不揮発性可変抵抗素子を示す断面図である。図７は、図５に示す電圧パルスを与えた後のオン状態の不揮発性可変抵抗素子を示す断面図である。
【００２６】
図５に示すように、モードＰ１では、ストレス電圧がＶｓｅｔ１（＜Ｖｃ＿ｈｉｇｈ）で且つストレス時間がＴｓｅｔ１（＞Ｔｓｅｔ２）の矩形状の電圧パルスが下部配線１０１に印加される。すると、不揮発性可変抵抗素子１００では、図６に示すように、第１電極１０２から第３電極１０５へ向けて、可変抵抗層１０４内に導電性フィラメント１０８が形成される。その結果、図７に示すように、導電性フィラメント１０８が第３電極１０５まで到達して、第１電極１０２と第３電極１０５とが電気的に導通し、不揮発性可変抵抗素子１００がオン状態となる。
【００２７】
また、図８〜図１０では、図４におけるモードＰ２での書き込み動作を説明する。図８は、実施形態１において第２電極での書き込み時に印加する電圧パルスの一例を示すタイミングチャートである。図９は、図８に示す電圧パルスを与える前のオフ状態の不揮発性可変抵抗素子を示す断面図である。図１０は、図８に示す電圧パルスを与えた後のオン状態の不揮発性可変抵抗素子を示す断面図である。
【００２８】
図８に示すように、モードＰ２では、ストレス電圧がＶｓｅｔ２（＞Ｖｃ＿ｈｉｇｈ）で且つストレス時間がＴｓｅｔ２（＜Ｔｓｅｔ１）の矩形状の電圧パルスが下部配線１０１に印加される。すると、不揮発性可変抵抗素子１００では、図９に示すように、第２電極１０３から第３電極１０５へ向けて、可変抵抗層１０４内に導電性フィラメント１１８が形成される。その結果、図１０に示すように、導電性フィラメント１１８が第３電極１０５まで到達して、第２電極１０３と第３電極１０５とが電気的に導通し、不揮発性可変抵抗素子１００がオン状態となる。その際、第１電極１０２からも第３電極１０５へ向けて導電性フィラメント１０８が形成されるが、モードＰ２でのストレス時間Ｔｓｅｔ２は導電性フィラメント１０８が第３電極１０５へ到達しない時間に設定されているため、この導電性フィラメント１０８は無視することができる。
【００２９】
なお、オン状態となった不揮発性可変抵抗素子１００のオフ状態へのリセットは、書き込み時とは逆方向の電圧を与えることで行われる。たとえば図７に示すオン状態をリセットする場合、第３電極１０５に対して負となる電圧を下部配線１０１に印加する。すると、第３電極１０５を介してホールが可変抵抗層１０４に供給されることで、可変抵抗層１０４内で導電性フィラメント１０８の金属元素がイオン化される。これにより、その金属イオンが第１電極１０２に回収され、可変抵抗層１０４内の導電性フィラメント１０８が消失する。その結果、可変抵抗層１０４が高抵抗状態となり、不揮発性可変抵抗素子１００がオフ状態にリセットされる。
【００３０】
同様に、図１０に示すオン状態をリセットする場合、第３電極１０５に対して負となる電圧を下部配線１０１に印加することで、可変抵抗層１０４内の導電性フィラメント１１８の金属元素をイオン化する。これにより、その金属イオンが第２電極１０３に回収され、可変抵抗層１０４内の導電性フィラメント１１８が消失する。その結果、可変抵抗層１０４が高抵抗状態となり、不揮発性可変抵抗素子１００がオフ状態にリセットされる。
【００３１】
なお、リセットされた不揮発性可変抵抗素子１００に対して再度、図５または図８に示す電圧パルスを印加すると、図７または図１０で示したように、可変抵抗層１０４内に導電性フィラメント１０８または１１８が再形成され、不揮発性可変抵抗素子１００がオン状態となる。このように、不揮発性可変抵抗素子１００のオフ状態とオン状態とは可逆的に制御可能である。
【００３２】
つぎに、不揮発性可変抵抗素子１００の動作について、図面を用いて詳細に説明する。
【００３３】
上述したように、第１電極１０２および第２電極１０３のいずれから可変抵抗層１０４内へ金属元素が拡散するかは、基本的に可変抵抗層１０４に形成される導電性フィラメント１０８および１１８の電圧ストレス特性によって決まる。そこで、導電性フィラメント１０８および１１８の電圧ストレス特性の差を利用することで不揮発性可変抵抗素子１００の寿命を延ばすことが可能である。
【００３４】
図１１は、第１電極使用時のデータ書込、データ読出およびデータ消去時のパルス電圧印加方法の一例を示すタイミングチャートである。図１２は、第２電極使用時のデータ書込、データ読出およびデータ消去時のパルス電圧印加方法の一例を示すタイミングチャートである。
【００３５】
図１１に示すように、第１電極１０２を使用したデータ書込時には、比較的ストレス電圧が低く、ストレス時間が長いモードＰ１の電圧パルスが下部配線１０１に印加される。これにより、第１電極１０２から可変抵抗層１０４内へ拡散した第１金属がイオン化し、可変抵抗層１０４内に第１金属による導電性フィラメント１０８が形成される。
【００３６】
一方、図１２に示すように、第２電極１０３を使用したデータ書込時には、比較的ストレス電圧が高く、ストレス時間が短いモードＰ２の電圧パルスが下部配線１０１に印加される。これにより、第２電極１０３から可変抵抗層１０４内へ拡散した第２金属がイオン化し、可変抵抗層１０４内に第２金属による導電性フィラメント１１８が形成される。
【００３７】
このように、下部配線１０１に印加する電圧パルスのストレス電圧およびストレス時間を調整することで、第１電極１０２を用いたデータ書込と第２電極１０３を用いたデータ書込とを選択的に使い分けることが可能となる。
【００３８】
たとえば、それぞれの電極に対してデータ書込回数に制限が設定されている場合、一方の電極を用いたデータ書込回数が制限に達したら、他方の電極を用いてデータ書込を行うように動作することが可能となる。その結果、不揮発性可変抵抗素子１００の寿命を延ばすことが可能となる。たとえば、データ書込回数が一定回数に至るまでは、図１１に示すようなモードＰ１のストレス電圧およびストレス時間で駆動し、一定回数に至ったあとは、図１２に示すようなモードＰ２のストレス電圧およびストレス時間で駆動するように構成することで、不揮発性可変抵抗素子１００の寿命を延ばすことができる。
【００３９】
また、たとえば第２電極１０３を用いたデータ書込／読出／消去速度が第１電極１０２を用いたデータ書込／読出／消去速度よりも速い場合、アクセス頻度が高いデータの書込については、優先的に第２電極１０３を用いてデータ書込を実行するように動作することも可能である。さらに、たとえば第１金属による導電性フィラメント１０８の方が第２金属による導電性フィラメント１１８よりもデータ保持特性が高い場合、長期保持の対象となり得るようなデータに関しては、優先的に第１電極１０２を用いてデータ書込を実行するように動作することも可能である。さらには、たとえばアクセス速度（動作スピードともいう）を重視する場合には図１２に示す高ストレス電圧・短ストレス時間のモードＰ２で駆動し、耐久性（サイクリング回数）を重視する場合には図１１に示す低ストレス電圧・長ストレス時間のモードＰ１で駆動するなどのように、アプリケーションからの要求に応じて動作モードを変更するように設計することも可能である。
【００４０】
なお、データ読出時のリードパルスＶｒｅａｄおよびデータ消去時のリセットパルスＶｒｅｓｅｔの電圧値とパルス時間とは、それぞれいずれの電極を使用してデータ書込が行われたかに応じて調整されるとよい。
【００４１】
また、モードＰ２での第２電極１０３を用いたデータ書込を保障するために、第２電極１０３と第３電極１０５との間の可変抵抗層１０４の膜厚を、第１電極１０２と第３電極１０５との間の可変抵抗層１０４の膜厚よりも薄くしてもよい。ただし、この薄膜化は、必ずしも必須の構成ではない。
【００４２】
つづいて、不揮発性可変抵抗素子の評価方法について説明する。図１３は、不揮発性可変抵抗素子の評価装置を示す概略図である。図１４は、図１３に示す評価装置を用いた実測時の測定シーケンスを示すタイミングチャートである。
【００４３】
図１３に示すように、評価対象とした不揮発性可変抵抗素子では、第１電極１０２または第２電極１０３に相当する上部電極１００２の金属材料をＡｇまたはＮｉとし、その直径（すなわち絶縁層１００７に形成した１００２用のビアホールの直径）を１００ｎｍ（ナノメートル）とした。また、可変抵抗層１０４に相当する可変抵抗層１００４をアモルファスシリコンとし、その膜厚を１０ｎｍ〜３０ｎｍとした。さらに、第３電極１０５に相当する下部電極１００５をイオン注入された低抵抗シリコンとした。この不揮発性可変抵抗素子に対し、上部電極１００２および下部電極１００５間に接続した電流−電圧特性測定装置１１００を用いて、可変抵抗層１００４に流れる電流を図１４に示すような測定シーケースで測定した。
【００４４】
図１４に示すように、測定シーケンスでは、電圧パルス印加によるストレス効果を確認するために、一つ目の方法として電圧ストレス印加前後のリード電流を測定して比較した。また、二つ目の方法として、電圧ストレスを印加する途中の電流をモニタし、電流の急峻な変化があるかどうかを判断した。また、図１４に示す例では、上部電極１００２をＡｇ電極とした場合のデータ書込時の電圧（セット電圧）を８Ｖ（ボルト）までとし、データ読出時の電圧（リード電圧）を１〜２Ｖとし、データ消去時の電圧（リセット電圧）を−４Ｖとした。さらに、図１４では、リセット電圧の印加から２回目のリード電圧の印加までの工程をリピートユニットとして繰返し実行した。
【００４５】
図１５および図１６は、図１３および図１４の評価において、上部電極１００２を同じ金属として可変抵抗層１００４の膜厚を変化させた場合に一定時間内にストレス電圧を変化させた際に観測された最低ストレス電圧値（臨界的な電圧値）でのストレス効果の発生回数（カウント数）を示す評価結果である。なお、以下の評価結果の説明において、図１３および図１４による評価は、複数の不揮発性可変抵抗素子（図１３）に対して行われた。また、図１５では、可変抵抗層１００４の膜厚を１０ｎｍとし、図１６では、可変抵抗層１００４の膜厚を３０ｎｍとした。
【００４６】
図１５および図１６の統計分布で示される評価結果から分かるように、最低ストレス電圧値でのストレス効果の発生回数は、可変抵抗層１００４の膜厚に依存しない。また、それぞれの不揮発性可変抵抗素子から抽出した最低ストレス電圧値の分布は、ストレス電圧の変化に対しても一定形状を保ち、全体的なシフトも観測されなかった。
【００４７】
図１７は、図１３および図１４の評価において、ストレス時間を一定とした場合のストレス電圧とリード電流との関係を示す評価結果である。図１８は、図１３および図１４の評価において、ストレス電圧を一定とした場合のストレス時間とリード電流との関係を示す評価結果である。なお、図１７および図１８において、黒四角点は可変抵抗層１００４に膜厚１０ｎｍのアモルファスシリコンを用いた場合を示し、黒三角点は可変抵抗層１００４に膜厚３０ｎｍのアモルファスシリコンを用いた場合を示す。また、図１７および図１８では共に、上部電極１００２の金属材料に銀（Ａｇ）を用いた。さらに、図１７では、ストレス時間を１００ｓ（秒）とし、図１８では、ストレス電圧を３．５Ｖ（ボルト）とした。
【００４８】
図１７に示すように、ストレス時間を一定にした場合、同じストレス電圧に対しては、可変抵抗層１００４の膜厚を薄くした方がリード電流の電流変化が大きくなる。また、リード電流が飽和するまでのストレス電圧は、可変抵抗層１００４の膜厚が薄い方が低い。
【００４９】
同様に、図１８に示すように、ストレス電圧を一定にした場合、同じストレス時間に対しては、可変抵抗層１００４の膜厚を薄くした方がリード電流の電流変化が大きくなる。また、リード電流が飽和するまでのストレス時間は、可変抵抗層１００４の膜厚が薄い方が短い。
【００５０】
図１９は、図１７および図１８の評価結果をまとめたものであって、不揮発性可変抵抗素子における上部電極に流れる電流がコンプライアンス電流になるまでのストレス電圧とストレス時間との相関特性の膜厚依存性を示すグラフである。図１９に示すように、下部電極１００２に同じ金属を用いた場合、可変抵抗層１００４の膜厚が薄くすると（薄膜化）、一定的なコンプライアンス電流あるいはデータ保持状態（セット状態またはオン状態）になるまでに必要なストレス電圧が小さくなり、また、ストレス時間が短くなる。
【００５１】
図２０および図２１は、図１３および図１４の評価において、可変抵抗層１００４の膜厚を同じとして上部電極１００２を異なる金属とした場合に一定時間内にストレス電圧を変化させた際に観測された最低ストレス電圧値（臨界的な電圧値）でのストレス効果の発生回数（カウント数）を示す評価結果である。なお、図２０では、上部電極１００２にＡｇを用い、図２１では、上部電極１００２にＮｉを用いた。
【００５２】
図２０および図２１の統計分布で示される評価結果から分かるように、最低ストレス電圧値でのストレス効果の発生回数は、電極材料をＡｇとするよりもＮｉとした場合の方が、最低ストレス電圧値の分布が高電圧値側にシフトする。このように、最低ストレス電圧値（臨界的な電圧値）は、電極に使用する金属元素の種類に依存する。
【００５３】
そこで、図１９〜図２１に例示したような特性に基づいて、第１電極１０２および第２電極１０３に使用する金属材料を選択しつつ、第１および第３電極１０２および１０５間の可変抵抗層１０４の膜厚および第２および第３電極１０３および１０５間の可変抵抗層１０４の膜厚を設計することで、それぞれの電極に対するストレス効果のカーブ形状が図４に示すようなクロスポイントを形成するように調整することが可能となる。
【００５４】
つぎに、実施形態１に係る不揮発性可変抵抗素子１００の製造方法について、図面を用いて詳細に説明する。なお、以下の説明では、第１金属１０２にＡｇを用い、第２電極１０３にＮｉを用い、第３電極１０５にｐ型ポリシリコンを用い、可変抵抗層１０４にアモルファスシリコンを用いた場合を例に挙げる。
【００５５】
まず、図２２に示すように、化学気相成長（ＣＶＤ）法により、シリコン単結晶基板１１０上に下部配線層１０１Ａを堆積し、さらに下部配線層１０１Ａ上にＡｇを堆積することで第１メタル層１０２Ａを形成する。また、第１メタル層１０２Ａ上に、シリコン酸化膜などのマスク層Ｍ１０を堆積する。なお、マスク層Ｍ１０の材料は、たとえば第１メタル層１０２Ａとのエッチング選択比に応じて適宜選択されるとよい。また、下部配線層１０１Ａは、下部配線１０１へ加工される前のベタ膜であってよい。
【００５６】
つぎに、たとえばフォトリソグラフィー工程およびエッチング工程を経ることで、マスク層Ｍ１０をマスクパターンＭ１１に加工した後、このマスクパターンＭ１１を介して第１メタル層１０２Ａをドライエッチングすることで、図２３に示すように、第１メタル層１０２Ａを第１電極１０２Ｂにパターニングする。
【００５７】
つぎに、図２４に示すように、ＣＶＤ法により、下部配線層１０１Ａ上にＮｉを堆積することで、第２メタル層１０３Ａを形成する。この際、第２メタル層１０３Ａは、第１電極１０２ＢおよびマスクパターンＭ１１が埋没する程度に堆積されてもよい。また、第２メタル層１０３Ａ上に、シリコン酸化膜などのマスク層Ｍ２０を堆積する。なお、マスク層Ｍ２０の材料は、たとえば第２メタル層１０３Ａとのエッチング選択比に応じて適宜選択されるとよい。
【００５８】
つぎに、たとえばフォトリソグラフィー工程およびエッチング工程を経ることで、マスク層Ｍ２０をマスクパターンＭ２１に加工した後、このマスクパターンＭ２１を介して第２メタル層１０３Ａをドライエッチングすることで、図２５に示すように、第２メタル層１０３Ａを第２電極１０３Ｂにパターニングする。
【００５９】
つぎに、マスクパターンＭ１１およびＭ２１を除去した後、図２６および図２７に示すように、ＣＶＤ法により、第１電極１０２Ｂおよび第２電極１０３Ｂ上にアモルファスシリコン層１０４Ａを堆積し、さらにアモルファスシリコン層１０４Ａ上にポリシリコン層１０５Ａを堆積する。
【００６０】
つぎに、ポリシリコン層１０５Ａに対してボロンイオン（Ｂ＋）などの不純物を注入し、その後、ポリシリコン層１０５Ａに活性化アニールを施すことで、ポリシリコン層１０５Ａをｐ型ポリシリコン層１０５Ａとする。
【００６１】
つぎに、ｐ型ポリシリコン層１０５Ａ上にシリコン酸化膜などのマスク層（不図示）を堆積し、フォトリソグラフィー工程およびエッチング工程を経ることで、マスク層をマスクパターンＭ３１に加工する。つづいて、マスクパターンＭ３１を介してｐ型ポリシリコン層１０５Ａから下部配線層１０１Ａまでをドライエッチングすることで、図２８および図２９に示すように、ｐ型ポリシリコン層１０５Ａを第３電極１０５Ｂにパターニングし、アモルファスシリコン層１０４Ａを可変抵抗層１０４Ｂにパターニングするとともに、下部配線層１０１Ａを下部配線１０１にパターニングする。その結果、シリコン単結晶基板１１０上には、図３０に示すように、上部配線１０６の延在方向に切断される前の不揮発性可変抵抗素子１００の素子構造アレイが形成される。
【００６２】
つぎに、図３１および図３２に示すように、たとえばＣＶＤ法により酸化物を堆積することで、下部配線１０１と第１電極１０２Ｂと第２電極１０３Ｂと可変抵抗層１０４Ｂと第３電極１０５Ｂとよりなるメサ構造を埋める絶縁層１０７Ａを形成する。
【００６３】
つぎに、図３３に示すように、たとえば化学的機械研磨（ＣＭＰ）などによって絶縁層１０７Ａ表面を研磨することで第３電極１０５Ｂ上面を露出させるとともに絶縁層１０７Ｂ表面を平坦化する。つぎに、図３４に示すように、ＣＶＤ法により、絶縁層１０７Ｂおよび第３電極１０５Ｂ上に上部配線層１０６Ａを堆積する。また、上部配線層１０６Ａ上に、シリコン酸化膜などのマスク層を堆積し、このマスク層をフォトリソグラフィー工程およびエッチング工程等によってマスクパターンＭ４１に加工する。このマスクパターンＭ４１は、たとえば下部配線１０１の延在方向とは垂直な方向に延在するパターンである。
【００６４】
つぎに、マスクパターンＭ４１を介して絶縁層１０７Ｂ、上部配線層１０６Ａ、第３電極１０５Ｂ、可変抵抗層１０４Ｂ、第１電極１０２Ｂおよび第２電極１０３Ｂをドライエッチングする。これにより、図３５に示すように、上部配線層１０６Ａを下部配線１０１と交錯する方向に延在する上部配線１０６にパターニングするとともに、下部配線１０１と上部配線１０６とのクロスポイントに、第１電極１０２、第２電極１０３、可変抵抗層１０４および第３電極１０５よりなる不揮発性可変抵抗素子１００の素子部１００Ａを形成する。その後、素子部１００Ａ間および上部配線１０６間を必要に応じて絶縁物で埋めることで、実施形態１に係る不揮発性可変抵抗素子１００が製造される。なお、図３５では、絶縁層１０７が省略されている。
【００６５】
つぎに、上述した不揮発性可変抵抗素子１００が２次元アレイされたメモリセルアレイ１０を備える記憶装置１の駆動方法について、図面を用いて詳細に説明する。
【００６６】
図３６は、実施形態１に係る記憶装置の概略構成を示す平面図である。図３６において、行方向に延在する上部配線１０６はワード線に相当し、列方向に延在する下部配線１０１はビット線に相当する。不揮発性可変抵抗素子１００は、ワード線とビット線とのクロスポイントにあたる下部配線１０１と上部配線１０６との交差部分に配置される。また、ワード線に相当する上部配線１０６には、行選択を行うワード線駆動部１１が接続され、ビット線に相当する下部配線１０１には、列選択を行うビット線駆動部１２が接続されている。
【００６７】
図３７は、図３６の構成において、選択セル１００Ｓへデータを書き込む際の駆動例を示す図である。図３７に示すように、選択セル１００Ｓに対してデータ書込を行う場合、選択列の下部配線１０１にセット電圧Ｖｓｅｔが印加され、非選択列の下部配線１０１にセット電圧Ｖｓｅｔの１／２の電圧が印加される。また、選択行の上部配線１０６に０Ｖが印加され、非選択行の上部配線１０６にセット電圧Ｖｓｅｔの１／２の電圧が印加される。なお、ここでのセット電圧とは、上述したストレス電圧Ｖｓｅｔ１またはＶｓｅｔ２である。
【００６８】
これにより、選択列および選択行で指定される選択セル１００Ｓには、セット電圧Ｖｓｅｔが印加される。その結果、選択セル１００Ｓに対するデータ書込が行われる。一方、非選択列および選択行で指定される半選択セルには、セット電圧Ｖｓｅｔの１／２の電圧が印加される。そのため、この半選択セルに対するデータ書込は禁止される。同様に、選択列および非選択行で指定される半選択セルにはセット電圧Ｖｓｅｔの１／２の電圧が印加されるため、この半選択セルに対するデータ書込は禁止される。さらに、非選択列および非選択行で指定される非選択セルには０Ｖが印加されるため、この非選択セルに対するデータ書込は禁止される。
【００６９】
図３８は、図３６の構成において、選択セル１００Ｓからデータを読み出す際の駆動例を示す図である。図３８に示すように、選択セル１００Ｓからのデータ読出を行う場合、選択列の下部配線１０１にリード電圧Ｖｒｅａｄの１／２の電圧が印加され、非選択列の下部配線１０１に０Ｖが印加される。また、選択行の上部配線１０６にリード電圧Ｖｒｅａｄの−１／２の電圧が印加され、非選択行の上部配線４４に０Ｖが印加される。
【００７０】
これにより、選択列および選択行で指定される選択セル１００Ｓには、リード電圧Ｖｒｅａｄが印加される。その結果、選択セル１００Ｓからのデータ読出が行われる。一方、非選択列および選択行で指定される半選択セルには、リード電圧Ｖｒｅａｄの−１／２の電圧が印加される。そのため、この半選択セルからのデータ読出が禁止される。同様に、選択列および非選択行で指定される半選択セルにはリード電圧Ｖｒｅａｄの１／２の電圧が印加されるため、この半選択セルからのデータ読出が禁止される。さらに、非選択列および非選択行で指定される非選択セルには０Ｖが印加されるため、この非選択セルからのデータ読出が禁止される。
【００７１】
図３９は、図３６の構成において、選択セル１００Ｓに書き込まれたデータを消去する際の駆動例を示す図である。図３９に示すように、選択セル１００Ｓに対するデータ消去を行う場合、選択列の下部配線１０１にリセット電圧Ｖｒｅｓｅｔが印加され、非選択列の下部配線１０１にリセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加される。また、選択行の上部配線１０６に０Ｖが印加され、非選択行の上部配線１０６にリセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加される。
【００７２】
これにより、選択列および選択行で指定される選択セル１００Ｓには、リセット電圧Ｖｒｅｓｅｔが印加される。その結果、選択セル１００Ｓに対するデータ消去が行われる。一方、非選択列および選択行で指定される半選択セルには、リセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加される。そのため、この半選択セルに対するデータ消去が禁止される。同様に、選択列および非選択行で指定される半選択セルにはリセット電圧Ｖｒｅｓｅｔの１／２の電圧が印加されるため、この半選択セルに対するデータ消去が禁止される。さらに、非選択列および非選択行で指定される非選択セルには０Ｖが印加されるため、この非選択セルに対するデータ消去が禁止される。
【００７３】
つづいて、メモリセルアレイ１０内で領域ごとに動作モードを切り替える際の駆動例を、図面を用いて詳細に説明する。
【００７４】
図４０は、Ｍ行Ｎ列のメモリセルアレイの動作モードを領域毎にアレンジする場合を説明するための図である。図４１は、図４０に示す領域を切り替える場合を説明するための図である。図４０に示すように、実施形態１では、メモリセルアレイ１０内の一部の領域１１ＡをモードＰ１で駆動し、残りの領域１２Ａをモードｐ２で駆動するように、アレンジすることも可能である。また、図４０から図４１に示すように、モードＰ１で駆動する領域１１Ａの一部の領域１１ＣをモードＰ２で駆動し、結果的に領域１１ＢをモードＰ１で駆動し、領域１２ＢをモードＰ２で駆動するように変更することも可能である。
【００７５】
図４２は、モードＰ１とモードＰ２とを切り替える際の判断条件の一例を示す図である。なお、図４２において、原点Ｏは、記憶装置１の使用開始時点とし、各点Ｓ１〜Ｓ４は、使用過程における点とする。たとえばアクセス速度やファイル保持性を重視する場合、図４２の原点Ｏから点Ｓ１までをモードＰ２で駆動し、その後、記憶装置１の寿命となるまで（点Ｓ２）、モードＰ１で駆動してもよい。これにより、たとえばモードＰ２のみで駆動する場合と比較して、記憶装置１の寿命を延ばすことができる。また、使用開始時点から記憶装置１の寿命を重視する場合、原点ＯからモードＰ１で駆動してもよい。その際、使用状況に応じて、動作モードをモードＰ２に切り替えてもよい（点Ｓ３→Ｓ４）。
【００７６】
たとえば、記憶装置１を大容量ファイルメモリとして使う場合には、アクセス速度よりもデータ保持性が重視され得る。そのような場合、データ保持性が良いモードＰ１で記憶装置１全体を駆動してもよいし、メモリセルアレイ１０の一部の領域をモードＰ１で駆動してもよい。また、耐久性（サイクリング回数）を重視する場合では、耐久性が比較的良いモードＰ１で記憶装置１全体を駆動してもよいし、メモリセルアレイ１０の一部の領域を駆動してもよい。
【００７７】
なお、記憶装置１の動作モードをユーザが自由に選択できるように構成されてもよい。たとえば、記憶装置１の外部筐体に動作モードを切り替えるスイッチを設けてもよいし、記憶装置１が接続されるパーソナルコンピュータなどの情報処理装置に組み込まれたデバイスドライバを介してユーザが記憶装置１の動作モードを設定できてもよい。
【００７８】
つぎに、モードＰ１とモードＰ２との切替方法について説明する。たとえば図３６に示す構成において、ワード線駆動部１１およびビット線駆動部１２を含む制御部は、モードＰ１の駆動条件に基づいて、上部配線１０６と下部配線１０１との間に２〜２．５Ｖのセット電圧を印加する。すると、第１電極１０２から第１金属であるＡｇ元素が第３電極１０５へ向かって可変抵抗層１０４内へ拡散してイオン化し、これにより、可変抵抗層１０４内にＡｇによる導電性フィラメント１０８が形成される。
【００７９】
また、制御部には、第３電極１０５に対する使用回数にあらかじめ制限回数が設定されている。制御部は、第３電極１０５の使用回数が制限回数に到達したら、今度はモードＰ２の駆動条件に基づいて、上部配線１０６と下部配線１０１との間に６〜６．５Ｖのセット電圧を印加する。すると、第２電極１０３から第２金属であるＮｉ元素が第３電極１０５へ向かって可変抵抗層１０４内へ拡散してイオン化し、これにより、可変抵抗層１０４内にＮｉによる導電性フィラメント１１８が形成される。このようにして、モードＰ１によるデータ書込とモードＰ２によるデータ書込とが切り替えられる。
【００８０】
また、モードＰ１とモードＰ２とは、上部配線１０６と下部配線１０１との間に流れる電流の電流値に基づいて切り替えられてもよい。その場合、制御部は、モードＰ１の駆動条件に基づいて上部配線１０６と下部配線１０１との間に２〜２．５Ｖのセット電圧を印加した際に上部配線１０６と下部配線１０１との間に流れる電流の電流値を検出する。ここで、オフ状態（データ消去時）の際に上部配線１０６と下部配線１０１との間に流れるオフ電流のＩｏｆｆとし、オン状態（データ書込時）際に上部配線１０６と下部配線１０１との間に流れるオン電流をＩｏｎとすると、制御部は、オン電流Ｉｏｎとオフ電流Ｉｏｆｆとの比（Ｉｏｎ／Ｉｏｆｆ）を計算する。たとえば、比Ｉｏｎ／Ｉｏｆｆが１０以下である場合では、可変抵抗層１０４内には導電性フィラメント１０８が形成され難い状態と判断することができる。そこで、制御部は、今度はモードＰ２の駆動条件に基づいて、上部配線１０６と下部配線１０１との間に６〜６．５Ｖのセット電圧を印加する。このようにして、モードＰ１によるデータ書込とモードＰ２によるデータ書込とが切り替えられる。
【００８１】
さらに、オン電流Ｉｏｎに基づいてモードＰ１とモードＰ２とを切り替えるように構成されてもよい。すなわち、オン電流Ｉｏｎが十分に大きい場合には、制御部は、モードＰ１の駆動条件に基づいて上部配線１０６と下部配線１０１との間に２〜２．５Ｖのセット電圧を印加し、オン電流Ｉｏｎが極端に低い場合には、制御部は、モードＰ２の駆動条件に基づいて上部配線１０６と下部配線１０１との間に６〜６．５Ｖのセット電圧を印加する。このようにして、モードＰ１によるデータ書込とモードＰ２によるデータ書込とが切り替えられる。なお、オン電流Ｉｏｎが極端に低いとは、たとえば正常動作時の１／１０以下などであってよい。
【００８２】
以上のように、実施形態１では、メタル元素フィラメント（導電性フィラメント）を利用するイオンメモリセル構造のＲｅＲＡＭ素子が、少なくとも２種のメタル電極あるいは合金電極を同じ素子構造を備える。それぞれの電極をベースとして形成される導電性フィラメントは、その特徴が異なっている。それぞれのメタル電極と対向する電極間の距離は、同じであっても異なっていてもよい。このような特徴の異なる導電性フィラメントを動作シーケンスにしたがって適宜選択することで、記憶装置１の寿命を延ばすことが可能となる、また、データ保持性優先のセルアレー領域とサイクル回数優先のセルアレー領域とを自由にアレンジすることも可能となる。さらに、使用中に両領域を再設計することも可能となる。
【００８３】
（実施形態２）
つぎに、実施形態２に係る不揮発性可変抵抗素子、制御装置、記憶装置および制御方法について、図面を参照しながら詳細に説明する。実施形態２では、不揮発性可変抵抗素子の他の例を説明する。なお、以下の説明において、上述した実施形態と同様の構成については、同一の符号を付し、その重複する説明を省略する。
【００８４】
図４３および図４４は、実施形態２に係る不揮発性可変抵抗素子の概略構成例を示す。図４３は、実施形態２に係る不揮発性可変抵抗素子２００を積層方向に切断した際の垂直断面図を示し、図４４は、不揮発性可変抵抗素子２００の水平断面図を示す。なお、図４３は、図４４におけるＤ−Ｄ断面構造を示し、図４４は、図４３におけるＣ−Ｃ断面構造を示す。
【００８５】
図４３および図４４と図２および図３とを比較すると明らかなように、実施形態２に係る不揮発性可変抵抗素子２００は、実施形態１に係る不揮発性可変抵抗素子１００と同様の構成において、第１電極１０２および第２電極１０３が第１電極２０２および第２電極２０３に置き換えられている。第１電極２０２は、たとえば絶縁膜１０７で囲まれた溝内の中央底部に位置する。第２電極２０３は、たとえば第１電極２０２の側面に位置する。なお、第１電極２０２および第２電極２０３は、ともに下部配線１０１に接触している。
【００８６】
以上のような構成によっても、実施形態１と同様の効果を奏することが可能である。なお、他の構成および動作については、上述の実施形態と同様であるため、ここでは詳細な説明を省略する。
【００８７】
（実施形態３）
つぎに、実施形態３に係る不揮発性可変抵抗素子、制御装置、記憶装置および制御方法について、図面を参照しながら詳細に説明する。実施形態３では、不揮発性可変抵抗素子のさらに他の例を説明する。なお、以下の説明において、上述した実施形態と同様の構成については、同一の符号を付し、その重複する説明を省略する。
【００８８】
図４５および図４６は、実施形態３に係る不揮発性可変抵抗素子の概略構成例を示す。図４５は、実施形態３に係る不揮発性可変抵抗素子３００を積層方向に切断した際の垂直断面図を示し、図４６は、実施形態３に係る不揮発性可変抵抗素子３００の水平断面図を示す。なお、図４５は、図４６におけるＦ−Ｆ断面構造を示し、図４６は、図４５におけるＥ−Ｅ断面構造を示す。
【００８９】
図４５および図４６と図２および図３とを比較すると明らかなように、実施形態３に係る不揮発性可変抵抗素子３００は、実施形態１に係る不揮発性可変抵抗素子１００と同様の構成において、第１電極１０２および第２電極１０３が１つの下部電極３０２に置き換えられている。また、第３電極１０５および上部配線１０６に代えて、これらを兼ねる上部電極配線３０５が設けられている。
【００９０】
下部電極３０２は、異なる動作モード（たとえばモードＰ１およびＰ２）でそれぞれ異なる特性の導電性フィラメント（たとえば導電性フィラメント１０８および１１８）を形成することができる複数種類の金属元素よりなる合金を含む。なお、この合金の材料としては、たとえばＡｇ、Ａｕ、Ｔｉ、Ｎｉ、Ｃｏ、Ａｌ、Ｆｅ、Ｃｒ、Ｃｕ、Ｗ、Ｈｆ、Ｔａ、Ｐｔ、Ｒｕ、Ｚｒ、Ｉｒなどの金属元素を適用することができる。また、上部電極配線３０５は、たとえば第３電極１０５と同様の材料を用いて形成することができる。
【００９１】
以上のような構成によっても、上述した実施形態と同様の効果を奏することが可能である。なお、他の構成および動作については、上述の実施形態と同様であるため、ここでは詳細な説明を省略する。
【００９２】
つぎに、実施形態３に係る不揮発性可変抵抗素子３００の製造方法について、図面を用いて詳細に説明する。
【００９３】
まず、図４７に示すように、ＣＶＤ法により、シリコン単結晶基板１１０上に、下部配線層１０１Ａ、第１電極２０２として使うメタル合金層３０２Ａ、および可変抵抗層１０４として使うアモルファスシリコン層１０４Ａを順次堆積する。また、アモルファスシリコン層１０４Ａ上に、シリコン酸化膜などのマスク層Ｍ５０を堆積する。
【００９４】
つぎに、たとえばフォトリソグラフィー工程およびエッチング工程を経ることで、マスク層Ｍ５０をマスクパターンＭ５１に加工した後、このマスクパターンＭ５１を介してアモルファスシリコン層１０４Ａから下部配線層１０１Ａまでをドライエッチングすることで、図４８に示すように、下部配線層１０１Ａを下部配線１０１にパターニングするとともに、アモルファスシリコン層１０４Ａおよびメタル合金層３０２Ａを可変抵抗層１０４Ｂおよび下部電極３０２Ｂにパターニングする。
【００９５】
つぎに、ＣＶＤ法により酸化物を堆積することで、下部配線１０１と下部電極３０２Ｂと可変抵抗層１０４Ｂとよりなるメサ構造を埋める絶縁層３０７Ａを形成する。つづいて、たとえばＣＭＰなどによって絶縁層３０７Ａ表面を研磨することで可変抵抗層１０４Ｂ上面を露出させるとともに絶縁層３０７Ａ表面を平坦化する。つづいて、図４９に示すように、ＣＶＤ法により、絶縁層３０７Ａおよび可変抵抗層１０４Ｂ上にポリシリコン層３０５Ａを堆積する。
【００９６】
つぎに、ポリシリコン層３０５Ａに対してボロンイオン（Ｂ＋）などの不純物を注入し、その後、ポリシリコン層３０５Ａに活性化アニールを施すことで、ポリシリコン層３０５Ａをｐ型ポリシリコン層３０５Ａとする。
【００９７】
つぎに、ｐ型ポリシリコン層３０５Ａ上にシリコン酸化膜などのマスク層（不図示）を堆積し、フォトリソグラフィー工程およびエッチング工程を経ることで、マスク層をマスクパターンＭ５１に加工する。つづいて、マスクパターンＭ３１を介してｐ型ポリシリコン層３０５Ａから下部電極３０２Ｂまでをドライエッチングすることで、図５０に示すように、ｐ型ポリシリコン層３０５Ａを上部電極配線３０５に、可変抵抗層１０４Ｂを可変抵抗層１０４に、下部電極３０２Ｂを下部電極３０２に、それぞれパターニングする。
【００９８】
その後、残留した絶縁膜３０７ＢおよびマスクパターンＭ６１をウェットエッチングにより除去した後、ＣＶＤ法にてセル間に絶縁層１０７を堆積することで、実施形態３に係る不揮発性可変抵抗素子３００が製造される。
【００９９】
（実施形態４）
つぎに、実施形態４に係る不揮発性可変抵抗素子、制御装置、記憶装置および制御方法について、図面を参照しながら詳細に説明する。実施形態４では、不揮発性可変抵抗素子のさらに他の例を説明する。なお、以下の説明において、上述した実施形態と同様の構成については、同一の符号を付し、その重複する説明を省略する。
【０１００】
図５１および図５２は、実施形態４に係る不揮発性可変抵抗素子の概略構成例を示す。図５１は、実施形態４に係る不揮発性可変抵抗素子４００を積層方向に切断した際の垂直断面図を示し、図５２は、実施形態４に係る不揮発性可変抵抗素子４００の水平断面図を示す。なお、図５１は、図５２におけるＨ−Ｈ断面構造を示し、図５２は、図５１におけるＧ−Ｇ断面構造を示す。
【０１０１】
図５１および図５２と図２および図３とを比較すると明らかなように、実施形態４に係る不揮発性可変抵抗素子４００は、実施形態１に係る不揮発性可変抵抗素子１００と同様の構成において、第１電極１０２および第２電極１０３が第１電極４０２および第２電極４０３に置き換えられている。第２電極４０３は、たとえば絶縁膜１０７で囲まれた溝内の中央底部に位置し、四角錐台の形状をしている。第１電極４０２は、たとえば第２電極４０３の上面に位置し、四角錐台の形状をしている。なお、第２電極４０３は、下部配線１０１に接触している。また、第２電極４０３の底面は、第１電極４０２の上面の内側に収まっている。
【０１０２】
以上のような構成によっても、上述した実施形態と同様の効果を奏することが可能である。なお、他の構成および動作については、上述の実施形態と同様であるため、ここでは詳細な説明を省略する。
【０１０３】
つぎに、実施形態４に係る不揮発性可変抵抗素子４００の製造方法について、図面を用いて詳細に説明する。
【０１０４】
まず、図５３に示すように、ＣＶＤ法により、シリコン単結晶基板１１０上に、下部配線層１０１Ａ、第１電極４０２として使う第１メタル層４０２Ａ、および第２電極と強いて使う第２メタル層４０３Ａを順次堆積する。
【０１０５】
つぎに、ＣＶＤ法により、第２メタル層４０３Ａ上に、シリコン酸化膜などのマスク層を堆積し、このマスク層をフォトリソグラフィー工程およびエッチング工程にて加工することで、図５４に示すように、裾部分にかけてテーパ状の広がりを持つマスクパターンＭ７１を形成する。なお、裾部分にかけてテーパ状の広がりを持つマスクパターンＭ７１は、たとえばリソグラフィプロセスを最適化することによって形成することが可能である。
【０１０６】
つぎに、たとえばドライエッチングまたはウェットエッチングにより第１メタル層４０２Ａおよび第２メタル層４０３Ａをパターニングする。その際、基板上面に対して垂直ではなく、斜めにエッチングすることで、下方向にかけてテーパ状の広がりを持つ第２電極４０３Ｂおよび第１電極４０２Ｂを形成する。また、たとえばマスクパターンＭ７１、第１電極４０２および第２電極４０３をマスクとして用いたドライエッチングにより下部配線層１０１Ａをパターニングすることで、下部配線１０１を自己整合的に形成する。その後、マスクパターンＭ７１を除去することで、図５５のような断面形状を得る。
【０１０７】
つぎに、図５６に示すように、たとえばＣＶＤ法により、絶縁膜４０７Ａを成膜し、さらに、たとえばドライエッチングよって成膜した絶縁膜４０７Ａを一定の厚さに調整する。
【０１０８】
つぎに、図５７に示すように、ＣＶＤ法により、可変抵抗層１０４として使うアモルファスシリコン層１０４Ａを堆積し、このアモルファスシリコン層１０４Ａの上面をＣＭＰ等によって平坦化した後、第３電極１０５として使うポリシリコン層１０５Ａをアモルファスシリコン層１０４Ａ上に堆積する。つづいて、ポリシリコン層１０５Ａに対してボロンイオン（Ｂ＋）などの不純物を注入し、その後、ポリシリコン層１０５Ａに活性化アニールを施すことで、ポリシリコン層１０５Ａをｐ型ポリシリコン層１０５Ａとする。その後、上部配線１０６として使う上部配線層１０６Ａをｐ型ポリシリコン層１０５Ａ上に堆積する。また、上部配線層１０６Ａ上に、シリコン酸化膜などのマスク層Ｍ８０を堆積する。
【０１０９】
つぎに、たとえばフォトリソグラフィー工程およびエッチング工程を経ることで、マスク層Ｍ８０をマスクパターンＭ８１に加工した後、このマスクパターンＭ８１を介して上部配線層１０６Ａから絶縁層４０７Ａまでをドライエッチングすることで、図５８に示すように、上部配線層１０６Ａ、ｐ型ポリシリコン層１０５Ａおよび可変抵抗層１０４Ａを上部配線１０６、第３電極１０５および可変抵抗層１０４にパターニングする。
【０１１０】
その後、残留した絶縁膜４０７ＢおよびマスクパターンＭ８１をウェットエッチングにより除去した後、ＣＶＤ法にてセル間に絶縁層１０７を堆積することで、実施形態４に係る不揮発性可変抵抗素子４００が製造される。
【０１１１】
（実施形態５）
つぎに、実施形態５に係る不揮発性可変抵抗素子、制御装置、記憶装置および制御方法について、図面を参照しながら詳細に説明する。上述した実施形態では、１つの不揮発性可変抵抗素子に２値（１ビット）を記憶させる場合を説明した。ただし、これに限るものではなく、上述で説明した不揮発性可変抵抗素子に多値（たとえば４ビット）を記憶させることも可能である。なお、以下の説明では、実施形態１に係る不揮発性可変抵抗素子１００をベースとして説明するが、これに限らず、他の実施形態に係る不揮発性可変抵抗素子２００〜４００を適用することも可能である。
【０１１２】
図５９は、実施形態５において１つの不揮発性可変抵抗素子に４値を書き込む場合の逆リセットバイアス電圧を説明するための図である。図６０〜図６３は、図５９の逆リセットバイアス電圧に基づいて１つの不揮発性可変抵抗素子に４値を書き込む際の電圧パルスのタイミングチャートおよびその際に可変抵抗層に形成される導電性フィラメントを説明するための図である。なお、図６０は値‘１１’を書き込む際の説明図であり、図６１は値‘１０’を書き込む際の説明図であり、図６２は値‘０１’を書き込む際の説明図であり、図６３は値‘００’を書き込む際の説明図である。
【０１１３】
図５９および図６０に示すように、たとえばストレス電圧Ｖｓｅｔおよびストレス時間ＴｓｅｔのモードＰで書き込んだ場合、可変抵抗層１０４内には導電性フィラメント１０８−１１が形成され、その結果、不揮発性可変抵抗素子１００には、値‘１１’が保持される。なお、モードＰは、上述したモードＰ１およびＰ２のいずれでもよい。本説明では、モードＰ１で書き込んだ場合を例に挙げる。
【０１１４】
そこで、図５９および図６１に示すように、モードＰで書き込んだ後、電圧値がＶ１の逆リセットバイアス電圧Ｖｂｉａｓを所定ストレス時間与えることで、可変抵抗層１０４内に形成される導電性フィラメント１０８−１０を導電性フィラメント１０８−１１よりも小さくし、それにより、不揮発性可変抵抗素子１００に保持される値を‘１１’から‘１０’に変更することができる。なお、逆リセットバイアス電圧Ｖｂｉａｓは、モードＰのストレス電圧Ｖｓｅｔとは逆極性の電圧である。同様に、モードＰで書き込んだ後、電圧値（絶対値）がＶ１よりも小さいＶ２、または、Ｖ２よりも小さいＶ３の逆リセットバイアス電圧Ｖｂｉａｓを一定のストレス時間（逆リセットバイアス時間Ｔｂｉａｓ）与えることで、可変抵抗層１０４内に形成される導電性フィラメント１０８−０１または１０８−００の大きさを調整し、それにより、不揮発性可変抵抗素子１００に保持される値を‘１１’から‘０１’または‘００’に変更することができる。なお、電圧値Ｖ３の絶対値は、ストレス電圧Ｖｓｅｔの絶対値と同等であってもよいし、異なっていてもよい。
【０１１５】
このように、不揮発性可変抵抗素子１００に対してモードＰで書き込んだ後、電圧値がデータ書込時のストレス電圧Ｖｓｅｔとは逆極性の逆リセットバイアス電圧Ｖｂｉａｓを印加することで、可変抵抗層１０４に形成される導電性フィラメント１０８（または１１８）の状態を段階的に変化させて、可変抵抗層１０４の抵抗値を多値に変化させることが可能となる。これにより、データ読出時のリード電流Ｉｒｅａｄが多値化されるため、不揮発性可変抵抗素子１００を多値記憶型のメモリセルとして動作させることが可能となる。
【０１１６】
また、図５９〜図６３では、不揮発性可変抵抗素子１００に記憶させる値に応じて逆リセットバイアス電圧Ｖｂｉａｓの電圧値を変化させる場合を例示したが、これに限られるものではない。たとえば逆リセットバイアス電圧Ｖｂｉａｓの電圧値を一定値とし、この逆リセットトバイアス電圧Ｖｂｉａｓを与えるストレス時間（逆リセットバイアス時間Ｔｂｉａｓ）を、不揮発性可変抵抗素子１００に記憶させる値に応じて変化させてもよい。
【０１１７】
図６４は、実施形態５において１つの不揮発性可変抵抗素子に４値を書き込む場合の逆リセットバイアス時間を説明するための図である。図６５〜図６８は、図６４の逆リセットバイアス時間に基づいて１つの不揮発性可変抵抗素子に４値を書き込む際の電圧パルスのタイミングチャートおよびその際に可変抵抗層に形成される導電性フィラメントを説明するための図である。なお、図６５は値‘１１’を書き込む際の説明図であり、図６６は値‘１０’を書き込む際の説明図であり、図６７は値‘０１’を書き込む際の説明図であり、図６８は値‘００’を書き込む際の説明図である。
【０１１８】
図６４および図６５に示すように、たとえばストレス電圧Ｖｓｅｔおよびストレス時間ＴｓｅｔのモードＰで書き込んだ場合、可変抵抗層１０４内には導電性フィラメント１０８−１１が形成され、その結果、不揮発性可変抵抗素子１００には、値‘１１’が保持される。なお、モードＰは、上述したモードＰ１およびＰ２のいずれでもよい。本説明では、モードＰ１で書き込んだ場合を例に挙げる。
【０１１９】
そこで、図６４および図６６に示すように、モードＰで書き込んだ後、電圧値が一定の逆リセットバイアス電圧Ｖｂｉａｓを時間長がＴ１の逆リセットバイアス時間与えることで、可変抵抗層１０４内に形成される導電性フィラメント１０８−１０を導電性フィラメント１０８−１１よりも小さくし、それにより、不揮発性可変抵抗素子１００に保持される値を‘１１’から‘１０’に変更することができる。なお、逆リセットバイアス電圧Ｖｂｉａｓは、モードＰのストレス電圧Ｖｓｅｔとは逆極性の電圧である。同様に、モードＰで書き込んだ後、時間長がＴ１よりも長いＴ２、または、Ｔ２よりも長いＴ３の逆リセットバイアス時間Ｔｂｉａｓ、一定の逆リセットバイアス電圧Ｖｂｉａｓを与えることで、可変抵抗層１０４内に形成される導電性フィラメント１０８−０１または１０８−００の大きさを調整し、それにより、不揮発性可変抵抗素子１００に保持される値を‘１１’から‘０１’または‘００’に変更することができる。なお、時間長Ｔ３は、ストレス時間Ｔｓｅｔと同等であってもよいし、異なっていてもよい。
【０１２０】
このように、不揮発性可変抵抗素子１００に対してモードＰで書き込んだ後、電圧値がデータ書込時のストレス電圧Ｖｓｅｔとは逆極性の逆リセットバイアス電圧Ｖｂｉａｓを記憶させる値に応じた時間長印加することで、可変抵抗層１０４に形成される導電性フィラメント１０８（または１１８）の状態を段階的に変化させて、可変抵抗層１０４の抵抗値を多値に変化させることが可能となる。これにより、データ読出時のリード電流Ｉｒｅａｄが多値化されるため、不揮発性可変抵抗素子１００を多値記憶型のメモリセルとして動作させることが可能となる。
【０１２１】
なお、図６９は、逆リセットバイアス電圧および逆リセットバイアス時間の組み合わせに対するリード電流の電流値の関係を示す評価結果である。図６９に示すように、逆リセットバイアス電圧Ｖｂｉａｓを一定とした場合、逆リセットストレス時間Ｔｂｉａｓが長くなるほどリート電流Ｉｒｅａｄが小さくなる。また、逆リセットバイアス時間Ｔｂｉａｓを一定とした場合、逆リセットストレス電圧Ｖｂｉａｓの絶対値が大きくなるほどリート電流Ｉｒｅａｄが小さくなる。このように、データ読出時のリード電流Ｉｒｅａｄを多値化することで、不揮発性可変抵抗素子１００を多値記憶型のメモリセルとして動作させることが可能となる。
【０１２２】
なお、他の構成および動作については、上述の実施形態と同様であるため、ここでは詳細な説明を省略する。
【０１２３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２４】
１…記憶装置、１０…メモリセルアレイ、１１…ワード線駆動部、１２…ビット線駆動部、１００，２００，３００，４００…不揮発性可変抵抗素子、１０１…下部配線、１０２，２０２，４０２…第１電極、３０２…下部電極、１０３，２０３，４０３…第２電極、１０４…可変抵抗層、１０５…第３電極、３０５…上部電極配線、１０６…上部配線、１０７…絶縁層、１０８，１０８−００〜１０８−１１，１１８…導電性フィラメント
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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