(57)【要約】【課題】動作時の消費電力の低減が図られた半導体装置を提供する。特にＣＭＯＳ回路において貫通電流の低減を図って、動作時の消費電力の低減が図られた半導体装置を提供する。【解決手段】高電位電源線と低電位電源線との間に、ｐチャネル型の第１のトランジスタと、ｎチャネル型の第２のトランジスタと、オフ電流が低い第３のトランジスタと、を有し、第３のトランジスタは、低電位電源線と高電位電源線との間で、第１のトランジスタおよび第２のトランジスタと直列にソース端子とドレイン端子が接続され、第１のトランジスタと第２のトランジスタが両方ともが導通状態のときにオフ状態となる半導体装置である。【選択図】図１
2014057053.tif 000002
【特許請求の範囲】
【請求項１】
高電位電源線と低電位電源線との間に、
ｐチャネル型の第１のトランジスタと、ｎチャネル型の第２のトランジスタと、オフ電流が低い第３のトランジスタと、を有し、
前記第１のトランジスタは、
ゲート端子が前記第２のトランジスタのゲート端子と電気的に接続され、
ソース端子が、前記高電位電源線と電気的に接続され、
ドレイン端子が、前記第２のトランジスタのドレイン端子と電気的に接続され、
前記第２のトランジスタは、
ソース端子が、前記第３のトランジスタのソース端子またはドレイン端子の一方と電気的に接続され、
前記第３のトランジスタは、
ソース端子またはドレイン端子の他方が、前記低電位電源線と電気的に接続され、
前記第１のトランジスタと前記第２のトランジスタが両方ともが導通状態のときに前記第３のトランジスタがオフ状態となる半導体装置。
【請求項２】
高電位電源線と低電位電源線との間に、
ｐチャネル型の第１のトランジスタと、ｎチャネル型の第２のトランジスタと、オフ電流が低い第３のトランジスタと、を有し、
前記第１のトランジスタは、
ゲート端子が前記第２のトランジスタのゲート端子と電気的に接続され、
ソース端子が、前記高電位電源線と電気的に接続され、
ドレイン端子が、前記第３のトランジスタのソース端子またはドレイン端子の一方と電気的に接続され、
前記第２のトランジスタは、
ドレイン端子が、前記第３のトランジスタのソース端子またはドレイン端子の他方と電気的に接続され、
ソース端子が、前記低電位電源線と電気的に接続され、
前記第１のトランジスタと前記第２のトランジスタが両方ともが導通状態のときに前記第３のトランジスタがオフ状態となる半導体装置。
【請求項３】
高電位電源線と低電位電源線との間に、
ｐチャネル型の第１のトランジスタと、ｎチャネル型の第２のトランジスタと、オフ電流が低い第３のトランジスタと、を有し、
前記第１のトランジスタは、
ゲート端子が前記第２のトランジスタのゲート端子と電気的に接続され、
ソース端子が、前記第３のトランジスタのソース端子またはドレイン端子の一方と電気的に接続され、
ドレイン端子が、前記第２のトランジスタのドレイン端子と電気的に接続され、
前記第２のトランジスタは、
ソース端子が、前記低電位電源線と電気的に接続され、
前記第３のトランジスタは、
ソース端子またはドレイン端子の他方が、前記高電位電源線と電気的に接続され、
前記第１のトランジスタと前記第２のトランジスタが両方ともが導通状態のときに前記第３のトランジスタがオフ状態となる半導体装置。
【請求項４】
前記第１のトランジスタのゲート端子および前記第２のトランジスタのゲート端子に印加される電圧が、少なくとも、前記低電位電源線の電位より大きく、前記前記高電位電源線の電位より小さいときに、前記第３のトランジスタをオフ状態とする、請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第３のトランジスタは酸化物半導体を含む、請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記第１のトランジスタおよび前記第２のトランジスタはシリコンを含む、請求項１乃至５のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、ＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を用いた半導体装置に関するものである。
【０００２】
ここで、半導体装置とは、半導体特性を利用することで機能する装置全般を指す。例えば、トランジスタやダイオード、サイリスタなどの半導体素子（いわゆる、パワーデバイスを含む）、インバータなどの論理回路、イメージセンサやメモリ、コンバータなどの集積回路、これらを含む集積回路、液晶表示装置に代表される表示装置などは広く半導体装置に含まれる。
【背景技術】
【０００３】
ＣＭＯＳ回路は、消費電力が小さく、高速動作が可能であり、かつ高度な集積化が可能であるといった特徴を有するため、半導体集積回路には不可欠な構成となっている。しかしながら、近年ではＭＯＳトランジスタの微細化に伴い、消費電力が増大していることが問題になっている。例えば、ＣＭＯＳ回路を形成するトランジスタのリーク電流に起因する非動作時の消費電力の増大などである。
【０００４】
このようなリーク電流の増大を抑制するために、ＣＭＯＳ回路にさらにスイッチングトランジスタを設ける技術が開示されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２１０９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示される技術により、リーク電流の増大に起因する非動作時の消費電力の増大を抑制することはできる。しかしながら、ＣＭＯＳ回路における消費電力の増大は、非動作時におけるものだけではない。
【０００７】
ＣＭＯＳ回路における消費電力の増大は、動作時においても問題となる。中でもＣＭＯＳ回路の論理を反転する際に流れる貫通電流は、動作時に消費電力が増大する大きな原因となっている。
【０００８】
上述の問題に鑑み、開示する発明の一態様では、動作時の消費電力の低減が図られた半導体装置を提供することを目的の一とする。特に、ＣＭＯＳ回路において貫通電流の低減を図って、動作時の消費電力の低減が図られた半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【０００９】
開示する発明の一態様は、高電位電源線と低電位電源線との間に、ｐチャネル型の第１のトランジスタと、ｎチャネル型の第２のトランジスタと、オフ電流が低い第３のトランジスタと、を有し、第１のトランジスタは、ゲート端子が第２のトランジスタのゲート端子と電気的に接続され、ソース端子が、高電位電源線と電気的に接続され、ドレイン端子が、第２のトランジスタのドレイン端子と電気的に接続され、第２のトランジスタは、ソース端子が、第３のトランジスタのソース端子またはドレイン端子の一方と電気的に接続され、第３のトランジスタは、ソース端子またはドレイン端子の他方が、低電位電源線と電気的に接続され、第１のトランジスタと第２のトランジスタが両方ともが導通状態のときに第３のトランジスタがオフ状態となる半導体装置である。
【００１０】
また、開示する発明の他の一態様は、高電位電源線と低電位電源線との間に、ｐチャネル型の第１のトランジスタと、ｎチャネル型の第２のトランジスタと、オフ電流が低い第３のトランジスタと、を有し、第１のトランジスタは、ゲート端子が第２のトランジスタのゲート端子と電気的に接続され、ソース端子が、高電位電源線と電気的に接続され、ドレイン端子が、第３のトランジスタのソース端子またはドレイン端子の一方と電気的に接続され、第２のトランジスタは、ドレイン端子が、第３のトランジスタのソース端子またはドレイン端子の他方と電気的に接続され、ソース端子が、低電位電源線と電気的に接続され、第１のトランジスタと第２のトランジスタが両方ともが導通状態のときに第３のトランジスタがオフ状態となる半導体装置である。
【００１１】
また、開示する発明の他の一態様は、高電位電源線と低電位電源線との間に、ｐチャネル型の第１のトランジスタと、ｎチャネル型の第２のトランジスタと、オフ電流が低い第３のトランジスタと、を有し、第１のトランジスタは、ゲート端子が第２のトランジスタのゲート端子と電気的に接続され、ソース端子が、第３のトランジスタのソース端子またはドレイン端子の一方と電気的に接続され、ドレイン端子が、第２のトランジスタのドレイン端子と電気的に接続され、第２のトランジスタは、ソース端子が、低電位電源線と電気的に接続され、第３のトランジスタは、ソース端子またはドレイン端子の他方が、高電位電源線と電気的に接続され、第１のトランジスタと第２のトランジスタが両方ともが導通状態のときに第３のトランジスタがオフ状態となる半導体装置である。
【００１２】
また、第１のトランジスタのゲート端子および第２のトランジスタのゲート端子に印加される電圧が、少なくとも、低電位電源線の電位より高く、高電位電源線の電位より低いときに、第３のトランジスタをオフ状態とする構成としても良い。
【００１３】
また、第３のトランジスタは酸化物半導体を含むことが好ましい。また、第１のトランジスタおよび第２のトランジスタはシリコンを含むことが好ましい。
【００１４】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００１５】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１６】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００１７】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００１８】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００１９】
開示する発明の一態様では、動作時の消費電力の低減が図られた半導体装置を提供することができる。特に、ＣＭＯＳ回路において貫通電流の低減を図ることにより、動作時の消費電力の低減が図られた半導体装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】開示する発明の一態様に掛かる半導体装置の回路図およびタイミングチャート図。
【図２】半導体装置の一部の電気特性の模式図。
【図３】半導体装置の一部の電気特性の模式図。
【図４】半導体装置の一部の電気特性の模式図。
【図５】半導体装置の一部の電気特性の模式図。
【図６】開示する発明の一態様に掛かる半導体装置の回路図。
【図７】開示する発明の一態様に掛かる半導体装置の回路図。
【図８】開示する発明の一態様に掛かる半導体装置の回路図。
【図９】開示する発明の一態様に掛かる半導体装置の回路図。
【図１０】開示する発明の一態様に掛かる半導体装置の回路図。
【図１１】開示する発明の一態様に掛かる半導体装置の断面図。
【図１２】開示する発明の一態様に掛かる半導体装置の断面図。
【図１３】開示する発明の一態様に掛かる半導体装置の断面図。
【図１４】開示する発明の一態様に掛かる半導体装置の断面図。
【図１５】開示する発明の一態様に掛かる半導体装置を用いた電子機器。
【発明を実施するための形態】
【００２１】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２３】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００２４】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２５】
なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００２６】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および動作について、図１乃至図８を用いて説明する。
【００２７】
開示する発明の一態様に係る、半導体装置の回路図を図１（Ａ）に示す。図１（Ａ）に示す半導体装置は、ＣＭＯＳインバータとして機能する半導体装置である。図１（Ａ）には、ｐチャネル型のトランジスタ１０１およびｎチャネル型のトランジスタ１０２を含むＣＭＯＳインバータ回路１００と、オフ電流が極めて低いトランジスタ１０６と、を有し、端子ＶＨにおいて高電位電源線と電気的に接続され、端子ＶＬにおいて低電位電源線と電気的に接続される、半導体装置を図示している。
【００２８】
具体的には、トランジスタ１０１は、ゲート端子がトランジスタ１０２のゲート端子と電気的に接続され、ソース端子が高電位電源線と電気的に接続され、ドレイン端子がトランジスタ１０２のドレイン端子と電気的に接続される。また、トランジスタ１０２は、ソース端子がトランジスタ１０６のソース端子またはドレイン端子の一方と電気的に接続される。また、トランジスタ１０６は、ソース端子またはドレイン端子の他方が低電位電源線と電気的に接続される。
【００２９】
ここで、トランジスタ１０１のソース端子は上記端子ＶＨとして機能し、トランジスタ１０６のソース端子またはドレイン端子の他方は上記端子ＶＬとして機能する。また、トランジスタ１０１のゲート端子およびトランジスタ１０２のゲート端子は、ＣＭＯＳインバータ回路１００の入力端子ＩＮとして機能し、トランジスタ１０１のドレイン端子およびトランジスタ１０２のドレイン端子は、ＣＭＯＳインバータ回路１００の出力端子ＯＵＴとして機能する。また、トランジスタ１０６のゲート端子は、制御端子ＩＮ＿Ｓとして機能する。
【００３０】
ここで、図１（Ａ）に図示されていない高電位電源線には高電位Ｈが与えられており、低電位電源線には例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられている。
【００３１】
トランジスタ１０１およびトランジスタ１０２に用いる半導体材料は特に限定されないが、上記のオフ電流が低減されたトランジスタ１０６に用いる半導体材料とは、異なる禁制帯幅を持つ材料とすることが好ましい。このような半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。ＣＭＯＳ回路の動作速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００３２】
トランジスタ１０６は、オフ電流が極めて低いトランジスタを用いることが好ましい。オフ電流が極めて低いトランジスタは、単結晶シリコンよりもバンドギャップが広く、真性キャリア密度が単結晶シリコンよりも低い、ワイドバンドギャップ半導体を、チャネル形成領域に含むことが好ましい。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、１．１ｅＶより大きく、好ましくは２．５ｅＶ以上４ｅＶ以下、より好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このようなワイドバンドギャップ半導体の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系材料などの金属酸化物でなる酸化物半導体などを適用することができる。また、アモルファスシリコンや微結晶シリコンなどを用いたトランジスタは、単結晶シリコンを用いたトランジスタよりオフ電流を低くすることもできるので、アモルファスシリコンや微結晶シリコンなどをトランジスタ１０６に用いる構成としても良い。
【００３３】
ここで、単結晶シリコンのバンドギャップは１．１ｅＶ程度であり、ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、熱励起キャリアの濃度は１×１０１１ｃｍ−３程度である。それに対して、上記のワイドバンドギャップ半導体であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のバンドギャップは、３．２ｅＶ程度であり、熱励起キャリア濃度は１×１０−７ｃｍ−３程度となる。トランジスタのオフ抵抗（トランジスタがオフ状態の時における、ソースとドレイン間の抵抗をいう。）は、チャネル形成領域における熱励起キャリアの濃度に反比例するので、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のオフ時の抵抗率は、単結晶シリコンと比較して１８桁も大きいことになる。
【００３４】
このようなワイドバンドギャップ半導体をトランジスタ１０６に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、より好ましくは１０ｚＡ以下となる。
【００３５】
本実施の形態において、オフ電流の極めて低いトランジスタ１０６としては、酸化物半導体を含むトランジスタを用いる。
【００３６】
なお、図１（Ａ）に示す半導体装置において、トランジスタ１０６は、ｎチャネル型トランジスタであるものとして説明するが、適宜ｐチャネル型トランジスタを用いてもよく、その場合は適宜ゲート端子に与える電位を入れ替えて用いればよい。
【００３７】
ここで、一例として図２（Ａ）に示す、従来型のＣＭＯＳインバータ回路１０を考え、トランジスタ１１及びトランジスタ１２からなるＣＭＯＳインバータ回路１０において生じる貫通電流について説明する。
【００３８】
図２（Ａ）に示すＣＭＯＳインバータ回路１０は、図１（Ａ）に示すＣＭＯＳインバータ回路１００と同様であり、ｐチャネル型のトランジスタ１１はトランジスタ１０１と、ｎチャネル型のトランジスタ１２はトランジスタ１０２と同様の構成とする。言い換えると、図２（Ａ）に示すＣＭＯＳインバータ回路１０は、トランジスタ１０６が設けられていない点において、図１（Ａ）に示す半導体装置と異なり、その他の構成は図１（Ａ）に示す半導体装置と同様である。
【００３９】
図２（Ｂ）にトランジスタ１１およびトランジスタ１２のトランジスタ特性の模式図を示す。図２（Ｂ）は、縦軸にトランジスタ１１およびトランジスタ１２を流れる電流Ｉをログスケールでとり、横軸にトランジスタ１１またはトランジスタ１２それぞれにおけるゲート−ソース間の電位差Ｖｇｓをとっている。また、図２（Ｂ）では、ｐチャネル型のトランジスタ１１のトランジスタ特性を点線で、ｎチャネル型のトランジスタ１２のトランジスタ特性を実線で示している。
【００４０】
図２（Ｂ）に示すように、トランジスタ１１は、電位差Ｖｇｓがしきい値電圧Ｖｔｈｐ以下になるとオン状態となり、−Ｈ（Ｖ）近傍以下になると十分にオン状態となる。また、トランジスタ１１は、電位差Ｖｇｓがしきい値電圧Ｖｔｈｐ以上になるとオフ状態となり、０Ｖ近傍以上になると、十分にオフ状態となる。また、トランジスタ１２は、電位差Ｖｇｓがしきい値電圧Ｖｔｈｎ以下になるとオフ状態となり、０Ｖ近傍以下になると十分にオフ状態となる。また、トランジスタ１２は、電位差Ｖｇｓがしきい値電圧Ｖｔｈｎ以上になるとオン状態となり、Ｈ（Ｖ）近傍以上になると、十分にオン状態となる。
【００４１】
ここで、ＣＭＯＳインバータ回路１０において、トランジスタ１１とトランジスタ１２の両方が同時に、オン状態またはオフ状態でも電流が比較的大きい状態（例えば弱反転領域など）となると、高電位Ｈが与えられた端子ＶＨと低電位Ｌが与えられた端子ＶＬは短絡してしまうので、貫通電流が生じることになる。
【００４２】
次に、図３乃至図５を用いてＣＭＯＳインバータ回路１０で入力端子ＩＮに印加する電圧によって、貫通電流が生じる様子について説明する。
【００４３】
図３（Ａ）にｐチャネル型のトランジスタ１１のＩｄ−Ｖｄｓ特性の模式図を、図３（Ｂ）にｎチャネル型のトランジスタ１２のＩｄ−Ｖｄｓ特性の模式図をそれぞれ示す。図３（Ａ）および図３（Ｂ）は、縦軸にトランジスタ１１およびトランジスタ１２に流れる電流Ｉｄをとり、横軸にトランジスタ１１またはトランジスタ１２それぞれにおけるドレイン−ソース間の電位差Ｖｄｓをとっている。
【００４４】
また、図３（Ａ）に示す、点線１１ａは電位差Ｖｇｓが−Ｈ（Ｖ）のトランジスタ特性を示し、点線１１ｂは電位差Ｖｇｓが−４Ｈ／５（Ｖ）のトランジスタ特性を示し、点線１１ｃは電位差Ｖｇｓが−３Ｈ／５（Ｖ）のトランジスタ特性を示し、点線１１ｄは電位差Ｖｇｓが−８Ｈ／１５（Ｖ）のトランジスタ特性を示し、点線１１ｅは電位差Ｖｇｓが−７Ｈ／１５（Ｖ）のトランジスタ特性を示し、点線１１ｆは電位差Ｖｇｓが−２Ｈ／５（Ｖ）のトランジスタ特性を示し、点線１１ｇは電位差Ｖｇｓが−Ｈ／５（Ｖ）のトランジスタ特性を示し、点線１１ｈは電位差Ｖｇｓが０Ｖのトランジスタ特性を示す。
【００４５】
また、図３（Ｂ）に示す、実線１２ａは電位差ＶｇｓがＨ（Ｖ）のトランジスタ特性を示し、実線１２ｂは電位差Ｖｇｓが４Ｈ／５（Ｖ）のトランジスタ特性を示し、実線１２ｃは電位差Ｖｇｓが３Ｈ／５（Ｖ）のトランジスタ特性を示し、実線１２ｄは電位差Ｖｇｓが８Ｈ／１５（Ｖ）のトランジスタ特性を示し、実線１２ｅは電位差Ｖｇｓが７Ｈ／１５（Ｖ）のトランジスタ特性を示し、実線１２ｆは電位差Ｖｇｓが２Ｈ／５（Ｖ）のトランジスタ特性を示し、実線１２ｇは電位差ＶｇｓがＨ／５（Ｖ）のトランジスタ特性を示し、実線１２ｈは電位差Ｖｇｓが０Ｖのトランジスタ特性を示す。
【００４６】
ここで、トランジスタ１１の電位差Ｖｇｓおよび電位差Ｖｄｓをそれぞれ、電位差Ｖｇｓｐ、電位差Ｖｄｓｐとし、トランジスタ１２の電位差Ｖｇｓおよび電位差Ｖｄｓをそれぞれ、電位差Ｖｇｓｎ、電位差Ｖｄｓｎとする。電位差Ｖｇｓｐ、電位差Ｖｄｓｐ、電位差Ｖｇｓｎおよび電位差Ｖｄｓｎは、図２（Ａ）に示すＣＭＯＳインバータ回路１０の入力端子ＩＮの電位Ｖｉｎと、出力端子ＯＵＴの電位Ｖｏｕｔと、端子ＶＨの電位Ｈを用いて、Ｖｇｓｎ＝Ｖｉｎ      （１）、Ｖｇｓｐ＝Ｖｉｎ−Ｈ      （２）、Ｖｄｓｎ＝Ｖｏｕｔ      （３）、Ｖｄｓｐ＝Ｖｏｕｔ−Ｈ      （４）のように表せる。なお、端子ＶＬの電位は０Ｖとする。
【００４７】
式（１）、式（２）より、ＶｇｓｎおよびＶｇｓｐはＶｉｎで表すことができるので、ＣＭＯＳインバータ回路１０において、例えばＶｉｎ＝Ｈ（Ｖ）のとき、トランジスタ１１は点線１１ｈの特性を示し、トランジスタ１２は実線１２ａの特性を示す。また、式（３）、式（４）より、ＶｄｓｎおよびＶｄｓｐはＶｏｕｔで表すことができるので、ＣＭＯＳインバータ回路１０において、図３（Ａ）および図３（Ｂ）の模式図を横軸をＶｏｕｔとして、図４のように重ねて表示することができる。
【００４８】
図４（Ａ）乃至図４（Ｈ）に、Ｖｉｎ＝Ｈ（Ｖ）、４Ｈ／５（Ｖ）、３Ｈ／５（Ｖ）、８Ｈ／１５（Ｖ）、７Ｈ／１５（Ｖ）、２Ｈ／５（Ｖ）、Ｈ／５（Ｖ）、０（Ｖ）の、ＣＭＯＳインバータ回路１０におけるトランジスタ１１およびトランジスタ１２のＩｄ−Ｖｄｓ特性の模式図を示す。図４（Ａ）乃至図４（Ｈ）は、縦軸にトランジスタ１１およびトランジスタ１２に流れる電流Ｉｄをとり、横軸に出力端子の電位Ｖｏｕｔをとっている。
【００４９】
上述のように、Ｖｉｎ＝Ｈ（Ｖ）では、Ｖｇｓｐ＝０Ｖ、Ｖｇｓｎ＝Ｈ（Ｖ）となるので、図４（Ａ）には、トランジスタ１１およびトランジスタ１２のトランジスタ特性として、点線１１ｈおよび実線１２ａが示される。ここで、ＣＭＯＳインバータ回路１０において、トランジスタ１１とトランジスタ１２の電流Ｉｄおよび電位Ｖｏｕｔは等しいので、点線１１ｈと実線１２ａの交点１３ａからＶｉｎ＝Ｈ（Ｖ）におけるＩｄおよびＶｏｕｔが求められる。
【００５０】
図４（Ｂ）では、Ｖｉｎ＝４Ｈ／５（Ｖ）なので、点線１１ｇおよび実線１２ｂが示され、その交点１３ｂからＶｉｎ＝４Ｈ／５（Ｖ）におけるＩｄおよびＶｏｕｔが求められる。以下同様に、図４（Ｃ）の交点１３ｃ、図４（Ｄ）の交点１３ｄ、図４（Ｅ）の交点１３ｅ、図４（Ｆ）の交点１３ｆ、図４（Ｇ）の交点１３ｇおよび図４（Ｈ）の交点１３ｈから、それぞれのＶｉｎに対応するＩｄおよびＶｏｕｔが求められる。
【００５１】
図５（Ａ）に、図４（Ａ）乃至図４（Ｈ）に示す交点１３ａ乃至１３ｈをプロットし、滑らかな曲線で結んだ模式図を示す。さらに、図５（Ａ）に示す交点１３ａ乃至１３ｈは、それぞれ対応するＶｉｎの値を有するので、横軸を入力端子の電位Ｖｉｎとしてプロットすると、図５（Ｂ）に示す模式図のようになる。
【００５２】
図５（Ｂ）に示す模式図より、ＣＭＯＳインバータ回路１０において、入力端子ＩＮに入力する電位に対応する電流Ｉｄを知ることができる。図５（Ｂ）より、ＣＭＯＳインバータ回路１０において、入力端子の電位Ｖｉｎを０（Ｖ）とＨ（Ｖ）の間で変化させるとき、電流Ｉｄが流れている、言い換えると、端子ＶＨと端子ＶＬが短絡して貫通電流が生じていることが分かる。
【００５３】
ここで、トランジスタ１１およびトランジスタ１２は両方とも、オン状態またはオフ状態でも電流が比較的大きい状態（以下このような状態を導通状態ともよぶ）となっている。このように、トランジスタ１１とトランジスタ１２の両方が導通状態となると、高電位Ｈが与えられた端子ＶＨと低電位Ｌが与えられた端子ＶＬは短絡してしまうので、貫通電流が生じることになる。
【００５４】
特に電位Ｖｉｎがトランジスタ１２のしきい値電圧以上、トランジスタ１１のしきい値電圧にＨ（Ｖ）を足した電圧以下のとき、例えば、電位ＶｉｎがＨ／２（Ｖ）近傍では、トランジスタ１１、トランジスタ１２ともに流れる電流Ｉｄが大きいので、生じる貫通電流も大きくなる。
【００５５】
そこで、本実施の形態に示す半導体装置では、図１（Ａ）に示すようにＣＭＯＳインバータ回路１００に加えてトランジスタ１０６を設け、トランジスタ１０１とトランジスタ１０２が両方とも上記のような導通状態のときにトランジスタ１０６をオフ状態とすることにより、貫通電流の抑制を図る。例えば、電位Ｖｉｎが低電位電源線の有する低電位Ｌ以上、高電位電源線の有する高電位Ｈ以下のときにトランジスタ１０６をオフ状態とすればよい。特に電位Ｖｉｎが低電位Ｌと高電位Ｈの平均値近傍をとるときに、トランジスタ１０６をオフ状態とすることにより、貫通電流を効果的に抑制することができる。
【００５６】
上記のように、トランジスタ１０６として、例えば酸化物半導体を用いたトランジスタのような、極めてオフ電流の低いトランジスタを用いることにより、効果的に貫通電流を抑制することができる。
【００５７】
ここで、図１（Ａ）に示す半導体装置の動作について図１（Ｂ）に示すタイミングチャート図を用いて説明する。図１（Ｂ）に示すタイミングチャートは、期間Ｔ１、過渡期間Ｔ１２、期間Ｔ２、過渡期間Ｔ２３および期間Ｔ３における、入力端子ＩＮ、出力端子ＯＵＴ、制御端子ＩＮ＿Ｓの電位と、トランジスタ１０１およびトランジスタ１０２のオン／オフの状態を表している。ここで、期間Ｔ１は高電位Ｈが入力される期間、過渡期間Ｔ１２は入力端子ＩＮの電位が高電位Ｈから低電位Ｌに変化する期間、期間Ｔ２は低電位Ｌが入力される期間、過渡期間Ｔ２３は入力端子ＩＮの電位が低電位Ｌから高電位Ｈに変化する期間、期間Ｔ３は高電位Ｈが入力される期間となる。なお、タイミングチャートの横に記載された符号は、入力端子ＩＮ、出力端子ＯＵＴ、制御端子ＩＮ＿Ｓ、トランジスタ１０１およびトランジスタ１０２に対応している。また、トランジスタ１０１およびトランジスタ１０２のタイミングチャートは、トランジスタがオン状態の期間にはＯＮの符号を、オフ状態の期間にはＯＦＦの符号を、オン状態とオフ状態が含まれる期間にはＯＮ／ＯＦＦの符号を記載する。
【００５８】
期間Ｔ１においては、入力端子ＩＮおよび制御端子ＩＮ＿Ｓに高電位Ｈを入力し、トランジスタ１０１をオフ状態、トランジスタ１０２をオン状態、トランジスタ１０６をオン状態とする。これにより、出力端子ＯＵＴから低電位Ｌが出力される。
【００５９】
次に、過渡期間Ｔ１２においては、入力端子ＩＮの電位が高電位Ｈから低電位Ｌに変化し、トランジスタ１０１はオフ状態からオン状態に、トランジスタ１０２はオン状態からオフ状態に変化する。これに伴い、出力端子ＯＵＴの電位も低電位Ｌから高電位Ｈに変化する。このとき、制御端子ＩＮ＿Ｓに低電位Ｌを入力し、トランジスタ１０６をオフ状態とする。
【００６０】
上記のように過渡期間Ｔ１２には、トランジスタ１０１およびトランジスタ１０２が、両方とも導通状態となってしまっている期間が含まれる。よって、本実施の形態に示す半導体装置では、過渡期間Ｔ１２においてトランジスタ１０６をオフ状態とすることにより、貫通電流の抑制を図る。図１（Ｂ）に示すタイミングチャートにおいては、過渡期間Ｔ１２においてトランジスタ１０６を十分にオフ状態にするため、過渡期間Ｔ１２になる前に制御端子ＩＮ＿Ｓの電位を高電位Ｈから減少させ、過渡期間Ｔ１２開始時には制御端子ＩＮ＿Ｓの電位が低電位Ｌになるようにしている。また、過渡期間Ｔ１２が終わってから制御端子ＩＮ＿Ｓの電位を低電位Ｌから増加させ、期間Ｔ２になってから制御端子ＩＮ＿Ｓの電位が高電位Ｈになるようにしている。このようにして、入力端子ＩＮの電位が高電位電源線の有する高電位Ｈから低電位電源線の有する低電位Ｌに変化するときにトランジスタ１０６をオフ状態とすることができる。
【００６１】
過渡期間Ｔ１２において、トランジスタ１０６をオフ状態にするタイミングは上記に限られるものではない。例えば、入力端子ＩＮの電位が、トランジスタ１０１のしきい値電圧にＨ（Ｖ）を足した電位以下、且つトランジスタ１０２のしきい値電圧以上、となるときにトランジスタ１０６をオフ状態としてもよい。また、入力端子ＩＮの電位が、トランジスタ１０１を弱反転領域にする電位以下、且つトランジスタ１０２を弱反転領域にする電位以上、となるときにトランジスタ１０６をオフ状態としてもよい。また、入力端子ＩＮの電位が低電位Ｌと高電位Ｈの平均値近傍をとるときに、トランジスタ１０６をオフ状態としてもよい。このように比較的貫通電流が大きくなっているときに、トランジスタ１０６をオフ状態とすることにより貫通電流を効果的に抑制することができる。
【００６２】
期間Ｔ２においては、入力端子ＩＮに低電位Ｌを入力し、トランジスタ１０１をオン状態、トランジスタ１０２をオフ状態とする。これにより、出力端子ＯＵＴから高電位Ｈが出力される。なお、図１（Ｂ）に示すタイミングチャートでは、期間Ｔ２において、制御端子ＩＮ＿Ｓに高電位Ｈを入力し、トランジスタ１０６をオン状態としているが、これに限られず、期間Ｔ２でトランジスタ１０６をオフ状態としてもよい。つまり、トランジスタ１０２をオフ状態とするのに合わせてトランジスタ１０６をオフ状態としても良い。
【００６３】
過渡期間Ｔ２３においては、入力端子ＩＮの電位が低電位Ｌから高電位Ｈに変化し、トランジスタ１０１はオン状態からオフ状態に、トランジスタ１０２はオフ状態からオン状態に変化する。このとき、制御端子ＩＮ＿Ｓに低電位Ｌを入力し、トランジスタ１０６をオフ状態とする。これにより、第２の過渡期間Ｔ２３の間は、低電位電源線Ｌと出力端子ＯＵＴが遮断されるので、出力端子ＯＵＴの電位は高電位Ｈに保たれる。
【００６４】
過渡期間Ｔ１２と同様に過渡期間Ｔ２３には、トランジスタ１０１およびトランジスタ１０２が、両方とも導通状態となってしまっている期間が含まれる。よって、本実施の形態に示す半導体装置では、過渡期間Ｔ２３においてトランジスタ１０６をオフ状態とすることにより、貫通電流の抑制を図る。図１（Ｂ）に示すタイミングチャートにおいては、過渡期間Ｔ２３においてトランジスタ１０６を十分にオフ状態にするため、過渡期間Ｔ２３になる前に制御端子ＩＮ＿Ｓの電位を高電位Ｈから減少させ、過渡期間Ｔ２３開始時には制御端子ＩＮ＿Ｓの電位が低電位Ｌになるようにしている。また、過渡期間Ｔ２３が終わってから制御端子ＩＮ＿Ｓの電位を低電位Ｌから増加させ、期間Ｔ３になってから制御端子ＩＮ＿Ｓの電位が高電位Ｈになるようにしている。このようにして、入力端子ＩＮの電位が低電位電源線の有する低電位Ｌから高電位電源線の有する高電位Ｈに変化するときにトランジスタ１０６をオフ状態とすることができる。
【００６５】
過渡期間Ｔ２３において、トランジスタ１０６をオフ状態にするタイミングは上記に限られるものではない。例えば、入力端子ＩＮの電位が、トランジスタ１０１のしきい値電圧にＨ（Ｖ）を足した電位以下、且つトランジスタ１０２のしきい値電圧以上、となるときにトランジスタ１０６をオフ状態としてもよい。また、入力端子ＩＮの電位が、トランジスタ１０１を弱反転領域にする電位以下、且つトランジスタ１０２を弱反転領域にする電位以上、となるときにトランジスタ１０６をオフ状態としてもよい。また、入力端子ＩＮの電位が低電位Ｌと高電位Ｈの平均値近傍をとるときに、トランジスタ１０６をオフ状態としてもよい。このように比較的貫通電流が大きくなっているときに、トランジスタ１０６をオフ状態とすることにより貫通電流を効果的に抑制することができる。
【００６６】
期間Ｔ３においては、入力端子ＩＮおよび制御端子ＩＮ＿Ｓに高電位Ｈを入力し、トランジスタ１０１をオフ状態、トランジスタ１０２をオン状態、トランジスタ１０６をオン状態とする。これにより、出力端子ＯＵＴから低電位Ｌが出力される。ここで、出力端子ＯＵＴの電位はトランジスタ１０６がオン状態になるのに合わせて減少し始めるので、入力端子ＩＮの電位を高電位Ｈにしてから出力端子ＯＵＴの電位が低電位Ｌに落ち着くまで時間差が生じる。
【００６７】
以上のように、トランジスタ１０６を設け、トランジスタ１０１およびトランジスタ１０２が導通状態のときに、トランジスタ１０６をオフ状態とすることにより、ＣＭＯＳインバータ回路１００の論理の反転時に生じる貫通電流を抑制することができる。これにより、本実施の形態に示す半導体装置の動作時の消費電力の低減を図ることができる。
【００６８】
また、本発明に係る半導体装置は、図１（Ａ）に示す構造に限られるものではない。以下に、図６（Ａ）乃至図６（Ｃ）を用いて図１（Ａ）に示す半導体装置とは異なる構造の半導体装置について説明する。なお、図６（Ａ）乃至図６（Ｃ）に示す半導体装置は、図１（Ａ）に示す半導体装置と同様に、ＣＭＯＳインバータ回路として機能するものである。よって、ＣＭＯＳインバータ回路１００、トランジスタ１０１、トランジスタ１０２およびトランジスタ１０６について同様の符号を用いるものとする。
【００６９】
図６（Ａ）に示す半導体装置において、トランジスタ１０６は、ソース端子またはドレイン端子の一方が高電位電源線と電気的に接続され、ソース端子またはドレイン端子の他方がトランジスタ１０１のソース端子と電気的に接続される。また、トランジスタ１０１は、ゲート端子がトランジスタ１０２のゲート端子と電気的に接続され、ドレイン端子がトランジスタ１０２のドレイン端子と電気的に接続される。また、トランジスタ１０２は、ソース端子が低電位電源線と電気的に接続される。
【００７０】
つまり、図６（Ａ）に示す半導体装置は、トランジスタ１０６が高電位電源線とトランジスタ１０１の間に設けられている点において、図１（Ａ）に示す半導体装置と異なる。他の構成については、図１（Ａ）に示す半導体装置の記載を参酌することができる。
【００７１】
図６（Ｂ）に示す半導体装置において、トランジスタ１０１は、ゲート端子がトランジスタ１０２のゲート端子と電気的に接続され、ソース端子が高電位電源線と電気的に接続され、ドレイン端子がトランジスタ１０６のソース端子またはドレイン端子の一方と電気的に接続される。また、トランジスタ１０２は、ソース端子が低電位電源線と電気的に接続され、ドレイン端子がトランジスタ１０６のソース端子またはドレイン端子の他方と電気的に接続される。なお、図６（Ｂ）に示す半導体装置では、トランジスタ１０１のドレイン端子とトランジスタ１０６のソース端子またはドレイン端子の一方が出力端子ＯＵＴとして機能する。
【００７２】
つまり、図６（Ｂ）に示す半導体装置は、トランジスタ１０６がトランジスタ１０１とトランジスタ１０２の間に設けられている点において、図１（Ａ）に示す半導体装置と異なる。他の構成については、図１（Ａ）に示す半導体装置の記載を参酌することができる。
【００７３】
また、図６（Ｃ）に示す半導体装置は、トランジスタ１０６のソース端子またはドレイン端子の他方とトランジスタ１０２のドレイン端子とが出力端子ＯＵＴとして機能する点において、図６（Ｂ）に示す半導体装置と異なる。他の構成については、図６（Ｂ）に示す半導体装置の記載を参酌することができる。
【００７４】
図１（Ａ）および図６（Ａ）乃至図６（Ｃ）を用いて示したように、トランジスタ１０６は、高電位電源線と低電位電源線との間で、トランジスタ１０１およびトランジスタ１０２と直列になるようにソース端子とドレイン端子が接続されればよい。このように、トランジスタ１０６を設け、トランジスタ１０１およびトランジスタ１０２が導通状態のときに、トランジスタ１０６をオフ状態とすることにより、ＣＭＯＳインバータ回路１００の論理の反転時に生じる貫通電流を抑制することができる。
【００７５】
また、上記においてＣＭＯＳインバータ回路を形成する半導体装置について説明してきたが、本発明に係る半導体装置は、これに限られるものではない。以下に、図７および図８を用いてＣＭＯＳインバータ回路とは異なる、ＣＭＯＳ回路を用いた半導体装置について説明する。
【００７６】
図７（Ａ）および図７（Ｂ）に、ＮＯＲ回路として機能する半導体装置の例を示す。図７（Ａ）に示す半導体装置は、ｐチャネル型のトランジスタ１２１ａ、ｐチャネル型のトランジスタ１２１ｂ、ｎチャネル型のトランジスタ１２２ａおよびｎチャネル型のトランジスタ１２２ｂを含むＮＯＲ回路１２０と、オフ電流が極めて低いトランジスタ１２６ａおよびトランジスタ１２６ｂと、を有する。また、高電位Ｈが与えられた高電位電源線ＶＨ、および例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられた低電位電源線ＶＬが設けられている。
【００７７】
ここで、トランジスタ１２１ａおよびトランジスタ１２１ｂはトランジスタ１０１に、トランジスタ１２２ａおよびトランジスタ１２２ｂはトランジスタ１０２に、トランジスタ１２６ａおよびトランジスタ１２６ｂはトランジスタ１０６に、対応し、それぞれ同様の構成とすることができる。
【００７８】
具体的には、トランジスタ１２１ｂは、ゲート端子がトランジスタ１２２ｂのゲート端子と電気的に接続され、ソース端子が高電位電源線ＶＨと電気的に接続され、ドレイン端子がトランジスタ１２１ａのソース端子と電気的に接続される。また、トランジスタ１２１ａは、ゲート端子がトランジスタ１２２ａのゲート端子と電気的に接続され、ドレイン端子がトランジスタ１２２ａのドレイン端子およびトランジスタ１２２ｂのドレイン端子と電気的に接続される。また、トランジスタ１２２ａは、ソース端子がトランジスタ１２６ａのソース端子またはドレイン端子の一方と電気的に接続される。また、トランジスタ１２２ｂは、ソース端子がトランジスタ１２６ｂのソース端子またはドレイン端子の一方と電気的に接続される。また、トランジスタ１２６ａは、ゲート端子がトランジスタ１２６ｂのゲート端子と電気的に接続され、ソース端子またはドレイン端子の他方が低電位電源線ＶＬと電気的に接続される。また、トランジスタ１２６ｂは、ソース端子またはドレイン端子の他方が低電位電源線ＶＬと電気的に接続される。
【００７９】
ここで、トランジスタ１２１ａのゲート端子およびトランジスタ１２２ａのゲート端子は、ＮＯＲ回路１２０の入力端子ＩＮ＿Ａとして機能する。また、トランジスタ１２１ｂのゲート端子およびトランジスタ１２２ｂのゲート端子は、ＮＯＲ回路１２０の入力端子ＩＮ＿Ｂとして機能する。また、トランジスタ１２１ａのドレイン端子、トランジスタ１２２ａのドレイン端子およびトランジスタ１２２ｂのドレイン端子は、ＮＯＲ回路１２０の出力端子ＯＵＴとして機能する。また、トランジスタ１２６ａのゲート端子およびトランジスタ１２６ｂのゲート端子は、制御端子ＩＮ＿Ｓとして機能する。
【００８０】
このように、ＮＯＲ回路１２０と低電位電源線ＶＬの間にトランジスタ１２６ａおよびトランジスタ１２６ｂを設けることにより、動作時の消費電力低減を図ることができる。入力端子ＩＮ＿Ａまたは入力端子ＩＮ＿Ｂに入力される電位が反転し、トランジスタ１２１ｂ、トランジスタ１２１ａおよびトランジスタ１２２ａが導通状態となったときに、トランジスタ１２６ａをオフ状態とすることにより、トランジスタ１２１ｂ、トランジスタ１２１ａおよびトランジスタ１２２ａを介して貫通電流が生じるのを抑制することができる。また、入力端子ＩＮ＿Ａまたは入力端子ＩＮ＿Ｂに入力される電位が反転し、トランジスタ１２１ｂ、トランジスタ１２１ａおよびトランジスタ１２２ｂが導通状態となったときに、トランジスタ１２６ｂをオフ状態とすることにより、トランジスタ１２１ｂ、トランジスタ１２１ａおよびトランジスタ１２２ｂを介して貫通電流が生じるのを抑制することができる。
【００８１】
図７（Ｂ）に、図７（Ａ）に示す構造とは異なる構造の、ＮＯＲ回路として機能する半導体装置の例を示す。図７（Ｂ）に示す半導体装置では、図７（Ａ）に示す半導体装置で用いたトランジスタ１２６ａおよびトランジスタ１２６ｂに対して、一つのトランジスタ１２６を用いている。
【００８２】
また、図７（Ｂ）に示す半導体装置では、トランジスタ１２６は、ソース端子またはドレイン端子の一方が高電位電源線ＶＨと電気的に接続され、ソース端子またはドレイン端子の他方がトランジスタ１２１ｂのソース端子と電気的に接続される。また、トランジスタ１２１ｂは、ゲート端子がトランジスタ１２２ｂのゲート端子と電気的に接続され、ドレイン端子がトランジスタ１２１ａのソース端子と電気的に接続される。また、トランジスタ１２１ａは、ゲート端子がトランジスタ１２２ａのゲート端子と電気的に接続され、ドレイン端子がトランジスタ１２２ａのドレイン端子およびトランジスタ１２２ｂのドレイン端子と電気的に接続される。また、トランジスタ１２２ａは、ソース端子が低電位電源線ＶＬと電気的に接続される。また、トランジスタ１２２ｂは、ソース端子が低電位電源線ＶＬと電気的に接続される。
【００８３】
つまり、図７（Ｂ）に示す半導体装置は、トランジスタ１２６が高電位電源線ＶＨとトランジスタ１２１ｂの間に設けられている点において、図７（Ａ）に示す半導体装置と異なる。他の構成については、図７（Ａ）に示す半導体装置の記載を参酌することができる。
【００８４】
このように、ＮＯＲ回路１２０と高電位電源線ＶＨの間にトランジスタ１２６を設けることにより、動作時の消費電力低減を図ることができる。入力端子ＩＮ＿Ａまたは入力端子ＩＮ＿Ｂに入力される電位が反転し、トランジスタ１２１ｂ、トランジスタ１２１ａおよびトランジスタ１２２ａが導通状態となったときに、トランジスタ１２６をオフ状態とすることにより、トランジスタ１２１ｂ、トランジスタ１２１ａおよびトランジスタ１２２ａを介して貫通電流が生じるのを抑制することができる。また、入力端子ＩＮ＿Ａまたは入力端子ＩＮ＿Ｂに入力される電位が反転し、トランジスタ１２１ｂ、トランジスタ１２１ａおよびトランジスタ１２２ｂが導通状態となったときに、トランジスタ１２６をオフ状態とすることにより、トランジスタ１２１ｂ、トランジスタ１２１ａおよびトランジスタ１２２ｂを介して貫通電流が生じるのを抑制することができる。
【００８５】
図８（Ａ）および図８（Ｂ）に、ＮＡＮＤ回路として機能する半導体装置の例を示す。図８（Ａ）に示す半導体装置は、ｐチャネル型のトランジスタ１３１ａ、ｐチャネル型のトランジスタ１３１ｂ、ｎチャネル型のトランジスタ１３２ａおよびｎチャネル型のトランジスタ１３２ｂを含むＮＡＮＤ回路１３０と、オフ電流が極めて低いトランジスタ１３６と、を有する。また、高電位Ｈが与えられた高電位電源線ＶＨ、および例えば接地電位（ＧＮＤ）などの低電位Ｌが与えられた低電位電源線ＶＬが設けられている。
【００８６】
ここで、トランジスタ１３１ａおよびトランジスタ１３１ｂはトランジスタ１０１に、トランジスタ１３２ａおよびトランジスタ１３２ｂはトランジスタ１０２に、トランジスタ１３６ａおよびトランジスタ１３６ｂはトランジスタ１０６に、対応し、それぞれ同様の構成とすることができる。
【００８７】
具体的には、トランジスタ１３１ａは、ゲート端子がトランジスタ１３２ａのゲート端子と電気的に接続され、ソース端子が高電位電源線ＶＨと電気的に接続され、ドレイン端子がトランジスタ１３２ａのドレイン端子およびトランジスタ１３１ｂのドレイン端子と電気的に接続される。また、トランジスタ１３１ｂは、ゲート端子がトランジスタ１３２ｂのゲート端子と電気的に接続され、ソース端子が高電位電源線ＶＨと電気的に接続される。また、トランジスタ１３２ａは、ソース端子がトランジスタ１３２ｂのドレイン端子と電気的に接続される。また、トランジスタ１３２ｂは、ソース端子がトランジスタ１３６のソース端子またはドレイン端子の一方と電気的に接続される。また、トランジスタ１３６は、ソース端子またはドレイン端子の他方が低電位電源線ＶＬと電気的に接続される。
【００８８】
ここで、トランジスタ１３１ａのゲート端子およびトランジスタ１３２ａのゲート端子は、ＮＡＮＤ回路１３０の入力端子ＩＮ＿Ａとして機能する。また、トランジスタ１３１ｂのゲート端子およびトランジスタ１３２ｂのゲート端子は、ＮＡＮＤ回路１３０の入力端子ＩＮ＿Ｂとして機能する。また、トランジスタ１３１ａのドレイン端子、トランジスタ１３１ｂのドレイン端子およびトランジスタ１３２ａのドレイン端子は、ＮＡＮＤ回路１３０の出力端子ＯＵＴとして機能する。また、トランジスタ１３６のゲート端子は、制御端子ＩＮ＿Ｓとして機能する。
【００８９】
このように、ＮＡＮＤ回路１３０と低電位電源線ＶＬの間にトランジスタ１３６を設けることにより、動作時の消費電力低減を図ることができる。入力端子ＩＮ＿Ａまたは入力端子ＩＮ＿Ｂに入力される電位が反転し、トランジスタ１３１ａ、トランジスタ１３２ａおよびトランジスタ１３２ｂが導通状態となったときに、トランジスタ１３６をオフ状態とすることにより、トランジスタ１３１ａ、トランジスタ１３２ａおよびトランジスタ１３２ｂを介して貫通電流が生じるのを抑制することができる。また、入力端子ＩＮ＿Ａまたは入力端子ＩＮ＿Ｂに入力される電位が反転し、トランジスタ１３１ｂ、トランジスタ１３２ａおよびトランジスタ１３２ｂが導通状態となったときに、トランジスタ１３６をオフ状態とすることにより、トランジスタ１３１ｂ、トランジスタ１３２ａおよびトランジスタ１３２ｂを介して貫通電流が生じるのを抑制することができる。
【００９０】
図８（Ｂ）に、図８（Ａ）に示す構造とは異なる構造の、ＮＡＮＤ回路として機能する半導体装置の例を示す。図８（Ｂ）に示す半導体装置では、図８（Ａ）に示す半導体装置で用いたトランジスタ１３６に対して、二つのトランジスタ１３６ａおよびトランジスタ１３６ｂを用いている。
【００９１】
また、図８（Ｂ）に示す半導体装置では、トランジスタ１３６ａは、ゲート端子がトランジスタ１３６ｂのゲート端子と電気的に接続され、ソース端子またはドレイン端子の一方が高電位電源線ＶＨと電気的に接続され、ソース端子またはドレイン端子の他方がトランジスタ１３１ａのソース端子と電気的に接続される。また、トランジスタ１３６ｂは、ソース端子またはドレイン端子の一方が高電位電源線ＶＨと電気的に接続され、ソース端子またはドレイン端子の他方がトランジスタ１３１ｂのソース端子と電気的に接続される。また、トランジスタ１３１ａは、ゲート端子がトランジスタ１３２ａのゲート端子と電気的に接続され、ドレイン端子がトランジスタ１３２ａのドレイン端子およびトランジスタ１３１ｂのドレイン端子と電気的に接続される。また、トランジスタ１３１ｂは、ゲート端子がトランジスタ１３２ｂのゲート端子と電気的に接続される。また、トランジスタ１３２ａは、ソース端子がトランジスタ１３２ｂのドレイン端子と電気的に接続される。また、トランジスタ１３２ｂは、ソース端子が低電位電源線ＶＬと電気的に接続される。
【００９２】
つまり、図８（Ｂ）に示す半導体装置は、トランジスタ１３６ａおよびトランジスタ１３６ｂが高電位電源線ＶＨとトランジスタ１３１ａおよびトランジスタ１３１ｂの間に設けられている点において、図８（Ａ）に示す半導体装置と異なる。他の構成については、図８（Ａ）に示す半導体装置の記載を参酌することができる。
【００９３】
このように、ＮＡＮＤ回路１３０と高電位電源線ＶＨの間にトランジスタ１３６ａおよびトランジスタ１３６ｂを設けることにより、動作時の消費電力低減を図ることができる。入力端子ＩＮ＿Ａまたは入力端子ＩＮ＿Ｂに入力される電位が反転し、トランジスタ１３１ａ、トランジスタ１３２ａおよびトランジスタ１３２ｂが導通態となったときに、トランジスタ１３６ａをオフ状態とすることにより、トランジスタ１３１ａ、トランジスタ１３２ａおよびトランジスタ１３２ｂを介して貫通電流が生じるのを抑制することができる。また、入力端子ＩＮ＿Ａまたは入力端子ＩＮ＿Ｂに入力される電位が反転し、トランジスタ１３１ｂ、トランジスタ１３２ａおよびトランジスタ１３２ｂが導通状態となったときに、トランジスタ１３６ｂをオフ状態とすることにより、トランジスタ１３１ｂ、トランジスタ１３２ａおよびトランジスタ１３２ｂを介して貫通電流が生じるのを抑制することができる。
【００９４】
また、上記に示したように、インバータ回路、ＮＯＲ回路およびＮＡＮＤ回路において、貫通電流を抑制することができるので、フリップフロップ、分周回路、リングオシレータなど様々な論理回路において、貫通電流の発生を抑制することができる。
【００９５】
図９（Ａ）にフリップフロップの例として、Ｄフリップフロップを示す。図９（Ａ）に示すＤフリップフロップ１４０は、端子Ｄに入力信号が入力され、端子ＣＬＫにクロック信号が入力される。また、端子Ｑから第１の出力信号が出力され、端子Ｑｂから第２の出力信号が出力される。
【００９６】
図９（Ｂ）にＤフリップフロップ１４０の具体的な回路構成の一例を示す。Ｄフリップフロップ１４０は、ＮＡＮＤ回路１４１乃至ＮＡＮＤ回路１４４を含む。ＮＡＮＤ回路１４１は、第１の入力端子がＤフリップフロップ１４０の端子Ｄとして機能し、第２の入力端子がＮＡＮＤ回路１４２の第２の入力端子と電気的に接続され、出力端子がＮＡＮＤ回路１４３の第１の入力端子およびＮＡＮＤ回路１４２の第１の入力端子と電気的に接続される。ＮＡＮＤ回路１４２は、第２の入力端子がＤフリップフロップ１４０の端子ＣＬＫとして機能し、出力端子がＮＡＮＤ回路１４４の第２の入力端子と電気的に接続される。ＮＡＮＤ回路１４３は、第２の入力端子がＮＡＮＤ回路１４４の出力端子と電気的に接続され、出力端子がＤフリップフロップ１４０の端子Ｑとして機能する。ＮＡＮＤ回路１４４は、第１の入力端子がＮＡＮＤ回路１４３の出力端子と電気的に接続され、出力端子がＤフリップフロップ１４０の端子Ｑｂとして機能する。
【００９７】
ここで、ＮＡＮＤ回路１４１乃至ＮＡＮＤ回路１４４として、図８（Ａ）または図８（Ｂ）に示すＮＡＮＤ回路として機能する半導体装置などを用いることにより、ＮＡＮＤ回路１４１乃至ＮＡＮＤ回路１４４において、貫通電流の発生を抑制することができる。これにより、Ｄフリップフロップ１４０において、貫通電流の発生を抑制し、動作時の低消費電力化を図ることができる。なお、Ｄフリップフロップ１４０に含まれるＮＡＮＤ回路は、少なくとも一部が貫通電流を抑制できる構成となっていればよい。
【００９８】
なお、本実施の形態においては、フリップフロップとしてＤフリップフロップを形成する例を示したが、これに限られることなく、ＲＳフリップフロップ、ＪＫフリップフロップ、Ｔフリップフロップなど様々なフリップフロップにおいて、本実施の形態に示す構成を用いることにより、貫通電流の抑制を図ることができる。
【００９９】
また、図９（Ｃ）に本実施の形態に示す構成を用いて形成される分周回路の一例を示す。図９（Ｃ）に示す分周回路は、Ｄフリップフロップ１４０ａ乃至Ｄフリップフロップ１４０ｃを有する。Ｄフリップフロップ１４０ａ乃至Ｄフリップフロップ１４０ｃは、図９（Ａ）に示すＤフリップフロップ１４０と同様の構成とする。Ｄフリップフロップ１４０ａは、端子ＣＬＫが分周回路の入力端子として機能し、端子Ｑｂが端子Ｄと電気的に接続されており、端子ＱがＤフリップフロップ１４０ｂの端子ＣＬＫと電気的に接続されている。Ｄフリップフロップ１４０ｂは、端子Ｑｂが端子Ｄと電気的に接続されており、端子ＱがＤフリップフロップ１４０ｃの端子ＣＬＫと電気的に接続されている。Ｄフリップフロップ１４０ｃは、端子Ｑｂが端子Ｄと電気的に接続されており、端子Ｑが分周回路の出力端子として機能する。
【０１００】
ここで、Ｄフリップフロップ１４０ａ乃至Ｄフリップフロップ１４０ｃとして、上記の貫通電流が抑制されたＤフリップフロップが用いられているので、Ｄフリップフロップ１４０ａ乃至Ｄフリップフロップ１４０ｃにおいて、貫通電流の発生を抑制することができる。これにより、分周回路において、貫通電流の発生を抑制し、動作時の低消費電力化を図ることができる。なお、図９（Ｃ）に示す分周回路では、Ｄフリップフロップを３個用いているが、これに限られることなく、出力させたいクロック信号の周波数に合わせてＤフリップフロップの個数を適宜設定すればよい。
【０１０１】
また、図９（Ｄ）に本実施の形態に示す構成を用いて形成されるリングオシレータの一例を示す。図９（Ｄ）に示すリングオシレータは、インバータ１５１乃至インバータ１５５を有する。インバータ１５１の出力端子はインバータ１５２の入力端子と電気的に接続され、インバータ１５２の出力端子はインバータ１５３の入力端子と電気的に接続され、インバータ１５３の出力端子はインバータ１５４の入力端子と電気的に接続され、インバータ１５４の出力端子はインバータ１５５の入力端子と電気的に接続され、インバータ１５５の出力端子はインバータ１５１の入力端子と電気的に接続される。
【０１０２】
ここで、インバータ１５１乃至インバータ１５５として、図１（Ａ）または図６（Ａ）乃至図６（Ｃ）に示すＣＭＯＳインバータ回路として機能する半導体装置などを用いることにより、インバータ１５１乃至インバータ１５５において、貫通電流の発生を抑制することができる。これにより、リングオシレータにおいて、貫通電流の発生を抑制し、動作時の低消費電力化を図ることができる。なお、図９（Ｄ）に示すリングオシレータでは、インバータを５個用いているが、これに限られることなく、出力させたいクロック信号の周波数に合わせてインバータの個数を奇数にして適宜設定すればよい。
【０１０３】
また、本実施の形態に示す貫通電流を抑制したＣＭＯＳ回路の構成は、従来貫通電流の大きいＣＭＯＳ回路に代わって用いると効果的である。このような構成について、図１０に示す水晶発振回路を例に挙げて説明する。
【０１０４】
図１０に示す水晶発振回路は、共振部１６０と、増幅部１７０と、制御回路１８０と、ＣＭＯＳインバータ回路１８２と、ＣＭＯＳインバータ回路１８４と、を有する。共振部１６０は、水晶振動子１６２と、容量素子１６４と、容量素子１６６と、抵抗素子１６８と、を有する。増幅部１７０は、ＣＭＯＳインバータ回路１７２と、トランジスタ１７６と、抵抗素子１７８と、を有する。
【０１０５】
ここで、ＣＭＯＳインバータ回路１７２、ＣＭＯＳインバータ回路１８２およびＣＭＯＳインバータ回路１８４は、図１（Ａ）に示すＣＭＯＳインバータ回路１００と同様の構成であり、ｐチャネル型トランジスタのソース端子はそれぞれ高電位電源線Ｖｄｄに電気的に接続されている。また、ＣＭＯＳインバータ回路１７２に電気的に接続されたトランジスタ１７６は、図１（Ａ）に示すトランジスタ１０６と同様の構成であり、ＣＭＯＳインバータ回路１７２のｎチャネル型トランジスタのソース端子はトランジスタ１７６を介して接地されている。また、ＣＭＯＳインバータ回路１８２およびＣＭＯＳインバータ回路１８４のｎチャネル型トランジスタのソース端子も接地されている。
【０１０６】
共振部１６０において、水晶振動子１６２は、一方の端子がＣＭＯＳインバータ回路１７２の入力端子、抵抗素子１７８の一方の端子および容量素子１６４の一方の端子と電気的に接続され、他方の端子が容量素子１６６の一方の端子および抵抗素子１６８の一方の端子と電気的に接続される。ここで、容量素子１６４および容量素子１６６の他方の端子は、それぞれ接地されている。
【０１０７】
増幅部１７０において、ＣＭＯＳインバータ回路１７２の出力端子は、ＣＭＯＳインバータ回路１８２の入力端子、抵抗素子１７８の他方の端子および抵抗素子１６８の他方の端子と電気的に接続されている。
【０１０８】
ＣＭＯＳインバータ回路１８２の出力端子は、ＣＭＯＳインバータ回路１８４の入力端子に電気的に接続され、ＣＭＯＳインバータ回路１８４の出力端子は、水晶発振回路の出力端子として機能する。また、ＣＭＯＳインバータ回路１８４の出力端子は、制御回路１８０に電気的に接続され、制御回路１８０を介してトランジスタ１７６のゲート端子に電気的に接続される。
【０１０９】
増幅部１７０のＣＭＯＳインバータ回路１７２とトランジスタ１７６は、図１（Ａ）に示す半導体装置のＣＭＯＳインバータ回路１００とトランジスタ１０６に対応する。図１（Ａ）において、制御端子ＩＮ＿Ｓに入力される信号は、ＣＭＯＳインバータ回路１８４の出力端子の電位から制御回路１８０によって生成される。
【０１１０】
従来の水晶発振回路の消費電力において、増幅部に用いられるＣＭＯＳインバータ回路の貫通電流が支配的であった。これに対して増幅部１７０にトランジスタ１７６を設け、図１（Ｂ）において示したように、ＣＭＯＳインバータ回路１７２のｐチャネル型トランジスタとｎチャネル型トランジスタが両方とも導通するときに、トランジスタ１７６をオフ状態とすることにより、増幅部１７０における貫通電流を抑制することができる。増幅部１７０の貫通電流を抑制することで、水晶発振回路の動作時の消費電力を大幅に低減することができる。さらに当該水晶発振回路をマイクロコンピュータなどに設けることにより、省電力化の測られたマイクロコンピュータを提供することができる。
【０１１１】
このとき、制御回路１８０からトランジスタ１７６の制御を行うのは、水晶発振回路の出力が安定してから行った方がよい。
【０１１２】
なお、図１０では、水晶発振回路を例に挙げたが、本実施の形態に示す構成はこれに限られるものではなく、様々な半導体装置に用いることができる。
【０１１３】
以上のように半導体装置において、ＣＭＯＳ回路に用いられる高電位電源線と低電位電源線との間で、ｐチャネル型トランジスタおよびｎチャネル型トランジスタと直列になるように、酸化物半導体を用いたトランジスタのようなオフ電流の低いトランジスタを設け、ｐチャネル型トランジスタおよびｎチャネル型トランジスタが導通状態のときに当該オフ電流の低いトランジスタをオフ状態とする。これにより、半導体装置に設けられたＣＭＯＳ回路に生じる貫通電流を抑制し、動作時の消費電力の低減を図ることができる。
【０１１４】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることもできる。
【０１１５】
（実施の形態２）
本実施の形態においては、先の実施の形態に示す半導体装置の作製方法の一例について、図１１乃至図１４を用いて説明する。例として図１（Ａ）に示す半導体装置のトランジスタ１０１、トランジスタ１０２およびトランジスタ１０６の作製方法について説明する。
【０１１６】
なお、先の実施の形態に示す、シリコンなどを用いて形成されるトランジスタは、トランジスタ１０１またはトランジスタ１０２と同様の材料および同様の方法で形成することができる。また、先の実施の形態に示す、酸化物半導体などを用いて形成されるトランジスタは、トランジスタ１０６と同様の材料および同様の方法で形成することができる。よって同様の方法を用いて先の実施の形態の、図６に示したＣＭＯＳインバータ回路、図７に示したＮＯＲ回路、図８に示したＮＡＮＤ回路など、各種の論理回路も同様の方法を用いて作製することができる。
【０１１７】
まず、図１１（Ａ）に示すように、ｎ型の半導体基板２０１に素子分離領域２０３を形成した後、ｎ型の半導体基板２０１の一部にｐウェル領域２０５を形成する。
【０１１８】
ｎ型の半導体基板２０１としては、ｎ型の導電型を有する単結晶シリコン基板（シリコンウェハー）、化合物半導体基板（ＳｉＣ基板、ＧａＮ基板等）を用いることができる。
【０１１９】
また、ｎ型の半導体基板２０１の代わりに、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法や、ＥＬＴＲＡＮ法（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ：キャノン社の登録商標）等を用いて形成したＳＯＩ基板を用いてもよい。
【０１２０】
素子分離領域２０３は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法等を用いて形成する。
【０１２１】
ｐウェル領域２０５は、ホウ素等のｐ型を付与する不純物元素が、５×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度の濃度で添加されている。ｐウェル領域２０５は、半導体基板２０１の一部にマスクを形成したのち、半導体基板２０１の一部にホウ素等のｐ型を付与する不純物元素を添加して形成される。
【０１２２】
なお、ここでは、ｎ型の半導体基板を用いているが、ｐ型の半導体基板を用い、ｐ型の半導体基板にｎ型を付与するリン、ヒ素等の不純物元素が添加されたｎウェル領域を形成してもよい。
【０１２３】
次に、半導体基板２０１上にゲート絶縁膜２０７、ゲート電極２０９ａおよびゲート電極２０９ｂを形成する。ここで、ゲート電極２０９ａはｐウェル領域２０５上に形成され、ゲート電極２０９ｂはｐウェル領域２０５が形成されていない領域上に形成される。
【０１２４】
ゲート絶縁膜２０７として、熱処理を行い半導体基板２０１の表面を酸化した酸化シリコン膜を形成する。または、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有するシリコン膜（酸化窒化シリコン膜）との積層構造で形成する。若しくは、厚さ５〜５０ｎｍの酸化シリコン、酸化窒化シリコン、高誘電率物質（ｈｉｇｈ−ｋ材料ともいう）であるタンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を、ＣＶＤ法、スパッタリング法等を用いて形成する。
【０１２５】
ゲート電極２０９ａおよびゲート電極２０９ｂは、タンタル、タングステン、チタン、モリブデン、クロム、ニオブ等から選択された金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることが好ましい。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、金属窒化物膜と上記の金属膜の積層構造でゲート電極２０９ａおよびゲート電極２０９ｂを形成してもよい。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。
【０１２６】
ゲート電極２０９ａおよびゲート電極２０９ｂは、導電膜をスパッタリング法、ＣＶＤ法等により形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０１２７】
ここでは、熱処理を行い、半導体基板２０１上の表面を酸化した酸化シリコン膜を形成し、該酸化シリコン膜上に窒化タンタル膜及びタングステン膜が積層された導電膜をスパッタリング法により形成した後、導電膜の一部を選択的にエッチングして、ゲート電極２０９ａおよびゲート電極２０９ｂを形成する。
【０１２８】
次に、図１１（Ｂ）に示すように、半導体基板２０１にｐ型を付与する不純物元素を添加してｐ型の不純物領域２１３ａおよびｐ型の不純物領域２１３ｂを形成する。また、ｐウェル領域２０５にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１１ａおよびｎ型の不純物領域２１１ｂを形成する。これにより、ゲート電極２０９ａを挟み込むように、浅い接合深さの不純物領域２１１ａおよび不純物領域２１１ｂが形成され、ゲート電極２０９ｂを挟み込むように、浅い接合深さの不純物領域２１３ａおよび不純物領域２１３ｂが形成される。ここで、ｐ型を付与する不純物元素としては、硼素（Ｂ）やアルミニウム（Ａｌ）などを用いればよく、ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）などを用いればよい。ｎ型を付与する不純物元素及びｐ型を付与する不純物元素は、イオンドーピング法、イオン注入法等を適宜用いて添加すればよい。また、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
【０１２９】
次に、ゲート絶縁膜２０７、ゲート電極２０９ａおよびゲート電極２０９ｂ等を覆うように絶縁膜を成膜し、当該絶縁膜に異方性の高いエッチング処理を行って、自己整合的にサイドウォール絶縁膜２１６およびサイドウォール絶縁膜２１８を形成する。また、同時にゲート絶縁膜２０７をエッチングし、ゲート絶縁膜２０７ａおよびゲート絶縁膜２０７ｂも形成する。サイドウォール絶縁膜２１６およびサイドウォール絶縁膜２１８に用いる絶縁膜はゲート絶縁膜２０７と同様の絶縁膜を用いればよい。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【０１３０】
これにより、ゲート電極２０９ａの側面に接してサイドウォール絶縁膜２１６が、ゲート電極２０９ｂの側面に接してサイドウォール絶縁膜２１８が形成される。また、ゲート電極２０９ａおよびサイドウォール絶縁膜２１６と重畳してゲート絶縁膜２０７ａが、ゲート電極２０９ｂおよびサイドウォール絶縁膜２１８と重畳してゲート絶縁膜２０７ｂが形成される。
【０１３１】
なお、高集積化を実現するために、ゲート電極２０９ａおよびゲート電極２０９ｂの側面にサイドウォール絶縁層を有しない構成とすることもできる。
【０１３２】
次に、図１１（Ｃ）に示すように、不純物領域２１３ａおよび不純物領域２１３ｂのサイドウォール絶縁膜２１８と重畳しない領域にｐ型を付与する不純物元素を添加して不純物濃度の高い、ｐ型の不純物領域２１４ａおよびｐ型の不純物領域２１４ｂを形成する。また、ｐウェル領域２０５の不純物領域２１１ａおよび不純物領域２１１ｂのサイドウォール絶縁膜２１６と重畳しない領域にｎ型を付与する不純物元素を添加して、ｎ型の不純物領域２１２ａおよびｎ型の不純物領域２１２ｂを形成する。当該処理は、上記不純物領域２１１ａ、不純物領域２１１ｂ、不純物領域２１３ａおよび不純物領域２１３ｂと同様の方法を用いて行うことができる。また、当該不純物領域２１２ａ、不純物領域２１２ｂ、不純物領域２１４ａおよび不純物領域２１４ｂを形成する前に、保護膜として機能する絶縁膜を不純物領域２１１ａ、不純物領域２１１ｂ、不純物領域２１３ａおよび不純物領域２１３ｂの上に設けても良い。
【０１３３】
次に、図１１（Ｄ）に示すように、半導体基板２０１、素子分離領域２０３、ゲート絶縁膜２０７ａ、ゲート絶縁膜２０７ｂおよびゲート電極２０９ａおよびゲート電極２０９ｂ上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２１５および絶縁膜２１７を形成する。
【０１３４】
絶縁膜２１５および絶縁膜２１７は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２１５をＣＶＤ法により形成することで、絶縁膜２１５の水素含有量が高まる。このような絶縁膜２１５を用いて加熱処理を行うことにより、半導体基板を水素化し、水素によりダングリングボンドを終端させ、当該半導体基板中の欠陥を低減することができる。
【０１３５】
また、絶縁膜２１７として、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの無機材料、または、ポリイミド、アクリルなどの有機材料を用いて形成することで、絶縁膜２１７の平坦性を高めることができる。
【０１３６】
絶縁膜２１５または絶縁膜２１７を形成した後、上記不純物領域に添加された不純物元素を活性化するための熱処理を行う。
【０１３７】
以上の工程により、図１１（Ｄ）に示すように、ｎチャネル型のトランジスタ１０１およびｐチャネル型のトランジスタ１０２を作製することができる。ここで、トランジスタ１０１およびトランジスタ１０２は、単結晶シリコンなどの酸化物半導体とは異なる半導体を用いて形成されるので、十分な高速動作が可能となる。
【０１３８】
次に、絶縁膜２１５および絶縁膜２１７の一部を選択的にエッチングして、開口部を形成する。次に、開口部にコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄを形成する。代表的には、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法やエッチングなどにより平坦化処理を行い、導電膜の不要な部分を除去して、コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄを形成する。
【０１３９】
コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄとなる導電膜は、ＷＦ６ガスとＳｉＨ４ガスからＣＶＤ法でタングステンシリサイドを形成し、開口部に埋め込むことで形成される。
【０１４０】
次に、絶縁膜２１７及びコンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄ上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２１を形成する。次に、図１２（Ａ）に示すように、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、配線２２３ａ乃至配線２２３ｃを形成する。
【０１４１】
ここで、配線２２３ａは、図１（Ａ）に示すトランジスタ１０１のソース端子に対応し、高電位電源線と電気的に接続される。また、配線２２３ｃは、図１（Ａ）に示すトランジスタ１０２のソース端子に対応し、図１（Ａ）に示すトランジスタ１０６のソース端子またはドレイン端子の一方と電気的に接続される。また、配線２２３ｂは、図１（Ａ）に示すトランジスタ１０１のドレイン端子、およびトランジスタ１０２のドレイン端子に対応し、図１（Ａ）に示す出力端子ＯＵＴとして機能する。なお、ここで図示していないが、ゲート電極２０９ａとゲート電極２０９ｂは、コンタクトプラグ２１９ａ乃至コンタクトプラグ２１９ｄ、および配線２２３ａ乃至配線２２３ｃと同じ層に設けられた導電膜などによって電気的に接続され、図１（Ａ）に示す入力端子ＩＮとして機能する。
【０１４２】
絶縁膜２２１は、絶縁膜２１５と同様の材料を用いて形成することができる。
【０１４３】
配線２２３ａ乃至配線２２３ｃとして、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いる。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【０１４４】
次に、絶縁膜２２１、配線２２３ａおよび配線２２３ｂ上にスパッタリング法、ＣＶＤ法等により絶縁膜２２０を形成して、当該絶縁膜２２０上に、スパッタリング法、ＣＶＤ法等により絶縁膜を形成した後、該絶縁膜の一部を選択的にエッチングし、溝部を有する絶縁膜２２２を形成する。次に、図１２（Ｂ）に示すように、スパッタリング法、ＣＶＤ法等により導電膜を形成した後、ＣＭＰ法やエッチングなどにより平坦化処理を行い、該導電膜の不要な部分を除去して、電極２２４を形成する。
【０１４５】
ここで、絶縁膜２２０および絶縁膜２２２は、絶縁膜２１５と同様の材料を用いて形成することができる。ただし、絶縁膜２２０は絶縁膜２２２のエッチングに対して選択性を有する材料とすることが好ましい。
【０１４６】
ここで、電極２２４は、後述するトランジスタ１０６のバックゲート電極として機能する電極である。このような電極２２４を設けることにより、トランジスタ１０６のしきい値電圧の制御を行うことができる。電極２２４は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。トランジスタ１０６のしきい値電圧の制御に応じて適宜設定することができる。なお、電極２２４の材料としては、後述するゲート電極２３３と同様の材料を用いることができる。
【０１４７】
なお、本実施の形態では、電極２２４を配線２２３ａおよび配線２２３ｂ上に設ける構成としているが、これに限られることなく、例えば、電極２２４を配線２２３ａおよび配線２２３ｂと同じ導電層で形成する構成としても良い。
【０１４８】
平坦化された絶縁膜２２２、電極２２４を用いることで、後に形成する酸化物半導体膜を有するトランジスタにおける電気特性のばらつきを低減することができる。また、酸化物半導体膜を有するトランジスタを歩留まり高く形成することができる。
【０１４９】
次に、加熱処理またはプラズマ処理により、絶縁膜２２１、配線２２３ａ、配線２２３ｂ、配線２２３ｃ、絶縁膜２２０、絶縁膜２２２および電極２２４に含まれる水素を脱離させることが好ましい。この結果、後の加熱処理において、後に形成される絶縁膜及び酸化物半導体膜中に水素が拡散することを防ぐことができる。なお、加熱処理は、不活性雰囲気、減圧雰囲気または乾燥空気雰囲気にて、１００℃以上基板の歪み点未満で行う。また、プラズマ処理は、希ガス、酸素、窒素または酸化窒素（亜酸化窒素、一酸化窒素、二酸化窒素など）を用いる。
【０１５０】
次に、絶縁膜２２２および電極２２４上に、スパッタリング法、ＣＶＤ法等により、絶縁膜２２５を形成する。絶縁膜２２５としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ハフニウム、酸化イットリウム、酸化アルミニウム、酸化窒化アルミニウムを単層または積層して形成する。また、絶縁膜２２５として、加熱により酸素の一部が脱離する酸化絶縁膜を用いて形成することが好ましい。加熱により酸素の一部が脱離する酸化絶縁膜としては、化学量論比を満たす酸素よりも多くの酸素を含む酸化絶縁膜を用いる。加熱により酸素の一部が脱離する酸化絶縁膜は、加熱により酸素が脱離するため、後の工程で行う加熱により酸化物半導体膜に酸素を拡散させることができる。
【０１５１】
また、絶縁膜２２５を積層構造とする場合、下側の絶縁膜を下層から拡散される不純物の混入を防ぐ、バリア膜として機能する絶縁膜とすることが好ましい。特に半導体基板２０１として単結晶シリコン基板、ＳＯＩ基板、またはシリコンなどの半導体素子が設けられた基板などを用いる場合、基板に含まれる水素などが拡散して後に形成される酸化物半導体膜に混入するのを防ぐことができる。このような絶縁膜としては、例えば、プラズマＣＶＤ法またはスパッタリング法等を用いて成膜した、窒化シリコン膜、窒化酸化シリコン膜、または酸化アルミニウム膜などを用いることができる。
【０１５２】
また、絶縁膜２２５は、ＣＭＰ処理などを行って平坦化を図ることが望ましい。絶縁膜２２５の表面の平均面粗さ（Ｒａ）は、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とする。
【０１５３】
なお、本明細書などにおいて平均面粗さ（Ｒａ）とは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されている算術平均粗さを、曲面に対して適用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均した値で表現される。
【０１５４】
平均面粗さ（Ｒａ）は、指定面をＺ＝Ｆ（Ｘ，Ｙ）で表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式で与えられる。
【０１５５】
【数１】
2014057053.tif 000003
【０１５６】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（Ｘ１，Ｙ１，Ｆ（Ｘ１，Ｙ１））（Ｘ１，Ｙ２，Ｆ（Ｘ１，Ｙ２））（Ｘ２，Ｙ１，Ｆ（Ｘ２，Ｙ１））（Ｘ２，Ｙ２，Ｆ（Ｘ２，Ｙ２））で表される４点により囲まれる四角形の領域とし、指定面をＸＹ平面に投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。平均面粗さ（Ｒａ）は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【０１５７】
上記ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜２２５の表面の平坦性をさらに向上させることができる。
【０１５８】
また、絶縁膜２２５を平坦化させる処理としては、プラズマ処理を用いることもできる。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスなどの希ガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いて行う。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから、当該プラズマ処理を「逆スパッタ処理」と呼ぶこともできる。
【０１５９】
このプラズマ処理時、プラズマ中には電子とアルゴンの陽イオンが存在し、陰極方向にアルゴンの陽イオンが加速される。加速されたアルゴンの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部から優先的にスパッタされる。被処理面からスパッタされた粒子は、被処理面の別の場所に付着する。このとき、該被処理面の凹部に優先的に付着する。このように凸部を削り、凹部を埋めることで被処理面の平坦性が向上する。なお、プラズマ処理とＣＭＰ処理と併用することにより絶縁膜２２５のさらなる平坦化を図ることができる。
【０１６０】
なお、当該プラズマ処理によって、絶縁膜２２５表面に付着した酸素、水分、有機物などの不純物をスパッタリングの効果で除去することも可能である。
【０１６１】
なお、酸化物半導体の成膜を行う前に、成膜室の加熱および排気を行って、成膜室中の水素、水、水酸基、水素化物などの不純物を除去しておくことが好ましい。特に成膜室の内壁に吸着して存在するこれらの不純物を除去することが重要である。ここで、加熱処理は、例えば、１００℃以上４５０℃以下で行えばよい。また、処理室の排気は、ドライポンプなどの粗引きポンプと、スパッタイオンポンプ、ターボ分子ポンプ及びクライオポンプなどの高真空ポンプとを適宜組み合わせて行うとよい。ターボ分子ポンプは大きいサイズの分子の排気が優れる一方、水素や水の排気能力が低い。さらに、水の排気能力の高いクライオポンプまたは水素の排気能力の高いスパッタイオンポンプを組み合わせることが有効となる。またこのとき、不活性ガスを導入しながら不純物の除去を行うと、排気するだけでは脱離しにくい水などの脱離速度をさらに大きくすることができる。このような処理を行って酸化物半導体の成膜前に成膜室の不純物を除去することにより、酸化物半導体への水素、水、水酸基、水素化物などの混入を低減することができる。
【０１６２】
また、酸化物半導体膜をスパッタリング装置で成膜する前に、スパッタリング装置にダミー基板を搬入し、ダミー基板上に酸化物半導体膜を成膜して、ターゲット表面、または防着板に付着した水素、水分を取り除く工程を行ってもよい。
【０１６３】
次に、絶縁膜２２５上に、スパッタリング法、塗布法、印刷法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法等を用いて酸化物半導体膜２２７を形成する（図１２（Ｃ）参照）。ここでは、酸化物半導体膜２２７として、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下の厚さで酸化物半導体膜を形成する。酸化物半導体膜２２７の厚さを上記厚さとすることで、トランジスタの微細化に伴って発生するおそれのある短チャネル効果を抑制することができる。
【０１６４】
酸化物半導体膜２２７に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。
【０１６５】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【０１６６】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物を用いることができる。また、上記酸化物半導体に酸化シリコンを含んでもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。このとき、上記酸化物半導体においては、化学量論比に対し、酸素を過剰にすると好ましい。酸素を過剰にすることで酸化物半導体膜の酸素欠損に起因するキャリアの生成を抑制することができる。
【０１６７】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１６８】
なお、酸化物半導体膜２２７において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下であることが望ましい。アルカリ金属及びアルカリ土類金属は、酸化物半導体と結合するとキャリアが生成されることがあり、トランジスタのオフ電流の上昇の原因となるためである。
【０１６９】
また、酸化物半導体膜２２７には、５×１０１８ａｔｏｍｓ／ｃｍ３以下の窒素が含まれてもよい。
【０１７０】
なお、酸化物半導体膜２２７に用いることが可能な酸化物半導体は、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い、ワイドバンドギャップ半導体とする。例えば、当該ワイドバンドギャップ半導体のバンドギャップは、２．５ｅＶ以上４ｅＶ以下、好ましくは３ｅＶ以上３．８ｅＶ以下とすればよい。このように、エネルギーギャップの広い酸化物半導体を用いることで、トランジスタのオフ電流を低減することができる。
【０１７１】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１７２】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１７３】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１７４】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１７５】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１７６】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１７７】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１７８】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１７９】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１８０】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１８１】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１８２】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１８３】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１８４】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１８５】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１８６】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１８７】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、上述のように、絶縁膜２２５の表面の平均面粗さ（Ｒａ）を、１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下とし、その上に酸化物半導体膜２２７を形成することが好ましい。
【０１８８】
ここでは、酸化物半導体膜２２７をスパッタリング法により形成する。ターゲットとしては、上記酸化物に対応したものを用いることができる。
【０１８９】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、ターゲットは上記の酸化物半導体膜２２７の材料およびその組成に合わせて適宜設定すればよい。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物をターゲットとして用いるとよい。ただし、ターゲットは、これらの材料及び組成に限定されるものではない。
【０１９０】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。また、組成に代表されるこれらの条件が互いに異なる酸化物半導体膜を、積層する構成としても良いし、チャネル形成領域とソース領域およびドレイン領域とに適宜設ける構成としても良い。
【０１９１】
例えば、酸化物半導体膜２２７を、第１の酸化物半導体膜、第２の酸化物半導体膜および第３の酸化物半導体膜の積層として、各々を異なる組成としてもよい。例えば、第１の酸化物半導体膜乃至第３の酸化物半導体膜が同一成分を含む材料を用いることが望ましい。同一成分を含む材料を用いる場合、第１の酸化物半導体膜の結晶層を種として第１の酸化物半導体膜上に第２の酸化物半導体膜を形成できるため、第２の酸化物半導体膜の結晶成長が行いやすくなる。なお、第３の酸化物半導体膜についても同様のことが言える。また、同一成分を含む材料である場合には、密着性などの界面物性や電気的特性も良好である。
【０１９２】
また、第１の酸化物半導体膜、第２の酸化物半導体膜および第３の酸化物半導体膜の構成元素を同一とし、組成を異ならせてもよい。例えば、第１の酸化物半導体膜および第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜および第３の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１としてもよい。
【０１９３】
なお、スパッタリングガスは、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、希ガス及び酸素の混合ガスを適宜用いる。なお、希ガス及び酸素の混合ガスの場合、希ガスに対して酸素のガス比を高めることが好ましい。また、スパッタリングガスは、酸化物半導体膜への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１９４】
スパッタリング法において、プラズマを発生させるための電源装置は、ＲＦ電源装置、ＡＣ電源装置、ＤＣ電源装置等を適宜用いることができる。
【０１９５】
なお、酸化物半導体膜を成膜する処理室は、リークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることが好ましく、それによりスパッタリング法により成膜する際、膜中への不純物の混入を低減することができる。このように、酸化物半導体膜の成膜工程において、更に好ましくは酸化絶縁膜の成膜工程において、処理室の圧力、処理室のリークレートなどにおいて、不純物の混入を極力抑えることによって、酸化物半導体膜に含まれる水素を含む不純物の混入を低減することができる。また、酸化絶縁膜から酸化物半導体膜への水素などの不純物の拡散を低減することができる。
【０１９６】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１９７】
成膜時の不純物濃度を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１９８】
また、成膜時の基板加熱温度を高めることで、基板付着後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、平らな面が基板に付着する。
【０１９９】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０２００】
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットについて以下に示す。
【０２０１】
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定の比率で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ−Ｏ化合物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定の比率は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２のｍｏｌ数比である。なお、粉末の種類、およびその混合する比率は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
【０２０２】
酸化物半導体膜２２７形成後、酸化物半導体膜２２７に対して、熱処理を行ってもよい。熱処理を行うことによって、酸化物半導体膜２２７中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体膜２２７の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。当該熱処理は不活性ガス雰囲気下で行い、熱処理の温度は、３００℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、また、基板が歪み点を有する場合は基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０２０３】
当該熱処理は、例えば、抵抗発熱体などを用いた電気炉に半導体基板２０１を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。
【０２０４】
また、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置を用いても良い。例えば、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。なお、加熱処理装置としてＧＲＴＡ装置を用いる場合には、その熱処理時間が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい。
【０２０５】
また、上記熱処理で酸化物半導体膜２２７を加熱した後、同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）を導入することが好ましい。特にこれらのガスには、水、水素などが含まれないことが好ましい。また、同じ炉に導入する酸素ガスまたはＮ２Ｏガスの純度を、６Ｎ以上好ましくは７Ｎ以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。酸素ガスまたはＮ２Ｏガスの作用によって、脱水化または脱水素化処理による不純物の排除工程で低減してしまった酸化物半導体を構成する主成分材料の一つである酸素を供給することができる。
【０２０６】
なお、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化または脱水素化などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化または脱水素化の熱処理は、一回に限らず複数回行っても良い。
【０２０７】
次に、図１３（Ａ）に示すように、酸化物半導体膜２２７の一部を選択的にエッチングして、電極２２４と重畳するように酸化物半導体膜２２９を形成する。
【０２０８】
次に、図１３（Ｂ）に示すように、酸化物半導体膜２２９上に接して導電膜を成膜し、当該導電膜の一部を選択的にエッチングして、酸化物半導体膜２２９上に接して一対の電極２４１ａ、電極２４１ｂを形成する。
【０２０９】
一対の電極２４１ａ、電極２４１ｂは配線２２３ａおよび配線２２３ｂと同様の材料を適宜用いて形成することができる。なお、一対の電極２４１ａ、電極２４１ｂは配線としても機能させてもよい。
【０２１０】
一対の電極２４１ａ、電極２４１ｂは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして、一対の電極２４１ａ、電極２４１ｂを形成する。また、一対の電極２４１ａ、電極２４１ｂは、印刷法またはインクジェット法を用いて形成される。
【０２１１】
次に、酸化物半導体膜２２９、電極２４１ａおよび電極２４１ｂ上に、スパッタリング法、ＣＶＤ法等によりゲート絶縁膜２３１を形成する。そして、図１３（Ｃ）に示すように、ゲート絶縁膜２３１上に酸化物半導体膜２２９と重畳してゲート電極２３３を形成する。
【０２１２】
ゲート絶縁膜２３１は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ−Ｏ系金属酸化物膜などを用いればよく、積層または単層で設ける。また、ゲート絶縁膜２３１は、絶縁膜２２５に示すような、加熱により酸素が脱離する酸化絶縁膜を用いてもよい。ゲート絶縁膜２３１に加熱により酸素が脱離する膜を用いることで、後の加熱処理により酸化物半導体膜２２９に生じる酸素欠損を修復することができ、トランジスタの電気特性の劣化を抑制できる。
【０２１３】
また、μ波（例えば周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁層を形成できるので、後にゲート絶縁膜として用いられるゲート絶縁膜２３１の形成に用いることが好ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
【０２１４】
また、ゲート絶縁膜２３１として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでゲート絶縁膜の厚さを薄くしてもゲートリークを低減できる。
【０２１５】
ゲート絶縁膜２３１の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５ｎｍ以上５０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下とするとよい。
【０２１６】
ゲート電極２３３は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金などを用いて形成することができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属元素を用いてもよい。また、ゲート電極２３３は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０２１７】
また、ゲート電極２３３は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
【０２１８】
ゲート電極２３３は、印刷法またはインクジェット法により形成される。若しくは、スパッタリング法、ＣＶＤ法、蒸着法等で導電膜を形成した後、該導電膜の一部を選択的にエッチングして形成される。
【０２１９】
なお、ゲート電極２３３とゲート絶縁膜２３１との間に、ゲート絶縁膜２３１に接する材料層として、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ、好ましくは５．５ｅＶ以上の仕事関数を有し、トランジスタのしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも酸化物半導体膜２２９より高い窒素濃度、具体的には７原子％以上の窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる。
【０２２０】
なお、ゲート絶縁膜２３１の成膜後に、不活性ガス雰囲気下、または酸素雰囲気下で熱処理を行ってもよい。熱処理の温度は、２００℃以上４５０℃以下とするのが好ましく、２５０℃以上３５０℃以下とするのがより好ましい。このような熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体膜２２９と接するゲート絶縁膜２３１または絶縁膜２２５が酸素を含む場合、酸化物半導体膜２２９に酸素を供給し、該酸化物半導体膜２２９の酸素欠損を補填することもできる。このように、上述の熱処理には酸素を供給する効果があるため、当該熱処理を、加酸化（加酸素化）などと呼ぶこともできる。
【０２２１】
なお、本実施の形態では、ゲート絶縁膜２３１の形成後に加酸化の熱処理を行っているが、加酸化の熱処理のタイミングはこれに限定されず、ゲート絶縁膜２３１の形成後に適宜行えばよい。
【０２２２】
上述のように、脱水化または脱水素化の熱処理と加酸化の熱処理を適用し、酸化物半導体膜２２９中の不純物を低減し、酸素欠損を補填することで、酸化物半導体膜２２９を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０２２３】
次に、図１４（Ａ）に示すように、スパッタリング法、ＣＶＤ法、塗布法、印刷法等により、絶縁膜２４３及び絶縁膜２４５を形成する。
【０２２４】
絶縁膜２４３、絶縁膜２４５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設ける。なお、絶縁膜２４５として、外部への酸素の拡散を防ぐ絶縁膜を用いることで、絶縁膜２４３から脱離する酸素を酸化物半導体膜に供給することができる。外部への酸素の拡散を防ぐ絶縁膜の代表例としては、酸化アルミニウム、酸化窒化アルミニウム等がある。また、絶縁膜２４５として、外部からの水素の拡散を防ぐ絶縁膜を用いることで、外部から酸化物半導体膜への水素の拡散を低減することが可能であり、酸化物半導体膜の欠損を低減することができる。外部からの水素の拡散を防ぐ絶縁膜の代表例としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。また、絶縁膜２４３を、加熱により酸素の一部が脱離する酸化絶縁膜、外部への酸素の拡散を防ぐ絶縁膜と、酸化絶縁膜との３層構造とすることで、効率よく酸化物半導体膜へ酸素を拡散すると共に、外部への酸素の脱離を抑制することが可能であり、温度及び湿度の高い状態でも、トランジスタの特性の変動を低減することができる。
【０２２５】
以上の工程により、図１４（Ａ）に示すように、酸化物半導体膜を有するトランジスタ１０６を作製することができる。
【０２２６】
上述のように、酸化物半導体膜２２９は水素などの不純物が十分に除去され、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜２２９の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜２２９中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体膜２２９をトランジスタ１０６に用いることにより、例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、より好ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体膜２２９を用いることで、極めて優れたオフ電流特性のトランジスタ１０６を得ることができる。
【０２２７】
なお、本実施の形態でトランジスタ１０６をトップゲート構造としたが、本発明はこれに限られるものではなく、例えばボトムゲート構造としても良い。
【０２２８】
次に、絶縁膜２２１、絶縁膜２２５、絶縁膜２４３、絶縁膜２４５のそれぞれ一部を選択的にエッチングし、開口部を形成して、配線２２３ａ、電極２４１ａおよび電極２４１ｂのそれぞれ一部を露出する。次に、開口部に導電膜を成膜した後、該導電膜の一部を選択的にエッチングして、電極２４１ｂに接して配線２４９を、電極２４１ａに接して配線２５０を形成する。配線２４９および配線２５０は、コンタクトプラグ２１９ａおよびコンタクトプラグ２１９ｂに示す材料を適宜用いることができる。
【０２２９】
ここで、配線２５０は、図１（Ａ）に示すトランジスタ１０６のソース端子またはドレイン端子の一方に対応し、トランジスタ１０２のソース端子に対応する配線２２３ｃと電気的に接続される。また、配線２４９は、図１（Ａ）に示すトランジスタ１０６のソース端子またはドレイン端子の他方に対応し、低電位電源線と電気的に接続される。また、トランジスタ１０６のゲート電極２３３は、図１（Ａ）に示す制御端子ＩＮ＿Ｓとして機能する。
【０２３０】
以上の工程により、トランジスタ１０１、トランジスタ１０２およびトランジスタ１０６を有する、半導体装置を作製することができる。
【０２３１】
また、トランジスタ１０６の少なくとも一部と、トランジスタ１０１およびとトランジスタ１０２の少なくとも一部と、が重畳して設けられることが好ましい。このような平面レイアウトを採用することにより、酸化物半導体のようなオフ電流の低い半導体を用いたトランジスタを設けることによるＣＰＵの占有面積の増大を低減することができる。
【０２３２】
以上のようにして、ＣＭＯＳ回路が形成された半導体基板上に、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いてトランジスタ１０６を形成することができる。トランジスタ１０１、トランジスタ１０２およびトランジスタ１０６を設けることにより、ＣＭＯＳインバータ回路１００の論理の反転時に生じる貫通電流を抑制することができる。これにより、本実施の形態に示す半導体装置の動作時の消費電力の低減を図ることができる。
【０２３３】
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す構成、方法どうしで組み合わせて用いることもできるし、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることもできる。
【０２３４】
（実施の形態３）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、デスクトップ型或いはノート型のパーソナルコンピュータ、ワードプロセッサ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）などの記録媒体に記憶された静止画または動画を再生する画像再生装置、ポータブルＣＤプレーヤ、ラジオ、テープレコーダ、ヘッドホンステレオ、ステレオ、コードレス電話子機、トランシーバ、携帯無線機、携帯電話、自動車電話、携帯型ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い器、食器乾燥器、衣類乾燥器、布団乾燥器、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、煙感知器、放射線測定器、透析装置等の医療機器、などが挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、石油を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電気機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の具体例を図１５に示す。
【０２３５】
図１５（Ａ）において、室内機３３００および室外機３３０４を有するエアコンディショナーは、先の実施の形態に記載の半導体装置をＣＰＵに用いた電気機器の一例である。具体的に、室内機３３００は、筐体３３０１、送風口３３０２、ＣＰＵ３３０３等を有する。図１５（Ａ）において、ＣＰＵ３３０３が、室内機３３００に設けられている場合を例示しているが、ＣＰＵ３３０３は室外機３３０４に設けられていてもよい。或いは、室内機３３００と室外機３３０４の両方に、ＣＰＵ３３０３が設けられていてもよい。先の実施の形態に示す半導体装置を用いたＣＰＵは、動作時の消費電力を少なくすることができるため、エアコンディショナーの消費電力を低減することができる。
【０２３６】
図１５（Ａ）において、電気冷凍冷蔵庫３３１０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、電気冷凍冷蔵庫３３１０は、筐体３３１１、冷蔵室用扉３３１２、冷凍室用扉３３１３、野菜室用扉３３１４、ＣＰＵ３３１５等を有する。図１５（Ａ）では、ＣＰＵ３３１５が、筐体３３１１の内部に設けられている。先の実施の形態に示す半導体装置を用いたＣＰＵを、電気冷凍冷蔵庫３３１０のＣＰＵ３３１５に用いることによって電気冷凍冷蔵庫３３１０の消費電力を低減することができる。
【０２３７】
図１５（Ａ）において、映像表示装置３３２０は、酸化物半導体を用いたＣＰＵを備える電気機器の一例である。具体的に、映像表示装置３３２０は、筐体３３２１、表示部３３２２、ＣＰＵ３３２３等を有する。図１５（Ａ）では、ＣＰＵ３３２３が、筐体３３２１の内部に設けられている。先の実施の形態に示す半導体装置を用いたＣＰＵを、映像表示装置３３２０のＣＰＵ３３２３に用いることによって、映像表示装置３３２０の消費電力を低減することができる。
【０２３８】
図１５（Ｂ）において、電気機器の一例である電気自動車の例を示す。電気自動車３３３０には、二次電池３３３１が搭載されている。二次電池３３３１の電力は、制御回路３３３２により出力が調整されて、駆動装置３３３３に供給される。制御回路３３３２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置３３３４によって制御される。先の実施の形態に示す半導体装置を用いたＣＰＵを、電気自動車３３３０のＣＰＵに用いることによって、電気自動車の動作時の消費電力を低減することができる。
【０２３９】
なお、駆動装置３３３３は、直流電動機若しくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置３３３４は、電気自動車３３３０の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、制御回路３３３２に制御信号を出力する。制御回路３３３２は、処理装置３３３４の制御信号により、二次電池３３３１から供給される電気エネルギーを調整して駆動装置３３３３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
【０２４０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２４１】
１０    ＣＭＯＳインバータ回路
１１    トランジスタ
１１ａ    点線
１１ｂ    点線
１１ｃ    点線
１１ｄ    点線
１１ｅ    点線
１１ｆ    点線
１１ｇ    点線
１１ｈ    点線
１２    トランジスタ
１２ａ    実線
１２ｂ    実線
１２ｃ    実線
１２ｄ    実線
１２ｅ    実線
１２ｆ    実線
１２ｇ    実線
１２ｈ    実線
１３ａ    交点
１３ｂ    交点
１３ｃ    交点
１３ｄ    交点
１３ｅ    交点
１３ｆ    交点
１３ｇ    交点
１３ｈ    交点
１００    ＣＭＯＳインバータ回路
１０１    トランジスタ
１０２    トランジスタ
１０６    トランジスタ
１２０    ＮＯＲ回路
１２１ａ    トランジスタ
１２１ｂ    トランジスタ
１２２ａ    トランジスタ
１２２ｂ    トランジスタ
１２６    トランジスタ
１２６ａ    トランジスタ
１２６ｂ    トランジスタ
１３０    ＮＡＮＤ回路
１３１ａ    トランジスタ
１３１ｂ    トランジスタ
１３２ａ    トランジスタ
１３２ｂ    トランジスタ
１３６    トランジスタ
１３６ａ    トランジスタ
１３６ｂ    トランジスタ
１４０    Ｄフリップフロップ
１４０ａ    Ｄフリップフロップ
１４０ｂ    Ｄフリップフロップ
１４０ｃ    Ｄフリップフロップ
１４１    ＮＡＮＤ回路
１４２    ＮＡＮＤ回路
１４３    ＮＡＮＤ回路
１４４    ＮＡＮＤ回路
１５１    インバータ
１５２    インバータ
１５３    インバータ
１５４    インバータ
１５５    インバータ
１６０    共振部
１６２    水晶振動子
１６４    容量素子
１６６    容量素子
１６８    抵抗素子
１７０    増幅部
１７２    ＣＭＯＳインバータ回路
１７６    トランジスタ
１７８    抵抗素子
１８０    制御回路
１８２    ＣＭＯＳインバータ回路
１８４    ＣＭＯＳインバータ回路
２０１    半導体基板
２０３    素子分離領域
２０５    ｐウェル領域
２０７    ゲート絶縁膜
２０７ａ    ゲート絶縁膜
２０７ｂ    ゲート絶縁膜
２０９ａ    ゲート電極
２０９ｂ    ゲート電極
２１１ａ    不純物領域
２１１ｂ    不純物領域
２１２ａ    不純物領域
２１２ｂ    不純物領域
２１３ａ    不純物領域
２１３ｂ    不純物領域
２１４ａ    不純物領域
２１４ｂ    不純物領域
２１５    絶縁膜
２１６    サイドウォール絶縁膜
２１７    絶縁膜
２１８    サイドウォール絶縁膜
２１９ａ    コンタクトプラグ
２１９ｂ    コンタクトプラグ
２１９ｃ    コンタクトプラグ
２１９ｄ    コンタクトプラグ
２２０    絶縁膜
２２１    絶縁膜
２２２    絶縁膜
２２３ａ    配線
２２３ｂ    配線
２２３ｃ    配線
２２４    電極
２２５    絶縁膜
２２７    酸化物半導体膜
２２９    酸化物半導体膜
２３１    ゲート絶縁膜
２３３    ゲート電極
２４１ａ    電極
２４１ｂ    電極
２４３    絶縁膜
２４５    絶縁膜
２４９    配線
２５０    配線
３３００    室内機
３３０１    筐体
３３０２    送風口
３３０３    ＣＰＵ
３３０４    室外機
３３１０    電気冷凍冷蔵庫
３３１１    筐体
３３１２    冷蔵室用扉
３３１３    冷凍室用扉
３３１４    野菜室用扉
３３１５    ＣＰＵ
３３２０    映像表示装置
３３２１    筐体
３３２２    表示部
３３２３    ＣＰＵ
３３３０    電気自動車
３３３１    二次電池
３３３２    制御回路
３３３３    駆動装置
３３３４    処理装置
【図１】
2014057053.tif 000004
【図２】
2014057053.tif 000005
【図３】
2014057053.tif 000006
【図４】
2014057053.tif 000007
【図５】
2014057053.tif 000008
【図６】
2014057053.tif 000009
【図７】
2014057053.tif 000010
【図８】
2014057053.tif 000011
【図９】
2014057053.tif 000012
【図１０】
2014057053.tif 000013
【図１１】
2014057053.tif 000014
【図１２】
2014057053.tif 000015
【図１３】
2014057053.tif 000016
【図１４】
2014057053.tif 000017
【図１５】
2014057053.tif 000018