(57)【要約】【課題】個別に電源の投入または遮断が可能な領域が設定されている場合でも、電源電圧の変動や、電源電圧の変動による電源ノイズを抑えることができる半導体集積回路および電子回路を提供する。【解決手段】デコード回路３が、制御回路２から領域Ａ７、領域Ｂ８の電源投入状態を取得し、各領域の電源投入状態に基づいて、電源インピーダンス可変回路６に電源インピーダンスを変化させるようにしている。【選択図】図１
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【特許請求の範囲】
【請求項１】
個別に電源投入または遮断の切り替えが可能な領域を少なくとも１つ以上含む複数の領域と、前記個別に電源投入または遮断の切り替えが可能な領域の電源投入または遮断の切り替えの制御を行う電源制御部と、が設けられている半導体集積回路において、
前記半導体集積回路の電源インピーダンスを変化させる電源インピーダンス可変回路と、
前記電源制御部から前記領域の電源投入状態を取得し、該領域の電源投入状態に基づいて、前記電源インピーダンス可変回路に電源インピーダンスを変化させるように制御する電源インピーダンス制御部と、
が設けられていることを特徴とする半導体集積回路。
【請求項２】
前記領域の動作周波数を検出する周波数検出部が設けられ、
前記電源インピーダンス制御部が、前記領域の電源投入状態および前記周波数検出部が検出した動作周波数に基づいて前記電源インピーダンス可変回路に電源インピーダンスを変化させることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記電源インピーダンス制御部が、前記電源インピーダンス可変回路に指示した電源インピーダンス設定値を保持するインピーダンス保持部を備えていることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記電源インピーダンス可変回路がマクロセルとして構成されて、前記領域内に配置されていることを特徴とする請求項１乃至３のうちいずれか一項に記載の半導体集積回路。
【請求項５】
前記電源が遮断されている前記領域に配置されている前記電源インピーダンス可変回路を、前記電源インピーダンス制御部から制御可能とするように切り替える切り替え回路が設けられていることを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記電源制御部が、前記個別に電源投入または遮断の切り替えが可能な領域が複数設けられている際に、各領域の電源投入または電源遮断の順序を任意に設定することができることを特徴とする請求項１乃至５のうちいずれか一項に記載の半導体集積回路。
【請求項７】
前記電源制御部が、前記領域への電源遮断前および電源投入後におけるクロック信号とリセット信号の制御を行うことを特徴とする請求項１乃至６のうちいずれか一項に記載の半導体集積回路。
【請求項８】
前記電源制御部が、各領域の電源投入または電源遮断の順序を保持する順序保持部を備えていることを特徴とする請求項６または７に記載の半導体集積回路。
【請求項９】
個別に電源投入または遮断の切り替えが可能な領域を少なくとも１つ以上含む複数の領域と、前記個別に電源投入または遮断の切り替えが可能な領域の電源投入または遮断の切り替えの制御を行う電源制御部と、が設けられている半導体集積回路を有する電子回路において、
前記半導体集積回路には、前記電源制御部から前記領域の電源投入状態を取得し、該領域の電源投入状態に基づいて、電源インピーダンスを変化させる制御信号を出力する電源インピーダンス制御部が設けられ、
前記半導体集積回路の外部には、電源インピーダンス制御部が出力する制御信号に基づいて前記半導体集積回路の電源インピーダンスを変化させる電源インピーダンス可変回路が設けられている、
ことを特徴とする電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、個別に電源の投入または遮断が可能な領域が設定されている半導体集積回路と、その半導体集積回路が設けられている電子回路に関する。
【背景技術】
【０００２】
ＳｏＣ（System on Chip）やＡＳＩＣ（Application Specific Integrated Circuit）、ＣＰＵ（Central Processing Unit）およびＧＰＵ（Graphics Processing Unit）等の半導体集積回路は、製造するプロセスの微細化が進む一方で、回路の大規模化が年々進行している。
【０００３】
また、半導体集積回路では、各種汎用インタフェース（Ｉ／Ｆ）回路も内蔵されており、ＳｏＣなどでは、複数ＣＰＵ、ＧＰＵを搭載するだけでなくユーザロジック回路や複数の汎用Ｉ／Ｆ回路が搭載されることが多くなっている。
【０００４】
そのため、半導体集積回路では、消費電力が増大する傾向にあり、様々な消費電力低減策が提案されている。
【０００５】
例えば、回路の使用状況が閑散になった場合は、データ処理に必要最小現の動作周波数までクロック周波数を落として無駄な消費電力を削減し、高速処理が要求される状況の場合は、クロック周波数を上げて処理性能を満足させる。このように動作させることによって、要求される処理性能を満足し、なおかつトータルの消費電力を低減させることができる。
【０００６】
また、リーク電流を抑え、さらなる消費電力低減を図るために、電源を投入または遮断の切り替えが可能な回路の領域（ドメインとも呼ばれる）が設定されている半導体集積回路がある。この場合、半導体集積回路内において、電源が供給されている回路（電源が投入されている回路）と供給されていない回路（電源が遮断されている回路）とが存在し、動作の必要の無い回路の電源を遮断することで、リーク電流を抑えて消費電力を低減させている。
【０００７】
しかしながら、上述した消費電力の低減策を行うことで、電源電圧の変動が起こってしまい、それによって電源にノイズが発生してしまうという問題があった。これは、半導体集積回路内部の電源インダクタンスと電源容量とで決まる共振周波数が、動作電流のスペクトルと一致することで電源が共振し、その共振による電位変動によって電源ノイズが増幅あるいは重畳されてしまうというものである。
【０００８】
このような問題に対して、例えば特許文献１に記載された半導体装置が提案されている。特許文献１に記載された半導体装置は、回路に印加される電位をセンサで検出して、センサの検出結果に応じて電位変動（電源電圧変動）モードを判定し、判定結果に基づいて電源インピーダンスを動的に変更することや、センサが検出した電位が動作に危険なレベル（超高電位または超低電位）であった場合はクロックの供給を停止することなどが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載された方法では、動作周波数の変化による電源電圧の変動には対応できるものの、電源投入または遮断の切り替えが行われる領域が設定されている半導体集積回路については適用が困難である。例えば、電源が遮断されている領域の電位をセンサが検出していた場合は、検出した電位が動作に危険なレベルと判定されてしまいクロックの供給が停止されてしまうが、電源が遮断されている領域にはクロックの供給の必要が無いのでこの制御は無意味である。また、この判定によって、他の電源が投入されている領域に対するクロック供給が停止してしまうと正常動作ができなくなってしまうという問題がある。
【００１０】
また、電源が遮断されない領域の電位をセンサで検出していた場合に、電源が遮断された領域の影響で電源電圧の変動が大きくなって、動作に危険なレベルと判定されてしまうと、クロックの供給が停止されてしまうので、やはり動作しなければならない領域に対してクロックが供給されずに正常動作ができなくなってしまう。
【００１１】
本発明はかかる問題を解決することを目的としている。
【００１２】
すなわち、本発明は、個別に電源の投入または遮断が可能な領域が設定されている場合でも、電源電圧の変動による電源ノイズを抑えることができる半導体集積回路および電子回路を提供することを目的としている。
【課題を解決するための手段】
【００１３】
上記に記載された課題を解決するために請求項１に記載された発明は、個別に電源投入または遮断の切り替えが可能な領域を少なくとも１つ以上含む複数の領域と、前記個別に電源投入または遮断の切り替えが可能な領域の電源投入または遮断の切り替えの制御を行う電源制御部と、が設けられている半導体集積回路において、前記半導体集積回路の電源インピーダンスを変化させる電源インピーダンス可変回路と、前記電源制御部から前記領域の電源投入状態を取得し、該領域の電源投入状態に基づいて、前記電源インピーダンス可変回路に電源インピーダンスを変化させるように制御する電源インピーダンス制御部と、が設けられていることを特徴とする半導体集積回路である。
【発明の効果】
【００１４】
請求項１に記載の発明によれば、領域の電源起動状態に基づいて電源インピーダンス制御部が電源インピーダンス可変回路に電源インピーダンスを変更するように制御しているので、領域の電源投入または遮断の状態により変動する電源インピーダンスを調整して、電源電圧の変動による電源ノイズを抑えることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態にかかる半導体集積回路の構成図である。
【図２】図１に示された制御回路の構成図である。
【図３】図１に示された制御回路の動作シーケンス例を示したフローチャートである。
【図４】図１に示されたクロック生成回路の回路図である。
【図５】図１に示されたリセット生成回路の回路図である。
【図６】図１に示された電源インピーダンス可変回路を構成する容量と抵抗の組み合わせを示した説明図である。
【図７】図１に示された電源インピーダンス可変回路の回路例である。
【図８】図１に示された電源インピーダンス可変回路の回路例である。
【図９】図１に示された電源インピーダンス可変回路の回路例である。
【図１０】本発明の第２の実施形態にかかる半導体集積回路の構成図である。
【図１１】本発明の第３の実施形態にかかる半導体集積回路の構成図である。
【図１２】本発明の第４の実施形態にかかる電子回路の構成図である。
【発明を実施するための形態】
【００１６】
（第１実施形態）
以下、本発明の一実施形態を、図１乃至図９を参照して説明する。図１は、本発明の第１の実施形態にかかる半導体集積回路の構成図である。図２は、図１に示された制御回路の構成図である。図３は、図１に示された制御回路の動作シーケンス例を示したフローチャートである。図４は、図１に示されたクロック生成回路の回路図である。図５は、図１に示されたリセット生成回路の回路図である。図６は、図１に示された電源インピーダンス可変回路を構成する容量と抵抗の組み合わせを示した説明図である。図７は、図１に示された電源インピーダンス可変回路の回路例である。図８は、図１に示された電源インピーダンス可変回路の回路例である。図９は、図１に示された電源インピーダンス可変回路の回路例である。
【００１７】
図１に、本発明の第１の実施形態にかかる半導体集積回路を示す。図１に示された半導体集積回路としてのチップ１は、制御回路２と、デコード回路３と、クロック生成回路４と、リセット生成回路５と、電源インピーダンス可変回路６と、領域Ａ７と、領域Ｂ８と、電源投入／遮断回路９、１０と、内部電源端子１１、１３と、内部グランド端子１２と、を備えている。
【００１８】
また、チップ１は、例えば樹脂などで形成されたパッケージ２００内に封止されて設けられており、パッケージ２００は、ボード３００に設けられている。また、ボード３００に設けられた電源回路等から電源電圧Ｖｃｃがパッケージ２００を介してチップ１に供給される。
【００１９】
電源制御部としての制御回路２は、後述する領域Ａ７、領域Ｂ８の電源投入または遮断の制御を行うとともに、各領域に対する電源投入または遮断の順序が設定されている。また、制御回路２は、後述するデコード回路３に対して領域Ａ７、領域Ｂ８の電源投入または遮断の状態（電源投入状態）を示す制御信号を出力して、電源インピーダンス可変回路６における容量や抵抗の値を変化させる。
【００２０】
制御回路２の構成図を図２に示す。制御回路２は、制御部２１と、クロック設定値格納部２２と、リセット設定値格納部２３と、電源ＯＮ／ＯＦＦ設定値格納部２４と、インピーダンス制御設定値格納部２５、電源ＯＮ／ＯＦＦシーケンス設定値格納部２６と、を備えている。
【００２１】
制御部２１は、制御回路２が制御する領域Ａ７、領域Ｂ８の電源投入または遮断のための動作シーケンスを設定する回路である。
【００２２】
クロック設定値格納部２２は、クロック生成回路４が生成するクロック信号の周波数や各領域へ供給するか否か（ＯＮ／ＯＦＦ）などの設定値を格納する。
【００２３】
リセット設定値格納部２３は、リセット生成回路５が生成するリセット信号のＯＮ／ＯＦＦなどの設定値を格納する。
【００２４】
電源ＯＮ／ＯＦＦ設定値格納部２４は、領域Ａ７、領域Ｂ８の電源投入（ＯＮ）または遮断（ＯＦＦ）の設定値を格納する。
【００２５】
インピーダンス保持部としてのインピーダンス制御設定値格納部２５は、後述するデコード回路３が出力したインピーダンスの設定値に相当する信号を格納する。即ち、電源インピーダンス可変回路に指示したインピーダンス設定値を保持する。
【００２６】
順序保持部としての電源ＯＮ／ＯＦＦシーケンス設定値格納部２６は、制御回路２が動作するシーケンスの設定値（動作順序等）を格納するとともに、設定されたシーケンスに基づいてクロック生成回路４、リセット生成回路５、電源インピーダンス可変回路６への制御信号を出力する。即ち、各領域の電源投入または電源遮断の順序を保持する。
【００２７】
クロック設定値格納部２２と、リセット設定値格納部２３と、電源ＯＮ／ＯＦＦ設定値格納部２４と、インピーダンス制御設定値格納部２５と、電源ＯＮ／ＯＦＦシーケンス設定値格納部２６と、はレジスタやメモリで構成すればよい。また、リテンションフリップフロップや不揮発性メモリなどの電源が切られても値を保持できる素子で構成してもよい。値を保持できる素子で構成することで、電源変動の少ないシーケンスの設定や、チップ１が実装された環境における電源インピーダンス設定値などを電源が切られた場合でも保持することができる。
【００２８】
次に、制御部２１の動作シーケンスの例を図３のフローチャートを参照して説明する。まず、ステップＳ１において、優先度／シーケンス設定として、領域ごとの電源投入または遮断の順序や優先度を設定する。この設定は電源ＯＮ／ＯＦＦシーケンス設定値格納部２６に設定される。即ち、電源投入または電源遮断の順序を任意に設定することができる。
【００２９】
次に、ステップＳ２において、ステップＳ１の設定に基づいて、クロックＯＮ／ＯＦＦ設定として各領域に供給するクロック信号のＯＮまたはＯＦＦの設定を行う。この設定は、クロック設定値格納部２２に値が格納されるとともに、クロック生成回路４にデコード回路３経由で制御信号が出力される。このステップＳ２では、クロック信号の周波数を変更可能な場合はクロック周波数の設定を行ってもよい。
【００３０】
次に、ステップＳ３において、起動時間設定（１）として、予め定めた次のステップまでのインターバル時間分待機する。この時間を設けることで、例えば、クロックＯＮ／ＯＦＦ設定（クロック生成回路４の制御）を行った後に、確実に後述するリセットＯＮ／ＯＦＦ設定（リセット生成回路５の制御）を行うことができる。このインターバル時間は、カウンタやタイマで計測したり、シフトレジスタなどによる遅延回路で制御信号を遅延させる方法でもよい。
【００３１】
次に、ステップＳ４において、リセットＯＮ／ＯＦＦ設定として各領域に供給するリセット信号のＯＮまたはＯＦＦの設定を行う。この設定は、リセット設定値格納部２３に値が格納されるとともに、リセット生成回路５にデコード回路３経由で制御信号が出力される。次に、ステップＳ５において、起動時間設定（２）として予め定めた次のステップまでのインターバル時間分待機する。このステップは起動時間設定（１）と同様の位置付けのステップである。本ステップやステップＳ２の設定を行うことで各領域の電源遮断前および電源投入後におけるクロック信号とリセット信号のＯＮまたはＯＦＦの制御を行うことができる。
【００３２】
次に、ステップＳ６において、電源ＯＮ／ＯＦＦ設定として、各領域の電源ＯＮまたはＯＦＦの設定を行う。この電源ＯＮまたはＯＦＦの設定は、例えば、チップ１内部で生成される制御信号（動作終了や動作開始等）や、外部から外部端子等を介して入力された制御信号等に基づいて行われる。この設定は、電源ＯＮ／ＯＦＦ設定値格納部２４に格納されるとともに、電源投入／遮断回路９や１０に出力される。次に、ステップＳ７において、起動時間設定（３）として予め定めた次のステップまでのインターバル時間分待機する。このステップは起動時間設定（１）、（２）と同様の位置付けのステップである。
【００３３】
次に、ステップＳ８において、インピーダンス制御設定としてステップＳ６までのクロック、リセット、電源の設定に基づいて電源インピーダンスの制御設定を行う。つまり、本ステップのタイミングでデコード回路３から電源インピーダンスの制御信号（設定値）が出力される。次に、ステップＳ９において、起動時間設定＊として予め定めた次のステップまでのインターバル時間分待機する。このステップの実行後再度ステップＳ８に戻り、インピーダンス制御設定を行う。このようにすることで、所定時間間隔でインピーダンス制御設定、つまり、デコード回路３に制御信号を出力して電源インピーダンスを変化させることができる。なお、図示していないが、ステップＳ８に戻った際にクロックＯＮ／ＯＦＦ設定、リセットＯＮ／ＯＦＦ設定、電源ＯＮ／ＯＦＦ設定のいずれかの設定が再度行われるようにしてもよい。
【００３４】
そして、ステップＳ１０で、本フローチャートが終了する。チップ１（制御回路２）が動作中は基本的にステップＳ９からはステップＳ８（あるいはそれ以前のステップ）に戻る経路で動作し、チップ１の動作が終了する際にステップＳ１０に進む。
【００３５】
電源インピーダンス制御部としてのデコード回路３は、制御回路２から入力された信号に基づいて、電源インピーダンス可変回路６に対する設定値、つまり、電源インピーダンス可変回路６における容量や抵抗の値を変化させるための制御信号を出力する。即ち、電源制御部から領域の電源投入状態を取得し、該領域の電源投入状態に基づいて、電源インピーダンス可変回路６に電源インピーダンスを変化させるように制御する。
【００３６】
デコード回路３は、例えば、制御回路２から出力されるクロック生成回路４に対する分周回路の設定を示す制御信号や、リセット生成回路５に対する設定値を示す制御信号や、電源投入／遮断回路９、１０に対する制御信号が入力されて、電源インピーダンス可変回路６に対する電源インピーダンスの設定値、つまり、電源インピーダンスを構成する容量と抵抗の設定値や、リセット生成回路５に対して出力される制御信号や、クロック生成回路４内のＰＬＬ４３を停止させる制御信号や、クロック生成回路４のクロックを停止させる制御信号などを出力する。なお、デコード回路３は、は少なくとも電源投入／遮断回路９、１０に対する制御信号が入力されて、電源インピーダンス可変回路６に対する電源インピーダンスの設定値が出力されるように構成されていればよい。
【００３７】
クロック生成回路４は、図４に示したように、ＡＮＤ回路４１、４２と、ＰＬＬ４３と、分周回路ａ４４と、分周回路ｂ４５と、を備えている。ＡＮＤ回路４１は、チップ１の外部から入力されるクロック信号（ＣＬＫ）とデコード回路３から出力されるクロック生成回路４のクロックを停止させる制御信号であるＰｏｗｅｒ＿Ｏｆｆ＿ｃｌｋ信号の否定論理との論理積を演算してＰＬＬ４３に出力する。つまり、ＡＮＤ回路４１では、デコード回路３から出力されるＰｏｗｅｒ＿Ｏｆｆ＿ｃｌｋ信号によってクロック信号の入力を停止させることができる。ＡＮＤ回路４２は、電源（Ｈｉｇｈレベル）とデコード回路３から出力されるクロック生成回路４内のＰＬＬ４３を停止させる制御信号Ｐｏｗｅｒ＿Ｏｆｆ＿ｐｌｌ信号の否定論理の論理積を演算してＰＬＬ４３に出力する。
【００３８】
ＰＬＬ４３は、公知の位相同期回路（Phase Locked Loop）であり、位相比較器やＶＣＯ（電圧制御発振器）などを備えて入力と位相の同期した出力を生成する回路である。ＰＬＬ４３の入力クロック（ＣＫ）にはＡＮＤ回路４１の出力が接続され、帰還入力（ＦＢ）には後述する分周回路ａ４４の出力が接続されている。また、ＰＬＬ４３の出力（Ｘ）には、分周回路ａ４４の入力と、分周回路ｂ４５の入力が接続されている。また、ＰＬＬ４３には、ＡＮＤ回路４２の出力が接続されており、このＡＮＤ回路４２の出力信号によってＰＬＬ４３の動作または停止が制御される。
【００３９】
分周回路ａ４４は、ＰＬＬ４３の出力と、制御回路２から出力されるクロック生成回路４に対する分周回路の設定を示す制御信号である周波数設定信号ａが入力され、ＰＬＬ４３の出力を周波数設定信号ａの値に基づいて分周して出力する。分周回路ｂ４５は、ＰＬＬ４３の出力と、制御回路２から出力されるクロック生成回路４に対する分周回路の設定を示す制御信号である周波数設定信号ｂが入力され、ＰＬＬ４３の出力を周波数設定信号ｂの値に基づいて分周して出力する。
【００４０】
リセット生成回路５は、図５に示したように、リセットレジスタ５１と、ＡＮＤ回路５２と、を備えている。リセットレジスタ５１は、制御回路２から出力されるリセット生成回路５に対する設定値を示す制御信号であるＲＳＴ＿ｒｅｇ信号に基づいて値（リセットのアサート／ネゲート）が設定されるレジスタである。ＡＮＤ回路５２は、リセットレジスタ５１とデコード回路３から出力されたリセット生成回路５に対して出力される制御信号（リセット信号をマスクする制御信号）であるＰｏｗｅｒ＿Ｏｆｆ＿ｒｓｔ信号との論理積を演算してリセット信号（ＲＳＴ）として領域Ａ７や領域Ｂ８などに出力する。
【００４１】
電源インピーダンス可変回路６は、デコード回路３からの制御によりチップ１の電源インピーダンスを変化させる回路である。電源インピーダンス可変回路６は、容量値と抵抗値が変化するような回路構成となっている。
【００４２】
容量としては、絶縁容量層、寄生容量層、配線容量層を用いて形成することができる。具体的には、絶縁容量層は、ＭＯＳ  ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）を使用した容量で作成してもよいし、絶縁層を利用したものでもよい。寄生容量層は、ＭＯＳ  ＦＥＴなど素子固有の寄生容量を用いて利用するものや、ＭＯＳ  ＦＥＴなどトランジスタ素子のオフした容量を利用したものであってもよい。これは、ＭＯＳ  ＦＥＴをアレイ状に並べて構成することができる。配線容量層は、配線を用いて容量を作り、その接続線の構成を変えることにより、容量を変えることができる。
【００４３】
抵抗としては、半導体集積回路内に抵抗素子として形成したり、寄生抵抗や配線抵抗を利用してもよい。寄生抵抗に関しては、ＭＯＳ  ＦＥＴをアレイ状に並べ、オン抵抗での抵抗値を使用してもよいし、ポリシリコン層の寄生抵抗を使用してもよい。配線抵抗に関しては、実装時に配線長、配線径を変えることにより任意の抵抗として利用できる。
【００４４】
上述した容量（Ｃ）と抵抗（Ｒ）の組合せを図６に示す。図６に示したように、容量の構成方法３種類と抵抗の構成方法３種類を組み合せて、電源インピーダンス可変回路を構成する容量と抵抗の回路として９種類の組み合わせで構成することができる。
【００４５】
次に、図７ないし図９に電源インピーダンス可変回路６の回路例を示す。図７は、容量として絶縁容量層、抵抗として抵抗素子で構成した例である。図７は、容量Ｃが直列接続された回路が複数並列に接続され、１つの容量Ｃが直列接続された回路に抵抗Ｒが直列接続された回路がセレクト回路６１によって選択されるように構成されている。セレクト回路６１は、デコード回路３から出力される電源インピーダンスの設定値に基づいて切り替え制御が行われる。なお、図７では、抵抗Ｒが設けられていない回路があるが、電源インピーダンスの設定範囲に応じてこのような回路構成も含まれるものとする。
【００４６】
図８は、図７に対して、容量Ｃが直列接続された回路にもセレクト回路６２によって選択可能としている点が異なる。セレクト回路６２は、デコード回路３から出力される電源インピーダンスの設定値に基づいて切り替え制御が行われる。なお、図８に示したような構成の場合、セレクト回路６２の分回路規模が大きくなってしまう。また、セレクト回路６１、６２に代えてトランジスタにより切り替えを行ってもよい。
【００４７】
図９は、容量として寄生容量層、抵抗として寄生抵抗で構成した例である。図９は、ＭＯＳ  ＦＥＴｔｒを直列接続した回路を複数並列接続することで、トランジスタをアレイ状に並べて構成している。なお、図９は、容量値や抵抗値の切り替えとしてトランジスタを用いている例でもある。即ち、ＭＯＳ  ＦＥＴｔｒのゲートが、デコード回路３から出力される電源インピーダンスの設定値信号によって制御される。
【００４８】
領域Ａ７、領域Ｂ８は、チップ１が奏する機能を実現するための回路（例えばユーザロジック回路等の論理回路）であり、１ないし複数の回路ブロックから構成されている。領域Ａ７と領域Ｂ８は、それぞれ個別に電源の投入と遮断が可能となっており、各領域が個別に電源投入または遮断の切り替えが可能な領域（ドメイン）を構成している。なお、図１では個別に電源投入または遮断の切り替えが可能な領域として領域Ａ７と領域Ｂ８の２つ設けられている例を示したが、少なくともチップ１内に１以上の個別に電源投入または遮断の切り替えが可能な領域があればよい。
【００４９】
電源投入／遮断回路９、１０は、トランジスタで構成されている。電源投入／遮断回路９は、内部電源端子１１と領域Ａ７との間に設けられて、電源投入／遮断回路１０は、内部電源端子１３と領域Ｂ８との間に設けられている。そして、電源投入／遮断回路９、１０は、制御回路２が出力する電源投入／遮断回路９、１０に対する制御信号によってＯＮまたはＯＦＦの制御が行われることで、領域Ａ７、領域Ｂ８それぞれに対して電源を投入するか遮断するかを切り替える。
【００５０】
なお、電源投入／遮断回路９、１０は、図１ではトランジスタ（ＭＯＳ  ＦＥＴ）で構成する例を示したが、ＭＥＭＳ（Micro Electro Mechanical Systems）により構成されたスイッチや、リレー回路などで構成してもよい。
【００５１】
内部電源端子１１、１３は、チップ１の外部から電源電圧（Ｖｃｃ）が供給されるための端子である。内部グランド端子１２は、チップ１外部のグランド（ＧＮＤ）と接続するための端子である。
【００５２】
上述した構成のチップ１では、制御回路２が、電源投入／遮断回路９、１０に対する制御信号により、領域Ａ７や領域Ｂ８の電源投入または遮断の制御を行うと、デコード回路３が、その電源投入／遮断回路９、１０に対する制御信号とクロック生成回路４で生成されるクロック信号の周波数設定に基づいて、電源インピーダンス可変回路６に電源インピーダンス可変回路６に対する電源インピーダンスの設定値を出力する。電源インピーダンス可変回路６では、電源インピーダンス可変回路６に対する電源インピーダンスの設定値に基づいて容量値と抵抗値を変化させて電源インピーダンスを変化させる。
【００５３】
本実施形態によれば、デコード回路３が、領域Ａ７や領域Ｂ８の電源投入状態を取得し、各領域の電源投入状態に基づいて、電源インピーダンス可変回路６に電源インピーダンスを変化させるようにしているので、領域Ａ７や領域Ｂ８の電源投入または遮断の状態により変動する電源インピーダンスを調整して、電源電圧の変動による電源ノイズを抑えることができる。
【００５４】
また、デコード回路３に周波数設定信号ａ，ｂを入力しているので、領域Ａ７や領域Ｂ８の動作周波数も考慮した電源インピーダンスの調整を行うことができる。
【００５５】
また、領域Ａ７や領域Ｂ８の電源投入および遮断を制御する制御回路２と、電源インピーダンス可変回路を制御するデコード回路３を別の回路として構成することで、領域Ａ７や領域Ｂ８の電源投入および遮断のみを行っている半導体集積回路に対してデコード回路３を追加するだけで容易に電源インピーダンスの調整機能を持たせることができる。
【００５６】
また、制御回路２に、インピーダンス制御設定値格納部２５や電源ＯＮ／ＯＦＦシーケンス設定値格納部２６を備えているので、電源インピーダンスの設定値や電源ＯＮまたはＯＦＦの動作のシーケンスを格納することができ、ハードウェアでもソフトウェアでも制御可能とすることができるようになる。また、インピーダンス制御設定値格納部２５や電源ＯＮ／ＯＦＦシーケンス設定値格納部２６を不揮発性の素子で構成することで、チップ１の電源が再投入された際でも、当該値を用いて動作させることができ、シーケンス等の設定時間を短縮することができる。
【００５７】
なお、制御回路２とデコード回路３を別々の回路として設けずに一体の回路として構成してもよい。この場合は、回路構成を最適化することができ、回路規模を小さくすることができる。
【００５８】
また、制御回路２では設定されたシーケンスで動作するように構成されていたが、外部から制御できるようにしてもよい。このようにすることで、外部ホストなどから直接シーケンス制御をすることができる。また、クロック設定値格納部２２、リセット設定値格納部２３、電源ＯＮ／ＯＦＦ設定値格納部２４、インピーダンス制御設定値格納部２５、電源ＯＮ／ＯＦＦシーケンス設定値格納部２６は、外部端子を介して直接値を設定できるようにしてもよい。この場合も、外部ホストなどから直接シーケンス制御をすることができる。
【００５９】
（第２実施形態）
次に、本発明の第２の実施形態にかかるチップ１を図１０を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。
【００６０】
本実施形態にかかるチップ１は、図１に示したように、基本的な構成は第１の実施形態と同様であるが、図１０に示したように、周波数検出回路１４が追加され、それに伴い制御回路２が制御回路２´となっている。
【００６１】
周波数検出部としての周波数検出回路１４は、領域Ａ７、領域Ｂ８からクロック信号が入力されて、入力されたクロック信号に基づいて各領域の周波数を検出して、制御回路２´に出力する。
【００６２】
制御回路２´は、第１の実施形態に示した制御回路２とデコード回路３の双方の機能を含む回路である。また、制御回路２´は、周波数検出回路１４が検出した領域Ａ７、領域Ｂ８の周波数が入力されるので、デコード回路３に相当する部分には、各領域の周波数が入力されてデコードするように構成されている。
【００６３】
つまり、本実施形態では、クロック生成回路４への制御信号に代えて領域Ａ７、領域Ｂ８のクロック信号から回路の動作周波数を検出して、その動作周波数と各領域の電源投入状態に基づいて電源インピーダンスを変化させている。本実施形態では、クロック信号はチップ１内で１種類であるが、複数種類のクロック信号を領域ごとに使い分けている場合や、領域ごとにクロックを停止する制御を行っている場合は各領域からクロック信号を取得して検出する本実施形態が有効である。
【００６４】
本実施形態によれば、周波数検出回路１４によって領域Ａ７、領域Ｂ８の周波数を検出しているので、実回路の動作周波数に基づいたきめ細かい電源インピーダンス制御を行うことができる。
【００６５】
また、上述した２つの実施形態では、領域Ａ７、領域Ｂ８ともに電源の投入と遮断の切り替えが行われる領域で説明したが、例えば、領域Ａ７のみが電源の投入と遮断の切り替えが行われる領域で、領域Ｂ８はチップ１動作中は常時電源が投入されるような領域である場合でも本発明は適用可能である。
【００６６】
（第３実施形態）
次に、本発明の第３の実施形態にかかるチップ１を図１１を参照して説明する。なお、前述した第１、第２の実施形態と同一部分には、同一符号を付して説明を省略する。
【００６７】
本実施形態にかかるチップ１を図１１に示す。図１１は、個別に電源投入または遮断の切り替えが可能な領域が３以上設けられていることを示している。領域１，１〜領域ｍ，ｎは、第１、第２の実施形態で示した領域Ａ７や領域Ｂ８と同様のチップ１が奏する機能を実現するための回路（例えば論理回路）であり、１ないし複数の回路ブロックから構成されている。
【００６８】
各領域には、電源インピーダンス可変回路６が、セル（マクロセル）として構成されて配置されている。なお、チップ１上には、図示しないが、これら複数の電源インピーダンス可変回路６を個別に制御できるように構成された第１、第２の実施形態で示されたような制御回路やデコード回路等が配置されている。電源インピーダンス可変回路６は、例えば領域１，１には２つの電源インピーダンス可変回路６が設けられているように１つの領域の複数の電源インピーダンス可変回路６を設けてもよい。また、図１と同様に領域外に電源インピーダンス可変回路６を設けてもよい。
【００６９】
また、各領域に配置された電源インピーダンス可変回路６は、トランジスタなどのスイッチ回路からなる電源の切替回路を有し、配置されている領域の電源が遮断された場合でも、切替回路で電源を切り替えて、当該領域の電源が遮断されても、同領域の電源インピーダンス可変回路６のみを機能させることができるように構成されている。
【００７０】
このようにすることで、複数の電源インピーダンス可変回路６を利用してチップ１の電源インピーダンスを調整したい場合に、電源が遮断されている領域の電源インピーダンス可変回路６を利用することができる。また、全ての領域に電源インピーダンス可変回路６を配置する必要がなくなり電源インピーダンス可変回路６の数を少なくすることができる。
【００７１】
例えば、図１１の領域２，２の電源が遮断された場合に、当該領域２，２に設けられている電源インピーダンス可変回路６を利用することができる。このようにすると、電源投入がされている領域に設けられている電源インピーダンス可変回路６のみでは所望の電源インピーダンスにすることができない場合に電源が遮断されている領域の電源インピーダンス可変回路６も利用することができる。
【００７２】
本実施形態によれば、個別に電源投入または遮断の切り替えが可能な領域内に電源インピーダンス可変回路６がマクロセルとして構成されて配置されているので、配線制約と電源とグランド間の低インダクタンス配線とユーザロジック回路の動作周波数制約に基づいて短い経路での配線をすることができ、幅広い電源インピーダンス設定が実現できる。
【００７３】
また、電源が遮断されている領域に配置されている電源インピーダンス可変回路６を、制御回路から制御可能とするように切り替える切替回路が設けられているので、電源インピーダンス可変回路６のリソースの有効活用ができ、電源インピーダンス可変回路６の回路面積（個数）の削減ができる。
【００７４】
（第４実施形態）
次に、本発明の第４の実施形態にかかるチップ１および電子回路としてのパッケージ２００を図１２を参照して説明する。なお、前述した第１〜第３の実施形態と同一部分には、同一符号を付して説明を省略する。
【００７５】
本実施形態は、図１２に示したように電源インピーダンス可変回路２０１が、チップ１内ではなくパッケージ２００上に設けられている。そのため、制御回路２（この制御回路２には図１のデコード回路３を含む）から電源インピーダンス可変回路２０１を制御するための制御信号をチップ１の外部に出力するための内部端子１４、１５、１６が設けられている。即ち、半導体集積回路には、電源インピーダンス制御部が設けられ、半導体集積回路の外部には、電源インピーダンス可変回路が設けられている。
【００７６】
電源インピーダンス可変回路２０１は、第１の実施形態に示した回路に限らず、バイパスコンデンサなどを並列に接続し、それらを切り替えることで、容量値と抵抗値を可変にするスイッチ回路等から構成されていてもよい。また、内部端子１４、１５、１６から出力する信号は、直接スイッチ回路の切り替え信号となる信号となっている。つまり、デコード回路３は、直接スイッチ回路の切り替え信号となる信号を出力する。
【００７７】
本実施形態によれば、電源インピーダンス可変回路２０１が、チップ１外のパッケージ２００上に設けられているので、パッケージ２００上に設けられたバイパスコンデンサ等で電源インピーダンスを変化させることができる。また、電源インピーダンスの変化幅を変えるために電源インピーダンス可変回路２０１を変更する場合にも、パッケージ２００の変更のみでよく、チップ１の設計変更を行う必要が無くなる。
【００７８】
なお、上述した第４の実施形態では、パッケージ上に電源インピーダンス可変回路２０１を設けたが、ボード３００上に設けてもよい。
【００７９】
また、上述した第１〜第４の実施形態で、電源インピーダンス可変回路６に、ペルチェ素子などからなる冷熱部を実装してもよい。このようにすることで、例えば、電源インピーダンス可変回路６に過電流が流れてチップ１が発熱してしまうことを防止できる。
【００８０】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００８１】
１          チップ（半導体集積回路）
２          制御回路（電源制御部）
２´        制御回路（電源制御部、電源インピーダンス制御部）
３          デコード回路（電源インピーダンス制御部）
６          電源インピーダンス可変回路
７          領域Ａ
８          領域Ｂ
９、１０    電源投入／遮断回路
１４        周波数検出回路（周波数検出部）
２５        インピーダンス制御設定値格納部（インピーダンス保持部）
２６        電源ＯＮ／ＯＦＦシーケンス設定値格納部（順序保持部）
２００      パッケージ
２０１      電源インピーダンス可変回路
３００      ボード
【先行技術文献】
【特許文献】
【００８２】
【特許文献１】特許４５２４３０３号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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