(57)【要約】【課題】メモリ特性のバラツキを抑制することができる不揮発性記憶装置の製造方法、および不揮発性記憶装置を提供することである。【解決手段】実施形態に係る不揮発性記憶装置の製造方法は、マスクの積層方向および第１の方向に交差する第２の方向における寸法を積層体の第２の方向における寸法よりも相対的に長くする、または、マスクにおける孔の断面寸法を積層体における孔の断面寸法よりも相対的に短くする工程と、複数の溝、または、複数の孔の底部に形成された抵抗変化層を除去する工程と、を備えている。そして、マスクの第２の方向における寸法を積層体の第２の方向における寸法よりも相対的に長くする、または、マスクにおける孔の断面寸法を積層体における孔の断面寸法よりも相対的に短くする工程において、マスクに酸化処理またはイオン注入を行う、または、積層体にウェットエッチング処理を行う。【選択図】図７
2014036203.tif 000002
【特許請求の範囲】
【請求項１】
複数の電極層と、複数の絶縁層と、をそれぞれ交互に積層して積層体を形成する工程と、
前記積層体の上にマスクを形成する工程と、
前記積層体と前記マスクに積層方向および前記積層方向に交差する第１の方向に延びる複数の溝、または、前記積層方向に延びる複数の孔を形成する工程と、
前記マスクの前記積層方向および前記第１の方向に交差する第２の方向における寸法を前記積層体の前記第２の方向における寸法よりも相対的に長くする、または、前記マスクにおける前記孔の断面寸法を前記積層体における前記孔の断面寸法よりも相対的に短くする工程と、
前記複数の溝、または、前記複数の孔の内壁に抵抗変化層を形成する工程と、
前記複数の溝、または、前記複数の孔の底部に形成された前記抵抗変化層を除去する工程と、
前記抵抗変化層の内側に設けられ、周辺回路領域のコンタクトプラグと接続される複数の電極を形成する工程と、
を備え、
前記マスクの前記積層方向および前記第１の方向に交差する第２の方向における寸法を前記積層体の前記第２の方向における寸法よりも相対的に長くする、または、前記マスクにおける前記孔の断面寸法を前記積層体における前記孔の断面寸法よりも相対的に短くする工程において、
前記マスクに酸化処理またはイオン注入を行う、または、前記積層体にウェットエッチング処理を行う不揮発性記憶装置の製造方法。
【請求項２】
複数の電極層と、複数の絶縁層と、をそれぞれ交互に積層して積層体を形成する工程と、
前記積層体の上にマスクを形成する工程と、
前記積層体と前記マスクに積層方向および前記積層方向に交差する第１の方向に延びる複数の溝、または、前記積層方向に延びる複数の孔を形成する工程と、
前記マスクの前記積層方向および前記第１の方向に交差する第２の方向における寸法を前記積層体の前記第２の方向における寸法よりも相対的に長くする、または、前記マスクにおける前記孔の断面寸法を前記積層体における前記孔の断面寸法よりも相対的に短くする工程と、
前記複数の溝、または、前記複数の孔の内壁に抵抗変化層を形成する工程と、
前記複数の溝、または、前記複数の孔の底部に形成された前記抵抗変化層を除去する工程と、
前記抵抗変化層の内側に設けられ、周辺回路領域のコンタクトプラグと接続される複数の電極を形成する工程と、
を備えた不揮発性記憶装置の製造方法。
【請求項３】
前記マスクの前記積層方向および前記第１の方向に交差する第２の方向における寸法を前記積層体の前記第２の方向における寸法よりも相対的に長くする、または、前記マスクにおける前記孔の断面寸法を前記積層体における前記孔の断面寸法よりも相対的に短くする工程において、
前記マスクに酸化処理またはイオン注入を行う請求項２記載の不揮発性記憶装置の製造方法。
【請求項４】
前記マスクの前記積層方向および前記第１の方向に交差する第２の方向における寸法を前記積層体の前記第２の方向における寸法よりも相対的に長くする、または、前記マスクにおける前記孔の断面寸法を前記積層体における前記孔の断面寸法よりも相対的に短くする工程において、
前記積層体にウェットエッチング処理を行う請求項２記載の不揮発性記憶装置の製造方法。
【請求項５】
前記ウェットエッチング処理において、前記電極層に対しては硫酸を含むエッチング液を用い、前記絶縁層に対してはフッ酸を含むエッチング液を用いる請求項４記載の不揮発性記憶装置の製造方法。
【請求項６】
複数の電極層と、複数の絶縁層と、をそれぞれ交互に積層して積層体を形成する工程と、
前記積層体に積層方向および前記積層方向に交差する第１の方向に延びる複数の溝、または、前記積層方向に延びる複数の孔を形成する工程と、
前記複数の溝、または、前記複数の孔の内壁に抵抗変化層を形成する工程と、
前記抵抗変化層の内側に保護層を形成する工程と、
前記複数の溝、または、前記複数の孔の底部に形成された前記抵抗変化層と、前記保護層とを除去する工程と、
前記保護層の内側に設けられ、周辺回路領域のコンタクトプラグと接続される複数の電極を形成する工程と、
を備えた不揮発性記憶装置の製造方法。
【請求項７】
複数の電極層と、複数の絶縁層と、がそれぞれ交互に積層された積層体と、
前記積層体を積層方向に貫き、周辺回路領域のコンタクトプラグと接続される複数の電極と、
前記電極層と前記電極との間に設けられた抵抗変化層と、
を備え、
前記抵抗変化層は、前記積層体の下端において前記電極の内部に向けて突出している不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
後述する実施形態は、概ね、不揮発性記憶装置の製造方法、および不揮発性記憶装置に関する。
【背景技術】
【０００２】
近年、抵抗変化型メモリ(ReRAM；Resistance Random Access Memory)、Conductive Bridging型メモリ(CBRAM；Conductive Bridging Random Access Memory)などの新たな不揮発性記憶装置の開発が活発になっている。抵抗変化型メモリやConductive Bridging型メモリは、絶縁性の抵抗変化層に電流ないし電圧を印加して抵抗変化層中にフィラメントを形成した状態（低抵抗な状態）と、元々の絶縁状態（高抵抗な状態）との間における抵抗値の差を利用している。
抵抗変化型メモリやConductive Bridging型メモリにおいては、高集積化の観点から、クロスポイント型のメモリセルアレイ構造を採用している。
しかしながら、クロスポイント型のメモリセルアレイ構造とすれば、１層毎にフォトリソグラフィ工程と、ドライエッチング工程とを行うことが必要なため、積層数の増加に伴い製造コストが増大するという問題がある。
そのため、Vertical Gate型のメモリセルやVertical Chanel型のメモリセルなどを有する積層型のメモリセルアレイ構造が提案されている。
積層型のメモリセルアレイ構造とすれば、積層されたメモリセルアレイを一括加工で形成することができるので、製造コストの低減を図ることができる。
ところが、積層型のメモリセルアレイ構造とすれば、複数の電極層と複数の絶縁層からなる積層体にテーパが付く。そのため、積層体を覆うように形成された抵抗変化層の周辺回路との接続部分を異方性エッチングにより除去する際に、積層体の下部に形成された抵抗変化層の一部が除去されてしまう場合がある。
積層体の下部に形成された抵抗変化層の一部が除去されると、積層体の上部と下部とで抵抗変化層の厚みが異なるものとなり、メモリ特性にバラツキが生じるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１８１９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、メモリ特性のバラツキを抑制することができる不揮発性記憶装置の製造方法、および不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る不揮発性記憶装置の製造方法は、複数の電極層と、複数の絶縁層と、をそれぞれ交互に積層して積層体を形成する工程と、前記積層体の上にマスクを形成する工程と、前記積層体と前記マスクに積層方向および前記積層方向に交差する第１の方向に延びる複数の溝、または、前記積層方向に延びる複数の孔を形成する工程と、前記マスクの前記積層方向および前記第１の方向に交差する第２の方向における寸法を前記積層体の前記第２の方向における寸法よりも相対的に長くする、または、前記マスクにおける前記孔の断面寸法を前記積層体における前記孔の断面寸法よりも相対的に短くする工程と、前記複数の溝、または、前記複数の孔の内壁に抵抗変化層を形成する工程と、前記複数の溝、または、前記複数の孔の底部に形成された前記抵抗変化層を除去する工程と、前記抵抗変化層の内側に設けられ、周辺回路領域のコンタクトプラグと接続される複数の電極を形成する工程と、を備えている。そして、前記マスクの前記積層方向および前記第１の方向に交差する第２の方向における寸法を前記積層体の前記第２の方向における寸法よりも相対的に長くする、または、前記マスクにおける前記孔の断面寸法を前記積層体における前記孔の断面寸法よりも相対的に短くする工程において、前記マスクに酸化処理またはイオン注入を行う、または、前記積層体にウェットエッチング処理を行う。
【図面の簡単な説明】
【０００６】
【図１】（ａ）はVertical Gate型のメモリセルを例示するための模式断面図、（ｂ）はVertical Chanel型のメモリセルを例示するための模式断面図である。
【図２】周辺回路領域１００の形成について例示するための模式断面図である。
【図３】積層体２０３の形成について例示するための模式断面図である。
【図４】溝２０３ａの形成について例示するための模式断面図である。
【図５】（ａ）、（ｂ）は、比較例に係る抵抗変化層２０４の除去について例示するための模式断面図である。
【図６】（ａ）、（ｂ）は、本実施形態に係る抵抗変化層２０４の形成について例示するための模式断面図である。
【図７】（ａ）、（ｂ）は、本実施形態に係る抵抗変化層２０４の除去について例示するための模式断面図である。
【図８】電極２０６の形成について例示するための模式断面図である。
【図９】電極２０６の形成について例示するための模式断面図である。
【図１０】（ａ）〜（ｃ）は、他の実施形態に係る抵抗変化層２０４の形成について例示するための模式断面図である。
【図１１】積層体２０３の形成について例示するための模式断面図である。
【図１２】孔２０３ｂの形成について例示するための模式断面図である。
【図１３】（ａ）、（ｂ）は、本実施形態に係る抵抗変化層２０４の形成について例示するための模式断面図である。
【図１４】（ａ）、（ｂ）は、本実施形態に係る抵抗変化層２０４の除去について例示するための模式断面図である。
【図１５】電極２０６の形成について例示するための模式断面図である。
【図１６】（ａ）〜（ｃ）は、他の実施形態に係る抵抗変化層２０４の形成について例示するための模式断面図である。
【図１７】（ａ）はVertical Gate型のメモリセルを有するメモリ領域２００を例示するための模式断面図、（ｂ）はメモリ領域２００を例示するための模式拡大断面図、（ｃ）は他の実施形態に係るメモリ領域２００を例示するための模式拡大断面図である。
【図１８】（ａ）はVertical Chanel型のメモリセルを有するメモリ領域２００ａを例示するための模式断面図、（ｂ）はメモリ領域２００ａを例示するための模式拡大断面図、（ｃ）は他の実施形態に係るメモリ領域２００ａを例示するための模式拡大断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
なお、以下においては、一例として、抵抗変化型メモリを有する場合を例示するがこれに限定されるわけではない。例えば、Conductive Bridging型メモリなどを有する場合のように積層型のメモリセルアレイ構造を用いることができるものに適用することができる。
また、以下の各図におけるＸ方向（第２の方向の一例に相当する）、Ｙ方向（第１の方向の一例に相当する）、Ｚ方向（積層方向）は互いに直交する方向を表し、Ｘ方向及びＹ方向は基板１０１の面に平行な方向、Ｚ方向は基板１０１の面に直交する方向としている。
【０００８】
図１は、メモリセルの構成を例示するための模式断面図である。
なお、図１（ａ）はVertical Gate型のメモリセルを例示するための模式断面図、図１（ｂ）はVertical Chanel型のメモリセルを例示するための模式断面図である。
図１（ａ）に示すように、Vertical Gate型のメモリセルは、Ｙ方向に延びる電極層２０２と、電極層２０２を挟んでＺ方向に延びる一対の電極２０６と、電極層２０２と電極２０６との間に設けられた抵抗変化層２０４とを有している。
図１（ｂ）に示すように、Vertical Chanel型のメモリセルは、Ｙ方向に延びる電極層２０２と、電極層２０２を貫通してＺ方向に延びる電極２０６と、電極層２０２と電極２０６との間に設けられた抵抗変化層２０４とを有している。
【０００９】
[第１の実施形態]
まず、図１（ａ）に例示をしたVertical Gate型のメモリセルを有する不揮発性記憶装置の製造方法について例示する。
なお、不揮発性記憶装置には、データを記憶するメモリセルが設けられたメモリ領域２００と、メモリ領域２００のメモリセルを駆動する周辺回路が設けられた周辺回路領域１００と、電極層２０２を上層配線と接続するためのコンタクト電極が設けられたコンタクト領域と、上層配線などが設けられるが、コンタクト領域や上層配線の形成には既知の技術を適用することができる。
そのため、以下においては、周辺回路領域１００、メモリ領域２００の形成について例示する。
【００１０】
図２は、周辺回路領域１００の形成について例示するための模式断面図である。
まず、図２に示すように、シリコン酸化物やシリコン窒化物などを用いて素子分離絶縁層１０２を形成することで、シリコンを含む基板１０１の面を複数の領域に分断する。
素子分離絶縁層１０２により画された領域が、アクティブ領域１０１ａとなる。
次に、アクティブ領域１０１ａ上をＹ方向に延び、互いに平行な複数のワードライン１０３を形成する。
【００１１】
ワードライン１０３は、例えば、シリコン酸化物やシリコン窒化物などを用いてゲート絶縁層１０３ａを形成し、ポリシリコンやタングステンなどを用いてゲート電極１０３ｂを形成し、シリコン酸化物やシリコン窒化物などを用いてサイドウォール１０３ｃを形成し、コバルトシリサイドなどからなるシリサイド層１０３ｄを形成することで形成する。  この際、アクティブ領域１０１ａに、例えば、ヒ素などの不純物をイオン注入して、ソース・ドレイン領域１０１ｂを形成する。  
この様にして形成されたワードライン１０３とソース・ドレイン領域１０１ｂとが、選択トランジスタとして機能する。
【００１２】
次に、アクティブ領域１０１ａ、素子分離絶縁層１０２、ワードライン１０３を覆うようにシリコン酸化物などを用いて絶縁層１０４を形成する。
次に、タングステンなどを用いて複数のコンタクトプラグ１０５ａ、１０５ｂをそれぞれ形成する。
コンタクトプラグ１０５ａは、後述する電極２０６と接続される。
コンタクトプラグ１０５ｂは、ビットライン１０６と接続される。
【００１３】
次に、コンタクトプラグ１０５ｂの上に、Ｘ方向に延び、互いに平行な複数のビットライン１０６を形成する。
ビットライン１０６は、例えば、ポリシリコンやタングステンなどを用いて形成することができる。
【００１４】
以上のようにして、周辺回路領域１００を形成することができる。
なお、アクティブ領域１０１ａ、ソース・ドレイン領域１０１ｂ、素子分離絶縁層１０２、ワードライン１０３、絶縁層１０４、コンタクトプラグ１０５ａ、１０５ｂ、ビットライン１０６の形成方法やプロセス条件などには既知の技術を用いることができるので詳細な説明は省略する。
【００１５】
次に、周辺回路領域１００の上に、メモリ領域２００を形成する。
なお、以下においては、煩雑となるのを避けるために、周辺回路領域１００の図示は省略する。  
図３は、積層体２０３の形成について例示するための模式断面図である。
図４は、溝２０３ａの形成について例示するための模式断面図である。
図５（ａ）、（ｂ）は、比較例に係る抵抗変化層２０４の除去について例示するための模式断面図である。
図６（ａ）、（ｂ）は、本実施形態に係る抵抗変化層２０４の形成について例示するための模式断面図である。
図７（ａ）、（ｂ）は、本実施形態に係る抵抗変化層２０４の除去について例示するための模式断面図である。
図８、図９は、電極２０６の形成について例示するための模式断面図である。
【００１６】
まず、図３に示すように、周辺回路領域１００の上に、シリコン酸化物などを用いて絶縁層２０１を形成し、絶縁層２０１の上に窒化チタンなどを用いて電極層２０２を形成する。以降、絶縁層２０１と電極層２０２とを交互に形成する。
すなわち、複数の絶縁層２０１と複数の電極層２０２とをそれぞれ交互に積層して積層体２０３を形成する。
そして、積層体２０３の上にアモルファスシリコンなどを用いてマスク２０７を形成する。
【００１７】
絶縁層２０１とマスク２０７は、例えば、プラズマＣＶＤ(plasma-enhanced chemical vapor deposition)法などを用いて形成することができる。
また、電極層２０２は、例えば、スパッタリング（Sputtering）法などを用いて形成することができる。
この場合、例えば、３０ｎｍ程度の厚みの絶縁層２０１と、４０ｎｍ程度の厚みの電極層２０２と、４０ｎｍ程度の厚みのマスク２０７と、を形成することができる。
なお、絶縁層２０１と電極層２０２の積層数は、例示をしたものに限定されるわけではなく適宜変更することができる。
【００１８】
次に、図４に示すように、フォトリソグラフィ法及び反応性イオンエッチング（ＲＩＥ；Reactive Ion Etching）法を用いて、マスク２０７と積層体２０３にＺ方向およびＹ方向に延びる複数の溝２０３ａを形成する。
この際、溝２０３ａは、周辺回路領域１００のコンタクトプラグ１０５ａの上面に到達するようにする。
【００１９】
ここで、複数の絶縁層２０１と複数の電極層２０２とからなる積層体２０３に溝２０３ａを形成すると、溝２０３ａのＸ方向における寸法が溝２０３ａの底部側になるほど短くなる。そのため、溝２０３ａ同士の間にテーパが付いた積層体２０３が形成されることになる。
この場合、図５（ａ）に示すように、積層体２０３を覆うように後述する抵抗変化層２０４を形成すると、テーパが付いた積層体２０３の側面に沿って抵抗変化層２０４が形成される。
【００２０】
続いて、後述する電極２０６とコンタクトプラグ１０５ａを接続するために、溝２０３ａの底部にある抵抗変化層２０４を除去する。
一般的には、図５（ｂ）に示すように、溝２０３ａの底部にある抵抗変化層２０４を反応性イオンエッチング法などを用いて除去する。
【００２１】
ところが、反応性イオンエッチング法などを用いて溝２０３ａの底部にある抵抗変化層２０４を除去すると、図５（ｂ）に示すように、積層体２０３の下部に形成された抵抗変化層２０４の一部が除去されてしまうことになる。
そのため、積層体２０３の上部（Ａ部）と下部（Ｂ部）とで抵抗変化層２０４の厚みが異なるものとなり、メモリ特性にバラツキが生じるおそれがある。
なお、図５（ａ）、（ｂ）においては、テーパが付いた積層体２０３が形成される場合を例示したが、逆テーパが付いた積層体２０３が形成される場合もある。すなわち、溝２０３ａのＸ方向における寸法が溝２０３ａの底部側になるほど長くなる場合もある。
逆テーパが付いた積層体２０３が形成された場合には、積層体２０３の上部に形成された抵抗変化層２０４の一部が除去されてしまうことになる。
そのため、逆テーパが付いた積層体２０３が形成された場合にも、積層体２０３の上部と下部とで抵抗変化層２０４の厚みが異なるものとなり、メモリ特性にバラツキが生じるおそれがある。
【００２２】
そこで、図６（ａ）、（ｂ）に示すように、溝２０３ａにより分断されたマスク２０７のＸ方向における寸法を、溝２０３ａにより分断された積層体２０３のＸ方向における寸法よりも相対的に長くすることで、抵抗変化層２０４の厚みが変化するのを抑制するようにしている。
【００２３】
すなわち、図６（ａ）、（ｂ）に示すように、溝２０３ａにより分断されたマスク２０７のＸ方向における寸法を、溝２０３ａにより分断された積層体２０３のＸ方向における寸法よりも相対的に長くする。
例えば、図４に例示をした溝２０３ａの形成後にマスク２０７のＸ方向における寸法を長くすることができる。
この場合、溝２０３ａの形成後にマスク２０７に対して酸化処理を行いマスク２０７を膨張させることで、マスク２０７のＸ方向における寸法を長くすることができる。
また、溝２０３ａの形成後にマスク２０７に対してイオン注入を行いマスク２０７を膨張させることで、マスク２０７のＸ方向における寸法を長くすることができる。
【００２４】
また、図４に例示をした溝２０３ａの形成後に積層体２０３のＸ方向における寸法を短くすることができる。
この場合、溝２０３ａの形成後に積層体２０３に対してウェットエッチング処理を行い積層体２０３のＸ方向における寸法を短くすることができる。
【００２５】
この際、絶縁層２０１の材料と電極層２０２の材料とが異なるため、絶縁層２０１に対するウェットエッチング処理と、電極層２０２に対するウェットエッチング処理とに分けて行うようにすることができる。
例えば、シリコン酸化物などからなる絶縁層２０１に対して、フッ酸を含むエッチング液を用いたウェットエッチング処理を行うことができる。
また、窒化チタンなどからなる電極層２０２に対して、硫酸を含むエッチング液を用いたウェットエッチング処理を行うことができる。
【００２６】
マスク２０７のＸ方向における寸法には特に限定はなく、積層体２０３の下部に形成された抵抗変化層２０４が除去されない程度に積層体２０３の上端から溝２０３ａの内部に向けて突出していればよい。
なお、マスク２０７の作用、効果に関する詳細は後述する。
【００２７】
続いて、積層体２０３とマスク２０７を覆うように抵抗変化層２０４を形成する。
すなわち、複数の溝２０３ａの内壁に抵抗変化層２０４を形成する。
抵抗変化層２０４は、例えば、金属酸化物を用いて形成することができる。
金属酸化物は、例えば、ＡｌＯｘ、ＴｉＯｘ、ＮｉＯｘ、ＨｆＯｘ、ＭｎＯｘ、ＴａＯｘ、ＺｒＯｘ、ＣｏＯｘ若しくはＩｒＯｘ等の２元系の金属酸化物、これらに添加元素を加えた３元系の金属酸化物、又はこれらが複合された多元系金属酸化物（Ｍｅｔａｌ１−Ｍｅｔａｌ２−Ｏｘ）などとすることができる。
抵抗変化層２０４は、例えば、プラズマＣＶＤ法などを用いて形成することができる。  抵抗変化層２０４の厚みは、例えば、５ｎｍ程度とすることができる。
【００２８】
次に、図７（ａ）、（ｂ）に示すように、複数の溝２０３ａの底部に形成された抵抗変化層２０４を異方性エッチング法を用いて除去する。
この際、溝２０３ａの底部にある抵抗変化層２０４を除去することで、複数のコンタクトプラグ１０５ａが露出するようにする。
なお、溝２０３ａの底部にある抵抗変化層２０４を除去する際に、マスク２０７の上面に形成されている抵抗変化層２０４が除去される。
【００２９】
異方性エッチング法は、例えば、反応性イオンエッチング法などとすることができる。  ここで、図７（ｂ）に示すように、異方性エッチング法を用いて、溝２０３ａの底部にある抵抗変化層２０４を除去する際に、マスク２０７の下方にある抵抗変化層２０４は除去されない。
【００３０】
すなわち、積層体２０３の下部に形成された抵抗変化層２０４が除去されないようにすることができる。
そのため、積層体２０３の上部と下部とで抵抗変化層２０４の厚みが同程度となるので、メモリ特性にバラツキが生じることを抑制することができる。
【００３１】
次に、図８に示すように、溝２０３ａの内部に電極２０６となる層２０６ａを埋め込む。  例えば、プラズマＣＶＤ法などを用いて、溝２０３ａの内部に電極２０６となる層２０６ａを形成し、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて、上面を平坦化することで電極２０６となる層２０６ａを埋め込むようにする。
また、上面を平坦化する際に、マスク２０７を除去する。
【００３２】
電極２０６となる層２０６ａは、例えば、ポリシリコンやタングステンなどから形成することができる。電極２０６となる層２０６ａをポリシリコンから形成すれば加工性を向上させることができる。電極２０６となる層２０６ａをタングステンから形成すれば電気抵抗を低減することができる。
【００３３】
次に、図９に示すように、フォトリソグラフィ法及び反応性イオンエッチング法を用いて、積層体２０３のＺ方向に延びる複数の電極２０６を形成する。
すなわち、抵抗変化層２０４の内側に設けられ、周辺回路領域１００のコンタクトプラグ１０５ａと接続される複数の電極２０６を形成する。
この際、複数の電極２０６は、複数のコンタクトプラグ１０５ａとそれぞれ接続される位置に形成される。
また、積層体２０３を挟んでＸ方向に隣接する電極２０６同士が対峙するように形成される。
【００３４】
続いて、電極２０６同士の間に絶縁層２０９を埋め込む。
例えば、ＬＰＣＶＤ（Ｌow Ｐressure Ｃhemical Ｖapor Ｄeposition）法やスピンコート（Spin Coating)法などを用いて、電極２０６同士の間にシリコン酸化物などからなる層を形成し、ＣＭＰ法などを用いて、上面を平坦化することで電極２０６同士の間に絶縁層２０９を埋め込むようにする。
以上のようにして、周辺回路領域１００の上に、メモリ領域２００を形成することができる。
【００３５】
次に、他の実施形態に係る抵抗変化層２０４の形成について例示する。
図１０（ａ）〜（ｃ）は、他の実施形態に係る抵抗変化層２０４の形成について例示するための模式断面図である。
図６（ａ）、（ｂ）に例示をしたものの場合には、積層体２０３の上にマスク２０７を形成することで、積層体２０３の下部に形成された抵抗変化層２０４が除去されないようにした。
これに対し、図１０（ａ）〜（ｃ）に例示をするものの場合には、抵抗変化層２０４の上に保護層２０８を形成することで、積層体２０３の下部に形成された抵抗変化層２０４が除去されないようにしている。
【００３６】
まず、図１０（ａ）に示すように、複数の溝２０３ａの内壁に抵抗変化層２０４を形成する。
抵抗変化層２０４の形成は、図６（ａ）、（ｂ）に例示をしたものの場合と同様とすることができる。
【００３７】
次に、図１０（ｂ）に示すように、抵抗変化層２０４の外側に保護層２０８を形成する。保護層２０８は、導電性材料から形成することができる。
この場合、保護層２０８は、例えば、電極２０６と同じ材料から形成することができる。保護層２０８は、例えば、ＣＶＤ法などを用いて形成することができる。
保護層２０８の厚み寸法には特に限定はなく、溝２０３ａの底部にある保護層２０８と抵抗変化層２０４を異方性エッチング法を用いて除去する際に、積層体２０３の下部に形成された抵抗変化層２０４が除去されない程度であればよい。
【００３８】
次に、図１０（ｃ）に示すように、複数の溝２０３ａの底部に形成された保護層２０８と抵抗変化層２０４を異方性エッチング法を用いて除去する。
この際、複数の溝２０３ａの底部にある保護層２０８と抵抗変化層２０４を除去することで、複数のコンタクトプラグ１０５ａが露出するようにする。
なお、溝２０３ａの底部にある保護層２０８と抵抗変化層２０４を除去する際に、積層体２０３の上面に形成されている保護層２０８と抵抗変化層２０４が除去される。
異方性エッチング法は、例えば、反応性イオンエッチング法などとすることができる。
【００３９】
ここで、図１０（ｃ）に示すように、異方性エッチング法を用いて、溝２０３ａの底部にある保護層２０８と抵抗変化層２０４を除去する際に、積層体２０３の下部に形成された保護層２０８の一部が除去されるが、抵抗変化層２０４は除去されない。
そのため、積層体２０３の上部と下部とで抵抗変化層２０４の厚みが同程度となるので、メモリ特性にバラツキが生じることを抑制することができる。
【００４０】
続いて、図８において例示をしたものと同様にして、溝２０３ａの内部に電極２０６となる層２０６ａを埋め込む。
そして、図９において例示をしたものと同様にして、積層体２０３のＺ方向に延びる複数の電極２０６を形成する。
すなわち、抵抗変化層２０４の内側に設けられ、周辺回路領域１００のコンタクトプラグ１０５ａと接続される複数の電極２０６を形成する。
この際、電極２０６となる層２０６ａと抵抗変化層２０４の間に保護層２０８が形成されているので、保護層２０８を含む電極２０６が形成されることになる。
【００４１】
この場合、保護層２０８は導電性材料から形成されているので電極２０６の機能を果たすことができる。
また、保護層２０８が電極２０６と同じ材料から形成されている場合には、保護層２０８は電極２０６と一体化されることになる。
【００４２】
[第２の実施形態]
次に、図１（ｂ）に例示をしたVertical Chanel型のメモリセルを有する不揮発性記憶装置の製造方法について例示する。
なお、Vertical Chanel型のメモリセルを有する不揮発性記憶装置の製造方法の場合であっても図２において例示をしたものと同様にして周辺回路領域１００を形成することができる。
そのため、以下においてはメモリ領域２００ａの形成について例示する。
【００４３】
図１１は、積層体２０３の形成について例示するための模式断面図である。
図１２は、孔２０３ｂの形成について例示するための模式断面図である。
図１３（ａ）、（ｂ）は、本実施形態に係る抵抗変化層２０４の形成について例示するための模式断面図である。
図１４（ａ）、（ｂ）は、本実施形態に係る抵抗変化層２０４の除去について例示するための模式断面図である。
図１５は、電極２０６の形成について例示するための模式断面図である。
【００４４】
まず、図１１に示すように、周辺回路領域１００の上に、シリコン酸化物などを用いて絶縁層２０１を形成し、絶縁層２０１の上に窒化チタンなどを用いて電極層２０２を形成する。以降、絶縁層２０１と電極層２０２とを交互に形成する。
すなわち、複数の絶縁層２０１と複数の電極層２０２とをそれぞれ交互に積層して積層体２０３を形成する。
そして、積層体２０３の上にアモルファスシリコンなどを用いてマスク２０７を形成する。
なお、積層体２０３やマスク２０７の形成は、図３において例示をしたものと同様とすることができる。そのため、積層体２０３やマスク２０７の形成に関する詳細は省略する。
【００４５】
次に、図１２に示すように、フォトリソグラフィ法及び反応性イオンエッチング法を用いて、マスク２０７と積層体２０３のＺ方向に延びる孔２０３ｂを形成する。
この際、孔２０３ｂは、周辺回路領域１００のコンタクトプラグ１０５ａの上面に到達するようにする。
【００４６】
ここで、複数の絶縁層２０１と複数の電極層２０２とからなる積層体２０３に孔２０３ｂを形成すると、孔２０３ｂの断面寸法（Ｘ方向およびＹ方向における寸法）が孔２０３ｂの底部側になるほど短くなる。そのため、孔２０３ｂの内部に露出する積層体２０３の面が傾斜していることになる。
【００４７】
この場合、図５（ａ）において例示をしたものと同様に孔２０３ｂの内壁を覆うように抵抗変化層２０４を形成すると、積層体２０３の斜面に沿って抵抗変化層２０４が形成される。
そして、前述したものと同様に、電極２０６とコンタクトプラグ１０５ａを接続するために、孔２０３ｂの底部にある抵抗変化層２０４を除去すると、孔２０３ｂの下部に形成された抵抗変化層２０４の一部が除去されてしまうことになる。
そのため、積層体２０３の上部と下部とで抵抗変化層２０４の厚みが異なるものとなり、メモリ特性にバラツキが生じるおそれがある。
【００４８】
そこで、図１３（ａ）、（ｂ）に示すように、マスク２０７における孔２０３ｂの断面寸法を積層体２０３における孔２０３ｂの断面寸法よりも相対的に短くすることで、抵抗変化層２０４の厚みが変化するのを抑制するようにしている。
【００４９】
すなわち、次に、図１３（ａ）、（ｂ）に示すように、マスク２０７における孔２０３ｂの断面寸法を積層体２０３における孔２０３ｂの断面寸法よりも相対的に短くする。
例えば、図１２に例示をした孔２０３ｂの形成後にマスク２０７における孔２０３ｂの断面寸法を短くすることができる。
【００５０】
この場合、孔２０３ｂの形成後にマスク２０７に対して酸化処理を行いマスク２０７を膨張させることで、マスク２０７における孔２０３ｂの断面寸法を短くすることができる。また、孔２０３ｂの形成後にマスク２０７に対してイオン注入を行いマスク２０７を膨張させることで、マスク２０７における孔２０３ｂの断面寸法を短くすることができる。
【００５１】
また、図１２に例示をした孔２０３ｂの形成後に積層体２０３における孔２０３ｂの断面寸法を長くすることができる。
この場合、孔２０３ｂの形成後に積層体２０３に対してウェットエッチング処理を行い積層体２０３における孔２０３ｂの断面寸法を長くすることができる。
【００５２】
この際、絶縁層２０１の材料と電極層２０２の材料とが異なるため、絶縁層２０１に対するウェットエッチング処理と、電極層２０２に対するウェットエッチング処理とに分けて行うようにすることができる。
例えば、シリコン酸化物などからなる絶縁層２０１に対して、フッ酸を含むエッチング液を用いたウェットエッチング処理を行うことができる。
また、窒化チタンなどからなる電極層２０２に対して、硫酸を含むエッチング液を用いたウェットエッチング処理を行うことができる。
【００５３】
マスク２０７における孔２０３ｂの断面寸法には特に限定はなく、積層体２０３の下部に形成された抵抗変化層２０４が除去されない程度に、マスク２０７における孔２０３ｂの断面寸法が短くなっていればよい。
【００５４】
続いて、積層体２０３とマスク２０７を覆うように抵抗変化層２０４を形成する。
すなわち、複数の孔２０３ｂの内壁に抵抗変化層２０４を形成する。
抵抗変化層２０４の材料、厚み、形成方法などは、前述したものと同様とすることができる。
【００５５】
次に、図１４（ａ）、（ｂ）に示すように、複数の孔２０３ｂの底部に形成された抵抗変化層２０４を異方性エッチング法を用いて除去する。
この際、孔２０３ｂの底部にある抵抗変化層２０４を除去することで、複数のコンタクトプラグ１０５ａが露出するようにする。
なお、孔２０３ｂの底部にある抵抗変化層２０４を除去する際に、マスク２０７の上面に形成されている抵抗変化層２０４が除去される。
【００５６】
異方性エッチング法は、例えば、反応性イオンエッチング法などとすることができる。
ここで、図１４（ｂ）に示すように、異方性エッチング法を用いて、孔２０３ｂの底部にある抵抗変化層２０４を除去する際に、マスク２０７の下方にある抵抗変化層２０４は除去されない。
【００５７】
すなわち、積層体２０３の下部に形成された抵抗変化層２０４が除去されないようにすることができる。
そのため、積層体２０３の上部と下部とで抵抗変化層２０４の厚みが同程度となるので、メモリ特性にバラツキが生じることを抑制することができる。
【００５８】
次に、図１５に示すように、孔２０３ｂの内部に電極２０６を形成する。
すなわち、抵抗変化層２０４の内側に設けられ、周辺回路領域１００のコンタクトプラグ１０５ａと接続される複数の電極２０６を形成する。
例えば、ＣＶＤ法などを用いて、孔２０３ｂの内部に電極２０６となる層２０６ａを形成し、ＣＭＰ法などを用いて、上面を平坦化することで孔２０３ｂの内部に電極２０６を埋め込むようにして形成する。
なお、上面を平坦化する際に、マスク２０７を除去するようにしてもよい。
【００５９】
電極２０６となる層２０６ａは、例えば、ポリシリコンやタングステンなどから形成することができる。電極２０６となる層２０６ａをポリシリコンから形成すれば加工性を向上させることができる。電極２０６となる層２０６ａをタングステンから形成すれば電気抵抗を低減することができる。
この際、複数の電極２０６と、複数のコンタクトプラグ１０５ａとがそれぞれ接続される。
以上のようにして、周辺回路領域１００の上に、メモリ領域２００ａを形成することができる。
【００６０】
次に、他の実施形態に係る抵抗変化層２０４の形成について例示する。
図１６（ａ）〜（ｃ）は、他の実施形態に係る抵抗変化層２０４の形成について例示するための模式断面図である。
図１３（ａ）、（ｂ）に例示をしたものの場合には、積層体２０３の上にマスク２０７を形成することで、積層体２０３の下部に形成された抵抗変化層２０４が除去されないようにした。
これに対し、図１６（ａ）〜（ｃ）に例示をするものの場合には、抵抗変化層２０４の上に保護層２０８を形成することで、積層体２０３の下部に形成された抵抗変化層２０４が除去されないようにしている。
【００６１】
まず、図１６（ａ）に示すように、複数の孔２０３ｂの内壁に抵抗変化層２０４を形成する。
抵抗変化層２０４の形成は、図１３（ａ）、（ｂ）に例示をしたものの場合と同様とすることができる。
【００６２】
次に、図１６（ｂ）に示すように、抵抗変化層２０４の外側に保護層２０８を形成する。保護層２０８は、導電性材料から形成することができる。
この場合、保護層２０８は、例えば、電極２０６と同じ材料から形成することができる。保護層２０８は、例えば、ＣＶＤ法などを用いて形成することができる。
保護層２０８の厚み寸法には特に限定はなく、孔２０３ｂの底部にある保護層２０８と抵抗変化層２０４を異方性エッチング法を用いて除去する際に、積層体２０３の下部に形成された抵抗変化層２０４が除去されない程度であればよい。
【００６３】
次に、図１６（ｃ）に示すように、複数の孔２０３ｂの底部に形成された保護層２０８と抵抗変化層２０４を異方性エッチング法を用いて除去する。
この際、複数の孔２０３ｂの底部にある保護層２０８と抵抗変化層２０４を除去することで、複数のコンタクトプラグ１０５ａが露出するようにする。
なお、孔２０３ｂの底部にある保護層２０８と抵抗変化層２０４を除去する際に、積層体２０３の上面に形成されている保護層２０８と抵抗変化層２０４が除去される。
異方性エッチング法は、例えば、反応性イオンエッチング法などとすることができる。
【００６４】
ここで、図１６（ｃ）に示すように、異方性エッチング法を用いて、孔２０３ｂの底部にある保護層２０８と抵抗変化層２０４を除去する際に、積層体２０３の下部に形成された保護層２０８の一部が除去されるが、抵抗変化層２０４は除去されない。
そのため、積層体２０３の上部と下部とで抵抗変化層２０４の厚みが同程度となるので、メモリ特性にバラツキが生じることを抑制することができる。
【００６５】
続いて、図１５において例示をしたものと同様にして、孔２０３ｂの内部に電極２０６を形成する。
すなわち、抵抗変化層２０４の内側に設けられ、周辺回路領域１００のコンタクトプラグ１０５ａと接続される複数の電極２０６を形成する。
この際、複数の電極２０６と、複数のコンタクトプラグ１０５ａとがそれぞれ接続される。
また、電極２０６と抵抗変化層２０４の間に保護層２０８が形成されているので、保護層２０８を含む電極２０６が形成されることになる。
【００６６】
この場合、保護層２０８は導電性材料から形成されているので電極２０６の機能を果たすことができる。
また、保護層２０８が電極２０６と同じ材料から形成されている場合には、保護層２０８は電極２０６と一体化されることになる。
【００６７】
[第３の実施形態]
次に、不揮発性記憶装置３００について例示する。
不揮発性記憶装置３００には、データを記憶するメモリセルが設けられたメモリ領域２００と、メモリ領域２００のメモリセルを駆動する周辺回路が設けられた周辺回路領域１００と、電極層２０２を上層配線と接続するためのコンタクト電極が設けられたコンタクト領域と、上層配線などが設けられるが、周辺回路領域１００、コンタクト領域、上層配線などの構成には既知の技術を適用することができる。
そのため、以下においては、メモリ領域２００について例示する。
【００６８】
図１７は、不揮発性記憶装置３００に設けられたメモリ領域２００について例示するための模式断面図である。
なお、図１７（ａ）はVertical Gate型のメモリセルを有するメモリ領域２００を例示するための模式断面図、図１７（ｂ）はメモリ領域２００を例示するための模式拡大断面図、図１７（ｃ）は他の実施形態に係るメモリ領域２００を例示するための模式拡大断面図である。
【００６９】
図１７（ａ）、（ｂ）に示すように、不揮発性記憶装置３００に設けられたメモリ領域２００には、積層体２０３、抵抗変化層２０４、電極２０６、マスク２０７が設けられている。
積層体２０３には、複数の絶縁層２０１と複数の電極層２０２とがそれぞれ交互に積層されている。
マスク２０７は、積層体２０３の上に設けられている。マスク２０７は、例えば、アモルファスシリコンなどから形成することができる。ただし、マスク２０７は必ずしも必要ではない。
【００７０】
積層体２０３とマスク２０７は、Ｚ方向およびＹ方向に延びる複数の溝２０３ａにより分断されている。溝２０３ａは、周辺回路領域１００のコンタクトプラグ１０５ａの上面に到達している。
溝２０３ａのＸ方向における寸法は、溝２０３ａの底部側になるほど短くなっている。そのため、溝２０３ａ同士の間にテーパが付いた積層体２０３が設けられている。
溝２０３ａにより分断されたマスク２０７のＸ方向における寸法は、溝２０３ａにより分断された積層体２０３のＸ方向における寸法よりも長くなっている。
【００７１】
積層体２０３に設けられた絶縁層２０１は、例えば、シリコン酸化物などを用いて形成されている。絶縁層２０１の厚みは、例えば、３０ｎｍ程度とすることができる。
積層体２０３に設けられた電極層２０２は、例えば、窒化チタンなどを用いて形成されている。電極層２０２の厚みは、例えば、４０ｎｍ程度とすることができる。
【００７２】
抵抗変化層２０４は、溝２０３ａの内壁を覆うように設けられている。抵抗変化層２０４は、電極層２０２と電極２０６との間に設けられている。抵抗変化層２０４は、例えば、金属酸化物などを用いて形成されている。抵抗変化層２０４の厚みは、例えば、５ｎｍ程度とすることができる。
図１７（ｂ）に示すように、抵抗変化層２０４は、積層体２０３の下端において電極２０６の内部に向けて突出している。なお、抵抗変化層２０４は、積層体２０３の上端においても電極２０６の内部に向けて突出していてもよい。
【００７３】
電極２０６は、溝２０３ａの内部をＺ方向に延びるように複数設けられている。複数の電極２０６は、周辺回路領域１００に設けられた複数のコンタクトプラグ１０５ａとそれぞれ接続されている。
すなわち、複数の電極２０６は、積層体２０３をＺ方向に貫き、周辺回路領域１００のコンタクトプラグ１０５ａと接続されている。
電極２０６は、例えば、ポリシリコンやタングステンなどから形成されている。電極２０６をポリシリコンから形成すれば加工性を向上させることができる。電極２０６をタングステンから形成すれば電気抵抗を低減することができる。
【００７４】
また、図１７（ｃ）に示すように、電極２０６と抵抗変化層２０４の間に導電性材料から形成された保護層２０８が設けられていてもよい。この場合、保護層２０８は、電極２０６と同じ材料から形成することができる。
この場合にも、抵抗変化層２０４は、積層体２０３の下端において電極２０６の内部に向けて突出している。
【００７５】
[第４の実施形態]
次に、不揮発性記憶装置３００ａについて例示する。
不揮発性記憶装置３００ａには、データを記憶するメモリセルが設けられたメモリ領域２００ａと、メモリ領域２００ａのメモリセルを駆動する周辺回路が設けられた周辺回路領域１００と、電極層２０２を上層配線と接続するためのコンタクト電極が設けられたコンタクト領域と、上層配線などが設けられるが、周辺回路領域１００、コンタクト領域、上層配線などの構成には既知の技術を適用することができる。
そのため、以下においては、メモリ領域２００ａについて例示する。
【００７６】
図１８は、不揮発性記憶装置３００ａに設けられたメモリ領域２００ａについて例示するための模式断面図である。
なお、図１８（ａ）はVertical Chanel型のメモリセルを有するメモリ領域２００ａを例示するための模式断面図、図１８（ｂ）はメモリ領域２００ａを例示するための模式拡大断面図、図１８（ｃ）は他の実施形態に係るメモリ領域２００ａを例示するための模式拡大断面図である。
【００７７】
図１８（ａ）、（ｂ）に示すように、不揮発性記憶装置３００ａに設けられたメモリ領域２００ａには、積層体２０３、抵抗変化層２０４、電極２０６、マスク２０７が設けられている。
積層体２０３、マスク２０７は、図１７（ａ）、（ｂ）において説明したものと同様とすることができる。
マスク２０７と積層体２０３には、Ｚ方向に延びる複数の孔２０３ｂが設けられている。
孔２０３ｂの断面寸法は、孔２０３ｂの底部側になるほど短くなっている。そのため、孔２０３ｂの内部に露出する積層体２０３の面が傾斜している。孔２０３ｂは、周辺回路領域１００のコンタクトプラグ１０５ａの上面に到達している。マスク２０７における孔２０３ｂの断面寸法は、積層体２０３における孔２０３ｂの断面寸法よりも短くなっている。
【００７８】
抵抗変化層２０４は、孔２０３ｂの内壁を覆うように設けられている。抵抗変化層２０４は、電極層２０２と電極２０６との間に設けられている。抵抗変化層２０４は、例えば、金属酸化物などを用いて形成されている。抵抗変化層２０４の厚みは、例えば、５ｎｍ程度とすることができる。
図１８（ｂ）に示すように、抵抗変化層２０４は、積層体２０３の下端において電極２０６の内部に向けて突出している。なお、抵抗変化層２０４は、積層体２０３の上端においても電極２０６の内部に向けて突出していてもよい。
【００７９】
電極２０６は、孔２０３ｂの内部をＺ方向に延びるように複数設けられている。複数の電極２０６は、周辺回路領域１００に設けられた複数のコンタクトプラグ１０５ａとそれぞれ接続されている。
すなわち、複数の電極２０６は、積層体２０３をＺ方向に貫き、周辺回路領域１００のコンタクトプラグ１０５ａと接続されている。
電極２０６は、例えば、ポリシリコンやタングステンなどから形成されている。電極２０６をポリシリコンから形成すれば加工性を向上させることができる。電極２０６をタングステンから形成すれば電気抵抗を低減することができる。
【００８０】
また、図１８（ｃ）に示すように、電極２０６と抵抗変化層２０４の間に導電性材料から形成された保護層２０８が設けられていてもよい。この場合、保護層２０８は、電極２０６と同じ材料から形成することができる。
この場合にも、抵抗変化層２０４は、積層体２０３の下端において電極２０６の内部に向けて突出している。
【００８１】
なお、以上に例示をした実施形態は、テーパが付いた積層体２０３が形成される場合、すなわち、溝２０３ａのＸ方向における寸法が溝２０３ａの底部側になるほど短くなる場合であるが、これに限定されるわけではない。本発明は、前述した逆テーパが付いた積層体２０３が形成される場合、すなわち、溝２０３ａのＸ方向における寸法が溝２０３ａの底部側になるほど長くなる場合にも適用することができる。
【００８２】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００８３】
１００  周辺回路領域、１０１  基板、１０１ｂ  ソース・ドレイン領域、１０２  素子分離絶縁層、１０３  ワードライン、１０５ａ  コンタクトプラグ、１０５ｂ  コンタクトプラグ、１０６  ビットライン、２００  メモリ領域、２００ａ  メモリ領域、２０１  絶縁層、２０２  電極層、２０３  積層体、２０３ａ  溝、２０３ｂ  孔、２０４  抵抗変化層、２０６  電極、２０７  マスク、２０８  保護層、２０９  絶縁層、３００  不揮発性記憶装置、３００ａ  不揮発性記憶装置
【図１】
2014036203.tif 000003
【図２】
2014036203.tif 000004
【図３】
2014036203.tif 000005
【図４】
2014036203.tif 000006
【図５】
2014036203.tif 000007
【図６】
2014036203.tif 000008
【図７】
2014036203.tif 000009
【図８】
2014036203.tif 000010
【図９】
2014036203.tif 000011
【図１０】
2014036203.tif 000012
【図１１】
2014036203.tif 000013
【図１２】
2014036203.tif 000014
【図１３】
2014036203.tif 000015
【図１４】
2014036203.tif 000016
【図１５】
2014036203.tif 000017
【図１６】
2014036203.tif 000018
【図１７】
2014036203.tif 000019
【図１８】
2014036203.tif 000020