(57)【要約】【課題】オン抵抗が低く耐圧が高い絶縁ゲート形トランジスタを提供する。【解決手段】実施形態に係る電力用半導体装置は、第１導電形の半導体基板１と、第１導電形の第１の半導体層２と、スーパージャンクション層ＳＪと、ベースピラー６と、ドレインピラー１２と、ソースピラー９と、ゲート電極１４と、第１の電極と、第２の電極と、を備える。スーパージャンクション層は、半導体基板に垂直な第１の方向に沿って第２導電形の第２の半導体層３と第１導電形の第３半導体層４とを交互に有する。ベースピラー層は、スーパージャンクション層中を第１の方向に沿って延伸し第２導電形の半導体より構成される。ドレインピラーは、スーパージャンクション層を介してベースピラーと向かい合い、スーパージャンクション層中を前記第１の方向に沿って延伸し、半導体基板と電気的に接続される。ソースピラーは、ベースピラー内を第１の方向に沿って延伸する。【選択図】図１
2014060360.tif 000002
【特許請求の範囲】
【請求項１】
第１導電形の半導体基板と、
前記半導体基板の上に設けられ、前記半導体基板より第１導電形不純物の濃度が低い第１導電形の第１の半導体層と、
前記第１の半導体層上に設けられ、前記半導体基板に垂直な第１の方向に沿って第２導電形の第２の半導体層と第１導電形の第３半導体層とを交互に有するスーパージャンクション層と、
前記第２の半導体層及び前記第３の半導体層を通り抜けて前記スーパージャンクション層中を前記第１の方向に沿って延伸し第２導電形の半導体より構成されるベースピラーと、
前記第１の方向に直交する第２の方向において、前記スーパージャンクション層を介して前記ベースピラーと向かい合い、前記スーパージャンクション層中を前記第１の方向に沿って延伸し、前記半導体基板と電気的に接続され、前記第１の半導体層よりも第１導電形の不純物の濃度が高い第１導電形の半導体より構成されるドレイン層を有するドレインピラーと、
前記ベースピラー内に設けられ、前記第１の方向に沿って延伸し、前記第１の半導体層よりも第１導電形不純物の濃度が高い第１導電形の半導体より構成されるソース層を有するソースピラーと、
前記第２の方向に沿って延伸し、ゲート絶縁膜を介して、前記ソースピラー中から、前記ベースピラー中を通り、前記スーパージャンクション層中に至る、ゲート電極と、
前記半導体基板に電気的に接続された第１の電極と、
前記ソース層及び前記ベースピラーに電気的に接続された第２の電極と、
を備え、
前記ドレイン層は、さらに、前記第１の半導体層を前記第１の方向に沿って通り抜けて前記半導体基板に達し、
前記ドレインピラーの前記第２の方向における幅は、前記ソースピラーの前記第２の方向における幅よりも広く、
前記ドレインピラーは、前記ドレイン層内に前記第１の方向に沿って延伸し金属より構成されるドレインメタルを、さらに有し、
前記ソースピラーは、前記ソース層内に前記第１の方向に沿って延伸し金属より構成されるソースメタルを、さらに有し、
前記ベースピラーは、前記第１の方向に沿って前記スーパージャンクション層中に設けられた複数の第２導電形の不純物拡散層より構成される電力用半導体装置。
【請求項２】
第１導電形の半導体基板と、
前記半導体基板の上に設けられ、前記半導体基板より第１導電形不純物の濃度が低い第１導電形の第１の半導体層と、
前記第１の半導体層上に設けられ、前記半導体基板に垂直な第１の方向に沿って第２導電形の第２の半導体層と第１導電形の第３半導体層とを交互に有するスーパージャンクション層と、
前記スーパージャンクション層中を前記第１の方向に沿って延伸し第２導電形の半導体より構成されるベースピラーと、
前記第１の方向に直交する第２の方向において、前記スーパージャンクション層を介して前記ベースピラーと向かい合い、前記スーパージャンクション層中を前記第１の方向に沿って延伸し、前記半導体基板と電気的に接続され、前記第１の半導体層よりも第１導電形の不純物の濃度が高い第１導電形の半導体より構成されるドレイン層を有するドレインピラーと、
前記ベースピラー内に設けられ、前記第１の方向に沿って延伸し、前記第１の半導体層よりも第１導電形不純物の濃度が高い第１導電形の半導体より構成されるソース層を有するソースピラーと、
前記第２の方向に沿って延伸し、ゲート絶縁膜を介して、前記ソースピラー中から、前記ベースピラー中を通り、前記スーパージャンクション層中に至る、ゲート電極と、
前記半導体基板に電気的に接続された第１の電極と、
前記ソース層及び前記ベースピラーに電気的に接続された第２の電極と、
を備えた電力用半導体装置。
【請求項３】
前記ドレイン層は、さらに、前記第１の半導体層を前記第１の方向に沿って通り抜けて前記半導体基板に達する請求項２記載の電力用半導体装置。
【請求項４】
前記ドレインピラーの前記第２の方向における幅は、前記ソースピラーの前記第２の方向における幅よりも広い請求項３記載の電力用半導体装置。
【請求項５】
第１導電形の半導体より構成される接続層を前記第１の半導体層中にさらに備え、前記ドレイン層は前記接続層を介して前記半導体基板に電気的に接続される請求項２記載の電力用半導体装置。
【請求項６】
前記接続層は、前記第１の方向に沿って前記第１の半導体層中に設けられた複数の第１導電形の拡散層により構成される請求項５記載の電力用半導体装置。
【請求項７】
前記ドレインピラーは、前記ドレイン層内に前記第１の方向に沿って延伸し金属より構成されるドレインメタルを、さらに有する請求項２〜６のいずれか１つに記載の電力用半導体装置。
【請求項８】
前記ソースピラーは、前記ソース層内に前記第１の方向に沿って延伸し金属より構成されるソースメタルを、さらに有する請求項２〜７のいずれか１つに記載の電力用半導体装置。
【請求項９】
前記ベースピラーは、前記第１の方向に沿って前記スーパージャンクション層中に設けられた複数の第２導電形の不純物拡散層より構成される請求項２〜８のいずれか１つに記載の電力用半導体装置。
【請求項１０】
前記ベースピラーと前記半導体基板との前記第１の方向における間隔は、前記ベースピラーと前記ドレインピラーとの前記第２の方向における間隔より広い請求項２〜９のいずれか１つに記載の電力用半導体装置。
【請求項１１】
前記第１の半導体層の前記第１の方向における厚さは、前記ベースピラーと前記ドレインピラーとの前記第２の方向における間隔よりも大きい請求項２〜１０のいずれか１つに記載の電力用半導体装置。
【請求項１２】
第１導電形の半導体基板の上に、前記半導体基板より第１導電形不純物の濃度が低い第１導電形の第１の半導体層を有するドリフト層を形成する工程と、
前記ドリフト層中に前記半導体基板に垂直な第１の方向に沿って延伸し第２導電形の半導体より構成されるベースピラーを形成する工程と、
前記ドリフト層中を前記第１の方向に沿って延伸し、前記第１の方向と直交する第２の方向において前記ドリフト層を介して前記ベースピラーと向かい合うように、第１のトレンチを形成する工程と、
前記第１のトレンチ内に、前記第１の半導体層より第１導電形の不純物の濃度が高い第１導電形の半導体より構成され前記半導体基板に電気的に接続されるドレイン層、を有するドレインピラーを形成する工程と、
前記ベースピラー内に前記第１の方向に沿って延伸する第２のトレンチを形成する工程と、
前記第２のトレンチ内に、前記第１の半導体層より第１導電形の不純物の濃度が高い第１導電形の半導体より構成されたソース層、を有するソースピラーを形成する工程と、
前記第２の方向に沿って延伸し、前記ソースピラー中から、前記ベースピラー中を通り、前記ドリフト層中に至るように、ゲートトレンチを形成する工程と、
前記ゲートトレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板に電気的に接続された第１の電極を形成する工程と、
前記ソース層及び前記ベースピラーに電気的に接続された第２の電極を形成する工程と、
を備えた電力用半導体装置の製造方法。
【請求項１３】
前記ドリフト層は、
前記第１の半導体層と、
前記第１の半導体層上に設けられ、前記第１の方向に沿って第２導電形の第２の半導体層と第１導電形の第３の半導体層とを交互に有するスーパージャンクション層と、
により構成され、
前記ドリフト層を形成する前記工程は、
前記半導体基板の上に前記第１の半導体層を形成する工程と、
前記第１の半導体層上に、前記第２の半導体層と前記第３の半導体層とを交互に積層して、前記スーパージャンクション層を形成する工程と、
を有し、
前記ベースピラーは、前記スーパージャンクション層中を前記第１の方向に沿って延伸し、
前記第１のトレンチは、前記スーパージャンクション層中を前記第１の方向に沿って延伸し、前記第２の方向において前記スーパージャンクション層を介して前記ベースピラーと向かい合い、
前記ゲートトレンチは、前記第２の方向に沿って延伸し、前記ソースピラー中から、前記ベースピラー中を通り、前記スーパージャンクション層中に至る、
請求項１２記載の電力用半導体装置の製造方法。
【請求項１４】
前記第１のトレンチは、前記第１の半導体層を通り抜けて前記半導体基板に到達するように形成され、
前記ドレイン層は前記第１のトレンチ内の前記半導体基板上、前記第１の半導体層上、及び前記スーパージャンクション層上を覆うように形成された、請求項１３記載の電力用半導体装置の製造方法。
【請求項１５】
前記第１の半導体層中に前記半導体基板に到達し前記第１の半導体層よりも前記第１導電形の不純物の濃度が高い第１導電形の半導体より構成される接続層を形成する工程をさらに備え、
前記第１のトレンチは前記接続層に到達するように形成される請求項１３記載の電力用半導体装置の製造方法。
【請求項１６】
前記接続層を形成する工程は、前記第１の半導体層に第１導電形不純物をイオン注入する工程と、熱処理により前記第１導電形不純物を拡散させる工程とを、有する請求項１５記載の電力用半導体装置の製造方法。
【請求項１７】
前記第１のトレンチの前記第２の方向における幅は、前記第２のトレンチの前記第２の方向における幅よりも広く、
前記第１のトレンチ及び前記第２のトレンチは同時に異方性エッチングにより形成され、
前記第１のトレンチが前記半導体基板に到達した時に、前記異方性エッチングを停止すると、前記第２のトレンチは前記ベースピラーから突き出ることなく前記ベースピラー内に形成され、
前記第１のトレンチ内に前記ドレインピラーが形成されることと同時に、前記第２のトレンチ内に前記ソースピラーが同時に形成される、請求項１３〜１６のいずれか１つに記載の電力用半導体装置の製造方法。
【請求項１８】
前記ベースピラーを形成する前記工程は、
前記スーパージャンクション層を形成する前記工程において、前記スーパージャンクション層の形成を中断して、前記スーパージャンクション層の表面の前記ベースピラー層を形成する位置に第２導電形不純物をイオン注入する工程を、複数有し、
熱処理により前記第２導電形不純物を拡散させる工程を有する、
請求項１３〜１７のいずれか１つに記載の電力用半導体装置の製造方法。
【請求項１９】
前記ベースピラーを形成する前記工程は、
前記スーパージャンクション層中の前記ベースピラー層を形成する位置に前記第１の方向に沿って前記スーパージャンクション層中を延伸する第３のトレンチを形成する工程と、
前記第３のトレンチ内に前記ベースピラーを成膜する工程と、
前記ベースピラーを平坦化して、前記ベースピラーの表面と前記スーパージャンクション層の表面とを揃える工程と、
を有する、請求項１３〜１７のいずれか１つに記載の電力用半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、電力用半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電力用半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）等の絶縁ゲート型トランジスタが用いられる。これらの電力用半導体装置は、低オン抵抗化による低消費電力化が求められる。耐圧が数十Ｖ〜１００Ｖ程度の中高耐圧の絶縁ゲート型トランジスタでは、オン抵抗はチャネル層の密度に支配される。例えばＭＯＳＦＥＴの場合は、チャネル層は、ソース層とドリフト層との間のベース層の表面において、ゲート絶縁膜を介してゲート電極に向かい合った領域に形成される。ソース層とドリフト層との間隔は、チャネル長といい、電流の流れる経路の長さである。チャネル長に垂直なチャネル層の幅は、チャネル幅といい、電流経路の断面に相当する。
【０００３】
同一チップ内にチャネル幅を多く形成するほど、チャネル層の抵抗を下げることができる。そのため、微細化により絶縁ゲート型トランジスタの低オン抵抗化が行われてきたが、微細化によるさらなる低オン抵抗化は限界がある。そこで、チャネル幅の延伸する方向がチップに水平な方向ではなく、垂直な方向に延伸する絶縁ゲート形トランジスタが開発されている。
【０００４】
この絶縁ゲート形トランジスタでは、チャネル幅がチップの垂直方向に延伸し、チャネル長がチップの水平方向に延伸するように、ソース層、ベース層、ドリフト層、ドレイン層、及びゲート電極が設けられる。ソース層とベース層との接合面、ベース層とドリフト層との接合面、及びドリフト層とドレイン層との接合面は、チップに垂直な方向と平行になる。すなわち、このゲート絶縁型トランジスタは、ソース層、ベース層、ドリフト層、及びドレイン層がチップの水平方向に積層された構造を有する。ゲート電極は、チップ垂直方向に延伸しかつソース層からベース層を通りドリフト層に延伸する。チップの垂直方向の厚さを増すほど、チャネル幅が増加するので、さらなるオン抵抗の低減が期待できる。
【０００５】
このような絶縁ゲート形トランジスタは、ドレイン層となる基板にトレンチを形成し、このトレンチ内の側壁上にドリフト層、ベース層、及びソース層を成膜することによって作成される。そのため、ゲート絶縁型トランジスタの耐圧は、基板に形成するトレンチの幅と深さ及びドリフト層の成膜条件により大きく影響を受ける。設計の変更ごとに、トレンチの幅と深さに対応してドリフト層の成膜条件の最適化が必要で有り、設計変更が容易でない。また、ドリフト層にスーパージャンクション構造を形成することも容易ではない。チャネル幅をチップの垂直方向に有し、オン抵抗が低く耐圧が高い絶縁ゲート形トランジスタの提供が望まれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２７４３９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
オン抵抗が低く耐圧が高い電力用半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の実施形態に係る電力用半導体装置は、第１導電形の半導体基板と、第１導電形の第１の半導体層と、スーパージャンクション層と、ベースピラーと、ドレインピラーと、ソースピラーと、ゲート電極と、第１の電極と、第２の電極と、を備える。第１の半導体層は、半導体基板の上に設けられ、半導体基板より第１導電形不純物の濃度が低い。スーパージャンクション層は、第１の半導体層上に設けられ、半導体基板に垂直な第１の方向に沿って第２導電形の第２の半導体層と第１導電形の第３半導体層とを交互に有する。ベースピラー層は、スーパージャンクション層中を第１の方向に沿って延伸し第２導電形の半導体より構成される。ドレインピラーは、第１の方向に直交する第２の方向において、スーパージャンクション層を介してベースピラーと向かい合い、スーパージャンクション層中を前記第１の方向に沿って延伸し、半導体基板と電気的に接続され、第１の半導体層よりも第１導電形の不純物の濃度が高い第１導電形の半導体より構成されるドレイン層を有する。ソースピラーは、ベースピラー内に設けられ、第１の方向に沿って延伸し、第１の半導体層よりも第１導電形不純物の濃度が高い第１導電形の半導体より構成されるソース層を有する。ゲート電極は、第２の方向に沿って延伸し、ゲート絶縁膜を介して、ソースピラー中から、ベースピラー中を通り、スーパージャンクション層中に至る。第１の電極は、半導体基板に電気的に接続される。第２の電極は、ソース層及びベースピラーに電気的に接続される。
【図面の簡単な説明】
【０００９】
【図１】（ａ）第１の実施形態に係る電力用半導体装置の要部模式斜視図、及び（ｂ）（ａ）中の枠Ａの部分の要部模式斜視図。
【図２】（ａ）〜（ｃ）第１の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図３】（ａ）及び（ｂ）第１の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図４】（ａ）及び（ｂ）第１の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図５】（ａ）及び（ｂ）第１の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図６】第１の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図７】第２の実施形態に係る電力用半導体装置の要部模式斜視図。
【図８】（ａ）及び（ｂ）第２の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図９】（ａ）及び（ｂ）第２の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図１０】（ａ）及び（ｂ）第２の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図１１】（ａ）及び（ｂ）第３の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図１２】（ａ）及び（ｂ）第３の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図１３】第４の実施形態に係る電力用半導体装置の要部模式斜視図。
【図１４】（ａ）及び（ｂ）第４の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図１５】（ａ）及び（ｂ）第４の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図１６】第４の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図１７】第４の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図１８】第４の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【図１９】第５の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形で、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコンを一例に説明するが、炭化シリコン（ＳｉＣ）や窒化物半導体（ＡｌＧａＮ）などの化合物半導体にも適用可能である。絶縁膜としては、酸化シリコンを一例に説明するが、窒化シリコン、酸窒化シリコン、アルミナなどの他の絶縁体を用いることも可能である。ｎ形の導電形をｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。ｐ形においても同様に、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【００１１】
（第１の実施形態）
図１を用いて、本発明の第１の実施形態に係る電力用半導体装置を説明する。電力用半導体装置は、ＭＯＳＦＥＴを例に説明するが、ＩＧＢＴに対しても適用可能である。以後の実施例においても同様である。図１（ａ）は、第１の実施形態に係る電力用半導体装置の要部模式斜視図である。図１（ｂ）は、図１（ａ）の枠Ａの部分の要部模式斜視図である。なお、図１（ａ）の斜視図では、ソース電極、ゲート配線層、ゲート配線層とソース電極間の層間絶縁膜、ソース電極がソースピラー及びベースピラーと電気的に接続するためのコンタクトホール、ドレイン電極等は、図示を省略した。図１（ｂ）の斜視図では、ソース電極及びドレイン電極の図示は省略した。
【００１２】
図１に示したように、本実施形態に係る電力用半導体装置は、ｎ＋形半導体基板（第１導電形の半導体基板）１と、ｎ−形の半導体層（第１導電形の第１の半導体層）２と、スーパージャンクション層ＳＪと、ベースピラー６と、ドレインピラー１２と、ソースピラー９と、ゲート電極１４と、ドレイン電極（第１の電極）と、ソース電極（第２の電極）と、を備える。以下、半導体は、例えばシリコンである。ｎ形不純物は、例えばリン（Ｐ）であり、ｐ形不純物は、例えば、ホウ素（Ｂ）である。
【００１３】
ｎ形半導体基板１のｎ形不純物濃度は、例えば、１×１０１８／ｃｍ３〜１×１０２０／ｃｍ３である。ｎ−形半導体層２は、ｎ＋形半導体基板１の上に設けられ、ｎ＋形半導体基板よりｎ形不純物の濃度が低い。ｎ−形半導体層２のｎ形不純物の濃度は、例えば、１×１０１６／ｃｍ３以下である。ｎ−形半導体層２の厚さは、例えば３μｍである。耐圧が高いほど、ｎ−形半導体層２を厚く、ｎ形不純物の濃度を低く設定する。
【００１４】
スーパージャンクション層ＳＪは、ｎ−形半導体層２の上に設けられる。スーパージャンクション層ＳＪは、ｐ形半導体により構成される複数のｐ形ピラー層３及びｎ形半導体により構成される複数のｎ形ピラー層４により構成される。スーパージャンクション層ＳＪ内では、ｐ形ピラー層３は、ｎ＋形半導体基板１に垂直なＺ方向（第１の方向）にｎ形ピラー層４と交互に積層される。スーパージャンクション層ＳＪ及びｎ−形半導体層２がドリフト層５を構成する。スーパージャンクション層ＳＪのＺ方向における厚さは、電力用半導体装置のオン抵抗によりきまり、必要な抵抗値に応じて、１０μｍ〜５０μｍに設定される。
【００１５】
ｐ形ピラー層３中のｐ形不純物量とｎ形ピラー層４中のｎ形不純物量とが等しくなるように、ｐ形ピラー層３中のｐ形不純物濃度、ｐ形ピラー層３中のＺ方向における厚さ、ｎ形ピラー層４中のｎ形不純物濃度、及びｎ形ピラー層４のＺ方向における厚さが設定される。ｐ形ピラー層３中のｐ形不純物量とｎ形ピラー層４中のｎ形不純物量とを等しくすることにより、スーパージャンクション層ＳＪが全体として擬似的にアンドープ層として機能し空乏化しやすくなる。このため、耐圧を保持しながらｎ形ピラー層４中のｎ形不純物濃度を高くすることができるので、ｎ＋形半導体基板１に平行なＸ方向（第２の方向）におけるドリフト層５の抵抗が低減可能である。
【００１６】
例えば、ｐ形ピラー層３の厚さ及びｎ形ピラー層４の厚さが、それぞれ、１．０μｍの時は、ｐ形ピラー層３のｐ形不純物濃度及びｎ形ピラー層４のｎ形不純物濃度は、それぞれ、５×１０１６／ｃｍ３である。また、ｐ形ピラー層３の厚さ及びｎ形ピラー層４の厚さ形が、それぞれ、０．５μｍの時は、ｐ形ピラー層３のｐ形不純物濃度及びｎ形ピラー層４のｎ形不純物濃度は、それぞれ、１×１０１７／ｃｍ３である。本実施形態に係る電力用半導体装置では、ｐ形ピラー層３及びｎ形ピラー層４のＺ方向における厚さは、０．５μｍとした。
【００１７】
ベースピラー６は、ｐ形の半導体より構成され、スーパージャンクション層ＳＪの上面からｎ＋形半導体基板１側に最も近いｐ形ピラー層３に達するように、Ｚ方向に沿ってスーパージャンクション層ＳＪ中を延伸する。ベースピラー６は、スーパージャンクション層ＳＪを通り抜けてｎ−形半導体層２に到達してもよい。ベースピラー６は、ｎ＋形半導体基板１に平行なＸ方向（第２方向）に沿って、等間隔で複数配列される。隣り合うベースピラー６の中心の間隔（周期）は、例えば、８μｍ〜１２μｍである。ベースピラーのＸ方向における幅は、例えば、１．２μｍ〜４μｍである。ベースピラー６は、Ｚ方向及びＸ方向に直交するＹ方向（第３の方向）に沿って延伸する。ベースピラー６のｐ形半導体層のｐ形不純物濃度は、例えば、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３である。
【００１８】
本実施形態では、ベースピラー６は、スーパージャンクション層ＳＪ中にＺ方向に沿って複数のｐ形不純物拡散層６ａが互いに接続することによって構成される。ｐ形不純物拡散層６ａは、例えばｐ形不純物をイオン注入した後に熱処理によってｐ形不純物が拡散して形成され、中心部でｐ形不純物濃度が最も高く（極大値を有し）Ｚ方向及びＸ方向に遠ざかるほどｐ形不純物濃度が低くなる。また、ベースピラー６の上端には、ｐ形不純物拡散層６ａよりもｐ形不純物濃度が高いｐ形コンタクト層６ｂが設けられる。ｐ形コンタクト層６ｂは、ソース電極とのコンタクト抵抗を下げるために設けられる。
【００１９】
ドレインピラー１２は、金属より構成されたドレインメタル１１、及びｎ＋形半導体より構成されるｎ＋形ドレイン層１０を有する。ｎ＋形ドレイン層１０は、内部にドレインメタル１１を有する。ｎ＋形ドレイン層１０は、Ｘ方向においてスーパージャンクション層ＳＪを介してベースピラー６と向かい合い、スーパージャンクション層ＳＪの上面からスーパージャンクション層ＳＪ中及びｎ−形半導体層２中をＺ方向に沿って延伸し、ｎ＋形半導体基板１へ到達する。この結果、ｎ＋形ドレイン層１０は、スーパージャンクション層ＳＪの各ｐ形ピラー層３及び各ｎ形ピラー層４、さらに、ｎ−形半導体層２及びｎ＋形半導体基板１に電気的に接続される。ドレインメタル１１は、ｎ＋形ドレイン層１０を介して、各ｐ形ピラー層３、各ｎ形ピラー層４、ｎ−形半導体層２、及びｎ＋形半導体基板に電気的に接続される。
【００２０】
ドレインメタル１１は、例えば、タングステン（Ｗ）により構成される。ドレインメタル１１とｎ＋形ドレイン層１０との間に、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）または窒化タングステン（ＷＮ）などが、バリアメタルとして挿入されることが望ましい。また、ドレインピラー１２は、ドレインメタル１１の代わりにｎ＋形ドレイン層１０を有していてもよい。すなわち、ドレインピラー１２は、ｎ＋形ドレイン層１０だけで構成されていてもよい。
【００２１】
ここで、ｎ＋形ドレイン層１０のｎ形不純物濃度は、例えば、５×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である。ドレインピラー１２のＸ方向における幅は、例えば、１μｍ〜３μｍである。ドレインピラー１２は、隣り合うベースピラー６の間のほぼ中央に設けられる。ドレインピラー１２とベースピラー６とのＸ方向における間隔よりも、ベースピラー６とｎ＋形半導体基板１とのＺ方向における間隔が大きくなるように、ドレインピラー１２のＸ方向における幅、ベースピラー６のＸ方向における周期、及びベースピラー６のＸ方向における幅を適切に設定する。本実施形態では、ベースピラー６は、複数のｐ形不純物拡散層６ａが連結されて構成されているので、ドレインピラー１２とベースピラー６とのＸ方向における間隔は、Ｚ方向において大きくなったり小さくなったりする。この場合は、ドレインピラー１２とベースピラー６とのＸ方向における間隔は、ｎ形ピラー層４中における最も小さい間隔で考えることとする。
【００２２】
ソースピラー９は、金属より構成されたソースメタル８、及びｎ＋形半導体より構成されるｎ＋形ソース層７を有する。ｎ＋形ソース層７は、内部にソースメタル８を有する。ｎ＋形ソース層７は、ベースピラー６の上端からｎ＋形半導体基板１に向かって、Ｚ方向に沿ってベースピラー６内を延伸し、Ｚ方向に沿ってベースピラー６と電気的に接続される。
【００２３】
ソースメタル８は、例えば、タングステン（Ｗ）により構成される。ソースメタル８とｎ＋形ソース層７との間に、チタン（Ｔｉ）／窒化チタン（ＴｉＮ）または窒化タングステン（ＷＮ）などが、バリアメタルとして挿入されることが望ましい。また、ソースピラー９は、ソースメタル８の代わりにｎ＋形ソース層７を有していてもよい。すなわち、ソースピラー９は、ｎ＋形ソース層７だけで構成されていてもよい。
【００２４】
ここで、ｎ＋形ソース層７のｎ形不純物濃度は、例えば、５×１０１８／ｃｍ３〜１×１０２１／ｃｍ３である。ソースピラー９のＸ方向における幅は、例えば、１μｍ〜３μｍである。ソースピラー９は、Ｘ方向においてベースピラー６中のほぼ中央に設けられる。Ｘ方向においてスーパージャンクション層ＳＪとソースピラー９との間のベースピラー６の幅は、例えば、０．２μｍ〜１μｍとなるように、Ｘ方向におけるベースピラー６の幅及びソースピラー９の幅を適切に設定する。
【００２５】
ゲート電極１４は、Ｘ方向に沿ってソースピラー９中からベースピラー６中を通りスーパージャンクション層ＳＪ中へ延伸し、且つ、Ｚ方向に沿ってソースピラー９中、ベースピラー６中、及びスーパージャンクション層ＳＪ中を延伸するゲートトレンチ内に、ゲート絶縁膜１３を介して設けられる。ゲート絶縁膜１３は、例えば酸化シリコンである。ゲート電極は、例えば、導電性のシリコンである。ゲート電極１４は、ゲート絶縁膜１３を介して、ゲートトレンチの側壁を構成するソースピラー９、ベースピラー６、及びスーパージャンクション層ＳＪに向かい合う。
【００２６】
図示しないドレイン電極（第１の電極）が、ｎ＋形半導体基板１の下面に電気的に接続される。
【００２７】
層間絶縁膜１５が、ソースピラー９、ベースピラー６、スーパージャンクション層ＳＪ、及びドレインピラー１２上に設けられる。ゲート配線層１６が、層間絶縁膜１５上に設けられ、層間絶縁膜１５の開口部を介してゲート電極１４と電気的に接続されることで、ゲート電極１４を図示しないゲート電極パッドまで引き出す。層間絶縁膜１７が、ゲート配線層１６の上、層間絶縁膜１５の上、及びゲート電極１４の上に設けられる。
【００２８】
図示しないソース電極が層間絶縁膜１７上に設けられ、層間絶縁膜１７によりゲート電極１４及びゲート配線層１６と絶縁される。また、ソース電極は、層間絶縁膜１７のコンタクトホール１８を介して、ベースピラー６及びソースピラー９と電気的に接続される。
【００２９】
次に、本実施形態に係る電力用半導体装置の動作と特徴について説明する。ゲート電極１４にソース電極に対して閾値を超える正の電圧が印加されると、ゲート電極１４にゲート絶縁膜１３を介して隣接するベースピラー６のゲート絶縁膜１３との接合面に、反転分布によるチャネル層が形成される。ここで、ドレイン電極にソース電極に対して正の電圧が印加されると、電子がソース電極から、ソースピラー９、ベースピラー６の上記チャネル層、スーパージャンクション層ＳＪのｎ形ピラー層３、ドレインピラー１２、をＸ方向に沿って流れ、その後、ｎ＋形半導体基板１を介してドレイン電極に流れる。この結果、電力用半導体装置はオン状態となる。
【００３０】
ここで、チャネル層のＺ方向における幅をチャネル幅といい、チャネル層のＸ方向における幅（すなわち、Ｘ方向におけるソースピラー９とスーパージャンクション層ＳＪとの間隔）をチャネル長という。チャネル幅は、電流経路の断面に相当するので、チャネル幅が大きいほど、電流がチャネル層内を流れやすく、チャネル層の抵抗（チャネル抵抗）は低くなる。本実施形態に係る電力用半導体装置では、チャネル幅がＺ方向に沿うようにチャネル層が形成されるので、ドリフト層５を厚くしてチャネル幅を大きくするほど、チャネル抵抗は低減されオン抵抗が低減できる。
【００３１】
本実施形態に係る電力用半導体装置では、ドレインピラー１２とベースピラー６とのＸ方向における間隔よりも、ベースピラー６とｎ＋形半導体基板１とのＺ方向における間隔が大きくなるように、ドレインピラー１２、ベースピラー６、及びｎ−形半導体層２が形成される。例えば、ベースピラー６のＸ方向における周期は８μｍ〜１２μｍであり、ソースピラー９はベースピラー６の中央に設けられＸ方向における幅は１μｍである。ベースピラー６のうちソースピラー９とスーパージャンクション層ＳＪに挟まれた部分で最も厚い部分が１μｍである。スーパージャンクション層ＳＪは３０μｍであり、ｎ−形半導体層２の厚さは３μｍである。ベースピラー６のｎ＋形半導体基板１側の先端が、スーパージャンクション層ＳＪのｐ形ピラー層３とｎ−形半導体層２との接合部付近にあるように、ベースピラー６が形成される。なお、図中のスーパージャンクション層ＳＪ中のｐ形ピラー層３、ｎ形ピラー層４、及びｐ形拡散層６ａのＺ方向における数は、説明を簡単にするための一例で有り、必ずしも実際の物と同じではない。
【００３２】
電力用半導体装置がオフ状態のとき、ドレイン−ソース間電圧がＸ方向においてベースピラー６とドレインピラー１２との間に印加され、この間のスーパージャンクション層ＳＪは完全に空乏化する。同時に、ドレイン−ソース間電圧がＺ方向においてベースピラー６とｎ＋形半導体基板１との間に印加され、ｎ−形半導体層２が完全に空乏化する。ここで、上記のように、ドレインピラー１２とベースピラー６とのＸ方向における間隔よりも、ベースピラー６とｎ＋形半導体基板１とのＺ方向における間隔が大きいので、Ｚ方向におけるベースピラー６とｎ＋形半導体基板との間よりも、Ｘ方向におけるドレインピラー１２とベースピラー６との間の方が耐圧が低い。
【００３３】
この結果、Ｘ方向におけるドレインピラー１２とベースピラー６との間で先にアバランシェ降伏が起こる。Ｚ方向におけるベースピラー６とｎ＋形半導体基板との間でアバランシェ降伏が起きた場合に比べて、アバランシェ降伏により生じた電流によるラッチアップを抑制できる。このため、本実施形態に係る電力用半導体装置では、アバランシェ耐量が高い。
【００３４】
また、本実施形態に係る電力用半導体装置では、ドリフト層５が、ｎ−形半導体層２だけではなく、Ｚ方向に交互にエピタキシャル成長されたｐ形ピラー層３及びｎ形ピラー層４により構成されたスーパージャンクション層ＳＪを有する。スーパージャンクション層ＳＪ内では、ｐ形ピラー層３とｎ形ピラー層４との界面で、ｐ形ピラー層３のｐ形不純物濃度のプロファイルとｎ形ピラー層４のｎ形不純物濃度のプロファイルが急峻であり、且つ、ｐ形ピラー層３及びｎ形ピラー層４の膜厚の制御性が高い。このため、ｐ形ピラー層３及びｎ形ピラー層４の薄膜化が可能である。
【００３５】
これにより、Ｘ方向におけるドレインピラー１２とベースピラー６との間の耐圧を保持しながら、ｎ形ピラー層４のｎ形不純物濃度を高くすることができるので、ドリフト層５のＸ方向におけるドリフト抵抗を低減できる。本実施形態に係る電力用半導体装置では、ドリフト抵抗の低減とチャネル抵抗の低減により、大幅にオン抵抗の低減が可能となる。
【００３６】
次に、本実施形態に係る電力用半導体装置の製造方法を、図２〜図６を用いて説明する。図２（ａ）〜（ｃ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、及び図６は、それぞれ、第１の実施形態に係る電力用半導体装置の製造工程の一部の要部模式斜視図である。
【００３７】
図２（ａ）に示したように、シリコンよりなるｎ＋形半導体基板１上に、ｎ−形半導体層をＣＶＤ（Chemical Vapor Deposition）によりエピタキシャル成長する。続いて、同様にして、ｐ形ピラー層３及びｎ形ピラー層４を交互に２周期エピタキシャル成長する。ｐ形ピラー層３及びｎ形ピラー層４を積層方向（Ｚ方向）に交互に有するスーパージャンクション層ＳＪの一部が形成される。
【００３８】
図２（ｂ）に示したように、その後、ｎ形ピラー層４の表面に、所定の開口部を有するマスクＭ１が形成される。マスクＭ１は例えばフォトレジストまたはＣＶＤにより形成された酸化シリコンである。開口部は、例えば、ｎ形ピラー層４の表面に平行なＹ方向に延伸し、Ｙ方向に垂直なＸ方向に複数個周期的に配列される。次に、イオン注入により、ｐ形不純物がマスクＭ１の開口部を介して最も上にあるｎ形ピラー層４中に注入され、最も上のｎ形ピラー層４中にｐ形不純物注入層１９が形成される。ｐ形不純物は、例えばホウ素（Ｂ）であり、イオン注入の加速電圧は、例えば、１００ｋｅＶである。マスクＭ１の開口部のＸ方向における開口幅は、例えば、０．５μｍである。
【００３９】
次に、図２（ｃ）に示したように、マスクＭ１を除去後、上記同様にしてスーパージャンクション層ＳＪの一部を、上記最も上のｎ形半導体層４上に設ける。その後、上記同様に、後から形成したスーパージャンクション層ＳＪの最も上のｎ形ピラー層４上であって、最初のｐ形不純物注入層１９の直上にマスクＭ１の開口部が配置されるように、マスクＭ１を形成する。上記同様に、マスクＭ１の開口部を介して、最も上のｎ形ピラー層４中にｐ形不純物が注入され、新たなｐ形不純物注入層１９が最も上のｎ形ピラー層４中に形成される。二つ目のｐ形不純物注入層１９は、最初のｐ形不純物注入層１９の直上に配置される。
【００４０】
以上のように、スーパージャンクション層ＳＪの一部を形成後、最上層のｎ形ピラー層４にイオン注入によりｐ形不純物を注入しｐ形不純物層１９を形成する、という工程を複数回繰り返して、スーパージャンクション層ＳＪのＺ方向における厚さが１０μｍ〜５０μｍとなるようにスーパージャンクション層ＳＪを形成する。本実施形態の場合は、１５回繰り返し、スーパージャンクション層ＳＪの厚さを３０μｍとした。上記ｐ形不純物注入層１９は、後に示すｐ形不純物拡散層６ａになる。ここで、最も上のｎ形ピラー層４の表面に設けられたｐ形不純物注入層は、上記複数のｐ形不純物注入層１９の直上にあり、ｐ形不純物注入層１９よりも高いドーズ量で形成される。このｐ形不純物注入層は、後に示すｐ形コンタクト層６ｂになる。
【００４１】
または、上記工程を複数回繰り返す代わりに以下のようにして、ｐ形不純物注入層１９をＺ方向に複数段形成することもできる。先ず、スーパージャンクション層ＳＪの一部を上記の２倍の厚さに形成後、マスクＭ１の開口部を介して、加速電圧を変えてｐ形不純物をイオン注入することで、Ｚ方向に２段のｐ形不純物注入層１９を形成する。加速電圧は、例えば、１００ｋｅＶと３００ｋｅＶである。このスーパージャンクション層ＳＪの一部の形成及び２段のｐ形不純物のイオン注入の工程を繰り返すことにより、上記と同じ厚さのスーパージャンクション層ＳＪ中に同じ複数段のｐ形不純物注入層１９が形成される。
【００４２】
このようにすることで、上記の場合と比べて製造工程を短縮することができる。なお、ｐ形ピラー層３及びｎ形ピラー層４を何周期積層するごとにイオン注入をするかは、ｎ形ピラー層の厚さ、ｐ形ピラー層の厚さ、及びｐ形不純物のドーズ量などに、より適宜最適に設定される。
【００４３】
次に、熱処理を実施することにより、図３（ａ）に示したように、ｐ形不純物注入層のｐ形不純物が拡散して、スーパージャンクション層ＳＪ中をＺ方向に延伸する複数のｐ形拡散層６ａ及び最上部のｐ形コンタクト層６ｂが形成される。ｐ形拡散層６ａのＸ方向における幅の最大値は約３μｍである。複数のｐ形拡散層６ａは、ｐ形不純物の拡散によりＺ方向で連結されてベースピラー６を構成する。ベースピラー６は、スーパージャンクション層ＳＪ中をＺ方向及びＹ方向に延伸する。ｐ形コンタクト層６ｂは、ベースピラー６の最上部に形成され、ソース電極とベースピラー６との電気的接続を良好にする。
【００４４】
次に、図３（ｂ）に示したように、隣り合うベースピラー６の間の中央に、第１のトレンチＴ１が図示しないマスクを用いてＲＩＥにより形成される。第１のトレンチＴ１は、Ｚ方向に沿ってスーパージャンクション層ＳＪの上面からスーパージャンクション層ＳＪ及びｎ−形半導体層２を通り抜けてｎ＋形半導体基板１に到達し、Ｙ方向に沿って延伸する。
【００４５】
次に、図４（ａ）に示したように、第１のトレンチＴ１の側壁を構成するスーパージャンクション層ＳＪ上、ｎ−形半導体層２上、及び第１のトレンチＴ１の底面を構成するｎ＋形半導体基板１上を覆い埋め込むように、ＣＶＤによりｎ＋形ドレイン層１０を形成する。その後、ｎ＋形ドレイン層１０を平坦化し、ｎ＋形ドレイン層１０の上面をスーパージャンクション層ＳＪの上面と揃える。
【００４６】
次に、図４（ｂ）に示したように、ベースピラー６の中央に、Ｘ方向における幅が１μｍの第２のトレンチＴ２が図示しないマスクを用いてＲＩＥにより形成される。第２のトレンチは、ベースピラー６の上面からベースピラー６中をＺ方向に沿って延伸し、ベースピラー６を突き出ないようにベースピラー６内に形成される。また、第２のトレンチは、ベースピラー６内をＹ方向に沿って延伸する。
【００４７】
次に、図５（ａ）に示したように、第２のトレンチＴ２の側壁及び底面を構成するベースピラー６上を全て覆い埋め込むように、ＣＶＤによりｎ＋形ソース層７を形成する。その後、ｎ＋形ソース層７を平坦化し、ｎ＋形ソース層７の上面をスーパージャンクション層ＳＪの上面と揃える。
【００４８】
次に、図５（ｂ）に示したように、層間絶縁膜１５が、ｎ＋形ソース層７上、ベースピラー６上、スーパージャンクション層ＳＪ上、及びｎ＋形ドレイン層１０上にＣＶＤにより形成される。層間絶縁膜１５は、例えば酸化シリコンである。層間絶縁膜１５に設けられた開口部を介して、ゲートトレンチが、Ｘ方向に沿ってｎ＋形ソース層７中からベースピラー６中を通り、スーパージャンクション層ＳＪ中に延伸し、且つ、Ｚ方向に沿って、ｎ＋形ソース層中、ベースピラー６中、及びスーパージャンクション層ＳＪ中を延伸するように、ＲＩＥにより形成される。
【００４９】
本実施形態に係るゲートトレンチは、図中のＸ方向においてｎ＋形ソース層７を介して隣り合うように設けられ、Ｘ方向に沿って図中の左右両側に向かってｎ＋形ソース層７からスーパージャンクション層ＳＪに延伸する。図１（ｂ）に示したように、耐圧低下を防ぐため、ゲートトレンチのｎ＋形半導体基板１側の先端は、ベースピラー６の先端よりもｎ＋形半導体基板１から離れていることが望ましい。複数の上記ゲートトレンチが、Ｙ方向に沿って形成される。
【００５０】
次に、熱酸化またはＣＶＤにより、ゲート絶縁膜１３がゲートトレンチの側壁及び底面を覆うように形成される。その後、ＣＶＤにより導電性のシリコンが、ゲートトレンチ内及び層間絶縁膜１５上に成膜された後、リソグラフィー技術及びエッチング技術により、導電性シリコンがパターニングされる。これにより、ゲート電極１４が、ゲートトレンチ内にゲート絶縁膜１３を介して、導電性シリコンにより形成されるとともに、ゲート配線層１６が層間絶縁膜１５上に形成される。
【００５１】
その後、図６に示したように、ゲート電極１４及びゲート配線層１６を覆うように層間絶縁膜１７がＣＶＤにより形成される。層間絶縁膜１７は、例えば酸化シリコンである。層間絶縁膜１７に開口部１８ａ及び開口部１８ｂがＲＩＥにより形成される。層間絶縁膜１７の開口部１８ａは、ｎ＋形ソース層７上に沿って形成される。開口部１８ｂは、ｎ＋形ドレイン層１０上に沿って形成される。
【００５２】
次に、層間絶縁膜の開口部１８ａ及び１８ｂに露出したｎ＋形ソース層７及びｎ＋形ドレイン層１０をＲＩＥ法によりエッチングする。この結果、ｎ＋形ソース層７内にＺ方向に沿って後述のソースメタル用のトレンチＴＳが形成される。同様に、ｎ＋形ドレイン層１０内にＺ方向に沿って後述のドレインメタル用のトレンチＴＤが形成される。ソースメタル用のトレンチＴＳが、ｎ＋形ソース層７を突き抜けないように、ＲＩＥ法によるエッチングが行われる。
【００５３】
本実施形態では、ソースメタル用のトレンチＴＳとドレインメタル用のトレンチＴＤを同時にＲＩＥ法によりエッチングしている。図６中に示したとおり、ドレインメタル用のトレンチＴＤが、ソースメタル用のトレンチＴＳよりも深く形成され、ｎ＋形ドレイン層１０を突き出ないように形成される。これは、例えば、ドレインメタル用のトレンチＴＤの開口幅１８ｂをソースメタル用のトレンチＴＳの開口幅１８ａより大きくすることによって実現できる。開口幅を大きくすることにより、ドレインメタル用のトレンチＴＤのＲＩＥ法のエッチング速度をソースメタル用のトレンチＴＳのそれよりも大きくすることができるからである。
【００５４】
なお、ソースメタル用のトレンチＴＳの開口幅１８ａとドレインメタル用のトレンチＴＤの開口幅１８ｂが同じ場合は、ドレインメタル用のトレンチＴＤは、ソースメタル用のトレンチＴＳと同じ深さに形成される。すなわち、図６に示した場合よりも、ドレインメタル用のトレンチＴＤの底部に、ｎ＋形ドレイン層１０がＺ方向に厚く残る。この場合でも、本実施形態に係る効果は十分に得ることができる。
【００５５】
次に、ＣＶＤによりタングステンが、ソースピラー用のトレンチＴＳ及びドレインピラー用のトレンチＴＤ内に埋め込まれるように形成される。タングステンの原料は、例えば、六弗化タングステン（ＷＦ６）が用いられる。その後、余分なタングステンをエッチングして、ソースメタル８が、ｎ＋形ソース層７内にＺ方向に沿って延伸するように形成される。ドレインメタル１１が、ｎ＋形ドレイン層１０内にＺ方向に沿って延伸するように形成される。この結果、ソースピラー９が、ｎ＋形ソース層７とソースメタル８とにより構成される。ドレインピラー１２が、ｎ＋形ドレイン層１０とドレインメタル１１とにより構成される。
【００５６】
次に、層間絶縁膜１７の開口部１８ａ及び開口部１８ｂが層間絶縁膜１７により埋め込まれる。この後、図１（ｂ）に示したように、層間絶縁膜１７に開口部１８がＲＩＥにより形成される。開口部１８には、ソースピラー９の上端及びベースピラー６の上端が露出する。図示しないソース電極が層間絶縁膜１７上に形成され、層間絶縁膜１７の開口部１８を介して、ソースピラー９及びｂベースピラー６に電気的に接続される。図示しないドレイン電極は、ｎ＋形半導体基板１の下面に形成され、ｎ＋形半導体基板１と電気的に接続される。
【００５７】
なお、本実施形態では、ソースメタル用のトレンチＴＳ及びドレインメタル用のトレンチＴＤを同時に形成する。その後、ソースメタル８がソースメタル用のトレンチＴＳ内に形成され、これと同時に、ドレインメタル１１がドレインメタル用のトレンチＴＤ内に形成される。しかしながら、ソースメタル８及びドレインメタル１１は別々に形成されることが可能である。
【００５８】
すなわち、層間絶縁膜１７に開口部１８ａを形成する。層間絶縁膜１７の開口部１８ａにより、ｎ＋形ソース層７内にソースメタル用のトレンチＴＳを形成後、ソースメタル８がソースメタル用のトレンチＴＳ内に形成される。これとは独立して別の工程で、層間絶縁膜１７に開口部１８ｂを形成する。層間絶縁膜１７の開口部１８ｂにより、ｎ＋形ドレイン層１０内にドレインメタル用のトレンチＴＤを形成後、ドレインメタル１１がドレインメタル用のトレンチＴＤ内に形成される。このようにすることによって、ソースメタル用のトレンチＴＳの開口幅１８ａとドレインメタル用のトレンチＴＤの開口幅１８ｂが同じ場合でも、図６に示したように、ドレンメタル１１をソースメタル８より深く形成することができる。
【００５９】
以上説明した製造工程を経て、図１（ａ）及び（ｂ）に示した、本実施形態に係る電力用半導体装置が提供される。
【００６０】
以上説明した製造方法によれば、スーパージャンクション層ＳＪを含んだドリフト層５をｎ＋形半導体基板１上にエピタキシャル成長した後に、ベースピラー６の形成及びドレインピラー１２の形成を実施する。このため、スーパージャンクション層ＳＪ中のｐ形ピラー層３及びｎ形ピラー層４中のＺ方向のそれぞれの不純物濃度のプロファイルが、ｐ形ピラー層３及びｎ形ピラー層４との界面で急峻である。この結果、ｐ形ピラー層３及びｎ形ピラー層４が拡散によって形成される場合と比べて、ｐ形ピラー層３及びｎ形ピラー層４のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできる。それにより、Ｘ方向に沿ったドリフト抵抗が大幅に低減できるので、電力用半導体装置のオン抵抗が大幅に低減できる。
【００６１】
また、本製造方法によれば、Ｚ方向におけるベースピラー６とｎ＋形半導体基板１との間隔は、ｎ−形半導体層２のエピタキシャル成長による層厚とスーパージャンクション層ＳＪの形成途中で行うイオン注入により決まる。この間隔は、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔と独立して調節することが可能である。Ｘ方向におけるドレインピラー１２とベースピラー６との間隔は、イオン注入の位置及びドレインピラー１２形成のための第１のトレンチの位置を、それぞれ決めるリソグラフィーによって決まる。従って、本実施形態に係る製造方法を用いることにより、Ｚ方向におけるベースピラー６とｎ＋形半導体基板１との間隔は、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置では、ベースピラー底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
【００６２】
これに対して、ｎ＋形半導体基板１中にトレンチを設けて、トレンチの中の側壁及び底面に沿ってドリフト層、ベースピラー、及びソースピラーを形成して、本実施形態に係る電力用半導体装置と同様な構造を製造する方法がある。しかしながら、この方法では、Ｚ方向におけるベースピラー６とｎ＋形半導体基板１との間隔と、Ｘ方向におけるベースピラー６とドレインピラー１２との間隔は、いずれもドリフト層の成膜によって決まるので、概ね同一である。このような電力用半導体装置の製造方法では、本実施形態に係る電力用半導体装置の製造方法と違って、Ｚ方向におけるベースピラー６とｎ＋形半導体基板１との間隔を、Ｘ方向におけるベースピラー６とドレインピラー１２との間隔から、独立して調節することができない。そのため、このような製造方法で製造された電力用半導体装置では、ベースピラー底部の耐圧が低く、アバランシェ耐量が低い。
【００６３】
また、このような製造方法では、本実施形態に係る電力用半導体装置のスーパージャンクション層ＳＪのように、ｎ＋形半導体基板１に平行なｐ形ピラー層３及びｎ形ピラー層４をエピタキシャル成長により形成することができない。このため、このような製造方法で製造された電力用半導体装置では、ドリフト層中にスーパージャンクション層を形成することが困難であり、耐圧を維持したままオン抵抗の低減は困難である。
【００６４】
（第２の実施形態）
第２の実施形態に係る電力用半導体装置を図７を用いて説明する。図７は第２の実施形態に係る電力用半導体装置の要部模式斜視図である。図７は、第１の実施形態に係る図１（ａ）に対応する斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００６５】
第２の実施形態に係る電力用半導体装置では、図７に示したように、ベースピラー６が複数の不純物拡散層により構成されるのではなく、スーパージャンクション層ＳＪを通り抜けてｎ−形半導体層２に達する第３のトレンチＴ３内にｐ形半導体層が埋め込まれて形成される。この点で、本実施形態に係る電力用半導体装置は、第１の実施形態に係る電力用半導体装置とは相異する。
【００６６】
本実施形態に係る電力用半導体装置においても、第１の実施形態に係る電力用半導体装置と同様に、ドレインピラー１２とベースピラー６とのＸ方向における間隔よりも、ベースピラー６とｎ＋形半導体基板１とのＺ方向における間隔が大きい。このため、ベースピラー６底部の耐圧が向上し、Ｘ方向におけるドレインピラー１２とベースピラー６との間で先にアバランシェ降伏が起き、アバランシェ降伏により生じた電流によるラッチアップを抑制できるので、アバランシェ耐量が高い。
【００６７】
さらに、本実施形態に係る電力用半導体装置においても、ドリフト層５が、ｎ−形半導体層２だけではなく、Ｚ方向に交互にエピタキシャル成長されたｐ形ピラー層３及びｎ形ピラー層４により構成されたスーパージャンクション層ＳＪを有する。これにより、Ｘ方向におけるドレインピラー１２とベースピラー６との間の耐圧を保持しながら、ｎ形ピラー層４のｎ形不純物濃度を高くすることができるので、ドリフト層５のＸ方向におけるドリフト抵抗を低減できる。
【００６８】
次に本実施形態に係る電力用半導体装置の製造方法において、図８〜図１０を用いて説明する。図８（ａ）及び（ｂ）、図９（ａ）及び（ｂ）、並びに図１０（ａ）及び（ｂ）は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。第１の実施形態に係る電力用半導体装置の製造工程の一部と同じ部分は、第１の実施形態に係る図を用いて説明する。
【００６９】
図８（ａ）に示したように、ｎ＋形半導体層１の上に、ｎ−形半導体層２、並びに、ｐ形ピラー層３及びｎ形ピラー層４とが交互に積層されたスーパージャンクション層ＳＪが、ＣＶＤにより形成される。本実施形態でも第１の実施形態と同様に、スーパージャンクション層ＳＪは３０μｍである。その後、ベースピラー６を形成する位置に対応して、第３のトレンチＴ３が、Ｚ方向に沿ってスーパージャンクション層ＳＪの上面からスーパージャンクション層ＳＪを通り抜けてｎ−形半導体層２に到達するように、図示しないマスクを用いてＲＩＥにより形成される。第３のトレンチＴ３は、Ｙ方向に沿ってスーパージャンクション層ＳＪ中を延伸する。また、第３のトレンチＴ３は、Ｘ方向に沿って８μｍ〜１２μｍの周期で複数形成される。第３のトレンチの幅は、例えば３μｍである。
【００７０】
次に、図８（ｂ）に示したように、ＣＶＤによりｐ形半導体層６を第３のトレンチ内に埋め込むように形成後、表面を平坦化することにより、ベースピラー６の上面がスーパージャンクション層ＳＪの上面と揃う。この結果、ベースピラー６がＺ方向に沿ってスーパージャンクション層ＳＪの上面からスーパージャンクションＳＪを通り抜けてｎ−形半導体層２に到達するように形成される。また、ベースピラー６はＹ方向に沿ってスーパージャンクション層ＳＪ中を延伸する。ベースピラー６のｐ形不純物濃度は、拡散層で形成されている場合と違い、ベースピラー６内でほぼ均一である。ｐ形不純物濃度は、例えば、１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３である。
【００７１】
次に、図９（ａ）に示したように、隣り合うベースピラー６の間の中央に、第１のトレンチＴ１が、Ｚ方向に沿ってスーパージャンクション層ＳＪの上面からスーパージャンクション層ＳＪ及びｎ−形半導体層２を通り抜けてｎ＋形半導体基板１に到達するように、図示しないマスクを用いてＲＩＥにより形成される。また、第１のトレンチＴ１は、Ｙ方向に沿ってスーパージャンクション層ＳＪ中を延伸する。
【００７２】
次に、図９（ｂ）に示したように、第１のトレンチＴ１の側壁を構成するスーパージャンクション層ＳＪ上、ｎ−形半導体層２上、及び第１のトレンチＴ１の底面を構成するｎ＋形半導体基板１上を覆い埋め込むように、ＣＶＤによりｎ＋形ドレイン層１０を形成する。その後、ｎ＋形ドレイン層１０を平坦化し、ｎ＋形ドレイン層１０の上面をスーパージャンクション層ＳＪの上面と揃える。
【００７３】
次に、図１０（ａ）に示したように、ベースピラー６の中央に、幅１μｍの第２のトレンチＴ２が図示しないマスクを用いてＲＩＥにより形成される。第２のトレンチは、ベースピラー６の上面からベースピラー６中をＺ方向に沿って延伸し、ベースピラー６を突き出ないようにベースピラー６内に形成される。また、第２のトレンチは、ベースピラー６内をＹ方向に沿って延伸する。
【００７４】
次に、図１０（ｂ）に示したように、第２のトレンチＴ２の側壁及び底面を構成するベースピラー６上を全て覆い埋め込むように、ＣＶＤによりｎ＋形ソース層７を形成する。その後、ｎ＋形ソース層７を平坦化し、ｎ＋形ソース層７の上面をスーパージャンクション層ＳＪの上面と揃える。
【００７５】
その後は、第１の実施形態に係る電力用半導体装置の製造方法と同様に、ゲートトレンチ内にゲート絶縁膜１３を介して形成されたゲート電極１４、層間絶縁膜１５、ゲート配線層１６、層間絶縁膜１７、ソースメタル８、ドレインメタル１１、ソース電極、及びドレイン電極が形成されて、図７に示した本実施形態に係る電力用半導体装置が提供される。第１の実施形態と同様に、ソースピラー９が、ｎ＋形ソース層７とソースメタル８とにより構成される。また、ドレインピラー１２が、ｎ＋形ドレイン層１０とドレインメタル１１とにより構成される。
【００７６】
本実施形態に係る電力用半導体装置の製造方法においても、第１の実施形態に係る電力用半導体装置の製造方法と同様に、スーパージャンクション層ＳＪを含んだドリフト層をｎ＋形半導体基板上にエピタキシャル成長した後に、ベースピラー６の形成及びドレインピラー１２の形成を実施する。これにより、ｐ形ピラー層３及びｎ形ピラー層４のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできるので、Ｘ方向に沿ったドリフト抵抗が大幅に低減できる。
【００７７】
またさらに、本実施形態に係る電力用半導体装置の製造方法においても、Ｚ方向におけるベースピラー６とｎ＋形半導体基板１との間隔を、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔から独立して制御することができ、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置においても、ベースピラー６底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
【００７８】
（第３の実施形態）
第３の実施形態に係る電力用半導体装置の製造方法を図１１〜１２を用いて説明する。図１１（ａ）及び（ｂ）、並びに図１２（ａ）及び（ｂ）は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。なお、第２の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第２の実施形態との相異点について主に説明する。
【００７９】
本実施形態に係る電力用半導体装置は、図７に示した、第２の実施形態に係る電力用半導体装置において以下の点で相異する。すなわち、本実施形態に係る電力用半導体装置では、図示は省略するが、ドレインピラー１２は、ｎ＋形ドレイン層層１０だけを有し、ドレインメタル１１を有しない。この点を除いては、本実施形態に係る電力用半導体装置は、第２の実施形態に係る電力用半導体装置と同じ構造であるので、詳細な説明は省略する。主に本実施形態に係る電力用半導体装置の製造方法に関して説明する。
【００８０】
本実施形態に係る電力用半導体装置の製造方法では、第２の実施形態に係る電力用半導体装置の製造方法と同様に、図８（ｂ）に示した工程まで実施する。すなわち、ｎ＋形半導体基板１上に、ｎ−形半導体層２、及びスーパージャンクション層ＳＪが形成され、スーパージャンクション層ＳＪ中に形成された第３のトレンチＴ３内に、ｐ形半導体層６が埋め込まれて、ベースピラー６が形成される。
【００８１】
次に、図１１（ａ）に示したように、ベースピラー６の中央に、幅１μｍの第２のトレンチＴ２が図示しないマスクを用いてＲＩＥにより形成される。第２のトレンチＴ２は、ベースピラー６の上面からベースピラー６中をＺ方向に沿って延伸し、ベースピラー６を突き出ないようにベースピラー６内に形成される。また、第２のトレンチＴ２は、ベースピラー６内をＹ方向に沿って延伸する。
【００８２】
次に、図１１（ｂ）に示したように、第２のトレンチＴ２を埋め込むように、ＣＶＤによりｎ＋形半導体層７を成膜する。その後、ｎ＋形半導体層７の表面を平坦化して、ｎ＋形半導体層７の上面をスーパージャンクション層ＳＪの上面に揃える。この結果、ｎ＋形ソース層７が、ベースピラー６中をＺ方向に延伸し、且つＹ方向に延伸するように形成される。
【００８３】
なお、上記図８（ｂ）のように、第２のトレンチ内をｐ形半導体層６で埋め込み、ｐ形半導体層６の表面を平坦化する代わりに、以下のようにしてもよい。すなわち、図８（ａ）に示したように、第３のトレンチＴ３をスーパージャンクション層ＳＪ中に形成後、ＣＶＤにより、ｐ形半導体層６を第３のトレンチＴ３の側壁を構成するスーパージャンクション層上、及び第３のトレンチＴ３の底面を構成するｎ−形半導体層２上を覆うように成膜する。これにより、図１１（ａ）に示したように、ｐ形半導体層６には、第３のトレンチＴ３の形状を反映する第２のトレンチＴ２が形成される。
【００８４】
その後、続けて、ｐ形半導体層６上に第２のトレンチＴ２を埋め込むようにｎ＋形半導体層７が成膜される。その後、ｎ＋形半導体層７及びｐ形半導体層６の表面を平坦化し、ｎ＋形半導体層７の上面及びｐ形半導体層６の上面をスーパージャンクション層ＳＪの上面に揃える。この結果、図１１（ｂ）に示したように、Ｚ方向に沿ってスーパージャンクション層ＳＪの上面からスーパージャンクション層ＳＪ中を通り抜けてｎ−形半導体層２に到達し、且つＹ方向に沿って延伸するベースピラー６が形成される。同時に、ベースピラー６の上面からＺ方向に沿ってベースピラー６中を延伸し、且つＹ方向に沿ってベースピラー６中を延伸するｎ＋形ソース層７が形成される。
【００８５】
次に、図１２（ａ）に示したように、隣り合うベースピラー６の間の中央に、第１のトレンチＴ１が、Ｚ方向に沿ってスーパージャンクション層ＳＪの上面からスーパージャンクション層ＳＪ及びｎ−形半導体層２を通り抜けてｎ＋形半導体基板１に到達するように、図示しないマスクを用いてＲＩＥにより形成される。また、第１のトレンチＴ１は、Ｙ方向に沿ってスーパージャンクション層ＳＪ中を延伸する。
【００８６】
次に、図１２（ｂ）に示したように、第１のトレンチＴ１の側壁を構成するスーパージャンクション層ＳＪ上、ｎ−形半導体層２上、及び第１のトレンチＴ１の底面を構成するｎ＋形半導体基板１上を覆い埋め込むように、ＣＶＤによりｎ＋形ドレイン層１０を形成する。その後、ｎ＋形ドレイン層１０を平坦化し、ｎ＋形ドレイン層１０の上面をスーパージャンクション層ＳＪの上面に揃える。
【００８７】
その後は、第１の実施形態に係る電力用半導体装置の製造方法と同様に、ゲートトレンチ内にゲート絶縁膜１３を介して形成されたゲート電極１４、層間絶縁膜１５、ゲート配線層１６、層間絶縁膜１７、ソースメタル８、ソース電極、及びドレイン電極が形成されて、本実施形態に係る電力用半導体装置が提供される。ただし、第１の実施形態に係る層間絶縁膜１７に開口部１８ｂの形成、ドレインメタル用のトレンチＴＤの形成、及びドレンメタル用のトレンチＴＤ内にドレインメタル１１の形成は、実施されない。ソースピラー９は、ｎ＋形ソース層７とソースメタル８により構成される。ドレインピラー１２は、ｎ＋形ドレイン層１０のみにより構成される。
【００８８】
本実施形態に係る電力用半導体装置の製造方法においても、第１の実施形態に係る電力用半導体装置の製造方法と同様に、スーパージャンクション層ＳＪを含んだドリフト層をｎ＋形半導体基板上にエピタキシャル成長した後に、ベースピラー６の形成及びドレインピラー１２の形成を実施する。これにより、ｐ形ピラー層３及びｎ形ピラー層４のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできるので、Ｘ方向に沿ったドリフト抵抗が大幅に低減できる。
【００８９】
またさらに、本実施形態に係る電力用半導体装置の製造方法においても、Ｚ方向におけるベースピラー６とｎ＋形半導体基板１との間隔を、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔から独立して制御することができ、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置においても、ベースピラー６底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
【００９０】
（第４の実施形態）
第４の実施形態に係る電力用半導体装置を図１３を用いて説明する。図１３は第４の実施形態に係る電力用半導体装置の要部模式斜視図である。図１３は、第１の実施形態に係る図１（ａ）に対応する斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
【００９１】
第１の実施形態に係る電力用半導体装置では、ドレインピラー１２は、スーパージャンクション層ＳＪの上面からスーパージャンクション層ＳＪ及びｎ−形半導体層２を通り抜けてｎ＋形半導体基板１に到達していた。本実施形態に係る電力用半導体装置では、Ｚ方向におけるドレインピラー１２とｎ＋形半導体基板１との間隔は、Ｚ方向におけるソースピラー９とｎ＋形半導体基板１との間隔と同じになるように、ドレインピラー１２は、スーパージャンクション層ＳＪ中をＺ方向に沿って延伸して設けられる。ドレインピラー１２とｎ＋形半導体基板１とは、接続層２０により電気的に接続される。
【００９２】
接続層２０は、スーパージャンクション層ＳＪのｎ＋形半導体基板１側の一部からｎ−形半導体層２を通り抜けｎ＋形半導体基板１に延伸するｎ＋形半導体層により構成される。接続層２０のｎ形不純物の濃度は、１×１０１８／ｃｍ３〜１×１０２０／ｃｍ３である。本実施形態では、接続層２０は、２つのｎ形拡散層２０ａがＺ方向に沿って連結して構成されるが、これに限られない。接続層２０は、スーパージャンクション層ＳＪのｎ＋形半導体基板１側の一部からｎ−形半導体層２を通り抜けｎ＋形半導体基板１に達するトレンチの中にＣＶＤにより埋め込まれたｎ＋形半導体層により構成されてもよい。
【００９３】
次に本実施形態に係る電力用半導体装置の製造方法について図１４〜図１８を用いて説明する。図１４（ａ）及び（ｂ）、図１５（ａ）及び（ｂ）、図１６、図１７、並びに図１８は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。
【００９４】
図１４（ａ）に示したように、ｎ＋形半導体基板１の表面に、Ｙ方向に延伸する開口部を複数有するマスクＭ２を形成する。Ｘ方向における開口部の幅は、例えば０．５μｍであり、開口部は、等間隔にＸ方向に沿って配置される。マスクＭ２は、例えば酸化シリコンである。マスクＭ２の開口部を介してｎ＋形半導体基板１の上面に、ｎ形不純物がイオン注入され、ｎ＋形半導体基板１の上面にＹ方向に延伸するｎ形不純物注入層２１が形成される。ｎ形不純物は、例えばリン（Ｐ）である。
【００９５】
次に、図１４（ｂ）に示したように、ｎ＋形半導体基板１上のマスクＭ２を除去した後に、ＣＶＤによりｎ−形半導体層２をエピタキシャル成長する。ｎ−形半導体層２の上面に、上記と同じ開口部を有するマスクＭ２を形成する。開口部が、ｎ＋形半導体基板１中に形成されたｎ形不純物注入層２１の直上にくるようにマスクＭ２を形成する。マスクＭ２の開口部を介して、ｎ−形半導体層２の上面にｎ形不純物が上記同様にイオン注入され、ｎ−形半導体層２の上面にＹ方向に延伸するｎ形不純物注入層２１が形成される。この結果、ｎ＋形半導体基板１の上面に形成されたｎ形不純物注入層２１の直上に、ｎ−形半導体層２の上面に形成されたｎ形不純物注入層２１が配置される。
【００９６】
次に、図１５（ａ）に示したように、マスクＭ２を除去後、ＣＶＤによりｎ−形半導体層２の上にｐ形ピラー層３及びｎ形ピラー層４を交互に２周期積層してスーパージャンクション層ＳＪの一部を形成する。最上層のｎ形ピラー層４の上面に、開口部を有するマスクＭ１を第１の実施形態と同様に形成する。ただし、マスクＭ１の開口部が、上記ｎ−形半導体層２の上面に形成されたＸ方向において隣り合うｎ形不純物注入層２１の間の中央に配置されるように、マスクＭ１を形成する。その後、マスクＭ１の開口部を介して、最上層のｎ形ピラー層４の上面に、第１の実施形態同様に、ｐ形不純物がイオン注入されて、最上層のｎ形ピラー層４の上面にＹ方向に沿って延伸するｐ形不純物注入層１９が形成される。
【００９７】
次に、マスクＭ１を除去した後に、図１５（ｂ）に示したように、第１の実施形態と同様にして、ＣＶＤにより再びｐ形ピラー層３とｎ形ピラー層４を交互に２周期積層したスーパージャンクション層ＳＪの一部を、上記ｐ形不純物注入層１９が形成された最上層のｎ形ピラー層４の上に形成する。その後、上記ｐ形不純物注入層１９の直上にマスクＭ１の開口部が配置されるように、上記新たに形成されたスーパージャンクション層ＳＪの一部の最上層のｎ形ピラー層４の上面にマスクＭ１を形成する。マスクＭ１の開口部を介して、ｐ形不純物が新たに形成されたスーパージャンクション層ＳＪの一部の最上層のｎ形ピラー層４の上面にイオン注入されて、上記同様にｐ形不純物注入層１９が最上層のｎ形ピラー層４の上面にＹ方向に延伸して形成される。
【００９８】
このスーパージャンクション層ＳＪの一部を形成し、最上層のｎ形ピラー層４の上面にｐ形不純物注入層１９を形成する工程を、第１の実施形態と同様に繰り返すことにより、図１６に示したようにスーパージャンクション層ＳＪが形成される。この後、熱処理を実施して、ｎ形不純物注入層２１中のｎ形不純物及びｐ形不純物注入層１９中のｐ形不純物を拡散させる。この結果、２つのｎ形拡散層２０ａがＺ方向に沿って連結して、スーパージャンクション層ＳＪの下側の一部からｎ−形半導体層２を通り抜けてｎ＋形半導体基板１中へ達するように、接続層２０が構成される。また、複数のｐ形不純物拡散層６ａがＺ方向に沿って連結して、スーパージャンクション層ＳＪの上面からスーパージャンクション層ＳＪ中を通り最下部のｐ形ピラー層に少なくとも達するように、ベースピラー６が形成される。ベースピラー６の上端には、ソース電極との電気的接続を良好にするために、ｐ形コンタクト層６ｂが形成される。
【００９９】
次に、図１７に示したように、スーパージャンクション層ＳＪの上面からスーパージャンクション層ＳＪ中をＺ方向に沿って延伸し、且つＹ方向に沿って延伸し、接続層２０の中に到達するように第１のトレンチＴ１が、ＲＩＥにより形成される。これと同時に、ベースピラー６の中央に、ベースピラー６の上端からベースピラー６中をＺ方向に沿ってベースピラー６から突き出ないように延伸し、且つＹ方向に延伸する第２のトレンチが形成される。本実施形態では、第１のトレンチＴ１と第２のトレンチＴ２のＸ方向における幅を同じにした。
【０１００】
次に、図１８に示したように、第１のトレンチＴ１の側壁を構成するスーパージャンクション層ＳＪ及び第１のトレンチＴ１の底面を構成する接続層２０を全て覆い、且つ、第２のトレンチＴ２の側壁及び底面を構成するベースピラー６を全て覆い埋め込むように、ＣＶＤによりｎ＋形半導体層が成膜される。
【０１０１】
その後、ｎ＋形半導体層の表面を平坦化して、ｎ＋形半導体層の上面をスーパージャンクション層ＳＪの上面に揃える。この結果、第１のトレンチの側壁を構成するスーパージャンクション層ＳＪ及び第１のトレンチの底面を構成する接続層２０を覆うｎ＋形ドレイン層１０が形成される。これと同時に、第２のトレンチの側壁及び底面を構成するベースピラー６上を覆うｎ＋形ソース層７が形成される。
【０１０２】
その後は、第１の実施形態に係る電力用半導体装置の製造方法と同様に、ゲートトレンチ内にゲート絶縁膜１３を介して形成されたゲート電極１４、層間絶縁膜１５、ゲート配線層１６、層間絶縁膜１７、ソースメタル８、ドレインメタル１１、ソース電極、及びドレイン電極が形成されて、図１３に示した本実施形態に係る電力用半導体装置が提供される。第１の実施形態と同様に、ソースピラー９が、ｎ＋形ソース層７とソースメタル８とにより構成される。また、ドレインピラー１２が、ｎ＋形ドレイン層１０とドレインメタル１１とにより構成される。
【０１０３】
本実施形態に係る電力用半導体装置では、Ｚ方向におけるドレインピラー１２とｎ＋形半導体基板１との間隔と、Ｚ方向におけるソースピラー９とｎ＋形半導体基板との間隔が同じである。このため、本実施形態に係る電力用半導体装置の製造工程で説明したように、ドレインピラー１２を形成するための第１のトレンチＴ１及びソースピラー９を形成するための第２のトレンチＴ２のスーパージャンクション層ＳＪの上面からの深さが同じなので、第１のトレンチＴ１及び第２のトレンチＴ２をＲＩＥにより同時に形成することが可能である。このため、本実施形態に係る電力用半導体装置は、第１の実施形態に係る電力用半導体装置と比べて、生産効率が極めて高い。
【０１０４】
本実施形態に係る電力用半導体装置においても、第１の実施形態に係る電力用半導体装置と同様に、ドレインピラー１２とベースピラー６とのＸ方向における間隔よりも、ベースピラー６とｎ＋形半導体基板１とのＺ方向における間隔が大きい。このため、ベースピラー６底部の耐圧が向上するので、Ｘ方向におけるドレインピラー１２とベースピラー６との間で先にアバランシェ降伏が起き、アバランシェ降伏により生じた電流によるラッチアップを抑制できるので、アバランシェ耐量が高い。
【０１０５】
さらに、本実施形態に係る電力用半導体装置においても、ドリフト層５が、ｎ−形半導体層２だけではなく、Ｚ方向に交互にエピタキシャル成長されたｐ形ピラー層３及びｎ形ピラー層４により構成されたスーパージャンクション層ＳＪを有する。これにより、Ｘ方向におけるドレインピラー１２とベースピラー６との間の耐圧を保持しながら、ｎ形ピラー層４のｎ形不純物濃度を高くすることができるので、ドリフト層５のＸ方向におけるドリフト抵抗を低減できる。
【０１０６】
本実施形態に係る電力用半導体装置の製造方法においても、第１の実施形態に係る電力用半導体装置の製造方法と同様に、スーパージャンクション層ＳＪを含んだドリフト層をｎ＋形半導体基板上にエピタキシャル成長した後に、ベースピラー６の形成及びドレインピラー１２の形成を実施する。これにより、ｐ形ピラー層３及びｎ形ピラー層４のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできるので、Ｘ方向に沿ったドリフト抵抗が大幅に低減できる。
【０１０７】
またさらに、本実施形態に係る電力用半導体装置の製造方法においても、Ｚ方向におけるベースピラー６とｎ＋形半導体基板１との間隔は、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔と独立して制御することができ、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置の製造方法で提供された電力用半導体装置においても、ベースピラー６底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
【０１０８】
（第５の実施形態）
第５の実施形態に係る電力用半導体装置の製造方法を図１９を用いて説明する。図１９は、本実施形態に係る電力用半導体装置の製造工程の一部を示す要部模式斜視図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。本実施形態に係る電力用半導体装置は、第１の実施形態に係る電力用半導体装置とは、Ｘ方向において、ドレインピラー１２の幅がソースピラー９の幅よりも広い点で相異し、さらに、ｎ−形半導体層のＺ方向における厚さを３μｍから７μｍとした。その他は同じである。そのため、本実施形態に係る電力用半導体装置の説明は省略し、本実施形態に係る製造方法について説明する。
【０１０９】
本実施形態に係る電力用半導体装置の製造方法では、第１の実施形態に係る製造方法と同様にして、図２（ａ）〜（ｃ）、及び図３（ａ）に示した工程が実施される。その後、図１９に示したように、図示しないマスクを用いて第１のトレンチＴ１と第２のトレンチＴ２が同時にＲＩＥにより形成される。
【０１１０】
ここで、第１のトレンチＴ１のＸ方向における幅が、第２のトレンチのＸ方向における幅よりも広くなるように、マスクの開口部の開口幅を設定する。前述のように、ＲＩＥのエッチング速度は、トレンチの幅が広いほど速い傾向がある。本実施形態に係る電力用半導体装置の製造方法ではこの特徴を利用する。
【０１１１】
ＲＩＥにより第１のトレンチＴ１と第２のトレンチＴ２とを同時に形成する。第１のトレンチＴ１がスーパージャンクション層ＳＪ中をｎ＋形半導体基板１側に向かって伸びていきｎ＋形半導体基板１に到達したところでＲＩＥを停止する。このとき、第２のトレンチＴ２の底がベースピラー６を突き出ないで、第２のトレンチＴ２がベースピラー６中をＺ方向に沿って延伸して形成されるように、Ｘ方向における第１のトレンチＴ１の幅と第２のトレンチＴ２の幅の関係を予め調べておく。
【０１１２】
本実施形態に係る電力用半導体装置においては、Ｚ方向におけるｎ−形半導体層２の厚さが７μｍの例で説明しているので、第１のトレンチＴ１と第２のトレンチＴ２のＲＩＥによる深さの差が約７μｍ程度となる。また、スーパージャンクション層ＳＪのＺ方向における厚さが３０μｍの例で説明している。ＲＩＥの条件により左右されるが、３０μｍのエッチングで７μｍ程度の深さの差を生じさせる一例として、第２のトレンチＴ２の幅を１．５μｍとし、第１の第１のトレンチＴ１の幅を２．５μｍとした。
【０１１３】
本実施形態に係る電力用半導体装置では、第１の実施形態に係る電力用半導体装置と比べて、第１のトレンチＴ１の幅と第２のトレンチＴ２の幅が変わっている。そのため、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔及びスーパージャンクション層ＳＪとソースピラー９とに挟まれたベースピラーの幅が一定となるように、Ｘ方向におけるベースピラー６の周期及び幅を適切に調整する。
【０１１４】
以後は、第１の実施形態に係る電力用半導体装置の製造方法と同じ工程を実施することにより、第１の実施形態に係る電力用半導体装置を得ることができる。
【０１１５】
本実施形態に係る電力用半導体装置の製造方法では、第１の実施形態に係る電力用半導体装置の製造法と比べて、第１のトレンチＴ１及び第２のトレンチＴ２を同時にＲＩＥにより形成することができるので、電力用半導体装置の生産効率が極めて高い。
【０１１６】
本実施形態に係る電力用半導体装置の製造方法においても、第１の実施形態に係る電力用半導体装置の製造方法と同様に、スーパージャンクション層ＳＪを含んだドリフト層をｎ＋形半導体基板上にエピタキシャル成長した後に、ベースピラー６の形成及びドレインピラー１２の形成を実施する。これにより、ｐ形ピラー層３及びｎ形ピラー層４のそれぞれの不純物濃度を高くできるとともに、それぞれの層厚を大幅に薄くできるので、Ｘ方向に沿ったドリフト抵抗が大幅に低減できる。
【０１１７】
またさらに、本実施形態に係る電力用半導体装置の製造方法においても、Ｚ方向におけるベースピラー６とｎ＋形半導体基板１との間隔を、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔から独立して制御することができ、Ｘ方向におけるドレインピラー１２とベースピラー６との間隔よりも広くすることができる。この結果、本実施形態に係る電力用半導体装置の製造方法により提供された電力用半導体装置においても、ベースピラー底部の耐圧が向上するとともに、アバランシェ耐量が向上する。
【０１１８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１９】
１  ｎ＋形半導体基板
２  ｎ−形半導体層
３  ｐ形ピラー層
４  ｎ形ピラー層
５  ドリフト層
６  ベースピラー
６ａ  ｐ形拡散層
６ｂ  ｐ形コンタクト層
７  ｎ＋形ソース層
８  ソースメタル
９  ソースピラー
１０  ｎ＋形ドレイン層
１１  ドレインメタル
１２  ドレインピラー
１３  ゲート絶縁膜
１４  ゲート電極
１５、１７  層間絶縁膜
１６  ゲート配線層
１８、１８ａ、１８ｂ  コンタクトホール
１９  ｐ形不純物注入層
２０  ｎ形接続層
２０ａ  ｎ形拡散層
２１  ｎ形不純物注入層
Ｍ１、Ｍ２  マスク
ＳＪ  スーパージャンクション層
【図１】
2014060360.tif 000003
【図２】
2014060360.tif 000004
【図３】
2014060360.tif 000005
【図４】
2014060360.tif 000006
【図５】
2014060360.tif 000007
【図６】
2014060360.tif 000008
【図７】
2014060360.tif 000009
【図８】
2014060360.tif 000010
【図９】
2014060360.tif 000011
【図１０】
2014060360.tif 000012
【図１１】
2014060360.tif 000013
【図１２】
2014060360.tif 000014
【図１３】
2014060360.tif 000015
【図１４】
2014060360.tif 000016
【図１５】
2014060360.tif 000017
【図１６】
2014060360.tif 000018
【図１７】
2014060360.tif 000019
【図１８】
2014060360.tif 000020
【図１９】
2014060360.tif 000021