(57)【要約】【課題】製造工程のばらつきに起因した閾値変動や短絡耐量低下などの特性変動を抑制できる半導体装置を提供する。【解決手段】一対の主表面を有する半導体基板と、該半導体基板内に形成される第１導電型の第１半導体層と、該第１半導体層内に形成される一対のトレンチゲートと、該一対のトレンチゲートの間に形成される凸型形状の半導体層と、該凸型形状の半導体層の段差部に形成される第１導電型の第２半導体層と、前記凸型形状の半導体層の突起部に形成される第２導電型の第３半導体層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対の主表面を有する半導体基板と、
該半導体基板内に形成される第１導電型の第１半導体層と、
該第１半導体層内に形成される一対のトレンチゲートと、
該一対のトレンチゲートの間に形成される凸型形状の半導体層と、
該凸型形状の半導体層の段差部に形成される第１導電型の第２半導体層と、
前記凸型形状の半導体層の突起部に形成される第２導電型の第３半導体層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体基板の平面視において、
前記凸型形状の半導体層の段差部はＨ型形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一対のトレンチゲートの間に形成される半導体層の形態の異なる領域からなり、互いに隣接する第１領域と第２領域とを有し、
前記第１領域または前記第２領域のどちらか一方の領域に前記凸型形状の半導体層を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記一対のトレンチゲートの間に形成される半導体層の形態の異なる領域からなり、互いに隣接する第１領域と第２領域とを有し、
前記第１領域と前記第２領域の両方の領域に前記凸型形状の半導体層を備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
一対の主表面を有する半導体基板と、
該半導体基板内に形成される第１導電型の第１半導体層と、
該第１半導体層内に形成される一対のサイドゲートと、
該一対のサイドゲートの間に形成される凸型形状の半導体層と、
該凸型形状の半導体層の段差部に形成される第１導電型の第２半導体層と、
前記凸型形状の半導体層の突起部に形成される第２導電型の第３半導体層と、
を備えることを特徴とする半導体装置。
【請求項６】
前記半導体基板を平面的に見た場合において、
前記凸型形状の半導体層の段差部はＨ型形状であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記一対のサイドゲートの間に形成される半導体層の形態の異なる領域からなり互いに隣接する第１領域と第２領域とを有し、
前記第１領域または前記第２領域のどちらか一方の領域に前記凸型形状の半導体層を備え、他方の領域では半導体層がエッチングされていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
一対の主表面を有する半導体基板と、
該半導体基板内に形成される第１導電型の第１半導体層と、
前記第１半導体層内に形成される一対のゲート電極と、
中央部を残し両端がエッチングされる凸型形状の領域と前記凸型形状の段差部と同じ高さに全面がエッチングされる領域とが繰り返し形成される前記一対のゲート電極間の半導体層と、
該半導体層の前記凸型形状の段差部および前記全面がエッチングされる領域に形成される第１導電型の第２半導体層と、
前記半導体層の前記凸型形状の領域の突起部において第２導電型の第３半導体層と、
を備えることを特徴とする半導体装置。
【請求項９】
前記ゲート電極は、トレンチゲート型であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極は、サイドゲート型であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
一対の半導体装置をスイッチング素子として直列に接続したスイッチングレッグを複数備え、前記一対の半導体装置の接続点を交流端子とし、前記一対の半導体装置の両端を直流端子とし、
前記半導体装置は請求項１乃至請求項１０のいずれか一項に記載された半導体装置であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用の半導体装置とそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
電力用半導体装置として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）や縦型のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの絶縁ゲート縦型半導体装置が、電力変換装置に主に用いられている。
ＩＧＢＴは、制御できる電力が数十ワットから数十万ワット、スイッチング周波数も数十ヘルツから百キロヘルツ超と幅広い。この特徴を生かして、エアコンや電子レンジなどの家庭用の省電力機器から、電気自動車や鉄道、製鉄所用のインバータまで広く使われている。
特許文献１には、ＩＧＢＴの閾値電圧の特性が安定化するＩＧＢＴの断面構造の技術が開示されている。
特許文献１に開示された技術では、図１３に示すように、ＩＧＢＴの製造工程において、半導体基板の表面にｐ型ベース層ＰＢを形成し、半導体基板の表面からｐ型ベース層ＰＢよりも深い複数のトレンチ溝ＴＲを形成する。さらに、トレンチ溝ＴＲ内に酸化膜ＯＸを介してトレンチゲートＴＧを形成し、複数のトレンチ溝ＴＲ間にｐ型コンタクト層ＰＣとトレンチ溝ＴＲに隣接してｎ型ソース層ＮＳとを形成する。ｎ型ソース層ＮＳはトレンチゲートＴＧの上端部をマスクにしてセルフアラインにより制御される。この製造工程により閾値電圧の特性が安定する。
また、特許文献２には、ＩＧＢＴをコンパクトに形成する製造工程の技術が開示されている。
特許文献２に開示された技術では、図１４（ａ）〜（ｄ）に示すように、ＩＧＢＴの製造工程において、半導体基板にトレンチ溝ＴＲを形成した後、トレンチ溝ＴＲ間の半導体層を凸型状に加工する。その後、トレンチゲートＴＧ、ｎ型ソース層ＮＳを形成し、ＢＰＳＧなどの誘電体膜ＤＩを形成する。誘電体膜ＤＩをエッチングし、ｎ型ソース層ＮＳを露出させた後、ｎ型ソース層ＮＳをエッチングにより除去する。ｎ型ソース層ＮＳの除去領域にｐ型コンタクト層ＰＣを形成した後、エミッタ電極ＥＭＴを形成し、絶縁ゲート縦型半導体装置が完成する。この製造工程により、ｎ型ソース層やｐ型コンタクト層を自己整合的に形成できるため、トレンチ間隔を狭くすることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１０３０５２号公報
【特許文献２】米国特許６９１６７４５明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された技術では、ＩＧＢＴの製造工程において、ｎ型ソース層ＮＳを形成するための不純物を斜めに打ち込まなければならない。このため、トレンチゲートＴＧ近傍では不純物濃度が薄くなってしまうという問題がある。なお、この問題は、ゲート電極の入力容量を低減させるために、トレンチゲートＴＧを深く埋め込んだ場合に顕在化する。
また、ｎ型ソース層ＮＳ、ｐ型コンタクト層ＰＣともにレジストマスクを用いて形成するため、両者のマスク合わせずれによりｎ型ソース層ＮＳとｐ型コンタクト層ＰＣの重なり部分がばらつき、閾値変動や短絡耐量低下などの特性変動が生ずるという問題がある。
また、特許文献２に開示された技術では、ＩＧＢＴの製造工程において、半導体層をエッチングした領域にｎ型ソース層ＮＳ、ｐ型コンタクト層ＰＣをそれぞれ形成するため、エッチング深さのばらつきにより各層の高さがばらついてしまうという問題がある。
この各層の高さのばらつきにより、ｎ型ソース層ＮＳとｐ型コンタクト層ＰＣとの重なり部分がばらつき、閾値変動や短絡耐量低下などの特性変動が生ずるという問題がある。
【０００５】
本発明は、前記した問題に鑑みて創案されたものであり、その目的は、製造工程のばらつきに起因した閾値変動や短絡耐量低下などの特性変動を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
前記の課題を解決して、本発明の目的を達成するために、以下のように構成した。
即ち、本発明の半導体装置は、一対の主表面を有する半導体基板と、該半導体基板内に形成される第１導電型の第１半導体層と、該第１半導体層内に形成される一対のトレンチゲートと、該一対のトレンチゲートの間に形成される凸型形状の半導体層と、該凸型形状の半導体層の段差部に形成される第１導電型の第２半導体層と、前記凸型形状の半導体層の突起部に形成される第２導電型の第３半導体層と、を備えることを特徴とする。
また、その他の手段は、発明を実施するための形態のなかで説明する。
【発明の効果】
【０００７】
以上、本発明によれば、製造工程のばらつきに起因した閾値変動や短絡耐量低下などの特性変動を抑制できる半導体装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態の半導体装置の断面（図３中Ａ−Ａ’）構造を示す図である。
【図２】本発明の第１実施形態の半導体装置の平面構造を示す図である。
【図３】本発明の第１実施形態の半導体装置のアクティブ領域に形成されたセルの平面構造を拡大して模式的に示す図である。
【図４】本発明の第１実施形態の半導体装置の断面（図３中Ｂ−Ｂ’）構造を示す図である。
【図５Ａ】本発明の第１実施形態の半導体装置の製造方法のｎ型バッファ層とトレンチ溝を形成する工程を示す図である。
【図５Ｂ】本発明の第１実施形態の半導体装置の製造方法のゲート絶縁膜とトレンチゲートとｐ型ベース層を形成する工程を示す図である。
【図５Ｃ】本発明の第１実施形態の半導体装置の製造方法のゲート絶縁膜を選択的に除去する工程を示す図である。
【図５Ｄ】本発明の第１実施形態の半導体装置の製造方法のトレンチゲート間の半導体層の加工と除去とを-する工程を示す図である。
【図５Ｅ】本発明の第１実施形態の半導体装置の製造方法のｎ型ソース層を形成する工程を示す図である。
【図５Ｆ】本発明の第１実施形態の半導体装置の製造方法の平坦化の工程を示す図である。
【図５Ｇ】本発明の第１実施形態の半導体装置の製造方法の半導体層の表面を露出させる工程を示す図である。
【図５Ｈ】本発明の第１実施形態の半導体装置の製造方法のｐ型コンタクト層を形成する工程を示す図である。
【図６】本発明の第２実施形態の半導体装置の断面（図３中Ａ−Ａ’）構造を示す図である。
【図７】本発明の第２実施形態の半導体装置の断面（図３中Ｂ−Ｂ’）構造を示す図である。
【図８Ａ】本発明の第２実施形態の半導体装置の製造方法のｎ型バッファ層とトレンチ溝を形成する工程を示す図である。
【図８Ｂ】本発明の第２実施形態の半導体装置の製造方法のマスクを縮小加工する工程を示す図である。
【図８Ｃ】本発明の第２実施形態の半導体装置の製造方法の半導体層の加工と除去とをする工程を示す図である。
【図８Ｄ】本発明の第２実施形態の半導体装置の製造方法のゲート絶縁膜とトレンチゲートを形成する工程を示す図である。
【図８Ｅ】本発明の第２実施形態の半導体装置の製造方法のｎ型ソース層を形成する工程を示す図である。
【図８Ｆ】本発明の第２実施形態の半導体装置の製造方法の平坦化させる工程を示す図である。
【図８Ｇ】本発明の第２実施形態の半導体装置の製造方法の半導体層の表面を露出させる工程を示す図である。
【図８Ｈ】本発明の第２実施形態の半導体装置の製造方法のｐ型コンタクト層を形成する工程を示す図である。
【図９】本発明の第３実施形態の半導体装置の断面（図３中Ａ−Ａ’）構造を示す図である。
【図１０】本発明の第３実施形態の半導体装置の断面（図３中Ｂ−Ｂ’）構造を示す図である。
【図１１Ａ】本発明の第３実施形態の半導体装置の製造方法のｎ型バッファ層と幅広のトレンチ溝を形成する工程を示す図である。
【図１１Ｂ】本発明の第３実施形態の半導体装置の製造方法のマスクを縮小加工する工程を示す図である。
【図１１Ｃ】本発明の第３実施形態の半導体装置の製造方法の半導体層の加工と除去とをする工程を示す図である。
【図１１Ｄ】本発明の第３実施形態の半導体装置の製造方法のゲート絶縁膜とサイドゲートとｐ型ベース層を形成する工程を示す図である。
【図１１Ｅ】本発明の第３実施形態の半導体装置の製造方法のｎ型ソース層を形成する工程を示す図である。
【図１１Ｆ】本発明の第３実施形態の半導体装置の製造方法の平坦化させる工程を示す図である。
【図１１Ｇ】本発明の第３実施形態の半導体装置の製造方法の半導体層の表面を露出させる工程を示す図である。
【図１１Ｈ】本発明の第３実施形態の半導体装置の製造方法のｐ型コンタクト層を形成する工程を示す図である。
【図１２】本発明の第４実施形態の電力変換装置の回路構成の一例と直流電源と三相交流モータとの接続の関係を示す図である。
【図１３】従来型半導体装置の要部構成を示す断面図である。
【図１４】他の従来型半導体装置の製造方法を説明するための断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明を実施する形態について、図面を参照して説明する。なお、各図および各実施形態において、同一または類似の構成要素には同じ符号を付し、適宜、説明を省略する。
【００１０】
＜第１実施形態＞
本発明に係る半導体装置の第１実施形態について図１〜図５Ｈを参照して説明する。
【００１１】
《断面構造・その１》
図１は、本発明の第１実施形態の半導体装置の断面（図３中Ａ−Ａ’）構造を示す図である。図１を簡単に説明する。詳細な説明は、別の断面（図３中Ｂ−Ｂ’）構造を示す図４とともに後記する。
図１において、半導体装置は一対の主表面を有する半導体基板を基に形成されている。この半導体基板の一対の主表面に相当する一方の表面が、図１の上方の面であり、他方の表面が、図１の下方の面である。ただし、半導体基板は第１実施形態の半導体装置を形成する過程において、様々に加工されるので、正確に一致するわけではない。一対の主表面を有する半導体基板との概略の関係を示したものであり、詳細は後記する。
図１の上面には、ＩＧＢＴのエミッタ電極ＥＭＴが形成されており、下面には、ＩＧＢＴのコレクタ電極ＣＯＬが形成されている。
【００１２】
《平面構造》
次に、半導体装置の平面構造について説明する。
図２は、本発明の第１実施形態の半導体装置の上面から見た平面構造を示す図である。
ただし、半導体装置の上面には、図１に示したようにエミッタ電極ＥＭＴが配置されており、図２でエミッタ電極ＥＭＴを表記すると、半導体装置の中の構造を示すのが困難になるので、エミッタ電極ＥＭＴの表記は省略している。
【００１３】
図２において、ＩＧＢＴ構造からなる複数のトランジスタがアクティブ領域ＡＣＴに形成されている。
また、アクティブ領域ＡＣＴに形成されたトランジスタ構造の同一の繰り返しパターンの単位をセルＣＥＬＬとしている。なお、セルＣＥＬＬは必ずしもトランジスタ１個ではなく、図３に後記するように複数のトランジスタを組み合わせた同一パターンを単位としている
アクティブ領域ＡＣＴには、多数のセルＣＥＬＬが配置されている。
また、アクティブ領域ＡＣＴに形成されたトランジスタ構造に半導体装置の外部から電気信号をＩＧＢＴのゲート電極（トレンチゲートＴＧ）に接続する接続端子としてゲートパッドＧＰが備えられている。
【００１４】
なお、アクティブ領域ＡＣＴは、一例として３領域で表記されているが、アクティブ領域ＡＣＴとアクティブ領域ＡＣＴとの間の領域は、半導体装置としての配線領域としても用いられている。
図２において、図示されていないエミッタ電極ＥＭＴと同じ製造工程で、前記の配線領域の配線層が形成される。
また、コレクタ電極ＣＯＬは、図１の下方の面に位置しているので、図２には示されていない。
したがって、ＩＧＢＴとしてのエミッタ電極ＥＭＴとコレクタ電極ＣＯＬは、図２では図示していない部分において、半導体装置の外部と接続される。
また、アクティブ領域ＡＣＴの周辺を取り囲むように、トランジスタを電気的に絶縁隔離し、半導体装置をデバイスとして有用なものとするためのターミネーション領域ＴＥＲが配置されている。
【００１５】
《セルＣＥＬＬの平面構造》
次に図３及び図２に示したセルＣＥＬＬについて説明する。
図３は、本発明の第１実施形態の半導体装置のアクティブ領域ＡＣＴに形成されたセルＣＥＬＬ（図２）の平面構造を拡大して模式的に示す図である。
図３において、一対のトレンチゲートＴＧが規則的に形成されている。また、一対のトレンチゲートＴＧの間にＨ型形状の導電型がｎ型（第１導電型）であるｎ型ソース層ＮＳ（第２半導体層）が繰り返し形成されている。さらに一対のトレンチゲートＴＧと平行して導電型がｐ型（第２導電型）であるｐ型コンタクト層ＰＣ（第３半導体層）、およびコンタクトホールＴＨが形成されている。
【００１６】
また、以上の一対のトレンチゲートＴＧ、Ｈ型形状のｎ型ソース層ＮＳ、平行するｐ型コンタクト層ＰＣおよびコンタクトホールＴＨによる列状のパターンが、図３においては、３列として示されている。
図２に示したアクティブ領域ＡＣＴには、ＣＥＬＬと表記した領域のみならず、前記した列状のパターンが繰り返し、規則的に多数形成されている。
また、図３において、「Ａ、Ａ’」、「Ｂ、Ｂ’」で示した部分は、それぞれ図１、図４の断面図の切断線を表記している。
【００１７】
なお、前記したように図３は、構造を見やすいように表記するために模式的に示した図である。以下の点において、図３は、図１、図２、図４と必ずしも正確には対応していない。
<1>エミッタ電極ＥＭＴの表記を省略している。
<2>セルＣＥＬＬのなかのトランジスタ（ＩＧＢＴ）の個数と大きさは、必ずしも図２を反映しているものではない。
<3>図３において３列で示された列状のパターンの間の領域は、図１、図４に示すようにｐ型コンタクト層ＰＣが存在するが、図３において、この列状のパターンの間の領域のｐ型コンタクト層ＰＣの表記を省略している。
<4>図４において示すように、ｎ型ソース層ＮＳの上にコンタクトホールＴＨが形成されているので、図３においてもコンタクトホールＴＨとｎ型ソース層ＮＳの交差する箇所においては、上部に位置するコンタクトホールＴＨが表記される筈であるが、ｎ型ソース層ＮＳを表記している。これは、ｎ型ソース層ＮＳが平面として見た場合に「Ｈ」型の形状であることを優先して表記したためである。
【００１８】
《断面構造・その２》
再び図１に戻り、本発明の第１実施形態の半導体装置の断面（図３中Ａ−Ａ’）構造について説明する。
また、図４は、本発明の第１実施形態の半導体装置の断面（図３中Ｂ−Ｂ’）構造を示す図である。
なお、第１実施形態の半導体装置の構造の説明の都合上、図１の断面図と図４の断面図をあわせて説明する。
図１のＡ−Ａ’断面図と図４のＢ−Ｂ’断面図において、コレクタ電極ＣＯＬに接してホールエミッタ層ＰＥが形成されており、さらにｎ型バッファ層ＮＢとｎ型ドリフト層ＮＤが順次形成されている。
また、ｎ型ドリフト層ＮＤ内に一対のトレンチゲートＴＧが形成されており、ゲート絶縁膜ＧＯＸを介してゲート電極が埋め込まれている。
【００１９】
図１のＡ−Ａ’断面図における一対のトレンチゲートＴＧの間（第１領域）には凸型形状の半導体層が形成されている。
また、図４のＢ−Ｂ’断面図における一対のトレンチゲートＴＧの間（第２領域）には、前記の第１領域の凸型形状の段差部と同じ高さにｎ型ソース層ＮＳが形成されている。
第１領域および第２領域のｎ型ソース層ＮＳは、それぞれコンタクトホールＴＨを介してエミッタ電極ＥＭＴと接している。
なお、凸型形状の半導体層とは、図１における断面構造において、ｐ型ベース層ＰＢとｐ型コンタクト層ＰＣとｎ型ソース層ＮＳとを併せた形状部分として定義する。
図１においては、ｐ型ベース層ＰＢとｐ型コンタクト層ＰＣとｎ型ソース層ＮＳとに別々な半導体層となっているが、不純物原子と不純物濃度に相異はあっても、いずれも半導体層であり、後記する製造工程を示す図５Ｄにおけるｐ型ベース層ＰＢの形成される部分に相当する。
また、図１において、前記の凸型形状の半導体層内には、ｐ型ベース層ＰＢ及びｐ型コンタクト層ＰＣが形成されており、段差部においてｎ型ソース層ＮＳが形成されている。
【００２０】
以上の構造によって、トレンチゲートＴＧ（ゲート電極）の電位を制御することにより、ゲート絶縁膜ＧＯＸを介してｐ型ベース層ＰＢ（ベース）の電位を制御し、エミッタ電極ＥＭＴとコンタクトホールＴＨを介して接続されたｐ型コンタクト層ＰＣ、ｐ型ベース層ＰＢ、ｎ型ドリフト層ＮＤ（第１半導体層）、ｎ型バッファ層ＮＢ、ホールエミッタ層ＰＥ、コレクタ電極ＣＯＬの経路、並びに、エミッタ電極ＥＭＴとコンタクトホールＴＨを介して接続されたｎ型ソース層ＮＳ、ｐ型ベース層ＰＢに形成された反転層（ｎチャネル）、ｎ型ドリフト層ＮＤ（第１半導体層）、ｎ型バッファ層ＮＢ、ホールエミッタ層ＰＥ、コレクタ電極ＣＯＬの経路で電流が流れるＩＧＢＴが形成される。
なお、図１、図４において、第１絶縁膜ＯＸ１と第２絶縁膜ＯＸ２は、ＩＧＢＴをデバイスとして構成するために必要な要素としての絶縁層である。
【００２１】
＜第１実施形態の半導体装置の製造方法＞
次に、本発明の第１実施形態の半導体装置の製造方法について説明する。
図５Ａ〜５Ｈは、本発明の第１実施形態の半導体装置の製造方法の各工程を示す図である。以下において、順に各工程を説明する。
【００２２】
《ｎ型バッファ層とトレンチ溝を形成する工程》
図５Ａは、本発明の第１実施形態の半導体装置の製造方法のｎ型バッファ層ＮＢとトレンチ溝ＴＲを形成する工程を示す図である。
図５Ａにおいて、まず始めに、一対の主表面（表面と裏面）を有する半導体基板（Ｓｉ基板）を用意し、公知のイオン打ち込みにより、このＳｉ基板（厚さ約３５０μｍ）の裏面の全領域にリンイオンを打ち込み深さ約２０μｍのｎ型バッファ層ＮＢを形成する。
また、反対側であるＳｉ基板の表面に公知のドライエッチング法により深さ約５μｍのトレンチ溝ＴＲを形成する。なお、このときにはマスクＭＳＫを用いて、所望の領域を選択的にドライエッチングして、トレンチ溝ＴＲを形成する。
【００２３】
《ゲート絶縁膜とトレンチゲートとｐ型ベース層を形成する工程》
図５Ｂは、本発明の第１実施形態の半導体装置の製造方法のゲート絶縁膜ＧＯＸとトレンチゲートＴＧとｐ型ベース層ＰＢを形成する工程を示す図である。
図５Ｂにおいて、まず、マスクＭＳＫを撤去する。
次に、公知の熱酸化法によりゲート絶縁膜ＧＯＸ（膜厚約１００ｎｍ）を全面的に形成する。このとき、トレンチ溝ＴＲの内部の底や側面にも、ゲート絶縁膜ＧＯＸは、形成される。
次に、公知のＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜を埋め込み、トレンチゲートＴＧを形成する。なお、トレンチ溝ＴＲの内部以外のポリシリコン膜は除去される。
【００２４】
さらにボロンイオンを打ち込みｐ型ベース層ＰＢを形成する。
なお、ボロンイオンの打ち込みは、全面的に行なわれる。ゲート絶縁膜ＧＯＸの膜厚は薄いのでボロンイオンはゲート絶縁膜ＧＯＸを透過する。なお、このときのボロンイオンの打ち込みの所定のエネルギーと時間により、所望のｐ型ベース層ＰＢの深さとｐ型の濃度が選択できる。
また、このときのボロンイオンによって形成されるｐ型ベース層ＰＢの不純物濃度は、トレンチゲートＴＧのポリシリコン膜の不純物濃度よりも桁違いに低い。この濃度の差異によって、前記したボロンイオンの打ち込みは、トレンチゲートＴＧに影響を殆ど与えないで行うことが可能である。
【００２５】
《ゲート絶縁膜を選択的に除去する工程》
図５Ｃは、本発明の第１実施形態の半導体装置の製造方法のゲート絶縁膜ＧＯＸを選択的に除去する工程を示す図である。
図５Ｃにおいて、公知のホトリソグラフィによりレジストマスクＲＥＳを形成する。このレジストマスクＲＥＳは、必要な箇所のゲート絶縁膜ＧＯＸは残し、不要な箇所のゲート絶縁膜ＧＯＸは除去するように、領域を選択するものである。
レジストマスクＲＥＳに覆われていない領域は、ゲート絶縁膜ＧＯＸが除去される。
なお、断面Ａ−Ａ’の部分はトランジスタが形成される箇所であり、断面Ｂ−Ｂ’の部分はトランジスタが形成されない箇所であるので、断面Ａ−Ａ’と断面Ｂ−Ｂ’においては、ｐ型ベース層ＰＢ上のゲート絶縁膜ＧＯＸを残すか、あるいは除去するかの工程上の差異がある。
【００２６】
《トレンチゲート間の半導体層の加工と除去する工程》
図５Ｄは、本発明の第１実施形態の半導体装置の製造方法のトレンチゲート間の半導体層の加工と除去とをする工程を示す図である。
図５Ｄにおいて、公知のドライエッチングにより、レジストマスクＲＥＳによって選択的に半導体層（ＰＢ）をエッチングする。このエッチングは所定の深さまで行われるので、所定の深さの下の半導体層（ＰＢ）は残される。
したがって、断面Ａ−Ａ’ではトレンチゲートＴＧ間の半導体層（ＰＢ）は、レジストマスクＲＥＳに覆われた箇所と覆われていない箇所があり、覆われていない箇所がエッチングされるので、凸型形状に加工される。
また、断面Ｂ−Ｂ’ではトレンチゲートＴＧ間の半導体層（ＰＢ）は、レジストマスクＲＥＳに覆われていないので、上部が一律的に除去される形状となる。
このために図５Ｄの断面Ａ−Ａ’と断面Ｂ−Ｂ’に示すような形状に半導体層（ＰＢ）は加工、あるいは除去される。
なお、以上の工程を経た凸型形状の半導体層の段差部は、図３のように半導体基板を平面的に見た場合に、「Ｈ」型の形状（Ｈ型形状）となる。
【００２７】
《ｎ型ソース層ＮＳを形成する工程》
図５Ｅは、本発明の第１実施形態の半導体装置の製造方法のｎ型ソース層ＮＳを形成する工程を示す図である。
図５Ｅにおいて、図５Ｄに示す工程で使用した同じレジストマスクＲＥＳを用いて、図５Ｅの工程において、リンイオンを打ち込み段差部にｎ型ソース層ＮＳを形成する。
なお、このｎ型ソース層ＮＳを形成するリンイオンの打ち込みの不純物（リン）濃度は、ｐ型ベース層ＰＢをｎ型に反転させる濃度である。しかし、打ち込みエネルギーは低く抑えて、ｐ型ベース層ＰＢの下部には到達しないエネルギーが選択される。
また、ｎ型ソース層ＮＳを形成するリンイオンの打ち込みの不純物（リン）濃度は、トレンチゲートＴＧを形成するポリシリコン膜の不純物濃度よりは低く設定されているので、トレンチゲートＴＧには事実上、影響を与えない。
なお、以上の工程を経たｎ型ソース層ＮＳは、凸型形状の半導体層の段差部に相当する箇所に形成されるので、図３においてはＨ型形状となる。
【００２８】
《平坦化の工程》
図５Ｆは、本発明の第１実施形態の半導体装置の製造方法の平坦化の工程を示す図である。
図５Ｆにおいて、まず、レジストマスクＲＥＳを除去した後に、ＢＰＳＧ（Boron Phosphorus Silicon Glass）などの第１絶縁膜ＯＸ１を全面的に形成し、熱処理により平坦化させる。
この平坦化の工程により、図５Ａ〜図５Ｅの各工程によって生じた表面の段差が解消される。
【００２９】
《半導体層の表面を露出させる工程》
図５Ｇは、本発明の第１実施形態の半導体装置の製造方法の半導体層の表面を露出させる工程を示す図である。
図５Ｇにおいて、第１絶縁膜ＯＸ１をエッチングし、半導体層の表面を露出させる。なお、表面を露出させる半導体層はｐ型ベース層ＰＢであるが、断面Ｂ−Ｂ’におけるｎ型ソース層ＮＳ直下のｐ型ベース層ＰＢは該当しない。
【００３０】
《ｐ型コンタクト層ＰＣを形成する工程》
図５Ｈは、本発明の第１実施形態の半導体装置の製造方法のｐ型コンタクト層ＰＣを形成する工程を示す図である。
図５Ｈにおいて、次に、ボロンイオンを全面的に打ち込み、ｐ型コンタクト層ＰＣを形成する。これによって、ｐ型ベース層ＰＢの表面近くのｐ型不純物濃度を高め、エミッタ電極ＥＭＴを形成する金属とオーミックなコンタクトがとれるｐ型不純物濃度とする。
この時、ｎ型ソース層ＮＳは膜厚の厚い第１絶縁膜ＯＸ１で覆われているため、ボロンイオンは打ち込まれない。そのために、ボロンイオンの打ち込みのエネルギーは、ｎ型ソース層ＮＳを覆う第１絶縁膜ＯＸ１を通過できないエネルギーの範囲で選択される。
また、ｐ型コンタクト層ＰＣは、凸型形状の半導体層に注入されるので、凸型形状の半導体層の段差部に形成されているｎ型ソース層ＮＳとずれることなく配置されることになる。
【００３１】
《ホールエミッタ層とエミッタ電極とコレクタ電極を形成する工程》
図示を省略しているが、図５Ｈの工程が済んだ後に、次の工程が行われる。
<5I1>公知のＣＶＤ法により第２絶縁膜ＯＸ２を形成する。
<5I2>公知のイオン打ち込みによりホールエミッタ層ＰＥを形成する。
<5I3>第２絶縁膜ＯＸ２の所定の位置にコンタクトホールＴＨを開ける。
<5I4>エミッタ電極ＥＭＴを形成する。
<5I5>コレクタ電極ＣＯＬを形成する。
【００３２】
以上の工程によって、図１及び図４に示した断面構造の半導体装置（ＩＧＢＴ）が得られる。
第１実施形態によれば、半導体層の段差を利用してｎ型ソース層ＮＳとｐ型コンタクト層ＰＣを形成するため、マスク合わせずれを防止できる。これはラッチアップの防止に効果がある。なお、従来技術の工程では、ｎ型ソース層ＮＳとｐ型コンタクト層ＰＣの形成においては、それぞれ別のマスクによって、形成していたので、マスクずれによるｎ型ソース層ＮＳとｐ型コンタクト層ＰＣの配置がずれる可能性があった。
さらに、ｐ型コンタクト層ＰＣの拡散時間の制御によりｎ型ソース層ＮＳとｐ型コンタクト層ＰＣの重なり部分を制御できるため、閾値変動や短絡耐量低下などの特性変動を抑制できるという効果がある。
【００３３】
＜第２実施形態＞
本発明に係る半導体装置の第２実施形態について図２、図３、図６、図７を参照して説明する。
本発明第２の実施形態における半導体装置の平面図は、図２と同様であり、アクティブ領域ＡＣＴの拡大図は図３と同様である。
図６は、本発明の第２実施形態の半導体装置の断面（図３中Ａ−Ａ’）構造を示す図である。
図７は、本発明の第２実施形態の半導体装置の断面（図３中Ｂ−Ｂ’）構造を示す図である。
図６、図７がそれぞれ図１、図４と異なるのは、一対のトレンチゲートＴＧの内側の半導体層が凸型形状であるだけでなく、外側の半導体層も凸型形状である点である。
【００３４】
なお、「外側の半導体層も凸型形状」とは、図６において、中央付近に位置する凸型形状の半導体層（ＰＢ＋ＮＳ＋ＰＣ）が内側の凸型形状の半導体層として、その左右に位置する凸型形状の半導体層（ＰＢ＋ＰＣ）を「外側の半導体層も凸型形状」として見立てたものである。なお、図６においては、凸型形状の外側の半導体層は左右方向において半分しか表記していない。
この半導体層の形状以外は、図６、図７はそれぞれ図１、図４と同じ構成であるので重複する説明は省略する。
【００３５】
＜第２実施形態の半導体装置の製造方法＞
次に、本発明の第２実施形態の半導体装置の製造方法について説明する。
図８Ａ〜８Ｈは、本発明の第２実施形態の半導体装置の製造方法の各工程を示す図である。以下において、順に各工程を説明する。
【００３６】
《ｎ型バッファ層とトレンチ溝を形成する工程》
図８Ａは、本発明の第２実施形態の半導体装置の製造方法のｎ型バッファ層ＮＢとトレンチ溝ＴＲを形成する工程を示す図である。
図８Ａにおいて、まず始めに、公知のイオン打ち込みによりＳｉ基板（厚さ約３５０μｍ）の裏面にリンイオンを打ち込み、深さ約２０μｍのｎ型バッファ層ＮＢを形成する。
次に、反対側であるＳｉ基板の表面に公知のドライエッチング法によりＳｉ基板の表面に深さ約５μｍのトレンチ溝ＴＲを形成する。なお、このときにはマスクＭＳＫを用いて、所望の領域を選択的にドライエッチングして、トレンチ溝ＴＲを形成する。
その後に、図８Ａの断面Ｂ−Ｂ’を示す図において中央部分のトレンチ溝間のマスクＭＳＫを除去する。
なお、図８Ａは、既に断面Ｂ−Ｂ’の中央の部分のマスクＭＳＫを除去してしまった状況を図示している。
【００３７】
《マスクを縮小加工する工程》
図８Ｂは、本発明の第２実施形態の半導体装置の製造方法のマスクＭＳＫを縮小加工する工程を示す図である。
図８Ｂにおいて、次に、公知の等方性エッチングによりマスクＭＳＫを縮小加工（エッチング量約０．５μｍ）する。
【００３８】
《半導体層の加工と除去する工程》
図８Ｃは、本発明の第２実施形態の半導体装置の製造方法の半導体層の加工と除去とをする工程を示す図である。
図８Ｃにおいて、次に、公知のドライエッチングにより図３の断面Ａ−Ａ’ではトレンチ溝ＴＲ間の半導体層を凸型形状に加工し、図３の断面Ｂ−Ｂ’ではトレンチ溝ＴＲ間の半導体層を除去する。
なお、縮小加工されたマスクＭＳＫにしたがって、半導体層を所定の深さまで加工すれば、図８Ｃの断面Ａ−Ａ’と断面Ｂ−Ｂ’の加工は同一工程で同時に達成される。
また、図８Ｃの断面Ａ−Ａ’におけるトレンチ溝ＴＲにおける半導体層の段差部の形状は、トレンチ溝ＴＲに対して、対称に形成されている。これは第１実施形態の図５Ｄにおける半導体層の段差部の形状が左右対称となる保証がないこととは異なる。第１実施形態の図５ＤではレジストマスクＲＥＳのマスクずれによっては、トレンチ溝ＴＲに対して半導体層の段差部の形状の対称性が損なわれる可能性がある。
これに対して、図８Ｃの断面Ａ−Ａ’においては、トレンチ溝ＴＲに対して自己整合的に半導体層の段差部が形成されるので、トレンチ溝ＴＲに対しての対称性が高まる。
【００３９】
《ゲート絶縁膜とトレンチゲートを形成する工程》
図８Ｄは、本発明の第２実施形態の半導体装置の製造方法のゲート絶縁膜ＧＯＸとトレンチゲートＴＧを形成する工程を示す図である。
図８Ｄにおいて、マスクＭＳＫを除去した後に、公知の熱アニールによりゲート絶縁膜ＧＯＸ（膜厚約１００ｎｍ）を全面的に形成する。
そして、次に、公知のＣＶＤ法によりポリシリコン膜を埋め込み、トレンチゲートＴＧを形成する。なお、トレンチ溝ＴＲの内部以外のポリシリコン膜は除去される。
さらにボロンイオンを所定のエネルギーで全面に打ち込み、ｐ型ベース層ＰＢを形成する。
【００４０】
《ｎ型ソース層ＮＳを形成する工程》
図８Ｅは、本発明の第２実施形態の半導体装置の製造方法のｎ型ソース層ＮＳを形成する工程を示す図である。
図８Ｅにおいて、公知のホトリソグラフィによりレジストマスクを形成し、リンイオンを打ち込みｎ型ソース層ＮＳを形成する。
なお、このとき、凸型形状の半導体層の段差部にｎ型ソース層ＮＳが形成されるが、それのみならず、凸型形状の半導体層の頂上部にもｎ型不純物層ＮＳ２が形成される。
しかしながら、このｎ型不純物層ＮＳ２は後記するようにｐ型コンタクト層ＰＣを打ち込む工程において、ｐ型に反転して消えてしまう。
【００４１】
《平坦化させる工程》
図８Ｆは、本発明の第２実施形態の半導体装置の製造方法の平坦化させる工程を示す図である。
図８Ｆにおいて、ＢＰＳＧなどの第１絶縁膜ＯＸ１を全面的に形成し、熱処理により平坦化させる。
この平坦化の工程により、図８Ａ〜図８Ｅの各工程によって生じた表面の段差が解消される。
【００４２】
《半導体層の表面を露出させる工程》
図８Ｇは、本発明の第２実施形態の半導体装置の製造方法の半導体層の表面を露出させる工程を示す図である。
図８Ｇにおいて、第１絶縁膜ＯＸ１をエッチングし、半導体層（ＰＢ＋ＮＳ２）の表面を露出させる。
【００４３】
《ｐ型コンタクト層ＰＣを形成する工程》
図８Ｈは、本発明の第２実施形態の半導体装置の製造方法のｐ型コンタクト層ＰＣを形成する工程を示す図である。
図８Ｈにおいて、ボロンイオンを全面的に打ち込みｐ型コンタクト層ＰＣを形成する。
この工程により、ｐ型ベース層ＰＢの表面近くのｐ型不純物濃度を高め、エミッタ電極ＥＭＴを形成する金属とオーミックなコンタクトがとれるｐ型不純物濃度とする。
また、このとき、半導体層表面のｎ型不純物層ＮＳ２は、ボロンイオンによりｐ型に反転する。しかし、その他のｎ型ソース層ＮＳは、第１絶縁膜ＯＸ１で覆われているため、ボロンイオンは打ち込まれない。
そのために、ボロンイオンの打ち込みのエネルギーは、ｎ型ソース層ＮＳを覆う第１絶縁膜ＯＸ１を通過できないエネルギーの範囲で選択される。
【００４４】
《ホールエミッタ層とエミッタ電極とコレクタ電極を形成する工程》
図示を省略しているが、図８Ｈの工程が済んだ後に、次の工程が行われる。
<8I1>公知のＣＶＤ法により第２絶縁膜ＯＸ２を形成する。
<8I2>公知のイオン打ち込みによりホールエミッタ層ＰＥを形成する。
<8I3>第２絶縁膜ＯＸ２の所定の位置にコンタクトホールＴＨを開ける。
<8I4>エミッタ電極ＥＭＴを形成する。
<8I5>コレクタ電極ＣＯＬを形成する。
【００４５】
以上の工程によって、図６及び図７に示した断面構造の半導体装置（ＩＧＢＴ）が得られる。
第２実施形態によれば、前記したように半導体層の段差部を自己整合的に形成できるため、マスク合わせずれの問題は発生せず、ｎ型ソース層ＮＳとｐ型コンタクト層ＰＣの重なり部分を精度良く制御できる。
したがって、閾値変動や短絡耐量低下などの特性変動をより効果的に抑制できる。
さらに、マスク合わせずれの問題が生じないためトレンチゲートＴＧの間隔を狭くすることができ、半導体装置をコンパクト化するとともに、損失を低減できる。
【００４６】
なお、以上の製造工程を経た結果、図６、図７の断面図に示された一対のトレンチゲートＴＧの内側の半導体層が凸型形状であるだけでなく、外側の半導体層も凸型形状である構造の半導体装置ができたのであって、外側の半導体層も凸型形状にすることが目的であったわけではない。
第２実施形態の製造工程によって、ｎ型ソース層ＮＳとｐ型コンタクト層ＰＣの重なり部分を精度良く制御できることやトレンチゲートＴＧの間隔を狭くできることが大きな効果である。
【００４７】
＜第３実施形態＞
次に、本発明に係る半導体装置の第３実施形態について図２、図３、図９、図１０を参照して説明する。
本発明の第３の実施形態における半導体装置の平面図は、図２と同様であり、アクティブ領域ＡＣＴの拡大図は図３と同様である。
図９は、本発明の第３実施形態の半導体装置の断面（図３中Ａ−Ａ’）構造を示す図である。
図１０は、本発明の第３実施形態の半導体装置の断面（図３中Ｂ−Ｂ’）構造を示す図である。
図９、図１０がそれぞれ図１、図４と異なるのは、一対のトレンチゲートＴＧの代わりに、一対のゲート電極がサイドゲートＳＧになっている点と、一対のサイドゲートＳＧの外側の半導体層がエッチングされてなくなり、その部分が代わりに第１絶縁膜ＯＸ１となっている点である。
この半導体層の形状以外は、図９、図１０はそれぞれ図１、図４と同じ構成であるので重複する説明は省略する。
【００４８】
＜第３実施形態の半導体装置の製造方法＞
次に、本発明の第３実施形態の半導体装置の製造方法について説明する。
図１１Ａ〜１１Ｈは、本発明の第３実施形態の半導体装置の製造方法の各工程を示す図である。以下において、順に各工程を説明する。
【００４９】
《ｎ型バッファ層と幅広のトレンチ溝を形成する工程》
図１１Ａは、本発明の第３実施形態の半導体装置の製造方法のｎ型バッファ層ＮＢと幅広のトレンチ溝ＷＴＲを形成する工程を示す図である。
図１１Ａにおいて、まず始めの工程として、公知のイオン打ち込みによりＳｉ基板（厚さ約３５０μｍ）の裏面にリンイオンを打ち込み、深さ約２０μｍのｎ型バッファ層ＮＢを形成する。
次に、マスクＭＳＫをＳｉ基板の表面に選択的な形状で形成する。
次に、マスクＭＳＫで選択された領域において、公知のドライエッチング法によりＳｉ基板の表面に深さ約５μｍの幅広のトレンチ溝ＷＴＲを形成する。
その後、図３の断面Ａ-Ａ’においては、マスクＭＳＫを残し、断面Ｂ−Ｂ’においてマスクＭＳＫが無くなるように、マスクＭＳＫを選択的に除去する。
図１１Ａは、以上の工程がすべて行われた状態を表記している。
【００５０】
《マスクを縮小加工する工程》
図１１Ｂは、本発明の第３実施形態の半導体装置の製造方法のマスクＭＳＫを縮小加工する工程を示す図である。
図１１Ｂにおいて、その後、公知の等方性エッチングによりマスクＭＳＫを縮小加工（エッチング量約０．５μｍ）する。
【００５１】
《半導体層の加工と除去する工程》
図１１Ｃは、本発明の第３実施形態の半導体装置の製造方法の半導体層の加工と除去とをする工程を示す図である。
図１１Ｃにおいて、マスクＭＳＫに基づき公知のドライエッチングにより半導体層をエッチングする。すると、図３の断面Ａ−Ａ’では幅広のトレンチ溝ＷＴＲ間の半導体層は、マスクＭＳＫがある部分の下においてはエッチングされず、マスクＭＳＫがない箇所においては、所定の深さまで半導体層はエッチングされる。
したがって、図１１Ｃの断面Ａ−Ａ’のマスクＭＳＫがある部分の近傍において半導体層ＮＤは、凸型形状に加工される。
一方、図３の断面Ｂ−Ｂ’の幅広のトレンチ溝ＷＴＲ間の半導体層の上には、マスクＭＳＫがないので、前記のドライエッチングの工程において、半導体層（ＮＤ）は一律に所定の深さ（高さ）までエッチングされる。そのため、断面Ａ−Ａ’の凸型形状とは異なり、断面Ｂ−Ｂ’においては所定の高さの半導体層の上面が平坦な形状となる。
【００５２】
《ゲート絶縁膜とサイドゲートとｐ型ベース層を形成する工程》
図１１Ｄは、本発明の第３実施形態の半導体装置の製造方法のゲート絶縁膜とサイドゲートとｐ型ベース層ＰＢとを形成する工程を示す図である。
図１１Ｄにおいて、マスクＭＳＫを除去した後に、公知の熱アニールによりゲート絶縁膜（膜厚約１００ｎｍ）を全面的に形成する。
また、公知のＣＶＤ法によりポリシリコン膜を選択的に形成し、サイドゲートＳＧを形成する。
さらに、公知のホトリソグラフィによりレジストマスクを形成し、ボロンイオンを選択的に打ち込みｐ型ベース層ＰＢを形成する。
【００５３】
《ｎ型ソース層を形成する工程》
図１１Ｅは、本発明の第３実施形態の半導体装置の製造方法のｎ型ソース層ＮＳを形成する工程を示す図である。
図１１Ｅにおいて、前記のレジストマスクを用いて、リンイオンを打ち込みｎ型ソース層ＮＳを形成する。
このとき、併せて、凸型形状の半導体層（ＰＢ）の頂上部にもｎ型不純物層ＮＳ２が形成される。しかしながら、このｎ型不純物層ＮＳ２は、後記するようにｐ型コンタクト層ＰＣを形成するためにボロンイオンを打ち込む工程において、ｐ型に反転して消えてしまう。
なお、ｎ型ソース層ＮＳを形成するリンイオンの打ち込みのエネルギーは、図１１Ｄで説明したｐ型ベース層ＰＢを形成するボロンイオンの打ち込みのエネルギーよりも低く設定して、ｐ型ベース層ＰＢが残るようにする。
【００５４】
《平坦化させる工程》
図１１Ｆは、本発明の第３実施形態の半導体装置の製造方法の平坦化させる工程を示す図である。
図１１Ｆにおいて、次に、ＢＰＳＧなどの第１絶縁膜ＯＸ１を形成し、熱処理により平坦化させる。
この平坦化の工程により、図１１Ａ〜図１１Ｅの各工程によって生じた表面の段差が解消される。
【００５５】
《半導体層の表面を露出させる工程》
図１１Ｇは、本発明の第３実施形態の半導体装置の製造方法の半導体層の表面を露出させる工程を示す図である。
図１１Ｇにおいて、第１絶縁膜ＯＸ１をエッチングし、半導体層（ＰＢ＋ＮＳ２）の表面を露出させる。
【００５６】
《ｐ型コンタクト層ＰＣを形成する工程》
図１１Ｈは、本発明の第３実施形態の半導体装置の製造方法のｐ型コンタクト層ＰＣを形成する工程を示す図である。
図１１Ｈにおいて、ボロンイオンを全面的に打ち込み、ｐ型コンタクト層ＰＣを形成する。
なお、このとき、半導体層表面のｎ型不純物層ＮＳ２は、ボロンイオンによりｐ型に反転するが、第１絶縁膜ＯＸ１で覆われたｎ型ソース層ＮＳは、ボロンイオンが打ち込まれない。つまり、ボロンイオンの打ち込みエネルギーは、第１絶縁膜ＯＸ１で覆われたｎ型ソース層ＮＳに到達しないエネルギーに設定される。
【００５７】
《ホールエミッタ層とエミッタ電極とコレクタ電極を形成する工程》
図示を省略しているが、図１１Ｈの工程が済んだ後に、次の工程が行われる。
<11I1>公知のＣＶＤ法により第２絶縁膜ＯＸ２を形成する。
<11I2>公知のイオン打ち込みによりホールエミッタ層ＰＥを形成する。
<11I3>第２絶縁膜ＯＸ２の所定の位置にコンタクトホールＴＨを開ける。
<11I4>エミッタ電極ＥＭＴを形成する。
<11I5>コレクタ電極ＣＯＬを形成する。
【００５８】
以上の工程によって、図９及び図１０に示した断面構造の半導体装置（ＩＧＢＴ）が得られる。
第３実施形態によれば、ゲート電極がサイドゲート構造であるため、ゲート電極と半導体層との重なり面積が小さく負荷容量を低減できる。
これによって、スイッチングが高速になり半導体装置の損失を低減できる。
【００５９】
＜第４実施形態＞
本発明の半導体装置を電力変換装置に適用した第４実施形態について説明する。
図１２は、本発明の第４実施形態の電力変換装置１０の回路構成の一例と直流電源Ｖｃｃと三相交流モータ３００（交流負荷）との接続の関係を示す図である。
図１２において、第４実施形態である電力変換装置１０は、一対の直流端子であるＰ端子２００、Ｎ端子２０１と、交流出力の相数と同数の交流端子であるＵ端子２１０、Ｖ端子２１１、Ｗ端子２１２とを備えている。
また、一対の電力スイッチング素子１０１および１０２の直列接続からなり、その直列接続点に接続されるＵ端子２１０を出力とするスイッチングレッグを備える。
また、それと同じ構成の電力スイッチング素子１０３および１０４の直列接続からなり、その直列接続点に接続されるＶ端子２１１を出力とするスイッチングレッグを備える。
また、それと同じ構成の電力スイッチング素子１０５および１０６の直列接続からなり、その直列接続点に接続されるＷ端子２１２を出力とするスイッチングレッグを備える。
【００６０】
前記の電力スイッチング素子１０１〜１０６からなる３相分のスイッチングレッグは、Ｐ端子２００、Ｎ端子２０１の直流端子間に接続されて、直流電源Ｖｃｃから直流電力が供給される。
また、電力変換装置１０の３相の交流端子であるＵ端子２１０、Ｖ端子２１１、Ｗ端子２１２は三相交流モータ３００に三相交流電源として接続されている。
また、電力スイッチング素子１０１〜１０６には、それぞれ逆並列にダイオード１１１〜１１６が接続されている。
また、ＩＧＢＴからなる電力スイッチング素子１０１〜１０６のそれぞれのゲートの入力端子には、ゲート回路１２１〜１２６によって制御される。なお、ゲート回路１２１〜１２６は統括制御回路（不図示）によって統括的に制御されている。
ゲート回路１２１〜１２６によって、それぞれ電力スイッチング素子１０１〜１０６を統括的に適切に制御して、直流電源Ｖｃｃの直流電力は、三相交流電力に変換され、Ｕ端子２１０、Ｖ端子２１１、Ｗ端子２１２から出力される。
【００６１】
本発明の第４実施形態の電力変換装置１０では、前記した第１〜第３実施形態のＩＧＢＴを電力スイッチング素子１０１〜１０６として用いている。
第１〜第３実施形態のＩＧＢＴは、前記したように、特性ばらつき、および損失の低減により、信頼性が高く、消費電力が小さい。そのため、第１〜第３実施形態のＩＧＢＴを用いている電力変換装置も同様の特性を有する。したがって、信頼性が高く、消費電力が小さい電力変換装置を提供することができる。
【００６２】
（その他の実施形態）
以上、本発明の実施形態について図面を参照して詳述したが、本発明はこれら実施形態およびその変形に限定されるものではなく、本発明の要旨を逸脱しない範囲の工程、製造、設計変更等があってもよく、以下にその例をあげる。
【００６３】
《塗布型絶縁膜》
第１〜第３実施形態において、第１絶縁膜ＯＸ１の形成方法はＢＰＳＧなどの反応ガスを流して絶縁膜を堆積させる方法を例として示したが、これらには限定されない。ＳＯＧ（Spin On Glass）などの塗布型絶縁膜で形成してもよい。
塗布型絶縁膜を用いた場合には、平坦性が向上し製造歩留まりが向上する効果がある。
【００６４】
《Ｓｉ基板の厚さ、トレンチ溝、幅広のトレンチ溝、ｎ型バッファ層の深さ》
第１〜第３実施形態において、Ｓｉ基板の厚さは約３５０μｍとしたがこれに限るものではなく、電力容量に応じて任意の厚さを選ぶことができる。
また、トレンチ溝ＴＲ、幅広のトレンチ溝ＷＴＲの深さも約５μｍとしたがこれに限るものではなく任意の深さを選ぶことができる。
また、ｎ型バッファ層ＮＢは２０μｍより深くしてもよいし、浅くしてもよい。
ｎ型バッファ層ＮＢを２０μｍより深くした場合、ターンオフ時により多くのホールがコレクタ側に残存するため発振を抑制できる。
また、ｎ型バッファ層ＮＢを２０μｍより浅くした場合、ｎ型ドリフト層ＮＤを厚くできるため耐圧が向上する。
【００６５】
《ゲート絶縁膜の膜厚》
第１〜第３実施形態において、ゲート絶縁膜ＧＯＸの膜厚は約１００ｎｍとしたがこれに限るものではない。
ゲート絶縁膜ＧＯＸの膜厚を薄くすれば、トランジスタの電流が増加しオン電圧を低減できる。また膜厚を厚くすれば、ゲート酸化膜の耐圧が向上し、半導体装置の信頼性が向上する。
これらオン電圧の低減と信頼性の向上はトレードオフの関係にあり、低オン電圧と高信頼性を両立させるためには、ゲート酸化膜の膜厚は５０ｎｍ以上１５０ｎｍ以下であることが望ましい。
【００６６】
《半導体層のｐ、ｎ》
第１〜第３実施形態において、第１導電型の第１半導体層であるＮＤと第１導電型の第２半導体層であるｎ型ソース層ＮＳとを、ｎ型の半導体層とし、第２導電型の第３半導体層であるｐ型コンタクト層をｐ型の半導体層とした例で説明したが、第１導電型と第２導電型のｎ型とｐ型の関係を全く逆の関係にして形成しても本発明の半導体装置は構成できる。用途に応じた様々の半導体装置を提供できる可能性がある。
【００６７】
《縦型ＭＯＳトランジスタ》
第１〜第３実施形態において、Ｓｉ基板の裏面にホールエミッタ層ＰＥを形成した縦型バイポーラトランジスタ（ＩＧＢＴ）の例を示したが、本発明は裏面のホールエミッタ層ＰＥを形成しない縦型ＭＯＳトランジスタにも適用可能である。
【符号の説明】
【００６８】
ＡＣＴ    アクティブ領域
ＣＥＬＬ    セル
ＣＯＬ    コレクタ電極
ＤＩ    誘電体膜
ＥＭＴ    エミッタ電極
ＧＰ    ゲートパッド
ＧＯＸ    ゲート絶縁膜
ＭＳＫ    マスク
ＮＤ    ｎ型ドリフト層、半導体層（第１半導体層）
ＮＢ    ｎ型バッファ層
ＮＳ    ｎ型ソース層（第２半導体層）
ＮＳ２    ｎ型不純物層
ＯＸ１    第１絶縁膜
ＯＸ２    第２絶縁膜
ＰＢ    ｐ型ベース層
ＰＣ    ｐ型コンタクト層（第３半導体層）
ＰＥ    ホールエミッタ層
ＲＥＳ    レジストマスク
ＳＧ    サイドゲート
ＴＥＲ    ターミネーション領域
ＴＨ    コンタクトホール
ＴＧ    トレンチゲート
ＴＲ    トレンチ溝
Ｖｃｃ    直流電源
ＷＴＲ    幅広のトレンチ溝
１０    電力変換装置
１０１〜１０６    電力スイッチング素子、ＩＧＢＴ
１１１〜１１６    ダイオード
１２１〜１２６    ゲート回路
２００    Ｐ端子
２０１    Ｎ端子
２１０    Ｕ端子
２１１    Ｖ端子
２１２    Ｗ端子
３００    モータ
【図１】
2014011369.tif 000003
【図２】
2014011369.tif 000004
【図３】
2014011369.tif 000005
【図４】
2014011369.tif 000006
【図５Ａ】
2014011369.tif 000007
【図５Ｂ】
2014011369.tif 000008
【図５Ｃ】
2014011369.tif 000009
【図５Ｄ】
2014011369.tif 000010
【図５Ｅ】
2014011369.tif 000011
【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１２】
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【図１３】
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【図１４】
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