(57)【要約】【課題】ドレイン電流の低減を抑制しつつ、かつスイッチング特性を向上可能な炭化珪素半導体装置およびその製造方法を提供する。【解決手段】炭化珪素半導体装置１の製造方法は以下の工程を有している。主面１０ａを有する炭化珪素基板１０が準備される。炭化珪素基板１０は、第１導電型領域１７と、第２導電型を有しかつ第１導電型領域１７を挟む一対のウェル領域１３と、一対のウェル領域１３の各々の間に配置されかつ第１導電型領域１７と接するｎ型領域３とを含む。炭化珪素基板１０の主面１０ａを酸化することによりウェル領域１３および第１導電型領域１７に接するゲート絶縁膜１５が形成される。第１導電型がｎ型の場合、ｎ型領域３の不純物濃度は第１導電型領域１７の不純物濃度よりも高い。第１導電型がｐ型の場合、ｎ型領域３の不純物濃度はウェル領域１３の不純物濃度よりも高い。【選択図】図１
2014060272.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する炭化珪素基板を準備する工程を備え、
前記炭化珪素基板は、第１導電型を有する第１導電型領域と、前記第１導電型とは異なる第２導電型を有しかつ前記第１導電型領域を挟む一対のウェル領域と、前記一対のウェル領域の各々の間に配置されかつ前記第１導電型領域と接するｎ型領域とを含み、かつ前記炭化珪素基板に含まれる前記一対のウェル領域の各々および前記ｎ型領域は前記炭化珪素基板の前記主面に露出して形成されており、さらに、
前記炭化珪素基板の前記主面を酸化することにより前記ウェル領域および前記第１導電型領域に接するゲート絶縁膜を形成する工程を備え、
前記第１導電型がｎ型の場合、前記ｎ型領域の不純物濃度は前記第１導電型領域の不純物濃度よりも高く、
前記第１導電型がｐ型の場合、前記ｎ型領域の不純物濃度は前記ウェル領域の不純物濃度よりも高い、炭化珪素半導体装置の製造方法。
【請求項２】
前記第１導電型はｎ型である、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記ｎ型領域を形成する工程はイオン注入または拡散により行われる、請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記ｎ型領域の不純物濃度は１×１０17ｃｍ-3以上１×１０20ｃｍ-3以下である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記ｎ型領域の厚みは１０ｎｍ以上５０ｎｍ以下である、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜は、前記第１導電型領域に接する第１領域と、前記一対のウェル領域に接する第２領域とを含み、
前記第１領域の膜厚は前記第２領域の膜厚より大きい、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第１領域の膜厚は前記第２領域の膜厚より３ｎｍ以上大きい、請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
主面を有しかつ第１導電型を有する第１導電型領域を含む炭化珪素基板と、
前記炭化珪素基板の前記主面に接するゲート絶縁膜とを備え、
前記炭化珪素基板は、前記第１導電型とは異なる第２導電型を有しかつ前記第１導電型領域を挟むように配置された一対のウェル領域を含み、
前記ゲート絶縁膜は、前記第１導電型領域に接する第１領域と、前記一対のウェル領域の各々に接する第２領域とを含み、
前記第１領域の膜厚は、前記第２領域の膜厚よりも大きい、炭化珪素半導体装置。
【請求項９】
前記炭化珪素基板は、前記主面と反対側の第２の主面を有し、
前記炭化珪素基板の前記主面は、前記第１領域に接する第１領域主面と、前記第２領域に接する第２領域主面とを含み、
前記第１領域主面は、前記第２領域主面より前記第２の主面の近くに位置している、請求項８に記載の炭化珪素半導体装置。
【請求項１０】
前記第１領域の膜厚は前記第２領域の膜厚より３ｎｍ以上大きい、請求項８または９に記載の炭化珪素半導体装置。
【請求項１１】
前記第１領域の膜厚は４５ｎｍ以上７０ｎｍ以下である、請求項８〜１０のいずれか１項に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置およびその製造方法に関し、より特定的には、スイッチング特性を向上可能な炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
たとえば、非特許文献１において、炭化珪素基板上に形成されたｎ型ドリフト層と、一対のウェル領域と、ゲート絶縁膜とを有するＭＯＳＦＥＴが開示されている。非特許文献１によれば、ドレインソース電流が６５Ａであるオン状態からドレインソース電圧が７５０Ｖであるオフ状態にスイッチさせたときのスイッチングエネルギー損失は９ｍＪであるＭＯＳＦＥＴが開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Brett A.  Hull  et  al.,  "Performance  of  60A,  1200V  4H-SiC  DMOSFETs",  Materials  Science  Forum,  Vols.  615-617,  2009,  pp749-752
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スイッチング特性を向上させるためには、炭化珪素半導体装置の静電容量を低減することが必要である。静電容量は電極間に挟まれた絶縁体の厚みに反比例する。そのため、ゲート絶縁膜の厚みを大きくすることにより静電容量を低減することができる。しかしながら、ゲート絶縁膜の厚みを大きくするとチャネルを流れるドレイン電流が低減する。
【０００６】
本発明はこのような課題を解決するためになされたものであって、その目的は、ドレイン電流の低減を抑制しつつ、かつスイッチング特性を向上可能な炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
発明者らは鋭意研究の結果、以下の知見を得て本発明を想到した。まず、スイッチング特性を向上するためにはデバイスの静電容量を低減することが必要である。デバイスの静電容量の中でも、一対のウェル領域に挟まれたＪＦＥＴ領域とゲート電極とゲート絶縁膜を介して対向する部分の静電容量（帰還容量）を低減することが望ましい。
【０００８】
ＪＦＥＴ領域とゲート電極との静電容量を低減するためには、ＪＦＥＴ領域上のゲート絶縁膜の厚みを大きくすることが有効である。しかしながら、ゲート絶縁膜全体の厚みを大きくすると、チャネルを流れるドレイン電流の値が小さくなってしまう。それゆえ、ＪＦＥＴ領域上のゲート絶縁膜の厚みを大きくし、ウェル領域上のゲート絶縁膜の厚みは小さく保つことが望ましい。
【０００９】
発明者らは、ＪＦＥＴ領域に高不純物濃度を有するｎ型領域を形成し、その後ＪＦＥＴ領域に接するゲート絶縁膜を形成することにより、ＪＦＥＴ領域上のゲート絶縁膜の厚みを大きくし、ウェル領域上のゲート絶縁膜の厚みを小さく保つことができることを見出した。高不純物濃度を有するｎ型領域は、ｐ型領域や低不純物濃度のｎ型領域と比較して酸化速度が速くなる。それゆえ、高不純物濃度を有するｎ型領域をＪＦＥＴ領域に形成することにより、ＪＦＥＴ領域上のゲート絶縁膜の厚みを、ｐ型領域や低不純物濃度のｎ型領域からなるウェル領域上のゲート絶縁膜の厚みよりも大きくすることができる。
【００１０】
そこで、本発明に係る炭化珪素半導体装置の製造方法は以下の工程を有している。主面を有する炭化珪素基板が準備される。炭化珪素基板は、第１導電型を有する第１導電型領域と、第１導電型とは異なる第２導電型を有しかつ第１導電型領域を挟む一対のウェル領域と、一対のウェル領域の各々の間に配置されかつ第１導電型領域と接するｎ型領域とを含む。炭化珪素基板に含まれる一対のウェル領域の各々およびｎ型領域は炭化珪素基板の主面に露出して形成されている。炭化珪素基板の主面を酸化することによりウェル領域および第１導電型領域に接するゲート絶縁膜が形成される。第１導電型がｎ型の場合、ｎ型領域の不純物濃度は第１導電型領域の不純物濃度よりも高い。第１導電型がｐ型の場合、ｎ型領域の不純物濃度はウェル領域の不純物濃度よりも高い。
【００１１】
本発明に係る炭化珪素半導体装置の製造方法によれば、第１導電型領域に炭化珪素基板の主面を含むｎ型領域が形成される。第１導電型がｎ型の場合、ｎ型領域の不純物濃度は第１導電型領域の不純物濃度よりも高い。第１導電型がｐ型の場合、ｎ型領域の不純物濃度はウェル領域の不純物濃度よりも高い。
【００１２】
第１導電型がｎ型の場合、ウェル領域はｐ型である。第１導電型領域よりも高い不純物濃度を有するｎ型領域の酸化速度は、ｐ型領域であるウェル領域の酸化速度よりも早い。そのため、第１導電型領域上のゲート絶縁膜の厚みが、ウェル領域上のゲート絶縁膜の厚みよりも大きくなる。また第１導電型がｐ型の場合、ウェル領域はｎ型である。ウェル領域よりも高い不純物濃度を有するｎ型領域の酸化速度は、ウェル領域の酸化速度よりも早い。それゆえ、第１導電型領域上に形成されるゲート絶縁膜の厚みが、ウェル領域上のゲート絶縁膜の厚みよりも大きくなる。
【００１３】
つまり、第１導電型領域がｎ型およびｐ型のいずれの場合においても、第１導電型領域上に形成されるゲート絶縁膜の厚みが、ウェル領域上のゲート絶縁膜の厚みよりも大きくなる。それゆえ、ドレイン電流の低減を抑制しつつ、かつ炭化珪素半導体装置の静電容量を低減することができる。結果として、ドレイン電流の低減を抑制しつつ、炭化珪素半導体装置のスイッチング特性を向上することができる。
【００１４】
上記に係る炭化珪素半導体装置の製造方法において好ましくは、第１導電型はｎ型である。これにより、移動度の大きい炭化珪素半導体装置を得ることができる。
【００１５】
上記に係る炭化珪素半導体装置の製造方法において好ましくは、ｎ型領域を形成する工程はイオン注入または拡散により行われる。これにより、効率的にｎ型領域を形成することができる。
【００１６】
上記に係る炭化珪素半導体装置の製造方法において好ましくは、ｎ型領域の不純物濃度は１×１０17ｃｍ-3以上１×１０20ｃｍ-3以下である。これにより、第１導電型領域上のゲート絶縁膜の厚みを十分大きくすることができる。
【００１７】
上記に係る炭化珪素半導体装置の製造方法において好ましくは、ｎ型領域の厚みは１０ｎｍ以上５０ｎｍ以下である。ｎ型領域の厚みが１０ｎｍ未満であれば第１導電型領域上のゲート絶縁膜の厚みが十分大きくならない。ｎ型領域の厚みが５０ｎｍよりも大きいとゲート絶縁膜形成後も第１導電型領域に高不純物濃度のｎ型領域が残るため耐圧が下がる。ｎ型領域の厚みを１０ｎｍ以上５０ｎｍ以下にすることにより、耐圧低下を抑制しつつゲート絶縁膜の厚みを十分大きくすることができる。
【００１８】
上記に係る炭化珪素半導体装置の製造方法において好ましくは、ゲート絶縁膜は、第１導電型領域に接する第１領域と、一対のウェル領域に接する第２領域とを含む。第１領域の膜厚は第２領域の膜厚より大きい。これにより、ドレイン電流の低減を抑制しつつ、炭化珪素半導体装置の静電容量を低減することができる。
【００１９】
上記に係る炭化珪素半導体装置の製造方法において好ましくは、第１領域の膜厚は第２領域の膜厚より３ｎｍ以上大きい。これにより、効率的にドレイン電流の低減を抑制しつつ、炭化珪素半導体装置の静電容量を低減することができる。
【００２０】
本発明に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜とを有している。炭化珪素基板は、主面を有しかつ第１導電型を有する第１導電型領域を含む。ゲート絶縁膜は、炭化珪素基板の主面に接する。炭化珪素基板は、第１導電型とは異なる第２導電型を有しかつ第１導電型領域を挟むように配置された一対のウェル領域を含む。ゲート絶縁膜は、第１導電型領域に接する第１領域と、一対のウェル領域の各々に接する第２領域とを含む。第１領域の膜厚は、第２領域の膜厚よりも大きい。
【００２１】
本発明に係る炭化珪素半導体装置によれば、ゲート絶縁膜は、第１導電型領域に接する第１領域と、一対のウェル領域に接する第２領域とを含み、第１領域の膜厚は、第２領域の膜厚よりも大きい。これにより、ドレイン電流の低減を抑制しつつ、炭化珪素半導体装置の静電容量を低減することができる。結果として、ドレイン電流の低減を抑制しつつ、炭化珪素半導体装置のスイッチング特性を向上することができる。
【００２２】
上記に係る炭化珪素半導体装置において好ましくは、炭化珪素基板は、主面と反対側の第２の主面を有する。炭化珪素基板の主面は、第１領域に接する第１領域主面と、第２領域に接する第２領域主面とを含む。第１領域主面は、第２領域主面より第２の主面の近くに位置している。これにより、第１領域の厚みを大きくすることにより、炭化珪素半導体装置の静電容量を低減することができる。
【００２３】
上記に係る炭化珪素半導体装置において好ましくは、第１領域の膜厚は第２領域の膜厚より３ｎｍ以上大きい。これにより、効率的にドレイン電流の低減を抑制しつつ、炭化珪素半導体装置の静電容量を低減することができる。
【００２４】
上記に係る炭化珪素半導体装置において好ましくは、第１領域の膜厚は４５ｎｍ以上７０ｎｍ以下である。第１領域の膜厚が４５ｎｍ未満の場合、膜厚が薄いのでリーク電流が発生しやすくなる。第１領域の膜厚が７０ｎｍ超の場合、第１領域の膜厚と第２領域の膜厚との差が大きくなり、第１領域と第２領域との間に大きな段差ができる。当該段差の角部には電界が集中してリーク電流が発生しやすくなる。それゆえ、第１領域の膜厚を４５ｎｍ以上７０ｎｍ以下とすることにより、リーク電流の発生を抑制することができる。
【発明の効果】
【００２５】
以上の説明から明らかなように、本発明によれば、ドレイン電流の低減を抑制しつつ、かつスイッチング特性を向上可能な炭化珪素半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施の形態に係る炭化珪素半導体装置の構造を概略的に示す断面模式図である。
【図２】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図３】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に示す断面模式図である。
【図４】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に示す断面模式図である。
【図５】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に示す断面模式図である。
【図６】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に示す断面模式図である。
【図７】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に示す断面模式図である。
【図８】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程の第１の例におけるウェル領域、ｎ型領域および第１導電型領域の導電型を示す断面模式図である。
【図９】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程の第２の例におけるウェル領域、ｎ型領域および第１導電型領域の導電型を示す断面模式図である。
【発明を実施するための形態】
【００２７】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
【００２８】
図１を参照して、本実施の形態における炭化珪素半導体装置であるＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７と、ソースコンタクト電極１６と、ドレイン電極２０とを主に有している。
【００２９】
炭化珪素基板１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなる。炭化珪素基板１０の主面１０ａは、たとえば（０００１）面から８°以下程度オフした面であってもよく、（０−３３−８）面であってもよい。好ましくは、主面１０ａは、｛０００−１｝面に対して、巨視的に６２°±１０°のオフ角を有する面である。
【００３０】
炭化珪素基板１０は、ベース基板１１と、ドリフト層１２と、ウェル領域１３と、ｎ+領域１４と、ｐ+領域１８とを主に含む。ベース基板は、炭化珪素からなり導電型がｎ型（第１導電型）を有するエピタキシャル層である。ドリフト層１２は、ベース基板１１上に配置されており、導電型がｎ型である。ドリフト層１２に含まれる不純物はたとえば窒素（Ｎ）である。ドリフト層１２に含まれている窒素濃度はたとえば５×１０15ｃｍ-3程度である。ドリフト層１２は第１導電型領域１７を含む。第１導電型領域１７は、ドリフト層１２の一部であって後述する一対のウェル領域１３によって挟まれたＪＦＥＴ領域である。ドリフト層１２と第１導電型領域１７とは同じ導電型を有する。
【００３１】
一対のウェル領域１３は、第１導電型領域１７を挟むように配置されており、導電型がｎ型（第１導電型）とは異なるｐ型（第２導電型）を有する領域である。一対のウェル領域１３の各々に含まれる不純物は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）などである。ウェル領域１３におけるアルミニウムやホウ素の濃度は、たとえば１×１０17ｃｍ-3程度である。
【００３２】
ｎ+領域１４は、上記主面１０ａを含み、かつウェル領域１３に取り囲まれるように、一対のウェル領域１３の各々の内部に形成されている。ｎ+領域１４は、たとえばリン（Ｐ）などの不純物をドリフト層１２に含まれる不純物よりも高い濃度（密度）で含んでいる。ｎ+領域１４におけるリンの濃度は、たとえば１×１０20ｃｍ-3程度である。
【００３３】
ｐ+領域１８は、上記主面１０ａを含み、かつウェル領域１３に取り囲まれるとともに、ｎ+領域１４に隣接するように一対のウェル領域１３の各々の内部に形成されている。ｐ+領域１８は、ソースコンタクト電極１６、ｎ+領域１４およびウェル領域１３に接して配置されている。ｐ+領域１８は、たとえばＡｌなどの不純物をウェル領域１３に含まれる不純物よりも高い濃度（密度）で含んでいる。ｐ+領域１８における、Ａｌの濃度はたとえば１×１０20ｃｍ-3程度である。
【００３４】
ゲート絶縁膜１５は、炭化珪素基板１０の主面１０ａに接して配置されている。ゲート絶縁膜１５はたとえば二酸化珪素からなっている。ゲート絶縁膜１５は、第１導電型領域１７に接する第１領域１５ａと、ウェル領域１３に接する第２領域１５ｂとを含んでいる。第１導電型領域１７に接する第１領域１５ａとは、第１導電型領域１７が後述するｎ型領域３を介して第１領域１５ａに接する場合も含む。第１領域１５ａの膜厚Ｔ１は第２領域１５ｂの膜厚Ｔ２よりも大きい。第１導電型領域１７上の第１領域１５ａの厚みはたとえば５５ｎｍ程度であり、ウェル領域１３上の第２領域１５ｂの厚みはたとえば４０ｎｍ程度である。
【００３５】
好ましくは、第１領域１５ａの膜厚Ｔ１は第２領域１５ｂの膜厚Ｔ２よりも３ｎｍ以上大きく、さらに好ましくは５ｎｍ以上大きい。好ましくは、第１領域１５ａの膜厚Ｔ１は４５ｎｍ以上７０ｎｍ以下である。
【００３６】
第１領域１５ａは第１導電型領域１７および一対のウェル領域１３の各々に接している。炭化珪素基板１０の主面１０ａは、第１領域１５ａに接する第１領域主面１０ｃと、第２領域１５ｂに接する第２領域主面１０ｄとを含む。第１領域主面１０ｃは、第２領域主面１０ｄより炭化珪素基板１０の第２の主面１０ｂの近くに位置している。
【００３７】
第１領域１５ａは、第１領域主面１０ｃに対向しかつゲート電極２７に接する面１５ｃを有している。第２領域１５ｂは、第２領域主面１０ｄに対向しかつゲート電極２７に接する面１５ｄを有している。第１領域１５ａの面１５ｃは、第２領域１５ｂの面１５ｄより炭化珪素基板１０の第２の主面１０ｂから遠くに位置している。
【００３８】
ゲート電極２７は、一方のｎ+領域１４上から他方のｎ+領域１４上にまで延在するように、ゲート絶縁膜１５に接触して配置されている。ゲート電極２７は、炭化珪素基板１０との間にゲート絶縁膜１５を挟むようにゲート絶縁膜１５と接して配置されている。また、ゲート電極２７は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
【００３９】
ソースコンタクト電極１６は、ｎ+領域１４と、ｐ+領域１８と、ゲート絶縁膜１５とに接触して配置されている。また、ソースコンタクト電極１６は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ+領域１４とオーミックコンタクト可能な材料からなっている。
【００４０】
ドレイン電極２０は、炭化珪素基板１０においてドリフト層１２が形成される側とは反対側の第２の主面１０ｂに接触して形成されている。このドレイン電極２０は、たとえばＮｉＳｉなど、ｎ型のベース基板１１とオーミックコンタクト可能な材料からなっており、ベース基板１１と電気的に接続されている。ドレイン電極２０に接してパッド電極２３が配置されている。ソースコンタクト電極１６およびドレイン電極２０は、ゲート電極２７に印加されるゲート電極２７により、ソースコンタクト電極１６およびドレイン電極２０の間に流れる電流が制御可能に構成されている。
【００４１】
層間絶縁膜２１は、ゲート絶縁膜１５と接し、ゲート電極２７を取り囲むように形成されている。層間絶縁膜２１は、たとえば絶縁体である二酸化珪素からなっている。ソース配線１９は、炭化珪素基板１０の主面１０ａ上において、層間絶縁膜２１を取り囲み、かつソースコンタクト電極１６の上部表面上にまで延在している。また、ソース配線１９は、たとえばＡｌなどの導電体からなり、ソースコンタクト電極１６を介してｎ+領域１４と電気的に接続されている。
【００４２】
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２７の電圧が閾値電圧未満の状態、すなわちオフ状態では、ゲート絶縁膜１５の直下に位置するウェル領域１３と第１導電型領域１７との間のｐｎ接合が逆バイアスとなり非導通状態となる。一方、ゲート電極２７に閾値電圧以上の電圧を印加すると、ウェル領域１３のゲート絶縁膜１５と接触する付近であるチャネル領域において反転層が形成される。その結果、ｎ+領域１４と第１導電型領域１７とが電気的に接続され、ソース配線１９とドレイン電極２０との間に電流が流れる。
【００４３】
次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について、図２〜図９を参照して説明する。
【００４４】
まず基板準備工程（Ｓ１０：図２）が実施される。具体的には、図３を参照して、単結晶炭化珪素からなるベース基板１１が準備され、ベース基板１１上にエピタキシャル成長によりｎ型（第１導電型）のドリフト層１２が形成される。ドリフト層１２にはたとえばＮ（窒素）イオンなどの不純物が含まれている。以上により、主面を１０ａを有しかつ第１導電型を有するドリフト層１２を含む炭化珪素基板１０が準備される。
【００４５】
次にウェル領域形成工程（Ｓ２０：図２）が実施される。具体的には、図４を参照して、たとえばＡｌ（アルミニウム）イオンがドリフト層１２にイオン注入されることによりウェル領域１３が形成される。次に、ｎ+領域１４を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがウェル領域１３に注入されることにより、ウェル領域１３内にｎ+領域１４が形成される。さらに、ｐ+領域１８を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがウェル領域１３に注入されることにより、ウェル領域１３内であって、ｎ+領域１４と接するｐ+領域１８が形成される。上記イオン注入は、たとえばドリフト層１２の主面１０ａ上に二酸化珪素からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
【００４６】
次にｎ型領域形成工程（Ｓ３０：図２）が実施される。具体的には、図５を参照して、一対のウェル領域１３に挟まれ、かつ炭化珪素基板１０の主面１０ａに接する第１導電型領域１７に、たとえばＰ（リン）イオンがイオン注入されることによりｎ型領域３が形成される。第１導電型領域１７はＪＦＥＴ領域である。ｎ型領域３は、炭化珪素基板１０の主面１０ａから、主面１０ａと反対の第２の主面１０ｂに向かって伸びるように形成される。
【００４７】
ｎ型領域３の形成は、好ましくはイオン注入または拡散により行われる。ｎ型領域３の形成がイオン注入により行われる場合、たとえば１５ｋｅＶ以上２５ｅｋＶ以下のエネルギーで１×１０12ｃｍ-2程度のドーズ量のリンイオンが第１導電型領域１７に注入される。ｎ型領域３の形成が拡散により行われる場合、たとえばスピンオングラスなどのリンの供給源が炭化珪素基板１０の第１導電型領域１７に接して塗布などの方法で配置される。その後、たとえば１３００℃の不活性ガス中でスピンオングラスが配置された炭化珪素基板１０を１０時間程度加熱することで、炭化珪素基板１０の第１導電型領域１７にリンを拡散することでｎ型領域３が形成される。
【００４８】
図８を参照して、第１導電型領域１７がｐ型である場合、ウェル領域１３はｎ型である。一対のウェル領域１３に挟まれた第１導電型領域１７はｐ型である。ｎ型領域３は、ｎ型の一対のウェル領域１３に挟まれかつｐ型の第１導電型領域１７に接して形成される。第１導電型領域１７がｐ型である場合、ｎ型領域３の不純物濃度はウェル領域１３の不純物濃度よりも高い。
【００４９】
図９を参照して、第１導電型領域１７がｎ型である場合、ウェル領域１３はｐ型である。ｎ型領域３は、ｐ型の一対のウェル領域１３に挟まれかつｎ型の第１導電型領域１７に接して形成される。第１導電型領域１７がｎ型である場合、ｎ型領域３の不純物濃度は第１導電型領域１７の不純物濃度よりも高い。第１導電型領域１７は第１導電型領域１７の中で一対のウェル領域１３に挟まれた部分である。ｎ型領域３の不純物濃度は第１導電型領域１７の不純物濃度よりも低い。
【００５０】
第１導電型領域がｐ型およびｎ型のいずれの場合においても、好ましくは、ｎ型領域３の不純物濃度は１×１０17ｃｍ-3以上１×１０20ｃｍ-3以下である。より好ましくは、ｎ型領域３の不純物濃度は１×１０18ｃｍ-3以上１×１０20ｃｍ-3以下である。ｎ型領域３の厚みＴ３はたとえば１００ｎｍであり、好ましくは１０ｎｍ以上５０ｎｍ以下である。
【００５１】
以上により、第１導電型を有する第１導電型領域１７と、第１導電型とは異なる第２導電型を有しかつ第１導電型領域１７を挟む一対のウェル領域１３と、一対のウェル領域１３の各々の間に配置されかつ第１導電型領域１７と接するｎ型領域３とを含む炭化珪素基板１０が準備される。なお、炭化珪素基板１０に含まれる一対のウェル領域１３の各々およびｎ型領域３は炭化珪素基板１０の主面１０ａに露出して形成されている。炭化珪素基板１０の主面１０ａは、たとえば８°程度以下オフした（０００１）面である。
【００５２】
なお上記では、ウェル領域形成工程（Ｓ２０）の後にｎ型領域形成工程（Ｓ３０）を行う場合について説明したが、ｎ型領域形成工程（Ｓ３０）の後にウェル領域形成工程（Ｓ２０）が行われても構わない。この場合、たとえば第１導電型領域１７にｎ型領域３を形成し、その後、当該ｎ型領域３を間に挟むように一対のウェル領域１３が形成される。
【００５３】
次に、活性化アニール工程が実施される。具体的には、たとえばアルゴンなどの不活性ガス雰囲気中において、炭化珪素基板１０をたとえば１７００℃程度に加熱して、３０分間程度保持する熱処理が実施される。これにより注入された不純物が活性化する。
【００５４】
次に、ゲート絶縁膜形成工程（Ｓ４０：図２）が実施される。具体的には、たとえば酸素雰囲気中において炭化珪素基板１０の主面１０ａをたとえば１２００℃以上程度１３００℃以下程度に加熱して６０分間程度保持する熱処理が実施される。これにより、炭化珪素基板１０のウェル領域１３および第１導電型領域１７に接する二酸化珪素からなるゲート絶縁膜１５が形成される。
【００５５】
図６を参照して、炭化珪素基板１０の主面１０ａに接して形成されたゲート絶縁膜１５は、第１導電型領域１７上に接して形成された第１領域１５ａと、一対のウェル領域１３の各々に接して形成された第２領域１５ｂとを有している。第１領域１５ａの膜厚Ｔ１は第２領域１５ｂの膜厚Ｔ２よりも大きい。たとえば、ｎ型領域３の不純物濃度が１×１０17ｃｍ-3程度である場合、炭化珪素基板１０を１３００℃で５０分間、酸素雰囲気中で熱処理することにより、ｎ型の第１導電型領域１７上の第１領域１５ａの膜厚Ｔ１は５５ｎｍ程度となり、ｐ型のウェル領域上の第２領域１５ｂの厚みは４０ｎｍ程度となる。
【００５６】
好ましくは、第１領域１５ａの膜厚Ｔ１は第２領域１５ｂの膜厚Ｔ２よりも３ｎｍ以上大きく、さらに好ましくは５ｎｍ以上大きい。好ましくは、第１領域１５ａの厚みは４５ｎｍ以上７０ｎｍ以下である。ゲート絶縁膜形成工程（Ｓ４０）において、好ましくは第１導電型領域１７に形成されたｎ型領域３が完全に酸化される。第１領域１５ａと第１導電型領域１７との間にｎ型領域３が一部残っていても構わない。
【００５７】
なお、炭化珪素基板１０の主面１０ａが酸化されてゲート絶縁膜１５が形成される場合、炭化珪素基板１０の主面１０ａから一定の深さの領域が酸化されて二酸化珪素となる。このとき、二酸化珪素の厚みは酸化された炭化珪素基板１０の領域の厚みの２倍程度である。
【００５８】
その後、窒素アニール工程が実施される。具体的には、一酸化窒素雰囲気中において、炭化珪素基板１０が１３００℃以上１５００℃以下の温度でたとえば１時間程度保持される。その後、アルゴンや窒素などの不活性ガス中において、炭化珪素基板１０を加熱する熱処理が実施される。当該熱処理において、炭化珪素基板１０は１１００℃以上１５００℃以下の温度で１時間程度保持される。
【００５９】
次に、ゲート電極形成工程（Ｓ５０：図２）が実施される。具体的には、図７を参照して、たとえばＣＶＤ法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極２７が形成される。その後、たとえばＣＶＤ法により、絶縁体である二酸化珪素からなる層間絶縁膜２１が、ゲート電極２７を取り囲むように形成される。次に、フォトリソグラフィおよびエッチングによりソースコンタクト電極１６を形成する領域の層間絶縁膜２１とゲート絶縁膜１５が除去される。
【００６０】
次に、オーミック電極形成工程（Ｓ６０：図２）が実施される。具体的には、炭化珪素基板１０の主面１０ａにおいてｎ+領域１４およびｐ+領域１８と接するように、たとえば蒸着法により形成された金属膜が形成される。金属膜はたとえばＮｉ（ニッケル）である。金属膜はたとえばＴｉ（チタン）原子およびＡｌ（アルミニウム）原子を含んでいてもよい。金属膜はたとえばＮｉ原子およびＳｉ（シリコン）原子を含んでいてもよい。金属膜が形成された後、当該金属膜をたとえば１０００℃程度で加熱することにより、ニッケル膜が加熱されてシリサイド化されることにより、炭化珪素基板１０のｎ+領域１４とオーミック接触するソースコンタクト電極１６が形成される。同様に、炭化珪素基板１０の第２の主面１０ｂに接して、Ｎｉなどの金属膜が形成され、当該金属膜を加熱することによりドレイン電極２０が形成される。
【００６１】
次に、たとえば蒸着法により、導電体であるＡｌからなるソース配線１９が、層間絶縁膜２１を取り囲み、かつソースコンタクト電極１６と接するように形成される。また、たとえばＡｌからなるパッド電極２３がドレイン電極２０と接して形成される。以上の手順により、本実施の形態に係るＭＯＳＦＥＴ１（図１参照）が完成する。
【００６２】
なお、本実施の形態においては、第１導電型がｎ型であり、第２導電型がｐ型である場合について説明したが本発明はこの形態に限定されない。たとえば、第１導電型がｐ型であり、第２導電型がｎ型であっても構わない。
【００６３】
また、本実施の形態において、炭化珪素半導体装置として縦型ＭＯＳＦＥＴを例に挙げて説明したが本発明はこの形態に限定されない。たとえば、炭化珪素半導体装置は、たとえば横型ＭＯＳＦＥＴでも構わない。また、ＭＯＳＦＥＴはプレナー型であってよいし、トレンチ型であってもよい。さらに、炭化珪素半導体装置はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などであっても構わない。
【００６４】
次に、本実施の形態に係るＭＯＳＦＥＴ１およびその製造方法の作用効果について説明する。
【００６５】
本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１導電型領域１７に炭化珪素基板１０の主面１０ａを含むｎ型領域３が形成される。第１導電型がｎ型の場合、ｎ型領域３の不純物濃度は第１導電型領域１７の不純物濃度よりも高い。第１導電型がｐ型の場合、ｎ型領域３の不純物濃度はウェル領域１３の不純物濃度よりも高い。
【００６６】
第１導電型がｎ型の場合、ウェル領域１３はｐ型である。第１導電型領域１７よりも高い不純物濃度を有するｎ型領域３の酸化速度は、ｐ型領域であるウェル領域１３の酸化速度よりも早い。そのため、第１導電型領域１７上のゲート絶縁膜１５の厚みが、ウェル領域１３上のゲート絶縁膜１５の厚みよりも大きくなる。また第１導電型がｐ型の場合、ウェル領域１３はｎ型である。ウェル領域１３よりも高い不純物濃度を有するｎ型領域３の酸化速度は、ウェル領域１３の酸化速度よりも早い。それゆえ、第１導電型領域１７上に形成されるゲート絶縁膜１５の厚みが、ウェル領域１３上のゲート絶縁膜１５の厚みよりも大きくなる。
【００６７】
つまり、第１導電型領域１７がｎ型およびｐ型のいずれの場合においても、第１導電型領域１７上に形成されるゲート絶縁膜１５の厚みが、ウェル領域１３上のゲート絶縁膜１５の厚みよりも大きくなる。それゆえ、ドレイン電流の低減を抑制しつつ、かつＭＯＳＦＥＴ１の静電容量を低減することができる。結果として、ドレイン電流の低減を抑制しつつ、ＭＯＳＦＥＴ１のスイッチング特性を向上することができる。
【００６８】
また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１導電型はｎ型である。これにより、移動度の大きいＭＯＳＦＥＴ１を得ることができる。
【００６９】
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ｎ型領域３を形成する工程はイオン注入または拡散により行われる。これにより、効率的にｎ型領域３を形成することができる。
【００７０】
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ｎ型領域３の不純物濃度は１×１０17ｃｍ-3以上１×１０20ｃｍ-3以下である。これにより、第１導電型領域１７上のゲート絶縁膜１５の厚みを十分大きくすることができる。
【００７１】
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ｎ型領域３の厚みは１０ｎｍ以上５０ｎｍ以下である。ｎ型領域３の厚みが１０ｎｍ未満であれば第１導電型領域１７上のゲート絶縁膜１５の厚みが十分大きくならない。ｎ型領域３の厚みが５０ｎｍよりも大きいとゲート絶縁膜１５形成後も第１導電型領域１７に高不純物濃度のｎ型領域３が残るため耐圧が下がる。ｎ型領域３の厚みを１０ｎｍ以上５０ｎｍ以下にすることにより、耐圧低下を抑制しつつゲート絶縁膜１５の厚みを十分大きくすることができる。
【００７２】
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ゲート絶縁膜１５は、第１導電型領域１７に接する第１領域１５ａと、一対のウェル領域１３の各々に接する第２領域１５ｂとを含む。第１領域の膜厚は第２領域の膜厚より大きい。これにより、ドレイン電流の低減を抑制しつつ、炭化珪素半導体装置の静電容量を低減することができる。
【００７３】
さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１領域１５ａの膜厚Ｔ１は第２領域１５ｂの膜厚Ｔ２より３ｎｍ以上大きい。これにより、効率的にドレイン電流の低減を抑制しつつ、ＭＯＳＦＥＴ１の静電容量を低減することができる。
【００７４】
本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート絶縁膜１５は、第１導電型領域１７に接する第１領域１５ａと、一対のウェル領域１３の各々に接する第２領域１５ｂとを含み、第１領域１５ａの膜厚Ｔ１は、第２領域１５ｂの膜厚Ｔ２よりも大きい。これにより、ドレイン電流の低減を抑制しつつ、ＭＯＳＦＥＴ１の静電容量を低減することができる。結果として、ドレイン電流の低減を抑制しつつ、ＭＯＳＦＥＴ１のスイッチング特性を向上することができる。
【００７５】
また本実施の形態に係るＭＯＳＦＥＴ１によれば、炭化珪素基板１０は、主面１０ａと反対側の第２の主面１０ｂを有する。炭化珪素基板１０の主面１０ａは、第１領域１５ａに接する第１領域主面１０ｃと、第２領域１５ｂに接する第２領域主面１０ｄとを含む。第１領域主面１０ｃは、第２領域主面１０ｄより第２の主面１０ｂの近くに位置している。これにより、第１領域１５ａの厚みを大きくすることにより、ＭＯＳＦＥＴ１の静電容量を低減することができる。
【００７６】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１領域１５ａの膜厚Ｔ１は第２領域１５ｂの膜厚Ｔ２より３ｎｍ以上大きい。これにより、効率的にドレイン電流の低減を抑制しつつ、ＭＯＳＦＥＴ１の静電容量を低減することができる。
【００７７】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、第１領域１５ａの膜厚Ｔ１は４５ｎｍ以上７０ｎｍ以下である。第１領域１５ａの膜厚Ｔ１が４５ｎｍ未満の場合、膜厚が薄いのでリーク電流が発生しやすくなる。第１領域１５ａの膜厚が７０ｎｍ超の場合、第１領域１５ａの膜厚Ｔ１と第２領域１５ｂの膜厚Ｔ２との差が大きくなり、第１領域１５ａと第２領域１５ｂとの大きな段差ができる。当該段差の角部には電界が集中してリーク電流が発生しやすくなる。それゆえ、第１領域の膜厚を４５ｎｍ以上７０ｎｍ以下とすることにより、リーク電流の発生を抑制することができる。
【００７８】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７９】
１  ＭＯＳＦＥＴ、３  ｎ型領域、１０  炭化珪素基板、１０ａ  主面、１０ｂ  第２の主面、１０ｃ  第１領域主面、１０ｄ  第２領域主面、１１  ベース基板、１２  ドリフト層、１３  ウェル領域、１４  ｎ+領域、１５  ゲート絶縁膜、１５ａ  第１領域、１５ｂ  第２領域、１５ｃ，１５ｄ  面、１６  ソースコンタクト電極、１７  第１導電型領域（ＪＦＥＴ領域）、１８  ｐ+領域、１９  ソース配線、２０  ドレイン電極、２１  層間絶縁膜、２３  パッド電極、２７  ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2014060272.tif 000008
【図７】
2014060272.tif 000009
【図８】
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【図９】
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