(57)【要約】【課題】書込ウィンドウがより一層広げられた半導体記憶装置およびその製造方法を提供する。【解決手段】実施の形態によれば、半導体記憶装置は、表面に半導体層を有する基板と、前記半導体層上の複数のメモリセルと、を持つ。各メモリセルは、トンネル絶縁膜と前記トンネル絶縁膜上のフローティングゲートとが前記半導体基板の表面に垂直な方向にＮ（Ｎは２以上の自然数）回積層した積層体と、前記積層体上のゲート絶縁膜と、前記ゲート絶縁膜上の制御ゲートと、を含む。前記半導体基板の表面に平行な第１の方向および前記第１の方向に交差する第２の方向のうちの少なくともいずれかの方向において、前記フローティングゲートのうち最下層のフローティングゲートの底面の寸法は、２層目以降のフローティングゲートの頂面の寸法よりも小さい。【選択図】図３
2014036048.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の複数のメモリセルと、
を備える半導体記憶装置であって、
各メモリセルは、
第１のトンネル絶縁膜、第１のフローティングゲート、第２のトンネル絶縁膜、第２のフローティングゲートが前記半導体基板の表面に垂直な方向に順次に積層した積層体と、
前記積層体上のゲート絶縁膜と、
前記ゲート絶縁膜上の制御ゲートと、
を含み、
前記積層体は、前記第１および第２のフローティングゲートをそれぞれ周回する第３および第４の絶縁膜を有し、
前記第１のフローティングゲートの材料の酸化速度は、前記第２のフローティングゲートの材料の酸化速度よりも速く、
前記第１のフローティングゲートの底面の寸法は、前記半導体基板の表面に平行な第１の方向および前記第１の方向に交差する第２の方向において、前記第２のフローティングゲートの頂面の寸法よりも小さい、ことを特徴とする半導体記憶装置。
【請求項２】
表面に半導体層を有する基板と、
前記半導体層上の複数のメモリセルと、
を備える半導体記憶装置であって、
各メモリセルは、
トンネル絶縁膜と前記トンネル絶縁膜上のフローティングゲートとが前記基板の表面に垂直な方向にＮ（Ｎは２以上の自然数）回積層した積層体と、
前記積層体上のゲート絶縁膜と、
前記ゲート絶縁膜上の制御ゲートと、
を含み、
前記基板の表面に平行な第１の方向および前記第１の方向に交差する第２の方向のうちの少なくともいずれかの方向において、前記フローティングゲートのうち最下層のフローティングゲートの底面の寸法は、２層目以降のフローティングゲートの頂面の寸法よりも小さい、ことを特徴とする半導体記憶装置。
【請求項３】
前記最下層のフローティングゲートの頂面と２層目のフローティングゲートの底面は、同一のサイズであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記最下層のフローティングゲートの底面のサイズは２層目のフローティングゲートの底面のサイズよりも小さいことを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
表面に半導体層を有する基板の前記半導体層上に、第１の絶縁膜、第１のフローティングゲート材料、第２の絶縁膜、第２のフローティングゲート材料を順次に形成し、レジストを用いたパターニングにより、前記基板の表面に平行な第１の方向を長手方向として互いに所定間隔だけ離隔した、第１のトンネル絶縁膜、第１のフローティングゲート、第２のトンネル絶縁膜および第２のフローティングゲートを含むラインアンドスペースパターンを形成する工程と、
前記ラインアンドスペースパターンのスペース領域に素子分離絶縁膜を形成して活性領域を画定する工程と、
第３の絶縁膜と導電膜とを順次に成膜し、レジストを用いたパターニングにより、前記第１の方向に交差する第２の方向を長手方向とするゲート絶縁膜およびコントロールゲートを形成する工程と、
前記第１および第２のフローティングゲートの側面のうち、前記第１および第２の方向の少なくともいずれかと平行な側面を酸化して第１および第２の側面酸化膜をそれぞれ成膜する工程と、
前記活性領域に不純物拡散層を形成する工程と、
を備え、
前記第１の側面酸化膜は、前記第２の側面酸化膜よりも厚い、ことを特徴とする半導体記憶装置の製造方法。
【請求項６】
前記第２の側壁酸化膜の材料は、前記第１の側壁酸化膜の材料よりも耐酸化性が強い、ことを特徴とする請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
表面に半導体層を有する基板の前記半導体層上に、第１の絶縁膜、第１のフローティングゲート材料、第２の絶縁膜、第２のフローティングゲート材料を順次に形成し、レジストを用いたパターニングにより、前記基板の表面に平行な第１の方向を長手方向として互いに所定間隔だけ離隔した、第１のトンネル絶縁膜、第１のフローティングゲート、第２のトンネル絶縁膜および第２のフローティングゲートを含むラインアンドスペースパターンを形成する工程と、
前記ラインアンドスペースパターンのスペース領域に素子分離絶縁膜を形成して活性領域を画定する工程と、
第３の絶縁膜と導電膜とを順次に成膜し、レジストを用いたパターニングにより、前記第１の方向に交差する第２の方向を長手方向とするゲート絶縁膜およびコントロールゲートを形成する工程と、
前記第２のフローティングゲートの側壁のうち、前記第１および第２の方向の少なくともいずれかに沿って耐酸化性を有する第４の絶縁膜を形成する工程と、
前記第１のフローティングゲートの前記第４の絶縁膜に平行な側面を、前記第４の絶縁膜よりも厚く酸化する工程と、
前記活性領域に不純物拡散層を形成する工程と
を備える半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤフラッシュメモリなどの不揮発性半導体記憶装置は、日々、微細化と多値化によって、大容量化を成し遂げてきており、それに伴って様々なセル構造が提案されている。
【０００３】
今後、更なる大容量化に向けて書込ウィンドウをより一層広げることが求められている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１４２２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、書込ウィンドウがより一層広げられた半導体記憶装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施の形態によれば、半導体記憶装置は、表面に半導体層を有する基板と、前記半導体層上の複数のメモリセルと、を持つ。各メモリセルは、トンネル絶縁膜と前記トンネル絶縁膜上のフローティングゲートとが前記半導体基板の表面に垂直な方向にＮ（Ｎは２以上の自然数）回積層した積層体と、前記積層体上のゲート絶縁膜と、前記ゲート絶縁膜上の制御ゲートと、を含む。前記半導体基板の表面に平行な第１の方向および前記第１の方向に交差する第２の方向のうちの少なくともいずれかの方向において、前記フローティングゲートのうち最下層のフローティングゲートの底面の寸法は、２層目以降のフローティングゲートの頂面の寸法よりも小さい。
【図面の簡単な説明】
【０００７】
【図１】（ａ）は参考例としての積層ＦＧ（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）構造メモリセルの一例を示す断面図であり、（ｂ）は（ａ）の等価回路である。
【図２】第１の実施形態によるメモリの構成の一例を示す平面図。
【図３】図２に示すメモリの断面斜視図。
【図４】図３に示す実施形態の一変形例を示す断面斜視図。
【図５】図２乃至図４に示すメモリの製造方法を説明するための断面斜視図。
【図６】第２の実施の形態によるメモリの概略構成を示す断面斜視図。
【図７】図６に示す実施形態の一変形例を示す断面斜視図。
【図８】図６および図７に示すメモリの製造方法を説明するための断面斜視図。
【図９】図８（ｂ）に示すハーフエッチングの停止位置と上下層のＦＧのサイズおよび形状との関係を説明する断面図。
【図１０】第３の実施の形態によるメモリの概略構成を示す断面斜視図。
【図１１】図１０に示す実施形態の一変形例を示す断面斜視図。
【図１２】図１０および図１１に示すメモリの製造方法を説明するための断面斜視図。
【図１３】第４の実施の形態によるメモリの概略構成を示す断面斜視図。
【図１４】図１３に示す実施形態の一変形例を示す断面斜視図。
【図１５】図１３および図１４に示すメモリの製造方法を説明するための断面斜視図。
【図１６】図８（ｂ）に示すハーフエッチングの停止位置と上下層のＦＧのサイズおよび形状との関係を説明する断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら本発明の実施の形態のいくつかについて説明する。なお、以下では、ＮＡＮＤ型フラッシュメモリ（以下、単に、「メモリ」とも言う）を取り挙げて説明するが、本発明はこれに限るものでは決してなく、ＮＡＮＤ型フラッシュメモリ以外のフローティングゲートを有するメモリに適用することができる。
【０００９】
（１）カップリング比と書き込みウィンドウ
実施の形態を説明する前に、図１を参照してカップリング比と書き込みウィンドウとの関係について説明する。  
図１（ａ）は、参考例として積層ＦＧ構造メモリセルの一例を示す断面図である。図１（ａ）に示すメモリセルは、半導体基板Ｓ上に、第１絶縁膜１００、下層フローティングゲート（以下、適宜「ＦＧ」と略称する）２００、第２絶縁膜３００、上層ＦＧ４００、ゲート絶縁膜５００およびゲートコンダクタ（Ｇａｔｅ  Ｃｏｎｄｕｃｔｏｒ、以下、適宜「ＧＣ」と略称する）６００が順次に積層された２重ＦＧ構造を有する。
【００１０】
図１（ａ）のメモリセルのうち、第１絶縁膜１００、第２絶縁膜３００、ゲート絶縁膜５００を３つのコンデンサとみなして図１（ａ）の等価回路を描くと図１（ｂ）のようになる。
【００１１】
ここで、各コンデンサについて電荷Ｑ、静電容量Ｃ、印加電圧Ｖｇｃ、Ｖ上ｆｇ、Ｖ下ｆｇの関係を見ると、次の３つの方程式が成り立つ。
【数１】
2014036048.tif 000003
【００１２】
式（１）乃至（３）をＶ上ｆｇ、Ｖ下ｆｇについて解くと、
【数２】
2014036048.tif 000004
となる。
【００１３】
ここで、  
【数３】
2014036048.tif 000005
である。ただし、εは絶縁膜の誘電率、Ｓは絶縁膜の面積、Ｅｏｔは透過絶縁膜の膜厚である。
【００１４】
図１（ａ）の積層ＦＧ構造において、カップリング比は、ＧＣ６００に電圧を印加したときにＦＧに印加される割合であり、上層ＦＧのカップリング比は（Ｃａｌｌ／Ｃｔｎｌ  ＋  Ｃａｌｌ／Ｃｉｆｄ）であり、下層ＦＧのカップリング比は（Ｃａｌｌ／Ｃｔｎｌ）であるから、上層ＦＧの面積を大きくし、下層ＦＧの面積を小さくすることにより、その値を大きくすることができる。
【００１５】
そこで、上層ＦＧのサイズを実質的に同等に保ったままで、下層ＦＧのサイズのみを小さくすれば、隣接セル間容量を維持したままでカップリング比（ＦＧ電位）を上げることができる。これにより、書込ウィンドウを広げることが可能になる。以下、このようなカップリング比を実現するためのいくつかの実施の形態について説明する。
【００１６】
（２）第１の実施形態
（ａ）装置構成
図２は、第１の実施形態によるメモリの構成の一例を示す平面図である。
【００１７】
本実施形態によるメモリは、ロウ方向に延伸するＧＣ１０８と、カラム方向に延伸するビット線ＢＬとを備えている。ＧＣ１０８とビット線ＢＬとは、本実施形態において互いに直交するように交差している。本実施形態において、ＧＣ１０８は例えば制御ゲートに対応する。また、カラム方向は例えば第１の方向に対応し、ロウ方向は例えば第２の方向に対応する。
【００１８】
ＧＣ１０８とビット線ＢＬとの各交点に対応してメモリセルＭＣが設けられている。メモリセルＭＣは、カラム方向に延伸するアクティブエリア（Ａｃｔｉｖｅ  Ａｒｅａ）ＡＡに形成されている。アクティブエリアＡＡおよび素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｎｓｕｌａｔｉｏｎ）としての絶縁膜１０６は、ともにカラム方向に延伸している。アクティブエリアＡＡおよび絶縁膜１０６は、ロウ方向に所定ピッチだけ離隔して交互に配置され、ストライプ状に設けられている。
【００１９】
ＮＡＮＤ型フラッシュメモリは、カラム方向に直列に接続された複数のメモリセルＭＣから構成されたＮＡＮＤストリングＮＳを備えている。図２には、３つのＮＡＮＤストリングＮＳを表示しているが、通常、多数のＮＡＮＤストリングが設けられている。各ＮＡＮＤストリングＮＳは、選択ゲートＳＧ１を介してビット線ＢＬに接続されており、選択ゲートＳＧ２を介してソースに接続されている。
【００２０】
なお、カラム方向およびロウ方向は、便宜的な呼称であり、これらの呼称は互いに入れ替えても差し支えない。
【００２１】
図３は、図２のＡ−Ａ切断線による断面を矢印ＡＲ１方向から見た断面斜視図である。なお、説明を簡略にするため、以下の断面斜視図ではビットラインＢＬを省略している。
【００２２】
メモリセルＭＣは、半導体基板ＳのアクティブエリアＡＡ上において、ＧＣ１０８およびビットラインＢＬの交点に設けられる。メモリセルＭＣは、半導体基板Ｓの表面側から順に積層された第１絶縁膜１０２、下層ＦＧ１０３、第２絶縁膜１０４、上層ＦＧ１０５を含む。ロウ方向におけるメモリセルＭＣ間の領域が素子分離領域であり、絶縁膜１０６によりＳＴＩが形成される。ＧＣ１０８は、メモリセルＭＣおよび絶縁膜１０６上で間にゲート絶縁膜１０７を介してロウ方向に延在し、カラム方向で互いに所定ピッチで離隔するように形成される。ＧＣ１０８間の領域には、絶縁膜１１５が形成され、その直下の半導体基板Ｓ表面層には、不純物拡散層１１３が形成されている。本実施形態において、第１絶縁膜１０２および第２絶縁膜１０４は共にトンネル絶縁膜に対応する。
【００２３】
下層ＦＧ１０３および上層ＦＧ１０５の側面のうち、ロウ方向に沿った側壁には酸化物１１１，１１２がそれぞれ形成されている。酸化物１１１は酸化物１１２よりも厚くなっている。その結果、カラム方向において、下層ＦＧ１０３のサイズは上層ＦＧ１０５のサイズよりも小さい。本実施形態において、酸化物１１１および１１２は例えば第３および第４の絶縁膜にそれぞれ対応する。
【００２４】
図４は、図３に示す実施形態の一変形例を示す断面斜視図である。図２および図３に示すメモリでは、メモリセルＭＣ、絶縁膜１０７およびＧＣ１０８の積層体間のスペースＳＰ１００は、絶縁膜１１５で埋め込まれているが、本変形例のメモリは、スペースＳＰ１００に、よりカバレッジの悪い絶縁膜１１６が成膜され、これにより、空洞１１７が形成されている。
【００２５】
（ｂ）製造方法  
図２乃至図４に示すメモリの製造方法について図５を参照しながら説明する。
【００２６】
先ず、半導体基板Ｓ上に絶縁膜１０２、下層ＦＧ１０３、絶縁膜１０４および上層ＦＧ１０５を順次に形成する。  
絶縁膜１０２の材料は、例えばシリコン酸化膜やシリコン酸窒化膜およびシリコン窒化膜から選択する。
【００２７】
下層ＦＧ１０３および上層ＦＧ１０５は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗなどの金属およびそれらのシリサイドなどの単層または積層から形成する。本実施形態の製造方法の特徴点の一つとして、下層ＦＧ１０３の材料を、上層ＦＧ１０５よりも酸化速度が速い材料を選択する。
【００２８】
絶縁膜１０４の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択する。
【００２９】
次に、上層ＦＧ１０５上に、ハードマスク（図示せず）および素子分離を形成するためのレジスト（図示せず）を形成した後、フォトリソグラフィによって所望のＡＡパターンを形成し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などでエッチングすることで素子分離溝ＳＴ１００（図５（ａ）参照）を形成し、素子分離溝ＳＴ１００をシリコン酸化膜などの絶縁膜１０６で埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）やＷｅｔエッチングなどで上層ＦＧ１０５の上端が露出するまで平坦化を行う。
【００３０】
続いて、絶縁膜１０７および導電膜１０８、ハードマスクＨＭ１０９および、ＧＣパターンを形成するためのレジストＲＧ１１０を順次に成膜した後、フォトリソグラフィにより、図５（ａ）に示すように、所望のＧＣパターンを形成する。
【００３１】
絶縁膜１０７の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択する。また、導電膜１０８の材料は、例えばｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗ、Ｎｉ、Ｃｏなどの金属およびそれらのシリサイドなどから選択する。  
次いで、ＲＩＥなどで導電膜１０８から絶縁膜１０２にまでエッチングを行い、図５（ｂ）に示すように、ＧＣパターンを形成する。
【００３２】
次に、熱酸化またはプラズマ酸化などを用いて、図５（ｃ）に示すように、下層ＦＧ１０３および上層ＦＧ１０５のロウ方向に沿った側壁を酸化する。この際、下層ＦＧ１０３の材料は、上層ＦＧ１０５の材料よりも酸化速度が速いため、下層ＦＧ１０３の側壁に形成される酸化物１１１の膜厚は、上層ＦＧ１０５の側壁に形成される酸化物１１２の膜厚に比べ、厚くなる。
【００３３】
例として、下層ＦＧ１０３をＰ−ｄｏｐｅｄポリシリコンで形成し、上層ＦＧ１０５をＢ−ｄｏｐｅｄポリシリコンで形成し、図５（ｂ）に示す、ＧＣ１０８、メモリセルＭＣ、および絶縁膜１０７の積層体形成およびＲＩＥ工程の後に、１００℃〜４００℃の酸化雰囲気で加熱した場合を取り挙げる。
【００３４】
ｎ型半導体であるＰ−ｄｏｐｅｄポリシリコンの方が、ｐ型半導体であるＢ−ｄｏｐｅｄポリシリコンに比べ、電子キャリア数が多いため、電子を酸素に供給して酸化しやすい。そのため、下層のＰ−ｄｏｐｅｄポリシリコンの方が上層のＢ−ｄｏｐｅｄポリシリコンよりも酸化速度が速く、側壁に形成されるシリコン酸化膜も、下層ＦＧ１０３のＰ−ｄｏｐｅｄポリシリコンの方が上層ＦＧ１０５のＢ−ｄｏｐｅｄポリシリコンよりも厚くなる。その結果、下層ＦＧ１０３のカラム方向のサイズは、上層ＦＧ１０５のカラム方向のサイズよりも小さくなる。
【００３５】
次に、インプラによりＧＣ１０８間のアクティブエリアＡＡに不純物を注入してソース・ドレインとなる拡散層１１３を形成し、図５（ｄ）に示すように、ＧＣ１０８間のピッチの半分（以下、「ＨＰ」という）よりも薄い数ｎｍの厚さのシリコン酸化膜などの絶縁膜１１４を、メモリセルＭＣ、絶縁膜１０７およびＧＣ１０８の積層体の側壁に形成する。
【００３６】
最後に、シリコン酸化膜などの絶縁膜１１５で絶縁膜１１４間のスペースＳＰ１００を埋め込むことにより、図３に示すメモリが提供される。また、絶縁膜１１５でスペースＳＰ１００を埋め込む代わりに、よりカバレッジの悪い絶縁膜１１６を成膜することで、空洞１１７を形成してもよい。これにより、図４に示す変形例のメモリが提供される。
【００３７】
（３）第２の実施の形態
（ａ）装置構成
図６は、第２の実施の形態によるメモリの概略構成を示す断面斜視図である。図６の断面斜視図と本実施形態によるメモリの上面図との関係は、図２と図３との関係と同様であり、図６は、図２のＡ−Ａ切断線による断面に対応する。この点は、後述する第３および第４の実施の形態についても同様である。
【００３８】
図３との対比により明らかなように、本実施形態のメモリの特徴は、図３の上層ＦＧ１０５の側壁に形成された酸化物１１２に代えて、上層ＦＧ２０５の側壁からハードマスクＨＭ２０９の頂面に至るまで一体形成された絶縁膜２１１を備える点にある。絶縁膜２１１の厚さは、下層ＦＧ１０３の側壁絶縁膜２１２よりも薄い。本実施形態によるメモリのその他の構成は、第１の実施の形態の符号に１００を加えたものに相当し、図２および図３に示すメモリと実質的に同一である。
【００３９】
図７は、図６に示す実施形態の一変形例を示す断面斜視図である。図６に示すメモリでは、メモリセルＭＣ、絶縁膜２０７およびＧＣ２０８の積層体間のスペースＳＰ２００が絶縁膜２１５で埋め込まれているが、本変形例のメモリは、スペースＳＰ２００の側壁に、よりカバレッジの悪い絶縁膜２１６が成膜され、これにより、空洞２１７が形成されている。
【００４０】
（ｂ）製造方法  
図６および図７に示すメモリの製造方法について図８を参照しながら説明する。
【００４１】
先ず、半導体基板Ｓ上に絶縁膜２０２、下層ＦＧ２０３、絶縁膜２０４および上層ＦＧ２０５を順次に形成する。  
絶縁膜２０２の材料は、例えばシリコン酸化膜やシリコン酸窒化膜およびシリコン窒化膜から選択される。
【００４２】
下層ＦＧ２０３および上層ＦＧ２０５は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗなどの金属およびそれらのシリサイドなどの単層または積層から形成する。ただし、本実施形態においては、図３および図４の下層ＦＧ１０３，上層ＦＧ１０５とは異なり、酸化速度の点において、下層ＦＧ２０３および上層ＦＧ２０５の材料に特に差異は必要無い。
【００４３】
絶縁膜２０４の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択される。
【００４４】
次に、上層ＦＧ２０５上に、ハードマスク（図示せず）および素子分離を形成するためのレジスト（図示せず）を形成した後、フォトリソグラフィによって所望のＡＡパターンを形成し、ＲＩＥなどでエッチングすることで素子分離溝ＳＴ２００（図８（ａ））を形成し、素子分離溝ＳＴ２００をシリコン酸化膜などの絶縁膜２０６で埋め込み、ＣＭＰやＷｅｔエッチングなどで上層ＦＧ２０５の上端が露出するまで平坦化を行う。
【００４５】
続いて、絶縁膜２０７および導電膜２０８、ハードマスクＨＭ２０９および、ＧＣパターンを形成するためのレジストＲＧ２１０を順次に成膜した後、フォトリソグラフィにより、図８（ａ）に示すように、所望のＧＣパターンを形成する。
【００４６】
絶縁膜２０７の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択する。また、導電膜２０８の材料は、例えばｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗ、Ｎｉ、Ｃｏなどの金属およびそれらのシリサイドなどから選択される。
【００４７】
次に、図８（ｂ）に示すように、ＲＩＥなどで、上層ＦＧ２０５の上端よりも下から下層ＦＧ２０３の下端よりも上の間のいずれかの位置に至るまでハーフエッチングを行い、さらに、図８（ｃ）に示すように、全面に絶縁膜２１１を成膜する。ここで、絶縁膜２１１は、後述する側壁酸化物２１２（図８（ｄ）参照）よりも薄くなるように、シリコン窒化膜のような耐酸化性の材料から成膜する。本実施形態において、絶縁膜２１１は例えば第４の絶縁膜に対応する。
【００４８】
その後、図８（ｄ）に示すように、再びＲＩＥなどで、少なくとも絶縁膜２０２が露出するまでエッチングを行い、熱酸化またはプラズマ酸化などで下層ＦＧ２０３の側壁を酸化し、側壁酸化物２１２を形成する。
【００４９】
前述した通り、絶縁膜２１１を、シリコン窒化膜のような耐酸化性のある材料から成膜することにより、下層ＦＧ２０３の側壁酸化の際に、上層ＦＧ２０５について更なる側壁酸化を防ぐことができる。また、絶縁膜２１１を、下層ＦＧ２０３の側壁酸化物２１２の酸化量よりも薄くすることで、下層ＦＧ２０３の底面の寸法を上層ＦＧ２０５の頂面の寸法より小さくできる。これにより、カップリング比を大きくすることができる。
【００５０】
その後は、図８（ｅ）に示すように、第１の実施の形態と同様に、不純物のインプラ注入でソース・ドレインとなる拡散層２１３を形成し、数ｎｍ程度とＨＰよりも薄い厚さのシリコン酸化膜などで絶縁膜２１４を側壁に形成する。最後に、シリコン酸化膜などの絶縁膜２１５でメモリセルＭＣ、絶縁膜２０７およびＧＣ２０８の積層体間のスペースＳＰ２００を埋め込むことにより、図６に示すメモリが提供される。また、絶縁膜２１５でスペースＳＰ２００を埋め込む代わりに、よりカバレッジの悪い絶縁膜２１６を成膜することで、空洞２１７を形成しても良い。これにより、図７に示す変形例のメモリが提供される。
【００５１】
本実施形態においては、上層ＦＧ２０５の上端から下層ＦＧ２０３の下端までの間でハーフエッチングを止める位置に応じて上層ＦＧ２０５および下層ＦＧ２０３のサイズおよび形状が変化する。この点について図９を参照しながら具体的に説明する。
【００５２】
図９（ａ）乃至（ｄ）は、いずれも２重ＦＧ構造のメモリをビット線に平行な（カラム方向の）切断線に沿って切断した断面図である。図９（ａ）に示すメモリは、半導体基板Ｓの直上のトンネル絶縁膜からＧＣに至るまでサイズが同一となっている参考例を示す。
【００５３】
図９（ｂ）乃至（ｄ）は、本実施形態によるメモリの実施例を示し、図８（ｂ）に示す工程においてハーフエッチングの停止位置を変更させた場合の各例を示す。図９（ｂ）は、上層ＦＧ２０５の上端から下端までの途中でハーフエッチングを停止した場合を示し、図９（ｃ）は、上層の絶縁膜２０４の上端から下端までの途中でハーフエッチングを停止した場合を示し、そして、図９（ｄ）は、下層ＦＧ２０３の上端から下端までの途中でハーフエッチングを停止した場合を示す。
【００５４】
図９（ｂ）の場合は、上層ＦＧ２０５の側壁に段差が生じ、その頂面のサイズとその底面のサイズが異なっている。第２絶縁膜２０４、下層ＦＧ２０３および第１絶縁膜２０２はカラム方向において上層ＦＧ２０５の底面のサイズと同一のサイズとなっている。このように上下のＦＧ２０５，ＦＧ２０３の対向面のサイズが上層ＦＧ２０５の頂面のサイズよりも小さい場合は、電界が印加しやすいという利点がある。
【００５５】
図９（ｃ）の場合は、上層ＦＧ２０５および下層ＦＧ２０３のいずれについても側壁の段差は無いが、上層ＦＧ２０５の底面に対向する下層ＦＧ２０３の頂面のサイズは、図９（ｂ）の場合と同様であり、図９（ａ）の参考例および図９（ｄ）の場合よりも小さい。
【００５６】
図９（ｄ）の場合は、下層ＦＧ２０３の頂面サイズは、これに対向する上層ＦＧ２０５の頂面および底面のサイズと同一であるが、下層ＦＧ２０３の側壁には段差が生じて下層ＦＧ２０３の底面サイズがその頂面サイズよりも小さくなっており、下層ＦＧ２０３のサイズは、半導体基板Ｓ側において部分的に小さくなっている。
【００５７】
図９（ｂ）乃至（ｄ）のいずれの場合も、上層ＦＧ２０５の頂面のサイズは参考例と同じであるが、下層ＦＧ２０３の底面のサイズが上層ＦＧ２０５の頂面のサイズより小さくなっているので、カップリング比を大きくすることができる。図９（ｂ）乃至（ｄ）に示すサイズの相違Δｄの値は、トランジスタ特性に影響を及ぼさない程度まで許容されるが、カラム方向の各端部において、Δｄ／２が上層ＦＧ２０５の頂面サイズの約５％〜約２０％の範囲内にあることが望ましい。
【００５８】
（４）第３の実施の形態
（ａ）装置構成
図１０は、第３の実施の形態によるメモリの概略構成を示す断面斜視図である。図３との対比により明らかなように、本実施形態のメモリの特徴は、下層ＦＧ３０３および上層ＦＧ３０５の側面のうち、カラム方向に沿った側壁に酸化物３１１，３１２がそれぞれ形成されており、かつ、酸化物３１１が酸化物３１２よりも厚く形成されている。その結果、ロウ方向において、下層ＦＧ３０３のサイズは上層ＦＧ３０５のサイズよりも小さい。本実施形態によるメモリのその他の構成は、第１の実施の形態の符号に２００を加えたものに相当し、図２および図３に示すメモリと実質的に同一である。
【００５９】
図１１は、図１０に示す実施形態の一変形例を示す断面斜視図である。図１１に示すメモリでは、メモリセルＭＣ、絶縁膜３０７およびＧＣ３０８の積層体間のスペースＳＰ３００は、絶縁膜３１５で埋め込まれているが、本変形例のメモリは、スペースＳＰ３００に、よりカバレッジの悪い絶縁膜３１６が成膜され、これにより、空洞３１７が形成されている。
【００６０】
（ｂ）製造方法
図１０および図１１に示すメモリの製造方法について図１２を参照しながら説明する。
【００６１】
先ず、半導体基板Ｓ上に絶縁膜３０２および下層ＦＧ３０３、絶縁膜３０４、上層ＦＧ３０５、ハードマスクＨＭ３０６、レジストＲＧ３０７を形成し、フォトリソグラフィによって図１２（ａ）に示すように、所望のＡＡパターンを形成する。
【００６２】
絶縁膜３０２の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜から選択する。
【００６３】
下層ＦＧ３０３および上層ＦＧ３０５は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗなどの金属およびそれらのシリサイドなどの単層または積層から形成する。本実施形態では、下層ＦＧ３０３の材料として、上層ＦＧ３０５よりも酸化速度が速い材料を選択する。
【００６４】
絶縁膜３０４の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択される。
【００６５】
次に、ＲＩＥなどでエッチングすることで素子分離溝ＳＴ３００を形成し、熱酸化またはプラズマ酸化などで、図１２（ｂ）に示すように、下層ＦＧ３０３および上層ＦＧ３０５の側壁を酸化する。この際、下層ＦＧ３０３の材料は、上層ＦＧ３０５より酸化速度が速い材料であるため、下層ＦＧ３０３の側壁に形成される酸化物３１１は、上層ＦＧ３０５の側壁に形成される酸化物３１２に比べ、厚くなる。
【００６６】
例えば、下層ＦＧ３０３をＰ−ｄｏｐｅｄポリシリコン、上層ＦＧ３０５をＢ−ｄｏｐｅｄポリシリコンとすると、ｎ型半導体であるＰ−ｄｏｐｅｄポリシリコンの方が、ｐ型半導体であるＢ−ｄｏｐｅｄポリシリコンに比べ、電子キャリア数が多いため、電子を酸素に供給して酸化しやすく、そのため、酸化速度が速く、側壁に形成されるシリコン酸化膜も、Ｐ−ｄｏｐｅｄポリシリコンの下層ＦＧ３０３の方がＢ−ｄｏｐｅｄポリシリコンの上層ＦＧ３０５よりも厚くなる。
【００６７】
次いで、図１２（ｃ）に示すように、素子分離溝ＳＴ３００をシリコン酸化膜などの絶縁膜３０６で埋め込み、ＣＭＰやＷｅｔエッチングなどで上層ＦＧ３０５の頂面が露出するまで平坦化を行う。
【００６８】
続いて、絶縁膜３０７、導電膜３０８、ハードマスクＨＭ３００、および、ＧＣパターンを形成するレジストＲＧ３１０を成膜した後、図１２（ｄ）に示すように、フォトリソグラフィによって所望のＧＣパターンを形成する。
【００６９】
ここで、絶縁膜３０７はシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸなどから成膜し、導電膜３０８はｎｏｎ−ｄｏｐｅｄまたはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗ、Ｎｉ、Ｃｏなどの金属およびそれらのシリサイドなどから成膜する。
【００７０】
次に、ＲＩＥなどで導電膜３０８から絶縁膜３０２までを選択的に除去することにより、図１２（ｅ）に示すように、ＧＣパターンを形成する。  
次に、インプラにより、メモリセルＭＣ、絶縁膜３０７およびＧＣ３０８の積層体間のアクティブエリアＡＡに不純物を注入してソース・ドレインとなる拡散層３１３を形成し、ＨＰよりも薄い数ｎｍの厚さのシリコン酸化膜などの絶縁膜３１４（図１０参照）を、メモリセルＭＣ、絶縁膜３０７およびＧＣ３０８の積層体の側壁に形成する。
【００７１】
最後に、シリコン酸化膜などの絶縁膜３１５でメモリセルＭＣ、絶縁膜３０７およびＧＣ３０８の積層体間のスペースＳＰ３００を埋め込むことにより、図１０に示すメモリが提供される。また、絶縁膜３１５でスペースＳＰ３００を埋め込む代わりに、よりカバレッジの悪い絶縁膜３１６を成膜することで、空洞３１７を形成してもよい。これにより、図１１に示す変形例のメモリが提供される。
【００７２】
（５）第４の実施の形態
（ａ）装置構成
図１３は、第４の実施の形態によるメモリの概略構成を示す断面斜視図である。図１０との対比により明らかなように、本実施形態のメモリの特徴は、図１０の上層ＦＧ３０５の側壁に形成された酸化物３１２に代えて、絶縁膜４１２を備える点にある。絶縁膜４１２の厚さは、下層ＦＧ４０３の側壁絶縁膜４１１よりも薄い。本実施形態によるメモリのその他の構成は、第３の実施の形態の符号に１００を加えたものに相当し、図１０に示すメモリと実質的に同一である。
【００７３】
図１４は、図１３に示す実施形態の一変形例を示す断面斜視図である。図１４に示すメモリでは、メモリセルＭＣ、絶縁膜４０７およびＧＣ４０８の積層体間のスペースＳＰ４００が絶縁膜４１５で埋め込まれているが、本変形例のメモリは、スペースＳＰ４００の側壁に、よりカバレッジの悪い絶縁膜４１６が成膜され、これにより、空洞４１７が形成されている。
【００７４】
（ｂ）製造方法
図１３および図１４に示すメモリの製造方法について図１５を参照しながら説明する。
【００７５】
先ず、半導体基板Ｓ上に絶縁膜４０２、下層ＦＧ４０３、絶縁膜４０４、上層ＦＧ４０５、ハードマスクＨＭ４００、レジストＲＧ４００を形成し、フォトリソグラフィによって図１５（ａ）に示すように、所望のＡＡパターンを形成する。
【００７６】
絶縁膜４０２の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜から選択する。下層ＦＧ４０３および上層ＦＧ４０５は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗなどの金属およびそれらのシリサイドなどの単層または積層から形成する。本実施形態においても、図１０および図１１の下層ＦＧ３０３および上層ＦＧ３０５とは異なり、酸化速度の点において、下層ＦＧ４０３および上層ＦＧ４０５の材料に特に差異は必要無い。絶縁膜４０４の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸから選択される。
【００７７】
次に、ＲＩＥなどで、少なくとも上層ＦＧ４０５の上端よりも下から下層ＦＧ４０３の下端よりも上の間のいずれかの位置に至るまで、ハーフエッチングを行った後、図１５（ｂ）に示すように、全面に絶縁膜４１２を成膜する。ここで、絶縁膜４１２は、後述する側壁酸化物４１１（図１３参照）よりも薄くなるように、シリコン窒化膜のような耐酸化性の材料から成膜する。
【００７８】
その後、再びＲＩＥなどで、半導体基板Ｓ中の任意の位置に至るまでエッチングを行い、素子分離溝ＳＴ４００を形成し、熱酸化またはプラズマ酸化などで下層ＦＧ４０３の側壁を酸化し、側壁酸化物４１１を形成する。
【００７９】
ここで、絶縁膜４１１を、シリコン窒化膜のような耐酸化性のある材料とすることで、下層ＦＧ４０３の側壁の酸化工程においてさらなる側壁酸化を防ぐと共に、下層ＦＧ４０３の側壁酸化物４１２の酸化量よりも薄くする。これにより、下層ＦＧ４０３の底面の寸法を上層ＦＧ４０５の頂面の寸法よりも小さくすることができ、カップリング比を上げることができる。
【００８０】
その後、図１５（ｃ）に示すように、素子分離溝ＳＴ４００をシリコン酸化膜などの絶縁膜４１０で埋め込み、ＣＭＰやＷｅｔエッチングなどで上層ＦＧ４０５の上端が露出するまで平坦化を行う。
【００８１】
次いで、絶縁膜４０７、導電膜４０８、ハードマスクＨＭ４１０、および、ＧＣパターンを形成するためのレジストＲＧ４１５を順次に形成した後、フォトリソグラフィにより、図１５（ｄ）に示すように、所望のＧＣパターンを形成する。
【００８２】
絶縁膜４０７の材料は、例えばシリコン酸化膜やシリコン酸窒化膜、シリコン窒化膜、Ａｌ２Ｏ３、ＨｆＯＸ、ＴａＯＸ、Ｌａ２ＯＸなどから選択する。導電膜４１３は、ｎｏｎ−ｄｏｐｅｄもしくはＢやＰなどがｄｏｐｅされたポリシリコン、または、ＴｉＮやＴａＮ、Ｗ、Ｎｉ、Ｃｏなどの金属およびそれらのシリサイドなどから形成する。
【００８３】
次に、ＲＩＥなどで導電膜４０８から絶縁膜４０２までを選択的に除去することにより、図１５（ｅ）に示すように、ＧＣパターンを形成する。
【００８４】
次に、インプラにより、メモリセルＭＣ、絶縁膜４０７およびＧＣ４０８の積層体間のアクティブエリアＡＡに不純物を注入してソース・ドレインとなる拡散層４１３を形成し、ＨＰよりも薄い数ｎｍの厚さのシリコン酸化膜などの絶縁膜４１４（図１３参照）を、メモリセルＭＣ、絶縁膜４０７およびＧＣ４０８の積層体の側壁に形成する。
【００８５】
最後に、シリコン酸化膜などの絶縁膜４１５でメモリセルＭＣ、絶縁膜４０７およびＧＣ４０８の積層体間のスペースＳＰ４００を埋め込むことにより、図１３に示すメモリが提供される。また、絶縁膜４１５でスペースＳＰ４００を埋め込む代わりに、よりカバレッジの悪い絶縁膜４１６を成膜することで、空洞４１７を形成しても良い。これにより、図１４に示す変形例のメモリが提供される。
【００８６】
本実施形態において、図１５（ｂ）に示す工程のハーフエッチングを、上層ＦＧ４０５の上端から下層ＦＧ４０３の下端までの途中で止める位置に応じて上層ＦＧ４０５および下層ＦＧ４０３のサイズおよび形状が変化する。この点について図１６を参照しながら具体的に説明する。
【００８７】
図１６（ａ）乃至（ｄ）は、いずれも２重ＦＧ構造のメモリをＧＣに平行な（ロウ方向の）切断線に沿って切断した断面図である。図１６（ａ）に示す２つのメモリセルは、半導体基板Ｓの直上のトンネル絶縁膜からＧＣに至るまでロウ方向のサイズがそれぞれ同一となっている参考例を示す。
【００８８】
図１６（ｂ）乃至（ｄ）は、本実施形態によるメモリの実施例を示し、図１５（ｂ）に示す工程においてハーフエッチングの停止位置を変更させた場合の各例を示す。図１５（ｂ）は、上層ＦＧ４０５の上端から下端までの途中でハーフエッチングを停止した場合を示し、図１６（ｃ）は、絶縁膜４０４の上端から下端までの途中でハーフエッチングを停止した場合を示し、そして、図１６（ｄ）は、下層ＦＧ４０３の上端から下端までの途中でハーフエッチングを停止した場合を示す。
【００８９】
図１６（ｂ）の場合は、上層ＦＧ４０５の側壁に段差が生じ、その頂面のサイズとその底面のサイズが異なっている。絶縁膜４０４、下層ＦＧ４０３および絶縁膜４０２はロウ方向において上層ＦＧ４０５の底面のサイズと同一のサイズとなっている。このように、上下のフローティングゲートＦＧ４０５，ＦＧ４０３のサイズが一部において異なり、下層ＦＧ４０２のサイズが上層ＦＧ４０５の頂面のサイズよりも小さい場合は、電界が印加しやすいという利点がある。
【００９０】
図１６（ｃ）の場合は、上層ＦＧ４０５および下層ＦＧ４０３のいずれについても側壁の段差は無いが、上層ＦＧ４０５の底面に対向する下層ＦＧ４０３の頂面のサイズは、図１６（ａ）の参考例および図１６（ｄ）の場合よりも小さい。
【００９１】
図１６（ｄ）の場合、下層ＦＧ４０３の頂面サイズは、これに対向する上層ＦＧ４０５の底面のサイズと同一であるが、下層ＦＧ４０３の側壁に段差が生じ、下層ＦＧ４０３の底面サイズがその頂面サイズよりも小さくなっており、下層ＦＧ４０３のサイズは、ロウ方向において部分的に小さくなっている。
【００９２】
図１６（ｂ）乃至（ｄ）のいずれの場合も、上層ＦＧ４０５の頂面のサイズは参考例と同じであるが、下層ＦＧ４０３の底面のサイズが上層ＦＧ４０５の頂面のサイズより小さくなっているので、カップリング比を大きくすることができる。図１６に示すサイズの相違Δｄの値は、トランジスタ特性に影響を及ぼさない程度まで許容されるが、ロウ方向の各端部において、Δｄ／２が上層ＦＧ４０５の頂面サイズの約５％〜約２０％の範囲内にあることが望ましい。
【００９３】
以上述べた第１乃至第４の実施の形態によるメモリによれば、下層ＦＧのサイズが上層ＦＧのサイズよりも少なくとも部分的に小さくなるように形成され、これにより、カップリング比が上がるので、その分だけ書込ウィンドウを広げることができる。
【００９４】
また、上述した各変形例によるメモリによれば、ＧＣ間の領域に空洞が形成されているので、ＧＣ間の容量を低減することができる。
【００９５】
以上、本発明の実施の形態のいくつかを説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。
【００９６】
例えば上述した実施の形態では、カラム方向およびロウ方向のいずれかについて下層ＦＧのサイズが上層ＦＧのサイズよりも少なくとも部分的に小さい場合を取り挙げて説明したが、これに限ることなく、カラム方向およびロウ方向の両方について下層ＦＧのサイズが上層ＦＧのサイズよりも少なくとも部分的に小さい形態も勿論可能である。その場合の製造方法としては、第３の実施の形態と第１および第２の実施の形態との組み合わせ、並びに、第４の実施の形態と第１および第２の実施の形態との組み合わせが可能である。
【００９７】
また、基板として半導体基板を取り挙げて説明したが、これに限ることなく、表面に形成された半導体層を有するものであれば、例えばガラス基板やセラミック基板の上に上述した実施形態のメモリを形成することも勿論可能である。
【００９８】
また、上述の実施の形態では、トンネル絶縁膜とフローティングゲートとが基板上に２回積層されてメモリセルを構成する場合について説明したが、２回の積層に限ることなく、３回以上積層してメモリセルを形成してもよい。その場合は、最下層である第１層のフローティングゲートの寸法が第２層（Ｎ＝２）のフローティングゲートの寸法よりも少なくとも部分的に小さい。
【００９９】
上述の実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１００】
１０２，２０２，３０２，４０３…（第１のトンネル）絶縁膜、１０３，２０３，３０３，４０３…（第１の）フローティングゲート、１０４，２０４，３０４，４０４…（第２のトンネル）絶縁膜、１０５，２０５，３０５，４０５…（第２の）フローティングゲート、１０７，２０７，３０７，４０７…ゲート絶縁膜、１１１，３１１…酸化物（第３の絶縁膜、第１の側面酸化膜）、１１２，３１２…酸化物（第４の絶縁膜、第２の側面酸化膜）、１３１，２３１，３３１，４３１…不純物拡散層、２１１…酸化物（耐酸化性を有する第４の絶縁膜）、４１２…（耐酸化性を有する第４の）絶縁膜、ＧＣ１０８，ＧＣ２０８，ＧＣ３０８，ＧＣ４０８…ゲートコンダクタ（制御ゲート）、ＳＰ１００，ＳＰ２００，ＳＰ３００，ＳＰ４００…スペース領域、ＳＴ１００，ＳＴ２００，ＳＴ３００，ＳＴ４００…素子分離絶縁膜、ＡＡ…アクティブエリア（活性領域）、ＭＣ…メモリセル、Ｓ…半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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