(57)【要約】【課題】半導体ピラーの上面を覆うマスク膜をウェットエッチングにより除去する際にエッチング薬液の拡散を阻止し、マスク膜の残留量を安定化させる。【解決手段】半導体基板の活性領域に設けられた半導体ピラー５と、活性領域を取り囲む素子分離領域に設けられた絶縁層ピラー４５と、少なくとも半導体ピラー５の上面を覆う第１マスク膜２３をそれぞれ形成する工程と、半導体ピラー５の側面を覆うゲート絶縁膜１０を形成する工程と、ゲート絶縁膜１０を介して半導体ピラー５の側面を覆うゲート電極１１Ａ、１１Ｂを形成する工程と、ゲート電極１１Ａ，１１Ｂを覆う層間絶縁膜１２を形成する工程と、第１マスク膜２３をウェットエッチングにより除去する工程を備える。ウェットエッチング工程では、第１マスク膜２３とは異なる材料からなり第１マスク膜の周囲を取り囲むエッチング防護壁としての絶縁層ピラー４５によってエッチング液の拡散を阻止する。【選択図】図１０
2014036098.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の活性領域に設けられ、前記半導体基板の主面に対して垂直な第１及び第２の側面を有する半導体ピラーと、前記活性領域を取り囲む素子分離領域に設けられ、前記半導体ピラーの前記第１の側面と接する絶縁層ピラーと、少なくとも前記半導体ピラーの上面を覆う第１マスク膜をそれぞれ形成する工程と、
前記半導体ピラーの前記第２の側面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体ピラーの前記第２の側面を覆うゲート電極を形成する工程と、
前記半導体ピラーの下部に第１不純物拡散層を形成する工程と、
少なくとも前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記第１マスク膜とは異なる材料からなるエッチング防護壁によって前記第１マスク膜の周囲を取り囲んだ状態で、前記第１マスク膜をウェットエッチングにより選択的に除去し、前記半導体ピラーの上面を露出させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板に、前記活性領域と前記素子分離領域に跨る２つの溝からなる第１の溝を形成し、これにより前記２つの溝に挟まれる領域に前記半導体ピラー及び前記第１絶縁層ピラーを形成し、
前記層間絶縁膜の一部は前記第１の溝の内部に埋め込まれる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１マスク膜をウェットエッチングにより除去する際、
前記第１マスク膜は、前記半導体ピラーの前記上面だけを覆っており、
前記絶縁層ピラーの上面の位置は、前記半導体ピラーの上面よりも高く、
前記第１マスク膜の側面と接する前記絶縁層ピラーの上部は、前記エッチング防護壁として機能する、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁層ピラーの上面の位置は、前記第１マスク膜の上面と一致している、請求項３に記載の半導体装置。
【請求項５】
前記半導体ピラー、前記絶縁層ピラー、及び前記第１マスク膜を形成する工程は、
前記第１マスク膜及び前記素子分離領域が形成された前記半導体基板上の全面に前記第１マスク膜と同一材料からなる第２マスク膜を形成する工程と、
前記第２マスク膜をマスクとして、前記半導体基板及び前記素子分離領域を選択的に除去することにより、前記半導体ピラー及び前記絶縁層ピラーを形成する工程と、
前記第２マスク膜をウェットエッチングにより除去する工程とを含み、
前記第２マスク膜をウェットエッチングにより除去する工程は、前記第１マスク膜をウェットエッチングにより除去する工程を兼ねている、請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記第１の溝の内部に前記層間絶縁膜を埋め込んだ後、前記層間絶縁膜をＣＭＰ法により平坦化すると共に、前記第２マスク膜を除去して前記第１マスク膜の上面を露出させる工程と、
前記半導体ピラーの上面を覆う前記第１マスク膜が形成された領域以外の領域を第３マスク膜で覆う工程と、
前記第３マスク膜をマスクとしたウェットエッチングにより、前記半導体ピラーの上面を覆う前記第１マスク膜だけを選択的に除去する工程を含む、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１マスク膜をウェットエッチングにより除去する工程において、
前記第１マスク膜は、前記半導体ピラーの前記上面及び前記絶縁層ピラーの上面を覆っており、
前記絶縁層ピラーの上面の位置は、前記半導体ピラーの上面と一致しており、
第２絶縁層ピラーを介して前記半導体ピラー及び前記絶縁層ピラーの周囲を取り囲むように前記素子分離領域に設けられた第２の溝の内部に埋め込まれた前記層間絶縁膜は、前記エッチング防護壁として機能する、請求項２に記載の半導体装置の製造方法。
【請求項８】
前記第１の溝と共に、前記半導体基板の前記素子分離領域に閉ループの溝からなる第２の溝を形成し、これにより前記第１の溝と前記第２の溝に挟まれる領域に第２絶縁層ピラーを形成する工程を含み、
前記層間絶縁膜の他の一部は前記第２の溝の内部に埋め込まれる、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記素子分離領域が形成された前記半導体基板の全面に前記第１マスク膜を形成し、
前記第１マスク膜をマスクとして、前記半導体基板及び前記素子分離領域を選択的に除去することにより、前記第１及び第２の溝を同時に形成する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
半導体基板と、
前記半導体基板の活性領域に設けられ、前記半導体基板の主面に対して垂直な第１及び第２の側面を有する半導体ピラーと、
前記活性領域を取り囲む素子分離領域に設けられ、前記半導体ピラーの前記第１の側面と接する絶縁層ピラーと、
前記半導体ピラーの前記第２の側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体ピラーの前記第２の側面を覆うゲート電極と、
前記半導体ピラーの上端部に位置する第１の不純物拡散層と、
前記半導体ピラーの下部に位置する第２の不純物拡散層と、
前記半導体ピラーの周囲を取り囲むように設けられたエッチング防護壁とを備えることを特徴とする半導体装置。
【請求項１１】
前記絶縁層ピラーの上面の位置は、前記半導体ピラーの上面よりも高く、
前記絶縁層ピラーの上部は、前記エッチング防護壁の一部を構成している、請求項１０に記載の半導体装置。
【請求項１２】
前記エッチング防護壁は、前記半導体ピラー及び前記絶縁層ピラーの周囲を取り囲んでいる閉ループの溝内に埋め込まれた層間絶縁膜からなり、
前記絶縁層ピラーの上面の位置は、前記半導体ピラーの上面と一致している、請求項１０に記載の半導体装置。
【請求項１３】
前記活性領域を取り囲むように設けられ、前記半導体基板の主面に対して垂直な側面を有する素子分離領域をさらに備え、
前記半導体ピラーの前記第２の側面と前記素子分離領域の前記側面とが連続した一つの平面となるように、前記絶縁層ピラーは前記半導体ピラーと前記素子分離領域とを連結しており、
前記ゲート電極は、前記絶縁層ピラーの側面を経由して前記素子分離領域の前記側面まで延在している、請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記ゲート電極へ給電するコンタクトプラグと、
前記コンタクトプラグを介して前記ゲート電極に接続されたゲート吊り配線とをさらに備え、
前記コンタクトプラグは平面視にて前記素子分離領域と重なる位置に配置されている、請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ピラー構造を有するトランジスタを用いた半導体記装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置においては、高集積化のため、縦型トランジスタが採用されている。縦型トランジスタは、半導体基板に立脚した半導体ピラーの側面を覆うゲート絶縁膜とゲート電極を備えており、半導体ピラーの上下方向に設けられた拡散層とともに単位トランジスタを構成している。例えば、特許文献１に記載の縦型トランジスタは、半導体ピラーと絶縁層ピラーからなる複合ピラーをゲート電極が囲む構成を採用している。また、特許文献２には、個別ピラーのマスク膜を除去する工程が記載されており、個別ピラーによって周囲が遮断されている。
【０００３】
このような縦型トランジスタにおいて、ゲート電極へ給電するコンタクトプラグを、半導体ピラーの下方に設けられた拡散層と平面視で重なる位置に設けると、位置ずれが生じた際にコンタクトプラグが拡散層に到達して短絡してしまうため、コンタクトプラグは素子分離領域と重なる位置に設けるのが有利である。このため、素子分離領域内に設けた絶縁層ピラーを半導体ピラーと接触させて、半導体ピラーの側面に設けたゲート電極を素子分離領域まで延在させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３４８３号公報
【特許文献２】特開２００９−８１３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体ピラーと絶縁層ピラーが一体化された複合ピラーは、ゲート給電をＳＴＩ（Shallow Trench Isolation）上に構成でき、コンタクトホール形成時に半導体基板への突き抜けショートを回避できる利点がある。しかし、複合ピラーであるために、ピラー形成時に用いるシリコン窒化膜（ＳｉＮ）からなるマスク膜を除去する際に、半導体ピラー上のマスク膜だけを部分的に除去することが難しく、絶縁層ピラー上のマスク膜にもエッチング液が拡散してムラにエッチングされてしまい、マスクパターンの形状制御が困難となる。
【０００６】
縦型トランジスタにおける半導体ピラーは、素子分離領域の一部となっている絶縁層ピラーと隣接するように形成されており、それらの形成時に用いたマスク膜は、個々のピラーの上面に一体となって残留している。このマスク膜の存在は、半導体ピラーの上部へ拡散層を設ける際の障害となるので、ウェットエッチング法によって除去するが、エッチング薬液が半導体ピラー以外の領域まで流出して、残留させるべきマスク膜まで消失させてしまうことがある。このようなマスク膜の消失は、後続工程において配線の断線や短絡などの形状不良を生じさせるので、縦型トランジスタが安定動作しない問題がある。
【０００７】
図２６は、従来技術による半導体装置３００のマスク膜除去前の平面模式図であり、図２７は、従来技術による半導体装置３００のマスク膜除去後の平面模式図である。
【０００８】
まず図２６を参照する。シリコン基板１上において、活性領域１ａを取り囲むように素子分離領域となるＳＴＩ２が設けられており、シリコンピラー（半導体ピラー）５を形成するためにシリコン窒化膜からなるマスク膜４が、ＳＴＩ２とシリコンピラー５の上面に一体となって配置されている。マスク膜４をマスクとしたドライエッチングにより、２つの溝４Ａ，４Ｂ（図中の白抜き部分）が設けられると共に、溝４Ａ、４Ｂに挟まれた活性領域１ａにシリコンピラー５が設けられる。また、溝４Ａ、４Ｂに挟まれた素子分離領域にはＳＴＩ２の一部である絶縁層ピラー４５が設けられる。
【０００９】
前述したように、ウェットエッチング法によって、シリコンピラー５の上面に配置されたマスク膜４を除去する必要があるので、シリコン酸化膜からなるマスク膜１３をマスク膜４の上面に設け、マスク膜１３の開口部１３ａを介してシリコンピラー５上のマスク膜４だけを露出させている。この窒化膜除去工程では酸化膜に対して高いエッチング選択比が必要であるが、ドライエッチング法ではシリコン酸化膜に対してシリコン窒化膜を高選択比でエッチングすることが困難であり、用いることができない。したがって、高選択エッチングが可能なウェットエッチングを用いる。なお、図２６では、下地の配置状況を明確にするため、マスク膜１３を透過膜として記載しており、図２７でも同様である。
【００１０】
次に図２７を参照する。ウェットエッチングによりマスク膜４が選択的に除去されて、シリコンピラー５の上面が露出しているが、シリコンピラー５上のマスク膜４を完全に除去するためにオーバーエッチング条件としているので、マスク膜１３の開口部１３ａからＳＴＩ２側へ矢印で示すようにエッチング液が横方向に拡散してしまい、絶縁層ピラー４５の上面を覆うマスク膜４の一部も除去される。このように、ウェットエッチングの薬液がマスク膜１３で覆われた素子分離領域にも流入してしまうので、絶縁層ピラー４５の上面におけるマスク膜４の残留量が安定せず、必要なマスク膜４も除去されてしまう問題がある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明による半導体装置の製造方法は、半導体基板の活性領域に設けられ、前記半導体基板の主面に対して垂直な第１及び第２の側面を有する半導体ピラーと、前記活性領域を取り囲む素子分離領域に設けられ、前記半導体ピラーの前記第１の側面と接する絶縁層ピラーと、少なくとも前記半導体ピラーの上面を覆う第１マスク膜をそれぞれ形成する工程と、前記半導体ピラーの前記第２の側面を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体ピラーの前記第２の側面を覆うゲート電極を形成する工程と、前記半導体ピラーの下部に第１不純物拡散層を形成する工程と、少なくとも前記ゲート電極を覆う層間絶縁膜を形成する工程と、前記第１マスク膜とは異なる材料からなるエッチング防護壁によって前記第１マスク膜の周囲を取り囲んだ状態で、前記第１マスク膜をウェットエッチングにより選択的に除去し、前記半導体ピラーの上面を露出させる工程とを備えることを特徴としている。
【００１２】
ここで、本発明の第１の側面による半導体装置の製造方法では、ＳＴＩ形成時の埋め込み絶縁膜をマスク絶縁膜の上面の位置まで残存させ、埋め込み絶縁膜を加工して得られる絶縁層ピラーをエッチング防護壁として用いることにより、半導体ピラー上のマスク膜だけを選択的に除去することを特徴としている。また、本発明の第２の側面による半導体装置の製造方法では、複合ピラーの最外周位置に活性領域を取り囲む閉ループの溝を形成し、この溝の内部に埋め込まれた層間絶縁膜をエッチング防護壁として用いることにより、当該エッチング防護壁よりもさらに外周へエッチング液が拡散することを防止することを特徴としている。
【００１３】
さらに、本発明による半導体装置は、残留するマスク膜の消失を防止するために、半導体ピラーを取り囲むエッチング防護壁を設けることを特徴としている。すなわち、本発明による半導体装置は、半導体基板と、前記半導体基板の活性領域に設けられ、前記半導体基板の主面に対して垂直な第１及び第２の側面を有する半導体ピラーと、前記活性領域を取り囲む素子分離領域に設けられ、前記半導体ピラーの前記第１の側面と接する絶縁層ピラーと、前記半導体ピラーの前記第２の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体ピラーの前記第２の側面を覆うゲート電極と、前記半導体ピラーの上端部に位置する第１の不純物拡散層と、前記半導体ピラーの下部に位置する第２の不純物拡散層と、前記半導体ピラーの周囲を取り囲むように設けられたエッチング防護壁とを備えることを特徴としている。
【発明の効果】
【００１４】
本発明によれば、エッチング防護壁によってエッチング液が拡散することを防止することができ、これにより残留マスク膜の消失を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態の半導体装置１００の構造を示す模式図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図２】半導体装置１００の構造を示す模式図であって、図１（ａ）のＢ−Ｂ'における断面図である。
【図３】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図４】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図５】図４のＢ−Ｂ'における断面図である。
【図６】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図７】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図８】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図９】図８のＢ−Ｂ'における断面図である。
【図１０】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図１１】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図１２】図１１のＢ−Ｂ'における断面図である。
【図１３】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図１４】図１３のＢ−Ｂ'における断面図である。
【図１５】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図１６】第１実施形態による半導体装置１００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図１７】本発明の第２実施形態の半導体装置２００の構造を示す模式図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図１８】半導体装置２００の構造を示す模式図であって、図１（ａ）のＢ−Ｂ'における断面図である。
【図１９】第２実施形態による半導体装置２００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図２０】第２実施形態による半導体装置２００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図２１】図１９のＢ−Ｂ'における断面図である。
【図２２】第２実施形態による半導体装置２００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図２３】図２２のＢ−Ｂ'における断面図である。
【図２４】第２実施形態による半導体装置２００の製造方法を説明するための工程図面であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ'における断面図である。
【図２５】図２４のＢ−Ｂ'における断面図である。
【図２６】従来の半導体装置３００の製造工程を示す模式平面図である。
【図２７】従来の半導体装置３００の製造工程を示す模式平面図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、以下の図面においては、各構成をわかりやすくするために、実際の構造と縮尺や数等が異なっている。また、ＸＹＺ座標系を設定して、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、第１の方向となるＹ方向はＺ方向と直交する方向であって、第２の方向となるＸ方向はシリコン基板の表面と水平な面においてＹ方向と直交する方向である。
【００１７】
図１（ａ）、（ｂ）及び図２は、本発明の第１実施形態の半導体装置１００の構造を示す模式図である。特に、図１（ａ）は、第１実施形態による半導体装置１００の平面図であり、図１（ｂ）は、図１（ａ）のＡ−Ａ'における断面図である。図２は、図１（ａ）のＢ−Ｂ'における断面図である。図１（ａ）では、各構成要素の配置状況を明確にするため、層間絶縁膜並びにコンタクトプラグ上に位置している配線を透過状態として、その輪郭だけを記載している。
【００１８】
まず、図１（ｂ）及び図２を参照しながら説明する。本実施形態による半導体装置１００は、代表的な半導体基板であるシリコン基板１を備えている。シリコン基板１の上面には、活性領域を取り囲む素子分離領域となるＳＴＩ（Shallow Trench Isolation）２が設けられている。ＳＴＩ２の底面並びに下部の側面はシリコン基板１と接しており、ＳＴＩ２の下部の側面で囲まれたシリコン基板１が活性領域１ａとなっている。
【００１９】
ＳＴＩ２に囲まれた活性領域１ａのＸ方向の中央部には、１つのシリコンピラー（半導体ピラー）５が立設されている。シリコンピラー５は、活性領域１ａとなるシリコン基板１のＸ方向における２つの端部に溝（開口部）５４（５４Ａ，５４Ｂ）を配置することで設けられている。シリコンピラー５は、単位トランジスタ５０のチャネル部を構成する柱状の半導体層である。
【００２０】
シリコンピラー５のＹ方向の端部５Ａは、ＳＴＩ２と一体になっている絶縁層ピラー４５と接しており、絶縁層ピラー４５の上面４５ａは、シリコンピラー５の上面５ｂよりも高くなっている。ここで、絶縁層ピラー４５は、シリコンピラー５と同様に、素子分離領域のＳＴＩ２に溝（開口部）５４を配置することで設けられている。なお、シリコンピラー５と絶縁層ピラー４５に隣接して、Ｘ方向の左側に配置された溝（開口部）５４Ａは、夫々一体となって素子分離領域と活性領域１ａに跨るように配置されており、右側に配置された溝（開口部）５４Ｂも同様である。したがって、シリコンピラー５に対してＹ方向の両端に連続して配置される２つの絶縁層ピラー４５は、ＳＴＩ２の一部で構成される。
【００２１】
シリコンピラー５のＺ方向の上端部と下方には、それぞれ不純物拡散層が設けられている。シリコンピラー５の上端部に位置しているピラー上部拡散層１６（第２不純物拡散層）は、ソース・ドレインの一方となる拡散層であり、シリコンピラー５の下方に位置しているピラー下部拡散層９（第１不純物拡散層）は、ソース・ドレインの他方となる拡散層である。ピラー上部拡散層１６とピラー下部拡散層９との間に挟まれたシリコンピラー５の領域は、チャネル部である。本実施形態では、シリコンピラー５のＸ方向における左右夫々に位置する活性領域１ａの全面にピラー下部拡散層９が備わっており、左側をピラー下部拡散層９Ａ、右側をピラー下部拡散層９Ｂと称する。
【００２２】
シリコンピラー５の左右に位置し、開口部５４の底面を構成する活性領域１ａの上面には、絶縁膜８が設けられている。絶縁膜８は、シリコンピラー５以外の活性領域１ａの上面を覆って、ＳＴＩ２に達している。絶縁膜８の下方には、絶縁膜８と重なるようにピラー下部拡散層９が配置されている。なお、ピラー下部拡散層９の底面は、ＳＴＩ２の底面よりも浅くなるように設けられており、ＳＴＩ２を挟んで隣接するピラー下部拡散層９どうしが導通しないようになっている。
【００２３】
シリコンピラー５の側面には、ゲート絶縁膜１０が配置されている。また、ゲート絶縁膜１０を介して、シリコンピラー５のＸ方向に対向する２つの側面にゲート電極１１（１１Ａ、１１Ｂ）が配置されている。さらに詳細に説明すると、ゲート電極１１Ａは、溝５４Ａの内壁面に設けられ、ゲート電極１１Ｂは溝５４Ｂの内壁面に設けられている。したがって、ゲート電極１１Ａと１１Ｂは各々独立しており、接続されていない。ゲート電極１１は、ゲート絶縁膜１０によって、シリコンピラー５のチャネル部並びにピラー上部拡散層１６と電気的に絶縁されており、同様に、絶縁膜８によって、ピラー下部拡散層９と電気的に絶縁されている。
【００２４】
第１層間絶縁膜１２は、ゲート電極１１および絶縁膜８を覆い、溝５４を埋設するように設けられている。第１層間絶縁膜１２は、その上面がＳＴＩ２の上面と面一となるように構成される。第１層間絶縁膜１２およびＳＴＩ２の上面には、第２層間絶縁膜２０が設けられている。
【００２５】
第２層間絶縁膜２０の上面には、メタル配線３３、３４（３４Ａ、３４Ｂ）が配置されている。メタル配線３３は、第２層間絶縁膜２０を貫通している並列な２つの第１コンタクトプラグ３０と、シリコンピラー５の上面５ｂに設けられたシリコンプラグ１９とを介して、単位トランジスタ５０のソース・ドレイン部となるピラー上部拡散層１６と接続されている。
【００２６】
メタル配線３４は、第２層間絶縁膜２０、第１層間絶縁膜１２及び絶縁膜８を貫通する第２コンタクトプラグ３１（３１Ａ、３１Ｂ）を介して、単位トランジスタ５０のソース・ドレイン部となるピラー下部拡散層９と接続されている。
【００２７】
次に、図１（ａ）を参照する。ＳＴＩ２に囲まれた活性領域１ａのＸ方向の中央部には、平面視で矩形状の１つのシリコンピラー５が設けられている。シリコンピラー５は、Ｙ方向へ直線状に延在しており、単位トランジスタ５０のチャネル部を構成するものである。シリコンピラー５のＹ方向の両端面は、活性領域１ａのＹ方向の両端面に一致している。すなわち、活性領域１ａを縦断するようにシリコンピラー５が配置されている。
【００２８】
シリコンピラー５は、その長手方向（Ｙ方向）と直交する２つの側面（第１の側面）及び長手方向と平行な２つの側面（第２の側面）を有している。図中上側に位置する一方の絶縁層ピラー４５は、シリコンピラー５の一方の第１の側面に接して設けられており、図中下側に位置する他方の絶縁層ピラー４５は、シリコンピラー５の反対側の第１の側面に接して設けられている。
【００２９】
シリコンピラー５の直上には、シリコンプラグ１９、第１コンタクトプラグ３０及びメタル配線３３が配置されている。
【００３０】
シリコンピラー５のＹ方向の端部５Ａは、絶縁層ピラー４５のＹ方向における一方の端部と接しており、絶縁層ピラー４５のＹ方向における他方の端部は、シリコンピラー５を取り囲んでいるＳＴＩ２と一体になっている。
【００３１】
ゲート電極１１は、シリコンピラー５と絶縁層ピラー４５のＸ方向に対向する２つの側面部に夫々配置されており、一方の側面部におけるゲート電極１１Ａと、他方の側面部におけるゲート電極１１Ｂで構成されている。ゲート電極１１は、溝５４の内壁面を構成するシリコンピラー５と絶縁層ピラー４５とＳＴＩ２の側面全体に設けられている。
【００３２】
これにより、ゲート電極１１Ａは溝５４Ａの内壁面全体に設けられた閉ループ配線となっている。したがって、ゲート電極１１Ａにゲート電圧を印加するための給電コンタクトの形成位置を任意に選択できる利点がある。ゲート電極１１Ｂも同様である。
【００３３】
第２層間絶縁膜２０の上面には、２つのゲート吊り配線４２（４２Ａ、４２Ｂ）が配置されている。ゲート吊り配線４２は、ゲート電極１１へのゲート給電コンタクトとなる第３コンタクトプラグ４１と少なくとも部分的に重なる位置に配置されている。すなわち、ゲート吊り配線４２Ａは、第２層間絶縁膜２０と第１層間絶縁膜１２を貫通する第３コンタクトプラグ４１Ａによってゲート電極１１Ａと接続されている。ゲート吊り配線４２Ｂも同様である。
【００３４】
シリコンピラー５のＸ方向の左右に位置する活性領域１ａには、第２コンタクトプラグ３１（３１Ａ、３１Ｂ）が配置されている。各々の第２コンタクトプラグ３１は、複数のコンタクトプラグで構成することが好ましい。各々の第２コンタクトプラグ３１の直上には、その上面に接続してメタル配線３４が配置されている。
【００３５】
次に、第１実施形態による半導体装置の製造方法について詳細に説明する。
【００３６】
図３から図１７は、第１実施形態による半導体装置１００の製造方法を説明するための工程図面であり、夫々における（ａ）は各製造工程における半導体装置１００の平面図であり、（ｂ）は（ａ）のＡ-Ａ'における断面図である。また、図５、９、１２、１４はそれぞれ、図４、８、１１、１３のＢ−Ｂ'における断面図である。
【００３７】
半導体装置１００の製造では、まずＳＴＩ形成工程を実施する。図３（ａ）、（ｂ）に示すように、熱酸化法によって、シリコン基板１の上面にシリコン酸化膜である絶縁膜２２を２ｎｍの厚さとなるように形成し、次いでＣＶＤ法（Chemical Vapor Deposition）によって、シリコン窒化膜（ＳｉＮ）である第１マスク膜２３を１２０ｎｍの厚さとなるように形成する。
【００３８】
次に、図４（ａ）、（ｂ）及び図５に示すように、シリコン基板１に素子分離領域となるＳＴＩ２を形成する。ＳＴＩ２の形成では、まずフォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜２２と第１マスク膜２３をパターニングする。これにより、第１マスク膜２３は、活性領域１ａを規定する、平面視にて矩形のマスクパターンに加工される。また、活性領域１ａの周囲にはシリコン基板１の上面が露出する。
【００３９】
次に、第１マスク膜２３をマスクとして、上面が露出しているシリコン基板１をドライエッチングし、これにより活性領域１ａを囲み、ＳＴＩ領域を規定する深さ２５０ｎｍのＳＴＩ溝２ａを形成する。このＳＴＩ溝２ａは、シリコン基板１と絶縁膜２２と第１マスク膜２３で構成されている。ＳＴＩ溝２ａを形成するためのドライエッチングにおいて、第１マスク膜２３の厚さは７０ｎｍに減少する。
【００４０】
次に、ＳＴＩ溝２ａの内壁に薄いシリコン酸化膜（図示せず）を熱酸化法によって形成した後、溝の内部を埋め込むように、シリコン基板１の全面へ素子分離絶縁膜となるシリコン酸化膜（ＳｉＯ２）をＣＶＤ法によって堆積させる。その後、シリコン窒化膜からなる第１マスク膜２３をストッパーとして、第１マスク膜２３の上面に形成されている不要なシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）法により除去する。これにより、シリコン酸化膜をＳＴＩ溝２ａの内部だけに埋設させたＳＴＩ２が完成する。ここで、ＳＴＩ２は、上面２ｂが平坦化されると共に、第１マスク膜２３の上面２３ａのＺ方向の位置と一致するように形成される。したがって、ＳＴＩ２の上面２ｂは、シリコン基板１の上面よりも高くなっており、第１マスク膜２３の側面部はＳＴＩ２に接して取り囲まれている。このように、本実施形態では、第１マスク膜２３の上面２３ａと、ＳＴＩ２の上面２ｂとが同一平面となるように形成することが必要である。上述のように、マスク膜２３を構成するシリコン窒化膜とは異なる材料となるシリコン酸化膜でＳＴＩ２を構成し、ＳＴＩ２の上面２ｂが第１マスク膜２３の上面２３ａと面一になっている。したがって、第１マスク膜２３の側面は、活性領域１ａを構成する半導体基板１の上面より上方に突き出たＳＴＩ２の側面２ｃで覆われる構成となる。これにより、後の第１マスク膜２３を選択的に除去する工程において、ＳＴＩ２の側面２ｃがエッチング防護壁として機能する。
【００４１】
次に、複合ピラー形成工程を実施する。図６（ａ）、（ｂ）に示すように、ＣＶＤ法によって、シリコン基板１の全面すなわち第１マスク膜２３の上面２３ａおよびＳＴＩ２の上面２ｂに、第１マスク膜２３と同じシリコン窒化膜（ＳｉＮ）である第２マスク膜４を１２０ｎｍの厚さとなるように堆積する。この第２マスク膜４は、複合ピラーを形成するためのマスクとして用いられるものである。
【００４２】
次に、図７（ａ）、（ｂ）示すように、フォトリソグラフィ法およびドライエッチング法を用いて、第２マスク膜４に開口部４Ａ，４Ｂを形成する。開口部４Ａ，４Ｂは、活性領域１ａのＸ方向における幅がＷで、Ｙ方向における活性領域を縦断する中央部分を除く矩形パターンでそれぞれ形成される。したがって、開口部４Ａ，４Ｂは、活性領域１ａの３辺と重なりを有し、活性領域１ａを囲む外側の位置に、活性領域１ａの３辺に対向する３辺を有する矩形として形成される。開口部４Ａ，４Ｂは、中央部分のＸ方向の中心線に対して、線対称の位置に形成される。
【００４３】
第２マスク膜４は、フォトレジストをマスクとする異方性ドライエッチング法によって選択的に除去されるが、このとき、活性領域１ａ上には、第２マスク膜４と同じシリコン窒化膜からなる第１マスク膜２３が下方に位置しているので、第２マスク膜４に連続してマスク膜２３がエッチングされ、絶縁膜２２が露出する。一方、ＳＴＩ２上では第２マスク膜４が除去されてＳＴＩ２の上面が露出する。その後、フォトレジストマスクを除去する。
【００４４】
次に、図８（ａ），（ｂ）及び図９に示すように、第２マスク膜４をマスクとする異方性ドライエッチング法によって、ＳＴＩ２を構成するシリコン酸化膜と、活性領域１ａを構成するシリコン基板１と、を同じ深さとなるように選択的に除去する。これにより、ＳＴＩ２上に位置する第１の溝と活性領域上に位置する第２の溝が合体して構成される２つの複合溝５４（５４Ａ，５４Ｂ）が形成される。複合溝５４（５４Ａ、５４Ｂ）を設けることで、活性領域１ａのＸ方向の中央部分に位置し単位トランジスタ５０のチャネルとなるシリコンピラー５と、シリコンピラー５のＹ方向の端部に接して位置する２つの絶縁層ピラー４５と、からなる複合ピラーが形成される。ここでは、活性領域１ａの深さＤがシリコンピラー５の上面５ｂから１５０ｎｍとなるようにエッチングする。これにより、第２マスク膜４の膜厚は８０ｎｍ程度に減少する。なお、この異方性ドライエッチングでは、シリコン基板１とＳＴＩ２を構成するシリコン酸化膜とを等速で同時にエッチングしてもよいが、最初にシリコン酸化膜をエッチングし、続いてシリコン基板をエッチングすることが好ましい。シリコン基板を先にエッチングした後、シリコン酸化膜をエッチングする方法は、活性領域１ａとＳＴＩ２の境界部分にシリコンのエッチング残りが発生しやすく好ましくない。いずれの場合も、活性領域１ａの底面とＳＴＩ２の底面とは同一平面となるように形成する。
【００４５】
シリコンピラー５のＸ方向に対向する２つの側面は、それぞれ溝５４Ａおよび５４Ｂの側面の一部となり、ＳＴＩ２に形成された絶縁層ピラー４５の側面と連続する構成となる。同じ側に位置するシリコンピラー５の側面と、絶縁層ピラー４５の側面と、は面一の構成となる。図８（ａ）に示すように、シリコンピラー５のＹ方向端部に接して直線状に延在するＳＴＩ２の部分は、後の工程でシリコンピラー５の側面に形成されるゲート電極をＳＴＩ２に形成された側面まで延伸させるための絶縁層ピラー４５（第１絶縁層ピラー）を形成する。したがって、絶縁層ピラー４５のＹ方向の一端部はシリコンピラー５のＹ方向の端部に接し、反対側の一端部は活性領域１ａを囲むように形成されているＳＴＩ２に接続される。ここで、図８（ｂ）に示すように、ＳＴＩ２の上面には第２マスク膜４が残留しているが、シリコンピラー５の上面には第２マスク膜４とともに、第２マスク膜４の直下に位置する第１マスク膜２３も残留している。また、Ｙ方向において、絶縁層ピラー４５の一方の端部は、シリコンピラー５に接続されているので、夫々を設けるための溝５４は、平面視において、シリコン基板１とＳＴＩ２を跨ぐように形成されている。
【００４６】
次に、第１層間絶縁膜形成工程を実施する。シリコンピラー５の側面を保護するために、シリコン窒化膜からなるサイドウォール（不図示）を形成した後、図１０（ａ）、（ｂ）に示すように、複合溝５４の底面に露出している活性領域１ａの表面に、厚さ３０ｎｍのシリコン酸化膜からなる絶縁膜８を熱酸化法により形成する。次に、イオン注入法によって、絶縁膜８の下に位置する活性領域１ａの全面にピラー下部拡散層９（９Ａ、９Ｂ）を形成する。ここで、ピラー下部拡散層９Ａと９Ｂは、夫々電気的に分離されている。なお注入する不純物は、例えばＮ型トランジスタの場合はヒ素（Ａｓ）を用いることができる。
【００４７】
イオン注入後、サイドウォールを除去し、シリコンピラー５の側面を露出させる。次に、熱酸化法によって、シリコンピラー５の側面にシリコン酸化膜であるゲート絶縁膜１０を形成する。
【００４８】
次に、シリコン基板１の全面にゲート電極となるシリコン膜をＣＶＤ法により成膜してから、全面エッチバックを行い、シリコンピラー５のＸ方向に対向する側面に、ゲート電極１１（１１Ａ、１１Ｂ）を形成する。シリコン膜は、例えばリンなどのｎ型不純物を含有する厚さ３０ｎｍの非晶質シリコン膜で形成する。含有不純物濃度は、１Ｅ２０〜１Ｅ２１（ａｔｏｍｓ／ｃｍ３）とする。全面エッチバックした後、１０００℃、１０秒の熱処理を施して、非晶質シリコン膜を多結晶シリコン膜に変換すると共に不純物を活性化させることにより導体のゲート電極１１を形成する。ＣＶＤ法で成膜する時点で多結晶状態となるシリコン膜を形成すると、多結晶シリコン膜は表面に凹凸を有すると共に膜中に結晶粒界を有しているため異方性ドライエッチング法を用いて行う、後のエッチバック工程の制御性が低下する問題が発生する。しかし、非晶質シリコン膜は結晶性を有していないので、結晶粒界が存在しないことに加え、表面が極めて平坦な状態で形成できるのでエッチバックの制御性を向上させることができる利点がある。また、非晶質状態で形成したシリコン膜を熱処理して得られる多結晶シリコン膜は、成膜時に多結晶状態で形成した多結晶シリコン膜よりも結晶粒径が大きくなり導体としての抵抗を低減できる効果がある。したがって、ゲート電極１１の低抵抗化に寄与できる。
【００４９】
ここで、シリコンピラー５の側面にゲート電極１１Ａ、１１Ｂを形成した場合、溝５４を構成する絶縁層ピラー４５とＳＴＩ２の側面にもゲート電極１１Ａ、１１Ｂが同時に形成される。したがって、ゲート電極１１は、各々の溝５４を構成する４つの内壁面上で連続する閉ループのゲート電極１１を構成する。シリコンピラー５の側面に形成されるゲート電極１１ＡをＳＴＩ２の側面に形成されるゲート電極１１Ａに接続させるためには、シリコンピラー５とＳＴＩ２との間に絶縁層ピラー４５を形成することが必須要件となる。
【００５０】
次に、シリコンピラー５とゲート電極１１を埋め込むように、全面にＣＶＤ法によって、シリコン酸化膜である第１層間絶縁膜１２を形成する。次に、第２マスク膜４の上面に形成された第１層間絶縁膜１２を、第２マスク膜４の上面が露出するまでＣＭＰ法により平坦化除去する。これにより、各々の複合溝５４が第１層間絶縁膜１２で埋設された状態となる。この後、溝５４内に上面が露出している第１層間絶縁膜１２を、異方性ドライエッチング法を用いるエッチバックによって、第１マスク膜２３の上面２３ａの位置、すなわちＳＴＩ２の上面２ｂの位置まで層間絶縁膜１２の上面を掘り下げる。
【００５１】
次に、第１および第２マスク膜除去工程を実施する。図１１（ａ）、（ｂ）及び図１２に示すように、露出している第２マスク膜４を例えば１６０℃に加熱した熱リン酸によるウェットエッチングによって選択的に除去する。これにより、ＳＴＩ２上では第２マスク膜４が除去される。一方、シリコンピラー５上では、第２マスク膜４の下に位置している厚さ７０ｎｍの第１マスク膜２３が同一材料のシリコン窒化膜で構成されているので、第２マスク膜４に連続して第１マスク膜２３も選択的に除去される。さらに、フッ酸含有液により絶縁膜２２を除去することで、シリコンピラー５の上方に開口部１５を形成する。シリコンピラー５の上方における開口部１５（１５Ａ）の底面には、シリコンピラー５の上面５ｂが露出しており、開口部１５の側面にはゲート電極１１の一部が露出している。
【００５２】
ここでは、前述したとおり、熱リン酸を用いたウェットエッチングによって、シリコン窒化膜である第２マスク膜４と第１マスク膜２３を除去している。図１１（ａ）の平面図に示すように、シリコンピラー５の上方に位置する第１マスク膜２３は、シリコンピラー５のＸ方向の両側に隣接する活性領域１ａ上の第１層間絶縁膜１２とＹ方向の両側に隣接するＳＴＩ２とに接して囲まれている。しかし、シリコン酸化膜である第１層間絶縁膜１２とＳＴＩ２は、熱リン酸ではエッチングされないので、エッチング薬液に侵食されることなく残存させることができる。絶縁膜２２を除去する工程では、同じシリコン酸化膜である層間絶縁膜１２とＳＴＩ２も除去されるが、絶縁膜２２は２ｎｍであって極めて薄く形成されており、短時間で除去できるので、層間絶縁膜１２とＳＴＩ２の形状にむらが生じることはない。このように、第１マスク膜２３の側面と接し、シリコンピラー５の上面５ｂから突き出ている絶縁層ピラー４５の上部および第１層間絶縁膜１２の上部は、第１マスク膜２３をウェットエッチングにより除去する際にエッチング薬液の拡散を阻止するエッチング防護壁として機能する。
【００５３】
次に、コンタクトプラグ形成工程を実施する。図１３（ａ）、（ｂ）及び図１４に示すように、熱酸化法によって、開口部１５の内壁へシリコン酸化膜である絶縁膜１７を形成する。次に、開口部１５からシリコンピラー５の上部に不純物（Ｎ型トランジスタとするのであれば、燐（Ｐ）やヒ素など）をイオン注入し、ピラー上部拡散層１６を形成する。次に、ＣＶＤ法によるシリコン窒化膜を成膜してから、エッチバックを行うことにより、開口部１５の内壁へサイドウォール膜１８を形成する。このサイドウォール膜１８の形成時に、シリコンピラー５の上面に形成されている絶縁膜１７も除去して、シリコンピラー５の上面を露出させる。このとき絶縁膜１７は、サイドウォール膜１８の下方と開口部１５におけるゲート電極１１の露出面に残留する。サイドウォール膜１８は、この後に形成するシリコンプラグとゲート電極１１との絶縁を確保する役割を果たす。
【００５４】
次に、選択エピタキシャル成長法を用いて、開口部１５を塞ぐようにシリコンピラー５の上面にシリコンプラグ１９を成長させる。その後、Ｎ型トランジスタとする場合には、ヒ素などをイオン注入して、シリコンプラグ１９をＮ型の導電体として、シリコンピラー５の上部に形成したピラー上部拡散層１６と電気的に接続させる。
【００５５】
次に、図１５（ａ）、（ｂ）に示すように、ＣＶＤ法によってシリコン酸化膜である第２層間絶縁膜２０を形成する。
【００５６】
次に、図１６（ａ）、（ｂ）に示すように、シリコンプラグ１９に接続する第１コンタクトプラグ３０、ピラー下部拡散層９に接続する第２コンタクトプラグ３１（３１Ａ、３１Ｂ）、ゲート電極１１に接続する第３コンタクトプラグ４１を形成する。これらのコンタクトプラグの形成では、まず対応する位置に、フォトリソグラフィ法およびドライエッチング法を用いて、コンタクトホールを形成する。次に、各々のコンタクトホールを埋設するように、タングステン（Ｗ）と窒化チタン（ＴｉＮ）とチタン（Ｔｉ）で構成された金属膜をＣＶＤ法により全面に成膜する。次にＣＭＰ法によって、第２層間絶縁膜２０の上面に形成された金属膜を除去して、各々のコンタクトプラグ３０、３１、４１を形成する。
【００５７】
次に、配線形成工程を実施する。図１（ａ）、（ｂ）および図２に示すように、スパッタ法により、タングステンと窒化タングステン（ＷＮ）で構成されたメタル配線３３とメタル配線３４とゲート吊り配線４２を形成する。以上により、図１に示した半導体装置１００が完成する。
【００５８】
以上説明した第１実施形態の半導体装置１００によれば、次のような効果が得られる。
【００５９】
ＳＴＩ２の上面２ｂが、活性領域１ａ上に形成された第１マスク膜２３の上面２３ａと同一平面になるようにＳＴＩ２を形成し、第１マスク膜２３およびＳＴＩ２上に積層形成した第２マスク膜４をマスクとして２つの複合溝５４Ａ、５４Ｂを形成することによって２つの複合溝に挟まれる領域にシリコンピラー５を形成し、複合溝５４内を上面が第１マスク膜２３の上面位置と同一平面となるように第１層間絶縁膜１２を複合溝５４内に埋設し、その後、第２マスク膜４および第１マスク膜２３を除去する方法を用いている。すなわち、シリコンピラー上に形成された第１マスク膜２３は、Ｙ方向を絶縁層ピラー４５（ＳＴＩ２）で挟まれ、Ｘ方向を第１層間絶縁膜１２で挟まれている。これにより、第１マスク膜２３は、４方を他の材料で構成される絶縁膜で囲まれた凹部の中に埋設された構成となっている。すなわち、同一材料で構成される他の領域とは遮断され、独立した領域に存在している。このような構成とすることで、シリコンピラー５の上方における第１マスク膜２３をウェットエッチングによって除去する際に、複合溝５４に配置した第１層間絶縁膜１２と絶縁層ピラー４５が、エッチング薬液の流出を防ぐエッチング防護壁の役割を果たすので、シリコンピラー５の直上に位置する第１マスク膜２３だけを確実に除去することができる。
【００６０】
下記の説明で、第１実施形態の文言に共通する文言は統一してください。
次に、本発明の第２実施形態について、図面を参照して詳細に説明する。ここでの図面は、第１実施形態と同じ構成としている。なお説明は、第１実施形態と共通する内容は割愛して、第２実施形態における相違点だけを記載する。
【００６１】
図１７（ａ）、（ｂ）及び図１８は、第２実施形態の半導体装置２００の構造を示す模式図である。
【００６２】
まず、図１７（ｂ）及び図１８を参照する。ＳＴＩ２には、Ｙ方向においてシリコンピラー５と絶縁層ピラー４５を挟み込むように、溝５５が設けられている。溝５５の内壁は、素子分離領域として機能しており、内壁の一方の側面は、絶縁層ピラー５６（第２絶縁層ピラー）の一部となっている。絶縁層ピラー５６は、ＳＴＩ２に溝５５と溝（開口部）５４を配置することによって設けられている。ここで、絶縁層ピラー４５と絶縁層ピラー５６の上面は、シリコンピラー５の上面と同じ高さになっている。
【００６３】
シリコンピラー５の側面には、ゲート絶縁膜１０が配置されており、ゲート絶縁膜１０を介して、シリコンピラー５の側面にゲート電極１１（１１Ａ、１１Ｂ）が配置されている。さらに詳細に説明すると、ゲート電極１１Ａと１１Ｂは、溝５４の内壁面に設けられており、絶縁層ピラー５６の一方の側面にも配置されている。ゲート電極１１（１１Ｃ、１１Ｄ）は、溝５５の内壁面に設けられており、ゲート電極１１Ｃは溝５５の一方の側面に配置されている。これに対して、ゲート電極１１Ｄは、溝５５の他方の側面を構成しているＳＴＩ２の側面と、ＳＴＩ２の上面に積層された絶縁膜３の内壁面と、絶縁膜３の上面に積層されたマスク膜４の内壁面の一部に配置されている。ここで、ゲート電極１１Ｃが配置された溝５５の一方の側面は、絶縁層ピラー５６の他方の側面となっている。なお、ゲート電極１１Ｃと１１Ｄは、ゲート電極としての機能は備えていないが、説明の便宜上からゲート電極と称している。
【００６４】
ＳＴＩ２の上面には、絶縁膜３が配置されており、さらに絶縁膜３を覆ってマスク膜４が設けられている。第１層間絶縁膜１２は、ＳＴＩ２と絶縁膜３とマスク膜４の壁面に囲まれた領域で、溝５４、５５におけるゲート電極１１と絶縁膜８を覆うように設けられている。マスク膜４と第１層間絶縁膜１２の上面には、第２層間絶縁膜２０が設けられている。
【００６５】
シリコンピラー５の上面におけるシリコンプラグ１９の側面には、サイドウォール膜１８と絶縁膜１７が配置されており、サイドウォール膜１８と絶縁膜１７によって、シリコンプラグ１９がゲート電極１１と電気的に絶縁されている。なお、絶縁層ピラー４５と絶縁層ピラー５６の上面にも、絶縁膜１７並びにサイドウォール膜１８が配置されているが、シリコンプラグ１９は配置されていないので、シリコンプラグ１９とゲート電極１１との絶縁機能は備えていない。
【００６６】
次に、図１７（ａ）を参照する。シリコンピラー５のＹ方向の端部５Ａは、絶縁層ピラー４５のＹ方向における一方の端部と接しており、絶縁層ピラー４５のＹ方向における他方の端部は、シリコンピラー５を取り囲んでいるＳＴＩ２と一体になっている。さらに詳細に説明すると、絶縁層ピラー４５のＹ方向における他方の端部は、ＳＴＩ２の一部となっている絶縁層ピラー５６と一体になっている。
【００６７】
ゲート電極１１は、溝５４Ａ，５４Ｂの内壁面のみならず、溝５５の２つの側面部にも配置されており、溝５５の一部となっている絶縁層ピラー５６の側面部におけるゲート電極１１Ｃと、溝５５の一部となっているＳＴＩ２の側面部におけるゲート電極１１Ｄで構成されている。ゲート電極１１は、シリコンピラー５と絶縁層ピラー４５と絶縁層ピラー５６とＳＴＩ２の側面全体に設けられている。なお、ゲート電極１１Ｃ，１１Ｄは、ゲート電極として実質的に機能しないが、ゲート電極１１Ａ、１１Ｂと同時に形成されることから、説明の便宜上ゲート電極として表記している。
【００６８】
次に、第２実施形態による半導体装置２００の製造方法について詳細に説明する。
【００６９】
図１９から図２５は、第２実施形態による半導体装置２００の製造方法を説明するための工程図面であり、夫々における（ａ）は各製造工程における半導体装置１００の平面図であり、（ｂ）は（ａ）のＡ-Ａ'における断面図である。また、図２１、２３、２５はそれぞれ、図２０、２２、２４のＢ−Ｂ'における断面図である。
【００７０】
半導体装置２００の製造では、まず図１９（ａ）、（ｂ）に示すように、シリコン基板１に素子分離領域となるＳＴＩ２を形成する。ＳＴＩ２の形成では、まずフォトリソグラフィ法及びドライエッチング法を用いて、シリコン基板１に溝（図示せず）を形成する。次に、溝の内壁を含むシリコン基板１の全面に薄いシリコン酸化膜（図示せず）を熱酸化法によって形成した後、溝の内部を埋め込むように、シリコン基板１の全面へシリコン酸化膜をＣＶＤ法によって堆積させる。その後、シリコン基板１の上面の不要なシリコン酸化膜をＣＭＰ法により除去して、シリコン酸化膜を溝の内部だけに残すことにより、ＳＴＩ２が完成する。ここで、ＳＴＩ２の上面の位置は、残留させたシリコン基板１の上面と一致している。
【００７１】
次に、ＣＶＤ法によって、シリコン基板１の上面にシリコン酸化膜である絶縁膜３を形成してから、シリコン窒化膜であるマスク膜４を１２０ｎｍの厚さとなるように積層させる。
【００７２】
次に、図２０（ａ）、（ｂ）及び図２１に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、絶縁膜３とマスク膜４をパターニングする。このときパターニングした開口部４Ａと４Ｂには、シリコン基板１とＳＴＩ２が露出しており、開口部４ＣにはＳＴＩ２が露出している。ここで、開口部４Ｃの幅Ｘ１とＹ１は３０ｎｍとしており、残留ざせたマスク膜４の幅Ｘ２とＹ２も３０ｎｍとしている。
【００７３】
次に、マスク膜４をマスクとしたドライエッチング法で、露出させたシリコン基板１の深さが１５０ｎｍとなるように溝５４（５４Ａ、５４Ｂ）を設けて、単位トランジスタ５０のチャネルとなるシリコンピラー５と、ゲート電極をＳＴＩ２に繋げるための絶縁層ピラー４５を形成する。同様に、露出させたＳＴＩ２の深さが１５０ｎｍとなるように、ドライエッチング法で閉ループの溝５５を設けることで、ゲート電極をＳＴＩ２に繋げるための絶縁層ピラー５６を形成する。なお絶縁層ピラー５６は、溝５５を設けるだけでなく、溝５４も設けることで形成することができる。ここで、シリコンピラー５と絶縁層ピラー４５と絶縁層ピラー５６とＳＴＩ２の上面には、絶縁膜３とマスク膜４が残留している。このときのシリコンピラー５と絶縁層ピラー４５と絶縁層ピラー５６のレイアウトは、図２０（ａ）に示した通りである。絶縁層ピラー５６は、単位トランジスタ５０を取り囲むようにＳＴＩ２の内部に配置されているので、絶縁層ピラー５６を設けるための溝５５は、平面視において、ＳＴＩ２の領域に形成されている。
【００７４】
次に、図２２（ａ）、（ｂ）及び図２３に示すように、図１０で説明した製法によって、絶縁膜８とピラー下部拡散層９（９Ａ、９Ｂ）とゲート絶縁膜１０を形成する。次に、シリコン基板１の全面にゲート電極となるポリシリコン膜（多結晶シリコン膜）をＣＶＤ法により成膜してから、全面エッチバックを行い、溝５４と溝５５の側面にゲート電極１１を形成する。溝５４におけるシリコンピラー５のＸ方向の側面にゲート電極１１（１１Ａ、１１Ｂ）を形成すると、溝５４を構成している絶縁層ピラー４５の側面と絶縁層ピラー５６の側面にもゲート電極１１が同時に形成される。シリコンピラー５と絶縁層ピラー４５と絶縁層ピラー５６の上方に残留しているマスク膜４は、夫々のピラーと共に、ゲート電極１１の高さを嵩上げして、ゲート電極１１とゲート吊り配線４２との距離を小さくするための突起層として機能する。
【００７５】
ここで、シリコンピラー５の一方の側面におけるゲート電極１１Ａは、絶縁層ピラー４５の一方の側面におけるゲート電極１１Ａを経由して、絶縁層ピラー５６の一方の側面におけるゲート電極１１Ａに接続されており、シリコンピラー５の他方の側面におけるゲート電極１１Ｂも同様に、絶縁層ピラー４５の他方の側面におけるゲート電極１１Ｂを経由して、絶縁層ピラー５６の他方の側面におけるゲート電極１１Ｂに接続されている。このように、ゲート電極１１をシリコンピラー５から絶縁層ピラー５６の側面まで延在させる際には、シリコンピラー５に絶縁層ピラー４５を接続させるとともに、絶縁層ピラー４５に絶縁層ピラー５６を接続させることが必須要件となる。溝５５の側面にゲート電極１１（１１Ｃ、１１Ｄ）を形成すると、溝５５を構成している絶縁層ピラー５６の側面にゲート電極１１Ｃが形成されると同時に、溝５５を構成しているＳＴＩ２の側面にもゲート電極１１Ｄが形成される。
【００７６】
次に、図２４（ａ）、（ｂ）及び図２５に示すように、図１０で説明した製法によって、第１層間絶縁膜１２を形成する。次に、ＣＭＰ法によって、マスク膜４が露出するまで第１層間絶縁膜１２を平坦化する。次に、ＣＶＤ法によって、シリコン酸化膜であるマスク膜１３を１５０ｎｍ厚となるように形成する。
【００７７】
次に、フォトリソグラフィ法とドライエッチング法を用いて、マスク膜１３の一部を除去する。除去するマスク膜１３は、シリコンピラー５と絶縁層ピラー４５と絶縁層ピラー５６を配置した部分のみである。マスク膜１３を除去した開口部１４には、シリコンピラー５と絶縁層ピラー４５と絶縁層ピラー５６の上方におけるマスク膜４が露出する（図２２参照）。ここで、開口部１４の端部の位置は、溝５５を埋め込んだシリコン酸化膜である第１層間絶縁膜１２の上面としており、ＳＴＩ２の上面において残留させるマスク膜４は、マスク膜１３で完全に覆われている。
【００７８】
次に、露出させたマスク膜４をウェットエッチングによって選択的に除去し、さらに絶縁膜３を除去することで、シリコンピラー５と絶縁層ピラー４５と絶縁層ピラー５６の上方に開口部１５（１５Ａ、１５Ｂ）を形成する。シリコンピラー５の上方における開口部１５（１５Ａ）の底面には、シリコンピラー５の上面が露出しており、絶縁層ピラー４５と絶縁層ピラー５６の上方における開口部１５（１５Ｂ）の底面には、ＳＴＩ２の上面が露出しており、いずれの開口部１５の側面にはゲート電極１１の一部が露出している。
【００７９】
ここで、本来除去しなければならないマスク膜４は、シリコンピラー５の上方におけるマスク膜４だけである。しかし、ゲート電極１１を延在させるために、絶縁層ピラー４５と絶縁層ピラー５６の上方におけるマスク膜４を一体化させているので、マスク膜４の除去量を安定化させるために、これらのマスク膜４を一括して除去している。さらに詳細に説明すると、シリコンピラー５の上方と、絶縁層ピラー４５と絶縁層ピラー５６の上方で一体化しているマスク膜４に対し、溝５５を埋め込んでいる第１層間絶縁膜１２で取り囲むことで、ＳＴＩ２の上方におけるマスク膜４と分離している。
【００８０】
このように、閉ループの溝５５に第１層間絶縁膜１２を埋め込んでおくことにより、この第１層間絶縁膜１２がエッチング防護壁となって、残留させるマスク膜４に対するエッチング薬液の侵食を防止することができる。溝５５の外周部には、ＳＴＩ２だけでなく半導体装置１００を構成する周辺回路などの構成要素が配置されているので、ＳＴＩ２の上方におけるマスク膜４を保護することで、構成要素の侵食も防止して、半導体装置２００の動作不良を防ぐことができる。
【００８１】
次に、既に説明した製法によって、絶縁膜１７とピラー上部拡散層１６とサイドウォール膜１８とシリコンプラグ１９をと第２層間絶縁膜２０を形成する。次に、同様にして、メタルコンタクトプラグ３０とメタルコンタクトプラグ３１とメタルコンタクトプラグ４１を形成し、さらに、メタル配線３３とメタル配線３４とゲート吊り配線４２を形成する。以上により、図１７（ａ）、（ｂ）及び図１８に示した半導体装置２００が完成する。
【００８２】
以上説明した第２実施形態の半導体装置２００によれば、次のような効果が得られる。
【００８３】
単位トランジスタ５０となるシリコンピラー５と、シリコンピラー５に接続させた絶縁層ピラー４５と、絶縁層ピラー４５に接続させた絶縁層ピラー５６を夫々取り囲むように、ＳＴＩ２に溝５５を設けて、溝５５の内部に第１層間絶縁膜１２を配置している。このような構成とすることで、シリコンピラー５の上方におけるマスク膜４をウェットエッチングによって除去する際に、溝５５に配置した第１層間絶縁膜１２が、エッチング薬液の流出を防ぐ防護壁の役割を果たすので、ＳＴＩ２の上方並びに外周におけるマスク膜４を確実に残留させて、半導体装置２００の動作不良を防ぐことができる。なお、第１実施形態に記載した第２の効果は、本実施形態においても同様に得られる。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８５】
例えば、上記実施形態においては、半導体基板の代表例であるシリコン基板を用いているが、他の半導体基板を用いることも可能である。
【符号の説明】
【００８６】
１    シリコン基板
１ａ    活性領域
２    ＳＴＩ
２ａ    溝
２ｂ    ＳＴＩの上面
３    絶縁膜
４    マスク膜（第２マスク膜）
４Ａ、４Ｂ、４Ｃ    マスク膜の開口部
５    シリコンピラー
５Ａ    シリコンピラーの端部
８    絶縁膜
９（９Ａ、９Ｂ）    ピラー下部拡散層
１０    ゲート絶縁膜
１１、１１Ａ〜１１Ｄ    ゲート電極
１２    第１層間絶縁膜
１３    マスク膜
１３ａ    開口
１４    開口部
１５    開口部
１６    ピラー上部拡散層
１７    絶縁膜
１８    サイドウォール膜
１９    シリコンプラグ
２０    第２層間絶縁膜
２２    絶縁膜
２３    マスク膜（第１マスク膜）
２３ａ    上面
３０    第１コンタクトプラグ
３１（３１Ａ、３１Ｂ）    第２コンタクトプラグ
３３    メタル配線
３４（３４Ａ、３４Ｂ）    メタル配線
４１（４１Ａ、４１Ｂ）    メタルコンタクトプラグ
４２（４２Ａ、４２Ｂ）    配線
４５    絶縁層ピラー
４５ａ    上面
５０    単位トランジスタ
５４（５４Ａ、５４Ｂ）    溝（複合溝）
５５    溝
５６    絶縁層ピラー
１００〜３００    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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