(57)【要約】【課題】出力信号に歪みが発生することがなく、回路構成が簡単な全差動型のサンプル−ホールド回路を提供すること。【解決手段】本発明のサンプル−ホールド回路１００は、ホールド回路を備えた全差動型のサンプル−ホールド回路であって、ホールド回路に、第１入力端子及び第２入力端子と、第１出力端子Ａａ及び第２出力端子Ａｂとを有する差動演算増幅器１１０１と、差動演算増幅器の前記第１出力端子Ａａ及び前記第２出力端子Ａｂの出力動作中心電位となる第１の基準電位Ｖｒ３を生成する第１の基準電位発生回路１６０とを備え、第１の基準電位Ｖｒ３を変動させるものである。【選択図】図１
2014057245.tif 000002
【特許請求の範囲】
【請求項１】
ホールド回路を備えた全差動型のサンプル−ホールド回路であって、
前記ホールド回路に、
第１出力端子と基準電位入力端子との間に備えられた第１の容量素子と、
第２出力端子と前記基準電位入力端子との間に備えられた第２の容量素子と、
前記第１出力端子及び前記第２出力端子の出力動作中心電位となる第１の基準電位を生成する第１の基準電位発生回路とを備え、
前記第１の基準電位を変動させることを特徴とする全差動型のサンプル−ホールド回路。
【請求項２】
ホールド回路を備えた全差動型のサンプル−ホールド回路であって、
前記ホールド回路に、
第１入力端子及び第２入力端子と、第１出力端子及び第２出力端子とを有する差動演算増幅器と、
前記差動演算増幅器の前記第１出力端子及び前記第２出力端子の出力動作中心電位となる第１の基準電位を生成する第１の基準電位発生回路とを備え、
前記第１の基準電位を変動させることを特徴とする全差動型のサンプル−ホールド回路。
【請求項３】
デジタル入力信号に応じた差動信号を入力する複数の入力端子と、
前記複数の入力端子と前記差動演算増幅器の第１入力端子又は第２入力端子との間に、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
前記複数のサンプリング容量素子の一方の端子と対応する前記入力端子との接続及び切断を切り替える複数の第１のスイッチと、
前記複数のサンプリング容量素子の他方の端子と第２の基準電位を発生する第２の基準電位発生回路との接続及び切断を切り替える複数の第２のスイッチと、
前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに、前記複数のサンプリング容量素子の前記一方の端子と前記差動演算増幅器の前記第１出力端子又は前記第２出力端子との接続及び切断を切り替える複数の第４のスイッチと
を備えることを特徴とする請求項２に記載の全差動型のサンプル−ホールド回路。
【請求項４】
デジタル入力信号に応じた差動信号を入力する複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
前記複数のサンプリング容量素子の一方の端子と対応する前記入力端子との接続及び切断を切り替える複数の第１のスイッチと、
前記複数のサンプリング容量素子の他方の端子と前記第２の基準電位を発生する第２の基準電位発生回路との接続及び切断を切り替える複数の第２のスイッチと、
前記差動演算増幅器の前記第１入力端子又は前記第２入力端子と前記サンプリング容量素子とを電気的に離接する第３のスイッチと、
前記差動演算増幅器の前記第１入力端子と前記第１出力端子との間及び前記第２入力端子と前記第２出力端子との間に設けられた積分容量素子と、
前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに、前記複数のサンプリング容量素子の前記一方の端子と前記差動演算増幅器の前記第１出力端子又は前記第２出力端子との接続及び切断を切り替える複数の第４のスイッチと
を備えることを特徴とする請求項２に記載の全差動型のサンプル−ホールド回路。
【請求項５】
前記第２の基準電位を変動させることを特徴とする請求項３又は４に記載の全差動型のサンプル−ホールド回路。
【請求項６】
請求項１乃至５のいずれかに記載の全差動型のサンプル−ホールド回路を使用したことを特徴とするデジタル−アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器に関し、より詳細には、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止するようにした全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器に関する。
【背景技術】
【０００２】
近年、オーディオ器機に関する分野では、信号に高い品質が要求されている。このため、オーディ器機に使用されるデジタル−アナログ変換器には、わずかな変換誤差も生じない、高い精度の動作が要求される。これらのオーディオ機器にはサンプル−ホールド回路を使用したものが多くみられる。
図９は、デジタル−アナログ変換器の構成を示した図である。このデジタル−アナログ変換器は、入力されたデジタル信号（入力デジタル信号）をアナログ信号に変換する機器であり、デジタル部００１とデジタル−アナログ変換部００２とで構成される。このデジタル−アナログ変換部００２にサンプル−ホールド回路を使用している。
【０００３】
デジタル−アナログ変換器は、デジタル部００１にてデジタル入力信号に処理を施し、デジタル−アナログ変換部００２に信号Ｄ１ａ、Ｄ２ａ…ＤＮａ及びＤ１ｂ、Ｄ２ｂ…ＤＮｂを出力する。デジタル−アナログ変換部００２では、入力された信号レベルに応じて容量素子を充電し、この容量素子の充電された電荷を転送し、ホールドしてアナログ出力信号を出力する。
【０００４】
デジタル−アナログ変換器におけるサンプル−ホールド回路についての、信号の歪みを低減させるための公知技術としては、例えば、特許文献１に記載されているものがある。
図１０は、特許文献１に記載のサンプル−ホールド回路を説明するための図で、図９のデジタル−アナログ変換部を示している。図１０は、完全差動型のサンプル−ホールド回路１０と制御クロックを発生するクロックジェネレーター１５０とを示している。サンプル−ホールド回路は、デジタル信号に応じた差動入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａ（Ｎは自然数）、及びＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂを入力し、アナログ出力信号ＶＡｏｕｔ＋及びＶＡｏｕｔ−を出力する構成である。
【０００５】
図１０に示した構成は、デジタル信号Ｄ１ａ、Ｄ２ａ…ＤＮａに応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａが入力される入力端子に、スイッチ１０１ａ、１０２ａ…１０Ｎａを介して各々接続されている容量素子１１１ａ、１１２ａ…１１Ｎａを備え、デジタル信号Ｄ１ｂ、Ｄ２ｂ…ＤＮｂ応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂが入力される入力端子に、スイッチ１０１ｂ、１０２ｂ…１０Ｎｂを介して各々接続されている容量素子１１１ｂ、１１２ｂ…１１Ｎｂを備えている。
【０００６】
容量素子１１１ａ、１１２ａ…１１Ｎａは、スイッチ２ａ、３ａに接続されており、容量素子１１１ｂ、１１２ｂ…１１Ｎｂは、スイッチ２ｂ、３ｂに接続されている。スイッチ３ａは、差動演算増幅器１１０１の反転入力端子に接続されており、スイッチ３ｂは、差動演算増幅器１１０１の非反転入力端子に接続されている。差動演算増幅器１１０１において、反転入力端子は出力端子Ａａと容量素子６ａを介して接続されており、非反転入力端子は出力端子Ａｂと容量素子６ｂを介して接続されている。
【０００７】
図１０に示した容量素子１１１ａ、１１２ａ…１１Ｎａ、及び１１１ｂ、１１２ｂ…１１Ｎｂはサンプリング用容量素子であり、容量素子６ａ及び６ｂは積分用容量素子である。
図１０に示した構成では、スイッチ１０１ａ、１０２ａ…１０Ｎａと容量素子１１１ａ、１１２ａ…１１Ｎａとの間と、差動演算増幅器１１０１の出力端子Ａａを接続しており、スイッチ１０１ｂ、１０２ｂ…１０Ｎｂと容量素子１１１ｂ、１１２ｂ…１１Ｎｂとの間と、差動演算増幅器１１０１の出力端子Ａｂを接続している。なお、スイッチ１０１ａ、１０２ａ…１０Ｎａと容量素子１１１ａ、１１２ａ…１１Ｎａとの間と、差動演算増幅器１１０１の出力端子Ａａとの間には、スイッチ１４１ａ、１４２ａ…１４Ｎａが設けられ、スイッチ１０１ｂ、１０２ｂ…１０Ｎｂと容量素子１１１ｂ、１１２ｂ…１１Ｎｂとの間と、差動演算増幅器１１０１の出力端子Ａｂとの間には、スイッチ１４１ｂ、１４２ｂ…１４Ｎｂが設けられている。差動演算増幅器１１０１の差動出力ＶＡｏｕｔ＋とＶＡｏｕｔ−の動作中心電位は基準電位Ｖｒ２によって作られる。
【０００８】
容量素子１１１ａ、１１２ａ…１１Ｎａを一括してサンプリング用容量素子ユニット７ａ、容量素子１１１ｂ、１１２ｂ…１１Ｎｂを一括してサンプリング用容量素子ユニット７ｂとする。また、スイッチ１０１ａ、１０２ａ…１０Ｎａを一括してスイッチユニットＳＷｕ１ａ、スイッチ１０１ｂ、１０２ｂ…１０Ｎｂを一括してスイッチユニットＳＷｕ１ｂとし、スイッチ１４１ａ、１４２ａ…１４Ｎａを一括してスイッチユニットＳＷｕ４ａ、スイッチ１４１ｂ、１４２ｂ…１４Ｎｂを一括してスイッチユニットＳＷｕ４ｂとする。
【０００９】
ここで、スイッチユニットＳＷｕ１ａ、ＳＷｕ４ａ、スイッチ２ａ、３ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａ、差動演算増幅器１１０１をサンプル−ホールド部１０ａとし、スイッチユニットＳＷｕ１ａ、ＳＷｕ４ａ、スイッチ２ａ、３ａ、サンプリング用容量素子ユニット７ｂ、積分用容量素子６ｂ、差動演算増幅器１１０１をサンプル−ホールド部１０ｂとする。サンプル−ホールド部１０ａと１０ｂは同一の構成を有している。
【００１０】
スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、スイッチ２ａ及びスイッチ２ｂに入力される図示しないコントロール信号が「Ｈ」の期間、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂがオンとなり、容量素子１１１ａ、１１２ａ…１１Ｎａ、及び１１１ｂ、１１２ｂ…１１Ｎｂは、デジタル入力信号の信号レベルに応じた容量に充電される。スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、スイッチ２ａ及びスイッチ２ｂがオフされた後、スイッチ３ａ及びスイッチ３ｂ、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号が「Ｈ」になる。この期間、スイッチ３ａ及びスイッチ３ｂ、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂがオンとなり、容量素子１１１ａ、１１２ａ…１１Ｎａと容量素子６ａとが直列に接続され、容量素子１１１ａ、１１２ａ…１１Ｎａと演算増幅器の出力端子Ａａとが接続され、容量素子１１１ｂ、１１２ｂ…１１Ｎｂと容量素子６ｂとが直列に接続され、容量素子１１１ｂ、１１２ｂ…１１Ｎｂと演算増幅器の出力端子Ａｂとが接続される。
【００１１】
この結果、出力端子Ａａ及びＡｂの電位が変化する。スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、スイッチ２ａ及びスイッチ２ｂに入力されるコントロール信号とスイッチ３ａ及びスイッチ３ｂ、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号とは、交互に「Ｈ」と「Ｌ」とを繰り返すように、周期的に変化する。なお、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、スイッチ２ａ及びスイッチ２ｂに入力されるコントロール信号が「Ｈ」となる期間をサンプリング期間、スイッチ３ａ及びスイッチ３ｂ、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号が「Ｈ」となる期間をホールド期間と呼ぶ。
【００１２】
このように、全差動型のサンプル−ホールド回路を構成することにより、同相ノイズを除去することができ、より高精度なデジタル−アナログ変換を行うことができる。
図１１（ａ）乃至（ｃ）は、図１０に示したサンプル−ホールド回路の状態を示した図である。図１１（ａ）は、ホールド期間に、スイッチユニットＳＷｕ１ａと容量素子１１１ａ、１１２ａ…１１Ｎａとの間に出力端子Ａａを接続し、スイッチユニットＳＷｕ１ｂと容量素子１１１ｂ、１１２ｂ…１１Ｎｂとの間に出力端子Ａｂを接続した状態を示した図である。
【００１３】
図１１（ａ）に示した容量素子１１１ａ、１１２ａ…１１Ｎａを一括してサンプリング用容量素子ユニット７ａ、容量素子１１１ｂ、１１２ｂ…１１Ｎｂを一括してサンプリング用容量素子ユニット７ｂと記す。ここで、図１１（ａ）に示したスイッチユニットＳＷｕ４ａがオン状態のときの抵抗値（オン抵抗値）をＲＳＷ４ａ、スイッチユニットＳＷｕ４ｂのオン抵抗値をＲＳＷ４ｂとする。また、図１１（ａ）に示したスイッチ３ａのオン抵抗値をＲＳＷ３ａ、スイッチ３ｂのオン抵抗値をＲＳＷ３ｂとする。
【００１４】
図１１（ｂ）は、図１１（ａ）に示した出力端子から出力されるアナログ出力信号の波形を示す図である。縦軸はアナログ信号の電位を示し、横軸は時間を示している。図１１（ｃ）は、図１１（ｂ）に示したアナログ出力信号の波形の一部を拡大して示した図である。
このようなサンプル−ホールド回路では、スイッチとして一般的にＭＯＳトランジスタが用いられている。スイッチ３ａ及びスイッチ３ｂのオン抵抗値ＲＳＷ３ａ及びＲＳＷ３ｂは出力端子Ａａ及びＡｂの電位に対して変化しない。しかし、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂのＭＯＳトランジスタのオン抵抗値ＲＳＷ４ａ及びＲＳＷ４ｂは、ＭＯＳトランジスタのソースまたはドレイン端子である出力端子Ａａ及びＡｂの電位に依存して変化する。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平１１−５５１２１号公報（特許第３８５２７２１号）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図１２（ａ），（ｂ）は、図１０に示したスイッチユニットのオン抵抗値とアナログ出力信号との関係を示した図である。図１２（ａ）は、図１１（ａ）に示したスイッチユニットＳＷｕ４ａのオン抵抗値ＲＳＷ４ａと出力端子Ａａから出力されるアナログ出力信号ＶＡｏｕｔ＋との関係を示した図である。図１２（ａ）の縦軸は、オン抵抗値ＲＳＷ４ａを示し、横軸はアナログ出力信号ＶＡｏｕｔ＋を示している。図１２（ｂ）は、図１２（ａ）に示した曲線のオン抵抗値ＲＳＷ４ａとアナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。図１２（ｂ）によれば、アナログ出力信号ＶＡｏｕｔ＋がＶｒ２を中心に±Ｖ０ｐの振幅で変動しており、それに伴いオン抵抗値ＲＳＷ４ａが変動している様子が分かる。
【００１７】
図１３は、図１０に示したアナログ出力信号と時間との関係を示した図で、アナログ出力信号ＶＡｏｕｔ＋と時間との関係を示した図である。縦軸はアナログ出力信号ＶＡｏｕｔ＋を示し、横軸は時間を示している。図１３中に示した曲線Ｌａ、Ｌｂは、アナログ出力信号ＶＡｏｕｔ＋の過渡特性を拡大して表している。図１３の曲線Ｌａは、スイッチユニットＳＷｕ４ａのオン抵抗値ＲＳＷ４ａが図１２（ａ）に示した点ａで示される場合のアナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。曲線Ｌｂは、スイッチユニットＳＷｕ４ａのオン抵抗値ＲＳＷ４ａが図１２（ａ）に示した点ｂで示される場合のアナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。
【００１８】
図１３に示した曲線Ｌａ、曲線Ｌｂから明らかなように、サンプル−ホールド回路に用いられるスイッチのオン抵抗値が信号の電位に依存して異なることにより、アナログ出力信号ＶＡｏｕｔ＋の過渡特性は信号の電位よって異なる固有の特性を示す。過渡特性の相違の程度は、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄによって表される。
また、サンプル−ホールド部１０ａと１０ｂは同一の構成を有していることから、スイッチユニットＳＷｕ４ｂのオン抵抗値ＲＳＷ４ｂと出力端子Ａｂから出力されるアナログ出力信号ＶＡｏｕｔ−についても同様で、オン抵抗値ＲＳＷ４ｂはアナログ出力信号ＶＡｏｕｔ−に依存して変動する特性を有しており、そのオン抵抗値が信号の電位に依存して異なることによってアナログ出力信号ＶＡｏｕｔ−の過渡特性は信号の電位よって異なる固有の特性を示す。
【００１９】
このように、オン抵抗値の変動によってアナログ出力信号ＶＡｏｕｔ＋及びＶＡｏｕｔ−の過渡特性が信号の電位によって異なることで、ＶＡｏｕｔ＋とＶＡｏｕｔ−を差動加算して得られるアナログ出力信号の過渡特性も異なり、その結果、サンプル−ホールド回路の出力信号に歪特性の劣化をもたらす。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単な全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器を提供することにある。
【課題を解決するための手段】
【００２０】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ホールド回路を備えた全差動型のサンプル−ホールド回路であって、前記ホールド回路に、第１出力端子（Ａａ）と基準電位入力端子との間に備えられた第１の容量素子（６ａ）と、第２出力端子（Ａｂ）と前記基準電位入力端子との間に備えられた第２の容量素子（６ｂ）と、前記第１出力端子及び前記第２出力端子の出力動作中心電位となる第１の基準電位（Ｖｒ３）を生成する第１の基準電位発生回路（１６０）とを備え、前記第１の基準電位を変動させることを特徴とする。
【００２１】
また、請求項２に記載の発明は、ホールド回路を備えた全差動型のサンプル−ホールド回路であって、前記ホールド回路に、第１入力端子及び第２入力端子と、第１出力端子（Ａａ）及び第２出力端子（Ａｂ）とを有する差動演算増幅器（１１０１）と、前記差動演算増幅器の前記第１出力端子及び前記第２出力端子の出力動作中心電位となる第１の基準電位を生成する第１の基準電位発生回路（１６０）とを備え、前記第１の基準電位を変動させることを特徴とする。
【００２２】
また、請求項３に記載の発明は、請求項２に記載の発明において、デジタル入力信号に応じた差動信号を入力する複数の入力端子と、前記複数の入力端子と前記差動演算増幅器の第１入力端子又は第２入力端子との間に、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子（１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂ）と、前記複数のサンプリング容量素子の一方の端子と対応する前記入力端子との接続及び切断を切り替える複数の第１のスイッチ（ＳＷｕ１ａ、ＳＷｕ１ｂ）と、前記複数のサンプリング容量素子の他方の端子と第２の基準電位（Ｖｒ１ａ、Ｖｒ１ｂ）を発生する回路との接続及び切断を切り替える複数の第２のスイッチ（２ａ、２ｂ）と、前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに、前記複数のサンプリング容量素子の前記一方の端子と前記差動演算増幅器の前記第１出力端子又は前記第２出力端子との接続及び切断を切り替える複数の第４のスイッチ（ＳＷｕ４ａ、ＳＷｕ４ｂ）とを備えることを特徴とする。
【００２３】
また、請求項４に記載の発明は、請求項２に記載の発明において、デジタル入力信号に応じた差動信号を入力する複数の入力端子と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子（１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂ）と、前記複数のサンプリング容量素子の一方の端子と対応する前記入力端子との接続及び切断を切り替える複数の第１のスイッチ（ＳＷｕ１ａ、ＳＷｕ１ｂ）と、前記複数のサンプリング容量素子の他方の端子と前記第２の基準電位を発生する回路との接続及び切断を切り替える複数の第２のスイッチ（２ａ、２ｂ）と、前記差動演算増幅器の前記第１入力端子又は前記第２入力端子と前記サンプリング容量素子とを電気的に離接する第３のスイッチ（３ａ、３ｂ）と、前記差動演算増幅器の前記第１入力端子と前記第１出力端子との間及び前記第２入力端子と前記第２出力端子との間に設けられた積分容量素子（６ａ、６ｂ）と、前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに、前記複数のサンプリング容量素子の前記一方の端子と前記差動演算増幅器の前記第１出力端子又は前記第２出力端子との接続及び切断を切り替える複数の第４のスイッチ（ＳＷｕ４ａ、ＳＷｕ４ｂ）とを備えることを特徴とする。
【００２４】
また、請求項５に記載の発明は、請求項３又は４に記載の発明において、前記第２の基準電位を変動させることを特徴とする。
また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の全差動型のサンプル−ホールド回路を使用したことを特徴とするデジタル−アナログ変換器である。
【発明の効果】
【００２５】
本発明によれば、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止し、しかも回路構成が簡単な全差動型のサンプル−ホールド回路を提供することができる。
すなわち、本発明によれば、サンプリング期間にサンプリング用容量素子に充電された信号をホールド期間にアナログ出力信号として出力する。このとき、アナログ出力信号の過渡特性は、ホールド動作に関わるＭＯＳトランジスタ（例えば、第３のスイッチ及び第４のスイッチ）の合成オン抵抗値Ｒｈｏｌｄと、ホールド動作に関わる容量素子の合成容量値Ｃｈｏｌｄとによる時定数Ｒｈｏｌｄ×Ｃｈｏｌｄに依存した過渡特性を示す。合成オン抵抗値Ｒｈｏｌｄは、第４のスイッチのように、出力信号の電位によって異なる固有の特性を有している。
【００２６】
ここで、本構成によれば出力信号の動作中心電位は変動しており、その電位がＶＣＭ０からＶＣＭ１まで変化したとする。また、アナログ出力信号のゼロ−ピーク振幅をＶ０ｐとすると、アナログ出力信号の電位はＶＣＭ０±Ｖ０ｐからＶＣＭ１±Ｖ０ｐの間で変化する。すなわち、ある入力信号レベルに対し、アナログ出力信号は様々な電位を有することとなるため、合成オン抵抗値Ｒｈｏｌｄは様々な値を有することとなる。長期的に見ると、Ｒｈｏｌｄの見かけ上の値はそれらの平均値となり（例えば、図７のｒｘ）、Ｒｈｏｌｄの変動が抑制された特性となるため、アナログ出力信号の過渡現象の変動を抑制することができる。本発明は、全差動回路であり、以上のようにして得られた差動アナログ出力信号を差動加算することで、過渡現象の変動が抑制された最終アナログ出力信号が得られる。
【００２７】
これにより、サンプル−ホールド回路において応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。また、差動アナログ出力信号の動作中心電位の変動は差動加算することによって相殺されるため、最終アナログ出力信号の電位には一切影響を与えない。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る全差動型のサンプル−ホールド回路の実施形態を説明するための回路構成図である。
【図２】図１に示したクロックジェネレーターの具体的な回路構成図である。
【図３】（ａ）乃至（ｄ）は、図１に示した各スイッチに入力されるコントロール信号の波形を示す図である。
【図４】図１に示した基準電位発生回路の具体的な回路構成図である。
【図５】図１に示した全差動型のサンプル−ホールド回路の第２期間の状態を示した図である。
【図６】（ａ），（ｂ）は、本実施形態のアナログ出力信号と時間との関係を示した図である。
【図７】（ａ），（ｂ）は、本実施形態のアナログ出力信号と時間との関係を示した図である。
【図８】本実施形態のアナログ出力信号と時間との関係を示した図である。
【図９】デジタル−アナログ変換器の構成を示した図である。
【図１０】特許文献１に記載のサンプル−ホールド回路を説明するための図である。
【図１１】（ａ）乃至（ｃ）は、図１０に示したサンプル−ホールド回路の状態を示した図である。
【図１２】（ａ），（ｂ）は、図１０に示したスイッチユニットのオン抵抗値とアナログ出力信号との関係を示した図である。
【図１３】図１０に示したアナログ出力信号と時間との関係を示した図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施の形態について説明する。  
本発明の実施形態の全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器について説明する。本明細書では、図面において、先に説明した図面に示した構成と同様の構成については全て同様の符号を付し、その説明を一部略すものとする。
【００３０】
＜回路構成＞
図１は、本発明に係る全差動型のサンプル−ホールド回路の実施形態を説明するための回路構成図である。このようなサンプル−ホールド回路を適用したデジタル−アナログ変換器は、図９に示したデジタル−アナログ変換器において、デジタル−アナログ変換部００２に図１で示したサンプルホールド回路を用いた構成となる。
また、本実施形態のサンプル−ホールド回路１００は、ホールド回路を備えた全差動型のサンプル−ホールド回路であって、ホールド回路に、第１入力端子及び第２入力端子と、第１出力端子Ａａ及び第２出力端子Ａｂとを有する差動演算増幅器１１０１と、差動演算増幅器１１０１の第１出力端子Ａａ及び第２出力端子Ａｂの出力動作中心電位となる第１の基準電位Ｖｒ３を生成する第１の基準電位発生回路１６０とを備え、第１の基準電位Ｖｒ３を変動させるものである。
【００３１】
なお、本実施形態のサンプル−ホールド回路１００の構成は、差動演算増幅器１１０１に第１の基準電位Ｖｒ３を与えることによって出力中心電位を変動させているが、第１の基準電位Ｖｒ３を容量素子６ａ，６ｂに直接与えて出力中心電位を変動させるようにしても良い。
また、デジタル入力信号に応じた差動信号を入力する複数の入力端子と、複数の入力端子と差動演算増幅器１１０１の第１入力端子又は第２入力端子との間に、複数の入力端子に対応して設けられた複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子と対応する入力端子との接続及び切断を切り替える複数の第１のスイッチＳＷｕ１ａ、ＳＷｕ１ｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの他方の端子と第２の基準電位Ｖｒ１ａ、Ｖｒ１ｂを発生する第２の基準電位発生回路との接続及び切断を切り替える複数の第２のスイッチ２ａ、２ｂと、記複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子の相互の接続及び切断、並びに、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子と差動演算増幅器１１０１の第１出力端子Ａａ又は第２出力端子Ａｂとの接続及び切断を切り替える複数の第４のスイッチＳＷｕ４ａ、ＳＷｕ４ｂとを備えている。
【００３２】
また、デジタル入力信号に応じた差動信号を入力する複数の入力端子と、複数の入力端子に対応して設けられた複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子と対応する入力端子との接続及び切断を切り替える複数の第１のスイッチＳＷｕ１ａ、ＳＷｕ１ｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの他方の端子と第２の基準電位Ｖｒ１ａ、Ｖｒ１ｂを発生する第２の基準電位発生回路との接続及び切断を切り替える複数の第２のスイッチ２ａ、２ｂと、差動演算増幅器１１０１の第１入力端子又は第２入力端子とサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂとを電気的に離接する第３のスイッチ３ａ、３ｂと、差動演算増幅器１１０１の第１入力端子と第１出力端子Ａａとの間及び第２入力端子と第２出力端子Ａｂとの間に設けられた積分容量素子６ａ、６ｂと、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子の相互の接続及び切断、並びに、複数のサンプリング容量素子１１１ａ乃至１１Ｎａ、１１１ｂ乃至１１Ｎｂの一方の端子と差動演算増幅器１１０１の第１出力端子Ａａ又は第２出力端子Ａｂとの接続及び切断を切り替える複数の第４のスイッチＳＷｕ４ａ、ＳＷｕ４ｂとを備えている。また、第２の基準電位Ｖｒ１ａ、Ｖｒ１ｂを変動させるように構成されている。
【００３３】
また、これらの全差動型のサンプル−ホールド回路を使用してデジタル−アナログ変換器を構成することも出来る。
つまり、図１に示したように、サンプル−ホールド回路１００は、スイッチトキャパシタ型のサンプル−ホールド回路である。サンプル−ホールド回路１００には非反転デジタル信号に応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａ、及び、反転デジタル信号に応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂが入力され、非反転アナログ出力信号ＶＡｏｕｔ＋及び反転アナログ出力信号ＶＡｏｕｔ−が全差動出力される。図１中に符号１５０を付して示した構成は、本実施形態のサンプル−ホールド回路１００のクロックジェネレーターである。
【００３４】
サンプル−ホールド回路１００は、非反転デジタル信号Ｄ１ａ、Ｄ２ａ、…ＤＮａに応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａが入力される入力端子と、入力端子の各々と１対１に対応して設けられたサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａと、各々の入力端子と、入力端子の各々に対応付けられたサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａとの間に設けられたスイッチ１０１ａ、１０２ａ、…１０Ｎａと、反転デジタル信号Ｄ１ｂ、Ｄ２ｂ、…ＤＮｂに応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂが入力される入力端子と、入力端子の各々と１対１に対応して設けられたサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂと、各々の入力端子と、入力端子の各々に対応付けられたサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとの間に設けられたスイッチ１０１ｂ、１０２ｂ、…１０Ｎｂと、を備えている。
【００３５】
サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａ、及び、１１１ｂ、１１２ｂ、…１１Ｎｂは、１１１ａ＝１１１ｂ、１１２ａ＝１１２ｂ、…１１Ｎａ＝１１Ｎｂである。また、すべて同一の容量（ＣＳ１＝ＣＳ２＝…ＣＳＮ）を有するようにしてもよいし、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａの容量比がバイナリ比（２ｉ−１倍）となるように、その容量をＣＳｉａ＝（２ｉ−１）＊ＣＳ（ｉ−１）ａとしてもよい。
【００３６】
サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａにはスイッチ３ａとスイッチ２ａとが接続されていて、スイッチ２ａはサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａと電源６０１ａとを離接していて、電源６０１ａはサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａに基準電位Ｖｒ１ａを与える。
サンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂにはスイッチ３ｂとスイッチ２ｂとが接続されていて、スイッチ２ｂはサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂと電源６０１ｂとを離接していて、電源６０１ｂはサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂに基準電位Ｖｒ１ｂを与える。なお、基準電位Ｖｒ１ａと基準電位Ｖｒ１ｂとは同じ値であってもよい。
【００３７】
また、サンプル−ホールド回路１００は、演算増幅器１１０１を備えている。スイッチ３ａは演算増幅器１１０１の反転入力端子とサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａとを電気的に離接する。スイッチ３ｂは演算増幅器１１０１の非反転入力端子とサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとを電気的に離接する。反転入力端子に接続されているスイッチ３ａ、及び、非反転入力端子に接続されているスイッチ３ｂを、本明細書ではサミングノードスイッチとも記す。
【００３８】
演算増幅器１１０１の出力端子は、サンプル−ホールド回路１００の出力端子Ａａ及びＡｂに接続されていて、アナログ出力信号ＶＡｏｕｔ＋及びＶＡｏｕｔ−を出力する。演算増幅器１１０１には、アナログ出力信号ＶＡｏｕｔ＋及びＶＡｏｕｔ−の動作中心電位となる基準電位Ｖｒ３が入力されている。基準電位Ｖｒ３は基準電位発生回路１６０にて生成されており、その電位は変動しているものとする。
【００３９】
なお、基準電位Ｖｒ１ａと基準電位Ｖｒ１ｂと基準電位Ｖｒ３は同じ電位であってもよい。また、基準電位Ｖｒ３は任意の周波数で変動させることとしてもよい。さらに、そのレベルは周期的に変動させることとしてもよいし、ランダムに変動させることとしてもよい。また、アナログ出力信号のゼロ−ピーク振幅をＶ０ｐ、電源電圧をＶＤＤとすると、基準電位Ｖｒ３の電位はＶ０ｐ以上、ＶＤＤ−Ｖ０ｐ以下の範囲内で変動させることが望ましい。
【００４０】
演算増幅器１１０１の非反転出力端子と反転入力端子との間には積分用容量素子６ａが設けられ、演算増幅器１１０１の反転出力端子と非反転入力端子との間には積分用容量素子６ｂが設けられている。演算増幅器１１０１の非反転出力端子は、さらに、スイッチ１０１ａ、１０２ａ、…１０Ｎａとサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａとの間に接続されていて、演算増幅器１１０１の非反転出力端子は、さらに、スイッチ１０１ａ、１０２ａ、…１０Ｎａとサンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａとの間にスイッチ１４１ａ、１４２ａ、…１４Ｎａが設けられている。
【００４１】
演算増幅器１１０１の反転出力端子は、さらに、スイッチ１０１ｂ、１０２ｂ、…１０Ｎｂとサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとの間に接続されていて、演算増幅器１１０１の反転出力端子は、さらに、スイッチ１０１ｂ、１０２ｂ、…１０Ｎｂとサンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとの間にスイッチ１４１ｂ、１４２ｂ、…１４Ｎｂが設けられている。演算増幅器１１０１の非反転出力端子からアナログ出力信号ＶＡｏｕｔ＋をスイッチ１０１ａ、１０２ａ、…１０Ｎａと容量素子１１１ａ、１１２ａ、…１１Ｎａとの間まで戻すスイッチ１４１ａ、１４２ａ、…１４Ｎａ、及び、演算増幅器１１０１の非反転出力端子からアナログ出力信号ＶＢｏｕｔ＋をスイッチ１０１ｂ、１０２ｂ、…１０Ｎｂと容量素子１１１ｂ、１１２ｂ、…１１Ｎｂとの間まで戻すスイッチ１４１ｂ、１４２ｂ、…１４Ｎｂを、本明細書では帰還スイッチとも記す。
【００４２】
以上の構成において、スイッチは、全てＭＯＳトランジスタを使って構成されるものとする。さらに、スイッチ１０１ａと１０１ｂは同一サイズ、スイッチ１０２ａと１０２ｂは同一サイズ、…スイッチ１０Ｎａと１０Ｎｂは同一サイズのＭＯＳトランジスタで構成され、スイッチ２ａと２ｂは同一サイズのＭＯＳトランジスタで構成され、スイッチ３ａと３ｂは同一サイズのＭＯＳトランジスタで構成され、スイッチ４０１ａと４０１ｂは同一サイズ、スイッチ４０２ａと４０２ｂは同一サイズ、…スイッチ４０Ｎａと４０Ｎｂは同一サイズのＭＯＳトランジスタで構成されるものとする。
【００４３】
また、スイッチ１０１ａ、１０２ａ、…１０ＮａをスイッチユニットＳＷｕ１ａとし、スイッチ１０１ｂ、１０２ｂ、…１０ＮｂをスイッチユニットＳＷｕ１ｂとする。また、スイッチ１４１ａ、１４２ａ、…１４ＮａをスイッチユニットＳＷｕ４ａとし、スイッチ１４１ｂ、１４２ｂ、…１４ＮｂをスイッチユニットＳＷｕ４ｂとする。さらに、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａをサンプリング用容量素子ユニット７ａとし、サンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂをサンプリング用容量素子ユニット７ｂとする。
【００４４】
ＳＷｕ１ａ、ＳＷｕ１ｂ、ＳＷｕ１ａ、ＳＷｕ１ｂ、スイッチ２ａ、スイッチ２ｂ、スイッチ３ａ、スイッチ３ｂは、クロックジェネレーター１５０によって生成されるコントロール信号ａ〜ｄによってオン、オフする。この際、スイッチユニットＳＷｕ１ａに含まれるスイッチ１０１ａ、１０２ａ、…１０Ｎａ、及び、ＳＷｕ１ｂに含まれるスイッチ１０１ｂ、１０２ｂ、…１０Ｎｂは同時にオン、オフし、スイッチ１０１ａ、１０２ａ、…１０Ｎａがオンしたときのオン抵抗値ＲＳＷｕ１ａは、スイッチ１０１ａ、１０２ａ、…１０Ｎａの各オン抵抗値を合成したものであり、スイッチ１０１ｂ、１０２ｂ、…１０Ｎｂがオンしたときのオン抵抗値ＲＳＷｕ１ｂは、スイッチ１０１ｂ、１０２ｂ、…１０Ｎｂの各オン抵抗値を合成したものである。
【００４５】
スイッチユニットＳＷｕ４ａに含まれるスイッチ１４１ａ、１４２ａ、…１４Ｎａ、及び、ＳＷｕ４ｂに含まれるスイッチ１４１ｂ、１４２ｂ、…１４Ｎｂは、同時にオン、オフし、スイッチ１４１ａ、１４２ａ、…１４Ｎａがオンしたときのオン抵抗値ＲＳＷｕ４ａは、スイッチ１４１ａ、１４２ａ、…１４Ｎａの各オン抵抗値を合成したものであり、スイッチ１４１ｂ、１４２ｂ、…１４Ｎｂがオンしたときのオン抵抗値ＲＳＷｕ４ｂは、スイッチ１４１ｂ、１４２ｂ、…１４Ｎｂの各オン抵抗値を合成したものである。また、スイッチ２ａのオン抵抗値をＲＳＷ２ａ、スイッチ２ｂのオン抵抗値をＲＳＷ２ｂとし、スイッチ３ａのオン抵抗値をＲＳＷ３ａ、スイッチ３ｂのオン抵抗値をＲＳＷ３ｂとする。
【００４６】
なお、図１に示したサンプル−ホールド回路１００では、入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａ、及び、ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂが入力される入力端子、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａ、及び、１１１ｂ、１１２ｂ、…１１Ｎｂ、スイッチユニットＳＷｕ１ａ、及び、ＳＷｕ１ｂ、ＳＷｕ４ａ及びＳＷｕ４ｂに含まれるスイッチの数（Ｎ：Ｎは自然数）を同じ数とする。
【００４７】
図２は、図１に示したクロックジェネレーターの具体的な回路構成図である。図２に示したように、クロックジェネレーター１５０は、３つのインバータ２２１、２２４、２２５と、４つのバッファと２２２、２２３、２２６、２２７と、ＡＮＤ回路２２８、２２９によって構成されている。クロックジェネレーター１５０の端子２５１は、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂに入力されるコントロール信号ａを出力する。端子２５２はスイッチ２ａ及び２ｂに入力されるコントロール信号ｂ、端子２５３はスイッチ３ａ及び３ｂに入力されるコントロール信号ｃ、端子２５４は、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号ｄを出力する。なお、図２中に付した符号２５０は、クロックジェネレーター１５０のノードを示している。
【００４８】
クロックジェネレーター１５０に入力されるクロックＣＫが「Ｌ」から「Ｈ」に変化すると、端子ａ及び端子ｂから出力されるコントロール信号は直ちに「Ｌ」に変化する。また、その後、クロックＣＫが「Ｈ」から「Ｌ」に変化すると、端子ｃ及び端子ｄから出力されるコントロール信号は直ちに「Ｈ」から「Ｌ」に変化し、後に「Ｌ」から「Ｈ」に変化する。
【００４９】
図４は、図１に示した基準電位発生回路の具体的な回路構成図である。図４に示すように、基準電位発生回路１６０は複数の基準電位Ｖ３１、Ｖ３２、…Ｖ３Ｍ（Ｍ：Ｍは前記Ｎとは異なる自然数）を入力する複数の入力端子と、基準電位Ｖｒ３を出力する端子１６２と、基準電位Ｖ３１、Ｖ３２、…Ｖ３Ｍのうちいずれか１つと出力端子１６２とを接続するセレクタ１６１で構成される。セレクタ１６１の接続先を切り替えることによって、基準電位Ｖｒ３はＶ３１、Ｖ３２、…Ｖ３Ｍの値を出力することができる。
【００５０】
セレクタ１６１の接続先の切り替えは任意周波数で行うこととしてよい。また、セレクタ８１１の接続先の切り替えはＶ３１、Ｖ３２、…Ｖ３Ｍの間で周期的に行うこととしてもよいし、ランダムに切り替えることとしてもよい。また、Ｖ３１、Ｖ３２、…Ｖ３Ｍの電位はＶ０ｐ以上、ＶＤＤ−Ｖ０ｐ以下とすることが望ましい。ただし、アナログ出力信号のゼロ−ピーク振幅をＶ０ｐ、電源電圧をＶＤＤとする。
【００５１】
＜動作＞
デジタル部００１にて、デジタル−アナログ変換器に入力されたデジタル信号に処理を施し、入力デジタル信号に応じた非反転デジタル信号Ｄ１ａ、Ｄ２ａ、…ＤＮａ及び、反転デジタル信号Ｄ１ｂ、Ｄ２ｂ、…ＤＮｂをデジタル−アナログ変換部００２に出力する。
【００５２】
次に、図１に示すサンプル−ホールド回路１００にて、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂとスイッチ２ａ及び２ｂとがオンすることにより、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａは、対応する入力端子から入力される非反転デジタル信号Ｄ１ａ、Ｄ２ａ、…ＤＮａに応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａをサンプリングし、非反転デジタル信号に応じた入力信号ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａによって充電される。
【００５３】
同様に、サンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂは、対応する入力端子から入力される反転デジタル信号Ｄ１ｂ、Ｄ２ｂ、…ＤＮｂに応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂをサンプリングし、反転デジタル信号に応じた入力信号ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂによって充電される。続いて、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂとスイッチ２ａ及び２ｂがオフされ、かつ、スイッチ３ａ及び３ｂとスイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂがオンされる。
【００５４】
このとき、サンプリング用容量素子１１１ａ、１１２ａ、…１１Ｎａの充電電圧に基づいて、出力端子Ａａから出力される非反転アナログ出力信号ＶＡｏｕｔ＋が変化し、サンプリング用容量素子１１１ｂ、１１２ｂ、…１１Ｎｂの充電電圧に基づいて、出力端子Ａｂから出力される反転アナログ出力信号ＶＡｏｕｔ−が変化する。
図３（ａ）乃至（ｄ）は、図１に示した各スイッチに入力されるコントロール信号の波形を示す図である。図３（ａ）乃至（ｄ）の縦軸は、コントロール信号のレベルの「Ｈ」または「Ｌ」を示し、横軸は時間を示している。図３（ａ）は、スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂに入力されるコントロール信号ａの波形を示す図で、図３（ｂ）は、スイッチ２ａ及び２ｂに入力されるコントロール信号ｂの波形を示す図で、図３（ｃ）は、スイッチ３ａ及び３ｂに入力されるコントロール信号ｃの波形を示す図で、図３（ｄ）は、スイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂに入力されるコントロール信号ｄの波形を示す図である。
【００５５】
スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂ、ＳＷｕ４ａ及びＳＷｕ４ｂに含まれるスイッチ、スイッチ２ａ及び２ｂ、３ａ及び３ｂはいずれもコントロール信号が「Ｈ」のときオンになり、コントロール信号が「Ｌ」のときオフになる。
スイッチユニットＳＷｕ１ａ及びＳＷｕ１ｂとスイッチ２ａ及び２ｂとがオンしている期間を、第１期間とし、スイッチ３ａ及び３ｂとスイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂがオンしている期間を第２期間とする。第１期間と第２期間とは、交互に周期的に入れ替わる。
【００５６】
図５は、図１に示したサンプル−ホールド回路の第２期間の状態を示す図で、スイッチ３ａ及び３ｂとスイッチユニットＳＷｕ４ａ及びＳＷｕ４ｂとがオンされた状態を示した図である。このとき、スイッチ３ａ、スイッチユニットＳＷｕ４ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａが直列に接続されて閉ループを形成し、スイッチ３ｂ、スイッチユニットＳＷｕ４ｂ、サンプリング用容量素子ユニット７ｂ、積分用容量素子６ｂが直列に接続されて閉ループを形成する。
【００５７】
本発明において、スイッチ３ａ、スイッチユニットＳＷｕ４ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａが直列に接続された閉ループと、スイッチ３ｂ、スイッチユニットＳＷｕ４ｂ、サンプリング用容量素子ユニット７ｂ、積分用容量素子６ｂが直列に接続された閉ループとは全く同一の構成であるため、スイッチ３ａ、スイッチユニットＳＷｕ４ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａが直列に接続された閉ループについて詳細に説明する。
【００５８】
閉ループの時定数は、以下の式（１）によって表される。アナログ出力信号ＶＡｏｕｔ＋は、閉ループの時定数に依存した過渡特性を示す。
ただし、式（１）において、ＲＳＷ３ａはスイッチ３ａを構成するＭＯＳトランジスタのオン抵抗値、ＲＳＷ４ａはスイッチユニットＳＷｕ４ａを構成するＭＯＳトランジスタのオン抵抗値、ＣＣｓａはサンプリング用容量素子ユニット７ａの容量値、ＣＣｉａは積分用容量素子６ａの容量値である。
【００５９】
（ＲＳＷ３ａ＋ＲＳＷ４ａ）×ＣＣｉａ×ＣＣｓａ／（ＣＣｉａ＋ＣＣｓａ）
・・・式（１）
【００６０】
ここで、スイッチ３ａ、及び、スイッチユニットＳＷｕ４ａを構成するＭＯＳトランジスタのオン抵抗値について説明する。ＭＯＳトランジスタは、制御端子であるゲート端子と、主端子であるソース端子またはドレイン端子との間の電圧変化に応じて抵抗値が変化する特性（オン抵抗値の電圧依存性）を有している。
【００６１】
スイッチ３ａを構成するＭＯＳトランジスタのソース端子及びドレイン端子の電位は、アナログ出力信号ＶＡｏｕｔ＋のレベルによって変化しない。このため、スイッチ３ａを構成するＭＯＳトランジスタのオン抵抗値ＲＳＷ３ａは、第２期間において一定の値となる。一方、スイッチユニットＳＷｕ４ａを構成するＭＯＳトランジスタは、第２期間において、ソース端子及びドレイン端子がアナログ出力信号ＶＡｏｕｔ＋の電位になる。このため、ＭＯＳトランジスタのオン抵抗値がアナログ出力信号ＶＡｏｕｔ＋の電位に依存して変化する。
【００６２】
上述したように、スイッチ３ａ、スイッチユニットＳＷｕ４ａ、サンプリング用容量素子ユニット７ａ、積分用容量素子６ａによって形成される閉ループの時定数は、式（１）で表される。ここで、オン抵抗値ＲＳＷ４ａがアナログ出力信号ＶＡｏｕｔ＋に依存して変化するため、閉ループの時定数もアナログ出力信号ＶＡｏｕｔ＋に依存して変化する。この変化は、アナログ出力信号ＶＡｏｕｔ＋の歪みの一因になる。
【００６３】
しかし、本実施形態では、アナログ出力信号ＶＡｏｕｔ＋の動作中心レベルＶｒ３が変動しているため、アナログ出力信号ＶＡｏｕｔ＋は様々な動作範囲を有する。一例として、アナログ出力信号ＶＡｏｕｔ＋の動作中心レベルＶｒ３がＶ３１、Ｖ３２、Ｖ３３の３つのレベルで変動する場合について説明する。
このときのオン抵抗値ＲＳＷ４ａとアナログ出力信号ＶＡｏｕｔ＋の電位との関係を図６に示す。
【００６４】
図６（ａ），（ｂ）は、本実施形態のアナログ出力信号と時間との関係を示した図で、図６（ａ）の縦軸は、オン抵抗値ＲＳＷ４ａを示し、横軸はアナログ出力信号ＶＡｏｕｔ＋の電位を示している。図６（ｂ）は、アナログ出力信号ＶＡｏｕｔ＋の動作中心レベルＶｒ３がＶ３１、Ｖ３２、Ｖ３３の場合における、アナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。図６（ｂ）によれば、Ｖｒ３の変化に伴い、アナログ出力信号ＶＡｏｕｔ＋の動作範囲が変化しており、それにより、図６（ａ）のｒ１、ｒ２、ｒ３に示すようにオン抵抗値ＲＳＷ４ａの使用範囲が変化している様子がわかる。
【００６５】
図７（ａ），（ｂ）は、本実施形態のアナログ出力信号と時間との関係を示した図で、図６のグラフをＶｒ３の電位が中心となるように描いた図である。図７（ｂ）は、アナログ出力信号ＶＡｏｕｔ＋と時間との関係を示している。図７（ａ）の縦軸は、オン抵抗値ＲＳＷ４ａを示し、横軸はアナログ出力信号ＶＡｏｕｔ＋の電位を示しており、ｒ１、ｒ２、ｒ３は図６（ａ）のｒ１、ｒ２、ｒ３で示した使用範囲のオン抵抗値ＲＳＷ４ａに相当する。オン抵抗値ＲＳＷ４ａはアナログ出力信号ＶＡｏｕｔ＋の動作中心レベルＶｒ３の変化に伴い、図７（ａ）に示されるｒ１、ｒ２、ｒ３の間で変化するため、長期的に見ると、オン抵抗値ＲＳＷ４ａの見かけ上の特性は図７（ａ）のｒ１、ｒ２、ｒ３の３つを平均化した図７（ａ）のｒｘの特性となり、オン抵抗値の変動が抑制される。
【００６６】
図８は、本実施形態のアナログ出力信号と時間との関係を示した図である。縦軸はアナログ出力信号ＶＡｏｕｔ＋を示し、横軸は時間を示している。図８中に示した曲線Ｌａ、Ｌｂは、それぞれオン抵抗値ＲＳＷ４ａが異なる場合のアナログ出力信号ＶＡｏｕｔ＋の過渡特性を表している。
図８に示した曲線Ｌａ、曲線Ｌｂから明らかなように、曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄ１は、図１３に示した公知のサンプル−ホールド回路１０の曲線Ｌａ、曲線Ｌｂとの間に生じる長さｄよりも短くなっている。したがって、本実施形態は、オン抵抗値ＲＳＷ４ａの見かけ上の変化を抑制することによって、オン抵抗値ＲＳＷ４ａの変化に依存したアナログ出力信号ＶＡｏｕｔ＋の過渡特性の変化を抑制することができる。
【００６７】
また、スイッチ３ｂ、スイッチユニットＳＷｕ４ｂ、サンプリング用容量素子ユニット７ｂ、積分用容量素子６ｂが直列に接続された閉ループについても同様で、オン抵抗値ＲＳＷ４ｂの見かけ上の変化を抑制することによって、オン抵抗値ＲＳＷ４ｂの変化に依存したアナログ出力信号ＶＡｏｕｔ−の過渡特性の変化を抑制することができる。
【００６８】
以上のように過渡現象の変化を抑制されたアナログ出力信号ＶＡｏｕｔ＋とＶＡｏｕｔ−とを差動加算することで得られる最終アナログ出力信号は、過渡現象の変化が抑制されているため、歪の発生を抑制することができる。また、ＶＡｏｕｔ＋とＶＡｏｕｔ−の動作中心レベルＶｒ３の変動は差動加算することによって相殺されるため、最終アナログ出力信号のレベルには一切影響を与えない。
【００６９】
また、本実施形態では、必要とされる動作周波数に一切影響を与えることなく、このようなサンプル−ホールド回路、及び、デジタル−アナログ変換器を実現することが可能である。
なお、本実施形態において、演算増幅器１１０１の非反転出力端子と反転入力端子との間、及び、反転出力端子と非反転入力端子との間に積分用容量素子６ａ、６ｂを設けないこととしてもよい。その場合、サミングノードスイッチ３ａ、３ｂを抵抗素子に置き換えてもよい。
【００７０】
また、アナログ出力信号の動作中心電位Ｖｒ３は、ランダムに変化させてもよいし、特性に影響を与えないような周期で変化させることとしてもよい。
また、サンプリング動作中心電位を変動させてもよい。サンプリング動作中心電位を変動させることでサンプリング信号に同相の電位変動成分が重畳し、ホールド動作時にアナログ出力信号に転送されるため、結果、アナログ出力信号の動作中心電位Ｖｒ３を変動させる場合と同様の効果を得ることが可能となる。
【産業上の利用可能性】
【００７１】
本発明は、スイッチのオン抵抗値が変化することによって出力信号に歪みが発生することを抑止するようにした全差動型のサンプル−ホールド回路及びそれを用いたデジタル−アナログ変換器に関し、オーディオ用デジタル−アナログ変換器、ＣＯＤＥＣなどのように、低歪み特性を要求される機器に適用されるサンプル−ホールド回路に好適である。
【符号の説明】
【００７２】
００１  デジタル部
００２  デジタル−アナログ変換部
１０、１００  サンプル−ホールド回路
１０ａ、１０ｂ、１００ａ、１００ｂ  サンプル−ホールド部
１５０  クロックジェネレーター
１１０１  差動演算増幅器
１６０  基準電位発生回路
６ａ、６ｂ  積分用容量素子
７ａ、７ｂ  サンプリング用容量素子ユニット
１１１ａ、１１２ａ、…１１Ｎａ、１１１ｂ、１１２ｂ、…１１Ｎｂ  サンプリング容量素子
１０１ａ、１０２ａ、…１０Ｎａ、１０１ｂ、１０２ｂ、…１０Ｎｂ  第１のスイッチユニットを構成する各スイッチ
２ａ、２ａ  第２のスイッチ
３ａ、３ｂ  第３のスイッチ
１４１ａ、１４２ａ、…１４Ｎａ、１４１ｂ、１４２ａ、…１４Ｎａ  第４のスイッチ
ＳＷｕ１ａ、ＳＷｕ１ｂ  第１のスイッチユニット
ＳＷｕ４ａ、ＳＷｕ４ｂ  第４のスイッチユニット
Ａａ、Ａｂ  アナログ出力端子
Ｖｒ１ａ、Ｖｒ１ｂ、Ｖｒ２、Ｖｒ３  基準電位
ＶＤｉｎ１ａ、ＶＤｉｎ２ａ、…ＶＤｉｎＮａ、ＶＤｉｎ１ｂ、ＶＤｉｎ２ｂ、…ＶＤｉｎＮｂ  入力信号
ＶＡｏｕｔ＋、ＶＡｏｕｔ−  アナログ出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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