(57)【要約】【課題】軽負荷時のスイッチング動作の強制停止期間からスイッチング動作の再開の際の出力電圧の変動リップルを低減すること。【解決手段】ヒステリシス比較回路１３は軽負荷時の出力電圧ＶＯＵＴの最大値の到達によるフィードバック信号ＦＢの低しきい値電圧ＶthＬ以下の低下に応答してソフトスタート制御トランジスタＱ２をオンにする制御出力信号ＣＮＴを生成して、スイッチ素子Ｑ１のスイッチング動作が停止する。比較回路１３はスイッチング停止による信号ＦＢの高しきい値電圧ＶthＨ以上の上昇に応答して、素子Ｑ２をオフにする制御出力信号ＣＮＴを生成する。ソフトスタート回路１８とＰＷＭ比較器１２と制御駆動回路１６、１７は信号ＣＮＴに応答した素子Ｑ１のスイッチング再開時に素子Ｑ１をオン状態に駆動する駆動出力信号ＧＤを生成して、信号ＧＤのパルス幅はスイッチング動作の再開の際に幅狭から次第に幅広に制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路は、スイッチ素子とフィードバック回路とＰＷＭ比較器とヒステリシス比較回路と三角波発振器と制御駆動回路とソフトスタート回路とソフトスタート制御トランジスタとを具備して、
前記スイッチ素子は出力回路と接続可能とされて、前記出力回路は前記スイッチ素子のスイッチング動作に応答して出力電圧を生成して、
前記フィードバック回路は、前記出力回路から生成される前記出力電圧に応答して、フィードバック信号を生成して、前記フィードバック信号は前記ＰＷＭ比較器と前記ヒステリシス比較回路に供給され、
前記ソフトスタート制御トランジスタは前記ソフトスタート回路のソフトスタート端子と接地電位との間に接続されて、前記ソフトスタート制御トランジスタのオン状態とオフ状態とは前記ヒステリシス比較回路のオン制御出力信号とオフ制御出力信号とによってそれぞれ制御され、
前記ソフトスタート回路は、電源電圧と前記ソフトスタート端子との間に接続された充電回路を含み、前記ソフトスタート端子と前記接地電位との間にはソフトスタート容量が接続可能とされ、前記ソフトスタート制御トランジスタがオフ状態に制御されることによって前記ソフトスタート端子からソフトスタート信号を生成して、
前記三角波発振器は三角波発振信号を生成して、前記三角波発振信号は前記ＰＷＭ比較器と前記制御駆動回路とに供給され、
前記ヒステリシス比較回路は、低しきい値電圧と前記低しきい値電圧よりも高レベルの高しきい値電圧とを生成するものであり、
前記ヒステリシス比較回路は、軽負荷時での前記出力電圧の最大値への到達によって前記フィードバック信号が前記低しきい値電圧より低下することに応答して、前記ソフトスタート制御トランジスタを前記オン状態に制御する前記オン制御出力信号を生成して、
前記ＰＷＭ比較器と前記制御駆動回路とは、前記軽負荷時での前記出力電圧の前記最大値への前記到達によって前記ヒステリシス比較回路から生成される前記オン制御出力信号に応答して、前記スイッチ素子のスイッチング動作を停止するものであり、
前記ヒステリシス比較回路は、前記スイッチ素子の前記スイッチング動作の停止による前記出力電圧の低下によって前記フィードバック信号が前記高しきい値電圧よりも上昇することに応答して、前記ソフトスタート制御トランジスタを前記オフ状態に制御する前記オフ制御出力信号を生成して、
前記ソフトスタート回路と前記ＰＷＭ比較器と前記制御駆動回路とは、前記スイッチ素子の前記スイッチング動作の前記停止の後に前記ヒステリシス比較回路の前記オフ制御出力信号に応答して前記スイッチ素子の前記スイッチング動作を再開する際に、前記スイッチ素子をオン状態に駆動する駆動出力信号を生成して、
前記駆動出力信号のパルス幅は、前記スイッチング動作の再開の際に、幅狭から次第に幅広に制御される
半導体集積回路。
【請求項２】
請求項１において、
前記スイッチング動作の前記再開の際に、前記ＰＷＭ比較器と前記制御駆動回路とは、前記三角波発振器から生成される前記三角波発振信号の立ち下がりと前記ヒステリシス比較回路から生成される前記オフ制御出力信号とに応答して、前記スイッチ素子を前記オン状態に駆動するものであり、
前記スイッチング動作の前記再開の際に、前記ＰＷＭ比較器は前記フィードバック回路の前記フィードバック信号と前記ソフトスタート回路の前記ソフトスタート信号とから低レベルの信号を選択して、当該選択した低レベルの信号より前記三角波発振信号が高レベルとなることに応答して前記スイッチ素子を前記オフ状態に制御する比較出力信号を生成して、
前記ＰＷＭ比較器から生成される前記比較出力信号に応答して、前記制御駆動回路は、前記スイッチ素子を前記オフ状態に駆動する
半導体集積回路。
【請求項３】
請求項２において、
前記スイッチ素子はトランスの一次巻線に接続可能とされて、前記トランスの二次巻線は前記出力回路と接続され、前記出力回路はホトカップラの発光部を含み、
前記フィードバック回路は、前記出力回路は前記ホトカップラの前記発光部と光学的に結合された前記ホトカップラの受光部を含む
半導体集積回路。
【請求項４】
請求項３において、
前記出力回路は、整流ダイオードと平滑容量とを更に含み、
前記トランスの前記二次巻線の一端に前記整流ダイオードのアノードが接続され、前記整流ダイオードのカソードに前記ホトカップラの前記受光部の一端と前記平滑容量の一端とが接続され、前記トランスの前記二次巻線の他端に前記ホトカップラの前記受光部の他端と前記平滑容量の他端とが接続された
半導体集積回路。
【請求項５】
請求項４において、
前記トランスの前記一次巻線と前記二次巻線とは逆極性に接続されて、前記半導体集積回路と前記スイッチ素子と前記トランスと前記出力回路とは、フライバック・コンバータを構成する
半導体集積回路。
【請求項６】
請求項５において、
前記スイッチ素子は、トランジスタの半導体チップによって構成され、
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタとは、前記半導体集積回路の１個の半導体チップに集積化され、
前記スイッチ素子を構成する前記トランジスタの前記半導体チップと前記半導体集積回路の前記１個の半導体チップとは、システム・イン・パッケージの１個のパッケージに封止された
半導体集積回路。
【請求項７】
請求項５において、
前記スイッチ素子は、トランジスタによって構成され、
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタと前記スイッチ素子を構成する前記トランジスタとは、モノリシック半導体集積回路の１個のチップに集積化された
半導体集積回路。
【請求項８】
請求項２において、
前記スイッチ素子は、ハイサイドスイッチとローサイドスイッチとを含むものであり、
前記ハイサイドスイッチと前記ローサイドスイッチとは、前記制御駆動回路によって相補的に駆動されるものであり、
前記ハイサイドスイッチと前記ローサイドスイッチとが接続されたスイッチングノードは、インダクタの一端に接続可能とされ、
前記インダクタの他端は平滑容量の一端に接続可能され、前記平滑容量の他端は前記接地電位に接続され、前記インダクタの前記他端と前記平滑容量の前記一端との接続ノードから出力電圧が生成可能とされた
半導体集積回路。
【請求項９】
請求項８において、
前記ＰＷＭ比較器と前記制御駆動回路とは、前記軽負荷時での前記出力電圧の前記最大値への前記到達によって前記ヒステリシス比較回路から生成される前記オン制御出力信号に応答して、前記ハイサイドスイッチのスイッチング動作を停止する
半導体集積回路。
【請求項１０】
請求項９において、
前記半導体集積回路は、前記ローサイドスイッチに流れる電流の極性反転が発生して前記スイッチングノードの電圧上昇を検出することによって検出信号を生成する逆電流検出回路を更に具備して、
前記制御駆動回路は、前記ハイサイドスイッチの前記スイッチング動作が停止される期間において、前記逆電流検出回路の前記検出信号に応答して、前記ローサイドスイッチのスイッチング動作を停止する
半導体集積回路。
【請求項１１】
請求項１０において、
前記半導体集積回路と前記ハイサイドスイッチと前記ローサイドスイッチと前記インダクタと前記平滑容量とは、同期整流型スイッチング・レギュレータを構成する
半導体集積回路。
【請求項１２】
請求項１１において、
前記ハイサイドスイッチと前記ローサイドスイッチは、第１トランジスタの第１半導体チップと第２トランジスタの第２半導体チップとによってそれぞれ構成され、
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタと前記逆電流検出回路とは、前記半導体集積回路の１個の半導体チップに集積化され、
前記第１半導体チップと前記第２半導体チップと前記半導体集積回路の前記１個の半導体チップは、システム・イン・パッケージの１個のパッケージに封止された
半導体集積回路。
【請求項１３】
請求項１１において、
前記ハイサイドスイッチと前記ローサイドスイッチは、第１トランジスタと第２トランジスタとによってそれぞれ構成され、
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタと前記逆電流検出回路と前記第１トランジスタと前記第２トランジスタとは、モノリシック半導体集積回路の１個のチップに集積化された
半導体集積回路。
【請求項１４】
スイッチ素子とフィードバック回路とＰＷＭ比較器とヒステリシス比較回路と三角波発振器と制御駆動回路とソフトスタート回路とソフトスタート制御トランジスタとを具備する半導体集積回路の動作方法であって、
前記スイッチ素子は出力回路と接続可能とされて、前記出力回路は前記スイッチ素子のスイッチング動作に応答して出力電圧を生成して、
前記フィードバック回路は、前記出力回路から生成される前記出力電圧に応答して、フィードバック信号を生成して、前記フィードバック信号は前記ＰＷＭ比較器と前記ヒステリシス比較回路に供給され、
前記ソフトスタート制御トランジスタは前記ソフトスタート回路のソフトスタート端子と接地電位との間に接続されて、前記ソフトスタート制御トランジスタのオン状態とオフ状態とは前記ヒステリシス比較回路のオン制御出力信号とオフ制御出力信号とによってそれぞれ制御され、
前記ソフトスタート回路は、電源電圧と前記ソフトスタート端子との間に接続された充電回路を含み、前記ソフトスタート端子と前記接地電位との間にはソフトスタート容量が接続可能とされ、前記ソフトスタート制御トランジスタがオフ状態に制御されることによって前記ソフトスタート端子からソフトスタート信号を生成して、
前記三角波発振器は三角波発振信号を生成して、前記三角波発振信号は前記ＰＷＭ比較器と前記制御駆動回路とに供給され、
前記ヒステリシス比較回路は、低しきい値電圧と前記低しきい値電圧よりも高レベルの高しきい値電圧とを生成するものであり、
前記ヒステリシス比較回路は、軽負荷時での前記出力電圧の最大値への到達によって前記フィードバック信号が前記低しきい値電圧より低下することに応答して、前記ソフトスタート制御トランジスタを前記オン状態に制御する前記オン制御出力信号を生成して、
前記ＰＷＭ比較器と前記制御駆動回路とは、前記軽負荷時での前記出力電圧の前記最大値への前記到達によって前記ヒステリシス比較回路から生成される前記オン制御出力信号に応答して、前記スイッチ素子のスイッチング動作を停止するものであり、
前記ヒステリシス比較回路は、前記スイッチ素子の前記スイッチング動作の停止による前記出力電圧の低下によって前記フィードバック信号が前記高しきい値電圧よりも上昇することに応答して、前記ソフトスタート制御トランジスタを前記オフ状態に制御する前記オフ制御出力信号を生成して、
前記ソフトスタート回路と前記ＰＷＭ比較器と前記制御駆動回路とは、前記スイッチ素子の前記スイッチング動作の前記停止の後に前記ヒステリシス比較回路の前記オフ制御出力信号に応答して前記スイッチ素子の前記スイッチング動作を再開する際に、前記スイッチ素子をオン状態に駆動する駆動出力信号を生成して、
前記駆動出力信号のパルス幅は、前記スイッチング動作の再開の際に、幅狭から次第に幅広に制御される
半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記スイッチング動作の前記再開の際に、前記ＰＷＭ比較器と前記制御駆動回路とは、前記三角波発振器から生成される前記三角波発振信号の立ち下がりと前記ヒステリシス比較回路から生成される前記オフ制御出力信号とに応答して、前記スイッチ素子を前記オン状態に駆動するものであり、
前記スイッチング動作の前記再開の際に、前記ＰＷＭ比較器は前記フィードバック回路の前記フィードバック信号と前記ソフトスタート回路の前記ソフトスタート信号とから低レベルの信号を選択して、当該選択した低レベルの信号より前記三角波発振信号が高レベルとなることに応答して前記スイッチ素子を前記オフ状態に制御する比較出力信号を生成して、
前記ＰＷＭ比較器から生成される前記比較出力信号に応答して、前記制御駆動回路は、前記スイッチ素子を前記オフ状態に駆動する
半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記スイッチ素子はトランスの一次巻線に接続可能とされて、前記トランスの二次巻線は前記出力回路と接続され、前記出力回路はホトカップラの発光部を含み、
前記フィードバック回路は、前記出力回路は前記ホトカップラの前記発光部と光学的に結合された前記ホトカップラの受光部を含む
半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記出力回路は、整流ダイオードと平滑容量とを更に含み、
前記トランスの前記二次巻線の一端に前記整流ダイオードのアノードが接続され、前記整流ダイオードのカソードに前記ホトカップラの前記受光部の一端と前記平滑容量の一端とが接続され、前記トランスの前記二次巻線の他端に前記ホトカップラの前記受光部の他端と前記平滑容量の他端とが接続された
半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記トランスの前記一次巻線と前記二次巻線とは逆極性に接続されて、前記半導体集積回路と前記スイッチ素子と前記トランスと前記出力回路とは、フライバック・コンバータを構成する
半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記スイッチ素子は、トランジスタの半導体チップによって構成され、
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタとは、前記半導体集積回路の１個の半導体チップに集積化され、
前記スイッチ素子を構成する前記トランジスタの前記半導体チップと前記半導体集積回路の前記１個の半導体チップとは、システム・イン・パッケージの１個のパッケージに封止された
半導体集積回路の動作方法。
【請求項２０】
請求項１８において、
前記スイッチ素子は、トランジスタによって構成され、
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタと前記スイッチ素子を構成する前記トランジスタとは、モノリシック半導体集積回路の１個のチップに集積化された
半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路およびその動作方法に関し、特に軽負荷時のスイッチング動作の強制停止期間からスイッチング動作の再開の際の出力電圧の変動リップルを低減するのに有効な技術に関するものである。
【背景技術】
【０００２】
コンピュータ、周辺機器、テレビ、オーディオ、携帯電話等の電子機器では電源が使用されるが、種々の電源がある。リニア電圧レギュレータは回路が単純であること出力リップルが小さいと言う利点があるが、変換効率が低く消費電力が大きいと言う欠点がある。一方、この欠点を持たないスイッチング電源が、普及している。
【０００３】
スイッチング電源の一種としての降圧レギュレータは、入力電圧がメインスイッチを介してインダクタの一端に供給され、インダクタの一端と接地電圧との間にサブスイッチを接続して、インダクタの他端と接地電圧との間に平滑容量と負荷とを並列接続する。メインスイッチとサブスイッチとをオン状態とオフ状態とにそれぞれ制御することで容量を充電して出力電圧が高レベルの規定電圧に上昇すると、メインスイッチとサブスイッチとをオフ状態とオン状態とにそれぞれ制御することで容量を放電する。従って、容量の放電により出力電圧が低レベルの規定電圧に低下すると、メインスイッチとサブスイッチとをオン状態とオフ状態とにそれぞれ制御することで容量を再充電する。
【０００４】
スイッチング電源の他の一種としてのフライバック・コンバータは、１１０Ｖ／２２０Ｖの商用電源から直接ＤＣ電圧を得る際に電気的絶縁が必要な際に使用されるものである。このフライバック・コンバータは、インダクタではなくトランスを使用する。トランスの一次巻線と二次巻線とは逆極性に接続され、一次巻線の一端に入力電圧が供給され、一次巻線の他端はメインスイッチを介して接地電位に接続され、二次巻線の一端には整流ダイオードのアノードに接続され、整流ダイオードのカソードは平滑容量と負荷との並列接続を介して二次巻線の他端に接続される。メインスイッチのオン期間ではトランスの一次巻線の一次側電流は増加するが、トランスの二次巻線では整流ダイオードが逆バイアスされて、二次側電流は流れない。メインスイッチがオフ状態となると、トランスの磁場が電流を維持しようとするので、二次側電流が流れて、整流ダイオードを介して平滑容量が充電される。出力電圧は、入力電圧とメインスイッチのオン時間およびオフ時間、トランスの一次巻線と二次巻線との巻線比によって決定される。
【０００５】
下記特許文献１の図１と図２と関連する開示とには、ＤＣ−ＤＣコンバータの起動時のオーバーシュート電圧を抑制するためにＤＣ−ＤＣコンバータの起動時に大きな時定数を持つソフトスタート回路を使用することによってスイッチング動作のためのパルス幅を幅狭から次第に幅広に制御することが記載されている。このＤＣ−ＤＣコンバータは上述したフライバック・コンバータであり、トランスの一次巻線の一端に入力電圧が供給され、一次巻線の他端はメインスイッチを介して接地電位に接続され、二次巻線の一端には整流ダイオードのアノードに接続され、整流ダイオードのカソードは平滑容量と出力電圧検出回路との並列接続を介して二次巻線の他端に接続される。出力電圧検出回路はホトカップラの発光部を含み、出力電圧が定格電圧よりも高い場合には、出力電圧検出回路のホトカップラの発光部の電流が増大して、発光部の発光量が増大する。ソフトスタート回路は出力電圧検出回路のホトカップラの発光部と光学的に結合されたホトカップラの受光部を含み、出力電圧検出回路のホトカップラの発光量の増大に応答してホトカップラの受光部の内部インピーダンスが低下して、フィードバック端子の電圧が増大する。その結果、パルス幅制御ＩＣは、フィードバック端子の電圧の増大に応答して、スイッチングパルス幅を幅広から幅狭に制御するので、出力電圧は低下することによって、出力電圧の増大が補償されるものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−５０６２４号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は本発明に先立って、軽負荷時の電力効率を改善したスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の開発に従事した。
【０００８】
従来から、スイッチング電源では、重負荷時には負荷電流の増大によって出力電圧が低下すると、フィードバック制御によってパルス幅変調(ＰＷＭ：Pulse Width Modulation)によって駆動パルス幅を増大して、出力電圧の低下を補償するものである。
【０００９】
更に従来から、スイッチング電源では、軽負荷時にスイッチング損失の増大による損失の増大による電力効率の低下を防止するために、軽負荷時にスイッチング周波数を低下するパルス周波数変調(ＰＦＭ：Pulse Frequency Modulation)の制御に移行するものである。このＰＦＭ制御のために、従来からスキップモードもしくはバーストモードと呼ばれる制御方式が採用されている。このスキップモードまたはバーストモードでは、出力電圧が低下することでフィードバック電圧が高レベルしきい値より増大するとＰＦＭ制御により出力電圧を増大させる。出力電圧が増大することでフィードバック電圧が低レベルしきい値より低下すると、スイッチング電源のスイッチング動作を停止させ、スイッチング電源の平滑容量を負荷電流により放電させ、出力電圧を直線的に低下させる。この動作を反復することで、スイッチング電源のスイッチング動作が間欠的に実行されるので、軽負荷時にスイッチング周波数を実効的に低下することが可能となって、軽負荷時にスイッチング損失を低下することが可能となる。
【００１０】
図６は、本発明に先立って本発明者等によって検討されたスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の構成を示す図である。
【００１１】
図６に示すようにスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータは、ＰＷＭ制御回路としての半導体集積回路１とスイッチ素子としてのＮチャネルパワーＭＯＳ電界効果トランジスタＱ１とトランス２と整流平滑・出力電圧検出回路３とを含んでいる。図６に示すようにトランス２の一次巻線と二次巻線とは逆極性に接続されているので、図６に示すスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータは上述したフライバック・コンバータとして構成されている。
【００１２】
ＰＷＭ制御回路である半導体集積回路１は、フィードバック回路１１とＰＷＭ比較器１２とヒステリシス比較回路１３と三角波発振器１４とオア論理回路１５と制御フリップフロップ１６と駆動回路１７とを含むものである。
【００１３】
入力電圧ＶＩＮは半導体集積回路１の電源電圧Ｖｃｃとして供給されるとともにトランス２の一次巻線を介してトランジスタＱ１のドレインに接続され、トランジスタＱ１のソースは接地電位ＧＮＤに接続される。フィードバック回路１１は、抵抗Ｒ１と容量Ｃ３とホトカップラの受光部ＰＣ２とを含む。抵抗Ｒ１は電源電圧Ｖｃｃとフィードバック端子ＦＢとの間に接続され、容量Ｃ３とホトカップラの受光部ＰＣ２とはフィードバック端子ＦＢと接地電位ＧＮＤとの間に並列に接続されている。フィードバック端子ＦＢは、ＰＷＭ比較器１２の反転入力端子−とヒステリシス比較回路１３の反転入力端子−とに接続されている。ヒステリシス比較回路１３の非反転入力端子＋には基準電圧ＶＢＢが供給され、三角波発振器１４はＰＷＭ比較器１２の非反転入力端子＋と制御フリップフロップ１６のセット入力端子Ｓとに接続される。ＰＷＭ比較器１２の出力端子とヒステリシス比較回路１３の出力端子とはオア論理回路１５の一方の入力端子と他方の入力端子とにそれぞれ接続され、オア論理回路１５の出力端子は制御フリップフロップ１６のリセット入力端子Ｒに接続される。制御フリップフロップ１６のデータ出力端子Ｑは駆動回路１７の入力端子に接続され、駆動回路１７の出力端子から生成される駆動出力信号ＧＤはトランジスタＱ１のゲートに供給される。
【００１４】
トランス２の二次巻線の一端は整流ダイオードＤ１のアノードに接続されて、整流ダイオードＤ１のカソードはツェナーダイオードＺＤ１のカソードと平滑容量Ｃ２の一端に接続され、ツェナーダイオードＺＤ１のアノードはホトカップラの発光部ＰＣ１の一端に接続され、平滑容量Ｃ２の他端とホトカップラの発光部ＰＣ１の他端はトランス２の二次巻線の他端と接続される。
【００１５】
半導体集積回路１の電源電圧Ｖｃｃの電源供給端子と接地電位ＧＮＤの間には入力電圧ＶＩＮのリップル成分を低減するためのデカップリング容量Ｃ１が接続され、整流平滑・出力電圧検出回路３の平滑容量Ｃ２の両端間から出力電圧ＶＯＵＴが生成される。尚、フィードバック回路１１のホトカップラの受光部ＰＣ２と整流平滑・出力電圧検出回路３のホトカップラの発光部ＰＣ１とは、光学的に結合されている。
【００１６】
図７は、図６に示した本発明に先立って本発明者等によって検討されたスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。
【００１７】
図７の上部に、図６に示したスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの整流平滑・出力電圧検出回路３の平滑容量Ｃ２の両端間から生成される出力電圧ＶＯＵＴの波形が示されている。
【００１８】
図７の中央部に、図６に示したスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータのヒステリシス比較回路１３の高レベルしきい値ＶthHおよび低レベルしきい値ＶthＬと、フィードバック端子ＦＢのフィードバック信号ＦＢと、三角波発振器１４の三角波発振信号ＯＳＣとの各波形が示されている。
【００１９】
フィードバック信号ＦＢがヒステリシス比較回路１３の高レベルしきい値ＶthHよりも上昇すると、ヒステリシス比較回路１３のしきい値電圧は高レベルしきい値ＶthHから低レベルしきい値ＶthＬに変化する。三角波発振器１４の三角波発振信号ＯＳＣの各三角波の立ち下がりに応答して制御フリップフロップ１６のセット入力端子Ｓにハイレベルのセット入力信号が供給されて、制御フリップフロップ１６がセット状態に制御されるので、制御フリップフロップ１６のデータ出力端子Ｑはローレベルからハイレベルに変化する。その結果、三角波発振器１４の三角波発振信号ＯＳＣの各三角波の立ち下がりに応答して、駆動回路１７の出力端子から生成される駆動出力信号ＧＤも、ローレベルからハイレベルに変化する。フィードバック信号ＦＢよりも三角波発振信号ＯＳＣがハイレベルとなると、ＰＷＭ比較器１２のハイレベルの出力信号はオア論理回路１５を介して制御フリップフロップ１６のリセット入力端子Ｒに供給され、制御フリップフロップ１６がリセット状態に制御され、制御フリップフロップ１６のデータ出力端子Ｑはハイレベルからローレベルに変化する。従って、駆動回路１７の出力端子から生成される駆動出力信号ＧＤは、ハイレベルからローレベルに変化する。駆動出力信号ＧＤのハイレベル期間に、トランジスタＱ１にはトランス２の一次巻線の一次側電流が流れる。従って、整流平滑・出力電圧検出回路３の平滑容量Ｃ２の両端間から生成される出力電圧ＶＯＵＴの電圧レベルは、増大する。その結果、整流平滑・出力電圧検出回路３のホトカップラの発光部ＰＣ１の発光量が増大するので、光学的に結合されたフィードバック回路１１のホトカップラの受光部ＰＣ２の受光量も増大する。従って、ホトカップラの受光部ＰＣの電流が増大して、フィードバック回路１１の抵抗Ｒ１の電圧降下が増大して、フィードバック信号ＦＢの電圧レベルが低下する。このように、図７に示した波形においては、フィードバック信号ＦＢの電圧レベルの低下によって駆動出力信号ＧＤのパルス幅は次第に減少して、出力電圧ＶＯＵＴの電圧レベルは最大値に到達する。
【００２０】
出力電圧ＶＯＵＴの増大とは反対にフィードバック信号ＦＢの電圧レベルが低下するものであり、フィードバック信号ＦＢの電圧レベルがヒステリシス比較回路１３の低レベルしきい値ＶthＬよりも低下するとヒステリシス比較回路１３のしきい値電圧は低レベルしきい値ＶthＬから高レベルしきい値ＶthHに変化する。更に、フィードバック信号ＦＢの電圧レベルがヒステリシス比較回路１３の低レベルしきい値ＶthＬよりも低下する際に、ヒステリシス比較回路１３から生成されるハイレベル出力信号がオア論理回路１５を介して制御フリップフロップ１６のリセット端子Ｒに供給される。従って、図７に示したように、ヒステリシス比較回路１３のしきい値電圧が高レベルしきい値ＶthHである期間ＴＲＥＳＥＴに制御フリップフロップ１６はリセット状態に制御されるので、制御フリップフロップ１６のデータ出力端子Ｑと駆動回路１７の駆動出力信号ＧＤとはローレベルに維持される。その結果、この期間ＴＲＥＳＥＴにスイッチング電源のスイッチング動作が強制的に停止されるので、平滑容量Ｃ２が負荷電流によって放電されて、出力電圧ＶＯＵＴは直線的に低下する。
【００２１】
出力電圧ＶＯＵＴの低下とは反対にフィードバック信号ＦＢの電圧レベルが増大するものであり、フィードバック信号ＦＢがヒステリシス比較回路１３の高レベルしきい値ＶthHよりも上昇するとヒステリシス比較回路１３のしきい値電圧は高レベルしきい値ＶthHから低レベルしきい値ＶthＬに変化する。従って、図７に示すように、フィードバック信号ＦＢと三角波発振信号ＯＳＣとの電圧比較によってパルス幅変調された駆動出力信号ＧＤがトランジスタＱ１のゲートに供給され、出力電圧ＶＯＵＴの増大が再開される。
【００２２】
しかし、図６に示したＤＣ−ＤＣコンバータは軽負荷時にスイッチング動作の強制停止期間ＴＲＥＳＥＴからスイッチング動作が再開(リスタート)される際にパルス幅が最大の駆動出力信号ＧＤがトランジスタＱ１のゲートに供給されるので、出力電圧ＶＯＵＴの変動リップルが大きいと言う問題が本発明に先立った本発明者による検討により明らかとされた。その結果、極端な場合には、トランジスタＱ１が破壊されると言う問題を生じるものである。また、大きなパルス幅の駆動信号のインダクタや容量への急激な印加による「音鳴き」が発生すると言う問題も、本発明に先立った本発明者による検討により明らかとされた。
【００２３】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。
【００２５】
すなわち、代表的な実施の形態による半導体集積回路は、スイッチ素子(Ｑ１)とフィードバック回路(１１)とＰＷＭ比較器(１２)とヒステリシス比較回路(１３)と三角波発振器(１４)と制御駆動回路(１６、１７)とソフトスタート回路(１８)とソフトスタート制御トランジスタ(Ｑ２)とを具備する。
【００２６】
ヒステリシス比較回路(１３)は、低しきい値電圧(ＶthＬ)と高しきい値電圧(ＶthＨ)とを生成して、軽負荷時での出力電圧(ＶＯＵＴ)の最大値への到達によってフィードバック信号(ＦＢ)が低しきい値電圧(ＶthＬ)より低下することに応答して、ソフトスタート制御トランジスタ(Ｑ２)をオン状態に制御する制御出力信号(ＣＮＴ)を生成する。
【００２７】
ＰＷＭ比較器(１２)と制御駆動回路(１６、１７)とは、軽負荷時での出力電圧(ＶＯＵＴ)の最大値への到達によってヒステリシス比較回路(１３)から生成される制御出力信号(ＣＮＴ)に応答して、スイッチ素子(Ｑ１)のスイッチング動作を停止する(図２の期間ＴＲＥＳＥＴ参照)。
【００２８】
ヒステリシス比較回路(１３)は、スイッチ素子(Ｑ１)のスイッチング動作の停止による出力電圧(ＶＯＵＴ)の低下によってフィードバック信号(ＦＢ)が高しきい値電圧(ＶthＨ)よりも上昇することに応答して、ソフトスタート制御トランジスタ(Ｑ２)をオフ状態に制御する制御出力信号(ＣＮＴ)を生成する。ソフトスタート回路(１８)とＰＷＭ比較器(１２)と制御駆動回路(１６、１７)とは、スイッチ素子(Ｑ１)のスイッチング動作の停止の後にヒステリシス比較回路(１３)の制御出力信号(ＣＮＴ)に応答してスイッチ素子(Ｑ１)のスイッチング動作を再開する際に、スイッチ素子(Ｑ１)をオン状態に駆動する駆動出力信号(ＧＤ)を生成する。駆動出力信号(ＧＤ)のパルス幅は、スイッチング動作の再開の際に幅狭から次第に幅広に制御される(図１、図２参照)。
【発明の効果】
【００２９】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００３０】
すなわち、本半導体集積回路によれば、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの軽負荷時のスイッチング動作の強制停止期間からスイッチング動作の再開の際の出力電圧の変動リップルを低減することができる。
【図面の簡単な説明】
【００３１】
【図１】図１は、実施の形態１によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の構成を示す図である。
【図２】図２は、図１に示した実施の形態１によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の動作を説明する波形を示す図である。
【図３】図３は、図２に示した動作説明波形図の時間軸の時間幅を拡大することによって、駆動出力信号ＧＤのパルス幅の変化を強調した図１に示した実施の形態１によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の動作を説明する波形を示す図である。
【図４】図４は、実施の形態２によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の構成を示す図である。
【図５】図５は、実施の形態３による同期整流型スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の構成を示す図である。
【図６】図６は、本発明に先立って本発明者等によって検討されたスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の構成を示す図である。
【図７】図７は、図６に示した本発明に先立って本発明者等によって検討されたスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの動作を説明する波形を示す図である。
【発明を実施するための形態】
【００３２】
１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３３】
〔１〕代表的な実施の形態による半導体集積回路は、スイッチ素子(Ｑ１：Ｍ１、Ｍ２)とフィードバック回路(１１、２２)とＰＷＭ比較器(１２)とヒステリシス比較回路(１３)と三角波発振器(１４)と制御駆動回路(１６、１７、２４)とソフトスタート回路(１８)とソフトスタート制御トランジスタ(Ｑ２)とを具備する。
【００３４】
前記スイッチ素子(Ｑ１：Ｍ１、Ｍ２)は出力回路(３：Ｌ、Ｃ２)と接続可能とされて、前記出力回路は前記スイッチ素子のスイッチング動作に応答して出力電圧(ＶＯＵＴ)を生成する。
【００３５】
前記フィードバック回路(１１、２２)は、前記出力回路から生成される前記出力電圧に応答して、フィードバック信号(ＦＢ)を生成して、前記フィードバック信号は前記ＰＷＭ比較器(１２)と前記ヒステリシス比較回路(１３)に供給される。
【００３６】
前記ソフトスタート制御トランジスタ(Ｑ２)は前記ソフトスタート回路(１８)のソフトスタート端子と接地電位(ＧＮＤ)との間に接続されて、前記ソフトスタート制御トランジスタ(Ｑ２)のオン状態とオフ状態とは前記ヒステリシス比較回路(１３)のオン制御出力信号とオフ制御出力信号(ＣＮＴ)とによってそれぞれ制御される。
【００３７】
前記ソフトスタート回路は、電源電圧(Ｖｃｃ)と前記ソフトスタート端子との間に接続された充電回路(ＣＳ１)を含み、前記ソフトスタート端子と前記接地電位(ＧＮＤ)との間にはソフトスタート容量(Ｃ４)が接続可能とされ、前記ソフトスタート制御トランジスタがオフ状態に制御されることによって前記ソフトスタート端子からソフトスタート信号(ＳＳ)を生成する。
【００３８】
前記三角波発振器(１４)は三角波発振信号(ＯＳＣ)を生成して、前記三角波発振信号は前記ＰＷＭ比較器と前記制御駆動回路とに供給される。
【００３９】
前記ヒステリシス比較回路(１３)は、低しきい値電圧(ＶthＬ)と前記低しきい値電圧よりも高レベルの高しきい値電圧(ＶthＨ)とを生成するものである。
【００４０】
前記ヒステリシス比較回路(１３)は、軽負荷時での前記出力電圧の最大値への到達によって前記フィードバック信号が前記低しきい値電圧より低下することに応答して、前記ソフトスタート制御トランジスタ(Ｑ２)を前記オン状態に制御する前記オン制御出力信号を生成する。
【００４１】
前記ＰＷＭ比較器(１２)と前記制御駆動回路(１６、１７、２４)とは、前記軽負荷時での前記出力電圧の前記最大値への前記到達によって前記ヒステリシス比較回路(１３)から生成される前記オン制御出力信号に応答して、前記スイッチ素子のスイッチング動作を停止するものである(図２の期間ＴＲＥＳＥＴ参照)。
【００４２】
前記ヒステリシス比較回路(１３)は、前記スイッチ素子の前記スイッチング動作の停止による前記出力電圧の低下によって前記フィードバック信号が前記高しきい値電圧よりも上昇することに応答して、前記ソフトスタート制御トランジスタ(Ｑ２)を前記オフ状態に制御する前記オフ制御出力信号を生成する。
【００４３】
前記ソフトスタート回路と前記ＰＷＭ比較器と前記制御駆動回路とは、前記スイッチ素子の前記スイッチング動作の前記停止の後に前記ヒステリシス比較回路の前記オフ制御出力信号に応答して前記スイッチ素子の前記スイッチング動作を再開する際に、前記スイッチ素子をオン状態に駆動する駆動出力信号(ＧＤ)を生成する。
【００４４】
前記駆動出力信号(ＧＤ)のパルス幅は、前記スイッチング動作の再開の際に、幅狭から次第に幅広に制御されることを特徴とするものである(図１、図２参照)。
【００４５】
前記実施の形態によれば、軽負荷時のスイッチング動作の強制停止期間からスイッチング動作の再開の際の出力電圧の変動リップルを低減することができる。
【００４６】
好適な実施の形態では、前記スイッチング動作の前記再開の際に、前記ＰＷＭ比較器と前記制御駆動回路とは、前記三角波発振器から生成される前記三角波発振信号の立ち下がりと前記ヒステリシス比較回路から生成される前記オフ制御出力信号とに応答して、前記スイッチ素子を前記オン状態に駆動するものである。
【００４７】
前記スイッチング動作の前記再開の際に、前記ＰＷＭ比較器は前記フィードバック回路の前記フィードバック信号と前記ソフトスタート回路の前記ソフトスタート信号とから低レベルの信号を選択して、当該選択した低レベルの信号より前記三角波発振信号が高レベルとなることに応答して前記スイッチ素子を前記オフ状態に制御する比較出力信号を生成する。
【００４８】
前記ＰＷＭ比較器から生成される前記比較出力信号に応答して、前記制御駆動回路は、前記スイッチ素子を前記オフ状態に駆動することを特徴とするものである(図１、図２参照)。
【００４９】
他の好適な実施の形態では、前記スイッチ素子(Ｑ１)はトランス(２)の一次巻線に接続可能とされて、前記トランス(２)の二次巻線は前記出力回路(３)と接続され、前記出力回路はホトカップラの発光部(ＰＣ１)を含む。
【００５０】
前記フィードバック回路(１１)は、前記出力回路は前記ホトカップラの前記発光部(ＰＣ１)と光学的に結合された前記ホトカップラの受光部(ＰＣ２)を含むことを特徴とするものである(図１参照)。
【００５１】
更に他の好適な実施の形態では、前記出力回路は、整流ダイオード(Ｄ１)と平滑容量(Ｃ２)とを更に含む。
【００５２】
前記トランスの前記二次巻線の一端に前記整流ダイオードのアノードが接続され、前記整流ダイオードのカソードに前記ホトカップラの前記受光部の一端と前記平滑容量の一端とが接続され、前記トランスの前記二次巻線の他端に前記ホトカップラの前記受光部の他端と前記平滑容量の他端とが接続されたことを特徴とするものである(図１参照)。
【００５３】
より好適な実施の形態では、前記トランスの前記一次巻線と前記二次巻線とは逆極性に接続されて、前記半導体集積回路と前記スイッチ素子と前記トランス(２)と前記出力回路(３)とは、フライバック・コンバータを構成することを特徴とするものである(図１参照)。
【００５４】
他のより好適な実施の形態では、前記スイッチ素子は、トランジスタの半導体チップによって構成される。
【００５５】
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタとは、前記半導体集積回路の１個の半導体チップに集積化される。
【００５６】
前記スイッチ素子を構成する前記トランジスタの前記半導体チップと前記半導体集積回路の前記１個の半導体チップとは、システム・イン・パッケージ(ＳＩＰ)の１個のパッケージに封止されたことを特徴とするものである(図１参照)。
【００５７】
更に他のより好適な実施の形態では、前記スイッチ素子は、トランジスタによって構成される。
【００５８】
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタと前記スイッチ素子を構成する前記トランジスタとは、モノリシック半導体集積回路の１個のチップに集積化されたことを特徴とするものである。
【００５９】
別のより好適な実施の形態では、前記スイッチ素子は、ハイサイドスイッチ(Ｍ１)とローサイドスイッチ(Ｍ２)とを含むものである。
【００６０】
前記ハイサイドスイッチと前記ローサイドスイッチとは、前記制御駆動回路(２４)によって相補的に駆動されるものである。
【００６１】
前記ハイサイドスイッチと前記ローサイドスイッチとが接続されたスイッチングノード(ＳＷ)は、インダクタ(Ｌ)の一端に接続可能とされる。
【００６２】
前記インダクタの他端は平滑容量(Ｃ２)の一端に接続可能され、前記平滑容量の他端は前記接地電位(ＧＮＤ)に接続され、前記インダクタの前記他端と前記平滑容量の前記一端との接続ノードから出力電圧(ＶＯＵＴ)が生成可能とされたことを特徴とするものである(図５参照)。
【００６３】
更に別のより好適な実施の形態では、前記ＰＷＭ比較器(１２)と前記制御駆動回路(２４)とは、前記軽負荷時での前記出力電圧の前記最大値への前記到達によって前記ヒステリシス比較回路(１３)から生成される前記オン制御出力信号に応答して、前記ハイサイドスイッチ(Ｍ１)のスイッチング動作を停止するものである(図１の期間ＴＲＥＳＥＴ参照)。
【００６４】
具体的な実施の形態では、前記半導体集積回路は、前記ローサイドスイッチ(Ｍ２)に流れる電流の極性反転が発生して前記スイッチングノード(ＳＷ)の電圧上昇を検出することによって検出信号を生成する逆電流検出回路(２５)を更に具備する。
【００６５】
前記制御駆動回路(２４)は、前記ハイサイドスイッチ(Ｍ１)の前記スイッチング動作が停止される期間(ＴＲＥＳＥＴ)において、前記逆電流検出回路の前記検出信号に応答して、前記ローサイドスイッチ(Ｍ２)のスイッチング動作を停止することを特徴とするものである(図５参照)。
【００６６】
他の具体的な実施の形態では、前記半導体集積回路と前記ハイサイドスイッチと前記ローサイドスイッチと前記インダクタと前記平滑容量とは、同期整流型スイッチング・レギュレータを構成することを特徴とするものである(図５参照)。
【００６７】
より具体的な実施の形態では、前記ハイサイドスイッチと前記ローサイドスイッチは、第１トランジスタの第１半導体チップと第２トランジスタの第２半導体チップとによってそれぞれ構成される。
【００６８】
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタと前記逆電流検出回路とは、前記半導体集積回路の１個の半導体チップに集積化される。
【００６９】
前記第１半導体チップと前記第２半導体チップと前記半導体集積回路の前記１個の半導体チップは、システム・イン・パッケージ(ＳＩＰ)の１個のパッケージに封止されたことを特徴とするものである(図１参照)。
【００７０】
他のより具体的な実施の形態では、前記ハイサイドスイッチと前記ローサイドスイッチは、第１トランジスタと第２トランジスタとによってそれぞれ構成される。
【００７１】
前記フィードバック回路と前記ＰＷＭ比較器と前記ヒステリシス比較回路と前記三角波発振器と前記制御駆動回路と前記ソフトスタート回路と前記ソフトスタート制御トランジスタと前記逆電流検出回路と前記第１トランジスタと前記第２トランジスタとは、モノリシック半導体集積回路の１個のチップに集積化されたことを特徴とするものである。
【００７２】
〔２〕別の観点の代表的な実施の形態は、スイッチ素子(Ｑ１：Ｍ１、Ｍ２)とフィードバック回路(１１、２２)とＰＷＭ比較器(１２)とヒステリシス比較回路(１３)と三角波発振器(１４)と制御駆動回路(１６、１７、２４)とソフトスタート回路(１８)とソフトスタート制御トランジスタ(Ｑ２)とを具備する半導体集積回路の動作方法である。
【００７３】
前記スイッチ素子(Ｑ１：Ｍ１、Ｍ２)は出力回路(３：Ｌ、Ｃ２)と接続可能とされて、前記出力回路は前記スイッチ素子のスイッチング動作に応答して出力電圧(ＶＯＵＴ)を生成する。
【００７４】
前記フィードバック回路(１１、２２)は、前記出力回路から生成される前記出力電圧に応答して、フィードバック信号(ＦＢ)を生成して、前記フィードバック信号は前記ＰＷＭ比較器(１２)と前記ヒステリシス比較回路(１３)に供給される。
【００７５】
前記ソフトスタート制御トランジスタ(Ｑ２)は前記ソフトスタート回路(１８)のソフトスタート端子と接地電位(ＧＮＤ)との間に接続されて、前記ソフトスタート制御トランジスタ(Ｑ２)のオン状態とオフ状態とは前記ヒステリシス比較回路(１３)のオン制御出力信号とオフ制御出力信号(ＣＮＴ)とによってそれぞれ制御される。
【００７６】
前記ソフトスタート回路は、電源電圧(Ｖｃｃ)と前記ソフトスタート端子との間に接続された充電回路(ＣＳ１)を含み、前記ソフトスタート端子と前記接地電位(ＧＮＤ)との間にはソフトスタート容量(Ｃ４)が接続可能とされ、前記ソフトスタート制御トランジスタがオフ状態に制御されることによって前記ソフトスタート端子からソフトスタート信号(ＳＳ)を生成する。
【００７７】
前記三角波発振器(１４)は三角波発振信号(ＯＳＣ)を生成して、前記三角波発振信号は前記ＰＷＭ比較器と前記制御駆動回路とに供給される。
【００７８】
前記ヒステリシス比較回路(１３)は、低しきい値電圧(ＶthＬ)と前記低しきい値電圧よりも高レベルの高しきい値電圧(ＶthＨ)とを生成するものである。
【００７９】
前記ヒステリシス比較回路(１３)は、軽負荷時での前記出力電圧の最大値への到達によって前記フィードバック信号が前記低しきい値電圧より低下することに応答して、前記ソフトスタート制御トランジスタ(Ｑ２)を前記オン状態に制御する前記オン制御出力信号を生成する。
【００８０】
前記ＰＷＭ比較器(１２)と前記制御駆動回路(１６、１７、２４)とは、前記軽負荷時での前記出力電圧の前記最大値への前記到達によって前記ヒステリシス比較回路(１３)から生成される前記オン制御出力信号に応答して、前記スイッチ素子のスイッチング動作を停止するものである(図２の期間ＴＲＥＳＥＴ参照)。
【００８１】
前記ヒステリシス比較回路(１３)は、前記スイッチ素子の前記スイッチング動作の停止による前記出力電圧の低下によって前記フィードバック信号が前記高しきい値電圧よりも上昇することに応答して、前記ソフトスタート制御トランジスタ(Ｑ２)を前記オフ状態に制御する前記オフ制御出力信号を生成する。
【００８２】
前記ソフトスタート回路と前記ＰＷＭ比較器と前記制御駆動回路とは、前記スイッチ素子の前記スイッチング動作の前記停止の後に前記ヒステリシス比較回路の前記オフ制御出力信号に応答して前記スイッチ素子の前記スイッチング動作を再開する際に、前記スイッチ素子をオン状態に駆動する駆動出力信号(ＧＤ)を生成する。
【００８３】
前記駆動出力信号(ＧＤ)のパルス幅は、前記スイッチング動作の再開の際に、幅狭から次第に幅広に制御されることを特徴とするものである(図１、図２参照)。
【００８４】
前記実施の形態によれば、軽負荷時のスイッチング動作の強制停止期間からスイッチング動作の再開の際の出力電圧の変動リップルを低減することができる。
【００８５】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００８６】
［実施の形態１］
《ＤＣ−ＤＣコンバータに使用される半導体集積回路の構成》
図１は、実施の形態１によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の構成を示す図である。
【００８７】
図１に示すようにスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータは、ＰＷＭ制御回路としての半導体集積回路１とスイッチ素子としてのＮチャネルパワーＭＯＳ電界効果トランジスタＱ１とトランス２と整流平滑・出力電圧検出回路３とを含んでいる。図１に示すようにトランス２の一次巻線と二次巻線とは逆極性に接続されているので、図１に示すスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータは上述したフライバック・コンバータとして構成される。尚、ＰＷＭ制御回路としての半導体集積回路１の半導体チップとＮチャネルパワーＭＯＳ電界効果トランジスタＱ１の半導体チップとは、１個の樹脂パッケージに封止された半導体デバイスである。この半導体デバイスは、半導体業界では、システム・イン・パッケージ(ＳＩＰ：System In Package)もしくはマルチ・チップ・モジュール(ＭＣＰ：Multi-Chip Module)と呼ばれるハイブリッド型半導体集積回路である。
【００８８】
ＰＷＭ制御回路である半導体集積回路１は、フィードバック回路１１とＰＷＭ比較器１２とヒステリシス比較回路１３と三角波発振器１４と制御フリップフロップ１６と駆動回路１７とソフトスタート回路１８とを含むものである。
【００８９】
入力電圧ＶＩＮは半導体集積回路１の電源電圧Ｖｃｃとして供給されるとともにトランス２の一次巻線を介してトランジスタＱ１のドレインに接続され、トランジスタＱ１のソースは接地電位ＧＮＤに接続される。フィードバック回路１１は、抵抗Ｒ１と容量Ｃ３とホトカップラの受光部ＰＣ２とを含む。抵抗Ｒ１は電源電圧Ｖｃｃとフィードバック端子ＦＢとの間に接続され、容量Ｃ３とホトカップラの受光部ＰＣ２とはフィードバック端子ＦＢと接地電位ＧＮＤとの間に並列に接続されている。フィードバック端子ＦＢは、ＰＷＭ比較器１２の第１反転入力端子−とヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の反転入力端子−に接続されている。ヒステリシス比較回路１３では電源電圧Ｖｃｃと電圧比較器ＣＯＭＰ１の非反転入力端子＋の間には第２定電流回路ＣＳ２が接続され、電圧比較器ＣＯＭＰ１の非反転入力端子＋と接地電位ＧＮＤとの間には外部部品である抵抗Ｒ２が接続されている。電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴにより、第２定電流回路ＣＳ２の定電流値が可変設定される。初期状態として、出力制御信号ＣＮＴはローレベルとされることによって第２定電流回路ＣＳ２の定電流値は小電流に設定されて、抵抗Ｒ２の端子間電圧は低しきい値電圧ＶthＬに設定される。フィードバック信号ＦＢが低しきい値電圧ＶthＬより低下すると、電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルとなり、第２定電流回路ＣＳ２の定電流値は大電流に設定されて、抵抗Ｒ２の端子間電圧は高しきい値電圧ＶthＨに設定される。尚、電圧比較器ＣＯＭＰ１の上述した２つのしきい値ＶthＬ、ＶthＨは抵抗Ｒ２の抵抗値によって調整可能とされている。すなわち、抵抗Ｒ２の抵抗値は、ＤＣ−ＤＣコンバータの仕様に対応するように、バーストモードの休止動作(スイッチング動作の強制停止期間ＴＲＥＳＥＴ)を所望に設定可能とされている。更にヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２のゲートに供給され、トランジスタＱ２のソースとドレインは接地電位ＧＮＤとソフトスタート回路１８のソフトスタート端子ＳＳとにそれぞれ接続される。ソフトスタート回路１８は電源電圧Ｖｃｃとソフトスタート端子ＳＳとの間に接続された第１定電流回路ＣＳ１とソフトスタート端子ＳＳと接地電位ＧＮＤとの間に接続された容量Ｃ４とを含むものであり、ソフトスタート回路１８のソフトスタート端子ＳＳはＰＷＭ比較器１２の第２反転入力端子−に接続される。三角波発振器１４は、ＰＷＭ比較器１２の非反転入力端子＋と制御フリップフロップ１６のセット入力端子Ｓに接続される。ＰＷＭ比較器１２の出力端子は制御フリップフロップ１６のリセット入力端子Ｒに接続され、制御フリップフロップ１６のデータ出力端子Ｑは駆動回路１７の入力端子に接続され、駆動回路１７の出力端子から生成される駆動出力信号ＧＤはトランジスタＱ１のゲートに供給される。
【００９０】
整流平滑・出力電圧検出回路３ではトランス２の二次巻線の一端は整流ダイオードＤ１のアノードに接続されて、整流ダイオードＤ１のカソードはツェナーダイオードＺＤ１のカソードと平滑容量Ｃ２の一端に接続される。ツェナーダイオードＺＤ１のアノードはホトカップラの発光部ＰＣ１の一端に接続され、平滑容量Ｃ２の他端とホトカップラの発光部ＰＣ１の他端はトランス２の二次巻線の他端と接続される。
【００９１】
半導体集積回路１の電源電圧Ｖｃｃの電源供給端子と接地電位ＧＮＤの間には入力電圧ＶＩＮのリップル成分を低減するためのデカップリング容量Ｃ１が接続され、整流平滑・出力電圧検出回路３の平滑容量Ｃ２の両端間から出力電圧ＶＯＵＴが生成される。尚、フィードバック回路１１のホトカップラの受光部ＰＣ２と整流平滑・出力電圧検出回路３のホトカップラの発光部ＰＣ１とは、光学的に結合されている。
【００９２】
《動作説明波形図》
図２は、図１に示した実施の形態１によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の動作を説明する波形を示す図である。
【００９３】
図２から理解されるように、実施の形態１によるＤＣ−ＤＣコンバータの動作の理解を容易とするために、図７に示した波形の三角波発振信号ＯＳＣの周波数と比較して、図２の波形に示す三角波発振信号ＯＳＣの周波数は高く設定して図示されている。
【００９４】
図３は、図２に示した動作説明波形図の時間軸の時間幅を拡大することによって、駆動出力信号ＧＤのパルス幅の変化を強調した図１に示した実施の形態１によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の動作を説明する波形を示す図である。
【００９５】
図２の上部には、図１に示した実施の形態１によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの整流平滑・出力電圧検出回路３の平滑容量Ｃ２の両端間から生成される出力電圧ＶＯＵＴの波形が示されている。軽負荷時には、平滑容量Ｃ２の両端間に接続される負荷に流入する負荷電流が小さいので、出力電圧ＶＯＵＴの増加速度が大きくなり、短時間のうちに出力電圧ＶＯＵＴは最大値に到達する。尚、ここで説明される出力電圧ＶＯＵＴの最大値とは、図２の波形における出力電圧ＶＯＵＴの最大値を意味する。通常動作時における出力電圧ＶＯＵＴの最大値は、フィードバック信号ＦＢが低しきい値電圧ＶthＬ以下となり駆動出力信号ＧＤのハイレベルパルスのパルス幅がゼロとなるタイミングで生成されるものである。
【００９６】
出力電圧ＶＯＵＴが最大値に到達する以前には、ソフトスタート回路１８の制御によって、図２の下部に示すようにトランジスタＱ１のゲートを駆動する駆動出力信号ＧＤのパルスは幅狭から次第に幅広に制御され、その後に幅広から次第に幅狭に制御されて、出力電圧ＶＯＵＴのリップルが低減される。
【００９７】
出力電圧ＶＯＵＴが最大値に到達すると、フィードバック信号ＦＢがヒステリシス比較回路１３の低レベルしきい値ＶthＬよりも低下して、ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはローレベルからハイレベルに変化してヒステリシス比較回路１３は低レベルしきい値ＶthＬから高レベルしきい値ＶthＨに変化する。従って、ソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２はオフ状態からオン状態に変化して、ソフトスタート回路１８のソフトスタート端子ＳＳのソフトスタート信号ＳＳは、電源電圧ＶＤＤから急激に接地電位ＧＮＤに低下する。従って、ソフトスタート信号ＳＳの接地電位ＧＮＤに応答して、ＰＷＭ比較器１２の出力端子からハイレベル出力信号が制御フリップフロップ１６のリセット端子Ｒに供給されるので、ヒステリシス比較回路１３のしきい値電圧が高レベルしきい値ＶthHである期間ＴＴＲＥＳＥＴには制御フリップフロップ１６はリセット状態に制御される。従って、制御フリップフロップ１６のデータ出力端子Ｑと駆動回路１７の駆動出力信号ＧＤとは、ローレベルに維持される。その結果、この期間ＴＲＥＳＥＴには、スイッチング電源のスイッチング動作が強制的に停止される。従って、スイッチング電源のスイッチング動作が停止されて、軽負荷時のスイッチング周波数を実効的に低下することが可能となる。この期間ＴＲＥＳＥＴに、平滑容量Ｃ２が負荷電流によって放電されて、出力電圧ＶＯＵＴは直線的に低下する。
【００９８】
出力電圧ＶＯＵＴの低下とは反対にフィードバック信号ＦＢの電圧レベルが増大するものであり、フィードバック信号ＦＢがヒステリシス比較回路１３の高レベルしきい値ＶthHよりも上昇すると電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはローレベルとなり、ヒステリシス比較回路１３は高レベルしきい値ＶthHから低レベルしきい値ＶthＬに設定される。ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１のローレベルの出力制御信号ＣＮＴはソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２のゲートに供給されトランジスタＱ２はオフ状態に制御されるので、ソフトスタート回路１８のソフトスタート端子ＳＳは接地電位ＧＮＤから電源電圧ＶＤＤに向かい上昇を開始する。従って、ＰＷＭ比較器１２はフィードバック信号ＦＢとソフトスタート信号ＳＳから低レベルの信号を選択して、選択した低レベル信号と三角波発振信号ＯＳＣとの電圧比較によりパルス幅変調された駆動出力信号ＧＤを生成するものとなる。その結果、図２の下部に示すようにトランジスタＱ１のゲートを駆動する駆動出力信号ＧＤのパルスは幅狭から次第に幅広に制御され、その後に幅広から次第に幅狭に制御されて、出力電圧ＶＯＵＴのリップルが低減される。
【００９９】
図２の中央部に、図１に示した実施の形態１によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータのヒステリシス比較回路１３の高レベルしきい値ＶthHおよび低レベルしきい値ＶthＬと、フィードバック端子ＦＢのフィードバック信号ＦＢと、三角波発振器１４の三角波発振信号ＯＳＣと、ソフトスタート端子ＳＳのソフトスタート信号ＳＳとの各波形が示されている。
【０１００】
フィードバック信号ＦＢがヒステリシス比較回路１３の高レベルしきい値ＶthHより上昇すると、ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルからローレベルに変化する。従って、第２定電流回路ＣＳ２の定電流値は大電流から小電流に変化するので、ヒステリシス比較回路１３のしきい値電圧は高レベルしきい値ＶthHから低レベルしきい値ＶthＬに変化する。更にヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルからローレベルに変化することに応答して、ソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２はオン状態からオフ状態に変化する。従って、ソフトスタート回路１８のソフトスタート端子ＳＳのソフトスタート信号ＳＳは、接地電位ＧＮＤから電源電圧ＶＤＤに向かって上昇を開始する。
【０１０１】
三角波発振器１４の三角波発振信号ＯＳＣの各三角波の立ち下がりに応答して制御フリップフロップ１６のセット入力端子Ｓにハイレベルのセット入力信号が供給されて、制御フリップフロップ１６がセット状態に制御されるので、制御フリップフロップ１６のデータ出力端子Ｑはローレベルからハイレベルに変化する。その結果、三角波発振器１４の三角波発振信号ＯＳＣの各三角波の立ち下がりに応答して、駆動回路１７の出力端子から生成される駆動出力信号ＧＤも、ローレベルからハイレベルに変化する。
【０１０２】
ＰＷＭ比較器１２は、第１反転入力端子−に供給されるフィードバック信号ＦＢと第２反転入力端子−に供給されるソフトスタート信号ＳＳとから低レベルの信号を選択する。図２に示すように、最初はフィードバック信号ＦＢよりもソフトスタート信号ＳＳの方が低レベル信号であるので、最初にＰＷＭ比較器１２はソフトスタート信号ＳＳを低レベル信号として選択する。従って、ＰＷＭ比較器１２は、選択した低レベル信号としてのソフトスタート信号ＳＳより三角波発振信号ＯＳＣがハイレベルとなると、ＰＷＭ比較器１２のハイレベルの出力信号を生成して制御フリップフロップ１６のリセット入力端子Ｒに供給する。その結果、制御フリップフロップ１６がリセット状態に制御されて、制御フリップフロップ１６のデータ出力端子Ｑはハイレベルからローレベルに変化する。従って、駆動回路１７の出力端子から生成される駆動出力信号ＧＤは、ハイレベルからローレベルに変化する。駆動出力信号ＧＤのハイレベル期間には、トランジスタＱ１にはトランス２の一次巻線の一次側電流が流れる。従って、整流平滑・出力電圧検出回路３の平滑容量Ｃ２の両端間から生成される出力電圧ＶＯＵＴの電圧レベルは、増大する。この間に、駆動出力信号ＧＤのパルス幅は、次第に増大する。その結果、整流平滑・出力電圧検出回路３のホトカップラの発光部ＰＣ１の発光量が増大するので、光学的に結合されたフィードバック回路１１のホトカップラの受光部ＰＣ２の受光量も増大する。従って、ホトカップラの受光部ＰＣ２の電流が増大して、フィードバック回路１１の抵抗Ｒ１の電圧降下が増大して、フィードバック信号ＦＢの電圧レベルが低下する。
【０１０３】
その結果、ソフトスタート信号ＳＳよりフィードバック信号ＦＢの方が低レベル信号となるので、ＰＷＭ比較器１２はフィードバック信号ＦＢを低レベル信号として選択する。従って、ＰＷＭ比較器１２は、選択した低レベル信号としてのフィードバック信号ＦＢよりも三角波発振信号ＯＳＣがハイレベルとなると、ＰＷＭ比較器１２のハイレベルの出力信号を生成して制御フリップフロップ１６のリセット入力端子Ｒに供給する。その結果、制御フリップフロップ１６がリセット状態に制御され制御フリップフロップ１６のデータ出力端子Ｑはハイレベルからローレベルに変化する。従って、駆動回路１７の出力端子から生成される駆動出力信号ＧＤはハイレベルからローレベルに変化して、駆動出力信号ＧＤのハイレベル期間にはトランジスタＱ１にはトランス２の一次巻線の一次側電流が流れる。フィードバック信号ＦＢの電圧レベルの低下により駆動出力信号ＧＤのパルス幅は次第に減少して、出力電圧ＶＯＵＴの電圧レベルは最大値に到達する。
【０１０４】
フィードバック信号ＦＢが低しきい値電圧ＶthＬより低下すると、電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルとなり、第２定電流回路ＣＳ２の定電流値は大電流に設定され、抵抗Ｒ２の端子間電圧は高しきい値電圧ＶthＨに設定される。更に、ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１のハイレベルの出力制御信号ＣＮＴはソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２のゲートに供給されトランジスタＱ２はオン状態に維持されるので、ソフトスタート回路１８のソフトスタート端子ＳＳは接地電位ＧＮＤに維持される。ソフトスタート端子ＳＳの接地電位ＧＮＤに応答して、ＰＷＭ比較器１２からハイレベル出力信号が制御フリップフロップ１６のリセット端子Ｒに供給される。従って、図２に示したように、ヒステリシス比較回路１３のしきい値電圧が高レベルしきい値ＶthHである期間ＴＲＥＳＥＴに制御フリップフロップ１６はリセット状態に制御されるので、制御フリップフロップ１６のデータ出力端子Ｑと駆動回路１７の駆動出力信号ＧＤとはローレベルに維持される。その結果、この期間ＴＲＥＳＥＴに、スイッチング電源のスイッチング動作が強制的に停止されるので、平滑容量Ｃ２が負荷電流によって放電されて、出力電圧ＶＯＵＴは直線的に低下する。
【０１０５】
出力電圧ＶＯＵＴの低下とは反対にフィードバック信号ＦＢの電圧レベルが増大するものであり、フィードバック信号ＦＢがヒステリシス比較回路１３の高レベルしきい値ＶthHよりも上昇すると電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはローレベルとなって、第２定電流回路ＣＳ２の定電流値は小電流に設定され、抵抗Ｒ２の端子間電圧は低レベルしきい値ＶthＬに設定される。更にヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１のローレベルの出力制御信号ＣＮＴはソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２のゲートに供給されトランジスタＱ２はオフ状態に制御されるので、ソフトスタート回路１８のソフトスタート端子ＳＳは接地電位ＧＮＤから電源電圧ＶＤＤに向かって上昇を開始する。従って、ＰＷＭ比較器１２はフィードバック信号ＦＢとソフトスタート信号ＳＳから低レベルの信号を選択して、選択した低レベル信号と三角波発振信号ＯＳＣとの電圧比較によりパルス幅変調された駆動出力信号ＧＤを生成するものとなる。
【０１０６】
《実施の形態１による効果》
従って、図１に示した実施の形態１によるＤＣ−ＤＣコンバータによれば、図２に示したように軽負荷時にスイッチング動作の強制停止期間ＴＲＥＳＥＴからスイッチング動作が再開(リスタート)される際にパルス幅が幅狭から次第に幅広に制御された駆動出力信号ＧＤをトランジスタＱ１のゲートに供給することが、可能となる。従って、図１に示した実施の形態１によるＤＣ−ＤＣコンバータによれば、出力電圧ＶＯＵＴの変動リップルを低減することが可能となる。また更に、図１に示した実施の形態１によるＤＣ−ＤＣコンバータによれば、トランジスタＱ１が破壊されると言う問題と音鳴きが発生すると言う問題とを解消することが可能となるものである。
【０１０７】
《電源電圧投入時のソフトスタート回路の動作》
尚、図１に示した実施の形態１によるＤＣ−ＤＣコンバータでは、電源電圧ＶＤＤの投入直後に、フィードバック回路１１のフィードバック信号ＦＢの電圧レベルは抵抗Ｒ１と容量Ｃ３との時定数により低レベルに維持される一方、電圧比較器ＣＯＭＰ１の非反転入力端子＋には高レベルしきい値ＶthHが供給されている。従って、ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１のハイレベルの出力制御信号ＣＮＴによって、ソフトスタート制御用ＮチャネルＭＯＳ電界効果トランジスタＱ２はオン状態に維持され、ソフトスタート回路１８のソフトスタート端子ＳＳのソフトスタート信号ＳＳは接地電位ＧＮＤに維持される。その後に、フィードバック回路１１のフィードバック信号ＦＢの電圧レベルは抵抗Ｒ１と容量Ｃ３との時定数によって上昇するので、フィードバック信号ＦＢの電圧レベルはヒステリシス比較回路１３における高レベルしきい値ＶthHよりも高レベルとなる。その結果、ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルからローレベルに変化して、ソフトスタート制御用ＮチャネルＭＯＳ電界効果トランジスタＱ２はオン状態からオフ状態に変化する。従って、ソフトスタート回路１８のソフトスタート端子ＳＳのソフトスタート信号ＳＳは、接地電位ＧＮＤから電源電圧ＶＤＤに向かって上昇を開始する。その結果、電源電圧投入直後に、駆動出力信号ＧＤのパルス幅を次第に増大することが可能となる。従って、図１に示した実施の形態１によるＤＣ−ＤＣコンバータによれば、電源電圧投入時に出力電圧ＶＯＵＴの変動リップルを低減することが可能となる。また更に、図１に示した実施の形態１によるＤＣ−ＤＣコンバータによれば、電源電圧投入にトランジスタＱ１が破壊されると言う問題と音鳴きが発生すると言う問題とを解消することが可能となるものである。
【０１０８】
［実施の形態２］
図４は、実施の形態２によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の構成を示す図である。
【０１０９】
図４に示す実施の形態２による半導体集積回路１が図１に示した実施の形態１による半導体集積回路１と相違するのは、ヒステリシス比較回路１３の内部回路構成であり、その他の点は同一である。
【０１１０】
すなわち、図４に示す実施の形態２による半導体集積回路１のヒステリシス比較回路１３は、電圧比較器ＣＯＭＰ１とインバータＩｎｖとＮチャネルＭＯＳ電界効果トランジスタＱ３、Ｑ６とＰチャネルＭＯＳ電界効果トランジスタＱ４、Ｑ５と基準電圧発生器ＶＢＢと抵抗Ｒ２、Ｒ３、Ｒ４とによって構成される。
【０１１１】
トランジスタＱ３のソースは抵抗Ｒ２を介して接地電位ＧＮＤに接続され、トランジスタＱ３のゲートは基準電圧発生器ＶＢＢに接続され、トランジスタＱ３のドレインはトランジスタＱ４のドレインに接続される。トランジスタＱ４、Ｑ５のソースが電源電圧Ｖｃｃに接続され、トランジスタＱ４のゲートとドレインとが接続され、両トランジスタＱ４、Ｑ５の両ゲートに接続されているので、トランジスタＱ４とトランジスタＱ５とはカレントミラーの入力トランジスタと出力トランジスタとして機能する。その結果、トランジスタＱ４とトランジスタＱ３と抵抗Ｒ２の直列経路に流れる入力定電流に比例する出力定電流が、トランジスタＱ５のソース・ドレイン電流経路に流れる。
【０１１２】
初期状態として、出力制御信号ＣＮＴはローレベルとされることによって、インバータＩｎｖの出力信号はハイレベルとなり、トランジスタＱ６はオン状態となるので、トランジスタＱ５の出力定電流が抵抗Ｒ３と抵抗Ｒ４の並列接続に流れ、ヒステリシス比較回路１３は低しきい値電圧ＶthＬに設定される。その後、フィードバック信号ＦＢが低しきい値電圧ＶthＬよりも低下すると、電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルとなって、トランジスタＱ６はオフ状態となるので、トランジスタＱ５の出力定電流が抵抗Ｒ４のみに流れ、ヒステリシス比較回路１３は高しきい値電圧ＶthＨに設定される。
【０１１３】
図４に示す実施の形態２による半導体集積回路１のその他の構成と動作とは、図１に示した実施の形態１による半導体集積回路１と同一であるので、説明は省略する。
【０１１４】
［実施の形態３］
図５は、実施の形態３による同期整流型スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の構成を示す図である。
【０１１５】
図５に示す実施の形態３によるスイッチング・レギュレータ方式のＤＣ−ＤＣコンバータは、ＰＷＭ制御回路としての半導体集積回路１とハイサイドスイッチのＮチャネルパワーＭＯＳ電界効果トランジスタＭ１とローサイドスイッチのＮチャネルパワーＭＯＳ電界効果トランジスタＭ２とインダクタＬと平滑容量Ｃ２とによって構成されている。尚、ＰＷＭ制御回路としての半導体集積回路１の半導体チップとＮチャネルパワーＭＯＳ電界効果トランジスタＭ１の半導体チップとＮチャネルパワーＭＯＳ電界効果トランジスタＭ２の半導体チップとは、システム・イン・パッケージ(ＳＩＰ)の１個の樹脂パッケージに封止されている。尚、ＰＷＭ制御回路とＮチャネルパワーＭＯＳ電界効果トランジスタＭ１とＮチャネルパワーＭＯＳ電界効果トランジスタＭ２とが１個の半導体チップに集積化されて形成され、その半導体チップが１個の樹脂パッケージに封止されることも可能である。
【０１１６】
ＰＷＭ制御回路である半導体集積回路１は、ＰＷＭ比較器１２とヒステリシス比較回路１３と三角波発振器１４とソフトスタート回路１８とフィードバック回路２２と誤差増幅器２３と制御駆動回路２４と逆電流検出回路２５とを含むものである。
【０１１７】
入力電圧ＶＩＮはトランジスタＭ１のドレインに供給され、トランジスタＭ１のソースとトランジスタＭ２のドレインとはスイッチングノードＳＷに接続されて、トランジスタＭ２のソースは接地電位ＧＮＤに接続される。スイッチングノードＳＷはインダクタＬの一端に接続され、インダクタＬの他端は平滑容量Ｃ２の一端に接続され、平滑容量Ｃ２の他端は接地電位ＧＮＤに接続され、インダクタＬの他端と平滑容量Ｃ２の一端との接続ノードから出力電圧ＶＯＵＴが生成される。
【０１１８】
出力電圧ＶＯＵＴはフィードバック回路２２に供給され、フィードバック回路２２の２個の分圧抵抗Ｒ５、Ｒ６は出力電圧ＶＯＵＴを分圧する。フィードバック回路２２から生成される分圧出力電圧は誤差増幅器２３の反転入力端子−に供給され、基準電圧Ｖｒｅｆが誤差増幅器２３の非反転入力端子＋に供給され、誤差増幅器２３の出力端子からフィードバック信号ＦＢが生成される。抵抗Ｒ７と容量Ｃ５との直列接続によって構成された位相補償回路が誤差増幅器２３の反転入力端子−と出力端子との間に接続され、誤差増幅器２３の出力端子と接地電位ＧＮＤとの間にも、位相補償回路を構成する容量Ｃ６が接続されている。誤差増幅器２３の出力端子から生成されるフィードバック信号ＦＢは、ＰＷＭ比較器１２の第１反転入力端子−とヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の反転入力端子−に接続されている。
【０１１９】
ヒステリシス比較回路１３では電源電圧Ｖｃｃと電圧比較器ＣＯＭＰ１の非反転入力端子＋の間には第２定電流回路ＣＳ２が接続され、電圧比較器ＣＯＭＰ１の非反転入力端子＋と接地電位ＧＮＤとの間には外部部品である抵抗Ｒ２が接続されている。電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴにより、第２定電流回路ＣＳ２の定電流値が可変設定される。初期状態として、出力制御信号ＣＮＴはローレベルとされることによって、第２定電流回路ＣＳ２の定電流値は小電流に設定されて、抵抗Ｒ２の端子間電圧は低しきい値電圧ＶthＬに設定される。フィードバック信号ＦＢが低しきい値電圧ＶthＬより低下すると、電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルとなり、第２定電流回路ＣＳ２の定電流値は大電流に設定されて、抵抗Ｒ２の端子間電圧は高しきい値電圧ＶthＨに設定される。更にヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２のゲートに供給され、トランジスタＱ２のソースとドレインとは接地電位ＧＮＤとソフトスタート回路１８のソフトスタート端子ＳＳとにそれぞれ接続される。ソフトスタート回路１８は電源電圧Ｖｃｃとソフトスタート端子ＳＳとの間に接続された第１定電流回路ＣＳ１とソフトスタート端子ＳＳと接地電位ＧＮＤとの間に接続された容量Ｃ４とを含むものであり、ソフトスタート回路１８のソフトスタート端子ＳＳはＰＷＭ比較器１２の第２反転入力端子−に接続される。三角波発振器１４は、ＰＷＭ比較器１２の非反転入力端子＋と制御駆動回路２４とに接続される。ＰＷＭ比較器１２の出力端子は制御駆動回路２４に接続され、制御駆動回路２４はハイサイドスイッチのＮチャネルパワーＭＯＳ電界効果トランジスタＭ１のゲートとローサイドスイッチのＮチャネルパワーＭＯＳ電界効果トランジスタＭ２のゲートを駆動する。尚、制御駆動回路２４による駆動によって、ハイサイドスイッチＭ１のオン期間には、ローサイドスイッチＭ２のオフ期間となって、制御駆動回路２４はハイサイドスイッチＭ１とローサイドスイッチＭ２とを相補的に駆動するものである。一方、軽負荷の場合には、制御駆動回路２４は、ハイサイドスイッチＭ１とローサイドスイッチＭ２とを、両方ともオフ状態に制御するものである。この両スイッチのオフ制御は、インダクタＬの電流が連続しない動作モードであるので、電流不連続モード(ＤＣＭ：Discontinuous Conduction Mode)と呼ばれる。
【０１２０】
ハイサイドスイッチＭ１のオン期間には、ハイサイドスイッチＭ１のドレインの入力電圧ＶＩＮから平滑容量Ｃ２の方向にインダクタＬを介してインダクタ電流が流れて、それと反対にローサイドスイッチＭ２のオン期間には、ローサイドスイッチＭ２のソースの接地電位ＧＮＤから平滑容量Ｃ２の方向にインダクタＬを介してインダクタ電流が流れる。従って、出力電圧ＶＯＵＴの電圧レベルは、ハイサイドスイッチＭ１のオン期間とローサイドスイッチＭ２のオン期間とによって決定される。
【０１２１】
また、ハイサイドスイッチＭ１のオン期間よりローサイドスイッチＭ２のオン期間が短い場合でも、ローサイドスイッチＭ２の寄生ダイオードによって構成されるボディダイオードを介して、インダクタＬに蓄積されたエネルギーが平滑容量Ｃ２に充電される動作が行なわれる。それと反対に、ハイサイドスイッチＭ１のオン期間よりもローサイドスイッチＭ２のオン期間が長い場合、インダクタＬに蓄積されたエネルギーの放電が終了した後にインダクタＬに逆向きの電流が流れようとする。しかし、逆電流検出回路２５がこの逆向きの電流を検出して、ローサイドスイッチＭ２をオン状態からオフ状態に制御する動作が行われるものである。
【０１２２】
《動作説明波形図》
図２は、図５に示した実施の形態３による同期整流型スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の動作を説明する波形を示す図である。
【０１２３】
図２の上部には、図５に示した実施の形態３による同期整流型スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータの平滑容量Ｃ２の両端間から生成される出力電圧ＶＯＵＴの波形が示されている。
【０１２４】
図２の中央部に、図５に示した実施の形態３による同期整流型スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータのヒステリシス比較回路１３の高レベルしきい値ＶthHおよび低レベルしきい値ＶthＬと、フィードバック信号ＦＢと、三角波発振器１４の三角波発振信号ＯＳＣと、ソフトスタート端子ＳＳのソフトスタート信号ＳＳとの各波形が示されている。
【０１２５】
フィードバック信号ＦＢがヒステリシス比較回路１３の高レベルしきい値ＶthHより上昇すると、ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルからローレベルに変化する。従って、第２定電流回路ＣＳ２の定電流値は大電流から小電流に変化するので、ヒステリシス比較回路１３のしきい値電圧は高レベルしきい値ＶthHから低レベルしきい値ＶthＬに変化する。更にヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルからローレベルに変化することに応答して、ソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２はオン状態からオフ状態に変化する。従って、ソフトスタート回路１８のソフトスタート端子ＳＳのソフトスタート信号ＳＳは、接地電位ＧＮＤから電源電圧ＶＤＤに向かって上昇を開始する。
【０１２６】
三角波発振器１４の三角波発振信号ＯＳＣの各三角波の立ち下がりに応答して制御駆動回路２４から生成されるハイサイドスイッチＭ１のゲート駆動信号ＧＤが、ローレベルからハイレベルに変化する。
【０１２７】
ＰＷＭ比較器１２は、第１反転入力端子−に供給されるフィードバック信号ＦＢと第２反転入力端子−に供給されるソフトスタート信号ＳＳとから低レベルの信号を選択する。図２に示すように、最初はフィードバック信号ＦＢよりもソフトスタート信号ＳＳの方が低レベル信号であるので、最初にＰＷＭ比較器１２はソフトスタート信号ＳＳを低レベル信号として選択する。従って、ＰＷＭ比較器１２は選択した低レベル信号としてのソフトスタート信号ＳＳより三角波発振信号ＯＳＣがハイレベルとなると、ＰＷＭ比較器１２のハイレベルの出力信号を生成して制御駆動回路２４から生成されるハイサイドスイッチＭ１のゲート駆動信号ＧＤは、ハイレベルからローレベルに変化する。ハイサイドスイッチＭ１のオン期間とローサイドスイッチＭ２のオン期間との比率に従って、平滑容量Ｃ２の両端間から生成される出力電圧ＶＯＵＴの電圧レベルは増大する。それと反対に、誤差増幅器２３の出力端子のフィードバック信号ＦＢの電圧レベルが、低下する。
【０１２８】
その結果、ソフトスタート信号ＳＳよりフィードバック信号ＦＢの方が低レベル信号となるので、ＰＷＭ比較器１２はフィードバック信号ＦＢを低レベル信号として選択する。従って、ＰＷＭ比較器１２は、選択した低レベル信号としてのフィードバック信号ＦＢよりも三角波発振信号ＯＳＣがハイレベルとなると、ＰＷＭ比較器１２のハイレベルの出力信号を生成して制御駆動回路２４に供給する。
【０１２９】
その結果、制御駆動回路２４から生成されるハイサイドスイッチＭ１のゲート駆動信号ＧＤは、ハイレベルからローレベルに変化する。ハイサイドスイッチＭ１のオン期間とローサイドスイッチＭ２のオン期間との比率に従って、平滑容量Ｃ２の両端間から生成される出力電圧ＶＯＵＴの電圧レベルは最大値に到達する。
【０１３０】
フィードバック信号ＦＢが低しきい値電圧ＶthＬより低下すると、電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルとなり、第２定電流回路ＣＳ２の定電流値は大電流に設定され、抵抗Ｒ２の端子間電圧は高しきい値電圧ＶthＨに設定される。更に、ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１のハイレベルの出力制御信号ＣＮＴはソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２のゲートに供給されトランジスタＱ２はオン状態に維持されるので、ソフトスタート回路１８のソフトスタート端子ＳＳは接地電位ＧＮＤに維持される。ソフトスタート端子ＳＳの接地電位ＧＮＤに応答して、ＰＷＭ比較器１２からハイレベル出力信号が制御駆動回路２４に供給される。従って、図２に示したようにヒステリシス比較回路１３のしきい値電圧が高レベルしきい値ＶthHである期間ＴＲＥＳＥＴに、制御駆動回路２４から生成されるハイサイドスイッチＭ１のゲート駆動信号ＧＤは、ローレベルに維持される。一方、このハイサイドスイッチＭ１のオフ期間であるローサイドスイッチＭ２のオン期間には、ローサイドスイッチＭ２のソースの接地電位ＧＮＤから平滑容量Ｃ２の方向にインダクタＬを介して流れるインダクタ電流が負の電流値になる可能性がある。すなわち、ローサイドスイッチＭ２に流れる電流の極性反転が発生して、スイッチングノードＳＷすなわちローサイドスイッチＭ２のドレイン電圧が上昇する。このローサイドスイッチＭ２のドレイン電圧の上昇が逆電流検出回路２５により検出され、逆電流検出回路２５の検出信号に応答して期間ＴＲＥＳＥＴに制御駆動回路２４から生成されるローサイドスイッチＭ２のゲート駆動信号はローレベルに維持される。その結果、この期間ＴＲＥＳＥＴにスイッチング電源のスイッチング動作が強制的に停止されるので、平滑容量Ｃ２が負荷電流によって放電されて、出力電圧ＶＯＵＴは直線的に低下する。
【０１３１】
出力電圧ＶＯＵＴの低下とは反対にフィードバック信号ＦＢの電圧レベルが増大するものであり、フィードバック信号ＦＢがヒステリシス比較回路１３の高レベルしきい値ＶthHよりも上昇すると電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはローレベルとなって、第２定電流回路ＣＳ２の定電流値は小電流に設定され、抵抗Ｒ２の端子間電圧は低レベルしきい値ＶthＬに設定される。更にヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１のローレベルの出力制御信号ＣＮＴはソフトスタート制御用のＮチャネルＭＯＳ電界効果トランジスタＱ２のゲートに供給されトランジスタＱ２はオフ状態に制御されるので、ソフトスタート回路１８のソフトスタート端子ＳＳは接地電位ＧＮＤから電源電圧ＶＤＤに向かって上昇を開始する。従って、ＰＷＭ比較器１２はフィードバック信号ＦＢとソフトスタート信号ＳＳから低レベルの信号を選択して、選択した低レベル信号と三角波発振信号ＯＳＣとの電圧比較によりパルス幅変調された駆動出力信号ＧＤを生成するものとなる。
【０１３２】
従って、図５に示した実施の形態３によるＤＣ−ＤＣコンバータによれば、図２に示したように軽負荷時にスイッチング動作の強制停止期間ＴＲＥＳＥＴからスイッチング動作が再開(リスタート)される際にパルス幅が幅狭から次第に幅広に制御された駆動出力信号ＧＤをトランジスタＱ１のゲートに供給することが、可能となる。従って、図５に示した実施の形態３によるＤＣ−ＤＣコンバータによれば、出力電圧ＶＯＵＴの変動リップルを低減することが可能となる。また更に、図５に示した実施の形態３によるＤＣ−ＤＣコンバータによれば、トランジスタＱ１が破壊されると言う問題と音鳴きが発生すると言う問題とを解消することが可能となるものである。
【０１３３】
《電源電圧投入時のソフトスタート回路の動作》
尚、図５に示した実施の形態３によるＤＣ−ＤＣコンバータでは、電源電圧ＶＤＤの投入直後に、フィードバック信号ＦＢの電圧レベルは誤差増幅器２３に接続された抵抗Ｒ７と容量Ｃ５、Ｃ６の時定数によって低レベルに維持される一方、電圧比較器ＣＯＭＰ１の非反転入力端子＋には高レベルしきい値ＶthHが供給されている。従って、ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１のハイレベルの出力制御信号ＣＮＴによって、ソフトスタート制御用ＮチャネルＭＯＳ電界効果トランジスタＱ２はオン状態に維持され、ソフトスタート回路１８のソフトスタート端子ＳＳのソフトスタート信号ＳＳは接地電位ＧＮＤに維持される。その後に、フィードバック信号ＦＢの電圧レベルは誤差増幅器２３に接続された抵抗Ｒ７と容量Ｃ５、Ｃ６の時定数によって上昇するので、フィードバック信号ＦＢの電圧レベルはヒステリシス比較回路１３における高レベルしきい値ＶthHより高レベルとなる。その結果、ヒステリシス比較回路１３の電圧比較器ＣＯＭＰ１の出力制御信号ＣＮＴはハイレベルからローレベルに変化して、ソフトスタート制御用ＮチャネルＭＯＳ電界効果トランジスタＱ２はオン状態からオフ状態に変化する。従って、ソフトスタート回路１８のソフトスタート端子ＳＳのソフトスタート信号ＳＳは、接地電位ＧＮＤから電源電圧ＶＤＤに向かって上昇を開始する。その結果、電源電圧投入直後に、駆動出力信号ＧＤのパルス幅を次第に増大することが可能となる。従って、図５に示した実施の形態３によるＤＣ−ＤＣコンバータによれば、電源電圧投入時に出力電圧ＶＯＵＴの変動リップルを低減することが可能となる。また更に、図５に示した実施の形態３によるＤＣ−ＤＣコンバータによれば、電源電圧投入にトランジスタＱ１が破壊されると言う問題と音鳴きが発生すると言う問題とを解消することが可能となるものである。
【０１３４】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３５】
例えば、図１のスイッチ素子のＱ１と図５のハイサイドスイッチＭ１とローサイドスイッチＭ２とは、ＮチャネルパワーＭＯＳトランジスタにのみ限定されるものではない。例えば、これらのトランジスタは、Ｎチャネルの絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ：Insulated Gate Bipolar Transistor)によって構成されることも可能である。良く知られているように、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)は入力部と出力部とに、それぞれ高入力インピーダンスの絶縁ゲートＭＯＳトランジスタ構造と低出力インピーダンスのコレクタ・エミッタ電流経路のバイポーラトランジスタ構造とを有するものである。
【０１３６】
また図１と図４と図５のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣは、システム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型半導体集積回路ＩＣにのみ限定されるものではない。例えば、この半導体集積回路ＩＣは、図１のスイッチ素子のＱ１と図５のハイサイドスイッチＭ１とローサイドスイッチＭ２とを集積化したモノリシック半導体集積回路の１個の半導体チップ内部に集積化されることも可能である。
【符号の説明】
【０１３７】
１…半導体集積回路
２…トランス
３…整流平滑・出力電圧検出回路
Ｑ１…ＮチャネルパワーＭＯＳ電界効果トランジスタ
１１…フィードバック回路
１２…ＰＷＭ比較器
１３…ヒステリシス比較回路
１４…三角波発振器
１６…制御フリップフロップ
１７…駆動回路
１８…ソフトスタート回路  
ＶＩＮ…入力電圧
Ｖｃｃ…電源電圧
ＶＯＵＴ…出力電圧
Ｒ１、Ｒ２…抵抗
Ｃ１、Ｃ２、Ｃ３、Ｃ４…容量
Ｄ１…整流ダイオード
ＺＤ１…ツェナーダイオード
ＰＣ１…ホトカップラの発光部
ＰＣ２…ホトカップラの受光部
ＣＯＭＰ１…電圧比較器
ＣＳ１…第１定電流回路
ＣＳ２…第２定電流回路
ＳＳ…ソフトスタート端子
ＦＢ…フィードバック端子
ＯＳＣ…三角波発振信号
ＶthＨ…高しきい値電圧
ＶthＬ…低しきい値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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