(57)【要約】【課題】半導体集積回路全体の信号配線の混雑を緩和しつつ、ＩＲドロップ及びエレクトロマイグレーションの基準値を達成すること。【解決手段】  半導体集積回路の設計方法は、半導体集積回路上の複数の配線層のそれぞれに所定間隔に基づき形成された電源配線と、異なる配線層の電源配線間を接続するために形成されたビアと、セルの配置とに基づいて、信号配線の混雑領域を検出し、検出された混雑領域と重なる位置にビアが形成されている場合、当該混雑領域を囲むように電源配線及びビアの配置の補正し、かつ、当該混雑領域を囲む領域の内部に存在するビア及び電源配線を削除する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路上の複数の配線層のそれぞれに所定間隔に基づき形成された電源配線と、異なる配線層の電源配線間を接続するために形成されたビアと、セルの配置とに基づいて、信号配線の混雑領域を検出し、
前記検出された混雑領域と重なる位置に前記ビアが形成されている場合、当該混雑領域を囲むように前記電源配線及び前記ビアの配置の補正し、かつ、当該混雑領域を囲む領域の内部に存在する前記ビア及び前記電源配線を削除する
半導体集積回路の設計方法。
【請求項２】
前記混雑領域を囲む前記電源配線上のビアが前記所定間隔未満に配置されるように、前記補正をする
請求項１に記載の設計方法。
【請求項３】
前記混雑領域を囲むための前記電源配線を追加し、当該追加した電源配線上にビアを形成することで、前記補正を行う
請求項２に記載の設計方法。
【請求項４】
前記混雑領域と重なる位置に形成されたビアを中心として、前記所定間隔となるように前記混雑領域を囲むための前記電源配線を追加することで、前記補正を行う
請求項２に記載の設計方法。
【請求項５】
前記所定の間隔より狭い間隔で前記電源配線を形成し、
前記混雑領域と重なる位置に形成されたビアに隣接するビアと、当該隣接するビアに接続する電源配線とを残し、
当該残された電源配線及びビアの外側の前記電源配線及び前記ビアが前記所定の間隔となるように削除することにより、前記補正を行う
請求項２に記載の設計方法。
【請求項６】
前記隣接するビア及び当該隣接するビアに接続する電源配線を残す以外に、
前記混雑領域と重なる位置に形成されたビアに接続する電源配線及び当該電源配線と前記所定間隔で形成された電源配線を基準の電源配線群とし、
当該基準の電源配線群以外の電源配線を削除し、かつ、当該基準の電源配線間の接続に用いられないビアを削除することにより、前記補正を行う
請求項５に記載の設計方法。
【請求項７】
半導体集積回路上の複数の配線層のそれぞれに所定間隔に基づき形成された電源配線と、異なる配線層の電源配線間を接続するために形成されたビアと、セルの配置とに基づいて、信号配線の混雑領域を検出する検出部と、
前記検出された混雑領域と重なる位置に前記ビアが形成されているか否かを判定する判定部と、
前記判定部により、前記混雑領域と重なる位置に前記ビアが形成されていると判定された場合、当該混雑領域を囲むように前記電源配線及び前記ビアを補正する補正部と、
前記判定部により、前記混雑領域と重なる位置に前記ビアが形成されていると判定された場合、当該ビアを削除し、当該混雑領域を囲む領域の内部に存在する前記電源配線を削除する削除部と、
を備える半導体集積回路の設計装置。
【請求項８】
前記補正部は、前記混雑領域を囲む前記電源配線上のビアが前記所定間隔未満に配置されるように補正する
請求項７に記載の設計装置。
【請求項９】
前記補正部は、
前記混雑領域を囲むための前記電源配線を追加し、
当該追加した電源配線上にビアを形成する
請求項８に記載の設計装置。
【請求項１０】
前記補正部は、
前記混雑領域と重なる位置に形成されたビアを中心として、前記所定間隔となるように前記混雑領域を囲むための前記電源配線を追加する
請求項８に記載の設計装置。
【請求項１１】
前記所定の間隔より狭い間隔で前記電源配線を形成する電源配線処理部をさらに備え、
前記補正部は、
前記混雑領域と重なる位置に形成されたビアに隣接するビアと、当該隣接するビアに接続する電源配線とを残し、
当該残された電源配線及びビアの外側の前記電源配線及び前記ビアが前記所定の間隔となるように削除する
請求項８に記載の設計装置。
【請求項１２】
前記補正部は、
前記隣接するビア及び当該隣接するビアに接続する電源配線を残す以外に、
前記混雑領域と重なる位置に形成されたビアに接続する電源配線及び当該電源配線と前記所定間隔で形成された電源配線を基準の電源配線群とし、
当該基準の電源配線群以外の電源配線を削除し、かつ、当該基準の電源配線間の接続に用いられないビアを削除する
請求項１１に記載の設計装置。
【請求項１３】
半導体集積回路上の複数の配線層のそれぞれに所定間隔に基づき形成された電源配線と、異なる配線層の電源配線間を接続するために形成されたビアと、セルの配置とに基づいて、信号配線の混雑領域を検出する検出処理と、
前記検出された混雑領域と重なる位置に前記ビアが形成されている場合、当該混雑領域を囲むように前記電源配線及び前記ビアの配置の補正する補正処理と、
前記検出された混雑領域と重なる位置に前記ビアが形成されている場合、当該混雑領域を囲む領域の内部に存在する前記ビア及び前記電源配線を削除する削除処理と、
をコンピュータに実行させる半導体集積回路の設計プログラム。
【請求項１４】
前記補正処理は、
前記混雑領域を囲む前記電源配線上のビアが前記所定間隔未満に配置されるように補正する
請求項１３に記載の設計プログラム。
【請求項１５】
前記補正処理は、
前記混雑領域を囲むための前記電源配線を追加し、
当該追加した電源配線上にビアを形成する
請求項１４に記載の設計プログラム。
【請求項１６】
前記補正処理は、
前記混雑領域と重なる位置に形成されたビアを中心として、前記所定間隔となるように前記混雑領域を囲むための前記電源配線を追加する
請求項１４に記載の設計プログラム。
【請求項１７】
前記所定の間隔より狭い間隔で前記電源配線を形成する電源配線処理部をさらに前記コンピュータに実行させ、
前記補正処理は、
前記混雑領域と重なる位置に形成されたビアに隣接するビアと、当該隣接するビアに接続する電源配線とを残し、
当該残された電源配線及びビアの外側の前記電源配線及び前記ビアが前記所定の間隔となるように削除する
請求項１４に記載の設計プログラム。
【請求項１８】
前記補正処理は、
前記隣接するビア及び当該隣接するビアに接続する電源配線を残す以外に、
前記混雑領域と重なる位置に形成されたビアに接続する電源配線及び当該電源配線と前記所定間隔で形成された電源配線を基準の電源配線群とし、
当該基準の電源配線群以外の電源配線を削除し、かつ、当該基準の電源配線間の接続に用いられないビアを削除する
請求項１７に記載の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法、設計装置及び設計プログラムに関し、例えば、半導体集積回路上に電源配線、ビア、セル及び信号配線の設計を行うための設計方法、設計装置及び設計プログラムに関する。
【背景技術】
【０００２】
近年、半導体集積回路のレイアウトツールの発展は目覚しいものがある。例えば、スタンダードセルの配置の高密度化、及び、スタンダードセルの端子と他のスタンダードセルの端子とを接続する信号配線の高密度化が実現されるようになった。それ故、物理的な限界に限りなく近いレイアウトが可能となった。
【０００３】
一方で、レイアウト設計を行う過程において、信号配線に粗密が発生することは、未だに避けられない。そのため、信号配線が密である箇所（以降、局所的な配線混雑箇所と呼ぶ。）では、配線を迂回させて、その周囲の信号配線が疎である領域を利用することで、できるだけ密度を均等にしてレイアウトを試みる。しかしながら、既に物理的な限界に近い高密度な信号配線となっていることが多く、密度を均等にして信号配線を完成することが非常に困難となっている。
【０００４】
特許文献１には、配線混雑箇所にはビアを配置せずに、配線混雑でない領域にビアを均等配置することで、信号配線を完成させる半導体装置の設計方法に関する技術が開示されている。特許文献１では、特に、半導体集積回路のコア領域を複数の単位領域であるパワーユニットに分割し、パワーユニット内に必要なビアの個数を計算し、さらに小面積のモジュール単位で配線混雑の見積もりを行い、配線が混雑しているモジュールを避けて、周囲のモジュールにビアを分散して配置するものである。
【０００５】
また、特許文献２には、配線の予想混雑度を算出し、補強用電源及びグランド配線の幅、本数並びに配線場所を指定し、近傍で予想混雑度が最小の場所に電源配線する技術が開示されている。さらに、特許文献３には、配線空白領域へセルを移動する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−４０６６１号公報
【特許文献２】特開２００１−１３５７２６号公報
【特許文献３】特開２００５−２３４６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１には、配線混雑箇所から混雑でない領域にビアの配置を変更することで、パワーユニット内で単独にＩＲドロップが回避できたとしても、チップ全体でＩＲドロップを満足できない可能性があるという問題点がある。ここで、特許文献１では、基板全体から所定サイズの複数のパワーユニットに分割し、パワーユニットごとに処理することで目的を達するものである。そのため、隣接するパワーユニット間において、ビアが形成されない領域同士が向かい合わせになった場合（図２８）、パワーユニットよりも大きな領域内にビアが存在しないことが起こり得る。
【０００８】
尚、特許文献２は、電源配線で囲んでおらず、ビアの配置を変更するものではない。また、特許文献３も、ビアの配置を変更するものではない。よって、上記の問題点を解決するものではない。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、半導体集積回路の設計方法は、信号配線の混雑領域と重なる位置にビアが形成されている場合、当該混雑領域を囲むように電源配線及びビアの配置の補正し、かつ、当該混雑領域を囲む領域の内部に存在する前記ビア及び前記電源配線を削除するものである。
【発明の効果】
【００１１】
前記一実施の形態によれば、半導体集積回路全体の信号配線の混雑を緩和しつつ、ＩＲドロップ及びエレクトロマイグレーションの基準値を達成することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態１にかかる半導体集積回路の設計システムの構成を示すブロック図である。
【図２】本実施の形態１にかかる半導体集積回路の設計装置の構成を示すブロック図である。
【図３】本実施の形態１にかかる設計処理の流れを示すフローチャートである。
【図４】本実施の形態１にかかる混雑領域と重なる位置に形成されるビアの例を示す図である。
【図５】本実施の形態１にかかる混雑領域を囲む電源配線及びビアの例を示す図である。
【図６】本実施の形態２にかかる設計処理の流れを示すフローチャートである。
【図７】本実施の形態２にかかる配線混雑見積りの結果の例を示す図である。
【図８】本実施の形態２にかかる配線混雑見積りの結果とＲｉｎｇ状電源配線との関係の例を示す図である。
【図９】本実施の形態２にかかる配線混雑見積りの結果の他の例を示す図である。
【図１０】本実施の形態２にかかる配線混雑見積りの結果とＲｉｎｇ状電源配線との関係の他の例を示す図である。
【図１１】本実施の形態２にかかる配線混雑見積りの結果とＲｉｎｇ状電源配線との関係の他の例を示す図である。
【図１２】本実施の形態２にかかる電源ビアの削除の例を示す図である。
【図１３】本実施の形態２にかかる電源配線の削除の例を示す図である。
【図１４】本実施の形態２にかかる第１層ＶＳＳ配線を用いた場合のＲｉｎｇ状電源配線の追加の例を示す図である。
【図１５】本実施の形態２にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源ビアの削除の例を示す図である。
【図１６】本実施の形態２にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源配線の削除の例を示す図である。
【図１７】本実施の形態２にかかる配線混雑エリアとＲｉｎｇ状電源配線との関係の例を示す図である。
【図１８】本実施の形態３にかかる設計処理の流れを示すフローチャートである。
【図１９】本実施の形態３にかかる電源ビアの削除の例を示す図である。
【図２０】本実施の形態３にかかる電源配線の削除の例を示す図である。
【図２１】本実施の形態３にかかる電源ビアの間引きの例を示す図である。
【図２２】本実施の形態３にかかる電源配線の間引きの例を示す図である。
【図２３】本実施の形態３にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源ビア及び電源配線の削除の例を示す図である。
【図２４】本実施の形態３にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源ビアの間引きの例を示す図である。
【図２５】本実施の形態３にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源配線の間引きの例を示す図である。
【図２６】本実施の形態４にかかる配線混雑見積りの結果とＲｉｎｇ状電源配線との関係の例を示す図である。
【図２７】関連技術にかかる半導体集積回路の設計処理の流れを示すフローチャートである。
【図２８】課題の発生を説明するための図である。
【発明を実施するための形態】
【００１３】
以下では、上述した課題を解決するための手段を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１４】
＜実施の形態１＞
まず、上述した特許文献１の技術及びその課題を詳述する。図２７は、特許文献１にかかる半導体集積回路の配線設計処理の流れを示すフローチャートである。まず、特許文献１にかかる設計装置は、電源配線構造と電源ビアの見積もりを行う（Ｓ９１）。次に、前記設計装置は、電源配線の構成を行う（Ｓ９２）。ここでは、前記設計装置は、電源配線と、スタックビアとを構成する。電源配線は、所定の幅及びピッチ（間隔）で、第１層、第４層及び第７層において構成される。また、スタックビアは、第１層の電源配線と第４層の電源配線との間、及び、第４層の電源配線と第７層の電源配線との間に設けられる。スタックビアとは、途中の配線層はビアのみが存在し、交叉する上下の電源配線層の接続を行う為の何層か重なった構造のビアである。
【００１５】
続いて、前記設計装置は、スタンダードセルの配置を行う（Ｓ９３）。そして、前記設計装置は、信号配線経路の見積もりを行う（Ｓ９４）。具体的には、前記設計装置は、モジュール毎にスタンダードセルの端子と、他のスタンダードセルの端子とを接続する信号配線の経路の見積りを行う。そして、前記設計装置は、チップを小さいエリアであるパワーユニットに分割し、そのパワーユニット毎に信号配線の混雑度合いの見積もりを行う。
【００１６】
その後、前記設計装置は、電源ビアの最適化を行う（Ｓ９５）。すなわち、前記設計装置は、前記モジュールのうち信号配線が混雑しているモジュールのビアを周囲のモジュールへ分散する。そして、前記設計装置は、信号配線の配線処理（Ｓ９６）にて、実際にスタンダードセルの端子と、他のスタンダードセルの端子とを接続する。その後、前記設計装置は、ＩＲドロップの判定を行う（Ｓ９７）。つまり、ＩＲドロップ、及び、エレクトロマイグレーションの計算を行い、許容値と比較判定する。この判定結果が、ＮＧの場合、ステップＳ９５の電源ビアの最適化に戻り、ステップＳ９７のＩＲドロップの判定がＯＫの場合、レイアウトが完成となる。
【００１７】
このように、特許文献１では、配線が混雑しているモジュールを避けてビアを形成することができ、各パワーユニット内においては、ビアの個数が足りることとなる。しかし、特許文献１において、隣接するパワーユニットＰＵにもビアが存在しない領域が発生することがある。
【００１８】
図２８は、課題の発生を説明するための図である。図２８では、４つのパワーユニットＰＵ１〜ＰＵ４のそれぞれについて、図２７による配線設計処理が完了した状態を示す。例えば、パワーユニットＰＵ１の左側及び上側は、ビア４９１及び４９２等が形成された領域であるが、右下側はビアが形成されない領域である。そして、パワーユニットＰＵ２〜ＰＵ４との組合せによっては、ビアが形成されない領域同士が向かい合わせになり、領域ＡＲのようになることがある。
【００１９】
ここで、領域ＡＲは、もともとビアの個数の計算に用いていたパワーユニットよりも大きな領域である。そして、領域ＡＲ内にビアが存在しないことにより、各々のパワーユニットＰＵ１〜４内でＩＲドロップが回避できたとしても、チップ全体で計算した場合にＩＲドロップを満足できることにはならないことが起こりうる。
【００２０】
そこで、本実施の形態１では、半導体集積回路上の複数の配線層のそれぞれに所定間隔に基づき形成された電源配線と、異なる配線層の電源配線間を接続するために形成されたビアと、セルの配置とに基づいて、信号配線の混雑領域を検出し、前記検出された混雑領域と重なる位置に前記ビアが形成されている場合、当該混雑領域を囲むように前記電源配線及び前記ビアの配置の補正し、かつ、当該混雑領域を囲む領域の内部に存在する前記ビア及び前記電源配線を削除する。これにより、半導体集積回路全体の信号配線の混雑を緩和しつつ、ＩＲドロップ及びエレクトロマイグレーションの基準値を達成することができる。
【００２１】
そして、前記混雑領域を囲む前記電源配線上のビアが前記所定間隔未満に配置されるように、前記補正をすることが望ましい。これにより、配線混雑を緩和しつつ、ビア間の間隔を一定に保つことができる。そして、混雑領域の可能な限り近くにビアを形成できる。
【００２２】
図１は、本実施の形態１にかかる半導体集積回路の設計システムの構成を示すブロック図である。当該設計システムは、サーバ１０と、ネットワーク２０と、クライアント装置３１及び３２とを備える。サーバ１０は、記憶媒体１１を有する。記憶媒体１１は、本実施の形態１にかかる設計プログラム１２を格納している。サーバ１０は、インターネットなどのネットワーク２０を介してエンジニアリングワークステーション等のコンピュータ装置であるクライアント装置３１及び３２に接続される。
【００２３】
クライアント装置３１及び３２のそれぞれは、ネットワーク２０を介してサーバ１０に設計プログラム１２の送信要求を行う。そして、サーバ１０は、当該送信要求に応じて記憶媒体１１から設計プログラム１２を読み出して、要求元のクライアント装置へ返信する。これにより、設計プログラム１２がクライアント装置３１又は３２にダウンロードされる。
【００２４】
例えば、クライアント装置３１は、ダウンロードされた設計プログラム１２を、内部のハードディスク又はメモリ等に保存し、ＣＰＵ（不図示）等により読み出して実行することにより、本実施の形態１にかかる設計装置として動作する。
【００２５】
図２は、本実施の形態１にかかる半導体集積回路の設計装置の構成を示すブロック図である。設計装置４０は、上述したクライアント装置３１又は３２内で設計プログラム１２が動作している状態を示す。設計装置４０は、検出部４１と、判定部４２と、補正部４３と、削除部４４とを備える。
【００２６】
検出部４１は、半導体集積回路上の複数の配線層のそれぞれに所定間隔に基づき形成された電源配線と、異なる配線層の電源配線間を接続するために形成されたビアと、セルの配置とに基づいて、信号配線の混雑領域を検出する。判定部４２は、検出された混雑領域と重なる位置にビアが形成されているか否かを判定する。補正部４３は、判定部４２により、混雑領域と重なる位置にビアが形成されていると判定された場合、当該混雑領域を囲むように電源配線及びビアを補正する。削除部４４は、判定部４２により、混雑領域と重なる位置に前記ビアが形成されていると判定された場合、当該ビアを削除し、当該混雑領域を囲む領域の内部に存在する電源配線を削除する。
【００２７】
さらに、補正部４３は、混雑領域を囲む電源配線上のビアが所定間隔未満に配置されるように補正することが望ましい。
【００２８】
図３は、本実施の形態１にかかる設計処理の流れを示すフローチャートである。図４は、本実施の形態１にかかる混雑領域と重なる位置に形成されるビアの例を示す図である。図５は、本実施の形態１にかかる混雑領域を囲む電源配線及びビアの例を示す図である。以下では、図３の説明において、適宜図４及び図５を参照する。
【００２９】
まず、検出部４１は、信号配線の混雑領域を検出する（Ｓ１１）。例えば、図４では、検出部４１は、配線混雑エリア群１ａを検出する。次に、判定部４２は、混雑領域と重なる位置にビアが形成されているか否かを判定する（Ｓ１２）。つまり、判定部４２は、配線混雑エリア群１ａ内にビアが形成されているか否かを判定する。例えば、図４の場合、第７層ＶＳＳ配線２ａ及び第４層ＶＳＳ配線３ａの交点上にＶＳＳ４７ビア４が形成されている。そして、ＶＳＳ４７ビア４は、配線混雑エリア群１ａと重なる位置に形成されている。よって、判定部４２は、検出された配線混雑エリア群１ａと重なる位置にＶＳＳ４７ビア４が形成されていると判定する。
【００３０】
そして、混雑領域と重なる位置にビアが形成されていると判定された場合、補正部４３は、混雑領域を囲むように電源配線及びビアを補正する（Ｓ１３）。例えば、図５のように、補正部４３は、配線混雑エリア群１ａを囲むように第７層Ｒｉｎｇ状電源配線２ｂ及び第４層Ｒｉｎｇ状電源配線３ｂ並びにＶＳＳ４７ビア４ａを補正する。ここで、補正には、新たに電源配線及びビアを追加するか、または、設計済みの電源配線及びビアのうち、配線混雑エリア群１ａを囲むものを残し、その他のうち冗長なものを間引くことが含まれるものとする。
【００３１】
併せて、削除部４４は、混雑領域を囲む領域の内部の電源配線及びビアを削除する（Ｓ１４）。例えば、削除部４４は、図４において配線混雑エリア群１ａ上に形成されていたＶＳＳ４７ビア４を削除する。また、削除部４４は、配線混雑エリア群１ａを囲む領域内の電源配線を削除する。これらの結果が図５となる。
【００３２】
＜実施の形態２＞
本実施の形態２は、上述した実施の形態１の一実施例である。本実施の形態２にかかる補正部は、混雑領域を囲むための電源配線を追加し、当該追加した電源配線上にビアを形成するものである。これにより、既に設計された電源配線及びビアを有効活用し、必要最小限の電源配線及びビアを追加するだけで混雑領域を囲む領域を形成できる。そのため、少ない処理量で、半導体集積回路全体の信号配線の混雑を緩和しつつ、ＩＲドロップ及びエレクトロマイグレーションの基準値を達成することができる。
【００３３】
また、本実施の形態２にかかる補正部は、混雑領域と重なる位置に形成されたビアを中心として、所定間隔となるように混雑領域を囲むための電源配線を追加するものである。これにより、追加する電源配線長を最短にできる。
【００３４】
尚、本実施の形態２にかかる設計装置のその他の構成については、実施の形態１を用いることができるため、図示及び詳細な説明を省略する。
【００３５】
図６は、本実施の形態２にかかる設計処理の流れを示すフローチャートである。本実施の形態２にかかる設計装置は、電源配線の構成を行う（Ｓ２１）。具体的には、前記設計装置は、所定のファイルより電源配線の所定の幅、所定のピッチ（間隔）などの設計規則を入力して電源配線の構成を行う。次に、前記設計装置は、スタンダードセルの配置を行う（Ｓ２２）。具体的には、前記設計装置は、ネットリストと呼ばれるデザイン情報とタイミング制約に基づいて、セル配置を行う。
【００３６】
そして、前記設計装置は、信号配線経路の見積もりを行う（Ｓ２３）。具体的には、前記設計装置は、ステップＳ２２のセル配置により配置されたセルが持つピン情報と、前記ネットリストが持つ接続情報により信号配線の経路を見積もり、前記見積もり結果から配線混雑エリアの設定を行う。
【００３７】
ここで、前記設計装置は、配線混雑エリアの周囲にＲｉｎｇ状電源配線の追加を行う（Ｓ２４）。続いて、前記設計装置は、電源ビアの削除を行う（Ｓ２５）。つまり、前記設計装置は、ステップＳ２１の電源配線の構成で生成された電源ビアと、ステップＳ２３の信号配線経路の見積もり結果より、局所的な配線混雑との重なりを検出し電源ビアの削除を行う。その後、前記設計装置は、ステップＳ２３の信号配線経路の見積もり結果に基づいて、全ての信号配線が重なることが無い様に互いの経路を避けながら信号配線の配線処理を行う（Ｓ２６）。
【００３８】
そして、前記設計装置は、ステップＳ２１の電源配線の構成の結果と、ステップＳ２２のセル配置の結果から、各セルへの電源供給が不足していないか検証するＩＲドロップ判定を行う（Ｓ２７）。当該ＩＲドロップ判定の結果がＮＧの場合には、Ｒｉｎｇ状電源配線の追加を行うステップＳ２４に戻り、前記ＩＲドロップ判定の結果がＯＫの場合、処理を終了する。
【００３９】
尚、ステップＳ２４のＲｉｎｇ状電源配線の追加と、ステップＳ２５の電源ビアの削除は、順番を入れ替えても良い。
【００４０】
続いて、本実施の形態２にかかる電源配線及びビアの配置の例について、図を用いて説明する。尚、以下では、ＶＳＳ配線に着目した図であり、ＶＤＤ配線は破線で示すものとする。また、ＶＳＳ配線に着目した説明を行うが、ＶＤＤ配線についても同様であるため省略する。
【００４１】
図７は、本実施の形態２にかかる配線混雑見積りの結果の例を示す図である。まず、本実施の形態２にかかる設計装置は、上述したステップＳ２１の電源配線の構成、ステップＳ２２のセル配置及びステップＳ２３の信号配線経路の見積りを行ったものとする。そして、設計装置は、チップ内を複数の配線混雑見積り用小エリア１に分割する。設計装置は、複数の配線混雑見積り用小エリア１のうち、信号配線の見積り本数が配線通過可能本数よりも多いエリアを、配線混雑エリア群１ａとして検出する。配線混雑エリア群１ａは、局所的に存在することとなる。
【００４２】
図８は、本実施の形態２にかかる配線混雑見積りの結果とＲｉｎｇ状電源配線との関係の例を示す図である。設計装置は、ステップＳ２４のＲｉｎｇ状電源配線の追加として、配線混雑エリア群１ａの周囲に、第７層Ｒｉｎｇ状電源配線２ｂ、第４層Ｒｉｎｇ状電源配線３ｂ及びＶＳＳ４７ビア４ａを配置する。
【００４３】
このとき、設計装置は、ステップＳ２１の電源配線の構成に用いる所定の幅及び所定のピッチと同じ幅及びピッチにて、Ｒｉｎｇ状電源配線を形成する。図８の場合、設計装置は、配線混雑エリア群１ａの上下に第７層Ｒｉｎｇ状電源配線２ｂを配置し、配線混雑エリア群１ａの左右に第４層Ｒｉｎｇ状電源配線３ｂを配置する。そして、設計装置は、第７層Ｒｉｎｇ状電源配線２ｂと第４層Ｒｉｎｇ状電源配線３ｂとのコーナー部にＶＳＳ４７ビア４ａを配置する。このようにして、Ｒｉｎｇ状電源配線の生成を行う。
【００４４】
図９は、本実施の形態２にかかる配線混雑見積りの結果の他の例を示す図である。図９では、局所的な配線混雑エリア群１ａが複数存在する場合を示している。図１０は、図９の場合における配線混雑見積りの結果とＲｉｎｇ状電源配線との関係の例を示す図である。図１０では、設計装置は、まず、一方の配線混雑エリア群１ａの周囲に、第７層Ｒｉｎｇ状電源配線２ｂ、第４層Ｒｉｎｇ状電源配線３ｂ及びＶＳＳ４７ビア４ａにより、Ｒｉｎｇ状電源配線を生成したことを示す。この後、引き続き、設計装置が他方の配線混雑エリア群１ａの周囲にＲｉｎｇ状電源配線を生成する際に、先に生成したＲｉｎｇ状電源配線と重なる。そのため、図１０では、先に生成したＲｉｎｇ状電源配線と重なる箇所で、後から生成するＲｉｎｇ状電源配線を形成しなくても良いことを示している。
【００４５】
図１１は、本実施の形態２にかかる配線混雑見積りの結果とＲｉｎｇ状電源配線との関係の他の例を示す図である。図１１は、ステップＳ２１の電源配線の構成で配置した第７層ＶＳＳ配線２ａ、第４層ＶＳＳ配線３ａ及びＶＳＳ４７ビア４で構成される電源配線の構成結果と、ステップＳ２４のＲｉｎｇ状電源配線の追加にて生成した第７層Ｒｉｎｇ状電源配線２ｂ、第４層Ｒｉｎｇ状電源配線３ｂ及びＶＳＳ４７ビア４ａで構成されるＲｉｎｇ状電源配線とを、重ね合わせた結果を示している。ここでは、全ての配線混雑エリア群１ａ及び１ｂにＲｉｎｇ状電源配線を行う必要はない。すなわち、設計装置は、ステップＳ２１の電源配線の構成にて生成したＶＳＳ４７ビア４と重なる配線混雑エリア群１ａに対してのみ、Ｒｉｎｇ状電源配線の生成を行う。一方、設計装置は、ステップＳ２１の電源配線の構成にて生成したＶＳＳ４７ビア４とは重ならない電源ビア削除対象外配線混雑エリア群１ｂを、そのまま残す。
【００４６】
図１２は、本実施の形態２にかかる電源ビアの削除の例を示す図である。図１２には、まず、ステップＳ２１の電源配線の構成で配置した第７層ＶＳＳ配線２ａと、第４層ＶＳＳ配線３ａと、ＶＳＳ４７ビア４で構成される電源配線の構成結果が示されている。そして、ステップＳ２４のＲｉｎｇ状電源配線の追加にて生成した第７層Ｒｉｎｇ状電源配線２ｂと、第４層Ｒｉｎｇ状電源配線３ｂと、ＶＳＳ４７ビア４ａで構成されるＲｉｎｇ状電源配線も示されている。設計装置は、ステップＳ２５の電源ビアの削除にて、前記Ｒｉｎｇ状電源配線の内側のビアを削除し、Ｒｉｎｇ状電源配線とステップＳ２１の電源配線の構成で配置した電源配線が重なる部分にＶＳＳ４７ビア４ａを追加する。
【００４７】
図１３は、本実施の形態２にかかる電源配線の削除の例を示す図である。図１３では、前記Ｒｉｎｇ状電源配線の内部の電源配線を削除した結果を示している。その後、ステップＳ２６の信号配線の配線処理、及び、ステップＳ２７のＩＲドロップ判定を行い、ＩＲドロップ、及びエレクトロマイグレーションの結果がＯＫとなることでレイアウトが完成する。
【００４８】
以上の説明は、第７層ＶＳＳ配線と、第４層ＶＳＳ配線と、第７層ＶＳＳ配線と第４層ＶＳＳ配線との間に生成される４７ビアを用いているが、他の配線層でも同様に実施できることは言うまでも無い。
【００４９】
続いて、Ｒｉｎｇ状電源配線に、第１層ＶＳＳ配線を用いる場合を、第４層ＶＳＳ配線と第１層ＶＳＳ配線と、第４層ＶＳＳ配線と第１層ＶＳＳ配線との間に生成されるＶ１４ビアを用いて説明する。
【００５０】
図１４は、本実施の形態２にかかる第１層ＶＳＳ配線を用いた場合のＲｉｎｇ状電源配線の追加の例を示す図である。上述した第７層ＶＳＳ配線と、第４層ＶＳＳ配線と、第７層ＶＳＳ配線と第４層ＶＳＳ配線との間に生成される４７ビアを用いた説明と異なる点は、既存の第１層ＶＳＳ配線を用いて、第４層Ｒｉｎｇ状電源配線のみを追加してＲｉｎｇ状電源配線を生成する点である。第１層ＶＳＳ配線は、追加又は削除を行うことができないためである。
【００５１】
図１４では、ステップＳ２４のＲｉｎｇ状電源配線の追加にて、第４層Ｒｉｎｇ状電源配線３ｂを所定のピッチ、且つ、第７層ＶＳＳ配線の所定のピッチに相当する長さで、左右に配置し、第１層ＶＳＳ配線５との間にＶＳＳ１４ビア６を設けた結果を示している。
【００５２】
図１５は、本実施の形態２にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源ビアの削除の例を示す図である。図１５では、ステップＳ２５の電源ビアの削除にて、ステップＳ２４のＲｉｎｇ状電源配線の追加にて生成したＲｉｎｇ状電源配線の内側のＶＳＳ１４ビア６を削除し、第４層Ｒｉｎｇ状電源配線３ｂとステップＳ２１の電源配線の構成で配置した第１層ＶＳＳ配線５が重なる部分にＶＳＳ１４ビア６を追加した結果を示している。
【００５３】
図１６は、本実施の形態２にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源配線の削除の例を示す図である。図１６では、４層Ｒｉｎｇ状電源配線３ｂと、第１層ＶＳＳ配線５とで生成したＲｉｎｇ状電源配線の内側に存在する第４層ＶＳＳ配線３ａを削除した結果を示している。
【００５４】
図１７は、本実施の形態２にかかる配線混雑エリアとＲｉｎｇ状電源配線との関係の例を示す図である。つまり、配線混雑エリア群１ａと、Ｒｉｎｇ状電源配線との関係を示す上面図である。図１７では、第７層Ｒｉｎｇ状電源配線２ｂ及び第４層Ｒｉｎｇ状電源配線３ｂを、隣接する第７層ＶＳＳ配線２ａ及び第４層ＶＳＳ配線３ａまで引き伸ばして、２重のＲｉｎｇ状電源配線を配置した結果を示している。
【００５５】
以上説明したとおり、本実施の形態２では、信号配線の完成を容易にでき、かつ、ＩＲドロップの劣化を防止することができる効果がある。なぜなら、まず、ビアを削除する代わりにＲｉｎｇ状電源配線を配置することで、信号配線の完成を阻害する局所的な配線混雑箇所のビアを削除できることがある。そして、比較的空いている周囲にビアを設ける為、信号配線の完成の阻害にはならない。その上、ＩＲドロップ、ひいては、エレクトロマイグレーションにとって重要なビアと隣接ビアとの距離を、所定のピッチ以下に確実に抑えることができる為である。
【００５６】
また、ステップＳ２７のＩＲドロップ判定がＮＧあった場合、ステップＳ２４のＲｉｎｇ状電源配線に戻り、Ｒｉｎｇ状電源配線を強化する効果がある。また、配線混雑の起きる場所は、スタンダードセルの配置が混雑していて、消費電力が大きくなる傾向にある。特に、ステップＳ２７のＩＲドロップ判定でＮＧとなった場合に、ステップＳ２４のＲｉｎｇ状電源配線の追加を行う際、図１７に示す２重のＲｉｎｇ状の電源配線を配置することで、ＩＲドロップ、あるいは、エレクトロマイグレーションを強化する効果がある。
【００５７】
＜実施の形態３＞
本実施の形態３は、上述した実施の形態１の一実施例である。本実施の形態３にかかる設計装置は、所定の間隔より狭い間隔で電源配線を形成する電源配線処理部をさらに備える。そして、補正部は、混雑領域と重なる位置に形成されたビアに隣接するビアと、当該隣接するビアに接続する電源配線とを残し、当該残された電源配線及びビアの外側の電源配線及びビアが前記所定の間隔となるように削除するものである。これにより、混雑領域を囲む処理が単に形成済みの電源配線及びビアを間引くことで実現でき、処理が容易となる。
【００５８】
さらに、本実施の形態３にかかる補正部は、隣接するビア及び当該隣接するビアに接続する電源配線を残す以外に、混雑領域と重なる位置に形成されたビアに接続する電源配線及び当該電源配線と所定間隔で形成された電源配線を基準の電源配線群とし、当該基準の電源配線群以外の電源配線を削除し、かつ、当該基準の電源配線間の接続に用いられないビアを削除するものである。これにより、削除対象が明確となり、処理を効率化できる。
【００５９】
尚、本実施の形態３にかかる設計装置のその他の構成については、実施の形態１を用いることができるため、図示及び詳細な説明を省略する。
【００６０】
図１８は、本実施の形態３にかかる設計処理の流れを示すフローチャートである。実施の形態３では、実施の形態２のＲｉｎｇ状電源配線の追加をするステップＳ２４及び電源ビアの削除をするステップＳ２５を、局所的な配線混雑領域に存在する電源ビアの間引きを行うステップＳ３１と、電源ビアを削除した結果冗長となる部分の電源配線の間引きを行うステップＳ３２に変更するものである。また、ステップＳ２１に改良を加えている。
【００６１】
まず、本実施の形態３にかかる設計装置は、所定のファイルより電源配線の所定の幅、所定のピッチなどの設計規則を入力し、所定のピッチの情報を半分のピッチへ変換し、電源配線の構成を行う（Ｓ２１ａ）。つまり、本実施の形態３にかかる設計装置は、所定の間隔より狭い間隔で電源配線を形成する。これに伴い、ビアも所定の間隔より狭く形成する。そのため、上述した実施の形態２に比べて、２倍の電源配線及びビアを構成する。
【００６２】
次に、設計装置は、ネットリストと呼ばれるデザイン情報とタイミング制約に基づいて、セル配置を行う（Ｓ２２）。そして、設計装置は、前記ステップＳ２２のセル配置により配置されたセルが持つピン情報と、前記ネットリストが持つ接続情報により信号配線の経路を見積もり、前記見積もり結果から配線混雑エリアの設定を行う（Ｓ２３）。
【００６３】
ここで、設計装置は、配線混雑エリアと、電源ビアとの重なりを検索し、検索された電源ビアの削除と、検索された電源ビアに隣接する電源ビアの属性の変更を行う、電源ビアの間引きを行う（Ｓ３１）。つまり、設計装置は、混雑領域と重なる位置に形成されたビア自体を削除し、当該ビアに隣接するビアを残すために属性を変更する。そして、属性が変更されたビアは、配線混雑エリアを囲む電源配線上のビアである。よって、隣接するビアを残すことは、すなわち、配線混雑エリアを囲む電源配線自体も残すことといえる。
【００６４】
そして、設計装置は、所定のピッチに該当する電源配線に接続を持つ電源ビアの属性を変更し、属性の変更の無い電源ビアを削除し、前記電源ビアの削除により冗長となった電源配線を削除する、電源配線の間引きを行う（Ｓ３２）。つまり、設計装置は、残された電源配線及びビアの外側の電源配線及びビアが前記所定の間隔となるように削除する。
【００６５】
その後、設計装置は、ステップＳ２３の信号配線経路の見積もり結果に基づいて、全ての信号配線が重なることが無い様に互いの経路を避けながら信号配線の配線処理を行う（Ｓ２６）。そして、設計装置は、ステップＳ２１ａの電源配線の構成の結果と、ステップＳ２２のセル配置の結果から、各セルへの電源供給が不足していないか検証するＩＲドロップ判定を行う（Ｓ２７）。ＩＲドロップ判定の結果がＮＧの場合には、電源ビアの間引き行うステップＳ３１に戻り、ＩＲドロップ判定の結果がＯＫの場合、処理を終了する。
【００６６】
尚、ステップＳ３１の電源ビアの間引きと、ステップＳ３２の電源配線の間引きは、順番を入れ替えても良い。
【００６７】
続いて、本実施の形態３にかかる電源配線及びビアの配置の例について、図を用いて説明する。尚、以下では、ＶＳＳ配線に着目した図であり、ＶＤＤ配線は破線で示すものとする。また、ＶＳＳ配線に着目した説明を行うが、ＶＤＤ配線についても同様であるため省略する。
【００６８】
図１９は、本実施の形態３にかかる電源ビアの削除の例を示す図である。図１９は、ステップＳ２１の電源配線の構成で配置した第７層ＶＳＳ配線２ａと、第４層ＶＳＳ配線３ａと、ＶＳＳ４７ビア４で構成される電源配線の構成結果を示す。その上で、ステップＳ３１の電源ビアの間引きにて、配線混雑エリア群１ａと重なっていたＶＳＳ４７ビア４の削除を行った結果を示している。
【００６９】
図２０は、本実施の形態３にかかる電源配線の削除の例を示す図である。まず、設計装置は、図１９で削除したビアに隣接するビアの属性を変更する。言い換えると、配線混雑エリア群１ａを囲む第７層ＶＳＳ配線２ａ及び第４層ＶＳＳ配線３ａ上のビアの属性を変更する。そして、設計装置は、配線混雑エリア群１ａを囲む第７層ＶＳＳ配線２ａ及び第４層ＶＳＳ配線３ａの内側に存在する電源配線を削除する。図２０はその結果を示している。
【００７０】
図２１は、本実施の形態３にかかる電源ビアの間引きの例を示す図である。ステップＳ２１ａの電源配線の構成では、第７層ＶＳＳ配線２ａ及び第４層ＶＳＳ配線３ａがそれぞれ所定のピッチの半分で配置されている。つまり、所定の間隔より狭い間隔で電源配線が形成されている。そのため、ＶＳＳ４７ビア４も同様の間隔で形成されている。
ここで、設計装置は、まず、図１９で削除したビアに接続する第７層ＶＳＳ配線２ａ及び第４層ＶＳＳ配線３ａを選択し、当該選択した電源配線からそれぞれ所定の間隔で形成された第７層ＶＳＳ配線２ａ及び第４層ＶＳＳ配線３ａを選択する。そして、設計装置は、これら選択された電源配線を基準の電源配線群とする。図２１では、矢印で示された第７層ＶＳＳ配線２ａ及び第４層ＶＳＳ配線３ａが基準の電源配線群となる。つまり、基準の電源配線群は、所定の間隔で形成された電源配線群である。そして、設計装置は、基準の電源配線群の交点上に形成されたビアの属性を変更する。その後、設計装置は、属性の変更がされなかったＶＳＳ４７ビア４の削除を行う。図２１はその結果を示している。
【００７１】
図２２は、本実施の形態３にかかる電源配線の間引きの例を示す図である。図２２では、図２１においてＶＳＳ４７ビア４が削除された結果冗長となった電源配線である、第７層ＶＳＳ配線２ａ及び第４層ＶＳＳ配線３ａを削除した結果を示している。つまり、設計装置は、配線混雑エリア群１ａを囲む電源配線及び基準の電源配線群以外の電源配線を削除する。図２２は、その結果を示している。
【００７２】
以上の説明は、第７層ＶＳＳ配線と、第４層ＶＳＳ配線と、第７層ＶＳＳ配線と第４層ＶＳＳ配線との間に生成される４７ビアを用いているが、他の配線層でも同様に実施できることは言うまでも無い。
【００７３】
続いて、Ｒｉｎｇ状電源配線に、第１層ＶＳＳ配線を用いる場合を、第４層ＶＳＳ配線と第１層ＶＳＳ配線と、第４層ＶＳＳ配線と第１層ＶＳＳ配線との間に生成されるＶ１４ビアを用いて説明する。
【００７４】
図２３は、本実施の形態３にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源ビア及び電源配線の削除の例を示す図である。上述した第７層ＶＳＳ配線と、第４層ＶＳＳ配線と、第７層ＶＳＳ配線と第４層ＶＳＳ配線との間に生成される４７ビアを用いた説明と異なる点は、既存の第１層ＶＳＳ配線を削除せずに、第４層Ｒｉｎｇ状電源配線のみを削除してＲｉｎｇ状電源配線を生成する点である。第１層ＶＳＳ配線は、追加又は削除を行うことができないためである。図２３では、ステップＳ３１の電源ビアの間引きにて、配線混雑エリア群１ａの上下である、第７層ＶＳＳ配線の所定のピッチに相当する区間の第４層ＶＳＳ配線３ａを削除した結果を示している。
【００７５】
図２４は、本実施の形態３にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源ビアの間引きの例を示す図である。ステップＳ３２の電源配線の間引きにおいて、設計装置は、基準の電源配線群に該当する矢印の部分の第４層ＶＳＳ配線３ａと、第１層ＶＳＳ配線５とが重なる部分のＶＳＳ１４ビア６の属性を変更する。そして、設計装置は、属性の変更がなかったＶＳＳ１４ビア６の削除を行う。図２４は、その結果を示している。
【００７６】
図２５は、本実施の形態３にかかるＲｉｎｇ状電源配線に第１層ＶＳＳ配線を用いた場合の電源配線の間引きの例を示す図である。図２５では、図２４においてＶＳＳ４７ビア４が削除された結果冗長となった電源配線である、第４層ＶＳＳ配線３ａを削除した結果を示している。
【００７７】
尚、ステップＳ３１の電源ビアの間引きにて、属性の変更を行うビアを、隣接するビアのさらに先のビアの属性も同時に変更することで、実施の形態２と同様に、図１７に示す、２重のＲｉｎｇ状電源配線を生成することができる。
【００７８】
上記実施の形態２では、信号配線経路の見積り処理を行うときには、Ｒｉｎｇ状電源配線が存在していない。しかし、本実施の形態３を用いることで、信号配線の見積り処理の時に、Ｒｉｎｇ状電源配線に該当する部分が存在していることになる。冗長部分を削除することは、信号配線の完成をより容易にすることが可能である。
【００７９】
＜実施の形態４＞
本実施の形態４は、上述した実施の形態２及び３を組み合わせたものである。本実施の形態４では、配線混雑領域のサイズや他の配線混雑領域との位置関係に応じて、配線混雑領域ごとにＲｉｎｇ状電源配線を追加するか、既存の電源配線を間引くかを選択的に実行するものとする。これにより、上述の効果を奏すると共に、セル配置に対して柔軟に電源配線及びビアを形成できる。
【００８０】
図２６は、本実施の形態４にかかる配線混雑見積りの結果とＲｉｎｇ状電源配線との関係の例を示す図である。図２６の左上側では、実施の形態２のようにＲｉｎｇ状電源配線を追加しており、図２６の右側では、既存の電源配線を間引いていることを示す。
【００８１】
＜その他の実施の形態＞
尚、上述した関連技術にかかる図２７において、ステップＳ９２の電源配線の構成にて生成する電源配線及びスタックビアは、後から実施するステップＳ９６の信号配線の配線処理における信号配線を阻害する働きを持つものである。そのため、繰り返し配置される電源配線のピッチは、極力大きい値が望ましい。ところが、電源配線のピッチが大きすぎた場合、ステップＳ９７のＩＲドロップ判定にてＮＧの判定になり、再レイアウトをせざるを得なくなる為、ぎりぎりＯＫの判定になるピッチを採用するのが一般的である。
【００８２】
また、図２７のステップＳ９６の信号配線の配線処理において、信号配線を行う際、大抵の場合、大雑把な配線を行った後、信号配線同士のショートが発生している箇所に対し、ショートを発生させている信号配線を一旦削除し、配線しなおすということを繰り返す。そして、信号配線同士のショートが全てなくなった時点で信号配線の完成となる。ステップＳ９４の信号配線経路の見積りにて、局所的な配線混雑と見積もられた箇所では、前記、信号配線のショートを無くしきれないことが往々にしてある。そのため、ステップＳ９２の電源配線の構成で生成したスタックビアを取り除けば、信号配線経路が増え、信号配線のショートを無くすことができると考えられる。しかし、もともと、ＩＲドロップ又はエレクトロマイグレーションを満足するぎりぎりのピッチで配置されている。そのため、信号配線の混雑箇所のスタックビアを取り除いたが為に、後々、半導体集積回路装置の回路動作が不正になるか、又は、最悪の場合、電源配線の溶断による故障を引き起こしてしまう可能性がある。
【００８３】
本実施の形態１〜４は、次のように表現することもできる。すなわち、半導体集積回路のレイアウト設計において、信号配線の経路を見積もり、その結果から信号配線の局所的な混雑の有無を見積もるための信号配線経路の見積り手段と、該局所的な配線混雑領域のビアを削除するための電源ビア削除手段と、前記局所的な配線混雑領域の周囲に所定の長さ以下の電源配線で構成されるＲｉｎｇ状電源配線追加を行う手段とを有する。そして、ビアと隣接のビアとの間隔が所定のピッチ以下の距離で電源配線を完成することにより、信号配線の配線混雑の緩和とＩＲドロップ、及び、エレクトロマイグレーションの基準値達成を同時に解決することできる効果がある。
【００８４】
または、半導体集積回路のレイアウト設計において、信号配線の経路を見積もり、その結果から信号配線の局所的な混雑の有無を見積もるための信号配線経路の見積り手段と、該局所的な配線混雑領域のビアを削除し、隣接ビアを残すことで電源ビアの間引きを行う手段と、該電源ビアの削除に伴う冗長部分の電源配線を削除する電源配線の間引き手段とを有する。そして、ビアと隣接のビアとの間隔が所定のピッチ以下の距離で電源配線を完成することにより、信号配線の配線混雑の緩和とＩＲドロップ、及び、エレクトロマイグレーションの基準値達成を同時に解決することできる効果がある。
【００８５】
さらには、半導体集積回路のレイアウト設計であって、前記レイアウト設計の電源配線において、半導体集積回路内の配線混雑小領域を見積る配線混雑見積り手段と、該配線見積りの結果からビアを削除するビア削除手段と、該削除したビアから所定の範囲内のビアと該所定の範囲内のビアに接続する電源配線を生成または既存の配線を残す電源配線手段とを有し、配線混雑領域を囲む形で電源配線を形成し、かつ、所定の距離以下でビアが形成されることを特徴とする半導体集積回路装置のレイアウト設計方法といえる。
【００８６】
そして、上記の電源配線手段において、電源配線を、所定のピッチの半分、あるいは、それ以下のピッチで生成し、配線混雑領域を取り囲む形で電源配線を形成、かつ、所定の距離以下でビアを形成し、他の領域を所定のピッチにて等間隔の電源配線を形成することを特徴とする半導体集積回路装置のレイアウト設計方法ともいえる。
【００８７】
または、上記の電源配線手段において、電源配線を所定のピッチの半分、あるいは、それ以下のピッチで生成し、配線混雑領域を取り囲む形の電源配線と、該電源配線部のビアと、該ビアから所定の距離以下に配置されたビアと、該ビアに接続する電源配線と、該電源配線を含む所定のピッチの電源配線を残す手段と、他の冗長な部分を削除する手段とを有することを特徴とする半導体集積回路装置のレイアウト設計方法ということもできる。
【００８８】
さらに、本願は上述した実施の形態のみに限定されるものではなく、既に述べた本願の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の実施の形態では、ハードウェアの構成として説明したが、本実施の形態は、これに限定されるものではない。本実施の形態は、上述した処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。
【００８９】
上述の例において、プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、ＤＶＤ（Digital Versatile Disc）、ＢＤ(Blu-ray(登録商標) Disc)、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００９０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【００９１】
１  配線混雑見積り用小エリア
１ａ  配線混雑エリア群
１ｂ  電源ビア削除対象外配線混雑エリア群
２ａ  第７層ＶＳＳ配線
２ｂ  第７層Ｒｉｎｇ状電源配線
３ａ  第４層ＶＳＳ配線
３ｂ  第４層Ｒｉｎｇ状電源配線
４  ＶＳＳ４７ビア
４ａ  ＶＳＳ４７ビア
５  第１層ＶＳＳ配線
６  ＶＳＳ１４ビア
１０  サーバ
１１  記憶媒体
１２  設計プログラム
２０  ネットワーク
３１  クライアント装置
３２  クライアント装置
４０  設計装置
４１  検出部
４２  判定部
４３  補正部
４４  削除部
ＡＲ  領域
４９１  ビア
４９２  ビア
ＰＵ１  パワーユニット
ＰＵ２  パワーユニット
ＰＵ３  パワーユニット
ＰＵ４  パワーユニット
【図１】
2014060355.tif 000003
【図２】
2014060355.tif 000004
【図３】
2014060355.tif 000005
【図４】
2014060355.tif 000006
【図５】
2014060355.tif 000007
【図６】
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【図７】
2014060355.tif 000009
【図８】
2014060355.tif 000010
【図９】
2014060355.tif 000011
【図１０】
2014060355.tif 000012
【図１１】
2014060355.tif 000013
【図１２】
2014060355.tif 000014
【図１３】
2014060355.tif 000015
【図１４】
2014060355.tif 000016
【図１５】
2014060355.tif 000017
【図１６】
2014060355.tif 000018
【図１７】
2014060355.tif 000019
【図１８】
2014060355.tif 000020
【図１９】
2014060355.tif 000021
【図２０】
2014060355.tif 000022
【図２１】
2014060355.tif 000023
【図２２】
2014060355.tif 000024
【図２３】
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【図２４】
2014060355.tif 000026
【図２５】
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【図２６】
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【図２７】
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【図２８】
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