(57)【要約】      （修正有）【課題】バウンダリスキャンテスト機構を有するＩＣチップ間の双方向信号線において発生した断線、短絡の欠陥を確実に発見し、その欠陥が発生している信号線を特定する電気検査法を提供する。【解決手段】ＩＣチップ４，５内に内蔵されているバウンダリスキャンテスト用回路を流用してＩＣチップ間の双方向信号線１１を検査する方法に関するものである。検査時にＩＣチップ間の検査対象である双方向信号線につながる１個以上の３状態ゲートからＨｉｇｈもしくはＬｏｗ信号を出力し、それ以外の１個以上のゲートからそれと反対の論理レベル信号を出力し、さらにそれ以外のゲートはノンアクティブモードにして、その検査対象信号線に電源電流が流れるように検査対象回路のバウンダリスキャンフリップフリップに検査信号を与え、その時に電子回路に流れる電源電流を測定し、その異常により検査対象信号線を検査する。【選択図】図３
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【特許請求の範囲】
【請求項１】
バウンダリスキャンテスト機構を内蔵するＩＣ、ＩＣチップ間の双方向信号線の検査法
【請求項２】
バウンダリスキャンテスト機構を内蔵するＩＣ、ＩＣチップにつながる双方向信号線の検査法
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＩＣ、ＩＣチップの双方向信号線の欠陥を確実に見つけ出す電気検査法に関する。
【背景技術】
【０００２】
電子機器の小型化要求から狭ピッチのプリント配線板やＢＧＡ  ＩＣを用いて電子回路が作られるようになってきた。ＢＧＡ  ＩＣを使用して回路を作製するとプリント配線板とＩＣ間を接続する信号線の信号をプローブ等を使って直接測定できないため、ＩＣにバウンダリスキャンテスト機構を組み込んでその信号線の検査をするようになってきた。またその検査を可能とする検査用回路や制御信号がＩＥＥＥ１１４９．１として既に標準化されている（非特許文献１参照）。
【０００３】
またＩＣチップをＩＣパッケージ内で積層する３次元実装ＩＣにおいてもＩＣチップ間の接続部の信号の直接測定が行えないため、各ＩＣチップにバウンダリスキャンテスト機構が組み込まれるようになってきた。
【０００４】
図１はバウンダリスキャンテスト機構を組み込んだＩＣもしくはＩＣチップを用いて作られた電子回路の一例である。バウンダリスキャンテストを可能にするためにバウンダリスキャンフリップフロップがＩＣの内部論理回路とＩＣもしくはＩＣチップの入出力端子間に挿入される。バウンダリスキャンフリップフロップにはデータレジスタセル６とコントロールセル７の２種類がある。データレジスタセルには入出力信号線への入出力データを記憶する。コントロールセルには双方向信号線への信号の出力を制御するためのデータを記憶する。それらのセルは直列に接続されている。それらのセルはセルへの入力信号をそのまま出力するモードと、セルへの入力信号を取り込んだり隣接セルからのデータをシフト転送して入力した信号を出力するモードの２種類の動作モードが用意されている。前者の動作モードは電子回路の通常動作時に、後者の動作モードはバウンダリスキャンテスト時に使用する。
【０００５】
図１の信号線１０をバウンダリスキャンテスト法で検査する場合は、ＴＤＩ端子からＨｉｇｈもしくはＬｏｗ信号を入力した後、シフト動作を繰り返し、信号線１０につながる４のＩＣ＃１またはＩＣチップ＃１のデータレジスタセルに設定する。その信号を信号線１０につながる５のＩＣ＃２またはＩＣチップ＃２内のデータレジスタセルに取り込み、４のＩＣ＃１またはＩＣチップ＃１からの論理信号が正しく取り込めたかをシフト動作を繰り返しＴＤＯ端子まで伝搬し調べる。４のＩＣ＃１またはＩＣチップ＃１から出力した論理信号が正しく伝わっていなければ信号線１０に欠陥が発生しているとバウンダリスキャンテスト法では判定する。これらの検査過程を制御するためにＴＡＰ制御回路がＩＣまたはＩＣチップ内に組み込まれており、その仕様ならびにＴＭＳ、ＴＣＫ、ＴＲＳＴなどの制御用信号もＩＥＥＥ１１４９．１で規定されている。
【０００６】
図１の信号線１０は４のＩＣ＃１またはＩＣチップ＃１から５のＩＣ＃２またはＩＣチップ＃２の一方向に信号が伝搬する一方向信号線である。それに対して信号線１１は４のＩＣ＃１またはＩＣチップ＃１から５のＩＣ＃２またはＩＣチップ＃２の方向だけでなく、その逆の方向にも信号が伝送できる双方向信号線である。双方向に信号伝送ができるように双方向信号線の両端には図１に示すように３状態ゲートがつながり、信号伝送時にはそのどちらかのゲートをアクティブ（活性）モードに、それ以外のゲートをノンアクティブ（非活性）モードで動作させる。アクティブモード時には３状態ゲートの入力信号と同じ論理レベルの信号がそのゲートから出力される。一方、ノンアクティブモード時には３状態ゲートの出力がハイインピーダンス状態となる。双方向信号線をバウンダリスキャンテストする場合は、コントロールセルにその信号線につながる３状態ゲートの動作モードを設定するデータを記憶させ、信号の伝送方法を固定し、一方向信号線として検査することになっている。
【０００７】
ＩＥＥＥ１１４９．１ではデータレジスタセル、コントロールセルが標準化されている（非特許文献１参照）。図１は双方向信号線を１個のコントロールセルと２個のデータレジスタセルで実現する方法を示している。それ以外に１個のコントロールセルと１個のデータレジスタセルで実現する方法が用意されている。図２はその場合の実現例である。この場合も図１の場合と同様に双方向信号線を一方向信号線に設定し検査することになっている。
【０００８】
実際にはＩＣまたはＩＣチップの信号線には入力保護回路、出力保護回路がつながっている。本発明ではそれらの保護回路は検査対象とせず、ＩＣまたはＩＣチップにつながる双方向信号線のみを検査対象とする。図１の信号線１１は本発明における検査法の検査対象信号線の一例である。
【０００９】
電子回路製造時に双方向信号線において断線や短絡の欠陥が発生することがある。そのため電子回路出荷前だけでなくその電子回路の各製造工程においても双方向信号線の検査が必要となっている。ＩＥＥＥ１１４９．１で規定されている検査法でそれらの双方向信号線を検査しようとすると、検査対象回路が大規模になりＩＣまたはＩＣチップの個数が増えるとＴＤＯまでのシフト動作が増え、検査時間が増大するという問題が発生する。検査時間の増大は電子回路の価格上昇を招くため、できるだけ検査時間の短い検査法の開発が求められている。
【００１０】
双方向信号線に発生する欠陥によりＬｏｗ信号がＨｉｇｈ信号に、逆にＨｉｇｈ信号がＬｏｗ信号に時間的に変化する不具合が発生することがある。特許文献１ではその欠陥を信号リークと呼び、その検査法が述べられている。信号リークは双方信号線に発生する短絡により発生する。その検査法は検査対象である１本の双方向信号線にＨｉｇｈもしくはＬｏｗ信号の電圧を設定した後、その双方向信号線につながるすべての３状態ゲートをノンアクティブモードにし、その信号線をフローティング状態にする。その信号線に信号リークが発生していなければその信号線の電圧は設定したＨｉｇｈもしくはＬｏｗ信号の電圧を保持し続ける。それに対してその信号線に信号リークが発生していればその信号線の電圧はＨｉｇｈとＬｏｗ信号の中間の電圧となる。図１には記載していないが、通常、ＩＣおよびＩＣチップの入力端子とバウンダリスキャンフリップフロップ間には入力保護回路とバッファゲートが内蔵されている（特許文献１参照）。一般にバッファゲートの入力電圧がＨｉｇｈとＬｏｗ信号の中間の電圧となると、ＨｉｇｈとＬｏｗ信号の電圧の時よりも大きな電源電流がそのゲートに流れることから、双方向信号線に信号リークが発生しているとその双方向信号線を入力とするバッファゲートに正常時よりも大きな電源電流が流れる。特許文献１の検査法ではこの原理に基づき双方向信号線を検査しており、双方向信号線にＨｉｇｈもしくはＬｏｗ信号の電圧を設定した後、指定時間後の電源電流を測定し、過大な電源電流が観測されればその信号線に信号リークが発生していると判定する。ＩＥＥＥ１１４９．１によるバウンダリスキャンテスト法では検査対象である双方向信号線の論理値をデータレジスタセルに取り込み、シフト動作を行ってＴＤＯ端子まで伝搬し論理異常が発生していないか調べ検査するのに対し、その検査法ではそのシフト動作を行わなくてもすむため、高速検査が可能となる。
【００１１】
特許文献１の検査法は信号リークは検出できるが、断線は発見できない場合がある。現実には双方向信号線に断線が発生する。断線が発生した場合はその双方向信号線に設定できる電圧が不定となり、ＩＥＥＥ１１４９．１による論理値測定による検査では見逃す場合があるし、特許文献１の検査法でも見逃す可能性がある。
【００１２】
特許文献２で述べられている検査法によりバウンダリスキャンフリップフロップを内蔵したＩＣ間の双方向信号線に発生した断線や短絡は発見できる。その検査法を使うことで双方向信号線だけでなく、それにつながる保護回路まで検査できる。しかし、ＩＣまたはＩＣチップ内にその検査法による検査を可能にするためのＩＥＥＥ１１４９．１で規定されていない専用の検査用制御回路を追加する必要がある。回路の開発期間を短縮するために、他社等で開発されたＩＥＥＥ１１４９．１に準拠したＩＣまたはＩＣチップを流用した回路設計が今後、ますます増えることが予想されるが、そのようにして作られた回路はその検査法では検査できない。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−７８３５２号公報
【特許文献２】特開２０１０−２４９６８９号公報
【非特許文献】
【００１４】
【非特許文献１】ケン・パーカー著、（亀山修一監訳）  「バウンダリスキャンハンドブック第３版」、青山社、２０１２年
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ＩＥＥＥ１１４９．１に準拠したバウンダリスキャンテスト機構を有するＩＣ、ＩＣチップの双方向信号線において発生した断線、短絡の欠陥を確実に発見、ならびにその欠陥が発生している信号線を特定する電気検査法を提供する。
【課題を解決するための手段】
【００１６】
本発明はＩＣまたはＩＣチップ内に内蔵されているＩＥＥＥ１１４９．１に準拠したバウンダリスキャンテスト用回路を流用してＩＣ、ＩＣチップの双方向信号線を検査する方法に関するものである。その検査法では検査時にＩＣ、ＩＣチップの検査対象である双方向信号線につながる１個以上の３状態ゲートからＨｉｇｈもしくはＬｏｗ信号を出力し、それ以外の１個以上のゲートからそれと反対の論理レベル信号を出力し、さらにそれ以外のゲートはノンアクティブモードにして、その検査対象信号線に電源電流が流れるように検査対象回路のバウンダリスキャンフリップフリップに検査信号を与え、その時に電子回路に流れる電源電流を測定し、その異常により検査対象信号線を検査する。
【００１７】
検査時にのみ検査対象信号線に電源電流を流して検査するため、その電源電流が過大であれば検査対象回路を壊す可能性がある。それを防止するために検査時に電流制限用回路を検査対象電子回路の電源電圧を供給する電圧源に直列に挿入してもよい。また電源電流は検査対象回路の電源電圧供給端子であるＶＤＤ端子で測定してもよいし、ＧＮＤ電位を供給するＶＳＳ端子で測定してもよい。
【発明の効果】
【００１８】
近年の回路の小型化要求に伴い、狭ピッチプリント配線板やBGA  ICの使用が進み、また、ICチップを積み上げて作製する３次元実装ICや部品内蔵基板が出現し、IC間、ICチップ間の信号線を観測したり、その信号を直接計測することができなくなっている。そのため、IC間、ICチップ間の信号線の検査を容易とするためにＩＥＥＥ１１４９．１に準拠したバウンダリスキャンテスト機構がIC内、ICチップ内に組み込まれるようになってきている。
【００１９】
本発明はそのバウンダリスキャンテスト機構を流用し、ＩＣ間、ＩＣチップの双方向信号線に発生する欠陥を、検査用の特別な回路を追加することなく、単に検査用信号を工夫するだけで発見し、欠陥発生信号線も特定できるようになるため、電子回路の信頼性を上げることができる。その一方で、他社等で開発されたＩＥＥＥ１１４９．１に準拠したＩＣやＩＣチップを流用して電子回路設計が行えるため、電子回路の開発期間も短縮することができる。
【図面の簡単な説明】
【００２０】
【図１】２個のデータレジスタセルを用いた双方向信号線のバウンダリスキャンテスト法
【図２】ＩＥＥＥ１１４９．１に準拠した１個のデータレジスタセルを用いた双方向信号線の実現法
【図３】本発明による双方向信号線の検査法による検査例
【図４】本発明の検査法の検査原理
【図５】３個のＩＣまたはＩＣチップ間をつなぐ双方向信号線の検査例
【発明を実施するための形態】
【００２１】
１本の双方向信号線で２個のＩＣまたはＩＣチップを接続する場合と、３個以上のＩＣまたはＩＣチップを接続する場合がある。以下ではそれらの場合に分けて実施の形態を述べる。
【００２２】
（実施の形態１）
図３は本発明の検査法による検査の一例である。図３での検査対象信号線は検査対象信号線１１である。
【００２３】
この信号線を検査するため、本発明による検査法では１６と１７の３状態バッファゲートにつながるコントロールセルからＨｉｇｈ信号をそれらのゲートに与え、両ゲートともアクティブモードに設定する。さらに検査対象信号線１１につながる３状態バッファゲートの１つからＨｉｇｈ信号、もう一方の３状態バッファゲートからＬｏｗ信号を出力させる。それにより電源電流ＩＤＤが検査対象信号線に流れる。その電流を測定し、それが正常回路でのその電流のばらつき範囲を超えていればその検査対象双方向信号線に欠陥が発生していると判定する。
【００２４】
図３では３状態バッファゲート１６からはＨｉｇｈ信号を、３状態バッファゲート１７からはＬｏｗ信号を検査対象信号線１１に出力させた例である。このとき２０の電流経路＃１に電源電流ＩＤＤが流れる。図４はこの電流が流れる原理を示したものである。
【００２５】
図４の検査対象信号線１１の検査時には１６の３状態バッファゲート＃１内のｐＭＯＳであるＭ１がｏｎ状態、ｎＭＯＳであるＭ２がｏｆｆ状態となり、１７の３状態バッファゲート＃２内のｐＭＯＳであるＭ３がｏｆｆ状態、ｎＭＯＳであるＭ４がｏｎ状態となるので、２０の電流経路＃１で電源電流ＩＤＤが検査対象信号線１１に流れる。もし検査対象信号線１１に完全に断線する欠陥が発生するとこの電流が流れないし、断線が発生し一部が導通し高抵抗でつながる欠陥が発生すると正常時の電流に比べ小さな電流が流れる。それによりそれらの断線は本検査法で発見する。
【００２６】
図４には図３の電流制限回路１３を記載していないが、もしそれがないと過大電流がその電流経路に流れて検査対象回路を壊す可能性がある。それを防止するために電流制限回路１３を挿入した状態で本検査法で検査してもよい。
【００２７】
本検査法は双方向信号線につながる３状態バッファゲートから相異なる論理信号を出力し断線を発見しようとする方法である。そのため図３の電子回路の検査時に、１６の３状態バッファゲート＃１からＬｏｗ信号を、１７の３状態バッファゲート＃２からはＨｉｇｈ信号を出力させて検査してもよい。
【００２８】
検査対象信号線の断線だけでなく、その検査対象信号線と隣接する信号線との短絡も本検査法で発見することができる。その短絡を発見するために、検査対象の双方向信号線につながる３状態バッファゲートからＨｉｇｈ信号を出力し、それ以外の３状態バッファゲートはノンアクティブ状態にし、さらにその双方向信号線に隣接する信号線にはＬｏｗ信号を出力する。この状態では正常回路では電源電流は流れないが、隣接信号線との間に短絡が発生した場合は過大な電源電流が流れるため、その方法で検査する。この検査でＨｉｇｈ信号を出力する３状態バッファゲートからＬｏｗ信号を出力し、隣接信号線にＨｉｇｈ信号を設定しても、同様に検査できるので、そのようにして検査してもよい。また双方向信号線の断線を発見する検査入力を印加した状態で、隣接信号線にＬｏｗ信号を設定して検査してもよい。それは双方向信号線につながるＨｉｇｈ信号を出力する３状態バッファゲートの電源電流がＬｏｗ信号を出力する３状態バッファゲートだけでなく、短絡した信号線にも電源電流が流れ、正常時の電源電流と異なる電流が流れることがあるためである。
【００２９】
また電源電流ＩＤＤは図３のＶＤＤ端子１４で測定してもよいし、ＶＳＳ端子１５に流れる電流を測定してもよい。
【００３０】
（実施の形態２）
電子回路では１本の双方向信号線で３個以上のＩＣまたはＩＣチップをつなぐ場合がある。図５は１本の双方向信号線で３個のＩＣまたはＩＣチップをつなぐ場合の例である。そのような双方向信号線を検査する場合を以下では図５を例に説明する。
【００３１】
図５では、検査対象信号線１１により、４のＩＣ＃１またはＩＣチップ＃１と２７のＩＣ＃３またはＩＣチップ＃３間を接続する信号線を検査する場合のコントロールセル、データレジスタセルに与える論理信号を記載している。それらの信号により、１６の３状態バッファゲート＃１と３１の３状態バッファゲート＃３をアクティブモードにし、１７の３状態バッファゲート＃２をノンアクティブモードに設定し、１６の３状態バッファゲート＃１からはＨｉｇｈ信号を、３１の３状態バッファゲート＃３からはＬｏｗ信号を出力する。それにより正常回路では３２の電流経路＃２に沿って電源電流ＩＤＤが流れる。もしその経路上に断線が発生した場合はその電源電流が正常回路における電源電流よりも小さくなる。それにより本検査法でその経路上の断線を発見する。１６の３状態バッファゲート＃１と１７の３状態バッファゲート＃２との間の信号線を検査する場合は、１６の３状態バッファゲート＃１からＨｉｇｈ信号を、１７の３状態バッファゲート＃２からＬｏｗ信号を出力、もしくは１６の３状態バッファゲート＃１からＬｏｗ信号を、１７の３状態バッファゲート＃２からＨｉｇｈ信号を出力する。さらに、３１の３状態バッファゲート＃３をノンアクティブモードに設定し、その状態で電源電流ＩＤＤを測定すればよい。
【００３２】
上記のことから本検査法で断線が検査対象信号線１１のどこに発生しているか特定することもできる。３３の信号分岐箇所と３１の３状態バッファゲート＃３の間の信号線に断線が発生していた場合は、１６の３状態バッファゲート＃１からＨｉｇｈ信号、３１の３状態バッファゲート＃３からはＬｏｗ信号、１７の３状態バッファゲート＃２をノンアクティブモードに設定したときに電源電流に異常が現れる。１６の３状態バッファゲート＃１からＬｏｗ信号、３１の３状態バッファゲート＃３からはＨｉｇｈ信号、１７の３状態バッファゲート＃２をノンアクティブモードに設定したときにも電源電流に異常が現れる。同様に３３の信号分岐箇所と１７の３状態バッファゲート＃２との間の信号線に断線が発生していた場合は、１６の３状態バッファゲート＃１からＨｉｇｈ信号、１７の３状態バッファゲート＃２からはＬｏｗ信号、３１の３状態バッファゲート＃３はノンアクティブモードに設定したときと、１６の３状態バッファゲート＃１からＬｏｗ信号、１７の３状態バッファゲート＃２からはＨｉｇｈ信号、３１の３状態バッファゲート＃３はノンアクティブモードに設定したときに電源電流に異常が現れる。３３の信号分岐箇所と１６の３状態バッファゲート＃１との間に断線が発生していた場合は上記の２つの検査の両方で電源電流に異常が現れる。そのため本検査法で断線発生箇所も特定できるため、そうする。
【００３３】
検査対象信号線の中で断線の発生箇所がどこかまで特定せずに、単に検査対象信号線のどれかに断線が発生していることを調べるだけなら、検査対象信号線がつながる３状態バッファゲートのどれかにＨｉｇｈ信号、その残りのすべての３状態バッファゲートにＬｏｗ信号を出力させた時の電源電流ＩＤＤで検査してもよい。たとえば図５の場合、１６の３状態バッファゲート＃１からＨｉｇｈ信号を、残りの１７の３状態バッファゲート＃２と３１の３状態バッファゲート＃３からＬｏｗ信号を出力した時の電源電流ＩＤＤで検査してもよい。それにより本検査法による検査入力数を減らすことができ、検査時間の短縮が可能となる。ただこの場合、検査対象信号線につながるＩＣまたはＩＣチップの個数が多い場合、正常回路における電流経路が複数個の経路を経由してＶＳＳ端子に流れ、断線発生により生じる電源電流の異常が小さくなり、断線の見逃しが発生する場合がある。その場合は検査時間が長くなるが、正常回路において１本の電流経路で電源電流が流れるように各３状態ゲートからの出力信号を決めるとよい。
【００３４】
図５のような回路における双方向信号線と隣接する信号線と間の短絡に関しても、図３の場合と同様に検査できるので、その方法で検査する。
【００３５】
特許文献２では本発明と同様にバウンダリスキャンレジスタに値を設定して検査対象の双方向信号線に電流を流しその電流の異常により検査している。その電流を流す経路を制御するために特許文献２ではその検査法専用の検査用制御回路をＩＣ内に組み込み検査している。それに対して、本検査法では電流経路はバウンダリスキャンフリップフロップに与える論理信号で制御するため、特許文献２のような検査用制御回路が不要となる。また特許文献２の検査法は検査対象信号線につながる２個以上の３状態ゲートうち１個はアクティブモードにし、残りのゲートすべてをノンアクティブモードにして検査する方法である。それに対して本検査法では検査対象信号線につながる２個以上の３状態ゲートをアクティブモードにして検査しており、本発明とその文献とでは検査法自体も異なっている。
【００３６】
（実施の形態３）
実施の形態１では検査対象回路がＩＣまたはＩＣチップで作られた電子回路としているが、図３で５のＩＣ＃２またはＩＣチップ＃２がない電子回路において、その電子回路とその外部回路とを接続する双方向信号線の検査にも本検査法は適用できる。その場合は図３内の５のＩＣ＃２またはＩＣチップ＃２と同じ機能を外部回路に持たせ、本検査法でその双方向信号線を検査する。
【産業上の利用可能性】
【００３７】
本発明はプリント配線板の上にＩＣをはんだ付けして作製する電子回路において、はんだ付け時に発生する欠陥の発見および欠陥発生箇所の特定が確実に行えるだけでなく、ＩＣ内でＩＣチップを積み上げて作製する電子回路の積み上げ時に発生する欠陥の発見および欠陥発生箇所の特定が確実に行えるという効果を有し、それらの回路の検査方法として有用である。
【符号の説明】
【００３８】
１  検査装置
２  電源電圧
３  検査対象回路
４  ＩＣ＃１またはＩＣチップ＃１
５  ＩＣ＃２またはＩＣチップ＃２
６  データレジスタセル
７  コントロールセル
８  外部入力信号線
９  外部出力信号線
１０  一方向信号線
１１  検査対象である双方向信号線
１２  一方向信号線
１３  電流制限回路
１４  ＶＤＤ端子
１５  ＶＳＳ端子
１６  ３状態バッファゲート＃１
１７  ３状態バッファゲート＃２
１８  データレジスタセル
１９  コントロールセル
２０  電流経路＃１
２１  コントロールセル＃１
２２  データレジスタセル＃１
２３  データレジスタセル＃２
２４  データレジスタセル＃３
２５  データレジスタセル＃４
２６  コントロールセル＃２
２７  ＩＣ＃３またはＩＣチップ＃３
２８  コントロールセル＃３
２９  データレジスタセル＃６
３０  データレジスタセル＃５
３１  ３状態バッファゲート＃３
３２  電流経路＃２
３３  信号分岐箇所
【図１】
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【図２】
2014202634.tif 000004
【図３】
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【図４】
2014202634.tif 000006
【図５】
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