(57)【要約】【課題】第１の領域上の層間絶縁膜内へのコンタクトホールの形成と、前記第２の領域上の層間絶縁膜の除去を同時に行うことにより、製造コストを低減する。【解決手段】半導体基板の第１および第２の領域上に層間絶縁膜を形成する工程と、第１の領域上の層間絶縁膜内へのコンタクトホールの形成と第２の領域上の層間絶縁膜の除去を同時に行う第１の工程と、を有することを特徴とする半導体装置の製造方法。【選択図】図９
2014011299.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１および第２の領域上に、層間絶縁膜を形成する工程と、
前記第１の領域上の層間絶縁膜内へのコンタクトホールの形成と、前記第２の領域上の層間絶縁膜の除去を同時に行う第１の工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の工程の前に更に、
前記半導体基板の第１の領域に、第１のトランジスタを形成する工程を有し、
前記第１の工程において、
前記第１のトランジスタの第１の拡散層を露出させるように、前記層間絶縁膜内にコンタクトホールを形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第1のトランジスタを形成する工程の後に更に、
前記第1のトランジスタの第２の拡散層に接続されるようにキャパシタを形成する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の工程の後に更に、
前記半導体基板の第１および第２の領域上に、高誘電率絶縁膜を形成する工程と、
前記半導体基板の第１の領域上の高誘電率絶縁膜を除去する工程と、
前記半導体基板の第１および第２の領域上に、導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記コンタクトホール内にコンタクトプラグ、および前記コンタクトプラグに接続されたビット線を形成し、前記第２の領域に第２のトランジスタ用のゲート電極の少なくとも一部を形成することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記導電膜は、不純物を含有するポリシリコン膜であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記高誘電率絶縁膜を形成する工程の後で、前記導電膜を形成する工程の前に更に、
前記高誘電率絶縁膜上に第1の金属膜を形成する工程と、
前記第１の金属膜上に、不純物を含有するポリシリコン膜を形成する工程と、
を有することを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記第２の領域は、ＮウェルおよびＰウェルを有し、
前記高誘電率絶縁膜を形成する工程において、
前記ＮウェルおよびＰウェル上にそれぞれ、高誘電率絶縁膜を有する第１および第２のゲート絶縁膜を形成し、
前記第１の金属膜を形成する工程において、
前記第1および第２のゲート絶縁膜上にそれぞれ別々に、第1および第２のゲート電極の一部として前記第1の金属膜を形成し、
前記ポリシリコン膜を形成する工程において、
前記ＮウェルおよびＰウェル上にそれぞれ、前記第1および第２のゲート電極の一部として別々に、前記ポリシリコン膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１のゲート絶縁膜および第1のゲート電極を有する前記第２のトランジスタは、ｎチャネル型のトランジスタを構成し、
前記第２のゲート絶縁膜および第２のゲート電極を有する前記第２のトランジスタは、ｐチャネル型のトランジスタを構成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の金属膜は、窒化チタン（ＴｉＮ）膜および窒化タンタル（ＴａＮ）膜からなる群から選択された少なくとも一種の膜であることを特徴とする請求項６〜８の何れか1項に記載の半導体装置の製造方法。
【請求項１０】
前記高誘電率絶縁膜は、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ケイ酸化ハフニウム（ＨｆＳｉＯ）膜、および酸化ランタン（Ｌａ2Ｏ3）膜からなる群から選択された少なくとも一種の膜であることを特徴とする請求項４〜９の何れか1項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、ゲート絶縁膜として高誘電率絶縁膜（ｈｉｇｈ−Ｋ膜）を有し、ゲート電極として金属膜とポリシリコン膜の積層膜を有するトランジスタが提案されている。このタイプのトランジスタは、ゲート絶縁膜である高誘電率絶縁膜により、リーク電流を低減したり、等価酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ：ＥＯＴ）を薄くして短チャネル効果を抑制することができる。また、ゲート電極として金属膜とポリシリコン膜の積層膜を用いることにより、ゲート電極の空乏化の防止、ゲート電極抵抗の低減を行うことができる。
【０００３】
特許文献１（特開２００７−３２９２３７号公報）には、シリサイドのゲート電極と、高誘電率絶縁膜のゲート絶縁膜を有する、ｎチャネル型とｐチャネル型のトランジスタが開示されている。
【０００４】
また、上記のゲート絶縁膜として高誘電率絶縁膜を有し、ゲート電極として金属膜とポリシリコン膜の積層膜を有するｎチャネル型のトランジスタとｐチャネル型のトランジスタを有し、ｎチャネル型とｐチャネル型のトランジスタの素子特性を変えるために、これらのトランジスタのゲート絶縁膜の構成を変えた半導体装置が提案されている。図１〜４および２４は、上記の構造を有する半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の製造方法を示したものである。図１〜４のメモリセル領域については図２４のＡ−Ａ’断面に相当する断面の構造を表し、これらの図面において、Ｘはメモリセル領域、Ｙは周辺回路領域を表す。なお、図２４においては、周辺回路領域Ｙの構造は省略している。
【０００５】
図１に示すように、半導体基板４の表面に素子分離領域９を形成し、メモリセル領域Ｘおよび周辺回路領域Ｙ内にそれぞれ、素子分離領域９で区画された活性領域４ａ、４ｂを形成する。メモリセル領域Ｘの活性領域４ａ内に、溝型のゲート電極１、ゲート絶縁膜２を形成する。溝型のゲート電極１上には、キャップ絶縁膜１０を形成する。メモリセル領域Ｘの半導体基板４上にビットコン層間絶縁膜５を形成する。この後、周辺回路領域Ｙにｎチャネル型のトランジスタ用のゲート絶縁膜６ａ、金属膜７ａ、およびポリシリコン膜８ａを形成する。この後、周辺回路領域Ｙにｐチャネル型のトランジスタ用のゲート絶縁膜６ｂ、金属膜７ｂ、およびポリシリコン膜８ｂを形成する。
【０００６】
図２に示すように、ビットコン層間絶縁膜５内に、半導体基板４を露出させるようにコンタクトホール１１を形成する。コンタクトホール形成に用いたフォトレジスト（図示していない）をマスクとして用いてメモリセル領域Ｘに不純物を注入する。これにより、メモリセル領域Ｘには、ソースまたはドレインとなる不純物領域３ａを形成する。この後、フォトレジストを除去する。
【０００７】
図３に示すように、半導体基板４上の全面に、ポリシリコン膜１３を形成する。この後、マスクを用いずに、ポリシリコン膜１３の全面に不純物を注入する。
【０００８】
図４に示すように、半導体基板４上の全面に、金属膜１４、および窒化シリコン膜１５を形成する。リソグラフィー技術とエッチング技術により、メモリセル領域Ｘおよび周辺回路領域Ｙに形成した積層膜をそれぞれパターニングする。これにより、メモリセル領域Ｘには、ポリシリコン膜１３からなるビットコンタクトプラグ１６と、ポリシリコン膜１３および金属膜１４からなるビット線１７が形成される。また、周辺回路領域Ｙには、ゲート絶縁膜６ａ、６ｂと、金属膜７ａ、ポリシリコン膜８ａ、１３ａ、金属膜１４ａからなるゲート電極１８ａと、金属膜７ｂ、ポリシリコン膜８ｂ、１３ｂ、金属膜１４ｂからなるゲート電極１８ｂと、が形成される。
【０００９】
この後、従来のＤＲＡＭの製法に従って、半導体基板４上の全面に、オフセットスペーサーとなる窒化シリコン膜（図示していない）を成膜した後、メモリセル領域Ｘを覆うようにフォトレジスト（図示していない）を形成する。このフォトレジストをマスクに用いて、窒化シリコン膜のドライエッチバックを行う。これにより、周辺回路領域Ｙのトランジスタのゲート電極の側壁上に、オフセットスペーサーを形成する。この後、フォトレジストを除去する。
【００１０】
次に、周辺回路領域Ｙのｎチャネル型のトランジスタおよびｐチャネル型のトランジスタの特性に合わせてそれぞれ、周辺回路領域Ｙの必要箇所にフォトレジストマスク（図示していない）の形成、不純物の注入、およびフォトレジストマスクの除去を行う。周辺回路領域Ｙのトランジスタのゲート電極の側壁上に、サイドウォールとなる酸化シリコン膜（図示していない）を成膜する。周辺回路領域Ｙのｎチャネル型のトランジスタおよびｐチャネル型のトランジスタの特性に合わせてそれぞれ、周辺回路領域Ｙの必要箇所にフォトレジストマスクの形成、不純物の注入、および、フォトレジストマスクの除去を行う。これにより、周辺回路領域Ｙにソースおよびドレイン１９ａ、１９ｂを形成する。このようにして、メモリセル領域ＸにはトランジスタＴｒ、周辺回路領域Ｙにはｎチャネル型のトランジスタＴｒＡと、ｐチャネル型のトランジスタＴｒＢが形成される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−３２９２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記図１〜４の半導体装置の製造方法では、
（１）周辺回路領域Ｙ上のビットコン層間絶縁膜５を除去するためのリソグラフィーおよびウェットエッチング工程（図１の工程）、
（２）メモリセル領域Ｘ上のビットコン層間絶縁膜５内にコンタクトホール１１を形成するためのリソグラフィーおよびエッチング工程（図２の工程）、
の２回のリソグラフィーおよびエッチング工程が必要であった。
【００１３】
このため、製造工程が多くなって、製造コストが増加することとなっていた。
【課題を解決するための手段】
【００１４】
一実施形態は、
半導体基板の第１および第２の領域上に、層間絶縁膜を形成する工程と、
前記第１の領域上の層間絶縁膜内へのコンタクトホールの形成と、前記第２の領域上の層間絶縁膜の除去を同時に行う第１の工程と、
を有することを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１５】
第１の領域上の層間絶縁膜内へのコンタクトホールの形成と、第２の領域上の層間絶縁膜の除去を同時に行うことにより、製造コストを低減することができる。
【図面の簡単な説明】
【００１６】
【図１】従来の半導体装置の製造方法の一工程を表す図である。
【図２】従来の半導体装置の製造方法の一工程を表す図である。
【図３】従来の半導体装置の製造方法の一工程を表す図である。
【図４】従来の半導体装置の製造方法の一工程を表す図である。
【図５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１４】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１５】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１６】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１７】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１８】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図１９】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２０】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２１】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２２】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２３】第１実施例の半導体装置の製造方法の一工程を表す図である。
【図２４】従来および第１実施例の半導体装置を表す平面図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の実施例について詳細に説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１８】
（第１実施例）
本実施例は、本発明の製造方法を適用した、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を有する半導体装置の製造方法に関するものである。本実施例では、後述するように、メモリセル領域（第１の領域）Ｘ上のビットコン層間絶縁膜５内へのコンタクトホール１１の形成と、周辺回路領域（第２の領域）Ｙ上のビットコン層間絶縁膜５の除去を同時に行う。従って、コンタクトホール１１の形成工程と、周辺回路領域Ｙ上のビットコン層間絶縁膜５の除去工程をそれぞれ、別々に行う場合と比べて、工程数を削減することができ、製造コストを低減することができる。
【００１９】
以下、図５〜２４を参照して、本実施例の半導体装置の製造方法を説明する。なお、図５〜２３のメモリセル領域Ｘは、図２４のＡ―Ａ’方向に相当する断面図である。図２４では、メモリセル領域Ｘの溝型のゲート電極１、活性領域４ａ、ビット線１７及び容量コンタクトプラグ２０など主要な構造しか示していない。また、図２４には、周辺回路領域Ｙは示していない。
【００２０】
まず、図５に示すように、ＳＴＩ法により、半導体基板４のメモリセル領域（第１の領域）Ｘ、および周辺回路領域（第２の領域）Ｙ内に、素子分離領域９を形成する。これにより、メモリセル領域Ｘ、および周辺回路領域Ｙの半導体基板４内にはそれぞれ、素子分離領域９で区画された活性領域４ａ、４ｂが形成される。
【００２１】
次に、図６に示すように、周辺回路領域Ｙのｎチャネル型のトランジスタを形成する領域にＰウェル２４を形成し、ｐチャネル型のトランジスタを形成する領域にＮウェル２５を形成する。更に、レジストマスク３５ｃを用いて、半導体基板４内に不純物を注入し、セルウェル２７を形成する。
【００２２】
続いて、図７に示すように、不純物をドープし、ソースおよびドレイン領域となる不純物領域３ａ、３ｂを形成する。続けて、メモリセル領域Ｘ内に、素子分離領域９と交差する方向に延在する溝状のトレンチ２６を形成する。そして、トレンチ２６の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなるゲート絶縁膜２を形成する。次に、トレンチ２６内を導体膜で埋め込むことで、溝型のゲート電極１を形成する。ゲート電極１は、ＤＲＡＭにおいてワード配線を構成する。
【００２３】
次に、図８に示すように、半導体基板４上の主面に、窒化シリコン膜からなるビットコン層間絶縁膜５を形成する。続けて、レジストマスク３５ｄを形成する。
【００２４】
次に、図９に示すように、レジストマスク３５ｄを用いたウェットエッチング技術を利用して、周辺回路領域Ｙ上のビットコン層間絶縁膜５を除去すると共に、メモリセル領域Ｘ上のビットコン層間絶縁膜５内に、半導体基板４内の不純物領域（第１の拡散層）３ａを露出させるようにコンタクトホール１１を形成する（第1の工程）。
【００２５】
図１０に示すように、半導体基板４上の全面に酸化ハフニウム（ＨｆＯ2）からなる高誘電率絶縁膜３０を形成する。この後、半導体基板４上の全面に窒化チタン（ＴｉＮ）膜（第１の金属膜）３１ａ、周辺Ｎチャネル型のトランジスタ用のポリシリコン膜３２ａ、および酸化シリコン膜３３を形成する。リソグラフィー技術を利用して、Ｐウェル２４上に、レジストマスク３５ａを形成する。
【００２６】
図１１に示すように、レジストマスク３５ａをマスクに用いたドライエッチングにより酸化シリコン膜３３をパターニングして、酸化シリコン膜３３のマスクを形成した後、マスク３３を用いたドライエッチングまたはウェットエッチングによりポリシリコン膜３２ａ、および窒化チタン膜３１ａを順次、パターニングする。これにより、Ｐウェル２４上には積層構造が形成される。この後、レジストマスク３５ａを除去する。
【００２７】
図１２に示すように、半導体基板４上の全面に窒化チタン（ＴｉＮ）膜（第１の金属膜）３１ｂおよびポリシリコン膜３２ｂを形成する。リソグラフィー技術により、Ｎウェル２５上にレジストマスク３５ｂを形成する。
【００２８】
図１３に示すように、レジストマスク３５ｂを用いて、ポリシリコン膜３２ｂおよび窒化チタン膜３１ｂのドライエッチングを順次、行う。次に、レジストマスク３５ｂをマスクに用いて、高誘電率絶縁膜３０のウェットエッチングを行い、高誘電率絶縁膜３０ｂを形成する。これにより、Ｎウェル２５上には積層構造が形成される。この後、レジストマスク３５ｂを除去する。なお、この工程では、Ｐウェル２４上には酸化シリコン膜３３が形成されているため、酸化シリコン膜３３の下の膜は除去されずに残り、高誘電率絶縁膜３０ａが形成される。
【００２９】
図１４に示すように、Ｐウェル２４上の酸化シリコン膜３３を除去した後、半導体基板４上の全面に、周辺Ｐチャネル型のトランジスタ及びビットコンプラグ用のポリシリコン膜（導電膜）３７を形成する。この際、ポリシリコン膜３７は、コンタクトホール１１内を埋め込むように形成する。ポリシリコン膜３７には、高濃度の不純物がドープされる。この高濃度の不純物は、ポリシリコン膜３７が形成する時に同時に導入されても良いし、ポリシリコン膜３７が形成された後に全面に不純物を注入することにより導入されても良い。
【００３０】
図１５に示すように、熱処理を行い、ポリシリコン膜３７中の不純物を半導体基板４中に拡散させて、コンタクト不純物領域３ａを形成する。
【００３１】
図１６に示すように、半導体基板４上の全面に、キャップ絶縁膜として窒化シリコン膜３８を形成する。メモリセル領域Ｘおよび周辺回路領域Ｙ上の積層膜に対してそれぞれ、リソグラフィー技術とエッチング技術を適用する。これにより、メモリセル領域Ｘではコンタクトホール１１内に埋め込まれたビットコンタクトプラグ１６と、ビットコンタクトプラグ１６に接続されビットコン層間絶縁膜５上に位置するビット線１７と、周辺回路領域Ｙではプレナー型のトランジスタ（第２のトランジスタ）用のゲート電極４０ａおよび４０ｂと、が同時に形成される。以上の工程によって、メモリセル領域Ｘにおいて、一つの活性領域４ａ内に、第１のトランジスタＴｒ１を完成させる。第１のトランジスタＴｒ１は、ゲート絶縁膜２、溝型のゲート電極１、不純物領域３ａ、３ｂで構成される。なお、本実施例中では、１つの活性領域４ａに２つの第１のトランジスタＴｒ１が形成され、２つのトランジスタＴｒ１の間でソースとなる不純物領域３ａが共有化される。なお、バイアス印加状態が逆転すればソースとドレインは入れ替わることとなる。
【００３２】
この後、従来のＤＲＡＭの製法に従って、半導体基板４上の全面に、窒化シリコン膜（図示していない）を形成した後、メモリセル領域Ｘ上にフォトレジスト（図示していない）を形成する。フォトレジストをマスクに用いて、窒化シリコン膜のドライエッチバックを行うことにより、周辺回路領域Ｙのトランジスタのゲート電極の側壁上に、オフセットスペーサー（図示していない）を形成する。この後、メモリセル領域Ｘ上のフォトレジストを除去する。次に、周辺回路領域Ｙのｎチャネル型のトランジスタおよびｐチャネル型のトランジスタの特性に合わせてそれぞれ、周辺回路領域Ｙの必要箇所にフォトレジストマスク（図示していない）の形成、不純物の注入、およびフォトレジストマスクの除去を行う。
【００３３】
図１７に示すように、周辺回路領域Ｙのトランジスタのゲート電極の側壁上、およびビット線１７の側壁上に、サイドウォールとなる酸化シリコン膜４１を成膜する。周辺回路領域Ｙのｎチャネル型のトランジスタおよびｐチャネル型のトランジスタの特性に合わせてそれぞれ、周辺回路領域Ｙの必要箇所にフォトレジストマスク（図示していない）の形成、不純物の注入、およびフォトレジストマスクの除去を行い、ソースおよびドレイン１９ａ、１９ｂを形成する。これにより、周辺回路領域Ｙには、ｎチャネル型の第２のトランジスタＴｒ２ｎと、ｐチャネル型の第２のトランジスタＴｒ２ｐが形成される。トランジスタＴｒ２ｎは、半導体基板４上に順に設けられた第１のゲート絶縁膜３０ａ及び第1のゲート電極４０ａと、半導体基板４内に設けられた不純物領域１９ａを有する。第１のゲート絶縁膜３０ａは、ＨｆＯ2膜からなる高誘電率絶縁膜であり、第1のゲート電極４０ａは、第１のゲート絶縁膜３０ａ上に順に設けられた窒化チタン膜３１ａ、不純物を含有するポリシリコン膜３２ａ、３７ａを有する。トランジスタＴｒ２ｐは、半導体基板４上に順に設けられた第２のゲート絶縁膜３０ｂ、および第２のゲート電極４０ｂと、半導体基板４内に設けられた不純物領域１９ｂを有する。第２のゲート絶縁膜３０ｂはＨｆＯ2膜からなる高誘電率絶縁膜であり、第２のゲート電極４０ｂは、第２のゲート絶縁膜３０ｂ上に順に設けられた窒化チタン膜３１ｂ、不純物を含有するポリシリコン膜３２ｂ、３７ｂを有する。
【００３４】
半導体基板４上の全面に、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ）膜などの塗布系絶縁膜からなる層間絶縁膜４２を形成する。この後、キャップ絶縁膜３８をストッパに用いて、層間絶縁膜４２にＣＭＰ処理を行うことにより、平坦化させる。リソグラフィ技術およびエッチング技術により、層間絶縁膜４２内に、第１のトランジスタの不純物領域３ｂ（第２の拡散層）を露出させる容量コンタクトホール（図示していない）および第２のトランジスタの不純物領域１９ａ、１９ｂを露出させるコンタクトホール４５を形成する。容量コンタクトホールおよびコンタクトホール４５の中に導電材料を埋め込むことで、容量コンタクトプラグ（図示していない）およびコンタクトプラグ４６を形成する。
【００３５】
図１８に示すように、メモリセル領域Ｘでは容量コンタクトプラグに電気的に接続された容量コンタクトパッド４８、周辺回路領域Ｙ内ではコンタクトプラグ４６に電気的に接続された配線４９を形成する。層間絶縁膜４２上の全面に、窒化シリコン膜４７を形成する。
【００３６】
図１９に示すように、窒化シリコン膜４７上に、ＢＰＳＧ膜５０ａと、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料ガスに用いたプラズマＣＶＤ法により酸化シリコン膜５０ｂと、を順次、形成すると共に、ＣＭＰ法によりこれらの膜５０ａ及び５０ｂの平坦化を行う。次に、酸化シリコン膜５０ｂ上に窒化シリコン膜５１を形成する。窒化シリコン膜５１は、後の工程で形成するキャパシタの下部電極の倒壊を防ぐサポート膜として機能する。
【００３７】
図２０に示すように、リソグラフィー技術とドライエッチング技術を用いて、膜５１、５０ｂ、５０ａ、および４７内に順次、開口部を形成する。これにより、メモリセル領域Ｘにはキャパシタホール５２ａが形成され、その底面にコンタクトパッド４８が露出する。周辺回路領域Ｙとメモリセル領域Ｘの境界にはガードリング用トレンチ５２ｂが形成される。キャパシタホール５２ａは断面が略円形となる円筒状であり、ガードリング用トレンチ５２ｂはメモリセル領域Ｘを四角状に囲むように形成される。全面に、窒化チタン膜を形成した後、エッチバックにより窒化シリコン膜５１上の窒化チタン膜を除去する。これにより、下部電極５３を形成する。
【００３８】
図２１に示すように、リソグラフィー技術とドライエッチング技術を用いて、窒化シリコン膜５１内に、層間絶縁膜５０ａ及び５０ｂのウェットエッチング用の開口（図示していない）を形成する。フッ化酸（ＨＦ）を用いたウェットエッチングにより、メモリセル領域Ｘ内の層間絶縁膜５０ａ及び５０ｂを除去する。この際、周辺回路領域Ｙは、メモリセル領域Ｘとガードリング用のトレンチ５２ｂによって分断されているため、ウェットエッチング時に、ＨＦ水溶液は周辺回路領域Ｙには侵入せず、周辺回路領域Ｙ内の層間絶縁膜５０ａ及び５０ｂは除去されない。
【００３９】
図２２に示すように、全面に、容量絶縁膜として、酸化ジルコニウム（ＺｒＯ2）膜（図示していない）を形成する。この後、窒化チタン膜と、ボロン（Ｂ）をドープしたＳｉＧｅ膜を成膜し、更にこの上にタングステン膜を成膜する。以降では、これらの膜を合わせて、上部電極５５と表記する。この後、上部電極５５、容量絶縁膜及び窒化シリコン膜５１のドライエッチングを行うことにより、メモリセル領域Ｘ近傍に、これらの膜を残存させる。これにより、下部電極５３の内壁面及び外壁側面上に容量絶縁膜が形成され、容量絶縁膜上に上部電極５５が形成されたクラウン構造のキャパシタが完成する。
【００４０】
図２３に示すように、層間絶縁膜５０ｂ上に更に、層間絶縁膜５６を形成した後、配線４９および上部電極５５に接続されるようにコンタクトプラグ５７を形成する。この後、コンタクトプラグ５７に接続されるように、層間絶縁膜５６上に配線６０を形成する。さらに、上層のコンタクトプラグと配線（図示していない）を形成することにより、キャパシタとキャパシタに接続されたＭＯＳトランジスタを備えたメモリセルを複数、有するＤＲＡＭを完成させることができる。
【００４１】
本実施例では、図９に示すように、１回のリソグラフィー工程とウェットエッチング工程により、メモリセル形成領域Ｘ上のビットコン層間絶縁膜５内へのコンタクトホール１１の形成と、周辺回路形成領域（第２の領域）Ｙ上のビットコン層間絶縁膜５の除去を同時に行う。このため、コンタクトホール１１の形成工程と、周辺回路形成領域Ｙ上のビットコン層間絶縁膜５の除去工程をそれぞれ、別々に行う場合と比べて、工程数を削減することができる。この結果、製造コストを低減することができる。
【００４２】
なお、本実施例では図１３の工程で、高誘電率絶縁膜３０を除去した。本実施例は一例であり、高誘電率絶縁膜３０を除去するタイミングは図１３の工程に限定されず、少なくともポリシリコン膜３７を形成する前に、高誘電率絶縁膜３０を除去すれば良い。
【００４３】
また、本発明では、周辺回路領域Ｙに３つ以上のトランジスタを設け、各トランジスタのゲート電極を別々に形成する場合にも適用することができる。この場合、周辺回路領域Ｙに、各トランジスタ用に個別にゲート電極用の積層構造を形成する最後の工程の後で、ポリシリコン膜３７を形成する前に、高誘電率絶縁膜３０を除去することが好ましい。
【００４４】
本実施例では、図１４の工程で、第２のトランジスタ用のゲート電極、ビットコンタクトプラグおよびビット線の材料として不純物を含有するポリシリコン膜３７を形成した。しかし、図１４の工程で形成する膜は不純物を含有するポリシリコン膜に限定されるわけではなく、製造工程上、形成可能な膜であれば良い。例えば、金属膜や、不純物を含有するポリシリコン膜と金属膜の積層膜などを形成することができる。
【００４５】
更に、図１８の工程にて、容量コンタクトパッド４８を形成しているが、このパッド４８を形成せずに下部電極５３を形成しても良い。また、図２０の工程にて、ガードリング用トレンチ５２ｂを形成してガードリングを設けているが、このガードリングを形成せずにＤＲＡＭを形成しても良い。
【００４６】
ゲート絶縁膜として用いる高誘電率絶縁膜３０は、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（ＡｌＯ2）膜に限定されない。高誘電率絶縁膜３０ａ、３０ｂは、酸化ハフニウム（ＨｆＯ2）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜、ケイ酸化ハフニウム（ＨｆＳｉＯ）膜、および酸化ランタン（Ｌａ2Ｏ3）膜からなる群から選択された少なくとも一種の膜を使用することができる。また、第１の金属膜としては、窒化チタン（ＴｉＮ）膜および窒化タンタル（ＴａＮ）膜からなる群から選択された少なくとも一種の膜を使用することができる。なお、「高誘電率絶縁膜」とは、二酸化シリコンよりも誘電率が高い絶縁膜のことを表す。
【符号の説明】
【００４７】
１  溝型のゲート電極
２  ゲート絶縁膜
３ａ  コンタクト不純物領域
３ｂ  不純物領域
４  半導体基板
４ａ、４ｂ  活性領域
５  ビットコン層間絶縁膜
６ａ、６ｂ  ゲート絶縁膜
７ａ、７ｂ、１４  金属膜
８ａ、８ｂ、１２、１３  ポリシリコン膜
９  素子分離領域
１０  キャップ絶縁膜
１１  コンタクトホール
１５  窒化シリコン膜
１６  ビットコンタクトプラグ
１７  ビット線
１８ａ、１８ｂ  ゲート電極
１９ａ、１９ｂ  不純物領域
２０  容量コンタクトプラグ
２４  Ｐウェル
２５  Ｎウェル
２６  溝状のトレンチ
２７  セルウェル
３０、３０ａ、３０ｂ  酸化ハフニウム（ＨｆＯ2）（高誘電率絶縁膜）
３１ａ、３１ｂ  窒化チタン膜
３２ａ、３２ｂ  ポリシリコン膜
３３  酸化シリコン膜
３５ａ、３５ｂ、３５ｃ、３５ｄ  レジストマスク
３７、３７ａ、３７ｂ  不純物を含有するポリシリコン膜
３８、４７、５１  窒化シリコン膜
４０ａ、４０ｂ  ゲート電極
４１  サイドウォール
４２、５６  層間絶縁膜
４５  コンタクトホール
４６、５７  コンタクトプラグ
４８  容量コンタクトパッド
４９、６０  配線
５０ａ  ＢＰＳＧ膜
５０ｂ  酸化シリコン膜
５２ａ  キャパシタホール
５２ｂ  ガードリング用トレンチ
５３  下部電極
５５  上部電極
Ｔｒ  トランジスタ
ＴｒＡ  ｎチャネル型のトランジスタ
ＴｒＢ  ｐチャネル型のトランジスタ
Ｔｒ１  第１のトランジスタ
Ｔｒ２ｎ  第２のトランジスタ（ｎチャネル型トランジスタ）
Ｔｒ２ｐ  第２のトランジスタ（ｐチャネル型トランジスタ）
Ｘ  メモリセル領域
Ｙ  周辺回路領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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