(57)【要約】【課題】金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できると共に、寄生抵抗が低く、且つ、短チャネル効果を効果的に抑制できる半導体装置およびその製造方法を提供すること。【解決手段】Ｐ型シリコン基板１上にゲート絶縁膜２を介してゲート電極３を形成すると共に、Ｐ型シリコン基板１におけるゲート電極３の両側に金属ソース・ドレイン電極８を形成する。Ｐ型シリコン基板１上のゲート電極３と金属ソース・ドレイン電極８とに挟まれた部分に酸化シリコン層４を形成する。Ｐ型シリコン基板１に、金属ソース・ドレイン電極８と接する領域に、ショットキー障壁を変調するセシウムを含有するセシウム含有領域を形成する。酸化シリコン層４中に固定電荷が存在するようにする。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層上における上記ゲート電極の両側に形成された金属ソース・ドレイン電極と、
上記半導体層の表面のうちで、上記ゲート電極と、上記金属ソース・ドレイン電極とに挟まれた部分上に設けられた絶縁層と
を備え、
上記半導体層は、上記金属ソース・ドレイン電極と接する領域の一部または全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有し、
上記絶縁層中には、固定電荷が存在していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記半導体層のバルク中での上記不純物の活性化率は、０．２％以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記不純物の質量数は、７５よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項１から３までのいずれか１項に記載の半導体装置において、
上記不純物は、上記半導体層の電子親和力よりも小さいイオン化ポテンシャルを有することを特徴とする半導体装置。
【請求項５】
請求項１から４までのいずれか１項に記載の半導体装置において、
上記不純物は、セシウムを含むことを特徴とする半導体装置。
【請求項６】
請求項１から５までのいずれか１項に記載の半導体装置において、
上記固定電荷は、セシウムを含むことを特徴とする半導体装置。
【請求項７】
請求項１から６までのいずれか１項に記載の半導体装置において、
上記絶縁層には、窒素元素が含まれていることを特徴とする半導体装置。
【請求項８】
請求項１から７までのいずれか１項に記載の半導体装置において、
上記不純物含有領域の上記金属ソース・ドレイン電極との界面の不純物濃度は、１×１０19cm-３以上であることを特徴とする半導体装置。
【請求項９】
請求項１から８までのいずれか１項に記載の半導体装置において、
上記不純物含有領域の上記不純物の濃度は、上記不純物含有領域の上記金属ソース・ドレイン電極との界面よりも深い位置にピークを有していることを特徴とする半導体装置。
【請求項１０】
請求項１から９までのいずれか１項に記載の半導体装置において、
上記金属ソース・ドレイン電極は、上記半導体層と、金属との化合物で構成されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
上記半導体層は、シリコンおよびゲルマニウムのうちの少なくとも１つを含んでおり、
上記金属は、ニッケル、コバルト、チタン、エルビウム、イッテルビウムおよび白金のうちの１つ以上を含んでいることを特徴とする半導体装置。
【請求項１２】
請求項１から１１までのいずれか１項に記載の半導体装置において、
上記半導体層は、絶縁体上に設けられており、
上記金属ソース・ドレイン電極の少なくとも一部は、上記絶縁体に接していることを特徴とする半導体装置。
【請求項１３】
請求項１から１２までのいずれか１項に記載の半導体装置において、
上記不純物は、上記金属ソース・ドレイン電極における上記半導体層と接している領域の一部あるいは全部に含まれており、
上記不純物の仕事関数は、上記金属ソース・ドレイン電極の仕事関数よりも小さいことを特徴とする半導体装置。
【請求項１４】
請求項１に記載の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層上における上記ゲート電極の両側に絶縁層を形成する工程と、
上記絶縁層中にセシウムを導入する工程と、
アニールを行うことにより、上記セシウムを上記絶縁層と上記半導体層との界面に偏析させて固定電荷を形成する工程と、
上記半導体層の表面の一部が露出するように上記絶縁層を異方性エッチングして、上記絶縁層からなるゲート側壁を形成する工程と、
上記半導体層の表面が露出した領域に上記不純物を導入して上記不純物含有領域を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１に記載の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の表面のうち、少なくとも上記ゲート電極に隣接する領域を、プラズマ状態の窒素、窒素ラジカル、および、窒素元素を含有する分子からなる酸化剤を含む気体のうちの少なくとも一つを含む雰囲気に暴露して、絶縁層を形成すると共に、固定電荷を形成する工程と、
上記半導体層の表面の一部が露出するように上記絶縁層を異方性エッチングして、上記絶縁層からなるゲート側壁を形成する工程と、
上記半導体層の表面が露出した領域に上記不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１に記載の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の上部における上記ゲート電極の両側に不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域上を他元素と反応させて絶縁層を形成することにより、上記不純物を上記半導体層と上記絶縁層との界面に偏析させて固定電荷を形成する工程と、
上記絶縁層の一部をエッチングして上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１に記載の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の上における上記ゲート電極の両側に不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域の表面のうちで少なくとも上記ゲート電極に隣接する領域を覆うように絶縁層を形成する工程と、
アニールを行うことにより、上記絶縁層と、上記半導体層との界面に上記不純物を偏析させて固定電荷を形成する工程と、
上記絶縁層の一部をエッチングして上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１に記載の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の表面のうち、上記ゲート電極の両側に絶縁層を形成する工程と、
上記半導体層の上における上記ゲート電極の両側、および、上記絶縁層中に不純物を導入して、不純物含有領域を形成すると共に、その不純物で固定電荷を形成する工程と、
上記絶縁層の一部をエッチングして上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１４から１８までのいずれか１項に記載の半導体装置の製造方法において、
上記金属ソース・ドレイン電極を形成する工程は、
上記不純物含有領域上に金属を堆積する工程と、
アニールを行って上記半導体層と上記金属とを反応させる工程と、
上記金属のうちで上記半導体層と反応しなかった未反応部分を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
上記半導体層は、シリコンおよびゲルマニウムのうちの少なくとも１つを含み、
上記金属は、ニッケル、コバルト、チタン、エルビウム、イッテルビウムおよび白金のうちの少なくとも１つを含んでいることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１４から２０までのいずれか１項に記載の半導体装置の製造方法において、
上記不純物は、セシウムであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は、ＭＯＳＦＥＴ(ＭＯＳ電界効果トランジスタ)の微細化と共に高性能化してきたが、今後も、ＭＯＳＦＥＴの微細化を継続するためには、微細化に伴って益々顕著となる短チャネル効果による特性劣化を抑制することが必須である。ここで、短チャネル効果を抑制するためには、ソース・ドレインをより浅く形成することが非常に効果的である。また、同時に、高いオン電流を得るために、ソース・ドレインは、低抵抗である必要がある。
【０００３】
通常、ソース・ドレインは、高濃度のドナーまたはアクセプターを半導体中にイオン注入し、その後、活性化アニールをすることによって形成される。このようにして形成されるソース・ドレインの接合深さを浅くするためには、イオン注入エネルギー（加速エネルギー）を小さくする必要がある。ところが、イオン注入エネルギーを極端に小さくすると(例えば１ｋeＶ以下)、単位時間当たりのドーズ量を十分に確保することが困難になるため、量産プロセスに適用するのが非常に困難になる。また、活性化アニールによる不純物の熱拡散によっても、接合深さが深くなってしまう。一方において、接合深さを浅くするほど、ソース・ドレイン抵抗は大きくなってしまう。このような理由によって、ソース・ドレインの浅接合化は近年益々困難になってきている。
【０００４】
このような問題を解決する方法として、ソース・ドレインを金属シリサイド等の金属を用いて形成する金属ソース・ドレイン構造が提案されている(例えば、非特許文献１)。上記金属シリサイドは、半導体としてのシリコン上に金属を堆積し、その後に、ＲＴＡ(Rapid Thermal Annealing)等の熱処理を行うことによって形成される。このような金属シリサイドの膜厚は、堆積する金属の膜厚で制御できるため、制御が容易であり、従って、極めて浅いソース・ドレインを容易に形成することができる。また、ソース・ドレインを金属で形成するため、非常に低抵抗にできることも期待される。
【０００５】
しかしながら、上記金属ソース・ドレイン構造には、金属と半導体との間に、ショットキー接合が形成されるために、ソース・ドレインと半導体との間のリーク電流が大きく、また、チャネルとソース・ドレインとの間に形成されるショットキー障壁のために、オン電流が低下してしまうという問題がある。
【０００６】
このような問題を解決できる発明としては、特開２００５‐１０１５８８号公報(特許文献１)に記載されている電界効果トランジスタがある。この電界効果トランジスタは、半導体としてのシリコン基板中に、ＡsやＢ等の不純物を注入し、その後、不純物を注入した領域よりも深い領域まで金属シリサイド(金属ソース・ドレイン)を形成することによって、金属シリサイドとシリコンの界面付近に不純物を偏析させ、金属シリサイドに接する領域に、シリコン基板とは逆導電型であり且つ空乏化した不純物含有領域を形成している。
【０００７】
この電界効果トランジスタは、金属ソース・ドレインと、半導体との接合特性が、ｐｎ接合と、ショットキー接合との中間的な特性となるため、上記非特許文献１の構造よりもリーク電流を抑制することができる。また、上記非特許文献１の場合に比べて、チャネルとソース・ドレインとの間に形成されるショットキー障壁高さを実効的に低減できて、オン電流を向上させることができる。
【０００８】
しかしながら、上記特許文献１に開示された技術では、不純物を注入した領域よりも深い位置まで金属シリサイドを形成する必要があるため、ソース・ドレインの深さは不純物の注入深さよりも浅くすることができない。即ち、ｐｎ接合を用いてソース・ドレインを形成する従来の方法よりも浅いソース・ドレインを形成することが、原理的に不可能であるという問題がある。
【０００９】
また、用いられる不純物は、半導体のドナー不純物あるいはアクセプター不純物であるため、不純物を注入した後に不純物の活性化やイオン注入によって生じた結晶欠陥を回復するための熱処理を行う場合には、不純物が熱拡散してしまい、そのために、浅いソース・ドレインを形成することが更に困難になるという問題がある。
【００１０】
更に、上記特許文献１に開示された技術を用いてソース・ドレインを形成したＭＯＳＦＥＴでは、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ Ｌｅａｋａｇｅ；ゲート誘起ドレインリーク）によるドレインリーク電流が大きいため、消費電力が大きくなったり、回路誤動作の原因になる等の問題がある。また、ゲート電極と、金属ソース・ドレイン電極が、薄いゲート絶縁膜を介して接しているため、トンネル電流が増大し、ゲート−ソース・ドレイン間のリーク電流が大きくなるという問題がある。そして、このようなリーク電流の増大は特にゲート絶縁膜が３ｎｍ以下に薄膜化したときに特に顕著となる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５‐１０１５８８号公報
【非特許文献】
【００１２】
【非特許文献１】シー・ワング、ジョン・ピー・スナイダー、ジェー・アール・タッカー(C.Wang，John P.Snyder，J.R.Tucker)著，「アプライド・フィジックス・レターズ（Applied Physics Letters)」，米国，アメリカン・インスティテュート・オブ・フィジックス(American Institute of Physics)，第７４巻(VOL.74），1999年，P.1174−1176
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで、この発明の課題は、金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できると共に、寄生抵抗が低く、且つ、短チャネル効果を効果的に抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、この発明の半導体装置は、
半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記半導体層上における上記ゲート電極の両側に形成された金属ソース・ドレイン電極と、
上記半導体層の表面のうちで、上記ゲート電極と、上記金属ソース・ドレイン電極とに挟まれた部分上に設けられた絶縁層と
を備え、
上記半導体層は、上記金属ソース・ドレイン電極と接する領域の一部または全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有し、
上記絶縁層中には、固定電荷が存在していることを特徴としている。
【００１５】
本発明によれば、上記半導体層における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有している。したがって、上記半導体層の多数キャリアに対するショットキー障壁高さが大きくなるように不純物を選択することにより、上記半導体層‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制できると共に、チャネルを流れるキャリアに対するショットキー障壁高さが小さくなることにより、上記金属ソース・ドレイン電極間の抵抗を著しく減少させることができる。
【００１６】
また、本発明によれば、上記絶縁層中に固定電荷が存在しているため、固定電荷下の半導体層の表面には固定電荷の極性とは逆極性のキャリア層（Ｎ型ＭＯＳＦＥＴの場合、固定電荷の極性は正、キャリアは電子、Ｐ型ＭＯＳＦＥＴの場合、固定電荷の極性は負、キャリアは正孔）が誘起され、極めて浅いソース・ドレインエクステンションとして機能する。従って、極めて良好な短チャネル効果特性を獲得することができる。更に、固定電荷による強い電界効果によって、上記半導体層と上記金属ソース・ドレイン電極間の上記キャリアに対するショットキー障壁厚さが著しく減少し、更に、鏡像効果によるショットキー障壁高さの減少が増強されるため、実効的なショットキー障壁高さを著しく低減できる。したがって、上記キャリア層と上記金属ソース・ドレイン電極との低抵抗接続が実現される。
【００１７】
また、上記不純物によって上記キャリアに対するショットキー障壁高さが低減されているため、上記キャリア層と上記金属ソース・ドレイン電極との間の抵抗が、著しく低減される。従って、良好な短チャネル効果特性と低い寄生抵抗を同時に実現することができる。
【００１８】
また、金属ソース・ドレイン電極がゲート電極から横方向（チャネル長方向）に離れているため、ゲート電極からの電界の影響が金属ソース・ドレイン電極およびその近傍の半導体層に及びにくいこと、および、上記固定電荷下の半導体表面には強い電界があるため、オフ方向のゲート電圧（Ｎ型ＭＯＳＦＥＴの場合、負バイアス方向、Ｐ型ＭＯＳＦＥＴの場合、正バイアス方向）を印加しても固定電荷下の半導体層表面の電界の向きが反転しにくいことにより、ＧＩＤＬが減少する。したがって、リーク電流を著しく低減することができる。
【００１９】
また、一実施形態では、
上記半導体層のバルク中での上記不純物の活性化率は、０．２％以下である。
【００２０】
上記実施形態によれば、半導体層のバルク中での上記不純物の活性化率は、０．２％以下であるから、上記不純物は上記半導体層のバルク中で殆どキャリアを発生することがない。したがって、上記不純物含有領域を、上記金属ソース・ドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがなくて、上記不純物の注入深さよりも浅い領域にソース・ドレインを形成することができ、極めて浅いソース・ドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができる。
【００２１】
また、一実施形態では、
上記不純物の質量数は、７５よりも大きい。
【００２２】
上記実施形態によれば、上記半導体層に含まれる上記不純物の導入をイオン注入によって行う場合、上記不純物の質量数が、通常のドナー不純物である砒素の質量数７５よりも大きいので、同じイオン注入エネルギーにおいて上記砒素よりも浅い領域にイオン注入できる。逆に言えば、同じ深さにイオン注入を行う場合、上記不純物のイオン注入エネルギーを上記砒素のイオン注入エネルギーよりも大きくできるので、イオン電流量を多くすることができ、プロセス時間を短縮することができる。特に、上記不純物によれば、非常に小さいイオン注入エネルギーでイオン注入を行う場合に、十分なドーズ量が確保できないという問題を回避することができる。
【００２３】
また、一実施形態では、
上記不純物は、上記半導体層の電子親和力よりも小さいイオン化ポテンシャルを有する。
【００２４】
上記実施形態によれば、上記不純物のイオン化ポテンシャルが、上記半導体層の電子親和力よりも小さいので、上記不純物は、上記半導体層の伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成する。そして、この不純物準位から上記金属ソース・ドレイン電極側に電子が放出されて上記不純物は正にイオン化し、上記不純物がイオン化した領域では、上記半導体層のエネルギーバンドが、上記不純物準位と上記金属ソース・ドレイン電極のフェルミ準位とが一致する程度まで曲げられて、ショットキー障壁が大きく変調される。したがって、Ｎ型ＭＯＳＦＥＴにおいて、上記半導体層‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制することができると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少させることができる。
【００２５】
また、一実施形態では、
上記不純物は、セシウムを含む。
【００２６】
上記実施形態によれば、セシウムは全元素中で最も小さいイオン化ポテンシャル（３．８９ｅＶ）を有するため、最も効果的に電子に対するショットキー障壁高さを実効的に低減することができる。上記半導体層として電子親和力が３．８９ｅＶより大きい半導体（例えば、シリコン、ゲルマニウム、ＧａＡｓ、ＧａＮ等。電子親和力は、それぞれ、４．０５ｅＶ、４．０ｅＶ、４．０７ｅＶ、４．１ｅＶ）を用いる場合、上記セシウムは、上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成するため、更に効果的にショットキー障壁を大きく変調することができる。尚、セシウムは、シリコンのバルク中では殆どキャリアを発生しない。
【００２７】
また、一実施形態では、
上記固定電荷は、セシウムを含む。
【００２８】
上記実施形態によれば、セシウムは全元素中で最も小さいイオン化ポテンシャル（３．８９ｅＶ）を有するため、最も容易に高密度の固定電荷を形成することができる。上記半導体層として電子親和力が３．８９ｅＶより大きい半導体（例えば、シリコン、ゲルマニウム、ＧａＡｓ、ＧａＮ等。電子親和力は、それぞれ、４．０５ｅＶ、４．０ｅＶ、４．０７ｅＶ、４．１ｅＶ）を用いる場合、上記セシウムは、上記半導体層の伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成するため、更に高密度の固定電荷を形成することができ、半導体層表面に高濃度の電子キャリア層を誘起することができる。尚、不純物準位と半導体層との間の電荷の授受の結果、半導体層表面では、不純物準位とフェルミ準位が一致する程度までバンドベンディングが起こるため、不純物のイオン化ポテンシャルが小さいほど誘起される電子キャリア濃度は大きくなり、更に、不純物準位が半導体層の伝導帯下端よりも高エネルギー側にある場合は、半導体層表面を強反転させることができ、極めて高濃度の電子キャリア層を形成することができる。
【００２９】
また、一実施形態では、
上記絶縁層には、窒素元素が含まれている。
【００３０】
上記実施形態によれば、上記絶縁層中に固定電荷を容易に形成することができる。というのは、例えば、窒化シリコンにおいては、屈折率が１．９より大きいほど高密度の正の固定電荷が形成され、屈折率が１．９より小さいほど、高密度の負の固定電荷が形成されるからである。
【００３１】
また、一実施形態では、
上記不純物含有領域の上記金属ソース・ドレイン電極との界面の不純物濃度は、１×１０19cm-３以上である。
【００３２】
上記実施形態によれば、上記金属ソース・ドレイン電極との界面での上記不純物の濃度が十分に大きい。そのため、ショットキー障壁が大きく変調できて、上記半導体層‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少させることができる。
【００３３】
また、一実施形態では、
上記不純物含有領域の上記不純物の濃度は、上記不純物含有領域の上記金属ソース・ドレイン電極との界面よりも深い位置にピークを有している。
【００３４】
上記実施形態によれば、上記金属ソース・ドレイン電極の広い範囲を高濃度の不純物含有領域で覆うことができるので、上記半導体層‐上記金属ソース・ドレイン電極間のリーク電流を効果的に低減することができる。
【００３５】
また、一実施形態では、
上記金属ソース・ドレイン電極は、上記半導体層と、金属との化合物で構成されている。
【００３６】
上記金属ソース・ドレイン電極の深さは上記半導体層上に堆積する上記金属の厚さによって制御することができる。上記実施形態によれば、上記半導体層上にスパッタ法等によって上記金属を薄く堆積することによって、浅い金属ソース・ドレイン電極を容易に形成することができる。
【００３７】
また、一実施形態では、
上記半導体層は、シリコンおよびゲルマニウムのうちの少なくとも１つを含んでおり、
上記金属は、ニッケル、コバルト、チタン、エルビウム、イッテルビウムおよび白金のうちの１つ以上を含んでいる。
【００３８】
上記実施形態によれば、自己整合シリサイドプロセスあるいは自己整合ジャーマナイドプロセスを用いることができるため、上記浅い金属ソース・ドレイン電極を、上記ゲート電極に対して自己整合的な位置に容易に形成することができる。
【００３９】
また、一実施形態では、
上記半導体層は、絶縁体上に設けられており、
上記金属ソース・ドレイン電極の少なくとも一部は、上記絶縁体に接している。
【００４０】
上記実施形態によれば、ＳＯＩ(Semiconductor On Insulator)構造の半導体装置において、上記半導体層‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少させることができる。さらに、極めて浅いソース・ドレインの形成を可能にできて、良好な短チャネル効果特性を得ることができる。
【００４１】
また、一実施形態では、
上記不純物は、上記金属ソース・ドレイン電極における上記半導体層と接している領域の一部あるいは全部に含まれており、
上記不純物の仕事関数は、上記金属ソース・ドレイン電極の仕事関数よりも小さい。
【００４２】
上記実施形態によれば、上記金属ソース・ドレイン電極における上記半導体層と接している領域の一部あるいは全部を含む領域に、仕事関数が上記金属ソース・ドレイン電極の仕事関数よりも小さい不純物が含まれている。したがって、上記金属ソース・ドレイン電極の仕事関数を小さくして、電子に対するショットキー障壁高さを更に小さくすることができて、Ｎ型ＭＯＳＦＥＴの寄生抵抗を減少させることができる。
【００４３】
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層上における上記ゲート電極の両側に絶縁層を形成する工程と、
上記絶縁層中にセシウムを導入する工程と、
アニールを行うことにより、上記セシウムを上記絶縁層と上記半導体層との界面に偏析させて固定電荷を形成する工程と、
上記半導体層の表面の一部が露出するように上記絶縁層を異方性エッチングして、上記絶縁層からなるゲート側壁を形成する工程と、
上記半導体層の表面が露出した領域に上記不純物を導入して上記不純物含有領域を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴としている。
【００４４】
本発明によれば、上記半導体層における上記金属ソース・ドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を形成している。したがって、上記半導体層‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少できる半導体装置を形成することができる。
【００４５】
また、本発明によれば、上記セシウムを上記絶縁層と上記半導体層との界面に偏析させているから、上記絶縁層と上記半導体層との界面近傍に正の固定電荷を形成することができる。従って、固定電荷下の半導体層の表面には固定電荷の極性とは逆極性のキャリア層（Ｎ型ＭＯＳＦＥＴの場合、固定電荷の極性は正、キャリアは電子、Ｐ型ＭＯＳＦＥＴの場合、固定電荷の極性は負、キャリアは正孔）が誘起され、極めて浅いソース・ドレインエクステンションとして機能する。従って、極めて良好な短チャネル効果特性が得られる。また、固定電荷による強い電界効果によって、上記半導体層と、上記金属ソース・ドレイン電極間の上記キャリアに対するショットキー障壁厚さが著しく減少し、更に、鏡像効果によるショットキー障壁高さの減少が増強されるため、実効的なショットキー障壁高さが著しく低減され、上記キャリア層と上記金属ソース・ドレイン電極との低抵抗接続を実現することができる。従って、良好な短チャネル効果特性と、低い寄生抵抗とを同時に実現することができる。
【００４６】
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の表面のうち、少なくとも上記ゲート電極に隣接する領域を、プラズマ状態の窒素、窒素ラジカル、および、窒素元素を含有する分子からなる酸化剤を含む気体のうちの少なくとも一つを含む雰囲気に暴露して、絶縁層を形成すると共に、固定電荷を形成する工程と、
上記半導体層の表面の一部が露出するように上記絶縁層を異方性エッチングして、上記絶縁層からなるゲート側壁を形成する工程と、
上記半導体層の表面が露出した領域に不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴としている。
【００４７】
本発明によれば、上記不純物含有領域の表面のうち少なくとも上記ゲート電極に隣接する領域を、プラズマ状態の窒素、窒素ラジカル、および、窒素元素を含有する分子からなる酸化剤を含む気体のうちの少なくとも一つを雰囲気に暴露することによって、固定電荷を含む絶縁層を形成することができる。
【００４８】
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の上部における上記ゲート電極の両側に不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域上を他元素と反応させて絶縁層を形成することにより、上記不純物を上記半導体層と上記絶縁層との界面に偏析させて固定電荷を形成する工程と、
上記絶縁層の一部をエッチングして上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴としている。
【００４９】
本発明によれば、上記不純物含有領域を酸化、酸窒化または窒化すること等によって他元素と反応させることにより、上記不純物含有領域上に上記絶縁層を形成するのと同時に、上記不純物の一部が上記絶縁層と上記不純物含有領域との界面に偏析することによって固定電荷を形成している。したがって、上記固定電荷を形成するために、上記不純物含有領域を形成する工程とは別に上記不純物を上記絶縁層中に導入する必要がないため、プロセスを簡素化することができる。また、同一の不純物を用いて固定電荷と不純物含有領域を形成するため、製造コストを低減することができる。
【００５０】
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の上における上記ゲート電極の両側に不純物を導入して不純物含有領域を形成する工程と、
上記不純物含有領域の表面のうちで少なくとも上記ゲート電極に隣接する領域を覆うように絶縁層を形成する工程と、
アニールを行うことにより、上記絶縁層と、上記半導体層との界面に上記不純物を偏析させて固定電荷を形成する工程と、
上記絶縁層の一部をエッチングして上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴としている。
【００５１】
本発明によれば、上記不純物含有領域上に上記絶縁層を形成した後、アニールすることにより、上記不純物の一部が上記絶縁層と上記不純物含有領域との界面に偏析することによって固定電荷を形成している。したがって、上記固定電荷を形成するために、上記不純物含有領域を形成する工程とは別に上記不純物を上記絶縁層中に導入する必要がないため、プロセスを簡素化することができる。また、同一の不純物を用いて固定電荷と不純物含有領域を形成するため、製造コストを低減することができる。
【００５２】
また、本発明の半導体装置の製造方法は、
本発明の半導体装置を製造する半導体装置の製造方法において、
半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記半導体層の表面のうち、上記ゲート電極の両側に絶縁層を形成する工程と、
上記半導体層の上における上記ゲート電極の両側、および、上記絶縁層中に不純物を導入して不純物含有領域を形成すると共に、その不純物で固定電荷を形成する工程と、
上記絶縁層の一部をエッチングして上記半導体層における上記不純物含有領域の表面の少なくとも一部が露出するように上記絶縁層の開口部を形成する工程と、
上記不純物含有領域に接するように金属ソース・ドレイン電極を形成する工程と
を含むことを特徴としている。
【００５３】
本発明によれば、上記固定電荷を形成するために、上記不純物含有領域を形成する工程とは別に上記不純物を上記絶縁層中に導入する必要がないため、プロセスを簡素化することができる。また、同一の不純物を用いて固定電荷と不純物含有領域を形成するため、製造コストを低減することができる。
【００５４】
また、一実施形態では、
上記金属ソース・ドレイン電極を形成する工程は、
上記不純物含有領域上に金属を堆積する工程と、
アニールを行って上記半導体層と上記金属とを反応させる工程と、
上記金属のうちで上記半導体層と反応しなかった未反応部分を除去する工程と
を含む。
【００５５】
上記実施形態によれば、半導体層と金属とを反応させて金属ソース・ドレイン電極を形成しているため、金属ソース・ドレイン電極と半導体層との界面の密着性、接着性を高めることができると共に、界面準位密度を低減することができるため、良好な整流特性を得ることができる。また、ゲート電極に対して自己整合的な位置に金属ソース・ドレイン電極を形成することができる。
【００５６】
また、一実施形態では、
上記半導体層は、シリコンおよびゲルマニウムのうちの少なくとも１つを含み、
上記金属は、ニッケル、コバルト、チタン、エルビウム、イッテルビウムおよび白金のうちの少なくとも１つを含んでいる。
【００５７】
上記実施形態によれば、自己整合シリサイドプロセス、自己整合ジャーマナイドプロセスを適用することができるため、上記浅い金属ソース・ドレイン電極を、上記ゲート電極に対して自己整合的な位置に容易に形成することができる。
【００５８】
また、一実施形態では、
上記不純物は、セシウムである。
【００５９】
上記実施形態によれば、セシウムは全元素中で最も小さいイオン化ポテンシャル（３．８９ｅＶ）を有するため、最も効果的に電子に対するショットキー障壁高さを実効的に低減することができる。上記半導体層として電子親和力が３．８９ｅＶより大きい半導体（例えば、シリコン、ゲルマニウム、ＧａＡｓ、ＧａＮ等。電子親和力は、それぞれ、４．０５ｅＶ、４．０ｅＶ、４．０７ｅＶ、４．１ｅＶ）を用いる場合、上記セシウムは、上記シリコンの伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成するため、更に効果的にショットキー障壁を大きく変調することができる。尚、セシウムは、シリコンのバルク中では殆どキャリアを発生しない。
【００６０】
また、上記実施形態によれば、セシウムは全元素中で最も小さいイオン化ポテンシャル（３．８９ｅＶ）を有するため、最も容易に高密度の固定電荷を形成することができる。上記半導体層として電子親和力が３．８９ｅＶより大きい半導体（例えば、シリコン、ゲルマニウム、ＧａＡｓ、ＧａＮ等。電子親和力は、それぞれ、４．０５ｅＶ、４．０ｅＶ、４．０７ｅＶ、４．１ｅＶ）を用いる場合、上記セシウムは、上記絶縁層中において、上記半導体層の伝導帯下端よりも高エネルギー側にエネルギー準位(不純物準位)を形成するため、更に高密度の固定電荷を形成することができ、半導体層表面に高濃度の電子キャリア層を誘起することができる。尚、不純物準位と半導体層との間の電荷の授受の結果、半導体層表面では、不純物準位とフェルミ準位が一致する程度までバンドベンディングが起こるため、不純物のイオン化ポテンシャルが小さいほど誘起される電子キャリア濃度は大きくなり、更に、不純物準位が半導体層の伝導帯下端よりも高エネルギー側にある場合は、半導体層表面を強反転させることができ、極めて高濃度の電子キャリア層を形成することができる。
【発明の効果】
【００６１】
本発明によれば、半導体層における金属ソース・ドレイン電極と接している領域の一部あるいは全部に、ショットキー障壁を変調する不純物を含有する不純物含有領域を有し、更に、ゲート絶縁膜と金属ソース・ドレイン電極とに挟まれた領域上に設けられた絶縁層中に固定電荷を有しているため、上記半導体層‐上記金属ソース・ドレイン電極間のリーク電流を著しく抑制できると共に、チャネル‐上記金属ソース・ドレイン電極間の抵抗を著しく減少させることができる。
【００６２】
また、上記不純物は上記半導体層のバルク中で殆どキャリアを発生しないので、上記不純物含有領域を上記金属ソース・ドレイン電極よりも深く形成した場合であっても、短チャネル効果特性を劣化させることがない。すなわち、上記不純物の注入深さよりも浅い領域にソース・ドレインを形成することができ、極めて浅いソース・ドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができる。
【００６３】
また、金属ソース・ドレイン電極がゲート電極から横方向（チャネル長方向）に離れているため、ゲート電極からの電界の影響が金属ソース・ドレイン電極およびその近傍の半導体層に及びにくいこと、および、上記固定電荷下の半導体表面には強い電界があるため、オフ方向のゲート電圧（Ｎ型ＭＯＳＦＥＴの場合、負バイアス方向、Ｐ型ＭＯＳＦＥＴの場合、正バイアス方向）を印加しても固定電荷下の半導体層表面の電界の向きが反転しにくいことにより、ＧＩＤＬが減少する。したがって、リーク電流を著しく低減することができる。
【図面の簡単な説明】
【００６４】
【図１Ａ】第１実施の形態の半導体装置における各製造工程中の断面図である。
【図１Ｂ】第１実施の形態の半導体装置における各製造工程中の断面図である。
【図１Ｃ】第１実施の形態の半導体装置における各製造工程中の断面図である。
【図１Ｄ】第１実施の形態の半導体装置における各製造工程中の断面図である。
【図１Ｅ】第１実施の形態の半導体装置における各製造工程中の断面図である。
【図１Ｆ】第１実施の形態の半導体装置における各製造工程中の断面図である。
【図２】図１に示す製造方法によって製造された半導体装置の断面図である。
【図３】本実施の形態の半導体装置と従来技術（特許文献１に記載の不純物偏析技術）を用いた作製したＭＯＳＦＥＴ（ＤＳ−ＦＥＴ）のドレイン電流−ゲート電圧特性を比較した図である。
【図４】図１Ｆにおける金属ソース・ドレイン電極と同様の方法で作製したダイオードの断面図を示す。
【図５】図４におけるニッケルシリサイド１３とＰ型シリコン１１の裏面との間で測定した電流‐電圧特性を示す。
【図６】図４におけるＣ‐Ｃ'断面でのエネルギーバンド図である
【図７】図４におけるＣ‐Ｃ'断面でのエネルギーバンド図であって、セシウム含有領域が存在しない場合のエネルギーバンド図である。
【図８】Ｎ型シリコンを用いたダイオードの電流‐電圧特性を示す図である。
【図９】図４においてＰ型シリコンの代わりにＮ型シリコンを用いたダイオードのＣ‐Ｃ'断面でのエネルギーバンド図である。
【図１０】図４においてＰ型シリコンの代わりにＮ型シリコンを用いたダイオードのＣ‐Ｃ'断面でのエネルギーバンド図であって、セシウム含有領域が存在しない場合のエネルギーバンド図である。
【図１１】図２におけるＢ‐Ｂ'断面でのエネルギーバンド図である。
【図１２】図２におけるＢ‐Ｂ'断面でのエネルギーバンド図であって、セシウム含有領域およびセシウム含有領域が存在しない(ショットキー接合トランジスタの)場合のエネルギーバンド図である。
【図１３Ａ】第２実施の形態の半導体装置における各製造工程中の断面図である。
【図１３Ｂ】第２実施の形態の半導体装置における各製造工程中の断面図である。
【図１３Ｃ】第２実施の形態の半導体装置における各製造工程中の断面図である。
【図１３Ｄ】第２実施の形態の半導体装置における各製造工程中の断面図である。
【図１３Ｅ】第２実施の形態の半導体装置における各製造工程中の断面図である。
【図１４Ａ】第３実施の形態の半導体装置における各製造工程中の断面図である。
【図１４Ｂ】第３実施の形態の半導体装置における各製造工程中の断面図である。
【図１４Ｃ】第３実施の形態の半導体装置における各製造工程中の断面図である。
【図１４Ｄ】第３実施の形態の半導体装置における各製造工程中の断面図である。
【図１４Ｅ】第３実施の形態の半導体装置における各製造工程中の断面図である。
【図１５Ａ】第４実施の形態の半導体装置における各製造工程中の断面図である。
【図１５Ｂ】第４実施の形態の半導体装置における各製造工程中の断面図である。
【図１５Ｃ】第４実施の形態の半導体装置における各製造工程中の断面図である。
【図１５Ｄ】第４実施の形態の半導体装置における各製造工程中の断面図である。
【図１５Ｅ】第４実施の形態の半導体装置における各製造工程中の断面図である。
【図１６Ａ】第５実施の形態の半導体装置における各製造工程中の断面図である。
【図１６Ｂ】第５実施の形態の半導体装置における各製造工程中の断面図である。
【図１６Ｃ】第５実施の形態の半導体装置における各製造工程中の断面図である。
【図１６Ｄ】第５実施の形態の半導体装置における各製造工程中の断面図である。
【図１６Ｅ】第５実施の形態の半導体装置における各製造工程中の断面図である。
【図１６Ｆ】第５実施の形態の半導体装置における各製造工程中の断面図である。
【図１７Ａ】第６実施の形態の半導体装置における各製造工程中の断面図である。
【図１７Ｂ】第６実施の形態の半導体装置における各製造工程中の断面図である。
【図１７Ｃ】第６実施の形態の半導体装置における各製造工程中の断面図である。
【図１７Ｄ】第６実施の形態の半導体装置における各製造工程中の断面図である。
【図１７Ｅ】第６実施の形態の半導体装置における各製造工程中の断面図である。
【図１８】図１７ＥのＤ‐Ｄ'矢視断面図である。
【図１９】図１７ＥのＥ‐Ｅ'矢視断面図である。
【図２０】第６実施の形態の変形例の半導体装置における図１７ＥのＤ‐Ｄ'矢視断面図に対応する図である。
【図２１】第６実施の形態の変形例の半導体装置における図１７ＥのＥ‐Ｅ'矢視断面図に対応する図である。
【発明を実施するための形態】
【００６５】
以下、この発明を図示の実施の形態により詳細に説明する。
【００６６】
この発明に使用可能な半導体層は特に限定されるものではなく、例えば、シリコン,ゲルマニウム,ＳiＧe,ＧaＡs,ＧａＮ、カーボンナノチューブ等を用いることができる。さらに、基板としては、ＳＯＩ(Semiconductor On Insulator)基板、あるいは、結晶に歪みを加えることによってキャリア移動度を向上させた歪み半導体基板を好適に使用することができる。また、ガラス基板等の上に多結晶半導体を形成したものを使用することもでき、また、ガラス基板等の上にアモルファス半導体を形成したものを使用することもできる。
【００６７】
尚、以下の各実施の形態においては、不純物としてセシウムを用いたＮ型チャネル素子を中心に説明するが、不純物の導電型および固定電荷の極性を逆にすることによって、Ｐ型チャネル素子とすることができる。勿論、両型の素子が同一基板上に形成されていても良い。
【００６８】
(第１実施の形態)
図１Ａ〜図１Ｆは、第１実施の形態の半導体装置における各製造工程中の断面図である。また、図２は、図１に示す製造方法によって製造された半導体装置の断面図である。以下、図１Ａ〜図１Ｆおよび図２に従って、本実施の形態の半導体装置の製造方法について説明し、Ｃｓ偏析固定電荷について説明する。
【００６９】
先ず、半導体層の一例としてのＰ型シリコン基板１の一主面上に、例えばＳＴＩ(Shallow Trench Isolation：浅い溝分離)法等の公知の方法によって素子分離領域(図示せず)を形成し、その素子分離領域によって素子形成領域を区分する。
【００７０】
次に、図１Ａに示すように、熱酸化法,ＣＶＤ(Chemical Vapor Deposition：化学的気相成長)法あるいはＡＬＤ(Atomic Layer Deposition：原子層堆積)法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜２を形成し、続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜２上に堆積する。次に、リソグラフィー法およびＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極３を形成する。次に、ＣＶＤ法等を用いて酸化シリコン膜４を形成する。酸化シリコン膜４の膜厚は、例えば１５ｎｍとする。
【００７１】
上記ゲート絶縁膜２の材料として、酸化シリコンの代わりに、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ランタン、または、これらの材料に窒素,シリコン,アルミニウム等を含有させたもの等を用いてもよい。
【００７２】
上記ゲート絶縁膜２の材料は、酸化シリコン膜４よりも固定電荷となる不純物(セシウム等)が拡散しにくいものが好ましいため、窒素を含有しているのが好ましい。この場合、後の工程で、酸化シリコン膜４中に導入するセシウム（固定電荷となる不純物）がゲート絶縁膜２中に熱拡散するのを防ぐことができる。
【００７３】
また、上記ゲート電極３の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
【００７４】
次に、図１Ｂに示すように、例えば、イオン注入法を用いてセシウムを酸化シリコン膜４中に導入して、セシウム含有領域５を形成する。イオン注入条件は、例えば、加速エネルギー：５ｋｅＶ、ドーズ量：４×１０１４ｃｍ−２とすることができる。イオン注入条件は、イオン注入後のセシウム濃度分布のピーク位置が酸化シリコン膜４の中央付近に位置するように選べばよい。
【００７５】
次に、図１Ｃに示すように、例えば、ＣＶＤ法を用いて窒化シリコン膜６を形成する。続いて、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法等によってアニールする。アニール条件は、例えば７５０〜９５０℃、１〜１０秒とすれば良い。これにより、セシウムは酸化シリコン膜４とＰ型シリコン基板１との界面に偏析し、正の固定電荷となる。尚、窒化シリコン中においてセシウムはほとんど拡散しないため、アニールによってセシウムが外方拡散するのを抑制することができる。
【００７６】
尚、ＲＴＡ法の代わりに、フラッシュランプアニール法、レーザーアニール法等を用いて、更に高温短時間のアニールとしてもよい。
【００７７】
次に、図１Ｄに示すように、ＲＩＥ法等により、窒化シリコン膜６と酸化シリコン膜４を異方性エッチングすることにより、ゲート側壁を形成する。本実施形態では、ゲート側壁中（酸化シリコン膜４中）に正の固定電荷が含まれているから、ゲート側壁下の半導体としてのシリコン表面には電子キャリア層が誘起される。この電子キャリア層は、極めて浅いソース・ドレインエクステンションとして機能するため、極めて良好な短チャネル効果特性を得ることができる。
【００７８】
尚、上記ゲート側壁中（酸化シリコン膜４中）の固定電荷密度σFC(cm-2)は、ゲート電極３の端部近傍におけるシリコン中のＰ型不純物濃度ＮA(cm-3)のとき、下記の条件を満たすことにより、上記の電子キャリア層を形成することができる。
2014036212.tif 000003
【００７９】
但し、
2014036212.tif 000004
【００８０】
ここで、κ：シリコン(半導体)の比誘電率、ε：真空の誘電率(Ｆ/cm)、ｑ：電荷素量(Ｃ)、Ｎi：シリコン(半導体)の真性キャリア密度(cm-3)、ｋB：ボルツマン定数(eＶ/Ｋ)、Ｔ：絶対温度(Ｋ)である。例えば、ＮA＝１×１０18cm-3のとき、
σFC≧３.５×１０12cm-2
とすることにより、上記電子キャリア層を形成することができる。
【００８１】
更に好ましくは、σFC＝１×１０13cm-2〜３×１０13cm-2とするのがよい。このとき、上記電子キャリア層の抵抗が最も低くなり、最も効果的にソース・ドレインを低抵抗化することができる。尚、σFCが大きいほど、電子キャリア密度が増加するが、移動度が減少するため、σFC＝１×１０13cm-2〜３×１０13cm-2で最も電子キャリア層の抵抗が低くなる。
【００８２】
尚、Ｐ型素子の場合は、固定電荷の極性を負とすることによって上記と同様の効果を得ることができる。例えば、誘電率１．９未満の窒化シリコン、または、ＡＬＤ法等を用いて成膜した酸化アルミニウムを形成し、その後エッチバックすることにより、負の固定電荷を持つゲート側壁膜４を形成することができる。
【００８３】
次に、図１Ｅに示すように、半導体層と金属ソース・ドレイン電極間のショットキー障壁を変調する不純物としてのセシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０１４cm-2の条件でイオン注入することによって、セシウム含有領域７を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域７が後の工程で形成するニッケルシリサイド８(図１Ｆ参照)よりも深い位置まで形成されるようにすればよい。
【００８４】
尚、セシウム(質量数１３３)は、通常のドナー不純物であるＰ(質量数３１)やＡs(質量数７５)等に比べて、質量数が大きいため、同じイオン注入エネルギーであればより浅い領域にイオン注入することができる。また、イオン注入では、イオン注入エネルギーが小さい程、また、注入種の質量数が小さい程、イオン注入時の電流量が小さくなるため、特に１ｋeＶ以下等の極低エネルギー注入ではイオン注入時間が極端に長くなってしまうという問題がある。セシウムは通常のドナー不純物であるＰやＡsに比べて質量数が大きいため、電流量をより大きく取ることができ、したがって、イオン注入時間の大幅な短縮、あるいは、更に低いエネルギーでのイオン注入が可能となる。その結果、極めて浅い位置に金属ソース・ドレイン電極を形成することができるため、短チャネル効果特性を改善することができるのである。尚、同じ不純物を用いてセシウム含有領域５とゲート側壁中の固定電荷を形成することにより、製造設備を簡略化することができる。
【００８５】
その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、ＲＴＡ法,ＦＬＡ(Flash Lamp Annealing：フラッシュランプアニール)法,レーザーアニール法等を用いる。
【００８６】
次に、図１Ｆに示すように、スパッタ法等によってニッケルを例えば２nm程度堆積し、続いてＴｉＮ（窒化チタン）を例えば１０ｎｍ程度堆積した後に、２６０℃〜３５０℃、３０秒〜２００秒の条件でアニールを行ってシリサイド化する。そして、その後、未反応のニッケルおよびＴｉＮを除去することによって、金属ソース・ドレイン電極の一例としての上記ニッケルシリサイド８を形成する。その後、３５０℃〜５００℃、３０秒〜２００秒の条件でアニールすることによって、ニッケルシリサイド８を低抵抗化する。その場合、金属ソース・ドレイン電極(ニッケルシリサイド８：以下、金属ソース・ドレイン電極８と言う場合もある)が、セシウム含有領域７を介して半導体層(Ｐ型シリコン基板１)と接するように、ニッケルシリサイド８は、少なくともその厚み(深さ)が、セシウム含有領域７よりも薄く(浅く)なるように形成する。尚、ニッケルシリサイド８の厚みは、スパッタしたニッケルの膜厚の３倍程度(例えば６nm程度)とする。
【００８７】
尚、上記プロセスの結果、金属ソース・ドレイン電極(ニッケルシリサイド８)中には半導体層と金属ソース・ドレイン電極間のショットキー障壁を変調する不純物としてのセシウムの一部が含まれていても良い。この場合、セシウムの仕事関数(１.９３eＶ)はニッケルシリサイド(ＮiＳi)の仕事関数(４.９eＶ)よりも小さいため、金属ソース・ドレイン電極の仕事関数が小さくなり、電子に対するショットキー障壁高さを更に小さくすることができる。Ｐ型ＭＯＳＦＥＴの場合は、セシウムの代わりに、金属ソース・ドレイン電極よりも大きい仕事関数を有する物質を用いることによって、金属ソース・ドレイン電極の仕事関数を大きくすることができ、正孔に対するショットキー障壁高さを更に小さくすることができる。
【００８８】
上記ニッケルシリサイド８は、ソース・ドレインとして機能する。上記ニッケルシリサイド８を形成する際に、ゲート電極３上部もシリサイド化されて、ニッケルシリサイドが形成される。こうして、図２に示すような半導体装置が形成される。
【００８９】
尚、その場合、上記ゲート電極３を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はｉ型あるいはＰ型の何れであってもよい。
【００９０】
上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド８の代わりにコバルトシリサイドを形成する場合には、スパッタ法等によってコバルトを例えば３nm程度堆積し、続いてＴｉＮを例えば１０ｎｍ程度堆積した後に、そのＴｉＮを堆積した材料を、４００℃〜６００℃、３０秒〜２００秒の条件でアニールすることによってシリサイド化する。そして、その後、未反応のコバルトを除去した後に、７００℃〜９００℃、３０秒〜２００秒の条件でアニールすることによって、コバルトシリサイドを低抵抗化すればよい。
【００９１】
その場合にも、金属ソース・ドレイン電極(コバルトシリサイド)がセシウム含有領域７を介して半導体層(Ｐ型シリコン基板１)と接するように、コバルトシリサイドは、少なくともその厚みがセシウム含有領域７よりも薄くなるように形成する。コバルトシリサイドの厚みは、スパッタしたコバルトの膜厚の２倍程度(例えば６nm程度)となる。
【００９２】
以上、上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド８とコバルトシリサイドとの場合について説明したが、上記金属ソース・ドレイン電極はこれらに限定されるものではない。例えば、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上からなる金属を用いた金属シリサイドを用いてもよい。
【００９３】
最後に、公知の方法で層間絶縁膜(図示せず)や上部配線(図示せず)等を形成して、本半導体装置が完成する。
【００９４】
本実施形態の半導体装置によれば、ゲート側壁中（酸化シリコン膜４）に正の固定電荷を含んでいるため、ゲート側壁下の半導体層（Ｐ型シリコン基板１）表面には極めて浅い電子キャリア層が誘起される。この電子キャリア層は、極めて浅いソース・ドレインエクステンションとして機能するため、極めて良好な短チャネル効果を得ることができる。また、固定電荷と半導体層(Ｐ型シリコン基板１)間に生じる強い電界により、金属ソース・ドレイン電極８と半導体層との間の電子に対するショットキー障壁高さが実効的に小さくなるため、金属ソース・ドレイン電極８と上記電子キャリア層との間の抵抗を著しく減少させることができる。更に、金属ソース・ドレイン電極８(ニッケルシリサイド８)と半導体層(Ｐ型シリコン基板１)との間にセシウム含有領域７が形成されているため、金属ソース・ドレイン電極７近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなる。その結果、（セシウム含有領域７がない）単なるショットキー接合の場合に比べて、ソース・ドレインと半導体層との間のリーク電流を著しく低減することができる。また、同時に、チャネルとソース・ドレインとの間の電子に対するショットキー障壁高さが実効的に小さくなるため、ショットキー接合の場合に比べて寄生抵抗を著しく低減することができる。
【００９５】
また、金属ソース・ドレイン電極８がゲート電極３から横方向に離れた位置に形成されること、および、上記固定電荷によってソース・ドレインの一部である上記電子キャリア層とゲート電極３との間の電界強度が弱められることにより、ＧＩＤＬが著しく減少する。したがって、リーク電流を著しく低減することができる。
また、金属ソース・ドレイン電極８がゲート電極３から横方向（チャネル長方向）に離れているため、ゲート電極３からの電界の影響が金属ソース・ドレイン電極８およびその近傍の半導体層に及びにくいこと、および、上記固定電荷下の半導体表面には強い電界があるため、オフ方向のゲート電圧（Ｎ型ＭＯＳＦＥＴの場合、負バイアス方向、Ｐ型ＭＯＳＦＥＴの場合、正バイアス方向）を印加しても固定電荷下の半導体層表面の電界の向きが反転しにくいことにより、ＧＩＤＬが減少する。したがって、リーク電流を著しく低減することができる。
【００９６】
その場合、上記セシウム含有領域７の金属ソース・ドレイン電極８との界面におけるセシウムの濃度を１×１０19cm-3以上にすれば、金属ソース・ドレイン電極８との界面でのセシウムの濃度を十分に大きくできる。したがって、ショットキー障壁をより大きく変調して、ソース・ドレインと半導体層との間のリーク電流の低減とチャネルとソース・ドレインとの間の寄生抵抗の低減とを、より効果的に行うことができる。
【００９７】
また、上記セシウム含有領域７におけるセシウムの濃度を、セシウム含有領域７の金属ソース・ドレイン電極８との界面よりも深い位置にピークを有するように設定すれば、金属ソース・ドレイン電極８の広い範囲を高濃度のセシウム領域で覆うことができる。したがって、ソース・ドレインと半導体層との間のリーク電流を、さらに効果的に低減することができる。
【００９８】
また、セシウムはシリコンのドナーおよびアクセプターではないため、セシウム含有領域７のうち、金属ソース・ドレイン電極８から十分離れた領域においては、セシウムはイオン化しない。そのため、金属ソース・ドレイン電極８と半導体層(Ｐ型シリコン基板１)との間にあるセシウム含有領域７の厚みを極端に薄くする必要がなく(つまり、セシウムをイオン注入する際の制約がなく)、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
【００９９】
以上のごとく、本実施の形態の半導体装置においては、金属シリサイドの厚み(深さ)をイオン注入による制約なしに決定できるので、極めて浅い金属ソース・ドレインを形成することができ、その結果、短チャネル効果を極めてよく抑制することができるのである。
【０１００】
図３は、本実施の形態の半導体装置と従来技術（特許文献１に記載の不純物偏析技術）を用いた作製したＭＯＳＦＥＴ（ＤＳ−ＦＥＴ）のドレイン電流−ゲート電圧特性を比較した図である。以下、図３を用いて、固定電荷有り／なしでのＧＩＤＬ比較（ドレイン電圧Ｖｄ＝１Ｖ、ゲート長Ｌｇ＝２４０ｎｍ）について説明する。
【０１０１】
本実施の形態の半導体装置におけるＧＩＤＬ低減効果を確認するため、本実施の形態の半導体装置と従来技術（特許文献１に記載の不純物偏析技術）を用いた作製したＭＯＳＦＥＴ（ＤＳ−ＦＥＴ）のドレイン電流−ゲート電圧特性を比較する。ここで、ＧＩＤＬに注目するため、短チャネル効果を無視できるように、ゲート長は２４０ｎｍとした。また、ドレイン電圧１Ｖの条件化で測定を行った。
【０１０２】
また、ＤＳ−ＦＥＴは、ソース・ドレインの形成方法を除き、本実施の形態の半導体装置と同様の方法で作製した。即ち、ゲート電極をパターニング後、熱酸化法にて酸化シリコンを形成後、異方性エッチングを行うことにより、厚さ２ｎｍのゲート側壁を形成した。次に、Ｐ型シリコン基板中に、加速エネルギー５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件にてＡｓをイオン注入した後、ＲＴＡ法にて８００℃、１０秒のアニールを行った。次に、スパッタ法にてニッケルを５ｎｍ堆積し、続いて、ＴｉＮを１０ｎｍ堆積した後、図１Ｆと同様の方法にてニッケルシリサイドを形成した。ニッケルシリサイドはＡｓの注入ピーク深さよりも深い位置まで形成されるため、ニッケルシリサイドとＰ型シリコン基板との界面にＡｓが偏析している。
【０１０３】
図３に示すように、本実施の形態の半導体装置はＤＳ−ＦＥＴに比べて、ＧＩＤＬ電流が著しく低減されていることが確認された。これは次のような理由によるものであると考えられる。即ち、ＤＳ−ＦＥＴにおいては、ゲート電極に負バイアスを印加した場合、チャネル領域および金属ソース・ドレイン電極（ニッケルシリサイド）近傍の半導体層表面に蓄積層が形成され、蓄積層‐金属ソース・ドレイン電極間にトンネル電流が流れることにより、大きなリーク電流（ＧＩＤＬ）が発生する。これは、不純物偏析領域が極めて狭いため、容易に（正孔）蓄積層が形成されること、および、不純物偏析領域そのものの極性が反転しないとしても、不純物偏析領域の幅が極めて狭いため、容易にトンネル電流が流れることのよるものと考えられる。一方、本実施の形態の半導体装置は、金属ソース・ドレイン電極がゲート電極から横方向（チャネル長方向）に離れているため、ゲート電極に負バイアスを印加しても、ゲート電極からの電界の影響が金属ソース・ドレイン電極８およびその近傍の半導体層に及びにくいこと、および、固定電荷下の半導体表面には強い電界があるため、ゲート電極に負バイアスを印加しても固定電荷下の半導体層表面の電界の向きが反転しにくい（蓄積層が形成されにくい）ことにより、ＧＩＤＬは発生しにくいものと考えられる。
【０１０４】
本発明者は、本実施の形態の半導体装置における上記セシウム含有領域７を有することによる効果を確認するために、以下のような実験を行った。
【０１０５】
図４は、図１Ｆにおける金属ソース・ドレイン電極８と同様の方法で作製したダイオードの断面図を示す。即ち、このダイオードは、Ｐ型シリコン１１の表面上にセシウム含有領域１２を形成し、その後に、ニッケルシリサイド１３を形成したものである。ニッケルシリサイド１３はセシウム含有領域１２を介してＰ型シリコン１１と接している。尚、ＳＩＭＳ(二次イオン質量分析法)による分析の結果、セシウム含有領域１２中のセシウム濃度は、ニッケルシリサイド１３との界面において１×１０19cm-3であった。また、セシウムの分布は、ニッケルシリサイド１３の外側のＰ型シリコン中１１にピークを持つものであった。
【０１０６】
図５は、図４におけるニッケルシリサイド１３とＰ型シリコン１１の裏面との間で測定した電流‐電圧特性（Ｉ−Ｖ特性：Ｐ型Ｓｉ）を示す（実線）。図５には、比較のために、セシウム含有領域１２を有しないダイオードの電流‐電圧特性をも併記している（破線）。尚、横軸のバイアス電圧は、Ｐ型シリコン１１を基準としてニッケルシリサイド１３に印加した電圧である。
【０１０７】
図５から分かるように、上記セシウム含有領域１２を有する場合（実線）には、セシウム含有領域を有しない場合（破線）に比して、逆バイアス電流が著しく小さくなっている。これは、図２に示すソース・ドレイン構造では、金属ソース・ドレイン電極８とＰ型シリコン基板１との間のリーク電流を著しく小さくできることを示している。
【０１０８】
以下、この理由を、図６および図７に従って説明する。
【０１０９】
図６および図７は、図４におけるＣ‐Ｃ'断面でのエネルギーバンド図である。但し、図７は、セシウム含有領域１２が存在しない場合のエネルギーバンド図（図４のＣ‐Ｃ'間に相当）である。詳しくは、図６は、図２のＰ型シリコンとニッケルシリサイドの界面付近のエネルギーバンド図（図２のＡ−Ａ’間）（セシウム含有領域７がある場合）に対応し、図７は、図２においてセシウム含有領域７がない場合のＰ型シリコンとニッケルシリサイドの界面付近のエネルギーバンド図（図２のＡ−Ａ’間に相当）に対応する。
【０１１０】
尚、図６および図７において、「ＥＣＳi」は、シリコンの伝導帯下端を、「ＥＦＳi」は、シリコンのフェルミ準位を、「ＥＶＳi」は、シリコンの価電子帯上端を、「ＥＦＭ」は、ニッケルシリサイド１３のフェルミ準位を、「φｂｈ」は、正孔に対する障壁高さを、示している。
【０１１１】
尚、図６および図７において、「ＥＣＳi」は、シリコンの伝導帯下端を、「ＥＦＳi」は、シリコンのフェルミ準位を、「ＥＶＳi」は、シリコンの価電子帯上端を、「ＥＦＭ」は、ニッケルシリサイド１３のフェルミ準位を、「φｂｈ」は、正孔に対する障壁高さを、示している。
【０１１２】
図７に示すダイオードは、ショットキー障壁ダイオードであるので、逆バイアス電流Ｉrpは、下記数式(１)で表される。
2014036212.tif 000005
ここで、φｂｈ：正孔に対するショットキー障壁高さ、ｋＢ：ボルツマン定数、Ｔ：絶対温度である。尚、φｂｈは、ニッケルシリサイド１３とＰ型シリコン１１との界面におけるニッケルシリサイド１３のフェルミ準位ＥＦＭとＰ型シリコン１１の価電子帯上端ＥＶＳiとのエネルギー差である。
【０１１３】
図６を参照して、セシウムのイオン化ポテンシャルが３.８９eＶであるのに対して、シリコンの電子親和力は４.０５eＶであるので、セシウムはシリコンの伝導帯下端ＥＣＳiよりも高エネルギー側にエネルギー準位を形成するものと考えられる。この場合、セシウムが作るエネルギー準位からニッケルシリサイド１３側に電子が放出されて、セシウムは正にイオン化する。セシウムがイオン化した領域では、セシウムの密度に応じてシリコンのエネルギーバンドが大きく押し下げられる。すなわち、セシウムの密度が十分に大きい場合には、シリコンの伝導帯下端ＥＣＳiの最下点がニッケルシリサイド１３のフェルミ準位ＥＦＭと略一致するまで、シリコンのエネルギーバンドは曲げられる。
【０１１４】
一方、セシウムはシリコンに対するドナーとしては活性化しないことから、セシウム含有領域１２におけるニッケルシリサイド１３から十分に遠い位置のセシウムは、中性のままである。また、セシウム含有領域１２におけるＰ型シリコン１１との界面から離れた位置にあるセシウムからニッケルシリサイド１３への電子の放出は、主にトンネル効果によって起こるため、セシウムがイオン化するのは、ニッケルシリサイド１３とセシウム含有領域１２との界面から３nm程度の範囲に限られる。
【０１１５】
シリコン中におけるセシウムのドナーとしての活性化率を測定するために、ホール測定を実施した。試料は次のように作成した。シリコン上にＳiＯ2を１０nm形成した１２mm角の試料に対して、セシウムをイオン注入エネルギー１００ｋeＶでイオン注入した。その場合、セシウムの大部分がシリコン中に分布する。次に、試料の四隅を開口したレジストをマスクとしてＰをイオン注入した。続いて、レジストを除去後、９００℃、１０秒のアニールを行うことによってｎ＋領域を形成すると共に、セシウムイオン注入によって生じたダメージを回復した。次に、リソグラフィー法とＲＩＥ法とを用いて４つのｎ＋領域上のＳiＯ2を開口し、続いて、リフトオフ法を用いて夫々のｎ＋領域上にＴi電極を形成した。この試料を用いて、Van der Pauw法にてホール測定を実施した結果、電子面密度３.０×１０12cm-2が得られた。ＳＩＭＳ分析の結果、シリコン中に含まれるセシウムの量は１.７×１０15cm-2であった。したがって、シリコン中におけるセシウムの活性化率は、０.１８％という十分に低いものであった。但し、ＳiＯ2中に注入されたセシウムは正の固定電荷となり、シリコン中に電子キャリアを誘起するため、実際のシリコン中におけるセシウムのドナーとしての活性化率は０.１８％よりも更に低いものであると考えられる。このように、セシウムは、半導体としてのシリコンのバルク中では殆どキャリアを発生しないことがわかった。
【０１１６】
ここで、通常、チャネル近傍のＰ型不純物濃度は１×１０18cm-3以上である。したがって、活性化率が０.２％以下であれば、セシウム含有領域１２におけるセシウムの濃度を５×１０20cm-3以下にしておけば、セシウムのドナーとしての濃度は１×１０18cm-3(＝５×１０20cm-3×０.００２)以下となって、１×１０18cm-3以上であるＰ型不純物濃度よりも低い。即ち、半導体のバルク中での不純物の活性化率が、０．２％以下であれば、半導体のバルク中では殆どキャリアを発生しないと考えられる。したがって、セシウム含有領域１２がＮ型領域となってソース・ドレインの接合深さが深くなることがないため、短チャネル効果特性が劣化することはない。また、金属ソース・ドレイン電極と半導体層との界面におけるセシウム濃度は１×１０19cm-3以上であれば十分なショットキーバリア変調効果を得られるため、上述のセシウム濃度５×１０20cm-3という値は十分に大きいものである。すなわち、不純物の活性化率を０.２％以下とすることによって、非常に広いプロセスマージンを得ることができるのである。
【０１１７】
この結果、図６に示すダイオードにおける正孔に対するエネルギー障壁高さは図６中のφｂｈ(Ｃs)で表され、逆バイアス電流Ｉrp(Ｃs)は、下記数式(２)で表される。
2014036212.tif 000006
【０１１８】
図６から分かるように、φｂｈ(Ｃs)＞φｂｈであるから、Ｉrp(Ｃs)＜＜Ｉrpとなる。多くの金属シリサイドの場合、φｂｈは０.４eＶ〜０.５eＶ程度であるのに対し、φｂｈ(Ｃs)は最大でシリコンのバンドギャップ１.１eＶ程度まで大きくすることができるため、逆バイアス電流が著しく低減される。
【０１１９】
このように、金属と半導体層との界面の半導体層中にセシウム含有領域を有することによって、逆バイアス電流を著しく低減することできるのである。図２に示す半導体装置の構造においては、セシウム含有領域７を有することによって、金属ソース・ドレイン電極８とＰ型シリコン基板１との間のリーク電流を著しく低減できることが分かる。
【０１２０】
尚、図２に示す半導体装置におけるＡ‐Ａ'断面でのエネルギーバンド図は、図６のエネルギーバンド図と同様になる。
【０１２１】
次に、図４に示すダイオードと同様の構造を、Ｐ型シリコン１１の代わりにＮ型シリコンを用いて作製してなるダイオードについて説明する。
【０１２２】
上記Ｎ型シリコンを用いたダイオードの電流‐電圧特性（Ｉ−Ｖ特性）を、図８に示す（実線）。図８には、セシウム含有領域がない場合の電流‐電圧特性をも併記している（破線）。図８から分かるように、セシウム含有領域を有する場合には、セシウム含有領域を有しない場合に比して、逆バイアス電流が著しく増大している。これは、セシウム含有領域を形成することによって、ニッケルシリサイドとＮ型シリコンとの間の抵抗が小さくなることを示している。これは、図２に示すソース・ドレイン構造では、金属ソース・ドレイン電極８と固定電荷によって誘起される電子キャリア層との間の抵抗を小さくできることを示している。
【０１２３】
以下、この理由を図９および図１０に従って説明する。
【０１２４】
図９および図１０は、図４においてＰ型シリコン１１の代わりにＮ型シリコンを用いたダイオードのＣ‐Ｃ'断面でのエネルギーバンド図である。但し、図１０は、セシウム含有領域１２が存在しない場合のエネルギーバンド図である。
【０１２５】
図１０に示すダイオードはショットキー障壁ダイオードであるので、逆バイアス電流Ｉrnは、下記数式(３)で表される。
2014036212.tif 000007
ここで、φｂｅ：電子に対するショットキー障壁高さ、ｋＢ：ボルツマン定数、Ｔ：絶対温度である。尚、φｂｅは、ニッケルシリサイド１３とＮ型シリコンとの界面におけるＮ型シリコンの伝導帯下端とニッケルシリサイド１３のフェルミ準位とのエネルギー差である。
【０１２６】
図９を参照して、セシウムのイオン化ポテンシャルが３.８９eＶであるのに対して、シリコンの電子親和力は４.０５eＶであるので、セシウムはシリコンの伝導帯下端よりも高エネルギー側にエネルギー準位を形成するものと考えられる。この場合、セシウムが作るエネルギー準位からニッケルシリサイド側に電子が放出されて、セシウムは正にイオン化する。セシウムがイオン化した領域では、セシウムの密度に応じてシリコンのエネルギーバンドが大きく押し下げられる。すなわち、セシウムの密度が十分に大きい場合には、シリコンの伝導帯下端ＥＣＳiの最下点がニッケルシリサイド１３のフェルミ準位ＥＦＭと略一致するまで、シリコンのエネルギーバンドは曲げられる。
【０１２７】
一方、セシウムはシリコンに対するドナーとしては活性化しないことから、セシウム含有領域１２におけるニッケルシリサイド１３から十分に遠い位置のセシウムは、中性のままである。また、セシウム含有領域１２におけるＮ型シリコンとの界面から離れた位置にあるセシウムからニッケルシリサイド１３への電子の放出は、主にトンネル効果によって起こるため、セシウムがイオン化するのは、ニッケルシリサイド１３とセシウム含有領域１２との界面から３nm程度の範囲に限られる。
【０１２８】
この結果、ショットキー障壁の幅が非常に薄くなり、更に、鏡像効果によるショットキー障壁高さの低下によって、ニッケルシリサイド１３‐Ｐ型シリコン１１間の電気伝導が主にトンネル電流によって起こるようになる。したがって、図９に示すように、電子に対するエネルギー障壁高さφｂｅ(Ｃｓ)は、シリコンの伝導帯下端ＥＣＳiとニッケルシリサイド１３のフェルミ準位ＥＦＭとのエネルギー差となる。また、その場合の逆バイアス電流Ｉrn(Ｃs)は、下記数式(４)で表される。
2014036212.tif 000008
【０１２９】
図９から分かるように、φｂｅ(Ｃs)＜＜φｂｅであるから、Ｉrn(Ｃs)＞＞Ｉrnとなる。上記φｂｅ(Ｃs)は、シリコンの伝導帯下端ＥＣＳiとシリコンのフェルミ準位ＥＦＳiとのエネルギー差程度の非常に小さい値となるため、図８のように、略オーミック特性の電流‐電圧特性が得られるのである。図２に示す半導体装置の構造においては、固定電荷によって誘起される電子キャリア層（固定電荷誘起電子キャリア層）は高電子密度のＮ型領域と見なせるから、セシウム含有領域７を有することによって、固定電荷誘起キャリア層‐ソース・ドレイン間を低抵抗に接続することができ、従って、チャネル‐ソース・ドレイン間を低抵抗に接続可能であることが分かる。
【０１３０】
以下、図２に示す半導体装置におけるチャネル‐ソース・ドレイン間の抵抗について、図１１および図１２を用いて考察する。
【０１３１】
図１１および図１２は、図２におけるＢ‐Ｂ'断面でのエネルギーバンド図である。詳しくは、図１１は、セシウム含有領域５およびセシウム含有領域７がある場合のエネルギーバンド図（Ｂ−Ｂ’間）である一方、図１２は、セシウム含有領域５およびセシウム含有領域７が存在しない(ショットキー接合トランジスタの)場合のエネルギーバンド図である。
【０１３２】
図１２に示すように、上記ゲート電極３への電圧印加によって、シリコンのエネルギーバンドが曲げられて、チャネル領域には反転層が形成されている。その結果、ショットキー障壁厚さが薄くなり、また、鏡像効果によって電子に対するショットキー障壁高さが減少するために、トンネル電流が流れることができる。
【０１３３】
これに対して、上記セシウム含有領域７が存在している図１１においては、ゲート電極３への電圧印加によって、シリコンのエネルギーバンドが曲げられて、チャネル領域には反転層が形成されている。また、ゲート側壁中には固定電荷が含まれているため、固定電荷から発する強い電界により半導体層の表面のエネルギーバンドは下方に曲げられ、チャネル領域とニッケルシリサイド８との間には、電子キャリア層（固定電荷誘起電子キャリア層）が形成される。また、少なくともソース電極側では、セシウム含有領域７のセシウムがニッケルシリサイド８に電子を放出することによって正にイオン化する。その結果、図１２との比較で分かるように、セシウムがイオン化した領域では、シリコンのエネルギーバンドがさらに曲げられてその傾きは非常に急峻になる。これにより、ショットキー障壁厚さは非常に薄くなり、加えて、鏡像効果によって電子に対するショットキー障壁高さが大きく減少するため、ソース−電子キャリア層のトンネル電流が著しく大きくなる。更に、ゲート側壁中の固定電荷からの強い電界によってニッケルシリサイド８近傍の半導体層の表面のエネルギーバンドが曲げられることにより、ニッケルシリサイド８と半導体層との界面近傍におけるエネルギーバンドの傾きは更に急峻となり、電子に対するショットキー障壁高さの低減効果は更に大きくなる。
【０１３４】
このように、図２に示す半導体装置においては、セシウム含有領域７（およびセシウム含有領域５）を有することによって、チャネル‐ソース・ドレイン間の抵抗を著しく低減することができ、大きなオン電流を得ることができる。
【０１３５】
以上のごとく、本実施の形態における半導体装置によれば、金属ソース・ドレイン電極(ニッケルシリサイド)８と半導体層(Ｐ型シリコン基板１)との間に、ショットキー障壁を変調する不純物としてのセシウムを含有するセシウム含有領域７を形成している。したがって、金属ソース・ドレイン電極８近傍のセシウムがイオン化することによって、正孔に対するエネルギー障壁高さが大きくなり、ショットキー接合の場合に比して、金属ソース・ドレイン電極８とＰ型シリコン基板１との間のリーク電流を著しく低減できる。また、同時に、半導体層と金属ソース・ドレイン電極８との間の電子に対するショットキー障壁高さが実効的に小さくなり、更に、固定電荷からの強い電界によって、金属ソース・ドレイン電極８近傍の半導体層の表面においてエネルギーバンドが曲げられるため、上記電子に対するショットキー障壁は更に小さくなる。この結果、通常のショットキー接合の場合に比べて寄生抵抗を著しく低減することができるのである。
【０１３６】
尚、上記金属ソース・ドレイン電極(ニッケルシリサイド８)中には半導体層と金属ソース・ドレイン電極間のショットキー障壁を変調する不純物としてのセシウムの一部が含まれていても良い。この場合、セシウムの仕事関数(１．９３eＶ)はニッケルシリサイド(ＮiＳi)の仕事関数(４．９eＶ)よりも大きいため、金属ソース・ドレイン電極の仕事関数が小さくなり、電子に対するショットキー障壁高さを更に小さくすることができる。
【０１３７】
また、セシウムはシリコンのドナーおよびアクセプターではない(つまり、シリコンのバルク中では殆どキャリアを発生しない)ため、セシウム含有領域７のうち、金属ソース・ドレイン電極８から十分離れた領域においては、セシウムはキャリアとしての電子を放出してイオン化することはない。そのため、ソース・ドレインとして機能する領域が不純物の拡散等によって拡大することを予め考慮して、セシウム含有領域７の厚みを極端に薄くする必要がない。つまり、セシウムをイオン注入する場合の条件に、特別な制約はないのである。したがって、セシウム含有領域７の厚みを薄くするために、上記特許文献１に開示されているような不純物偏析技術を用いる必要はない。
【０１３８】
さらに、上記セシウム含有領域７はキャリアを誘起しないため、セシウム含有領域７を金属ソース・ドレイン電極８よりも深く形成しても短チャネル効果特性を劣化させることがない。すなわち、不純物(セシウム)のイオン注入深さよりも浅い領域に金属ソース・ドレイン電極８を形成することができるので、極めて浅いソース・ドレインを形成することができる。したがって、良好な短チャネル効果特性を得ることができるのである。
【０１３９】
また、上記セシウムは、シリコンの電子親和力(４.０５eＶ)よりも小さいイオン化ポテンシャル(３.８９eＶ)を有している。したがって、セシウムは、シリコンの伝導帯下端よりも高エネルギー側に不純物準位を形成し、この不純物準位から金属ソース・ドレイン電極８側に電子を放出することによって、正にイオン化してシリコンのエネルギーバンドを曲げる。こうして、シリコンのエネルギーバンドは、不純物準位と金属ソース・ドレイン電極のフェルミ準位とが一致する程度にまで曲げられる。そのため、ショットキー障壁を大きく変調することができ、上述したように、Ｐ型シリコン基板１‐金属ソース・ドレイン電極８間のリーク電流を著しく抑制できると共に、チャネル‐金属ソース・ドレイン電極８間の抵抗を著しく減少させることができるのである。
【０１４０】
また、図４におけるニッケルシリサイド１３と接する位置におけるセシウム含有領域１２中のセシウム濃度が１×１０19cm-3であったことから、金属ソース・ドレイン電極８とＰ型シリコン基板１との界面におけるセシウムの濃度を、１×１０19cm-3以上にすることによって、上記ショットキー障壁を十分大きく変調することができる。そのために、Ｐ型シリコン基板１‐金属ソース・ドレイン電極８間のリーク電流を著しく抑制できると共に、チャネル‐金属ソース・ドレイン電極８間の抵抗を著しく減少させることができるのである。
【０１４１】
また、上記セシウムは、金属ソース・ドレイン電極８とＰ型シリコン基板１との界面よりも深い位置に濃度ピークを持つように分布している。したがって、金属ソース・ドレイン電極８の広い範囲を高濃度の不純物含有領域で覆うことができ、リーク電流を効果的に低減することができる。
【０１４２】
また、上記金属ソース・ドレイン電極８は、上記半導体であるシリコンと金属であるニッケルとの化合物であるニッケルシリサイドで構成されている。したがって、堆積するニッケルの厚みを薄くすることによって、浅い金属ソース・ドレイン電極８を容易に形成することができる。
【０１４３】
また、上記半導体層として、シリコンおよびゲルマニウムのうちの少なくとも一つを主成分として含み、上記金属として、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上を含んでいる。この場合、自己整合シリサイドプロセスあるいは自己整合ジャーマナイドプロセスを用いることができるため、上記浅い金属ソース・ドレイン電極８を、上記ゲート電極３に対して自己整合的な位置に容易に形成することができる。
【０１４４】
以上のごとく、本実施の形態によれば、金属材料の種類に関わらずショットキー障壁の高さおよび幅を容易に制御できると共に、寄生抵抗が低く、且つ、短チャネル効果およびドレインリーク電流を効果的に抑制できる半導体装置、および、その製造方法を提供することができるのである。
【０１４５】
(第２実施の形態)
図１３Ａ〜１３Ｅは、第２実施の形態の半導体装置における各製造工程中の断面図である。第２実施の形態では、半導体層としてのＰ型シリコン基板の表面のうち、ゲート電極に隣接する領域を、プラズマ状態の窒素、窒素ラジカル、および、窒素元素を含有する分子からなる酸化剤を含む気体のうちの少なくとも一つを含む雰囲気に暴露して、絶縁層を形成すると共に、固定電荷を形成する例について説明する。
【０１４６】
先ず、半導体層の一例としてのＰ型シリコン基板２１の一主面上に、例えば上記ＳＴＩ法等の公知の方法によって素子分離領域(図示せず)を形成し、その素子分離領域によって素子形成領域を区分する。
【０１４７】
次に、図１３Ａに示すように、熱酸化法,ＣＶＤ法あるいはＡＬＤ法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜２２を形成し、続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜２２上に堆積する。次に、リソグラフィー法およびＲＩＥ法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極２３を形成する。
【０１４８】
上記ゲート絶縁膜２２の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有するもの等を用いてもよい。
【０１４９】
また、上記ゲート電極２３の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
【０１５０】
次に、図１３Ｂに示すように、窒素元素を含むラジカルあるいはプラズマ等をシリコン表面にさらすことによってシリコン表面を窒化して薄い窒化シリコン２４を形成する。窒化シリコンの屈折率は２.１以上とすることが好ましい。この場合、高密度の正の固定電荷を有する絶縁膜（窒化シリコン２４）を形成することができる。例えば、ＰＥ‐ＣＶＤ(Plasma Enhanced ＣＶＤ)法において、３００ｍTorr〜６００ｍTorr、ガス流量比ＳiＨ4/ＮＨ3＝０.０４〜１.５、基板温度３００℃〜４５０℃、プラズマパワー４０W〜１００Wの条件にて、屈折率２.１以上の窒化シリコンを形成することができる。
【０１５１】
尚、Ｐ型素子の場合は、窒化シリコンの屈折率を１．８以下とすることにより、高密度の負の固定電荷を有する絶縁膜（窒化シリコン２４）を形成することができる。また、窒化シリコン２４の代わりにＡＬＤ法等によって酸化アルミニウム膜を形成することよって、負の固定電荷を有する絶縁膜を形成することができる。
【０１５２】
次に、上記ＣＶＤ法等を用いて酸化シリコン膜を堆積し、続いて、ＲＩＥ法によって異方性エッチングすることにより、ゲート側壁膜２４を形成する。酸化シリコン膜の代わりに、窒化シリコン膜、酸窒化シリコン膜を用いても良い。尚、酸化シリコン膜を形成せずに、窒化シリコン２４を異方性エッチングしてゲート側壁膜２４を形成しても良い。以下、図１３Ｃ〜図１３Ｅに示す工程は、第１の実施の形態と同じように行うことで、半導体装置を製造することができる。
【０１５３】
（実施の形態３）
図１４Ａ〜図１４Ｅは、第３実施の形態の半導体装置における各製造工程中の断面図である。第３実施の形態では、半導体層としてのＰ型シリコン基板中に、ショットキー障壁を変調する不純物としてのセシウムをイオン注入して不純物含有領域を形成した後、上記不純物含有領域上を他元素（酸素または窒素）と反応させて絶縁層を形成することにより、上記不純物を絶縁層／半導体層界面に偏析させて固定電荷を形成する例について説明する。
【０１５４】
先ず、半導体層の一例としてのＰ型シリコン基板３１の一主面上に、例えば上記ＳＴＩ法等の公知の方法によって素子分離領域(図示せず)を形成し、その素子分離領域によって素子形成領域を区分する。
【０１５５】
次に、図１４Ａに示すように、熱酸化法,ＣＶＤ法あるいはＡＬＤ法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜３２を形成し、続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜３２上に堆積する。次に、リソグラフィー法およびＲＩＥ法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極３３を形成する。
【０１５６】
上記ゲート絶縁膜３２の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有するもの等を用いてもよい。
【０１５７】
また、上記ゲート電極３３の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
【０１５８】
次に、セシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０１４cm-2の条件でイオン注入することによって、セシウム含有領域３７を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域３７が後の工程で形成するニッケルシリサイド３８(図１４Ｅ参照)よりも深い位置まで形成されるように設定すればよい。
【０１５９】
尚、セシウム(質量数１３３)は、通常のドナー不純物であるＰ(質量数３１)やＡs(質量数７５)等に比べて、質量数が大きいため、同じイオン注入エネルギーであればより浅い領域にイオン注入することができる。また、イオン注入では、イオン注入エネルギーが小さい程、また、注入種の質量数が小さい程、イオン注入時の電流量が小さくなるため、特に１ｋeＶ以下等の極低エネルギー注入ではイオン注入時間が極端に長くなってしまうという問題がある。セシウムは通常のドナー不純物であるＰやＡsに比べて質量数が大きいため、電流量をより大きく取ることができ、したがって、イオン注入時間の大幅な短縮、あるいは、更に低いエネルギーでのイオン注入が可能となる。その結果、極めて浅い位置に金属ソース・ドレイン電極を形成することができるため、短チャネル効果特性を改善することができるのである。その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、ＲＴＡ法,ＦＬＡ法,レーザーアニール法等を用いる。
【０１６０】
次に、図１４Ｂに示すように、熱酸化法を用いて酸化して酸化シリコン膜３４を形成する。このとき、セシウム含有領域３７の表面が酸化され、セシウム含有領域３７中のセシウムの一部が酸化シリコン３４とセシウム含有領域３７の界面に偏析して正の固定電荷３５となる。酸化シリコン膜３４を形成する代わりに、セシウム含有領域３７表面を窒化して窒化シリコン膜を形成しても良い。この場合、セシウム含有領域３７中のセシウムの一部が窒化シリコン膜とセシウム含有領域３７との界面に偏析して正の固定電荷となるのと共に、窒化シリコン膜中にも正の固定電荷が形成されるため、高密度の固定電荷を形成することができる。
【０１６１】
次に、図１４Ｃに示すように、ＣＶＤ法等を用いて窒化シリコン３６を堆積する。窒化シリコン３６の代わりの材料は、絶縁性がある限り何でも良いが、酸化シリコン、酸窒化シリコン等が挙げられる。尚、酸化シリコン膜３４が十分に厚い場合は、窒化シリコン３６を省略しても良い。
【０１６２】
次に、図１４Ｄに示すように、ＲＩＥ法等を用いて、窒化シリコン３６および酸化シリコン膜３４を異方性エッチングすることにより、ゲート側壁を形成する。以下、図１４Ｅに示す工程は、第１の実施の形態と同じように行うことで、半導体装置を製造することができる。
【０１６３】
（実施の形態４）
図１５Ａ〜図１５Ｅは、第４実施の形態の半導体装置における各製造工程中の断面図である。第４実施の形態では、半導体層としてのシリコン中にショットキー障壁を変調する不純物としてのセシウムをイオン注入して不純物含有領域を形成した後、上記ゲート電極に隣接する領域に、絶縁層として窒化シリコン膜を形成し、アニールすることによって、絶縁層／半導体界面に上記不純物を偏析させて固定電荷を形成する例について説明する。
【０１６４】
先ず、半導体層の一例としてのＰ型シリコン基板４１の一主面上に、例えば上記ＳＴＩ法等の公知の方法によって素子分離領域(図示せず)を形成し、その素子分離領域によって素子形成領域を区分する。
【０１６５】
次に、図１５Ａに示すように、熱酸化法,ＣＶＤ法あるいはＡＬＤ法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜４２を形成し、続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜４２上に堆積する。次に、リソグラフィー法およびＲＩＥ法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極４３を形成する。
【０１６６】
上記ゲート絶縁膜４２の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有するもの等を用いてもよい。また、上記ゲート電極４３の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
【０１６７】
次に、セシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０１４cm-2の条件でイオン注入することによって、セシウム含有領域４７を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域４７が後の工程で形成するニッケルシリサイド４８(図１５Ｅ参照)よりも深い位置まで形成されるように設定すればよい。
【０１６８】
尚、セシウム(質量数１３３)は、通常のドナー不純物であるＰ(質量数３１)やＡs(質量数７５)等に比べて、質量数が大きいため、同じイオン注入エネルギーであればより浅い領域にイオン注入することができる。また、イオン注入では、イオン注入エネルギーが小さい程、また、注入種の質量数が小さい程、イオン注入時の電流量が小さくなるため、特に１ｋeＶ以下等の極低エネルギー注入ではイオン注入時間が極端に長くなってしまうという問題がある。セシウムは通常のドナー不純物であるＰやＡsに比べて質量数が大きいため、電流量をより大きく取ることができ、したがって、イオン注入時間の大幅な短縮、あるいは、更に低いエネルギーでのイオン注入が可能となる。その結果、極めて浅い位置に金属ソース・ドレイン電極を形成することができるため、短チャネル効果特性を改善することができるのである。
【０１６９】
次に、ＣＶＤ法等により、窒化シリコンからなる絶縁層４４を堆積する。絶縁層４４の材料は絶縁性を有する限り何でも良いが、セシウムが熱拡散しにくいものが好ましく、例えば、窒化シリコン、酸窒化シリコン、酸窒化ハフニウム等の窒素を含有した材料が好ましい。
【０１７０】
次に、図１５Ｂに示すように、ＲＴＡ法を用いて、例えば７００〜１０００℃、１〜１０秒のアニールを行う。このとき、セシウム含有領域４７中のセシウムの一部が絶縁層４４とＰ型シリコン基板４１の界面に偏析し、正の固定電荷となる。
ＲＴＡ法の代わりに、ＦＬＡ法、レーザーアニール法を用いることにより、更に高温短時間のアニールを行っても良い。
【０１７１】
次に、図１５Ｃに示すように、ＣＶＤ法等を用いて酸化シリコンからなる第２絶縁層４６を形成する。酸化シリコンの代わりに、酸窒化シリコン、窒化シリコン等を用いても良い。また、絶縁層４４が十分に厚い場合は、第２絶縁層４６を省略することもできる。
【０１７２】
次に、図１５Ｅに示すように、ＲＩＥ法等を用いて絶縁層４４、第２絶縁層４６を異方性エッチングすることにより、ゲート側壁を形成する。以下、第１の実施の形態と同じように行うことで、半導体装置を製造することができる。
【０１７３】
（実施の形態５）
図１６Ａ〜図１６Ｆは、第５実施の形態の半導体装置における各製造工程中の断面図である。第５実施の形態では、半導体層としてのＰ型シリコン基板の上におけるゲート電極の両側、および、ゲート電極の両側の絶縁層中に不純物（セシウム）を同時にイオン注入することにより、不純物含有領域と固定電荷を同時に形成する例について説明する。
【０１７４】
先ず、半導体層の一例としてのＰ型シリコン基板５１の一主面上に、例えば上記ＳＴＩ法等の公知の方法によって素子分離領域(図示せず)を形成し、その素子分離領域によって素子形成領域を区分する。
【０１７５】
次に、図１６Ａに示すように、熱酸化法,ＣＶＤ法あるいはＡＬＤ法等を用いることによって、上記素子形成領域の表面に、酸化シリコンからなるゲート絶縁膜５２を形成し、続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜５２上に堆積する。次に、リソグラフィー法およびＲＩＥ法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極５３を形成する。
【０１７６】
上記ゲート絶縁膜５２の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有するもの等を用いてもよい。
【０１７７】
また、上記ゲート電極５３の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
次に、ＣＶＤ法等により、酸化シリコン膜５４（例えば１０〜１５ｎｍ）堆積する。
【０１７８】
次に、図１６Ｂに示すように、ＣＶＤ法等により、窒化シリコン膜５６を堆積する。続いて、図１６Ｃに示すように、ＲＩＥ法等により、酸化シリコン膜５４、および、窒化シリコン膜５６を異方性エッチングすることにより、ゲート側壁を形成する。その後、図１６Ｄに示すように、熱濃燐酸等を用いて、窒化シリコン膜５６を選択的に除去する。
【０１７９】
次に、セシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０１４cm-2の条件でイオン注入することによって、Ｐ型シリコン基板５１中にセシウム含有領域５７を形成すると同時に、酸化シリコン膜５４中にセシウム含有領域５５を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域５７が後の工程で形成するニッケルシリサイド５８(図１６Ｆ参照)よりも深い位置まで形成されるように設定すればよい。このように、不純物含有領域（セシウム含有領域５７）と固定電荷（セシウム含有領域５５）を同時に形成することにより、プロセスを簡素化することができるのと共に、同一の不純物を用いて固定電荷と不純物含有領域を形成するため、製造コストを低減することができる。
【０１８０】
尚、セシウム(質量数１３３)は、通常のドナー不純物であるＰ(質量数３１)やＡs(質量数７５)等に比べて、質量数が大きいため、同じイオン注入エネルギーであればより浅い領域にイオン注入することができる。また、イオン注入では、イオン注入エネルギーが小さい程、また、注入種の質量数が小さい程、イオン注入時の電流量が小さくなるため、特に１ｋeＶ以下等の極低エネルギー注入ではイオン注入時間が極端に長くなってしまうという問題がある。セシウムは通常のドナー不純物であるＰやＡsに比べて質量数が大きいため、電流量をより大きく取ることができ、したがって、イオン注入時間の大幅な短縮、あるいは、更に低いエネルギーでのイオン注入が可能となる。その結果、極めて浅い位置に金属ソース・ドレイン電極を形成することができるため、短チャネル効果特性を改善することができる。
【０１８１】
次に、ＲＴＡ法を用いて、例えば、７５０〜９５０℃、１〜１０秒のアニールを行う。これにより、注入ダメージが回復されるのと同時に、酸化シリコン膜５４中のセシウムが酸化シリコン膜５４と半導体層（Ｐ型シリコン基板５１）との界面に偏析して正の固定電荷となる。尚、ＲＴＡ法の代わりに、ＦＬＡ法、レーザーアニール法を用いて更に高温短時間のアニールを行っても良い。
【０１８２】
次に、図１６Ｆに示すように、実施の形態１と同様の方法にて、ニッケルシリサイド５８を形成する。以下、第１の実施の形態と同じように行うことで、半導体装置を製造することができる。
【０１８３】
（第６実施の形態）
第６実施の形態は、この発明は、Ｆｉｎ‐ＦＥＴ(立体構造‐ＦＥＴ(Field Effect Transistor：電界効果型トランジスタ)),トライゲート‐ＦＥＴ,ナノワイヤ‐ＦＥＴ等の立体チャネル構造を持つＦＥＴに適用されることができる。
【０１８４】
図１７Ａ〜図１７Ｅは、第６実施の形態の半導体装置における各製造工程中の断面図である。以下、図１７Ａ〜図１７Ｅに従って、本実施の形態の半導体装置の製造方法について説明する。
【０１８５】
まず、図１７Ａに示すように、例えば、シリコン６１と、酸化シリコン６２と、ＳＯＩ層としてのシリコンとがこの順に積層されたＳＯＩ基板において、上記ＳＯＩ層をパターニングして、アルファベットの「Ｉ」字状の半導体領域６３を形成する。尚、ＳＯＩ層(半導体領域３３)の厚さは、例えば２０nmとし、半導体領域３３のうちチャネルとなる領域の幅（Ｆｉｎ幅）は、例えば１０ｎｍとする。
【０１８６】
次に、図１７Ｂに示すように、熱酸化法,ＣＶＤ法あるいはＡＬＤ法等を用いることによって、半導体領域６３の表面に、酸化シリコンからなるゲート絶縁膜６４を形成する。続いて、ＣＶＤ法等を用いてＮ型多結晶シリコン膜をゲート絶縁膜６４上に堆積する。次に、リソグラフィー法およびＲＩＥ法等を用いて上記多結晶シリコン膜をパターニングして、ゲート電極６５を形成する。続いて、ゲート電極６５に覆われていない領域のゲート絶縁膜６４を、フッ酸水溶液によるウェットエッチ等によって除去する。
【０１８７】
上記ゲート絶縁膜６４の材料として、酸化シリコンの代わりに、酸窒化シリコン,窒化シリコン,酸化ハフニウム,酸化ランタン、および、これらの材料に窒素,シリコン,アルミニウム等を含有するもの等を用いてもよい。
【０１８８】
また、上記ゲート電極６５の材料として多結晶シリコンを用いたが、アモルファスシリコン,ゲルマニウム,ゲルマニウムを含有したシリコン等を用いてもよい。
【０１８９】
次に、図１７Ｃに示すように、上記ＣＶＤ法等を用いて酸化シリコン膜６６（例えば、１０〜１５ｎｍ）を堆積後、例えばイオン注入法を用いて、セシウムを酸化シリコン膜６６中に導入し、セシウム含有領域６７（図１７Ｃ〜図１７Ｅには図示せず。図１８参照。）を形成する。イオン注入条件は、例えば、加速エネルギー：５ｋｅＶ、ドーズ量：４×１０１４ｃｍ−２とする。イオン注入条件は、イオン注入後のセシウム濃度分布のピーク位置が酸化シリコン膜６６の中央付近に位置するように選べばよい。セシウムが半導体領域６３中に入っても差し支えない。
【０１９０】
次に、窒化シリコン膜６８を堆積後、ＲＴＡ法によって、例えば、７５０〜９５０℃、１〜１０秒のアニールを行う。これにより、注入ダメージが回復されるのと同時に、酸化シリコン膜６６中のセシウムが酸化シリコン膜６６と半導体領域６３との界面に偏析して正の固定電荷となる。尚、ＲＴＡ法の代わりに、ＦＬＡ法、レーザーアニール法を用いて更に高温短時間のアニールを行っても良い。
続いて、ＲＩＥ法等を用いて、酸化シリコン膜６６および窒化シリコン膜６８の異方性エッチングを行うことにより、ゲート側壁を形成する。
【０１９１】
次に、図１７Ｄに示すように、セシウムを、例えば、加速エネルギー５ｋeＶ、ドーズ量１×１０１４cm-2の条件でイオン注入することによって、セシウム含有領域６９を形成する。尚、イオン注入の条件は上記の条件に限定するものではないが、セシウム含有領域６９が少なくとも酸化シリコン６２との境界まで広がるように設定すればよい。但し、イオン注入によって、半導体領域６３がＳＯＩ層の厚さ方向全体に渡ってアモルファス化した場合、後の工程における熱処理によって、アモルファス化した領域が多結晶化してしまい、リーク電流や寄生抵抗が増大してしまうが、セシウム（ショットキー障壁を変調する不純物）の濃度ピークがＳＯＩ層の厚さ方向の中央よりも浅い領域に位置するように加速エネルギーを選ぶことによって、半導体領域６３がＳＯＩ層の厚さ方向全体に渡ってアモルファス化するのを防ぎ、少なくとも酸化シリコン６２に接する領域の半導体領域６３の結晶性を維持することができる。この場合、後の工程における熱処理によって単結晶シリコンの固相成長が促され、アモルファス化した領域を単結晶化する（注入ダメージを回復する）ことができる。
【０１９２】
尚、ＳＯＩ層の厚さ、または、Ｆｉｎ幅が小さくなるほど、イオン注入によって、半導体領域３３がＳＯＩ層の厚さ方向全体に渡ってアモルファス化し易く、上記多結晶化が起こりやすい。ゲート長の縮小に伴い、短チャネル効果抑制のため、Ｆｉｎ幅（およびＳＯＩ層厚さ）も縮小される必要があるため、上記多結晶化の問題は今後の微細化の進展によって益々顕著となる。本実施の形態では、通常のドナー不純物である砒素の質量数７５よりも大きい不純物（例えば、セシウム）を用いているため、同じイオン注入エネルギーにおいて上記砒素よりも浅い領域にイオン注入できる。従って、砒素等の高濃度不純物領域によってソース・ドレインを形成する場合や、上記特許文献１に開示されているような不純物偏析技術を用いる場合に比べて、ＳＯＩ層の厚さ方向全体に渡るアモルファス化は起きにくく、上記多結晶化を防ぎやすい。
【０１９３】
その後、注入ダメージを回復させるためにアニールを行っても差し支えない。その場合には、例えば、ＲＴＡ法、ＦＬＡ法、レーザーアニール法等を用いる。
【０１９４】
次に、図１７Ｅに示すように、スパッタ法等によってニッケルを例えば３nm〜４nm程度堆積し、続いてＴｉＮ（窒化チタン）を例えば１０ｎｍ程度堆積した後に、例えば２６０℃〜３５０℃、３０秒〜２００秒の条件でアニールしてシリサイド化する。その後、未反応のニッケルおよびＴｉＮを除去することによって、金属ソース・ドレイン電極の一例としてのニッケルシリサイド６１０を形成する。その後に、３５０℃〜５００℃、３０秒〜２００秒の条件でアニールすることによって、ニッケルシリサイド６１０を低抵抗化する。尚、本実施の形態において、ニッケルシリサイド６１０は、半導体領域６３のうち最も幅が狭い領域（Ｆｉｎ領域）において、ＳＯＩ層の厚さ方向に渡って全てのシリコンがニッケルシリサイド化するようにニッケルシリサイド６１０を形成したが、半導体領域６３の表面部分のみをニッケルシリサイド化してニッケルシリサイド６１０を形成しても良い(この場合、図１７ＥのＤ‐Ｄ'矢視断面図は、図１８ではなく図２０となる)。また、チャネル領域を除く半導体領域６３を全てニッケルシリサイド化しても良い(この場合、図１５ＥのＤ‐Ｄ'矢視断面図は、図１８ではなく図２１となる)。いずれの場合も、金属ソース・ドレイン電極(ニッケルシリサイド６１０)(以下、金属ソース・ドレイン電極６１０と言う場合もある)がセシウム含有領域６９を介して半導体領域６３と接するように、セシウムのイオン注入条件およびニッケルシリサイド６１０の形成条件を決めておけばよい。尚、ニッケルシリサイド６１０の厚みは、シリコン表面から、スパッタしたニッケルの膜厚の３倍程度(例えば９nm〜１２nm程度)の領域に形成される。
【０１９５】
上記ニッケルシリサイド６１０は、ソース・ドレインとして機能する。
【０１９６】
上記ニッケルシリサイド６１０を形成する際に、ゲート電極６５もシリサイド化されて、ニッケルシリサイド６１１が形成される。
【０１９７】
尚、その場合、上記ゲート電極６５を全てシリサイド化して、メタルゲート構造としてもよい。メタルゲート構造とする場合には、上記多結晶シリコン膜はｉ型またはＰ型の何れであってもよい。
【０１９８】
上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド６１０の代わりにコバルトシリサイドを形成する場合は、スパッタ法等によってコバルトを５nm程度堆積した後に、４００℃〜６００℃、３０秒〜２００秒の条件でアニールすることによってシリサイド化する。そして、その後、未反応のコバルトを除去した後に、７００℃〜９００℃、３０秒〜２００秒の条件でアニールすることによって、コバルトシリサイドを低抵抗化すればよい。その場合にも、金属ソース・ドレイン電極(コバルトシリサイド)がセシウム含有領域６９を介して半導体層(半導体領域６３)と接するように形成する。尚、コバルトシリサイドの厚みは、シリコン表面から、スパッタしたコバルトの膜厚の２倍程度(例えば１０nm程度)の領域に形成される。
【０１９９】
以上、上記金属ソース・ドレイン電極の一例として、ニッケルシリサイド６１０とコバルトシリサイドとの場合について説明したが、上記金属ソース・ドレイン電極はこれらに限定されるものではない。例えば、Ｎi,Ｃo,Ｔi,Ｅr,Ｙb,Ｐtの元素群うちの１つ以上からなる金属を用いた金属シリサイドを用いてもよい。
【０２００】
最後に、公知の方法で層間絶縁膜(図示せず)や上部配線(図示せず)等を形成して、本半導体装置が完成する。尚、図１８は、図１７ＥのＤ‐Ｄ'矢視断面図である。また、図１９は、図１７ＥのＥ‐Ｅ'矢視断面図である。
【０２０１】
本実施の形態の半導体装置によれば、金属ソース・ドレイン電極(ニッケルシリサイド)６１０と半導体層(半導体領域６３)との間に不純物含有領域（セシウム含有領域６７）が形成されているため、金属ソース・ドレイン電極６１０と半導体層との間の正孔に対するエネルギー障壁高さが大きくなり、その結果、ショットキー接合の場合に比べて、金属ソース・ドレイン電極と半導体層との間のリーク電流を著しく低減することができる。また、固定電荷および不純物含有領域（セシウム含有領域６７）を設けたことにより、固定電荷下の半導体層表面に誘起される電子キャリア層と金属ソース・ドレイン電極間の電子に対するショットキー障壁高さを著しく減少させることができるため、チャネル‐金属ソース・ドレイン電極間を低抵抗接続することができる。更に、上記電子キャリア層は極めて浅いソース・ドレインエクステンションとして機能するため、極めて良好な短チャネル効果特性を獲得することができる。更に、固定電荷による電界によってＧＩＤＬを著しく減少させることができる。従って、短チャネル効果を抑制した上で、寄生抵抗とリーク電流を著しく低減することができる。
【０２０２】
また、本実施の形態における半導体装置によれば、ドナー不純物の拡散による短チャネル効果特性の劣化がないため、立体チャネル構造のＦＥＴにおいても、極めて良好な短チャネル効果特性を得ることができるのである。
【０２０３】
尚、ＳＯＩ基板を用いてプレーナー型のトランジスタを形成した場合は、図２０と同じ断面構造が得られる。
【０２０４】
また、上記各実施の形態においては、上記セシウム含有領域を、Ｐ型シリコン基板および半導体(シリコン)領域のうち、金属ソース・ドレイン電極と接する領域の全部に形成している。しかしながら、この発明は上記「接する領域」の全部に限定されるものではなく、上記「接する領域」の一部に形成しても同様の効果を奏することができる。
【符号の説明】
【０２０５】
１  Ｐ型シリコン基板
２  ゲート絶縁膜
３  ゲート電極
４  酸化シリコン
５  セシウム含有領域
６  窒化シリコン膜
７  セシウム含有領域
８  金属ソース・ドレイン電極
【図１Ａ】
2014036212.tif 000009
【図１Ｂ】
2014036212.tif 000010
【図１Ｃ】
2014036212.tif 000011
【図１Ｄ】
2014036212.tif 000012
【図１Ｅ】
2014036212.tif 000013
【図１Ｆ】
2014036212.tif 000014
【図２】
2014036212.tif 000015
【図３】
2014036212.tif 000016
【図４】
2014036212.tif 000017
【図５】
2014036212.tif 000018
【図６】
2014036212.tif 000019
【図７】
2014036212.tif 000020
【図８】
2014036212.tif 000021
【図９】
2014036212.tif 000022
【図１０】
2014036212.tif 000023
【図１１】
2014036212.tif 000024
【図１２】
2014036212.tif 000025
【図１３Ａ】
2014036212.tif 000026
【図１３Ｂ】
2014036212.tif 000027
【図１３Ｃ】
2014036212.tif 000028
【図１３Ｄ】
2014036212.tif 000029
【図１３Ｅ】
2014036212.tif 000030
【図１４Ａ】
2014036212.tif 000031
【図１４Ｂ】
2014036212.tif 000032
【図１４Ｃ】
2014036212.tif 000033
【図１４Ｄ】
2014036212.tif 000034
【図１４Ｅ】
2014036212.tif 000035
【図１５Ａ】
2014036212.tif 000036
【図１５Ｂ】
2014036212.tif 000037
【図１５Ｃ】
2014036212.tif 000038
【図１５Ｄ】
2014036212.tif 000039
【図１５Ｅ】
2014036212.tif 000040
【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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