(57)【要約】【課題】  発光装置に用いられる実装基板の内部の導通抵抗を小さくすることにより、発光装置の発光効率を向上する。【解決手段】  実装基板７１に個片化される前の集合基板１を以下に示す構造とする。集合基板１を、ユニット基板２とユニット間絶縁部３とを有する構造とし、また、ユニット基板２を、半導体部１１Ａ、１１Ｂと半導体間絶縁部１２とを有する構造とする。その上で、半導体間絶縁部１２の幅ｗ２をユニット間絶縁部２の幅ｗ１より小さくする。これにより、半導体部１１Ａ、１１Ｂの面積が大きくなるので、実装基板７１の内部の導通抵抗が小さくなる。【選択図】  図４
2014075494.tif 000002
【特許請求の範囲】
【請求項１】
複数の発光素子を実装するための第１の主面と、前記第１の主面に対向する第２の主面と、を備える集合基板であって、
集合基板は、複数のユニット基板と、隣り合う前記ユニット基板の間に設けられるユニット間絶縁部と、
を有し、
前記ユニット基板は、前記第１の主面と前記第２の主面との間を電気的に導通するための複数の半導体部と、前記半導体部の間に設けられる半導体間絶縁部と、前記半導体部の前記第１の主面側に設けられる実装電極と、前記半導体部の前記第２の主面側に設けられる端子電極と、
を有し、
前記半導体間絶縁部の幅は、前記ユニット間絶縁部の幅より小さいことを特徴とする集合基板。
【請求項２】
前記半導体部の材質は、抵抗率が１Ω・ｃｍ以下の低抵抗シリコンであることを特徴とする請求項１に記載された集合基板。
【請求項３】
請求項１または２に記載された集合基板の製造方法であって、
導電性を有する半導体基部を含む平板状の基材を準備する基材準備工程と、
前記基材の表面から、第１の溝を形成する第１の溝形成工程と、
前記基材の表面から、前記第１の溝より溝幅の小さい第２の溝を形成する第２の溝形成工程と、
前記第１の溝および前記第２の溝に絶縁材料を充填する絶縁材料充填工程と、
前記基材の裏面を前記絶縁材料が露出するまで除去することにより、前記半導体基部から前記半導体部を形成するとともに、前記第１の溝に充填された前記絶縁材料から前記ユニット間絶縁部を形成し、かつ、前記第２の溝に充填された前記絶縁材料から前記半導体間絶縁部を形成する裏面除去工程と、
前記基材の表面側の前記半導体部に、前記実装電極をそれぞれ形成する実装電極形成工程と、
前記基材の裏面側の前記半導体部に、前記端子電極をそれぞれ形成する端子電極形成工程と、
を備えることを特徴とする集合基板の製造方法。
【請求項４】
前記半導体基部の材質は、抵抗率が１Ω・ｃｍ以下の低抵抗シリコンであることを特徴とする請求項３に記載された集合基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集合基板および集合基板の製造方法に関する。特に、発光装置に用いられる実装基板を作製するための集合基板に関する。
【背景技術】
【０００２】
近年、消費電力が少なく寿命の長い発光素子が開発され、その発光素子の実装された発光装置が光源として使用されている。また、消費電力をより少なくするために、発光装置の発光効率（供給電力に対する光出力の比率）の向上が求められている。
【０００３】
このような発光装置として、たとえば特許文献１（特開２００５−３５４０６０号公報）には、図７および図８に示されたような発光装置１７２が記載されている。この発光装置１７２は、発光素子１５０と、発光素子１５０が実装される実装基板１７１と、を備えている。実装基板１７１は、発光素子１５０を過電流から保護するための静電気放電保護素子１１６を備えるとともに、発光素子１５０へ電力を供給する際の接続導体となる半導体部１１１Ａ、１１１Ｂと、半導体部１１１Ａ、１１１Ｂとを電気的に絶縁するための絶縁部１１２と、により構成されている。絶縁部１１２は、半導体部１１１Ａと半導体部１１１Ｂの間などに形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３５４０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
発光装置１７２の発光効率に影響を与えるものとして、実装基板１７１の内部の導通抵抗が挙げられる。特に、半導体を接続導体とする実装基板１７１では、導通方向に直交する面の半導体部１１１Ａ、１１１Ｂの面積が小さいと、導通抵抗が大きくなり、発光装置１７２の発光効率が低下する。したがって、特許文献１に記載されたように、実装基板１７１における絶縁部１１２の面積が大きいと、実装基板１７１の面積が一定とした場合、実装基板１７１における半導体部１１１Ａ、１１１Ｂの面積がそのぶん小さくなり、半導体部１１１Ａ、１１１Ｂの導通抵抗が大きくなって、発光装置１７２の発光効率が低下してしまう。
【０００６】
本発明の目的は、前述した課題を解決し得る実装基板を作製するための集合基板および集合基板の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明に係る集合基板は、複数の発光素子を実装するための第１の主面と、第１の主面に対向する第２の主面と、を備えるものであって、集合基板は、複数のユニット基板と、隣り合うユニット基板の間に設けられるユニット間絶縁部と、を有し、ユニット基板は、第１の主面と第２の主面との間を電気的に導通するための複数の半導体部と、半導体部の間に設けられる半導体間絶縁部と、半導体部の第１の主面側に設けられる実装電極と、半導体部の第２の主面側に設けられる端子電極と、を有し、半導体間絶縁部の幅は、ユニット間絶縁部の幅より小さい。
【０００８】
好ましくは、半導体部の材質は、抵抗率が１Ω・ｃｍ以下の低抵抗シリコンである。
【０００９】
本発明に係る集合基板の製造方法は、前述した集合基板の製造方法であって、導電性を有する半導体基部を含む平板状の基材を準備する基材準備工程と、基材の表面から、第１の溝を形成する第１の溝形成工程と、基材の表面から、第１の溝より溝幅の小さい第２の溝を形成する第２の溝形成工程と、第１の溝および第２の溝に絶縁材料を充填する絶縁材料充填工程と、基材の裏面を絶縁材料が露出するまで除去することにより、半導体基部から半導体部を形成するとともに、第１の溝に充填された絶縁材料からユニット間絶縁部を形成し、かつ、第２の溝に充填された絶縁材料から半導体間絶縁部を形成する裏面除去工程と、基材の表面側の半導体部に、実装電極をそれぞれ形成する実装電極形成工程と、基材の裏面側の半導体部に、端子電極をそれぞれ形成する端子電極形成工程と、を備える。
【００１０】
好ましくは、半導体基部の材質は、抵抗率が１Ω・ｃｍ以下の低抵抗シリコンである。
【発明の効果】
【００１１】
本発明に係る集合基板は、半導体間絶縁部の幅が、ユニット間絶縁部の幅より小さい。これにより、接続導体である半導体部の面積を大きくでき、実装基板の内部の導通抵抗を小さくできる。その結果、発光装置の発光効率の向上につなげることができる。
【００１２】
本発明に係る集合基板の製造方法では、第２の溝の溝幅を第１の溝の溝幅より小さく形成するので、ユニット基板の半導体間絶縁部の幅を小さくできる。これにより、ユニット基板の半導体部の面積が大きくなり、実装基板の内部の導通抵抗を小さくできる。その結果、発光装置の発光効率の向上につなげることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態に係る集合基板１により作製される実装基板７１および発光装置７２を正面から見たときの断面図である。
【図２】図２（Ａ）は実装基板７１を正面から見たときの断面図であり、図２（Ｂ）は図２（Ａ）に対する参考例を示した図である。
【図３】本発明の実施形態に係る集合基板１の平面図である。
【図４】図３で示した集合基板１のＹ１−Ｙ１断面図である。
【図５】図３および図４で示した集合基板１の製造方法を示した図である。
【図６】集合基板１から実装基板７１および発光装置７２を作製する製造工程を示した参考図である。
【図７】特許文献１に係る発光装置１７２を正面から見たときの断面図である。
【図８】図７に示した発光装置１７２で用いられる実装基板１７１の平面図である。
【発明を実施するための形態】
【００１４】
本実施形態は、発光装置に用いられる実装基板を作製するための集合基板に関する。理解を容易にするため、集合基板について説明する前に、実装基板に求められる形態について説明する。なお、ここでいう実装基板とは、集合基板を個片化したものである。
【００１５】
図１に示すとおり、発光装置７２は、発光素子５０と、発光素子５０が実装される実装基板７１と、を備える。実装基板７１は、インターポーザとしての役割があり、発光素子５０を静電気などから保護するための静電気放電保護素子１６などを有する。静電気放電保護素子１６は、実装電極１８Ａ、１８Ｂにより発光素子５０に並列接続される。実装電極１８Ａ、１８Ｂは、接続導体である半導体部１１Ａ、１１Ｂを介して、端子電極１７Ａ、１７Ｂにそれぞれ導通される。半導体部１１Ａ、１１Ｂ同士は、半導体間絶縁部１２により絶縁される。
【００１６】
発光装置７２は、実装基板７１の端子電極１７Ａ、１７Ｂ側から電力が供給されることにより発光する。発光装置７２の発光効率（供給電力に対する光出力の比率）を高めるためには、実装基板７１の内部の導通抵抗を小さくすることが有効である。
【００１７】
図２（Ａ）は実装基板７１を正面から見たときの断面図であり、図２（Ｂ）は図２（Ａ）に対する参考例を示した図である。図２（Ａ）と図２（Ｂ）とを比較すると、図２（Ａ）に示した半導体間絶縁部１２の幅が、図２（Ｂ）に示した半導体間絶縁部１２Ａの幅より小さくなっている。実装基板７１の内部の導通抵抗を小さくするには、半導体間絶縁部１２の幅を小さくし、半導体部１１Ａ、１１Ｂの導通方向に直交する面の面積を大きくするのがよい。本実施形態は、図２（Ａ）に示すような導通抵抗が小さい実装基板７１を実現するための集合基板１の構造および集合基板１の製造方法に特徴がある。
【００１８】
（集合基板）
図３は、本実施形態に係る集合基板１の平面図であり、図４は、図３で示した集合基板１のＹ１−Ｙ１断面図である。なお、理解を容易にするため、図３において、実装電極１８Ａ、１８Ｂや静電気放電保護素子１６の記載を省略している。
【００１９】
図３および図４に示すとおり、集合基板１は、平板状であり、発光素子５０を実装するための第１の主面２１と、第１の主面２１に対向する第２の主面２２と、を備える。集合基板１は、マトリックス状に配置された複数のユニット基板２を有する。図３および図４において、破線に囲まれたものがユニット基板２に相当する。隣り合うユニット基板２の間には、ユニット間絶縁部３が設けられる。
【００２０】
ユニット基板２は、平面方向から見て長方形である。ユニット基板２の長辺の長さは、たとえば４ｍｍであり、短辺の長さは、たとえば２ｍｍである。後述する発光装置７２の製造工程において、このユニット基板２ごとに発光素子５０が実装される。
【００２１】
ユニット間絶縁部３は、直線状をしており、集合基板１において縦方向Ｙおよび横方向Ｘに複数設けられる。ユニット間絶縁部３の幅ｗ１は、たとえば０．１５ｍｍである。ユニット間絶縁部３の材質は、ガラス、ポリシリコン、樹脂などの絶縁体である。後述する発光装置７２の製造工程において、集合基板１が、このユニット間絶縁部３に沿って分割されることにより、実装基板７１および発光装置７２が作製される。
【００２２】
さらに、ユニット基板２は、２つの半導体部１１Ａ、１１Ｂと、半導体部１１Ａ、１１Ｂ同士を電気的に絶縁するための半導体間絶縁部１２と、半導体部１１Ａ、１１Ｂから電気的な引き出しをそれぞれ行なうための実装電極１８Ａ、１８Ｂ、および、端子電極１７Ａ、１７Ｂと、を有する。
【００２３】
半導体部１１Ａ、１１Ｂは、第１の主面２１と第２の主面２２との間をそれぞれ電気的に導通させるための接続導体である。半導体部１１Ａ、１１Ｂは、平面方向から見て長方形である。半導体部１１Ａ、１１Ｂの材質は、抵抗率が１Ω・ｃｍ以下の低抵抗シリコンである。ここで、導体の導通抵抗は、導通方向に直交する面の面積が大きいほど小さくなるので、集合基板１を平面方向から見たときの半導体部１１Ａ、１１Ｂの面積は大きいことが望ましい。
【００２４】
半導体間絶縁部１２は、半導体部１１Ａ、１１Ｂの間に設けられる。具体的には、半導体間絶縁部１２は、縦方向Ｙに設けられたユニット間絶縁部２と平行に、かつ、横方向Ｘに設けられたユニット間絶縁部２と交差するように配置される。半導体間絶縁部１２の材質は、ユニット間絶縁部２の材質と同じである。半導体間絶縁部１２の幅ｗ２は、たとえば０．０６ｍｍであり、ユニット間絶縁部２の幅ｗ１より小さい。
【００２５】
実装電極１８Ａ、１８Ｂは、半導体部１１Ａ、１１Ｂの第１の主面２１側にそれぞれ設けられる。端子電極１７Ａ、１７Ｂは、半導体部１１Ａ、１１Ｂの第２の主面２２側にそれぞれ設けられる。これにより、実装電極１８Ａと端子電極１７Ａは、半導体部１１Ａを介して電気的に接続され、実装電極１８Ｂと端子電極１７Ｂは、半導体部１１Ｂを介して電気的に接続される。
【００２６】
本実施形態に係る集合基板１は、半導体間絶縁部１２の幅ｗ２が、ユニット間絶縁部２の幅ｗ１より小さい。このような構造とすることにより、接続導体である半導体部１１Ａ、１１Ｂの面積を大きくでき、実装基板７１の内部の導通抵抗を小さくできる。その結果、発光装置２の発光効率の向上につなげることができる。
【００２７】
また、集合基板１における絶縁体の占める割合を減らすことにより、次に示すような副次的効果も期待できる。半導体と絶縁体とでは線膨張係数が異なるため、スパッタなどの温度変化を伴う製造過程において、集合基板１に反りが発生することもある。本実施形態では、絶縁体の体積が小さくなるので、温度変化を伴う製造過程においても集合基板１の反りが抑制される。
【００２８】
引き続き、集合基板１の他の構成である静電気放電保護素子１６および絶縁膜１９について説明するとともに、静電気放電保護素子１６と半導体部１１Ａ、１１Ｂとの接続関係について説明する。
【００２９】
静電気放電保護素子１６は、半導体部１１Ａ、１１Ｂの第１の主面２１側に設けられ、実装電極１８Ａ、１８Ｂにより発光素子５０に電気的に並列接続される。静電気放電保護素子１６は、図４に示すとおり、ｐ型拡散領域１３と、ｎ型拡散領域１４と、真性半導体領域１５と、を備える。真性半導体領域１５は、不純物濃度の低い半導体領域である。ｐ型拡散領域１３およびｎ型拡散領域１４は、真性半導体領域１５の表面近傍の部分にそれぞれの不純物がドープされることにより形成される。
【００３０】
絶縁膜１９は、図４に示すとおり、集合基板１の第１の主面２１側において真性半導体領域１６を覆い、かつ、ｐ型拡散領域１３およびｎ型拡散領域１４を覆わないように形成される。絶縁膜１９の材質は、ガラスなどの絶縁体である。
【００３１】
実装電極１８Ａは、図４に示すとおり、集合基板１の第１の主面２１側において、半導体部１１Ａの一部と、絶縁膜１９の一部と、ｎ型拡散領域１４とを覆うように設けられる。これによって、静電気放電保護素子１６のｎ型拡散領域１４と、半導体部１１Ａとが、実装電極１８Ａにより電気的に接続される。
【００３２】
実装電極１８Ｂは、集合基板１の第１の主面２１側において、半導体部１１Ｂの一部と、絶縁膜１９の一部と、ｐ型拡散領域１３とを覆うように設けられる。これによって、静電気放電保護素子１６のｐ型拡散領域１３と、半導体部１１Ｂとが、実装電極１８Ｂにより電気的に接続される。
【００３３】
（集合基板の製造方法）
図５（Ａ）〜図５（Ｅ）に示すように、集合基板１の製造方法は、基材準備工程と、溝形成工程と、絶縁材料充填工程と、裏面除去工程と、実装電極形成工程と、端子電極形成工程と、を備える。
【００３４】
図５（Ａ）に示した工程は、導電性を有する半導体基部６３を含む平板状の基材６０を準備する基材準備工程である。半導体基部６３の材質は、前述したとおり低抵抗シリコンである。基材６０には、静電気放電保護素子１６が予め形成されている。
【００３５】
図５（Ｂ）に示した工程は、第１の溝形成工程および第２の溝形成工程の両方を示した図である。第１の溝形成工程は、ユニット間絶縁部２の位置および幅ｗ１を規定するために、集合基板１に第１の溝６６を形成する工程である。第２の溝形成工程は、半導体間絶縁部１２の位置および幅ｗ２を規定するために、集合基板１に第２の溝６７を形成する工程である。第１の溝形成工程および第２の溝形成工程は、同時に実行されてもよいし、別々に実行されてもよい。
【００３６】
集合基板１における半導体間絶縁部１２の幅ｗ２をユニット間絶縁部２の幅ｗ１より小さくするために、第２の溝６７の溝幅ｖ２は、第１の溝６６の溝幅ｖ１より小さく形成される。第１の溝６６の溝幅ｖ１は、たとえば０．１５ｍｍであり、第２の溝６７の溝幅ｖ２は、たとえば０．０６ｍｍである。第１の溝６６の深さと、第２の溝６７の深さは、ほぼ同じである。これらの溝は、ウェットエッチング、サンドブラスト、ダイシングなどにより形成される有底溝である。なお、後述する発光装置７２を作製する製造工程において、集合基板１の分割をダイシングブレードで行なう場合は、第１の溝６６の溝幅ｖ１は、ダイシングブレードの幅より大きく形成されるのが好ましい。
【００３７】
図５（Ｃ）に示した工程は、第１の溝６６および第２の溝６７に、絶縁材料６４を充填する絶縁材料充填工程である。充填される絶縁材料６４は、たとえばアルカリガラスである。第１の溝６６および第２の溝６７に液状のアルカリガラスが流し込まれた後、冷却固化されることにより、絶縁材料６４が充填される。なお、アルカリガラスの充填を十分に行なうためには、第２の溝６７の溝幅ｖ２は、０．０５ｍｍ以上あることが好ましい。
【００３８】
図５（Ｄ）に示した工程は、基材６０の裏面６２を絶縁材料６４が露出するまで除去する裏面除去工程である。この除去加工は、研磨等により実行される。これにより、ひとつながりであった半導体基部６３が分解され、複数の半導体部１１Ａ、１１Ｂが形成される。それにともない、第１の溝６６に充填された絶縁材料６４が基材６０の裏面６２側に露出することにより、ユニット間絶縁部２が形成される。また、第２の溝６７に充填された絶縁材料６４が基材６０の裏面６２側に露出することにより、半導体間絶縁部１２が形成される。
【００３９】
図５（Ｅ）に示した工程は、実装電極形成工程および端子電極形成工程の両方を示した図である。実装電極形成工程は、基材６０の表面６１側の半導体部１１Ａ、１１Ｂに、実装電極１８Ａ、１８Ｂを形成する工程である。実装電極１８Ａ、１８Ｂは、スパッタなどの薄膜形成法により形成される。ユニット基板２に静電気放電保護素子１６を設ける場合は、実装電極１８Ａ、１８Ｂを形成する前に、絶縁膜１９により半導体間絶縁部１２および真性半導体領域１６を覆うのが好ましい。なお、実装電極形成工程は、裏面除去工程の前に実行されてもよいし、後述する端子電極形成工程の後に実行されてもよい。
【００４０】
端子電極形成工程は、基材６０の裏面６２側の半導体部１１Ａ、１１Ｂに、端子電極１７Ａ、１７Ｂを形成する工程である。端子電極１７Ａ、１７Ｂもスパッタなどの薄膜形成法により形成される。
【００４１】
これらの工程により、マトリックス状に配置された複数のユニット基板２と、隣り合うユニット基板２の間に設けられたユニット間絶縁部３と、を有する集合基板１が作製される。
【００４２】
発光装置７２は、集合基板１に対して、さらに以下に示す手段を施すことにより作製される。図６（Ａ）および図６（Ｂ）は、集合基板１から実装基板７１および発光装置７２を作製する製造工程を示した図である。
【００４３】
図６（Ａ）に示した工程は、発光素子５０を集合基板１に実装する実装工程である。発光素子５０は、集合基板１のユニット基板２ごとに実装され、導電性バンプ５４Ａ、５４Ｂを介して実装電極１８Ａ、１８Ｂにそれぞれ接続される。
【００４４】
図６（Ｂ）に示した工程は、発光素子５０が実装された集合基板１を一点鎖線Ｄの位置にて分割する分割工程である。具体的には、集合基板１は、０．１ｍｍ幅のダイシングブレードなどにより、ユニット間絶縁部３に沿って縦方向Ｙおよび横方向Ｘに切断される。この分割工程により、集合基板１が個片化され、実装基板７１および発光装置７２が作製される。
【００４５】
本実施形態に係る集合基板１の製造方法は、第２の溝６７の溝幅ｖ２を第１の溝６６の溝幅ｖ１より小さく形成する点に特徴がある。一般的には、溝幅は、分割工程で用いられるダイシングブレードの幅より大きく、かつ、どの溝も同じ溝幅で形成されるが、本実施形態では、第２の溝６７の溝幅ｖ２が小さく形成されるので、ユニット基板２の半導体間絶縁部１２の幅ｗ２を小さくできる。これにより、ユニット基板２の半導体部１１Ａ、１１Ｂの面積が大きくなり、実装基板７１の内部の導通抵抗を小さくできる。その結果、発光装置２の発光効率の向上につなげることができる。
【００４６】
また、低抵抗シリコンを接続導体とすることにより、別途、ビア導体を設けるなどの加工が不要となり、製造コストを低くすることができる。
【００４７】
本実施形態は、特許請求の範囲に記載された発明を限定するものでなく、技術的思想の同一性が認められる範囲で種々の変形が可能である。たとえば、３つ以上の端子を有する多色用の発光素子では、その数に応じて半導体部を設け、半導体部同士の間に半導体間絶縁部１２を配置することにより、本発明を適用できる。
【００４８】
また、半導体間絶縁部１２の幅ｗ２は、集合基板１の縦方向Ｘまたは横方向Ｙに形成されたユニット間絶縁部２の幅ｗ１のうちの、どちらかの幅ｗ１より小さければよい。
【符号の説明】
【００４９】
１：集合基板
２：ユニット基板
３：ユニット間絶縁部
１１Ａ、１１Ｂ：半導体部
１２：半導体間絶縁部
１６：静電気放電保護素子（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  ｐｒｏｔｅｃｔｉｏｎ  ｅｌｅｍｅｎｔ）
１７Ａ、１７Ｂ：端子電極
１８Ａ、１８Ｂ：実装電極
１９：絶縁膜
２１：第１の主面
２２：第２の主面
５０：発光素子
６０：基材
６１：基材の表面
６２：基材の裏面
６３：半導体基部
６４：絶縁材料
６６：第１の溝
６７：第２の溝
７１：実装基板
７２：発光装置
ｗ１：ユニット間絶縁部３の幅
ｗ２：半導体間絶縁部１２の幅
ｖ１：第１の溝６６の溝幅
ｖ２：第２の溝６７の溝幅
【図１】
2014075494.tif 000003
【図２】
2014075494.tif 000004
【図３】
2014075494.tif 000005
【図４】
2014075494.tif 000006
【図５】
2014075494.tif 000007
【図６】
2014075494.tif 000008
【図７】
2014075494.tif 000009
【図８】
2014075494.tif 000010