(57)【要約】【課題】本発明は、スタックを備えるシステムを開示する。【解決手段】このスタックは、第1の不揮発性メモリチップと、少なくともいくつかの非コア回路が欠如している第2の不揮発性メモリチップと、第1の不揮発性メモリチップと第2の不揮発性メモリチップの間に延びる複数の電気経路とを含み、これらの電気経路により、第1の不揮発性メモリチップが第2の不揮発性メモリチップに、デバイス動作のために必要な信号および電圧を供給することが容易になる。【選択図】図５
2014057077.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも3つの半導体チップを積み重ねる段階であって、前記半導体チップの１つがマスタメモリデバイスであり、他の前記半導体チップが第1のスレーブメモリデバイスであり、更に他の前記半導体チップが第2のスレーブメモリデバイスであり、前記マスタメモリデバイスが前記第1および第2のスレーブメモリデバイスよりかなり大きく寸法設定される、段階と、
前記積み重ねた半導体チップを一緒にシリコン貫通ビアによって結線する段階と
を含む、方法。
【請求項２】
前記積み重ねた半導体チップをパッケージプリント回路基板にフリップチップおよびバンプによって接続する段階をさらに含む、請求項1に記載の方法。
【請求項３】
前記接続する段階中に、前記マスタメモリデバイスが前記パッケージプリント回路基板にほぼ隣接して配置される、請求項2に記載の方法。
【請求項４】
前記マスタメモリデバイスおよび前記スレーブメモリデバイスが不揮発性メモリデバイスである、請求項1または2に記載の方法。
【請求項５】
前記不揮発性メモリデバイスがフラッシュメモリデバイスである、請求項4に記載の方法。
【請求項６】
前記フラッシュメモリデバイスがNANDフラッシュメモリデバイスである、請求項5に記載の方法。
【請求項７】
互いに互換性がある第1および第2の不揮発性メモリチップを製造する段階を含む方法であって、前記第1および第2の不揮発性メモリチップがほぼ同様のコアチップ領域を有するが、前記第1の不揮発性メモリチップだけが、前記第1および第2の不揮発性メモリチップ両方に共通の利点に機能性を与える回路が中にあるいくつかの追加チップ領域を有し、前記追加チップ領域の前記回路が、前記第1および第2の不揮発性メモリチップ両方と関連して、デバイス動作に必要な信号および電圧を発生するように構成されている、方法。
【請求項８】
互いに互換性がある第1および第2の不揮発性メモリチップを備える装置であって、前記第1および第2の不揮発性メモリチップがほぼ同様のコアチップ領域を有するが、前記第1の不揮発性メモリチップだけが、前記第1および第2の不揮発性メモリチップ両方に共通の利点に機能性を与える回路が中にあるいくつかの追加チップ領域を有し、前記追加チップ領域の前記回路が、前記第1および第2の不揮発性メモリチップ両方と関連して、デバイス動作に必要な信号および電圧を発生するように構成されている、装置。
【請求項９】
不揮発性メモリチップのチップ領域全体の80パーセント超を占有するコアチップ領域と、
別の不揮発性メモリチップから信号および電圧を受け取るように構成された回路が中にある追加チップ領域とを備える不揮発性メモリチップであって、
前記電圧が、消去動作のために十分に高い電圧を含み、
前記コアチップ領域が、前記追加チップ領域と比較してより微細化されたプロセス技術を有する、不揮発性メモリチップ。
【請求項１０】
不揮発性メモリチップのチップ領域全体の80パーセント超を占有するコアチップ領域と、
前記コアチップ領域の中に配置されているページバッファと、
別の不揮発性メモリチップから信号および電圧を受け取るように構成された回路が中にある追加チップ領域とを備えるフラッシュメモリチップであって、
前記コアチップ領域が、前記追加チップ領域と比較してより微細化されたプロセス技術を有する、フラッシュメモリチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスタデバイスを含む積み重ね半導体デバイスに関するものである。
関連出願の相互参照
本出願は、2009年2月24日出願の米国仮特許出願第61/154,910号、および2009年4月24日出願の米国特許出願第12/429,310号の優先権の利益を主張するものであり、これら出願の全体を参照により本明細書に組み込む。
【背景技術】
【０００２】
現在、多くの電子デバイスは、情報を記憶するためのメモリシステムを含む。メモリシステムの中には、例えば、それぞれのメディアプレーヤによって再生するためのデジタル化された音声情報または映像情報を記憶するものがある。他のメモリシステムでは、例えば、様々な種類の処理機能を実行するためのソフトウェアおよび関連情報を記憶する。また、例えばダイナミックランダムアクセスメモリ(DRAM)システムおよびスタティックランダムアクセスメモリ(SRAM)システムなど、いくつかの種類のメモリシステムは、電源がオフにされると記憶データが保存されない揮発性メモリシステムであるのに対し、例えばNANDフラッシュメモリシステムおよびNORフラッシュメモリシステムなど、他の種類のメモリシステムは、電源がオフにされたときに記憶データが保存されている不揮発性メモリシステムである。
【０００３】
時が経つにつれて、消費者は、サイズがますます小さくなっているチップによって実現されるよりいっそう大きな容量をメモリシステムが有することになるという期待を持つ。歴史的には、これを可能にする重要な要因はプロセス技術の微細化であったが、この手法のコストおよび限界が近い将来によりいっそう不穏なものになる可能性がかなりある。例えば、プロセス技術が50nm未満に微細化されるとき、より小さな形状のメモリデバイス、特にフラッシュメモリを開発することは、保持および耐久性などのトランジスタの特性および信頼性が悪くなることにより、極めて困難になる。また、プロセス技術の微細化は巨額の投資でもある。したがって、プロセス技術の微細化の上記のコストおよび限界を考慮して、よりいっそう大きな容量のメモリシステムを実現するための新規の方法を研究し開発する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国仮特許出願第61/154,910号明細書
【特許文献２】米国特許出願第12/429,310号明細書
【非特許文献】
【０００５】
【非特許文献１】Zeng他の「A 172mm2 32Gb MLC NAND Flash Memory in 34nm CMOS」、ISSCC 2009 Digest of Technical Papers、236〜237頁
【非特許文献２】「Flip-Chip Assembly」、http://www.siliconfareast.com/flipchipassy.htm
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、積み重ねるように適合させた改善半導体デバイスを提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、スタックを含むシステムが提供される。このスタックは、第1の不揮発性メモリチップおよび第2の不揮発性メモリチップを含む。第2の不揮発性メモリチップは、チップサイズの低減が容易になるように、少なくともいくつかの非コア回路が欠如している。複数の電気経路が、第1の不揮発性メモリチップと第2の不揮発性メモリチップの間に延びる。これらの電気経路により、第1の不揮発性メモリチップが第2の不揮発性メモリチップに、デバイス動作のために必要な信号および電圧を供給することが容易になる。
【０００８】
本発明の別の態様によれば、互いに互換性がある第1および第2の不揮発性メモリチップを製造する段階を含む方法が提供される。第1および第2の不揮発性メモリチップは、ほぼ同様のコアチップ領域を有するものが製造されるが、前記第1の不揮発性メモリチップだけが、第1および第2の不揮発性メモリチップ両方に共通の利点に機能性を与える回路が中にある追加チップ領域を有する。追加チップ領域の回路は、第1および第2の不揮発性メモリチップ両方と関連して、デバイス動作に必要な信号および電圧を発生するように構成されている。
【０００９】
本発明のさらに別の態様によれば、少なくとも2つの半導体チップを積み重ねる段階を含む方法が提供される。これら半導体チップの一方はマスタメモリデバイスであり、半導体チップの他方はスレーブメモリデバイスである。この方法はまた、積み重ねた半導体チップを一緒にシリコン貫通ビアによって結線する段階と、積み重ねた半導体チップをパッケージプリント回路基板にフリップチップおよびバンプによって接続する段階とを含む。
【００１０】
本発明のさらに別の態様によれば、不揮発性メモリチップのチップ領域全体のほとんどを(例えば、80パーセントより広く、あるいは90パーセントよりも広く)占有するコアチップ領域を含む不揮発性メモリチップが提供される。この不揮発性メモリチップの追加チップ領域内に、別の不揮発性メモリチップから信号および電圧を受け取るように構成された回路が置かれる。コアチップ領域が、追加チップ領域と比較してより微細化されたプロセス技術を有する。
【００１１】
このようにして、1つまたは複数のメモリデバイスを含む改善されたシステムが実現した。
【００１２】
次に、添付の図面を例として参照する。
【図面の簡単な説明】
【００１３】
【図１】例示的なNANDフラッシュチップフロアプランのブロック図である。
【図２】別の例示的なNANDフラッシュチップフロアプランのブロック図である。
【図３】さらに別の例示的なNANDフラッシュチップフロアプランのブロック図である。
【図４】例示的な一実施形態によるマスタメモリデバイスのNANDフラッシュチップフロアプランのブロック図である。
【図５】例示的な一実施形態によるスレーブメモリデバイスのNANDフラッシュチップフロアプランのブロック図である。
【図６】例示的な一実施形態によるマスタメモリデバイスおよび3つのスレーブメモリデバイスを示すブロック図である。
【図７】図６に示されたフラッシュメモリの例示的実施形態と一致するスタックの一例を図式化して示す上面図である。
【図８】図７に示された例示的スタックを図式化して示す断面図である。
【図９】図８の実施例の断面図と類似の図式化した断面図であるが、加えて、積み重ねたデバイスを備える装置がさらに、フリップチップおよびバンプ技術が使用されたパッケージをどのようにして含むことができるかについての詳細も示す。
【図１０】図８の実施例の断面図と類似の図式化した断面図であるが、加えて、スタック(すなわち積み重ねたデバイス)を備える装置がさらに、ワイヤボンディング技術に適合させた従来のボールグリッドアレイ(BGA)パッケージをどのようにして含むことができるかについての詳細も示す。
【図１１】例示的な一代替実施形態によるマスタメモリデバイスのNANDフラッシュチップフロアプランのブロック図である。
【図１２】例示的な一代替実施形態によるスレーブメモリデバイスのNANDフラッシュチップフロアプランのブロック図である。
【図１３】別の例示的な代替実施形態によるスレーブメモリデバイスのNANDフラッシュチップフロアプランのブロック図である。
【発明を実施するための形態】
【００１４】
類似または同じ参照数字が、各図面に表示された類似の例示的フィーチャを示すために、別々の図で使用されていることがある。また、様々な例示的実施形態が、原寸に比例せずに図面に示されている。例えば、図示されたいくつかの素子または構成要素の寸法は、図示の都合上、誇張されている。
【００１５】
「領域」という用語は、他の文脈では二次元で画定された空間を意味すると理解されてよいが、三次元で画定された空間(区域)が、本明細書で用いられる「領域」という用語と一致することを理解されたい。
【００１６】
図１は、例示的なNANDフラッシュチップフロアプラン100のブロック図であり、フラッシュメモリデバイスのチップ領域内の主要な構成要素の1つの実現可能な分割配置を示す。フロアプラン100では、2つの行デコーダ領域110および112がそれぞれ、隣接するメモリセルアレイ領域114と116の間、ならびに118と120の間に延びる。行デコーダ領域110および112に関して、これらの領域内では、フラッシュメモリデバイスの行デコーダを見出すことができる。当業者には理解されるように、行デコーダはメモリデバイスの構成要素であり、読出し動作またはプログラム動作でページを選択する。それに反して、通常の消去動作では、ページではなくブロックが行デコーダによって選択される。メモリセルアレイ領域114、116、118および120に関して、これらの領域内では、フラッシュメモリデバイスのメモリセルアレイを見出すことができる。当業者には理解されるように、フラッシュメモリデバイスのメモリセルアレイは、多数の(例えば数百万の)フラッシュメモリセルを含み、それぞれがその内部に1つまたは複数のビット(論理「1」または「0」)を記憶することができる。
【００１７】
入力/出力パッド領域124および126がフロアプラン100の横の方の縁部に沿って延び、高電圧発生器領域130および132、ならびに周辺回路領域134がフロアプラン100の縦の方の縁部に沿って延びる。入力/出力パッド領域124および126に関して、これらの領域内では、フラッシュメモリデバイスの入力/出力パッドを見出すことができる。当業者にはよく理解されるように、様々な信号がこれらのパッドを通ってメモリチップとの間を行き来する。また、少なくとも1つの代替実施例によれば、図示の領域と類似の入力/出力パッド領域が、周辺回路領域に最も近い(フロアプランの)縦の方の縁部に沿って延びうることも企図される。
【００１８】
高電圧領域130および132に関して、これらの領域内では、例えばチャージポンプなど、フラッシュメモリデバイスの高電圧発生器が見出される。いくつかの実施例では、「高電圧」とは、動作電圧よりも高い電圧(例えば、Vccよりも高い電圧)のことをいう。高電圧発生器はまた、いくつかの実施例では、ある範囲の高電圧を一括して発生する。
【００１９】
周辺回路領域134に関して、この領域内には、例えば以下のようなデバイス動作のために重要な他の回路がある。
アドレスおよびデータの入力バッファおよび出力バッファ
制御信号およびコマンド信号の入力バッファ
コマンドデコーダを含む状態機械
アドレスカウンタ
行および列プリデコーダ
状態レジスタ
【００２０】
また、周辺回路領域134に隣接して追加回路領域140および142がある。これらの領域内には、フラッシュメモリデバイスのページバッファおよび列デコーダを見出すことができる。ページバッファおよび列デコーダは、フラッシュメモリデバイスの構成要素であり、当業者によく知られた機能を有する。例えば、フラッシュメモリプログラム時に、行デコーダを介して入力データをページバッファ内に順次ロードする。
【００２１】
当業者であれば、不揮発性メモリのチップフロアプランが、動作制約および仕様の範囲内で、設計者の選択により変わることを理解されよう。例えば図２は、図１に示されたものと異なる別の例示的なNANDフラッシュチップフロアプラン200のブロック図である。フロアプラン200には、面214および220の領域の相対的に隣り合う2つの縁部間に延びる行デコーダ領域202がある。フロアプラン200をフロアプラン100と比較すると、以下の相違が見出される(非排他的に列記)。すなわち、行デコーダ領域202は、間隔を置いて離れた2つの行デコーダ領域を有するのではなく、フロアプラン200の中心に下に延び、単一の高電圧発生器230だけがあり、入力/出力パッド領域232および234が、周辺回路領域237に隣接するフロアプラン縁部に沿って延びている。他のいくつかの領域とは対照的に、ページバッファおよび列デコーダの追加回路領域240および242が、図１に示された領域140および142と同様に置かれていることに注意されたい。
【００２２】
図３は、これまでに図示し説明した他のものとは異なる、さらに別の例示的なNANDフラッシュチップフロアプラン300のブロック図である。フロアプラン300では、ページバッファおよび列デコーダの第1の回路領域310が、第1の面(面0)の各領域間の中ほどに置かれている。ページバッファおよび列デコーダの第2の回路領域312もまた、第2の面(面1)の各領域間の中ほどに置かれている。図２に示されたフロアプラン200といくらか類似して、周辺回路領域に隣接するフロアプラン縁部に沿って延びる入力/出力パッド領域320が設けられ、また単一の高電圧発生器340だけがある。
【００２３】
フロアプラン300に関するさらなる詳細は、Zeng他の「A 172mm2 32Gb MLC NAND Flash Memory in 34nm CMOS」、ISSCC 2009 Digest of Technical Papers、236〜237頁に提示されている。
【００２４】
少なくともいくつかの例示的実施形態によれば、フラッシュメモリデバイスは、可能な2つのタイプ、すなわちマスタフラッシュチップおよびスレーブフラッシュチップの一方に分類される。マスタデバイスのフロアプランは、多くの点で通常のNANDフラッシュメモリの1つと類似であるといえるが、TSV領域を含むということがある。これに関連して、図４は、例示的な一実施形態によるNANDフラッシュチップフロアプラン400のブロック図である。
【００２５】
図示のフロアプラン400では、シリコン貫通ビア(Through-Silicon Via)(TSV)領域404が、セルアレイ領域408〜411に隣接する縦の方の縁部に沿って置かれている(入出力パッド領域420の反対側のチップの上部に示されている)。また、領域430、432、434、440、442、450および452はそれぞれ、前に説明した領域130、132、134、140、142、110、112(図１に示すフロアプラン100)と配置が類似している。少なくともいくつかの実施例によれば、図示のフロアプラン400は、スレーブデバイスとは対照的に、システムのマスタメモリデバイスのフロアプランに対応する。
【００２６】
いくつかの例示的実施形態によれば、マスタデバイスは、スレーブデバイスをアドレス指定するためのアドレスデコーダ、行プリデコーダおよび列プリデコーダを含む。マスタデバイスとスレーブデバイスの相違は、本開示で引き続き提示する詳細からより明らかになろう。
【００２７】
次に、図５を参照する。図５は、例示的な一実施形態によるスレーブメモリデバイスのNANDフラッシュチップフロアプラン500のブロック図である。図示の例示的なスレーブデバイスのデバイス構成は、TSV領域504を含む。信号インターフェース回路がTSV領域504にあり、またTSV領域404(図４)にもある。信号インターフェース回路は、例えば、内部データおよび制御信号、読出し、プログラムおよび消去動作用の高電圧信号、ならびにVccおよびVss電源信号の送出および受取りを容易にする回路である。また、TSV領域がそのように命名されているのは、スタック内のチップ間に電気経路を設けるために、TSV領域がその中にTSVが延びるように適合されているからであることは明らかであろう。
【００２８】
なお図５を参照すると、図示された他の領域は、NANDメモリセルアレイ領域508〜511、ページバッファおよび列デコーダ領域540および542、ならびに行デコーダ領域550および552である。これらの領域は、NANDメモリコアのコア領域590を含む。いくつかの実施例では、コア領域590は、TSV領域504内のフィーチャと比較してサイズがより小さいフィーチャを特徴とする(例えば、プロセス技術がより微細化される)。
【００２９】
図６は、例示的な一実施形態による、4デバイス64Gbフラッシュメモリ600を示すブロック図であり、この64Gbフラッシュメモリ600は、1つの16Gbマスタデバイス602、および3つの16Gbスレーブデバイス605〜607を有する。このブロック図から、マスタデバイス602が、入出力パッド、周辺回路ならびに高電圧発生器の領域であるブロック610を含むことが分かるであろうが、スレーブデバイス605〜607の内部には類似の領域が欠如しており、それによって非常に顕著なチップサイズの低減になっている。
【００３０】
上述の4つのダイが積み重ねた例示的な実施形態に関しては、1つの16Gbマスタデバイスおよび3つの16Gbスレーブデバイスがある(すなわち、4つのデバイス全部で合計64Gbのメモリ容量)。マスタデバイス602は、マスタデバイス602中の16Gbとスレーブデバイス605〜607中の48Gbとの合計64Gbのメモリ空間をアドレス指定する。もちろん、いくつかの例示的な代替実施形態では4つより多いダイを積み重ね、他の例示的な代替実施形態では4つより少ないデバイスを積み重ねることがあることを理解されたい。さらに、例示的な諸実施形態は、デバイスのメモリ容量によって限定されることは決してなく、あらゆる適切なメモリ容量が企図されている。
【００３１】
図７および図８はそれぞれ、図６に関連して説明した64Gbフラッシュメモリ600の上面図および断面図を示す。マスタデバイスと3つのスレーブデバイスは、TSVを用いて接続されている。TSVの数は、マスタチップおよびスレーブチップからなる所与のスタックで適切であると当業者が理解するであろう任意の数(例えば、数十個、数百個または数千個)とすることができる。図８の図示の例では、4つのフラッシュデバイスを積み重ねているが、2つ以上の任意の不揮発性メモリデバイスを積み重ねることが企図されている。
【００３２】
図９は、図８と類似の断面図を示すが、加えて、フリップチップおよびバンプ技術が使用されたパッケージ内にフラッシュメモリ600がどのようにしてありうるかの詳細も示す。図示の実施例では、バンプボール920がマスタフラッシュチップとパッケージプリント回路基板(PCB) 930の間に置かれている。パッケージボール940が、パッケージPCB 930の下にあってそれと接続されている。図示の簡略化および都合上、それぞれがマスタフラッシュチップから延び、バンプボールを通り、パッケージPCBを貫通し、パッケージボールを通る2つの経路だけが示されているが、多数のこのような経路が通常存在することを理解されたい。フリップチップおよびバンプ技術は当業者によく知られており、この技術に関する背景の詳細は、「Flip-Chip Assembly」という名称のウェブページ(現在、http://www.siliconfareast.com/flipchipassy.htmのURLで公式にアクセス可能)から得ることができる。
【００３３】
次に、図１０を参照する。図１０は、パッケージPCB 1030とマスタフラッシュデバイスの間にワイヤボンディングが使用された一代替実施例を示す。図１０には示されていないが、マスタフラッシュチップとパッケージPCB 1030の間に延びるワイヤ1040によって形成された電気経路もまた、パッケージPCB 1030を貫通し、パッケージボール1050を通って延びる。さらに、BGAパッケージ技術は非常によく知られた技術であり、多数の広範な論文の主題になってきたので、これ以上具体的な実施の詳細は、当業者には直ちに明らかになるはずであり、本明細書で提示する必要がないことを理解されたい。
【００３４】
図１１は、例示的な一代替形態によるNANDフラッシュチップフロアプラン1100のブロック図である。図示のフロアプラン1100では、TSV領域1104がメモリコア領域1105と周辺回路領域1134の間に置かれている。また、図１１に示された領域1108〜1111、1120、1130、1132、1134、1140、1142、1150および1152それぞれが、前に説明した図４のフロアプラン400に示された領域408〜411、420、430、432、434、440、442、450および452と類似であることを理解されたい。すなわち、フロアプラン1100と図４のフロアプラン400との間の主要な相違は、チップフロアプラン内のTSV領域の配置である。少なくともいくつかの実施例によれば、図示のフロアプラン1100は、スレーブデバイスと対照的に、システムのマスタメモリデバイスのフロアプランに対応する。加えて、いくつかの実施例では、コア領域1105は、残りの(非コア)領域内のフィーチャと比較してサイズがより小さいフィーチャを特徴とする。これに関連して、プロセス技術は、例えば、より微細化することができる。
【００３５】
次に、図１２を参照する。図１２は、例示的な一代替実施形態によるスレーブメモリデバイスのNANDフラッシュチップフロアプラン1200のブロック図である。図示の例示的なスレーブデバイスのデバイス構成は、フロアプラン1200の縦の方の縁部に沿ったTSV領域1204、ならびに隣接するページバッファおよび列デコーダ領域1240および1242を含む。また、図１２に示された領域1208〜1211、1240、1242、1250および1252それぞれが、前に説明した図５のフロアプラン500に示された領域508〜511、540、542、550および552と類似であることを理解されたい。すなわち、フロアプラン1200と図５のフロアプラン500との間の主要な相違は、チップフロアプラン内のTSV領域の配置である。
【００３６】
したがって、図１１および図１２と図４および図５とを比較することにより、チップフロアプラン内のTSV領域の配置が変わることが分かるであろう(いかなる適切な場所も企図されている)。例えば、別の例示的な代替実施形態では、TSV領域は、チップフロアプランの(縦の方の縁部ではなく)横の方の縁部に沿って延びる。また、TSV領域は、チップフロアプランの長さまたは幅の一部分だけに沿って(全部に沿うのとは対照的に)延びることができることも理解されたい。さらに別の例示的な代替実施形態では、TSV領域は、チップフロアプラン縁部のどれにも隣接せず、例えば、チップフロアプランの2つの対向する縁部間の中心に配置することができる。さらに別の例示的な代替実施形態では、TSV領域は、チップフロアプランの2つのコア領域間に少なくとも実質的に挿入される。また、いくつかの例示的な実施形態では、1つのチップフロアプラン内に複数のTSV領域がありうる。すなわち、1つまたは複数のTSV領域を、チップフロアプラン内の、当業者が適切であると理解するはずのどこにでも配置できることが企図されている。
【００３７】
種々の例示的な代替実施形態(図１１および図１２に示した例示的な実施形態を含む)によるマスタデバイスおよびスレーブデバイスは、これまでに図示し説明した図７〜10の実施例と同様に積み重ね、パッケージできることを理解されたい。
【００３８】
いくつかの例示的な実施形態では、スレーブメモリデバイスは、アセンブリの歩留まり向上を促進するためのスレーブデバイス試験論理回路を任意選択で含むことができる。これに関して、図１３を参照する。図示のブロック図は、図５のブロック図と類似であるが、フロアプラン1300が、試験時にマスタデバイスによって駆動されるように構成されているスレーブデバイス試験論理回路の追加領域1310を含む。図示の領域1310はTSV領域504に隣接しているが、任意の所与のチップフロアプラン内の様々な適切な代替場所にスレーブデバイス試験論理回路の領域を配置することが企図されている。
【００３９】
マスタチップおよびスレーブチップについて説明したが、マスタチップ内の非コア回路がマスタチップとスレーブチップ両方に共通の利点に機能性を与えることができるように、マスタチップとスレーブチップには互いに適切な互換性があるべきことは明らかであろう。
【００４０】
いくつかの例示的な実施形態は、例えば、NANDフラッシュEEPROM、NORフラッシュEEPROM、ANDフラッシュEEPROM、DiNORフラッシュEEPROM、シリアルフラッシュEEPROM、ROM、EPROM、FRAM（登録商標）、MRAMおよびPCRAMとすることができるものを含み、任意の適切な不揮発性メモリ集積回路システムに適用できることを理解されたい。
【００４１】
本明細書で、ある要素が別の要素に「接続」または「結合」されていると言う場合、この要素は別の要素にじかに接続または結合されることもあり、あるいは介在要素が存在することもあることを理解されたい。対照的に、本明細書で、ある要素が別の要素に「じかに接続」または「じかに結合」されていると言う場合には、介在要素が存在しない。要素間の関係を記述するために用いられる他の語も同様に解釈されるべきである(すなわち、「間に」対「じかに間に」、「隣接して」対「すぐに隣接して」、「を通って延びる」対「をまっすぐに通って延びる」など)。
【００４２】
説明した実施形態にいくつかの改変および修正を加えることができる。したがって、上記で論じた実施形態は例示的なものであり、限定的なものではないと考えられたい。
【符号の説明】
【００４３】
100 NANDフラッシュチップフロアプラン、フロアプラン
110 行デコーダ領域
112 行デコーダ領域
114 メモリセルアレイ領域
116 メモリセルアレイ領域
118 メモリセルアレイ領域
120 メモリセルアレイ領域
124 入力/出力パッド領域
126 入力/出力パッド領域
130 高電圧発生器領域
132 高電圧発生器領域
134 周辺回路領域
140 追加回路領域
142 追加回路領域
200 NANDフラッシュチップフロアプラン、フロアプラン
202 行デコーダ領域
214 面
220 面
230 高電圧発生器
232 入力/出力パッド領域
234 入力/出力パッド領域
237 周辺回路領域
240 ページバッファおよび列デコーダの追加回路領域
242 ページバッファおよび列デコーダの追加回路領域
300 NANDフラッシュチップフロアプラン、フロアプラン
310 ページバッファおよび列デコーダの第1の回路領域
312 ページバッファおよび列デコーダの第2の回路領域
320 入力/出力パッド領域
340 高電圧発生器
400 NANDフラッシュチップフロアプラン、フロアプラン
404 シリコン貫通ビア領域、TSV領域
408 セルアレイ領域
409 セルアレイ領域
410 セルアレイ領域
411 セルアレイ領域
420 入出力パッド領域
430 領域
432 領域
434 領域
440 領域
442 領域
450 領域
452 領域
500 NANDフラッシュチップフロアプラン、フロアプラン
504 TSV領域
508 NANDメモリセルアレイ領域
509 NANDメモリセルアレイ領域
510 NANDメモリセルアレイ領域
511 NANDメモリセルアレイ領域
540 ページバッファおよび列デコーダ領域
542 ページバッファおよび列デコーダ領域
550 行デコーダ領域
552 行デコーダ領域
590 コア領域
600 4デバイス64Gbフラッシュメモリ、64Gbフラッシュメモリ、フラッシュメモリ
602 16Gbマスタデバイス、マスタデバイス
605 16Gbスレーブデバイス、スレーブデバイス
606 16Gbスレーブデバイス、スレーブデバイス
607 16Gbスレーブデバイス、スレーブデバイス
610 ブロック
920 バンプボール
930 パッケージプリント回路基板、パッケージPCB
940 パッケージボール
1030 パッケージPCB
1040 ワイヤ
1050 パッケージボール
1100 NANDフラッシュチップフロアプラン、フロアプラン
1104 TSV領域
1105 メモリコア領域、コア領域
1108 領域
1109 領域
1110 領域
1111 領域
1120 領域
1130 領域
1132 領域
1134 周辺回路領域、領域
1140 領域
1142 領域
1150 領域
1152 領域
1200 NANDフラッシュチップフロアプラン、フロアプラン
1204 TSV領域
1208 領域
1209 領域
1210 領域
1211 領域
1240 ページバッファおよび列デコーダ領域
1242 ページバッファおよび列デコーダ領域
1250 領域
1252 領域
1300 フロアプラン
1310 スレーブデバイス試験論理回路の追加領域
【図１】
2014057077.tif 000003
【図２】
2014057077.tif 000004
【図３】
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【図４】
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【図５】
2014057077.tif 000007
【図６】
2014057077.tif 000008
【図７】
2014057077.tif 000009
【図８】
2014057077.tif 000010
【図９】
2014057077.tif 000011
【図１０】
2014057077.tif 000012
【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成26年1月14日(2014.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スタックと複数のシリコン貫通ビアとを備えるシステムであって、
前記スタックは、
１つ以上の電圧信号および制御信号を発生する回路を備える第１のメモリチップと、
１つ以上の電圧信号および制御信号を発生する回路を備えていない第２のメモリチップと
を含み、
前記複数のシリコン貫通ビアは、前記第１のメモリチップと前記第２のメモリチップとの間に延びており、前記シリコン貫通ビアは、前記第１のメモリチップによって発生された１つ以上の前記電圧信号および前記制御信号を前記第１のメモリチップから前記第２のメモリチップへ中継している、システム。
【請求項２】
前記第１および第２のメモリチップは、不揮発性メモリチップである、請求項１に記載のシステム。
【請求項３】
前記第１のメモリチップがマスタデバイスであり、前記第２のメモリチップがスレーブデバイスである、請求項２に記載のシステム。
【請求項４】
前記第１のメモリチップだけが高電圧発生器を含む、請求項２に記載のシステム。
【請求項５】
前記第１のメモリチップは、電圧信号を発生する回路を備え、
前記電圧信号は、プログラム動作および消去動作用の高電圧信号を含む、請求項１に記載のシステム。
【請求項６】
１つ以上の電圧信号および制御信号を発生する回路を備えていない第３のメモリチップをさらに備え、
前記第１のメモリチップによって発生された１つ以上の前記電圧信号および前記制御信号は、前記第１のメモリチップから前記第３のメモリチップへ伝送される、請求項１に記載のシステム。
【請求項７】
パッケージプリント回路基板をさらに備え、前記スタックが前記パッケージプリント回路基板にフリップチップおよびバンプによって接続されている、請求項１に記載のシステム。
【請求項８】
前記第１のメモリチップは、前記第２のメモリチップよりも大きく寸法設定されているとともに、
前記第１のメモリチップは、前記パッケージプリント回路基板に隣接して配置されている、請求項７に記載のシステム。
【請求項９】
前記第２のメモリチップは、試験時に前記第１のメモリチップによって駆動されるように構成されているスレーブデバイス試験論理回路を備える、請求項１に記載のシステム。
【請求項１０】
スタックと複数のシリコン貫通ビアとを備えるシステムであって、
前記スタックは、
電圧信号および制御信号を発生する回路を備えるマスタメモリチップと、
メモリ回路を備えるスレーブメモリチップであって、電圧信号および制御信号を発生する回路を備えていないスレーブメモリチップと
を含み、
前記複数のシリコン貫通ビアは、前記マスタメモリチップと前記スレーブメモリチップとの間に延びており、前記シリコン貫通ビアは、前記マスタメモリチップによって発生された前記電圧信号および前記制御信号を前記マスタメモリチップから前記スレーブメモリチップへ中継している、システム。
【請求項１１】
前記マスタメモリチップおよび前記スレーブメモリチップは、不揮発性メモリチップである、請求項１０に記載のシステム。
【請求項１２】
前記電圧信号および制御信号を発生する回路は、高電圧発生器を備える、請求項１０に記載のシステム。
【請求項１３】
前記電圧信号および前記制御信号は、プログラム動作および消去動作用の高電圧信号を含む、請求項１０に記載のシステム。
【請求項１４】
メモリ回路を備えるが電圧信号および制御信号を発生する回路を備えていない追加スレーブメモリチップ、をさらに備え、
前記マスタメモリチップによって発生された前記電圧信号および前記制御信号は、前記マスタメモリチップから前記追加スレーブメモリチップへ伝送される、請求項１０に記載のシステム。
【請求項１５】
パッケージプリント回路基板をさらに備え、前記スタックが前記パッケージプリント回路基板にフリップチップおよびバンプによって接続されている、請求項１０に記載のシステム。
【請求項１６】
前記マスタメモリチップは、前記パッケージプリント回路基板に隣接して配置されている、請求項１５に記載のシステム。
【請求項１７】
前記スレーブメモリチップは、試験時に前記マスタメモリチップによって駆動されるように構成されているスレーブデバイス試験論理回路を備える、請求項１０に記載のシステム。
【請求項１８】
１つ以上の電圧信号および制御信号を発生する回路を備える第１のメモリチップを生成するステップと、
１つ以上の電圧信号および制御信号を発生する回路を備えていない第２のメモリチップを生成するステップと、
前記第１のメモリチップと前記第２のメモリチップとの間に複数のシリコン貫通ビアを延ばすことによって前記第１のメモリチップおよび前記第２のメモリチップを備えるスタックを生成するステップと
を含み、
前記シリコン貫通ビアは、前記第１のメモリチップによって発生された１つ以上の前記電圧信号および前記制御信号を前記第１のメモリチップから前記第２のメモリチップへ中継している、方法。
【請求項１９】
前記第１および第２のメモリチップは、不揮発性メモリチップである、請求項１８に記載の方法。
【請求項２０】
フリップチップおよびバンプによって、前記スタックをパッケージプリント回路基板に接続している構成をさらに備える、請求項１に記載のシステム。