(57)【要約】【課題】所望の周波数の発振信号を精度良く出力することが可能な発振回路を提供すること。【解決手段】一実施の形態によれば、発振回路１は、パルス生成部１０を備えた発振回路であって、パルス生成部１０は、通常動作モード時に電圧Ｖｅ１と基準電圧Ｖｒｅｆとを比較して比較結果Ｖｅ３を出力し、初期設定モード時に非反転入力端子の電圧を基準電圧Ｖｒｅｆレベルに設定するコンパレータ１０３と、通常動作モード時に電圧Ｖｆ１と基準電圧Ｖｒｅｆとを比較して比較結果Ｖｆ３を出力し、初期設定モード時に非反転入力端子の電圧を基準電圧Ｖｒｅｆレベルに設定するコンパレータ１０４と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１セット信号及び第１リセット信号に基づき第１出力信号を生成する第１ＲＳフリップフロップと、
第１及び第２コンデンサを有し、前記第１及び第２コンデンサのうち前記第１出力信号により相補的に選択されたコンデンサを制御信号に応じた充電速度にて充電又は放電する第１電荷充放電部と、
前記第１コンデンサに蓄積された電荷に応じた第１電圧と、基準電圧と、を比較して前記第１セット信号を出力する第１コンパレータと、
前記第２コンデンサに蓄積された電荷に応じた第２電圧と、前記基準電圧と、を比較して前記第１リセット信号を出力する第２コンパレータと、
パルス生成部と、を備え、
前記パルス生成部は、
第２セット信号及び第２リセット信号に基づき第２出力信号を生成する第２ＲＳフリップフロップと、
前記第１及び第２出力信号に基づき切替信号及び前記制御信号を出力する制御回路と、
第３及び第４コンデンサを有し、前記切替信号に基づき当該第３及び第４コンデンサのそれぞれを充電するか否かを制御する第２電荷充放電部と、
前記第３コンデンサの充電が行われる第１期間では、前記第３コンデンサに蓄積された電荷に応じた第３電圧と前記基準電圧とを比較して前記第２セット信号を出力し、前記第１期間以外の第２期間では、前記第３電圧が供給されていた入力端子の電圧を前記基準電圧レベルに設定する第３コンパレータと、
前記第４コンデンサの充電が行われる第３期間では、前記第４コンデンサに蓄積された電荷に応じた第４電圧と前記基準電圧とを比較して前記第２リセット信号を出力し、前記第３期間以外の第４期間では、前記第４電圧が供給されていた入力端子の電圧を前記基準電圧レベルに設定する第４コンパレータと、を備えた発振回路。
【請求項２】
各前記第３及び前記第４コンパレータは、
入力差動対を構成する第１及び第２トランジスタと、
前記入力差動対に定電流を供給する第１定電流源回路と、
前記第１トランジスタに直列に設けられた第３トランジスタと、
前記第２トランジスタに直列に設けられ、前記第３トランジスタに流れる電流に応じた電流が流れる第４トランジスタと、
前記第１トランジスタのゲートに接続された前記入力端子と、前記第１及び前記第３トランジスタ間のノードと、の間に設けられた第１スイッチと、を有し、
前記第２及び前記第４トランジスタのそれぞれに流れる電流の差に応じた比較結果を出力端子から出力する、請求項１に記載の発振回路。
【請求項３】
各前記第３及び前記第４コンパレータは、
前記第２トランジスタと前記出力端子との間に設けられ、前記第１スイッチと相補的にオンオフが制御される第２スイッチと、
前記出力端子と接地電圧端子との間に設けられ、前記第２スイッチと相補的にオンオフが制御される第３スイッチと、をさらに有する請求項２に記載の発振回路。
【請求項４】
各前記第１乃至前記第４コンパレータは、
入力差動対を構成する第１及び第２トランジスタと、
前記入力差動対に定電流を供給する第１定電流源回路と、
前記第１トランジスタに直列に設けられた第３トランジスタと、
前記第２トランジスタに直列に設けられ、前記第３トランジスタに流れる電流に応じた電流が流れる第４トランジスタと、
前記第１トランジスタのゲートに接続された前記入力端子と、前記第１及び前記第３トランジスタ間のノードと、の間に設けられた第１スイッチと、を有し、
前記第２及び前記第４トランジスタのそれぞれに流れる電流の差に応じた比較結果を出力端子から出力し、
各前記第１及び前記第２コンパレータの第１スイッチは常にオフに制御される、請求項１に記載の発振回路。
【請求項５】
各前記第１乃至前記第４コンパレータは、
前記第２トランジスタと前記出力端子との間に設けられ、前記第１スイッチと相補的にオンオフが制御される第２スイッチと、
前記出力端子と接地電圧端子との間に設けられ、前記第２スイッチと相補的にオンオフが制御される第３スイッチと、をさらに有する請求項４に記載の発振回路。
【請求項６】
各前記第１乃至前記第４コンパレータは、
前記第１定電流源回路の定電流を前記入力差動対に供給するか否かを制御する第４スイッチをさらに有し、
前記第１及び前記第２コンパレータのそれぞれの前記第４スイッチのオンオフは、前記第１出力信号に基づき相補的に制御され、
前記第３及び前記第４コンパレータのそれぞれの前記第４スイッチは常にオンに制御される、請求項４に記載の発振回路。
【請求項７】
各前記第１乃至前記第４コンパレータでは、前記第１トランジスタのサイズが前記第２トランジスタのサイズよりも大きい、請求項４に記載の発振回路。
【請求項８】
前記基準電圧を生成する基準電圧生成部をさらに備え、
前記基準電圧生成部は、
前記第１定電流源回路と同じ回路構成の第２定電流源回路と、
前記第２定電流源回路に直列に設けられ、前記第３トランジスタと同一導電型のダイオード接続された第５トランジスタと、を有し、
前記第２定電流源回路と前記第５トランジスタとの間のノードの電圧を前記基準電圧として出力する、請求項２に記載の発振回路。
【請求項９】
前記第１定電流源回路を構成するトランジスタ及び前記第２定電流源回路を構成するトランジスタのサイズ比と、前記第３トランジスタ及び前記第５トランジスタのサイズ比と、が略同一である、請求項８に記載の発振回路。
【請求項１０】
バイアス電圧を生成し、前記第１及び前記第２定電流源回路のそれぞれを構成するトランジスタのそれぞれのゲートに供給するバイアス電圧生成部をさらに備え、
前記バイアス電圧生成部は、
ゲートに前記バイアス電圧が供給された、前記第２定電流源回路を構成するトランジスタと同一導電型の第６トランジスタと、
前記第６トランジスタに直列に設けられ、前記第５トランジスタと同一導電型の第７トランジスタと、
ソース及びゲートがそれぞれ前記第７トランジスタのゲート及びドレインに接続された、前記第７トランジスタと同一導電型の第８トランジスタと、
前記第８トランジスタのソース及び前記第７トランジスタのゲート間のノードと接地電圧端子との間に設けられた抵抗素子と、
前記第８トランジスタのドレインと電源電圧端子との間に設けられ、前記第６トランジスタと同一導電型のダイオード接続された第９トランジスタと、を有し、
前記第９トランジスタのドレイン電圧を前記バイアス電圧として出力する、請求項８に記載の発振回路。
【請求項１１】
前記第１定電流源回路を構成するトランジスタ、前記第２定電流源回路を構成するトランジスタ、及び、前記第６トランジスタのサイズ比と、前記第３トランジスタ、前記第５トランジスタ、及び、前記第７トランジスタのサイズ比と、が略同一である、請求項１０に記載の発振回路。
【請求項１２】
前記第８トランジスタの閾値電圧が前記第７トランジスタの閾値電圧より小さい、請求項１０に記載の発振回路。
【請求項１３】
第１バイアス電圧を生成し、前記第１及び前記第２定電流源回路のそれぞれを構成するトランジスタのそれぞれのゲートに供給するバイアス電圧生成部をさらに備え、
前記バイアス電圧生成部は、
ゲートに前記第１バイアス電圧が供給された、前記第２定電流源回路を構成するトランジスタと同一導電型の第６トランジスタと、
前記第６トランジスタに直列に設けられ、前記第５トランジスタと同一導電型の第７トランジスタと、
ソース及びゲートがそれぞれ前記第７トランジスタのゲート及びドレインに接続された、前記第７トランジスタと同一導電型の第８トランジスタと、
前記第８トランジスタのソース及び前記第７トランジスタのゲート間のノードと接地電圧端子との間に設けられた抵抗素子と、
前記第８トランジスタのドレインと電源電圧端子との間に設けられ、前記第６トランジスタと同一導電型のダイオード接続された第９トランジスタと、
前記第９トランジスタに流れる電流に応じた電流が流れる第１０トランジスタと、
前記第１０トランジスタに並列に設けられ、ゲートに固定電位が供給される第１１トランジスタと、
前記第１０及び前記第１１トランジスタに直列に設けられ、ダイオード接続された第１２トランジスタと、を有し、
前記第１２トランジスタのドレイン電圧を前記第１バイアス電圧として出力する、請求項８に記載の発振回路。
【請求項１４】
前記第１電荷充放電部は、
前記制御信号に応じた出力電流を生成する可変電流源回路をさらに有し、
前記可変電流源回路の出力電流に応じた充電速度にて前記第１及び前記第２コンデンサを充電し、
前記第２電荷充放電部は、
定電流を生成する第３定電流源回路をさらに有し、
前記第３定電流源回路の定電流に応じた充電速度にて前記第３及び前記第４コンデンサを充電し、
前記バイアス電圧生成部は、前記第９トランジスタのドレイン電圧を第２バイアス電圧として生成し、前記可変電流源回路及び前記第３定電流源回路のそれぞれを構成するトランジスタのそれぞれのゲートに供給する、請求項１３に記載の発振回路。
【請求項１５】
前記バイアス電圧生成部は、
前記第１１トランジスタに直列に設けられ、ゲートが前記第１０トランジスタのゲートに接続された、当該第１０トランジスタと同一導電型の第１３トランジスタをさらに有する、請求項１３に記載の発振回路。
【請求項１６】
前記第１定電流源回路を構成するトランジスタ、前記第２定電流源回路を構成するトランジスタ、及び、前記第６トランジスタのサイズ比と、前記第３トランジスタ、前記第５トランジスタ、及び、前記第７トランジスタのサイズ比と、が略同一である、請求項１３に記載の発振回路。
【請求項１７】
前記第８トランジスタの閾値電圧が前記第７トランジスタの閾値電圧より小さい、請求項１３に記載の発振回路。
【請求項１８】
第１コンデンサを有し、第１トリガ信号に基づき、前記第１コンデンサを制御信号に応じた充電速度にて充電又は放電する第１電荷充放電部と、
前記第１コンデンサに蓄積された電荷に応じた第１電圧と、基準電圧と、を比較して第１比較結果を出力する第１コンパレータと、
前記第１電圧が前記基準電圧より大きい状態から前記基準電圧以下の状態に変化したことを示す前記第１比較結果の第１論理値から第２論理値への変化のタイミングを遅延させて前記第１トリガ信号として出力する第１パルス調整部と、
前記第１トリガ信号に応じた周期の第１出力信号を生成する分周器と、
パルス生成部と、を備え、
前記パルス生成部は、
第２コンデンサを有し、前記制御信号に基づき、前記第２コンデンサを充電するか否かを制御する第２電荷充放電部と、
前記第２コンデンサの充電が行われる第１期間では、前記第２コンデンサに蓄積された電荷に応じた第２電圧と前記基準電圧とを比較して第２比較結果を出力し、前記第１期間以外の第２期間では、前記第２電圧が供給されていた入力端子の電圧を前記基準電圧レベルに設定する第２コンパレータと、
前記第２比較結果と前記第１トリガ信号とに基づき前記制御信号を出力する制御回路と、を備えた発振回路。
【請求項１９】
請求項１〜１８のいずれか一項に記載の発振回路と、
前記発振回路の前記第１出力信号と、フィードバック信号と、の位相差を検出する位相差検出部と、
前記位相差検出部の検出結果に応じた制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数のクロック信号を生成する電圧制御発振回路と、
前記クロック信号を分周して前記フィードバック信号として生成する分周回路と、を備えた半導体集積回路。
【請求項２０】
前記第１出力信号をクロック信号として出力する請求項１〜１９のいずれか一項に記載の発振回路と、
前記クロック信号に同期して動作する内部回路と、を備えた半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発振回路に関し、例えば所望の周波数の発振信号を精度良く出力するのに適した発振回路に関する。
【背景技術】
【０００２】
近年、所望の周波数の発振信号を精度良く出力する発振回路が求められている。関連する技術が特許文献１に開示されている。特許文献１に開示された発振回路は、第１及び第２のコンデンサと、第１及び第２の比較回路と、ＲＳフリップフロップ回路と、第１及び第２の充放電制御回路と、を備える。
【０００３】
第１及び第２のコンデンサは、定電流源が生成する電流によって充電又は放電される。第１の比較回路は、第１のコンデンサに蓄えられた電荷の量に応じた第１の電圧Ｖ１と、第１の基準電圧Ｖｓｔと、を比較し、第１の電圧Ｖ１が第１の基準電圧Ｖｓｔに達していることを示す第１の信号を出力する。第２の比較回路は、第２のコンデンサに蓄えられた電荷の量に応じた第２の電圧Ｖ２と、第２の基準電圧Ｖｓｔと、を比較し、第２の電圧Ｖ２が第２の基準電圧Ｖｓｔに達していることを示す第２の信号を出力する。
【０００４】
ＲＳフリップフロップ回路は、第１の信号と第２の信号のうちの一方によってセット状態にされ、他方によってリセット状態にされる。第１の充放電制御回路は、第１のコンデンサを、ＲＳフリップフロップ回路がセット状態のときに充電状態とし、ＲＳフリップフロップ回路がリセット状態のときに放電状態とする。第２の充放電制御回路は、第２のコンデンサを、ＲＳフリップフロップ回路がリセット状態のときに充電状態とし、ＲＳフリップフロップ回路がセット状態のときに放電状態とする。
【０００５】
ここで、この発振回路では、理想的には、第１の電圧Ｖ１が基準電圧Ｖｓｔを超えると同時に又は第２の電圧Ｖ２が基準電圧Ｖｓｔを超えると同時に、ＲＳフリップフロップ回路の出力信号の論理値が変化する。しかしながら、実際には、ＲＳフリップフロップ回路の出力信号（発振信号）の論理値が変化するのは、第１の電圧Ｖ１が基準電圧Ｖｓｔを超えた時点又は第２の電圧Ｖ２が基準電圧Ｖｓｔを超えた時点から、第１又は第２比較回路及びＲＳフリップフロップ回路のそれぞれの動作遅延により生じた遅延時間Ｔｄを経過した後である。そのため、この発振回路では、温度や電源電圧の変動により遅延時間Ｔｄが変化すると、それに伴って発振信号の周波数が変動してしまうという問題があった。即ち、この発振回路は、所望の周波数の発振信号を精度良く出力することができないという問題があった。特に、第１及び第２の比較回路に供給するバイアス電流を低くして消費電力を低減しようとした場合、遅延時間Ｔｄが大きくなるため、その問題は顕著になる。
【０００６】
このような問題に対する解決策が、非特許文献１に開示されている。非特許文献１に開示された発振回路は、遅延時間Ｔｄに応じたパルス幅の制御信号Ｖｃｔｒｌを生成するパルス生成部を備え、当該制御信号に基づき発振信号の周波数を制御している。それにより、この発振回路は、遅延時間Ｔｄの変動の影響を受けずに所望の周波数の発振信号を出力している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２４３９２２号公報
【非特許文献】
【０００８】
【非特許文献１】T. Tokairin, K. Nose, K. Takeda, K. Noguchi, T. Maeda, K. Kawai and M. Mizuno, "A 280nW, 100kHz, 1-Cycle Start-up Time, On-chip CMOS Relaxation Oscillator Employing a Feedforward Period Control Scheme", 2012 Symposium on VLSI Circuits Digest of Technical Papers, 2012, pp.16-17
【発明の概要】
【発明が解決しようとする課題】
【０００９】
関連する技術の発振回路は、文献中のＦｉｇ.５（ａ）を見ても明らかなように、パルス生成部にコンデンサＣ５，Ｃ６を備えているため、ノードＶｃ５，Ｖｃ６を一度初期値電圧Ｖｃｌに設定すればその後はリーク電流等により変動した分のみ充電すればよく、高速かつ低消費電力で初期値電圧Ｖｃｌに設定できる。しかしながら、関連する技術の発振回路では、コンデンサＣ５，Ｃ６とそれらに接続されるコンパレータのゲート容量との比により、コンパレータの入力ノードの信号が減衰するため、ノードＶｃ３，Ｖｃ４を余分に充電しなければならず、発振回路の電圧Ｖｃ１，Ｖｃ２の上昇速度とパルス生成部の電圧Ｖｃ３，Ｖｃ４の上昇速度との間に誤差が発生し、それに伴い、発振回路とパルス生成部のそれぞれの発振周波数に誤差が発生してしまう。それにより、関連する技術の発振回路は、所望の周波数の発振信号を精度良く生成することができない、という問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、発振回路は、パルス生成部を備え、前記パルス生成部は、第３コンデンサの充電が行われる第１期間では、前記第３コンデンサに蓄積された電荷に応じた第３電圧と基準電圧とを比較して第２セット信号を出力し、前記第１期間以外の第２期間では、前記第３電圧が供給されていた入力端子の電圧を前記基準電圧レベルに設定する第３コンパレータと、第４コンデンサの充電が行われる第３期間では、前記第４コンデンサに蓄積された電荷に応じた第４電圧と前記基準電圧とを比較して第２リセット信号を出力し、前記第３期間以外の第４期間では、前記第４電圧が供給されていた入力端子の電圧を前記基準電圧レベルに設定する第４コンパレータと、を備える。
【００１１】
また、一実施の形態によれば、発振回路は、第１コンデンサを有し、第１トリガ信号に基づき、前記第１コンデンサを制御信号に応じた充電速度にて充電又は放電する第１電荷充放電部と、前記第１コンデンサに蓄積された電荷に応じた第１電圧と、基準電圧と、を比較して第１比較結果を出力する第１コンパレータと、前記第１電圧が前記基準電圧より大きい状態から前記基準電圧以下の状態に変化したことを示す前記第１比較結果の第１論理値から第２論理値への変化のタイミングを遅延させて前記第１トリガ信号として出力する第１パルス調整部と、前記第１トリガ信号に応じた周期の第１出力信号を生成する分周器と、パルス生成部と、を備え、前記パルス生成部は、第２コンデンサを有し、前記制御信号に基づき、前記第２コンデンサを充電するか否かを制御する第２電荷充放電部と、前記第２コンデンサの充電が行われる第１期間では、前記第２コンデンサに蓄積された電荷に応じた第２電圧と前記基準電圧とを比較して第２比較結果を出力し、前記第１期間以外の第２期間では、前記第２電圧が供給されていた入力端子の電圧を前記基準電圧レベルに設定する第２コンパレータと、前記第２比較結果と前記第１トリガ信号とに基づき前記制御信号を出力する制御回路と、を備える。
【発明の効果】
【００１２】
前記一実施の形態によれば、所望の周波数の発振信号を精度良く生成することが可能な発振回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる発振回路の構成例を示す図である。
【図２】実施の形態１にかかる発振回路に設けられたパルス生成部の構成例を示す図である。
【図３】実施の形態１にかかるコンパレータの構成例を示す図である。
【図４】実施の形態１にかかる発振回路の動作を示すタイミングチャートである。
【図５】実施の形態１にかかるパルス生成部の動作を示すタイミングチャートである。
【図６】実施の形態２にかかる発振回路の構成例を示す図である。
【図７】実施の形態２にかかる発振回路に設けられたパルス生成部の構成例を示す図である。
【図８】実施の形態２にかかるパルス生成部の動作を示すタイミングチャートである。
【図９】実施の形態３にかかる発振回路の一部の構成例を示す図である。
【図１０】実施の形態３にかかるコンパレータの構成例を示す図である。
【図１１】実施の形態３にかかる発振回路の動作を示すタイミングチャートである。
【図１２】実施の形態４にかかる発振回路の構成例を示す図である。
【図１３Ａ】実施の形態４にかかるパルス幅調整部４４の構成例を示す図である。
【図１３Ｂ】実施の形態４にかかるパルス幅調整部４０４の構成例を示す図である。
【図１４】実施の形態４にかかる制御回路の構成例を示す図である。
【図１５】実施の形態４にかかる発振回路の動作を示すタイミングチャートである。
【図１６】実施の形態４にかかる発振回路の変形例を示す図である。
【図１７】実施の形態５にかかるバイアス電圧生成部の構成例を示す図である。
【図１８】実施の形態５にかかるバイアス電圧生成部の構成例を示す図である。
【図１９】実施の形態６にかかるクロック生成回路の構成例を示す図である。
【図２０】実施の形態７にかかるクロック生成回路の構成例を示す図である。
【図２１】実施の形態８にかかるＰＬＬの構成を示す図である。
【図２２】実施の形態９にかかる半導体集積回路の構成を示す図である。
【図２３】実施の形態に至る前の構想にかかる発振回路の構成を示す図である。
【図２４】実施の形態に至る前の構想にかかる発振回路の動作を示すタイミングチャートである。
【図２５】実施の形態に至る前の構想にかかる発振回路の構成を示す図である。
【図２６】図２５に示す発振回路に設けられたパルス生成部の構成を示す図である。
【図２７】図２６に示すパルス生成部に設けられたＳＷ制御回路の構成例を示す図である。
【図２８】図２５に示す発振回路の動作を示すタイミングチャートである。
【図２９】図２６に示すパルス生成部の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１４】
＜発明者らによる事前検討＞
実施の形態の説明をする前に、本発明者等が事前検討した内容について説明する。
【００１５】
＜実施の形態に至る前の構想にかかる発振回路５００＞
図２３は、実施の形態に至る前の構想にかかる弛張型の発振回路５００の構成を示す図である。図２３に示す発振回路５００は、ＲＳフリップフロップ５０１と、電荷充放電部５０２と、コンパレータ５０３と、コンパレータ５０４と、基準電圧生成部５０５と、を備える。
【００１６】
ＲＳフリップフロップ５０１は、入力端子Ｓ，Ｒにそれぞれ供給される入力信号（比較結果Ｖｘ２，Ｖｙ２）に基づいて、出力信号Ｑ，ＱＢを出力する。例えば、入力端子Ｒに供給される入力信号がＬレベルの場合において入力端子Ｓに供給される入力信号が立ち上がると、ＲＳフリップフロップ５０１は、出力信号Ｑを立ち上げ、出力信号ＱＢを立ち下げる。一方、入力端子Ｓに供給される入力信号がＬレベルの場合において入力端子Ｒに供給される入力信号が立ち上がると、ＲＳフリップフロップ５０１は、出力信号Ｑを立ち下げ、出力信号ＱＢを立ち上げる。ＲＳフリップフロップ５０１は、入力端子Ｒ及び入力端子Ｓにそれぞれ供給される入力信号が交互に立ち上がることにより、出力信号Ｑ，ＱＢを発振させている。なお、出力信号Ｑ，ＱＢは、発振信号とも称する。
【００１７】
電荷充放電部５０２は、出力信号Ｑ，ＱＢに基づいてコンデンサＣ１，Ｃ２に対して相補的に充電又は放電する部である。電荷充放電部５０２は、一定の電流を流す定電流源回路Ｂ５と、スイッチＳＷ１〜ＳＷ４と、コンデンサＣ１と、コンデンサＣ２と、を有する。なお、スイッチＳＷ１〜ＳＷ４によりスイッチ部とも称する。ここでは、コンデンサＣ１の容量値とコンデンサＣ２の容量値とが略同一である場合を例に説明する。
【００１８】
電荷充放電部５０２において、定電流源回路Ｂ５の入力端子は、電源電圧ＶＤＤの供給される高電位側電源端子（以下、電源電圧端子ＶＤＤと称す）に接続される。定電流源回路Ｂ５の出力端子は、スイッチＳＷ１の一端及びスイッチＳＷ３の一端に接続される。スイッチＳＷ１の他端は、ノードＸ１を介して、スイッチＳＷ２の一端に接続される。スイッチＳＷ２の他端は、接地電圧ＧＮＤの供給される低電位側電源端子（以下、接地電圧端子ＧＮＤと称す）に接続される。また、スイッチＳＷ３の他端は、ノードＹ１を介して、スイッチＳＷ４の一端に接続される。スイッチＳＷ４の他端は、接地電圧端子ＧＮＤに接続される。
【００１９】
コンデンサＣ１は、ノードＸ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ２と並列に設けられる。コンデンサＣ２は、ノードＹ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ４と並列に設けられる。
【００２０】
スイッチＳＷ１，ＳＷ４のオンオフは、ＲＳフリップフロップ５０１の出力信号ＱＢに基づいて制御される。一方、スイッチＳＷ２，ＳＷ３のオンオフは、ＲＳフリップフロップ５０１の出力信号Ｑに基づいて制御される。
【００２１】
例えば、出力信号ＱがＬレベル、出力信号ＱＢがＨレベルの場合、スイッチＳＷ１，ＳＷ４はオンし、スイッチＳＷ２，ＳＷ３はオフする。この場合、定電流源回路Ｂ５とコンデンサＣ１の一端（ノードＸ１側）が導通するため、コンデンサＣ１の一端には、定電流源回路Ｂ５に流れる電流により、徐々に電荷が蓄積される。それにより、ノードＸ１の電圧Ｖｘ１は徐々に上昇する。また、接地電圧端子ＧＮＤとコンデンサＣ２の一端（ノードＹ１側）が導通するため、コンデンサＣ２の一端に蓄えられていた電荷は急速に放出される。それにより、ノードＹ１の電圧Ｖｙ１は接地電圧レベル（Ｌレベル）まで急速に低下する。
【００２２】
一方、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルの場合、スイッチＳＷ１，ＳＷ４はオフし、スイッチＳＷ２，ＳＷ３はオンする。この場合、定電流源回路Ｂ５とコンデンサＣ２の一端（ノードＹ１側）が導通するため、コンデンサＣ２の一端には、定電流源回路Ｂ５に流れる電流により、徐々に電荷が蓄積される。それにより、電圧Ｖｙ１は徐々に上昇する。また、接地電圧端子ＧＮＤとコンデンサＣ１の一端（ノードＸ１側）が導通するため、コンデンサＣ１の一端に蓄えられていた電荷は急速に放出される。それにより、電圧Ｖｘ１は接地電圧レベル（Ｌレベル）まで急速に低下する。
【００２３】
このように、コンデンサＣ１及びコンデンサＣ２は、ＲＳフリップフロップの出力信号Ｑ，ＱＢにより相補的に充電又は放電される。
【００２４】
基準電圧生成部５０５は、安定した電圧レベルの基準電圧Ｖｒｅｆを生成する部である。基準電圧生成部５０５は、一定の電流を流す定電流源回路Ｂ３と、抵抗素子Ｒ１と、を有する。
【００２５】
定電流源回路Ｂ３と抵抗素子Ｒ１とは、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤとの間に直列に設けられる。より具体的には、定電流源回路Ｂ３の入力端子は、電源電圧端子ＶＤＤに接続される。定電流源回路Ｂ３の出力端子は、ノードＮ１を介して、抵抗素子Ｒ１の一端に接続される。抵抗素子Ｒ１の他端は、接地電圧端子ＧＮＤに接続される。ここで、ノードＮ１の電圧レベルは、定電流源回路Ｂ３から出力される電流の電流値と、抵抗素子Ｒ１の抵抗値と、に基づき決定される。基準電圧生成部５０５は、ノードＮ１の電圧を基準電圧Ｖｒｅｆとして出力する。
【００２６】
コンパレータ５０３は、基準電圧Ｖｒｅｆと、電圧Ｖｘ１と、を比較してノードＸ２に比較結果Ｖｘ２を出力する。図２３の例では、コンパレータ５０３は、電圧Ｖｘ１が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｘ２を出力し、電圧Ｖｘ１が基準電圧Ｖｒｅｆ以下の場合にＬレベルの比較結果Ｖｘ２を出力する。
【００２７】
コンパレータ５０４は、基準電圧Ｖｒｅｆと、電圧Ｖｙ１と、を比較してノードＹ２に比較結果Ｖｙ２を出力する。図２３の例では、コンパレータ５０４は、電圧Ｖｙ１が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｙ２を出力し、電圧Ｖｙ１が基準電圧Ｖｒｅｆ以下の場合にＬレベルの比較結果Ｖｙ２を出力する。
【００２８】
例えば、出力信号ＱがＬレベル、出力信号ＱＢがＨレベルの場合、上記したように、スイッチＳＷ１，ＳＷ４はオンし、スイッチＳＷ２，ＳＷ３はオフする。それにより、コンデンサＣ１が充電されるため、電圧Ｖｘ１は徐々に上昇する。そして、電圧Ｖｘ１が基準電圧Ｖｒｅｆのレベルを超えると、コンパレータ５０３は比較結果Ｖｘ２を立ち上げる。このとき、コンデンサＣ２は放電されているため、電圧Ｖｙ１は基準電圧Ｖｒｅｆ以下（Ｌレベル）である。そのため、コンパレータ５０４はＬレベルの比較結果Ｖｙ２を出力している。それにより、ＲＳフリップフロップ５０１は、出力信号Ｑを立ち上げ、出力信号ＱＢを立ち下げる。
【００２９】
出力信号ＱがＨレベル、出力信号ＱＢがＬレベルになるため、スイッチＳＷ１，ＳＷ４はオフし、スイッチＳＷ２，ＳＷ３はオンする。それにより、コンデンサＣ２が充電されるため、電圧Ｖｙ１は徐々に上昇する。そして、電圧Ｖｙ１が基準電圧Ｖｒｅｆのレベルを超えると、コンパレータ５０４は比較結果Ｖｙ２を立ち上げる。このとき、コンデンサＣ１は放電されているため、電圧Ｖｘ１は基準電圧Ｖｒｅｆ以下（Ｌレベル）である。そのため、コンパレータ５０３はＬレベルの比較結果Ｖｘ２を出力している。それにより、ＲＳフリップフロップ５０１は、出力信号Ｑを立ち下げ、出力信号ＱＢを立ち上げる。このような動作が繰り返される。
【００３０】
このように、コンパレータ５０３，５０４の比較結果Ｖｘ２，Ｖｙ２は交互に立ち上がる。ＲＳフリップフロップ５０１は、入力端子Ｒ及び入力端子Ｓにそれぞれ供給される入力信号（比較結果Ｖｘ２，Ｖｙ２）が交互に立ち上がることにより、出力信号Ｑ，ＱＢを発振させている。
【００３１】
ここで、図２３に示す発振回路５００では、理想的には、電圧Ｖｘ１が基準電圧Ｖｒｅｆのレベルを超えると同時に、又は、電圧Ｖｙ１が基準電圧Ｖｒｅｆのレベルを超えると同時に、ＲＳフリップフロップ５０１の出力信号Ｑ，ＱＢが論理値変化する。しかしながら、実際には、ＲＳフリップフロップ５０１の出力信号Ｑ，ＱＢが論理値変化するのは、電圧Ｖｘ１が基準電圧Ｖｒｅｆのレベルを超えた時点又は電圧Ｖｙ１が基準電圧Ｖｒｅｆのレベルを超えた時点から、コンパレータ５０３，５０４及びＲＳフリップフロップ５０１の動作遅延により生じた遅延時間Ｔｄを経過した後である（図２４参照）。
【００３２】
なお、理想状態における電圧Ｖｘ１又は電圧Ｖｙ１の変化速度（スルーレート）は、以下の式（１）のように表される。ただし、Ｖは電圧Ｖｘ１又は電圧Ｖｙ１を示し、Ｉは定電流源回路Ｂ５に流れる電流の電流値を示し、ＣはコンデンサＣ１又はコンデンサＣ２の容量値を示す。
【００３３】
ｄＶ／ｄｔ＝Ｉ／Ｃ  ・・・（１）
【００３４】
また、基準電圧Ｖｒｅｆは、以下の式（２）のように表される。ただし、Ｒ１は抵抗素子Ｒ１の抵抗値を示し、Ｉｂは定電流源回路Ｂ３に流れる電流の電流値を示す。
【００３５】
Ｖｒｅｆ＝Ｒ１・Ｉｂ  ・・・（２）
【００３６】
ここで、電流値Ｉと電流値Ｉｂとが同じであると仮定すると、式（１）及び式（２）より、理想状態における出力信号Ｑ，ＱＢのパルス幅Ｔｐは、以下の式（３）のように表される。
【００３７】
Ｔｐ＝Ｃ・Ｖｒｅｆ／Ｉｂ＝Ｒ１・Ｃ  ・・・（３）
【００３８】
しかしながら、実際には、上記したようにコンパレータ５０３，５０４及びＲＳフリップフロップ５０１の動作遅延の影響により、出力信号Ｑ，ＱＢのパルス幅Ｔｐは、以下のように表される。
【００３９】
Ｔｐ＝Ｒ１・Ｃ＋Ｔｄ  ・・・（４）
【００４０】
したがって、図２３に示す発振回路５００では、温度や電源電圧の変動により遅延時間Ｔｄが変化すると、それに伴って出力信号Ｑ，ＱＢの発振周波数が変動してしまうという問題がある。即ち、図２３に示す発振回路５００は、所望の周波数の発振信号（出力信号Ｑ，ＱＢ）を精度良く出力することができないという問題がある。
【００４１】
＜実施の形態に至る前の構想にかかる発振回路６００＞
図２５は、実施の形態に至る前の構想にかかる弛張型の発振回路６００の構成を示す図である。図２５に示す発振回路６００は、ＲＳフリップフロップ６０１と、電荷充放電部６０２と、コンパレータ６０３，６０４と、基準電圧生成部６０５と、初期値生成部６０６と、パルス生成部７００と、を備える。なお、ＲＳフリップフロップ６０１、電荷充放電部６０２、コンパレータ６０３，６０４及び基準電圧生成部６０５は、それぞれ、ＲＳフリップフロップ５０１、電荷充放電部５０２、コンパレータ５０３，５０４及び基準電圧生成部５０５に対応する。
【００４２】
電荷充放電部６０２は、可変電流源回路Ｂ１と、スイッチＳＷ１〜ＳＷ４と、コンデンサＣ１，Ｃ２と、を有する。つまり、電荷充放電部６０２は、電荷充放電部５０２と比較して、定電流源回路Ｂ５に代えて可変電流源回路Ｂ１を有する。可変電流源回路Ｂ１は、パルス生成部７００から出力される制御信号Ｖｃｔｒｌに応じた電流を流す。例えば、制御信号ＶｃｔｒｌがＬレベルの場合、可変電流源回路Ｂ１には電流値Ｉの電流が流れる。一方、制御信号ＶｃｔｒｌがＨレベルの場合、可変電流源回路Ｂ１には、電流値２Ｉ（電流値Ｉの２倍）の電流が流れる。なお、可変電流源回路Ｂ１に電流値２Ｉの電流が流れる場合におけるノードＸ１，Ｙ１の電圧Ｖｘ１，Ｖｙ１の上昇速度（スルーレート）は、可変電流源回路Ｂ１に電流値Ｉの電流が流れる場合における電圧Ｖｘ１，Ｖｙ１の上昇速度（スルーレート）の２倍である。
【００４３】
初期値生成部６０６は、初期値電圧Ｖｃｌを生成しパルス生成部７００に供給する部である。例えば、初期値電圧Ｖｃｌは基準電圧Ｖｒｅｆよりもわずかに低い電圧レベルを示す。
【００４４】
パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して、遅延時間Ｔｄと略同一のパルス幅を有する制御信号Ｖｃｔｒｌを生成する部である。換言すると、パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して、制御信号Ｖｃｔｒｌを立ち上げ、遅延時間Ｔｄ経過後に立ち下げる。
【００４５】
（パルス生成部７００の具体的構成例）
図２６は、パルス生成部７００の具体的構成例を示す図である。図２６に示すパルス生成部７００は、ＲＳフリップフロップ７０１と、電荷充放電部７０２と、コンパレータ７０３と、コンパレータ７０４と、ＳＷ制御回路７０５と、コンデンサＣ３Ｄ，Ｃ４Ｄと、スイッチＳＷ５Ｄ，ＳＷ６Ｄと、を有する。なお、ＲＳフリップフロップ７０１、電荷充放電部７０２及びコンパレータ７０３，７０４は、それぞれＲＳフリップフロップ６０１、電荷充放電部６０２及びコンパレータ６０３，６０４に対応する。
【００４６】
パルス生成部７００は、ＲＳフリップフロップ７０１が出力信号Ｑ，ＱＢと略同一の周波数の出力信号（発振信号）ＱＤ,ＱＢＤを出力するように構成されている。また、パルス生成部７００は、コンパレータ７０３，７０４及びＲＳフリップフロップ７０１の動作遅延に起因して生じる遅延時間が、コンパレータ６０３，６０４及びＲＳフリップフロップ６０１の動作遅延に起因して生じる遅延時間Ｔｄと略同一となるように構成されている。そのため、例えば、コンパレータ７０３，７０４及びＲＳフリップフロップ７０１には、それぞれコンパレータ６０３，６０４及びＲＳフリップフロップ６０１と同じ構成のものが用いられる。
【００４７】
ＲＳフリップフロップ７０１は、入力端子Ｓに供給される入力信号（後述する比較結果Ｖｅ３）及び入力端子Ｒに供給される入力信号（後述する比較結果Ｖｆ３）に基づいて、出力端子Ｑから出力信号ＱＤを出力し、出力端子ＱＢから出力信号ＱＢＤ（出力信号ＱＤの反転信号）を出力する。ＲＳフリップフロップ７０１の基本動作は、ＲＳフリップフロップ６０１の場合と同様である。
【００４８】
ＳＷ制御回路７０５は、ＲＳフリップフロップ７０１の出力信号ＱＤ，ＱＢＤと、ＲＳフリップフロップ６０１の出力信号Ｑ，ＱＢと、に基づいて、切替信号Ｓ１〜Ｓ４及び制御信号Ｖｃｔｒｌを出力する。
【００４９】
図２７は、ＳＷ制御回路７０５の具体的構成例を示す図である。図２７に示すＳＷ制御回路７０５は、論理積回路（以下、単にＡＮＤ回路と称す）７０５１〜７０５４と、論理和回路（以下、単にＯＲ回路と称す）７０５５と、を有する。ＡＮＤ回路７０５１は、出力信号ＱＢＤ及び出力信号Ｑの論理積を切替信号Ｓ１として出力する。ＡＮＤ回路７０５２は、出力信号ＱＤ及び出力信号Ｑの論理積を切替信号Ｓ２として出力する。ＡＮＤ回路７０５３は、出力信号ＱＤ及び出力信号ＱＢの論理積を切替信号Ｓ３として出力する。ＡＮＤ回路７０５４は、出力信号ＱＢＤ及び出力信号ＱＢの論理積を切替信号Ｓ４として出力する。そして、ＯＲ回路７０５５は、切替信号Ｓ１及び切替信号Ｓ３の論理和を制御信号Ｖｃｔｒｌとして出力する。
【００５０】
図２６に戻り、電荷充放電部７０２は、ＳＷ制御回路７０５からの切替信号Ｓ１〜Ｓ４に基づいてコンデンサＣ１Ｄ，Ｃ２Ｄに対して相補的に充電又は放電する部である。電荷充放電部７０２は、一定の電流を流す定電流源回路Ｂ１Ｄと、スイッチＳＷ１Ｄ〜ＳＷ４Ｄと、コンデンサＣ１Ｄ，Ｃ２Ｄと、を有する。
【００５１】
定電流源回路Ｂ１Ｄの入力端子は、電源電圧端子ＶＤＤに接続される。定電流源回路Ｂ１Ｄの出力端子は、スイッチＳＷ１Ｄの一端及びスイッチＳＷ３Ｄの一端に接続される。スイッチＳＷ１Ｄの他端は、ノードＥ１を介して、スイッチＳＷ２Ｄの一端に接続される。スイッチＳＷ２Ｄの他端は接地電圧端子ＧＮＤに接続される。スイッチＳＷ３Ｄの他端は、ノードＦ１を介して、スイッチＳＷ４Ｄの一端に接続される。スイッチＳＷ４Ｄの他端は、接地電圧端子ＧＮＤに接続される。
【００５２】
コンデンサＣ１Ｄは、ノードＥ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ２Ｄと並列に設けられる。コンデンサＣ２Ｄは、ノードＦ１と接地電圧端子ＧＮＤとの間に、スイッチＳＷ４Ｄと並列に設けられる。
【００５３】
スイッチＳＷ１Ｄ〜ＳＷ４Ｄのオンオフは、それぞれ切替信号Ｓ１〜Ｓ４に基づいて制御される。なお、定電流源回路Ｂ１Ｄには電流値Ｉの電流が流れる。また、コンデンサＣ１Ｄ，Ｃ２Ｄの容量値は、コンデンサＣ１，Ｃ２と同じ容量値を示す。電荷充放電部７０２の基本動作は、電荷充放電部６０２と同様である。
【００５４】
以下では、スイッチＳＷ１Ｄ〜ＳＷ４Ｄのオンオフがそれぞれ切替信号Ｓ１〜Ｓ４に基づいて制御される場合を例に説明するが、これに限られない。スイッチＳＷ１Ｄ〜ＳＷ４Ｄは、それぞれ切替信号Ｓ１、切替信号Ｓ１の反転信号、切替信号Ｓ３、切替信号Ｓ３の反転信号に基づいて制御される構成（以下、構成Ｂと称す）であってもよい。
【００５５】
コンデンサＣ３Ｄは、ノードＥ１とノードＥ２との間に設けられる。コンデンサＣ４Ｄは、ノードＦ１とノードＦ２との間に設けられる。ノードＥ２とノードＦ２との間には、スイッチＳＷ５Ｄ及びスイッチＳＷ６Ｄが直列に設けられる。スイッチＳＷ５Ｄのオンオフは、出力信号ＱＢに基づいて制御される。スイッチＳＷ６Ｄのオンオフは、出力信号Ｑに基づいて制御される。スイッチＳＷ５Ｄ及びスイッチＳＷ６Ｄ間のノードには、初期値電圧Ｖｃｌが供給される。例えば、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルの場合、スイッチＳＷ５Ｄがオフし、スイッチＳＷ６Ｄがオンするため、ノードＦ２側に初期値電圧Ｖｃｌが供給される。一方、出力信号ＱがＬレベル、出力信号ＱＢがＨレベルの場合、スイッチＳＷ５Ｄがオンし、スイッチＳＷ６Ｄがオフするため、ノードＥ２側に初期値電圧Ｖｃｌが供給される。
【００５６】
例えば、初期値電圧Ｖｃｌは基準電圧Ｖｒｅｆよりもわずかに低い電圧レベルを示す。それにより、コンパレータ７０３は、電圧Ｖｅ１が接地電圧レベルの場合に比較結果Ｖｅ３をＬレベルに維持し、電圧Ｖｅ１がわずかに上昇した時点で比較結果Ｖｅ３をＨレベルに切り替える。同様に、コンパレータ７０４は、電圧Ｖｆ１が接地電圧レベルの場合に比較結果Ｖｆ３をＬレベルに維持し、電圧Ｖｆ１がわずかに上昇した時点で比較結果Ｖｆ３をＨレベルに切り替える。
【００５７】
コンパレータ７０３は、基準電圧Ｖｒｅｆと、ノードＥ２の電圧Ｖｅ２と、を比較してノードＥ３に比較結果Ｖｅ３を出力する。図２６の例では、コンパレータ７０３は、電圧Ｖｅ２が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｅ３を出力し、電圧Ｖｅ２が基準電圧Ｖｒｅｆ以下の場合にＬレベルの比較結果Ｖｅ３を出力する。
【００５８】
コンパレータ７０４は、基準電圧Ｖｒｅｆと、ノードＦ２の電圧Ｖｆ２と、を比較してノードＦ３に比較結果Ｖｆ３を出力する。図２６の例では、コンパレータ７０４は、電圧Ｖｆ２が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｆ３を出力し、電圧Ｖｆ２が基準電圧Ｖｒｅｆ以下の場合にＬレベルの比較結果Ｖｆ３を出力する。
【００５９】
発振回路６００のその他の構成及び動作については、発振回路５００の場合と同様であるため、その説明を省略する。
【００６０】
（タイミングチャート）
続いて、図２８及び図２９を用いて、発振回路６００の動作を説明する。
【００６１】
まず、図２８を用いて、発振回路６００の動作を説明する。図２８は、発振回路６００の動作を示すタイミングチャートである。図２８の例では、時刻ｔ０において、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルであるため、スイッチＳＷ１，ＳＷ４はオフし、スイッチＳＷ２，ＳＷ３はオンしている。そのため、電圧Ｖｙ１（第２電圧）は上昇を続けている。一方、電圧Ｖｘ１（第１電圧）は接地電圧レベル（Ｌレベル）を示している。
【００６２】
電圧Ｖｙ１が基準電圧Ｖｒｅｆを超えると（時刻ｔ１）、コンパレータ６０４は少し遅れて比較結果Ｖｙ２を立ち上げる。このとき、コンパレータ６０３はＬレベルの比較結果Ｖｘ２を出力している。それにより、ＲＳフリップフロップ６０１は、出力信号Ｑを立ち下げ、出力信号ＱＢを立ち上げる（時刻ｔ２）。換言すると、電圧Ｖｙ１が基準電圧Ｖｒｅｆを超えると（時刻ｔ１）、コンパレータ６０４及びＲＳフリップフロップ６０１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号Ｑが立ち下がり、出力信号ＱＢが立ち上がる（時刻ｔ２）。
【００６３】
出力信号ＱがＬレベル、出力信号ＱＢがＨレベルであるため、スイッチＳＷ１，ＳＷ４はオンし、スイッチＳＷ２，ＳＷ３はオフする（時刻ｔ２）。それにより、電圧Ｖｘ１は上昇を開始する。一方、電圧Ｖｙ１は接地電圧レベル（Ｌレベル）を示す。ここで、パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げる（時刻ｔ２）。そして、パルス生成部７００は、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ３）。つまり、パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【００６４】
制御信号ＶｃｔｒｌがＨレベルを示す期間中（時刻ｔ２〜ｔ３）、可変電流源回路Ｂ１には電流値２Ｉの電流が流れるため、電圧Ｖｘ１は通常の２倍の速度（スルーレート）で上昇する。制御信号Ｖｃｔｒｌが立ち下がった後（時刻ｔ３〜ｔ５）は、可変電流源回路Ｂ１には通常の電流値Ｉの電流が流れるため、電圧Ｖｘ１は通常の速度（スルーレート）で上昇する。
【００６５】
電圧Ｖｘ１が基準電圧Ｖｒｅｆを超えると（時刻ｔ４）、コンパレータ６０３は少し遅れて比較結果Ｖｘ２を立ち上げる。このとき、コンパレータ６０４はＬレベルの比較結果Ｖｙ２を出力している。それにより、ＲＳフリップフロップ６０１は、出力信号Ｑを立ち上げ、出力信号ＱＢを立ち下げる（時刻ｔ５）。換言すると、電圧Ｖｘ１が基準電圧Ｖｒｅｆを超えると（時刻ｔ４）、コンパレータ６０３及びＲＳフリップフロップ６０１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号Ｑが立ち上がり、出力信号ＱＢが立ち下がる（時刻ｔ５）。
【００６６】
ここで、制御信号Ｖｃｔｒｌが立ち下がった時点（時刻ｔ３）の電圧Ｖｘ１の値は、以下の式（５）ように表される。ただし、Ｃ１は、コンデンサＣ１の容量値を示す。
【００６７】
Ｖｘ１＝２Ｉ・Ｔｄ／Ｃ１  ・・・（５）
【００６８】
このときの基準電圧Ｖｒｅｆと電圧Ｖｘ１との差電圧は、以下の式（６）ように表される。
【００６９】
Ｖｒｅｆ−Ｖｘ１＝Ｖｒｅｆ−２Ｉ・Ｔｄ／Ｃ１  ・・・（６）
【００７０】
したがって、出力信号Ｑ，ＱＢが時刻ｔ２にて論理値変化してから時刻ｔ５にて再び論理値変化するまでの期間Ｔｘは、以下の式（７）のように表される。
【００７１】
Ｔｘ＝Ｔｄ＋Ｃ１／Ｉ・（Ｖｒｅｆ−２Ｉ・Ｔｄ／Ｃ１）＋Ｔｄ
＝Ｃ１・Ｖｒｅｆ／Ｉ＝ＲＣ１  ・・・（７）
【００７２】
式（７）から明らかなように、期間Ｔｘは遅延時間Ｔｄに依存せずに決定される。
【００７３】
続いて、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルであるため、スイッチＳＷ１，ＳＷ４はオフし、スイッチＳＷ２，ＳＷ３はオンする（時刻ｔ５）。それにより、電圧Ｖｙ１は上昇を開始する。一方、電圧Ｖｘ１は接地電圧レベル（Ｌレベル）を示す。ここで、パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げる（時刻ｔ５）。そして、パルス生成部７００は、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ６）。つまり、パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【００７４】
制御信号ＶｃｔｒｌがＨレベルを示す期間中（時刻ｔ５〜ｔ６）、可変電流源回路Ｂ１には電流値２Ｉの電流が流れるため、電圧Ｖｙ１は通常の２倍の速度（スルーレート）で上昇する。制御信号Ｖｃｔｒｌが立ち下がった後（時刻ｔ６〜ｔ８）は、可変電流源回路Ｂ１には通常の電流値Ｉの電流が流れるため、電圧Ｖｙ１は通常の速度（スルーレート）で上昇する。
【００７５】
電圧Ｖｙ１が基準電圧Ｖｒｅｆを超えると（時刻ｔ７）、コンパレータ６０４は少し遅れて比較結果Ｖｙ２を立ち上げる。このとき、コンパレータ６０３はＬレベルの比較結果Ｖｘ２を出力している。それにより、ＲＳフリップフロップ６０１は、出力信号Ｑを立ち下げ、出力信号ＱＢを立ち上げる（時刻ｔ８）。換言すると、電圧Ｖｙ１が基準電圧Ｖｒｅｆを超えると（時刻ｔ７）、コンパレータ６０４及びＲＳフリップフロップ６０１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号Ｑが立ち下がり、出力信号ＱＢが立ち上がる（時刻ｔ８）。このような動作が繰り返される。
【００７６】
ここで、出力信号Ｑ，ＱＢが時刻ｔ５にて論理値変化してから時刻ｔ８にて再び論理値変化するまでの期間Ｔｙは、式（５）〜式（７）を参照すると、以下の式（８）のように表される。ただし、Ｃ２は、コンデンサＣ２の容量値を示す。
【００７７】
Ｔｙ＝Ｔｄ＋Ｃ２／Ｉ・（Ｖｒｅｆ−２Ｉ・Ｔｄ／Ｃ２）＋Ｔｄ
＝Ｃ２・Ｖｒｅｆ／Ｉ＝ＲＣ２  ・・・（８）
【００７８】
式（８）から明らかなように、期間Ｔｙは遅延時間Ｔｄに依存せずに決定される。
【００７９】
このように、出力信号Ｑ，ＱＢの論理値変化のタイミングは、遅延時間Ｔｄに依存せずに決定される。つまり、発振回路６００は、コンパレータやＲＳフリップフロップの動作遅延に起因して生じる遅延時間Ｔｄが温度や電源電圧の変動によって変化した場合でも、当該遅延時間Ｔｄの変動の影響を受けることなく所望の周波数の出力信号（発振信号）Ｑ，ＱＢを精度良く出力することが可能である。
【００８０】
次に、図２９を用いて、パルス生成部７００の詳細な動作について説明する。図２９は、パルス生成部７００の動作を示すタイミングチャートである。図２９の例では、時刻ｔ０において、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルであり、出力信号ＱＤがＨレベル、出力信号ＱＢＤがＬレベルである。そのため、ＳＷ制御回路７０５は、Ｈレベルの切替信号Ｓ２を出力し、Ｌレベルの切替信号Ｓ１，Ｓ３，Ｓ４を出力し、Ｌレベルの制御信号Ｖｃｔｒｌを出力している。この場合、スイッチＳＷ１ＤがオフしスイッチＳＷ２Ｄがオンするため、電圧Ｖｅ１はＬレベルまで低下している。一方、スイッチＳＷ３Ｄ，ＳＷ４Ｄが何れもオフするため、ノードＦ１はフローティング状態となりＬレベルを維持している。（なお、上記の構成Ｂが採用された場合、スイッチＳＷ３ＤがオフしスイッチＳＷ４Ｄがオンするため、ノードＦ１の電圧Ｖｆ１はＬレベルまで低下している。）また、スイッチＳＷ５Ｄがオフするため、ノードＥ２はフローティング状態となり初期値電圧Ｖｃｌの電圧レベルを維持している。一方、スイッチＳＷ６Ｄがオンするため、ノードＦ２は初期値電圧Ｖｃｌの電圧レベルにプリチャージされる。そのため、コンパレータ７０３，７０４はそれぞれＬレベルの比較結果Ｖｅ３，Ｖｆ３を出力している。
【００８１】
出力信号Ｑが立ち下がり、出力信号ＱＢが立ち上がると、ＳＷ制御回路７０５は、Ｈレベルの切替信号Ｓ３を出力し、Ｌレベルの切替信号Ｓ１，Ｓ２，Ｓ４を出力し、Ｈレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ２）。それにより、スイッチＳＷ３ＤがオンしスイッチＳＷ４Ｄがオフするため、電圧Ｖｆ１は上昇を開始する。一方、スイッチＳＷ１Ｄ，ＳＷ２Ｄが何れもオフするため、ノードＥ１はフローティング状態となりＬレベルを維持する。（なお、上記の構成Ｂが採用された場合、スイッチＳＷ１ＤがオフしスイッチＳＷ２Ｄがオンするため、ノードＥ１の電圧Ｖｅ１はＬレベルを維持する。）また、出力信号Ｑが立ち下がり、出力信号ＱＢが立ち上がると、スイッチＳＷ５Ｄはオンし、スイッチＳＷ６Ｄはオフする（時刻ｔ２）。それにより、ノードＥ２は初期値電圧Ｖｃｌの電圧レベルにプリチャージされる。一方、ノードＦ２はフローティング状態となり初期値電圧Ｖｃｌの電圧レベルを維持する。
【００８２】
ここで、電圧Ｖｆ２は、電圧Ｖｆ１の上昇に応じて上昇する。より具体的には、ノードＦ２は、初期値電圧Ｖｃｌに電圧Ｖｆ１の上昇分を加えた電圧レベルを示す。電圧Ｖｆ２が初期値電圧Ｖｃｌからわずかに上昇すると（時刻ｔ２付近）、コンパレータ７０４は少し遅れて比較結果Ｖｆ３を立ち上げる。このとき、コンパレータ７０３はＬレベルの比較結果Ｖｅ３を出力している。それにより、ＲＳフリップフロップ７０１は、出力信号ＱＤを立ち下げ、出力信号ＱＢＤを立ち上げる（時刻ｔ３）。換言すると、電圧Ｖｆ２が初期値電圧Ｖｃｌからわずかに上昇してから（時刻ｔ２付近）、コンパレータ７０４及びＲＳフリップフロップ７０１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号ＱＤが立ち下がり、出力信号ＱＢＤが立ち上がる（時刻ｔ３）。なお、初期値電圧Ｖｃｌは基準電圧Ｖｒｅｆと同等もしくはわずかに低い程度であるため、電圧Ｖｆ２は、出力信号Ｑ，ＱＢの論理値変化後に直ちに、即ち、時刻ｔ２にて、比較結果Ｖｆ３をＨレベルに切り替えることができる程度の電圧レベルに達していると考えることができる。
【００８３】
出力信号ＱＤが立ち下がり、出力信号ＱＢＤが立ち上がると、ＳＷ制御回路７０５は、Ｈレベルの切替信号Ｓ４を出力し、Ｌレベルの切替信号Ｓ１〜Ｓ３を出力し、Ｌレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ３）。それにより、スイッチＳＷ３ＤがオフしスイッチＳＷ４Ｄがオンするため、電圧Ｖｆ１はＬレベルまで低下する。それに応じて、電圧Ｖｆ２も初期値電圧Ｖｃｌのレベルまで低下する。一方、スイッチＳＷ１Ｄ，ＳＷ２Ｄが何れもオフするため、ノードＥ１はフローティング状態となりＬレベルを維持する。（なお、上記の構成Ｂが採用された場合、スイッチＳＷ１ＤがオフしスイッチＳＷ２Ｄがオンするため、ノードＥ１の電圧Ｖｅ１はＬレベルを維持する。）電圧Ｖｅ２も初期値電圧Ｖｃｌのレベルを維持する。
【００８４】
このように、パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げ（時刻ｔ２）、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ３）。つまり、パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【００８５】
その後、出力信号Ｑが立ち上がり、出力信号ＱＤが立ち下がると、ＳＷ制御回路７０５は、Ｈレベルの切替信号Ｓ１を出力し、Ｌレベルの切替信号Ｓ２〜Ｓ４を出力し、Ｈレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ５）。それにより、スイッチＳＷ１ＤがオンしスイッチＳＷ２Ｄがオフするため、電圧Ｖｅ１は上昇を開始する。一方、スイッチＳＷ３Ｄ，ＳＷ４Ｄが何れもオフするため、ノードＦ１はフローティング状態となりＬレベルを維持する。（なお、上記の構成Ｂが採用された場合、スイッチＳＷ３ＤがオフしスイッチＳＷ４Ｄがオンするため、ノードＦ１の電圧Ｖｆ１はＬレベルを維持する。）また、出力信号Ｑが立ち上がり、出力信号ＱＢが立ち下がると、スイッチＳＷ５Ｄはオフし、スイッチＳＷ６Ｄはオンする（時刻ｔ５）。それにより、ノードＦ２は初期値電圧Ｖｃｌの電圧レベルにプリチャージされる。一方、ノードＥ２はフローティング状態となり初期値電圧Ｖｃｌの電圧レベルを維持する。
【００８６】
ここで、電圧Ｖｅ２は、電圧Ｖｅ１の上昇に応じて上昇する。より具体的には、ノードＥ２は、初期値電圧Ｖｃｌに電圧Ｖｅ１の上昇分を加えた電圧レベルを示す。電圧Ｖｅ２が初期値電圧Ｖｃｌからわずかに上昇すると（時刻ｔ５付近）、コンパレータ７０３は少し遅れて比較結果Ｖｅ３を立ち上げる。このとき、コンパレータ７０４はＬレベルの比較結果Ｖｆ３を出力している。それにより、ＲＳフリップフロップ７０１は、出力信号ＱＤを立ち上げ、出力信号ＱＢＤを立ち下げる（時刻ｔ６）。換言すると、電圧Ｖｅ２が初期値電圧Ｖｃｌからわずかに上昇すると（時刻ｔ５付近）、コンパレータ７０３及びＲＳフリップフロップ７０１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号ＱＤが立ち上がり、出力信号ＱＢＤが立ち下がる（時刻ｔ６）。なお、初期値電圧Ｖｃｌは基準電圧Ｖｒｅｆと同等もしくはわずかに低い程度であるため、電圧Ｖｅ２は、出力信号Ｑ，ＱＢの論理値変化後に直ちに、即ち、時刻ｔ５にて、比較結果Ｖｅ３をＨレベルに切り替えることができる程度の電圧レベルに達していると考えることができる。
【００８７】
出力信号ＱＤが立ち上がり、出力信号ＱＢＤが立ち下がると、ＳＷ制御回路７０５は、Ｈレベルの切替信号Ｓ２を出力し、Ｌレベルの切替信号Ｓ１，Ｓ３，Ｓ４を出力し、Ｌレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ６）。それにより、スイッチＳＷ１ＤがオフしスイッチＳＷ２Ｄがオンするため、電圧Ｖｅ１はＬレベルまで低下する。それに応じて、電圧Ｖｅ２は初期値電圧Ｖｃｌのレベルまで低下する。一方、スイッチＳＷ３Ｄ，ＳＷ４Ｄが何れもオフするため、ノードＦ１はフローティング状態となりＬレベルを維持する。（なお、上記の構成Ｂが採用された場合、スイッチＳＷ３ＤがオフしスイッチＳＷ４Ｄがオンするため、ノードＦ１の電圧Ｖｆ１はＬレベルを維持する。）電圧Ｖｆ２も初期値電圧Ｖｃｌのレベルを維持する。このような動作が繰り返される。
【００８８】
このように、パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げ（時刻ｔ５）、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ６）。つまり、パルス生成部７００は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【００８９】
ここで、発振回路６００は、パルス生成部７００にコンデンサＣ３Ｄ，Ｃ４Ｄを備えているため、ノードＥ２，Ｆ２を一度初期値電圧Ｖｃｌに設定すればその後はリーク電流等により変動した分のみ充電すればよく、高速かつ低消費電力で初期値電圧Ｖｃｌに設定できる。しかしながら、本構成では、コンデンサＣ３Ｄ，Ｃ４Ｄとコンパレータ７０３，７０４のゲート容量との比により、コンパレータ７０３，７０４の入力ノードＥ２，Ｆ２の信号Ｖｅ２，Ｖｆ２が減衰するため、ノードＥ１，Ｆ１を余分に充電しなければならず、発振回路６００の電圧Ｖｘ１，Ｖｙ１の上昇速度とパルス生成部７００の電圧Ｖｅ１，Ｖｆ１の上昇速度との間に誤差が発生し、それに伴い、発振回路６００及びパルス生成部７００のそれぞれの発振周波数に誤差が発生してしまう。また、コンデンサＣ３Ｄ，Ｃ４Ｄをコンパレータ７０３，７０４のゲート容量に対し十分大きくすることで、余分に充電しなければならない分を無視できるようにした場合、今度はコンデンサＣ３Ｄ，Ｃ４Ｄの寄生容量が無視できなくなり、実効的にコンパレータ７０３，７０４のゲート容量あるいはコンデンサＣ１Ｄ，Ｃ２Ｄの誤差となってしまう。よって、発振回路６００は、所望の周波数の発振信号を精度良く生成することができないという問題がある。
【００９０】
一方、パルス生成部７００の別の構成として、パルス生成部７００からコンデンサＣ３Ｄ，Ｃ４Ｄ及びスイッチＳＷ２Ｄ，ＳＷ４Ｄを削除して、ノードＥ１，Ｆ１を直接初期値電圧Ｖｃｌに設定する構成も考えられる。しかしながら、この構成では、初期値生成部６０６によりノードＥ１，Ｆ１を繰り返し充放電する必要があるため、消費電力が増大してしまうという問題がある。即ち、発振回路６００の構成では、発振周波数精度の向上と低消費電力化とを両方実現することが困難であった。
【００９１】
さらに、発振回路６００では、初期値生成部６０６を備える必要があるため、回路規模が増大するという問題がある。
【００９２】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００９３】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００９４】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００９５】
＜実施の形態１＞
図１は、実施の形態１にかかる弛張型の発振回路１の構成例を示す図である。本実施の形態にかかる発振回路１は、通常動作モード時に比較動作を行い、初期設定モード時に非反転入力端子の電圧を基準電圧レベルに設定するコンパレータをパルス生成部に備える。それにより、本実施の形態にかかる発振回路１は、当該コンパレータの前段にレベルシフト用のコンデンサを備える必要がなくなるため、発振回路及びパルス生成部のそれぞれの発振周波数の誤差を抑制して所望の周波数の発振信号を精度良く生成することができる。以下、具体的に説明する。
【００９６】
図１に示す発振回路１は、ＲＳフリップフロップ（第１ＲＳフリップフロップ）１１と、電荷充放電部（第１電荷充放電部）１２と、コンパレータ（第１コンパレータ）１３と、コンパレータ（第２コンパレータ）１４と、基準電圧生成部１５と、パルス生成部１０と、を備える。なお、ＲＳフリップフロップ１１、電荷充放電部１２、コンパレータ１３，１４、基準電圧生成部１５及びパルス生成部１０は、それぞれ、ＲＳフリップフロップ６０１、電荷充放電部６０２、コンパレータ６０３，６０４、基準電圧生成部６０５及びパルス生成部７００に対応する。
【００９７】
ＲＳフリップフロップ１１は、入力端子Ｓ，Ｒにそれぞれ供給される入力信号（比較結果Ｖｘ２，Ｖｙ２）に基づいて、出力信号（第１出力信号）Ｑ，ＱＢを出力する。ＲＳフリップフロップ１１の詳細については、ＲＳフリップフロップ６０１と同様であるため、その説明を省略する。
【００９８】
電荷充放電部１２は、ＲＳフリップフロップ１１の出力信号Ｑ，ＱＢに基づいてコンデンサ（第１及び第２コンデンサ）Ｃ１，Ｃ２に対して相補的に充電又は放電する部である。なお、可変電流源回路Ｂ１に電流値２Ｉの電流が流れる場合における電圧Ｖｘ１，Ｖｙ１の上昇速度（スルーレート）は、可変電流源回路Ｂ１に電流値Ｉの電流が流れる場合における電圧Ｖｘ１，Ｖｙ１の上昇速度（スルーレート）の２倍である。電荷充放電部１２の詳細については、電荷充放電部６０２と同様であるため、その説明を省略する。
【００９９】
基準電圧生成部１５は、安定した電圧レベルの基準電圧Ｖｒｅｆを生成する部である。基準電圧生成部１５は、定電流源回路（第２定電流源回路）Ｂ３と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ１と、を有する。トランジスタＭＮ１は、第５トランジスタとも称する。
【０１００】
定電流源回路Ｂ３の入力端子は、電源電圧端子ＶＤＤに接続され、定電流源回路Ｂ３の出力端子は、ノードＮ１に接続される。トランジスタＭＮ１では、ソースが接地電圧端子ＧＮＤに接続され、ドレイン及びゲートがノードＮ１に接続される。つまり、トランジスタＭＮ１は、ダイオード接続されている。そして、基準電圧生成部１５は、トランジスタＭＮ１の閾値電圧を示すノードＮ１の電圧を基準電圧Ｖｒｅｆとして出力する。
【０１０１】
本実施の形態では、定電流源回路Ｂ３が、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ３により構成される場合を例に説明する。トランジスタＭＰ３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮ１に接続され、ゲートにバイアス電圧が供給される。
【０１０２】
コンパレータ１３は、基準電圧Ｖｒｅｆと、電圧Ｖｘ１（第１電圧）と、を比較してノードＸ２に比較結果Ｖｘ２を出力する。例えば、コンパレータ１３は、電圧Ｖｘ１が基準電圧Ｖｒｅｆより大きい場合にＨレベル（第１論理値）の比較結果Ｖｘ２を出力し、電圧Ｖｘ１が基準電圧Ｖｒｅｆ以下の場合にＬレベル（第２論理値）の比較結果Ｖｘ２（第１セット信号）を出力する。
【０１０３】
コンパレータ１４は、基準電圧Ｖｒｅｆと、電圧Ｖｙ１（第２電圧）と、を比較してノードＹ２に比較結果Ｖｙ２を出力する。例えば、コンパレータ１４は、電圧Ｖｙ１が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｙ２を出力し、電圧Ｖｙ１が基準電圧Ｖｒｅｆ以下の場合にＬレベルの比較結果Ｖｙ２（第１リセット信号）を出力する。
【０１０４】
パルス生成部１０は、出力信号Ｑ，ＱＢの論理値変化に同期して、遅延時間Ｔｄと略同一のパルス幅を有する制御信号Ｖｃｔｒｌを生成する部である。換言すると、パルス生成部１０は、出力信号Ｑ，ＱＢの論理値変化に同期して、制御信号Ｖｃｔｒｌを立ち上げ、遅延時間Ｔｄ経過後に立ち下げる。
【０１０５】
（パルス生成部１０の具体的構成例）
図２は、パルス生成部１０の具体的構成例を示す図である。図２に示すパルス生成部１０は、ＲＳフリップフロップ（第２ＲＳフリップフロップ）１０１と、電荷充放電部（第２電荷充放電部）１０２と、コンパレータ（第３コンパレータ）１０３と、コンパレータ（第４コンパレータ）１０４と、ＳＷ制御回路（制御回路）１０５と、を有する。なお、ＲＳフリップフロップ１０１、電荷充放電部１０２及びコンパレータ１０３，１０４は、それぞれ、ＲＳフリップフロップ１１、電荷充放電部１２及びコンパレータ１３，１４に対応する。
【０１０６】
パルス生成部１０は、ＲＳフリップフロップ１１が出力信号Ｑ，ＱＢと略同一の周波数の出力信号（発振信号）ＱＤ，ＱＢＤを出力するように構成されている。また、パルス生成部１０は、コンパレータ１０３，１０４及びＲＳフリップフロップ１０１の動作遅延に起因して生じる遅延時間が、コンパレータ１３，１４及びＲＳフリップフロップ１１の動作遅延に起因して生じる遅延時間Ｔｄと略同一となるように構成されている。そのため、例えば、コンパレータ１０３，１０４及びＲＳフリップフロップ１０１には、それぞれコンパレータ１３，１４及びＲＳフリップフロップ１１と同じ構成のものが用いられる。
【０１０７】
ＲＳフリップフロップ１０１は、入力端子Ｓ，Ｒにそれぞれ供給される入力信号（比較結果Ｖｅ３，Ｖｆ３）に基づいて、出力信号（第２出力信号）ＱＤ，ＱＢＤを出力する。ＲＳフリップフロップ１０１の詳細については、ＲＳフリップフロップ７０１の場合と同様であるため、その説明を省略する。
【０１０８】
ＳＷ制御回路１０５は、ＲＳフリップフロップ１１の出力信号ＱＤ，ＱＢＤと、ＲＳフリップフロップ１１の出力信号Ｑ，ＱＢと、に基づいて、切替信号Ｓ１，Ｓ３及び制御信号Ｖｃｔｒｌを出力する。ＳＷ制御回路１０５の詳細については、ＳＷ制御回路７０５の場合と同様であるため、その説明を省略する。
【０１０９】
電荷充放電部１０２は、ＳＷ制御回路１０５からの切替信号Ｓ１，Ｓ３に基づいてコンデンサＣ１Ｄ，Ｃ２Ｄに対して相補的に充電又は放電する部である。電荷充放電部１０２は、一定の電流を流す定電流源回路（第３定電流源回路）Ｂ１Ｄと、スイッチＳＷ１Ｄ，ＳＷ３Ｄと、コンデンサ（第３及び第４コンデンサ）Ｃ１Ｄ，Ｃ２Ｄと、を有する。つまり、電荷充放電部１０２は、電荷充放電部７０２と比較して、スイッチＳＷ２Ｄ，ＳＷ４Ｄを有しない。電荷充放電部１０２のその他の回路構成については、電荷充放電部７０２の場合と同様であるため、その説明を省略する。
【０１１０】
コンパレータ１０３は、通常動作モード時に、基準電圧Ｖｒｅｆと、ノードＥ１の電圧Ｖｅ１（第３電圧）と、を比較してノードＥ３に比較結果Ｖｅ３（第２セット信号）を出力する。例えば、コンパレータ１０３は、電圧Ｖｅ１が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｅ３を出力し、電圧Ｖｅ１が基準電圧Ｖｒｅｆ以下の場合にＬレベルの比較結果Ｖｅ３を出力する。さらに、コンパレータ１０３は、初期設定モード時に、非反転入力端子の電圧レベルを基準電圧Ｖｒｅｆのレベルに設定するとともに、出力端子の電圧レベルを接地電圧レベル（Ｌレベル）に設定する。
【０１１１】
コンパレータ１０４は、通常動作モード時に、基準電圧Ｖｒｅｆと、ノードＦ１の電圧Ｖｆ１（第４電圧）と、を比較してノードＦ３に比較結果Ｖｆ３（第２リセット信号）を出力する。例えば、コンパレータ１０４は、電圧Ｖｆ１が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｆ３を出力し、電圧Ｖｆ１が基準電圧Ｖｒｅｆ以下の場合にＬレベルの比較結果Ｖｆ３を出力する。さらに、コンパレータ１０４は、初期設定モード時に、非反転入力端子の電圧レベルを基準電圧Ｖｒｅｆのレベルに設定するとともに、出力端子の電圧レベルを接地電圧レベル（Ｌレベル）に設定する。
【０１１２】
（コンパレータ１０３，１０４の具体的構成例）
図３は、コンパレータ１０３の具体的構成例を示す図である。図３に示すコンパレータ１０３は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ１１，ＭＰ１２と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ１１，ＭＮ１２と、スイッチＳＷ１１〜ＳＷ１３と、定電流源回路（第１定電流源回路）Ｂ２と、を有する。
【０１１３】
なお、トランジスタＭＰ１１，ＭＰ１２は、それぞれ第１及び第２トランジスタとも称する。トランジスタＭＮ１１，ＭＮ１２は、それぞれ第３及び第４トランジスタとも称する。スイッチＳＷ１１〜ＳＷ１３は、それぞれ第１〜第３トランジスタとも称する。
【０１１４】
定電流源回路Ｂ２の入力端子は、電源電圧端子ＶＤＤに接続され、定電流源回路Ｂ２の出力端子は、ノードＮ１２に接続される。トランジスタＭＰ１１では、ソースがノードＮ１２に接続され、ドレインがノードＮ１１に接続され、ゲートがコンパレータ１０３の非反転入力端子に接続される。トランジスタＭＮ１１では、ソースが接地電圧端子ＧＮＤに接続され、ドレイン及びゲートがノードＮ１１に接続される。トランジスタＭＰ１２では、ソースがノードＮ１２に接続され、ドレインがスイッチＳＷ１２を介してノードＮ１３に接続され、ゲートがコンパレータ１０３の反転入力端子に接続される。トランジスタＭＮ１２では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ１３に接続され、ゲートがノードＮ１１に接続される。また、トランジスタＭＰ１１のゲート（コンパレータ１０３の非反転入力端子）とノードＮ１１との間にスイッチＳＷ１１が設けられる。ノードＮ１３と接地電圧端子ＧＮＤとの間にスイッチＳＷ１３が設けられる。スイッチＳＷ１２のオンオフは、切替信号Ｓ１により制御される。スイッチＳＷ１１，ＳＷ１３のオンオフは、切替信号Ｓ１の反転信号により制御される。
【０１１５】
本実施の形態では、定電流源回路Ｂ２が、ＰチャネルＭＯＳトランジスタ（トランジスタ）ＭＰ２である場合を例に説明する。トランジスタＭＰ２では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮ１２に接続され、ゲートにバイアス電圧が供給される。また、本実施の形態では、トランジスタＭＮ１１及び基準電圧生成部１５内のトランジスタＭＮ１のサイズ比が、定電流源回路Ｂ２を構成するトランジスタＭＰ２及び定電流源回路Ｂ３を構成するトランジスタＭＰ３のサイズ比と略同一である場合を例に説明する。
【０１１６】
例えば、切替信号Ｓ１がＨレベルの場合（通常動作モードの場合）、スイッチＳＷ１２はオンし、スイッチＳＷ１１，ＳＷ１３はオフする。それにより、コンパレータ１０３は、通常の比較動作を行う。具体的には、コンパレータ１０３は、電圧Ｖｅ１が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｅ３を出力し、電圧Ｖｅ１が基準電圧Ｖｒｅｆ以下の場合にＬレベルの比較結果Ｖｅ３を出力する。一方、切替信号Ｓ１がＬレベルの場合（初期設定モードの場合）、スイッチＳＷ１２はオフし、スイッチＳＷ１１，ＳＷ１３はオンする。それにより、コンパレータ１０３は、非反転入力端子の電圧レベルをノードＮ１１の電圧レベルに設定するとともに、出力端子の電圧レベルを接地電圧レベル（Ｌレベル）に設定する。
【０１１７】
ここで、上記したように、トランジスタＭＮ１１及び基準電圧生成部１５内のトランジスタＭＮ１のサイズ比は、定電流源回路Ｂ２を構成するトランジスタＭＰ２及び定電流源回路Ｂ３を構成するトランジスタＭＰ３のサイズ比と略同一である。したがって、初期設定モードでは、ノードＮ１１の電圧とノードＮ１の電圧（基準電圧Ｖｒｅｆ）とが略同一となる。それにより、コンパレータ１０３は、初期設定モード時に、非反転入力端子の電圧レベルを基準電圧Ｖｒｅｆのレベルに設定するとともに、出力端子の電圧レベルを接地電圧レベル（Ｌレベル）に設定する。
【０１１８】
コンパレータ１０４の具体的構成もコンパレータ１０３の場合と同様である。但し、コンパレータ１０４では、スイッチＳＷ１２のオンオフが切替信号Ｓ３により制御され、スイッチＳＷ１１，ＳＷ１３のオンオフが切替信号Ｓ３の反転信号により制御される。
【０１１９】
また、各コンパレータ１３，１４の具体的構成もコンパレータ１０３の場合と同様であることが好ましい。ただし、この場合、コンパレータ１３，１４は何れも常に通常動作モードにて動作するように制御される必要がある。本実施の形態では、各コンパレータ１３，１４の具体的構成がコンパレータ１０３の場合と同様である場合を例に説明する。
【０１２０】
さらに、入力差動対を構成するトランジスタＭＰ１１，ＭＰ１２では、非反転入力端子（正側端子）に接続されたトランジスタＭＰ１１のサイズ（Ｗ／Ｌ比）が反転入力端子（負側端子）に接続されたトランジスタＭＰ１２のサイズより大きくなるように構成されることが好ましい。
【０１２１】
例えば、トランジスタＭＰ１１，ＭＰ１２のサイズが同じである場合、コンパレータ１３，１４は、電圧Ｖｘ１，Ｖｙ１が基準電圧Ｖｒｅｆに達した時点では、既に比較結果Ｖｘ２，Ｖｙ２を立ち上げ始めている。つまり、比較結果Ｖｘ２，Ｖｙ２は中間電位を示している。それに対し、パルス生成部１０に設けられたコンパレータ１０３，１０４は、初期設定モードから通常動作モードに移行した時点では、未だ比較結果Ｖｅ３，Ｖｆ３を接地電圧レベルに維持している。そのため、コンパレータ１３，１４及びＲＳフリップフロップ１１の動作遅延により生じる遅延時間と、コンパレータ１０３，１０４及びＲＳフリップフロップ１０１の動作遅延により生じる遅延時間と、が異なってしまう。それにより、発振信号の周波数精度が低下してしまう可能性がある。
【０１２２】
一方、トランジスタＭＰ１１のサイズがトランジスタＭＰ１２のサイズより大きい場合、比較結果Ｖｘ２，Ｖｙ２の立ち上がりは遅くなる。それにより、コンパレータ１３，１４は、電圧Ｖｘ１，Ｖｙ１が基準電圧Ｖｒｅｆに達した時点でも、比較結果Ｖｘ２，Ｖｙ２を接地電圧レベルに近づけておくことができる。それにより、コンパレータ１３，１４及びＲＳフリップフロップ１１の動作遅延により生じる遅延時間と、コンパレータ１０３，１０４及びＲＳフリップフロップ１０１の動作遅延により生じる遅延時間と、の誤差が抑制される。その結果、発振信号の周波数精度の低下が抑制される。
【０１２３】
（タイミングチャート）
続いて、図４及び図５を用いて、発振回路１の動作を説明する。図４は、発振回路１の動作を示すタイミングチャートである。図５は、発振回路１に設けられたパルス生成部１０の動作を示すタイミングチャートである。なお、図４に示す発振回路１のタイミングチャートについては、図２８に示す発振回路６００のタイミングチャートと同様であるため、その説明を省略する。したがって、以下では、図５を用いて、パルス生成部１０の詳細な動作を説明する。
【０１２４】
図５の例では、時刻ｔ０において、出力信号ＱがＨレベル、出力信号ＱＢがＬレベルであり、出力信号ＱＤがＨレベル、出力信号ＱＢＤがＬレベルである。そのため、ＳＷ制御回路１０５は、Ｌレベルの切替信号Ｓ１，Ｓ３、及び、Ｌレベルの制御信号Ｖｃｔｒｌを出力している。
【０１２５】
このとき、Ｌレベルの切替信号Ｓ１により、スイッチＳＷ１Ｄはオフしている。また、Ｌレベルの切替信号Ｓ１により、コンパレータ１０３は、非反転入力端子（ノードＥ１）の電圧Ｖｅ１を基準電圧Ｖｒｅｆのレベルに設定するとともに、出力端子（ノードＥ３）の電圧Ｖｅ３を接地電圧レベル（Ｌレベル）に設定している。一方、Ｌレベルの切替信号Ｓ３により、スイッチＳＷ３Ｄはオフしている。また、Ｌレベルの切替信号Ｓ３により、コンパレータ１０４は、非反転入力端子（ノードＦ１）の電圧Ｖｆ１を基準電圧Ｖｒｅｆのレベルに設定するとともに、出力端子（ノードＦ３）の電圧Ｖｆ３を接地電圧レベル（Ｌレベル）に設定している。
【０１２６】
出力信号Ｑが立ち下がり、出力信号ＱＢが立ち上がると、ＳＷ制御回路１０５は、Ｌレベルの切替信号Ｓ１、Ｈレベルの切替信号Ｓ３、及び、Ｈレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ２）。
【０１２７】
このとき、切替信号Ｓ３の立ち上がりにより、スイッチＳＷ３Ｄはオンし、コンパレータ１０４は初期設定モードから通常動作モードに移行する。それにより、電圧Ｖｆ１は基準電圧Ｖｒｅｆのレベルから上昇し始める。コンパレータ１０４は、電圧Ｖｆ１の上昇により比較結果Ｖｆ３を立ち上げる。一方、切替信号Ｓ１はＬレベルのままであるため、電圧Ｖｅ１は基準電圧Ｖｒｅｆのレベルを維持し、電圧Ｖｅ３はＬレベルを維持する。それにより、ＲＳフリップフロップ１０１は、出力信号ＱＤを立ち下げ、出力信号ＱＢＤを立ち上げる（時刻ｔ３）。換言すると、電圧Ｖｆ１が上昇を開始してから（時刻ｔ２）、コンパレータ１０４及びＲＳフリップフロップ１０１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号ＱＤが立ち下がり、出力信号ＱＢＤが立ち上がる（時刻ｔ３）。
【０１２８】
出力信号ＱＤが立ち下がり、出力信号ＱＢＤが立ち上がると、ＳＷ制御回路１０５は、Ｌレベルの切替信号Ｓ１，Ｓ３、及び、Ｌレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ３）。
【０１２９】
このとき、切替信号Ｓ３の立ち下がりにより、スイッチＳＷ３Ｄはオフし、コンパレータ１０４は通常動作モードから初期設定モードに移行する。それにより、コンパレータ１０４は、非反転入力端子（ノードＦ１）の電圧Ｖｆ１を基準電圧Ｖｒｅｆのレベルに設定するとともに、出力端子（ノードＦ３）の電圧Ｖｆ３を接地電圧レベル（Ｌレベル）に設定する。一方、切替信号Ｓ１はＬレベルのままであるため、電圧Ｖｅ１は基準電圧Ｖｒｅｆのレベルを維持し、電圧Ｖｅ３はＬレベルを維持する。
【０１３０】
このようにして、パルス生成部１０は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げ（時刻ｔ２）、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ３）。つまり、パルス生成部１０は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【０１３１】
その後、出力信号Ｑが立ち上がり、出力信号ＱＤが立ち下がると、ＳＷ制御回路１０５は、Ｈレベルの切替信号Ｓ１、Ｌレベルの切替信号Ｓ３、及びＨレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ５）。
【０１３２】
このとき、切替信号Ｓ１の立ち上がりにより、スイッチＳＷ１Ｄはオンし、コンパレータ１０３は初期設定モードから通常動作モードに移行する。それにより、電圧Ｖｅ１は基準電圧Ｖｒｅｆのレベルから上昇し始める。コンパレータ１０３は、電圧Ｖｅ１の上昇により比較結果Ｖｅ３を立ち上げる。一方、切替信号Ｓ３はＬレベルのままであるため、電圧Ｖｆ１は基準電圧Ｖｒｅｆのレベルを維持し、電圧Ｖｆ３はＬレベルを維持する。それにより、ＲＳフリップフロップ１０１は、出力信号ＱＤを立ち上げ、出力信号ＱＢＤを立ち下げる（時刻ｔ６）。換言すると、電圧Ｖｅ１が上昇を開始してから（時刻ｔ５）、コンパレータ１０３及びＲＳフリップフロップ１０１の動作遅延に起因して生じる遅延時間Ｔｄの経過後、出力信号ＱＤが立ち上がり、出力信号ＱＢＤが立ち下がる（時刻ｔ６）。
【０１３３】
出力信号ＱＤが立ち上がり、出力信号ＱＢＤが立ち下がると、ＳＷ制御回路１０５は、Ｌレベルの切替信号Ｓ１，Ｓ３、及び、Ｌレベルの制御信号Ｖｃｔｒｌを出力する（時刻ｔ６）。
【０１３４】
このとき、切替信号Ｓ１の立ち下がりにより、スイッチＳＷ１Ｄはオフし、コンパレータ１０３は通常動作モードから初期設定モードに移行する。それにより、コンパレータ１０３は、非反転入力端子（ノードＥ１）の電圧Ｖｅ１を基準電圧Ｖｒｅｆのレベルに設定するとともに、出力端子（ノードＥ３）の電圧Ｖｅ３を接地電圧レベル（Ｌレベル）に設定する。一方、切替信号Ｓ３はＬレベルのままであるため、電圧Ｖｆ１は基準電圧Ｖｒｅｆのレベルを維持し、電圧Ｖｆ３はＬレベルを維持する。このような動作が繰り返される。
【０１３５】
このようにして、パルス生成部１０は、出力信号Ｑ，ＱＢの論理値変化に同期して制御信号Ｖｃｔｒｌを立ち上げ（時刻ｔ５）、遅延時間Ｔｄの経過後、制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ６）。つまり、パルス生成部１０は、出力信号Ｑ，ＱＢの論理値変化に同期して遅延時間Ｔｄと略同一のパルス幅の制御信号Ｖｃｔｒｌを出力する。
【０１３６】
なお、図５の例では、コンパレータ１０３は、コンデンサＣ１Ｄの充電が行われる期間（第１期間）では、通常動作モードにて動作し、それ以外の期間（第２期間）では、初期設定モードにて動作する。また、コンパレータ１０４は、コンデンサＣ２Ｄの充電が行われる期間（第３期間）では、通常動作モードにて動作し、それ以外の期間（第４期間）では、初期設定モードにて動作する。
【０１３７】
このように、本実施の形態にかかる発振回路１は、通常動作モード時に比較動作を行い、初期設定モード時に非反転入力端子の電圧を基準電圧レベルに設定するコンパレータをパルス生成部に備える。それにより、本実施の形態にかかる発振回路１は、当該コンパレータの前段にレベルシフト用のコンデンサを備える必要がなくなるため、発振回路１の電圧Ｖｘ１，Ｖｙ１の上昇速度と電圧Ｖｅ１，Ｖｆ１の上昇速度との間の誤差を抑制して（発振回路及びパルス生成部のそれぞれの発振周波数の誤差を抑制して）所望の周波数の発振信号を精度良く生成することができる。また、本実施の形態にかかる発振回路１は、初期値生成部によりノードＥ１，Ｆ１を繰り返し充放電する必要が無いため、消費電力の増大を抑制することができる。即ち、本実施の形態にかかる発振回路１は、発振周波数精度の向上と低消費電力化とを両方実現することができる。
【０１３８】
さらに、本実施の形態にかかる発振回路１は、初期値生成部を備える必要が無いため、回路規模の増大を抑制することができる。
【０１３９】
さらに、本実施の形態にかかる発振回路１は、発振の初期段階（例えば、１サイクル目）から遅延時間Ｔｄの変動の抑制を受けずに動作可能であるため、出力信号Ｑ，ＱＢの発振を高速に安定させることができる。それにより、本実施の形態にかかる発振回路１は、例えば、効率的に動作の実行及び停止を繰り返すことができる。
【０１４０】
本実施の形態では、基準電圧生成部１５が定電流源回路Ｂ３及びトランジスタＭＮ１を有する場合を例に説明したが、これに限られない。基準電圧生成部１５は、定電流源回路Ｂ３及びトランジスタＭＮ１の間に、トランジスタＭＰ１１に対応するＰチャネルＭＯＳトランジスタをさらに有する構成に適宜変更可能である。それにより、初期設定モードにおけるノードＮ１１の電圧レベルを、基準電圧Ｖｒｅｆのレベルにさらに近づけることができる。
【０１４１】
＜実施の形態２＞
図６は、実施の形態２にかかる弛張型の発振回路２の構成例を示す図である。図６に示す発振回路２は、図１に示す発振回路１と比較して、パルス生成部１０に代えてパルス生成部２０を備える。
【０１４２】
図７は、パルス生成部２０の具体的構成例を示す図である。図７に示すパルス生成部２０は、ＲＳフリップフロップ１０１と、電荷充放電部２０２と、コンパレータ１０３と、コンパレータ１０４と、ＳＷ制御回路２０５と、コンデンサＣ３Ｄ，Ｃ４Ｄと、を有する。なお、ＲＳフリップフロップ１０１、電荷充放電部２０２及びコンパレータ１０３，１０４は、それぞれ、ＲＳフリップフロップ１１、電荷充放電部１２及びコンパレータ１３，１４に対応する。
【０１４３】
ＳＷ制御回路２０５は、ＲＳフリップフロップ１０１の出力信号ＱＤ，ＱＢＤと、ＲＳフリップフロップ１１の出力信号Ｑ，ＱＢと、に基づいて、切替信号Ｓ１〜Ｓ４及び制御信号Ｖｃｔｒｌを出力する。ＳＷ制御回路２０５の詳細については、ＳＷ制御回路７０５の場合と同様であるため、その説明を省略する。
【０１４４】
電荷充放電部２０２は、ＳＷ制御回路２０５からの切替信号Ｓ１〜Ｓ４に基づいてコンデンサＣ１Ｄ，Ｃ２Ｄに対して相補的に充電又は放電する部である。電荷充放電部２０２は、一定の電流を流す定電流源回路Ｂ１Ｄと、スイッチＳＷ１Ｄ〜ＳＷ４Ｄと、コンデンサＣ１Ｄ，Ｃ２Ｄと、を有する。電荷充放電部２０２の詳細については、電荷充放電部７０２の場合と同様であるため、その説明を省略する。
【０１４５】
なお、電荷充放電部２０２の場合も、電荷充放電部７０２の場合と同様に、スイッチＳＷ１Ｄ〜ＳＷ４Ｄがそれぞれ切替信号Ｓ１、切替信号Ｓ１の反転信号、切替信号Ｓ３、切替信号Ｓ３の反転信号に基づいて制御される構成であってもよい。
【０１４６】
コンデンサＣ３Ｄは、ノードＥ１とノードＥ２との間に設けられる。コンデンサＣ４Ｄは、ノードＦ１とノードＦ２との間に設けられる。コンパレータ１０３は、通常動作モード時に、基準電圧Ｖｒｅｆと、ノードＥ２の電圧Ｖｅ２と、を比較してノードＥ３に比較結果Ｖｅ３を出力する。コンパレータ１０４は、通常動作モード時に、基準電圧Ｖｒｅｆと、ノードＦ２の電圧Ｖｆ２と、を比較してノードＦ３に比較結果Ｖｆ３を出力する。
【０１４７】
パルス生成部２０のその他の構成については、パルス生成部１０の場合と同様であるため、その説明を省略する。
【０１４８】
（タイミングチャート）
続いて、発振回路２の動作を説明する。図８は、発振回路２に設けられたパルス生成部２０の動作を示すタイミングチャートである。
【０１４９】
パルス生成部７００では、スイッチＳＷ５Ｄ，ＳＷ６Ｄが交互にオンオフすることにより、ノードＥ２，Ｆ２の電圧Ｖｅ２，Ｖｆ２が交互に初期値電圧Ｖｃｌのレベルに設定されていた（図２９参照）。一方、パルス生成部２０では、コンパレータ１０３，１０４が交互に初期設定モードに移行することにより、ノードＥ２、Ｆ２の電圧Ｖｅ２，Ｖｆ２が交互に基準電圧Ｖｒｅｆのレベルに設定されている（図８参照）。発振回路２のその他の動作については、発振回路６００と同様であるため、その説明を省略する。
【０１５０】
それにより、本実施の形態にかかる発振回路２は、実施の形態１にかかる発振回路１と同等の効果を奏することができる。ここで、本実施の形態にかかる発振回路２は、コンデンサＣ３Ｄ，Ｃ４Ｄを備えているため、ノードＥ２，Ｆ２を一度初期値電圧Ｖｃｌに設定すればその後はリーク電流等により変動した分のみ充電すればよく、高速かつ低消費電力で初期値電圧Ｖｃｌに設定することができる。このように、本実施の形態にかかる発振回路２は、コンパレータ１０３，１０４のバイアス電流を削減することが可能となるため、特に低消費電力化が求められる場合に好適である。
【０１５１】
＜実施の形態３＞
図９は、実施の形態３にかかる弛張型の発振回路３の一部の構成例を示す図である。図９に示す発振回路３は、図１に示す発振回路１と比較して、コンパレータ１３，１４に代えてコンパレータ３３，３４を備え、パルス生成部１０内のコンパレータ１０３，１０４に代えてコンパレータ３０３，３０４を備える。
【０１５２】
各コンパレータ３３，３４，３０３，３０４の具体的構成例を説明する。本例ではこれらのコンパレータは何れも同一構成であるため、以下では、代表して、コンパレータ３３の具体的構成例を説明する。
【０１５３】
図１０は、コンパレータ３３の具体的構成例を示す図である。図１０に示すコンパレータ３３は、コンパレータ１３と比較して、定電流源回路Ｂ２とトランジスタＭＰ１１，ＭＰ１２との間にスイッチ（第４スイッチ）ＳＷ３１をさらに備える。コンパレータ３３のその他の構成については、コンパレータ１３と同様であるため、その説明を省略する。
【０１５４】
なお、各コンパレータ３０３，３０４に設けられたスイッチＳＷ３１は常にオンに制御されている。一方、コンパレータ３３に設けられたスイッチＳＷ３１のオンオフは、ＲＳフリップフロップ１１の出力信号ＱＢにより制御される。コンパレータ３４に設けられたスイッチＳＷ３１のオンオフは、ＲＳフリップフロップ１１の出力信号Ｑにより制御される。
【０１５５】
図１１は、発振回路３の動作を示すタイミングチャートである。図１１に示すように、コンパレータ３３，３４のうち放電状態のコンデンサに接続されたコンパレータ内のスイッチＳＷ３１は、オフに制御される。換言すると、コンパレータ３３，３４のうち放電状態のコンデンサに接続されたコンパレータは動作を停止する。それにより、消費電力がさらに低減される。
【０１５６】
＜実施の形態４＞
図１２は、実施の形態４にかかる弛張型の発振回路４の構成例を示す図である。図１２に示す発振回路４は、図１に示す発振回路１と比較して、２つの充放電経路及び２つのコンパレータに代えて１つの充放電経路及び１つのコンパレータを用いて発振信号を生成している。以下、具体的に説明する。
【０１５７】
図１２に示す発振回路４は、パルス生成部４０と、分周器４１と、電荷充放電部（第１電荷充放電部）４２と、コンパレータ（第１コンパレータ）４３と、パルス幅調整部（第１パルス幅調整部）４４と、を備える。電荷充放電部４２は、可変電流源回路Ｂ４と、スイッチＳＷ７と、コンデンサ（第１コンデンサ）Ｃ５と、を有する。パルス生成部４０は、電荷充放電部（第２電荷充放電部）４０２と、コンパレータ（第２コンパレータ）４０３と、パルス幅調整部（第２パルス幅調整部）４０４と、制御回路４０５と、を有する。電荷充放電部４０２は、定電流源回路Ｂ４Ｄと、スイッチＳＷ７Ｄと、コンデンサＣ５Ｄと、を有する。なお、本実施の形態では、コンパレータ４３，４０３が何れも図３に示す構成と同一構成である場合を例に説明する。この場合、コンパレータ４３は、常に通常動作モードにて動作するように制御されている。
【０１５８】
可変電流源回路Ｂ４では、入力端子が電源電圧端子ＶＤＤに接続され、出力端子がノードＧ１に接続される。スイッチＳＷ７では、一端がノードＧ１に接続され、他端が接地電圧端子ＧＮＤに接続される。コンデンサＣ５では、一端がノードＧ１に接続され、他端が接地電圧端子ＧＮＤに接続される。スイッチＳＷ７のオンオフは、パルス幅調整部４４から出力される信号Ｖｒｓｔ１に基づいて制御される。
【０１５９】
例えば、信号Ｖｒｓｔ１がＬレベルの場合、スイッチＳＷ７はオフする。この場合、コンデンサＣ５の一端（ノードＧ１側）には、可変電流源回路Ｂ４に流れる電流により、徐々に電荷が蓄積される。それにより、ノードＧ１の電圧Ｖｇ１（第１電圧）は徐々に上昇する。一方、信号Ｖｒｓｔ１がＨレベルの場合、スイッチＳＷ７はオンする。この場合、コンデンサＣ５の一端（ノードＧ１側）に蓄えられていた電荷は放出される。それにより、電圧Ｖｇ１は、接地電圧レベル（Ｌレベル）まで急速に低下する。このように、コンデンサＣ５は、信号Ｖｒｓｔ１により充電又は放電される。
【０１６０】
また、可変電流源回路Ｂ４は、パルス生成部４０から出力される制御信号Ｖｃｔｒｌに応じた電流を流す。例えば、制御信号ＶｃｔｒｌがＬレベルの場合、可変電流源回路Ｂ４には電流値Ｉの電流が流れる。一方、制御信号ＶｃｔｒｌがＨレベルの場合、可変電流源回路Ｂ４には、電流値２Ｉ（電流値Ｉの２倍）の電流が流れる。なお、可変電流源回路Ｂ４に電流値２Ｉの電流が流れる場合における電圧Ｖｇ１の上昇速度（スルーレート）は、可変電流源回路Ｂ４に電流値Ｉの電流が流れる場合における電圧Ｖｇ１の上昇速度（スルーレート）の２倍である。
【０１６１】
コンパレータ４３は、基準電圧ＶｒｅｆとノードＧ１の電圧Ｖｇ１とを比較してノードＧ２に比較結果Ｖｇ２（第１比較結果）を出力する。例えば、コンパレータ４３は、電圧Ｖｇ１が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｇ２を出力し、電圧Ｖｇ２が基準電圧以下の場合にＬレベルの比較結果Ｖｇ２を出力する。
【０１６２】
パルス幅調整部４４は、比較結果Ｖｇ２の立ち下がりに立ち上がりよりも大きな遅延を付加して信号（第１トリガ信号）Ｖｒｓｔ１として出力する。分周器４１は、信号Ｖｒｓｔ１の立ち上がりに同期してクロック信号（第１出力信号）ＣＬＫの論理値を変化させる。
【０１６３】
パルス生成部４０は、信号Ｖｒｓｔ１の立ち下がりに同期して、遅延時間Ｔｄと略同一のパルス幅を有する制御信号Ｖｃｔｒｌを生成する。換言すると、パルス生成部４０は、信号Ｖｒｓｔ１の立ち下がりに同期して、制御信号Ｖｃｔｒｌを立ち上げ、遅延時間Ｔｄ経過後に立ち下げる。以下、詳細に説明する。
【０１６４】
電荷充放電部４０２において、定電流源回路Ｂ４Ｄでは、入力端子が電源電圧端子ＶＤＤに接続され、出力端子がスイッチＳＷ７Ｄの一端に接続される。また、スイッチＳＷ７Ｄの他端はノードＰ１に接続される。コンデンサＣ５Ｄでは、一端がノードＰ１に接続され、他端が接地電圧端子ＧＮＤに接続される。スイッチＳＷ７Ｄのオンオフは、制御信号Ｖｃｔｒｌに基づいて制御される。
【０１６５】
コンパレータ４０３は、通常動作モード時に、基準電圧ＶｒｅｆとノードＰ１の電圧Ｖｐ１とを比較してノードＰ２に比較結果Ｖｐ２（第２比較結果）を出力する。例えば、コンパレータ４０３は、電圧Ｖｐ１が基準電圧Ｖｒｅｆより大きい場合にＨレベルの比較結果Ｖｐ２（第２電圧）を出力し、電圧Ｖｐ１が基準電圧Ｖｒｅｆ以下の場合にＬレベルの比較結果Ｖｐ２を出力する。さらに、コンパレータ４０３は、初期設定モード時に、非反転入力端子の電圧レベルを基準電圧Ｖｒｅｆのレベルに設定するとともに、出力端子の電圧レベルを接地電圧レベル（Ｌレベル）に設定する。本実施の形態では、コンパレータ４０３が、制御信号ＶｃｔｒｌがＬレベルの場合に初期設定モードに移行し、制御信号ＶｃｔｒｌがＨレベルの場合に通常動作モードに移行する場合を例に説明する。
【０１６６】
例えば、制御信号ＶｃｔｒｌがＨレベルの場合、スイッチＳＷ７Ｄはオンし、コンパレータ４０３は通常動作モードに移行する。この場合、コンデンサＣ５Ｄの一端（ノードＰ１側）には、定電流源回路Ｂ４Ｄに流れる電流により、徐々に電荷が蓄積される。それにより、ノードＰ１の電圧Ｖｐ１は徐々に上昇する。一方、制御信号ＶｃｔｒｌがＬレベルの場合、スイッチＳＷ７Ｄはオフし、コンパレータ４０３は初期設定モードに移行する。この場合、コンデンサＣ５Ｄの一端（ノードＰ１側）に蓄えられていた電荷は放出される。それにより、電圧Ｖｐ１は、基準電圧Ｖｒｅｆのレベルにまで急速に低下する。このように、コンデンサＣ５Ｄは、制御信号Ｖｃｔｒｌにより充電又は放電される。
【０１６７】
パルス幅調整部４０４は、比較結果Ｖｐ２の立ち上がりに立ち下がりよりも大きな遅延を付加して信号（第２トリガ信号）Ｖｒｓｔ２として出力する。なお、パルス幅調整部４０４は、パルス幅調整部４４が比較結果Ｖｇ２の立ち下がりに遅延を付加することに対応して、比較結果Ｖｐ２の立ち上がりに遅延を付加するものである。したがって、比較結果Ｖｇ２の立ち下がり遅延がクロック信号ＣＬＫの周波数に影響を与えない場合、パルス幅調整部４０４は設けられなくても良い。
【０１６８】
制御回路４０５は、信号Ｖｒｓｔ１，Ｖｒｓｔ２に基づいて制御信号Ｖｃｔｒｌを生成する。具体的には、制御回路４０５は、信号Ｖｒｓｔ１が立ち上がってから遅延時間Ｔａ経過後の信号Ｖｒｓｔ１の立ち下がりに同期して制御信号Ｖｃｔｒｌを立ち上げ、信号Ｖｒｓｔ２の立ち上がりに同期して制御信号Ｖｃｔｒｌを立ち下げる。
【０１６９】
（パルス幅調整部４４の具体的構成例）
図１３Ａは、パルス幅調整部４４の具体的構成例を示す図である。図１３Ａに示すパルス幅調整部４４は、インバータＩＶ０〜ＩＶ５と、否定論理積回路（以下、単にＮＡＮＤ回路と称す）ＮＤ１〜ＮＤ４と、を有する。
【０１７０】
インバータＩＶ０は、外部からの入力信号（比較結果Ｖｇ２）の反転信号を出力する。ＮＡＮＤ回路ＮＤ１は、インバータＩＶ０の出力信号の否定論理積を出力する。インバータＩＶ１は、ＮＡＮＤ回路ＮＤ１の出力の反転信号を出力する。ＮＡＮＤ回路ＮＤ２は、インバータＩＶ０，ＩＶ１のそれぞれの出力の否定論理積を出力する。インバータＩＶ２は、ＮＡＮＤ回路ＮＤ２の出力の反転信号を出力する。ＮＡＮＤ回路ＮＤ３は、インバータＩＶ０，ＩＶ２のそれぞれの出力の否定論理積を出力する。インバータＩＶ３は、ＮＡＮＤ回路ＮＤ３の出力の反転信号を出力する。ＮＡＮＤ回路ＮＤ４は、インバータＩＶ０，ＩＶ３のそれぞれの出力の否定論理積を出力する。インバータＩＶ４は、ＮＡＮＤ回路ＮＤ４の出力の反転信号を出力する。そして、インバータＩＶ５は、インバータＩＶ４の出力の反転信号（信号Ｖｒｓｔ１）を外部に出力する
【０１７１】
パルス幅調整部４４は、このような回路構成により、入力信号の立ち上がりにはほとんど遅延を付加せず、かつ、入力信号の立ち下がりに大きな遅延を付加して出力する。なお、論理ゲートの段数は任意に変更可能である。また、パルス幅調整部４４は、図１３Ａに示す回路と同等の機能を実現可能な他の回路構成に適宜変更可能である。
【０１７２】
（パルス幅調整部４０４の具体的構成例）
図１３Ｂは、パルス調整部４０４の具体的構成例を示す図である。図１３Ｂに示すパルス幅調整部４０４は、パルス幅調整部４４の構成の入力側及び出力側にそれぞれインバータＩＮＶ６，ＩＮＶ７を備える。
【０１７３】
パルス幅調整部４０４は、このような回路構成により、入力信号の立ち下がりにはほとんど遅延を付加せず、かつ、入力信号の立ち上がりに大きな遅延を付加して出力する。なお、論理ゲートの段数は任意に変更可能である。また、パルス幅調整部４０４は、図１３Ｂに示す回路と同等の機能を実現可能な他の回路構成に適宜変更可能である。
【０１７４】
なお、図１３Ｂに示すパルス幅調整部４０４においてインバータＩＮＶ６，ＩＮＶ７の遅延の影響を無視できない場合には、パルス幅調整部４０４の出力側のインバータＩＮＶ５，ＩＮＶ７を削除してしてもよい。
【０１７５】
（制御回路４０５の具体的構成例）
図１４は、制御回路４０５の具体的構成例を示す図である。図１４に示す制御回路４０５は、ＲＳフリップフロップＦＦ１と、否定論理和回路（以下、単にＮＯＲ回路と称す）ＮＲ１と、を有する。
【０１７６】
ＲＳフリップフロップＦＦ１は、入力端子Ｓに供給される信号Ｖｒｓｔ２と、入力端子Ｒに供給される信号Ｖｒｓｔ１と、に基づいて、出力端子Ｑから中間信号ＱＭを出力する。ＮＯＲ回路ＮＲ１は、中間信号ＱＭ及び信号Ｖｒｓｔ１の否定論理和を制御信号Ｖｃｔｒｌとして出力する。
【０１７７】
（タイミングチャート）
続いて、図１５を用いて、発振回路４の動作を説明する。図１５は、発振回路４の動作を示すタイミングチャートである。なお、ここでは、パルス幅調整部４４が、入力信号の立ち上がりに遅延を付加せずに出力し、入力信号の立ち下がりに遅延時間Ｔａの遅延を付加して出力するものとして説明する。また、ここでは、パルス幅調整部４０４が、入力信号の立ち下がりに遅延を付加せずに出力し、入力信号の立ち上がりに遅延時間Ｔａの遅延を付加して出力するものとして説明する。
【０１７８】
図１５の例では、時刻ｔ０において、信号Ｖｒｓｔ１，Ｖｒｓｔ２がＬレベルを示し、制御信号ＶｃｔｒｌがＬレベルを示している。そのため、スイッチＳＷ７はオフし、可変電流源回路Ｂ４には電流値Ｉの電流が流れる。それにより、電圧Ｖｇ１は上昇を続けている。また、スイッチＳＷ７Ｄはオフし、コンパレータ４０３は初期設定モードに移行している。それにより、電圧Ｖｐ１は基準電圧Ｖｒｅｆレベルを示している。
【０１７９】
電圧Ｖｇ１が基準電圧Ｖｒｅｆを超えると、（時刻ｔ１）、コンパレータ４３は少し遅れて比較結果Ｖｇ２を立ち上げる（時刻ｔ２）。換言すると、電圧Ｖｇ１が基準電圧Ｖｒｅｆを超えると（時刻ｔ１）、コンパレータ４３の動作遅延に起因して生じる遅延時間Ｔｄの経過後、比較結果Ｖｇ２が立ち上がる（時刻ｔ２）。パルス幅調整部４４は、比較結果Ｖｇ２の立ち上がりとほぼ同時に信号Ｖｒｓｔ１を立ち上げる（時刻ｔ２）。信号Ｖｒｓｔ１が立ち上がると、分周器４１はクロック信号ＣＬＫを立ち上げる（時刻ｔ２）。
【０１８０】
また、信号Ｖｒｓｔ１が立ち上がると、スイッチＳＷ７はオフからオンに切り替わる（時刻ｔ２）。それにより、電圧Ｖｇ１は急速に接地電圧レベルまで低下する。電圧Ｖｇ１が基準電圧Ｖｒｅｆレベル以下になるため、コンパレータ４３は比較結果Ｖｇ２を立ち下げる（時刻ｔ２付近）。パルス幅調整部４４は、比較結果Ｖｇ２の立ち下がりから遅延時間Ｔａ経過後に信号Ｖｒｓｔ１を立ち下げる（時刻ｔ３）。それにより、スイッチＳＷ７は、電圧Ｖｇ１が接地電圧レベルに完全に低下した後に再びオンからオフに切り替わる。このように、パルス幅調整部４４を用いて信号Ｖｒｓｔ１のパルス幅を拡大することにより、電圧Ｖｇ１が接地電圧レベルに完全に低下する前に上昇し始めることを防ぐことができる。
【０１８１】
信号Ｖｒｓｔ１が立ち下がると、制御回路４０５はそれに同期して制御信号Ｖｃｔｒｌを立ち上げる（時刻ｔ３）。制御信号Ｖｃｔｒｌが立ち上がると、スイッチＳＷ７Ｄはオンし、コンパレータ４０３は初期設定モードから通常動作モードに移行する。それにより、電圧Ｖｐ１は基準電圧Ｖｒｅｆレベルから上昇し始める（時刻ｔ３）。なお、定電流源回路Ｂ４Ｄには電流Ｉが流れている。コンパレータ４０３は、電圧Ｖｐ１の上昇により比較結果Ｖｐ２を立ち上げる（時刻ｔ４）。換言すると、電圧Ｖｐ１が上昇を開始してから（時刻ｔ３）、コンパレータ４０３の動作遅延に起因して生じる遅延時間Ｔｄの経過後、比較結果Ｖｐ２が立ち上がる（時刻ｔ４）。パルス幅調整部４０４は、比較結果Ｖｐ２の立ち上がりから遅延時間Ｔａ経過後に信号Ｖｒｓｔ２を立ち上げる（時刻ｔ４）。信号Ｖｒｓｔ２が立ち上がると、制御回路４０５は制御信号Ｖｃｔｒｌを立ち下げる（時刻ｔ４）。つまり、パルス生成部４０は、信号Ｖｒｓｔ１の立下りに同期して時間Ｔｄ＋Ｔａのパルス幅の制御信号Ｖｃｔｒｌを出力する。
【０１８２】
制御信号ＶｃｔｒｌがＨレベルを示す期間中（時刻ｔ３〜ｔ４）、可変電流源回路Ｂ４には電流値２Ｉの電流が流れるため、電圧Ｖｇ１は通常の２倍の速度（スルーレート）で上昇する。制御信号Ｖｃｔｒｌが立ち下がった後（時刻ｔ４〜ｔ６）は、可変電流源回路Ｂ４には電流値Ｉの電流が流れるため、電圧Ｖｇ１は通常の速度（スルーレート）で上昇する。また、制御信号Ｖｃｔｒｌが立ち下がった後は（時刻ｔ４〜ｔ６）は、スイッチＳＷ７Ｄはオフし、コンパレータ４０３は初期設定モードに移行している。したがって、電圧Ｖｐ１は基準電圧Ｖｒｅｆレベルを示している。そのため、比較結果Ｖｐ２及び信号Ｖｒｓｔ２はＬレベルを示している。
【０１８３】
時刻ｔ５以降では、時刻ｔ１〜ｔ５の動作が繰り返される。
【０１８４】
このように、本実施の形態にかかる発振回路４は、実施の形態１にかかる発振回路１等と同様に、遅延時間Ｔｄの変動の影響を受けることなく所望の周波数のクロック信号ＣＬＫを精度良く出力することができる。ここで、本実施の形態にかかる発振回路４は、少ない充放電経路及びコンパレータを用いてクロック信号ＣＬＫを生成することができるため、消費電力の増大及び回路規模の増大を抑制することができる。
【０１８５】
また、本実施の形態にかかる発振回路４は、実施の形態１にかかる発振回路１等と同様に、通常動作モード時に比較動作を行い、初期設定モード時に非反転入力端子の電圧を基準電圧レベルに設定するコンパレータをパルス生成部に備える。それにより、本実施の形態にかかる発振回路４は、当該コンパレータの前段にレベルシフト用のコンデンサを備える必要がなくなるため、発振回路４の電圧Ｖｇ１の上昇速度と電圧Ｖｐ１の上昇速度と、の間の誤差を抑制して（発振回路及びパルス生成部のそれぞれの発振周波数の誤差を抑制して）所望の周波数の発振信号を精度良く生成することができる。また、本実施の形態にかかる発振回路４は、初期値生成部によりノードＰ１を繰り返し充放電する必要が無いため、消費電力の増大を抑制することができる。即ち、本実施の形態にかかる発振回路４は、発振周波数精度の向上と低消費電力化とを両方実現することができる。
【０１８６】
さらに、本実施の形態にかかる発振回路４は、初期値生成部を備える必要が無いため、回路規模の増大を抑制することができる。
【０１８７】
本実施の形態にかかる発振回路４は、原理的にコンパレータ間やコンデンサ間のミスマッチが発生しない構成であるため、デューティ比５０％のクロック信号ＣＬＫを精度良く出力することができる。なお、パルス幅調整部により付加される遅延の遅延時間Ｔａは、コンパレータの動作遅延に起因して生じる遅延時間Ｔｄと比較して無視できるほど小さい。
【０１８８】
（発振回路４の変形例）
図１６は、発振回路４の変形例を発振回路４ａとして示す図である。図１６に示す発振回路４ａは、図１２に示す発振回路４と比較して、モード切り替えが可能なコンパレータ４３，４０３に代えて一般的なコンパレータ４６，４０６を備える。それに伴い、図１６に示す発振回路４ａは、スイッチＳＷ８Ｄ，ＳＷ９Ｄ及びコンデンサＣ６Ｄをさらに備える。以下、具体的に説明する。
【０１８９】
スイッチＳＷ８Ｄは、ノードＰ１と接地電圧端子ＧＮＤとの間に設けられる。コンデンサＣ６Ｄは、ノードＰ１とコンパレータ４０６の非反転入力端子との間に設けられる。スイッチＳＷ９Ｄは、コンパレータ４０６の非反転入力端子と、初期値電圧Ｖｃｌが供給される初期値電圧入力端子と、の間に設けられる。なお、スイッチＳＷ８Ｄ、スイッチＳＷ９Ｄ及びコンデンサＣ６Ｄは、それぞれスイッチＳＷ２Ｄ、スイッチＳＷ５Ｄ及びコンデンサＣ３Ｄに対応する。
【０１９０】
図１６に示す発振回路４ａは、パルス生成部に対して初期値電圧Ｖｃｌを供給する必要はあるが、少ない充放電経路及びコンパレータを用いてクロック信号ＣＬＫを生成することができるため、依然として消費電力の増大及び回路規模の増大を抑制することができる。
【０１９１】
＜実施の形態５＞
本実施の形態では、電流源回路（Ｂ１〜Ｂ４，Ｂ１Ｄ，Ｂ４Ｄ等）に供給するためのバイアス電圧を生成するバイアス電圧生成部の具体的構成について説明する。
【０１９２】
基準電圧生成部１５に設けられたトランジスタＭＮ１の閾値電圧が特性ばらつき等の影響で変動すると、それに伴って、基準電圧Ｖｒｅｆも変動してしまう。それにより、電圧Ｖｘ１及び基準電圧Ｖｒｅｆが一致するタイミング、及び、電圧Ｖｙ１及び基準電圧Ｖｒｅｆが一致するタイミング、がそれぞれ変動してしまう。その結果、発振信号の周波数が意図せず変動してしまう可能性があった。
【０１９３】
そこで、本実施の形態にかかるバイアス電圧生成部は、トランジスタＭＮ１の閾値電圧（基準電圧Ｖｒｅｆ）に応じたバイアス電圧を生成することにより、各電流源回路の出力電流を基準電圧Ｖｒｅｆに応じた電流値に調整する。それにより、電圧Ｖｘ１及び基準電圧Ｖｒｅｆが一致するタイミング、及び、電圧Ｖｙ１及び基準電圧Ｖｒｅｆが一致するタイミング、の変動が抑制される。その結果、発振信号の周波数の変動が抑制される。
【０１９４】
（バイアス電圧生成部の第１の具体的構成例）
図１７は、バイアス電圧生成部の第１の具体的構成例を示す図である。図１７に示すバイアス電圧生成部は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ２１，ＭＰ２２と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ２１，ＭＮ２２と、抵抗素子Ｒ２と、を有する。
【０１９５】
トランジスタ（第９トランジスタ）ＭＰ２１では、ソースが電源電圧端子ＶＤＤに接続され、ドレイン及びゲートがノードＮ２１に接続される。トランジスタ（第６トランジスタ）ＭＰ２２では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮ２２に接続され、ゲートがノードＮ２１に接続される。トランジスタ（第８トランジスタ）ＭＮ２１では、ソースがノードＮ２３に接続され、ドレインがノードＮ２１に接続され、ゲートがノードＮ２２に接続される。トランジスタ（第７トランジスタ）ＭＮ２２では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ２２に接続され、ゲートがノードＮ２３に接続される。抵抗素子Ｒ２の一端は接地電圧端子ＧＮＤに接続され、抵抗素子Ｒ２の他端はノードＮ２３に接続される。そして、図１７に示すバイアス電圧生成部は、ノードＮ２１の電圧をバイアス電圧Ｖｂｉａｓ１として出力する。このバイアス電圧Ｖｂｉａｓ１は各電流源回路（Ｂ１〜Ｂ４，Ｂ１Ｄ，Ｂ４Ｄ等）に供給される。
【０１９６】
ここで、ノードＮ２３の電圧レベルは、トランジスタＭＮ２２の閾値電圧Ｖｔｈのレベルを示す。したがって、特性ばらつき等の影響でトランジスタＭＮ２２の閾値電圧が変動すると、ノードＮ２３の電圧レベルも変動する。それに伴い、トランジスタＭＰ２１のソース−ドレイン間に流れる電流Ｉは変動する。それにより、バイアス電圧Ｖｂｉａｓ１も変動する。
【０１９７】
このように、図１７に示すバイアス電圧生成部は、トランジスタＭＮ２２の閾値電圧に応じたバイアス電圧Ｖｂｉａｓ１を生成する。トランジスタＭＮ２２，ＭＮ１は同じようにばらつくことが想定されるため、図１７に示すバイアス電圧生成部はトランジスタＭＮ１の閾値電圧（基準電圧Ｖｒｅｆ）に応じたバイアス電圧Ｖｂｉａｓ１を生成する、ということができる。
【０１９８】
なお、トランジスタＭＮ２２及び基準電圧生成部１５内のトランジスタＭＮ１のサイズ比は、トランジスタＭＰ２２及び定電流源回路Ｂ３を構成するトランジスタＭＰ３のサイズ比と略同一であることが好ましい。それにより、発振信号の周波数の変動がさらに抑制される。
【０１９９】
また、トランジスタＭＮ２１の閾値電圧はできるだけ小さいことが好ましい。それにより、発振信号の周波数の変動がさらに抑制される。さらに、トランジスタＭＮ２１がオンしやすくなるため、スタートアップ回路を別途設ける必要が無くなる。それにより、消費電力の増大や回路規模の増大が抑制される。なお、トランジスタＭＮ２１には、例えば、Ｗ／Ｌ比を大きくすることで閾値電圧を小さくしたトランジスタが用いられたり、閾値電圧の小さなデバイスのトランジスタが用いられたりする。
【０２００】
（バイアス電圧生成部の第２の具体的構成例）
図１８は、バイアス電圧生成部の第２の具体的構成例を示す図である。図１８に示すバイアス電圧生成部は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ２１〜ＭＰ２４と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ２１〜ＭＮ２６と、抵抗素子Ｒ２と、を有する。
【０２０１】
トランジスタＭＰ２２のゲートは、ノードＮ２１に代えてノードＮ２５に接続される。換言すると、トランジスタＭＰ２２のゲートには、ノードＮ２５の電圧（バイアス電圧）Ｖｂｉａｓ２が供給される。
【０２０２】
トランジスタＭＰ２３では、ソースが電源電圧端子ＶＤＤに接続され、ドレインがノードＮ２４に接続され、ゲートがノードＮ２１に接続される。トランジスタＭＮ２３では、ソースが接地電圧端子ＧＮＤに接続され、ドレイン及びゲートがノードＮ２４に接続される。トランジスタ（第１２トランジスタ）ＭＰ２４では、ソースが電源電圧端子ＶＤＤに接続され、ドレイン及びゲートがノードＮ２５に接続される。トランジスタ（第１０トランジスタ）ＭＮ２４では、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＮ２５に接続され、ゲートがノードＮ２４に接続される。トランジスタ（第１３トランジスタ）ＭＮ２５では、ソースがトランジスタＭＮ２６のドレインに接続され、ドレインがノードＮ２５に接続され、ゲートがノードＮ２４に接続される。トランジスタ（第１１トランジスタ）ＭＮ２６では、ソース及びゲートが接地電圧端子ＧＮＤに接続される。
【０２０３】
図１８に示すバイアス電圧生成部は、ノードＮ２１の電圧をバイアス電圧（第２バイアス電圧）Ｖｂｉａｓ１として出力するとともに、ノードＮ２５の電圧をバイアス電圧（第１バイアス電圧）Ｖｂｉａｓ２として出力する。バイアス電圧Ｖｂｉａｓ１は、電荷充放電部に設けられた電流源回路（Ｂ１，Ｂ１Ｄ，Ｂ４，Ｂ４Ｄ等）に供給される。バイアス電圧Ｖｂｉａｓ２は、基準電圧生成部１５に設けられた電流源回路Ｂ３、及び、各コンパレータに設けられた電流源回路Ｂ２に供給される。
【０２０４】
例えば、温度上昇によりトランジスタＭＮ２２の閾値電圧が低下すると、トランジスタＭＰ２１に流れる電流は減少する。それにより、バイアス電圧Ｖｂｉａｓ１は低下する。また、トランジスタＭＰ２１に流れる電流の減少に伴い、トランジスタＭＮ２４に流れる電流も減少する。一方、温度上昇によりトランジスタＭＮ２６に流れるリーク電流は増加する。ここで、トランジスタＭＰ２４に流れる電流は、トランジスタＭＮ２４に流れる電流とトランジスタＭＮ２６に流れるリーク電流との和である。そのため、トランジスタＭＰ２４に流れる電流は、トランジスタＭＰ２１に流れる電流の減少幅よりも小さな減少幅で減少する。したがって、バイアス電圧Ｖｂｉａｓ２は、バイアス電圧Ｖｂｉａｓ１の場合と比較してそれほど低下しない。つまり、バイアス電圧Ｖｂｉａｓ２の変動幅は、バイアス電圧Ｖｂｉａｓ１の変動幅よりも小さい。それにより、各コンパレータに起因して生じる遅延時間Ｔｄの変動が抑制されるため、発振信号の周波数精度が向上する。
【０２０５】
なお、トランジスタＭＮ２５は、トランジスタＭＮ２６に流れるリーク電流を制限する役割を有する。したがって、トランジスタＭＮ２６に流れるリーク電流を制限する必要が無い場合には、トランジスタＭＮ２５は設けられなくても良い。
【０２０６】
＜実施の形態６＞
本実施の形態では、上記実施の形態にかかる複数の発振回路がバイアス電圧生成部及び基準電圧生成部を共用している場合について説明する。図１９は、複数の発振回路を備えたクロック生成回路（半導体集積回路）５の構成例を示す図である。
【０２０７】
図１９に示すクロック生成回路５は、基準電圧生成部１５と、バイアス電圧生成部１６と、基準電圧生成部１５及びバイアス電圧生成部１６を共用する発振回路１ａ，１ｂと、を備える。なお、発振回路１ａ、基準電圧生成部１５及びバイアス電圧生成部１６により発振回路１と同等の構成が実現される。また、発振回路１ｂ、基準電圧生成部１５及びバイアス電圧生成部１６により発振回路１と同等の構成が実現される。
【０２０８】
発振回路１ａは、発振信号をクロック信号ＣＬＫＡとして出力する。また、発振回路１ｂは、クロック信号ＣＬＫＡと異なる周波数の発振信号をクロック信号ＣＬＫＢとして出力する。
【０２０９】
このように、本実施の形態にかかるクロック生成回路５は、複数の発振回路がバイアス電圧生成部及び基準電圧生成部を共用することにより、消費電力の増大を抑制することができるとともに、回路規模の増大を抑制することができる。
【０２１０】
本実施の形態では、発振回路１の構成が複数設けられた場合について説明したが、これに限られない。他の実施の形態にかかる発振回路の構成が複数設けられる構成にも適宜変更可能である。
【０２１１】
また、一方のクロック信号に要求される周波数精度が低い場合には、上記実施の形態にかかる何れかの発振回路と、パルス生成部を有しない一般的な発振回路と、によりバイアス電圧生成部及び基準電圧生成部が共用される構成に適宜変更可能である。
【０２１２】
＜実施の形態７＞
本実施の形態では、上記実施の形態にかかる複数の発振回路がバイアス電圧生成部を共用している場合について説明する。図２０は、複数の発振回路を備えたクロック生成回路（半導体集積回路）６の構成例を示す図である。
【０２１３】
図２０に示すクロック生成回路６は、基準電圧生成部１５ｃ，１５ｄと、バイアス電圧生成部１６と、バイアス電圧生成部１６を共用する発振回路１ｃ，１ｄと、を備える。なお、発振回路１ｃ、基準電圧生成部１５ｃ及びバイアス電圧生成部１６により発振回路１と同等の構成が実現される。また、発振回路１ｄ、基準電圧生成部１５ｄ及びバイアス電圧生成部１６により発振回路１と同等の構成が実現される。
【０２１４】
発振回路１ｃは、発振信号をクロック信号ＣＬＫＣとして出力する。また、発振回路１ｄは、クロック信号ＣＬＫＣと異なる周波数の発振信号をクロック信号ＣＬＫＤとして出力する。
【０２１５】
このように、本実施の形態にかかるクロック生成回路６は、複数の発振回路がバイアス電圧生成部を共用することにより、消費電力の増大を抑制することができるとともに、回路規模の増大を抑制することができる。なお、本実施の形態に係るクロック生成回路６は、クロック生成回路５の場合と異なり、発振回路１ｃ，１ｄのそれぞれに対して基準電圧生成部１５ｃ，１５ｄを備える。それにより、発振回路間のノイズの回り込みに起因して生じる基準電圧の変動が抑制される。
【０２１６】
本実施の形態では、発振回路１の構成が複数設けられた場合について説明したが、これに限られない。他の実施の形態にかかる発振回路の構成が複数設けられる構成にも適宜変更可能である。
【０２１７】
また、一方のクロック信号に要求される周波数精度が低い場合には、上記実施の形態にかかる何れかの発振回路と、パルス生成部を有しない一般的な発振回路と、によりバイアス電圧生成部が共用される構成に適宜変更可能である。
【０２１８】
＜実施の形態８＞
図２１は、上記実施の形態にかかる発振回路が適用されたＰＬＬを示すブロック図である。本実施の形態では、図１に示す発振回路１がＰＬＬに適用された場合を例に説明するが、他の実施の形態にかかる発振回路が適用されても良い。
【０２１９】
図２１に示すＰＬＬ７０は、発振回路１と、位相比較器（ＰＦＤ）７１と、チャージポンプ７２と、ループフィルタ７３と、電圧制御発振器（ＶＣＯ）７４と、分周器７５と、を備える。なお、位相比較器７１とチャージポンプ７２とにより、位相差検出部とも称する。
【０２２０】
発振回路１は、発振信号を基準クロック信号として出力する。位相比較器７１は、発振回路１からの基準クロック信号と分周器７５からの分周クロック信号との位相差を検出する。チャージポンプ７２は、位相比較器７１によって検出された位相差に応じた出力電圧を生成する。ループフィルタ７３は、チャージポンプ７２の出力電圧を直流信号に変換し、制御電圧として出力する。電圧制御発振器７４は、制御電圧に応じた周波数のクロック信号を出力する。分周器７５は、電圧制御発振器７４からのクロック信号を分周して分周クロック信号として出力する。
【０２２１】
このように、本実施の形態にかかるＰＬＬ７０は、発振回路１から出力された基準クロック信号（発振信号）を逓倍することにより、より高速なクロック信号を精度良く生成することができる。
【０２２２】
＜実施の形態９＞
図２２は、上記実施の形態にかかる発振回路が適用された半導体集積回路（ＬＳＩ）を示すブロック図である。本実施の形態では、図１に示す発振回路１がクロック源１として半導体集積回路に適用された場合を例に説明するが、他の実施の形態にかかる発振回路が適用されても良い。
【０２２３】
図２２に示す半導体集積回路８０は、クロック源１と、ロジック回路及びメモリによって構成される内部回路８１と、電源８２と、を備える。電源８２は、クロック源１及び内部回路８１に対して電源電圧を供給する。クロック源１は、外部からの起動信号が活性化されることにより動作し、予め設定された周波数のクロック信号（発振信号）を出力する。内部回路８１は、クロック源１から供給されるクロック信号に同期して動作する。
【０２２４】
このように、本実施の形態にかかる半導体集積回路８０は、発振回路（クロック源）１から出力された精度の高いクロック信号に同期して動作するため、安定した動作を実現することができる。特に、本実施の形態にかかる半導体集積回路８０は、発振回路（クロック源）１を用いて高速にクロック信号を安定化させることができるため、起動時間を短縮させることができる。
【０２２５】
以上のように、上記実施の形態にかかる発振回路は、通常動作モード時に比較動作を行い、初期設定モード時に非反転入力端子の電圧を基準電圧レベルに設定するコンパレータをパルス生成部に備える。それにより、上記実施の形態にかかる発振回路は、当該コンパレータの前段にレベルシフト用のコンデンサを備える必要がなくなるため、発振回路及びパルス生成部のそれぞれの発振周波数の誤差を抑制して、所望の周波数の発振信号を精度良く生成することができる。また、上記実施の形態にかかる発振回路は、初期値生成部によりノードＥ１，Ｆ１等を繰り返し充放電する必要が無いため、消費電力の増大を抑制することができる。即ち、上記実施の形態にかかる発振回路は、発振周波数精度の向上と低消費電力化とを両方実現することができる。
【０２２６】
さらに、上記実施の形態にかかる発振回路は、初期値生成部を備える必要が無いため、回路規模の増大を抑制することができる。
【０２２７】
上記実施の形態では、制御信号Ｖｃｔｒｌのパルス幅（本例ではＨレベルである期間）が遅延時間Ｔｄと略同一である場合を例に説明したが、これに限られない。制御信号Ｖｃｔｒｌのパルス幅は、遅延時間Ｔｄの変動による期間Ｔｘ，Ｔｙの変化量が小さくなる範囲内で、適宜変更可能である。それにより、発振回路は、遅延時間Ｔｄの変動の影響を受けて動作する可能性があるがその影響を低減することができる。
【０２２８】
また、上記実施の形態では、制御信号Ｖｃｔｒｌが活性化されている場合（本例では、制御信号ＶｃｔｒｌがＨレベルの場合）に可変電流源回路Ｂ１に通常の２倍の電流が流れる例を説明したが、これに限られない。制御信号Ｖｃｔｒｌが活性化されている場合に可変電流源回路Ｂ１に流れる電流の電流値は、遅延時間Ｔｄの変動による期間Ｔｘ，Ｔｙの変化量が小さくなる範囲内で、適宜変更可能である。この場合、発振回路は、遅延時間Ｔｄの変動の影響を受けて動作する可能性があるがその影響を低減することができる。
【０２２９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【０２３０】
上記実施の形態の一部または全部は、以下の付記のようにも記載され得るが、以下には限られない。
【０２３１】
（付記１）
第１コンデンサを有し、第１トリガ信号に基づき、前記第１コンデンサを制御信号に応じた充電速度にて充電又は放電する第１電荷充放電部と、
前記第１コンデンサに蓄積された電荷に応じた第１電圧と、基準電圧と、を比較して第１比較結果を出力する第１コンパレータと、
前記第１電圧が前記基準電圧より大きい状態から前記基準電圧以下の状態に変化したことを示す前記第１比較結果の第１論理値から第２論理値への変化のタイミングを遅延させて前記第１トリガ信号として出力する第１パルス調整部と、
前記第１トリガ信号に応じた周期の第１出力信号を生成する分周器と、
パルス生成部と、を備え、
前記パルス生成部は、
第２コンデンサを有し、前記制御信号に基づき、前記第２コンデンサを充電するか否かを制御する第２電荷充放電部と、
前記第２コンデンサの充電が行われる第１期間では、前記第２コンデンサに蓄積された電荷に応じた第２電圧と前記基準電圧とを比較して第２比較結果を出力し、前記第１期間以外の第２期間では、前記第２電圧が供給されていた入力端子の電圧を前記基準電圧レベルに設定する第２コンパレータと、
前記第２比較結果と前記第１トリガ信号とに基づき前記制御信号を出力する制御回路と、を備えた発振回路。
【０２３２】
（付記２）
前記制御回路は、前記第１トリガ信号の第１論理値から第２論理値への変化のタイミングと、前記第２電圧が前記基準電圧以下の状態から前記基準電圧より大きい状態に変化したことを示す前記第２比較結果の第２論理値から第１論理値への変化のタイミングと、によって決定されるパルス幅の前記制御信号を出力する、付記１に記載の発振回路。
【０２３３】
（付記３）
前記第２コンパレータは、
入力差動対を構成する第１及び第２トランジスタと、
前記入力差動対に定電流を供給する第１定電流源回路と、
前記第１トランジスタに直列に設けられた第３トランジスタと、
前記第２トランジスタに直列に設けられ、前記第３トランジスタに流れる電流に応じた電流が流れる第４トランジスタと、
前記第１トランジスタのゲートに接続された前記入力端子と、前記第１及び前記第３トランジスタ間のノードと、の間に設けられた第１スイッチと、を有し、
前記第２及び前記第４トランジスタのそれぞれに流れる電流の差に応じた比較結果を出力端子から出力する、付記１に記載の発振回路。
【０２３４】
（付記４）
前記第２コンパレータは、
前記第２トランジスタと前記出力端子との間に設けられ、前記第１スイッチと相補的にオンオフが制御される第２スイッチと、
前記出力端子と接地電圧端子との間に設けられ、前記第２スイッチと相補的にオンオフが制御される第３スイッチと、をさらに有する付記３に記載の発振回路。
【０２３５】
（付記５）
各前記第１及び前記第２コンパレータは、
入力差動対を構成する第１及び第２トランジスタと、
前記入力差動対に定電流を供給する第１定電流源回路と、
前記第１トランジスタに直列に設けられた第３トランジスタと、
前記第２トランジスタに直列に設けられ、前記第３トランジスタに流れる電流に応じた電流が流れる第４トランジスタと、
前記第１トランジスタのゲートに接続された前記入力端子と、前記第１及び前記第３トランジスタ間のノードと、の間に設けられた第１スイッチと、を有し、
前記第２及び前記第４トランジスタのそれぞれに流れる電流の差に応じた比較結果を出力端子から出力し、
前記第１コンパレータの前記第１スイッチは常にオフに制御される、付記１に記載の発振回路。
【０２３６】
（付記６）
各前記第１及び前記第２コンパレータは、
前記第２トランジスタと前記出力端子との間に設けられ、前記第１スイッチと相補的にオンオフが制御される第２スイッチと、
前記出力端子と接地電圧端子との間に設けられ、前記第２スイッチと相補的にオンオフが制御される第３スイッチと、をさらに有する付記５に記載の発振回路。
【０２３７】
（付記７）
各前記第１及び前記第２コンパレータでは、前記第１トランジスタのサイズが前記第２トランジスタのサイズよりも大きい付記５に記載の発振回路。
【０２３８】
（付記８）
前記第２電圧が前記基準電圧以下の状態から前記基準電圧より大きい状態に変化したことを示す前記第２比較結果の第２論理値から第１論理値への変化のタイミングを遅延させて第２トリガ信号として出力する第２パルス調整部をさらに有し、
前記制御回路は、前記第１及び前記第２トリガ信号に基づき前記制御信号を出力する、付記１に記載の発振回路。
【０２３９】
（付記９）
前記基準電圧を生成する基準電圧生成部をさらに備え、
前記基準電圧生成部は、
前記第１定電流源回路と同じ回路構成の第２定電流源回路と、
前記第２定電流源回路に直列に設けられ、前記第３トランジスタと同一導電型のダイオード接続された第５トランジスタと、を有し、
前記第２定電流源回路と前記第５トランジスタとの間のノードの電圧を前記基準電圧として出力する、付記３に記載の発振回路。
【０２４０】
（付記１０）
前記第１定電流源回路を構成するトランジスタ及び前記第２定電流源回路を構成するトランジスタのサイズ比と、前記第３トランジスタ及び前記第５トランジスタのサイズ比と、が略同一である、付記９に記載の発振回路。
【０２４１】
（付記１１）
バイアス電圧を生成し、前記第１及び前記第２定電流源回路のそれぞれを構成するトランジスタのそれぞれのゲートに供給するバイアス電圧生成部をさらに備え、
前記バイアス電圧生成部は、
ゲートに前記バイアス電圧が供給された、前記第２定電流源回路を構成するトランジスタと同一導電型の第６トランジスタと、
前記第６トランジスタに直列に設けられ、前記第５トランジスタと同一導電型の第７トランジスタと、
ソース及びゲートがそれぞれ前記第７トランジスタのゲート及びドレインに接続された、前記第７トランジスタと同一導電型の第８トランジスタと、
前記第８トランジスタのソース及び前記第７トランジスタのゲート間のノードと接地電圧端子との間に設けられた抵抗素子と、
前記第８トランジスタのドレインと電源電圧端子との間に設けられ、前記第６トランジスタと同一導電型のダイオード接続された第９トランジスタと、を有し、
前記第９トランジスタのドレイン電圧を前記バイアス電圧として出力する、付記９に記載の発振回路。
【０２４２】
（付記１２）
前記第１定電流源回路を構成するトランジスタ、前記第２定電流源回路を構成するトランジスタ、及び、前記第６トランジスタのサイズ比と、前記第３トランジスタ、前記第５トランジスタ、及び、前記第７トランジスタのサイズ比と、が略同一である、付記１１に記載の発振回路。
【０２４３】
（付記１３）
前記第８トランジスタの閾値電圧が前記第７トランジスタの閾値電圧より小さい、付記１１に記載の発振回路。
【０２４４】
（付記１４）
第１バイアス電圧を生成し、前記第１及び前記第２定電流源回路のそれぞれを構成するトランジスタのそれぞれのゲートに供給するバイアス電圧生成部をさらに備え、
前記バイアス電圧生成部は、
ゲートに前記第１バイアス電圧が供給された、前記第２定電流源回路を構成するトランジスタと同一導電型の第６トランジスタと、
前記第６トランジスタに直列に設けられ、前記第５トランジスタと同一導電型の第７トランジスタと、
ソース及びゲートがそれぞれ前記第７トランジスタのゲート及びドレインに接続された、前記第７トランジスタと同一導電型の第８トランジスタと、
前記第８トランジスタのソース及び前記第７トランジスタのゲート間のノードと接地電圧端子との間に設けられた抵抗素子と、
前記第８トランジスタのドレインと電源電圧端子との間に設けられ、前記第６トランジスタと同一導電型のダイオード接続された第９トランジスタと、
前記第９トランジスタに流れる電流に応じた電流が流れる第１０トランジスタと、
前記第１０トランジスタに並列に設けられ、ゲートに固定電位が供給される第１１トランジスタと、
前記第１０及び前記第１１トランジスタに直列に設けられ、ダイオード接続された第１２トランジスタと、を有し、
前記第１２トランジスタのドレイン電圧を前記第１バイアス電圧として出力する、付記９に記載の発振回路。
【０２４５】
（付記１５）
前記第１電荷充放電部は、
前記制御信号に応じた出力電流を生成する可変電流源回路をさらに有し、
前記可変電流源回路の出力電流に応じた充電速度にて前記第１コンデンサを充電し、
前記第２電荷充放電部は、
定電流を生成する第３定電流源回路をさらに有し、
前記第３定電流源回路の定電流に応じた充電速度にて前記第２コンデンサを充電し、
前記バイアス電圧生成部は、前記第９トランジスタのドレイン電圧を第２バイアス電圧として生成し、前記可変電流源回路及び前記第３定電流源回路のそれぞれを構成するトランジスタのそれぞれのゲートに供給する、付記１４に記載の発振回路。
【０２４６】
（付記１６）
前記バイアス電圧生成部は、
前記第１１トランジスタに直列に設けられ、ゲートが前記第１０トランジスタのゲートに接続された、当該第１０トランジスタと同一導電型の第１３トランジスタをさらに有する、付記１４に記載の発振回路。
【０２４７】
（付記１７）
前記第１定電流源回路を構成するトランジスタ、前記第２定電流源回路を構成するトランジスタ、及び、前記第６トランジスタのサイズ比と、前記第３トランジスタ、前記第５トランジスタ、及び、前記第７トランジスタのサイズ比と、が略同一である、付記１４に記載の発振回路。
【０２４８】
（付記１８）
前記第８トランジスタの閾値電圧が前記第７トランジスタの閾値電圧より小さい、付記１４に記載の発振回路。
【０２４９】
（付記１９）
付記１〜１８のいずれか一項に記載の発振回路と、
前記発振回路の前記第１出力信号と、フィードバック信号と、の位相差を検出する位相差検出部と、
前記位相差検出部の検出結果に応じた制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数のクロック信号を生成する電圧制御発振回路と、
前記クロック信号を分周して前記フィードバック信号として生成する分周回路と、を備えた半導体集積回路。
【０２５０】
（付記２０）
前記第１出力信号をクロック信号として出力する付記１〜１９のいずれか一項に記載の発振回路と、
前記クロック信号に同期して動作する内部回路と、を備えた半導体集積回路。
【符号の説明】
【０２５１】
１〜４  発振回路
１ａ〜１ｄ，４ａ  発振回路
５，６  クロック生成回路
１０，２０，４０  パルス生成部
１１，１０１  ＲＳフリップフロップ
１２，４２，１０２，２０２，４０２  電荷充放電部
１３，１４，３３，３４，４３，４６  コンパレータ
１０３，１０４，３０３，３０４，４０３，４０６  コンパレータ
１５，１５ｃ，１５ｄ  基準電圧生成部
１６  バイアス電圧生成部
４１  分周器
４４，４０４  パルス幅調整部
７０  半導体集積回路
７１  ＰＦＤ
７２  チャージポンプ
７３  ループフィルタ
７４  ＶＣＯ
７５  分周器
８０  半導体集積回路
８１  内部回路
８２  電源
１０５，２０５  ＳＷ制御回路
４０５  制御回路
Ｂ１，Ｂ４  可変電流源回路
Ｂ１Ｄ，Ｂ２，Ｂ３，Ｂ４Ｄ  定電流源回路
Ｃ１，Ｃ２，Ｃ５  コンデンサ
Ｃ１Ｄ〜Ｃ６Ｄ  コンデンサ
ＦＦ１  ＲＳフリップフロップ
ＩＶ０〜ＩＶ７  インバータ
ＭＮ１，ＭＮ１１，ＭＮ１２，ＭＮ２１〜ＭＮ２６  トランジスタ
ＭＰ１１，ＭＰ１２，ＭＰ２１〜ＭＰ２４  トランジスタ
ＮＤ１〜ＮＤ４  否定論理積回路
ＮＲ１  否定論理和回路
Ｒ１，Ｒ２  抵抗素子
ＳＷ１〜ＳＷ４，ＳＷ７  スイッチ
ＳＷ１Ｄ〜ＳＷ９Ｄ  スイッチ
ＳＷ１１，ＳＷ１２，ＳＷ１３，ＳＷ３１  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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