(57)【要約】【課題】容量素子の容量を増やし、かつ容量素子の容量がばらつくことを抑制する。【解決手段】多層絶縁層ＭＴＬにはトレンチＴＮＨが形成されている。容量素子ＣＮＤはトレンチＴＮＨ内に埋め込まれている。第２絶縁膜ＩＮＳＬ２はＳｉＣＯＨ膜である。トレンチＴＮＨは、第１開口ＯＰ１及び第２開口ＯＰ２を繰り返し重ねた構成を有している。第１開口ＯＰ１は第１エッチングストッパ膜ＥＴＳ１に形成されており、第２開口ＯＰ２は第２絶縁膜ＩＮＳＬ２に形成されている。第２開口ＯＰ２は、平面視で第１開口ＯＰ１よりも大きく、かつ第１開口ＯＰ１を内側に含んでいる。【選択図】図１
2014075504.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１絶縁膜と、
前記第１絶縁膜に埋め込まれた接続部材と、
前記第１絶縁膜上に形成され、第１エッチングストッパ膜、及びＳｉＣＯＨ膜からなる第２絶縁膜をこの順に繰り返し積層させた多層絶縁層と、
前記多層絶縁層に形成されたトレンチと、
前記トレンチに埋め込まれ、下部電極、誘電膜、及び上部電極を有する容量素子と、
を備え、
前記トレンチは、前記複数の第１エッチングストッパ膜のそれぞれに形成された第１開口と、
前記複数の第２絶縁膜のそれぞれに形成され、平面視で前記第１開口よりも大きく、かつ前記第１開口を内側に含む第２開口とを有しており、
平面視において、前記第１絶縁膜上に位置する前記第１エッチングストッパ膜に形成された前記第１開口は、前記接続部材と重なっており、
前記下部電極は前記接続部材に接続している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記トレンチは、前記第１絶縁膜に形成された第１凹部を含んでおり、
前記第１凹部は、平面視において、前記第１絶縁膜上に位置する前記第１エッチングストッパ膜に形成された前記第１開口を内側に含んでおり、
前記接続部材の少なくとも上部は、前記第１絶縁膜で覆われておらず、
前記接続部材のうち前記第１絶縁膜で覆われていない部分及び前記第１凹部に沿って、前記下部電極、前記誘電膜、及び前記上部電極がこの順に積層されている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１絶縁膜はＳｉＣＯＨ膜である半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１絶縁膜は酸化シリコン膜である半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
少なくとも最上層に位置する前記第２絶縁膜には、配線が埋め込まれており、
前記最上層に位置する前記第２絶縁膜は、前記容量素子およびその周囲に位置する領域に第２凹部を有しており、
前記第２凹部のうち前記容量素子の周囲に位置する部分に形成された第３絶縁膜を備え、
前記第３絶縁膜の上面は、前記上部電極の上面と同一面を形成している半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記最上層に位置する前記第２絶縁膜の上には、前記第１エッチングストッパ膜が形成されており、
前記上部電極の上面は、前記第１エッチングストッパ膜の上面と同一面を形成している半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記下部電極の端部は、上から２番目の前記第１エッチングストッパ膜上に位置しており、かつ他の部分よりも厚くなっており、
前記端部の上部及び両側面に、前記誘電膜及び前記上部電極が形成されている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
少なくとも、最上層に位置する前記第２絶縁膜、当該第２絶縁膜の下に位置する前記第１エッチングストッパ膜、及び上から２層目の前記第２絶縁膜にわたって形成された第２凹部を備え、
前記第２凹部の側面には前記下部電極のうち前記トレンチとは逆側の面が位置しており、
前記誘電膜及び前記上部電極は、前記下部電極の前記端部から、前記下部電極の前記逆側の面上まで延伸している半導体装置。
【請求項９】
基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜に接続部材を埋め込む工程と、
前記第１絶縁膜上に、第１エッチングストッパ膜、及びＳｉＣＯＨ膜からなる第２絶縁膜をこの順に繰り返し積層することにより多層絶縁層を形成する工程と、
前記多層絶縁層上にマスクパターンを形成し、前記マスクパターンをマスクとして、前記多層絶縁層をドライエッチングして、前記接続部材上に位置するトレンチを形成すると共に、前記トレンチの側面に位置する前記第２絶縁膜に変質層を形成する工程と、
前記変質層を除去する工程と、
前記トレンチの側面及び底面に下部電極、誘電膜、及び上部電極をこの順に積層することにより、容量素子を形成する工程と、
を備える半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第１絶縁膜はＳｉＣＯＨ膜であり、
前記トレンチを形成する工程において、前記トレンチの底面に位置する前記第１絶縁膜の上部にも前記変質層が形成され、
前記変質層を除去する工程において、少なくとも前記接続部材の上部が露出し、
前記容量素子を形成する工程において、前記接続部材のうち露出している領域にも、前記下部電極、誘電膜、及び上部電極がこの順に積層される半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記第１絶縁膜は酸化シリコン膜である半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えば容量素子を有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置には容量素子が使われることが多い、容量素子の単位面積当たりの容量を増やすための技術の一つに、トレンチ型の容量素子がある。トレンチ型の容量素子は、層間絶縁膜にトレンチを形成し、このトレンチの底面及び側面に沿って、下部電極、誘電膜、及び上部電極を積層したものである。
【０００３】
また特許文献１には、トレンチ型の容量素子において、トレンチの側面の面積を増やす技術が開示されている。具体的には、酸化シリコン膜及び窒化シリコン膜を交互に積層した多層膜を準備し、この多層膜に、異方性エッチングを用いてトレンチを形成する。次いで、酸化シリコン膜が窒化シリコン膜よりもエッチングされやすいエッチング液を用いて、トレンチの側面を等方性エッチングする。これにより、トレンチのうち酸化シリコン膜からなる部分は、トレンチのうち窒化シリコン膜からなる部分よりも幅が大きくなる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１１１００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者は、特許文献１に記載の技術では、トレンチの側面を等方性エッチングする際に、エッチング量を制御することが難しいと考えた。このエッチング量を制御できないと、容量素子の容量がばらついてしまう。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、第１絶縁膜には接続部材が埋め込まれている。そして接続部材の上には、多層絶縁層が形成されている。多層絶縁層は、第１エッチングストッパ膜、及びＳｉＣＯＨ膜からなる第２絶縁膜をこの順に繰り返し積層させたものである。多層絶縁層にはトレンチが形成されており、このトレンチには容量素子が埋め込まれている。トレンチは、第１開口及び第２開口を有している。第１開口は第１エッチングストッパ膜に形成されており、第２開口は第２絶縁膜に形成されている。第２開口は、平面視で第１開口よりも大きく、かつ第１開口を内側に含んでいる。
【発明の効果】
【０００７】
前記一実施の形態によれば、容量素子の容量を増やすことができ、かつ容量素子の容量がばらつくことを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１の要部を拡大した図である。
【図３】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図４】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図５】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図６】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図７】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図８】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図９】図１及び図２に示した半導体装置の製造方法を示す断面図である。
【図１０】第２の実施形態に係る半導体装置示す断面図である。
【図１１】図１０に示した半導体装置の製造方法を示す断面図である。
【図１２】図１０に示した半導体装置の製造方法を示す断面図である。
【図１３】第３の実施形態に係る半導体装置が有する容量素子の構成を示す断面図である。
【図１４】第４の実施形態に係る半導体装置が有する容量素子の構成を示す断面図である。
【図１５】図１４に示した半導体装置の製造方法を説明するための断面図である。
【図１６】図１４に示した半導体装置の製造方法を説明するための断面図である。
【図１７】図１４に示した半導体装置の製造方法を説明するための断面図である。
【図１８】図１４に示した半導体装置の製造方法を説明するための断面図である。
【図１９】図１４に示した半導体装置の製造方法を説明するための断面図である。
【図２０】図１４に示した半導体装置の製造方法を説明するための断面図である。
【図２１】図１４に示した半導体装置の製造方法を説明するための断面図である。
【図２２】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図２３】図２２に示した半導体装置の製造方法を示す断面図である。
【図２４】図２２に示した半導体装置の製造方法を示す断面図である。
【図２５】図２２に示した半導体装置の製造方法を示す断面図である。
【図２６】図２２に示した半導体装置の製造方法を示す断面図である。
【図２７】図２２に示した半導体装置の製造方法を示す断面図である。
【図２８】図２２に示した半導体装置の製造方法を示す断面図である。
【図２９】第６の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。半導体装置ＳＤは、基板ＳＵＢ上にメモリセルとロジック回路とを混載したものである。基板ＳＵＢは、例えばシリコン基板などの半導体基板である。基板ＳＵＢはＳＯＩ基板であってもよい。メモリセルは、トランジスタＴｒ１及び容量素子ＣＮＤを有しており、ロジック回路は、トランジスタＴｒ２を有している。トランジスタＴｒ１，トランジスタＴｒ２は、素子分離膜ＳＴＩによって分離されている。
【００１１】
トランジスタＴｒ１は、コンタクトＣＯＮ４を介してビット線ＢＴに接続しており、かつ、コンタクトＣＯＮ５及びコンタクトＣＯＮ１（接続部材）を介して容量素子ＣＮＤの下部電極ＥＬ１に接続している。容量素子ＣＮＤと基板ＳＵＢの間には、第２エッチングストッパ膜ＥＴＳ２、絶縁膜ＩＮＳＬ４、エッチングストッパ膜ＥＴＳ３、及び第１絶縁膜ＩＮＳＬ１がこの順に積層されている。コンタクトＣＯＮ４及びコンタクトＣＯＮ５は第２エッチングストッパ膜ＥＴＳ２及び絶縁膜ＩＮＳＬ４に埋め込まれており、コンタクトＣＯＮ１は第１絶縁膜ＩＮＳＬ１に埋め込まれている。
【００１２】
第１絶縁膜ＩＮＳＬ１上には、多層絶縁層ＭＴＬが形成されている。多層絶縁層ＭＴＬは、第１エッチングストッパ膜ＥＴＳ１及び第２絶縁膜ＩＮＳＬ２をこの順に繰り返し積層したものである。多層絶縁層ＭＴＬにはトレンチＴＮＨが形成されている。容量素子ＣＮＤはトレンチＴＮＨ内に埋め込まれている。なお、本実施形態において第１絶縁膜ＩＮＳＬ１及び第２絶縁膜ＩＮＳＬ２は、いずれもＳｉＣＯＨ膜である。このＳｉＣＯＨ膜は多孔質であってもよい。そして第１エッチングストッパ膜ＥＴＳ１及びエッチングストッパ膜ＥＴＳ３は、ＳｉＣＮ膜である。そして多層絶縁層ＭＴＬ上には、絶縁膜ＩＮＳＬ３が形成されている。絶縁膜ＩＮＳＬ３は、例えばＳｉＣＯＨ膜である。
【００１３】
また、多層絶縁層ＭＴＬのうちロジック回路の上方に位置する領域には、配線ＩＮＣ及びビアＶＡが埋め込まれている。最も下の層に位置する配線ＩＮＣは、コンタクトＣＯＮ６，ＣＯＮ２，ＣＯＮ３を介してトランジスタＴｒ２に接続している。コンタクトＣＯＮ６は第２エッチングストッパ膜ＥＴＳ２及び絶縁膜ＩＮＳＬ４に埋め込まれており、コンタクトＣＯＮ２はエッチングストッパ膜ＥＴＳ３及び第１絶縁膜ＩＮＳＬ１に埋め込まれている。またコンタクトＣＯＮ３は第１エッチングストッパ膜ＥＴＳ１及び第２絶縁膜ＩＮＳＬ２に埋め込まれている。
【００１４】
図２は、図１の要部を拡大した図である。本図に示すように、トレンチＴＮＨは、第１開口ＯＰ１及び第２開口ＯＰ２を繰り返し重ねた構成を有している。第１開口ＯＰ１は第１エッチングストッパ膜ＥＴＳ１に形成されており、第２開口ＯＰ２は第２絶縁膜ＩＮＳＬ２に形成されている。第２開口ＯＰ２は、平面視で第１開口ＯＰ１よりも大きく、かつ第１開口ＯＰ１を内側に含んでいる。そして第１絶縁膜ＩＮＳＬ１上に位置する第１エッチングストッパ膜ＥＴＳ１に形成された第１開口ＯＰ１は、コンタクトＣＯＮ１（接続部材）に重なっている。下部電極ＥＬ１は、コンタクトＣＯＮ１に接続している。なお、複数の第１開口ＯＰ１は、平面視で少なくとも中央部が互いに重なっており、また複数の第２開口ＯＰ２も平面視で少なくとも中央部が互いに重なっている。
【００１５】
容量素子ＣＮＤは、下部電極ＥＬ１、誘電膜ＤＩＥ、及び上部電極ＥＬ２をこの順に積層したものである。上部電極ＥＬ２は、第１金属膜ＭＴＬ１及び第２金属膜ＭＴＬ２をこの順に積層した構造を有している。下部電極ＥＬ１、誘電膜ＤＩＥ、及び第１金属膜ＭＴＬ１は、トレンチＴＮＨの底面及び側面に沿って形成されている。第２金属膜ＭＴＬ２は、トレンチＴＮＨの残りの空間を埋めている。下部電極ＥＬ１及び第１金属膜ＭＴＬ１は、例えばＴｉＮ膜であり、第２金属膜ＭＴＬ２は例えばタングステン膜である。
【００１６】
また、第１絶縁膜ＩＮＳＬ１には第１凹部ＤＥＰ１が形成されている。第１凹部ＤＥＰ１は、トレンチＴＮＨの底部を構成している。第１凹部ＤＥＰ１は、平面視で、第１絶縁膜ＩＮＳＬ１上の第１エッチングストッパ膜ＥＴＳ１が有する第１開口ＯＰ１を、内側に含んでいる。このため、コンタクトＣＯＮ１の少なくとも上部は、第１絶縁膜ＩＮＳＬ１には覆われていない。そして下部電極ＥＬ１、誘電膜ＤＩＥ、及び第１金属膜ＭＴＬ１の一部は、コンタクトＣＯＮ１のうち第１絶縁膜ＩＮＳＬ１に覆われていない部分及び第１凹部ＤＥＰ１に沿って形成されている。このため、容量素子ＣＮＤの容量は大きくなる。
【００１７】
図３〜図８は、図１及び図２に示した半導体装置ＳＤの製造方法を示す断面図である。まず、図１に示した基板ＳＵＢに素子分離膜ＳＴＩを形成し、さらにトランジスタＴｒ１，Ｔｒ２を形成する。
【００１８】
詳細には、まず、基板ＳＵＢにゲート絶縁膜及びゲート電極を形成する。次いで、ゲート電極及び素子分離膜ＳＴＩをマスクとして基板に不純物を注入する。これにより、基板ＳＵＢにはエクステンション領域が形成される。次いで、基板上及びゲート電極上に、サイドウォールとなる絶縁膜を形成し、この絶縁膜をエッチバックする。これにより、サイドウォールが形成される。次いで、サイドウォール、ゲート電極、及び素子分離膜ＳＴＩをマスクとして基板ＳＵＢに不純物を注入する。これにより、ソース及びドレインとなる不純物層が形成される。
【００１９】
次いで、基板ＳＵＢ上、素子分離膜ＳＴＩ上、及びトランジスタＴｒ１，Ｔｒ２上に、第２エッチングストッパ膜ＥＴＳ２及び絶縁膜ＩＮＳＬ４を形成する。絶縁膜ＩＮＳＬ４は、例えば酸化シリコン膜である。次いで、絶縁膜ＩＮＳＬ４にコンタクトＣＯＮ４，ＣＯＮ５，ＣＯＮ６を埋め込む。これらのコンタクトは、例えばタングステンである。次いで、絶縁膜ＩＮＳＬ４上及び各コンタクトの上に、エッチングストッパ膜ＥＴＳ３を形成する。次いで、エッチングストッパ膜ＥＴＳ３にコンタクトＣＯＮ４上に位置する開口を形成し、さらにエッチングストッパ膜ＥＴＳ３上にビット線ＢＴを形成する。
【００２０】
次いで、ビット線ＢＴ上及びエッチングストッパ膜ＥＴＳ３上に、第１絶縁膜ＩＮＳＬ１を形成し、さらに第１絶縁膜ＩＮＳＬ１にコンタクトＣＯＮ１及びコンタクトＣＯＮ２を形成する。
【００２１】
次いで、第１絶縁膜ＩＮＳＬ１上、及びコンタクトＣＯＮ１，ＣＯＮ２上に、多層絶縁層ＭＴＬを形成する。多層絶縁層ＭＴＬを構成する第２絶縁膜ＩＮＳＬ２及び第１エッチングストッパ膜ＥＴＳ１は、例えば、いずれもプラズマＣＶＤ法により形成される。この段階では、図３に示すように多層絶縁層ＭＴＬの最上層は、第１エッチングストッパ膜ＥＴＳ１になる。なお、この工程において、コンタクトＣＯＮ３、配線ＩＮＣ、及びビアＶＡも形成される。配線ＩＮＣ及びビアＶＡは、例えばダマシン法により形成される。
【００２２】
次いで、図３に示すように、多層絶縁層ＭＴＬ上にマスクパターンＭＳＫ１を形成する。次いで、マスクパターンＭＳＫ１をマスクとして多層絶縁層ＭＴＬをエッチングする。これにより、多層絶縁層ＭＴＬにはトレンチＴＮＨが形成される。
【００２３】
その後、図４のマスクパターンＭＳＫ１を除去する。上記したトレンチＴＮＨを形成する工程及びマスクパターンＭＳＫ１を除去する工程において、第２絶縁膜ＩＮＳＬ２のうちトレンチＴＮＨの側壁に面する領域には、変質層ＤＭＬが形成される。また、第１絶縁膜ＩＮＳＬ１もＳｉＣＯＨ膜で形成されているため、トレンチＴＮＨの底面に位置する第１絶縁膜ＩＮＳＬ１の上部にも、変質層ＤＭＬが形成される。変質層ＤＭＬは、ＳｉＣＯＨのメチル基が破壊され、バルクのSiCOH膜から一部の炭素が抜けて少ない状態になっている。
【００２４】
次いで、図５に示すように、変質層ＤＭＬを除去する。これにより、トレンチＴＮＨは、第１開口ＯＰ１、第２開口ＯＰ２、及び第１凹部ＤＥＰ１を積み重ねた構成になる。なお、変質層ＤＭＬの除去は、ウェットエッチング法を用いて行われる。例えばエッチング液として希フッ酸液（ＤＨＦ）を用いた場合、変質層ＤＭＬのエッチングレートは、変質していない第１絶縁膜ＩＮＳＬ１及び第２絶縁膜ＩＮＳＬ２、並びに第１エッチングストッパ膜ＥＴＳ１に対して非常に速く（例えば１００倍以上）なる。このため、トレンチＴＮＨの側面及び底面の表面積のばらつきは小さくなる。
【００２５】
次いで、図６に示すように、トレンチＴＮＨの内壁及び底面、並びに多層絶縁層ＭＴＬの上面に、下部電極ＥＬ１を形成する。下部電極ＥＬ１は、例えばＭＯＣＶＤ法によるＴｉＮ膜である。
【００２６】
次いで、図７に示すように、トレンチＴＮＨの残りの空間にフォトレジスト膜を全面に塗布し、エッチバックをおこなった後、トレンチＴＮＨ内部のみにフォトレジスト膜ＰＲ１を形成する。そしてフォトレジスト膜ＰＲ１をマスクとして下部電極ＥＬ１をエッチングする。これにより、下部電極ＥＬ１のうち多層絶縁層ＭＴＬ上に位置する部分は除去される。
【００２７】
その後、図８に示すように、フォトレジスト膜ＰＲ１を除去する。
【００２８】
次いで、図９に示すように、下部電極ＥＬ１上に誘電膜ＤＩＥ、第１金属膜ＭＴＬ１、及び第２金属膜ＭＴＬ２をこの順に形成する。例えば、誘電膜ＤＩＥは、ＡＬＤ−ＣＶＤ法によるＺｒＯ２膜、第１金属膜ＭＴＬ１は、ＭＯ−ＣＶＤ法によるＴｉＮ膜、第２金属膜ＭＴＬ２はＬＰ−ＣＶＤ法によるＷ膜である。このとき、最上層に位置する第１エッチングストッパ膜ＥＴＳ１の上にも、これらの膜が形成される。
【００２９】
その後、第２金属膜ＭＴＬ２上にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして、誘電膜ＤＩＥ、第１金属膜ＭＴＬ１、及び第２金属膜ＭＴＬ２をエッチングする。これにより、図２に示すように、誘電膜ＤＩＥ、第１金属膜ＭＴＬ１、及び第２金属膜ＭＴＬ２のうち最上増の第１エッチングストッパ膜ＥＴＳ１上に位置する部分は、トレンチＴＮＨの周囲に位置する部分を除いて除去される。そして、図２に示すように、第２金属膜ＭＴＬ２上及び最上層に位置する第１エッチングストッパ膜ＥＴＳ１上に、絶縁膜ＩＮＳＬ３を形成する。
【００３０】
以上、本実施形態によれば、トレンチＴＮＨは、第１凹部ＤＥＰ１、第１開口ＯＰ１、及び第２開口ＯＰ２を積み重ねた構成を有している。第２開口ＯＰ２及び第１凹部ＤＥＰ１は、平面視で第１開口ＯＰ１よりも大きい。このため、トレンチＴＮＨの側面の面積は大きくなり、その結果、容量素子ＣＮＤの容量は大きくなる。
【００３１】
また、第２絶縁膜ＩＮＳＬ２は、ＳｉＣＯＨ膜により形成されている。このため、図３，４に示したように、第２絶縁膜ＩＮＳＬ２に形成される変質層を除去することにより、第２開口ＯＰ２を第１開口ＯＰ１よりも大きくすることができる。変質層のエッチングレートは、変質していないＳｉＣＯＨ膜や第１エッチングストッパ膜ＥＴＳ１よりも非常に速い。よって、トレンチＴＮＨの側面の面積がばらつくことを抑制できる。その結果、容量素子ＣＮＤの容量がばらつくことを抑制できる。
【００３２】
また、第１絶縁膜ＩＮＳＬ１にもトレンチＴＮＨが入り込んでいる。このため、容量素子ＣＮＤの容量をさらに大きくすることができる。そして第１絶縁膜ＩＮＳＬ１もＳｉＣＯＨ膜で形成されているため、トレンチＴＮＨのうち第１絶縁膜ＩＮＳＬ１に位置する部分は、第１絶縁膜ＩＮＳＬ１に形成された変質層を除去することによって形成することができる。このため、容量素子ＣＮＤの容量がばらつくことを抑制できる。
【００３３】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＤが有する容量素子ＣＮＤの構成を示す断面図である。本実施形態によって製造される半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００３４】
まず、第１絶縁膜ＩＮＳＬ１は、例えば、酸化シリコン膜である。そして、第１絶縁膜ＩＮＳＬ１と最下層の第１エッチングストッパ膜ＥＴＳ１の間には、エッチングストッパ膜ＥＴＳ４が形成されている。エッチングストッパ膜ＥＴＳ４は、トレンチＴＮＨを形成するときにエッチングストッパとして機能する。このため、トレンチＴＮＨはエッチングストッパ膜ＥＴＳ４を貫通していない、そして、第１絶縁膜ＩＮＳＬ１には第１凹部ＤＥＰ１が形成されていない。なお、エッチングストッパ膜ＥＴＳ４は、例えば窒化シリコン膜である。
【００３５】
図１１及び図１２は、図１０に示した半導体装置ＳＤの製造方法を示す断面図である。まず図１１に示すように、多層絶縁層ＭＴＬにトレンチＴＮＨを形成するまでの工程は、第１絶縁膜ＩＮＳＬ１として酸化シリコン膜を形成する点、及び第１絶縁膜ＩＮＳＬ１上にエッチングストッパ膜ＥＴＳ４と第１エッチングストッパ膜ＥＴＳ１をこの順に積層させる点を除いて、第１の実施形態と同様である。また、第１絶縁膜ＩＮＳＬ１はエッチングストッパ膜ＥＴＳ４で保護されている。このため、第１絶縁膜ＩＮＳＬ１が酸化シリコン膜やＳｉＣＯＨ膜であったとしても、第１絶縁膜ＩＮＳＬ１には変質層ＤＭＬが形成されない。
【００３６】
次いで図１２に示すように、変質層ＤＭＬを除去する。この工程は、第１の実施形態において、第１凹部ＤＥＰ１が形成されない点を除いて、図５を用いて説明した通りである。
【００３７】
その後の工程は、第１の実施形態と同様である。
【００３８】
本実施形態によっても、容量素子ＣＮＤの容量を大きくすることができ、かつ、容量素子ＣＮＤの容量がばらつくことを抑制できる。また、第１絶縁膜ＩＮＳＬ１として、実績がある酸化シリコン膜を用いることができるため、第１の実施形態に比べて、コンタクト抵抗の信頼性は高くる。
【００３９】
（第３の実施形態）
図１３は、第３の実施形態に係る半導体装置ＳＤが有する容量素子ＣＮＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、容量素子ＣＮＤの下部電極ＥＬ１が最上層の第１エッチングストッパ膜ＥＴＳ１のうちトレンチＴＮＨの周囲に位置する部分の上にも形成されている点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様である。
【００４０】
本実施形態に係る半導体装置ＳＤの製造方法は、図７に示したフォトレジスト膜ＰＲ１の形状を除いて、第１の実施形態と同様である。
【００４１】
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。また、最上層の第１エッチングストッパ膜ＥＴＳ１の一部上にも容量素子ＣＮＤが形成されているため、容量素子ＣＮＤの容量を増やすことができる。
【００４２】
（第４の実施形態）
図１４は、第４の実施形態に係る半導体装置ＳＤが有する容量素子ＣＮＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４３】
まず、多層絶縁層ＭＴＬに含まれる複数の第２絶縁膜ＩＮＳＬ２のうち最も上層に位置する第２絶縁膜ＩＮＳＬ２には、第２凹部ＤＥＰ２が形成されている。第２凹部ＤＥＰ２は、一部はトレンチＴＮＨと一体化しているが、他の一部は容量素子ＣＮＤの周囲に位置する領域に残っている。そしてこの残っている部分には、第３絶縁膜ＩＮＳＬ５が埋め込まれている。第３絶縁膜ＩＮＳＬ５は、例えば酸化シリコン膜である。そして第３絶縁膜ＩＮＳＬ５の上面は、上部電極ＥＬ２の上面と同一面を形成している。なお本図に示す例では、多層絶縁層ＭＴＬの最上層に位置する第１エッチングストッパ膜ＥＴＳ１の上面も、上部電極ＥＬ２の上面と同一面を形成している。
【００４４】
図１５〜図２１は、図１４に示した半導体装置ＳＤの製造方法を説明するための断面図である。本実施形態に係る半導体装置ＳＤの製造方法は、多層絶縁層ＭＴＬを形成するまでの工程は、第１又は第２の実施形態と同様である。
【００４５】
図１５に示すように、多層絶縁層ＭＴＬを形成した後、多層絶縁層ＭＴＬ上にマスクパターン（図示せず）を形成する。次いで、多層絶縁層ＭＴＬのうち最上層の第１エッチングストッパ膜ＥＴＳ１、及びその下の第２絶縁膜ＩＮＳＬ２の一部を除去する。これにより、第２凹部ＤＥＰ２が形成される。本図に示す状態において、第２凹部ＤＥＰ２は、トレンチＴＮＨが形成される領域及びその周囲に設けられている。なお、第２凹部ＤＥＰ２の側面は、上に行くにつれて第２凹部ＤＥＰ２の面積が広がる方向に傾斜している。その後、マスクパターンを除去する。
【００４６】
次いで、第２凹部ＤＥＰ２の底面及び側面、並びに第１エッチングストッパ膜ＥＴＳ１上に、絶縁膜ＩＮＳＬ６を形成する。絶縁膜ＩＮＳＬ６は例えばＳｉＣＯＨ膜である。絶縁膜ＩＮＳＬ６の膜厚は、第２凹部ＤＥＰ２の深さよりも浅い。
【００４７】
次いで、図１６に示すように、多層絶縁層ＭＴＬ及び絶縁膜ＩＮＳＬ６に、トレンチＴＮＨを形成する。この工程は、第１の実施形態において図３を用いて説明したとおりである。そして、第１又は第２の実施形態と同様の場所に、変質層ＤＭＬが形成される。なお、絶縁膜ＩＮＳＬ６の存在により、第２凹部ＤＥＰ２の側面に変質層ＤＭＬが形成されることは抑制される。
【００４８】
次いで図１７に示すように、変質層ＤＭＬを除去する。この工程において、絶縁膜ＩＮＳＬ６のうち変質層ＤＭＬとなっている部分も除去される。
【００４９】
次いで図１８に示すように、トレンチTNH内のみにあるフォトレジスト膜ＰＲ１を用いて、トレンチＴＮＨ内に下部電極ＥＬ１を形成する。この工程は、第１の実施形態において図７を用いて説明した通りである。なお、図１８に示す例では、下部電極ＥＬ１は、トレンチＴＮＨ内に位置しているが、第２凹部ＤＥＰ２の底面には延伸していない。
【００５０】
次いで図１９に示すように、誘電膜ＤＩＥ、第１金属膜ＭＴＬ１、及び第２金属膜ＭＴＬ２を形成する。これらの形成方法は、第１の実施形態において図９を用いて説明した通りである。
【００５１】
次いで図２０に示すように、第２金属膜ＭＴＬ２上にマスクパターンＭＳＫ２を形成し、マスクパターンＭＳＫ２をマスクとして、第２金属膜ＭＴＬ２、第１金属膜ＭＴＬ１、及び誘電膜ＤＩＥをエッチングする。これにより、第２金属膜ＭＴＬ２、第１金属膜ＭＴＬ１、及び誘電膜ＤＩＥは、第２凹部ＤＥＰ２の側面上、第２凹部ＤＥＰ２の底面のうち側面近傍に位置する領域の上、及び第１エッチングストッパ膜ＥＴＳ１上に位置する部分が除去される。これにより、第２凹部ＤＥＰ２は、容量素子ＣＮＤの周囲に位置する部分が露出する。
【００５２】
次いで図２１に示すように、第２金属膜ＭＴＬ２上、第２凹部ＤＥＰ２内、及び第１エッチングストッパ膜ＥＴＳ１上に、第３絶縁膜ＩＮＳＬ５を形成する。
【００５３】
その後、第３絶縁膜ＩＮＳＬ５のうち第１エッチングストッパ膜ＥＴＳ１上に位置する部分及び第２金属膜ＭＴＬ２上に位置する部分を、例えばＣＭＰ法を用いて除去する。このようにして、図１４に示した半導体装置ＳＤが形成される。
【００５４】
なお、図１４に示した半導体装置ＳＤにおいて、第２金属膜ＭＴＬ２上に第３絶縁膜ＩＮＳＬ５が残っていても良い。この場合、第３絶縁膜ＩＮＳＬ５の上面は第１エッチングストッパ膜ＥＴＳ１の上面と同一面を形成する。
【００５５】
本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。また、最上層の第２絶縁膜ＩＮＳＬ２には第２凹部ＤＥＰ２が形成されているため、容量素子ＣＮＤの上面を、第２凹部ＤＥＰ２が形成されていない場合と比較して下に位置させることができる。そして、第２凹部ＤＥＰ２のうち容量素子ＣＮＤが形成されていない部分には、第３絶縁膜ＩＮＳＬ５が埋め込まれている。そして、第３絶縁膜ＩＮＳＬ５の上面は、上部電極ＥＬ２の上面と同一面を形成している。このため、容量素子ＣＮＤが形成されている層の上面の平坦性を向上させることができる。上部電極ＥＬ２の上面が最上層の第１エッチングストッパ膜ＥＴＳ１の上面と同一面になっているとき、容量素子ＣＮＤが形成されている層の上面の平坦性は特に向上する。
【００５６】
（第５の実施形態）
図２２は、第５の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第３の実施形態に係る半導体装置ＳＤと同様である。
【００５７】
まず、第２凹部ＤＥＰ２は、最上層の第２絶縁膜ＩＮＳＬ２を貫通している。そして、下部電極ＥＬ１、誘電膜ＤＩＥ、及び上部電極ＥＬ２の端部は、上から２番目の第１エッチングストッパ膜ＥＴＳ１上に位置している。また、下部電極ＥＬ１の端部は、下部電極ＥＬ１の他の部分よりも厚くなっている。そして誘電膜ＤＩＥ及び上部電極ＥＬ２は、この端部の上部及び両側面に形成されている。
【００５８】
図２３〜図２８は、図２２に示した半導体装置ＳＤの製造方法を示す断面図である。図２３に示すように、第２凹部ＤＥＰ２を形成するまでの工程は、第３の実施形態と同様である。なお、本図に示す状態において、第２凹部ＤＥＰ２は最上層の第２絶縁膜ＩＮＳＬ２を貫通していない。また下部電極ＥＬ１の端部は、第２凹部ＤＥＰ２の底部に位置するトレンチＴＮＨの側面に沿っている。トレンチＴＮＨのこの側面は、最上層の第２絶縁膜ＩＮＳＬ２によって形成されている。
【００５９】
第２凹部ＤＥＰ２を形成した後、図２４に示すようにフォトレジスト膜ＰＲ２を形成する。フォトレジスト膜ＰＲ２は、第２凹部ＤＥＰ２の側面の少なくとも上部を覆っているが、第２凹部ＤＥＰ２の底面は覆っていない。
【００６０】
次いで図２５に示すように、フォトレジスト膜ＰＲ２をマスクとして、第２絶縁膜ＩＮＳＬ２をエッチングする。これにより第２凹部ＤＥＰ２は深くなり、第２絶縁膜ＩＮＳＬ２を貫通する。この状態において、第２凹部ＤＥＰ２の底面には第１エッチングストッパ膜ＥＴＳ１が露出している。そして下部電極ＥＬ１の端部は、第１エッチングストッパ膜ＥＴＳ１上で厚くなった状態になる。次いで、フォトレジスト膜ＰＲ２を除去する。
【００６１】
その後、図２６に示すように、次いで誘電膜ＤＩＥ、第１金属膜ＭＴＬ１、及び第２金属膜ＭＴＬ２を形成する。次いで、第２金属膜ＭＴＬ２上にフォトレジスト膜ＰＲ３を形成する。フォトレジスト膜ＰＲ３は、第２金属膜ＭＴＬ２、第１金属膜ＭＴＬ１、及び誘電膜ＤＩＥのうち容量素子ＣＮＤとなる部分を覆っている。
【００６２】
次いで、図２７に示すように、フォトレジスト膜ＰＲ３をマスクとして、第２金属膜ＭＴＬ２、第１金属膜ＭＴＬ１、及び誘電膜ＤＩＥをエッチングする。これにより、容量素子ＣＮＤが形成される。
【００６３】
その後、図２８に示すように、フォトレジスト膜ＰＲ３を除去する。次いで、第２凹部ＤＥＰ２内、第２金属膜ＭＴＬ２上、及び最上層の第１エッチングストッパ膜ＥＴＳ１上に、第３絶縁膜ＩＮＳＬ５を形成する。
【００６４】
その後、第３絶縁膜ＩＮＳＬ５のうち第１エッチングストッパ膜ＥＴＳ１上に位置する部分及び第２金属膜ＭＴＬ２上に位置する部分を、例えばＣＭＰ法を用いて除去する。このようにして、図２２に示した半導体装置ＳＤが形成される。
【００６５】
なお、図２２に示した半導体装置ＳＤにおいて、第２金属膜ＭＴＬ２上に第３絶縁膜ＩＮＳＬ５が残っていても良い。
【００６６】
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また、下部電極ＥＬ１の端部は、下部電極ＥＬ１の他の部分よりも厚くなっている。そして誘電膜ＤＩＥ及び上部電極ＥＬ２は、この端部の上部及び両側面に形成されている。このため、容量素子ＣＮＤの容量をさらに大きくすることができる。
【００６７】
（第６の実施形態）
図２９は、第６の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第４の実施形態に係る半導体装置ＳＤと同様の構成である。
【００６８】
まず、第２凹部ＤＥＰ２は、少なくとも、最上層に位置する絶縁膜ＩＮＳＬ２、この第２絶縁膜ＩＮＳＬ２の下に位置する第１エッチングストッパ膜ＥＴＳ１、及び上から２層目の第２絶縁膜ＩＮＳＬ２にわたって形成されている。そして第２凹部ＤＥＰ２の側面には、下部電極ＥＬ１のうちトレンチＴＮＨとは逆側の面が位置している。そしてこの面の上にも、誘電膜ＤＩＥ及び上部電極ＥＬ２が積層されている。詳細には、誘電膜ＤＩＥ及び上部電極ＥＬ２は、下部電極ＥＬ１の端部から第２凹部ＤＥＰ２に入り込み、下部電極ＥＬ１のうちトレンチＴＮＨとは逆側の面上まで延伸している。
【００６９】
このような構造は、例えば第４の実施形態の図２４及び図２５で示した工程において、第２凹部ＤＥＰ２を深く形成することにより、実現できる。
【００７０】
本実施形態によっても、第４の実施形態と同様の効果を得ることができる。また、下部電極ＥＬ１の表面のうち誘電膜ＤＩＥ及び上部電極ＥＬ２が積層されている領域は増える。このため、容量素子ＣＮＤの容量をさらに大きくすることができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記した容量素子ＣＮＤは、メモリ以外の用途で用いられても良い。
【符号の説明】
【００７２】
ＢＴ ビット線
ＣＮＤ 容量素子
ＣＯＮ１ コンタクト
ＣＯＮ２ コンタクト
ＣＯＮ３ コンタクト
ＣＯＮ４ コンタクト
ＣＯＮ５ コンタクト
ＣＯＮ６ コンタクト
ＤＥＰ１ 第１凹部
ＤＥＰ２ 第２凹部
ＤＩＥ 誘電膜
ＤＭＬ 変質層
ＥＬ１ 下部電極
ＥＬ２ 上部電極
ＥＴＳ１ 第１エッチングストッパ膜
ＥＴＳ２ 第２エッチングストッパ膜
ＥＴＳ３ エッチングストッパ膜
ＥＴＳ４ エッチングストッパ膜
ＩＮＣ 配線
ＩＮＳＬ１ 第１絶縁膜
ＩＮＳＬ２ 絶縁膜
ＩＮＳＬ３ 絶縁膜
ＩＮＳＬ４ 絶縁膜
ＩＮＳＬ５ 第３絶縁膜
ＩＮＳＬ６ 絶縁膜
ＭＳＫ１ マスクパターン
ＭＳＫ２ マスクパターン
ＭＴＬ 多層絶縁層
ＭＴＬ１ 第１金属膜
ＭＴＬ２ 第２金属膜
ＯＰ１ 第１開口
ＯＰ２ 第２開口
ＰＲ１ フォトレジスト膜
ＰＲ２ フォトレジスト膜
ＰＲ３ フォトレジスト膜
ＳＤ 半導体装置
ＳＴＩ 素子分離膜
ＳＵＢ 基板
ＴＮＨ トレンチ
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
【図１】
2014075504.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2014075504.tif 000020
【図１９】
2014075504.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2014075504.tif 000028
【図２７】
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【図２８】
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【図２９】
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