(57)【要約】【課題】貫通ビア形成用のドライエッチングによる金属配線の腐食を防止することのできる半導体装置およびその製造方法を提供する。【解決手段】実施形態の半導体装置は、絶縁層１４に支持基板２１が接合されていて、第１層の金属配線Ｍ１にコンタクトＣ１を介して接続されたポリシリコン電極１と、ＢＯＸ層（埋め込み酸化膜）１１、ｐ＋層１２およびｎエピタキシャル層１３からなる半導体基板の裏面からこの半導体基板を貫通してポリシリコン電極１まで開孔された貫通ビア２と、上述の半導体基板の裏面に設けられ、貫通ビア２内に堆積された金属３ａによりポリシリコン電極１に接続されたパッド３と、を備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面上に金属配線を挟んで絶縁層が形成され、前記絶縁層の上面に支持基板が接合された半導体装置であって、
コンタクトを介して前記金属配線に接続されたポリシリコン電極と、
前記半導体基板の裏面から前記半導体基板を貫通して前記ポリシリコン電極まで開孔された貫通ビアと、
前記半導体基板の前記裏面に設けられ、前記貫通ビア内に堆積された金属により前記ポリシリコン電極に接続されたパッドと
を備えることを特徴とする半導体装置。
【請求項２】
前記ポリシリコン電極、前記貫通ビアおよび前記パッドが、裏面照射型イメージセンサの画素周辺部に形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ポリシリコン電極が、シリサイド化されている
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板の表面上に絶縁層を形成する工程と、
前記絶縁層の上面にポリシリコン電極を形成する工程と、
コンタクトを介して前記ポリシリコン電極に接続される金属配線を形成する工程と、
前記金属配線の周囲に前記絶縁層をさらに形成する工程と、
前記絶縁層の上面に支持基板を接合する工程と、
前記半導体基板の裏面を薄膜化する工程と、
前記半導体基板の裏面から前記半導体基板を貫通して前記ポリシリコン電極に達する貫通ビアを形成する工程と、
前記貫通ビア内に金属を堆積させて、前記ポリシリコン電極に接続されるパッドを前記半導体基板の前記裏面に形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記ポリシリコン電極を形成する工程において、ＭＯＳＦＥＴのポリシリコンゲート電極も同時に形成する
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ポリシリコン電極をシリサイド化する工程をさらに備える
ことを特徴とする請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記半導体装置が、裏面照射型イメージセンサである
ことを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
固体撮像素子を含む半導体装置として、裏面照射型ＣＭＯＳイメージセンサがある。裏面照射型ＣＭＯＳイメージセンサでは、電極層および配線層などが配置されていない基板の裏面側から光が入射され、フォトダイオードによって光電変換された信号が、基板の外側へ出力される。
【０００３】
この光電変換された信号を基板の裏面側へ出力する場合、基板の裏面側に電極が設けられ、基板を貫通する貫通ビアによって金属配線層との接続が行われる。
【０００４】
そのため、従来、金属配線層が形成された基板表面側に支持基板を接合して基板強度を強化した後に基板裏面側を研磨し、裏面側を薄膜化した上で、基板裏面側からドライエッチングによる貫通ビアの開孔が行われている。このドライエッチングには、フッ素が含まれるエッチングガスを用いることが一般的である。
【０００５】
したがって、従来、貫通ビアのエッチングが金属配線層に達すると、開孔先の配線層の金属がフッ素により腐食される、という問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１４６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、貫通ビア形成用のドライエッチングによる金属配線の腐食を防止することのできる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、半導体基板の表面上に金属配線を挟んで絶縁層が形成され、前記絶縁層の上面に支持基板が接合されている半導体装置であって、コンタクトを介して前記金属配線に接続されたポリシリコン電極を備える。前記半導体基板の裏面から前記半導体基板を貫通して前記ポリシリコン電極まで開孔された貫通ビアを備える。前記半導体基板の前記裏面に設けられ、前記貫通ビア内に堆積された金属により前記ポリシリコン電極に接続されたパッドを備える。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態の半導体装置の構成の例を示す断面図。
【図２】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図３】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図４】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図５】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図６】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図７】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図８】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図９】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図１０】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図１１】第１の実施形態の半導体装置の製造方法を説明するための断面図。
【図１２】第２の実施形態の半導体装置の製造方法を説明するための断面図。
【図１３】第２の実施形態の半導体装置の製造方法を説明するための断面図。
【図１４】第２の実施形態の半導体装置の構成の例を示す断面図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１１】
（第１の実施形態）
図１は、第１の実施形態の半導体装置の構成の例を示す断面図である。ここでは、半導体装置として、裏面照射型のイメージセンサを例にとる。裏面照射型のイメージセンサは、半導体基板の裏面側に受光面を有する画素部と、画素周辺部とにより構成されるが、ここでは、画素部の説明は省略し、画素周辺部についてのみ説明する。なお、図１では、半導体基板の裏面側を上に向けた形で示している。
【００１２】
この画素周辺部において、本実施形態の半導体装置では、支持基板２１が接合された絶縁層１４中に、第１層の金属配線Ｍ１、第２層の金属配線Ｍ２および第３層の金属配線Ｍ３が積層形成される。
【００１３】
本実施形態の半導体装置は、第１層の金属配線Ｍ１にコンタクトＣ１を介して接続されたポリシリコン電極１と、ＢＯＸ層（埋め込み酸化膜）１１、ｐ＋層１２およびｎエピタキシャル層１３からなる半導体基板の裏面からこの半導体基板を貫通してポリシリコン電極１まで開孔された貫通ビア２と、上述の半導体基板の裏面に設けられ、貫通ビア２内に堆積された金属３ａによりポリシリコン電極１に接続されたパッド３と、を備える。
【００１４】
また、画素周辺部には、ＭＯＳＦＥＴ１００が形成されている。このＭＯＳＦＥＴ１００は、ソース領域１０１およびドレイン領域１０２と、ポリシリコン電極１の形成工程にて形成されたゲートポリシリコン電極１０３と、を有する。
【００１５】
そのほか、本実施形態の半導体装置では、ＢＯＸ層１１の上面にＳｉＮ層３１が形成され、ＳｉＮ層３１の上面および貫通ビア２の側壁にＳｉＯ２層３２が形成されている。
【００１６】
次に、本実施形態の半導体装置の製造方法について、図２〜図１１に示す断面図を用いて説明する。
【００１７】
まず、図２に示すように、シリコン基板１０上にＢＯＸ層１１、ｐ＋層１２およびｎエピタキシャル層１３を順次形成し、さらに絶縁層１４を形成した後に、この絶縁層１４の上にポリシリコン電極１およびゲートポリシリコン電極１０３を形成する。
【００１８】
その後、ゲートポリシリコン電極１０３の両側には、不純物のイオン打ち込みにより、ＭＯＳＦＥＴ１００のソース領域１０１およびドレイン領域１０２を形成する。
【００１９】
次に、図３に示すように、ポリシリコン電極１の周辺に絶縁層１４をさらに形成し、ポリシリコン電極１上の絶縁層１４にコンタクトＣ１を形成後、このコンタクトＣ１上に第１の金属配線Ｍ１を形成する。
【００２０】
これにより、ポリシリコン電極１は、コンタクトＣ１を介して、第１層の金属配線Ｍ１と接続される。
【００２１】
その後、絶縁層１４と金属配線層が交互に積層され、図４に示すように、絶縁層１４中に、第１層の金属配線Ｍ１、第２層の金属配線Ｍ２および第３層の金属配線Ｍ３が積層された、多層配線構造が形成される。
【００２２】
次に、図５に示すように、絶縁層１４の上に支持基板２１が接合される。このとき、接合には、低温直接接合法を用いる。
【００２３】
次に、図６に示すように、支持基板２１が下となるように上下を反転させた後に、エッチングによりシリコン基板１０を除去し、さらに、エッチングによりＢＯＸ層１１を薄膜化する。
【００２４】
次に、図７に示すように、ＢＯＸ層１１の上に、ＣＶＤ法によりＳｉＮ層３１を形成する。
【００２５】
次に、図８に示すように、エッチングガスを用いたドライエッチングにより、ＳｉＮ層３１、ＢＯＸ層１１、ｐ＋層１２およびｎエピタキシャル層１３を開孔し、半導体基板裏側からポリシリコン電極１に至る貫通ビア２を形成する。
【００２６】
次に、図９に示すように、ＳｉＮ層３１の上面および貫通ビア２の側壁に、ＣＶＤ法によりＳｉＯ２層３２を形成する。
【００２７】
次に、図１０に示すように、貫通ビア２の底面のＳｉＮ層３１を除去する。
【００２８】
最後に、図１１に示すように、貫通ビア２の内側およびＳｉＯ２層３２の上面に金属３ａを堆積させ、ポリシリコン電極１に接続するパッド３を形成する。
【００２９】
上述したように、本実施形態では、ポリシリコン電極１を開孔先として、半導体基板裏側からの貫通ビア２の開孔を行う。このとき、ポリシリコンはフッ素に対する耐性があるので、貫通ビアの形成に、フッ素を含むエッチングガスを用いたドライエッチングを行っても、ポリシリコン電極１がフッ素によって腐食されることはない。
【００３０】
このような本実施形態によれば、金属配線を開孔先とする貫通ビアを形成しないので、貫通ビア形成用のドライエッチングによる金属配線の腐食を防止することができる。
【００３１】
また、金属配線よりも半導体基板裏側に近い位置に形成されたポリシリコン電極を開孔先とするので、貫通ビア形成時のエッチングの深さを浅くすることができ、エッチング時間を短くすることができる。
【００３２】
（第２の実施形態）
第１の実施形態では、貫通ビアの開孔先をポリシリコン電極としている。そのため、従来の貫通ビアの開孔先を金属配線層とする方法よりも、開孔先電極の抵抗値が高くなる懸念がある。
【００３３】
そこで、本実施形態では、ポリシリコンの低抵抗化技術であるシリサイド化技術を用いてポリシリコン電極をシリサイド化し、貫通ビアの開孔先電極の抵抗値を低下させる例を示す。
【００３４】
このポリシリコン電極のシリサイド化のために、本実施形態では、第１の実施形態の製造方法の図２で示した工程の後に、図１２および図１３の断面図で示す工程を追加する。
【００３５】
先述したように、図２で示した工程では、絶縁層１４の上へのポリシリコン電極１およびゲートポリシリコン電極１０３の形成と、ＭＯＳＦＥＴ１００のソース領域１０１およびドレイン領域１０２の形成が行われる。
【００３６】
この工程の後、本実施形態では、図１２に示すように、上面の全面にＴｉなどの高融点金属４１を堆積する。次いで、熱処理を行って、Ｓｉと接している部分、すなわち、ポリシリコン電極１、ゲートポリシリコン電極１０３およびソース領域１０１、ドレイン領域１０２の表面を選択的にシリサイド化する。その後、シリサイド化していない未反応の高融点金属４１をエッチングで除去する。
【００３７】
図１３に、この未反応の高融点金属４１の除去後の断面図を示す。上述のシリサイド化により、本実施形態では、シリサイド化ポリシリコン電極１Ａが形成される。
【００３８】
また、ＭＯＳＦＥＴとしては、シリサイド化ゲートポリシリコン電極１０３Ａおよびシリサイド化ソース領域１０１Ａ、シリサイド化ドレイン領域１０２Ａにより構成される、サリサイド構造のＭＯＳＦＥＴ１００Ａが形成される。
【００３９】
シリサイド化工程終了後は、第１の実施形態と同じく、図３〜図１１で示した工程を実行する。
【００４０】
図１４に、製造終了後の本実施形態の半導体装置の構成の例を示す。図１４に示すように、本実施形態の半導体装置では、貫通ビア２の開孔先が、シリサイド化ポリシリコン電極１Ａとなる。
【００４１】
このような本実施形態によれば、貫通ビア２の開孔先をシリサイド化ポリシリコン電極１Ａとするので、貫通ビアの開孔先電極の抵抗値を低下させることができる。これにより、例えば、信号伝送時の配線遅延の増加を抑制することができる。
【００４２】
また、第１の実施形態と同様、貫通ビア形成用のドライエッチングによる金属配線の腐食を防止することができるとともに、貫通ビア形成時のエッチングの深さを浅くすることができるので、エッチング時間を短くすることができる。
【００４３】
以上説明した少なくとも１つの実施形態の半導体装置およびその製造方法によれば、貫通ビア形成用のドライエッチングによる金属配線の腐食を防止することができる。
【００４４】
また、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１  ポリシリコン電極
１Ａ  シリサイド化ポリシリコン電極
２  貫通ビア
３  パッド
３ａ  金属
１０  シリコン基板
１１  ＢＯＸ層
１２  ｐ＋層
１３  ｎエピタキシャル層
１４  絶縁層
２１  支持基板
３１  ＳｉＮ層
３２  ＳｉＯ２層
４１  高融点金属
１００  ＭＯＳＦＥＴ
１０１  ソース領域
１０２  ドレイン領域
１０３  ゲートポリシリコン電極
１００Ａ  サリサイド構造のＭＯＳＦＥＴ
１０１Ａ  シリサイド化ソース領域
１０２Ａ  シリサイド化ドレイン領域
１０３Ａ  シリサイド化ゲートポリシリコン電極
Ｃ１  コンタクト
Ｍ１  第１層の金属配線
Ｍ２  第２層の金属配線
Ｍ３  第３層の金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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