(57)【要約】【課題】従来のフリップフロップ回路よりも消費電力を低減したフリップフロップ回路を提供する。また、従来のフリップフロップ回路よりもトランジスタ数を削減し、占有面積を縮小したフリップフロップ回路を提供する。【解決手段】Ｈｉｇｈレベルの電位で導通させたい箇所にｎチャネル型のトランジスタを用い、Ｌｏｗレベルの電位で導通させたい箇所にｐチャネル型のトランジスタを用いることで、フリップフロップ回路をクロック信号の反転信号を用いずクロック信号のみで駆動し、かつ、フリップフロップ回路中のクロック信号で駆動するトランジスタ数を低減する。【選択図】図１
2014075785.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子および第２の入力端子と、
第１のインバータ、第２のインバータ、第３のインバータ、第４のインバータおよび第５のインバータと、
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタおよび第５のトランジスタと、
出力端子と、を有し、
前記第１の入力端子は、前記第１のインバータの入力端子と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のインバータの入力端子および前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のインバータの出力端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのソースまたはドレインの一方および前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第３のインバータの入力端子および前記第４のインバータの出力端子と電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記出力端子、前記第３のインバータの出力端子および前記第４のインバータの入力端子と電気的に接続され、
前記第２の入力端子は、前記第５のインバータの入力端子と電気的に接続され、
前記第５のインバータの出力端子は、前記第１のトランジスタのゲート、前記第２のトランジスタのゲートおよび前記第３のトランジスタのゲートと電気的に接続されるフリップフロップ回路。
【請求項２】
請求項１に記載のフリップフロップ回路において、
前記第３のトランジスタの極性は、前記第１のトランジスタ、前記第２のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタの極性と異なるフリップフロップ回路。
【請求項３】
請求項２に記載のフリップフロップ回路において、
前記第３のトランジスタは、ｐチャネル型のトランジスタであるフリップフロップ回路。
【請求項４】
第１の入力端子および第２の入力端子と、
第１のインバータ、第２のインバータ、第３のインバータ、第４のインバータおよび第５のインバータと、
第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタおよび第５のトランジスタと、
出力端子と、を有し、
前記第１の入力端子は、前記第１のインバータの入力端子と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のインバータの入力端子および前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第２のインバータの出力端子は、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第１のトランジスタのソースまたはドレインの他方は、前記第４のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソースまたはドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソースまたはドレインの一方は、前記第３のトランジスタのソースまたはドレインの一方および前記第５のトランジスタのソースまたはドレインの一方と電気的に接続され、
前記第３のトランジスタのソースまたはドレインの他方は、低電位電源線と電気的に接続され、
前記第４のトランジスタのソースまたはドレインの他方は、前記第３のインバータの入力端子および前記第４のインバータの出力端子と電気的に接続され、
前記第５のトランジスタのソースまたはドレインの他方は、前記出力端子、前記第３のインバータの出力端子および前記第４のインバータの入力端子と電気的に接続され、
前記第２の入力端子は、前記第５のインバータの入力端子と電気的に接続され、
前記第５のインバータの出力端子は、前記第１のトランジスタのゲート、前記第２のトランジスタのゲートおよび前記第３のトランジスタのゲートと電気的に接続されるフリップフロップ回路。
【請求項５】
請求項４に記載のフリップフロップ回路において、
前記第３のトランジスタの極性は、前記第１のトランジスタ、前記第２のトランジスタ、前記第４のトランジスタおよび前記第５のトランジスタの極性と異なるフリップフロップ回路。
【請求項６】
請求項５に記載のフリップフロップ回路において、
前記第３のトランジスタは、ｎチャネル型のトランジスタであるフリップフロップ回路。
【請求項７】
請求項１乃至請求項６のいずれか一に記載のフリップフロップ回路において、
前記第１のトランジスタおよび前記第２のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタであるフリップフロップ回路。
【請求項８】
請求項１乃至請求項７のいずれか一に記載のフリップフロップ回路を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路に関する。また、該フリップフロップ回路を有する半導体装置に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいう。
【背景技術】
【０００２】
フリップフロップ回路は、特定の論理状態（以下、データともいう）を一時的に保持することが可能な回路であり、各種半導体装置内において利用されている。例えば、半導体装置内に設けられた記憶回路に対してデータの書き込みまたは読み出しを行う際に、当該データを一時的に保持する回路として利用されている。
【０００３】
上述したフリップフロップ回路には、様々な構成があり、例えば、図１１（Ａ）に示すＤフリップフロップ回路などが知られている。
【０００４】
図１１（Ａ）に示すようなＤフリップフロップ回路は、インバータ１０、トランスファーゲート１２、クロックドインバータ１４、インバータ２０およびインバータ２２を用いて構成されている。また、図１１（Ａ）中の「ＣＬＫ＿ＩＮ」と「ＣＬＫＢ＿ＩＮ」は、クロック信号とクロック信号の反転信号を表しており、クロック信号ＣＬＫがインバータ２０に入力され、インバータ２０はクロック信号ＣＬＫの反転信号ＣＬＫＢ＿ＩＮを出力し、クロック信号ＣＬＫの反転信号ＣＬＫＢ＿ＩＮがインバータ２２に入力され、インバータ２２はクロック信号ＣＬＫ＿ＩＮを出力する。クロック信号ＣＬＫ＿ＩＮおよびクロック信号ＣＬＫの反転信号ＣＬＫＢ＿ＩＮは、トランスファーゲート１２およびクロックドインバータ１４にそれぞれ入力される。
【０００５】
また、インバータ１０、インバータ２０およびインバータ２２の構成は図１１（Ｂ）、トランスファーゲート１２の構成は図１１（Ｃ）、クロックドインバータ１４の構成は図１１（Ｄ）のようになっており、図１１（Ａ）に示すＤフリップフロップ回路には、インバータが５個、トランスファーゲートが２個、クロックドインバータが２個あり、２×５個＋２×２個＋４×２個の合計２２個のトランジスタによって構成されている。（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２７２９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
２２個のトランジスタのうち、クロック信号とクロック信号の反転信号で駆動するトランジスタが、Ｄフリップフロップ回路全体で１２個（クロック信号ＣＬＫ＿ＩＮ（またはクロック信号ＣＬＫの反転信号ＣＬＫＢ＿ＩＮ）生成用のインバータの２個×２＋トランスファーゲートの２個×２＋クロックドインバータの２個×２）ある。Ｄフリップフロップ回路を含む半導体装置の電源をオンにしている間、クロック信号およびクロック信号の反転信号は絶えず送り出されているため、半導体装置全体の電力消費が増大していた。
【０００８】
また、２２個のトランジスタを用いてＤフリップフロップ回路が構成されているため、たとえば、Ｄフリップフロップ回路をＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）のレジスタとして使用した場合、ＣＰＵのチップ面積が大きくなってしまっていた。
【０００９】
上述した点に鑑み、本発明の一態様は、従来のフリップフロップ回路よりも消費電力を低減することができるフリップフロップ回路を提供することを課題の一とする。
【００１０】
また、本発明の一態様は、従来のフリップフロップ回路よりもトランジスタ数を削減し、占有面積を縮小したフリップフロップ回路を提供することを課題の一とする。
【課題を解決するための手段】
【００１１】
トランジスタの極性に着目し、Ｈｉｇｈレベルの電位で導通させたい箇所にｎチャネル型のトランジスタを用い、Ｌｏｗレベルの電位で導通させたい箇所にｐチャネル型のトランジスタを用いることで、フリップフロップ回路をクロック信号の反転信号を用いずクロック信号のみで駆動し、かつ、フリップフロップ回路中のクロック信号で駆動するトランジスタ数を低減する。
【００１２】
本発明の一態様は、第１の入力端子および第２の入力端子と、第１のインバータ、第２のインバータ、第３のインバータ、第４のインバータおよび第５のインバータと、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタおよび第５のトランジスタと、出力端子と、を有し、第１の入力端子は、第１のインバータの入力端子と電気的に接続され、第１のインバータの出力端子は、第２のインバータの入力端子および第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のインバータの出力端子は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第４のトランジスタのゲートと電気的に接続され、第２のトランジスタのソースまたはドレインの他方は、第５のトランジスタのゲートと電気的に接続され、第３のトランジスタのソースまたはドレインの一方は、高電位電源線と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、第４のトランジスタのソースまたはドレインの一方および第５のトランジスタのソースまたはドレインの一方と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第３のインバータの入力端子および第４のインバータの出力端子と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、出力端子、第３のインバータの出力端子および第４のインバータの入力端子と電気的に接続され、第２の入力端子は、第５のインバータの入力端子と電気的に接続され、第５のインバータの出力端子は、第１のトランジスタのゲート、第２のトランジスタのゲートおよび第３のトランジスタのゲートと電気的に接続されるフリップフロップ回路である。
【００１３】
また、本発明の他の一態様は、上記構成において、第３のトランジスタの極性は、第１のトランジスタ、第２のトランジスタ、第４のトランジスタおよび第５のトランジスタの極性と異なる。
【００１４】
また、本発明の他の一態様は、上記構成において、第３のトランジスタは、ｐチャネル型のトランジスタである。
【００１５】
また、本発明の他の一態様は、第１の入力端子および第２の入力端子と、第１のインバータ、第２のインバータ、第３のインバータ、第４のインバータおよび第５のインバータと、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、第４のトランジスタおよび第５のトランジスタと、出力端子と、を有し、第１の入力端子は、第１のインバータの入力端子と電気的に接続され、第１のインバータの出力端子は、第２のインバータの入力端子および第２のトランジスタのソースまたはドレインの一方と電気的に接続され、第２のインバータの出力端子は、第１のトランジスタのソースまたはドレインの一方と電気的に接続され、第１のトランジスタのソースまたはドレインの他方は、第４のトランジスタのゲートと電気的に接続され、第２のトランジスタのソースまたはドレインの他方は、第５のトランジスタのゲートと電気的に接続され、第４のトランジスタのソースまたはドレインの一方は、第３のトランジスタのソースまたはドレインの一方および第５のトランジスタのソースまたはドレインの一方と電気的に接続され、第３のトランジスタのソースまたはドレインの他方は、低電位電源線と電気的に接続され、第４のトランジスタのソースまたはドレインの他方は、第３のインバータの入力端子および第４のインバータの出力端子と電気的に接続され、第５のトランジスタのソースまたはドレインの他方は、出力端子、第３のインバータの出力端子および第４のインバータの入力端子と電気的に接続され、第２の入力端子は、第５のインバータの入力端子と電気的に接続され、第５のインバータの出力端子は、第１のトランジスタのゲート、第２のトランジスタのゲートおよび第３のトランジスタのゲートと電気的に接続されるフリップフロップ回路である。
【００１６】
また、本発明の他の一態様は、上記構成において、第３のトランジスタの極性は、第１のトランジスタ、第２のトランジスタ、第４のトランジスタおよび第５のトランジスタの極性と異なる。
【００１７】
また、本発明の他の一態様は、上記構成において、第３のトランジスタは、ｎチャネル型のトランジスタである。
【００１８】
また、本発明の他の一態様は、上記構成において、第１のトランジスタおよび第２のトランジスタは、酸化物半導体をチャネル領域に用いたトランジスタであると好ましい。
【００１９】
また、本発明の他の一態様は、上記構成のフリップフロップ回路を有する半導体装置である。
【発明の効果】
【００２０】
本発明の一態様によって、従来のフリップフロップ回路よりクロック信号とクロック信号の反転信号で駆動するトランジスタ数を削減することができるため、フリップフロップ回路全体の電力消費を低減することができる。
【００２１】
また、本発明の一態様によって、従来のフリップフロップ回路よりも全体的にトランジスタ数を削減することができ、フリップフロップ回路の占有面積の縮小化を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一態様であるフリップフロップ回路を説明する図。
【図２】本発明の一態様であるフリップフロップ回路の動作を説明するタイミングチャート。
【図３】本発明の一態様であるフリップフロップ回路の動作を説明する図。
【図４】本発明の一態様であるフリップフロップ回路の動作を説明する図。
【図５】本発明の一態様であるフリップフロップ回路の動作を説明する図。
【図６】本発明の他の一態様であるフリップフロップ回路を説明する図。
【図７】本発明の他の一態様であるフリップフロップ回路の動作を説明するタイミングチャート。
【図８】本発明の他の一態様であるフリップフロップ回路の動作を説明する図。
【図９】本発明の他の一態様であるフリップフロップ回路の動作を説明する図。
【図１０】本発明の他の一態様であるフリップフロップ回路の動作を説明する図。
【図１１】従来のフリップフロップ回路を説明する図。
【図１２】本発明の一態様であるフリップフロップ回路の動作を説明するタイミングチャート。
【図１３】本発明の一態様であるフリップフロップ回路を説明する図。
【図１４】トランジスタを説明する断面図。
【図１５】半導体装置を説明する断面図。
【発明を実施するための形態】
【００２３】
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２４】
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れかえて用いることができるものとする。
【００２５】
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。
【００２６】
図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２７】
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
【００２８】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００２９】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３０】
（実施の形態１）
本実施の形態では、本発明の一態様であるフリップフロップ回路について図面を用いて説明する。
【００３１】
＜回路構成例＞
図１には、本発明の一態様であるフリップフロップ回路１００の回路図を示す。
【００３２】
図１に示すフリップフロップ回路１００では、データ信号Ｄが入力される入力端子は、インバータ１０２の入力端子と電気的に接続され、インバータ１０２の出力端子はインバータ１０４の入力端子およびトランジスタ１０８のソースまたはドレインの一方に電気的に接続され、この配線の信号をＤ＿ＩＮとする。インバータ１０４の出力端子はトランジスタ１０６のソースまたはドレインの一方に電気的に接続され、この配線の信号をＤ＿ＩＮＢとする。トランジスタ１０６のソースまたはドレインの他方は、トランジスタ１１２のゲートと電気的に接続され、トランジスタ１０８のソースまたはドレインの他方は、トランジスタ１１４のゲートと電気的に接続され、トランジスタ１１０のソースまたはドレインの一方は、高電位電源線ＶＤＤと電気的に接続される。
【００３３】
トランジスタ１１０のソースまたはドレインの他方は、トランジスタ１１２のソースまたはドレインの一方およびトランジスタ１１４のソースまたはドレインの一方と電気的に接続され、トランジスタ１１２のソースまたはドレインの他方は、インバータ１１６の入力端子およびインバータ１１８の出力端子と電気的に接続され、トランジスタ１１４のソースまたはドレインの他方は、信号Ｑが出力される出力端子、インバータ１１６の出力端子およびインバータ１１８の入力端子と電気的に接続され、クロック信号の反転信号ＣＬＫＢが入力される入力端子は、インバータ１２０の入力端子と電気的に接続され、インバータ１２０の出力端子からトランジスタ１０６のゲート、トランジスタ１０８のゲートおよびトランジスタ１１０のゲートにクロック信号ＣＬＫ＿ＩＮが入力される。
【００３４】
トランジスタ１０６、トランジスタ１０８、トランジスタ１１２およびトランジスタ１１４は、ｎチャネル型のトランジスタであり、トランジスタ１１０はｐチャネル型のトランジスタである。
【００３５】
フリップフロップ回路１００の各インバータは、高電位を供給する高電位電源線ＶＤＤおよび低電位を供給する低電位電源線ＶＳＳに接続されている（図示しない）。なお、インバータは、例えば、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとを組み合わせた回路構成を用いればよい。
【００３６】
クロック信号ＣＬＫ＿ＩＮは、処理期間にのみＨｉｇｈレベルとＬｏｗレベルを交互に繰りかえす。
【００３７】
なお、本実施の形態では、Ｈｉｇｈレベルの電圧を２Ｖ以上、Ｌｏｗレベルの電圧を０Ｖ以下とする。
【００３８】
データ信号Ｄは、フリップフロップ回路１００にデータとして入力される信号である。
【００３９】
また、フリップフロップ回路１００からはクロック信号ＣＬＫ＿ＩＮが立ち下がるタイミングでデータ信号Ｄの情報が信号Ｑとして出力される。
【００４０】
＜回路動作例＞
次に、図２乃至図５を用いて、フリップフロップ回路１００の動作を説明する。図２は、フリップフロップ回路１００の動作を説明するタイミングチャートである。図３乃至図５は、フリップフロップ回路１００の動作を説明する図である。なお、トランジスタの非動作状態は、図においてはバツ印（×）で示し、各ノードの電位がＨｉｇｈレベルであるかＬｏｗレベルであるかは、図においてはそれぞれ「Ｈ」および「Ｌ」で示す。
【００４１】
まず、図２に示すタイミングチャートについて説明する。図２において期間を期間ｔ１〜ｔ７の７つに分けて説明する。期間ｔ１はオフ期間であり、期間ｔ２は起動期間であり、期間ｔ３〜ｔ７は処理期間である。
【００４２】
まず、フリップフロップ回路１００の電源をオフ状態（期間ｔ１）からオン状態（期間ｔ２）にする（図３（Ａ）参照）。
【００４３】
この時、データ信号Ｄ、クロック信号の反転信号ＣＬＫＢに、Ｌｏｗレベルを入力しておく。この状態で電源をオン状態にすることで、高電位電源線ＶＤＤから高電位が供給され、クロック信号ＣＬＫ＿ＩＮはＨｉｇｈレベルとなり、トランジスタ１０６およびトランジスタ１０８が導通状態となり、トランジスタ１１０が非導通状態となる。
【００４４】
また、高電位電源線ＶＤＤから高電位が供給され、信号Ｄ＿ＩＮは、Ｈｉｇｈレベルとなり、信号Ｄ＿ＩＮＢは、Ｌｏｗレベルとなる。トランジスタ１０６およびトランジスタ１０８が導通状態なので、ノードＦの電位は、Ｈｉｇｈレベル、ノードＦＢの電位は、Ｌｏｗレベルとなるため、トランジスタ１１２は非導通状態となり、トランジスタ１１４は導通状態となる。図１の構成の場合、ノードＦ（ノードＦＢ）のＨｉｇｈレベル電位は、実際には、高電位からトランジスタ１０８（トランジスタ１０６）のしきい値電圧分小さな値となる。なお、本実施の形態では、トランジスタ１０８（トランジスタ１０６）のしきい値電圧を１Ｖ未満とする。
【００４５】
一方、トランジスタ１１０は非導通状態である。初期状態として、信号ＱはＨｉｇｈレベルが出力されるものとする。なお、インバータ１１６をＮＡＮＤゲートに換え、片方の入力端子にリセット信号を入力するための端子を接続し、もう片方の入力端子に信号ＱＢが入力される配線のノードであるノードＱＢを接続し、Ｌｏｗレベルのリセット信号を入力することで、強制的に信号Ｑの初期状態をＨｉｇｈレベルにすることが出来る。また、インバータ１１８をＮＯＲゲートに換え、片方の入力端子にリセット信号を入力するための端子を接続し、もう片方の入力端子に信号Ｑが入力される配線のノードであるノードＱを接続し、Ｈｉｇｈレベルのリセット信号を入力することで、強制的に信号Ｑの初期状態をＨｉｇｈレベルにする事が出来る。ＮＡＮＤゲートに入力されるリセット信号がＨｉｇｈレベルのときは、インバータ１１６と同様の作用をし、ノードＱＢの信号の反転信号を出力する。また、ＮＯＲゲートに入力されるリセット信号がＬｏｗレベルのときは、インバータ１１８と同様の作用をし、ノードＱの信号の反転信号を出力する。
【００４６】
なお、初期状態において、信号ＱがＬｏｗレベルであるときは、インバータ１１６をＮＯＲゲートに換え、Ｈｉｇｈレベルのリセット信号をＮＯＲゲートに入力することで、強制的に信号Ｑの初期状態をＬｏｗレベルにしてもよいし、インバータ１１８をＮＡＮＤゲートに換え、Ｌｏｗレベルのリセット信号をＮＡＮＤゲートに入力することで、強制的に信号Ｑの初期状態をＬｏｗレベルにしてもよい。
【００４７】
次に、処理期間である期間ｔ３において、クロック信号ＣＬＫ＿ＩＮはＨｉｇｈレベルからＬｏｗレベルに変わり、トランジスタ１０６およびトランジスタ１０８が非導通状態となり、トランジスタ１１０が導通状態となる。
【００４８】
トランジスタ１１０が導通状態になると、高電位電源線ＶＤＤから、トランジスタ１１４を介し電流が流れ、インバータ１１８の入力端子に高電位（Ｈｉｇｈレベルの電位）が供給される。インバータ１１８の入力端子には、もともとＨｉｇｈレベルの電位が入力されているため、ここでは変化しない。そのため、インバータ１１８の出力である信号ＱＢはＬｏｗレベル、インバータ１１６の出力である信号ＱはＨｉｇｈレベルを維持する（図３（Ｂ）参照）。
【００４９】
次に、処理期間である期間ｔ４において、クロック信号ＣＬＫ＿ＩＮはＬｏｗレベルからＨｉｇｈレベルに変わり、トランジスタ１０６およびトランジスタ１０８が導通状態となり、トランジスタ１１０が非導通状態となる。
【００５０】
その後、信号Ｄ＿ＩＮはＨｉｇｈレベルからＬｏｗレベルに変わる。その時、ノードＦＢの電位はインバータ１０４によりＨｉｇｈレベルとなり、ノードＦの電位はＬｏｗレベルとなる。そのため、トランジスタ１１２は導通状態となり、トランジスタ１１４は非導通状態となる。トランジスタ１１０が非導通状態であるため、信号Ｑ（Ｈｉｇｈレベル）、信号Ｑの反転信号ＱＢ（Ｌｏｗレベル）は変化しない（図４（Ａ）参照）。
【００５１】
次に、処理期間である期間ｔ５において、クロック信号ＣＬＫ＿ＩＮはＨｉｇｈレベルからＬｏｗレベルに変わり、トランジスタ１０６およびトランジスタ１０８が非導通状態となり、トランジスタ１１０が導通状態となる。
【００５２】
トランジスタ１１０が導通状態になると、高電位電源線ＶＤＤから、インバータ１１６の入力端子にトランジスタ１１２を介し電流が流れ、インバータ１１６の入力端子の電位をＨｉｇｈレベルに変える。インバータ１１６の入力端子にＨｉｇｈレベル電位が入力されると、インバータ１１６の出力端子からＬｏｗレベルの信号Ｑが出力される（図４（Ｂ）参照）。
【００５３】
信号Ｑの反転した信号ＱＢがＬｏｗレベルからＨｉｇｈレベルに変化したとき、ノードＦＢは、トランジスタ１０６が非導通状態であり、フローティング状態となっているため、トランジスタ１１２のゲート容量を介し、信号ＱＢがＬｏｗレベルからＨｉｇｈレベルに変化した影響を受け、高電位（３Ｖ）以上の電位（ここでは５Ｖ、図中ではＨ’で示す）になる。このようにノードＦＢがより高電位になることで、トランジスタ１１２のゲートには、より高い電圧を印加する事ができ、高電位電源線ＶＤＤから、より多くの電流をインバータ１１６の入力端子に流すことができ、確実に信号ＱＢをＬｏｗレベルからＨｉｇｈレベルに変化させることができる。
【００５４】
次に、処理期間である期間ｔ６において、クロック信号ＣＬＫ＿ＩＮはＬｏｗレベルからＨｉｇｈレベルに変わり、トランジスタ１０６およびトランジスタ１０８が導通状態となり、トランジスタ１１０が非導通状態となる。その後、信号Ｄ＿ＩＮはＬｏｗレベルからＨｉｇｈレベルに変わる。その時、ノードＦＢの電位はインバータ１０４によりＬｏｗレベルとなり、ノードＦの電位はＨｉｇｈレベルとなる。さらにクロック信号ＣＬＫ＿ＩＮはＨｉｇｈレベルからＬｏｗレベルに変わり、トランジスタ１０６およびトランジスタ１０８が非導通状態となり、トランジスタ１１０が導通状態となる（図５（Ａ）参照）。
【００５５】
トランジスタ１１０が導通状態になると、高電位電源線ＶＤＤから、インバータ１１８の入力端子にトランジスタ１１４を介し電流が流れ、インバータ１１８の入力端子の電位をＨｉｇｈレベルに変える。すると、インバータ１１８の出力端子からＬｏｗレベルの信号ＱＢが出力される。信号ＱＢは、インバータ１１６の入力端子に入力され、インバータ１１６の出力端子からＨｉｇｈレベルの信号Ｑが出力される。
【００５６】
信号ＱがＬｏｗレベルからＨｉｇｈレベルに変化したとき、ノードＦは、トランジスタ１０８が非導通状態であり、フローティング状態となっているため、トランジスタ１１４のゲート容量を介し、信号ＱがＬｏｗレベルからＨｉｇｈレベルに変化した影響を受け、高電位（３Ｖ）以上の電圧（ここでは５Ｖ、図中ではＨ’で示す）になる。このようにノードＦがより高電位になることで、トランジスタ１１４のゲートには、より高い電圧を印加する事ができ、高電位電源線ＶＤＤから、より多くの電流をインバータ１１８の入力端子に流すことができ、確実に信号ＱをＬｏｗレベルからＨｉｇｈレベルに変化させることができる。
【００５７】
次に、処理期間である期間ｔ７において、クロック信号ＣＬＫ＿ＩＮはＬｏｗレベルからＨｉｇｈレベルに変わり、トランジスタ１０６およびトランジスタ１０８が導通状態となり、トランジスタ１１０が非導通状態となる。信号Ｄ＿ＩＮはＬｏｗレベルであるため、ノードＦＢの電位はインバータ１０４によりＨｉｇｈレベルとなり、ノードＦの電位はＬｏｗレベルとなる。その後、信号Ｄ＿ＩＮをＬｏｗレベルからＨｉｇｈレベルに変える。その時、ノードＦＢの電位はインバータ１０４によりＬｏｗレベルとなり、ノードＦの電位はＨｉｇｈレベルとなる（図５（Ｂ）参照）。トランジスタ１１０は非導通状態であるため、信号Ｑ（信号ＱＢ）は前の状態であるＨｉｇｈ（Ｌｏｗ）レベルを維持する。
【００５８】
このような構成にすることで、本実施の形態のフリップフロップ回路１００をクロック信号ＣＬＫ＿ＩＮの反転信号を用いないで駆動が可能な構成とすることが出来る。本実施の形態のフリップフロップ回路１００はクロック信号ＣＬＫ＿ＩＮのみで駆動し、かつ、クロック信号ＣＬＫ＿ＩＮで駆動するトランジスタ数は低減されている。そのため、フリップフロップ回路の占有面積の縮小化を図ることができる。また、トランジスタ数を低減することができるため、特に、クロック信号ＣＬＫ＿ＩＮで駆動するトランジスタ数を低減できるため、フリップフロップ回路全体の電力消費を低減することができる。
【００５９】
また、通常、低い電源電圧で動作する回路から高い電源電圧で動作する回路に信号を送るときレベルシフタが必要になる。
【００６０】
だが、本実施の形態のフリップフロップ回路１００は、図１３に示すようにインバータ１０２、インバータ１０４、インバータ１２０に接続される高電位電源線およびトランジスタ１１０のソースまたはドレインの一方と接続される高電位電源線をＶＤＤ１とし、インバータ１１６およびインバータ１１８に接続される高電位電源線をＶＤＤ２として、ＶＤＤ１とＶＤＤ２を分けて、ＶＤＤ１とＶＤＤ２に供給する電圧をＶＤＤ１＜ＶＤＤ２とした場合、ノードＦＢおよびノードＦの電圧が高電位電源線ＶＤＤ１の電圧より大きくなるので、その大きくなった電圧を用いることでフリップフロップ回路１００にレベルシフタの機能をもたせることができ、インバータ１１６およびインバータ１１８を動作させることができる。（但し、ＶＤＤ２はＶＤＤ１より大きく、ノードＦＢおよびノードＦの電圧の最大値までの範囲とする。）
【００６１】
よって、低い電源電圧で動作する回路から高い電源電圧で動作する回路に信号を送るときでも新たにレベルシフタを設ける必要がなく、回路の簡略化や占有面積の縮小化を図ることができる。
【００６２】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００６３】
（実施の形態２）
本実施の形態では、本発明の他の一態様であるフリップフロップ回路について図面を用いて説明する。
【００６４】
＜回路構成例＞
図６には、本発明の一態様であるフリップフロップ回路２００の回路図を示す。
【００６５】
図６に示すフリップフロップ回路２００では、データ信号Ｄが入力される入力端子は、インバータ２０２の入力端子と電気的に接続され、インバータ２０２の出力端子はインバータ２０４の入力端子およびトランジスタ２０８のソースまたはドレインの一方に電気的に接続され、この配線の信号をＤ＿ＩＮとする。インバータ２０４の出力端子はトランジスタ２０６のソースまたはドレインの一方に電気的に接続され、この配線の信号をＤ＿ＩＮＢとする。トランジスタ２０６のソースまたはドレインの他方は、トランジスタ２１０のゲートと電気的に接続され、トランジスタ２０８のソースまたはドレインの他方は、トランジスタ２１２のゲートと電気的に接続され、トランジスタ２１０のソースまたはドレインの一方は、トランジスタ２１４のソースまたはドレインの一方およびトランジスタ２１２のソースまたはドレインの一方と電気的に接続される。
【００６６】
トランジスタ２１４のソースまたはドレインの他方は、低電位電源線ＶＳＳと電気的に接続され、トランジスタ２１０のソースまたはドレインの他方は、インバータ２１６の入力端子およびインバータ２１８の出力端子と電気的に接続され、トランジスタ２１２のソースまたはドレインの他方は、信号Ｑが出力される出力端子、インバータ２１６の出力端子およびインバータ２１８の入力端子と電気的に接続され、クロック信号の反転信号ＣＬＫＢが入力される入力端子は、インバータ２２０の入力端子と電気的に接続され、インバータ２２０の出力端子からトランジスタ２０６のゲート、トランジスタ２０８のゲートおよびトランジスタ２１４のゲートにクロック信号ＣＬＫ＿ＩＮが入力される。
【００６７】
トランジスタ２０６、トランジスタ２０８、トランジスタ２１０およびトランジスタ２１２は、ｐチャネル型のトランジスタであり、トランジスタ２１４はｎチャネル型のトランジスタである。
【００６８】
フリップフロップ回路２００の各インバータは、高電位を供給する高電位電源線ＶＤＤおよび低電位を供給する低電位電源線ＶＳＳに接続されている。なお、インバータは、例えば、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとを組み合わせた回路構成を用いればよい。
【００６９】
クロック信号ＣＬＫ＿ＩＮは、処理期間にのみＨｉｇｈレベルとＬｏｗレベルを交互に繰りかえす。
【００７０】
なお、本実施の形態では、Ｈｉｇｈレベルの電圧を３Ｖ以上、Ｌｏｗレベルの電圧を１Ｖ以下とする。
【００７１】
データ信号Ｄは、フリップフロップ回路２００にデータとして入力される信号である。
【００７２】
また、フリップフロップ回路２００からはクロック信号ＣＬＫ＿ＩＮが立ち上がるタイミングでデータ信号Ｄの情報が信号Ｑとして出力される。
【００７３】
＜回路動作例＞
次に、図７乃至図１０を用いて、フリップフロップ回路２００の動作を説明する。図７は、フリップフロップ回路２００の動作を説明するタイミングチャートである。図８乃至図１０は、フリップフロップ回路２００の動作を説明する図である。なお、トランジスタの非動作状態は、図においてはバツ印（×）で示し、各ノードの電位がＨｉｇｈレベルであるかＬｏｗレベルであるかは、図においてはそれぞれ「Ｈ」および「Ｌ」で示す。
【００７４】
まず、図７に示すタイミングチャートについて説明する。図７において期間を期間ｔ１〜ｔ６の６つに分けて説明する。期間ｔ１はオフ期間であり、期間ｔ２は起動期間であり、期間ｔ３〜ｔ６は処理期間である。
【００７５】
まず、フリップフロップ回路２００の電源をオフ状態（期間ｔ１）からオン状態（期間ｔ２）にする（図８（Ａ）参照）。
【００７６】
この時、データ信号Ｄとして、Ｌｏｗレベルを、クロック信号の反転信号ＣＬＫＢとして、Ｈｉｇｈレベルを入力しておく。この状態で電源をオン状態にすることで、低電位電源線ＶＳＳから低電位が供給され、クロック信号ＣＬＫ＿ＩＮはＬｏｗレベルとなり、トランジスタ２０６およびトランジスタ２０８が導通状態となる。
【００７７】
また、高電位電源線ＶＤＤから高電位が供給され、信号Ｄ＿ＩＮは、Ｈｉｇｈレベルとなり、信号Ｄ＿ＩＮＢは、Ｌｏｗレベルとなる。トランジスタ２０６およびトランジスタ２０８が導通状態なので、ノードＦの電位は、Ｈｉｇｈレベル、ノードＦＢの電位は、Ｌｏｗレベルとなるため、トランジスタ２１０は導通状態となり、トランジスタ２１２は非導通状態となる。図６の構成の場合、ノードＦ（ノードＦＢ）のＬｏｗレベル電位は、実際には、低電位からトランジスタ２０８（トランジスタ２０６）のしきい値電圧分大きな値となる。なお、本実施の形態では、トランジスタ２０８（トランジスタ２０６）のしきい値電圧を−１Ｖより大きいものとする。
【００７８】
一方、トランジスタ２１４は非導通状態である。初期状態として、信号ＱはＨｉｇｈレベルが出力されるものとする。なお、インバータ２１６をＮＡＮＤゲートに換え、片方の入力端子にリセット信号を入力するための端子を接続し、もう片方の入力端子に信号ＱＢが入力される配線のノードであるノードＱＢを接続し、Ｌｏｗレベルのリセット信号を入力することで、強制的に信号Ｑの初期状態をＨｉｇｈレベルにすることが出来る。また、インバータ２１８をＮＯＲゲートに換え、片方の入力端子にリセット信号を入力するための端子を接続し、もう片方の入力端子に信号Ｑが入力される配線のノードであるノードＱを接続し、Ｈｉｇｈレベルのリセット信号を入力することで、強制的に信号Ｑの初期状態をＨｉｇｈレベルにすることが出来る。ＮＡＮＤゲートに入力されるリセット信号がＨｉｇｈレベルのときは、インバータ２１６と同様の作用をし、ノードＱＢの信号の反転信号を出力する。また、ＮＯＲゲートに入力されるリセット信号がＬｏｗレベルのときは、インバータ２１８と同様の作用をし、ノードＱの信号の反転信号を出力する。
【００７９】
なお、初期状態において、信号ＱをＬｏｗレベルとするときは、インバータ２１６をＮＯＲゲートに換え、Ｈｉｇｈレベルのリセット信号をＮＯＲゲートに入力することで、強制的に信号Ｑの初期状態をＬｏｗレベルにしてもよいし、インバータ２１８をＮＡＮＤゲートに換え、Ｌｏｗレベルのリセット信号をＮＡＮＤゲートに入力することで、強制的に信号Ｑの初期状態をＬｏｗレベルにしてもよい。
【００８０】
次に、処理期間である期間ｔ３において、クロック信号ＣＬＫ＿ＩＮはＬｏｗレベルからＨｉｇｈレベルに変わり、トランジスタ２０６およびトランジスタ２０８が非導通状態となり、トランジスタ２１４が導通状態となる。
【００８１】
トランジスタ２１４が導通状態になると、インバータ２１６の入力端子から、低電位電源線ＶＳＳにトランジスタ２１０を介し電流が流れ、インバータ２１６の入力端子の電位をＬｏｗレベルにしようとするが、インバータ２１６の入力端子には、もともとＬｏｗレベルの電位が入力されているため、ここでは変化しない。そのため、インバータ２１６の出力である信号ＱはＨｉｇｈレベル、インバータ２１８の出力である信号ＱＢはＬｏｗレベルを維持する（図８（Ｂ）参照）。
【００８２】
次に、処理期間である期間ｔ４において、クロック信号ＣＬＫ＿ＩＮはＬｏｗレベルであり、トランジスタ２０６およびトランジスタ２０８が導通状態であり、トランジスタ２１４が非導通状態である。
【００８３】
その後、信号Ｄ＿ＩＮは、ＨｉｇｈレベルからＬｏｗレベルに変わるため、ノードＦＢの電位はインバータ２０４によりＨｉｇｈレベルとなり、ノードＦの電位はＬｏｗレベルとなる。そのため、トランジスタ２１０は非導通状態となり、トランジスタ２１２は導通状態となる。トランジスタ２１４が非導通状態であるため、信号Ｑ（Ｈｉｇｈレベル）、信号ＱＢ（Ｌｏｗレベル）は変化しない（図９（Ａ）参照）。
【００８４】
次に、処理期間である期間ｔ５において、クロック信号ＣＬＫ＿ＩＮはＬｏｗレベルからＨｉｇｈレベルに変わり、トランジスタ２０６およびトランジスタ２０８が非導通状態となり、トランジスタ２１４が導通状態となる。
【００８５】
トランジスタ２１４が導通状態になると、インバータ２１８の入力端子から、低電位電源線ＶＳＳにトランジスタ２１２を介し電流が流れ、インバータ２１８の入力端子の電位をＬｏｗレベルに変える。インバータ２１８の入力端子にＬｏｗレベルの電位が入力されると、インバータ２１８の出力端子からＨｉｇｈレベルの信号ＱＢが出力される。信号ＱＢは、インバータ２１６の入力端子に入力され、インバータ２１６の出力端子からＬｏｗレベルの信号Ｑが出力される（図９（Ｂ）参照）。
【００８６】
信号ＱがＨｉｇｈレベルからＬｏｗレベルに変化したとき、ノードＦは、トランジスタ２０８が非導通状態であり、フローティング状態となっているため、トランジスタ２１２のゲート容量を介し、信号ＱがＨｉｇｈレベルからＬｏｗレベルに変化した影響を受け、低電位（１Ｖ）以下の電圧（ここでは−２Ｖ、図中ではＬ’で示す）になる。このようにノードＦがより低電位になることで、トランジスタ２１２のゲートには、より低い電圧を印加する事ができ、より多くの電流をインバータ２１８の入力端子から低電位電源線ＶＳＳへ流すことができ、確実に信号ＱをＨｉｇｈレベルからＬｏｗレベルに変化させることができる。
【００８７】
次に、処理期間である期間ｔ６において、クロック信号ＣＬＫ＿ＩＮはＬｏｗレベルであり、トランジスタ２０６およびトランジスタ２０８が導通状態となり、トランジスタ２１４が非導通状態である。また、このとき、ノードＦＢの電位はＨｉｇｈレベルであり、ノードＦの電位はＬｏｗレベルである。その後、信号Ｄ＿ＩＮは、ＬｏｗレベルからＨｉｇｈレベルに変わるため、ノードＦＢの電位はインバータ２０４によりＬｏｗレベルとなり、ノードＦの電位はＨｉｇｈレベルとなる。そのため、トランジスタ２１０は導通状態となり、トランジスタ２１２は非導通状態となる。さらにクロック信号ＣＬＫ＿ＩＮはＬｏｗレベルからＨｉｇｈレベルに変わり、トランジスタ２０６およびトランジスタ２０８が非導通状態となり、トランジスタ２１４が導通状態となる（図１０参照）。
【００８８】
トランジスタ２１４が導通状態になるとインバータ２１６の入力端子から、低電位電源線ＶＳＳにトランジスタ２１０を介し電流が流れ、インバータ２１６の入力端子の電位をＬｏｗレベルに変える。すると、インバータ２１６の出力端子からＨｉｇｈレベルの信号Ｑが出力される。
【００８９】
信号ＱＢがＨｉｇｈレベルからＬｏｗレベルに変化したとき、ノードＦＢは、トランジスタ２０６が非導通状態であり、フローティング状態となっているため、トランジスタ２１０のゲート容量を介し信号ＱＢがＨｉｇｈレベルからＬｏｗレベルに変化した影響を受け、低電位（１Ｖ）以下の電位（ここでは−２Ｖ、図中ではＬ’で示す）になる。このようにノードＦＢがより低電位になることで、トランジスタ２１０のゲートには、より低い電圧を印加する事ができ、低電位電源線ＶＳＳへ、より多くの電流をインバータ２１６の入力端子から流すことができ、確実に信号ＱＢをＨｉｇｈレベルからＬｏｗレベルに変化させることができる。
【００９０】
このような構成にすることで、クロック信号ＣＬＫ＿ＩＮの反転信号を用いない構成とすることが出来る。本実施の形態のフリップフロップ回路２００はクロック信号ＣＬＫ＿ＩＮのみで駆動し、かつ、フリップフロップ回路２００中のクロック信号ＣＬＫ＿ＩＮで駆動するトランジスタ数を低減することができる。そのため、フリップフロップ回路の占有面積の縮小化を図ることができる。また、トランジスタ数を低減することができるため、フリップフロップ回路全体の電流消費を低減することができる。
【００９１】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００９２】
（実施の形態３）
本実施の形態では、先の実施の形態、例えば実施の形態１において、トランジスタ１０６およびトランジスタ１０８に酸化物半導体膜を用いた場合について説明する。
【００９３】
トランジスタ１０６およびトランジスタ１０８は、チャネル幅あたりのオフ電流（リーク電流）が１×１０−１９Ａ／μｍ以下と極めて小さいトランジスタ、例えば、ワイドバンドギャップ半導体である酸化物半導体をチャネル領域に有するトランジスタを用いることができ、処理期間中にフリップフロップ回路の電源供給が停止されても、当該トランジスタを非導通状態とすることでノードＦおよびノードＦＢの電位（データ）を長時間保持することができる。つまり、ノードＦおよびノードＦＢはデータ保持部として機能する。また、フリップフロップ回路の電源供給が再開されると保持していたノードＦおよびノードＦＢの電位（データ）から処理を再開することができる。また、フリップフロップ回路の電源供給が再開されるまでの間、電力の消費を抑えることができる。
【００９４】
なお、チャネル幅あたりのオフ電流が１×１０−１９Ａ／μｍ以下のトランジスタとしては他にも、シリコンよりもバンドギャップが大きい半導体材料を用いて実現することもできる。なお、バンドギャップとしては、２ｅＶ以上、好ましくは２．５ｅＶ以上、さらに好ましくは３ｅＶ以上である半導体材料を用いればよい。
【００９５】
次に、図１２を用いて、フリップフロップ回路１００の動作を説明する。図１２は、トランジスタ１０６およびトランジスタ１０８に酸化物半導体膜を用いた場合のフリップフロップ回路１００の動作を説明するタイミングチャートである。
【００９６】
まず、図１２に示すタイミングチャートについて説明する。図１２期間ｔ１〜ｔ５の５つに分けて説明する。期間ｔ１はオフ期間であり、期間ｔ２は起動期間であり、期間ｔ３は処理期間であり、期間ｔ４はオフ期間であり、期間ｔ５は、処理期間（再起動期間を含む）である。
【００９７】
期間ｔ１乃至期間ｔ３までは、実施の形態１と同様である。オフ期間である期間ｔ４において、フリップフロップ回路１００の電源供給を停止する。電源停止前にクロック信号ＣＬＫ＿ＩＮをＬｏｗレベルにすることで、酸化物半導体をチャネル領域に有するトランジスタ１０６およびトランジスタ１０８は非導通状態となり、ノードＦおよびノードＦＢの電位を保持することができる。
【００９８】
期間ｔ５においては、期間ｔ２および期間ｔ３と同様に再起動期間の後に処理期間があり、それぞれの動作が行われる。
【００９９】
このような構成にすることで、処理期間中にフリップフロップ回路の電源供給が停止されても、当該トランジスタを非導通状態とすることでノードＦおよびノードＦＢの電位を長時間保持することができ、フリップフロップ回路の電源供給が再開されると保持していたノードＦおよびノードＦＢの電位（データ）から処理を再開することができる。また、フリップフロップ回路の電源供給が再開されるまでの間、電力の消費を抑えることができる。
【０１００】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０１】
（実施の形態４）
本実施の形態では、チャネル幅あたりのオフ電流（リーク電流）の小さいトランジスタの構造の一例について、図１４の断面模式図を参照して説明する。
【０１０２】
図１４は、チャネル形成領域が酸化物半導体膜に形成されるトランジスタの構造例を示す図である。図１４に示すトランジスタは、絶縁表面を有する膜３００上に設けられている酸化物半導体膜３０１と、酸化物半導体膜３０１の一端と接する導電膜３０２と、酸化物半導体膜３０１の他端と接する導電膜３０３と、酸化物半導体膜３０１および導電膜３０２、導電膜３０３上に設けられている絶縁膜３０４と、絶縁膜３０４上に設けられている導電膜３０５とを有する。なお、図１４に示すトランジスタにおいては、導電膜３０２、導電膜３０３がソースおよびドレインとして機能し、絶縁膜３０４がゲート絶縁膜として機能し、導電膜３０５がゲートとして機能する。
【０１０３】
＜１．酸化物半導体膜３０１の具体例＞
＜（１）酸化物半導体材料について＞
酸化物半導体膜３０１として、少なくともインジウムを含む膜を適用することができる。特に、インジウムと亜鉛を含む膜を適用することが好ましい。また、トランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウムを有する膜を適用することが好ましい。
【０１０４】
また、酸化物半導体膜３０１として、スズ、ハフニウム、アルミニウム、若しくはジルコニウム、またはランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、若しくはルテチウムのいずれか一種または複数種をスタビライザーとして含む膜を適用することもできる。
【０１０５】
例えば、酸化物半導体膜３０１として、酸化インジウム、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物による薄膜を適用することができる。
【０１０６】
ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１０７】
なお、酸化物半導体膜３０１を構成する酸素の一部は窒素で置換されてもよい。
【０１０８】
＜（２）酸化物半導体の結晶構造について＞
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１０９】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１１０】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１１１】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１１２】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１１３】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１１４】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１１５】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１１６】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１１７】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１１８】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１１９】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１２０】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１２１】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１２２】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１２３】
＜（３）酸化物半導体の層構造について＞
酸化物半導体膜３０１として、単一層からなる酸化物半導体膜のみならず複数種の酸化物半導体膜の積層を適用することができる。例えば、非晶質酸化物半導体膜、多結晶酸化物半導体膜、およびＣＡＡＣ−ＯＳ膜の少なくとも２種を含む層を酸化物半導体膜３０１として適用することができる。
【０１２４】
また、組成の異なる酸化物半導体膜の積層からなる層を酸化物半導体膜３０１として適用することもできる。具体的には、絶縁膜３０４側に設けられる第１の酸化物半導体膜（以下、上層ともいう）と、絶縁表面を有する膜３００側に設けられ、且つ第１の酸化物半導体膜と組成が異なる第２の酸化物半導体膜（以下、下層ともいう）とを含む層を酸化物半導体膜３０１として適用することもできる。
【０１２５】
＜２．導電膜３０２、導電膜３０３の具体例＞
導電膜３０２、導電膜３０３として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素、これらの元素を成分とする合金、またはこれらの元素を含む窒化物からなる膜を適用することができる。また、これらの膜の積層を適用することもできる。
【０１２６】
＜３．絶縁膜３０４の具体例＞
絶縁膜３０４として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁材料膜を適用することができる。また、これらの材料の積層を適用することもできる。なお、絶縁膜３０４として酸化アルミニウム膜を適用することが好ましい。酸化アルミニウム膜は、水素などの不純物、および酸素の両方に対して膜を透過させない遮断（ブロッキング）効果が高い。よって、絶縁膜３０４として酸化アルミニウム膜を含む層を適用することで、酸化物半導体膜３０１からの酸素の脱離を防止するとともに、酸化物半導体膜３０１への水素などの不純物の混入を防止することができる。
【０１２７】
また、絶縁膜３０４として、酸化ハフニウム膜、酸化イットリウム膜、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））膜、窒素が添加されたハフニウムシリケート膜、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））膜、または酸化ランタン膜など（いわゆるｈｉｇｈ−ｋ材料からなる膜）を含む膜を適用することもできる。このような膜を用いることでゲートリーク電流の低減が可能である。
【０１２８】
＜４．導電膜３０５の具体例＞
導電膜３０５として、アルミニウム、銅、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素またはこれらの元素を成分とする合金からなる膜を適用することができる。また、導電膜３０５として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜、窒素を含むＩｎ−Ｓｎ−Ｏ膜、窒素を含むＩｎ−Ｇａ−Ｏ膜、窒素を含むＩｎ−Ｚｎ−Ｏ膜、窒素を含むＳｎ−Ｏ膜、窒素を含むＩｎ−Ｏ膜、または金属窒化膜（ＩｎＮ、ＳｎＮなど）を適用することもできる。これらの窒化膜は５ｅＶ（電子ボルト）以上、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有し、ゲートとして用いた場合、トランジスタのしきい値電圧をプラスシフトさせることができ、所謂ノーマリーオフのスイッチング素子を実現できる。また、これらの膜の積層を適用することもできる。
【０１２９】
＜５．付記＞
図１４に示すトランジスタにおいては、酸化物半導体膜３０１への不純物の混入または酸化物半導体膜３０１を構成する元素の脱離を抑制することが好ましい。このような現象が生じると、トランジスタの電気的特性が変動するからである。当該現象を抑制する手段としては、トランジスタの上下（絶縁表面を有する膜３００およびトランジスタの間と、絶縁膜３０４および導電膜３０５上）にブロッキング効果が高い絶縁層が設ける手段が挙げられる。例えば、当該絶縁層として、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁材料膜を適用することができる。また、これらの材料の積層を適用することもできる。
【０１３０】
上記実施の形態で説明した半導体装置の駆動方法で動作する半導体装置は、本実施の形態で説明したトランジスタを用いることにより、電源線間のリーク電流およびオフ電流を極めて小さくすることができる。そのため本実施の形態で示した半導体装置は、低消費電力化を図ることができる。
【０１３１】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３２】
（実施の形態５）
本実施の形態では、チャネル形成領域が酸化物半導体膜に形成されるトランジスタ９０２と、チャネル形成領域が単結晶シリコンウェハに形成されるトランジスタ９０１とを含んで構成される半導体装置の構造例およびその作製方法例について図１５を参照して説明する。なお、トランジスタ９０１は、ｐチャネル型トランジスタやｎチャネル型トランジスタなどを適用することが可能であり、トランジスタ９０２は酸化物半導体膜を用いたトランジスタなどを適用することが可能である。
【０１３３】
図１５に示す半導体装置においては、単結晶シリコンウェハを用いて形成されたトランジスタ９０１と、その上層に酸化物半導体を用いて形成されたトランジスタ９０２とが形成されている。すなわち、本実施の形態で示す半導体装置は、シリコンウェハを基板として、その上層にトランジスタ層が設けられた三次元の積層構造を有する半導体装置であり、また、シリコンをチャネル形成領域に用いたトランジスタと酸化物半導体をチャネル形成領域に用いたトランジスタとを有するハイブリッド型の半導体装置である。
【０１３４】
半導体材料を含む基板９００を用いて作製されたトランジスタ９０１は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。図１５に示す例においては、トランジスタ９０１は、ＳＴＩ９０５（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）によって他の素子と絶縁分離されている。トランジスタ９０１が形成される基板９００には、ボロンやリン、ヒ素等の導電性を付与する不純物が添加されたウェル９０４が形成されている。
【０１３５】
図１５におけるトランジスタ９０１は、基板９００中に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域９０６（ソース領域およびドレイン領域ともいう）と、チャネル形成領域上に設けられたゲート絶縁膜として機能する絶縁膜９０７と、絶縁膜９０７上にチャネル形成領域と重畳するように設けられたゲートとして機能する導電膜９０８とを有する。絶縁膜９０７および導電膜９０８は、適宜要求される仕様に応じて材料、積層数、形状等を調整することができる。
【０１３６】
また、基板９００中に設けられた不純物領域９０６には、コンタクトプラグ９１３、コンタクトプラグ９１５が接続されている。また、導電膜９０８には、コンタクトプラグ９１７が接続されている。ここでコンタクトプラグ９１３、コンタクトプラグ９１５は、接続するトランジスタ９０１のソース電極やドレイン電極としても機能する。また、不純物領域９０６とチャネル形成領域の間には、ＬＤＤ領域やエクステンション領域として機能する、不純物領域９０６と異なる不純物領域が設けられている。導電膜９０８の側壁にはサイドウォールとして機能する絶縁膜９０９を有する。絶縁膜９０９を用いることで、ＬＤＤ領域やエクステンション領域を形成することができる。
【０１３７】
また、トランジスタ９０１は、絶縁膜９１０により被覆されている。絶縁膜９１０には保護膜としての機能を持たせることができ、外部からチャネル形成領域への不純物の侵入を防止することができる。また絶縁膜９１０上には、表面がＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理により平坦化された絶縁膜９１１が設けられる。
【０１３８】
トランジスタ９０１を含む階層よりも上層に、チャネル形成領域が酸化物半導体膜に形成されるトランジスタ９０２を含む階層を形成する。トランジスタ９０２はトップゲート構造のトランジスタである。トランジスタ９０２は、酸化物半導体膜９２６の側面および上面に接してソース電極およびドレイン電極として機能する導電膜９２７、導電膜９２８を有し、これらの上のゲート絶縁膜として機能する絶縁膜９２９上にゲート電極として機能する導電膜９３０を有している。また、トランジスタ９０２を覆うように絶縁膜９３２、絶縁膜９３３が形成されている。ここでトランジスタ９０２の作製方法について、以下に説明する。
【０１３９】
絶縁表面を有する膜として機能する絶縁膜９２４上に酸化物半導体膜９２６を形成する。絶縁膜９２４は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。本実施の形態では、膜厚５０ｎｍの酸化アルミニウム膜上に膜厚３００ｎｍ程度の酸化珪素膜を積層させて、絶縁膜９２４として用いる。
【０１４０】
酸化物半導体膜９２６は、絶縁膜９２４上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、または希ガス（例えばアルゴン）および酸素混合雰囲気下においてスパッタ法により形成することができる。本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）を含むターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ系酸化物半導体の薄膜を、酸化物半導体膜９２６として用いる。
【０１４１】
また、本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素および水分が除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
【０１４２】
なお、酸化物半導体膜９２６に水素、水酸基および水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜９２４までが形成された基板９００を予備加熱し、基板９００に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
【０１４３】
なお、酸化物半導体膜９２６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。
【０１４４】
なお、スパッタ等で成膜された酸化物半導体中には、不純物としての水分または水素（水酸基を含む）が多量に含まれていることがある。水分または水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本実施の形態では、酸化物半導体中の水分または水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体膜９２６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、または超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で加熱処理を施す。
【０１４５】
酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体膜９２６中の水分または水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１４６】
加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１４７】
以上の工程により、酸化物半導体膜９２６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。
【０１４８】
次いで、フォトリソグラフィ工程を用いて、ソース電極およびドレイン電極として機能する導電膜９２７、導電膜９２８を形成する。具体的には、導電膜９２７、導電膜９２８は、スパッタ法や真空蒸着法で絶縁膜９２４上に導電膜を形成した後、当該導電膜を所定の形状に加工（パターニング）することで、形成することができる。本実施の形態では、導電膜９２７、導電膜９２８として、膜厚１００ｎｍのタングステン膜を用いる。
【０１４９】
なお、導電膜のエッチングの際に、酸化物半導体膜９２６がなるべく除去されないようにそれぞれの材料およびエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体膜９２６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
【０１５０】
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。プラズマ処理を行った後、導電膜９２７、導電膜９２８と、酸化物半導体膜９２６とを覆うように、ゲート絶縁膜として機能する絶縁膜９２９を形成する。そして、絶縁膜９２９上において、酸化物半導体膜９２６と重なる位置にゲート電極として機能する導電膜９３０を形成する。
【０１５１】
本実施の形態では、スパッタ法で形成された膜厚２０ｎｍの酸化窒化珪素膜を絶縁膜９２９として用いる。成膜時の基板温度は、室温以上４００℃以下とすればよく、本実施の形態では３００℃とする。
【０１５２】
なお、絶縁膜９２９を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。
【０１５３】
また、酸素雰囲気下で酸化物半導体膜９２６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体膜９２６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。
【０１５４】
導電膜９３０は、絶縁膜９２９上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。
【０１５５】
導電膜９３０は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜３００ｎｍとする。本実施の形態では、スパッタ法により膜厚３０ｎｍの窒化タンタル上に膜厚１３５ｎｍのタングステンを積層させてゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、導電膜９３０を形成する。
【０１５６】
以上の工程により、トランジスタ９０２が形成される。
【０１５７】
なお、本実施の形態においては、トランジスタ９０２はトップゲート構造としている。また、トランジスタ９０２にはバックゲート電極として機能する導電膜９２３が設けられている。バックゲート電極を設けた場合、トランジスタ９０２のノーマリーオフ化をより確実なものとすることができる。例えば、導電膜９２３の電位をＧＮＤや固定電位とすることでトランジスタ９０２のしきい値電圧をよりプラスとし、さらにノーマリーオフのトランジスタとすることができる。
【０１５８】
このような、トランジスタ９０１およびトランジスタ９０２を電気的に接続して電気回路を形成するために、各階層間に接続のための配線層を単層または多層積層する。
【０１５９】
図１５においては、トランジスタ９０１のソースおよびドレインの一方は、コンタクトプラグ９１３、配線層９１４、コンタクトプラグ９２１、配線層９２２、およびコンタクトプラグ９２５を介してトランジスタ９０２の導電膜９２８に接続している。一方、トランジスタ９０１のソースおよびドレインの他方は、コンタクトプラグ９１５を介して配線層９１６に接続している。また、トランジスタ９０１のゲートは、コンタクトプラグ９１７を介して配線層９１８に接続している。
【０１６０】
配線層９１４、配線層９１８、配線層９１６、配線層９２２およびバックゲート電極として機能する導電膜９２３は、絶縁膜中に埋め込まれている。これらの配線層等は、例えば銅、アルミニウム等の低抵抗な導電性材料を用いることが好ましい。このような低抵抗な導電性材料を用いることで、配線層を伝播する信号のＲＣ遅延を低減することができる。配線層に銅を用いる場合には、銅のチャネル形成領域への拡散を防止するため、バリア膜を形成する。バリア膜として、例えば窒化タンタル、窒化タンタルとタンタルとの積層、窒化チタン、窒化チタンとチタンとの積層等による膜を用いることができる。
【０１６１】
絶縁膜９１１、絶縁膜９１２、絶縁膜９１９、絶縁膜９２０、絶縁膜９３３には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、炭素を添加した酸化シリコン（ＳｉＯＣ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、Ｓｉ（ＯＣ２Ｈ５）４を原料とした酸化シリコンであるＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（ＭｅｔｈｙｌＳｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＯＳＧ（Ｏｒｇａｎｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、有機ポリマー系の材料等の絶縁体を用いることができる。絶縁膜は、スパッタリング法、ＣＶＤ法、スピンコート法（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ：ＳＯＧともいう）を含む塗布法等により形成する。
【０１６２】
絶縁膜９１１、絶縁膜９１２、絶縁膜９１９、絶縁膜９２０、絶縁膜９３３には、配線材料をこれら絶縁膜中に埋め込んだ後、ＣＭＰ等による平坦化処理を行う際のエッチングストッパとして機能させるための絶縁膜を別途設けてもよい。
【０１６３】
コンタクトプラグ９１３、コンタクトプラグ９１５、コンタクトプラグ９１７、コンタクトプラグ９２１、コンタクトプラグ９２５は、絶縁膜に高アスペクト比の開口（ビアホール）を形成し、タングステン等の導電材料で埋め込むことで作製する。開口は、異方性の高いドライエッチングを行うことが好ましい。特に、反応性イオンエッチング法（ＲＩＥ法）を用いることが好ましい。開口の内壁にはチタン膜、窒化チタン膜またはこれらの積層膜等からなるバリア膜（拡散防止膜）が設けられ、バリア膜の内部にタングステンやリン等をドープしたポリシリコン等の材料が充填される。
【０１６４】
上記実施の形態で説明した半導体装置の駆動方法で動作する半導体装置は、本実施の形態で説明したトランジスタを用いることにより、電源線間のリーク電流およびオフ電流を極めて小さくすることができる。そのため本実施の形態で示した半導体装置は、低消費電力化を図ることができる。また、半導体層に用いる材料によってトランジスタを設ける階層を異ならせる構成とすることで、トランジスタ同士を重畳して設ける構成とすることができる。そのため、半導体装置が占める回路面積を縮小することができ、半導体装置の小型化を図ることができる。
【０１６５】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【０１６６】
１０    インバータ
１２    トランスファーゲート
１４    クロックドインバータ
２０    インバータ
２２    インバータ
１００    フリップフロップ回路
１０２    インバータ
１０４    インバータ
１０６    トランジスタ
１０８    トランジスタ
１１０    トランジスタ
１１２    トランジスタ
１１４    トランジスタ
１１６    インバータ
１１８    インバータ
１２０    インバータ
２００    フリップフロップ回路
２０２    インバータ
２０４    インバータ
２０６    トランジスタ
２０８    トランジスタ
２１０    トランジスタ
２１２    トランジスタ
２１４    トランジスタ
２１６    インバータ
２１８    インバータ
２２０    インバータ
３００    絶縁表面を有する膜
３０１    酸化物半導体膜
３０２    導電膜
３０３    導電膜
３０４    絶縁膜
３０５    導電膜
９００    基板
９０１    トランジスタ
９０２    トランジスタ
９０４    ウェル
９０５    ＳＴＩ
９０６    不純物領域
９０７    絶縁膜
９０８    導電膜
９０９    絶縁膜
９１０    絶縁膜
９１１    絶縁膜
９１２    絶縁膜
９１３    コンタクトプラグ
９１４    配線層
９１５    コンタクトプラグ
９１６    配線層
９１７    コンタクトプラグ
９１８    配線層
９１９    絶縁膜
９２０    絶縁膜
９２１    コンタクトプラグ
９２２    配線層
９２３    導電膜
９２４    絶縁膜
９２５    コンタクトプラグ
９２６    酸化物半導体膜
９２７    導電膜
９２８    導電膜
９２９    絶縁膜
９３０    導電膜
９３２    絶縁膜
９３３    絶縁膜
【図１】
2014075785.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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