(57)【要約】【課題】半導体表面の形状に基づき露光装置において目合わせ可能なアライメントマークを用いて半導体量子カスケードレーザを作製する方法を提供する。【解決手段】ＩｎＧａＡｓ層の表面の窪みとしてベースマークを形成する。ベースマークは、アライメントマークの単位形状のサイズより大きなサイズを有する。ＩｎＧａＡｓ回折格子層のベースマークの段差を起点に、（２２１）Ａ面及び（２２１）Ｂ面が、ＩｎＰ基板の主面の法線方向＜１００＞に対して斜めに進みながら成長していく。このため、凹部配列を覆って厚く成長されるクラッド層の成長の後にも、この半導体層のエピ表面に、ベースマークが転写されてアライメントマークに使用可能な凹部の配列が形成される。また、クラッド層を覆って厚く成長されるコンタクト層の成長の後にも、この半導体層のエピ表面に、ベースマークが転写されてアライメントマークに使用可能な凹部の配列が形成される。【選択図】図１３
2014060212.tif 000002
【特許請求の範囲】
【請求項１】
単位形状の配列を含み露光装置において目合わせ可能なアライメントマークを用いて、半導体量子カスケードレーザを作製する方法であって、
III−Ｖ化合物基板の主面上の第１III−Ｖ化合物半導体領域上にIII−Ｖ化合物半導体層を形成する工程と、
前記アライメントマークの前記単位形状のサイズより大きなサイズの単位形状の配列を含むパターンを有するマスクを前記III−Ｖ化合物半導体層上に形成する工程と、
前記マスクを用いて前記III−Ｖ化合物半導体層をエッチングして、前記マスクの前記単位形状の配列が転写されて成る窪んだベースマークの配列を前記III−Ｖ化合物半導体層に形成する工程と、
前記III−Ｖ化合物半導体層をエッチングした後に、前記III−Ｖ化合物半導体層上に第２III−Ｖ化合物半導体領域を成長して、前記ベースマークの配列に対応する凹部配列を前記第２III−Ｖ化合物半導体領域の表面に形成する工程と、
前記凹部配列を覆うようにレジスト膜を前記第２III−Ｖ化合物半導体領域上に形成する工程と、
前記レジスト膜を形成した後に、前記露光装置において前記凹部配列を用いてアライメントを行う工程と、
前記アライメントの後に、前記レジスト膜を露光してレジストマスクを形成する工程と、
を備え、
前記第１III−Ｖ化合物半導体領域、前記III−Ｖ化合物半導体層及び前記第２III−Ｖ化合物半導体領域は半導体積層を構成し、
前記半導体積層はＱＣＬコア層を含み、
前記第２III−Ｖ化合物半導体領域はクラッド層を含み、
前記凹部配列は深さ１００ｎｍ以上の凹部を含み、
当該半導体量子カスケードレーザの前記III−Ｖ化合物半導体層は、前記半導体量子カスケードレーザの回折格子のための回折格子構造を含む、半導体量子カスケードレーザを作製する方法。
【請求項２】
前記III−Ｖ化合物半導体層はＩｎＧａＡｓからなり、
前記クラッド層はＩｎＰからなる、請求項１に記載された半導体量子カスケードレーザを作製する方法。
【請求項３】
前記ベースマークの窪みの側面及び底面は、同じ半導体材料からなる、請求項１又は請求項２に記載された半導体量子カスケードレーザを作製する方法。
【請求項４】
前記マスクの前記単位形状の前記配列は、＜０−１−１＞方向に配列されている、請求項１〜請求項３のいずれか一項に記載された半導体量子カスケードレーザを作製する方法。
【請求項５】
前記III−Ｖ化合物基板の前記主面は｛１００｝面から−１度〜＋１度の範囲のオフ角を有する、請求項１〜請求項４のいずれか一項に記載された半導体量子カスケードレーザを作製する方法。
【請求項６】
前記III−Ｖ化合物基板はＩｎＰからなる、請求項１〜請求項５のいずれか一項に記載された半導体量子カスケードレーザを作製する方法。
【請求項７】
前記ＱＣＬコア層が前記第１III−Ｖ化合物半導体領域内にあり、
前記III−Ｖ化合物半導体層は前記ＱＣＬコア層を覆っている、請求項１〜請求項６のいずれか一項に記載された半導体量子カスケードレーザを作製する方法。
【請求項８】
前記マスクの前記パターンは、前記アライメントマークの前記単位形状のサイズより大きなサイズの単位形状を含む別の配列を有し、
前記マスクを用いて前記III−Ｖ化合物半導体層をエッチングする際に、前記III−Ｖ化合物半導体層は、前記マスクの前記パターンの前記別の配列が転写されて成る窪んだベースマークの別の配列を含み、
前記III−Ｖ化合物半導体領域の前記表面は、前記ベースマークの前記別の配列に対応する凹部の別の配列を有し、
前記マスクの前記単位形状の前記配列及び前記別の配列は、＜０−１１＞方向に配列されている、請求項１〜請求項７のいずれか一項に記載された半導体量子カスケードレーザを作製する方法。
【請求項９】
前記レジストマスクを用いて前記半導体積層をエッチングして、半導体メサを形成する工程を更に備える、請求項１〜請求項８のいずれか一項に記載された半導体量子カスケードレーザを作製する方法。
【請求項１０】
前記III−Ｖ化合物半導体領域は前記クラッド層上に設けられたコンタクト層を更に含む、請求項１〜請求項９のいずれか一項に記載された半導体量子カスケードレーザを作製する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体量子カスケードレーザを作製する方法に関する。
【背景技術】
【０００２】
特許文献１は、アライメントマーク検出用光源に対して透過でありエピタキシャル成長する半導体材料と異なる屈折率の材料からなる酸化シリコン膜にアライメントマークを形成した後に、ＧａＮの結晶成長を行う。この形態では、成長されたＧａＮ層と酸化シリコンとの屈折率の違いを利用してアライメントマーク検出を可能にしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０２３４５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、ＧａＮ系材料はアライメントマーク検出光を透過することを利用する。しかしながら、半導体材料には、アライメントマーク検出光が透過できるものも、透過できないものもある。アライメントマーク検出光及び半導体材料のそれぞれについて、光の透過／不透過を判断することは煩雑である。
【０００５】
求められていることは、アライメントマーク検出光が半導体材料を透過するか否かに関係なくアライメントマークを形成することにある。
【０００６】
また、下地の形成されたアライメントマークのパターンがエピタキシャル成長の後には埋没してしまい、十分なアライメント機能を発揮できないこともある。例えば、半導体量子カスケードレーザは長い発振波長の光を生成するので、比較的厚いクラッド層を必要とする。
【０００７】
本発明は、半導体表面の形状に基づき露光装置において目合わせ可能なアライメントマークを用いて半導体量子カスケードレーザを作製する方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る発明は、単位形状の配列を含み露光装置において目合わせ可能なアライメントマークを用いて、半導体量子カスケードレーザを作製する方法に係る。この方法は、（ａ）III−Ｖ化合物基板の主面上の第１III−Ｖ化合物半導体領域上にIII−Ｖ化合物半導体層を形成する工程と、（ｂ）前記アライメントマークの前記単位形状のサイズより大きなサイズの単位形状のパターンを有するマスクを前記III−Ｖ化合物半導体層上に形成する工程と、（ｃ）前記マスクを用いて前記III−Ｖ化合物半導体層をエッチングして、前記マスクの前記単位形状の配列が転写されて成る窪んだベースマークの配列を含む回折格子層に形成する工程と、（ｄ）前記回折格子層を形成した後に前記回折格子層上に第２III−Ｖ化合物半導体領域を成長して、前記ベースマークの配列に対応する凹部配列を前記第２III−Ｖ化合物半導体領域の表面に形成する工程と、（ｅ）前記凹部の配列を覆うようにレジスト膜を前記第２III−Ｖ化合物半導体領域上に形成する工程と、（ｆ）前記レジスト膜を形成した後に、前記露光装置において前記凹部の配列を用いてアライメントを行う工程と、（ｇ）前記アライメントの後に、前記レジスト膜を露光してレジストマスクを形成する工程とを備える。前記第１III−Ｖ化合物半導体領域、前記III−Ｖ化合物半導体層及び前記第２III−Ｖ化合物半導体領域は半導体積層を構成し、前記半導体積層はＱＣＬコア層を含み、前記回折格子層は、前記半導体量子カスケードレーザの回折格子のための回折格子構造を含み、前記第２III−Ｖ化合物半導体領域はクラッド層を含み、前記凹部配列は１００ｎｍ以上の深さの凹部を含む。
【０００９】
この作製方法によれば、アライメントマークの単位形状のサイズより大きなサイズの単位形状のパターンを有するマスクを用いてIII−Ｖ化合物半導体層をエッチングして、ベースマークの配列を含む回折格子層に形成する。ベースマークは、マスクの単位形状の配列が転写されて成る窪みであり、アライメントマークの単位形状のサイズより大きなサイズの単位形状のパターンである。この回折格子層上にIII−Ｖ化合物半導体領域を成長するとき、ベースマークの窪みの縁に対応する凹部の配列がIII−Ｖ化合物半導体領域の表面に形成される。ベースマークがアライメントマークの単位形状のサイズより大きなサイズの単位形状を有するので、III−Ｖ化合物半導体領域の表面に形成された配列の各凹部は、ベースマークの単位形状のサイズよりも小さくなるけれども、III−Ｖ化合物半導体領域の形成のための結晶成長の後でも消失することなく、III−Ｖ化合物半導体領域の表面に残せる。このとき、配列の凹部が１００ｎｍ以上の深さを有すると共に個々の凹部が互いに独立した凹みを有するようにできるので、露光装置において凹部の配列を用いてアライメントを行うことができる。
【００１０】
本発明に係る製造方法では、前記回折格子層はＩｎＧａＡｓからなり、前記クラッド層はＩｎＰからなることが好ましい。この方法によれば、ＩｎＧａＡｓを備える回折格子層上に、ＩｎＰを備えるクラッド層を成長することが好適である。
【００１１】
本発明に係る製造方法では、前記ベースマークの窪みの側面及び底面は、同じ半導体材料からなることが好ましい。この方法によれば、III−Ｖ化合物半導体領域の表面に窪みを形成することが容易になる。また、前記ベースマークの窪みの側面及び底面はＩｎＧａＡｓからなることが好ましく、回折格子層上にＩｎＰを成長することが好ましい。
【００１２】
本発明に係る製造方法では、前記マスクの前記単位形状の前記配列は、＜０−１−１＞方向に配列されていることが好ましい。この方法によれば、III−Ｖ化合物半導体領域の表面に窪みを形成することが容易になる。
【００１３】
本発明に係る製造方法では、前記III−Ｖ化合物基板の前記主面は｛１００｝面から−１度〜＋１度の範囲のオフ角を有することが良い。この方法によれば、結晶成長の下地の面方位が｛１００｝面から−１度〜＋１度の範囲にあれば、結晶面方位に起因する窪みの乱れを避けることができる。
【００１４】
本発明に係る製造方法では、前記III−Ｖ化合物基板はＩｎＰからなることが好ましい。この方法によれば、ＩｎＰ基板は、結晶成長のための下地にＩｎＰを提供できる。
【００１５】
本発明に係る製造方法では、前記第１III−Ｖ化合物半導体領域が前記ＱＣＬコア層を含み、前記III−Ｖ化合物半導体層は前記ＱＣＬコア層を覆っている。前記マスクの前記パターンは、前記半導体量子カスケードレーザの回折格子のための回折格子パターンを含み、前記回折格子パターンのサイズは、前記アライメントマークのための前記パターンの前記単位形状の前記サイズより小さいことが良い。
【００１６】
この方法によれば、回折格子層はＱＣＬコア層と光学的に結合されると共に、回折格子層の回折格子のための回折格子パターン部と異なる工程で、ベースマークの窪みの配列を形成できる。回折格子パターン部は、ベースマークの窪みの配列と異なる形状であり、また回折格子パターン部を覆う半導体領域の成長により実施的に埋め込まれて、この半導体領域の表面では消失してしまう。
【００１７】
本発明に係る製造方法では、前記マスクの前記パターンは、前記アライメントマークの前記単位形状のサイズより大きなサイズの単位形状を含む別の配列を有し、前記回折格子層は、前記マスクの前記パターンの前記別の配列が転写されて成る窪んだベースマークの別の配列を含み、前記III−Ｖ化合物半導体領域の前記表面は、前記ベースマークの前記別の配列に対応する凹部からなる別の配列を有し、前記マスクの前記単位形状の前記配列及び前記別の配列は、＜０−１１＞方向に配列されていることができる。この方法によれば、様々な形態のアライメントマークを形成できる。
【００１８】
本発明に係る製造方法は、前記レジストマスクを用いて前記半導体積層をエッチングして、半導体メサを形成する工程を更に備えることができる。
【００１９】
この方法によれば、アライメントマークを利用した正確な目合わせを、半導体メサ形成の工程に適用できる。
【００２０】
本発明に係る製造方法では、前記第２III−Ｖ化合物半導体領域は前記クラッド層上に設けられたコンタクト層を更に含むことが好ましい。
【００２１】
この方法によれば、この形態では、III−Ｖ化合物半導体領域の表面はコンタクト層により提供され、コンタクト層の表面に、ベースマークの窪みの縁に対応する凹部の配列を形成できる。
【００２２】
なお、III−Ｖ化合物半導体領域がコンタクト層を含まないときは、III−Ｖ化合物半導体領域の表面はクラッド層により提供され、クラッド層の表面に、ベースマークの窪みの縁に対応する凹部の配列を形成できる。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、半導体表面の形状に基づき露光装置において目合わせ可能なアライメントマークを用いて半導体量子カスケードレーザを作製する方法を提供できる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本実施に形態に係る製造方法における主要な工程を模式的に示す図面である。
【図２】図２は、本実施に形態に係る製造方法における主要な工程を模式的に示す図面である。
【図３】図３は、本実施に形態に係る製造方法に用いられるマスクのパターンを模式的に示す図面である。
【図４】図４は、本実施に形態に係る製造方法における回折格子層の表面形状を模式的に示す図面である。
【図５】図５は、本実施に形態に係る製造方法における主要な工程を模式的に示す図面である。
【図６】図６は、本実施に形態に係る製造方法におけるエピタキシャル基板の表面を模式的に示す図面である。
【図７】図７は、本実施に形態に係る製造方法における主要な工程を模式的に示す図面である。
【図８】図８は、本実施に形態に係る製造方法における主要な工程を模式的に示す図面である。
【図９】図９は、本実施に形態に係る製造方法における主要な工程を模式的に示す図面である。
【図１０】図１０は、本実施に形態に係る製造方法における主要な工程を模式的に示す図面である。
【図１１】図１１は、本実施に形態に係る製造方法における主要な工程を模式的に示す図面である。
【図１２】図１２は、ベースマーク及びエピ表面の凹部を表す走査型電子顕微鏡像を示す図面である。
【図１３】図１３は、ベースマークのエッジとエピ表面の凹部のエッジとの位置関係を表す走査型電子顕微鏡像を示す図面である。
【発明を実施するための形態】
【００２５】
引き続いて、添付図面を参照しながら、半導体光素子を作製する方法、半導体レーザを作製する方法、及び半導体量子カスケードレーザを作製する方法に係る本発明の実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。引き続く実施の形態の説明では、半導体量子カスケードレーザを作製する方法を参照しながら説明するけれども、本実施の形態は、半導体量子カスケードレーザに限定されることなく、回折格子を含む半導体素子を作製する方法に適用される。
【００２６】
工程Ｓ１０１では、基板１１を準備する。基板１１は図１に示されるようなウエハの形状を有することができる。基板１１の主面１１ａは、エピタキシャルに結晶成長可能なようにIII−Ｖ化合物半導体からなることができる。このような基板１１は、例えばＩｎＰ基板（ＩｎＰウエハ）等のIII−Ｖ化合物半導体基板により実現される。実施の形態の引き続く説明では、基板１１としてｎ型ＩｎＰ基板を用いると共に、「基板１１」の語句を用いて説明を行う。図１には、オリエンテーションフラットＯＦを有するｎ型ＩｎＰウエハが基板１１の例として示されている。図１では、後の工程においてショットと呼ばれる区画が破線で描かれている。引き続く説明では、アライメントマークに形成に関する工程では、ウエハ全体を示す図面を参照し、半導体光素子の構造の形成に関する工程では、ウエハのうち一素子サイズを示す図面を参照する。
【００２７】
工程Ｓ１０２では、基板１１の主面１１ａ上に、第１III−Ｖ化合物半導体領域をエピタキシャルに成長する。この成長は、例えば有機金属気相成長法を用いて行われる。より具体的には、工程Ｓ１０３において、図２の（ａ）部に示されるように、基板１１の主面１１ａ上に半導体量子カスケードレーザのためのＱＣＬコア層１３を成長する。このとき、第１III−Ｖ化合物半導体領域がＱＣＬコア層１３を含む。必要な場合には、ＱＣＬコア層１３の成長に先だって、基板１１の主面１１ａ上にIII−Ｖ化合物半導体層を成長できる。このIII−Ｖ化合物半導体層は、ＱＣＬコア層１３に対するクラッド層として役立つ。このクラッド層は例えばｎ型の導電性を有することができ、またｎ型ＩｎＰからなることができる。このとき、第１III−Ｖ化合物半導体領域がＱＣＬコア層１３に加えて下部クラッド層を含む。下部クラッド層を成長しない形態では、基板１１の表層領域が下側クラッドとして機能する。
【００２８】
ＱＣＬコア層１３は例えば以下のような構造を有する。ＱＣＬコア層１３ は、発光のための複数の発光層と、この発光層にキャリアを注入するための複数の注入層とを含む。これら発光層及び注入層は交互に配列されており、発光層及び注入層の各々は、例えばＧａＩｎＡｓ／ＡｌＩｎＡｓ の超格子列を含むことが好ましい。
【００２９】
工程Ｓ１０４では、第１III−Ｖ化合物半導体領域上に、より具体的にはＱＣＬコア層１３の主面１３ａ上に回折格子のためにIII−Ｖ化合物半導体層１５をエピタキシャルに成長する。このIII−Ｖ化合物半導体層１５は、例えばＩｎＧａＡｓ、ＩｎＧａＡｓＰ等からなることができる。本実施例では、III−Ｖ化合物半導体層１５はＱＣＬコア層１３を覆っている。図２の（ｂ）部は、図１に示された基板１１の主面１１ａ上に、第１III−Ｖ化合物半導体領域上のＱＣＬコア層１３及びIII−Ｖ化合物半導体層１５を成長して形成されたエピタキシャル基板Ｅ１を示す。III−Ｖ化合物半導体層１５は例えば４５０ｎｍである。
【００３０】
工程Ｓ１０５では、図４の（ａ）部に示されるように、III−Ｖ化合物半導体層１５の主面１５ａ上にマスク１７を形成する。このマスク１７は、例えばレジストマスクであることができる。マスク１７は、単位形状の配列を含み露光装置において目合わせ可能なアライメントマークを形成するためのパターンを有する。マスク１７のパターンは、後の工程で形成されるアライメントマークの単位形状のサイズより大きなサイズの単位形状の配列を有する。例えば、単位形状が四辺形であるとき、対応する辺の長さが大きい。
【００３１】
図３の（ａ）部では、エピタキシャル基板Ｅ１の主面上には、マスク１７が形成されている。後の工程における露光により形成されショット呼ばれる露光区画の配列（一次元又は二次元の配列）を含む素子エリア１９ａと、露光区画の配列の外側の外周エリア１９ｂを含む。一群のアライメントマーク２１は、好ましくは素子エリア１９ａのいずれかの位置に形成される。
【００３２】
図３の（ｂ）部は、一群のアライメントマークのためのマスク１７のパターン２１の一例を示す。パターン２１は、正方形又は長方形の単位形状２６ａの配列２６を含む。この配列２６において、複数の単位形状が規則的に配置される。この実施例では、複数の単位形状２６ａが、あるピッチで一列に配列される。一例の露光装置（例えばステッパー）において、該露光装置が識別可能なマークのスペックは、例えば以下のものである。
マークの段差（例えば窪みの深さ）：１００ｎｍ以上。
マークの幅：１μｍ〜４μｍ（マークの幅とは正方形又は長方形の対辺の間隔を意味する）。
（４μｍ×４μｍ程度のサイズの単位形状が８μｍ程度のピッチの並びを含む配列が便利である）。
マークの形状：望ましくは、正方形又は長方形、矩形。但し、平面形状の角の丸まりは許容可能。
これ故に、露光装置からのアライメント光をほぼ同じ形状の規則的な配列により反射して、露光装置に反射光を返すことが大切である。なお、露光装置で識別されるアライメントマークは、後の工程で成長される第２III−Ｖ化合物半導体領域のエピ表面（本実施形態では、クラッド層３３又はコンタクト層３５の表面）に形成される。
【００３３】
ステッパアライメントマークは、ウエハ上のパターンとレチクルパターンの位置合わせを行うための基準マークである。図３に示されるように、ウエハ内の複数の位置に形成される。アライメントマークの精度がマークの読み取り精度に影響し、最終的に位置合わせ精度に反映する。一例のステッパのために有用なマークとして、ドットマーク及びラインマークの二種類が例示される。どちらも認識可能なように形成されることが望ましい。
【００３４】
次いで、工程Ｓ１０６では、マスク１７を用いてIII−Ｖ化合物半導体層１５をエッチングして、回折格子層２３に形成する。このエッチングは、例えばＣＨ４／Ｈ２混合ガスによるドライエッチング法により行われる。マスク１８は例えばレジストからなることができる。マスク１８は、ストライプ状の開口１８ａと、ストライプ形状の残し１８ｂとを含む。開口１８ａ及び残し１８ｂは、交互に配列される。工程Ｓ１０７では、マスク１７を用いたエッチングの後に、マスク１７を除去する。マスク１７の除去により、回折格子層２３の表面２３ａが露出される。図４の（ａ）部に示されるように、回折格子層２３は、このエッチングにより、マスク１７のパターンと実質的に同じ形状が形成されて成る表面２３ａを有する。回折格子層２３の表面２３ａは、図４の（ｂ）部に示されるように、マスク１７の単位形状の配列が転写されて成る窪んだベースマーク２７ａの配列２７を含む。マーク構造の凹部の深さは、回折格子構造の凹部の深さより浅いことが好ましい。
【００３５】
マスク１７を除去した後に、工程Ｓ１０８では、図５の（ａ）部に示されるように、回折格子構造を形成するためのマスク１８を回折格子層２３の表面２３ａに形成する。工程Ｓ１０９では、図５の（ｂ）部に示されるように、マスク１８を用いてIII−Ｖ化合物半導体層１５をエッチングして、回折格子層２３に回折格子構造２５を形成する。このエッチングは、例えばＣＨ４／Ｈ２混合ガスによるドライエッチング法により行われる。工程Ｓ１１０では、マスク１８を用いたエッチングの後にマスク１８を除去する。マスク１８の除去により、回折格子構造２５を有する回折格子層表面２３ｂが露出される。このエッチングにより、回折格子層２３の表面２３ｂは、マスク１７のパターンと実質的に同じ形状のマーク構造と、マスク１８のパターンと実質的に同じ形状の回折格子構造２５との両方を含む。
【００３６】
回折格子層２３の表面２３ｂは、図４の（ｂ）部に示されるように、マスク１８で覆われていた窪んだベースマーク２７ａの配列２７を含む。また、このように形成された回折格子層２３は、回折格子のための回折格子パターン部を含み、また、回折格子層２３は、回折格子パターン部がＱＣＬコア層１３と光学的に結合されるように配置される。
【００３７】
マスク１７において、アライメントマークのためのパターンの単位形状のサイズは、例えば５μｍ〜７μｍ程度であることができる。この程度のサイズであれば、後の工程で成長される第２III−Ｖ化合物半導体領域のエピ表面に、露光装置において目合わせ可能であり単位形状の配列を含むアライメントマークを形成できる。一方、半導体量子カスケードレーザの発振波長は、例えば４μｍ〜１０μｍ程度であるとき、回折格子パターンの回折格子のピッチは例えば５００ｎｍ〜１５００ｎｍ程度である。回折格子パターンの開口部の幅Ｗ１は例えば回折格子のピッチが１０００ｎｍの場合、５００ｎｍ程度であり、回折格子パターンの隣接する開口部の間隔Ｗ２は例えば回折格子のピッチが１０００ｎｍの場合、５００ｎｍ程度である。一実施例では、回折格子パターンのサイズは、アライメントマークのためのパターンの単位形状のサイズより小さいことが良い。
【００３８】
この方法によれば、回折格子層２３はＱＣＬコア層１３と光学的に結合されると共に、回折格子のための回折格子パターン部２５を含む回折格子層２３を形成する工程と異なる工程で、ベースマーク２７ａの窪みの配列２７を回折格子層２３に形成できる。このため、回折格子構造２５の深さをマーク構造の深さと異なるものにできる。好ましくは、マーク構造における凹部の凹部は回折格子構造２５の深さより深い。回折格子構造２５は、ベースマーク２７ａの窪みの配列２７と異なる形状であるので、回折格子構造２５が、この上へ成長される第２III−Ｖ化合物半導体領域の表面に引き継がれても、アライメントの際に誤検出を引き起こすことはない。また、多くの場合、回折格子構造２５上へ成長される第２III−Ｖ化合物半導体領域の成長中に実施的に消失してしまう。
【００３９】
必要な場合には、マスク１７を用いたエッチングに先だって、マスク１８を用いたエッチングを行うこともできる。また、必要な場合には、マスク１７のパターンが、半導体光素子の回折格子のための回折格子パターンを更に含むことができる。このとき、マスク１８は用いられない。
【００４０】
次いで、工程Ｓ１１１では、回折格子層２３を形成した後に、図７の（ａ）部及び（ｂ）部に示されるように、回折格子層２３を覆うように第２III−Ｖ化合物半導体領域２９を成長する。この工程により、エピタキシャル基板Ｅ２が形成される。図６の（ａ）部及び（ｂ）部に示されるように、第２III−Ｖ化合物半導体領域２９の表面２９ａには、アライメントマークＷＡのための凹部３１ａの配列３１が形成される。配列３１の凹部３１ａは、ベースマーク２７ａの窪みの縁に対応する。配列３１は、深さ１００ｎｍ以上の凹部３１ａを含む。
【００４１】
この作製方法によれば、マスク１７（アライメントマークの単位形状のサイズより大きなサイズの単位形状のパターンを有するマスク）を用いてIII−Ｖ化合物半導体層１５をエッチングして、ベースマーク２７ａの配列２７を含む回折格子層２３に形成する。ベースマーク２７ａは、マスク１７の単位形状の配列がエッチングにより転写されて成る窪みであり、アライメントマークの単位形状のサイズより大きなサイズの単位形状のパターンである。この回折格子層２３上に第２III−Ｖ化合物半導体領域２９を成長するとき、ベースマーク２７ａの窪みの縁に対応する凹部３１ａの配列３１がIII−Ｖ化合物半導体領域２９の表面２９ａに形成される。ベースマーク２７ａがアライメントマークの単位形状のサイズより大きなサイズの単位形状を有するので、第２III−Ｖ化合物半導体領域２９の表面２９ａに形成された各凹部３１ａは、ベースマーク２７ａの単位形状のサイズよりも小さくなるけれども、第２III−Ｖ化合物半導体領域２９の形成のための結晶成長の後でも消失することなく、第２III−Ｖ化合物半導体領域２９の表面２９ａに残る。このとき、配列３１の凹部３１ａが１００ｎｍ以上の深さを有すると共に個々の凹部３１ａが互いに独立した凹みを有するようにできるので、露光装置において凹部の配列を用いてアライメントを行うことができる。一方、回折格子構造２５は第２III−Ｖ化合物半導体領域２９により埋め込まれて、回折格子構造２５上の第２III−Ｖ化合物半導体領域２９の表面は平坦である。
【００４２】
第２III−Ｖ化合物半導体領域２９がクラッド層３３を含むときは、第２III−Ｖ化合物半導体領域２９の成長において、図７の（ａ）部に示されるように、クラッド層３３が回折格子層２３上に成長される。クラッド層３３の厚さは例えば３μｍ程度である。ここで、ベースマーク２７ａのサイズは、例えば５μｍ〜７μｍの範囲とすることができる。このとき、ベースマーク２７ａ上に成長されるクラッド層３３の厚さを２μｍ〜３．５μｍの範囲とすることが好適である。クラッド層３３の導電型は、下部クラッド層又は基板１１の導電型と同じであり、本実施例では、クラッド層３３はｎ型III−Ｖ化合物半導体を備える。また、第２III−Ｖ化合物半導体領域２９は、クラッド層３３上に設けられたコンタクト層３５を更に含むことができる。コンタクト層３５の導電型は、クラッド層３３又は基板１１の導電型と同じであり、本実施例では、コンタクト層３５はｎ型III−Ｖ化合物半導体を備える。第２III−Ｖ化合物半導体領域２９がコンタクト層３５を含むときは、第２III−Ｖ化合物半導体領域２９の成長において、図７の（ｂ）部に示されるように、コンタクト層３５がクラッド層３３上に成長される。この形態では、第２III−Ｖ化合物半導体領域２９の表面２９ａはコンタクト層３５により提供され、コンタクト層３５の表面３５ａに、ベースマーク２７ａの窪み（例えば３００ｎｍ〜４００ｎｍ）の縁に対応する凹部配列３１を形成できる。コンタクト層３５の厚さは、例えば５０ｎｍである。コンタクト層３５の厚さは例えば１０ｎｍ〜１００ｎｍ程度である。
【００４３】
なお、第２III−Ｖ化合物半導体領域２９がコンタクト層３５を含まないときは、第２III−Ｖ化合物半導体領域２９の表面２９ａはクラッド層３３により提供され、クラッド層３３の表面に、ベースマーク２７ａの窪みの縁に対応する凹部配列３１を形成できる。
【００４４】
好適な実施例では。回折格子層２３はＩｎＧａＡｓからなり、クラッド層はＩｎＰからなることが好ましい。この方法によれば、ＩｎＧａＡｓを備える回折格子層上に、ＩｎＰを備えるクラッド層を成長することが好適である。コンタクト層３５は例えばＩｎＧａＡｓからなる。
【００４５】
また、ベースマーク２７ａの窪みの側面及び底面は、同じ半導体材料からなることが好ましい。この形態では、第２III−Ｖ化合物半導体領域２９の表面２９ａに窪みを形成することが容易になる。また、ベースマーク２７ａの窪みの側面及び底面はＩｎＧａＡｓからなることが好ましく、回折格子層２３上にＩｎＰを成長することが好ましい。
【００４６】
基板１１の主面１１ａ及び回折格子層２３の主面は、個々のIII−Ｖ化合物の｛１００｝面から−１度〜＋１度の範囲のオフ角を有することが良い。この形態では、結晶成長の下地の面方位が｛１００｝面から−１度〜＋１度の範囲にあれば、結晶面方位に起因する窪みの乱れを避けることができる。基板１１は、III−Ｖ化合物基板であって、ＩｎＰからなることが好ましい。ＩｎＰ基板は、結晶成長のための下地にＩｎＰを提供できる。
【００４７】
マスク１７の単位形状の配列は、図４の（ｂ）部に示されるように、＜０−１−１＞方向に配列されていることが好ましい。この形態では、第２III−Ｖ化合物半導体領域２９の成長の後に、第２III−Ｖ化合物半導体領域２９の表面２９ａに、アライメントマークとして理解可能な窪みを残すことが容易になる。
【００４８】
再び図３の（ｂ）部を参照すると、マスク１７のパターン２１は、＜０−１−１＞方向に沿って配置される別の配列２８を有することができる。配列２８は、配列２６と同様に、例えば正方形又は長方形の単位形状２６ａを含む。この配列２６において、複数の単位形状が規則的に配置される。マスク１７の配列２６及び配列２８は、＜０−１１＞方向に配列されていることができる。
【００４９】
また、図４に示されるように、回折格子層２３は、マスク１７のパターンの別の配列２８が転写されて成る窪んだベースマーク３０ａの別の配列３０を含むことができる。この形態では、第２III−Ｖ化合物半導体領域２９の表面２９ａは、ベースマーク２７ａと同様なベースマーク３０ａを含む別の配列３０に対応する凹部３２ａの別の配列３２を有する。回折格子層２３の配列２７及び配列３０は、＜０−１１＞方向に配列されていることができる。この形態によれば、様々な形状のアライメントマークを形成できる。
【００５０】
III−Ｖ化合物半導体領域２９の表面２９ａは、ベースマーク２７ａ、３０ａの配列２７、３０にそれぞれ対応する凹部３１ａ、３２ａの配列３１、３２を有する。III−Ｖ化合物半導体領域２９の表面２９ａにおいては、配列３１及び配列３２は、＜０−１１＞方向に配列されていることができる。この形態によれば、様々な形状のアライメントマークを利用できる。
【００５１】
これまでの工程により、図７の（ｂ）部に示されるように、第１III−Ｖ化合物半導体領域１２、回折格子層２３（III−Ｖ化合物半導体層１５）及び第２III−Ｖ化合物半導体領域２９が形成されて、エピタキシャル基板Ｅ３が形成される。第１III−Ｖ化合物半導体領域１２、回折格子層２３（III−Ｖ化合物半導体層１５）及び第２III−Ｖ化合物半導体領域２９は半導体積層３７を構成する。これまでの説明から、半導体積層３７はＱＣＬコア層１５を含む。
【００５２】
工程Ｓ１１２では、凹部配列３１を覆うようにレジスト膜を第２III−Ｖ化合物半導体領域２９上に形成する。レジスト膜を形成した後に、工程Ｓ１１３では、露光装置においてアライメントマークを用いてアライメントを行う。このアライメントマークは凹部配列３１を含む。
【００５３】
工程Ｓ１１４では、図８の（ａ）部に示されるように、アライメントの後に、レジスト膜の露光及び現像を行ってレジストマスク４１を形成する。
【００５４】
工程Ｓ１１５では、図８の（ｂ）部に示されるように、レジストマスク４１を用いて半導体積層３７をエッチングして、半導体メサ４３を含む基板生産物ＳＰ１を形成する。このエッチングにより、半導体メサ４３が形成される。この形態では、凹部配列３１を含むアライメントマークを利用した正確な目合わせを半導体メサ形成に適用できる。エッチングされた半導体積層４５は、半導体メサ４３、及び半導体メサ４３を規定する溝４７ａ及び溝４７ｂを含む。
【００５５】
工程Ｓ１１６では、図９の（ａ）部に示されるように、基板生産物ＳＰ１上に絶縁膜４９を形成する。この絶縁膜４９は、例えばシリコン系無機化合物からなり、例えばシリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）等を備える。工程Ｓ１１７では、図９の（ｂ）部に示されるように、絶縁膜４９を加工して、コンタクト開口４９ｂを有する保護絶縁層４９ａを形成する。保護絶縁層４９ａのコンタクト開口４９ｂには、半導体メサ４３の上面が露出する。
【００５６】
工程Ｓ１１４では、図１０の（ａ）部に示されるように、保護絶縁層４９ａを形成した後に基板生産物ＳＰ１上に保護のための樹脂を塗布して、樹脂５０を形成する。この樹脂５０は、例えばＢＣＢ樹脂、ポリイミド等を備える。
【００５７】
工程Ｓ１１５では、図１０の（ｂ）部に示されるように、樹脂５０を加工して、コンタクト開口を有する樹脂体５０ａを形成する。樹脂体５０ａのコンタクト開口５０ｂには、半導体メサ４３の上面が露出する。
【００５８】
工程Ｓ１１６では、図１１の（ａ）部に示されるように、半導体メサ４３の上面上に電極５１（５１ａ、５１ｂ）を形成する。工程Ｓ１２０では、図１１の（ｂ）部に示されるように、基板１１を研磨した後に、基板１１の裏面（研磨面）１１ｂに別の電極５３を形成する。
【００５９】
これらの工程により、半導体光素子５５が形成される。
【００６０】
本実施の形態に係る方法の有用性について説明する。光通信用の分布帰還型（ＤＦＢ）レーザのウエハプロセスでは、λ／４構造などの特殊なシフタを回折格子に作り込むために、ＥＢ描画やナノインプリント（ＬＩＬ）などを用いている。活性層ストライプの形成や電極形成のパターニングには、マスクを用いた光リソグラフィを適用可能なステッパやアライナを用いることができる。ここで重要になるのは装置間のアライメント（位置合わせ）精度であり、ＥＢ露光装置、ＮＩＬ装置、ステッパ・アライナーに共通して高精度に読み取り可能なアライメントマークが求められる。ＥＢ露光装置やアライナーはマークを顕微鏡を通して目視によりアライメントを行う。ステッパでは、専用のマークを用いて高精度なオートアライメント機構を用いる。ステッパ専用のマークを用いることにより、おおよそ目視の十倍以上の精度で目合わせが可能になる。また、直接変調用の半導体レーザと異なり、１０００Ｇｐｓコヒーレント通信向けの半導体レーザや光変調器、さらには光受信機向けの半導体デバイスのウエハプロセスでは、さらなるアライメント精度が要求される。このため、半導体レーザ（ＬＤ）のウエハプロセスのパターニングはステッパを用いて行うことが好適である。
【００６１】
しかしながら、上述したようにステッパにおけるオートアライメント機構の利用には、高精度で再現性高いアライメントマークの形成を必要とする。専用のアライメントマークを用いて初めてステッパ本来のアライメント精度を発揮できる。ＬＤプロセスでは、Ｓｉ基板を用いたＤＲＡＭやＬＳＩにおける半導体加工とは異なり、埋め込み成長といったエピタキシャル成長を行う。このため、エピタキシャル成長前に形成されたアライメントマークは、マーク自体が埋没して消失したり、マークの段差から異常成長を引き起こす原因になることがある。これ故に、高品質なマーク形成を行うのが難しい。
【００６２】
本実施の形態に係るアライメントマークを作製する方法では、ステッパといった露光装置のために作成される露光マークには、標準サイズとして、４μｍ角の矩形パターンの８μｍピッチでの配列からなるマークと、６μｍで１２μｍピッチのラインパターからなるマークとがある。これらのどちらも形成できることが、アライメントのプロセスマージンを向上できる点で好ましい。しかし、半導体表面にマークを形成した後に、この半導体表面の全体に半導体のエピタキシャル成長を行うとき、標準サイズのマークは、埋め込み成長の後では、アライメントに使用できる程度の形状を残さずに埋没してしまう。発明者は、マークのパターン開口幅（つまり半導体凹みの幅）を標準サイズよりもかなり大きくすることにより、マークを形成した後に半導体成長（以下、マーク凹部及び回折格子の凹凸を埋め込むので埋め込み成長と記す）の後でもマークが埋没せずに残存することを見出した。
【００６３】
回折格子層のためのIII−V化合物半導体層の内部にマークの底が位置するような深さで形成されるとき、マークのための段差は、マーク上に成長される半導体層の厚さに比べて十分に小さい。試行錯誤の結果、回折格子層のマークの凹部が埋め込み成長領域の表面に残存しているとき、埋め込み前のマークサイズと埋め込み後のマークサイズでは、埋め込み前の形状、寸法に依存して、埋め込み後のマークの形状、寸法が異なることも見出した。例えば、埋め込み前のマークサイズが６μｍ角と、７μｍ角のマーク上に埋め込み成長したとき、埋め込み後のマークサイズの寸法は、それぞれ１μｍ角、及び４μｍ角となった。このように、埋め込み成長前後でのマークの形状、寸法に大きなサイズ依存性が生じる理由として、成長の際に、III−V化合物半導体は、回折格子層のマークの凹部のエッジを起点として斜め方向にはい上がりながら成長して、埋め込み前マークのサイズを縮小させていき、成長されたIII−V化合物半導体領域の表面には、マークが残される。この斜め方向にはい上がりながら成長していく際の角度が、埋め込み成長前のマークサイズに依存するためと考えられる。このような下地マークの利用は、埋め込みのエピタキシャル成長において異常成長を起こしにくく、またマークをシュリンクさせる原因となる斜め方向からのはい上がり成長をエピタキシャル成長で制御可能である。このため、安定したマーク形状が可能になる。
【００６４】
（実施例）
本実施の形態では、レーザダイオードのためのＬＤプロセスにおいて高精度アライメントマークを安定して形成できる方法をしてきた。ＬＤプロセスのプロセスフローは以下のものである。本実施例では、活性層（ＱＣＬの場合ではコア領域）の上に回折格子を形成する上付き回折格子構造を有する分布帰還型の量子カスケードレーザ（ＱＣＬ）を作製するプロセスフローを示す。まず、低ドープ量のＩｎＰ基板上にＱＣＬコアを成長した後にＩｎＧａＡｓ層を成長して、エピタキシャル基板を準備する。エピタキシャル基板のＩｎＧａＡｓ層をマスクを用いてドライエッチングを行い、アライメントマークのため下地マークを形成する。このときエッチングをＩｎＧａＡｓ層で止まるような深さで行う。下地マークのパターンは、アライメントマークの標準サイズより大きなサイズの開口部を有する。次に、ＥＢ装置、ＮＩＬ装置、ステッパなどの露光装置を用いて、回折格子パターンを含むマスクを用いてＩｎＧａＡｓ層をドライエッチングして、回折格子を形成する。エッチング深さは回折格子の設計に応じて異なる。本実施例では、ＩｎＧａＡｓ層までで止める。２回のエッチングを施したＩｎＧａＡｓ層は、下地マーク及び回折格子構造を有する。
【００６５】
次に、下地マークを含むアライメントマーク領域も含めてｎ型クラッドとｎ型コンタクトのための半導体領域の成長（埋め込み成長）を行う。通常であれば、標準サイズの下地マークから成長により引き継がれる表面構造は、埋め込み成長後には、異常成長又は埋没によりステッパ等の露光装置が自動認識できるようなマークとして残らない。しかしながら、本実施例の方法では、下地マークのパターンサイズを、最終的形成されると期待されるマークのサイズにより大きめにしておくことにより、クラッド及びコンタクトの成長後においても、下地マークは埋没せず、一方で回折格子構造は平坦に埋め込まれる。また、下地マークの深さが回折格子層内にあるように、下地マークの側面及び底面がＩｎＧａＡｓにあるので、下地マークに起因した異常成長は起きにくい。これらのことから、標準サイズよりも大きい開口の凹部を下地マークとして形成すると共に下地マークを回折格子層内に作り込むことにより、異常成長や埋没の発生無しで、自動認識可能なアライメントマークをエピタキシャル基板の表面に形成できる。この方法によれば、単位形状の規則的な配列を含むアライメントマークを再現性よく作製でき、ステッパは、このアライメントマークを良好に認識でき、またこのアライメントマークの使用によりアライメント精度も装置性能を満たすものである。
【００６６】
（別の実施例）
図１２の（ａ）部、（ｂ）部及び（ｃ）部は、サイズ８μｍ、サイズ７μｍ及びサイズ６μｍのベースマークをＩｎＧａＡｓ層に形成した後にＩｎＰクラッド層を成長した形態を示す。ＩｎＧａＡｓ回折格子層の厚さは０．４５μｍであり、ＩｎＰクラッド層の厚さは３μｍである。ベースマークの深さは０．３μｍである。図１２の（ｄ）部、（ｅ）部及び（ｆ）部は、サイズ８μｍ、サイズ７μｍ及びサイズ６μｍのマスクの単位形状を含むマスクパターンを示す。図１２の（ａ）部、（ｂ）部及び（ｃ）部に示された断面ＳＥＭ写真は、それぞれ、図１２の（ｄ）部、（ｅ）部及び（ｆ）部におけるＩ−Ｉ線、ＩＩ−ＩＩ線及びＩＩＩ−ＩＩＩ線に沿った断面線でとられる。図１２の（ｂ）部及び図１２の（ｃ）部には、ベースマークの矩形に対応した一又は複数の凹部が形成されている。図１２の（ａ）部には、直線のベースマークに対応した凹部が形成されている。ベースマークが５μｍ〜７μｍの範囲のサイズを有するとき、ベースマーク上に成長されるクラッド層の厚さは２μｍ〜３．５μｍの範囲になることが好適である。
【００６７】
ＩｎＰクラッド層の厚さを変えると、ＩｎＧａＡｓ回折格子層上のマーク幅（埋め込み前の幅）と、ＩｎＰクラッド層の表面のマーク幅（埋め込み後の幅）の変換差が変わる。クラッド層を薄くすると この変換差は小さくなり、クラッド層を厚くすると 変換差は大きくなる。
【００６８】
図１３は、ＩｎＰクラッド層の表面の凹部を表すＳＥＭ像を示す。図１３に示されるように、ＩｎＧａＡｓ回折格子層のベースマークの段差を起点に、（２２１）Ａ面及び（２２１）Ｂ面の成長が、ＩｎＰ基板の主面の法線方向＜１００＞方向に対して斜めに進む。このため、クラッド層が薄いとき、（２１１）)面の成長厚も薄くなる。これ故に、変換差は小さい（クラッド層の表面の凹部のサイズが大きくなる）。一方、クラッド層が厚いとき、（２１１）)面の成長厚がより厚くなる。これ故に、変換差は大きくなる（クラッド層の表面の凹部のサイズが小さくなる）。
【００６９】
ここで、回折格子層を平坦に埋め込む条件としては通常よりも低い成長温度、高いＰＨ３分圧、低い成長速度を用いることが好ましい。この実施例では、摂氏５４０度の成長温度で、ＰＨ３の分圧が１．６Ｔｏｒｒであり、成長レートが１０．μｍ／時である。
ＩｎＰの成長条件は以下のものを用いる。
成長温度：摂氏５３０度〜５５０度。
ＰＨ３分圧：１．３〜１．７Ｔｏｒｒ。
成長レート：０．０８〜０．２μｍ／時。
【００７０】
本実施の形態の説明から、露光装置において目合わせ可能な単位形状の配列を含むアライメントマークを用いて半導体レーザを作製する方法は、以下のようなものであっても良い。本作製方法では、III−Ｖ化合物基板と、III−Ｖ化合物基板の主面上に設けられたIII−Ｖ化合物半導体層とを含むエピタキシャル基板を準備する。この工程の後に、マスクをエピタキシャル基板上に形成する。該マスクはアライメントマークの単位形状のサイズより大きなサイズの単位形状の複数のパターンを有する。先の工程で作製されたマスクを用いてIII−Ｖ化合物半導体層をエッチングして、回折格子層に形成する。この工程では、回折格子層は該マスクの単位形状の配列が転写されて成る窪んだベースマークの複数の配列を含む。回折格子層をエッチングした工程の後に、回折格子層上にIII−Ｖ化合物半導体領域を成長する。III−Ｖ化合物半導体領域を成長した工程の後に、ベースマークの複数の配列毎に、ベースマークの複数の配列の窪みの縁に対応する凹部の配列が前記III−Ｖ化合物半導体領域の前記表面に形成された否かを判断するために、III−Ｖ化合物半導体領域の表面を観察する、観察工程における観察の結果を用いて、マスクの単位形状のサイズを決定する。次の工程では、別のIII−Ｖ化合物基板の主面上に、III−Ｖ化合物半導体層を形成する。この工程の後に、決定されたサイズの単位形状のパターンを有するマスクを回折格子層上に形成する。この工程で形成されたマスクを用いてIII−Ｖ化合物半導体層をエッチングして、回折格子層に形成する。回折格子層は、該マスクの単位形状の配列が転写されて成る窪んだベースマークの配列を含む。回折格子層をエッチングする工程の後に回折格子層上にIII−Ｖ化合物半導体領域を成長して、このIII−Ｖ化合物半導体領域の表面に凹部の配列を形成する。凹部の配列はベースマークの窪みの縁に対応する。この工程で形成された表面を有するIII−Ｖ化合物半導体領域上に、凹部の配列を覆うようにレジスト膜を形成する。該工程で形成されたレジスト膜を形成した後に、露光装置において凹部の配列を用いてアライメントを行う、アライメント工程の後に、レジスト膜を露光してレジストマスクを形成する。一形態では、マスクのパターンは、半導体量子カスケードレーザの回折格子のための回折格子パターン部を含むことができ、またIII−Ｖ化合物半導体領域はクラッド層を含むことができる。
【００７１】
本実施の形態では、特許文献１のように結晶成長前にパターニングプロセスを適用しない。このため、アライメントマークを作製するための加工工程の数の増加を抑制できる。アライメントマークを作製するための加工工程数を減らすことにより、半導体ウエハへのダメージを減らし、またパーティクルの生成なども低減できる。
【００７２】
特許文献１では、アライメント光を透過させることが可能な半導体結晶を成長するので、アライメントマーク認識の際にコントラストが得られる。しかしながら、ＧａＡｓ系やＩｎＰ系の半導体光素子は、ステッパといった露光装置のアライメント光を透過しない半導体材料からなり、ＧａＮ系半導体のようにワイドギャップ半導体を用いない。このような理由から、特許文献１の方法は、アライメントの対象物に関して限定的な適用になる。本実施の形態によれば、ＧａＮ系、ＩｎＰ系といった半導体材料の違いに関係なく、半導体素子の作製においてアライメントマークの作製を可能にする。
【００７３】
本発明は、本実施の形態に開示された特定の構成に限定されるものではない。
【産業上の利用可能性】
【００７４】
本実施の形態によれば、半導体表面の形状に基づき露光装置において目合わせ可能なアライメントマークを用いて半導体量子カスケードレーザを作製する方法を提供できる。
【符号の説明】
【００７５】
１１…基板、１３…ＱＣＬコア層、１５…III−Ｖ化合物半導体層、Ｅ１…エピタキシャル基板、１７…マスク、１８…マスク、１９ａ…素子エリア、２１…パターン、１９ｂ…外周エリア、２６ａ…単位形状、２６…配列、２３…回折格子層、２３ａ…回折格子層表面、２５…回折格子構造、２７ａ…ベースマーク、２７…ベースマーク配列、２９…第２III−Ｖ化合物半導体領域、２９ａ…第２III−Ｖ化合物半導体領域表面、ＷＡ…アライメントマーク、３１ａ…凹部、３１…凹部配列、３３…クラッド層、３５…コンタクト層、４１…レジストマスク、４３…半導体メサ、４５…半導体積層、４７ａ、４７ｂ…溝、４９…絶縁膜、４９ａ…保護絶縁層、５０…樹脂、５０ａ…樹脂体、５１、５１ａ、５１ｂ、５３…電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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