(57)【要約】【課題】負荷状況によらず同期整流用スイッチング素子のオフタイミングを正確に決定することを可能とし、同期整流期間を最大限に利用した高効率な同期整流方式のスイッチング電源装置を提供する。【解決手段】  トランスの一次巻線Ｎ１と直列に接続された主ＦＥＴＴ１と、一次巻線Ｎ１に並列に接続されたスナバ回路と、トランスの二次巻線Ｎ２と直列に接続された同期整流用ＦＥＴＴ２と、同期整流用ＦＥＴＴ２と並列に接続されたダイオードＤと、同期整流用ＦＥＴＴ２のドレイン電圧Ｖｓ検出部と、出力電圧Ｖｏ検出部と、駆動制御部１で構成される。  駆動制御部１は、主ＦＥＴＴ１のオン・オフ状態を検出する手段と、可変パルス生成手段５と、カウンタ手段６によって生成されるカウント値と閾値を用いて同期整流用スイッチング素子のオフタイミングを正確に決定する。【選択図】図１
2014011814.tif 000002
【特許請求の範囲】
【請求項１】
入力端子に印加された直流電圧を変換して出力端子から直流電圧を出力するスイッチング電源装置であって、
トランスの一次巻線と直列に接続された主スイッチング素子が前記入力端子間に接続され、
前記トランスの二次巻線と直列に接続された同期整流用スイッチング素子が前記出力端子間に接続されてなり、
前記同期整流用スイッチング素子と並列に接続された整流素子と、
前記主スイッチング素子及び同期整流用スイッチング素子を駆動する駆動制御部と
を具備し、
前記同期整流用スイッチング素子の両端電圧値を検出する素子電圧検出手段と、
前記出力端子間の出力電圧値を検出する出力電圧検出手段と、
これら電圧検出手段が検出した前記両端電圧値と前記出力電圧値との差に応じた周波数のクロックパルスを生成する可変パルス生成手段と、
前記クロックパルスによってカウント値を増加または減少させるカウンタ手段と、
前記主スイッチング素子がオフ、かつ、前記カウント値が所定のカウント値に達するまで前記同期整流用スイッチング素子をオンするオン・オフ制御手段と
を備えることを特徴とするスイッチング電源装置。
【請求項２】
入力端子に印加された直流電圧を変換して出力端子から直流電圧を出力するスイッチング電源装置であって、
主スイッチング素子と直列に接続された同期整流用スイッチング素子が前記直流入力端子間に接続され、
前記主スイッチング素子と前記同期整流用スイッチング素子の接続点にリアクトルの一端が接続され、
前記同期整流用スイッチング素子と前記リアクトルとで構成される直列回路が前記直流出力端子間に接続され、
前記主スイッチング素子及び同期整流用スイッチング素子を駆動する駆動制御部と
を具備し、
前記同期整流用スイッチング素子の両端電圧値を検出する素子電圧検出手段と、
前記直流出力端子間の出力電圧値を検出する出力電圧検出手段と、
これら電圧検出手段が検出した前記両端電圧値と前記出力電圧値との差に応じた周波数のクロックパルスを生成する可変パルス生成手段と、
前記クロックパルスによってカウント値を増加または減少させるカウンタ手段と、
前記主スイッチング素子がオフ、かつ、前記カウント値が所定のカウント値に達するまで前記同期整流用スイッチング素子をオンするオン・オフ制御手段と
を備えることを特徴とするスイッチング電源装置。
【請求項３】
前記主スイッチング素子のオフ状態は、前記主スイッチング素子を駆動する制御信号、素子電圧検出手段、または、トランスの両端電圧検出手段のいずれかで検出することを特徴とする請求項１または２に記載のスイッチング電源装置。
【請求項４】
前記カウンタ手段は、前記主スイッチング素子のオン・オフ状態により、カウントアップ、カウントダウンを切り替えるアップ・ダウン切り替え回路を有することを特徴とする請求項１〜３のいずれか一項に記載のスイッチング電源装置。
【請求項５】
前記カウンタ手段に接続され、前記同期整流用スイッチング素子の両端電圧値と、前記直流出力端子間の出力電圧値と、前記主スイッチング素子のオン時間とを用いて、前記カウンタ手段にセットするカウント値を演算するプリセット値演算回路と、
前記主スイッチング素子がオフ状態に切り替わる瞬間を検出した時に、前記カウント値を前記カウンタ手段に入力するプリセット許可手段を有することを特徴とする請求項１〜４のいずれか一項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は直流電圧を出力するスイッチング電源装置に係り、特に、同期整流回路を備えたスイッチング電源装置に関する。
【背景技術】
【０００２】
図９に同期整流回路を用いたスイッチング電源装置の従来技術（特許文献１）の構成を示す。このスイッチング電源装置は、トランスＴの一次巻線Ｎ１と直列に接続された主スイッチング素子ＦＥＴ１と、一次巻線Ｎ１と並列に接続されたスナバ回路Ｓｎと、主スイッチング素子ＦＥＴ１を駆動する一次側制御回路２と、トランスＴの二次巻線Ｎ２に直列に接続された同期整流用スイッチング素子ＦＥＴ２と、同期整流用スイッチング素子ＦＥＴ２に並列に接続されたダイオードＤと、同期整流用スイッチング素子ＦＥＴ２を駆動する二次側制御回路３０で構成される。
【０００３】
二次側制御回路３０は、同期整流用スイッチング素子ＦＥＴ２のドレイン−ソース間電圧を抵抗Ｒ１、Ｒ２によって分圧する分圧回路と、同期整流用スイッチング素子ＦＥＴ２のドレイン−ソース間電圧により、ダイオードＤ１、抵抗Ｒ５を通して充電される時定数生成用コンデンサＣを有している。このコンデンサＣには、放電用の抵抗Ｒ６が並列に接続されている。また、コンデンサＣには、その高電位側に接続されてコンデンサＣの電圧が所定の閾値に達すると出力が反転するＮＯＴ回路３１が接続される。抵抗Ｒ１、Ｒ２の接続点とＮＯＴ回路３１の出力端子とがＮＯＲ回路３２各入力端子に接続され、ＮＯＲ回路３２の出力端子は、同期整流用スイッチング素子ＦＥＴ２の制御端子に接続される。
【０００４】
トランスＴの一次巻線Ｎ１と主スイッチング素子ＦＥＴ１との直列回路は直流電源Ｖｄに接続される。また、トランスＴの二次巻線Ｎ２と同期整流用スイッチング素子ＦＥＴ２との直列回路には、平滑コンデンサＣｏと負荷Ｒｏとの並列回路が接続される。
【０００５】
次にこのように構成されたスイッチング電源装置の動作を説明する。主スイッチング素子ＦＥＴ１は出力電圧に応じて周波数とデューティ比が変化するオン・オフ動作をしており、主スイッチング素子ＦＥＴ１がオンすると、一次巻線Ｎ１に電流が流れ、トランスＴにエネルギーが蓄積される。同時に、二次巻線Ｎ２には、同期整流用スイッチング素子ＦＥＴ２のドレイン端子と接続された側の電位が高くなるような電圧が発生する。この時、抵抗Ｒ１、Ｒ２の接続点はＨレベルである。また、ＮＯＴ回路３１の出力は、コンデンサＣが充電され、ＨレベルからＬレベルに変化する。すなわち、ＮＯＲ回路３２の出力はＬレベルであり、同期整流用スイッチング素子ＦＥＴ２はオフ状態を維持する。
【０００６】
やがて主スイッチング素子ＦＥＴ１がオフし、二次巻線Ｎ２はダイオードＤを通してトランスＴに蓄積されたエネルギーを放出する。この時、抵抗Ｒ１、Ｒ２の接続点はＬレベルである。また、ＮＯＴ回路３１の出力は、コンデンサＣが充電されたので、Ｌレベルである。すなわち、ＮＯＲ回路３２の出力はＨレベルであり、同期整流用スイッチング素子ＦＥＴ２はオンされる。
【０００７】
同期整流用スイッチング素子ＦＥＴ２がオンしている期間はドレイン−ソース間電圧がほぼ零なので、コンデンサＣは抵抗Ｒ６によって放電される。コンデンサＣの電圧がＮＯＴ回路３１の閾値を下回ると、ＮＯＴ回路３１の出力はＬレベルからＨレベルに変化する。すなわち、ＮＯＲ回路３２の出力はＨレベルからＬレベルに変化し、同期整流用スイッチング素子ＦＥＴ２はオフされる。
【０００８】
以降、上記したスイッチング電源装置は、上記した動作を繰返す。
このようにして、上記したスイッチング電源装置は、トランスＴに流れる電流を直接検出することなく同期整流期間を生成するため、同期整流用スイッチング素子ＦＥＴ２のオン抵抗には左右されない。よって、よりオン抵抗の小さい同期整流用スイッチング素子ＦＥＴ２を正常に動作できるため、高効率化が可能となる。
【０００９】
また、上記したスイッチング電源装置は、コンデンサＣの時定数を調節し、二次巻線Ｎ２のエネルギーがすべて放出される前に同期整流用スイッチング素子ＦＥＴ２をオフすることで直流電圧出力側からの電力の逆流を防ぐことができる。
【００１０】
さらに、上記したスイッチング電源装置は、同期整流期間は抵抗Ｒ５、Ｒ６とコンデンサＣによって構成される積分器で生成されるため、ノイズの影響を抑制できる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第４１５８０５４号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら上述した特許文献１に記載のスイッチング電源装置では、異なる負荷を接続した場合にはコンデンサＣの充放電電圧および時間が異なる。そのため、同期整流用スイッチング素子ＦＥＴ２のオフタイミングを二次巻線Ｎ２に流れる電流が零になるタイミングに合わせるための閾値調整が必要となる。つまり、次に主スイッチング素子ＦＥＴ１がオンするまでに、同期整流用スイッチング素子ＦＥＴ２が十分な余裕を持ってオフできるように、オフタイミングを決定する必要がある。また、軽負荷の場合、コンデンサＣの充電電圧の最大値が低下することで、相対的に閾値電圧が高く、同期整流期間は短くなる。
【００１３】
本発明は上記問題点を解決するべくなされたものであり、同期整流用スイッチング素子のオフタイミングを正確に決定することを可能とし、同期整流期間を最大限に利用することで、高効率な同期整流方式のスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、入力端子に印加された直流電圧を変換して出力端子から直流電圧を出力するスイッチング電源装置であって、トランスの一次巻線と直列に接続された主スイッチング素子が前記入力端子間に接続され、前記トランスの二次巻線と直列に接続された同期整流用スイッチング素子が前記出力端子間に接続されてなり、前記同期整流用スイッチング素子と並列に接続された整流素子と、前記主スイッチング素子及び同期整流用スイッチング素子を駆動する駆動制御部とを具備し、前記同期整流用スイッチング素子の両端電圧値を検出する素子電圧検出手段と、前記出力端子間の出力電圧値を検出する出力電圧検出手段と、これら電圧検出手段が検出した前記両端電圧値と前記出力電圧値との差に応じた周波数のクロックパルスを生成する可変パルス生成手段と、前記クロックパルスによってカウント値を増加または減少させるカウンタ手段と、前記主スイッチング素子がオフ、かつ、前記カウント値が所定のカウント値に達するまで前記同期整流用スイッチング素子をオンするオン・オフ制御手段とを備えることを特徴とする。
【００１５】
上記スイッチング電源装置では、次の（１）、（２）の電位差×時間の積が等しいことを利用している。
（１）素子電圧と出力電圧との電位差×主スイッチング素子がオンしている時間の積
（２）素子電圧と出力電圧との電位差×主スイッチング素子がオフしている時間の積
すなわち、次の（３）、（４）のカウント値は等しい。
【００１６】
（３）主スイッチング素子がオンしている期間に、素子電圧と出力電圧との電位差に比例した周波数でカウントして達するカウント値。
（４）主スイッチング素子がオフしている期間に、素子電圧と出力電圧との電位差に比例した周波数でカウントして達するカウント値。
【００１７】
したがって、（４）のカウント値が（３）のカウント値と等しくなるタイミングが同期整流用スイッチング素子のオフタイミングである。
よって、本発明のスイッチング電源装置は、同期整流用スイッチング素子のオフタイミングを正確に決定することができ、同期整流期間を最大限に利用することで、装置の高効率化が可能となる。
【００１８】
本発明は、入力端子に印加された直流電圧を変換して出力端子から直流電圧を出力するスイッチング電源装置であって、主スイッチング素子と直列に接続された同期整流用スイッチング素子が前記直流入力端子間に接続され、前記主スイッチング素子と前記同期整流用スイッチング素子の接続点にリアクトルの一端が接続され、前記同期整流用スイッチング素子と前記リアクトルとで構成される直列回路が前記直流出力端子間に接続され、前記主スイッチング素子及び同期整流用スイッチング素子を駆動する駆動制御部とを具備し、前記同期整流用スイッチング素子の両端電圧値を検出する素子電圧検出手段と、前記直流出力端子間の出力電圧値を検出する出力電圧検出手段と、これら電圧検出手段が検出した前記両端電圧値と前記出力電圧値との差に応じた周波数のクロックパルスを生成する可変パルス生成手段と、前記クロックパルスによってカウント値を増加または減少させるカウンタ手段と、前記主スイッチング素子がオフ、かつ、前記カウント値が所定のカウント値に達するまで前記同期整流用スイッチング素子をオンするオン・オフ制御手段とを備えることを特徴とする。
【００１９】
上記スイッチング電源装置では、上記（１）、（２）の電位差×時間の積が等しいことを利用している。すなわち、上記（３）、（４）のカウント値は等しい。
したがって、（４）のカウント値が（３）のカウント値と等しくなるタイミングが同期整流用スイッチング素子のオフタイミングである。
【００２０】
よって、本発明のスイッチング電源装置は、同期整流用スイッチング素子のオフタイミングを正確に決定することができ、同期整流期間を最大限に利用することで、装置の高効率化が可能となる。
【００２１】
本発明にかかるスイッチング電源装置は、前記主スイッチング素子のオフ状態は、前記主スイッチング素子を駆動する制御信号、素子電圧検出手段、または、トランスの両端電圧検出手段のいずれかで検出することを特徴とする。
【００２２】
上記スイッチング電源装置によれば、前記主スイッチング素子のオフ状態の検出手段を選択することで配線レイアウトが最適化でき、装置の高効率化に加え、低コスト化、耐ノイズ性向上が可能である。ただし、前記主スイッチング素子を駆動する制御信号を検出する場合フォトカプラによる光絶縁や、パルストランスのような絶縁手段が必要である。
【００２３】
本発明にかかるスイッチング電源装置は、前記カウンタ手段は、前記主スイッチング素子のオン・オフ状態により、カウントアップ、カウントダウンを切り替えるアップ・ダウン切り替え回路を有することを特徴とする。
【００２４】
上記スイッチング電源装置では、上記（１）、（２）の電位差×時間の積が等しいことを利用している。すなわち、上記（３）、（４）のカウント値は等しい。
したがって、主スイッチング素子のオン・オフ一周期でカウント値は零に戻るため、カウント値が零の時点を同期整流用スイッチング素子のオフタイミングとすれば良い。
【００２５】
よって、本発明のスイッチング電源装置は、同期整流用スイッチング素子のオフタイミングを正確に決定することができ、同期整流期間を最大限に利用することで、装置の高効率化が可能となる。
【００２６】
本発明にかかるスイッチング電源装置は、前記カウンタ手段に接続され、前記同期整流用スイッチング素子の両端電圧値と、前記直流出力端子間の出力電圧値と、前記主スイッチング素子のオン時間とを用いて、前記カウンタ手段にセットするカウント値を演算するプリセット値演算回路と、前記主スイッチング素子がオフ状態に切り替わる瞬間を検出した時に、前記カウント値を前記カウンタ手段に入力するプリセット許可手段を有することを特徴とする。
【００２７】
上記スイッチング電源装置によれば、カウントの周期が一定であるため、主スイッチング素子がオンする時刻に対して常に等しい時間だけ早く前記同期整流用スイッチング素子をオフさせることができる。また、カウント値は演算によって求めるため、カウントの周期を短くすることができる。よって、オフタイミングをより正確に決定できるため、同期整流期間を最大限に利用できる。したがって、装置の高効率化が可能となる。
【発明の効果】
【００２８】
本発明のスイッチング電源装置によれば、同期整流用スイッチング素子のオフタイミングを負荷状況によらずに正確に決定することができるので、同期整流期間を最大限に利用することが可能となり、装置の高効率化が図れるという優れた効果を奏し得る。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１〜３の実施形態の主回路を示す図である。
【図２】本発明の第１〜４の実施形態の駆動制御部を示す概略図である。
【図３】本発明の第１の実施形態の駆動制御部を示す図である。
【図４】本発明の第２の実施形態の駆動制御部を示す図である。
【図５】本発明の第１の実施形態の各部動作波形を示す図である。
【図６】本発明の第２の実施形態の各部動作波形を示す図である。
【図７】本発明の第３の実施形態の駆動制御部を示す図である。
【図８】本発明の第４の実施形態の主回路を示す図である。
【図９】従来技術の実施形態を示す回路図である。
【発明を実施するための形態】
【００３０】
以下、添付図面を参照して本発明の実施の形態を説明する。
【実施例１】
【００３１】
図１は本発明の実施例１によるスイッチング電源装置を示すものあって、図９と同一の符号を付した部分は同一物を表す。次に、上記した実施例１の回路構成を説明する。
本発明の実施例１の回路は、直流電圧を入力する一次側回路と、直流電圧を出力する二次側回路と、電圧検出用の分圧抵抗Ｒ１〜Ｒ４と、スイッチング素子を駆動する駆動制御部１で構成される。
【００３２】
一次側回路は、トランスの一次巻線Ｎ１と直列に接続された主スイッチング素子ＦＥＴ１と、一次巻線Ｎ１に並列に接続されたスナバ回路Ｓｎで構成される。二次側回路は、トランスの二次巻線Ｎ２と直列に接続された同期整流用スイッチング素子ＦＥＴ２と、同期整流用スイッチング素子ＦＥＴ２と並列に接続されたダイオードＤで構成される。分圧抵抗Ｒ１、Ｒ２は、同期整流用スイッチング素子ＦＥＴ２のドレイン−アース間に接続され、分圧抵抗Ｒ３、Ｒ４は、直流電圧出力端子−アース間に接続される。
【００３３】
駆動制御部１は、分圧抵抗Ｒ１、Ｒ２の接続点に素子電圧検出端子Ｖｓが接続され、分圧抵抗Ｒ３、Ｒ４の接続点に出力電圧検出端子Ｖｏが接続される。また、主スイッチング素子ＦＥＴ１の制御端子にＶｇが接続され、同期整流用スイッチング素子ＦＥＴ２の制御端子にＧａｔｅが接続される。
【００３４】
直流電圧入力端子には直流電圧源Ｖｄが接続される。直流電圧出力端子には平滑コンデンサＣｏと負荷Ｒｏの並列回路が接続される。なお、図１の駆動制御部１は一つのブロックで図示しているが、一次側制御回路２と二次側制御回路３３は絶縁されているか、または、別の素子で構成されていることが好ましい。
【００３５】
図２は本発明の実施例１による駆動制御部の概略図を示すものである。駆動制御部１は、主スイッチング素子ＦＥＴ１を駆動する一次側制御回路２と、一次側制御回路２に接続されて主スイッチング素子ＦＥＴ１のオン・オフ状態を検出する主スイッチング素子状態検出手段３と、分圧抵抗Ｒ１、Ｒ２の接続点が素子電圧検出端子Ｖｓと分圧抵抗Ｒ３、Ｒ４の接続点が出力電圧検出端子Ｖｏに接続されて両検出電圧値の差に基づいて時間を生成するタイマー回路４と、主スイッチング素子状態検出手段３とタイマー回路４に接続されて同期整流用スイッチング素子ＦＥＴ２を駆動するオン・オフ制御手段７とを有する二次側制御回路３３で構成される。タイマー回路４は、両検出電圧値の差［素子電圧Ｖｓ−出力電圧Ｖｏ］に基づいて周波数が変化するパルスを出力する可変パルス生成手段５と、前記パルス数をカウントし、タイマー回路４の出力としてカウント値を出力するカウンタ手段６とで構成される。
【００３６】
図２では、一次側制御回路２の制御信号から主スイッチング素子ＦＥＴ１のオン・オフ状態を検出するが、検出手段はこれに限定しない。主スイッチング素子ＦＥＴ１のオン・オフ状態は、同期整流用スイッチング素子ＦＥＴ２のドレイン−ソース間電圧、または、トランスの両端電圧から検出しても良い。
【００３７】
図３は本発明の実施例１による駆動制御部１の一例を示すものである。次に、実施例１による駆動制御部１の構成を説明する。本発明の実施例１による駆動制御部１は、図２と同様に、主スイッチング素子状態検出手段３と、可変パルス生成手段５と、カウンタ手段６と、オン・オフ制御手段７に相当する部分を有している。なお、一次側制御回路２は、一般的な駆動回路であり省略している。
【００３８】
図３における図２の主スイッチング素子状態検出手段３に相当する部分について説明する。比較器８のプラス入力端子、比較器９のマイナス入力端子はＲＣフィルタを介して素子電圧検出端子Ｖｓに接続される。比較器８、比較器９の出力はそれぞれＳＲフリップフロップ（Ｓｅｔ  Ｒｅｓｅｔ  −  Ｆｌｉｐ  Ｆｌｏｐ  以下、ＳＲＦＦと記載する）１２のＳ、Ｒ端子に接続される。比較器８のマイナス入力端子は直流電圧源１０に接続され、比較器９のプラス入力端子は直流電圧源１１に接続される。直流電圧源１０，１１の出力電圧値は、［直流電圧源１０の出力電圧値＞直流電圧源１１の出力電圧値］の関係である。すなわち、主スイッチング素子ＦＥＴ１のオン・オフ状態は、比較器８，９、直流電圧源１０，１１によって構成されるヒステリシスコンパレータによって検出される。直流電圧源１０，１１の出力電圧値は、例えば直流電圧源１０が素子電圧Ｖｓの最大値の９０％、直流電圧源１１が素子電圧Ｖｓの最大値の１０％として、主スイッチング素子ＦＥＴ１が確実にオンまたはオフしたことを検出できることが好ましい。なお、直流電圧源１０，１１の出力電圧値は適宜設計するものであり、限定しない。
【００３９】
ＳＲＦＦ１２の反転出力端子は、モノステーブルマルチバイブレータ（Ｍｏｎｏｓｔａｂｌｅ  Ｍｕｌｔｉｖｉｂｒａｔｏｒ  以下、ＭＭと記載する）１３の立ち上がり検出端子に接続される。ＭＭ１３の出力端子は、オン・オフ制御手段７であるＳＲＦＦ２１に接続される。
【００４０】
図３における図２の可変パルス生成手段５に相当する部分について説明する。パルス生成手段１７の一方の入力端子はＲＣフィルタを介して素子電圧検出端子Ｖｓに接続され、パルス生成手段１７の他方の入力端子は出力電圧検出端子Ｖｏに接続されている。パルス生成手段１７の出力端子はアップダウンカウンタ１８のクロックパルス入力端子に出力される。
【００４１】
図３における図２のカウンタ手段６に相当する部分について説明する。アップダウンカウンタ１８は、クロックパルス入力端子にパルスが入力されるたびにカウントアップまたはカウントダウンする。ここで、アップダウンカウンタ１８のＵ／Ｄ端子はＮＯＴ回路１５を介して比較器９の出力端子に接続されており、Ｈレベルが入力されるとカウントアップ動作し、Ｌレベルが入力されるとカウントダウン動作する。アップダウンカウンタ１８のリセット端子はＭＭ１４の出力端子に接続されている。ＭＭ１４の入力端子は立下り検出であり、ＳＲＦＦ１２の反転出力端子に接続されている。アップダウンカウンタ１８の出力は比較器１９のマイナス入力端子に接続され、比較器１９の出力端子は、ＳＲＦＦ２１に接続される。比較器１９のプラス入力端子は直流電圧源２０に接続され、比較器１９は所定の閾値Ｖｔｈが入力される。
【００４２】
図３における図２のオン・オフ制御手段７の出力端子は、Ｇａｔｅ端子を介して同期整流用スイッチング素子ＦＥＴ２の制御端子に接続される。
本発明の実施例１によるスイッチング電源装置の動作の概要を説明する。同期整流用スイッチング素子ＦＥＴ２がオン状態の時に、主スイッチング素子ＦＥＴ１がオンすると、直流電圧出力端子側から電流が逆流してしまう。すなわち、次に主スイッチング素子ＦＥＴ１がオンする前に同期整流用スイッチング素子ＦＥＴ２をオフする必要がある。
【００４３】
図３の駆動制御部によれば、同期整流用スイッチング素子ＦＥＴ２は、アップダウンカウンタ１８のカウント値を換算した電圧値が直流電圧源２０の出力電圧値である閾値Ｖｔｈを下回ると、オフされる。また、閾値Ｖｔｈの値は零[Ｖ]として、主スイッチング素子ＦＥＴ１がオンする直前にカウント値が下回るようにしても良いが、実施例１では閾値Ｖｔｈの値を１カウントの電圧換算値とした。なお、閾値Ｖｔｈの値は適宜設計するものであり限定しない。
【００４４】
図５に本発明の第１の実施形態の各部動作波形を示し、図中のｔ１〜ｔ４について、上記実施例１に係るスイッチング電源装置の詳細な動作を説明する。＜時刻ｔ１＞と＜時刻ｔ４＞での動作は同様であり、以下に記載する＜時刻ｔ１＞〜＜期間ｔ３〜ｔ４＞の動作で一周期であり、以降の動作はその繰返しである。
【００４５】
主スイッチング素子ＦＥＴ１は一次側制御回路２によって駆動され、一次側制御回路２は出力電圧に応じてオン・オフ信号が変化する。ここでは簡素化のため、入力電圧、出力電圧が共に一定で、一次側制御回路２のオン・オフ信号も一定の周波数であるとする。
【００４６】
なお、図５の各部動作波形は［主スイッチがオンしている期間の素子電圧Ｖｓと出力電圧Ｖｏの電位差＞主スイッチがオフしている期間の素子電圧Ｖｓと出力電圧Ｖｏの電位差］の一例である。パルス生成手段１７の出力周波数は素子電圧Ｖｓと出力電圧Ｖｏの電位差に比例するため、前記電位差の大小関係が逆転する場合、パルス生成手段１７の出力周波数の高低関係も逆転する。
＜時刻ｔ１＞
主スイッチング素子ＦＥＴ１がオンに切り替わり、一次巻線Ｎ１を流れる電流が増加を始める。同時に、二次巻線Ｎ２には、同期整流用スイッチング素子ＦＥＴ２のドレイン端子と接続された側の電位が高くなる（［素子電圧Ｖｓ＞出力電圧Ｖｏ］）ように電圧が発生する。
【００４７】
比較器８の出力はＨレベルに切り替わり、比較器９の出力はＬレベルに切り替わり、ＳＲＦＦ１２はセットされるため、その反転出力はＬレベルに切り替わる。ＳＲＦＦ１２のＬレベル出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３はＬレベル出力を維持する。
【００４８】
［素子電圧Ｖｓ＞出力電圧Ｖｏ］の関係から、パルス生成手段１７の出力周波数は高くなる。
ＭＭ１４はＳＲＦＦ１２の反転出力のＬレベルへの切り替わりを検出してＨレベルを出力する。前記Ｈレベル出力はアップダウンカウンタ１８のＲ端子に入力され、カウント値が零にリセットされる。
【００４９】
比較器９のＨレベルからＬレベルに切り替わった出力は、ＮＯＴ回路１５をとおしてＨレベル出力となり、アップダウンカウンタ１８のＵ／Ｄ端子に入力される。よって、アップダウンカウンタ１８はカウント値零（零Ｖ）を出力し、アップダウンカウンタ１８は短い周期のカウントアップ動作に切り替わる。
【００５０】
ＭＭ１３のＬレベル出力がＳＲＦＦ２１のＳ端子に入力される。また、アップダウンカウンタ１８の出力が零のため、比較器１９はＨレベル出力をＳＲＦＦ２１のＲ端子に入力する。よって、ＳＲＦＦ２１はリセットされてＬレベルを出力するため、同期整流用スイッチング素子ＦＥＴ２はオフ状態を維持する。
＜期間ｔ１〜ｔ２＞
主スイッチング素子ＦＥＴ１がオン状態のため、一次巻線Ｎ１を流れる電流は増加を続け、トランスＴにエネルギーが蓄積される。
【００５１】
［素子電圧Ｖｓ＞出力電圧Ｖｏ］の関係を維持するため、ＳＲＦＦ１２の反転出力はＬレベルを維持し、パルス生成手段１７の出力周波数は高い状態を維持する。
ＳＲＦＦ１２のＬレベルに維持された出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３はＬレベル出力を維持する。
【００５２】
ＳＲＦＦ１２のＬレベルに維持された出力がＭＭ１４の立ち下がり検出端子に入力され、ＭＭ１４はＬレベルに切り替わる。時刻ｔ２までＬレベルを維持する。
比較器９の出力に変化は無く、アップダウンカウンタ１８はカウントアップ動作を維持する。よって、アップダウンカウンタ１８は短い周期でカウントアップする。
【００５３】
ＭＭ１３のＬレベル出力がＳＲＦＦ２１のＳ端子に入力される。また、アップダウンカウンタ１８の出力電圧値は、すぐに比較器１９の閾値Ｖｔｈを超えるため、比較器１９のＬレベル出力がＳＲＦＦ２１のＲ端子に入力される。よって、ＳＲＦＦ２１は状態を維持してＬレベルを出力するため、同期整流用スイッチング素子ＦＥＴ２はオフ状態を維持する。
＜時刻ｔ２＞
主スイッチング素子ＦＥＴ１がオフに切り替わり、一次巻線Ｎ１を流れる電流が減少を始める。同時に、二次巻線Ｎ２には、同期整流用スイッチング素子ＦＥＴ２のドレイン端子と接続された側の電位が低くなる（［素子電圧Ｖｓ＞出力電圧Ｖｏ］）ように電圧が発生する。
【００５４】
比較器８の出力はＬレベルに切り替わり、比較器９の出力はＨレベルに切り替わり、ＳＲＦＦ１２はリセットされるため、その反転出力はＨレベルに切り替わる。
ＳＲＦＦ１２のＬレベルからＨレベルに切り替わった出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３の出力はＨレベルに切り替わる。
【００５５】
［素子電圧Ｖｓ＜出力電圧Ｖｏ］の関係から、パルス生成手段１７の出力周波数は低くなる。
ＳＲＦＦ１２のＬレベルからＨレベルに切り替わった出力がＭＭ１４の立ち下がり検出端子に入力されＭＭ１４はＬレベルを維持する。
【００５６】
比較器９のＬレベルからＨレベルに切り替わった出力は、ＮＯＴ回路１５を通してＬレベル出力となり、アップダウンカウンタ１８のＵ／Ｄ端子に入力される。よって、アップダウンカウンタ１８は長い周期のカウントダウン動作に切り替わる。
【００５７】
ＭＭ１３のＨレベルに切り替わった出力がＳＲＦＦ２１のＳ端子に入力される。アップダウンカウンタ１８はカウントアップし、カウント値に比例した閾値Ｖｔｈよりも高い電圧値を出力するため、比較器１９の出力はＬレベルを維持する。ＳＲＦＦ２１のＲ端子に入力される。よって、ＳＲＦＦ２１の出力はＨレベルに切り替わり、同期整流用スイッチング素子ＦＥＴ２はオン状態に切り替わる。
＜期間ｔ２〜ｔ３＞
主スイッチング素子ＦＥＴ１がオフ状態のため、トランスＴのエネルギーが放出され、一次巻線Ｎ１を流れる電流は減少を続ける。
【００５８】
ＳＲＦＦ１２の入出力に変化は無く、その反転出力はＨレベルを維持する。
［素子電圧Ｖｓ＜出力電圧Ｖｏ］の関係を維持するため、ＳＲＦＦ１２の反転出力はＨレベルを維持し、パルス生成手段１７の出力周波数は低い状態を維持する。
【００５９】
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３の出力はＬレベルに切り替わって維持される。
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１４の立ち下がり検出端子に入力されＭＭ１４はＬレベルを維持する。
【００６０】
比較器９の出力に変化は無く、アップダウンカウンタ１８はカウントダウン動作を維持する。よって、アップダウンカウンタ１８は長い周期でカウントダウンする。
ＭＭ１３のＬレベルに切り替わった出力がＳＲＦＦ２１のＳ端子に入力される。アップダウンカウンタ１８はカウント値に比例した閾値Ｖｔｈよりも高い電圧値を出力するため、比較器１９の出力はＬレベルを維持する。よって、ＳＲＦＦ２１の出力はＨレベルを維持し、同期整流用スイッチング素子ＦＥＴ２はオン状態を維持する。
＜時刻ｔ３＞
主スイッチング素子ＦＥＴ１がオフ状態のため、トランスＴのエネルギーが放出され、一次巻線Ｎ１を流れる電流は減少を続ける。
【００６１】
［素子電圧Ｖｓ＜出力電圧Ｖｏ］の関係を維持するため、ＳＲＦＦ１２の反転出力はＨレベルを維持し、パルス生成手段１７の出力周波数は低い状態を維持する。
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３はＬレベル出力を維持する。
【００６２】
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１４の立ち下がり検出端子に入力されＭＭ１４はＬレベルを維持する。
比較器９の出力に変化は無く、アップダウンカウンタ１８はカウントダウン動作を維持する。よって、アップダウンカウンタ１８は長い周期でカウントダウンする。
【００６３】
ＭＭ１３のＬレベルに維持された出力がＳＲＦＦ２１のＳ端子に入力される。また、アップダウンカウンタ１８のカウント値に比例した出力電圧値は閾値Ｖｔｈより低くなり、比較器１９の出力はＨレベルに切り替わる。比較器１９のＨレベルに切り替わった出力は、ＳＲＦＦ２１のＲ端子に入力される。よって、ＳＲＦＦ２１の出力はＬレベルに切り替わり、同期整流用スイッチング素子ＦＥＴ２はオフ状態に切り替わる。
＜期間ｔ３〜ｔ４＞
主スイッチング素子ＦＥＴ１がオフ状態のため、トランスＴのエネルギーが放出され、一次巻線Ｎ１を流れる電流は減少を続ける。
【００６４】
［素子電圧Ｖｓ＜出力電圧Ｖｏ］の関係を維持するため、ＳＲＦＦ１２の反転出力はＨレベルを維持し、パルス生成手段１７の出力周波数は低い状態を維持する。
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３はＬレベル出力を維持する。
【００６５】
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１４の立ち下がり検出端子に入力されＭＭ１４はＬレベルを維持する。
比較器９の出力に変化は無く、アップダウンカウンタ１８はカウントダウン動作を維持する。よって、アップダウンカウンタ１８は長い周期でカウントダウンする。
【００６６】
ＭＭ１３のＨレベルに維持された出力がＳＲＦＦ２１のＳ端子に入力される。また、アップダウンカウンタ１８のカウント値に比例した出力電圧値は閾値Ｖｔｈより低いため、比較器１９の出力はＨレベルを維持し、ＳＲＦＦ２１のＲ端子に入力される。よって、ＳＲＦＦ２１の出力はＬレベルを維持し、同期整流用スイッチング素子ＦＥＴ２はオフ状態を維持する。
【００６７】
上記したように、本発明の実施例１によるスイッチング電源装置は、トランスＴの蓄積エネルギーと放出エネルギーが等しいことを利用したものである。そして、トランスＴの充放出エネルギーをカウント値に変換すると、トランスＴがエネルギーをすべて放出した時点で零カウントとなる。すなわち、カウント値が零になる直前に同期整流用スイッチング素子ＦＥＴ２をオフさせることで、直流電圧出力側から電力が逆流することを防げる。
【００６８】
トランスＴの蓄積エネルギーと放出エネルギーが等しいことから、次の（１）、（２）の電位差×時間の積が等しいということがいえる。
（１）素子電圧と出力電圧との電位差×主スイッチング素子ＦＥＴ１がオンしている時間の積
（２）素子電圧と出力電圧との電位差×主スイッチング素子ＦＥＴ１がオフしている時間の積
すなわち、次の（３）、（４）のカウント値は等しい。
【００６９】
（３）主スイッチング素子ＦＥＴ１がオンしている期間に、素子電圧と出力電圧との電位差に比例した周波数でカウントして達するカウント値。
（４）主スイッチング素子ＦＥＴ１がオフしている期間に、素子電圧と出力電圧との電位差に比例した周波数でカウントして達するカウント値。
【００７０】
したがって、（４）のカウント値が（３）のカウント値と等しくなるタイミングを同期整流用スイッチング素子ＦＥＴ２のオフタイミングとすれば良い。
本発明の実施例１では、カウンタ手段としてアップダウンカウンタ１８を使用するため、主スイッチング素子ＦＥＴ１のオン・オフ１周期でカウント値が零に戻る。
【００７１】
また、同期整流用スイッチング素子ＦＥＴ２のオフタイミングは、パルス生成手段１７の周波数と閾値Ｖｔｈを適切に決定しておくことで、正確に決定することが可能である。よって、同期整流期間を最大限に利用することが可能となるため、装置の高効率化が可能である。
【実施例２】
【００７２】
図４は本発明の実施例２による駆動制御部１の一例を示すものである。次に、実施例２による駆動制御部１の構成を説明する。本発明の実施例２による駆動制御部１は、実施例１のスイッチング電源装置と同様に、主スイッチング素子状態検出手段３と、カウンタ手段６と、オン・オフ制御手段７に相当する部分を有している。また、可変パルス生成手段５に相当する部分は、固定周波数のパルス生成手段１７と、プリセット値演算手段２３と、プリセット許可手段に置き換えたものである。なお、一次側制御回路２は、一般的な駆動回路のため省略している。
【００７３】
図４における図２の主スイッチング素子状態検出手段３に相当する部分は、実施例１と同様の構成である。
プリセット値演算手段２３と、プリセット許可手段について説明する。プリセット値演算手段２３の入力端子はＲＣフィルタを介した素子電圧検出端子Ｖｓと、出力電圧検出端子Ｖｏと、アップダウンカウンタ１８の出力端子に接続される。プリセット値演算手段２３の出力端子はアップダウンカウンタ１８のプリセット端子Ｐに接続される。アップダウンカウンタ１８のクロックパルス入力端子は、パルス生成手段１７の出力端子に接続される。
【００７４】
図４における図２のカウンタ手段６に相当する部分について説明する。アップダウンカウンタ１８は、クロックパルス入力端子にパルスが入力されるたびにカウントアップまたはカウントダウンする。ここで、アップダウンカウンタ１８のＵ／Ｄ端子はＮＯＴ回路１５を介して比較器９の出力端子に接続されており、Ｈレベルが入力されるとカウントアップ動作し、Ｌレベルが入力されるとカウントダウン動作する。アップダウンカウンタ１８のリセット端子ＲはＭＭ１４の出力端子に接続されている。ＭＭ１４の入力端子は立下り検出であり、ＳＲＦＦ１２の反転出力端子に接続されている。アップダウンカウンタ１８のプリセット許可信号入力端子ＰＥはＭＭ２２の出力端子に接続されている。ＭＭ２２の入力端子は立ち上がり検出であり、比較器９の出力端子に接続されている。アップダウンカウンタ１８の出力は比較器１９のマイナス入力端子に接続され、比較器１９の出力端子は、ＳＲＦＦ２１に接続される。比較器１９のプラス入力端子は直流電圧源２０に接続され、比較器１９は所定の閾値Ｖｔｈが入力される。
【００７５】
図４における図２のオン・オフ制御手段７の出力端子は、Ｇａｔｅ端子を介して同期整流用スイッチング素子ＦＥＴ２の制御端子に接続される。
本発明の実施例２によるスイッチング電源装置の動作の概要は実施例１と同様である。
【００７６】
図６に本発明の第２の実施形態の各部動作波形を示し、図中のｔ１〜ｔ４について、上記実施例２に係るスイッチング電源装置の詳細な動作を説明する。＜時刻ｔ１＞と＜時刻ｔ４＞での動作は同様であり、以下に記載する＜時刻ｔ１＞〜＜期間ｔ３〜ｔ４＞の動作で一周期であり、以降の動作はその繰返しである。
【００７７】
主スイッチング素子ＦＥＴ１は一次側制御回路２によって駆動され、一次側制御回路２は出力電圧に応じてオン・オフ信号が変化する。ここでは簡素化のため、入力電圧、出力電圧が共に一定で、一次側制御回路２のオン・オフ信号も一定の周波数であるとする。
【００７８】
プリセット値演算手段２３は、素子電圧Ｖｓ，出力電圧Ｖｏおよびカウント値ｎ１を入力し、［カウント値ｎ１（素子電圧Ｖｓ−出力電圧Ｖｏ）／出力電圧Ｖｏ］の演算結果をアップダウンカウンタ１８のプリセット値入力端子に入力する。
＜時刻ｔ１＞
主スイッチング素子ＦＥＴ１がオンに切り替わり、一次巻線Ｎ１を流れる電流が増加を始める。同時に、二次巻線Ｎ２には、同期整流用スイッチング素子ＦＥＴ２のドレイン端子と接続された側の電位が高くなる（［素子電圧Ｖｓ＞出力電圧Ｖｏ］）ように電圧が発生する。
【００７９】
比較器８の出力はＨレベルに切り替わり、比較器９の出力はＬレベルに切り替わり、ＳＲＦＦ１２はセットされるため、その反転出力はＬレベルに切り替わる。ＳＲＦＦ１２のＬレベル出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３はＬレベル出力を維持する。
【００８０】
ＭＭ１４は、ＳＲＦＦ１２の反転出力のＬレベルへの切り替わりを検出してＨレベルを出力する。前記Ｈレベル出力はアップダウンカウンタ１８のＲ端子に入力され、カウント値が零にリセットされる。
【００８１】
比較器９のＨレベルからＬレベルに切り替わった出力は、ＮＯＴ回路１５をとおしてＨレベル出力となり、アップダウンカウンタ１８のＵ／Ｄ端子に入力される。よって、アップダウンカウンタ１８はカウント値零（零Ｖ）を出力し、アップダウンカウンタ１８は短い周期のカウントアップ動作に切り替わる。
【００８２】
ＭＭ２２は、比較器９の出力が立ち上がりではないため、アップダウンカウンタ１８のプリセット許可信号入力端子ＰＥにＬレベルを出力する。
ＭＭ１３のＬレベル出力がＳＲＦＦ２１のＳ端子に入力される。また、アップダウンカウンタ１８の出力が零のため、比較器１９はＨレベル出力をＳＲＦＦ２１のＲ端子に入力する。よって、ＳＲＦＦ２１はリセットされてＬレベルを出力するため、同期整流用スイッチング素子ＦＥＴ２はオフ状態を維持する。
＜期間ｔ１−ｔ２＞
主スイッチング素子ＦＥＴ１がオン状態のため、一次巻線Ｎ１を流れる電流は増加を続け、トランスＴにエネルギーが蓄積される。
【００８３】
［素子電圧Ｖｓ＞出力電圧Ｖｏ］の関係を維持するため、ＳＲＦＦ１２の反転出力はＬレベルを維持する。ＳＲＦＦ１２のＬレベルに維持された出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３はＬレベル出力を維持する。
【００８４】
ＳＲＦＦ１２のＬレベルに維持された出力がＭＭ１４の立ち下がり検出端子に入力され、ＭＭ１４はＬレベルに切り替わる。時刻ｔ２までＬレベルを維持する。
比較器９の出力に変化は無く、アップダウンカウンタ１８はパルス生成手段１７から入力される周波数でのカウントアップ動作を維持する。
【００８５】
比較器９のＬレベルに維持された出力がＭＭ２２の立ち上がり検出端子に入力され、アップダウンカウンタ１８のプリセット許可信号入力端子ＰＥにＬレベルを出力する。
ＭＭ１３のＬレベル出力がＳＲＦＦ２１のＳ端子に入力される。また、アップダウンカウンタ１８の出力電圧値は、すぐに比較器１９の閾値Ｖｔｈを超えるため、比較器１９のＬレベル出力がＳＲＦＦ２１のＲ端子に入力される。よって、ＳＲＦＦ２１は状態を維持してＬレベルを出力するため、同期整流用スイッチング素子ＦＥＴ２はオフ状態を維持する。
＜時刻ｔ２＞
主スイッチング素子ＦＥＴ１がオフに切り替わり、一次巻線Ｎ１を流れる電流が減少を始める。同時に、二次巻線Ｎ２には、同期整流用スイッチング素子ＦＥＴ２のドレイン端子と接続された側の電位が低くなる（［素子電圧Ｖｓ＞出力電圧Ｖｏ］）ように電圧が発生する。
【００８６】
比較器８の出力はＬレベルに切り替わり、比較器９の出力はＨレベルに切り替わり、ＳＲＦＦ１２はリセットされるため、その反転出力はＨレベルに切り替わる。
ＳＲＦＦ１２のＬレベルからＨレベルに切り替わった出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３の出力はＨレベルに切り替わる。
【００８７】
ＳＲＦＦ１２のＬレベルからＨレベルに切り替わった出力がＭＭ１４の立ち下がり検出端子に入力されＭＭ１４はＬレベルを維持する。
比較器９のＬレベルからＨレベルに切り替わった出力は、ＮＯＴ回路１５をとおしてＬレベル出力となり、アップダウンカウンタ１８のＵ／Ｄ端子に入力される。よって、アップダウンカウンタ１８はカウントダウン動作に切り替わる。
【００８８】
比較器９のＬレベルからＨレベルに切り替わった出力は、ＭＭ２２の立ち上がり検出端子に入力されアップダウンカウンタ１８のプリセット許可信号入力端子ＰＥにＨレベルを出力する。
【００８９】
この時、プリセット演算手段によって演算されたプリセット値［カウント値ｎ１（素子電圧Ｖｓ−出力電圧Ｖｏ）／出力電圧Ｖｏ］が、アップダウンカウンタ１８にカウント値として入力される。
【００９０】
ＭＭ１３のＨレベルに切り替わった出力がＳＲＦＦ２１のＳ端子に入力される。アップダウンカウンタ１８はプリセット演算手段から入力されたカウント値に比例した閾値Ｖｔｈよりも高い電圧値を出力するため、比較器１９の出力はＬレベルを維持する。ＳＲＦＦ２１のＲ端子に入力される。よって、ＳＲＦＦ２１の出力はＨレベルに切り替わり、同期整流用スイッチング素子ＦＥＴ２はオン状態に切り替わる。
＜期間ｔ２−ｔ３＞
主スイッチング素子ＦＥＴ１がオフ状態のため、トランスＴのエネルギーが放出され、一次巻線Ｎ１を流れる電流は減少を続ける。
【００９１】
［素子電圧Ｖｓ＜出力電圧Ｖｏ］の関係を維持するため、ＳＲＦＦ１２の反転出力はＨレベルを維持する。
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３の出力はＬレベルに切り替わって維持される。
【００９２】
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１４の立ち下がり検出端子に入力されＭＭ１４はＬレベルを維持する。
比較器９の出力に変化は無く、アップダウンカウンタ１８はカウントダウン動作を維持する。
【００９３】
比較器９のＨレベルに維持された出力は、ＭＭ２２の立ち上がり検出端子に入力され、アップダウンカウンタ１８のプリセット許可信号入力端子ＰＥにＬレベルを出力する。
ＭＭ１３のＬレベルに切り替わった出力がＳＲＦＦ２１のＳ端子に入力される。アップダウンカウンタ１８はカウント値に比例した閾値Ｖｔｈよりも高い電圧値を出力するため、比較器１９の出力はＬレベルを維持する。よって、ＳＲＦＦ２１の出力はＨレベルを維持し、同期整流用スイッチング素子ＦＥＴ２はオン状態を維持する。
＜時刻ｔ３＞
主スイッチング素子ＦＥＴ１がオフ状態のため、トランスＴのエネルギーが放出され、一次巻線Ｎ１を流れる電流は減少を続ける。
【００９４】
［素子電圧Ｖｓ＜出力電圧Ｖｏ］の関係を維持するため、ＳＲＦＦ１２の反転出力はＨレベルを維持する。
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３はＬレベル出力を維持する。
【００９５】
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１４の立ち下がり検出端子に入力されＭＭ１４はＬレベルを維持する。
比較器９の出力に変化は無く、アップダウンカウンタ１８はカウントダウン動作を維持する。
【００９６】
ＭＭ１３のＬレベルに維持された出力がＳＲＦＦ２１のＳ端子に入力される。また、アップダウンカウンタ１８のカウント値に比例した出力電圧値は閾値Ｖｔｈより低くなり、比較器１９の出力はＨレベルに切り替わる。比較器１９のＨレベルに切り替わった出力は、ＳＲＦＦ２１のＲ端子に入力される。よって、ＳＲＦＦ２１の出力はＬレベルに切り替わり、同期整流用スイッチング素子ＦＥＴ２はオフ状態に切り替わる。
＜期間ｔ３−ｔ４＞
主スイッチング素子ＦＥＴ１がオフ状態のため、トランスＴのエネルギーが放出され、一次巻線Ｎ１を流れる電流は減少を続ける。
【００９７】
［素子電圧Ｖｓ＜出力電圧Ｖｏ］の関係を維持するため、ＳＲＦＦ１２の反転出力はＨレベルを維持する。
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１３の立ち上がり検出端子に入力され、ＭＭ１３はＬレベル出力を維持する。
【００９８】
ＳＲＦＦ１２のＨレベルに維持された出力がＭＭ１４の立ち下がり検出端子に入力されＭＭ１４はＬレベルを維持する。
比較器９の出力に変化は無く、アップダウンカウンタ１８はカウントダウン動作を維持する。
【００９９】
ＭＭ１３のＨレベルに維持された出力がＳＲＦＦ２１のＳ端子に入力される。また、アップダウンカウンタ１８のカウント値に比例した出力電圧値は閾値Ｖｔｈより低いため、比較器１９の出力はＨレベルを維持し、ＳＲＦＦ２１のＲ端子に入力される。よって、ＳＲＦＦ２１の出力はＬレベルを維持し、同期整流用スイッチング素子ＦＥＴ２はオフ状態を維持する。
【０１００】
上記したように、本発明の実施例２によるスイッチング電源装置は、主スイッチング素子ＦＥＴ１がオフに切り替わることを検出した時、［カウント値ｎ１（素子電圧Ｖｓ−出力電圧Ｖｏ）／出力電圧Ｖｏ］で演算されたプリセット値をアップダウンカウンタ１８に入力することと、カウンタ周波数が一定であること以外は実施例１と同様である。
【０１０１】
ここで、上記プリセット値の演算は、実施例１の（１）〜（４）に基づいた、下記の（５）、（６）の考えに基づいている。
（５）主スイッチング素子ＦＥＴ１がオンしている期間と主スイッチング素子ＦＥＴ１がオフしている期間の長さは比例する
（６）主スイッチング素子ＦＥＴ１がオンしている期間の素子電圧Ｖｓと出力電圧Ｖｏとの電位差と、主スイッチング素子ＦＥＴ１がオフしている期間の長さは比例する。
【０１０２】
したがって、主スイッチング素子ＦＥＴ１がオンしている期間と、素子電圧Ｖｓと出力電圧Ｖｏとの電位差とで、主スイッチング素子ＦＥＴ１がオフしている期間が算出可能である。
【０１０３】
また、実施例２では主スイッチング素子ＦＥＴ１のオン・オフ状態に関係なく一定の周波数でカウントするため、１カウントの時間的誤差が小さく、実施例１よりも精度良くオフタイミングを生成することができる。すなわち、実施例１よりも高効率化が可能となる。
【実施例３】
【０１０４】
図７は本発明の実施例３による駆動制御部１の一例を示すものである。次に、実施例３による駆動制御部１の構成を説明する。本発明の実施例３による駆動制御部１は、実施例１のスイッチング電源装置と同様に、図２における主スイッチング素子状態検出手段３と、可変パルス生成手段５と、カウンタ手段６と、オン・オフ制御手段７に相当する部分を有している。なお、一次側制御回路２は、一般的な駆動回路のため省略している。
【０１０５】
図７において、図３の駆動制御部と異なる点を説明する。一つ目は、比較器９の出力とＳＲＦＦ１２のＲ端子の接続をなくし、比較器８の出力とＳＲＦＦ１２のＲ端子間にＮＯＴ回路２４を接続したことである。二つ目は、オン・オフ制御手段７をＡＮＤ回路２９としたことである。三つ目は、ＳＲＦＦ１２の反転出力端子が、ＭＭ１３を介さずに、オン・オフ制御手段７であるＡＮＤ回路２９の一方の入力端子に接続されたことである。
【０１０６】
図２の可変パルス生成手段５に相当する図７における箇所は、実施例１と同様の構成である。なお、図２の可変パルス生成手段５に相当する部分は、実施例２と同様の構成としてもよく、特に限定しない。
【０１０７】
図２のカウンタ手段６に相当する図７における箇所は、アップダウンカウンタ１８を出力側が異なるアップダウンカウンタ２５に置き換えてデジタル化した以外は実施例１と同様である。なお、図２のカウンタ手段６に相当する部分は、実施例２の構成に適用したものでもよく、特に限定しない。
図７のアップダウンカウンタ２５の出力側は、４ビットのデジタル出力端子ＱＡ〜ＱＤを有しており、ＱＡ、ＱＢ端子がＯＲ回路２６の各入力端子に、ＱＣ、ＱＤ端子がＯＲ回路２７の各入力端子に接続されている。ＯＲ回路２６，２７の出力端子は、ＯＲ回路２８の各入力端子に接続されている。ＯＲ回路２８の出力端子はＡＮＤ回路２９の他方の入力端子に接続されている。
【０１０８】
図２のオン・オフ制御手段７に相当する図７における箇所は、ＡＮＤ回路２９の出力端子がＧａｔｅ端子を介して同期整流用スイッチング素子ＦＥＴ２の制御端子に接続される。
【０１０９】
本発明の実施例３によるスイッチング電源装置の動作の概要は実施例１と同様である。
本発明の実施例３の各部動作波形は図５に示す第１の実施形態と同様である。
本発明の実施例３では、比較器８の出力がＳＲＦＦ１２によって反転されたものがＡＮＤ回路２９の一方の入力端子に入力される。すなわち、ＡＮＤ回路２９の一方の入力端子には、主スイッチング素子ＦＥＴ１がオンの期間はＬレベル、主スイッチング素子ＦＥＴ１がオフの期間はＨレベルが入力される。また、ＡＮＤ回路２９の他方の入力端子に入力されるＯＲ回路２８の出力は、ＯＲ回路２６〜２８の構成により、アップダウンカウンタ２５の出力ＱＡ〜ＱＤがすべてＬレベルのときのみ、Ｈレベルとなる。結果として、ＡＮＤ回路２９の出力がＨレベルとなって同期整流用スイッチング素子ＦＥＴ２がオンする期間は、図５の期間ｔ２〜ｔ３となる。
【０１１０】
したがって、アップダウンカウンタ２５の出力の分解能を上げることで、同期整流期間ｔ２〜ｔ３を長くすることができる。また、アップダウンカウンタ２５の出力がデジタル化されたことで、実施例１，２よりも精度良く同期整流用スイッチング素子ＦＥＴ２のオフタイミングを生成できる。すなわち、実施例３の図２における主スイッチング素子状態検出手段３と、カウンタ手段６と、オン・オフ制御手段７に相当する箇所を実施例１，２に適用することで、さらに高効率化することが可能となる。
【実施例４】
【０１１１】
図８は本発明の実施例４による、トランスを使用しない非絶縁型のスイッチング電源装置を示すものあって、図９と同一の符号を付した部分は同一物を表す。次に、上記した実施例４の回路構成を説明する。本発明の実施例４の回路は、直流電圧入力端子と、直流電圧入力端子間に直列に接続され、直流電圧をスイッチングする主スイッチング素子ＦＥＴ１と同期整流用スイッチング素子ＦＥＴ２と、主スイッチング素子ＦＥＴ１と同期整流用スイッチング素子ＦＥＴ２の接続点に接続されたリアクトルＬと、電圧検出用の分圧抵抗Ｒ１〜Ｒ４と、スイッチング素子を駆動する駆動制御部１を有し、同期整流用スイッチング素子ＦＥＴ２とリアクトルＬの直列回路が直流電圧出力端子間に直列に接続されて構成される。
【０１１２】
分圧抵抗Ｒ１、Ｒ２は、同期整流用スイッチング素子ＦＥＴ２のドレイン−アース間に接続され、分圧抵抗Ｒ３、Ｒ４は、直流電圧出力端子−アース間に接続される。駆動制御部１は、分圧抵抗Ｒ１、Ｒ２の接続部に素子電圧検出端子Ｖｓが接続され、分圧抵抗Ｒ３、Ｒ４の接続部に出力電圧検出端子Ｖｏが接続される。また、主スイッチング素子ＦＥＴ１の制御端子にＶｇが接続され、同期整流用スイッチング素子ＦＥＴ２の制御端子にＧａｔｅが接続される。
【０１１３】
駆動制御部１は、図３，４，７に示す実施例１〜３によるいずれのものを使用しても良く、詳細な動作は実施例１〜３と同様のため省略する。
上記した本発明の実施例４によるスイッチング電源装置においても、同期整流用スイッチング素子ＦＥＴ２のオフタイミングを正確に決定することが可能である。よって、同期整流期間を最大限に利用することが可能となるため、装置の高効率化が可能である。
【符号の説明】
【０１１４】
１                          駆動制御部
Ｃｏ                        平滑コンデンサ
Ｄ                          ダイオード
Ｉｓ                        二次電流
Ｎ１                        一次巻線
Ｎ２                        二次巻線
Ｔ                          トランス
Ｔ１、Ｔ２                  ＦＥＴ
Ｒ１、Ｒ２、Ｒ３、Ｒ４      分圧抵抗
Ｒｏ                        負荷
Ｓｎ                        スナバ回路
Ｖｄ                 直流電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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