(57)【要約】【課題】低抵抗状態にあるメモリセルの可変抵抗層に形成されるフィラメントの形状を揃えることができ、低抵抗状態にあるメモリセルの抵抗値のばらつきを低減できる抵抗変化メモリを提供する。【解決手段】第１電極１１及び第２電極１２と、第１電極１１と第２電極１２との間に配置され、高抵抗状態と低抵抗状態との間を遷移する可変抵抗層１３とを有するメモリセルＭＣと、第１電極１１と第２電極１２との間に電圧を印加し、メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させる制御回路２１とを備える。制御回路２１は、メモリセルＭＣに流れる電流を第１上限値に設定して、メモリセルＭＣに第１電圧を印加し第１の書き込みを行い、第１の書き込みの後、メモリセルＭＣに流れる電流を第２上限値に設定して、メモリセルＭＣに第２電圧を印加し第２の書き込みを行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１電極及び第２電極と、前記第１電極と前記第２電極との間に配置され、高抵抗状態と前記高抵抗状態より抵抗が低い低抵抗状態との間を遷移する可変抵抗層とを有するメモリセルと、
前記第１電極と前記第２電極との間に電圧を印加し、前記メモリセルを前記高抵抗状態から前記低抵抗状態に遷移させる制御回路とを具備し、
前記制御回路は、前記メモリセルに流れる電流を第１上限値に設定して、前記メモリセルに第１電圧を印加し第１の書き込みを行い、前記第１の書き込みの後、前記メモリセルに流れる電流を第２上限値に設定して、前記メモリセルに第２電圧を印加し第２の書き込みを行うことを特徴とする抵抗変化メモリ。
【請求項２】
前記第２上限値は前記第１上限値より大きく、前記第２電圧は前記第１電圧より高いことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記第２上限値は前記第１上限値より小さく、前記第２電圧は前記第１電圧より高いことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項４】
前記メモリセルに前記第２電圧を印加する時間は、前記第１電圧を印加する時間より短いことを特徴とする請求項１または２に記載の抵抗変化メモリ。
【請求項５】
前記可変抵抗層はイオン導電性材料を含むことを特徴とする請求項１乃至４のいずれか一項に記載の抵抗変化メモリ。
【請求項６】
第１電極及び第２電極と、前記第１電極と前記第２電極との間に配置され、高抵抗状態と前記高抵抗状態より抵抗が低い低抵抗状態との間を遷移する可変抵抗層とを有するメモリセルと、
前記第１電極と前記第２電極との間に電圧を印加し、前記メモリセルの抵抗状態を変化させる制御回路とを具備し、
前記制御回路は、前記メモリセルに流れる電流を第１上限値に設定して前記低抵抗状態に変化させる第１動作を行い、
前記第１動作の後、前記メモリセルの抵抗値を確認する第２動作を行い、
前記第２動作の後、前記メモリセルの抵抗値が所定値より高抵抗である場合、前記メモリセルに流れる電流を前記第１上限値より大きい第２上限値に設定して前記低抵抗状態に変化させる第３動作を行うことを特徴とする抵抗変化メモリ。
【請求項７】
前記制御回路は、前記第２動作の後でかつ前記第３動作の前に、前記メモリセルを前記低抵抗状態から前記高抵抗状態に変化させる第４動作を行うことを特徴とする請求項６に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化メモリに関するものである。
【背景技術】
【０００２】
抵抗変化メモリでは、メモリセルとしての抵抗変化素子に電流及び電圧を供給することにより抵抗変化素子の抵抗値を変化させ、この抵抗値の変化を利用して不揮発にデータを記憶させる。抵抗変化メモリは、２端子素子で構造が単純であり、クロスポイント型のメモリセルアレイを構成することにより、従来に比べ大容量化が容易である。
【０００３】
抵抗変化素子は、第１電極及び第２電極と、第１電極と第２電極との間に配置された可変抵抗層とを備える。可変抵抗層はフィラメントを有しており、フィラメントの長さや太さ等の形状は、高抵抗状態あるいは低抵抗状態において変化していると考えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１４６１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
低抵抗状態にあるメモリセルの可変抵抗層に形成されるフィラメントの形状を揃えることができ、低抵抗状態にあるメモリセルの抵抗値のばらつきを低減できる抵抗変化メモリを提供する。
【課題を解決するための手段】
【０００６】
一実施態様の抵抗変化メモリは、第１電極及び第２電極と、前記第１電極と前記第２電極との間に配置され、高抵抗状態と前記高抵抗状態より抵抗が低い低抵抗状態との間を遷移する可変抵抗層とを有するメモリセルと、前記第１電極と前記第２電極との間に電圧を印加し、前記メモリセルを前記高抵抗状態から前記低抵抗状態に遷移させる制御回路とを具備する。前記制御回路は、前記メモリセルに流れる電流を第１上限値に設定して、前記メモリセルに第１電圧を印加し第１の書き込みを行い、前記第１の書き込みの後、前記メモリセルに流れる電流を第２上限値に設定して、前記メモリセルに第２電圧を印加し第２の書き込みを行う。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態の抵抗変化メモリにおけるメモリセルアレイを示す回路図である。
【図２】第１実施形態の抵抗変化メモリにおけるメモリセルアレイの他の例を示す回路図である。
【図３】図１に示したメモリセルの構成を示す断面図である。
【図４】第１実施形態の書き込み動作時にメモリセルに供給される電流及び電圧を示す図である。
【図５】第１実施形態の書き込み動作時にメモリセルに印加される電圧パルスを示す図である。
【図６】第１実施形態の書き込み動作時にメモリセルに印加される電流及び電圧の他の例を示す図である。
【図７】第１実施形態のセンスアンプが含むカレントミラー回路の構成を示す回路図である。
【図８】第１実施形態における書き込み動作シーケンスを示すフローチャートである。
【図９】第１実施形態における第１例の書き込み動作シーケンスの書き込み電圧と制限電流を示す図である。
【図１０】第１実施形態における第１例の書き込み動作シーケンスの書き込み電圧と制限電流の変形を示す図である。
【図１１】第１実施形態における第２例の書き込み動作シーケンスの書き込み電圧と制限電流を示す図である。
【図１２】第１実施形態における第２例の書き込み動作シーケンスの書き込み電圧と制限電流の変形を示す図である。
【図１３】第１実施形態における第３例の書き込み動作シーケンスの書き込み電圧と制限電流を示す図である。
【図１４】第１実施形態における第３例の書き込み動作シーケンスの書き込み電圧と制限電流の変形を示す図である。
【図１５】第２実施形態の抵抗変化メモリにおけるメモリセルアレイを示す回路図である。
【図１６】第２実施形態のメモリセルの構成を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して実施形態の抵抗変化メモリについて説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【０００９】
［第１実施形態］  
第１実施形態の抵抗変化メモリについて説明する。第１実施形態の抵抗変化メモリは、メモリセルとして、抵抗値が変化する抵抗変化素子を有する。抵抗変化素子の抵抗値（例えば、高抵抗（オフ）状態と低抵抗（オン）状態の２値）は、電流又は電圧によりプログラムされ、抵抗変化メモリは抵抗変化素子の抵抗値の状態によってデータを記憶する。
【００１０】
ここでは、ワード線とビット線の交差部にメモリセルが行列状に配列されたクロスポイント型の抵抗変化メモリを例に取る。
【００１１】
［１］メモリセルアレイ  
図１は、第１実施形態の抵抗変化メモリにおけるメモリセルアレイを示す回路図である。
【００１２】
図示するように、メモリセルアレイはクロスポイント型を形成している。ワード線ＷＬ０，ＷＬ１，ＷＬ２は、Ｘ方向に延伸し、Ｙ方向に所定間隔を空けて配列されている。ワード線ＷＬ０，ＷＬ１，ＷＬ２には、ワード線ドライバ２１Ａが接続されている。ビット線ＢＬ０，ＢＬ１，ＢＬ２は、Ｙ方向に延伸し、Ｘ方向に所定間隔を空けて配列されている。ビット線ＢＬ０，ＢＬ１，ＢＬ２には、センスアンプ（Ｓ／Ａ）２１Ｂがそれぞれ接続されている。
【００１３】
メモリセルＭＣ(０，０)、(０，１)、…、(２，２)は、ワード線ＷＬ０，ＷＬ１，ＷＬ２とビット線ＢＬ０，ＢＬ１，ＢＬ２との交差部にそれぞれ配置される。これにより、抵抗変化メモリは、クロスポイント型のメモリセルアレイ構造を有している。メモリセルＭＣには、後述する抵抗変化素子が用いられる。
【００１４】
ここでは、ワード線とビット線の交差部に抵抗変化素子のみが配置される例を示したが、図２に示すように、ワード線とビット線の交差部に抵抗変化素子とセレクタ（例えば、ＭＯＳトランジスタ）が配置された構成であってもよい。さらに、図１または図２に示したメモリセルアレイが積層された積層タイプのメモリセルアレイ構造であってもよい。
【００１５】
［２］抵抗変化素子  
図３は、図１に示したメモリセル（抵抗変化素子）ＭＣの構成を示す図である。
【００１６】
抵抗変化素子ＭＣは、第１電極１１及び第２電極１２と、第１電極１１と第２電極１２との間に配置された可変抵抗層１３とを備える。可変抵抗層１３は、第１電極１１と第２電極１２との間に形成されたフィラメント１３Ａを有する。可変抵抗層１３は、単層であってもよいし、積層構造（２層以上）を有していてもよい。
【００１７】
可変抵抗層１３は、第１電極１１と第２電極１２との間に、印加される電圧及び流される電流の少なくともいずれかにより、高抵抗状態と、高抵抗状態より抵抗が低い低抵抗状態との間を遷移する。可変抵抗層１３を高抵抗状態から低抵抗状態に遷移させる動作を、セットまたは書き込みという。また、可変抵抗層１３を低抵抗状態から高抵抗状態に遷移させる動作を、リセットまたは消去という。
【００１８】
フィラメント１３Ａは、図示するように、第１電極１１から伸びていてもよいし、これに代えて、第２電極１２から伸びていてもよい。低抵抗状態におけるフィラメント１３Ａの長さや太さは、高抵抗状態におけるフィラメント１３Ａの長さや太さよりも少なくとも長いかまたは太い。
【００１９】
制御回路２１は、第１電極１１と第２電極１２との間に電流及び電圧を供給して、書き込み、消去、及び読み出しを行う。ここでは、図１及び図２中のワード線ドライバ２１Ａ及びセンスアンプ２１Ｂを制御回路２１として示している。
【００２０】
また、抵抗変化素子ＭＣには、以下のような材料から形成された抵抗変化素子を用いることができる。
【００２１】
可変抵抗層１３は、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができる。可変抵抗層１３は、例えば、遷移元素となる陽イオンを含む複合化合物であって、陽イオンの移動により抵抗値が変化するものなどを用いることができる。
【００２２】
抵抗変化素子ＭＣには、以下のようなイオン伝導型の抵抗変化素子を用いることができる。
【００２３】
第１電極１１がＡｇ、Ｃｏ、Ｎｉ、Ｃｕ、Ｔｉ、Ａｌ、Ａｕ等のイオン化しやすい金属から形成される。
【００２４】
第２電極（下部電極）１２は、ＴｉＮ、Ｗ、Ｐｔ、Ｔａ、Ｍｏ等のイオン化し難い金属やp+型シリコン等の不純物ドープ半導体層から形成される。
【００２５】
可変抵抗層１３はイオン導電性材料で形成される。半導体を含むイオン導電性材料の場合、アモルファスシリコン、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）及び炭素添加酸化シリコン（ＳｉＯＣ）、ゲルマニウム（Ｇｅ）などが挙げられる。その他のイオン導電性材料としては、酸化銀（Ａｇ２Ｏ）、硫化銀（Ａｇ２Ｓ）、セレン化銀（Ａｇ２Ｓｅ）、テルル化銀（Ａｇ２Ｔe）、ヨウ化銀（ＡｇＩ）、ヨウ化銅（ＣｕＩ２）、酸化銅（ＣｕＯ）、硫化銅（ＣｕＳ）、セレン化銅（ＣｕＳe）、テルル化銅（ＣｕＴe）、酸化ゲルマニウム（ＧｅＯ２）などが挙げられる。また、可変抵抗層１３は、これらの材料を組み合わせて複数層に積層した構造であってもよい。なお、これら材料は、ここで記述した特定の組成比に限られず用いることができる。
【００２６】
第１電極１１及び第２電極１２のうちの一方は、例えば、下部電極として機能し、他方は、上部電極として機能する。下部電極とは、可変抵抗層１３を形成するときの下地となる電極のことであり、上部電極とは、可変抵抗層１３を形成した後に形成される電極のことである。
【００２７】
［３］書き込み（セット）  
第１実施形態の抵抗変化メモリにおける書き込み動作について説明する。制御回路２１は、書き込み動作において、抵抗変化素子ＭＣに以下のような書き込み信号を印加する。
【００２８】
図４は、書き込み動作時に抵抗変化素子ＭＣに供給される電流及び電圧を示す図である。
【００２９】
図示するように、まず、選択された抵抗変化素子ＭＣに流れる電流の上限値（以下、制限電流と記す）をCOMP1に設定し、抵抗変化素子ＭＣに電圧SET1を印加して第１の書き込みが行われる。この第１の書き込みの後、続いて、制限電流COMP2に設定し、電圧SET2を印加して第２の書き込みが行われる。さらに必要に応じて、第２の書き込みの後、制限電流COMP3に設定し、電圧SET3を印加して第３の書き込みが行われる。また、さらに必要に応じて、第３の書き込みの後、制限電流COMP4に設定し、電圧SET4を印加して第４の書き込みが行われてもよい。
【００３０】
制限電流COMP2は制限電流COMP1より大きく、制限電流COMP3は制限電流COMP2より大きい。さらに、制限電流COMP4は制限電流COMP3より大きい。制限電流COMP4は、例えば１μＡ以下である。電圧SET1は、１５Ｖ以下、例えば３〜８Ｖである。電圧SET2は電圧SET1より０．１〜０．９Ｖだけ高く、電圧SET3は電圧SET2より０．１〜０．９Ｖだけ高い。さらに、電圧SET4は電圧SET3より０．１〜０．９Ｖだけ高い。
【００３１】
このように、抵抗変化素子ＭＣに流れる電流の上限を制限電流COMP1に制限し、かつ電圧SET1にて第１の書き込みを行い、第１の書き込みの後、制限電流COMP1より大きい制限電流COMP2に制限し、かつ電圧SET1より高い電圧SET2にて第２の書き込みを行うことにより、フィラメント１３Ａの形状がばらつくのを抑え、フィラメントの形状を揃えることができる。これは、フィラメント１３Ａの形状とセット時の最大電流に相関関係があると考えられるためである。もちろん、第２の書き込みの後、電流の上限を制限電流COMP3に制限し、かつ電圧SET3にて第３の書き込みを行ってもよい。さらに、続いて制限電流COMP4に制限し、かつ電圧SET4にて第４の書き込みを行ってもよい。
【００３２】
すなわち、電流の上限値を制限した、第１，第２電圧あるいは第１，第２，第３電圧あるいはそれ以上のステップ電圧による書き込みにより、抵抗変化素子ＭＣに形成されるフィラメント１３Ａの幅及び高さ等の形状のばらつきを抑えて、フィラメントの形状を揃えることができる。
【００３３】
次に、図５に示すような電圧パルスを印加することによって行う書き込み動作について説明する。
【００３４】
図５は、書き込み動作時に抵抗変化素子ＭＣに印加される電圧パルスを示す図である。
【００３５】
図示するように、選択された抵抗変化素子ＭＣには、電圧パルスＰ１が印加されて第１の書き込みが行われる。電圧パルスＰ１の電圧は、１５Ｖ以下、例えば３〜８Ｖである。電圧パルスＰ１のパルス幅Ｔ１は、例えば数μｓ以下である。
【００３６】
第１の書き込みの後、電圧パルスＰ２が印加されて第２の書き込みが行われる。電圧パルスＰ２の電圧は、電圧パルスＰ１より、例えば数１０ｍＶ程度高い。電圧パルスＰ２のパルス幅Ｔ２はパルス幅Ｔ１より短い。
【００３７】
さらに必要に応じて、第２の書き込みの後、電圧パルスＰ３が印加されて第３の書き込みが行われる。電圧パルスＰ３の電圧は、電圧パルスＰ２より、例えば数１０ｍＶ程度高い。電圧パルスＰ３のパルス幅Ｔ３はパルス幅Ｔ２より短い。
【００３８】
このように、第（ｎ−１）の書き込みの後、電圧パルスＰｎが印加されて第ｎの書き込みが行われる。電圧パルスＰｎの電圧は、電圧パルスＰ（ｎ−１）より、例えば数１０ｍＶ程度高い。電圧パルスＰｎのパルス幅Ｔｎはパルス幅Ｔ（ｎ−１）より短い。なお、ｎは２以上の自然数を示す。
【００３９】
このように、抵抗変化素子ＭＣに、前回印加した電圧パルスより電圧が高く、パルス幅が短い電圧パルスを順次印加する。これにより、抵抗変化素子ＭＣに形成されるフィラメントの幅及び高さ等の形状のばらつきを抑えて、フィラメントの形状を揃えることができる。これは、パルス時間を短くすることにより、フィラメント１３Ａの急激な成長を抑えることができるためである。
【００４０】
また、図６に示すような書き込み信号によって書き込みを行うことも可能である。
【００４１】
図６は、書き込み動作時に抵抗変化素子ＭＣに印加される電流及び電圧の他の例を示す図である。
【００４２】
図示するように、まず、選択された抵抗変化素子ＭＣに流れる電流を制限電流COMP11に設定し、抵抗変化素子ＭＣに電圧SET11を印加して第１の書き込みが行われる。この第１の書き込みの後、続いて、制限電流COMP11より小さい制限電流COMP12に設定し、電圧SET12を印加して第２の書き込みが行われる。電圧SET12は電圧SET11より高く、例えば、０．１〜０．９Ｖだけ高い。なお、電圧SET12は電圧SET11より低く、例えば、０．１〜０．９Ｖだけ低くしてもよい。
【００４３】
このように、第２の書き込みにおいて、電圧SET12は電圧SET11に比べ高く、電流COMP12は電流COMP11に比べ低い。このため、フィラメント１３Ａの形状は主に電流COMP12の値によって決まると考えられる。この結果、抵抗変化素子ＭＣに形成されるフィラメント１３Ａの幅及び高さ等の形状のばらつきを抑えて、フィラメントの形状を揃えることができる。
【００４４】
［４］書き込み回路
次に、抵抗変化素子ＭＣに流す電流を制限するために、制御回路２１内のセンスアンプ２１Ｂが備える電流制限回路、例えばカレントミラー回路について説明する。電流制限回路として、カレントミラー回路を用いた一例を述べるが、その他の電流を制限する回路を用いてもよい。ここでは、図４に示した書き込み信号を供給するための回路を示す。
【００４５】
図７は、第１実施形態のセンスアンプ２１Ｂが含むカレントミラー回路の構成を示す回路図である。
【００４６】
図示するように、センスアンプ２１Ｂは、カレントミラー回路ＣＭを備える。カレントミラー回路ＣＭは、ＭＯＳトランジスタＴ１_１，Ｔ１_２を有する。
【００４７】
ＭＯＳトランジスタＴ１_１，Ｔ１_２の電流通路の一端には、電源電圧ＶDDが供給されている。トランジスタＴ１_１の電流通路の他端には、負荷電流I_LOADが流れる。このとき、トランジスタＴ１_２の電流通路の他端には、負荷電流I_LOADに応じた電流I_OUTが流れる。この電流I_OUTは、ビット線ＢＬを介して抵抗変化素子ＭＣに供給される。
【００４８】
制御回路２１は、カレントミラー回路ＣＭを制御して、抵抗変化素子ＭＣに供給する電流I_OUTを、制限電流COMP1，COMP2，COMP3，COMP4のいずれかに設定する。つまり、カレントミラー回路ＣＭは、制御回路２１によって制御される負荷電流I_LOADに応じて、抵抗変化素子ＭＣに流す電流の上限値、すなわち、制限電流COMP1，COMP2，COMP3，COMP4のいずれかを出力する。これにより、抵抗変化素子ＭＣに供給する電流の上限値（制限電流）を切り換えることができる。
【００４９】
［５］効果
クロスポイント型のメモリセルアレイでは、以下のような一般的な問題がある。メモリセルアレイ内の複数のメモリセルＭＣにおいては、メモリセルＭＣを高抵抗状態から低抵抗状態に遷移させる際、可変抵抗層１３に形成されるフィラメント１３Ａの形状にばらつきが生じる。このため、低抵抗状態にあるメモリセルＭＣに流れる電流にばらつきが生じてしまう。
【００５０】
本実施形態では、電流を制限した電圧を２回以上メモリセルＭＣに印加することにより、可変抵抗層１３に形成されるフィラメント１３Ａの形状のばらつきを抑えて、一定の形状に揃えることができる。これにより、低抵抗状態（あるいはオン状態）においてメモリセルに流れる電流のばらつきを低減することが可能である。すなわち、電流制限を有する電圧による書き込みを２回以上実行することにより、抵抗変化素子ＭＣ内に形成されるフィラメントの幅のばらつきを低減し、フィラメントの幅を一定に揃える。これにより、クロスポイント型のメモリセルアレイにおいて、低抵抗状態にあるメモリセルの電流値のばらつきを低減することができる。
【００５１】
また、選択されたワード線あるいはビット線に余分な電流が流れるのを低減でき、選択ワード線あるいはビット線が損傷するのを防ぐことができる。
【００５２】
以上説明したように実施形態によれば、低抵抗状態にあるメモリセルの可変抵抗層に形成されるフィラメントの形状を揃えることができ、低抵抗状態にあるメモリセルの抵抗値のばらつきを低減できる抵抗変化メモリを提供することが可能である。
【００５３】
［６］書き込み（セット）シーケンス  
第１実施形態の抵抗変化メモリにおける書き込み動作シーケンスについて説明する。
【００５４】
図８は、第１実施形態における書き込み動作シーケンスを示すフローチャートである。図９〜図１４は、第１〜第３例の書き込み動作シーケンスにおける書き込み電圧及び制限電流と書き込みベリファイにおける読み出し電圧を示す図である。ここでは、制限電流は、前述したセンスアンプ３１Ｂに接続されたビット線に流れる電流の上限値とする。
【００５５】
図８及び図９に示すように、まず、制御回路３１は、選択したメモリセルＭＣに対して書き込み（セット）を行う。この書き込みでは、メモリセルＭＣに書き込み電圧（セットパルス）ＶＷ11が印加され、メモリセルＭＣに接続されたビット線に流れる電流の上限値が制限電流ＩＣ11に設定される（ステップＳ１）。
【００５６】
続いて、制御回路３１は、書き込みを行ったメモリセルＭＣに対してベリファイを行う。ベリファイでは、メモリセルＭＣに対して読み出し電圧ＶＲ1が印加され、読み出しが行われる。この読み出しによって、書き込みを行ったメモリセルＭＣの抵抗値Ｒを求め、抵抗値Ｒが所望の抵抗値Ｒｔｈ以下であるか否かを判定する（ステップＳ２）。
【００５７】
ステップＳ２において、抵抗値Ｒが抵抗値Ｒｔｈより大きいとき、制御回路３１はメモリセルＭＣに対して消去（リセット）を行う（ステップＳ３）。
【００５８】
その後、制御回路３１は、選択したメモリセルＭＣに対して、再度書き込み（セット）を行う。この書き込みでは、メモリセルＭＣに接続されたビット線に流れる電流の上限値が制限電流ＩＣ12に設定され（ステップＳ４）、メモリセルＭＣに書き込み電圧ＶＷ12が印加される（ステップＳ１）。電流の上限値である制限電流ＩＣ12は制限電流ＩＣ11より電流が大きい。さらに、書き込み電圧ＶＷ12は書き込み電圧ＶＷ11より電圧が高い。
【００５９】
つまり、メモリセルＭＣの抵抗値Ｒが所望の抵抗値Ｒｔｈより大きい場合、一旦、メモリセルＭＣに対して消去（リセット）を行い、その後、電流の制限値を上げて、すなわち、制限電流ＩＣ11より上限値が高い制限電流ＩＣ12に設定して、再度書き込み（セット）を行う。
【００６０】
制御回路３１は、ステップＳ１〜ステップＳ４の動作を繰り返し行い、抵抗値Ｒが所望の抵抗値Ｒｔｈより小さくなったとき、書き込み（セット）動作を終了する（ステップＳ５）。
【００６１】
次に、図９を用いて、第１例の書き込み動作シーケンスにおける書き込み電圧とその制限電流について説明する。
【００６２】
図９は、第１例の書き込み動作シーケンスにおける書き込み電圧及び制限電流と書き込みベリファイにおける読み出し電圧を示す。図９中の（１）は、１回目の書き込みに印加される書き込み電圧ＶＷ11とその制限電流ＩＣ11、及び書き込みベリファイの読み出し電圧ＶＲ1を示している。図９中の（２）は、２回目の書き込みに印加される書き込み電圧ＶＷ12とその制限電流ＩＣ12、及び書き込みベリファイの読み出し電圧ＶＲ1を示す。図９中の（３）は、３回目の書き込みに印加される書き込み電圧ＶＷ13とその制限電流ＩＣ13、及び書き込みベリファイの読み出し電圧ＶＲ1を示す。
【００６３】
まず、１回目の書き込みでは、書き込み電圧が電圧ＶＷ11に設定され、さらに電流の上限値が制限電流ＩＣ11に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ11が印加され、その後のベリファイで読み出し電圧ＶＲ1が印加される。このベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈより大きいと判定された場合、消去（リセット）動作が行われ、続いて２回目の書き込みが行われる。
【００６４】
２回目の書き込みでは、書き込み電圧が電圧ＶＷ11より高い電圧ＶＷ12に設定され、さらに電流の上限値が制限電流ＩＣ11より大きい制限電流ＩＣ12に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ12が印加され、その後のベリファイで読み出し電圧ＶＲ1が印加される。このベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈより大きいと判定された場合、消去動作が行われ、続いて３回目の書き込みが行われる。
【００６５】
３回目の書き込みでは、書き込み電圧が電圧ＶＷ12より高い電圧ＶＷ13に設定され、さらに電流の上限値が制限電流ＩＣ12より大きい制限電流ＩＣ13に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ13が印加され、その後のベリファイで読み出し電圧ＶＲ1が印加される。例えば、このベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈ以下であると判定された場合、書き込み動作が終了する。一方、ベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈより大きいと判定された場合、消去動作が行われ、続いて４回目の書き込みが行われる。４回目の書き込みは、図９に図示していないが、３回目の書き込みより書き込み電圧及び制限電流を増大して行われる。
【００６６】
フィラメント１３Ａの形状とセット時の最大電流に相関関係があると考えられるため、電流の上限値を変化させて書き込みを行うことにより、抵抗変化素子ＭＣに形成されるフィラメント１３Ａの幅及び高さ等の形状のばらつきを抑えて、フィラメントの形状を揃えることができる。
【００６７】
また、本動作シーケンスでは、書き込み後のメモリセルの抵抗値が所望の抵抗値よりも高抵抗であった場合、メモリセルに対して消去（リセット）を行い、その後、制限電流の上限値を高く設定して、再度書き込みを行う。これにより、書き込み後の選択メモリセルの抵抗値のばらつきを小さく抑えることができる。
【００６８】
また、図９に示した書き込み動作時に設定される書き込み電圧及び制限電流では、書き込み回数が増える毎に、書き込み電圧及び制限電流を共に増加させたが、これに限るわけではなく、図１０に示すように、書き込み電圧ＶＷ11を一定にし、書き込み回数が増える毎に制限電流だけを増加させてもよい。書き込み電圧ＶＷ11が十分高ければ、フィラメント１３Ａの形状はセット時の最大電流によって決まると考えられる。よって、書き込み電圧ＶＷ11が一定であっても、制限電流の上限値を増加させれば、メモリセルの抵抗値分布はより低くなる。
【００６９】
次に、図１１を用いて、第２例の書き込み動作シーケンスにおける書き込み電圧とその制限電流について説明する。
【００７０】
図１１は、第２例の書き込み動作シーケンスにおける書き込み電圧及び制限電流と書き込みベリファイにおける読み出し電圧を示す。図１１中の（１）は、１回目の書き込みに連続して印加される書き込み電圧ＶＷ21，ＶＷ22と制限電流ＩＣ21，ＩＣ22、及び書き込みベリファイの読み出し電圧ＶＲ2を示している。図１１中の（２）は、２回目の書き込みに連続して印加される書き込み電圧ＶＷ23，ＶＷ24と制限電流ＩＣ23，ＩＣ21、及び書き込みベリファイの読み出し電圧ＶＲ2を示す。図１１中の（３）は、３回目の書き込みに連続して印加される書き込み電圧ＶＷ25，ＶＷ26と制限電流ＩＣ24，ＩＣ23、及び書き込みベリファイの読み出し電圧ＶＲ2を示す。
【００７１】
まず、１回目の書き込みでは、書き込み電圧が電圧ＶＷ21に設定され、さらに電流の上限値が制限電流ＩＣ21に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ21が印加される。続いて、書き込み電圧が電圧ＶＷ21より高い電圧ＶＷ22に設定され、さらに電流の上限値が制限電流ＩＣ21より小さい制限電流ＩＣ22に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ22が印加される。その後のベリファイで読み出し電圧ＶＲ2が印加される。このベリファイ読み出しによって、抵抗値Ｒが所望の抵抗値Ｒｔｈより大きいと判定された場合、消去（リセット）動作が行われ、続いて２回目の書き込みが行われる。
【００７２】
２回目の書き込みでは、書き込み電圧が電圧ＶＷ22より高い電圧ＶＷ23に設定され、さらに電流の上限値が制限電流ＩＣ21より大きい電流ＩＣ23に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ23が印加される。続いて、書き込み電圧が電圧ＶＷ23より高い電圧ＶＷ24に設定され、さらに電流の上限値が制限電流ＩＣ23より小さい制限電流ＩＣ21に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ24が印加される。その後のベリファイで読み出し電圧ＶＲ2が印加される。このベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈより大きいと判定された場合、消去動作が行われ、続いて３回目の書き込みが行われる。
【００７３】
３回目の書き込みでは、書き込み電圧が電圧ＶＷ24より高い電圧ＶＷ25に設定され、さらに電流の上限値が制限電流ＩＣ23より大きい電流ＩＣ24に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ25が印加される。続いて、書き込み電圧が電圧ＶＷ25より高い電圧ＶＷ26に設定され、さらに電流の上限値が電流ＩＣ24より小さい電流ＩＣ23に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ26が印加される。その後のベリファイで読み出し電圧ＶＲ2が印加される。例えば、このベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈ以下であると判定された場合、書き込み動作が終了する。一方、ベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈより大きいと判定された場合、消去動作が行われ、続いて４回目の書き込みが行われる。４回目の書き込みは、図１１に図示していないが、３回目の書き込みより書き込み電圧を高くし、制限電流を増減して行われる。
【００７４】
図１１に示した動作シーケンスでも、書き込み後の選択メモリセルの抵抗値のばらつきを小さく抑えることが可能である。例えば、電圧ＶＷ22は電圧ＶＷ21に比べ高く、電流IC22は電流IC21に比べ低いので、フィラメント１３Ａの形状は主に電流IC22の値によって決まると考えられる。この結果、抵抗変化素子ＭＣに形成されるフィラメント１３Ａの幅及び高さ等の形状のばらつきを抑えて、フィラメントの形状を揃えることができる。
【００７５】
また、図１１に示した書き込み動作時に設定される書き込み電圧及び制限電流では、書き込み回数が増える毎に、書き込み電圧を増加させ、制限電流を増減させたが、これに限るわけではなく、図１２に示すように、書き込み電圧ＶＷ21，ＶＷ22を一定にし、書き込み回数が増える毎に制限電流だけを増減させてもよい。図１０と同様に、書き込み電圧ＶＷ21、ＶＷ22が十分高ければ、フィラメント１３Ａの形状はセット時の最大電流によって決まると考えられる。よって、書き込み電圧Ｗ21、ＶＷ22が一定であっても、制限電流の上限値を増加させれば、メモリセルの抵抗値分布はより低くなる。
【００７６】
次に、図１３を用いて、第３例の書き込み動作シーケンスにおける書き込み電圧とその制限電流について説明する。
【００７７】
図１３は、第３例の書き込み動作シーケンスにおける書き込み電圧及び制限電流と書き込みベリファイにおける読み出し電圧を示す。図１３中の（１）は、１回目の書き込みに連続して印加される書き込み電圧ＶＷ31，ＶＷ32と制限電流ＩＣ31，ＩＣ32、及び書き込みベリファイの読み出し電圧ＶＲ3を示している。図１３中の（２）は、２回目の書き込みに連続して印加される書き込み電圧ＶＷ33，ＶＷ34と制限電流ＩＣ33，ＩＣ31、及び書き込みベリファイの読み出し電圧ＶＲ3を示す。図１３中の（３）は、３回目の書き込みに連続して印加される書き込み電圧ＶＷ35，ＶＷ36と制限電流ＩＣ34，ＩＣ33、及び書き込みベリファイの読み出し電圧ＶＲ3を示す。
【００７８】
まず、１回目の書き込みでは、書き込み電圧が電圧ＶＷ31に設定され、さらに電流の上限値が制限電流ＩＣ31に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ31が印加される。続いて、書き込み電圧が電圧ＶＷ32に設定され、さらに電流の上限値が制限電流ＩＣ31より小さい制限電流ＩＣ32に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ32が印加される。例えば、書き込み電圧ＶＷ31の印加時間（パルス幅）は数ｎ秒であり、書き込み電圧ＶＷ32の印加時間（パルス幅）は数μ秒である。その後のベリファイで読み出し電圧ＶＲ3が印加される。このベリファイ読み出しによって、抵抗値Ｒが所望の抵抗値Ｒｔｈより大きいと判定された場合、メモリセルＭＣに対して消去（リセット）動作が行われ、続いて２回目の書き込みが行われる。
【００７９】
２回目の書き込みでは、書き込み電圧が電圧ＶＷ31より高い電圧ＶＷ33に設定され、さらに電流の上限値が制限電流ＩＣ31より大きい制限電流ＩＣ33に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ33が印加される。続いて、書き込み電圧が電圧ＶＷ33より低い電圧ＶＷ34に設定され、さらに電流の上限値が制限電流ＩＣ33より小さい電流ＩＣ31に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ34が印加される。例えば、書き込み電圧ＶＷ33の印加時間（パルス幅）は数ｎ秒であり、書き込み電圧ＶＷ34の印加時間（パルス幅）は数μ秒である。その後のベリファイで読み出し電圧ＶＲ3が印加される。このベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈより大きいと判定された場合、メモリセルＭＣに対して消去動作が行われ、続いて３回目の書き込みが行われる。
【００８０】
３回目の書き込みでは、書き込み電圧が電圧ＶＷ33より高い電圧ＶＷ35に設定され、さらに電流の上限値が制限電流ＩＣ33より大きい電流ＩＣ34に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ35が印加される。続いて、書き込み電圧が電圧ＶＷ35より低い電圧ＶＷ36に設定され、さらに電流の上限値が制限電流ＩＣ34より小さい電流ＩＣ33に設定される。そして、メモリセルＭＣに書き込み電圧ＶＷ36が印加される。例えば、書き込み電圧ＶＷ35の印加時間（パルス幅）は数ｎ秒であり、書き込み電圧ＶＷ36の印加時間（パルス幅）は数μ秒である。その後のベリファイで読み出し電圧ＶＲ3が印加される。例えば、このベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈ以下であると判定された場合、書き込み動作が終了する。一方、ベリファイ読み出しによって、抵抗値Ｒが抵抗値Ｒｔｈより大きいと判定された場合、消去動作が行われ、続いて４回目の書き込みが行われる。４回目の書き込みは、図１３に図示していないが、３回目の書き込みより書き込み電圧を高くし、制限電流を増減して行われる。
【００８１】
図１３に示した動作シーケンスでも、書き込み後の選択メモリセルの抵抗値のばらつきを小さく抑えることが可能である。例えば、電圧ＶＷ32は電圧ＶＷ31に比べ低く長いパルスであり、電流IC32は電流IC31に比べ低いので、フィラメント１３Ａの形状は主に電流IC32の値によって決まると考えられる。この結果、抵抗変化素子ＭＣに形成されるフィラメント１３Ａの幅及び高さ等の形状のばらつきを抑えて、フィラメントの形状を揃えることができる。
【００８２】
また、図１３に示した書き込み動作時に設定される書き込み電圧及び制限電流では、書き込み回数が増える毎に、書き込み電圧を増加させたが、これに限るわけではなく、図１４に示すように、書き込み電圧ＶＷ31，ＶＷ32を一定にし、書き込み回数が増える毎に制限電流だけを増減させてもよい。図１０と同様に、書き込み電圧ＶＷ31、ＶＷ32が十分高ければ、フィラメント１３Ａの形状はセット時の最大電流によって決まると考えられる。よって、書き込み電圧ＶＷ31、ＶＷ32が一定であっても、制限電流の上限値を増加させれば、メモリセルの抵抗値分布はより低くなる。
【００８３】
［第２実施形態］  
前述した第１実施形態では、メモリセルとして抵抗変化素子（あるいは抵抗変化素子とセレクタ）を有する場合を説明したが、第２実施形態では、メモリセルとして抵抗変化素子と保護抵抗素子を有する例について説明する。ここでは、ワード線とビット線の交差部にメモリセルが行列状に配列されたクロスポイント型の抵抗変化メモリを例に取る。
【００８４】
［１］メモリセルアレイ  
図１５は、第２実施形態の抵抗変化メモリにおけるメモリセルアレイを示す回路図である。
【００８５】
図示するように、メモリセルアレイはクロスポイント型を形成している。ワード線ＷＬ０，ＷＬ１，ＷＬ２は、Ｘ方向に延伸し、Ｙ方向に所定間隔を空けて配列されている。ワード線ＷＬ０，ＷＬ１，ＷＬ２には、ワード線ドライバ３１Ａが接続されている。ビット線ＢＬ０，ＢＬ１，ＢＬ２は、Ｙ方向に延伸し、Ｘ方向に所定間隔を空けて配列されている。ビット線ＢＬ０，ＢＬ１，ＢＬ２には、センスアンプ（Ｓ／Ａ）３１Ｂがそれぞれ接続されている。
【００８６】
メモリセルＭＣ(０，０)、(０，１)、…、(２，２)は、ワード線ＷＬ０，ＷＬ１，ＷＬ２とビット線ＢＬ０，ＢＬ１，ＢＬ２との交差部にそれぞれ配置される。これにより、抵抗変化メモリは、クロスポイント型のメモリセルアレイ構造を有している。メモリセルＭＣは、抵抗変化素子ＲＷと保護抵抗素子ＲＰを有する。抵抗変化素子ＲＷと保護抵抗素子ＲＰは、ワード線とビット線との間に直列に接続されている。保護抵抗素子ＲＰは、電流制限用の抵抗であり、書き込み後におけるメモリセルＭＣの抵抗値の下限値は、保護抵抗素子ＲＰによって制限される。
【００８７】
なお、図１５に示したメモリセルアレイが積層されて、積層タイプのメモリセルアレイ構造を形成していてもよい。
【００８８】
［２］メモリセル  
図１６は、図１５に示したメモリセルＭＣの構成を示す図である。
【００８９】
メモリセルＭＣは、第１電極１１及び第２電極１２と、第１電極１１と第２電極１２との間に配置された可変抵抗層１３と、第２電極１２と可変抵抗層１３との間に配置された保護抵抗層１４とを備える。可変抵抗層１３が抵抗変化素子ＲＷに相当し、保護抵抗層１４が保護抵抗素子ＲＰに相当する。
【００９０】
可変抵抗層１３は、第１電極１１と保護抵抗層１４との間に形成されたフィラメント１３Ａを有する。可変抵抗層１３は、単層であってもよいし、積層構造（２層以上）を有していてもよい。
【００９１】
可変抵抗層１３は、第１電極１１と第２電極１２との間に、印加される電圧及び流される電流の少なくともいずれかにより、高抵抗状態と、高抵抗状態より抵抗が低い低抵抗状態との間を遷移する。低抵抗状態におけるフィラメント１３Ａの長さや太さは、高抵抗状態におけるフィラメント１３Ａの長さや太さよりも少なくとも長いかまたは太い。可変抵抗層１３を高抵抗状態から低抵抗状態に遷移させる動作を、セットまたは書き込みという。また、可変抵抗層１３を低抵抗状態から高抵抗状態に遷移させる動作を、リセットまたは消去という。
【００９２】
制御回路３１は、第１電極１１と第２電極１２との間に電流及び電圧を供給して、書き込み、消去、及び読み出しを行う。ここでは、図１５中のワード線ドライバ３１Ａ及びセンスアンプ３１Ｂを制御回路３１として示している。
【００９３】
また、保護抵抗層１４には、以下のような材料を用いることができる。
【００９４】
保護抵抗層１４は、ＴａＳｉＮ、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、アモルファスシリコン（ａ−Ｓｉ）、酸化シリコン（ＳｉＯ２）、及び窒化シリコン（ＳｉＮ）の少なくともいずれかを含む。
【００９５】
可変抵抗層１３、第１電極１１、及び第２電極１２を含むその他の構成は前述した第１実施形態と同様である。
【００９６】
［５］効果  
第２実施形態は、前記第１実施形態と同様な効果を有する。
【００９７】
すなわち、本実施形態では、抵抗変化素子と保護抵抗素子が直列に接続されたメモリセルを備え、書き込み後の抵抗値が所望の抵抗値よりも高抵抗であった場合、メモリセルに対して消去（リセット）を行い、その後、制限電流の上限値を高く設定して、再度書き込みを行う。
【００９８】
例えば、図１５において、ビット線側のセンスアンプ３１Ｂによって、書き込み動作時の電流を制限し、選択メモリセルＭＣ（０，０）に書き込みを行うものとする。この場合、書き込み動作時には、選択メモリセルＭＣ（０，０）に電流が流れるだけでなく、非選択のメモリセルＭＣ（１，０），ＭＣ（２，０）にリーク電流が流れる。
【００９９】
そこで、１回目の書き込みでは、制限電流を小さい第１上限値に設定し、書き込みが行われる。この１回目の書き込みで流れる電流は、選択メモリセルＭＣ（０，０）に流れる電流と、非選択のメモリセルＭＣ（１，０），ＭＣ（２，０）に流れるリーク電流であり、これらを合わせた電流が第１上限値に制限される。
【０１００】
１回目の書き込み後の選択メモリセルＭＣ（０，０）の抵抗値が所望の抵抗値よりも高抵抗であった場合、メモリセルＭＣ（０，０）に対して消去（リセット）を行う。そして、制限電流を第１上限値より大きく設定して、再度書き込みを行う。このような書き込みを、選択メモリセルＭＣ（０，０）の抵抗値が所望の抵抗値以下になるまで繰り返し行うことにより、以下のような効果が得られる。
【０１０１】
センスアンプによるビット線の電流制限によって、書き込み時の電流を制限する場合、このような電流制限では選択したメモリセルのオン電流だけでなく、非選択のメモリセルに流れるリーク電流まで含めた全体の電流を制御することしかできない。このため、メモリセルのオンオフ電流比が低くオフ電流の影響が大きい場合、書き込み動作時に選択メモリセルに流れるオン電流を制御することができず、書き込み後のメモリセルの抵抗値が大きくばらつく場合がある。しかしながら、第２実施形態では、抵抗変化素子ＲＷに直列に接続された保護抵抗素子ＲＰを備えることにより、書き込み後の抵抗変化素子の抵抗値を保護抵抗素子の抵抗値と同程度の値に制御することができる。例えば、保護抵抗素子ＲＰの抵抗値を１００ＭΩとすると、抵抗変化素子ＲＷの抵抗値は同程度の１００ＭΩに抑えられる。
【０１０２】
なお、第２実施形態では抵抗変化素子ＲＷ毎に抵抗値を制御できることから、複数のメモリセルに対し同時に書き込みを行うとき等に特に有用である。  さらに、
第１，第２実施形態のメモリセルは、必要に応じてセレクターあるいはダイオード等を設けてもよい。また、第１，第２実施形態のメモリセルは、バイポーラ型あるいはユニポーラ型として用いることができる。バイポーラ型の場合は、書き込み及び消去時にメモリセルに印加する電圧パルスの極性が互いに逆になる。一方、ユニポーラ型の場合は、書き込み及び消去時にメモリセルに印加する電圧パルスの極性が同一である。
【０１０３】
以上説明したように実施形態によれば、低抵抗状態にあるメモリセルの可変抵抗層に形成されるフィラメントの形状を揃えることができ、低抵抗状態にあるメモリセルの抵抗値のばらつきを低減できる抵抗変化メモリを提供することが可能である。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１０５】
例えば、図５に示した電圧パルスの印加方法は、図９、１１、１２、１３に示した書き込み電圧パルスに適用させることができる。
【符号の説明】
【０１０６】
１１…第１電極、１２…第２電極、１３…可変抵抗層、１３Ａ…フィラメント、１４…保護抵抗層、２１，３１…制御回路、２１Ａ，３１Ａ…ワード線ドライバ、２１Ｂ，３１Ｂ…センスアンプ、ＢＬ０，ＢＬ１，ＢＬ２…ビット線、ＣＭ…カレントミラー回路、COMP1，COMP2，COMP3，COMP4，COMP11，COMP12…制限電流、ＭＣ…メモリセル、Ｐ１，Ｐ２，Ｐ３，…，Ｐｎ…電圧パルス、SET1，SET2，SET3，SET4，SET11，SET12…電圧、ＳＷ…選択回路、ＷＬ０，ＷＬ１，ＷＬ２…ワード線。
【図１】
2014075170.tif 000003
【図２】
2014075170.tif 000004
【図３】
2014075170.tif 000005
【図４】
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【図５】
2014075170.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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