(57)【要約】      （修正有）【課題】断線故障および半断線故障を電気的に検出可能とするはんだ接続部の検査回路および方法の提供。【解決手段】方形波信号源ＶＴと、検査プローブ３と、検査プローブ３および方形波信号源ＶＴと接続される微分回路と、検査プローブ３と接続される出力部と、表示部とを備え、一端が接地された第１の金属配線１と、第１の金属配線の他端とはんだ接続された第２の金属配線２において、第２の金属配線２に検査プローブ３を当接させた状態で方形波信号源ＶＴから印加すると、第１の金属配線１および第２の金属配線２のはんだ接続箇所の断線状況に応じた応答波形が表示部に表示される。【選択図】図１
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【特許請求の範囲】
【請求項１】
はんだ接続部の接続状況を判定するための検査回路であって、
方形波信号源ＶＴと、検査プローブと、検査プローブおよび方形波信号源ＶＴと接続される微分回路と、検査プローブと接続される出力部と、表示部とを備え、
一端が接地された第１の金属配線と、第１の金属配線の他端とはんだ接続された第２の金属配線において、第２の金属配線に検査プローブを当接させた状態で方形波信号源ＶＴから印加すると、第１の金属配線および第２の金属配線のはんだ接続箇所の断線状況に応じた応答波形が表示部に表示されるはんだ接続部の検査回路。
【請求項２】
さらに、微分回路および方形波信号源ＶＴとを接続する配線にカソードが接続され、アノードが接地されるダイオードを備える請求項１のはんだ接続部の検査回路。
【請求項３】
出力部からの出力および基準クロック信号が入力されるＡＮＤ回路と、ＡＮＤ回路をトリガ信号とするカウンタ回路と、カウンタ回路と接続される表示器とを備える請求項１のはんだ接続部の検査回路。
【請求項４】
請求項１ないし３のいずれかの検査回路を用い、２本の金属配線のはんだ接続部の接続状況を判定する検査方法であって、
１本の金属配線を接地した状態で、もう１本の金属配線を検査回路に接続し、検査回路から方形波信号を印加し、表示部に表示された検査回路出力電圧の形状を観測することで、はんだ接続部の接続状況が正常、半断線故障または断線故障のいずれかにあることを判定するはんだ接続部の検査方法。
【請求項５】
請求項３の検査回路を用い、２本の金属配線のはんだ接続部の接続状況を判定する検査方法であって、
１本の金属配線を接地した状態で、もう１本の金属配線を検査回路に接続し、検査回路から方形波信号を印加し、カウンタ回路のカウント数に基づきはんだ接続部の接続状況が正常、半断線故障または断線故障のいずれかにあることを判定するはんだ接続部の検査方法。
【請求項６】
はんだ接続部が、電子回路基板のパッドとＣＭＯＳ論理ＩＣのリードである請求項４または５のはんだ接続部の検査方法。
【請求項７】
請求項２の検査回路を用い、直列にｎ個接続された一対のリードを有する半導体素子からなる被検査回路のはんだ接続部の接続状況を判定する検査方法であって、
被検査回路の一方の端部に位置する半導体素子のマイナスリードを接地し、他方の端部に位置する半導体素子のプラスリードに検査プローブを当接させた状態で方形波信号源ＶＴから印加し、表示部に表示された検査回路出力電圧の形状を観測することで、２ｎ個のリードのはんだ接続部の接続状況が正常、半断線故障または断線故障のいずれかにあることを判定するはんだ接続部の検査方法。
【請求項８】
半導体素子がＬＥＤ素子である請求項７のはんだ接続部の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、はんだ接続部の接続状態の検査回路および方法に関し、例えば、リード線と端子とをはんだ接続したはんだ接続部（コネクタ部）の接続状態が、正常・半断線故障・断線故障のいずれにあるかを判定するための検査回路および方法に関する。
【背景技術】
【０００２】
リード線と端子とがはんだ接続されたはんだ接続部（コネクタ部）では、はんだに不純物が含まれていたり、はんだ付けが気泡を含む状態になっていたり、経年変化で「さび」が発生したりすること等に起因して、クラック（はんだ割れ）等の接続不良が発生する。このような接続不良は、使用状態で接続部が受ける衝撃・振動により発生し、経年進行した結果として、正常動作をしなくなる、あるいは、発熱・発火等の恐れがある。
【０００３】
近時、新幹線の配電盤発煙事故がはんだ接続部の接続不良により発生したことは記憶に新しいが、この事故は、通常ならばブレーカが落ちて電流を遮断するところ、ブレーカ内部のはんだ付けが切れていたために、正常に作動しなかったことが原因であるとされる。このような事故発生を避けるためには、はんだ接続部の接続状態が正常か否か、日頃から点検する必要があり、そのためには、効率的な検査手段が求められている。
【０００４】
従来、パルスの反射特性を利用するＴＤＲ（time domain reflectometry）法が知られている。ＴＤＲ法とは、例えば、プリント基板の配線に高速なパルスやステップ信号を印加し、返ってくる反射波形を観測する手法のことである。具体的には、パルス発生装置が電極を介して配線に入力パルスを供給した際、配線に故障箇所があると故障箇所で反射パルスが発生するので、この反射パルスの電圧波形をオシロスコープで観察することにより、配線が断線または短絡のいずれであるのかを判別する。
【０００５】
特許文献１では、１本の配線を接地した状態で、該接地した配線と隣接する配線との間に方形波信号を印加し、該パルスが配線を往復する時間と反射波電圧値を測定することで、断線または短絡の有無を判別するとともに、断線箇所または短絡箇所を特定する試験用半導体装置の評価方法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−１１５９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年の電子機器の小型化に伴い、プリント配線板上に実装された論理回路の製造工程で起こる故障の検出が難しくなっている。製造工程で起こる故障としては、主として短絡故障と開放故障があるが、本発明は開放故障の検出を目的としている。ここで、本発明が検出を目的とする開放故障には、断線故障が含まれるのはもちろんのこと、はんだ付けの不良などに生じる半断線故障も含まれる。
開放故障の検査法としては、論理値測定による検査法、画像処理による検査法、電気的検査法が挙げられる。しかし、論理値測定による検査法では開放故障を確実に検出することは難しく、特に半断線故障を検出することは不可能であった。また、画像処理による検査においては、外観上は正しく接続できているように見えても電気的には正しく接続されていない場合もあるので故障の検出精度に原理上の限界があり、また画像撮影できない位置における開放故障を検出することはできない。そこで、本発明では電気的検査により開放故障を検出することとした。
【０００８】
ＴＤＲ法によれば、断線または短絡の有無とその故障箇所を特定することができる。しかしながら、半断線故障は、その故障箇所に抵抗成分を持つので、検出信号が小さくなり確実にその故障を検出することは難しい。また、検査対象内に静電容量を含む場合は、印加した方形波信号が配線を往復する間に、その故障で遅延を生じる。そのため、ＴＤＲ法では、半断線故障の検出はできない。また、ＴＤＲ法は、該パルスが故障箇所までを往復する時間で故障個所を特定するが、コネクタまたは部品接続部の検査では、印加パルスから故障個所までの距離が短く、正常と不良の場合の該パルスの信号遅延が微小なので確実に検出することは難しい。
【０００９】
また、ｎ個直列に接続された同種の半導体素子において、断線故障および半断線故障を最小限の回数で検出することも求められている。特に半導体素子がＬＥＤ素子である場合、半断線故障ではＬＥＤの輝度が低下するに過ぎないため、故障と気付かないという問題がある。
【００１０】
そこで、本発明は、断線故障および半断線故障を電気的に検出可能とするはんだ接続部の検査回路および方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
第１の発明は、はんだ接続部の接続状況を判定するための検査回路であって、方形波信号源ＶＴと、検査プローブと、検査プローブおよび方形波信号源ＶＴと接続される微分回路と、検査プローブと接続される出力部と、表示部とを備え、一端が接地された第１の金属配線と、第１の金属配線の他端とはんだ接続された第２の金属配線において、第２の金属配線に検査プローブを当接させた状態で方形波信号源ＶＴから印加すると、第１の金属配線および第２の金属配線のはんだ接続箇所の断線状況に応じた応答波形が表示部に表示されるはんだ接続部の検査回路である。
第２の発明は、第１の発明において、さらに、微分回路および方形波信号源ＶＴとを接続する配線にカソードが接続され、アノードが接地されるダイオードを備えることを特徴とする。
第３の発明は、第１の発明において、出力部からの出力および基準クロック信号が入力されるＡＮＤ回路と、ＡＮＤ回路をトリガ信号とするカウンタ回路と、カウンタ回路と接続される表示器とを備えることを特徴とする。
【００１２】
第４の発明は、第１ないし３のいずれかの発明に係る検査回路を用い、２本の金属配線のはんだ接続部の接続状況を判定する検査方法であって、１本の金属配線を接地した状態で、もう１本の金属配線を検査回路に接続し、検査回路から方形波信号を印加し、表示部に表示された検査回路出力電圧の形状を観測することで、はんだ接続部の接続状況が正常、半断線故障または断線故障のいずれかにあることを判定するはんだ接続部の検査方法である。
第５の発明は、第３の発明に係る検査回路を用い、２本の金属配線のはんだ接続部の接続状況を判定する検査方法であって、１本の金属配線を接地した状態で、もう１本の金属配線を検査回路に接続し、検査回路から方形波信号を印加し、カウンタ回路のカウント数に基づきはんだ接続部の接続状況が正常、半断線故障または断線故障のいずれかにあることを判定するはんだ接続部の検査方法である。
第６の発明は、第４または５の発明において、はんだ接続部が、電子回路基板のパッドとＣＭＯＳ論理ＩＣのリードであることを特徴とする。
第７の発明は、第２の発明に係る検査回路を用い、直列にｎ個接続された一対のリードを有する半導体素子からなる被検査回路のはんだ接続部の接続状況を判定する検査方法であって、被検査回路の一方の端部に位置する半導体素子のマイナスリードを接地し、他方の端部に位置する半導体素子のプラスリードに検査プローブを当接させた状態で方形波信号源ＶＴから印加し、表示部に表示された検査回路出力電圧の形状を観測することで、２ｎ個のリードのはんだ接続部の接続状況が正常、半断線故障または断線故障のいずれかにあることを判定するはんだ接続部の検査方法である。
第８の発明は、第７の発明において、半導体素子がＬＥＤ素子であることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、はんだ接続部の接続状態を、簡易な構成の検査回路により低コストに判定することができる。
また、カウンタ回路を備える本発明によれば、はんだ接続部の接続状態を出力パルス数を計測することで判定することが可能である。
さらに、ｎ個直列に接続された半導体素子において、はんだ接続部の接続状態を最小限の回数で検査することが可能となる。
【図面の簡単な説明】
【００１４】
【図１】第１実施形態に係る検査回路の構成図である。
【図２】はんだ接続部に半断線故障がある場合の等価回路である。
【図３】（ａ）は検査回路で印加する方形波信号電圧であり、（ｂ）は半断線故障のある回路に検査信号を印加した際の出力電圧である。
【図４】第１実施形態において、（ａ）は正常な回路に検査信号を印加した際の出力電圧であり、（ｂ）は半断線故障のある回路に検査信号を印加した際の出力電圧であり、（ｃ）は断線故障のある回路に検査信号を印加した際の出力電圧である。
【図５】第２実施形態に係る検査回路の構成図である。
【図６】第２実施形態において、（ａ）は正常な回路に検査信号を印加した際の出力電圧であり、（ｂ）は半断線故障のある回路に検査信号を印加した際の出力電圧であり、（ｃ）は断線故障のある回路に検査信号を印加した際の出力電圧である。
【図７】実施例１に係る検査回路による電子回路基板のパッド（金属配線１）とＣＭＯＳ論理ＩＣのリード（金属配線２）の接続検査例を示した図である。
【図８】（ａ）は、断線故障の検査結果を示したものであり、（ｂ）は、１ｋΩの半断線故障回路の検査結果を示したものである。
【図９】（ａ）は、１００Ωの半断線故障回路の検査結果を示したものであり、（ｂ）は、正常回路の検査結果を示したものである。
【図１０】実施例１に係る検査回路における半断線故障ｒ検査時の説明図である。
【図１１】実施例１に係る検査回路における半断線故障ｒが生じた場合の等価回路である。
【図１２】実施例２に係る検査回路の構成図である。
【図１３】第３実施形態に係る検査回路の構成図である。
【図１４】第３実施形態に係る検査時の等価回路である。
【図１５】第３実施形態に係る検査回路を用いた検査方法を説明する図である。
【図１６】実施例３に係る被検査回路の構成図である。
【発明を実施するための形態】
【００１５】
以下では、本発明を実施するための形態例を説明する。
［第１実施形態］
第１実施形態に係る検査回路１０は、被検査回路が正常、半断線故障、断線故障のいずれかの状態にあることを判定するものである。ここで、「正常」とは、リード線（金属配線１）と端子（金属配線２）とを接続するはんだ付けが良好に行われており、接触抵抗がゼロの状態にあるものをいい、「半断線故障」とは、リード線と端子とを接続するはんだ付けが不良状態となって、一部しか導通しないために低抵抗の接触抵抗を伴っている状態にあるものをいい、「断線故障」とは、いわゆる完全開放故障であり、リード線と端子とを接続するはんだ付けがまったく電気的導通できない状態にあるものをいう。
【００１６】
第１実施形態に係る検査回路１０は、はんだ接続された金属配線１（リード線）と金属配線２（端子）の接続状態を判定するものであって、図１に示すように、方形波信号源ＶＴと、検査プローブ３と、検査プローブ３および方形波信号源ＶＴと接続される微分回路と、検査プローブと接続される出力部とから構成される。本実施形態の微分回路は、コンデンサＣｄおよび抵抗Ｒｄから構成される。この検査回路１０による検査は、はんだ接続部を構成する金属配線のいずれかをGNDに落とし、他方の金属配線に検査プローブで検査信号を印加して、出力部ＶTESTにおける出力応答電圧を表示部（オシロスコープの画面）で観測することにより行う。図１では、金属配線１をGNDに落とし、他方の金属配線２に検査信号を印加している。
【００１７】
図２は、はんだ接続部に半断線故障がある場合の等価回路である。同図では半断線抵抗値をｒとしており、出力部ＶTESTにおける出力電圧は次の式１で導かれる。
［式１］
ＶTEST＝ＶＴexp（-ｔ／τ）
式１から、ＶTESTは時間経過と共に指数関数的に減少することが分かる。ここで、τは半断線故障による抵抗値ｒを含んだ回路全体の時定数であり、次の式２で表される。
【００１８】
［式２］
τ＝Ｃｄ・Ｒｄ・ｒ／（Ｒｄ＋ｒ）
【００１９】
図３（ａ）は検査回路１０で印加する方形波信号であり、（ｂ）は半断線故障のある回路に検査信号を印加した際の出力電圧である。同図に示すように、検査回路１０に方形波信号を印加すると、断線または半断線故障がある場合の出力波形は指数関数的に減少する。
正常な回路の場合は抵抗値ｒをゼロと見なせばよく、断線故障の場合も抵抗値ｒを無限大と見なせばよいため、いずれも等価回路は図２と同じとなる。図４に、（ａ）正常な回路に検査信号を印加した際の出力電圧、（ｂ）半断線故障のある回路に検査信号を印加した際の出力電圧、（ｃ）断線故障のある回路に検査信号を印加した際の出力電圧を示す。
このように、ＶTESTは半断線抵抗値に応じて指数関数的に減少し、正常回路では急激に立ち下がるパルスとなる。従って、第１実施形態に係る検査回路１０によれば、半断線故障と断線故障とを、出力波形の形状により判定することが可能である。また、オシロスコープで観測される波形を予めの試験により類型化し記憶手段に記憶させることにより、コンピュータによる故障態様の自動判定を行うことも可能である。
【００２０】
以上に説明した本発明によれば、二つの金属の一方を接地し、もう一方の金属に検査プローブを直接接触させて抵抗Ｒｄの両端の信号を観測するので、確実に断線故障を検出できる。さらに、検査対象内に静電容量を含む場合でも、検査回路出力は微分回路出力を直接観測するので断線故障を検出できる。半断線故障の検査では、接続部が持つ抵抗成分に応じて検査回路の微分回路の時定数が変化し、その変化で検査回路出力に遅延が現れる。その遅延には、該パルスの配線移動による遅延はないと考えられるので、その遅延を観測することで、検査対象箇所にどの程度の半断線故障が生じているかを検出できる。断線状況に応じて生じる遅延の統計データを記憶装置に蓄積すれば、コンピュータにより正常、断線および半断線を自動判定することも可能である。
【００２１】
［第２実施形態］
図５は、第２実施形態に係る検査回路の構成図である。この検査回路は、方形波信号源ＶＴの一周期間でカウンタ回路入力のトリガＴのパルス数を計測することにより、故障の程度を判定するよう構成されている。
第２実施形態に係る検査回路は、第１実施形態に係る検査回路において、ＶTESTの出力と故障識別パルスＰＴとを取るＡＮＤ回路を設けると共に、当該ＡＮＤ回路の出力計測するカウンタ回路および表示器を設けて構成される。故障識別パルスＰＴは、基準クロック（図示せず）から出力される基準クロック信号を供給する。カウンタ回路では、入力トリガＴに応じてパルス数がカウントされて３デジットの出力Ｑ０、Ｑ１、Ｑ２を発生する。カウンタ回路の出力Ｑ０、Ｑ１、Ｑ２は、表示器により表示される。
【００２２】
被検査回路が正常の場合には、抵抗値がゼロである故、ＶＴで発生した方形波をなす電圧変動を加えても、これに応じた電圧降下は急峻であり、ＶTESTに出力は生じない。被検査回路が断線故障の場合には、抵抗値が無限大であるため、電圧降下は検査回路（微分回路）そのものにより生じるものだけであり、ＶTESTの電圧は緩やかな低下を示すものとなる。半断線故障の場合には、Ｒがゼロでも無限大でもない抵抗値であるため、先の式２の時定数を有しており、比較的早い電圧降下を示す。このような正常・半断線故障・断線故障に応じて生じるＶTESTにおける出力電圧変動を、図６の最上段に示す。
【００２３】
図６（ａ）は正常な回路に検査信号を印加した際の出力電圧であり、（ｂ）は半断線故障のある回路に検査信号を印加した際の出力電圧であり、（ｃ）は断線故障のある回路に検査信号を印加した際の出力電圧である。
（ａ）正常の場合には、出力電圧変動が検出できないので、検査入力方形波の１回の正電圧印加後に、（Ｑ２  Ｑ１  Ｑ０）＝（０  ０  ０）となる。これは、１０進カウンタで表示すると０である。
（ｂ）半断線故障の場合には、出力電圧Ｔは早期に低下するので、出力Ｔの繰り返しは早期に停止する。詳細には、トリガＴが２回入力された時点で電圧降下が終了しており、検査入力方形波の１回の正電圧印加後に、（Ｑ２  Ｑ１  Ｑ０）＝（０  １  ０）となる。これは、１０進カウンタで表示すると２である。
（ｃ）断線故障の場合には、信号源ＶＴからの方形波が加えられている間、ＶTESTからの出力電圧は緩やかながら継続していることから、故障識別用パルスＰＴが入力される毎にＱ０出力が反転し、下段のＱ１、Ｑ２出力も同様に出力反転が行われ、アンド回路の出力パルスは、検査入力方形波の１回の正電圧印加後に、（Ｑ２  Ｑ１  Ｑ０）＝（１  １  １）となる。これは、１０進カウンタで表示すると７である。
このように、正常・半断線故障・断線故障の各々でカウントされる故障識別パルス数は異なるものとなることから、このパルス数を計測・表示することで故障の程度を判定することができる。
【００２４】
［第３実施形態］
第３実施形態では、一対のリードを有する半導体素子をｎ個直列に接続してなる回路を被検査回路とする。このような被検査回路を、第１実施形態の検査回路１０により検査することも可能であるが、一対のリードのそれぞれに対して検査を実施する必要があるため、２ｎ回の検査が必要であり煩雑である。そこで、第３実施形態では、被検査回路の両端に位置するランド１およびｎを一回検査することにより、被検査回路全体を検査可能とすることを解決課題とする。
【００２５】
図１３は、第３実施形態に係る検査回路２０の構成図である。第３実施形態に係る検査回路２０は、第１実施形態に係る検査回路１０に整流用ダイオード２１を追加して構成される。整流用ダイオード２１は、ＬＥＤ素子４に負の電圧が印加されるのを防ぐためのものである。
図１４は、第３実施形態に係る検査時の等価回路である。同図中のｒは、はんだ箇所の抵抗値ｒｎの和とＬＥＤ素子４の内部抵抗値ｒLEDの直列合成抵抗を示すものである。図１３の構成例では、ｒ＝ｒ1＋ｒ2＋ｒLEDとなる。ここで、ｒｎの値は、はんだ５ｎが正常である場合はｒｎ＝０であり、半断線故障である場合はｒｎは所定の抵抗値であり、断線故障である場合はｒｎ＝∞であると考えることができる。
出力部ＶTESTにおける出力電圧は上述の式１で導かれ、τは上述の式２で導かれる。なお、ＬＥＤ素子４が１個の場合においも、断線および半断線故障を検査できることは言うまでも無い。
【００２６】
図１５は、第３実施形態に係る検査回路２０を用いた検査方法を説明する図である。直列接続されたｎ個のＬＥＤ素子において、一方の端部にあるＬＥＤ素子４１のランドＬ1にプローブ３を接続し、他方の端部にあるＬＥＤ素子４nのランドＬn+1（マイナスリード）をＧＮＤに落とし、プローブ３から方形波信号を印加することによりはんだ接続部の検査を行う。
検査回路２０における印加する方形波信号および出力電圧は、実施形態例１と同じであり、図３のとおりとなる。
なお、ＬＥＤ回路に電流制御用抵抗６を設ける場合、その抵抗値ｒrestをｒに加算する必要がある。すなわち、図１５の等価回路におけるｒは、はんだ箇所の抵抗値ｒｎの和およびｎ個のＬＥＤ素子４の内部抵抗値ｒLEDの和に電流制御用抵抗６の抵抗値ｒrestを足した値となる。
【００２７】
以下では本発明の詳細を実施例により説明するが、本発明は何ら実施例に限定されるものではない。
【実施例１】
【００２８】
実施例１は、第１実施形態に係る検査回路による測定結果に関する。
図７は、実施例１に係る検査回路による電子回路基板のパッド（金属配線１）とＣＭＯＳ論理ＩＣのリード（金属配線２）の接続検査例を示した図である。実施例１は、以下の測定条件で測定した。
ＶＴ：５Ｖ−１ｋＨｚの方形波信号
Ｃｄ＝０．１μＦ
Ｒｄ＝１０ｋΩ
【００２９】
図８（ａ）は、断線故障の検査結果を示したものであり、上段はＶＴにより印加した方形波信号の波形であり、下段は検査リードからの応答波形である。
図８（ｂ）は、１ｋΩの半断線故障回路の検査結果を示したものであり、上段はＶＴにより印加した方形波信号の波形であり、下段は検査リードからの応答波形である。
図９（ａ）は、１００Ωの半断線故障回路の検査結果を示したものであり、上段はＶＴにより印加した方形波信号の波形であり、下段は検査リードからの応答波形である。
図９（ｂ）は、正常回路の検査結果を示したものであり、上段はＶＴにより印加した方形波信号の波形であり、下段は検査リードからの応答波形である。
【００３０】
図１０に示すように、ＩＣ＃ｉリードの接続検査に第１実施形態を適用するとき、ＩＣ＃ｉ−１からＬ信号を伝達する。このとき、ＩＣ＃ｉ−１のプルダウン抵抗Ｒdownにより、回路の時定数は、次の式３で表すことができる。
［式３］
τ = １ / ( Ｃｄ・( ＲＴ + Ｒｄ // ｒｄ ))
ただし、ｒｄ＝ｒ＋Ｒdownであり、記号//は並列接続の合成抵抗値を示している。
【００３１】
正常接続は、図１０でｒ＝０の場合であるが、Ｒdownが非常に小さな値であり、その抵抗分により、短時間ＶTESTの出力が生じている。ＩＣの接続検査では、この信号波形を正常とし、それと半断線故障の場合の波形を比較する。半断線故障ｒが生じた場合は、図１１に示すように、ｒとＲdownが直列接続されることになるので、ほぼ半断線故障ｒで決まる時定数に従って、出力電圧が現れる。
【実施例２】
【００３２】
実施例２は、第２実施形態に係る検査回路を実現した具体的な回路例に関する。
図１２に示すように、実施例１の検査回路は、４ビット同期式カウンタとして７４ＬＳ１６３を採用しており、７セグメントデコーダおよび７セグメントＬＥＤからなる表示器と接続されている。７４ＬＳ１６３出力より後段は、一般的な２進数を７セグメントＬＥＤに表示するための回路である。
実施例２の検査回路による検査は、接続検査時のみ検査スイッチを電源側に接続し、カウンタ回路を動作させることにより行う。この検査回路に印加する方形波電圧源の周波数よりも高い周波数の基準クロック信号で、検査回路出力ＶTESTとのＡＮＤをとり、半断線故障ｒによるパルスを計数する。この計数は、検査入力方形波の１回の正電圧印加期間行う。計測数は、７４ＬＳ１６３出力から２進数で得られるので、デコーダを介してＬＥＤに計測数を表示する。
【実施例３】
【００３３】
図１６は、実施例３に係る被検査回路の構成図であり、直列に接続された３個のＬＥＤ素子群が１０個並列に接続されてなるＬＥＤマトリックス回路である。３０個のＬＥＤ素子は、いずれも同じ仕様である。
実施例３は、１２Ｖ電源とＬＥＤマトリックス回路の間に１００Ωの半断線故障を直列に挿入して実験した。以下の測定条件で測定したところ、正常回路測定の場合と半断線故障の場合とで有意に異なる出力波形が観察された。
ＶＴ：１２Ｖ−１ｋＨｚの方形波信号
Ｃｄ＝０．１μＦ
Ｒｄ＝１ｋΩ
【符号の説明】
【００３４】
１  金属配線（リード）
２  金属配線（端子）
３  検査プローブ
４  ＬＥＤ素子
５  はんだ
６  電流制御用抵抗
１０  （第１実施形態に係る）検査回路
２０  （第３実施形態に係る）検査回路
２１  整流用ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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