(57)【要約】【課題】ＩＣドライバがＣＯＧによって接続された表示装置において、端子間のショートの確率を低減させる。【解決手段】ＴＦＴ基板１００の端子領域には、ＩＣドライバと接続するための端子が形成され、前記端子は、端子金属６０と第１の絶縁膜１０７に形成された第１のスルーホールと、第２の絶縁膜１０９に形成された第２のスルーホールと前記第１のスルーホールに形成され、前記端子金属６０と接触する第１のＩＴＯ２０と、前記第１のＩＴＯ２０の上に形成された第２のＩＴＯ３０によって形成され、前記第２のＩＴＯ３０は、前記第１のＩＴＯ２０と接触している部分に形成され、前記第２のスルーホールの外側には形成されていない。これによって、隣り合う端子のＩＴＯ間の距離を大きく出来、端子間のショートの確率を低減出来る。【選択図】図４
2014095795.tif 000002
【特許請求の範囲】
【請求項１】
ＴＦＴを含む画素がマトリクス状に形成された表示領域と端子領域を有するＴＦＴ基板の端子領域にＩＣドライバが接続された液晶表示装置であって、
前記端子領域には、ＩＣドライバと接続するための端子が形成され、
前記端子は、端子金属と第１の絶縁膜に形成された第１のスルーホールと、第２の絶縁膜に形成された第２のスルーホールと前記第１のスルーホールに形成され、前記端子金属と接触する第１のＩＴＯと、前記第１のＩＴＯの上に形成された第２のＩＴＯによって形成され、
前記第２のＩＴＯは、前記第１のＩＴＯと接触している部分に形成され、前記第２のスルーホールの外側には形成されていないことを特徴とする液晶表示装置。
【請求項２】
前記第２のスルーホールの径は、前記第１のスルーホールの径よりも小さいことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記端子金属はドレイン電極と同層で形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記端子金属はゲート電極と同層で形成されていることを特徴とする請求項１に記載の液晶表示装置。
【請求項５】
ＴＦＴを含む画素がマトリクス状に形成された表示領域と端子領域を有するＴＦＴ基板の端子領域にＩＣドライバが接続された液晶表示装置であって、
前記端子領域には、ＩＣドライバと接続するための端子が形成され、
前記端子は、第１のＩＴＯと絶縁膜に形成されたスルーホールと、前記第１のＩＴＯの上に形成された第２のＩＴＯによって形成され、
前記第２のＩＴＯは、前記第１のＩＴＯと接触している部分に形成され、前記スルーホールの外側には形成されていないことを特徴とする液晶表示装置。
【請求項６】
ＴＦＴを含む画素がマトリクス状に形成された表示領域と端子領域を有するＴＦＴ基板の端子領域にＩＣドライバと接続する端子が形成された液晶表示装置の製造方法であって、
前記ＴＦＴ基板に端子金属を形成し、
前記端子金属を覆って絶縁膜を形成し、
前記端子金属の部分に前記絶縁膜にスルーホールを形成し、
前記スルーホールに第１のＩＴＯを形成し、
前記第１のＩＴＯを多結晶化し、
前記第１のＩＴＯ及び前記絶縁膜を覆って第２のＩＴＯを形成し、
前記第２のＩＴＯをレジストを用いずにエッチングすることによって、前記第１のＩＴＯと接触している部分以外の前記第２のＩＴＯを除去することを特徴とする液晶表示装置の製造方法。
【請求項７】
前記第２のＩＴＯをエッチングするエッチング液は蓚酸であることを特徴とする請求項６に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特にＣＯＧ（Ｃｈｉｐ  ＯｎＧｌａｓｓ）接続において、ＩＣドライバのバンプピッチが小さくなった場合の端子間あるいはバンプ間のショートを防止した液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置では画素電極および薄膜トランジスタ（ＴＦＴ）等がマトリクス状に形成されたＴＦＴ基板と、ＴＦＴ基板に対向して、ＴＦＴ基板の画素電極と対応する場所にブラックマトリクスあるいはオーバーコート膜等が形成された対向基板が設置され、ＴＦＴ基板と対向基板の間に液晶が挟持されている。そして液晶分子による光の透過率を画素毎に制御することによって画像を形成している。
【０００３】
特に中小型の液晶表示装置では、高精細化が進んでおり、それにしたがって、端子数が多くなっている。一方、液晶表示装置を駆動するＩＣドライバは端子間（バンプ間）のピッチを小さくすることによって、チップサイズを小さくすることが出来るので、ＩＣドライバのコスト削減になる。このように液晶表示パネルおよびＩＣドライバの両方の要請から端子間ピッチが小さくなっている。端子間ピッチが小さくなると端子間の絶縁が問題となる。
【０００４】
特許文献１には、端子間ピッチが小さくなるにつれてＩＣドライバのバンプが端子の凹部に落ち込まない不良を防止するために、端子の凹部の開口部を大きくし、開口部内に下層導電膜と上層導電膜を形成し、下層導電膜を上層導電膜によって覆う構成が記載されている。引用文献１の構成は、ＩＣドライバのバンプは端子の凹部に入り込みやすくなるが、凹部内においては、上層導電膜の幅が大きくなることと、端子と端子との間隔は狭くなることから、端子間のショートの問題は依然として残る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２８１４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１８は従来の端子部の構造を示す平面図であり、図１９は図１８のＦ−Ｆ断面図である。端子間の距離をできるだけ大きくとるために、端子は図１８に示すように所謂千鳥配置となっている。図１８において、端子金属はドレイン層と同時に形成されるドレイン端子金属６０で形成されており、端子部において、ドレイン端子金属６０の幅が大きくなっている。
【０００７】
図１８に示すように、端子は平面的には、端子金属６０、有機パッシベーション膜スルーホール４０、層間絶縁膜スルーホール５０、画素ＩＴＯ３０から形成されている。図１８では、端子金属６０は、ドレイン配線と同時に形成されるドレイン層端子金属６０によって形成されているが、端子金属はゲート電極層と同時に形成されているゲート層端子金属によって形成される場合もある。
【０００８】
図１９は端子の構造示す断面図である。図１９において、ガラスで形成されるＴＦＴ基板１００の上にゲート絶縁膜１０２が形成され、その上にドレイン層端子金属６０が形成されている。端子金属６０を覆って有機パッシベーション膜１０７が形成され、その上にＳｉＮ等で形成される層間絶縁膜１０９が形成されている。層間絶縁膜１０９および有機パッシベーション膜１０７にスルーホールを形成してそのスルーホール部に表示領域内の画素電極と同時に形成する画素ＩＴＯ３０がパターニングされている。画素ＩＴＯ３０はドレイン層端子金属６０を保護する役割を有する。
【０００９】
図１８あるいは図１９に示すように、従来の問題点は、端子ピッチが小さくなった場合、隣り合う画素ＩＴＯ３０の間隔が小さくなることである。隣り合う画素ＩＴＯ３０の間隔が小さくなると、ＩＣドライバを接続した場合に端子間のショートを起こしやすくなる。
【００１０】
図２０はこの様子を示す断面図である、端子とＩＣドライバのバンプ６は、導電性粒子８０を有する異方性導電膜によって液晶表示パネルの端子と接続する。導電性粒子８０はバンプ６等によって圧着されると図２０に示すように変形する。そうすると、図２０に示すように、導電性粒子８０によって、端子間あるいはバンプ間がショートしやすくなる。
【００１１】
ところで、液晶表示装置の問題点は、視野角が小さいことである。ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｃｈｉｎｇ）方式の液晶表示装置は、視野角を広く出来るという利点を有している。ＩＰＳの場合、画素電極とコモン電極の両方とも絶縁層を挟んでＴＦＴ基板側に存在している。したがって、ＩＰＳの場合、端子に画素電極と同時に形成する画素ＩＴＯとコモン電極と同時に形成するコモンＩＴＯの両方を用いることが出来る。
【００１２】
図２１乃至２３は、ＩＰＳ方式において、画素ＩＴＯ３０とコモンＩＴＯ２０の両方を用いた端子を形成する場合のプロセスを示す断面図である。図２１において、ＴＦＴ基板１００の上にゲート絶縁膜１０２、ドレイン層端子金属６０、有機パッシベーション膜１０７を順に形成し、有機パッシベーション膜１０７にスルーホール４０を形成することは、図１８および図１９と同じである。
【００１３】
図２１においては、有機パッシベーション膜１０７に形成されたスルーホール４０にはコモンＩＴＯ２０が形成されている。コモンＩＴＯ２０をパターニングした後に層間絶縁膜１０９を形成し、層間絶縁膜１０９にスルーホール５０を形成した後、画素ＩＴＯ３０を成膜している。
【００１４】
図２２は、レジスト９０を用いて画素ＩＴＯ３０をパターニングしている状態を示す断面図である。その後、図２２におけるレジスト９０を剥離すると図２３に示すように、画素ＩＴＯ３０による端子が形成される。図２３では、端子金属６０を保護するＩＴＯが２層構造となっているので、端子金属６０の腐食に対する信頼性が向上する。
【００１５】
しかし、図２３に示す端子構造も、図１９に示す端子構造と同様に、端子ピッチが小さくなると画素ＩＴＯ３０間の間隔が小さくなり、端子間の絶縁が問題となる。すなわち、図２０に示すような問題が生ずることは図２３の構造においても同様である。
【００１６】
本発明の課題は、端子ピッチが小さくなった場合であっても、上層のＩＴＯ間の間隔が小さくなることを防止し、端子間のショートを防止することである。
【課題を解決するための手段】
【００１７】
本発明は上記課題を克服するものであり、具体的な手段は次のとおりである。
【００１８】
（１）ＴＦＴを含む画素がマトリクス状に形成された表示領域と端子領域を有するＴＦＴ基板の端子領域にＩＣドライバが接続された液晶表示装置であって、前記端子領域には、ＩＣドライバと接続するための端子が形成され、前記端子は、端子金属と第１の絶縁膜に形成された第１のスルーホールと、第２の絶縁膜に形成された第２のスルーホールと前記第１のスルーホールに形成され、前記端子金属と接触する第１のＩＴＯと、前記第１のＩＴＯの上に形成された第２のＩＴＯによって形成され、前記第２のＩＴＯは、前記第１のＩＴＯと接触している部分に形成され、前記第２のスルーホールの外側には形成されていないことを特徴とする液晶表示装置。
【００１９】
（２）ＴＦＴを含む画素がマトリクス状に形成された表示領域と端子領域を有するＴＦＴ基板の端子領域にＩＣドライバが接続された液晶表示装置であって、前記端子領域には、ＩＣドライバと接続するための端子が形成され、前記端子は、第１のＩＴＯと絶縁膜に形成されたスルーホールと、前記第１のＩＴＯの上に形成された第２のＩＴＯによって形成され、前記第２のＩＴＯは、前記第１のＩＴＯと接触している部分に形成され、前記スルーホールの外側には形成されていないことを特徴とする液晶表示装置。
【００２０】
（３）ＴＦＴを含む画素がマトリクス状に形成された表示領域と端子領域を有するＴＦＴ基板の端子領域にＩＣドライバと接続する端子が形成された液晶表示装置の製造方法であって、前記ＴＦＴ基板に端子金属を形成し、前記端子金属を覆って絶縁膜を形成し、前記端子金属の部分に前記絶縁膜にスルーホールを形成し、前記スルーホールに第１のＩＴＯを形成し、前記第１のＩＴＯを多結晶化し、前記第１のＩＴＯ及び前記絶縁膜を覆って第２のＩＴＯを形成し、前記第２のＩＴＯをレジストを用いずにエッチングすることによって、前記第１のＩＴＯと接触している部分以外の前記第２のＩＴＯを除去することを特徴とする液晶表示装置の製造方法。
【発明の効果】
【００２１】
本発明によれば、端子部における最上層のＩＴＯの幅を従来よりも小さくすることが出来るので、端子ピッチが小さくなった場合でも、端子間あるいは、ＩＣドライバのバンプ間のショートを防止することが出来る。
【図面の簡単な説明】
【００２２】
【図１】本発明が適用される液晶表示装置の平面図である。
【図２】ＩＰＳ液晶表示装置の画素領域の断面図である。
【図３】実施例１の端子の平面図である。
【図４】図３のＡ−Ａ断面図である。
【図５】実施例１の端子製造工程である。
【図６】図５に続く実施例１の端子製造工程である。
【図７】図６に続く実施例１の端子製造工程である。
【図８】実施例１の端子の完成断面図である。
【図９】実施例２の端子の平面図である。
【図１０】図９のＢ−Ｂ断面図である。
【図１１】実施例３の端子の平面図である。
【図１２】図１１のＣ−Ｃ断面図である。
【図１３】実施例４の端子の平面図である。
【図１４】図１３のＤ−Ｄ断面図である。
【図１５】他のＩＰＳ液晶表示装置の画素領域の断面図である。
【図１６】実施例５の端子の平面図である。
【図１７】図１６のＥ−Ｅ断面図である。
【図１８】従来例の端子の平面図である。
【図１９】図１８のＦ−Ｆ断面図である。
【図２０】従来例の問題点を示す断面図である。
【図２１】他の従来例の端子の製造工程の一部である。
【図２２】図２１に続く端子の製造工程の一部である。
【図２３】他の従来例の端子の断面図である。
【発明を実施するための形態】
【００２３】
以下に実施例を用いて本発明の内容を詳細に説明する。
【実施例１】
【００２４】
図１は本発明が適用される液晶表示装置の例を示す平面図である。図１は、携帯電話等に使用される液晶表示装置の例である。図１において、ＴＦＴ基板１００の上に対向基板２００が配置され、ＴＦＴ基板１００と対向基板２００の間に図示しない液晶層が挟持されている。ＴＦＴ基板１００および対向基板２００には表示領域１０が形成されている。ＴＦＴ基板１００は対向基板２００よりも大きく形成され、ＴＦＴ基板１００が１枚となっている部分は端子領域であり、端子領域にはＩＣドライバ５が搭載されている。ＩＣドライバ５はバンプ６を有し、ＩＣドライバ５のバンプ６に合わせてＴＦＴ基板１００の端子領域に端子が形成されている。
【００２５】
図２は、表示領域１０における画素部の構造を示す断面図である。図２はＩＰＳ構造を示す断面図である。図２において、ＴＦＴ基板１００の上にゲート電極１０１が形成され、ゲート電極１０１を覆ってゲート絶縁膜１０２が形成されている。ゲート絶縁膜１０２の上で、ゲート電極１０１に対応する部分に半導体層１０３が形成されている。半導体層１０３の上には、ドレイン電極１０４とソース電極１０５が対向して配置している。ドレイン電極１０４は図示しない部分で映像信号線と接続している。
【００２６】
ドレイン電極１０４とソース電極１０５を覆って無機パッシベーション膜１０６が形成され、その上に有機パッシベーション膜１０７が形成されている。有機パッシベーション膜１０７の上には、コモン電極１０８が形成され、コモン電極１０８の上に層間絶縁膜１０９が形成され、層間絶縁膜１０９の上にスリットを有する画素電極１１０が形成されている。コモン電極１０８と画素電極１１０は透明導電膜であるＩＴＯによって形成され、これらのＩＴＯは端子における保護導電膜として使用される。
【００２７】
層間絶縁膜１０９、有機パッシベーション膜１０７、無機パッシベーション膜１０６にはスルーホールが形成され、このスルーホールを通してソース電極１０５と画素電極１１０が接続する。画素電極１１０および層間絶縁膜１０９を覆って液晶を配向させるための配向膜１１１が形成されている。
【００２８】
図２において、液晶層３００を挟んで対向基板２００が配置されている。対向基板２００の内側には、カラーフィルタ２０１、ブラックマトリクス２０２が形成され、これらを覆ってオーバーコート膜２０３が形成されている。オーバーコート膜２０３の上には、液晶分子３０１を配向させるための配向膜１１１が形成されている。対向基板２００の外側には、液晶表示パネルの内部を外部からのノイズから保護するために外部導電膜２１０が形成されている。
【００２９】
図２において、ＴＦＴを介して映像信号が画素電極１１０に供給されると、図のような電気力線が発生し、液晶分子３０１が回転して液晶層３００の透過率を画素毎に変化させて、画像を形成する。端子における各層構造は、以上で説明したような表示領域１０における画素構造を製造するのと同時に形成される。また、以下の端子構造を示す断面では、無機パッシベーション膜１０６が省略された構成となっているが、無機パッシベーション膜１０６が存在する場合もあることは言うまでも無い。
【００３０】
図３はＩＣドライバ５が搭載されている部分における、本発明の第１の実施例である端子の構成を示す平面図である。本発明を示す図３が従来例を示す図１８と大きく異なる点は、最上層の画素ＩＴＯ３０の幅が、従来例よりも小さいことである。例えば、従来例においては、端子においては、最上層の画素ＩＴＯ３０の幅が最も大きいが、本発明においては、最上層の画素ＩＴＯ３０の幅は、層間絶縁膜スルーホール５０の幅と同じである。図３においては、最上層である画素ＩＴＯ３０の幅は、下層ＩＴＯであるコモンＩＴＯ２０あるいは、端子における端子金属６０の幅よりも小さい。最上層のＩＴＯ３０の幅が小さいということはＩＣドライバ５を接続した場合に端子間ショートの確率を小さくすることが出来るということである。
【００３１】
図４は、図３のＡ−Ａ断面図である。本発明の断面図を示す図４が従来例の断面図である図２３と大きく異なる点は、最上層のＩＴＯである画素ＩＴＯ３０の幅が図４においては狭くなっていることである。図４においては、画素ＩＴＯ３０は層間絶縁膜１０９のスルーホール５０内に収まっているのに対し、従来例である図２３では、画素ＩＴＯ３０は層間絶縁膜１０９の上に所定の幅、乗り上げている。したがって、図４においては、画素ＩＴＯ３０間のショートの確率を、図２３の場合に比較して大幅に小さくすることが出来る。図４のその他の構成は図２３と同様である。
【００３２】
図５乃至８は図４に示す本発明の端子構造を得るためのプロセスを示す断面図である。図５において、ＴＦＴ基板１００の上にゲート絶縁膜１０２、ドレイン層端子金属６０、有機パッシベーション膜１０７を順に形成する。有機パッシベーション膜１０７にスルーホール４０を形成し、このスルーホール４０にはコモンＩＴＯ２０がパターニングされて形成されている。この時のコモンＩＴＯ２０はスパッタリングによって形成され、当初は非晶質となっている。
【００３３】
図６は、コモンＩＴＯ２０および有機パッシベーション膜１０７の上に層間絶縁膜１０９を形成し、端子にスルーホール５０を形成した状態を示す断面図である。図６において、コモンＩＴＯ２０が有機パッシベーション膜１０７の上に乗り上げた部分の一部は層間絶縁膜１０９によって覆われている。図６において、層間絶縁膜１０９はＣＶＤによって形成されるが、この時の基板温度は、２１０℃程度になる。そうすると、スルーホール４０に形成されているコモンＩＴＯ２０は、当初非晶質であったものが多結晶化する。
【００３４】
図７は、コモンＩＴＯ２０および層間絶縁膜１０９の上に画素ＩＴＯ３０を成膜した状態を示している。画素ＩＴＯ３０もスパッタリングによって形成されるので、当初は画素ＩＴＯも非晶質である。しかし、非晶質のＩＴＯは多結晶ＩＴＯの上に形成されると多結晶化するという性質を有している。すなわち、画素ＩＴＯ３０をスパッタリングしてチャンバーから取りだした時点において、画素ＩＴＯ３０が下層のコモンＩＴＯ２０と接触した部分は多結晶化している。
【００３５】
ところで、非晶質のＩＴＯと多結晶ＩＴＯとではエッチング液が異なる。非晶質ＩＴＯは蓚酸によってエッチングされ、多結晶ＩＴＯは臭酸によってエッチングされる。そして、多結晶ＩＴＯは蓚酸によってはエッチングされない。したがって、図７に示す構造を蓚酸によってエッチングすると、コモンＩＴＯ２０と接触して多結晶化した画素ＩＴＯ３０はエッチングされずに残り、他の部分の画素ＩＴＯ３０は蓚酸によってエッチングされる。
【００３６】
つまり、レジストを用いなくとも、画素ＩＴＯ３０はパターニングされることになる。このようにして形成された本発明の第１の実施例の断面を図８に示す。図８は図４と同じであるが、画素ＩＴＯ３０が多結晶化されていることを強調するために画素ＩＴＯ３０をハッチングで示している。
【００３７】
本プロセスのさらに重要な点は、画素ＩＴＯ３０はコモンＩＴＯ２０と接触している部分にのみ残るため、画素ＩＴＯ３０の存在する部分は層間絶縁膜１０９のスルーホール５０内に限定されるということである。したがって、最上層である画素ＩＴＯ３０間の間隔は従来に比較して大きくすることが出来、端子間のショートの確率を小さくすることが出来る。
【実施例２】
【００３８】
図９は本発明の第２の実施例を示す平面図である。図９に示す本実施例が図３に示す実施例１と異なる点は、最上層である画素ＩＴＯ３０が、有機パッシベーション膜１０７のスルーホール内に形成された層間絶縁膜１０９のスルーホール５０内に限定されているということである。したがって、画素ＩＴＯ３０間の間隔は実施例１よりもさらに小さくすることが出来、端子間のショートの確率をさらに小さくすることが出来る。
【００３９】
図１０は図９のＢ−Ｂ断面図である。図１０において、コモンＩＴＯ２０をパターニングした後、層間絶縁膜１０９がＣＶＤによって形成される。図１０に示すように、層間絶縁膜１０９のスルーホール５０は有機パッシベーション膜１０７のスルーホール４０内に形成される。その後、画素ＩＴＯ３０をスパッタリングによって形成する。層間絶縁膜１０９のスルーホール５０内において、画素ＩＴＯ３０が多結晶化しているコモンＩＴＯ２０と接触し、多結晶化する。このようにして形成された画素ＩＴＯ３０を蓚酸によってエッチングすると、層間絶縁膜１０９のスルーホール５０内の画素ＩＴＯ３０のみが残留することになる。
【００４０】
したがって、実施例の構成は、実施例１の構成に比較してさらに端子間のショートの確率を小さくすることが出来る。
【実施例３】
【００４１】
図１１は本発明の第３の実施例を示す平面図である。図１１に示す本実施例が図３に示す実施例１と異なる点は、端子金属として使用する金属がドレイン電極と同時に形成されるドレイン層端子金属ではなく、ゲート電極と同時に形成されるゲート層端子金属７０である点である。したがって、端子部のスルーホールとしては、有機パッシベーション膜１０７のスルーホール４０に加えてゲート絶縁膜１０２のスルーホールが形成されている。その他の構成は実施例１の図３と同様である。
【００４２】
図１２は図１１のＣ−Ｃ断面図である。図１２において、ゲート層が端子金属として使用され、ゲート層端子金属７０に、ゲート絶縁膜１０２と有機パッシベーション膜１０７に形成されたスルーホールを介してコモンＩＴＯ２０が接触している。コモンＩＴＯ２０は層間絶縁膜１０９を成膜する時に多結晶化し、その結果、コモンＩＴＯ２０と接触した画素ＩＴＯ３０が多結晶化する。画素ＩＴＯ３０を蓚酸によってエッチングするとコモンＩＴＯ２０と接触している部分、すなわち、層間絶縁膜１０９のスルーホール５０内の画素ＩＴＯ３０のみが残る。
【００４３】
このように、ゲート電極層を端子金属として使用した場合も実施例１と同様に画素ＩＴＯ間の間隔を大きくすることが出来、端子間のショートの確率を小さくすることが出来る。
【実施例４】
【００４４】
図１３は本発明の第４の実施例を示す平面図である。図１３において、端子金属６０と接触するコモンＩＴＯ２０と画素ＩＴＯ３０の形状が同一である。図１３に示す本実施例が図３に示す実施例１と大きく異なる点は、図１３においては、層間絶縁膜１０９が存在していないということである。
【００４５】
図１４は図１３のＤ−Ｄ断面図である。図１４において、有機パッシベーション膜１０７のスルーホール４０において、コモンＩＴＯ２０が端子金属と接触するようにパターニングされる。本実施例においては、層間絶縁膜１０９は端子においては全て除去されている。その後、画素ＩＴＯ３０をスパッタリングによって成膜すると、画素ＩＴＯ３０がコモンＩＴＯ２０と接触している部分のみが多結晶化する。すなわち、コモンＩＴＯ２０は、本実施例では端子には存在していない層間絶縁膜１０９を成膜する時の温度上昇によって多結晶化しているからである。この状態で、画素ＩＴＯ３０を蓚酸によってエッチングするとコモンＩＴＯ２０と接触している画素ＩＴＯ３０のみが残る。
【００４６】
本発明では、従来例に比較して、画素ＩＴＯ３０が層間絶縁膜１０９の上に乗り上げない分、端子の幅を小さく出来、したがって、端子間の間隔を大きくすることが出来る。つまり、端子部に層間絶縁膜１０９が無い分、スルーホールの幅を小さくすることが出来るからである。
【実施例５】
【００４７】
本実施例は別な構造のＩＰＳに本発明を適用した場合の例である。図１５は、図２とは異なるタイプのＩＰＳの画素部の断面構造である。図１５において、ガラスで形成されたＴＦＴ基板１００の上にゲート電極１０１が形成され、その上にゲート絶縁膜１０２が形成され、ゲート電極１０１の上方に半導体層１０３、ドレイン電極１０４、ソース電極１０５等が形成されてＴＦＴを構成することは図２で説明した構成と同じである。
【００４８】
図１５の特徴は、ガラス基板であるＴＦＴ基板１００の上にＩＴＯで形成したコモン電極１０８を形成していることである。このコモン電極１０８には、コモン配線２１によってコモン電圧が供給される。ＴＦＴおよびゲート絶縁膜１０２を覆って無機パッシベーション膜１０６が形成され、無機パッシベーション膜１０６の上にスリットを有する画素電極１１０が形成される。画素電極１１０には、無機パッシベーション膜１０６に形成されたスルーホールを介して映像信号が供給される。対向基板２００の構成は図２と同様なので、説明を省略する。図１５においては、配向膜は省略されている。
【００４９】
図１５の構造に限らず、図１５のような画素構成、すなわち、コモン配線２１とコモン電極１０８のようにスルーホールを介さずにメタルとＩＴＯをコンタクトする構造を持つ液晶表示装置においては、図１６および図１７に示すような端子構造を形成することが出来る。図１６は本実施例における端子の平面構造である。図１６の特徴は、端子のスルーホールにおいては、端子金属が存在しないということである。したがって、端子のスルーホールにおいて、端子金属が腐食するという問題は存在しない。
【００５０】
図１６において、ドレイン層端子金属６０とコモンＩＴＯ２０がゲート絶縁膜１０２および無機パッシベーション膜１０６に形成されたスルーホール５０以外の部分において接続している。そしてスルーホール５０内に画素ＩＴＯ３０が形成されている。
【００５１】
図１７は図１６のＥ−Ｅ断面図である。図１７において、ＴＦＴ基板１００の上にドレイン層端子金属６０と接続したコモンＩＴＯ２０が形成され、このコモンＩＴＯ２０の部分にゲート絶縁膜１０２および無機パッシベーション膜１０６のスルーホールが形成されている。コモンＩＴＯ２０はゲート絶縁膜１０２および無機パッシベーション膜１０６を形成するプロセスにおいて多結晶化している。
【００５２】
この状態において、画素ＩＴＯ３０をスパッタリングによって成膜すると、スルーホールにおいて、コモンＩＴＯ２０と接触した画素ＩＴＯ３０のみが多結晶化する。この状態で、蓚酸によって画素ＩＴＯ３０をエッチングすると、スルーホールの内部の画素ＩＴＯ３０のみが残留し、本実施例における端子が形成される。
【００５３】
本実施例においても、画素ＩＴＯ３０は無機パッシベーション膜１０６およびゲート絶縁膜１０２のスルーホール内にのみ形成されるので、画素ＩＴＯ３０間の間隔を大きくすることが出来、端子間ショートの危険を防止することが出来る。
【符号の説明】
【００５４】
５…ＩＣドライバ、  ６…ＩＣドライババンプ、  １０…表示領域、  ２０…コモンＩＴＯ、  ２１…コモン配線、  ３０…画素ＩＴＯ、  ４０…有機パッシベーション膜スルーホール、  ５０…層間絶縁膜スルーホール、  ６０…ドレイン層端子金属、  ７０…ゲート層端子金属、  ８０…導電性粒子、  ９０…レジスト、  １００…ＴＦＴ基板、  １０１…ゲート電極、  １０２…ゲート絶縁膜第２下地膜、  １０３…半導体層、  １０４…ドレイン電極、  １０５…ソース電極、  １０６…無機パッシベーション膜、  １０７…有機パッシベーション膜、  １０８…コモン電極、  １０９…層間絶縁膜、  １１０…画素電極、  １１１…配向膜、  １５０…端子部、  ２００…対向基板、  ２０１…カラーフィルタ、  ２０２…ブラックマトリクス、  ２０３…オーバーコート膜、  ２１０…外部導電膜、  ３００…液晶層、  ３０１…液晶分子
【図１】
2014095795.tif 000003
【図２】
2014095795.tif 000004
【図３】
2014095795.tif 000005
【図４】
2014095795.tif 000006
【図５】
2014095795.tif 000007
【図６】
2014095795.tif 000008
【図７】
2014095795.tif 000009
【図８】
2014095795.tif 000010
【図９】
2014095795.tif 000011
【図１０】
2014095795.tif 000012
【図１１】
2014095795.tif 000013
【図１２】
2014095795.tif 000014
【図１３】
2014095795.tif 000015
【図１４】
2014095795.tif 000016
【図１５】
2014095795.tif 000017
【図１６】
2014095795.tif 000018
【図１７】
2014095795.tif 000019
【図１８】
2014095795.tif 000020
【図１９】
2014095795.tif 000021
【図２０】
2014095795.tif 000022
【図２１】
2014095795.tif 000023
【図２２】
2014095795.tif 000024
【図２３】
2014095795.tif 000025