(57)【要約】【課題】界面トラップ密度を増加させることなく、ＥＯＴが小さいＭＯＳ構造の形成技術を提供する。【解決手段】半導体結晶層と、前記半導体結晶層を構成する半導体結晶の酸化物、窒化物または酸窒化物からなる中間層と、酸化物からなる第１絶縁層と、を有し、前記半導体結晶層、前記中間層および前記第１絶縁層が、前記半導体結晶層、前記中間層、前記第１絶縁層の順に位置する半導体基板の製造方法であって、（ａ）原半導体結晶層上に、前記第１絶縁層を形成するステップと、（ｂ）前記第１絶縁層の表面を窒素プラズマに暴露し、前記原半導体結晶層の一部を窒化、酸化または酸窒化することで、前記中間層を形成するとともに、前記原半導体結晶層の残部である前記半導体結晶層を形成するステップと、を有する半導体基板の製造方法を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体結晶層と、前記半導体結晶層を構成する半導体結晶の酸化物、窒化物または酸窒化物からなる中間層と、酸化物からなる第１絶縁層と、を有し、前記半導体結晶層、前記中間層および前記第１絶縁層が、前記半導体結晶層、前記中間層、前記第１絶縁層の順に位置する半導体基板の製造方法であって、
（ａ）原半導体結晶層上に、前記第１絶縁層を形成するステップと、
（ｂ）前記第１絶縁層の表面を窒素プラズマに暴露し、前記原半導体結晶層の一部を窒化、酸化または酸窒化することで、前記中間層を形成するとともに、前記原半導体結晶層の残部である前記半導体結晶層を形成するステップと、
を有する半導体基板の製造方法。
【請求項２】
前記（ｂ）の後に、前記第１絶縁層の上に第２絶縁層を形成するステップをさらに有する
請求項１に記載の半導体基板の製造方法。
【請求項３】
前記（ａ）の前に、前記原半導体結晶層の表面から自然酸化層を除去するステップをさらに有する
請求項１または請求項２に記載の半導体基板の製造方法。
【請求項４】
前記窒素プラズマが、ＥＣＲを用いて生成された窒素プラズマである
請求項１から請求項３の何れか一項に記載の半導体基板の製造方法。
【請求項５】
前記第１絶縁層が、ＡＬＤ法により形成されたＡｌ２Ｏ３層である
請求項１から請求項４の何れか一項に記載の半導体基板の製造方法。
【請求項６】
前記第１絶縁層および前記第２絶縁層が、ＡＬＤ法により形成されたＡｌ２Ｏ３層である  請求項２から請求項４の何れか一項に記載の半導体基板の製造方法。
【請求項７】
前記半導体結晶層が、Ｓｉ、ＧｅまたはＳｉＧｅからなる
請求項１から請求項６の何れか一項に記載の半導体基板の製造方法。
【請求項８】
前記半導体結晶層がＳｉ１−ｘＧｅｘからなり、ｘが、０．１３≦ｘ≦０．４０の条件を満足する
請求項７に記載の半導体基板の製造方法。
【請求項９】
前記第１絶縁層および前記第２絶縁層が、ＡＬＤ法により形成されたＡｌ２Ｏ３層であり、前記第１絶縁層の厚さが、０．２ｎｍ〜２．０ｎｍである
請求項８に記載の半導体基板の製造方法。
【請求項１０】
半導体結晶層と、中間層と、酸化物からなる絶縁層とを有し、
前記半導体結晶層、前記中間層および前記絶縁層が、前記半導体結晶層、前記中間層、前記絶縁層の順に位置し、
前記中間層が、前記半導体結晶層を構成する半導体結晶の酸化物、窒化物または酸窒化物からなり、
前記半導体結晶層が、Ｓｉ１−ｘＧｅｘ（ｘ≦０．４０）からなり、前記絶縁層の前記中間層と接する部分がＡｌ２Ｏ３からなり、前記半導体結晶層と前記絶縁層とがＭＯＳ構造の半導体−絶縁体界面を形成する場合の、コンダクタンス法により測定した界面トラップ密度が、１×１０１２［ｅＶ−１ｃｍ−２］以下である
半導体基板。
【請求項１１】
前記半導体結晶層と前記絶縁層とがＭＯＳ構造の半導体−絶縁体界面を形成する場合のＥＯＴの、前記絶縁層の形成前または前記絶縁層の少なくとも一部の形成後に表面をプラズマ暴露しなかった場合のＥＯＴからの増分が、０．５ｎｍ以下である
請求項１０に記載の半導体基板。
【請求項１２】
請求項１から請求項９の何れか一項に記載の半導体基板の製造方法を有し、
前記第１絶縁層を含む絶縁層の上に導電層を形成するステップをさらに有し、
前記半導体結晶層、前記絶縁層および前記導電層で半導体装置のＭＯＳ構造を構成する半導体装置の製造方法。
【請求項１３】
請求項１０および請求項１１の何れか一項に記載の半導体基板と、
前記絶縁層の上に形成された導電層と、を有し、
前記半導体結晶層、前記絶縁層および前記導電層でＭＯＳ構造を構成する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法、半導体基板、半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
シリコンゲルマニウム（ＳｉＧｅ）は、シリコン（Ｓｉ）に比較して高い正孔移動度を有することから、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）のｐ型チャネル材料として有望である。たとえば、非特許文献１には、ＳｉＧｅをチャ
ネル材料とするｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）が記載されている。当該ｐＭＯＳＦＥＴでは、ＭＯＳ構造における半導体‐酸化層界面（以下「ＭＯＳ界面」という。）におけるキャリアトラップの準位密度（以下「界面トラップ密度」という。）を低減するため、ＳｉＧｅ表面をＳｉ層で覆い、その後酸化層を形成する、Ｓｉパッシベーションの技術が用いられている。
【０００３】
なお、非特許文献２には、半導体をＳｉＧｅとするＭＯＳ界面においてＳｉが選択酸化され、これによりＧｅのパイルアップが発生し、当該Ｇｅのパイルアップに起因して界面トラップ密度が増加することが示唆されている。また、非特許文献３には、アンモニア（ＮＨ３）により窒化処理されたＳｉＧｅ表面に高誘電率酸化層（ＨｆＡｌＯ層）を形成し、界面特性および電気特性を評価した結果が記載されている。さらに、非特許文献４には、Ｓｉ基板上に形成したＳｉＧｅ層のミスフィット転位が熱処理温度の上昇に従い増加することが記載されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】C. Le Royer et al., “First demonstration of ultrathin body c-SiGe channel FDSOI pMOSFETs combined with SiGe(:B) RSD: Drastic improvement of electrostatics (Vth,p tuning, DIBL) and transport (μ0, Isat) properties down to 23nm gate length”, IEDM, 16.5.1(2011)
【非特許文献２】S. S. Iyer et al., “A gate-quality dielectric system for SiGe metal-oxide-semiconductor devices”, EDL, 12, 246(1991)
【非特許文献３】J. Huang et al., “A Study of compressively strained Si0.5Ge0.5 metal-oxide-semiconductor capacitors with chemical vapor deposition HfAlO as gate dielectric”, APL, 90, 023502(2007)
【非特許文献４】R. Hull et al., “In situ observations of misfit dislocation propagation in GexSi1-x/Si(100) heterostructures”, APL, 52, 1605(1988)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
非特許文献１に記載のＳｉパッシベーションにより、界面トラップ密度を低減することは可能である。しかし、Ｓｉパッシベーション層が存在すると、半導体上に酸化層を形成する際に、Ｓｉパッシベーション層が酸化され、絶縁層（酸化層）の等価酸化膜厚（ＥＯＴ：Equivalent Oxide Thickness）が大きくなり、ＭＯＳＦＥＴ素子の微細化を考慮すれば、好ましくない。なお、Ｓｉパッシベーション層を形成することなくＳｉＧｅ半導体層上に直接酸化層を形成すると、非特許文献２に記載のとおり、Ｇｅのパイルアップが発生し、界面トラップ密度が増加する。
【０００６】
そこで、非特許文献３に記載の窒化処理をＳｉＧｅ半導体層表面に施すことが考えられるが、窒化層の厚さを制御することが難しく、また、非特許文献４に記載のように、窒化のための熱処理によりＳｉＧｅ層にミスフィット転位が生じる可能性があり、好ましくない。
【０００７】
本発明の目的は、界面トラップ密度を増加させることなく、ＥＯＴが小さいＭＯＳ構造の形成技術を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の態様においては、半導体結晶層と、前記半導体結晶層を構成する半導体結晶の酸化物、窒化物または酸窒化物からなる中間層と、酸化物からなる第１絶縁層と、を有し、前記半導体結晶層、前記中間層および前記第１絶縁層が、前記半導体結晶層、前記中間層、前記第１絶縁層の順に位置する半導体基板の製造方法であって、（ａ）原半導体結晶層上に、前記第１絶縁層を形成するステップと、（ｂ）前記第１絶縁層の表面を窒素プラズマに暴露し、前記原半導体結晶層の一部を窒化、酸化または酸窒化することで、前記中間層を形成するとともに、前記原半導体結晶層の残部である前記半導体結晶層を形成するステップと、を有する半導体基板の製造方法を提供する。
【０００９】
前記（ｂ）の後に、前記第１絶縁層の上に第２絶縁層を形成するステップをさらに有してもよい。前記（ａ）の前に、前記原半導体結晶層の表面から自然酸化層を除去するステップをさらに有してもよい。前記窒素プラズマが、ＥＣＲ（Electron Cyclotron Resonance）を用いて生成された窒素プラズマであってもよい。前記第１絶縁層が、ＡＬＤ（Atomic Layer Deposition）法により形成されたＡｌ２Ｏ３層であってもよい。前記第１絶縁層および前記第２絶縁層が、ＡＬＤ法により形成されたＡｌ２Ｏ３層であってもよい。前記半導体結晶層が、Ｓｉ、ＧｅまたはＳｉＧｅからなるものであってもよい。前記半導体結晶層がＳｉ１−ｘＧｅｘからなるものである場合、ｘが、０．１３≦ｘ≦０．４０の条件を満足することが好ましく、０．１３≦ｘ≦０．２５の条件を満足することがより好ましい。前記第１絶縁層および前記第２絶縁層が、ＡＬＤ法により形成されたＡｌ２Ｏ３層である場合、前記第１絶縁層の厚さが、０．２ｎｍ〜２．０ｎｍであることが好ましく、０．５ｎｍ〜２．０ｎｍであることがより好ましい。
【００１０】
本発明の第２の態様においては、半導体結晶層と、中間層と、酸化物からなる絶縁層とを有し、前記半導体結晶層、前記中間層および前記絶縁層が、前記半導体結晶層、前記中間層、前記絶縁層の順に位置し、前記中間層が、前記半導体結晶層を構成する半導体結晶の酸化物、窒化物または酸窒化物からなり、前記半導体結晶層が、Ｓｉ１−ｘＧｅｘ（ｘ≦０．４０）からなり、前記絶縁層の前記中間層と接する部分がＡｌ２Ｏ３からなり、前記半導体結晶層と前記絶縁層とがＭＯＳ構造の半導体−絶縁体界面を形成する場合の、コンダクタンス法により測定した界面トラップ密度が、１×１０１２［ｅＶ−１ｃｍ−２］以下である半導体基板を提供する。この半導体基板において、前記半導体結晶層と前記絶縁層とがＭＯＳ構造の半導体−絶縁体界面を形成する場合のＥＯＴの、前記絶縁層の形成前または前記絶縁層の少なくとも一部の形成後に表面をプラズマ暴露しなかった場合のＥＯＴからの増分が、０．５ｎｍ以下であってもよい。
【００１１】
本発明の第３の態様においては、前記した半導体基板の製造方法を有し、前記第１絶縁層を含む絶縁層の上に導電層を形成するステップをさらに有し、前記半導体結晶層、前記絶縁層および前記導電層で半導体装置のＭＯＳ構造を構成する半導体装置の製造方法を提供する。本発明の第４の態様においては、前記した半導体基板と、前記絶縁層の上に形成された導電層と、を有し、前記半導体結晶層、前記絶縁層および前記導電層でＭＯＳ構造を構成する半導体装置を提供する。
【図面の簡単な説明】
【００１２】
【図１】半導体基板１００を示した断面図である。
【図２】半導体基板１００の製造方法を工程順に示した断面図である。
【図３】半導体基板１００の製造方法を工程順に示した断面図である。
【図４】半導体基板１００の製造方法を工程順に示した断面図である。
【図５】ポスト窒化の概念を示した断面図である。
【図６】半導体装置２００を示した断面図である。
【図７】半導体装置２００の製造工程における断面図である。
【図８】窒化または酸化しない無処理のＭＯＳ構造のＣＶ特性を示したグラフである。
【図９】プレ窒化したＭＯＳ構造のＣＶ特性を示したグラフである。
【図１０】プレ酸化したＭＯＳ構造のＣＶ特性を示したグラフである。
【図１１】ポスト窒化したＭＯＳ構造のＣＶ特性を示したグラフである。
【図１２】ポスト酸化したＭＯＳ構造のＣＶ特性を示したグラフである。
【図１３】ポスト窒化したＭＯＳ構造のコンダクタンスカーブを示したグラフである。
【図１４】ポスト窒化したＭＯＳ構造におけるキャパシタンスとバンドベンディングの関係を示したグラフである。
【図１５】各処理における界面トラップ密度のエネルギー軸上での分布を示したグラフである。
【図１６】各処理におけるＳｉ０．７５Ｇｅ０．２５層‐第１Ａｌ２Ｏ３層界面のＸＰＳ測定結果をＧｅ ２ｐ部分について拡大して示したグラフである。
【図１７−Ａ】各処理におけるＳｉ０．７５Ｇｅ０．２５層‐第１Ａｌ２Ｏ３層界面のＸＰＳ測定結果を重ね合わせてＡｌ ２ｐ部分について拡大して示したグラフである。
【図１７−Ｂ】各処理におけるＳｉ０．７５Ｇｅ０．２５層‐第１Ａｌ２Ｏ３層界面のＸＰＳ測定結果をＡｌ ２ｐ部分について拡大して示したグラフである。
【図１８】ポスト窒化したＳｉ０．７５Ｇｅ０．２５層‐第１Ａｌ２Ｏ３層界面の角度分解ＸＰＳ測定結果を示したグラフである。
【図１９】ポスト窒化における処理時間を変化させた場合の界面トラップ密度のエネルギー軸上での分布を示したグラフである。
【図２０】界面トラップ密度の最小値とキャパシタンス測定から得られる酸化層の等価膜厚（ＣＥＴ）を処理時間を横軸にプロットしたグラフである。
【図２１】ポスト窒化したＭＯＳ構造において第１絶縁層の厚さがＡＬＤ処理０サイクルに相当する場合のＣＶ特性を示したグラフである。
【図２２】ポスト窒化したＭＯＳ構造において第１絶縁層の厚さがＡＬＤ処理２サイクルに相当する場合のＣＶ特性を示したグラフである。
【図２３】ポスト窒化したＭＯＳ構造において第１絶縁層の厚さがＡＬＤ処理４サイクルに相当する場合のＣＶ特性を示したグラフである。
【図２４】ポスト窒化したＭＯＳ構造において第１絶縁層の厚さがＡＬＤ処理６サイクルに相当する場合のＣＶ特性を示したグラフである。
【図２５】ポスト窒化したＭＯＳ構造において第１絶縁層の厚さがＡＬＤ処理８サイクルに相当する場合のＣＶ特性を示したグラフである。
【図２６】ポスト窒化したＭＯＳ構造において第１絶縁層の厚さがＡＬＤ処理１０サイクルに相当する場合のＣＶ特性を示したグラフである。
【図２７】ポスト窒化したＭＯＳ構造において第１絶縁層の厚さがＡＬＤ処理２０サイクルに相当する場合のＣＶ特性を示したグラフである。
【図２８】ポスト窒化したＭＯＳ構造において第１絶縁層の厚さがＡＬＤ処理３０サイクルに相当する場合のＣＶ特性を示したグラフである。
【図２９】比較のため示した無処理のＭＯＳ構造におけるＣＶ特性を示したグラフである。
【図３０】Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘを変えた場合の界面トラップ密度のエネルギー軸上での分布をポスト窒化した場合と無処理の場合について示したグラフである。
【図３１】本実施例２で作製した各種ＭＯＳ構造のΔＥＯＴを示したグラフである。
【図３２】本実施例２で作製した各種ＭＯＳ構造の界面トラップ密度（Ｄｉｔ）を示したグラフである。
【図３３】本実施例２で作製した各種ＭＯＳ構造のΔＥＯＴに対する界面トラップ密度をプロットした散布図である。
【図３４】Ｎ２ＥＣＲプラズマ電力が６５０Ｗであり、かつポスト窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図３５】Ｎ２ＥＣＲプラズマ電力が３５０Ｗであり、かつポスト窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図３６】Ｎ２ＥＣＲプラズマ電力が１０４Ｗであり、かつポスト窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図３７】Ｎ２ＥＣＲプラズマ電力が６５０Ｗであり、かつプレ窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図３８】Ｎ２ＥＣＲプラズマ電力が３５０Ｗであり、かつプレ窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図３９】Ｎ２ＥＣＲプラズマ電力が１０４Ｗであり、かつプレ窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４０】Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘが０．１３であり、かつプラズマ暴露を行わなかった（無処理）場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４１】Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘが０．２３であり、かつプラズマ暴露を行わなかった（無処理）場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４２】Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘが０．３２であり、かつプラズマ暴露を行わなかった（無処理）場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４３】Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘが０．３８であり、かつプラズマ暴露を行わなかった（無処理）場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４４】Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘが０．１３であり、かつポスト窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４５】Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘが０．２３であり、かつポスト窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４６】Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘが０．３２であり、かつポスト窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４７】Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘが０．３８であり、かつポスト窒化を行った場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４８】第２絶縁層として二酸化ハフニウムを用いた場合のＭＯＳ構造のＣＶ特性を示したグラフである。
【図４９】第２絶縁層として二酸化ハフニウムを用いた場合の界面トラップ密度のエネルギー軸上での分布を示したグラフである。
【発明を実施するための形態】
【００１３】
図１は、半導体基板１００を示した断面図である。半導体基板１００は、支持基板１０２上に、半導体結晶層１０４、中間層１０８および絶縁層１１２を有する。半導体結晶層１０４、中間層１０８および絶縁層１１２は、半導体結晶層１０４、中間層１０８、絶縁層１１２の順に位置する。
【００１４】
支持基板１０２は、半導体結晶層１０４を支持する基板である。支持基板１０２は、半導体結晶層１０４を支持できる機械的強度を有する限り任意の材料で構成できる。支持基板１０２は、半導体結晶層１０４をエピタキシャル成長により形成するためのエピタキシャル成長用基板であってもよい。支持基板１０２は、半導体結晶層１０４を転写法により形成するための転写先基板であってもよい。支持基板１０２として、シリコン基板、ゲルマニウム基板、シリコンカーバイト基板、アルミナ基板、サファイア基板、ガラス基板等を挙げることができる。
【００１５】
半導体結晶層１０４は、ｐＭＯＳＦＥＴ等の半導体装置の活性層として機能する。半導体結晶層１０４はＳｉ、ＧｅまたはＳｉＧｅなどの半導体結晶からなることができる。後に説明するように、半導体結晶層１０４は、その表面に絶縁層を有する状態で窒素プラズマに暴露され、中間層１０８が形成される。そのような方法で中間層１０８が形成される場合、ＭＯＳ構造の界面トラップ密度を低減することが可能となる。同時にＥＯＴの増加を抑制できる。半導体結晶層１０４がＳｉ１−ｘＧｅｘからなり、ｘが０．１３≦ｘ≦０．４０（好ましくは０．１３≦ｘ≦０．２５）を満足する場合、界面トラップ密度を低減できることが確認されている。半導体結晶層１０４は、半導体結晶層形成基板上にエピタキシャル成長により形成されてもよく、転写法により形成されてもよい。
【００１６】
中間層１０８は、半導体結晶層１０４を構成する半導体結晶の酸化物、窒化物または酸窒化物からなる。中間層１０８の製造方法については後に詳述する。中間層１０８の例として、シリコンの酸窒化物（Si-ON）、シリコンの窒化物（Si-N）、シリコンの酸化物（Si-O）、ゲルマニウムの酸窒化物（Ge-ON）、ゲルマニウムの窒化物（Ge-N）、ゲルマニウムの酸化物（Ge-O）、シリコンゲルマニウムの酸窒化物（SiGe-ON）、シリコンゲルマニウムの窒化物（SiGe-N）、シリコンゲルマニウムの酸化物（SiGe-O）を挙げることができる。
【００１７】
絶縁層１１２は、酸化物からなり、第１絶縁層１０６および第２絶縁層１１０を有する。第１絶縁層１０６と第２絶縁層１１０は、同種の材料であってもよく異種の材料であってもよい。第１絶縁層１０６および第２絶縁層１１０として、Ａｌ２Ｏ３層、ＧａＯｘ層、ＩｎＯｘ層、ＴｉＯｘ層、ＺｒＯｘ層、ＨｆＯｘ層、ＴａＯｘ層を挙げることができる。第１絶縁層１０６の厚さは、窒素プラズマから供給される活性な窒素原子（または分子）が第１絶縁層１０６を透過する程度の厚さであることが好ましい。あるいは第１絶縁層１０６の厚さは、窒素プラズマのエネルギーが界面に伝わり第１絶縁層１０６内の酸素を活性化する程度の厚さが好ましい。
【００１８】
第１絶縁層１０６と第２絶縁層１１０とを併せた絶縁層１１２がｐＭＯＳＦＥＴのゲート絶縁層として機能する。よって、第２絶縁層１１０の厚さは、ゲート絶縁層として機能するに必要な厚さであることが好ましい。第１絶縁層１０６のみでゲート絶縁層として機能する場合は、第２絶縁層１１０は必要ではない。
【００１９】
第１絶縁層１０６として、ＡＬＤ法により形成されたＡｌ２Ｏ３層を挙げることができる。第１絶縁層１０６および第２絶縁層１１０として、ＡＬＤ法により形成されたＡｌ２Ｏ３層を挙げることができる。第１絶縁層１０６および第２絶縁層１１０が、ＡＬＤ法により形成されたＡｌ２Ｏ３層である場合、第１絶縁層１０６の厚さは、０．２ｎｍ〜２．０ｎｍであることが好ましく、０．５ｎｍ〜２．０ｎｍであることがより好ましい。
【００２０】
上記した半導体基板１００によれば、ＭＯＳ構造の界面トラップ密度を低減するとともに、ＥＯＴを小さくできる。半導体結晶層１０４が、Ｓｉ１−ｘＧｅｘ（ｘは、ｘ≦０．４０、好ましくはｘ≦０．２５、より好ましくはｘ＜０．２５を満足する。）からなり、絶縁層１１２の中間層１０８と接する部分がＡｌ２Ｏ３からなる場合、半導体結晶層１０４と絶縁層１１２とがＭＯＳ構造の半導体−絶縁体界面を形成する場合の、コンダクタンス法により測定した界面トラップ密度を、１×１０１２［ｅＶ−１ｃｍ−２］以下にすることができる。また、この場合の半導体結晶層１０４と絶縁層１１２とがＭＯＳ構造の半導体−絶縁体界面を形成する場合のＥＯＴの、窒素プラズマ暴露しない場合のＥＯＴからの増分を、０．５ｎｍ以下にすることができる。窒素プラズマ暴露しなかった場合は、中間層１０８は形成されないので、ＥＯＴを小さくする観点からは最も効果的と思われる（ただし界面トラップ密度を下げることはできない）が、本実施形態の半導体基板１００では第１絶縁層１０６を形成した後に窒素プラズマ暴露を行うのでＥＯＴの増分を小さくすることができ、界面トラップ密度を低減するとともに、ＥＯＴの増加を小さくすることができる。
【００２１】
図２から図４は、半導体基板１００の製造方法を工程順に示した断面図である。図２に示すように、支持基板１０２上に原半導体結晶層１０３を形成する。支持基板１０２をエピタキシャル成長用基板として用いて、該基板上に原半導体結晶層１０３をエピタキシャル成長法により形成してもよい。原半導体結晶層１０３をエピタキシャル成長用基板に形成した後、原半導体結晶層１０３を支持基板１０２上に転写して形成してもよい。
【００２２】
図３に示すように、原半導体結晶層１０３上に、第１絶縁層１０６を形成する。第１絶縁層１０６は、たとえばＡＬＤ法により形成することができる。
【００２３】
図４に示すように、第１絶縁層１０６の表面を窒素プラズマ（図中矢印で示す）に暴露し、これにより、原半導体結晶層１０３の一部を窒化、酸化または酸窒化して、中間層１０８を形成する。原半導体結晶層１０３の残部は半導体結晶層１０４となる。ここで、原半導体結晶層１０３の一部を窒化、酸化または酸窒化するとは、原半導体結晶層１０３と第１絶縁層１０６との界面近傍における原半導体結晶層１０３を窒化、酸化または酸窒化することが挙げられる。
【００２４】
なお、このような、第１絶縁層１０６を形成した後の窒素プラズマ暴露により中間層１０８を形成する処理を、本明細書では「ポスト窒化」と称する。比較のための処理として後に説明する、第１絶縁層１０６形成「前」の窒素プラズマ暴露処理を「プレ窒化」、第１絶縁層１０６形成「後」の「酸素」プラズマ暴露処理を「ポスト酸化」、第１絶縁層１０６形成「前」の酸素プラズマ暴露処理を「プレ酸化」、プラズマ処理を行わない場合を「無処理」と称することとする。
【００２５】
図５は、ポスト窒化の概念を示した断面図である。窒素プラズマから供給された高エネルギーの窒素ラジカル（イオン、励起状態分子、励起状態原子等）が第１絶縁層１０６を通過し、原半導体結晶層１０３に至って原半導体結晶層１０３のシリコン、ゲルマニウムまたはシリコンゲルマニウムと反応し、中間層１０８が形成されると思われる。また、第１絶縁層１０６中に存在する酸素原子が窒素ラジカルにより活性化されて活性酸素原子を生成し、第１絶縁層１０６と原半導体結晶層１０３との界面で該活性酸素原子が原半導体結晶層１０３のシリコン、ゲルマニウムまたはシリコンゲルマニウムと反応し、中間層１０８が形成される可能性もあると思われる。
【００２６】
中間層１０８の形成の後に、第１絶縁層１０６の上に第２絶縁層１１０を形成し、半導体基板１００が製造される。なお、原半導体結晶層１０３の形成後、第１絶縁層１０６の形成前に、原半導体結晶層１０３の表面から自然酸化層を除去してもよい。自然酸化膜を除去することで、ＥＯＴを小さくするとともに界面トラップ密度を低減できる。また、窒素プラズマとして、ＥＣＲを用いて生成された窒素プラズマを用いることができる。ＥＣＲにより高密度プラズマを生成し、活性窒素の密度を高くすることができる。
【００２７】
図６は、半導体装置２００を示した断面図である。図７は、半導体装置２００の製造工程における断面図である。半導体装置２００は、上記した半導体基板１００を用いて製造できる。
【００２８】
図７に示すように、絶縁層１１２の上に導電層１１４を形成する。これにより半導体結晶層１０４、絶縁層１１２および導電層１１４を含むＭＯＳ構造が構成される。図６に示す半導体装置２００は、導電層１１４をゲート電極として用い、絶縁層１１２および中間層１０８をゲート絶縁層として用い、半導体結晶層１０４にソース・ドレイン１１６を形成して、ＭＯＳＦＥＴを形成したものである。
【００２９】
半導体装置２００では、上記した方法、つまりポスト窒化により中間層１０８が形成されているので、ＥＯＴが小さく、界面トラップ密度も小さい、高性能なｐＭＯＳＦＥＴが実現できる。
【００３０】
（実施例１）
支持基板１０２としてｐ型Ｓｉウェハを用い、原半導体結晶層１０３として、ｉ型のＳｉ０．７５Ｇｅ０．２５をＣＶＤ（Chemical Vapor Deposition）法により３０ｎｍの厚さで形成した。原半導体結晶層１０３の表面を洗浄した後、第１絶縁層１０６として、第１Ａｌ２Ｏ３層を、温度２５０℃のＡＬＤ法により１ｎｍの厚さで形成した。その後、６５０Ｗの電力のＮ２ＥＣＲプラズマにより第１Ａｌ２Ｏ３層の表面を１０秒間暴露した。第２絶縁層１１０としてさらに第２Ａｌ２Ｏ３層をＡＬＤ法により形成した後、ポストデポジションアニール（ＰＤＡ）を窒素雰囲気、４００℃、１分間の条件で施した。これにより実施例の半導体基板を形成した。当該半導体基板を評価するため、半導体基板の表面および裏面にＡｌ層（導電層）を蒸着法により形成することによりＭＯＳ構造を得て、このＭＯＳ構造について、ポストメタライゼーションアニールを窒素雰囲気、４００℃、１分間の条件で施した。なお、実施例の処理をポスト窒化と称する。
【００３１】
なお、比較のため、Ｎ２ＥＣＲプラズマに代えてＯ２ＥＣＲプラズマで第１Ａｌ２Ｏ３層を暴露したポスト酸化処理、第１Ａｌ２Ｏ３層の形成前にＮ２ＥＣＲプラズマ暴露を行うプレ窒化処理、第１Ａｌ２Ｏ３層の形成前にＯ２ＥＣＲプラズマ暴露を行うプレ酸化処理、プラズマ処理を行わない無処理の各処理を施したサンプルも作成した。
【００３２】
図８から図１２は、上記の通り作成した各ＭＯＳ構造（支持基板、半導体結晶層、中間層、絶縁層および導電層がこの順に積層した構造）のＣＶ特性を示したグラフである。図８は無処理の場合、図９はプレ窒化の場合、図１０はプレ酸化の場合、図１１はポスト窒化の場合（実施例の半導体基板）、図１２はポスト酸化の場合を示す。図８から図１２を参照して明らかなとおり、図１１のポスト窒化の場合にこぶが最も小さくなる。これは、ポスト窒化の場合に最も界面トラップ密度が小さくなることを示唆している。なお、無処理、ポスト窒化、ポスト酸化、プレ窒化、プレ酸化の順にＥＯＴが大きくなり、順に、３．１、３．３、３．５、３．８、４．４（ｎｍ）であった。ポスト窒化処理の場合、界面トラップ密度は最も低く、かつ、ＥＯＴの増加量は無処理の場合と比較して僅か０．２ｎｍという結果が得られた。すなわち、ポスト窒化処理は、無処理や他のプラズマ処理に比較して１桁以上の界面トラップ密度の低減を実現するとともに、ＥＯＴの増加は、無処理の場合とほとんど変わらない程度に低く抑えることが可能であることがわかる。
【００３３】
図１３は、ポスト窒化したＭＯＳ構造のコンダクタンスカーブを示したグラフである。図１４は、ポスト窒化したＭＯＳ構造におけるキャパシタンスとバンドベンディングの関係を示したグラフである。図１３および図１４の結果からエネルギー軸上での界面トラップ密度を見積もることができ、この場合（ポスト窒化処理した半導体基板の場合）バイアス電圧Ｖｇ＝−０．３２Ｖ（Ｅ−Ｅｉ＝−０．２４ｅＶ）のとき、界面トラップ密度Ｄｉｔは３．１×１０１１［ｅＶ−１ｃｍ−２］である。
【００３４】
図１５は、各処理における界面トラップ密度のエネルギー軸上での分布を示したグラフである。ポスト窒化の場合、いずれのエネルギー軸上でも他の処理の場合と比較して界面トラップ密度Ｄｉｔが１桁以上低い。
【００３５】
図１６は、各処理におけるＳｉ０．７５Ｇｅ０．２５層‐第１Ａｌ２Ｏ３層界面のＸＰＳ測定結果をＧｅ ２ｐ部分について拡大して示したグラフである。図１７−Ａおよび図１７−Ｂは、各処理におけるＳｉ０．７５Ｇｅ０．２５層‐第１Ａｌ２Ｏ３層界面のＸＰＳ測定結果をＡｌ ２ｐ部分について拡大して示したグラフである。図１７−Ａにおいては、各処理におけるＸＰＳ測定結果を重ね合わせて示しているが、図１７−Ｂでは、各処理におけるＸＰＳ測定結果を分離して示している。図１６に表れている１２２１ｅＶ付近のピークは、Ｏ原子またはＮ原子の結合によるＧｅ原子のケミカルシフトと思われ、図１６および図１７−Ａおよび図１７−Ｂから、ポスト酸化およびポスト窒化により、Ｇｅ原子の酸化または窒化または酸窒化が発生するものの、Ａｌ原子の結合状態には変化が現れないことがわかる。つまり、プラズマ処理により第１Ａｌ２Ｏ３層がほとんど影響を受けないにもかかわらず、その下層のＳｉ０．７５Ｇｅ０．２５層には酸化、窒化または酸窒化の影響が及んでいることがわかる。これは、第１Ａｌ２Ｏ３層がＳｉＧｅ層のパッシベーションとして機能するとともに、第１Ａｌ２Ｏ３層はプラズマ処理の影響を受けず、高誘電率絶縁層として機能することを意味する。
【００３６】
図１８は、ポスト窒化したＳｉ０．７５Ｇｅ０．２５層‐第１Ａｌ２Ｏ３層界面の角度分解ＸＰＳ測定結果を示したグラフである。縦軸は、Ｇｅ２ｐ（黒丸）、Ｓｉ２ｐ（黒四角）、酸窒化されたＧｅ２ｐのケミカルシフトピーク（白丸）、酸窒化されたＳｉ２ｐのケミカルシフトピーク（白四角）、Ｎ１ｓの各ピークでＡｌ２ｐのピークを割ったものを、テイクオフ角が９０度の値で規格化した値であり、横軸はテイクオフ角である。図１８の結果から、テイクオフ角が小さくなるほど、基板に由来するピーク（黒丸および黒四角）が小さくなり（縦軸の値は大きくなり）、白丸、白四角および窒素のピークは、表面と基板の間に存在する原子からの信号であることが理解できる。つまり、第１Ａｌ２Ｏ３層とＳｉＧｅ層の間に窒素または酸素またはその両方に結合したＧｅ原子が存在することを意味し、これはすなわち中間層１０８が形成されていると理解できる。
【００３７】
図１９は、ポスト窒化における処理時間を変化させた場合の界面トラップ密度のエネルギー軸上での分布を示したグラフである。図２０は、界面トラップ密度の最小値とキャパシタンス測定から得られる酸化層の等価膜厚（ＣＥＴ）を処理時間を横軸にプロットしたグラフである。処理時間は、１０秒でも効果があるが、長すぎる処理時間は、却って界面トラップ密度を増加させることがわかる。すなわち、プラズマ処理時間には最適値が存在する。なお、本明細書において、ＣＥＴ（Capacitance equivalent thickness）は、ＭＯＳ構造の容量測定から直接的に決定され、量子化の効果、すなわち、反転層での電子状態が量子化されて最小準位のエネルギーがゼロでない効果を含み、かつ最表面に電子が分布しない効果を含む。一方、ＥＯＴ（Eqivalent oxide thickness）は、量子化の効果を含まず、かつ最表面まで電子が分布することを仮定した値である。ＥＯＴおよびＣＥＴの関係は、定量的に次の式として表すことができる。
ＥＯＴ＝ＣＥＴ−０．３（ｎｍ）
【００３８】
図２１から図２８は、ポスト窒化したＭＯＳ構造のＣＶ特性を示したグラフであり、第１絶縁層１０６である第１Ａｌ２Ｏ３層の厚さを変えた場合を示す。第１Ａｌ２Ｏ３層の厚さは、ＡＬＤ法により形成した場合のサイクル数で示す。図２１は０サイクルの場合であり、図２２は２サイクルの場合であり、図２３は４サイクルの場合であり、図２４は６サイクルの場合であり、図２５は８サイクルの場合であり、図２６は１０サイクルの場合であり、図２７は２０サイクルの場合であり、図２８は３０サイクルの場合である。６から８サイクルで約１ｎｍに対応し、３０サイクルで約３ｎｍに対応する。図２９は、比較のため示した無処理のＭＯＳ構造におけるＣＶ特性を示したグラフである。
【００３９】
図２１から図２９の結果から明らかに、６から８サイクル、つまり第１Ａｌ２Ｏ３層の厚さが１ｎｍ程度の場合に界面トラップ密度が小さく、ヒステリシスの影響の小さい。サイクル数が多い（第１Ａｌ２Ｏ３層の厚さが大きい）とプラズマ処理の効果が低く、サイクル数が少ない（薄い）とプラズマダメージなどの影響でヒステリシスが生じると考えられる。つまり、ある一定電力のプラズマ処理を行った場合、第１絶縁層１０６の厚さには最適値がある。
【００４０】
図３０は、Ｓｉ１−ｘＧｅｘにおけるＧｅ比ｘを変えた場合の界面トラップ密度のエネルギー軸上での分布をポスト窒化した場合と無処理の場合について示したグラフである。Ｇｅ比ｘが大きくなると界面トラップ密度も大きくなるが、ポスト窒化の場合には低い値に抑制されていることがわかる。
【００４１】
（実施例２）
第１絶縁層１０６としての第１Ａｌ２Ｏ３層の膜厚を０．０９ｎｍ、０．２８ｎｍ、０．５０ｎｍ、０．６８ｎｍ、０．８４ｎｍと変化させ、ポスト窒化に用いたＮ２ＥＣＲプラズマの電力を６５０Ｗ、４００Ｗ、２５０Ｗ、１５０Ｗと変化させて半導体基板を作製した。その他の条件は、実施例１と同様にした。さらに、これらの半導体基板を用いて実施例１と同様に、各種ＭＯＳ構造を得た。
【００４２】
図３１は、本実施例２で作製した各種ＭＯＳ構造のΔＥＯＴを示したグラフである。ΔＥＯＴは、ポスト窒化した場合のＥＯＴの値からポスト窒化しない場合のＥＯＴを引いた値、すなわち、ポスト窒化によるＥＯＴの増分を表す。図３１から、第１Ａｌ２Ｏ３層の厚さが小さいほど、同一のプラズマ電力におけるΔＥＯＴが大きく、また、Ｎ２ＥＣＲプラズマの電力が大きいほど、同一のＡｌ２Ｏ３層の厚さにおけるΔＥＯＴが大きくなることがわかる。第１Ａｌ２Ｏ３層の厚さが小さいほど、また、Ｎ２ＥＣＲプラズマの電力が大きいほど、原半導体結晶層１０３であるＳｉＧｅ層と第１Ａｌ２Ｏ３層の界面に与えられるエネルギーは大きくなると考えられるので、中間層１０８は厚く形成され、あるいは、強く窒化または酸化されると推察できる。窒化あるいは酸化の強さは中間層１０８の誘電率に反映されるので、ポスト窒化によるＥＯＴの増分、すなわちΔＥＯＴは、中間層１０８の誘電率を含めた厚さ（いわば中間層の形成量）と評価することができる。
【００４３】
図３２は、本実施例２で作製した各種ＭＯＳ構造の界面トラップ密度（Ｄｉｔ）を示したグラフである。第１Ａｌ２Ｏ３層の厚さが０．０９ｎｍ、０．２８ｎｍおよび０．５０ｎｍの場合には、Ｎ２ＥＣＲプラズマ電力の増加に従い界面トラップ密度が増加する。一方、第１Ａｌ２Ｏ３層の厚さが０．８４ｎｍの場合にはＮ２ＥＣＲプラズマ電力の増加に従い界面トラップ密度が低下し、０．６８ｎｍの場合には判然としない。
【００４４】
図３１と図３２を併せ考えると、第１Ａｌ２Ｏ３層の厚さが０．０９ｎｍ、０．２８ｎｍおよび０．５０ｎｍの場合のように、Ｎ２ＥＣＲプラズマ電力の増加に従い、ΔＥＯＴが大きくなり、界面トラップ密度も増加する第１状態と、第１Ａｌ２Ｏ３層の厚さが０．８４ｎｍの場合のように、Ｎ２ＥＣＲプラズマ電力の増加に従ってΔＥＯＴが大きくなるものの、界面トラップ密度が低下する第２状態が存在することがわかる。第２状態は、ΔＥＯＴが増加して、且つ、界面トラップ密度が低下するので、ポスト窒化による界面トラップ密度の低下の余地が残された状態と考えることができる。第１状態は、ΔＥＯＴを増加しても界面トラップ密度は最早減少せず、プレ窒化の場合と同様、プラズマダメージが大きくなりそれ以上のポスト窒化は界面トラップ密度を増加する状態と考えることができる。
【００４５】
図３３は、本実施例２で作製した各種ＭＯＳ構造のΔＥＯＴに対する界面トラップ密度をプロットした散布図である。第１Ａｌ２Ｏ３層の厚さに関わらず、図中破線で示したような相関関係があることが伺える。すなわち、ΔＥＯＴが０．１５ｎｍ付近を境として、それより大きい領域では前記した第１状態に、小さい領域では前記の第２状態にあると考えられ、ΔＥＯＴには、界面トラップ密度を極小化する最適値が存在するといえる。前記したとおり、ΔＥＯＴは中間層１０８の形成量と評価することができるので、中間層１０８には、最適な形成量が存在することがわかる。言い換えれば、Ｎ２ＥＣＲプラズマの電力と第１絶縁層１０６の膜厚を適切に選択することにより、ΔＥＯＴと界面トラップ密度との関係を制御可能であることがわかる。本実施例の場合、ΔＥＯＴが０．１５ｎｍのとき、界面トラップ密度を２×１０１１［ｅＶ−１ｃｍ−２］にまで低減することができた。なお、第１Ａｌ２Ｏ３層の膜厚が０．２８ｎｍであっても、プラズマ電力を１５０Ｗにすることにより、プラズマ暴露しなかった場合のＥＯＴからの増分を０．５ｎｍ以下に抑制し、界面トラップ密度を１×１０１２［ｅＶ−１ｃｍ−２］以下に低減できた。図３３に示すように、界面トラップ密度を極小化するΔＥＯＴとなるように、Ｎ２ＥＣＲプラズマの電力と第１絶縁層１０６の膜厚を制御してよい。本例においては、ΔＥＯＴが０．５ｎｍ以下となるように制御してよく、０．０５から０．２ｎｍの範囲内となるように制御してもよい。また、プラズマ処理装置においてプラズマを維持できるプラズマ電力範囲内において、当該ΔＥＯＴを実現できることを条件として、第１絶縁層１０６の膜厚を最小化してもよい。
【００４６】
（実施例３）
ポスト窒化に用いたＮ２ＥＣＲプラズマの電力を６５０Ｗ、３５０Ｗ、１０４Ｗと変化させた以外は、実施例１と同様に半導体基板を作製した。さらに、これらの半導体基板を用いて実施例１と同様に各種ＭＯＳ構造を得た。図３４〜図３６は、これらＭＯＳ構造のＣＶ特性を示したグラフである。図３４は、Ｎ２ＥＣＲプラズマ電力が６５０Ｗの場合であり、図３５は、Ｎ２ＥＣＲプラズマ電力が３５０Ｗの場合であり、図３６は、Ｎ２ＥＣＲプラズマ電力が１０４Ｗの場合である。比較として、図３７〜図３９に、プレ窒化したＭＯＳ構造のＣＶ特性を示す。図３７は、Ｎ２ＥＣＲプラズマ電力が６５０Ｗの場合であり、図３８は、Ｎ２ＥＣＲプラズマ電力が３５０Ｗの場合であり、図３９は、Ｎ２ＥＣＲプラズマ電力が１０４Ｗの場合である。
【００４７】
本実施例３の場合、第１絶縁層１０６の膜厚が１ｎｍであり、実施例２の場合より厚いので、Ｎ２ＥＣＲプラズマ電力が大きくなるほど、ＣＶ特性が良好になっている。なお、何れのＮ２ＥＣＲプラズマ電力においても、比較例であるプレ窒化の場合よりＣＶ特性が良好であり、界面トラップ密度は小さいと推測される。
【００４８】
（実施例４）
原半導体結晶層１０３としてのｉ型のＳｉ１−ｘＧｅｘにおけるＧｅ比ｘを０．１３から０．３８の範囲で変化させた以外は、実施例１と同様にして、各半導体基板を得た。比較のために上記各半導体基板と同じＧｅ比を有し、プラズマ処理を行わない無処理の各半導体基板も同様に得た。これらの半導体基板を用いて、実施例１と同様にしてＭＯＳ構造を得て、そのＣＶ特性を評価した。図４０、図４１、図４２および図４３は、ｉ型のＳｉ１−ｘＧｅｘにおけるＧｅ比ｘがそれぞれ０．１３、０．２３、０．３２および０．３８であり、かつプラズマ処理を行わない無処理のものであり、図４４、図４５、図４６および図４７は、ｉ型のＳｉ１−ｘＧｅｘにおけるＧｅ比がそれぞれ０．１３、０．２３、０．３２および０．３８であり、かつポスト窒化を行ったものである。これらを同じ組成で比較すると、ポスト窒化を行うことによりＣＶ特性に見られるこぶが小さくなっており、ポスト窒化により中間層１０８が形成されて界面トラップ密度を低減できたことがわかる。また、このポスト窒化による界面トラップ密度の低減効果は、Ｇｅ比が０．３８の場合にも確認できた。
【００４９】
（実施例５）
第２絶縁層１１０として、５ｎｍ厚さのＨｆＯ２層を形成した以外は、実施例１と同様に半導体基板を製造した。さらに、これらの半導体基板を用いて、実施例１と同様にＭＯＳ構造を得た。図４８は、そのようにして得たＭＯＳ構造のＣＶ特性を示したグラフであり、図４９は、界面トラップ密度のエネルギー軸上での分布を示したグラフである。図４９において、比較のため、第２絶縁層として４ｎｍ厚さのＡｌ２Ｏ３層を用いた場合（ｒｅｆ１）、絶縁層としてＡｌ２Ｏ３層のみを形成した場合（ｒｅｆ２）、絶縁層としてＨｆＯ２層のみを形成した場合（ｒｅｆ３）を示す。
【００５０】
第２絶縁層１１０としてＨｆＯ２層を用いる本実施例５のＭＯＳ構造は、図４８に示すＣＶ特性において、実施例１等第２絶縁層１１０としてＡｌ２Ｏ３層を用いる場合と比較すれば若干劣るものの、比較的良好な特性を示している。また、図４９に示すように、第２絶縁層１１０としてＨｆＯ２層を用いる本実施例５の半導体基板は、第２絶縁層としてＡｌ２Ｏ３層を用いるｒｅｆ１より劣るものの、絶縁層としてＡｌ２Ｏ３層のみを形成した場合（ｒｅｆ２）、絶縁層としてＨｆＯ２層のみを形成した場合（ｒｅｆ３）より低い界面トラップ密度を実現した。
【００５１】
なお本明細書において、層または基板などの第１の要素の「上」に第２の要素があるという場合は、第２の要素が第１の要素の上に直接的に配置される場合だけでなく、第２の要素および第１の要素の間にその他の要素が介在して、第２の要素が第１の要素の上に間接的に配置される場合も含むことができる。第１の要素の「上」に第２の要素を形成する場合も、前記と同様に、第１の要素の上に直接的または間接的に第２の要素を形成する場合を含むことができる。また、「上」、「下」等の方向を指す語句は、半導体基板および半導体装置における相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を示さなくてもよい。
【符号の説明】
【００５２】
１００…半導体基板、１０２…支持基板、１０３…原半導体結晶層、１０４…半導体結晶層、１０６…第１絶縁層、１０８…中間層、１１０…第２絶縁層、１１２…絶縁層、１１４…導電層、１１６…ソース・ドレイン、２００…半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７−Ａ】
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【図１７−Ｂ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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