(57)【要約】【課題】フィードバックパス上の回路の最大動作周波数を制御することができる位相ロックループ回路を提供する。【解決手段】制御電圧に応じた発振周波数の出力信号を生成する電圧制御発振回路１１と、電圧制御発振回路の出力信号を分周しフィードバック信号として出力する分周器１２と、基準クロック信号とフィードバック信号との位相差に応じた制御信号を生成する位相比較器１３と、制御信号に応じて制御電圧を制御するチャージポンプ回路１４と、分周器に供給する電圧を生成する電圧発生部２２Ａとを有し、正常動作への自己復帰が可能な位相ロックループ回路にて、制御電圧が上限電圧値を超えたことが検出されると、電圧発生部が、分周器の有するトランジスタのバックゲートに供給される電圧を切り替え、分周器における動作電流を制御して分周器の最大動作周波数を制御する。【選択図】図１
2014011672.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に応じた発振周波数の出力信号を生成する電圧制御発振回路と、
前記電圧制御発振回路の前記出力信号に応じた信号をフィードバック信号として出力する信号出力回路と、
基準クロック信号と前記信号出力回路からの前記フィードバック信号との位相差を検出し、検出された位相差に応じた制御信号を生成する位相比較器と、
前記制御信号に応じて前記制御電圧を制御するチャージポンプ回路と、
前記制御電圧と上限電圧値とを比較する第１の比較器と、
前記第１の比較器により前記制御電圧が前記上限電圧値を超えたことが検出されると、前記位相比較器からの制御信号に代えて前記制御電圧を下降させる他の制御信号を前記チャージポンプ回路に供給する信号切替部と、
前記信号出力回路に供給する電圧を生成する電圧発生部とを有し、
前記電圧発生部は、前記第１の比較器により前記制御電圧が前記上限電圧値を超えたことが検出されると、前記信号出力回路が有するトランジスタのバックゲートに供給される電圧を切り替えることを特徴とする位相ロックループ回路。
【請求項２】
前記電圧発生部は、前記第１の比較器により前記制御電圧が前記上限電圧値を超えたことが検出されると、前記信号出力回路が有するＰＭＯＳトランジスタのバックゲートに供給される電圧を低くし、ＮＭＯＳトランジスタのバックゲートに供給される電圧を高くすることを特徴とする請求項１記載の位相ロックループ回路。
【請求項３】
前記制御電圧と下限電圧値とを比較する第２の比較器をさらに有し、
前記信号切替部は、前記第２の比較器により前記制御電圧が前記下限電圧値を下回ったことが検出されると、前記チャージポンプ回路に供給する制御信号を前記他の制御信号から前記位相比較器からの制御信号に切り替えることを特徴とする請求項１又は２記載の位相ロックループ回路。
【請求項４】
制御電圧に応じた発振周波数の出力信号を生成する電圧制御発振回路と、
前記電圧制御発振回路の前記出力信号に応じた信号をフィードバック信号として出力する信号出力回路と、
基準クロック信号と前記信号出力回路からの前記フィードバック信号との位相差を検出し、検出された位相差に応じた制御信号を生成する位相比較器と、
前記制御信号に応じて前記制御電圧を制御するチャージポンプ回路と、
前記制御電圧と上限電圧値とを比較する第１の比較器と、
前記第１の比較器により前記制御電圧が前記上限電圧値を超えたことが検出されると、前記位相比較器からの制御信号に代えて前記制御電圧を下降させる他の制御信号を前記チャージポンプ回路に供給する信号切替部と、
前記信号出力回路に供給する電圧を生成する電圧発生部とを有し、
前記電圧発生部は、前記第１の比較器により前記制御電圧が前記上限電圧値を超えたことが検出されると、前記信号出力回路に供給する電源電圧を切り替えることを特徴とする位相ロックループ回路。
【請求項５】
前記電圧発生部は、前記第１の比較器により前記制御電圧が前記上限電圧値を超えたことが検出されると、前記信号出力回路に供給する高電位側電源電圧を高くし、低電位側電源電圧を低くすることを特徴とする請求項３記載の位相ロックループ回路。
【請求項６】
前記制御電圧と下限電圧値とを比較する第２の比較器をさらに有し、
前記信号切替部は、前記第２の比較器により前記制御電圧が前記下限電圧値を下回ったことが検出されると、前記チャージポンプ回路に供給する制御信号を前記他の制御信号から前記位相比較器からの制御信号に切り替えることを特徴とする請求項４又は５記載の位相ロックループ回路。
【請求項７】
前記信号出力回路は、前記電圧制御発振回路の前記出力信号を分周する分周器であることを特徴とする請求項１〜６の何れか１項に記載の位相ロックループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路に関する。
【背景技術】
【０００２】
ＰＬＬ回路は、クロック周波数の逓倍やＬＳＩ（Large-scale Integrated Circuit）内部のクロック信号のスキュー（Skew）調整等を行う機能を有しており、近年のＬＳＩの高速化及び大規模化を実現させるために必須の回路（マクロ）として提供されている。
【０００３】
ＰＬＬ回路は、電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）の発振周波数を変化させることによって位相を調整し、ターゲット周波数でロックする。電圧制御発振回路の発振周波数は、入力される制御電圧に応じて変化する。しかし、何らかの原因で制御電圧が高くなり過ぎると、フィードバックパス上の回路が電圧制御発振回路の発振周波数に追従できなくなり、位相調整に用いるフィードバック信号が戻ってこなくなる。フィードバック信号が戻ってこなくなると、位相比較器は電圧制御発振回路の出力の位相が遅れていると誤認し、制御電圧をさらに上げるように制御する。これにより、電圧制御発振回路の出力は発振限界に達し、そこで固定し復帰できなくなってしまう。
【０００４】
このように電圧制御発振回路の出力が発振限界に達して復帰できなくなってしまうことを回避する方法として、図７に示すようなＰＬＬ回路が提案されている（例えば、特許文献１参照）。図７に示すＰＬＬ回路は、電圧制御発振回路１０１、分周器１０２、位相比較器１０３、チャージポンプ回路１０４、容量１０５、比較器１０６、１０７、フリップフロップ１０８、及びセレクタ１０９、１１０を有する。
【０００５】
電圧制御発振回路１０１は、ＩＮ端子に印加される制御電圧Ｖｃｎｔに応じてＯＵＴ端子から出力される出力信号ＳＯＵＴの発振周波数を制御する。分周器１０２は、電圧制御発振回路１０１から出力される出力信号ＳＯＵＴをＮ分周し、フィードバック信号ＳＦＢを出力する。
【０００６】
位相比較器１０３は、ＲＣＫ端子に入力される基準クロック信号ＲＥＦＣＬＫとＦＢ端子に入力されるフィードバック信号ＳＦＢとの位相を比較する。位相比較器１０３は、基準クロック信号ＲＥＦＣＬＫとフィードバック信号ＳＦＢの位相差に応じて、制御電圧Ｖｃｎｔの上昇又は下降を指示する制御信号Ｖｕ１、Ｖｄ１を生成する。位相比較器１０３は、基準クロック信号ＲＥＦＣＬＫよりもフィードバック信号ＳＦＢの位相が遅れている場合には、ＵＰ端子から出力される制御信号Ｖｕ１を活性化（ハイレベル）する。また、位相比較器１０３は、基準クロック信号ＲＥＦＣＬＫよりもフィードバック信号ＳＦＢの位相が進んでいる場合には、ＤＯＷＮ端子から出力される制御信号Ｖｄ１を活性化（ハイレベル）する。
【０００７】
チャージポンプ回路１０４は、制御信号Ｖｕ２、Ｖｄ２に応じた電荷を容量１０５に対して注入又は抜くことで、制御電圧Ｖｃｎｔを制御する。ＵＰ端子に入力される制御信号Ｖｕ２がハイレベルになると、容量１０５に電荷が注入され、制御電圧Ｖｃｎｔが上昇する。また、ＤＯＷＮ端子に入力される制御信号Ｖｄ２がハイレベルになると、容量１０５から電荷が引き抜かれ、制御電圧Ｖｃｎｔが低下する。
【０００８】
比較器１０６は、制御電圧Ｖｃｎｔと上限電圧値Ｖｒｅｆ１とを比較する。比較器１０６は、制御電圧Ｖｃｎｔが上限電圧値Ｖｒｅｆ１を超えた場合には、出力信号Ｖｃ１を活性化（ハイレベル）する。比較器１０７は、制御電圧Ｖｃｎｔと下限電圧値Ｖｒｅｆ２とを比較する。比較器１０７は、制御電圧Ｖｃｎｔが下限電圧値Ｖｒｅｆ２を下回った場合には、出力信号Ｖｃ２を活性化（ハイレベル）する。上限電圧値Ｖｒｅｆ１は、明らかに大きい電圧値であり、電圧制御発振回路１０１の発振限界に対応する制御電圧Ｖｃｎｔの電圧値より小さい電圧値である。下限電圧値Ｖｒｅｆ２は、明らかに小さい電圧値であり、目標電圧値（ターゲット電圧値）よりも小さい電圧値である。
【０００９】
フリップフロップ１０８は、Ｓ（set）−Ｒ（Reset）フリップフロップである。フリップフロップ１０８は、Ｒ端子に比較器１０６の出力信号Ｖｃ１が入力され、Ｓ端子に比較器１０７の出力信号Ｖｃ２が入力され、Ｑ端子から選択信号Ｖｓを出力する。セレクタ１０９は、選択信号Ｖｓに応じて、位相比較器１０３からの制御信号Ｖｕ１か、グランド電圧（ローレベルの信号）の何れかを選択して制御信号Ｖｕ２として出力する。セレクタ１１０は、選択信号Ｖｓに応じて、位相比較器１０３からの制御信号Ｖｄ１か、電源電圧（ハイレベルの信号）の何れかを選択して制御信号Ｖｄ２として出力する。選択信号Ｖｓがハイレベルの場合には、比較器１０９は制御信号Ｖｕ１を選択し、比較器１１０は制御信号Ｖｄ１を選択する。一方、選択信号Ｖｓがローレベルの場合には、比較器１０９はグランド電圧を選択し、比較器１１０は電源電圧を選択する。
【００１０】
すなわち、制御電圧Ｖｃｎｔが上限電圧値Ｖｒｅｆ１を超えたことが比較器１０６で検出されると、位相比較器１０３からの制御信号Ｖｕ１やＶｄ１の代わりに、制御電圧Ｖｃｎｔを強制的に下降させる信号を制御信号Ｖｕ２、Ｖｄ２としてチャージポンプ回路１０４に供給する。また、制御電圧Ｖｃｎｔが下限電圧値Ｖｒｅｆ２を下回ったことが比較器１０７で検出されると、位相比較器１０３からの制御信号Ｖｕ１、Ｖｄ１を制御信号Ｖｕ２、Ｖｄ２としてチャージポンプ回路１０４に供給するように切り替える。
【００１１】
例えば、制御電圧Ｖｃｎｔに外部からノイズが印加されて電圧制御発振回路１０１の発振周波数が高くなり、分周器１０２の最大動作周波数を超えると、分周器１０２は正常に動作しなくなる。その結果、正常なフィードバック信号ＳＦＢが位相比較器１０３に戻らなくなり、位相比較器１０３は、電圧制御発振回路１０１の出力の位相が遅れていると判断して制御電圧Ｖｃｎｔを上げるように制御する。そして、制御電圧Ｖｃｎｔが上昇していき上限電圧値Ｖｒｅｆ１を超えたことが比較器１０６により検知される（図８の時刻Ｔ３１〜Ｔ３２）と、比較器１０６の出力信号Ｖｃ１がハイレベルとなって選択信号Ｖｓがローレベルになる。これにより、チャージポンプ回路１０４には強制的に、制御信号Ｖｕ２としてグランド電圧が供給され、制御信号Ｖｄ２として電源電圧が供給されるようになり、チャージポンプ回路１０４は、容量１０５の電荷を引き抜くように動作し制御電圧Ｖｃｎｔが低下する。
【００１２】
その後、制御電圧Ｖｃｎｔが低下していき、制御電圧Ｖｃｎｔが下限電圧値Ｖｒｅｆ２を下回ったことが比較器１０７により検知される（図８の時刻Ｔ３３〜Ｔ３４）と、比較器１０７の出力信号Ｖｃ２がハイレベルとなって選択信号Ｖｓがハイレベルになる。これにより、チャージポンプ回路１０４には、位相比較器１０３から出力される制御信号Ｖｕ１、Ｖｄ１が制御信号Ｖｕ２、Ｖｄ２として供給されるようになる。
【００１３】
ＰＬＬ回路が有する複数の回路ブロック毎に、回路ブロックに含まれるＰＭＯＳトランジスタ基板に供給する電圧を制御することで、ロックタイムを短縮しつつ、ロック時のチャージポンプ回路のリーク電流を削減する技術が提案されている（特許文献２参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００９−１００２５８号公報
【特許文献２】特開２００７−１８４８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
図７に示したＰＬＬ回路は、通常は正常に動作するように設計され、何らかの原因で制御電圧が上昇し誤動作したときに復帰できるようにするものである。そのため、図７に示したＰＬＬ回路は、分周器１０２を通常動作時における電圧制御発振回路１０１の最大発振周波数以上で動作させる必要がある。
【００１６】
分周器は、通常、カウンタ回路を応用した回路であり、カウンタ回路内のフリップフロップのセットアップ時間を充分に確保するように設計されている。カウンタ回路内のフリップフロップのセットアップ時間を確保するには、データラインの論理回路の遅延時間を短くすれば良い。しかし、近年、発振周波数の増加により、分周器に入力される電圧制御発振回路の出力の発振周波数が高くなって１周期の時間が短くなり、カウンタ回路内のフリップフロップのセットアップ時間を確保した設計が困難になってきている。カウンタ回路内のフリップフロップのセットアップ時間が確保できなくなると、カウンタ回路が誤動作して分周器が正常に動作しない。
【００１７】
分周器を通常動作時における電圧制御発振回路の最大発振周波数以上で動作させるように設計しても、例えば製造ばらつき等により分周器の最大動作周波数が通常動作時における電圧制御発振回路の最大発振周波数より低くなると誤動作するおそれがある。図８に示すように、分周器の最大動作周波数に対応する制御電圧が製造ばらつき等によってＶｌｉｍｉｔ１に変動した場合には、復帰してロックするまでの過程で誤動作してしまうことになり、その製品は不良品とされる。
【００１８】
本発明の目的は、フィードバックパス上の回路の最大動作周波数を制御することができる位相ロックループ回路を提供することにある。
【課題を解決するための手段】
【００１９】
位相ロックループ回路の一態様は、制御電圧に応じた発振周波数の出力信号を生成する電圧制御発振回路と、電圧制御発振回路の出力信号に応じた信号をフィードバック信号として出力する信号出力回路と、基準クロック信号とフィードバック信号との位相差に応じた制御信号を生成する位相比較器と、制御信号に応じて制御電圧を制御するチャージポンプ回路と、制御電圧と上限電圧値とを比較する第１の比較器と、チャージポンプ回路に供給する制御信号を切り替える信号切替部と、信号出力回路に供給する電圧を生成する電圧発生部とを有する。信号切替部は、制御電圧が上限電圧値を超えたことが検出されると、位相比較器からの制御信号に代えて制御電圧を下降させる他の制御信号をチャージポンプ回路に供給する。また、電圧発生部は、制御電圧が上限電圧値を超えたことが検出されると、信号出力回路が有するトランジスタのバックゲートに供給される電圧を切り替える。
【発明の効果】
【００２０】
開示の位相ロックループ回路は、フィードバックパス上の信号出力回路が有するトランジスタのバックゲートに供給される電圧を切り替えることで、信号出力回路における動作電流を制御することができ、信号出力回路の最大動作周波数を制御することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態によるＰＬＬ回路の構成例を示す図である。
【図２】第１の実施形態における分周器が有するトランジスタの例を示す図である。
【図３】図１に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図４】本発明の第２の実施形態によるＰＬＬ回路の構成例を示す図である。
【図５】第２の実施形態における分周器が有するトランジスタの例を示す図である。
【図６】図４に示すＰＬＬ回路の動作例を示すタイミングチャートである。
【図７】ＰＬＬ回路の構成例を示す図である。
【図８】図７に示すＰＬＬ回路での復帰動作時の制御電圧の変化を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施形態を図面に基づいて説明する。
【００２３】
（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す図である。図１に示すように、ＰＬＬ回路は、電圧制御発振回路１１、分周器１２、位相比較器１３、チャージポンプ回路１４、容量１５、比較器１６、１７、フリップフロップ１８、セレクタ１９、２０、変化検出部２１、及び電圧発生部２２Ａを有する。
【００２４】
電圧制御発振回路１１は、ＩＮ端子に印加される制御電圧Ｖｃｎｔに応じてＯＵＴ端子から出力される出力信号ＳＯＵＴの発振周波数を制御する。制御電圧Ｖｃｎｔが上昇すると出力信号ＳＯＵＴの周波数は高くなり、制御電圧Ｖｃｎｔが低下すると出力信号ＳＯＵＴの周波数は低くなる。分周器１２は、電圧制御発振回路１１から出力される出力信号ＳＯＵＴをＮ分周し、フィードバック信号ＳＦＢを出力する。
【００２５】
位相比較器１３は、基準クロック信号ＲＥＦＣＬＫがＲＣＫ端子に入力され、分周器１２からのフィードバック信号ＳＦＢがＦＢ端子に入力される。位相比較器１３は、基準クロック信号ＲＥＦＣＬＫの立ち上がり（又は立ち下がり）とフィードバック信号ＳＦＢの立ち上がり（又は立ち下がり）の位相を比較し、その位相差に応じて制御電圧Ｖｃｎｔの上昇又は下降を指示する制御信号Ｖｕ１、Ｖｄ１を生成する。位相比較器１３は、基準クロック信号ＲＥＦＣＬＫよりもフィードバック信号ＳＦＢの位相が遅れている場合には、ＵＰ端子から出力される制御信号Ｖｕ１を活性化（ハイレベル）する。また、位相比較器１３は、基準クロック信号ＲＥＦＣＬＫよりもフィードバック信号ＳＦＢの位相が進んでいる場合には、ＤＯＷＮ端子から出力される制御信号Ｖｄ１を活性化（ハイレベル）する。
【００２６】
チャージポンプ回路１４は、制御信号Ｖｕ２、Ｖｄ２に応じた電流を出力し、制御信号Ｖｕ２、Ｖｄ２に応じた電荷を容量１５に対して注入又は抜くことで制御電圧Ｖｃｎｔを制御する。ＵＰ端子に入力される制御信号Ｖｕ２がハイレベルであるときにはチャージポンプ回路１４が容量１５に電荷を注入し、制御電圧Ｖｃｎｔが上昇する。また、ＤＯＷＮ端子に入力される制御信号Ｖｄ２がハイレベルであるときにはチャージポンプ回路１４が容量１５から電荷を引き抜き、制御電圧Ｖｃｎｔが低下する。
【００２７】
比較器１６は、制御電圧Ｖｃｎｔと上限電圧値Ｖｒｅｆ１とを比較して、制御電圧Ｖｃｎｔが上限電圧値Ｖｒｅｆ１を超えた場合には、出力信号Ｖｃ１を活性化（ハイレベル）する。比較器１６の正入力端子には制御電圧Ｖｃｎｔが入力され、負入力端子には上限電圧値Ｖｒｅｆ１が入力される。上限電圧値Ｖｒｅｆ１は、明らかに大きい電圧値であり、例えばフィードバックパス上の回路の追従限界に対応する電圧値よりも大きい電圧値が設定可能である。ただし、上限電圧値Ｖｒｅｆ１は、電圧制御発振回路１１の発振限界となる最大発振周波数に対応する制御電圧の電圧値よりは小さい。
【００２８】
比較器１７は、制御電圧Ｖｃｎｔと下限電圧値Ｖｒｅｆ２とを比較して、制御電圧Ｖｃｎｔが下限電圧値Ｖｒｅｆ２を下回った場合には、出力信号Ｖｃ２を活性化（ハイレベル）する。比較器１７の正入力端子には下限電圧値Ｖｒｅｆ２が入力され、負入力端子には制御電圧Ｖｃｎｔが入力される。下限電圧値Ｖｒｅｆ２は、明らかに小さい電圧値であり、目標とする発振周波数に対応する制御電圧の電圧値（目標電圧値、ターゲット電圧値）よりも小さい電圧値である。
【００２９】
フリップフロップ１８は、例えばＳ（set）−Ｒ（Reset）フリップフロップである。フリップフロップ１８は、Ｒ端子に比較器１６の出力信号Ｖｃ１が入力され、Ｓ端子に比較器１７の出力信号Ｖｃ２が入力され、Ｑ端子から出力信号として選択信号Ｖｓを出力する。フリップフロップ１８は、Ｒ端子に入力される信号Ｖｃ１がハイレベルであり、Ｓ端子に入力される信号Ｖｃ２がローレベルである場合には、Ｑ端子から出力される選択信号Ｖｓがローレベルになる。また、フリップフロップ１８は、Ｒ端子に入力される信号Ｖｃ１がローレベルであり、Ｓ端子に入力される信号Ｖｃ２がハイレベルである場合には、Ｑ端子から出力される選択信号Ｖｓがハイレベルになる。フリップフロップ１８は、Ｒ端子に入力される信号Ｖｃ１及びＳ端子に入力される信号Ｖｃ２がともにローレベルである場合には保持状態であり、Ｑ端子から出力される選択信号Ｖｓのレベルを維持する。
【００３０】
セレクタ１９は、選択信号Ｖｓに応じて、位相比較器１３からの制御信号Ｖｕ１か、グランド電圧（ローレベルの信号）の何れかを選択して制御信号Ｖｕ２として出力する。本実施形態では、セレクタ１９は、選択信号Ｖｓがハイレベルの場合には制御信号Ｖｕ１を選択して出力し、選択信号Ｖｓがローレベルの場合にはグランド電圧を選択して出力する。また、セレクタ２０は、選択信号Ｖｓに応じて、位相比較器１３からの制御信号Ｖｄ１か、電源電圧（ハイレベルの信号）の何れかを選択して制御信号Ｖｄ２として出力する。本実施形態では、セレクタ２０は、選択信号Ｖｓがハイレベルの場合には制御信号Ｖｄ１を選択して出力し、選択信号Ｖｓがローレベルの場合には電源電圧を選択して出力する。
【００３１】
これにより、制御電圧Ｖｃｎｔが上限電圧値Ｖｒｅｆ１を超えたことが比較器１６で検出されると、位相比較器１３からの制御信号Ｖｕ１やＶｄ１の代わりに、制御電圧Ｖｃｎｔを強制的に下降させる信号が制御信号Ｖｕ２、Ｖｄ２としてチャージポンプ回路１４に供給される。また、制御電圧Ｖｃｎｔが下限電圧値Ｖｒｅｆ２を下回ったことが比較器１７で検出されると、制御信号Ｖｕ２、Ｖｄ２としてチャージポンプ回路１４に供給される信号が位相比較器１３からの制御信号Ｖｕ１、Ｖｄ１に切り替えられる。
【００３２】
変化検出部２１は、フリップフロップ１８のＱ端子から出力される選択信号Ｖｓのレベル変化を検出する。変化検出部２１は、選択信号Ｖｓの立ち下がり、すなわち選択信号Ｖｓがハイレベルからローレベルに変化したことを検出すると、出力信号Ｖｆを変化させる。変化検出部２１は、例えば選択信号Ｖｓによって動作するカウンタ回路である。
【００３３】
電圧発生部２２Ａは、電圧ＶＮＷ及びＶＰＷを生成して分周器１２に供給する。電圧発生部２２Ａは、変化検出部２１からの出力信号Ｖｆに対する電圧ＶＮＷ及びＶＰＷの電圧値が設定されており、出力信号Ｖｆに応じて電圧ＶＮＷ及びＶＰＷを制御する。電圧発生部２２Ａは、選択信号Ｖｓが立ち下がることによって変化検出部２１からの出力信号Ｖｆが変化すると、分周器１２に供給する電圧ＶＮＷ及びＶＰＷを切り替え、電圧ＶＮＷの電圧値を下げ、電圧ＶＰＷの電圧値を上げる。
【００３４】
電圧発生部２２Ａより供給される電圧ＶＮＷは、図２（Ａ）及び（Ｃ）に示すように、分周器１２が有するＰＭＯＳ（P-channel Metal-Oxide Semiconductor）トランジスタのバックゲートに供給される。また、電圧発生部２２Ａより供給される電圧ＶＰＷは、図２（Ｂ）及び（Ｃ）に示すように、分周器１２が有するＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタのバックゲートに供給される。図２（Ａ）〜（Ｃ）は、分周器１２が有するトランジスタの例を示す図であり、図２（Ａ）にＰＭＯＳトランジスタ、図２（Ｂ）にＮＭＯＳトランジスタ、図２（Ｃ）にＰＭＯＳトランジスタとＮＭＯＳトランジスタを用いたインバータを例示している。図２において、Ｓはトランジスタのソース、Ｄはトランジスタのドレイン、Ｇはトランジスタのゲート、ＢＧはトランジスタのバックゲートである。
【００３５】
第１の実施形態によるＰＬＬ回路の動作について説明する。
まず、正常動作の場合について説明する。初期状態ではフリップフロップ１８の出力である選択信号Ｖｓはハイレベルであるとする。
【００３６】
位相比較器１３は、基準クロック信号ＲＥＦＣＬＫとフィードバック信号ＳＦＢとの位相差を検出する。位相比較器１３は、基準クロック信号ＲＥＦＣＬＫよりもフィードバック信号ＳＦＢの位相が遅れている場合には、ＵＰ端子から出力される制御信号Ｖｕ１を活性化（ハイレベル）する。また、位相比較器１３は、基準クロック信号ＲＥＦＣＬＫよりもフィードバック信号ＳＦＢの位相が進んでいる場合には、ＤＯＷＮ端子から出力される制御信号Ｖｄ１を活性化（ハイレベル）する。
【００３７】
比較器１６は、制御電圧Ｖｃｎｔと上限電圧値Ｖｒｅｆ１を比較し、制御電圧Ｖｃｎｔが上限電圧値Ｖｒｅｆ１を超えていない場合には、出力信号Ｖｃ１を非活性化（ローレベル）しておく。また、比較器１７は、制御電圧Ｖｃｎｔと下限電圧値Ｖｒｅｆ２を比較し、制御電圧Ｖｃｎｔが下限電圧値Ｖｒｅｆ２を下回っていない場合には、出力信号Ｖｃ２を非活性化（ローレベル）しておく。比較器１６、１７からの出力信号Ｖｃ１、Ｖｃ２がともにローレベルであるので、フリップフロップ１８からの選択信号Ｖｓはハイレベルのままである。このとき、セレクタ１９、２０は、位相比較器１３からの制御信号Ｖｕ１、Ｖｄ１を選択し、制御信号Ｖｕ２、Ｖｄ２としてチャージポンプ回路１４に供給する。
【００３８】
チャージポンプ回路１４は、供給される制御信号Ｖｕ２、Ｖｄ２に応じて制御電圧Ｖｃｎｔを制御する。制御電圧Ｖｃｎｔは、電圧制御発振回路１１に入力され、制御電圧Ｖｃｎｔに応じた発振周波数を持つ出力信号ＳＯＵＴが電圧制御発振回路１１のＯＵＴ端子から出力される。出力信号ＳＯＵＴは、分周器１２で分周されてフィードバック信号ＳＦＢとして位相比較器１３に入力される。以下、同様の処理を繰り返し、出力信号ＳＯＵＴの周波数が、目標とする周波数となるように制御される。
【００３９】
次に、電圧制御発振回路１１の発振周波数がフィードバックパス上の回路の追従限界を超えたときの復帰動作の場合について、図３を参照して説明する。図３は、復帰動作時のＰＬＬ回路の動作例を示すタイミングチャートである。図３には、電圧制御発振回路１１の発振周波数が分周器１２の最大動作周波数を超えた場合を一例として示している。初期状態において、分周器１２の最大動作周波数に対応する制御電圧Ｖｃｎｔの電圧値はＶｌｉｍｉｔ１である。
【００４０】
制御電圧Ｖｃｎｔが上昇して目標とする発振周波数に対応する電圧値Ｖｔａｒｇを超え（時刻Ｔ１１）、さらに電圧値Ｖｌｉｍｉｔ１を超えると（時刻Ｔ１２）、分周器１２が正常に動作できなくなりフィードバック信号ＳＦＢが位相比較器１３に戻ってこなくなる。これにより制御電圧Ｖｃｎｔがさらに上昇し続けて、制御電圧Ｖｃｎｔが上限電圧値Ｖｒｅｆ１を超えると（時刻Ｔ１３）、比較器１６の出力信号Ｖｃ１がハイレベルに立ち上がって、フリップフロップ１８から出力される選択信号Ｖｓがローレベルに立ち下がる。選択信号Ｖｓがローレベルに立ち下がることによって、制御信号Ｖｕ１、Ｖｄ１にかかわらず、チャージポンプ回路１４に入力される制御信号Ｖｕ２が強制的にローレベルとなり、制御信号Ｖｄ２が強制的にハイレベルとなる。これにより、制御電圧Ｖｃｎｔが低下し始める。
【００４１】
また、選択信号Ｖｓのローレベルへの立ち下がりが変化検出部２１により検出され、変化検出部２１の出力信号Ｖｆが変化する。選択信号Ｖｓが立ち下がることによって変化検出部２１からの出力信号Ｖｆが変化すると、電圧発生部２２Ａの電圧制御により分周器１２に供給される電圧ＶＮＷの電圧値が下がり、電圧ＶＰＷの電圧値が上がる。電圧ＶＮＷの電圧値が下がると、分周器１２が有するＰＭＯＳトランジスタのバックゲート電圧が下がるため、ＰＭＯＳトランジスタの閾値電圧（Ｖｔｈ）が上がる。ＰＭＯＳトランジスタの閾値電圧が上がることで、ＰＭＯＳトランジスタのオン電流（Ｉｏｎ）が増加する。同様に、電圧ＶＰＷの電圧値が上がると、分周器１２が有するＮＭＯＳトランジスタのバックゲート電圧が上がるため、ＮＭＯＳトランジスタの閾値電圧（Ｖｔｈ）が下がる。ＮＭＯＳトランジスタの閾値電圧が下がることで、ＮＭＯＳトランジスタのオン電流（Ｉｏｎ）が増加する。このように電圧ＶＮＷ、ＶＰＷを制御することで、分周器１２が有するトランジスタのオン電流（Ｉｏｎ）が増加し、トランジスタを用いた回路の動作電流が増加するため、分周器１２の最大動作周波数が上がり、フィードバックパスの追従限界周波数が上がる。例えば、分周器１２の最大動作周波数は、制御電圧Ｖｃｎｔの電圧値がＶｌｉｍｉｔ１に対応する周波数から、Ｖｌｉｍｉｔ１よりも高いＶｌｉｍｉｔ２に対応する周波数に変わる。
【００４２】
制御電圧Ｖｃｎｔが低下し下限電圧値Ｖｒｅｆ２を下回ると（時刻Ｔ１４）、比較器１６の出力信号Ｖｃ１はローレベルになるが、フリップフロップ１８からの選択信号Ｖｓはローレベルのままである。また、制御電圧Ｖｃｎｔがさらに低下して電圧値Ｖｔａｒｇ以下になると（時刻Ｔ１５）、制御信号Ｖｕ１がハイレベル、制御信号Ｖｄ１がローレベルになる。しかし、フリップフロップ１８からの選択信号Ｖｓはローレベルのままであるので、制御信号Ｖｕ２がローレベルを維持し、制御信号Ｖｄ２がハイレベルを維持して、制御電圧Ｖｃｎｔは低下し続ける。
【００４３】
制御電圧Ｖｃｎｔが下限電圧値Ｖｒｅｆ２を下回ると（時刻Ｔ１６）、比較器１７の出力信号Ｖｃ２がハイレベルに立ち上がって、フリップフロップ１８から出力される選択信号Ｖｓがハイレベルに立ち上がる。選択信号Ｖｓがハイレベルに立ち上がることによって、セレクタ１９は制御信号Ｖｕ１を制御信号Ｖｕ２としてチャージポンプ回路１４に出力し、セレクタ２０は制御信号Ｖｄ１を制御信号Ｖｄ２としてチャージポンプ回路１４に出力する。これにより、制御電圧Ｖｃｎｔが上昇し始め、目標とする発振周波数に対応する電圧値Ｖｔａｒｇになるように制御される。このときの分周器１２の最大動作周波数は、制御電圧Ｖｃｎｔの電圧値がＶｌｉｍｉｔ２に対応する周波数である。したがって、フィードバックパスの追従限界周波数が上昇し、ロックする過程で電圧制御発振回路１１の発振周波数が電圧値Ｖｌｉｍｉｔ１に対応する周波数を超えたとしても目標とする発振周波数へ収束できるようになり、ＰＬＬ回路の正常動作が可能となる。
【００４４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図４は、第２の実施形態による位相ロックループ（ＰＬＬ）回路の構成例を示す図である。図４において、図１に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図４に示すように、ＰＬＬ回路は、電圧制御発振回路１１、分周器１２、位相比較器１３、チャージポンプ回路１４、容量１５、比較器１６、１７、フリップフロップ１８、セレクタ１９、２０、変化検出部２１、及び電圧発生部２２Ｂを有する。
【００４５】
電圧発生部２２Ｂは、電圧ＶＤＤＮ及びＶＳＳＮを生成して分周器１２に供給する。電圧ＶＤＤＮは分周器１２内の回路の高電位側電源電圧（電源電圧）であり、電圧ＶＳＳＮは分周器１２内の回路の低電位側電源電圧（基準電圧）である。例えば電圧ＶＤＤＮは、図５（Ａ）及び（Ｃ）に示すように、分周器１２が有するＰＭＯＳトランジスタのソースに供給され、電圧ＶＳＳＮは、図５（Ｂ）及び（Ｃ）に示すように、分周器１２が有するＮＭＯＳトランジスタのソースに供給される。図５（Ａ）〜（Ｃ）は、分周器１２が有するトランジスタの例を示す図であり、図５（Ａ）にＰＭＯＳトランジスタ、図５（Ｂ）にＮＭＯＳトランジスタ、図５（Ｃ）にＰＭＯＳトランジスタとＮＭＯＳトランジスタを用いたインバータを例示している。図５において、Ｓはトランジスタのソース、Ｄはトランジスタのドレイン、Ｇはトランジスタのゲート、ＢＧはトランジスタのバックゲートである。
【００４６】
電圧発生部２２Ｂは、変化検出部２１からの出力信号Ｖｆに対する電圧ＶＤＤＮ及びＶＳＳＮの電圧値が設定されており、出力信号Ｖｆに応じて電圧ＶＤＤＮ及びＶＳＳＮを制御する。電圧発生部２２Ｂは、選択信号Ｖｓが立ち下がることによって変化検出部２１からの出力信号Ｖｆが変化すると、分周器１２に供給する電圧ＶＤＤＮ及びＶＳＳＮの電圧値を切り替え、電圧ＶＤＤＮの電圧値を上げ、電圧ＶＳＳＮの電圧値を下げる。すなわち、第２の実施形態では、分周器１２内の回路に供給する電源電圧の高電位側電位を上げ、低電位側電位を下げることで、分周器１２内の回路の動作電流を増加させ、分周器１２の最大動作周波数を上げる。
【００４７】
なお、第２の実施形態によるＰＬＬ回路の動作については、第１の実施形態によるＰＬＬ回路の動作と同様であるが、復帰動作時における電圧発生部２２Ｂによる電圧制御が異なる。図６は、復帰動作時のＰＬＬ回路の動作例を示すタイミングチャートであり、電圧制御発振回路１１の発振周波数が分周器１２の最大動作周波数を超えた場合を一例として示している。初期状態において、分周器１２の最大動作周波数に対応する制御電圧Ｖｃｎｔの電圧値はＶｌｉｍｉｔ１である。図６における時刻Ｔ２１〜Ｔ２８のそれぞれは、図３における時刻Ｔ１１〜Ｔ１８に対応する。以下では、第１の実施形態と異なる動作についてのみ説明する。
【００４８】
時刻Ｔ２３において、制御電圧Ｖｃｎｔが上限電圧値Ｖｒｅｆ１を超えると、比較器１６の出力信号Ｖｃ１がハイレベルに立ち上がって、フリップフロップ１８から出力される選択信号Ｖｓがローレベルに立ち下がる。この選択信号Ｖｓのローレベルへの立ち下がりが変化検出部２１により検出され、変化検出部２１の出力信号Ｖｆが変化する。選択信号Ｖｓが立ち下がることによって変化検出部２１からの出力信号Ｖｆが変化すると、電圧発生部２２Ｂの電圧制御により分周器１２に供給される電圧ＶＤＤＮの電圧値が上がり、電圧ＶＳＳＮの電圧値が下がる。
【００４９】
これにより、分周器１２が有するトランジスタのオン電流（Ｉｏｎ）が増加し、分周器１２内の回路の動作電流が増加するため、分周器１２の最大動作周波数が上がり、フィードバックパスの追従限界周波数が上がる。したがって、復帰動作においてロックさせる過程で電圧制御発振回路１１の発振周波数が電圧値Ｖｌｉｍｉｔ１に対応する周波数を超えたとしても目標とする発振周波数へ収束できるようになり、ＰＬＬ回路の正常動作が可能となる。
【００５０】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５１】
１１  電圧制御発振回路
１２  分周器
１３  位相比較器
１４  チャージポンプ回路
１５  容量
１６、１７  比較器
１８  フリップフロップ
１９、２０  セレクタ
２１  変化検出部
２２Ａ、２２Ｂ  電圧発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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