(57)【要約】【課題】トランスおよびスイッチ素子が互いの発熱の影響を受けて誤動作するのを抑制することが可能な電源装置を提供する。【解決手段】この電源装置１０は、基板１１と、基板１１の表面に実装されたトランス１２と、トランス１２と電気的に接続され、基板１１の裏面に実装されたＦＥＴ１３とを備える。ＦＥＴ１３は、トランス１２が実装される基板１１の表面の位置に対応する裏面の位置とは異なる位置に配置されている。【選択図】図１
2014060829.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の一方面に実装されたトランスと、
前記トランスと電気的に接続され、前記基板の他方面に実装されたスイッチ素子とを備え、
前記スイッチ素子は、前記トランスが実装される前記一方面の位置に対応する前記他方面の位置とは異なる位置に配置されている、電源装置。
【請求項２】
前記基板は、水平面に対して立てた状態で設置されており、
前記スイッチ素子は、前記トランスよりも低い高さ位置に配置されている、請求項１に記載の電源装置。
【請求項３】
前記スイッチ素子は、熱を発生する一方端子と、他方端子と、制御用の制御端子とを有するトランジスタ素子を含み、
前記他方端子および前記制御端子は、前記一方端子から発生した熱が拡散する前記基板の前記他方面上の熱拡散領域以外の領域に配置されている、請求項１または２に記載の電源装置。
【請求項４】
前記トランジスタ素子は、前記一方端子の上方に前記他方端子および前記制御端子が配置されないように実装されている、請求項３に記載の電源装置。
【請求項５】
前記トランスは、巻線に接続された複数の端子部を含み、
前記基板は、前記他方面側に、前記複数の端子部のうちの少なくとも１つと前記一方端子とを接続する第１の配線と、前記複数の端子部のうちの少なくとも１つと前記他方端子とを接続する第２の配線と、前記複数の端子部のうちの少なくとも１つと前記制御端子とを接続する第３の配線とを含み、
前記第１の配線、前記第２の配線および前記第３の配線が互いに交差しないように、前記複数の端子部、前記一方端子、前記他方端子および前記制御端子の配置位置が設定されている、請求項４に記載の電源装置。
【請求項６】
前記トランジスタ素子は、矩形形状の本体部を含み、前記一方端子が前記本体部の一方側面に形成されるとともに、前記他方端子および前記制御端子が前記本体部の前記一方側面に対向する他方側面に形成されており、
前記複数の端子部と、前記一方側面および前記他方側面以外の側面とが対向し、かつ、前記制御端子が前記他方端子よりも前記複数の端子部に近接するように、前記トランスおよび前記トランジスタ素子が前記基板に実装されている、請求項５に記載の電源装置。
【請求項７】
前記トランジスタ素子は、矩形形状の本体部を含み、前記一方端子が前記本体部の一方側面に形成されるとともに、前記他方端子および前記制御端子が前記本体部の前記一方側面に対向する他方側面に形成されており、
前記複数の端子部と前記一方側面とが対向するように、前記トランスおよび前記トランジスタ素子が前記基板に実装されている、請求項５に記載の電源装置。
【請求項８】
表示部および電源部を備え、
前記電源部は、
基板と、
前記基板の一方面に実装されたトランスと、
前記トランスと電気的に接続され、前記基板の他方面に実装されたスイッチ素子とを含み、
前記スイッチ素子は、前記トランスが実装される前記一方面の位置に対応する前記他方面の位置とは異なる位置に配置されており、
前記基板は、前記表示部の背面側に所定の隙間を有して離間するように取り付けられている、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電源装置および表示装置に関し、特に、基板に実装されたトランスおよびスイッチ素子を備えた電源装置および表示装置に関する。
【背景技術】
【０００２】
従来、基板に実装されたトランスおよびスイッチ素子を備えた電源装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、金属コア基板と、金属コア基板の表面に実装されたトランスと、金属コア基板の裏面に実装されたスイッチング素子とを備えたスイッチング電源装置が開示されている。このスイッチング電源装置では、トランスおよびスイッチング素子が金属コア基板の表面および裏面の互いに対応する位置（金属コア基板を介して互いに対向する（オーバーラップする）位置）に実装されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−１２１８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示されたスイッチング電源装置では、トランスおよびスイッチング素子が金属コア基板の表面および裏面の互いに対応する位置に実装されているため、トランスからの発熱がスイッチング素子に伝達されやすいとともに、スイッチング素子からの発熱がトランスに伝達されやすいという不都合がある。このため、トランスおよびスイッチング素子が互いの発熱の影響を受けて誤動作しやすいという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、トランスおよびスイッチ素子が互いの発熱の影響を受けて誤動作するのを抑制することが可能な電源装置および表示装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の第１の局面による電源装置は、基板と、基板の一方面に実装されたトランスと、トランスと電気的に接続され、基板の他方面に実装されたスイッチ素子とを備え、スイッチ素子は、トランスが実装される一方面の位置に対応する他方面の位置とは異なる位置に配置されている。
【０００８】
この発明の第１の局面による電源装置では、上記のように構成することによって、トランスおよびスイッチ素子が基板の表面および裏面の互いに対応する（オーバーラップする）位置に実装されている場合と異なり、トランスからの発熱がスイッチ素子に伝達されるのを抑制することができるとともに、スイッチ素子からの発熱がトランスに伝達されるのを抑制することができる。これにより、トランスおよびスイッチ素子が互いの発熱の影響を受けて誤動作するのを抑制することができる。
【０００９】
上記第１の局面による電源装置において、好ましくは、基板は、水平面に対して立てた状態で設置されており、スイッチ素子は、トランスよりも低い高さ位置に配置されている。このように構成すれば、トランスがスイッチ素子よりも放熱されやすい位置（スイッチ素子よりも高い高さ位置）に配置されるので、スイッチ素子がトランスからの発熱の影響を受けて誤動作するのをより抑制することができる。この構成は、発熱により誤動作しやすいスイッチ素子に対して特に有効である。
【００１０】
上記第１の局面による電源装置において、好ましくは、スイッチ素子は、熱を発生する一方端子と、他方端子と、制御用の制御端子とを有するトランジスタ素子を含み、他方端子および制御端子は、一方端子から発生した熱が拡散する基板の他方面上の熱拡散領域以外の領域に配置されている。このように構成すれば、他方端子および制御端子が一方端子からの発熱の影響を受けにくい位置に配置されるので、一方端子からの発熱が他方端子および制御端子に悪影響を与えるのを抑制することができる。
【００１１】
この場合、好ましくは、トランジスタ素子は、一方端子の上方に他方端子および制御端子が配置されないように実装されている。このように構成すれば、一方端子からの発熱が他方端子および制御端子に悪影響を与えるのを容易に抑制することができる。
【００１２】
上記一方端子の上方に他方端子および制御端子が配置されないように実装されたトランジスタ素子を含む電源装置において、好ましくは、トランスは、巻線に接続された複数の端子部を含み、基板は、他方面側に、複数の端子部のうちの少なくとも１つと一方端子とを接続する第１の配線と、複数の端子部のうちの少なくとも１つと他方端子とを接続する第２の配線と、複数の端子部のうちの少なくとも１つと制御端子とを接続する第３の配線とを含み、第１の配線、第２の配線および第３の配線が互いに交差しないように、複数の端子部、一方端子、他方端子および制御端子の配置位置が設定されている。このように構成すれば、第１の配線と第２の配線と第３の配線とが互いに交差して干渉することによりトランスおよびトランジスタ素子が誤動作して発熱するのを抑制することができる。
【００１３】
この場合、好ましくは、トランジスタ素子は、矩形形状の本体部を含み、一方端子が本体部の一方側面に形成されるとともに、他方端子および制御端子が本体部の一方側面に対向する他方側面に形成されており、複数の端子部と、一方側面および他方側面以外の側面とが対向し、かつ、制御端子が他方端子よりも複数の端子部に近接するように、トランスおよびトランジスタ素子が基板に実装されている。このように構成すれば、容易に、第１の配線と第２の配線と第３の配線とが互いに交差しないようにすることができる。
【００１４】
上記トランスが複数の端子部を含む電源装置において、好ましくは、トランジスタ素子は、矩形形状の本体部を含み、一方端子が本体部の一方側面に形成されるとともに、他方端子および制御端子が本体部の一方側面に対向する他方側面に形成されており、複数の端子部と一方側面とが対向するように、トランスおよびトランジスタ素子が基板に実装されている。このように構成すれば、容易に、第１の配線と第２の配線と第３の配線とが互いに交差しないようにすることができる。
【００１５】
この発明の第２の局面による表示装置は、表示部および電源部を備え、電源部は、基板と、基板の一方面に実装されたトランスと、トランスと電気的に接続され、基板の他方面に実装されたスイッチ素子とを含み、スイッチ素子は、トランスが実装される一方面の位置に対応する他方面の位置とは異なる位置に配置されており、基板は、表示部の背面側に所定の隙間を有して離間するように取り付けられている。
【００１６】
この発明の第２の局面による表示装置では、上記のように、スイッチ素子を、トランスが実装される一方面の位置に対応する他方面の位置とは異なる位置に配置することによって、トランスおよびスイッチ素子が基板の表面および裏面の互いに対応する（オーバーラップする）位置に実装されている場合と異なり、トランスからの発熱がスイッチ素子に伝達されるのを抑制することができるとともに、スイッチ素子からの発熱がトランスに伝達されるのを抑制することができる。これにより、トランスおよびスイッチ素子が互いの発熱の影響を受けて誤動作するのを抑制することが可能な表示装置を提供することができる。また、基板を、表示部の背面側に所定の隙間を有して離間するように取り付けることによって、表示部と基板との間の所定の隙間により、基板に実装されたトランスおよびスイッチ素子からの発熱が表示部側に伝達されるのを抑制することができる。また、トランスおよびスイッチ素子からの発熱を所定の隙間を介して上方に放熱しやすくすることもできる。
【発明の効果】
【００１７】
本発明によれば、上記のように、トランスおよびスイッチ素子が互いの発熱の影響を受けて誤動作するのを抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態による電源装置が取り付けられた表示装置の構成を示した模式図である。
【図２】本発明の第１実施形態による電源装置の回路図である。
【図３】本発明の第１実施形態による電源装置の基板を裏面側から見た模式図である。
【図４】本発明の第１実施形態による電源装置の基板の裏面上の熱拡散領域を示した模式図である。
【図５】本発明の第２実施形態による電源装置の基板を裏面側から見た模式図である。
【図６】本発明の第２実施形態による電源装置の基板の裏面上の熱拡散領域を示した模式図である。
【図７】本発明の第１および第２実施形態の変形例による電源装置の基板を裏面側から見た模式図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
まず、図１〜図４を参照して、本発明の第１実施形態による電源装置１０を用いた表示装置１００の構成について説明する。なお、電源装置１０は、本発明の「電源部」の一例である。
【００２１】
図１に示すように、表示装置１００は、映像が表示される表示部１０１を含む表示装置本体１０２と、表示装置本体１０２を下方（矢印Ｚ２方向側）から支持する支持部材１０３とを備える。また、表示装置１００は、水平面（Ｘ方向およびＹ方向に延びる平面）に対して垂直に設置されている。
【００２２】
表示装置１００の表示装置本体１０２は、表示部１０１と、表示部１０１を前面側（矢印Ｙ１方向側）から保持する樹脂製の前側筐体１０４と、表示部１０１を背面（矢印Ｙ２方向側）から保持する板金製の後側筐体１０５とを含む。後側筐体１０５には、後側筐体１０５の背面から後方（矢印Ｙ２方向側）に突出する基板取付部１０５ａが設けられており、この基板取付部１０５ａに、電源装置１０の後述する基板１１が取り付けられている。なお、後側筐体１０５の背面の電源装置１０が取り付けられた部分は、電源装置１０が外部に露出しないように、図示しない樹脂製のカバー部材によって覆われている。
【００２３】
電源装置１０は、水平面（Ｘ方向およびＹ方向に延びる平面）に対して垂直に立てた状態で設置された平板状の基板１１と、基板１１の表面（矢印Ｙ２方向側の面）に実装されたトランス１２と、基板１１の裏面（矢印Ｙ１方向側の面）に実装（面実装）されたＦＥＴ（電界効果型トランジスタ）１３とを備える。なお、ＦＥＴ１３は、本発明の「スイッチ素子」の一例であるとともに、本発明の「トランジスタ素子」の一例である。また、電源装置１０は、図示しない接続ケーブルを介して外部電源（交流電源）２０（図２参照）に接続されている。
【００２４】
基板１１は、表示装置１００の背面（後側筐体１０５の矢印Ｙ２方向側の面）に対して平行に設置されている。また、トランス１２と、ＦＥＴ１３とは、基板１１の裏面（矢印Ｙ１方向側の面）に形成された配線パターン１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆおよび１４ｇ（図３の点状の網目を付した部分参照：詳細は、後述する）を介して互いに接続されている。なお、トランス１２の基板１１の表面（矢印Ｙ２方向側の面）に対する突出高さ（Ｙ方向の高さ）Ｈ１は、ＦＥＴ１３の基板１１の裏面に対する突出高さＨ２よりも大きい。
【００２５】
ここで、第１実施形態では、ＦＥＴ１３は、トランス１２が実装される基板１１の表面の位置に対応する裏面の位置とは異なる位置に配置されている。具体的には、トランス１２とＦＥＴ１３とは、基板１１の表面および裏面の互いにオーバーラップしない位置に配置されている。詳細には、トランス１２とＦＥＴ１３とは、基板１１の表面および裏面に沿った方向（Ｚ方向）に離間して配置されている。これにより、ＦＥＴ１３は、トランス１２よりも下方（矢印Ｚ２方向側）に配置されている。すなわち、ＦＥＴ１３は、水平面（Ｘ方向およびＹ方向に延びる平面）に対してトランス１２よりも低い高さ位置に配置されている。
【００２６】
また、第１実施形態では、基板１１と表示装置１００の背面（後側筐体１０５の矢印Ｙ２方向側の面）とは、所定の隙間３０を有して離間するように配置されている。この隙間３０の間隔（Ｙ方向の厚み）ｄは、ＦＥＴ１３の基板１１に対する突出高さＨ２（Ｙ方向の高さ）よりも大きくなるように設定されている。たとえば、ＦＥＴ１３の突出高さＨ２を約２．５ｍｍとした場合、隙間３０の間隔ｄは、約３ｍｍ以上に設定されている。
【００２７】
次に、図２を参照して、第１実施形態による電源装置１０の回路構成について説明する。
【００２８】
図２に示すように、電源装置１０は、トランス１２と、トランス１２の１次側（入力側）に配置されたコンデンサＣ１、ＦＥＴ１３、コントロール部ＣＰおよび抵抗Ｒ１と、トランス１２の２次側（出力側）に配置されたダイオードＤ１およびコンデンサＣ２とを備える。また、トランス１２は、１次側の１次巻線１２ａおよび補助巻線１２ｂと、２次側の２次巻線１２ｃとを含む。１次巻線１２ａの巻方向と２次巻線１２ｃの巻方向とは、反対である。また、１次巻線１２ａの巻方向と補助巻線１２ｂの巻方向とは、同じである。
【００２９】
１次巻線１２ａは、２次巻線１２ｃを励起するためのメイン巻線として機能する。すなわち、２次巻線１２ｃは、外部電源（交流電源）２０から１次巻線１２ａに大電流（主電流）が流れることによって１次巻線１２ａが励起された場合に励起されるように構成されている。ＦＥＴ１３は、上記外部電源２０から１次巻線１２ａに流れる大電流（主電流）のオンオフを切り替えるために設けられている。また、コントロール部ＣＰは、ＦＥＴ１３のオンオフを制御するために設けられている。なお、コントロール部ＣＰは、上記のようなＦＥＴ１３のオンオフの制御を、補助巻線１２ｂから供給される電力に基づいて行うように構成されている。すなわち、補助巻線１２ｂは、ＦＥＴ１３を駆動するためのドライブ巻線として機能する。以上により、コントロール部ＣＰによりＦＥＴ１３がオンオフされることによって、トランス１２の１次側（１次巻線１２ａ）の電圧が変圧されて２次側（２次巻線１２ｃ）に伝達されるように構成されている。
【００３０】
１次巻線１２ａの一方端は、コンデンサＣ１の一方電極に接続されている。また、１次巻線１２ａの他方端は、ＦＥＴ１３のドレイン端子Ｄに接続されている。また、ＦＥＴ１３のゲート端子Ｇは、コントロール部ＣＰを介して補助巻線１２ｂの一方端に接続されている。また、ＦＥＴ１３のソース端子Ｓは、抵抗Ｒ１を介して補助巻線１２ｂの他方端に接続されているとともに、抵抗Ｒ１を介してコンデンサＣ１の他方電極に接続されている。また、コンデンサＣ１の一方電極および他方電極は、それぞれ、外部電源２０の正側（＋）および負側（−）に接続されている。なお、ＦＥＴ１３のドレイン端子Ｄ、ソース端子Ｓおよびゲート端子Ｇは、それぞれ、本発明の「一方端子」、「他方端子」および「制御端子」の一例である。
【００３１】
また、２次巻線１２ｃの一方端は、ダイオードＤ１を介してコンデンサＣ２の一方電極に接続されている。また、２次巻線１２ｃの他方端は、コンデンサＣ２の他方電極に接続されている。また、コンデンサＣ２の一方電極および他方電極は、共に、電源装置１０の出力側に接続される図示しない負荷（たとえば、電源装置１０とは別個に表示装置１００に取り付けられる映像信号の処理を行うための信号処理基板など）に接続されている。
【００３２】
次に、図３を参照して、第１実施形態による電源装置１０の基板１１の裏面（矢印Ｙ１方向側の面）に形成されたトランス１２とＦＥＴ１３とを接続するための配線パターン１４ａ〜１４ｇ（点状の網目を付した部分参照）について説明する。
【００３３】
図３に示すように、基板１１の裏面（矢印Ｙ１方向側の面）には、基板１１の表面（矢印Ｙ２方向側）に実装されたトランス１２の１次巻線１２ａ（図２参照）に接続された２個の接続端子部１５ａと、補助巻線１２ｂ（図２参照）に接続された２個の接続端子部１５ｂとが設けられている。なお、接続端子部１５ａおよび１５ｂは、共に、本発明の「端子部」の一例である。また、基板１１の裏面（矢印Ｙ１方向側の面）の接続端子部１５ａおよび１５ｂよりも上方（矢印Ｚ１方向側）の領域には、トランス１２の２次巻線１２ｃ（図２参照）に接続された６個の接続端子部１５ｃが設けられている。
【００３４】
ここで、第１実施形態では、ＦＥＴ１３は、ドレイン端子Ｄが、ドレイン端子Ｄとは反対側に設けられたソース端子Ｓおよびゲート端子Ｇよりも下方側（矢印Ｚ１方向側）に配置されないように構成されている。具体的には、ＦＥＴ１３は、矩形形状の本体部１３ａを含み、ドレイン端子Ｄは、本体部１３ａの一方側面（矢印Ｘ１方向側の側面）に設けられているとともに、ソース端子Ｓおよびゲート端子Ｇは、本体部１３ｂの一方側面と対向する他方側面（矢印Ｘ２方向側の側面）に設けられている。そして、接続端子部１５ａおよび１５ｂと、本体部１３ａの上記一方側面および他方側面以外の側面（Ｚ方向の両側の側面）とが対向し、かつ、ゲート端子Ｇがソース端子Ｓよりも接続端子部１５ａおよび１５ｂに近接するように配置されている。
【００３５】
より具体的には、ＦＥＴ１３は、ドレイン端子Ｄが右側（矢印Ｘ１方向側）を向くとともに、ソース端子Ｓおよびゲート端子Ｇが共に左側（矢印Ｘ２方向側）を向くように基板１１の裏面に実装されている。これにより、ソース端子Ｓおよびゲート端子Ｇは、共に、ドレイン端子Ｄから発生した熱が拡散する基板１１の裏面上の熱拡散領域Ｒ（図４に示した放物線状の曲線（一点鎖線参照）の内側の斜線部参照）以外の領域に配置されている。なお、基板１１の裏面のトランス１２よりも右側の領域には、コンデンサＣ１（図２参照）が実装されている。また、基板１１の裏面のＦＥＴ１３の左側近傍の領域には、抵抗Ｒ１（図２参照）が実装されている。
【００３６】
また、第１実施形態では、接続端子部１５ａとＦＥＴ１３のドレイン端子Ｄおよびソース端子Ｓとを接続する配線パターン１４ａ〜１４ｅ（詳細は、後述する）と、接続端子部１５ｂとＦＥＴ１３のソース端子Ｓおよびゲート端子Ｇとを接続する配線パターン１４ｃ、１４ｄ、１４ｆおよび１４ｇ（詳細は、後述する）とが互いに交差しないように、接続端子部１５ａ、１５ｂ、ドレイン端子Ｄ、ソース端子Ｓおよびゲート端子Ｇの配置位置が設定されている。具体的には、接続端子部１５ａおよび１５ｂは、それぞれ、基板１１の裏面（矢印Ｙ１方向側の面）から見て右側（矢印Ｘ１方向側）および左側（矢印Ｘ２方向側）に配置されている。また、ドレイン端子Ｄは、上記のように、右側（接続端子部１５ａ側）を向くように配置されている。また、ソース端子Ｓおよびゲート端子Ｇは、共に、左側（接続端子部１５ｂ側）を向くように配置されている。なお、ゲート端子Ｇは、ソース端子Ｓよりも接続端子部１５ｂ側（上側：矢印Ｚ１方向側）に配置されている。
【００３７】
図３に示すように、２個の接続端子部１５ａのうちの右側（矢印Ｘ１方向側）の接続端子部１５ａ（図２の１次巻線１２ａの一方端に対応）は、上下方向（Ｚ方向）に延びる２個の短い部分と左右方向（Ｘ方向）に延びる１個の長い部分とを有する配線パターン１４ａと、コンデンサＣ１と、上下方向に延びる配線パターン１４ｂと、左右方向に延びる配線パターン１４ｃと、抵抗Ｒ１と、左右方向に延びる配線パターン１４ｄとを介してＦＥＴ１３のソース端子Ｓに接続されている。これらの配線パターン１４ａ〜１４ｄは、本発明の「第２の配線」の一例である。なお、図３では、配線パターン１４ｂと配線パターン１４ｃとの間の配線パターンの図示を省略している。また、２個の接続端子部１５ａのうちの左側（矢印Ｘ２方向側）の接続端子部１５ａ（図２の１次巻線１２ａの他方端に対応）は、上下方向に延びる配線パターン１４ｅを介してＦＥＴ１３のドレイン端子Ｄに接続されている。この配線パターン１４ｅは、本発明の「第１の配線」の一例である。
【００３８】
また、２個の接続端子部１５ｂのうちの右側（矢印Ｘ１方向側）の接続端子部１５ｂ（図２の２次巻線１２ｃの一方端に対応）は、上下方向（Ｚ方向）に延びる配線パターン１４ｆを介してＦＥＴ１３のゲート端子Ｇに接続されている。この配線パターン１４ｆは、本発明の「第３の配線」の一例である。なお、図３では、図２において２次巻線１２ｃの一方端とゲート端子Ｇとの間に設けられるコントロール部ＣＰの図示を省略している。また、２個の接続端子部１５ｂのうちの左側（矢印Ｘ２方向側）の接続端子部１５ｂ（図２の２次巻線１２ｃの他方端に対応）は、左右方向（Ｘ方向）に延びる短い部分と上下方向に延びる長い部分とを有する配線パターン１４ｇと、配線パターン１４ｃと、抵抗Ｒ１と、配線パターン１４ｄとを介してＦＥＴ１３のソース端子Ｓに接続されている。なお、図３では、配線パターン１４ｇと配線パターン１４ｃとの間の配線パターンの図示を省略している。また、配線パターン１４ｇは、本発明の「第２の配線」の一例である。
【００３９】
第１実施形態では、上記のように、トランス１２およびＦＥＴ１３を、基板１１の表面および裏面（Ｙ方向の両側の面）に沿った方向（Ｚ方向）に離間して配置する。これにより、トランス１２およびＦＥＴ１３が基板１１の表面および裏面の互いに対応する（オーバーラップする）位置に実装されている場合と異なり、トランス１２からの発熱がＦＥＴ１３に伝達されるのを抑制することができるとともに、ＦＥＴ１３からの発熱がトランス１２に伝達されるのを抑制することができる。その結果、トランス１２およびＦＥＴ１３が互いの発熱の影響を受けて誤動作するのを抑制することができる。
【００４０】
また、第１実施形態では、上記のように、基板１１を水平面（Ｘ方向およびＹ方向に延びる平面）に対して垂直に立てた状態で設置して、ＦＥＴ１３をトランス１２よりも低い高さ位置に配置する。これにより、トランス１２がＦＥＴ１３よりも放熱されやすい位置（ＦＥＴ１３よりも高い高さ位置）に配置されるので、ＦＥＴ１３がトランス１２からの発熱の影響を受けて誤動作するのをより抑制することができる。この構成は、発熱により誤動作しやすいＦＥＴ１３に対して特に有効である。
【００４１】
また、第１実施形態では、上記のように、ソース端子Ｓおよびゲート端子Ｇを、ドレイン端子Ｄからの熱が拡散する基板１１の裏面上の熱拡散領域Ｒ（図４に示した放物線状の曲線（一点鎖線参照）の内側の斜線部参照）以外の領域に配置する。これにより、ソース端子Ｓおよびゲート端子Ｇがドレイン端子Ｄからの発熱の影響を受けにくい位置に配置されるので、ドレイン端子Ｄからの発熱がソース端子Ｓおよびゲート端子Ｇに悪影響を与えるのを抑制することができる。
【００４２】
また、第１実施形態では、上記のように、ドレイン端子Ｄがソース端子Ｓおよびゲート端子Ｇよりも下方側（矢印Ｚ２方向側）に配置されないようにＦＥＴ１３を構成する。ここで、ＦＥＴ１３のドレイン端子Ｄは、トランス１２の１次巻線１２ａから大電流（主電流）が流入することに起因して発熱しやすい。この場合に、第１実施形態では、ＦＥＴ１３のソース端子Ｓおよびゲート端子Ｇがドレイン端子Ｄからの発熱の影響を受けにくい位置に配置されるので、ドレイン端子Ｄからの発熱がソース端子Ｓおよびゲート端子Ｇに悪影響を与えるのを容易に抑制することができる。
【００４３】
また、第１実施形態では、上記のように、接続端子部１５ａとドレイン端子Ｄおよびソース端子Ｓとを接続する配線パターン１４ａ〜１４ｅと、接続端子部１５ｂとソース端子Ｓおよびゲート端子Ｇとを接続する配線パターン１４ｃ、１４ｄ、１４ｆおよび１４ｇとが互いに交差しないように、接続端子部１５ａ、１５ｂ、ドレイン端子Ｄ、ソース端子Ｓおよびゲート端子Ｇの配置位置を設定する。これにより、接続端子部１５ａとドレイン端子Ｄおよびソース端子Ｓとを接続する配線パターン１４ａ〜１４ｅと、接続端子部１５ｂとソース端子Ｓおよびゲート端子Ｇとを接続する配線パターン１４ｃ、１４ｄ、１４ｆおよび１４ｇとが互いに交差して干渉することによりトランス１２およびＦＥＴ１３が誤動作して発熱するのを抑制することができる。
【００４４】
また、第１実施形態では、上記のように、接続端子部１５ａおよび接続端子部１５ｂを、それぞれ、基板１１の裏面（矢印Ｙ１方向側の面）から見て右側（矢印Ｘ１方向側）および左側（矢印Ｘ２方向側）に配置する。そして、ＦＥＴ１３のドレイン端子Ｄを接続端子部１５ａ側（右側）に配置するとともに、ゲート端子Ｇを、ソース端子Ｓよりも接続端子部１５ｂ側（上側：矢印Ｚ１方向側）に配置する。このように接続端子部１５ａ、接続端子部１５ｂ、ドレイン端子Ｄ、ソース端子Ｓおよびゲート端子Ｇを配置すれば、容易に、接続端子部１５ａとドレイン端子Ｄおよびソース端子Ｓとを接続する配線パターン１４ａ〜１４ｅと、接続端子部１５ｂとソース端子Ｓおよびゲート端子Ｇとを接続する配線パターン１４ｃ、１４ｄ、１４ｆおよび１４ｇとが互いに交差しないようにすることができる。
【００４５】
また、第１実施形態では、上記のように、表示装置１００の背面（後側筐体１０５の矢印Ｙ２方向側の面）と基板１１とを、所定の隙間３０を有して離間するように配置する。これにより、表示装置１００の背面と基板１１との間の所定の隙間３０によって、基板１１に実装されたトランス１２およびＦＥＴ１３からの発熱が表示装置１００側に伝達されるのを抑制することができる。また、トランス１２およびＦＥＴ１３からの発熱を所定の隙間３０を介して上方（矢印Ｚ１方向側）に放熱しやすくすることができる。
【００４６】
（第２実施形態）
次に、図５および図６を参照して、第２実施形態による電源装置１１０について説明する。この第２実施形態では、ＦＥＴ１３のドレイン端子Ｄが接続端子部１５ａ側（右側：矢印Ｘ１方向側）を向くように配置された上記第１実施形態と異なり、ＦＥＴ１３のドレイン端子Ｄがトランス１２側（上側：矢印Ｚ１方向側）を向くように配置された例について説明する。
【００４７】
図５に示すように、第２実施形態においても、上記第１実施形態と同様に、基板１１の裏面（矢印Ｙ１方向側の面）には、表面（矢印Ｙ２方向側の面）に実装されたトランス１２に接続された接続端子部１５ａおよび１５ｂが設けられている。これら接続端子部１５ａおよび１５ｂは、それぞれ、基板１１の裏面から見て右側（矢印Ｘ１方向側）および左側（矢印Ｘ２方向側）に配置されている。また、基板１１の裏面のトランス１２の直下の領域には、ドレイン端子Ｄと、ドレイン端子Ｄとは反対側に設けられたソース端子Ｓおよびゲート端子Ｇとを有するＦＥＴ１３が実装されている。そして、接続端子部１５ａおよび１５ｂと、ＦＥＴ１３のドレイン端子Ｄ、ソース端子Ｓおよびゲート端子Ｇとは、基板１１の裏面に形成された配線パターン１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、１１４ｅ、１１４ｆおよび１１４ｇ（点状の網目を付した部分参照）を介して接続されている。
【００４８】
ここで、第２実施形態においても、上記第１実施形態と同様に、ＦＥＴ１３は、ドレイン端子Ｄがソース端子Ｓおよびゲート端子Ｇよりも下方側（矢印Ｚ１方向側）に配置されないように構成されている。具体的には、ＦＥＴ１３は、ドレイン端子Ｄは、本体部１３ａの一方側面（矢印Ｚ１方向側の側面）に設けられているとともに、ソース端子Ｓおよびゲート端子Ｇは、本体部１３ｂの一方側面と対向する他方側面（矢印Ｚ２方向側の側面）に設けられている。また、接続端子部１５ａとドレイン端子Ｄおよびソース端子Ｓとを接続する配線パターン１１４ａ〜１１４ｅ（詳細は、後述する）と、接続端子部１５ｂとソース端子Ｓおよびゲート端子Ｇとを接続する配線パターン１１４ｃ、１１４ｄ、１１４ｆおよび１１４ｇ（詳細は、後述する）とが互いに交差しないように、接続端子部１５ａ、１５ｂ、ドレイン端子Ｄ、ソース端子Ｓおよびゲート端子Ｇの配置位置が設定されている。
【００４９】
なお、第２実施形態では、上記第１実施形態と異なり、接続端子部１５ａおよび１５ｂと、本体部１３ａの一方側面（矢印Ｚ１方向側）とが互いに対向するように配置されている。すなわち、ＦＥＴ１３のドレイン端子Ｄは、トランス１２側（上側：矢印Ｚ１方向側）を向くように配置されている。また、ＦＥＴ１３のソース端子Ｓおよびゲート端子Ｇは、共に、トランス１２とは反対側（下側：矢印Ｚ２方向側）を向くように配置されている。また、ＦＥＴ１３のゲート端子Ｇは、ソース端子Ｓよりも接続端子部１５ｂ側（左側：矢印Ｘ２方向側）に配置されている。これにより、第２実施形態においても、上記第１実施形態と同様に、ソース端子Ｓおよびゲート端子Ｇは、共に、ドレイン端子Ｄから発生した熱が拡散する基板１１の裏面上の熱拡散領域Ｒ（図６に示した放物線状の曲線（一点鎖線参照）の内側の斜線部参照）以外の領域に配置されている。
【００５０】
図５に示すように、２個の接続端子部１５ａのうちの右側（矢印Ｘ１方向側）の接続端子部１５ａは、上下方向（Ｚ方向）に延びる２個の短い部分と左右方向（Ｘ方向）に延びる１個の長い部分とを有する配線パターン１１４ａと、コンデンサＣ１と、上下方向に延びる配線パターン１１４ｂと、左右方向に延びる配線パターン１１４ｃと、抵抗Ｒ１と、上下方向に延びる配線パターン１１４ｄとを介してＦＥＴ１３のソース端子Ｓに接続されている。これらの配線パターン１１４ａ〜１１４ｄは、本発明の「第２の配線」の一例である。なお、図５では、配線パターン１１４ｂと配線パターン１１４ｃとの間の配線パターンの図示を省略している。また、２個の接続端子部１５ａのうちの左側（矢印Ｘ２方向側）の接続端子部１５ａは、上下方向に延びる長い部分と左右方向に延びる短い部分とを有する配線パターン１１４ｅを介してＦＥＴ１３のドレイン端子Ｄに接続されている。この配線パターン１１４ｅは、本発明の「第１の配線」の一例である。
【００５１】
また、２個の接続端子部１５ｂのうちの右側（矢印Ｘ１方向側）の接続端子部１５ｂは、上下方向（Ｚ方向）に延びる長い部分と左右方向（Ｘ方向）に延びる短い部分とを有する配線パターン１１４ｆを介してＦＥＴ１３のゲート端子Ｇに接続されている。この配線パターン１１４ｆは、本発明の「第３の配線」の一例である。また、２個の接続端子部１５ｂのうちの左側（矢印Ｘ２方向側）の接続端子部１５ｂは、左右方向（Ｘ方向）に延びる短い部分と上下方向に延びる長い部分とを有する配線パターン１１４ｇと、配線パターン１１４ｃと、抵抗Ｒ１と、配線パターン１１４ｄとを介してＦＥＴ１３のソース端子Ｓに接続されている。なお、図５では、配線パターン１１４ｇと配線パターン１１４ｃとの間の配線パターンの図示を省略している。また、配線パターン１１４ｇは、本発明の「第２の配線」の一例である。
【００５２】
なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。
【００５３】
第２実施形態では、上記のように、ＦＥＴ１３のドレイン端子Ｄを上側（矢印Ｚ１方向側）に配置するとともに、ＦＥＴ１３のソース端子Ｓおよびゲート端子Ｇを下側（矢印Ｚ２方向側）に配置する。これにより、トランス１２から大電流（主電流）が流入することに起因して発熱しやすいドレイン端子Ｄが、ソース端子Ｓおよびゲート端子Ｇよりも放熱されやすい位置（ソース端子Ｓおよびゲート端子Ｇよりも高い高さ位置）に配置されるので、ドレイン端子Ｄからの発熱がソース端子Ｓおよびゲート端子Ｇに悪影響を与えるのをさらに抑制することができる。
【００５４】
また、第２実施形態では、上記のように、接続端子部１５ａおよび接続端子部１５ｂを、それぞれ、基板１１の裏面（矢印Ｙ１方向側の面）から見て右側（矢印Ｘ１方向側）および左側（矢印Ｘ２方向側）に配置する。そして、ＦＥＴ１３のドレイン端子Ｄをトランス１２側（上側：矢印Ｚ１方向側）に配置するとともに、ゲート端子Ｇを、ソース端子Ｓよりも接続端子部１５ｂ側（左側：矢印Ｘ２方向側）に配置する。このように接続端子部１５ａ、接続端子部１５ｂ、ドレイン端子Ｄ、ソース端子Ｓおよびゲート端子Ｇを配置すれば、容易に、接続端子部１５ａとドレイン端子Ｄおよびソース端子Ｓとを接続する配線パターン１１４ａ〜１１４ｅと、接続端子部１５ｂとソース端子Ｓおよびゲート端子Ｇとを接続する配線パターン１１４ｃ、１１４ｄ、１１４ｆおよび１１４ｇとが互いに交差しないようにすることができる。
【００５５】
なお、第２実施形態のその他の効果は、上記第２実施形態と同様である。
【００５６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５７】
たとえば、上記第１および第２実施形態では、本発明の電源装置を表示装置に用いる例を示したが、本発明はこれに限らない。本発明の電源装置は、基板とトランスとＦＥＴ（スイッチ素子）とを備えた電源装置であれば、表示装置に用いる電源装置以外の一般的な電源装置にも適用可能である。
【００５８】
また、上記第１および第２実施形態では、トランスを基板の表面に実装するとともに、ＦＥＴを基板の裏面に実装する例を示したが、本発明はこれに限らない。本発明では、トランスを基板の裏面に実装するとともに、ＦＥＴを基板の表面に実装してもよい。
【００５９】
また、上記第１および第２実施形態では、ＦＥＴをトランスよりも下方に配置する例を示したが、本発明はこれに限らない。本発明では、ＦＥＴとトランスとが基板の表面および裏面に沿った方向に離間して配置されていればよく、ＦＥＴをトランスよりも上方に配置してもよい。
【００６０】
また、上記第１および第２実施形態では、基板が水平面に対して垂直に立てた状態で設置された例を示したが、本発明はこれに限らない。本発明では、基板が水平面に対して垂直な方向から傾いた方向に立てた状態で設置されていてもよい。
【００６１】
また、上記第１および第２実施形態では、ドレイン端子が右側（上側）に配置されるとともに、ソース端子およびゲート端子が左側（下側）に配置されるようにＦＥＴを実装することにより、ドレイン端子がソース端子およびゲート端子よりも下方側に配置されないようにする例を示したが、本発明はこれに限らない。本発明では、図７に示した変形例による電源装置２１０のように、ドレイン端子Ｄが左側（矢印Ｘ２方向側）に配置されるとともに、ソース端子Ｓおよびゲート端子Ｇが右側（矢印Ｘ１方向側）に配置されるようにＦＥＴ１３を実装してもよい。
【００６２】
また、上記第１および第２実施形態では、本発明のスイッチ素子としてＦＥＴ（電界効果型トランジスタ）を用いる例を示したが、本発明はこれに限らない。本発明では、スイッチ素子として、ＦＥＴ以外のトランジスタ（たとえば、バイポーラトランジスタ）を用いてもよいし、トランジスタ以外のスイッチ素子（たとえば、サイリスタなどの半導体素子）を用いてもよい。
【符号の説明】
【００６３】
１０、１１０、２１０  電源装置
１１  基板
１２  トランス
１２ａ  １次巻線（第１巻線）
１２ｂ  補助巻線（第２巻線）
１３  ＦＥＴ（スイッチ素子、トランジスタ素子）
１３ａ  本体部
１４ａ〜１４ｄ、１４ｇ、１１４ａ〜１１４ｄ、１１４ｇ  配線パターン（第２の配線）
１４ｅ、１１４ｅ  配線パターン（第１の配線）
１４ｆ、１１４ｆ  配線パターン（第３の配線）
１５ａ、１５ｂ  接続端子部（端子部）
３０  隙間
１００  表示装置
Ｄ  ドレイン端子（一方端子）
Ｇ  ゲート端子（制御端子）
Ｓ  ソース端子（他方端子）
Ｒ  熱拡散領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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