(57)【要約】【課題】半導体装置の製造コストを低減させる。【解決手段】導電膜ＣＤ１と、導電膜ＣＤ１上に形成された絶縁膜ＩＬ２と、絶縁膜ＩＬ２上に形成されかつ容量素子用の電極ＣＤ２ａを含む凸状パターンＬＭ２とを有する構造体を、半導体基板ＳＵＢ上に形成する。それから、凸状パターンＬＭ２を覆うように絶縁膜を形成してから、その絶縁膜をエッチバックして、凸状パターンＬＭ２の側壁上にサイドウォールスペーサＳＷ２を形成する。その後、凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２をマスクとして絶縁膜ＩＬ２および導電膜ＣＤ１をエッチングして、容量素子の容量絶縁膜および電極を形成する。【選択図】図１３
2014060329.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１導電膜と、前記第１導電膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第１凸状パターンとを有する構造体を、前記半導体基板上に形成する工程、
（ｂ）前記（ａ）工程後、記第２絶縁膜上に、前記第１凸状パターンを覆うように、第３絶縁膜を形成する工程、
（ｃ）前記（ｂ）工程後、前記第３絶縁膜をエッチバックして、前記第１凸状パターンの側壁上に前記第３絶縁膜からなる第１側壁絶縁膜を形成する工程、
（ｄ）前記第１凸状パターンおよび前記第１側壁絶縁膜をマスクとして、前記第２絶縁膜をエッチングする工程、
（ｅ）前記（ｄ）工程後、前記第１凸状パターンおよび前記第１側壁絶縁膜をマスクとして、前記第１導電膜をエッチングする工程、
（ｆ）前記（ｅ）工程後、前記第１絶縁膜上に、前記第１凸状パターンおよび前記第１側壁絶縁膜を覆うように、第４絶縁膜を形成する工程、
（ｇ）前記第４絶縁膜に、第１および第２コンタクトホールを含む複数のコンタクトホールを形成する工程、
を有し、
前記第１凸状パターンは、第１容量素子用の第１電極を含み、
前記（ｅ）工程では、前記第１凸状パターンおよび前記第１側壁絶縁膜で覆われない部分の前記第１導電膜が除去され、前記第１凸状パターンおよび前記第１側壁絶縁膜の下に残存する前記第１導電膜により、前記第１容量素子用の第２電極が形成され、
前記第１電極と前記第２電極との間の前記第２絶縁膜が、前記第１容量素子の容量絶縁膜として機能し、
前記（ｇ）工程では、前記第１コンタクトホールは、前記第１凸状パターンに平面視で内包される位置に形成され、前記第１コンタクトホールの底部では前記第１電極が露出され、
前記（ｇ）工程では、前記第２コンタクトホールは、前記第１側壁絶縁膜に平面視で内包される位置に形成され、前記第２コンタクトホールの底部では前記第２電極が露出される、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記（ｇ）工程後に、
（ｈ）前記複数のコンタクトホール内にそれぞれ導電性プラグを形成する工程、
を有する、半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記（ｇ）工程では、前記第２コンタクトホールは、前記第４絶縁膜、前記第１側壁絶縁膜および前記第２絶縁膜を貫通するように形成される、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記（ａ）工程で形成された前記構造体は、前記第１絶縁膜上に形成された第２導電膜と前記第２導電膜上に形成された第５絶縁膜とを含み、前記第１導電膜は前記第５絶縁膜上に形成され、
前記（ｅ）工程後で、前記（ｆ）工程前に、
（ｂ１）前記第１凸状パターンと前記第１側壁絶縁膜と前記第１凸状パターンおよび前記第１側壁絶縁膜の下に残存する前記第２絶縁膜および前記第２電極とからなる第２凸状パターンを覆うように、前記第５絶縁膜上に、第６絶縁膜を形成する工程、
（ｃ１）前記（ｂ１）工程後、前記第６絶縁膜をエッチバックして、前記第２凸状パターンの側壁上に前記第６絶縁膜からなる第２側壁絶縁膜を形成する工程、
（ｄ１）前記第２凸状パターンおよび前記第２側壁絶縁膜をマスクとして、前記第５絶縁膜をエッチングする工程、
（ｅ１）前記（ｄ１）工程後、前記第２凸状パターンおよび前記第２側壁絶縁膜をマスクとして、前記第２導電膜をエッチングする工程、
を有し、
前記（ｅ１）工程では、前記第２凸状パターンおよび前記第２側壁絶縁膜で覆われない部分の前記第２導電膜が除去され、前記第２凸状パターンおよび前記第２側壁絶縁膜の下に残存する前記第２導電膜により、第２容量素子用の第３電極が形成され、
前記第２電極は、前記第１容量素子用の電極と前記第２容量素子用の電極とを兼ねており、
前記第３電極と前記第２電極との間の前記第５絶縁膜が、前記第２容量素子の容量絶縁膜として機能し、
前記（ｇ）工程で形成された前記複数のコンタクトホールは、第３コンタクトホールを更に含み、
前記（ｇ）工程では、前記第３コンタクトホールは、前記第２側壁絶縁膜に平面視で内包される位置に形成され、前記第３コンタクトホールの底部では前記第３電極が露出される、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記（ｇ）工程では、前記第３コンタクトホールは、前記第４絶縁膜、前記第２側壁絶縁膜および前記第５絶縁膜を貫通するように形成される、半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法であって、
前記第１凸状パターンは、最下層に前記第１電極を有している、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記第１凸状パターンは、前記第１電極と前記第１電極上の第７絶縁膜とを有している、半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
前記（ｇ）工程では、前記第１コンタクトホールは、前記第４絶縁膜および前記第７絶縁膜を貫通するように形成される、半導体装置の製造方法。
【請求項９】
半導体基板と、
半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された、第１容量素子用の第２電極と、
前記第２電極上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された、前記第１容量素子用の第１電極を含む第１凸状パターンと、
前記第１絶縁膜上に、前記第２電極、前記第２絶縁膜および前記第１凸状パターンを覆うように形成された第３絶縁膜と、
前記第３絶縁膜に形成された複数のコンタクトホールと、
前記複数のコンタクトホール内にそれぞれ形成された複数の導電性プラグと、
を有し、
前記第２電極と前記第１電極との間の前記第２絶縁膜が、前記第１容量素子の容量絶縁膜として機能し、
前記第１電極は、前記第２電極に平面視で内包されており、
前記第１電極の外周と前記第２電極の外周との間の距離は、前記第１電極の各辺で同じであり、
前記複数のコンタクトホールは、前記第１電極上に形成された第１コンタクトホールと、前記第１電極に平面視で重ならない部分の前記第２電極上に形成された第２コンタクトホールとを含み、
前記複数の導電性プラグは、前記第１コンタクトホール内に形成されて前記第１電極に電気的に接続された第１導電性プラグと、前記第２コンタクトホール内に形成されて前記第２電極に電気的に接続された第２導電性プラグとを含む、半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記第１凸状パターンの側壁に第１側壁絶縁膜が形成され、
前記第２電極の外周は、前記第１側壁絶縁膜に整合して形成されている、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記第２絶縁膜と前記第２電極とは、同じ平面形状を有し、
前記第２電極と前記第２絶縁膜との積層膜である第１積層膜は、前記第１凸状パターンおよび前記第１側壁絶縁膜に覆われており、
前記第１積層膜の外周は、前記第１側壁絶縁膜に整合し、
前記第２コンタクトホールは、前記第３絶縁膜、前記第１側壁絶縁膜および前記第２絶縁膜を貫通するように形成されている、半導体装置。
【請求項１２】
請求項１１に記載の半導体装置であって、
前記第１凸状パターンは、最下層に前記第２電極を有している、半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記第１絶縁膜上に形成された、第２容量素子用の第３電極と、
前記第３電極上に形成された第４絶縁膜と、
を更に有し、
前記第２電極は、前記第４絶縁膜上に形成されており、
前記第３絶縁膜は、前記第１絶縁膜上に、前記第２および第３電極、前記第２および第４絶縁膜、前記第１凸状パターンおよび前記第１側壁絶縁膜を覆うように形成されており、
前記第２電極は、前記第１容量素子用の電極と前記第２容量素子用の電極とを兼ねており、
前記第３電極と前記第２電極との間の前記第４絶縁膜が、前記第２容量素子の容量絶縁膜として機能し、
前記第２電極は、前記第３電極に平面視で内包されており、
前記第２電極の外周と前記第３電極の外周との間の距離は、前記第２電極の各辺で同じであり、
前記複数のコンタクトホールは、前記第２電極に平面視で重ならない部分の前記第３電極上に形成された第３コンタクトホールを更に含み、
前記複数の導電性プラグは、前記第３コンタクトホール内に形成されて前記第３電極に電気的に接続された第３導電性プラグを更に含む、半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記第１凸状パターンと前記第１側壁絶縁膜と前記第１積層膜とからなる第２凸状パターンの側壁に第２側壁絶縁膜が形成され、
前記第３電極の外周は、前記第２側壁絶縁膜に整合して形成されている、半導体装置。
【請求項１５】
請求項１４に記載の半導体装置であって、
前記第４絶縁膜と前記第３電極とは、同じ平面形状を有し、
前記第３電極と前記第４絶縁膜との積層膜である第２積層膜は、前記第２凸状パターンおよび前記第２側壁絶縁膜に覆われており、
前記第２積層膜の外周は、前記第２側壁絶縁膜に整合し、
前記第３コンタクトホールは、前記第３絶縁膜、前記第２側壁絶縁膜および前記４絶縁膜を貫通するように形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、容量素子を有する半導体装置の製造方法および半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上に容量素子を形成することで、容量素子を有する半導体装置が製造される。
【０００３】
特開２００４−１７９４１９号公報（特許文献１）には、積層型のキャパシタを有する半導体装置に関する技術が記載されている。
【０００４】
また、特開２００９−１３０２０７号公報（特許文献２）には、ＭＩＭキャパシタを有する半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１７９４１９号公報
【特許文献２】特開２００９−１３０２０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
容量素子を有する半導体装置があるが、そのような半導体装置においても、できるだけ製造コストを低減することが望まれる。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、導電膜と、前記導電膜上に形成された絶縁膜と、前記絶縁膜上に形成されかつ容量素子用の第１電極を含む凸状パターンとを有する構造体を、半導体基板上に形成する。それから、前記凸状パターンを覆うように他の絶縁膜を形成してから、前記他の絶縁膜をエッチバックして、前記凸状パターンの側壁上に側壁絶縁膜を形成する。その後、前記凸状パターンおよび前記側壁絶縁膜をマスクとして前記導電膜をエッチングして、前記容量素子用の第２電極を形成する。前記第１電極と前記第２電極との間の前記絶縁膜が、前記容量素子の容量絶縁膜となる。
【０００９】
また、一実施の形態によれば、容量素子用の第１電極と、前記第１電極上に形成されかつ前記第１容量素子の容量絶縁膜用の絶縁膜と、前記絶縁膜上に形成されかつ前記第１容量素子用の第２電極を含む凸状パターンとを有する構造体が、半導体基板上に形成されている。前記構造体を覆うように層間絶縁膜が形成され、前記層間絶縁膜に複数のコンタクトホールが形成され、前記複数のコンタクトホール内に複数の導電性プラグがそれぞれ形成されている。前記第２電極は、前記第１電極に平面視で内包され、前記第２電極の外周と前記第１電極の外周との間の距離は、前記第２電極の各辺で同じである。前記複数のコンタクトホールは、前記第２電極に平面視で重ならない部分の前記第１電極上に形成された第１コンタクトホールと、前記第２電極上に形成された第２コンタクトホールとを含んでいる。
【発明の効果】
【００１０】
一実施の形態によれば、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図２】一実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図３】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５と同じ半導体装置の製造工程中の要部平面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８と同じ半導体装置の製造工程中の要部平面図である。
【図２０】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】一実施の形態の半導体装置の要部平面図である。
【図２３】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】他の実施の形態の半導体装置の製造工程の一部を示す工程フロー図である。
【図２８】他の実施の形態の半導体装置の製造工程の一部を示す工程フロー図である。
【図２９】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６と同じ半導体装置の製造工程中の要部平面図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１３】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１５】
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図１および図２は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図３〜図２１は、本実施の形態の半導体装置の製造工程中の要部断面図または要部平面図である。図３〜図２１のうち、図３〜図１５、図１７、図１８、図２０および図２１は要部断面図であり、図１６および図１９は要部平面図である。
【００１６】
図３に示されるように、まず、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＵＢを用意（準備）する（図１のステップＳ１）。それから、図３に示されるように、半導体基板ＳＵＢの主面上に、絶縁膜ＩＬ１を形成する（図１のステップＳ２）。
【００１７】
絶縁膜ＩＬ１は、半導体基板ＳＵＢの主面に直接的に形成することもできるが、半導体基板ＳＵＢと絶縁膜ＩＬ１との間に、種々の膜や構造体が形成されていてもよい。例えば、半導体基板ＳＵＢの主面にＭＩＳＦＥＴなどの半導体素子を形成してから、その半導体素子を覆うように、半導体基板ＳＵＢの主面上に層間絶縁膜として絶縁膜ＩＬ１を形成することもできる。あるいは、半導体基板ＳＵＢの主面にＭＩＳＦＥＴなどの半導体素子を形成してから、その半導体素子を覆うように半導体基板ＳＵＢの主面上に層間絶縁膜を形成し、その層間絶縁膜上に配線構造（絶縁層と配線とで構成された配線構造）を形成し、その配線構造上に絶縁膜ＩＬ１を形成することもできる。また、絶縁膜ＩＬ１を、半導体基板ＳＵＢの主面に形成した溝（素子分離溝）に埋め込んだ絶縁膜（すなわち素子分離領域）とすることもできる。絶縁膜ＩＬ１は、例えば酸化シリコン膜とすることができる。
【００１８】
ステップＳ１とステップＳ２とを合わせたものを、主面に絶縁膜ＩＬ１が形成された半導体基板ＳＵＢを用意（準備）する工程とみなすこともできる。
【００１９】
絶縁膜ＩＬ１の上面の平坦領域に、以下のようにして容量素子が形成される。
【００２０】
まず、図４に示されるように、絶縁膜ＩＬ１上に、導電膜（導電体膜）ＣＤ１を形成（堆積）する（図１のステップＳ３）。
【００２１】
次に、導電膜ＣＤ１上に、絶縁膜（誘電体膜）ＩＬ２を形成（堆積）する（図１のステップＳ４）。
【００２２】
次に、絶縁膜ＩＬ２上に導電膜（導電体膜）ＣＤ２を形成（堆積）する（図１のステップＳ５）。
【００２３】
次に、導電膜ＣＤ２上に、絶縁膜（誘電体膜）ＩＬ３を形成（堆積）する（図１のステップＳ６）。
【００２４】
次に、絶縁膜ＩＬ３上に導電膜（導電体膜）ＣＤ３を形成（堆積）する（図１のステップＳ７）。
【００２５】
次に、導電膜ＣＤ３上に、絶縁膜（誘電体膜）ＩＬ４を形成（堆積）する（図１のステップＳ８）。
【００２６】
ステップＳ８まで行った段階で、図４に示されるように、半導体基板ＳＵＢ上に形成された絶縁膜ＩＬ１上に、導電膜ＣＤ１と絶縁膜ＩＬ２と導電膜ＣＤ２と絶縁膜ＩＬ３と導電膜ＣＤ３と絶縁膜ＩＬ４とが、下から順に積層された状態となる。
【００２７】
導電膜ＣＤ１，ＣＤ２，ＣＤ３は、容量素子の電極として用いるための膜であり、例えば窒化チタン膜とすることができるが、他の導電材料膜を用いることもできる。例えば、窒化チタン膜以外にも、窒化タングステン膜、窒化タンタル膜、ＴｉＮ／ＡｌＣｕ／ＴｉＮ積層膜、ドープトポリシリコン膜（不純物をドープしたポリシリコン膜）などを、導電膜ＣＤ１，ＣＤ２，ＣＤ３として用いることができる。また、導電膜ＣＤ１，ＣＤ２，ＣＤ３は、互いに異なる材料により形成することもできるが、導電膜ＣＤ１，ＣＤ２，ＣＤ３を同じ材料により形成すれば、導電膜ＣＤ１，ＣＤ２，ＣＤ３の各エッチング工程の条件を合わせやすくなるため、半導体装置をより製造しやすくなる。
【００２８】
導電膜ＣＤ１，ＣＤ２，ＣＤ３間に挟まれた絶縁膜ＩＬ２，ＩＬ３は、容量素子の容量絶縁膜（誘電体膜）として用いるための膜であり、例えば酸化シリコン膜とすることができるが、他の絶縁材料膜を用いることもできる。また、絶縁膜ＩＬ４は、後述の電極ＣＤ３ａを保護するとともに、後述のサイドウォールスペーサＳＷ１を形成する側壁を形成するための膜であり、例えば酸化シリコン膜とすることができるが、他の絶縁材料膜を用いることもできる。例えば、酸化シリコン膜以外にも、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜（アルミナ膜）、酸化タンタル膜、酸化チタン膜、酸化ハフニウム膜などを、絶縁膜ＩＬ２，ＩＬ３として用いることができる。また、絶縁膜ＩＬ２，ＩＬ３は、互いに異なる材料により形成することもできるが、絶縁膜ＩＬ２，ＩＬ３を同じ材料により形成すれば、絶縁膜ＩＬ２，ＩＬ３の各エッチング工程の条件を合わせやすくなるため、半導体装置をより製造しやすくなる。
【００２９】
絶縁膜ＩＬ２，ＩＬ３，ＩＬ４は、種々の成膜法、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。また、導電膜ＣＤ１，ＣＤ２，ＣＤ３は、種々の成膜法、例えばＣＶＤ法またはスパッタリング法などを用いて形成することができる。
【００３０】
また、絶縁膜ＩＬ４の膜厚（形成膜厚）は、導電膜ＣＤ１，ＣＤ２，ＣＤ３および絶縁膜ＩＬ２，ＩＬ３の各膜厚（形成膜厚）に比べて厚いことが好ましい。膜厚の一例をあげると、導電膜ＣＤ１，ＣＤ２，ＣＤ３の各膜厚（形成膜厚）は、例えば５０ｎｍ程度とすることができ、絶縁膜ＩＬ２，ＩＬ３の各膜厚（形成膜厚）は、例えば５０ｎｍ程度とすることができ、絶縁膜ＩＬ４の膜厚（形成膜厚）は、例えば５００ｎｍ程度とすることができる。
【００３１】
次に、図５に示されるように、絶縁膜ＩＬ４上に、フォトレジストパターン（レジストパターン）ＰＲ１を、フォトリソグラフィ法を用いて形成する（図１のステップＳ９）。
【００３２】
フォトレジストパターンＰＲ１は、例えば、絶縁膜ＩＬ４上にフォトレジスト層を塗布してから、このフォトレジスト層を露光、現像処理することにより、形成することができる。後述の電極ＣＤ３ａの平面形状および形成位置（平面視での形成位置）は、フォトレジストパターンＰＲ１の平面形状および形成位置（平面視での形成位置）とほぼ一致したものとなる。このため、ステップＳ９では、後述の電極ＣＤ３ａの形成予定領域にフォトレジストパターンＰＲ１が形成される。フォトレジストパターンＰＲ１の平面形状は、形成すべき容量素子の容量値などに基づいて決められるが、例えば、一辺が数μｍから数百μｍ程度の矩形の平面形状などとすることができる。
【００３３】
なお、平面視とは、半導体基板ＳＵＢの主面に略平行な平面で見た場合を言う。
【００３４】
次に、図６に示されるように、フォトレジストパターンＰＲ１をエッチングマスクとして用いて、絶縁膜ＩＬ４をエッチングする（図１のステップＳ１０）。
【００３５】
このステップＳ１０のエッチングにより、絶縁膜ＩＬ４は、フォトレジストパターンＰＲ１で覆われていない部分が除去され、フォトレジストパターンＰＲ１で覆われた部分が残存するため、絶縁膜ＩＬ４は、フォトレジストパターンＰＲ１とほぼ同じ平面形状にパターニングされる。このパターニングされた絶縁膜ＩＬ４を、以下では、絶縁膜ＩＬ４ａと称することとする。すなわち、絶縁膜ＩＬ４をステップＳ１０のエッチングでパターニングすることにより、絶縁膜ＩＬ４は、パターニングされた絶縁膜ＩＬ４ａとなる。絶縁膜ＩＬ４ａは、フォトレジストパターンＰＲ１とほぼ同じ平面形状を有している。ステップＳ１０のエッチングは、異方性エッチングが好ましく、例えば異方性のドライエッチングを用いることができる。
【００３６】
ステップＳ１０では、導電膜ＣＤ３のエッチング速度よりも絶縁膜ＩＬ４のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１０では、絶縁膜ＩＬ４のエッチング速度よりも導電膜ＣＤ３のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１０では、絶縁膜ＩＬ４よりも導電膜ＣＤ３がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１０では、導電膜ＣＤ３をエッチングストッパとして機能させることができる。ステップＳ１０のエッチング工程を行うことで、フォトレジストパターンＰＲ１で覆われていない部分の絶縁膜ＩＬ４が除去され、絶縁膜ＩＬ４の除去領域では導電膜ＣＤ３が露出される。すなわち、絶縁膜ＩＬ４ａで覆われていない部分の導電膜ＣＤ３が露出された状態になる。
【００３７】
次に、図７に示されるように、フォトレジストパターンＰＲ１を除去してから、絶縁膜ＩＬ４ａをエッチングマスクとして用いて、導電膜ＣＤ３をエッチングする（図１のステップＳ１１）。
【００３８】
このステップＳ１１のエッチングにより、導電膜ＣＤ３は、絶縁膜ＩＬ４ａで覆われていない部分が除去され、絶縁膜ＩＬ４ａで覆われた部分が残存するため、導電膜ＣＤ３は、絶縁膜ＩＬ４ａとほぼ同じ平面形状にパターニングされる。このパターニングされた導電膜ＣＤ３が、電極ＣＤ３ａとなる。すなわち、導電膜ＣＤ３をステップＳ１１のエッチングでパターニングすることにより、導電膜ＣＤ３は、パターニングされた導電膜ＣＤ３からなる電極ＣＤ３ａとなる。電極ＣＤ３ａは、絶縁膜ＩＬ４ａとほぼ同じ平面形状を有している。従って、電極ＣＤ３ａと絶縁膜ＩＬ４ａとは、いずれも、フォトレジストパターンＰＲ１とほぼ同じ平面形状を有している。電極ＣＤ３ａは、容量素子の電極として機能するものである。ステップＳ１１のエッチングは、異方性エッチングが好ましく、例えば異方性のドライエッチングを用いることができる。
【００３９】
ステップＳ１１では、絶縁膜ＩＬ３のエッチング速度よりも導電膜ＣＤ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１１では、導電膜ＣＤ３のエッチング速度よりも絶縁膜ＩＬ３のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１１では、導電膜ＣＤ３よりも絶縁膜ＩＬ３がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１１では、絶縁膜ＩＬ３をエッチングストッパとして機能させることができる。
【００４０】
また、ステップＳ１１では、絶縁膜ＩＬ４ａのエッチング速度よりも導電膜ＣＤ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１１では、導電膜ＣＤ３のエッチング速度よりも絶縁膜ＩＬ４ａのエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１１では、導電膜ＣＤ３よりも絶縁膜ＩＬ４ａがエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１１で絶縁膜ＩＬ４ａがエッチングされるのを抑制または防止することができ、絶縁膜ＩＬ４ａの厚みの減少を抑制または防止できる。
【００４１】
ステップＳ１１のエッチング工程を行うことで、絶縁膜ＩＬ４ａで覆われていない部分の導電膜ＣＤ３が除去され、導電膜ＣＤ３の除去領域では絶縁膜ＩＬ３が露出される。すなわち、電極ＣＤ３ａで覆われていない部分の絶縁膜ＩＬ３（すなわち凸状パターンＬＭ１で覆われていない部分の絶縁膜ＩＬ３）が露出された状態になる。
【００４２】
ステップＳ１１まで行った段階で、電極ＣＤ３ａと電極ＣＤ３ａ上の絶縁膜ＩＬ４ａとからなる凸状パターン（凸状構造体、積層パターン、積層膜パターン、積層体、積層構造体）ＬＭ１が、絶縁膜ＩＬ３上に形成された状態となる。凸状パターンＬＭ１は、互いにほぼ同じ平面形状の電極ＣＤ３ａと絶縁膜ＩＬ４ａとが積層された構成を有している。すなわち、凸状パターンＬＭ１は、電極ＣＤ３ａと電極ＣＤ３ａ上の絶縁膜ＩＬ４ａとの積層膜パターンである。凸状パターンＬＭ１は、上記フォトレジストパターンＰＲ１とほぼ同じ平面形状を有しており、例えば矩形状の平面形状を有している。
【００４３】
なお、凸状パターンとは、略平坦な面上に形成されたパターンであり、その平坦面から上方（すなわち平坦面から離れる方向）に突出するような形状のパターンである。
【００４４】
また、本実施の形態では、ステップＳ１０でフォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ４をエッチング（パターニング）してから、フォトレジストパターンＰＲ１を除去し、その後、ステップＳ１１で絶縁膜ＩＬ４ａをハードマスクとして用いて導電膜ＣＤ３をエッチング（パターニング）している。他の形態として、ステップＳ１０でフォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ４をエッチング（パターニング）してから、フォトレジストパターンＰＲ１を除去せずに、フォトレジストパターンＰＲ１をエッチングマスクとして用いて導電膜ＣＤ３をエッチング（パターニング）し、その後にフォトレジストパターンＰＲ１を除去することもできる。
【００４５】
このようにして、絶縁膜ＩＬ３上に凸状パターンＬＭ１が形成されるが、凸状パターンＬＭ１は、容量素子用の電極（ここでは電極ＣＤ３ａ）を含んでいる。すなわち、凸状パターンＬＭ１に含まれる電極ＣＤ３ａは、後述の容量素子ＣＰ１の上部電極として機能する。容量素子ＣＰ１の下部電極は、後で導電膜ＣＤ２をパターニングすることで形成される後述の電極ＣＤ２ａである。凸状パターンＬＭ１の最下層は、容量素子用の電極（ここでは電極ＣＤ３ａ）である。
【００４６】
次に、図８に示されるように、半導体基板ＳＵＢ上に、すなわち絶縁膜ＩＬ３上に、凸状パターンＬＭ１を覆うように、絶縁膜ＩＬ５を形成（堆積）する（図２のステップＳ１２）。
【００４７】
絶縁膜ＩＬ５は、後述のサイドウォールスペーサＳＷ１を形成するための絶縁膜であり、例えば酸化シリコン膜とすることができるが、他の絶縁材料膜を用いることもできる。絶縁膜ＩＬ５は、種々の成膜法、例えばＣＶＤ法などを用いて形成することができる。膜厚の一例をあげると、絶縁膜ＩＬ５の膜厚（形成膜厚）は、例えば５００ｎｍ程度とすることができる。
【００４８】
次に、図９に示されるように、異方性エッチング技術により、絶縁膜ＩＬ５をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、凸状パターンＬＭ１の側壁（側面）上に側壁絶縁膜としてサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ１を形成する（図２のステップＳ１３）。
【００４９】
ステップＳ１３のエッチバック工程では、絶縁膜ＩＬ５の堆積膜厚の分だけ絶縁膜ＩＬ５を異方性エッチング（エッチバック）することにより、凸状パターンＬＭ１の側壁（側面）上にこの絶縁膜ＩＬ５を残してサイドウォールスペーサＳＷ１とし、他の領域の絶縁膜ＩＬ５を除去する。これにより、凸状パターンＬＭ１の側壁上に残存する絶縁膜ＩＬ５により、サイドウォールスペーサＳＷ１が形成される。ステップＳ１３のエッチバック工程を行うことで、凸状パターンＬＭ１の側壁上（すなわち、電極ＣＤ３ａと電極ＣＤ３ａ上の絶縁膜ＩＬ４ａとの積層膜パターンの側壁上）にサイドウォールスペーサＳＷ１が形成され、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とで覆われていない部分の絶縁膜ＩＬ３が露出される。
【００５０】
ステップＳ１２で絶縁膜ＩＬ５を堆積（形成）してから、その絶縁膜ＩＬ５をステップＳ１３でエッチバックすることでサイドウォールスペーサＳＷ１を形成しているため、フォトリソグラフィ工程を用いることなく、凸状パターンＬＭ１の側壁上にサイドウォールスペーサＳＷ１を形成することができる。
【００５１】
ステップＳ１３の絶縁膜ＩＬ５のエッチバック工程について、絶縁膜ＩＬ５が酸化シリコン膜の場合のエッチング条件の一例をあげると、次の通りである。すなわち、例えば、Ｃ４Ｆ８／ＣＯ／Ａｒ／Ｏ２の混合ガスなどを用いたプラズマエッチングを用いることができる。
【００５２】
凸状パターンＬＭ１の側壁上に形成されたサイドウォールスペーサＳＷ１は、凸状パターンＬＭ１の外周（平面形状の外周）に沿ってほぼ一様な幅Ｗ１で延在している。すなわち、凸状パターンＬＭ１の外周（平面形状の外周）において、サイドウォールスペーサＳＷ１の幅Ｗ１はほぼ同じ（均一）となっている。つまり、凸状パターンＬＭ１の平面形状の各辺で、サイドウォールスペーサＳＷ１の幅Ｗ１はほぼ同じである。ここで、サイドウォールスペーサＳＷ１の幅Ｗ１は、半導体基板ＳＵＢの主面に略平行で、かつサイドウォールスペーサＳＷ１の延在方向（すなわち凸状パターンＬＭ１の平面形状の外周に沿った方向）に略垂直な方向の幅（凸状パターンＬＭ１の側壁下部からサイドウォールスペーサＳＷ１の側面下部までの距離）に対応している。サイドウォールスペーサＳＷ１の幅Ｗ１は、ステップＳ１２での絶縁膜ＩＬ５の堆積膜厚を調整することなどにより、制御することができる。例えば、ステップＳ１２での絶縁膜ＩＬ５の堆積膜厚を厚くすれば、サイドウォールスペーサＳＷ１の幅Ｗ１は大きくなり、ステップＳ１２での絶縁膜ＩＬ５の堆積膜厚を薄くすれば、サイドウォールスペーサＳＷ１の幅Ｗ１は小さくなる。
【００５３】
次に、図１０に示されるように、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とで覆われていない部分の絶縁膜ＩＬ３をエッチングする（図２のステップＳ１４）。
【００５４】
すなわち、ステップＳ１４では、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とをエッチングマスクとして用いて、絶縁膜ＩＬ３をエッチングする。これにより、絶縁膜ＩＬ３は、凸状パターンＬＭ１およびその側壁上のサイドウォールスペーサＳＷ１で覆われていない部分が除去され、凸状パターンＬＭ１およびその側壁上のサイドウォールスペーサＳＷ１で覆われた部分が残存する。これにより、絶縁膜ＩＬ３は、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とを合わせたものと、ほぼ同じ平面形状にパターニングされた状態となる。このパターニングされた絶縁膜ＩＬ３（すなわち凸状パターンＬＭ１およびその側壁上のサイドウォールスペーサＳＷ１で覆われて残存した絶縁膜ＩＬ３）を、以下では、絶縁膜ＩＬ３ａと称することとする。絶縁膜ＩＬ３ａは、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とを合わせたものと、ほぼ同じ平面形状を有している。ステップＳ１４のエッチングは、異方性エッチングが好ましく、例えば異方性のドライエッチングを用いることができる。ステップＳ１４のエッチング工程を行うことで、絶縁膜ＩＬ３を除去した領域（すなわち、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とで覆われていない領域）で、導電膜ＣＤ２が露出される。
【００５５】
ステップＳ１４では、導電膜ＣＤ２のエッチング速度よりも絶縁膜ＩＬ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１４では、絶縁膜ＩＬ３のエッチング速度よりも導電膜ＣＤ２のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１４では、絶縁膜ＩＬ３よりも導電膜ＣＤ２がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１４では、導電膜ＣＤ２をエッチングストッパとして機能させることができる。
【００５６】
ステップＳ１３の絶縁膜ＩＬ５のエッチバック工程と、ステップＳ１４の絶縁膜ＩＬ３のエッチング工程とは、別々のエッチング工程として行うことができるが、一連のエッチング工程として連続的に行ってもよい。
【００５７】
サイドウォールスペーサＳＷ１形成用の絶縁膜ＩＬ５と、容量絶縁膜形成用の絶縁膜ＩＬ３とを、同じ絶縁材料により形成しておけば、ステップＳ１３（絶縁膜ＩＬ５のエッチバック工程）とステップＳ１４（絶縁膜ＩＬ３のエッチング工程）とをエッチング条件を変えずに連続的に行いやすくなる。ステップＳ１３（絶縁膜ＩＬ５のエッチバック工程）とステップＳ１４（絶縁膜ＩＬ３のエッチング工程）とを連続的に行えば、製造時間を短縮し、スループットを向上することができる。
【００５８】
サイドウォールスペーサＳＷ１形成用の絶縁膜ＩＬ５と、容量絶縁膜形成用の絶縁膜ＩＬ３とを、互いに異なる絶縁材料により形成した場合は、ステップＳ１３（絶縁膜ＩＬ５のエッチバック工程）で絶縁膜ＩＬ３をエッチングストッパとして機能させてから、エッチング条件を変えて、ステップＳ１４で絶縁膜ＩＬ３をエッチングすることもできる。この場合、ステップＳ１３とステップＳ１４とを別々の工程として行いやすくなる。
【００５９】
また、絶縁膜ＩＬ５と絶縁膜ＩＬ３とを互いに異なる絶縁材料により形成した場合でも、絶縁膜ＩＬ５のエッチング速度と絶縁膜ＩＬ３のエッチング速度とに大きな差が無ければ、ステップＳ１３（絶縁膜ＩＬ５のエッチバック工程）とステップＳ１４（絶縁膜ＩＬ３のエッチング工程）とを、エッチング条件を変えずに一連のエッチング工程として連続的に行うことも可能である。
【００６０】
次に、図１１に示されるように、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とをエッチングマスクとして用いて、導電膜ＣＤ２をエッチングする（図２のステップＳ１５）。
【００６１】
このステップＳ１５のエッチングにより、導電膜ＣＤ２は、凸状パターンＬＭ１およびその側壁上のサイドウォールスペーサＳＷ１で覆われていない部分が除去され、凸状パターンＬＭ１およびその側壁上のサイドウォールスペーサＳＷ１で覆われた部分が残存して電極ＣＤ２ａとなる。これにより、導電膜ＣＤ２は、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とを合わせたものと、ほぼ同じ平面形状にパターニングされた状態となり、このパターニングされた導電膜ＣＤ２が、電極ＣＤ２ａとなる。すなわち、導電膜ＣＤ２をステップＳ１５のエッチングでパターニングすることにより、導電膜ＣＤ２は、パターニングされた導電膜ＣＤ２からなる電極ＣＤ２ａとなる。電極ＣＤ２ａは、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とを合わせたものと、ほぼ同じ平面形状を有しており、電極ＣＤ２ａの外周（平面形状の外周）はサイドウォールスペーサＳＷ１に整合している。電極ＣＤ２ａは、容量素子の電極として機能するものである。ステップＳ１５のエッチングは、異方性エッチングが好ましく、例えば異方性のドライエッチングを用いることができる。
【００６２】
凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とをマスクとして用いて導電膜ＣＤ２をエッチングしてパターニングすることにより、電極ＣＤ３ａよりも大きな平面寸法の電極ＣＤ２ａを、フォトリソグラフィ工程を用いずに形成することができる。
【００６３】
ステップＳ１５では、絶縁膜ＩＬ２のエッチング速度よりも導電膜ＣＤ２のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１５では、導電膜ＣＤ２のエッチング速度よりも絶縁膜ＩＬ２のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１５では、導電膜ＣＤ２よりも絶縁膜ＩＬ２がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１５では、絶縁膜ＩＬ２をエッチングストッパとして機能させることができる。ステップＳ１５のエッチング工程を行うことで、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とで覆われていない部分の導電膜ＣＤ２が除去され、導電膜ＣＤ２の除去領域では絶縁膜ＩＬ２が露出される。すなわち、電極ＣＤ２ａで覆われていない部分の絶縁膜ＩＬ２（すなわち凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とで覆われていない部分の絶縁膜ＩＬ２）が露出された状態になる。
【００６４】
また、ステップＳ１５（導電膜ＣＤ２のエッチング工程）では、導電膜ＣＤ２よりも絶縁膜ＩＬ４ａおよびサイドウォールスペーサＳＷ１がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１５で導電膜ＣＤ２をエッチングする際に、絶縁膜ＩＬ４ａおよびサイドウォールスペーサＳＷ１がエッチングされるのを抑制または防止することができる。
【００６５】
ステップＳ１５の導電膜ＣＤ２のエッチング工程について、導電膜ＣＤ２が窒化チタン膜の場合のエッチング条件の一例をあげると、次の通りである。すなわち、例えば、Ｃｌ２／ＢＣｌ３／Ｃ２Ｈ４／Ａｒの混合ガスなどを用いたプラズマエッチングを用いることができる。
【００６６】
ステップＳ１５まで行った段階で、図１１に示すように、凸状パターンＬＭ１と、凸状パターンＬＭ１の側壁上のサイドウォールスペーサＳＷ１と、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１の下の絶縁膜ＩＬ３ａおよび電極ＣＤ２ａとからなる凸状パターン（凸状構造体、積層パターン、積層膜パターン、積層体、積層構造体）ＬＭ２が、絶縁膜ＩＬ２上に形成された状態となる。
【００６７】
凸状パターンＬＭ２は、互いにほぼ同じ平面形状の電極ＣＤ２ａと絶縁膜ＩＬ３ａとの積層膜パターン上に、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とが積層された構成を有している。電極ＣＤ２ａと電極ＣＤ２ａ上の絶縁膜ＩＬ３ａとの積層膜パターンの平面形状は、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とを合わせたものの平面形状とほぼ同じである。すなわち、凸状パターンＬＭ２は、電極ＣＤ２ａと、電極ＣＤ２ａ上の絶縁膜ＩＬ３ａと、絶縁膜ＩＬ３ａ上の凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１との、積層体（積層パターン）である。凸状パターンＬＭ１は、電極ＣＤ３ａと電極ＣＤ３ａ上の絶縁膜ＩＬ４ａとの積層体（積層パターン）である。凸状パターンＬＭ２において、電極ＣＤ２ａと絶縁膜ＩＬ３ａとは互いにほぼ同じ平面形状を有して積層されており、電極ＣＤ３ａと絶縁膜ＩＬ４ａとは互いにほぼ同じ平面形状を有して積層されており、電極ＣＤ２ａと絶縁膜ＩＬ３ａとの積層体（積層パターン）は、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とを合わせたものとほぼ同じ平面形状を有している。
【００６８】
このようにして、絶縁膜ＩＬ２上に凸状パターンＬＭ２が形成されるが、凸状パターンＬＭ２は、容量素子用の電極（ここでは電極ＣＤ３ａ，ＣＤ２ａ）を含んでいる。すなわち、凸状パターンＬＭ２において、電極ＣＤ２ａと、電極ＣＤ３ａと、電極ＣＤ２ａ，ＣＤ３ａ間の絶縁膜ＩＬ３ａとにより、容量素子（キャパシタ）ＣＰ１が形成される。つまり、電極ＣＤ２ａが容量素子ＣＰ１の下部電極として機能し、電極ＣＤ３ａが容量素子ＣＰ１の上部電極として機能し、電極ＣＤ２ａ，ＣＤ３ａ間の絶縁膜ＩＬ３ａが容量素子ＣＰ１の容量絶縁膜（誘電体膜）として機能する。凸状パターンＬＭ２の最下層は、容量素子用の電極（ここでは電極ＣＤ２ａ）である。
【００６９】
次に、図１２に示されるように、半導体基板ＳＵＢ上に、すなわち絶縁膜ＩＬ２上に、凸状パターンＬＭ２を覆うように、絶縁膜ＩＬ６を形成（堆積）する（図２のステップＳ１６）。
【００７０】
絶縁膜ＩＬ６は、後述のサイドウォールスペーサＳＷ２を形成するための絶縁膜であり、例えば酸化シリコン膜とすることができるが、他の絶縁材料膜を用いることもできる。絶縁膜ＩＬ６は、種々の成膜法、例えばＣＶＤ法などを用いて形成することができる。膜厚の一例をあげると、絶縁膜ＩＬ６の膜厚（形成膜厚）は、例えば５００ｎｍ程度とすることができる。
【００７１】
次に、図１３に示されるように、異方性エッチング技術により、絶縁膜ＩＬ６をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、凸状パターンＬＭ２の側壁（側面）上に側壁絶縁膜としてサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ２を形成する（図２のステップＳ１７）。
【００７２】
ステップＳ１７のエッチバック工程では、絶縁膜ＩＬ６の堆積膜厚の分だけ絶縁膜ＩＬ６を異方性エッチング（エッチバック）することにより、凸状パターンＬＭ２の側壁（側面）上にこの絶縁膜ＩＬ６を残してサイドウォールスペーサＳＷ２とし、他の領域の絶縁膜ＩＬ６を除去する。これにより、凸状パターンＬＭ２の側壁上に残存する絶縁膜ＩＬ６により、サイドウォールスペーサＳＷ２が形成される。ステップＳ１７のエッチバック工程を行うことで、凸状パターンＬＭ２の側壁上にサイドウォールスペーサＳＷ２が形成され、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とで覆われていない部分の絶縁膜ＩＬ２が露出される。
【００７３】
ステップＳ１６で絶縁膜ＩＬ６を堆積（形成）してから、その絶縁膜ＩＬ６をステップＳ１７でエッチバックすることでサイドウォールスペーサＳＷ２を形成しているため、フォトリソグラフィ工程を用いることなく、凸状パターンＬＭ２の側壁上にサイドウォールスペーサＳＷ２を形成することができる。
【００７４】
なお、上述のように、凸状パターンＬＭ２は、電極ＣＤ２ａと、電極ＣＤ２ａ上の絶縁膜ＩＬ３ａと、絶縁膜ＩＬ３ａ上の凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１とで構成されている。このため、凸状パターンＬＭ２の側壁（側面）は、サイドウォールスペーサＳＷ１の側面（凸状パターンＬＭ１に隣接する側とは反対側の側面）と、電極ＣＤ２ａおよび絶縁膜ＩＬ３ａの積層膜の側面とを合わせたものに対応している。このため、サイドウォールスペーサＳＷ２は、電極ＣＤ２ａおよび絶縁膜ＩＬ３ａの積層膜とその積層膜上のサイドウォールスペーサＳＷ１とに隣接するように形成される。
【００７５】
凸状パターンＬＭ２の側壁上に形成されたサイドウォールスペーサＳＷ２は、凸状パターンＬＭ２の外周（平面形状の外周）に沿ってほぼ一様な幅Ｗ２で延在している。すなわち、凸状パターンＬＭ２の外周（平面形状の外周）において、サイドウォールスペーサＳＷ２の幅Ｗ２はほぼ同じ（均一）となっている。つまり、凸状パターンＬＭ２の平面形状の各辺で、サイドウォールスペーサＳＷ２の幅Ｗ２はほぼ同じである。ここで、サイドウォールスペーサＳＷ２の幅Ｗ２は、半導体基板ＳＵＢの主面に略平行で、かつサイドウォールスペーサＳＷ２の延在方向（すなわち凸状パターンＬＭ２の平面形状の外周に沿った方向）に略垂直な方向の幅（凸状パターンＬＭ２の側壁下部からサイドウォールスペーサＳＷ２の側面下部までの距離）に対応している。サイドウォールスペーサＳＷ２の幅Ｗ２は、ステップＳ１６での絶縁膜ＩＬ６の堆積膜厚を調整することなどにより、制御することができる。例えば、ステップＳ１６での絶縁膜ＩＬ６の堆積膜厚を厚くすれば、サイドウォールスペーサＳＷ２の幅Ｗ２は大きくなり、ステップＳ１６での絶縁膜ＩＬ６の堆積膜厚を薄くすれば、サイドウォールスペーサＳＷ２の幅Ｗ２は小さくなる。
【００７６】
次に、図１４に示されるように、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とで覆われていない部分の絶縁膜ＩＬ２をエッチングする（図２のステップＳ１８）。
【００７７】
すなわち、ステップＳ１８では、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とをエッチングマスクとして用いて、絶縁膜ＩＬ２をエッチングする。これにより、絶縁膜ＩＬ２は、凸状パターンＬＭ２およびその側壁上のサイドウォールスペーサＳＷ２で覆われていない部分が除去され、凸状パターンＬＭ２およびその側壁上のサイドウォールスペーサＳＷ２で覆われた部分が残存する。これにより、絶縁膜ＩＬ２は、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とを合わせたものと、ほぼ同じ平面形状にパターニングされた状態となる。このパターニングされた絶縁膜ＩＬ２（すなわち凸状パターンＬＭ２およびその側壁上のサイドウォールスペーサＳＷ２で覆われて残存した絶縁膜ＩＬ２）を、以下では、絶縁膜ＩＬ２ａと称することとする。絶縁膜ＩＬ２ａは、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とを合わせたものと、ほぼ同じ平面形状を有している。ステップＳ１８のエッチングは、異方性エッチングが好ましく、例えば異方性のドライエッチングを用いることができる。ステップＳ１８のエッチング工程を行うことで、絶縁膜ＩＬ２を除去した領域（すなわち、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とで覆われていない領域）で、導電膜ＣＤ１が露出される。
【００７８】
ステップＳ１８では、導電膜ＣＤ１のエッチング速度よりも絶縁膜ＩＬ２のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１８では、絶縁膜ＩＬ２のエッチング速度よりも導電膜ＣＤ１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１８では、絶縁膜ＩＬ２よりも導電膜ＣＤ１がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１８では、導電膜ＣＤ１をエッチングストッパとして機能させることができる。
【００７９】
ステップＳ１７の絶縁膜ＩＬ６のエッチバック工程と、ステップＳ１８の絶縁膜ＩＬ２のエッチング工程とは、別々のエッチング工程として行うことができるが、一連のエッチング工程として連続的に行ってもよい。
【００８０】
サイドウォールスペーサＳＷ２形成用の絶縁膜ＩＬ６と、容量絶縁膜形成用の絶縁膜ＩＬ２とを、同じ絶縁材料により形成しておけば、ステップＳ１７（絶縁膜ＩＬ６のエッチバック工程）とステップＳ１８（絶縁膜ＩＬ２のエッチング工程）とをエッチング条件を変えずに連続的に行いやすくなる。ステップＳ１７（絶縁膜ＩＬ６のエッチバック工程）とステップＳ１８（絶縁膜ＩＬ２のエッチング工程）とを連続的に行えば、製造時間を短縮し、スループットを向上することができる。
【００８１】
サイドウォールスペーサＳＷ２形成用の絶縁膜ＩＬ６と、容量絶縁膜形成用の絶縁膜ＩＬ２とを、互いに異なる絶縁材料により形成した場合は、ステップＳ１７（絶縁膜ＩＬ６のエッチバック工程）で絶縁膜ＩＬ２をエッチングストッパとして機能させてから、エッチング条件を変えて、ステップＳ１８で絶縁膜ＩＬ２をエッチングすることもできる。この場合、ステップＳ１７とステップＳ１８とを別々の工程として行いやすくなる。
【００８２】
また、絶縁膜ＩＬ６と絶縁膜ＩＬ２とを互いに異なる絶縁材料により形成した場合でも、絶縁膜ＩＬ６のエッチング速度と絶縁膜ＩＬ２のエッチング速度とに大きな差が無ければ、ステップＳ１７（絶縁膜ＩＬ６のエッチバック工程）とステップＳ１８（絶縁膜ＩＬ２のエッチング工程）とを、エッチング条件を変えずに一連のエッチング工程として連続的に行うことも可能である。
【００８３】
次に、図１５に示されるように、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とをエッチングマスクとして用いて、導電膜ＣＤ１をエッチングする（図２のステップＳ１９）。
【００８４】
ここで、図１６は、図１５と同じ工程段階（ステップＳ１９を行った段階）を示す要部平面図であり、電極ＣＤ１ａと電極ＣＤ２ａと電極ＣＤ３ａの平面レイアウトが示されている。図１６は、平面図であるが、理解を簡単にするために、サイドウォールスペーサＳＷ１が形成されている平面領域と、サイドウォールスペーサＳＷ２が形成されている平面領域とに、それぞれ異なる向きのハッチングを付してある。なお、図１５は、図１６のＡ−Ａ線の断面図に対応している。
【００８５】
ステップＳ１９のエッチングにより、導電膜ＣＤ１は、凸状パターンＬＭ２およびその側壁上のサイドウォールスペーサＳＷ２で覆われていない部分が除去され、凸状パターンＬＭ２およびその側壁上のサイドウォールスペーサＳＷ２で覆われた部分が残存して電極ＣＤ１ａとなる。これにより、導電膜ＣＤ１は、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とを合わせたものと、ほぼ同じ平面形状にパターニングされた状態となり、このパターニングされた導電膜ＣＤ１が、電極ＣＤ１ａとなる。すなわち、導電膜ＣＤ１をステップＳ１９のエッチングでパターニングすることにより、導電膜ＣＤ１は、パターニングされた導電膜ＣＤ１からなる電極ＣＤ１ａとなる。電極ＣＤ１ａは、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とを合わせたものと、ほぼ同じ平面形状を有しており、電極ＣＤ１ａの外周（平面形状の外周）はサイドウォールスペーサＳＷ２に整合している。電極ＣＤ１ａは、容量素子の電極として機能するものである。ステップＳ１９のエッチングは、異方性エッチングが好ましく、例えば異方性のドライエッチングを用いることができる。
【００８６】
凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とをマスクとして用いて導電膜ＣＤ１をエッチングしてパターニングすることにより、電極ＣＤ２ａよりも大きな平面寸法の電極ＣＤ１ａを、フォトリソグラフィ工程を用いずに形成することができる。
【００８７】
ステップＳ１９では、絶縁膜ＩＬ１のエッチング速度よりも導電膜ＣＤ１のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１９では、導電膜ＣＤ１のエッチング速度よりも絶縁膜ＩＬ１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１９では、導電膜ＣＤ１よりも絶縁膜ＩＬ１がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１９では、絶縁膜ＩＬ１をエッチングストッパとして機能させることができる。ステップＳ１９のエッチング工程を行うことで、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とで覆われていない部分の導電膜ＣＤ１が除去され、導電膜ＣＤ１の除去領域では絶縁膜ＩＬ１が露出される。すなわち、電極ＣＤ１ａで覆われていない部分の絶縁膜ＩＬ１（すなわち凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とで覆われていない部分の絶縁膜ＩＬ１）が露出された状態になる。
【００８８】
また、ステップＳ１９（導電膜ＣＤ１のエッチング工程）では、導電膜ＣＤ１よりも絶縁膜ＩＬ４ａおよびサイドウォールスペーサＳＷ１，ＳＷ２がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１９で導電膜ＣＤ１をエッチングする際に、絶縁膜ＩＬ４ａおよびサイドウォールスペーサＳＷ１，ＳＷ２がエッチングされるのを抑制または防止することができる。
【００８９】
ステップＳ１９まで行った段階で、凸状パターンＬＭ２と、凸状パターンＬＭ２の側壁上のサイドウォールスペーサＳＷ２と、凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２の下の絶縁膜ＩＬ２ａおよび電極ＣＤ１ａとからなる凸状パターン（凸状構造体、積層パターン、積層膜パターン、積層体、積層構造体）ＬＭ３が、絶縁膜ＩＬ１上に形成された状態となる。
【００９０】
凸状パターンＬＭ３は、互いにほぼ同じ平面形状の電極ＣＤ１ａと絶縁膜ＩＬ２ａとの積層膜パターン上に、凸状パターンＬＭ２およびその側壁上のサイドウォールスペーサＳＷ２が積層された構成を有している。電極ＣＤ１ａと電極ＣＤ１ａ上の絶縁膜ＩＬ２ａとの積層膜パターンの平面形状は、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とを合わせたものの平面形状とほぼ同じである。すなわち、凸状パターンＬＭ３は、電極ＣＤ１ａと、電極ＣＤ１ａ上の絶縁膜ＩＬ２ａと、絶縁膜ＩＬ２ａ上の凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２との、積層体（積層パターン）である。凸状パターンＬＭ２は、電極ＣＤ２ａと、電極ＣＤ２ａ上の絶縁膜ＩＬ３ａと、絶縁膜ＩＬ３ａ上の凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１との、積層体である。凸状パターンＬＭ１は、電極ＣＤ３ａと電極ＣＤ３ａ上の絶縁膜ＩＬ４ａとの積層体である。
【００９１】
凸状パターンＬＭ３において、電極ＣＤ１ａと絶縁膜ＩＬ２ａとは互いにほぼ同じ平面形状を有して積層されており、電極ＣＤ２ａと絶縁膜ＩＬ３ａとは互いにほぼ同じ平面形状を有して積層されており、電極ＣＤ３ａと絶縁膜ＩＬ４ａとは互いにほぼ同じ平面形状を有して積層されている。そして、電極ＣＤ１ａと絶縁膜ＩＬ２ａとの積層膜は、凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とを合わせたものとほぼ同じ平面形状を有しており、電極ＣＤ２ａと絶縁膜ＩＬ３ａとの積層膜は、凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とを合わせたものとほぼ同じ平面形状を有している。
【００９２】
このようにして、絶縁膜ＩＬ１上に凸状パターンＬＭ３が形成されるが、凸状パターンＬＭ３は、容量素子用の電極（ここでは電極ＣＤ３ａ，ＣＤ２ａ，ＣＤ１ａ）を含んでいる。すなわち、凸状パターンＬＭ３において、電極ＣＤ１ａと、電極ＣＤ２ａと、電極ＣＤ１ａ，ＣＤ２ａ間の絶縁膜ＩＬ２ａとにより、容量素子（キャパシタ）ＣＰ２が形成され、電極ＣＤ２ａと、電極ＣＤ３ａと、電極ＣＤ２ａ，ＣＤ３ａ間の絶縁膜ＩＬ３ａとにより、容量素子（キャパシタ）ＣＰ１が形成される。つまり、電極ＣＤ１ａが容量素子ＣＰ２の下部電極として機能し、電極ＣＤ２ａが容量素子ＣＰ２の上部電極として機能し、電極ＣＤ１ａ，ＣＤ２ａ間の絶縁膜ＩＬ２ａが容量素子ＣＰ２の容量絶縁膜（誘電体膜）として機能する。また、電極ＣＤ２ａが容量素子ＣＰ１の下部電極として機能し、電極ＣＤ３ａが容量素子ＣＰ１の上部電極として機能し、電極ＣＤ２ａ，ＣＤ３ａ間の絶縁膜ＩＬ３ａが容量素子ＣＰ１の容量絶縁膜（誘電体膜）として機能する。このため、電極ＣＤ２ａは、容量素子ＣＰ１の下部電極と容量素子ＣＰ２の上部電極とを兼ねることになる。凸状パターンＬＭ３の最下層は、容量素子用の電極（ここでは電極ＣＤ１ａ）である。
【００９３】
次に、図１７に示されるように、半導体基板ＳＵＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ１上に、凸状パターンＬＭ３を覆うように、層間絶縁膜として絶縁膜（層間絶縁膜）ＩＬ７を形成する（図２のステップＳ２０）。
【００９４】
絶縁膜ＩＬ７は、例えば酸化シリコン膜とすることができるが、他の絶縁材料膜を用いることもできる。絶縁膜ＩＬ７は、種々の成膜法、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ７の膜厚（形成膜厚）は、凸状パターンＬＭ３の厚み（半導体基板ＳＵＢの主面に略垂直な方向の厚み）よりも厚くすることが好ましい。絶縁膜ＩＬ７の形成後、必要に応じて、絶縁膜ＩＬ７の上面をＣＭＰ法で研磨するなどして絶縁膜ＩＬ７の上面の平坦性を高める（すなわち絶縁膜ＩＬ７の上面を平坦化する）。
【００９５】
次に、図１８に示されるように、絶縁膜ＩＬ７上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ７をドライエッチングすることにより、絶縁膜ＩＬ７にコンタクトホール（貫通孔、孔）ＣＴを形成する（図２のステップＳ２１）。コンタクトホールＣＴは、絶縁膜ＩＬ７を貫通するように形成される。
【００９６】
ここで、図１９は、図１８と同じ工程段階（ステップＳ２１を行った段階）を示す要部平面図であり、電極ＣＤ１ａと電極ＣＤ２ａと電極ＣＤ３ａとコンタクトホールＣＴ１，ＣＴ２，ＣＴ３の平面レイアウトが示されている。なお、図１８は、図１９のＡ−Ａ線の断面図に対応している。
【００９７】
コンタクトホールＣＴは複数形成され、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３を含んでいる。
【００９８】
コンタクトホールＣＴ１は、平面視で電極ＣＤ３ａに内包される位置（従って凸状パターンＬＭ１に内包される位置）に形成される。つまり、コンタクトホールＣＴ１は、電極ＣＤ３ａ上に形成される。このため、コンタクトホールＣＴ１は、絶縁膜ＩＬ７と絶縁膜ＩＬ４ａとを貫通し、底部で電極ＣＤ３ａを露出する。コンタクトホールＣＴ１から電極ＣＤ１ａ，ＣＤ２ａは露出しない。
【００９９】
コンタクトホールＣＴ２は、平面視でサイドウォールスペーサＳＷ１に内包される位置に形成される。すなわち、コンタクトホールＣＴ２は、平面視で、電極ＣＤ２ａに内包されるが、電極ＣＤ３ａには重ならない位置に形成される。つまり、コンタクトホールＣＴ２は、電極ＣＤ３ａに平面視で重ならない部分の電極ＣＤ２ａ上に形成される。このため、コンタクトホールＣＴ２は、絶縁膜ＩＬ７とサイドウォールスペーサＳＷ１と絶縁膜ＩＬ３ａとを貫通し、底部で電極ＣＤ２ａを露出する。コンタクトホールＣＴ２から電極ＣＤ１ａ，ＣＤ３ａは露出しない。
【０１００】
コンタクトホールＣＴ３は、平面視でサイドウォールスペーサＳＷ２に内包される位置に形成される。すなわち、コンタクトホールＣＴ３は、平面視で、電極ＣＤ１ａに内包されるが、電極ＣＤ２ａ，ＣＤ３ａには重ならない位置に形成される。つまり、コンタクトホールＣＴ３は、電極ＣＤ２ａに平面視で重ならない部分の電極ＣＤ１ａ上に形成される。このため、コンタクトホールＣＴ３は、絶縁膜ＩＬ７とサイドウォールスペーサＳＷ２と絶縁膜ＩＬ２ａとを貫通し、底部で電極ＣＤ１ａを露出する。コンタクトホールＣＴ３から電極ＣＤ２ａ，ＣＤ３ａは露出しない。
【０１０１】
コンタクトホールＣＴ２の直径は、サイドウォールスペーサＳＷ１の上記幅Ｗ１以下となるようにし、平面視で、コンタクトホールＣＴ２が電極ＣＤ３ａに重ならずかつ電極ＣＤ２ａからコンタクトホールＣＴ２がはみ出さないようにする。また、コンタクトホールＣＴ３の直径は、サイドウォールスペーサＳＷ２の上記幅Ｗ２以下となるようにし、平面視で、コンタクトホールＣＴ３が電極ＣＤ２ａ，ＣＤ３ａに重ならずかつ電極ＣＤ１ａからコンタクトホールＣＴ３がはみ出さないようにする。この条件を満たすように、コンタクトホールＣＴの直径と、絶縁膜ＩＬ５，ＩＬ６の堆積膜厚とを設定すればよい。例えば、上記ステップＳ１２での絶縁膜ＩＬ５の堆積膜厚と、上記ステップＳ１６での絶縁膜ＩＬ６の堆積膜厚とを、それぞれ５００ｎｍ程度とし、コンタクトホールＣＴの直径を、例えば３００ｎｍ程度とすることができる。
【０１０２】
次に、図２０に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図２のステップＳ２２）。すなわち、ステップＳ２２で、コンタクトホールＣＴ内に導電性のプラグＰＧを埋め込む。プラグＰＧは、例えば次のようにして形成することができる。
【０１０３】
プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ７上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（絶縁膜ＩＬ７上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ７の上面が露出し、絶縁膜ＩＬ７のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図２０では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
【０１０４】
複数のコンタクトホールＣＴのそれぞれにプラグＰＧが埋め込まれるため、プラグＰＧは複数形成される。プラグＰＧのうち、コンタクトホールＣＴ１に埋め込まれたプラグＰＧをプラグＰＧ１と称し、コンタクトホールＣＴ２に埋め込まれたプラグＰＧをプラグＰＧ２と称し、コンタクトホールＣＴ３に埋め込まれたプラグＰＧをプラグＰＧ３と称することとする。
【０１０５】
コンタクトホールＣＴ１に埋め込まれたプラグＰＧ１は、その底部で電極ＣＤ３ａに接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧ１を通じて、電極ＣＤ３ａに所望の電位を供給することが可能となる。また、コンタクトホールＣＴ２に埋め込まれたプラグＰＧ２は、その底部で電極ＣＤ２ａに接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧ２を通じて、電極ＣＤ２ａに所望の電位を供給することが可能となる。また、コンタクトホールＣＴ３に埋め込まれたプラグＰＧ３は、その底部で電極ＣＤ１ａに接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧ３を通じて、電極ＣＤ１ａに所望の電位を供給することが可能となる。
【０１０６】
次に、図２１に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ７上に、配線Ｍ１を形成する（図２のステップＳ２３）。
【０１０７】
配線Ｍ１は、例えば、プラグＰＧが埋め込まれた絶縁膜ＩＬ７上に配線形成用の導電膜を形成してから、この導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、形成することができる。配線Ｍ１は、アルミニウムを主体としたアルミニウム配線、あるいはタングステンを主体としたタングステン配線などとすることができる。
【０１０８】
また、本実施の形態では、プラグＰＧと配線Ｍ１とを別々に形成したが、他の形態として、プラグＰＧと配線Ｍ１とを一体化して形成することもできる。この場合、ステップＳ２１で図１８のようにコンタクトホールＣＴを形成した後、コンタクトホールＣＴを埋めるように絶縁膜ＩＬ７上に導電膜（例えばアルミニウム膜など）を形成してから、その導電膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、コンタクトホールＣＴ内の導電膜からなるプラグＰＧとコンタクトホールＣＴ外の導電膜からなる配線Ｍ１とが一体的に形成された構造を得ることができる。
【０１０９】
また、更に他の形態として、配線Ｍ１をダマシン法により形成することもできる。この場合、配線Ｍ１は、埋込銅配線などとすることができる。配線Ｍ１をダマシン法で形成する場合は、例えば、まず、プラグＰＧが埋め込まれた絶縁膜ＩＬ７上に配線形成用の絶縁膜を形成してから、この絶縁膜に配線溝を形成し、この配線溝内を埋め込むように配線用の銅を主体とする導電膜を形成し、その後、配線溝の外部の導電膜を除去することで、配線Ｍ１として埋込銅配線を形成することができる。
【０１１０】
また、図２１では、プラグＰＧ１とプラグＰＧ３とを配線Ｍ１を介して電気的に接続し、プラグＰＧ２には他の配線Ｍ１（プラグＰＧ１，ＰＧ３に接続されていない配線Ｍ１）を接続している。このため、電極ＣＤ３ａと電極ＣＤ１ａとが、プラグＰＧ１，ＰＧ３および配線Ｍ１を介して電気的に接続される。従って、配線Ｍ１からプラグＰＧ１，ＰＧ３を通じて電極ＣＤ３ａと電極ＣＤ１ａとに同じ電位が供給される。この場合、電極ＣＤ３ａと電極ＣＤ１ａとにより一方の電極が形成され、電極ＣＤ２ａにより他方の電極が形成された、大容量の容量素子が形成されることになる。すなわち、容量素子ＣＰ１，ＣＰ２を並列に接続して、大容量の容量素子を形成することができる。
【０１１１】
他の形態として、プラグＰＧ１に接続する配線Ｍ１と、プラグＰＧ２に接続する配線Ｍ１と、プラグＰＧ３に接続する配線Ｍ１とを、それぞれ別個のパターンとすることもできる。この場合、電極ＣＤ１ａ，ＣＤ２ａ，ＣＤ３ａにそれぞれ異なる電位を供給できるようになり、容量素子ＣＰ１と容量素子ＣＰ２とを別々に使用することができる。
【０１１２】
その後、更に、上層の層間絶縁膜や配線を形成することもできるが、ここでは図示およびその説明は省略する。
【０１１３】
＜半導体装置の構造について＞
上述のようにして製造された本実施の形態の半導体装置の構造について、図２１および図２２などを参照して説明する。
【０１１４】
図２２は、上述のようにして製造された本実施の形態の半導体装置の要部平面図である。図２２には、電極ＣＤ１ａ，ＣＤ２ａ，ＣＤ３ａ、絶縁膜ＩＬ２ａ，ＩＬ３ａ，ＩＬ４ａ、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３およびプラグＰＧ１，ＰＧ２，ＰＧ３の平面レイアウトが示されている。なお、上記図２１は、図２２のＡ１−Ａ１線の断面図に対応している。
【０１１５】
本実施の形態の半導体装置は、容量素子を有する半導体装置であり、半導体基板ＳＵＢ上に設けた絶縁膜ＩＬ１上に容量素子が形成されている。本実施の形態では、絶縁膜ＩＬ１上に複数の容量素子（ここでは容量素子ＣＰ１，ＣＰ２）が積層されている。
【０１１６】
具体的には、図２１に示されるように、半導体基板ＳＵＢ上に絶縁膜ＩＬ１が形成されており、この絶縁膜ＩＬ１上に、電極ＣＤ１ａと絶縁膜ＩＬ２ａと電極ＣＤ２ａと絶縁膜ＩＬ３ａと電極ＣＤ３ａと絶縁膜ＩＬ４ａとが下から順に積層（形成）されている。
【０１１７】
電極ＣＤ２ａ，ＣＤ３ａと電極ＣＤ２ａ，ＣＤ３ａ間の絶縁膜ＩＬ３ａとにより容量素子ＣＰ１が形成され、電極ＣＤ２ａは容量素子ＣＰ１の一方の電極（ここでは下部電極）として機能し、電極ＣＤ３ａは容量素子ＣＰ１の他方の電極（ここでは上部電極）として機能し、絶縁膜ＩＬ３ａは容量素子ＣＰ１の容量絶縁膜（誘電体膜）として機能する。また、電極ＣＤ１ａ，ＣＤ２ａと電極ＣＤ１ａ，ＣＤ２ａ間の絶縁膜ＩＬ２ａとにより容量素子ＣＰ２が形成され、電極ＣＤ１ａは容量素子ＣＰ２の一方の電極（ここでは下部電極）として機能し、電極ＣＤ２ａは容量素子ＣＰ２の他方の電極（ここでは上部電極）として機能し、絶縁膜ＩＬ２ａは容量素子ＣＰ２の容量絶縁膜（誘電体膜）として機能する。電極ＣＤ２ａは、容量素子ＣＰ１の下部電極と容量素子ＣＰ２の上部電極とを兼ねている。
【０１１８】
図２１および図２２からわかるように、電極ＣＤ１ａと絶縁膜ＩＬ２ａとは、ほぼ同じ平面形状を有して重なっており、電極ＣＤ２ａと絶縁膜ＩＬ３ａとは、ほぼ同じ平面形状を有して重なっており、電極ＣＤ３ａと絶縁膜ＩＬ４ａとは、ほぼ同じ平面形状を有して重なっている。しかしながら、電極ＣＤ１ａと電極ＣＤ２ａと電極ＣＤ３ａとは、平面寸法（平面積）が相違しており、電極ＣＤ３ａは、電極ＣＤ２ａよりも平面寸法（平面積）が小さく、かつ電極ＣＤ２ａに平面視で内包されており、電極ＣＤ２ａは、電極ＣＤ１ａよりも平面寸法（平面積）が小さく、かつ電極ＣＤ１ａに平面視で内包されている。
【０１１９】
上記図１６、図２１および図２２からも分かるように、電極ＣＤ２ａの平面形状は、電極ＣＤ３ａとサイドウォールスペーサＳＷ１とを合わせたものの平面形状と同じである。すなわち、平面視において、電極ＣＤ２ａのうち、電極ＣＤ３ａと重なっていない部分（すなわち電極ＣＤ２ａの外周部）上に、サイドウォールスペーサＳＷ１が形成されている。このため、電極ＣＤ２ａは、サイドウォールスペーサＳＷ１の分だけ電極ＣＤ３ａよりも大きな平面形状（平面積）を有している。これは、電極ＣＤ３ａを含む（より特定的には最下層に電極ＣＤ３ａを有する）凸状パターンＬＭ１とその側壁上のサイドウォールスペーサＳＷ１とをエッチングマスクとして用いて導電膜ＣＤ２をエッチング（パターニング）して電極ＣＤ２ａを形成したためである。
【０１２０】
また、電極ＣＤ１ａの平面形状は、電極ＣＤ２ａとサイドウォールスペーサＳＷ２とを合わせたものの平面形状と同じである。すなわち、平面視において、電極ＣＤ１ａのうち、電極ＣＤ２ａと重なっていない部分（すなわち電極ＣＤ１ａの外周部）上に、サイドウォールスペーサＳＷ２が形成されている。このため、電極ＣＤ１ａは、サイドウォールスペーサＳＷ２の分だけ電極ＣＤ２ａよりも大きな平面形状（平面積）を有している。これは、電極ＣＤ２ａを含む（より特定的には最下層に電極ＣＤ２ａを有する）凸状パターンＬＭ２とその側壁上のサイドウォールスペーサＳＷ２とをエッチングマスクとして用いて導電膜ＣＤ１をエッチング（パターニング）して電極ＣＤ１ａを形成したためである。
【０１２１】
また、別の見方をすると、電極ＣＤ３ａと電極ＣＤ３ａ上の絶縁膜ＩＬ４ａとの積層膜を、凸状パターンＬＭ１とみなすことができる。凸状パターンＬＭ１は、電極ＣＤ３ａを含んでいるが、より特定的には、凸状パターンＬＭ１の最下層は、電極ＣＤ３ａで構成されている。
【０１２２】
このような見方をすると、絶縁膜ＩＬ２ａ上に、容量素子ＣＰ１用の電極ＣＤ２ａが形成され、電極ＣＤ２ａ上に、容量素子ＣＰ１の容量絶縁膜用の絶縁膜ＩＬ３ａが形成され、絶縁膜ＩＬ３ａ上に、容量素子ＣＰ１用の電極ＣＤ３ａを含む凸状パターンＬＭ１が形成された状態となっている。凸状パターンＬＭ１の側壁には側壁絶縁膜としてサイドウォールスペーサＳＷ１が形成されており、電極ＣＤ２ａの外周は、サイドウォールスペーサＳＷ１に整合して形成されている。電極ＣＤ２ａと絶縁膜ＩＬ３ａとは同じ平面形状を有しており、電極ＣＤ２ａと絶縁膜ＩＬ３ａとの積層膜は、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１に覆われており、電極ＣＤ２ａと絶縁膜ＩＬ３ａとの積層膜の外周は、サイドウォールスペーサＳＷ１に整合している。
【０１２３】
そして、電極ＣＤ３ａは、電極ＣＤ２ａに平面視で内包されており、電極ＣＤ３ａの外周と電極ＣＤ２ａの外周との間の距離は、電極ＣＤ３ａの各辺で同じである。すなわち、電極ＣＤ３ａの外周を構成する電極ＣＤ３ａの各辺と電極ＣＤ２ａの外周を構成する電極ＣＤ２ａの各辺との間の距離は、それぞれ同じである。このため、図２２に示される、平面視でサイドウォールスペーサＳＷ１を挟んだ電極ＣＤ３ａの辺と電極ＣＤ２ａの辺との間の距離Ｌ１，Ｌ２，Ｌ３，Ｌ４は、電極ＣＤ３ａのいずれの辺でも同じである（すなわちＬ１＝Ｌ２＝Ｌ３＝Ｌ４）。これは、凸状パターンＬＭ１の側壁上に形成されたサイドウォールスペーサＳＷ１の幅（半導体基板ＳＵＢの主面に略平行でかつサイドウォールスペーサＳＷ１の延在方向に略垂直な方向の幅）が、凸状パターンＬＭ１の平面形状の各辺でほぼ同じためである。
【０１２４】
また、電極ＣＤ２ａと電極ＣＤ２ａ上の絶縁膜ＩＬ３ａとの積層膜と、絶縁膜ＩＬ３ａ上の凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１とを合わせたものを、凸状パターンＬＭ２とみなすことができる。凸状パターンＬＭ２は、電極ＣＤ２ａを含んでいるが、より特定的には、凸状パターンＬＭ２の最下層は、電極ＣＤ２ａで構成されている。
【０１２５】
このような見方をすると、絶縁膜ＩＬ１上に、容量素子ＣＰ２用の電極ＣＤ１ａが形成され、電極ＣＤ１ａ上に、容量素子ＣＰ２の容量絶縁膜用の絶縁膜ＩＬ２ａが形成され、絶縁膜ＩＬ２ａ上に、容量素子ＣＰ２用の電極ＣＤ２ａを含む凸状パターンＬＭ２が形成された状態となっている。凸状パターンＬＭ２の側壁には側壁絶縁膜としてサイドウォールスペーサＳＷ２が形成されており、電極ＣＤ１ａの外周は、サイドウォールスペーサＳＷ２に整合して形成されている。電極ＣＤ１ａと絶縁膜ＩＬ２ａとは同じ平面形状を有しており、電極ＣＤ１ａと絶縁膜ＩＬ２ａとの積層膜は、凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２に覆われており、電極ＣＤ１ａと絶縁膜ＩＬ２ａとの積層膜の外周は、サイドウォールスペーサＳＷ２に整合している。
【０１２６】
そして、電極ＣＤ２ａは、電極ＣＤ１ａに平面視で内包されており、電極ＣＤ２ａの外周と電極ＣＤ１ａの外周との間の距離は、電極ＣＤ２ａの各辺で同じである。すなわち、電極ＣＤ２ａの外周を構成する電極ＣＤ２ａの各辺と電極ＣＤ１ａの外周を構成する電極ＣＤ１ａの各辺との間の距離は、それぞれ同じである。このため、図２２に示される、平面視でサイドウォールスペーサＳＷ２を挟んだ電極ＣＤ２ａの辺と電極ＣＤ１ａの辺との間の距離Ｌ５，Ｌ６，Ｌ７，Ｌ８は、電極ＣＤ２ａのいずれの辺でも同じである（すなわちＬ５＝Ｌ６＝Ｌ７＝Ｌ８）。これは、凸状パターンＬＭ２の側壁上に形成されたサイドウォールスペーサＳＷ２の幅（半導体基板ＳＵＢの主面に略平行でかつサイドウォールスペーサＳＷ２の延在方向に略垂直な方向の幅）が、凸状パターンＬＭ２の平面形状の各辺でほぼ同じためである。
【０１２７】
また、電極ＣＤ３ａに接続するためのコンタクトホールＣＴ１は、電極ＣＤ３ａ上に形成されている。コンタクトホールＣＴ１は、絶縁膜ＩＬ７および絶縁膜ＩＬ４ａを貫通するように形成されている。コンタクトホールＣＴ１内に形成された（埋め込まれた）導電性のプラグＰＧ１は、電極ＣＤ３ａに接して電気的に接続されている。
【０１２８】
電極ＣＤ２ａに接続するためのコンタクトホールＣＴ２は、電極ＣＤ２ａのうち、平面視で電極ＣＤ３ａに重ならない部分の電極ＣＤ２ａ上に形成されている。すなわち、サイドウォールスペーサＳＷ１に平面視で内包される位置に、コンタクトホールＣＴ２が形成される。このため、コンタクトホールＣＴ２は、絶縁膜ＩＬ７、サイドウォールスペーサＳＷ１および絶縁膜ＩＬ３ａを貫通するように形成されている。コンタクトホールＣＴ２内に形成された（埋め込まれた）導電性のプラグＰＧ２は、電極ＣＤ２ａに接して電気的に接続されている。
【０１２９】
電極ＣＤ２ａの平面寸法（平面積）が、サイドウォールスペーサＳＷ１の分だけ電極ＣＤ３ａよりも大きくなり、平面視で電極ＣＤ３ａに重ならない部分の電極ＣＤ２ａ上にコンタクトホールＣＴ２を形成することにより、電極ＣＤ３ａが邪魔になることなく、電極ＣＤ２ａを露出するコンタクトホールＣＴ２を形成することができる。このため、コンタクトホールＣＴ２から電極ＣＤ３ａが露出することなく電極ＣＤ２ａを的確に露出させることができ、従って、コンタクトホールＣＴ２に埋め込んだプラグＰＧ２を、電極ＣＤ３ａに接触させることなく、電極ＣＤ２ａに的確に接続することができる。
【０１３０】
電極ＣＤ１ａに接続するためのコンタクトホールＣＴ３は、電極ＣＤ１ａのうち、平面視で電極ＣＤ２ａに重ならない部分の電極ＣＤ１ａ上に形成されている。すなわち、サイドウォールスペーサＳＷ２に平面視で内包される位置に、コンタクトホールＣＴ３が形成される。このため、コンタクトホールＣＴ３は、絶縁膜ＩＬ７、サイドウォールスペーサＳＷ２および絶縁膜ＩＬ２ａを貫通するように形成されている。コンタクトホールＣＴ３内に形成された（埋め込まれた）導電性のプラグＰＧ３は、電極ＣＤ１ａに接して電気的に接続されている。
【０１３１】
電極ＣＤ１ａの平面寸法（平面積）が、サイドウォールスペーサＳＷ２の分だけ電極ＣＤ２ａよりも大きくなり、平面視で電極ＣＤ２ａに重ならない部分の電極ＣＤ１ａ上にコンタクトホールＣＴ３を形成することにより、電極ＣＤ２ａが邪魔になることなく、電極ＣＤ１ａを露出するコンタクトホールＣＴ３を形成することができる。このため、コンタクトホールＣＴ３から電極ＣＤ２ａが露出することなく電極ＣＤ１ａを的確に露出させることができ、従って、コンタクトホールＣＴ３に埋め込んだプラグＰＧ３を、電極ＣＤ２ａに接触させることなく、電極ＣＤ１ａに的確に接続することができる。
【０１３２】
＜本実施の形態の主要な特徴について＞
容量素子を有する半導体装置を製造する場合、容量素子を構成する電極を形成するために、電極用の導電膜をパターニングする必要がある。このパターニング工程を、フォトリソグラフィ法を用いて行うと、パターニング工程の数だけ、フォトリソグラフィ工程（具体的にはフォトレジスト層の塗布工程、露光工程および現像工程）が必要となる。フォトリソグラフィ工程の増加は、半導体装置の製造コストの増加につながるため、できるだけフォトリソグラフィ工程数を抑制することが望まれる。
【０１３３】
また、容量素子を有する半導体装置においては、容量素子形成領域について、単位面積当たりの容量を大きくすることができれば、容量素子形成領域の平面積を縮小でき、半導体装置の小型化（小面積化）を図ることができる。半導体装置の容量素子形成領域において、単位面積当たりの容量を高くする手法として、複数の容量素子を積層する手法は好適である。複数の容量素子を積層する手法を採用すれば、容量絶縁膜を薄くしたり誘電率を高めたりしなくとも単位面積当たりの容量を高くすることができるため、容量素子の信頼性を向上することができる。
【０１３４】
しかしながら、半導体基板上に複数の容量素子を積層する場合、積層される電極の数が増加するため、パターニング工程の数も増加する。このため、フォトリソグラフィ工程数が増加し、それによって、半導体装置の製造コストが増加してしまう。
【０１３５】
つまり、容量素子の電極を積層する場合、積層される電極の数だけ電極形成用の導電膜をパターニングするためのフォトリソグラフィ工程が必要となり、フォトリソグラフィ工程数の増加が半導体装置の製造コストの増加につながってしまう。
【０１３６】
このため、容量素子を有する半導体装置を製造するに際して、フォトリソグラフィ工程数を抑制しながら、半導体基板上に容量素子を形成することが望まれる。
【０１３７】
本実施の形態では、フォトリソグラフィ工程を用いずに容量素子の電極用の導電膜ＣＤ２をパターニングして容量素子の電極ＣＤ２ａを形成し、また、フォトリソグラフィ工程を用いずに容量素子の電極用の導電膜ＣＤ１をパターニングして容量素子の電極ＣＤ１ａを形成している。
【０１３８】
すなわち、まず、導電膜（容量素子の第２電極形成用の導電膜）と、その導電膜上に形成された絶縁膜（容量素子の容量絶縁膜用の絶縁膜）と、その絶縁膜上に形成されかつ容量素子の第１電極を含む凸状パターン（ここでは凸状パターンＬＭ１またはＬＭ２に対応）とを有する構造体を、半導体基板ＳＵＢ上に形成する。それから、その凸状パターンを覆うように他の絶縁膜（側壁絶縁膜形成用の絶縁膜）を形成してから、それ（側壁絶縁膜形成用の絶縁膜）をエッチバックして、凸状パターンの側壁上に側壁絶縁膜（ここではサイドウォールスペーサＳＷ１またはＳＷ２に対応）を形成する。その後、凸状パターンおよび側壁絶縁膜をマスクとして導電膜（容量素子の第２電極形成用の導電膜）をエッチングしてパターニングすることで、容量素子の第２電極を形成する。フォトリソグラフィ工程を用いずに形成した側壁絶縁膜をエッチングマスクとして用いることで、第１電極よりも大きな平面寸法の第２電極を、フォトリソグラフィ工程を用いずに形成することができる。これにより、容量素子形成に伴うフォトリソグラフィ工程数を抑制することができ、半導体装置の製造コストを低減することができる。第１電極と第２電極との間の絶縁膜（容量素子の容量絶縁膜用の絶縁膜）が、容量素子の容量絶縁膜となる。
【０１３９】
以下、具体的に説明する。
【０１４０】
すなわち、本実施の形態では、まず、絶縁膜ＩＬ１と、絶縁膜ＩＬ１上に形成された導電膜ＣＤ１と、導電膜ＣＤ１上に形成された絶縁膜ＩＬ２と、絶縁膜ＩＬ２上に形成された導電膜ＣＤ２と、導電膜ＣＤ２上に形成された絶縁膜ＩＬ３と、絶縁膜ＩＬ３上に形成された凸状パターンＬＭ１とを有する構造体を、半導体基板ＳＵＢ上に形成する（図７に対応）。この凸状パターンＬＭ１は、容量素子ＣＰ１用の電極ＣＤ３ａを含んでいる。それから、絶縁膜ＩＬ３上に、凸状パターンＬＭ１を覆うように、絶縁膜ＩＬ５を形成する（図８に対応）。それから、絶縁膜ＩＬ５をエッチバックして、凸状パターンＬＭ１の側壁上に側壁絶縁膜として絶縁膜ＩＬ５からなるサイドウォールスペーサＳＷ１を形成する（図９に対応）。それから、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１をマスクとして、絶縁膜ＩＬ３をエッチングする（図１０に対応）。それから、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１をマスクとして、導電膜ＣＤ２をエッチングする（図１１に対応）。この際、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１で覆われない部分の導電膜ＣＤ２が除去され、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１の下に残存する導電膜ＣＤ２により、容量素子ＣＰ１用の電極ＣＤ２ａが形成される。電極ＣＤ３ａと電極ＣＤ２ａとの間の絶縁膜ＩＬ３ａ（ＩＬ３）が、容量素子ＣＰ１の容量絶縁膜として機能する。
【０１４１】
凸状パターンＬＭ１を形成した後は、フォトリソグラフィ工程を用いずに、絶縁膜ＩＬ５の形成（堆積）およびエッチバックにより、凸状パターンＬＭ１の側壁上にサイドウォールスペーサＳＷ１を形成し、凸状パターンＬＭ１とサイドウォールスペーサＳＷ１とをエッチングマスクとして用いて導電膜ＣＤ２をエッチング（パターニング）することにより、電極ＣＤ２ａを形成している。このため、サイドウォールスペーサＳＷ１の分だけ凸状パターンＬＭ１よりも大きな平面形状（平面積）の電極ＣＤ２ａを、フォトリソグラフィ工程を用いずに形成することができる。従って、サイドウォールスペーサＳＷ１の分だけ電極ＣＤ３ａよりも大きな平面形状（平面積）の電極ＣＤ２ａを、フォトリソグラフィ工程を用いずに形成することができる。
【０１４２】
また、導電膜ＣＤ２をエッチング（パターニング）することにより電極ＣＤ２ａを形成した図１１の状態は、絶縁膜ＩＬ１と、絶縁膜ＩＬ１上に形成された導電膜ＣＤ１と、導電膜ＣＤ１上に形成された絶縁膜ＩＬ２と、絶縁膜ＩＬ２上に形成された凸状パターンＬＭ２とを有する構造体を、半導体基板ＳＵＢ上に形成した状態とみなすことができる。この凸状パターンＬＭ２は、容量素子ＣＰ２用の電極ＣＤ２ａを含んでいる。それから、絶縁膜ＩＬ２上に、凸状パターンＬＭ２を覆うように、絶縁膜ＩＬ６を形成する（図１２に対応）。それから、絶縁膜ＩＬ６をエッチバックして、凸状パターンＬＭ２の側壁上に側壁絶縁膜として絶縁膜ＩＬ６からなるサイドウォールスペーサＳＷ２を形成する（図１３に対応）。それから、凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２をマスクとして、絶縁膜ＩＬ２をエッチングする（図１４に対応）。それから、凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２をマスクとして、導電膜ＣＤ１をエッチングする（図１５に対応）。この際、凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２で覆われない部分の導電膜ＣＤ１が除去され、凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２の下に残存する導電膜ＣＤ１により、容量素子ＣＰ２用の電極ＣＤ１ａが形成される。電極ＣＤ２ａと電極ＣＤ１ａとの間の絶縁膜ＩＬ２ａ（ＩＬ２）が、容量素子ＣＰ２の容量絶縁膜として機能する。
【０１４３】
凸状パターンＬＭ２を形成した後は、フォトリソグラフィ工程を用いずに、絶縁膜ＩＬ６の形成（堆積）およびエッチバックにより、凸状パターンＬＭ２の側壁上にサイドウォールスペーサＳＷ２を形成し、凸状パターンＬＭ２とサイドウォールスペーサＳＷ２とをエッチングマスクとして用いて導電膜ＣＤ１をエッチング（パターニング）することにより、電極ＣＤ１ａを形成している。このため、サイドウォールスペーサＳＷ２の分だけ凸状パターンＬＭ２よりも大きな平面形状（平面積）の電極ＣＤ１ａを、フォトリソグラフィ工程を用いずに形成することができる。従って、サイドウォールスペーサＳＷ２の分だけ電極ＣＤ２ａよりも大きな平面形状（平面積）の電極ＣＤ１ａを、フォトリソグラフィ工程を用いずに形成することができる。
【０１４４】
このように、サイドウォールスペーサＳＷ１の分だけ電極ＣＤ３ａよりも大きな平面形状（平面積）の電極ＣＤ２ａと、サイドウォールスペーサＳＷ２の分だけ電極ＣＤ２ａよりも大きな平面形状（平面積）の電極ＣＤ１ａとを、フォトリソグラフィ工程を用いずに形成することができる。このため、導電膜ＣＤ２，ＣＤ１から容量素子の電極ＣＤ２ａ，ＣＤ１ａを形成するのに、フォトリソグラフィ工程を用いなくて済むため、フォトリソグラフィ工程数を抑制することができる。このため、半導体装置の製造コストを低減することができる。
【０１４５】
電極ＣＤ３ａに接続するためのコンタクトホールＣＴ１は、電極ＣＤ３ａ上に形成され、コンタクトホールＣＴ１内に形成された（埋め込まれた）導電性のプラグＰＧ１は、電極ＣＤ３ａに接して電気的に接続される。
【０１４６】
また、電極ＣＤ２ａに接続するためのコンタクトホールＣＴ２は、電極ＣＤ２ａのうち、平面視で電極ＣＤ３ａに重ならない部分の電極ＣＤ２ａ上に形成され、コンタクトホールＣＴ２内に形成された（埋め込まれた）導電性のプラグＰＧ２は、電極ＣＤ２ａに接して電気的に接続される。すなわち、電極ＣＤ２ａに接続するためのコンタクトホールＣＴ２は、サイドウォールスペーサＳＷ１に平面視で内包される位置に形成する。これにより、電極ＣＤ３ａが邪魔になることなく、コンタクトホールＣＴ２（電極ＣＤ２ａを露出するコンタクトホールＣＴ２）を形成することができる。つまり、サイドウォールスペーサＳＷ１の分だけ電極ＣＤ３ａよりも大きな平面形状（平面積）の電極ＣＤ２ａをフォトリソグラフィ工程を用いずに形成できるため、電極ＣＤ３ａが邪魔になることなく、電極ＣＤ２ａに接続するためのコンタクトホールＣＴ２を形成することができる。このため、コンタクトホールＣＴ２から電極ＣＤ３ａが露出することなく電極ＣＤ２ａを的確に露出させることができ、従って、コンタクトホールＣＴ２に埋め込んだプラグＰＧ２を、電極ＣＤ３ａに接触させることなく、電極ＣＤ２ａに的確に接続することができる。
【０１４７】
また、電極ＣＤ１ａに接続するためのコンタクトホールＣＴ３は、電極ＣＤ１ａのうち、平面視で電極ＣＤ２ａに重ならない部分の電極ＣＤ１ａ上に形成され、コンタクトホールＣＴ３内に形成された（埋め込まれた）導電性のプラグＰＧ３は、電極ＣＤ１ａに接して電気的に接続される。すなわち、電極ＣＤ１ａに接続するためのコンタクトホールＣＴ３は、サイドウォールスペーサＳＷ２に平面視で内包される位置に形成する。これにより、電極ＣＤ２ａが邪魔になることなく、コンタクトホールＣＴ１（電極ＣＤ１ａを露出するコンタクトホールＣＴ１）を形成することができる。つまり、サイドウォールスペーサＳＷ２の分だけ電極ＣＤ２ａよりも大きな平面形状（平面積）の電極ＣＤ１ａをフォトリソグラフィ工程を用いずに形成できるため、電極ＣＤ３ａ，ＣＤ２ａが邪魔になることなく、電極ＣＤ１ａに接続するためのコンタクトホールＣＴ１を形成することができる。このため、コンタクトホールＣＴ３から電極ＣＤ２ａが露出することなく電極ＣＤ１ａを的確に露出させることができ、従って、コンタクトホールＣＴ３に埋め込んだプラグＰＧ３を、電極ＣＤ２ａに接触させることなく、電極ＣＤ１ａに的確に接続することができる。
【０１４８】
このように、本実施の形態では、導電膜ＣＤ３をパターニングして電極ＣＤ３ａを形成するのに、フォトリソグラフィ工程（上記フォトレジストパターンＰＲ１を形成するフォトリソグラフィ工程）を用いているが、導電膜ＣＤ２をパターニングして電極ＣＤ２ａを形成するのに、フォトリソグラフィ工程を用いずに済む。また、導電膜ＣＤ１をパターニングして電極ＣＤ１ａを形成するのに、フォトリソグラフィ工程を用いなくて済む。そして、フォトリソグラフィ工程を用いずに形成した電極ＣＤ２ａを、サイドウォールスペーサＳＷ１の分だけ電極ＣＤ３ａよりも大きな平面形状（平面積）とすることができ、また、フォトリソグラフィ工程を用いずに形成した電極ＣＤ１ａを、サイドウォールスペーサＳＷ２の分だけ電極ＣＤ２ａよりも大きな平面形状（平面積）とすることができる。このため、フォトリソグラフィ工程数を低減しながら、電極ＣＤ３ａに接続するためのコンタクトホールＣＴ１と、電極ＣＤ２ａに接続するためのコンタクトホールＣＴ２と、電極ＣＤ１ａに接続するためのコンタクトホールＣＴ３とを的確に形成することができる。このため、半導体装置の製造コストを低減することができる。また、半導体装置を製造しやすくなる。
【０１４９】
また、電極ＣＤ３ａの各辺と電極ＣＤ２ａの各辺との間の上記距離Ｌ１，Ｌ２，Ｌ３，Ｌ４は、絶縁膜ＩＬ５の堆積膜厚などにより制御することができ、電極ＣＤ２ａの各辺と電極ＣＤ１ａの各辺との間の上記距離Ｌ５，Ｌ６，Ｌ７，Ｌ８は、絶縁膜ＩＬ６の堆積膜厚などにより制御することができる。このため、電極ＣＤ１ａ，ＣＤ２ａ，ＣＤ３ａについて、フォトリソグラフィ工程の露光で用いるフォトマスクの位置ずれなどを見越したマージンを設定しなくてもよくなり、半導体装置の設計や製造がしやすくなる。
【０１５０】
（実施の形態２）
上記実施の形態１では、半導体基板ＳＵＢ上に、容量素子ＣＰ２と容量素子ＣＰ１とを積層した場合の半導体装置の製造工程について説明した。本実施の形態２では、容量素子を積層せず、半導体基板ＳＵＢ上に容量素子ＣＰ２を形成する場合の半導体装置の製造工程について説明する。図２３〜図２６は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１５１】
本実施の形態２においても、上記実施の形態１と同様にステップＳ１，Ｓ２を行って上記図３の構造を得る。それから、本実施の形態２では、上記実施の形態１と異なり上記ステップＳ３，Ｓ４を省略し（すなわち導電膜ＣＤ１および絶縁膜ＩＬ２を形成せずに）、図２３に示されるように、上記ステップＳ５，Ｓ６，Ｓ７，Ｓ８を行って導電膜ＣＤ２と絶縁膜ＩＬ３と導電膜ＣＤ３と絶縁膜ＩＬ４とを順に形成する。ステップＳ５，Ｓ６，Ｓ７，Ｓ８については、本実施の形態２も、上記実施の形態１と基本的には同じである。
【０１５２】
このため、本実施の形態２では、ステップＳ８まで行った段階で、図２３に示されるように、半導体基板ＳＵＢ上に形成された絶縁膜ＩＬ１上に、導電膜ＣＤ２と絶縁膜ＩＬ３と導電膜ＣＤ３と絶縁膜ＩＬ４とが、下から順に積層された状態となる。上記実施の形態１では、絶縁膜ＩＬ１と導電膜ＣＤ２との間には、導電膜ＣＤ１と絶縁膜ＩＬ２との積層膜が介在していたが、本実施の形態２では、絶縁膜ＩＬ１と導電膜ＣＤ２との間には、導電膜ＣＤ１および絶縁膜ＩＬ２は介在しておらず、絶縁膜ＩＬ１上に導電膜ＣＤ２が直接的に形成されている。
【０１５３】
ステップＳ８で絶縁膜ＩＬ４を形成した後の工程は、ステップＳ１５で導電膜ＣＤ２をエッチングして電極ＣＤ２ａを形成するまでは、本実施の形態２も、上記実施の形態１と基本的には同じである。すなわち、上記実施の形態１と同様に上記ステップＳ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５を行って、上記実施の形態１の上記図１１に対応する図２４の構造を得る。
【０１５４】
但し、上記実施の形態１では、ステップＳ１５（導電膜ＣＤ２のエッチング工程）において、導電膜ＣＤ２が除去された領域で絶縁膜ＩＬ２が露出してこの絶縁膜ＩＬ２をエッチングストッパとして機能させた。それに対して、本実施の形態２では、ステップＳ１５（導電膜ＣＤ２のエッチング工程）において、導電膜ＣＤ２が除去された領域で絶縁膜ＩＬ１が露出してこの絶縁膜ＩＬ１をエッチングストッパとして機能させる。
【０１５５】
このため、本実施の形態２においては、ステップＳ１５では、絶縁膜ＩＬ１のエッチング速度よりも導電膜ＣＤ２のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１５では、導電膜ＣＤ２のエッチング速度よりも絶縁膜ＩＬ１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１５では、導電膜ＣＤ２よりも絶縁膜ＩＬ１がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１５において、絶縁膜ＩＬ１をエッチングストッパとして機能させることができる。
【０１５６】
これ以外は、ステップＳ９〜Ｓ１５は、本実施の形態２も、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０１５７】
それから、本実施の形態２では、上記実施の形態１と異なり上記ステップＳ１６，Ｓ１７，Ｓ１８，Ｓ１９を省略し、図２５に示されるように、上記ステップＳ２０を行って絶縁膜ＩＬ７を形成し、上記ステップＳ２１を行ってコンタクトホールＣＴを形成する。それから、図２６に示されるように、上記ステップＳ２２，Ｓ２３を行ってプラグＰＧおよび配線Ｍ１を形成する。
【０１５８】
上記実施の形態１では、電極ＣＤ１ａが存在していたため、電極ＣＤ１ａに接続するコンタクトホールＣＴ３を形成していた。それに対して、本実施の形態２では、導電膜ＣＤ１の形成を省略しており、それゆえ電極ＣＤ１ａは形成されていないため、ステップＳ２１では、コンタクトホールＣＴ１，ＣＴ２は形成するが、コンタクトホールＣＴ３は形成していない。このため、本実施の形態２においては、ステップＳ２２では、プラグＰＧ１，ＰＧ２は形成するが、プラグＰＧ３は形成されない。また、本実施の形態２では、プラグＰＧ１に接続する配線Ｍ１とプラグＰＧ２に接続する配線Ｍ１とがそれぞれ形成されるが、プラグＰＧ３が無いため、配線Ｍ１はプラグＰＧ３に接続されない。これ以外は、ステップＳ２０，Ｓ２１，Ｓ２２，Ｓ２３は、本実施の形態２も、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０１５９】
本実施の形態２では、電極ＣＤ２ａと、電極ＣＤ３ａと、電極ＣＤ２ａ，ＣＤ３ａ間の絶縁膜ＩＬ３ａとにより、容量素子ＣＰ１が形成され、電極ＣＤ２ａが容量素子ＣＰ１の下部電極として機能し、電極ＣＤ３ａが容量素子ＣＰ１の上部電極として機能し、電極ＣＤ２ａ，ＣＤ３ａ間の絶縁膜ＩＬ３ａが容量素子ＣＰ１の容量絶縁膜（誘電体膜）として機能する。本実施の形態２では、導電膜ＣＤ１および絶縁膜ＩＬ２の形成を省略しているため、上記電極ＣＤ１ａおよび絶縁膜ＩＬ２ａは形成されない。このため、本実施の形態２では、上記容量素子ＣＰ２は形成されず、従って、電極ＣＤ２ａは容量素子ＣＰ１の下部電極として機能するが、上記容量素子ＣＰ２の上部電極としては機能しない。
【０１６０】
このように、上記実施の形態１と同様に、本実施の形態２では、まず、絶縁膜ＩＬ１と、絶縁膜ＩＬ１上に形成された導電膜ＣＤ２と、導電膜ＣＤ２上に形成された絶縁膜ＩＬ３と、絶縁膜ＩＬ３上に形成された凸状パターンＬＭ１とを有する構造体を、半導体基板ＳＵＢ上に形成する（図７に対応するが本実施の形態２では導電膜ＣＤ１および絶縁膜ＩＬ２は省略）。この凸状パターンＬＭ１は、容量素子ＣＰ１用の電極ＣＤ３ａを含んでいる。それから、絶縁膜ＩＬ３上に、凸状パターンＬＭ１を覆うように、絶縁膜ＩＬ５を形成する（図８に対応するが本実施の形態２では導電膜ＣＤ１および絶縁膜ＩＬ２は省略）。それから、絶縁膜ＩＬ５をエッチバックして、凸状パターンＬＭ１の側壁上に側壁絶縁膜として絶縁膜ＩＬ５からなるサイドウォールスペーサＳＷ１を形成する（図９に対応するが本実施の形態２では導電膜ＣＤ１および絶縁膜ＩＬ２は省略）。それから、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１をマスクとして、絶縁膜ＩＬ３をエッチングする（図１０に対応するが本実施の形態２では導電膜ＣＤ１および絶縁膜ＩＬ２は省略）。それから、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１をマスクとして、導電膜ＣＤ２をエッチングする（図２４に対応）。この際、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１で覆われない部分の導電膜ＣＤ２が除去され、凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１の下に残存する導電膜ＣＤ２により、容量素子ＣＰ１用の電極ＣＤ２ａが形成される。電極ＣＤ３ａと電極ＣＤ２ａとの間の絶縁膜ＩＬ３ａ（ＩＬ３）が、容量素子ＣＰ１の容量絶縁膜として機能する。
【０１６１】
本実施の形態２でも、上記実施の形態１と同様に、凸状パターンＬＭ１を形成した後は、フォトリソグラフィ工程を用いずに、絶縁膜ＩＬ５の形成（堆積）およびエッチバックにより、凸状パターンＬＭ１の側壁上にサイドウォールスペーサＳＷ１を形成し、凸状パターンＬＭ１とサイドウォールスペーサＳＷ１とをエッチングマスクとして用いて導電膜ＣＤ２をエッチング（パターニング）することにより、電極ＣＤ２ａを形成している。このため、サイドウォールスペーサＳＷ１の分だけ凸状パターンＬＭ１よりも大きな平面形状（平面積）の電極ＣＤ２ａを、フォトリソグラフィ工程を用いずに形成することができる。従って、サイドウォールスペーサＳＷ１の分だけ電極ＣＤ３ａよりも大きな平面形状（平面積）の電極ＣＤ２ａを、フォトリソグラフィ工程を用いずに形成することができる。
【０１６２】
従って、本実施の形態２においても、導電膜ＣＤ３をパターニングして電極ＣＤ３ａを形成するのに、フォトリソグラフィ工程（上記フォトレジストパターンＰＲ１を形成するフォトリソグラフィ工程）を用いているが、導電膜ＣＤ２をパターニングして電極ＣＤ２ａを形成するのに、フォトリソグラフィ工程を用いずに済む。このため、フォトリソグラフィ工程数を抑制することができる。従って、半導体装置の製造コストを低減することができる。
【０１６３】
そして、フォトリソグラフィ工程を用いずに形成した電極ＣＤ２ａを、サイドウォールスペーサＳＷ１の分だけ電極ＣＤ３ａよりも大きな平面形状（平面積）とすることができる。このため、フォトリソグラフィ工程数を低減しながら、電極ＣＤ３ａに接続するためのコンタクトホールＣＴ１と、電極ＣＤ２ａに接続するためのコンタクトホールＣＴ２とを的確に形成することができる。このため、半導体装置の製造コストを低減することができるとともに、半導体装置を製造しやすくなる。
【０１６４】
（実施の形態３）
上記実施の形態１では、半導体基板ＳＵＢ上に、容量素子ＣＰ２と容量素子ＣＰ１とを積層した場合の半導体装置の製造工程について説明した。本実施の形態３では、半導体基板ＳＵＢ上に、容量素子ＣＰ３と容量素子ＣＰ２と容量素子ＣＰ１とを積層する場合の半導体装置の製造工程について説明する。図２７および図２８は、本実施の形態の半導体装置の製造工程の一部を示す工程フロー図である。図２９〜図３７は、本実施の形態３の半導体装置の製造工程中の要部断面図または要部平面図である。図２９〜図３７のうち、図２９〜図３６は要部断面図であり、図３７は要部平面図である。
【０１６５】
本実施の形態３においても、上記実施の形態１と同様にステップＳ１，Ｓ２を行って上記図３の構造を得る。それから、本実施の形態３では、上記実施の形態１と異なり、図２７のステップＳ３１，Ｓ３２を行う。このステップＳ３１，Ｓ３２は、ステップＳ２（絶縁膜ＩＬ１形成工程）の後で、かつ、ステップＳ３（導電膜ＣＤ１形成工程）の前に行われる。ステップＳ３１は上記ステップＳ３と基本的には同様の工程であり、ステップＳ３２は上記ステップＳ４と基本的には同様の工程である。
【０１６６】
すなわち、本実施の形態３では、上記ステップＳ２（絶縁膜ＩＬ１形成工程）の後、図２９に示されるように、絶縁膜ＩＬ１上に導電膜（導電体膜）ＣＤ１１を形成（堆積）する（図２７のステップＳ３１）。それから、導電膜ＣＤ１１上に絶縁膜（誘電体膜）ＩＬ１１を形成（堆積）する（図２７のステップＳ３２）。その後、上記ステップＳ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８を行って導電膜ＣＤ１と絶縁膜ＩＬ２と導電膜ＣＤ２と絶縁膜ＩＬ３と導電膜ＣＤ３と絶縁膜ＩＬ４とを順に形成する。ステップＳ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８については、本実施の形態３も、上記実施の形態１と基本的には同じである。
【０１６７】
このため、本実施の形態３では、ステップＳ８まで行った段階で、図２９に示されるように、半導体基板ＳＵＢ上に形成された絶縁膜ＩＬ１上に、導電膜ＣＤ１１と絶縁膜ＩＬ１１と導電膜ＣＤ１と絶縁膜ＩＬ２と導電膜ＣＤ２と絶縁膜ＩＬ３と導電膜ＣＤ３と絶縁膜ＩＬ４とが、下から順に積層された状態となる。上記実施の形態１では、絶縁膜ＩＬ１上に導電膜ＣＤ１が直接的に形成されていたが、本実施の形態３では、絶縁膜ＩＬ１と導電膜ＣＤ１との間には、導電膜ＣＤ１１と導電膜ＣＤ１１上の絶縁膜ＩＬ１１との積層膜が介在している。
【０１６８】
導電膜ＣＤ１１，ＣＤ１，ＣＤ２，ＣＤ３は、容量素子の電極として用いるための膜であり、例えば窒化チタン膜とすることができるが、他の導電材料膜を用いることもできる。また、導電膜ＣＤ１１，ＣＤ１，ＣＤ２，ＣＤ３間に挟まれた絶縁膜ＩＬ１１，ＩＬ２，ＩＬ３は、容量素子の容量絶縁膜（誘電体膜）として用いるための膜であり、例えば酸化シリコン膜とすることができるが、他の絶縁材料膜を用いることもできる。また、導電膜ＣＤ１１成膜法や膜厚は、上述の導電膜ＣＤ１，ＣＤ２，ＣＤ３の成膜法や膜厚と同様とすることができ、絶縁膜ＩＬ１１の成膜法や膜厚は、上述の絶縁膜ＩＬ２，ＩＬ３の成膜法や膜厚と同様とすることができる。
【０１６９】
ステップＳ８で絶縁膜ＩＬ４を形成した後の工程は、ステップＳ１９で導電膜ＣＤ１をエッチングして電極ＣＤ１ａを形成するまでは、本実施の形態３も、上記実施の形態１と基本的には同じである。すなわち、上記実施の形態１と同様に上記ステップＳ９，Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６，Ｓ１７，Ｓ１８，Ｓ１９を行って、上記実施の形態１の上記図１５に対応する図３０の構造を得る。
【０１７０】
但し、上記実施の形態１では、ステップＳ１９（導電膜ＣＤ１のエッチング工程）において、導電膜ＣＤ１が除去された領域で絶縁膜ＩＬ１が露出してこの絶縁膜ＩＬ１をエッチングストッパとして機能させた。それに対して、本実施の形態３では、ステップＳ１９（導電膜ＣＤ１のエッチング工程）において、導電膜ＣＤ１が除去された領域で絶縁膜ＩＬ１１が露出してこの絶縁膜ＩＬ１１をエッチングストッパとして機能させる。
【０１７１】
このため、本実施の形態３においては、ステップＳ１９では、絶縁膜ＩＬ１１のエッチング速度よりも導電膜ＣＤ１のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１９では、導電膜ＣＤ１のエッチング速度よりも絶縁膜ＩＬ１１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１９では、導電膜ＣＤ１よりも絶縁膜ＩＬ１１がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１９において、絶縁膜ＩＬ１１をエッチングストッパとして機能させることができる。
【０１７２】
これ以外は、ステップＳ９〜Ｓ１９は、本実施の形態３も、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０１７３】
それから、本実施の形態３では、上記実施の形態１と異なり、図２８のステップＳ３３，Ｓ３４，Ｓ３５，Ｓ３６を行う。このステップＳ３３〜Ｓ３６は、ステップＳ１９（電極ＣＤ１ａ形成工程）の後で、かつ、ステップＳ２０（絶縁膜ＩＬ７形成工程）の前に行われる。ステップＳ３３は上記ステップＳ１６と基本的には同様の工程であり、ステップＳ３４は上記ステップＳ１７と基本的には同様の工程であり、ステップＳ３５は上記ステップＳ１８と基本的には同様の工程であり、ステップＳ３６は上記ステップＳ１９と基本的には同様の工程である。以下、具体的に説明する。
【０１７４】
すなわち、本実施の形態３では、ステップＳ１９の後、図３１に示されるように、半導体基板ＳＵＢ上に、すなわち絶縁膜ＩＬ１１上に、凸状パターンＬＭ３を覆うように、絶縁膜ＩＬ１２を形成（堆積）する（図２８のステップＳ３３）。なお、凸状パターンＬＭ３の具体的な構成は、上記実施の形態１で説明した通りであるが、本実施の形態３では、凸状パターンＬＭ３は絶縁膜ＩＬ１１上に形成されている。
【０１７５】
絶縁膜ＩＬ１２は、後述のサイドウォールスペーサＳＷ３を形成するための絶縁膜であり、例えば酸化シリコン膜とすることができるが、他の絶縁材料膜を用いることもできる。絶縁膜ＩＬ１２は、種々の成膜法、例えばＣＶＤ法などを用いて形成することができる。膜厚の一例をあげると、絶縁膜ＩＬ１２の膜厚（形成膜厚）は、例えば５００ｎｍ程度とすることができる。
【０１７６】
次に、図３２に示されるように、異方性エッチング技術により、絶縁膜ＩＬ１２をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、凸状パターンＬＭ３の側壁（側面）上に側壁絶縁膜としてサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷ３を形成する（図２８のステップＳ３４）。
【０１７７】
ステップＳ３４のエッチバック工程では、絶縁膜ＩＬ１２の堆積膜厚の分だけ絶縁膜ＩＬ１２を異方性エッチング（エッチバック）することにより、凸状パターンＬＭ３の側壁（側面）上にこの絶縁膜ＩＬ１２を残してサイドウォールスペーサＳＷ３とし、他の領域の絶縁膜ＩＬ１２を除去する。これにより、凸状パターンＬＭ３の側壁上に残存する絶縁膜ＩＬ１２により、サイドウォールスペーサＳＷ３が形成される。ステップＳ３４のエッチバック工程を行うことで、凸状パターンＬＭ３の側壁上にサイドウォールスペーサＳＷ３が形成され、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とで覆われていない部分の絶縁膜ＩＬ１１が露出される。
【０１７８】
ステップＳ３３で絶縁膜ＩＬ１２を堆積（形成）してから、その絶縁膜ＩＬ１２をステップＳ３４でエッチバックすることでサイドウォールスペーサＳＷ３を形成しているため、フォトリソグラフィ工程を用いることなく、凸状パターンＬＭ３の側壁上にサイドウォールスペーサＳＷ３を形成することができる。
【０１７９】
なお、上記実施の形態１で述べたように、凸状パターンＬＭ３は、電極ＣＤ１ａと、電極ＣＤ１ａ上の絶縁膜ＩＬ２ａと、絶縁膜ＩＬ２ａ上の凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２とで構成されている。このため、凸状パターンＬＭ３の側壁（側面）は、サイドウォールスペーサＳＷ２の側面（凸状パターンＬＭ２に隣接する側とは反対側の側面）と、電極ＣＤ１ａおよび絶縁膜ＩＬ２ａの積層膜の側面とを合わせたものに対応している。このため、サイドウォールスペーサＳＷ３は、電極ＣＤ１ａおよび絶縁膜ＩＬ２ａの積層膜とその積層膜上のサイドウォールスペーサＳＷ２とに隣接するように形成される。
【０１８０】
凸状パターンＬＭ３の側壁上に形成されたサイドウォールスペーサＳＷ３は、凸状パターンＬＭ３の外周（平面形状の外周）に沿ってほぼ一様な幅Ｗ３で延在している。すなわち、凸状パターンＬＭ３の外周（平面形状の外周）において、サイドウォールスペーサＳＷ３の幅Ｗ３はほぼ同じ（均一）となっている。つまり、凸状パターンＬＭ３の平面形状の各辺で、サイドウォールスペーサＳＷ３の幅Ｗ３はほぼ同じである。ここで、サイドウォールスペーサＳＷ３の幅Ｗ３は、半導体基板ＳＵＢの主面に略平行で、かつサイドウォールスペーサＳＷ３の延在方向（すなわち凸状パターンＬＭ３の平面形状の外周に沿った方向）に略垂直な方向の幅（凸状パターンＬＭ３の側壁下部からサイドウォールスペーサＳＷ３の側面下部までの距離）に対応している。サイドウォールスペーサＳＷ３の幅Ｗ３は、ステップＳ３３での絶縁膜ＩＬ１２の堆積膜厚を調整することなどにより、制御することができる。例えば、ステップＳ３３での絶縁膜ＩＬ１２の堆積膜厚を厚くすれば、サイドウォールスペーサＳＷ３の幅Ｗ３は大きくなり、ステップＳ３３での絶縁膜ＩＬ１２の堆積膜厚を薄くすれば、サイドウォールスペーサＳＷ３の幅Ｗ３は小さくなる。
【０１８１】
次に、図３３に示されるように、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とで覆われていない部分の絶縁膜ＩＬ１１をエッチングする（図２８のステップＳ３５）。
【０１８２】
すなわち、ステップＳ３５では、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とをエッチングマスクとして用いて、絶縁膜ＩＬ１１をエッチングする。これにより、絶縁膜ＩＬ１１は、凸状パターンＬＭ３およびその側壁上のサイドウォールスペーサＳＷ３で覆われていない部分が除去され、凸状パターンＬＭ３およびその側壁上のサイドウォールスペーサＳＷ３で覆われた部分が残存する。これにより、絶縁膜ＩＬ１１は、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とを合わせたものと、ほぼ同じ平面形状にパターニングされた状態となる。このパターニングされた絶縁膜ＩＬ１１（すなわち凸状パターンＬＭ３およびその側壁上のサイドウォールスペーサＳＷ３で覆われて残存した絶縁膜ＩＬ１１）を、以下では、絶縁膜ＩＬ１１ａと称することとする。絶縁膜ＩＬ１１ａは、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とを合わせたものと、ほぼ同じ平面形状を有している。ステップＳ３５のエッチングは、異方性エッチングが好ましく、例えば異方性のドライエッチングを用いることができる。ステップＳ３５のエッチング工程を行うことで、絶縁膜ＩＬ１１を除去した領域（すなわち、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とで覆われていない領域）で、導電膜ＣＤ１１が露出される。
【０１８３】
ステップＳ３５では、導電膜ＣＤ１１のエッチング速度よりも絶縁膜ＩＬ１１のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチンぐを行うことが好ましい。換言すれば、ステップＳ３５では、絶縁膜ＩＬ１１のエッチング速度よりも導電膜ＣＤ１１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ３５では、絶縁膜ＩＬ１１よりも導電膜ＣＤ１１がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ３５では、導電膜ＣＤ１１をエッチングストッパとして機能させることができる。
【０１８４】
ステップＳ３４の絶縁膜ＩＬ１２のエッチバック工程と、ステップＳ３５の絶縁膜ＩＬ１１のエッチング工程とは、別々のエッチング工程として行うことができるが、一連のエッチング工程として連続的に行ってもよい。これは、上記実施の形態１でステップＳ１７の絶縁膜ＩＬ６のエッチバック工程とステップＳ１８の絶縁膜ＩＬ２のエッチング工程とについて説明したのと同様である。
【０１８５】
次に、図３４に示されるように、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とをエッチングマスクとして用いて、導電膜ＣＤ１１をエッチングする（図２８のステップＳ３６）。
【０１８６】
ステップＳ３６のエッチングにより、導電膜ＣＤ１１は、凸状パターンＬＭ３およびその側壁上のサイドウォールスペーサＳＷ３で覆われていない部分が除去され、凸状パターンＬＭ３およびその側壁上のサイドウォールスペーサＳＷ３で覆われた部分が残存して電極ＣＤ１１ａとなる。これにより、導電膜ＣＤ１１は、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とを合わせたものと、ほぼ同じ平面形状にパターニングされた状態となり、このパターニングされた導電膜ＣＤ１１が、電極ＣＤ１１ａとなる。すなわち、導電膜ＣＤ１１をステップＳ３６のエッチングでパターニングすることにより、導電膜ＣＤ１１は、パターニングされた導電膜ＣＤ１１からなる電極ＣＤ１１ａとなる。電極ＣＤ１１ａは、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とを合わせたものと、ほぼ同じ平面形状を有しており、電極ＣＤ１１ａの外周（平面形状の外周）はサイドウォールスペーサＳＷ３に整合している。電極ＣＤ１１ａは、容量素子の電極として機能するものである。ステップＳ３６のエッチングは、異方性エッチングが好ましく、例えば異方性のドライエッチングを用いることができる。
【０１８７】
凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とをマスクとして用いて導電膜ＣＤ１１をエッチングしてパターニングすることにより、電極ＣＤ１ａよりも大きな平面寸法の電極ＣＤ１１ａを、フォトリソグラフィ工程を用いずに形成することができる。
【０１８８】
ステップＳ３６では、絶縁膜ＩＬ１のエッチング速度よりも導電膜ＣＤ１１のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ３６では、導電膜ＣＤ１１のエッチング速度よりも絶縁膜ＩＬ１のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ３６では、導電膜ＣＤ１１よりも絶縁膜ＩＬ１がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ３６では、絶縁膜ＩＬ１をエッチングストッパとして機能させることができる。ステップＳ３６のエッチング工程を行うことで、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とで覆われていない部分の導電膜ＣＤ１１が除去され、導電膜ＣＤ１１の除去領域では絶縁膜ＩＬ１が露出される。すなわち、電極ＣＤ１１ａで覆われていない部分の絶縁膜ＩＬ１（すなわち凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とで覆われていない部分の絶縁膜ＩＬ１）が露出された状態になる。
【０１８９】
また、ステップＳ３６（導電膜ＣＤ１１のエッチング工程）では、導電膜ＣＤ１１よりも絶縁膜ＩＬ４ａおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３がエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ３６で導電膜ＣＤ１１をエッチングする際に、絶縁膜ＩＬ４ａおよびサイドウォールスペーサＳＷ１，ＳＷ２，ＳＷ３がエッチングされるのを抑制または防止することができる。
【０１９０】
ステップＳ３６まで行った段階で、凸状パターンＬＭ３と、凸状パターンＬＭ３の側壁上のサイドウォールスペーサＳＷ３と、凸状パターンＬＭ３およびサイドウォールスペーサＳＷ３の下の絶縁膜ＩＬ１１ａおよび電極ＣＤ１１ａとからなる凸状パターン（凸状構造体、積層パターン、積層膜パターン、積層体、積層構造体）ＬＭ４が、絶縁膜ＩＬ１上に形成された状態となる。
【０１９１】
凸状パターンＬＭ４は、互いにほぼ同じ平面形状の電極ＣＤ１１ａと絶縁膜ＩＬ１１ａとの積層膜パターン上に、凸状パターンＬＭ３およびその側壁上のサイドウォールスペーサＳＷ３が積層された構成を有している。電極ＣＤ１１ａと電極ＣＤ１１ａ上の絶縁膜ＩＬ１１ａとの積層膜パターンの平面形状は、凸状パターンＬＭ３とその側壁上のサイドウォールスペーサＳＷ３とを合わせたものの平面形状とほぼ同じである。すなわち、凸状パターンＬＭ４は、電極ＣＤ１１ａと、電極ＣＤ１１ａ上の絶縁膜ＩＬ１１ａと、絶縁膜ＩＬ１１ａ上の凸状パターンＬＭ３およびサイドウォールスペーサＳＷ３との、積層体（積層パターン）である。凸状パターンＬＭ３は、電極ＣＤ１ａと、電極ＣＤ１ａ上の絶縁膜ＩＬ２ａと、絶縁膜ＩＬ２ａ上の凸状パターンＬＭ２およびサイドウォールスペーサＳＷ２との、積層体である。凸状パターンＬＭ２は、電極ＣＤ２ａと、電極ＣＤ２ａ上の絶縁膜ＩＬ３ａと、絶縁膜ＩＬ３ａ上の凸状パターンＬＭ１およびサイドウォールスペーサＳＷ１との、積層体である。凸状パターンＬＭ１は、電極ＣＤ３ａと電極ＣＤ３ａ上の絶縁膜ＩＬ４ａとの積層体である。
【０１９２】
このようにして、絶縁膜ＩＬ１上に凸状パターンＬＭ４が形成されるが、凸状パターンＬＭ４は、容量素子用の電極（ここでは電極ＣＤ３ａ，ＣＤ２ａ，ＣＤ１ａ，ＣＤ１１ａ）を含んでいる。すなわち、凸状パターンＬＭ４において、電極ＣＤ１１ａと電極ＣＤ１ａと電極ＣＤ１１ａ，１ａ間の絶縁膜ＩＬ１１ａとにより容量素子ＣＰ３が形成され、電極ＣＤ１ａと電極ＣＤ２ａと電極ＣＤ１ａ，ＣＤ２ａ間の絶縁膜ＩＬ２ａとにより容量素子ＣＰ２が形成され、電極ＣＤ２ａと電極ＣＤ３ａと電極ＣＤ２ａ，ＣＤ３ａ間の絶縁膜ＩＬ３ａとにより容量素子ＣＰ１が形成される。
【０１９３】
つまり、電極ＣＤ１１ａが容量素子ＣＰ３の下部電極として機能し、電極ＣＤ１ａが容量素子ＣＰ３の上部電極として機能し、電極ＣＤ１１ａ，ＣＤ１ａ間の絶縁膜ＩＬ１１ａが容量素子ＣＰ３の容量絶縁膜（誘電体膜）として機能する。また、電極ＣＤ１ａが容量素子ＣＰ２の下部電極として機能し、電極ＣＤ２ａが容量素子ＣＰ２の上部電極として機能し、電極ＣＤ１ａ，ＣＤ２ａ間の絶縁膜ＩＬ２ａが容量素子ＣＰ２の容量絶縁膜（誘電体膜）として機能する。また、電極ＣＤ２ａが容量素子ＣＰ１の下部電極として機能し、電極ＣＤ３ａが容量素子ＣＰ１の上部電極として機能し、電極ＣＤ２ａ，ＣＤ３ａ間の絶縁膜ＩＬ３ａが容量素子ＣＰ１の容量絶縁膜（誘電体膜）として機能する。このため、電極ＣＤ１ａは、容量素子ＣＰ２の下部電極と容量素子ＣＰ３の上部電極とを兼ねることになり、電極ＣＤ２ａは、容量素子ＣＰ１の下部電極と容量素子ＣＰ２の上部電極とを兼ねることになる。凸状パターンＬＭ４の最下層は、容量素子用の電極（ここでは電極ＣＤ１１ａ）である。
【０１９４】
電極ＣＤ１ａは、電極ＣＤ１１ａに平面視で内包されており、電極ＣＤ１ａの外周と電極ＣＤ１１ａの外周との間の距離は、電極ＣＤ１ａの各辺で同じである。すなわち、電極ＣＤ１ａの外周を構成する電極ＣＤ１ａの各辺と電極ＣＤ１１ａの外周を構成する電極ＣＤ１１ａの各辺との間の距離は、それぞれ同じである。このため、後述の図３７に示される、平面視でサイドウォールスペーサＳＷ３を挟んだ電極ＣＤ１ａの辺と電極ＣＤ１１ａの辺との間の距離Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２は、電極ＣＤ１ａのいずれの辺でも同じである（すなわちＬ９＝Ｌ１０＝Ｌ１１＝Ｌ１２）。これは、凸状パターンＬＭ３の側壁上に形成されたサイドウォールスペーサＳＷ３の幅（半導体基板ＳＵＢの主面に略平行でかつサイドウォールスペーサＳＷ３の延在方向に略垂直な方向の幅）が、凸状パターンＬＭ３の平面形状の各辺でほぼ同じためである。なお、電極ＣＤ１ａと電極ＣＤ２ａとの関係、および電極ＣＤ２ａと電極ＣＤ３ａとの関係は、上記実施の形態１で説明した通りであるので、ここではその繰り返しの説明は省略する。
【０１９５】
ステップＳ３３〜Ｓ３６を行った後、本実施の形態３においても、図３５に示されるように、上記ステップＳ２０を行って絶縁膜ＩＬ７を形成し、上記ステップＳ２１を行ってコンタクトホールＣＴを形成する。それから、図３６に示されるように、上記ステップＳ２２，Ｓ２３を行ってプラグＰＧおよび配線Ｍ１を形成する。なお、図３７は、図３６と同じ工程の半導体装置の要部平面図であり、電極ＣＤ１１ａ，ＣＤ１ａ，ＣＤ２ａ，ＣＤ３ａ、絶縁膜ＩＬ１１ａ，ＩＬ２ａ，ＩＬ３ａ，ＩＬ４ａ、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４およびプラグＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４の平面レイアウトが示されている。図３７のＡ１−Ａ１線の断面図が図３６に対応している。
【０１９６】
本実施の形態３では、ステップＳ２０では、半導体基板ＳＵＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ１上に、凸状パターンＬＭ４を覆うように、絶縁膜ＩＬ７が形成される。また、ステップＳ２１では、上記コンタクトホールＣＴ１，ＣＴ２，ＣＴ３に加えて、コンタクトホールＣＴ４も形成される。コンタクトホールＣＴ４は、電極ＣＤ１１ａに接続するためのコンタクトホールＣＴである。ステップＳ２１については、コンタクトホールＣＴ４も更に形成されること以外は、本実施の形態３は、上記実施の形態１と基本的には同じであるため、コンタクトホールＣＴ１，ＣＴ２，ＣＴ３についての繰り返しの説明は省略し、ここではコンタクトホールＣＴ４について説明する。
【０１９７】
コンタクトホールＣＴ４は、平面視でサイドウォールスペーサＳＷ３に内包される位置に形成される。すなわち、コンタクトホールＣＴ４は、平面視で、電極ＣＤ１１ａに内包されるが、電極ＣＤ１ａ，ＣＤ２ａ，ＣＤ３ａには重ならない位置に形成される。つまり、コンタクトホールＣＴ４は、電極ＣＤ１ａに平面視で重ならない部分の電極ＣＤ１１ａ上に形成される。このため、コンタクトホールＣＴ４は、絶縁膜ＩＬ７とサイドウォールスペーサＳＷ３と絶縁膜ＩＬ１１ａとを貫通し、底部で電極ＣＤ１１ａを露出する。
【０１９８】
また、本実施の形態３では、ステップＳ２２では、上記プラグＰＧ１，ＰＧ２，ＰＧ３に加えて、プラグＰＧ４も形成される。プラグＰＧ４は、コンタクトホールＣＴ４内に形成された（埋め込まれた）プラグＰＧである。ステップＳ２２については、プラグＰＧ４も更に形成されること以外は、本実施の形態３は、上記実施の形態１と基本的には同じであるため、プラグＰＧ１，ＰＧ２，ＰＧ３についての繰り返しの説明は省略する。コンタクトホールＣＴ４に埋め込まれたプラグＰＧ４は、その底部で電極ＣＤ１１ａに接して電気的に接続される。このため、配線Ｍ１からプラグＰＧ４を通じて、電極ＣＤ１１ａに所望の電位を供給することが可能となる。
【０１９９】
また、図３６では、プラグＰＧ１とプラグＰＧ３とを配線Ｍ１を介して電気的に接続し、プラグＰＧ２とプラグＰＧ４とを他の配線Ｍ１を介して電気的に接続している。プラグＰＧ１，ＰＧ３が接続された配線Ｍ１と、プラグＰＧ２，ＰＧ４が接続された配線Ｍ１とは、別パターンとされている。このため、電極ＣＤ３ａと電極ＣＤ１ａとが、プラグＰＧ１，ＰＧ３および配線Ｍ１を介して電気的に接続される。従って、配線Ｍ１からプラグＰＧ１，ＰＧ３を通じて電極ＣＤ３ａと電極ＣＤ１ａとに同じ電位が供給される。また、電極ＣＤ２ａと電極ＣＤ１１ａとが、プラグＰＧ２，ＰＧ４および配線Ｍ１を介して電気的に接続される。従って、配線Ｍ１からプラグＰＧ２，ＰＧ４を通じて電極ＣＤ２ａと電極ＣＤ１１ａとに同じ電位が供給される。この場合、電極ＣＤ３ａと電極ＣＤ１ａとにより一方の電極が形成され、電極ＣＤ２ａと電極ＣＤ１１ａとにより他方の電極が形成された、大容量の容量素子が形成されることになる。すなわち、容量素子ＣＰ１，ＣＰ２，ＣＰ３を並列に接続して、大容量の容量素子を形成することができる。
【０２００】
他の形態として、プラグＰＧ１に接続する配線Ｍ１と、プラグＰＧ２に接続する配線Ｍ１と、プラグＰＧ３に接続する配線Ｍ１と、プラグＰＧ４に接続する配線Ｍ１とを、それぞれ別個のパターンとすることもできる。この場合、電極ＣＤ１１ａ，ＣＤ１ａ，ＣＤ２ａ，ＣＤ３ａにそれぞれ異なる電位を供給できるようになり、容量素子ＣＰ１と容量素子ＣＰ２と容量素子ＣＰ３とを別々に使用することができる。
【０２０１】
ここで説明したこと以外は、ステップＳ２０，Ｓ２１，Ｓ２２は、本実施の形態３も、上記実施の形態１とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０２０２】
本実施の形態３においても、導電膜ＣＤ３をパターニングして電極ＣＤ３ａを形成するのに、フォトリソグラフィ工程（上記フォトレジストパターンＰＲ１を形成するフォトリソグラフィ工程）を用いているが、導電膜ＣＤ２，ＣＤ１，ＣＤ１１をパターニングして電極ＣＤ２ａ，ＣＤ１ａ，ＣＤ１１ａを形成するのに、フォトリソグラフィ工程を用いずに済む。このため、フォトリソグラフィ工程数を抑制することができる。従って、半導体装置の製造コストを低減することができる。
【０２０３】
そして、フォトリソグラフィ工程を用いずに形成した電極ＣＤ２ａを、サイドウォールスペーサＳＷ１の分だけ電極ＣＤ３ａよりも大きな平面形状（平面積）とすることができる。また、フォトリソグラフィ工程を用いずに形成した電極ＣＤ１ａを、サイドウォールスペーサＳＷ２の分だけ電極ＣＤ２ａよりも大きな平面形状（平面積）とすることができる。また、フォトリソグラフィ工程を用いずに形成した電極ＣＤ１１ａを、サイドウォールスペーサＳＷ３の分だけ電極ＣＤ１ａよりも大きな平面形状（平面積）とすることができる。このため、フォトリソグラフィ工程数を低減しながら、電極ＣＤ３ａに接続するためのコンタクトホールＣＴ１と、電極ＣＤ２ａに接続するためのコンタクトホールＣＴ２と、電極ＣＤ１ａに接続するためのコンタクトホールＣＴ３と、電極ＣＤ１１ａに接続するためのコンタクトホールＣＴ４とを的確に形成することができる。従って、半導体装置の製造コストを低減することができるとともに、半導体装置を製造しやすくなる。
【０２０４】
また、本実施の形態３では、半導体基板ＳＵＢ上に、容量素子ＣＰ３と容量素子ＣＰ２と容量素子ＣＰ１とを積層する場合の半導体装置の製造工程について説明したが、積層する容量素子の数を更に増やすこともできる。これについて、以下に説明する。
【０２０５】
本実施の形態３よりも容量素子の積層数を増やす場合は、上記ステップＳ２（絶縁膜ＩＬ１形成工程）の後で、かつステップＳ３（導電膜ＣＤ１形成工程）の前に、図２７のステップＳ３１（容量素子の電極用の導電膜形成工程）およびステップＳ３２（容量絶縁膜用の絶縁膜形成工程）のサイクルを複数サイクル行う。そして、ステップＳ１９（電極ＣＤ１ａ形成工程）の後で、かつステップＳ２０（絶縁膜ＩＬ７形成工程）の前に、図２８のステップＳ３３〜Ｓ３６のサイクルを複数サイクル行う。ステップＳ３１，Ｓ３２のサイクル数と、ステップＳ３３〜Ｓ３６のサイクル数とは、同じである。
【０２０６】
例えば、本実施の形態３よりも容量素子の積層数を１つ増やす場合は、上記ステップＳ２（絶縁膜ＩＬ１形成工程）の後で、かつステップＳ３（導電膜ＣＤ１形成工程）の前に、ステップＳ３１（容量素子の電極用の導電膜形成工程）とステップＳ３２（容量絶縁膜用の絶縁膜形成工程）とを１サイクルとしてこれを２サイクル行う。そして、ステップＳ１９（電極ＣＤ１ａ形成工程）の後で、かつステップＳ２０（絶縁膜ＩＬ７形成工程）の前に、ステップＳ３３〜Ｓ３６を１サイクルとしてこれを２サイクル行う。
【０２０７】
また、例えば、本実施の形態３よりも容量素子の積層数を２つ増やす場合は、上記ステップＳ２（絶縁膜ＩＬ１形成工程）の後で、かつステップＳ３（導電膜ＣＤ１形成工程）の前に、ステップＳ３１（容量素子の電極用の導電膜形成工程）とステップＳ３２（容量絶縁膜用の絶縁膜形成工程）とを１サイクルとしてこれを３サイクル行う。そして、ステップＳ１９（電極ＣＤ１ａ形成工程）の後で、かつステップＳ２０（絶縁膜ＩＬ７形成工程）の前に、ステップＳ３３〜Ｓ３６を１サイクルとしてこれを３サイクル行う。
【０２０８】
このようにすることで、フォトリソグラフィ工程を増やさずに容量素子の電極と容量絶縁膜との積層数を増加させることができ、容量素子の積層数を増加させることができる。このため、半導体装置の製造コストを抑制しながら、容量素子の積層数を増加させることができる。このため、フォトリソグラフィ工程を増やさずに、半導体装置の製造コストを抑制しながら、容量素子形成領域における単位面積当たりの容量を大きくすることができる。従って、容量素子形成領域の平面積を縮小でき、半導体装置の面積の縮小を図ることができる。
【０２０９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２１０】
ＣＤ１，ＣＤ２，ＣＤ３，ＣＤ１１  導電膜
ＣＤ１ａ，ＣＤ２ａ，ＣＤ３ａ，ＣＤ１１ａ  電極
ＣＰ１，ＣＰ２，ＣＰ３  容量素子
ＣＴ，ＣＴ１，ＣＴ２，ＣＴ３，ＣＴ４  コンタクトホール
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７  絶縁膜
ＩＬ２ａ，ＩＬ３ａ，ＩＬ４ａ，ＩＬ１１ａ，ＩＬ１１，ＩＬ１２，  絶縁膜
Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，Ｌ６，Ｌ７，Ｌ８  距離
Ｌ９，Ｌ１０，Ｌ１１，Ｌ１２  距離
ＬＭ１，ＬＭ２，ＬＭ３，ＬＭ４  凸状パターン
Ｍ１  配線
ＰＧ，ＰＧ１，ＰＧ２，ＰＧ３，ＰＧ４  プラグ
ＰＲ１  フォトレジストパターン
ＳＵＢ  半導体基板
ＳＷ１，ＳＷ２，ＳＷ３  サイドウォールスペーサ
Ｗ１，Ｗ２，Ｗ３  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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