(57)【要約】【課題】バリッドビットを有するキャッシュメモリにおいて、バリッドビットのメモリセル内の回路構成を工夫し、高速に無効化処理を行うことが可能なキャッシュメモリを提供する。【解決手段】無効化処理の高速化を可能とする機能をメモリセルに設けたキャッシュメモリを提供する。一つの形態はインバーター２個を直列に、ループになるように接続した構成のバリッドビットのメモリセルであって、任意のインバーターの出力の信号線にＮ型トランジスタのドレインを接続し、ゲートをＣＰＵのリセット信号線に接続し、ソースをグランド線と接続する構成で、ゲートにＣＰＵのリセット信号が入力されることでメモリセルの初期値を決定する半導体装置である。【選択図】図１
2014075174.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを有し、
前記複数のメモリセルは、それぞれバリッドビットを記憶することができる機能を有し、
前記複数のメモリセルは、電源投入後の初期状態で、無効のデータが設定される機能を有し、
前記メモリセルは、第１のインバータと、第２のインバータと、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
前記第１のインバータの入力端子は、前記第２のインバータの出力端子と電気的に接続され、
前記第１のインバータの出力端子は、前記第２のインバータの入力端子と電気的に接続され、
前記第１のインバータは、第１の配線と電気的に接続され、且つ第２の配線と電気的に接続され、
前記第２のインバータは、前記第１の配線と電気的に接続され、且つ前記第２の配線と電気的に接続され、
前記第１のトランジスタは、前記第１のインバータの入力端子と電気的に接続され、
前記第１のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第２のトランジスタは、前記第２のインバータの入力端子と電気的に接続され、
前記第２のトランジスタのゲートは、前記第３の配線と電気的に接続され、
前記第３のトランジスタは、前記第１のインバータの出力端子又は前記第２のインバータの出力端子と電気的に接続され、且つ前記第１の配線又は前記第２の配線と電気的に接続されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の配線及び前記第２の配線は、電源線またはグランド線であることを特徴とする半導体装置。
【請求項３】
請求項２において、
第４のトランジスタを有し、
前記第４のトランジスタは、前記グランド線と電気的に接続され、且つ前記第３の配線と電気的に接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に搭載されるメモリ装置及びこれを有する半導体装置に関する。具
体的には、バリッドビットを有するキャッシュメモリ装置に関する。
【背景技術】
【０００２】
現在の中央処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）では
、ほぼ全てがストアドプログラム方式と呼ばれるアーキテクチャである。このストアドプ
ログラム方式では、ＣＰＵが処理する命令及び処理に必要なデータは、メモリに格納され
ており、ＣＰＵの処理は、メモリからデータを順次読み込むことで進行する。
【０００３】
しかし、このアーキテクチャでは、メモリへのアクセス速度が問題となる。メモリには、
ＣＰＵが処理する命令及び処理に必要なデータが格納されている。そのため、大容量のメ
モリが必要となる。しかし、アクセスが高速なメモリは高価であるため、アクセスが高速
なメモリを大容量で使用することは難しい。そこで、大容量の低速なメモリ（以下、メイ
ンメモリと呼ぶ。）を使用し、小容量の高速なメモリ（以下、キャッシュメモリと呼ぶ。
）を組み合わせて用いることが考え出された。
【０００４】
メインメモリとキャッシュメモリを用いる際の動作について説明する。まず、処理に必要
なメインメモリのデータの一部を読み出してキャッシュメモリにコピーしておくことで、
通常の処理ではＣＰＵはキャッシュメモリのみにアクセスする。処理に必要なデータがキ
ャッシュメモリにない場合には、メインメモリのデータを読み出してキャッシュメモリに
コピーし、そこにアクセスする。ここでは、メインメモリからキャッシュメモリへのコピ
ーを行うため処理に時間を要するが、２度目以降はキャッシュメモリにのみアクセスする
ため、高速動作が可能である。なお、必要とするデータがキャッシュメモリにある場合を
キャッシュヒットと言う。逆に、必要とするデータがキャッシュメモリにない場合をキャ
ッシュミスと言う。
【０００５】
キャッシュメモリは、タグメモリとデータメモリの組み合わせ（以下、ラインという。）
が集合したものであり、各ラインに対応するバリッドビットを記憶したメモリ部が搭載さ
れている。バリッドビットを記憶したメモリ部には、そのラインに格納されているデータ
が有効であるか無効であるかが記憶されている。ここで、ラインに無効なデータが格納さ
れている場合というのは、例えば、電源をオンにした直後であり、全てのラインのバリッ
ドビットを無効化する必要がある。キャッシュメモリは、一般にＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成されているため、電源がオフの時
は、データを保持することができない。そのため、電源がオンした直後は、キャッシュメ
モリに格納されているデータが特定できないためである。
【０００６】
しかし、このバリッドビットの無効化処理は、１ライン毎に行うため、処理に時間を要す
る。そのため、無効化処理中はＣＰＵを待機させる必要があった。
【０００７】
ここで、従来のバリッドビット無効化処理の一例のタイミングチャートを図６に示す。図
６中の記号は各々、無効化処理の要求信号３００、無効化処理時のアドレスとなるカウン
タ信号３０３、ＣＰＵからのキャッシュアクセス信号３０２である。イベントタイミング
４００で無効化処理の要求信号３００が発行されると、カウンタ信号３０３をクロックサ
イクル毎に順次カウントアップし、無効化処理の時のキャッシュアクセスのアドレスとし
て順次バリッドビットを無効化していく。イベントタイミング４０１でカウンタ値が無効
化すべきラインの合計数（ｎ個）に達すると無効化処理を完了とし、キャッシュアクセス
信号３０２を見て、通常のキャッシュアクセスを開始する。
【０００８】
これに関する技術の一例が特許文献１に開示されている。すなわち、バリッドビットの無
効化処理中にＣＰＵを待機状態とすることなく、ＣＰＵのキャッシュメモリへのアクセス
をキャッシュミスであると判定させて、メインメモリへアクセスし、必要なデータを読み
出す。そして無効化処理完了後、必要なデータをすぐにキャッシュメモリに格納できるよ
うにすることで、キャッシュメモリの高速化を図ることができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００５−４４１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前記特許文献１のように、キャッシュメモリに制御回路やバッファを追加すると、キャッ
シュメモリの小型化を妨げる。また、バリッドビットの無効化処理は、１ラインずつ行っ
ているため従来と同様である。これでは、キャッシュメモリの大容量化に伴って、処理時
間も増加しうる。そのため、最長で（キャッシュメモリのライン数×１周期）分の時間が
処理に必要となる。キャッシュメモリが大容量化するほど、無効化処理の時間が支配的に
なるので、大幅に時間を短縮するには、無効化処理を高速にする必要がある。
【００１１】
本発明は、バリッドビットを有するキャッシュメモリにおいて、バリッドビットのメモリ
セル内の回路構成を工夫し、無効化処理を高速に行うことができるキャッシュメモリを提
供する。
【課題を解決するための手段】
【００１２】
本発明は、キャッシュメモリのメモリセルに、無効化処理を高速にする機能を有すること
を特徴とする。具体的には、インバーター２個を直列に、ループになるように接続した構
成のバリッドビットのメモリセルにおいて、任意のインバーターの出力の信号線にＮ型ト
ランジスタのドレインを接続し、ゲートをＣＰＵのリセット信号線に接続し、ソースをグ
ランド線と接続する構成で、ゲートにＣＰＵのリセット信号を入力することでメモリセル
の初期値を決定することを特徴とする半導体装置である。
【００１３】
またはインバーター２個を直列に、ループになるように接続した構成のバリッドビットの
メモリセルにおいて、任意のインバーターの出力の信号線にＰ型トランジスタのドレイン
を接続し、ゲートをＣＰＵのリセット信号線に接続し、ソースを電源線と接続する構成で
、ゲートにＣＰＵのリセットのための反転信号を入力することでメモリセルの初期値を決
定する半導体装置である。
【００１４】
または、インバーター２個を直列に、ループになるように接続した構成のバリッドビット
のメモリセルにおいて、どちらか一方の任意のインバーターの出力の信号線に接続された
抵抗や容量などを有する半導体装置である。
【００１５】
以下に本発明の具体的な構成を示す。
【００１６】
本発明の一形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーター及び前記第２のインバーターに接続され
たグランド線と、前記第１のインバーターの出力部又は前記第２のインバーターの出力部
と前記グランド線に接続されたトランジスタ、抵抗素子又は容量素子のいずれかを有する
ことを特徴とする半導体装置である。
【００１７】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続されたワード線と、前
記第１のインバーター及び前記第２のインバーターに接続されたグランド線と、前記第１
のインバーターの出力部又は前記第２のインバーターの出力部と前記グランド線に接続さ
れた第３のトランジスタ、抵抗素子又は容量素子のいずれかを有することを特徴とする半
導体装置である。
【００１８】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーター及び前記第２のインバーターに接続され
た電源線と、前記第１のインバーターの出力部又は前記第２のインバーターの出力部と前
記電源線に接続されたトランジスタを有することを特徴とする半導体装置である。
【００１９】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続されたワード線と、前
記第１のインバーター及び前記第２のインバーターに接続された電源線と、前記第１のイ
ンバーターの出力部又は前記第２のインバーターの出力部と前記電源線に接続された第３
のトランジスタを有することを特徴とする半導体装置である。
【００２０】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続されたワード線と、前
記第１のインバーター及び前記第２のインバーターに接続された電源線と、前記第１のイ
ンバーター及び前記第２のインバーターに接続されたグランド線と、前記第１のインバー
ターの出力部又は前記第２のインバーターの出力部と前記グランド線に接続された第３の
トランジスタ、抵抗素子又は容量素子のいずれかを有することを特徴とする半導体装置で
ある。
【００２１】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続されたワード線と、前
記第１のインバーター及び前記第２のインバーターに接続された電源線と、前記第１のイ
ンバーター及び前記第２のインバーターに接続されたグランド線と、前記第１のインバー
ターの出力部又は前記第２のインバーターの出力部と前記電源線に接続された第３のトラ
ンジスタを有することを特徴とする半導体装置である。
【００２２】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第１のトランジスタに接続された第１のデータ線と、前記第２のインバータ
ーの入力端子に接続された第２のトランジスタと、前記第２のトランジスタに接続された
第２のデータ線と、前記第１のトランジスタ及び前記第２のトランジスタのゲート電極に
接続されたワード線と、前記第１のインバーター及び前記第２のインバーターに接続され
た電源線と、前記第１のインバーター及び前記第２のインバーターに接続されたグランド
線と、前記第１のインバーターの出力部又は前記第２のインバーターの出力部と前記グラ
ンド線に接続された第３のトランジスタ、抵抗素子又は容量素子のいずれかを有すること
を特徴とする半導体装置である。
【００２３】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第１のトランジスタに接続された第１のデータ線と、前記第２のインバータ
ーの入力端子に接続された第２のトランジスタと、前記第２のトランジスタに接続された
第２のデータ線と、前記第１のトランジスタ及び前記第２のトランジスタのゲート電極に
接続されたワード線と、前記第１のインバーター及び前記第２のインバーターに接続され
た電源線と、前記第１のインバーター及び前記第２のインバーターに接続されたグランド
線と、前記第１のインバーターの出力部又は前記第２のインバーターの出力部と前記電源
線に接続された第３のトランジスタを有することを特徴とする半導体装置である。
【００２４】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続されたワード線と、前
記第１のインバーター及び前記第２のインバーターに接続されたグランド線と、前記第１
のインバーターの出力部と前記グランド線に接続された第３のトランジスタ、抵抗素子又
は容量素子のいずれかと、前記第２のインバーターの出力部とゲート電極が接続され、前
記グランド線に接続された第４のトランジスタと、前記第４のトランジスタに接続された
第５のトランジスタと、前記第５のトランジスタに接続されたデータ線を有することを特
徴とする半導体装置である。
【００２５】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続されたワード線と、前
記第１のインバーター及び前記第２のインバーターに接続されたグランド線と、前記第２
のインバーターの出力部と前記グランド線に接続された第３のトランジスタ、抵抗素子又
は容量素子のいずれかと、前記第１のインバーターの出力部とゲート電極が接続され、前
記グランド線に接続された第４のトランジスタと、前記第４のトランジスタに接続された
第５のトランジスタと、前記第５のトランジスタに接続されたデータ線を有することを特
徴とする半導体装置である。
【００２６】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続されたワード線と、前
記第１のインバーター及び前記第２のインバーターに接続された電源線と、前記第１のイ
ンバーター及び前記第２のインバーターに接続されたグランド線と、前記第１のインバー
ターの出力部と前記グランド線に接続された第３のトランジスタ、抵抗素子又は容量素子
のいずれかと、前記第２のインバーターの出力部とゲート電極が接続され、前記グランド
線に接続された第４のトランジスタと、前記第４のトランジスタに接続された第５のトラ
ンジスタと、前記第５のトランジスタに接続されたデータ線を有することを特徴とする半
導体装置である。
【００２７】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続されたワード線と、前
記第１のインバーター及び前記第２のインバーターに接続された電源線と、前記第１のイ
ンバーター及び前記第２のインバーターに接続されたグランド線と、前記第２のインバー
ターの出力部と前記グランド線に接続された第３のトランジスタ、抵抗素子又は容量素子
のいずれかと、前記第１のインバーターの出力部とゲート電極が接続され、前記グランド
線に接続された第４のトランジスタと、前記第４のトランジスタに接続された第５のトラ
ンジスタと、前記第５のトランジスタに接続されたデータ線を有することを特徴とする半
導体装置である。
【００２８】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続された第１のワード線
と、前記第１のインバーター及び前記第２のインバーターに接続された電源線と、前記第
１のインバーター及び前記第２のインバーターに接続されたグランド線と、前記第１のイ
ンバーターの出力部と前記グランド線に接続された第３のトランジスタ、抵抗素子又は容
量素子と、前記第２のインバーターの出力部とゲート電極が接続され、前記グランド線に
接続された第４のトランジスタと、前記第４のトランジスタに接続された第５のトランジ
スタと、前記第５のトランジスタのゲート電極に接続された第２のワード線と、前記第５
のトランジスタに接続されたデータ線を有することを特徴とする半導体装置である。
【００２９】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第２のインバーターの入力端子に接続された第２のトランジスタと、前記第
１のトランジスタ及び前記第２のトランジスタのゲート電極に接続された第１のワード線
と、前記第１のインバーター及び前記第２のインバーターに接続された電源線と、前記第
１のインバーター及び前記第２のインバーターに接続されたグランド線と、前記第２のイ
ンバーターの出力部と前記グランド線に接続された第３のトランジスタ、抵抗素子又は容
量素子のいずれかと、前記第１のインバーターの出力部とゲート電極が接続され、前記グ
ランド線に接続された第４のトランジスタと、前記第４のトランジスタに接続された第５
のトランジスタと、前記第５のトランジスタのゲート電極に接続された第２のワード線と
、前記第５のトランジスタに接続されたデータ線を有することを特徴とする半導体装置で
ある。
【００３０】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第１のトランジスタに接続された第１のデータ線と、前記第２のインバータ
ーの入力端子に接続された第２のトランジスタと、前記第２のトランジスタに接続された
第２のデータ線と、前記第１のトランジスタ及び前記第２のトランジスタのゲート電極に
接続された第１のワード線と、前記第１のインバーター及び前記第２のインバーターに接
続された電源線と、前記第１のインバーター及び前記第２のインバーターに接続されたグ
ランド線と、前記電源線と前記第１のインバーターの出力部又は前記第２のインバーター
の出力部に接続された第３のトランジスタと、前記第３のトランジスタとゲート電極が接
続され、前記グランド線に接続された第４のトランジスタと、前記第４のトランジスタに
接続された第５のトランジスタと、前記第５のトランジスタのゲート電極に接続された第
２のワード線と、前記第５のトランジスタに接続された第３のデータ線を有することを特
徴とする半導体装置である。
【００３１】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第１のトランジスタに接続された第１のデータ線と、前記第２のインバータ
ーの入力端子に接続された第２のトランジスタと、前記第２のトランジスタに接続された
第２のデータ線と、前記第１のトランジスタ及び前記第２のトランジスタのゲート電極に
接続された第１のワード線と、前記第１のインバーター及び前記第２のインバーターに接
続された電源線と、前記第１のインバーター及び前記第２のインバーターに接続されたグ
ランド線と、前記第１のインバーターの出力部と前記グランド線に接続された第３のトラ
ンジスタ、抵抗素子又は容量素子のいずれかと、前記第２のインバーターの出力部とゲー
ト電極が接続され、前記グランド線に接続された第４のトランジスタと、前記第４のトラ
ンジスタに接続された第５のトランジスタと、前記第５のトランジスタのゲート電極に接
続された第２のワード線と、前記第５のトランジスタに接続された第３のデータ線を有す
ることを特徴とする半導体装置である。
【００３２】
本発明の別形態は、データを保持する第１のインバーター及び第２のインバーターを有す
るインバーター回路と、前記第１のインバーターの入力端子に接続された第１のトランジ
スタと、前記第１のトランジスタに接続された第１のデータ線と、前記第２のインバータ
ーの入力端子に接続された第２のトランジスタと、前記第２のトランジスタに接続された
第２のデータ線と、前記第１のトランジスタ及び前記第２のトランジスタのゲート電極に
接続された第１のワード線と、前記第１のインバーター及び前記第２のインバーターに接
続された電源線と、前記第１のインバーター及び前記第２のインバーターに接続されたグ
ランド線と、前記第２のインバーターの出力部と前記グランド線に接続された第３のトラ
ンジスタ、抵抗素子又は容量素子のいずれかと、前記第１のインバーターの出力部とゲー
ト電極が接続され、前記グランド線に接続された第４のトランジスタと、前記第４のトラ
ンジスタに接続された第５のトランジスタと、前記第５のトランジスタのゲート電極に接
続された第２のワード線と、前記第５のトランジスタに接続された第３のデータ線を有す
ることを特徴とする半導体装置である。
【発明の効果】
【００３３】
本発明により、バリッドビットを有するキャッシュメモリにおいて、全てのバリッドビッ
トの無効化処理を同時に行うことが可能になるため、バリッドビットの無効化処理が高速
になる。すなわち、バリッドビットの無効化処理に費やす時間を短縮でき、ＣＰＵが待機
状態になることなくキャッシュメモリにアクセスをすることができるようになる。
【００３４】
このようなメモリアレイはＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）
またはＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）のキャッシュメモリとし
て用いることができる。ＣＰＵやＭＰＵに適用することで、ＣＰＵやＭＰＵの低消費電力
化を実現することができる。さらに電源の投入に同期してリセット信号を出力すれば、キ
ャッシュメモリを瞬時に初期化することができ、ＣＰＵの処理速度を向上させることがで
きる。すなわち、キャッシュメモリの初期設定に要する時間を大幅に短縮することができ
、ＣＰＵが効率良く処理を行うことができる。そのため、処理性能に優れた半導体装置を
提供することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明のメモリセルの構成を示す回路図である。
【図２】本発明のキャッシュメモリのライン選択回路の構成を示す回路図である。
【図３】本発明の無効化処理の動作を示すタイミングチャートである。
【図４】本発明のメモリセルの構成を示す回路図である。
【図５】本発明のメモリセルの構成を示す回路図である。
【図６】従来の無効化処理の動作の一例を示すタイミングチャートである。
【図７】本発明のメモリセルの構成を示す回路図である。
【図８】本発明のメモリセルの構成を示す上面図である。
【図９】本発明のメモリセルの構成を示す断面図である。
【図１０】本発明のＳＲＡＭを搭載しうるＣＰＵを示すブロック図である。
【図１１】本発明を用いた電子機器の例を示す図である。
【発明を実施するための形態】
【００３６】
以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態
様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形
態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施
の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するため
の全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り
返しの説明は省略する。
【００３７】
（実施の形態１）
キャッシュメモリにおけるバリッドビットの無効化処理を高速に行うことを可能とするメ
モリセルの構成を、図１〜３，６及び７を参照しながら説明する。但し、電源電圧を５Ｖ
として説明するが、これに限定されるものではない。
【００３８】
図１は、本実施の形態におけるキャッシュメモリのバリッドビットのメモリセルの構成を
示す回路図である。図１において、メモリセルは、電源線２０５、グランド線２０６、書
き込み時のワード線２０４、読み出し時のワード線２０７、書き込み時のデータ線２０１
、書き込み時のデータ線２０２、読み出し時のデータ線２０３、Ｎ型トランジスタ２０８
、Ｎ型トランジスタ２０９、Ｎ型トランジスタ２１０、Ｎ型トランジスタ２１２、Ｎ型ト
ランジスタ２１４Ａ、インバーター回路２１３を有する。インバーター回路２１３は、２
つのインバーターを有する。書き込み時のデータ線２０１には書き込みデータの正転のデ
ータが、書き込み時のデータ線２０２には反転したデータが入力される。読み出し時のデ
ータ線２０３は、読み出し時以外は書き込み、読み出し回路によって５Ｖにプリチャージ
されている。ここで、書き込み、読み出し回路とは、データ線２０１、データ線２０２を
介してメモリセルに書き込みデータを出力し、データ線２０３の電位よりメモリセルのデ
ータを読み出す機能を有する。この書き込み、読み出し回路は、複数のバリッドビットの
メモリセルが１列に並んでいる場合、それに対応したものが少なくとも１つ設けられる。
【００３９】
インバーター回路２１３は、２つのインバーターを有し、互いに入力端子と出力端子がそ
れぞれ接続される。インバーター回路２１３が有するインバーターの一方の電極は電源線
２０５に接続され、他方の電極はグランド線２０６に接続される。Ｎ型トランジスタ２０
８のゲート電極は、ワード線２０４に接続され、一方の電極はデータ線２０１に接続され
、他方の電極はインバーター回路２１３内の一つのインバーターの出力端子に接続される
。Ｎ型トランジスタ２０９のゲート電極は、ワード線２０４に接続され、一方の電極はデ
ータ線２０２に接続され、他方の電極はインバーター回路２１３内の一つのインバーター
の出力端子に接続される。Ｎ型トランジスタ２１２のゲート電極は、ノード２１１Ａに接
続され、一方の電極はグランド線２０６に接続され、他方の電極はＮ型トランジスタ２１
０の一方の電極に接続される。Ｎ型トランジスタ２１０のゲート電極は、ワード線２０７
に接続され、他方の電極はデータ線２０３に接続される。Ｎ型トランジスタ２１４Ａのゲ
ート電極は、配線２１５Ａに接続され、一方の電極はグランド線２０６に接続され、他方
の電極はノード２１１Ｂに接続される。
【００４０】
書き込み時、ワード線２０４が５Ｖであり、Ｎ型トランジスタ２０８とＮ型トランジスタ
２０９がオンになることにより、メモリセルにデータが書き込まれる。読み出し時、ワー
ド線２０７が５Ｖであり、Ｎ型トランジスタ２１０がオンする。メモリセルのデータが”
０”の場合、ノード２１１Ａの電位が５Ｖ（ノード２１１Ｂの電位は０Ｖ）でありＮ型ト
ランジスタ２１２がオンすることでプリチャージされたデータ線２０３はＮ型トランジス
タ２１０、Ｎ型トランジスタ２１２により電位が０Ｖに落とされる。メモリセルのデータ
が”１”の場合、ノード２１１Ａの電位が０Ｖ（ノード２１１Ｂの電位は５Ｖ）でありデ
ータ線２０３はＮ型トランジスタ２１２がオンしない事から、プリチャージされた５Ｖの
まま保持される。メモリセルのデータは、２１３内の２個のインバーターで保持される。
【００４１】
電源がオフの時は、２１３内のインバーターが動作しないため、ノード２１１Ａの電位を
特定することは出来ず、メモリセルはデータを保持することが出来ない。その後、電源が
オンしても、ノード２１１Ａの電位は、インバーター回路２１３内の２個のインバーター
の出力関係や、２個のインバーターの出力信号線の配線容量などの要因によって決まるた
め、通常、一度任意のデータをメモリセルに書き込まないとノード２１１Ａの電位を特定
することが出来ない。
【００４２】
そのためキャッシュメモリでは、特定できないデータをＣＰＵが使わないように、初めに
バリッドビットの無効化処理を行う必要がある。この処理によって、ＣＰＵのアクセスが
キャッシュミスとなるため、特定できないデータは使われない。しかし、このバリッドビ
ットの無効化は、１ライン毎に行うため、時間がかかる。
【００４３】
そこで、バリッドビットの無効化処理を高速に行うために、バリッドビットのメモリセル
にＮ型トランジスタ２１４Ａをノード２１１Ｂとグランド線２０６の間に設ける。但し、
各ラインは１ビットのバリッドビットを有し、初期値を”０”とする場合、当該ラインが
有効であれば、”１”を、無効であれば”０”を保持しているとする。
【００４４】
Ｎ型トランジスタ２１４Ａのゲートには、バリッドビットのメモリセルに”０”を書き込
む制御をするためのインバリデート信号が入力される配線２１５Ａを接続する。インバリ
デート信号は、バリッドビットの無効化処理を行っている間５Ｖとなる。そのため、バリ
ッドビットの無効化処理中、Ｎ型トランジスタ２１４Ａがオンすることになる。すると、
ノード２１１Ｂの電位は０Ｖに落とされる。そのため、インバーター回路２１３の一方の
インバーターを介してノード２１１Ａは５Ｖとなり、メモリセルのデータは”０”となる
。
【００４５】
このとき、ワード線２０４が５Ｖとならないようにする。理由として、Ｎ型トランジスタ
２１４Ａによって確実にノード２１１Ｂの電位を０Ｖにするためである。具体的な回路構
成は、図２に示すように、Ｎ型トランジスタ２１６をワード線２０４とグランド線２０６
の間に設け、ゲートにインバリデート信号が入力される配線２１５を接続する。この回路
をバリッドビットのメモリセルに追加することで、バリッドビットの無効化処理中、Ｎ型
トランジスタ２１６がオンするので、ワード線２０４の電位は０Ｖに落とされる。
【００４６】
図３は、図１に示したメモリセルをキャッシュメモリのバリッドビットに適用した場合の
動作を説明するタイミングチャートである。図３において、無効化処理の要求信号３００
、図１、２で示した各ラインのバリッドビットを無効化するためのインバリデート信号３
０１、ＣＰＵからのキャッシュアクセス信号３０２を示す。イベントタイミング４００で
無効化処理の要求信号３００が発行されると、インバリデート信号３０１が発行され、全
てのバリッドビットが無効化される。イベントタイミング４０１で無効化処理を完了とし
、キャッシュアクセス信号３０２により、通常のキャッシュアクセスを開始する。
【００４７】
よって、Ｎ型トランジスタ２１４Ａを全てのバリッドビットのメモリセル内に設ける事で
、全てのバリッドビットの無効化処理を同時に行うことが可能となる。そのため、バリッ
ドビットの無効化処理が高速になり、ＣＰＵが待機状態にならず、キャッシュメモリにア
クセスをすることができるようになる。
【００４８】
図１（Ａ）ではＮ型トランジスタ２１４Ａを用いたが、図１（Ｂ）に示すようにＰ型トラ
ンジスタ２１４Ｂを用いても全てのバリッドビットの無効化処理を同時に行うことが可能
である。そのときは、図１（Ｂ）のようにＰ型トランジスタ２１４Ｂをノード２１１Ａと
電源線２０５の間に設け、Ｐ型トランジスタ２１４Ｂのゲート電極にはインバリデート信
号の反転信号が入力される配線２１５Ｂを接続する。
【００４９】
これにより、バリッドビット無効化処理の期間中、インバリデート信号は５Ｖとなり、逆
にその反転信号は０Ｖとなる。すると、Ｐ型トランジスタ２１４Ｂはオンになるので、ノ
ード２１１Ａは５Ｖとなる。よって、ノード２１１Ｂはインバーター回路２１３の一方の
インバーターを介して０Ｖとなり、バリッドビットのメモリセルに”０”が書き込まれた
ことになる。
【００５０】
また、本発明は図７（Ａ）や（Ｂ）のようなＳＲＡＭのメモリセルにも、適用出来る。図
７（Ａ）は、Ｎ型トランジスタ２１４Ａを無効化処理用にバリッドビットのメモリセルに
設け、図７（Ｂ）は、Ｐ型トランジスタ２１４Ｂを無効化処理用にバリッドビットのメモ
リセルに設けた回路図を示す。図７（Ａ）、（Ｂ）は、図１（Ａ）、（Ｂ）と違い、デー
タ線２０３、ワード線２０７、Ｎ型トランジスタ２１０、Ｎ型トランジスタ２１２を有し
ない構成となっており、図１（Ａ）、（Ｂ）よりメモリセルの面積を小さくすることが出
来る。動作に着目すると、データの書き込み動作は図１の構成と同じであるが、データの
読み出し動作が異なる。具体的に読み出し動作について説明すると、まず、ワード線２０
４を５Ｖにし、Ｎ型トランジスタ２０８、Ｎ型トランジスタ２０９をオンにする。すると
、ノード２１１Ａの電位はデータ線２０２に、ノード２１１Ｂの電位はデータ線２０１に
現れるので、それを書き込み、読み出し回路で検出する。ここで、メモリセルのデータが
”０”の場合、ノード２１１Ａの電位が５Ｖ（ノード２１１Ｂの電位は０Ｖ）であるから
、データ線２０２は５Ｖ（データ線２０１の電位は０Ｖ）となる。一方、メモリセルのデ
ータが”１”の場合、ノード２１１Ａの電位が０Ｖ（ノード２１１Ｂの電位は５Ｖ）であ
るから、データ線２０２は０Ｖ（データ線２０１の電位は５Ｖ）となる。また、バリッド
ビット無効化処理中は、インバリデート信号または、その反転信号により、Ｎ型トランジ
スタ２１４Ａ、Ｐ型トランジスタ２１４Ｂがオンになるので、ノード２１１Ａは５Ｖ（ノ
ード２１１Ｂは０Ｖ）となる。これにより、バリッドビットのメモリセルに”０”が書き
込まれることになる。
【００５１】
また、上記では、ハードウェアでバリッドビットの無効化処理を行う説明をしたが、ソフ
トウェアで無効化処理を行うことも可能である。具体的には、ＣＰＵの命令セットに全て
のバリッドビットの無効化を行う命令を用意する。その命令をメインメモリのＣＰＵが一
番初めにアクセスするアドレスに格納する。キャッシュメモリは、電源がオンになった直
後は待機状態となり、バリッドビットの無効化処理によって動作が開始する構成とする。
また、ＣＰＵは、電源がオンになった直後、キャッシュが待機状態にあるので、初めから
メインメモリにアクセスする構成とする。
【００５２】
次に、動作の説明をする。まず、電源がオンになると、ＣＰＵは、最初にメインメモリに
アクセスをする。このとき、キャッシュメモリは待機状態である。ＣＰＵはメインメモリ
から、全てのバリッドビットを無効化する命令を読み込む。ＣＰＵは、読み込んだ命令を
解析し、応答をする。ここで、応答とはＣＰＵがキャッシュメモリに対してバリッドビッ
トの無効化を行うこと、すなわち、バリッドビットに”０”を書き込む動作のことである
。この動作に、上記で説明したメモリセルが有効であり、ＣＰＵがバリッドビットに”０
”を書き込むために、ＣＰＵはインバリデート信号をキャッシュメモリに出力する。キャ
ッシュメモリは、インバリデート信号を受け取ることで動作を開始し、バリッドビットの
無効化処理が行われる。また、ＣＰＵは、インバリデート信号を出力したことでキャッシ
ュメモリへのアクセスが開始する。
【００５３】
本発明により、バリッドビットを有するキャッシュメモリで、全てのバリッドビットの無
効化処理を同時に行うことが可能となる。そのため、バリッドビットの無効化処理が高速
になる。すなわち、バリッドビットの無効化処理に費やす時間が短縮され、ＣＰＵは、待
機状態になることなく、キャッシュメモリにアクセスすることができる。
【００５４】
（実施の形態２）
本実施の形態では、実施の形態１と異なる形態について図４を参照して説明する。図４は
、本発明の実施の形態２によるキャッシュメモリのバリッドビットのメモリセルの構成を
示す回路図である。基本的には図４（Ａ）は図１（Ａ）と、図４（Ｂ）は図７（Ａ）と同
じような構成であるが、バリッドビットの無効化処理を行うための素子としてＮ型トラン
ジスタ２１４Ａではなく、抵抗２１７を用いることを特徴とする。ここで、抵抗２１７の
抵抗値は、数百キロオームから数メガオームであるとよい。
【００５５】
図４（Ａ）と（Ｂ）に示す回路構成にすることで、ノード２１１Ｂの電位は、抵抗２１７
によって電源がオフの時でも、０Ｖに固定される。そのため、電源がオンになっても、ノ
ード２１１Ｂの電位は０Ｖなので、バリッドビットのメモリセルは”０”を保持している
ことになる。これは、バリッドビットの無効化処理が行われた時と同じ状態となっている
。ここで、通常の書き込みを行い、メモリセルにデータ”１”を書き込むことや、データ
を保持することは、抵抗２１７の抵抗値が大きいため、可能である。抵抗２１７の抵抗値
が大きいことで、ここに流れる電流が最小限のものとなり、通常の動作には支障が出ない
ように調整する。
【００５６】
このとき、ワード線２０４が５Ｖとならないように、実施の形態１と同様に、バリッドビ
ットのメモリセルは図２に示した構成とすることができる。すなわち、Ｎ型トランジスタ
をワード線とグランド線の間に設け、Ｎ型トランジスタのゲートにインバリデート信号を
入力する配線を接続した構成にすることができる。
【００５７】
さらに、キャッシュメモリの電源を２系統に分けて、各バリッドビットのデータを保持す
るインバーター回路２１３に供給する電源とそれ以外に供給する電源とする。前者を電源
１、後者を電源２とする。まず、電源２がオンになり、続いて電源１がオンになる。この
ようにすることで、キャッシュメモリの電源がオンになると、まず、電源２がオンになり
、インバリデート信号が入力される配線２１５が５Ｖになり、ワード線２０４が０Ｖにな
る。そして、電源１がオンになり、バリッドビットのインバーター回路２１３が動作する
。この時、バリッドビットのインバーター回路２１３においては、抵抗２１７の働きによ
り、ノード２１１Ｂの電位を０Ｖにするため、メモリセルが保持しているデータは”０”
となる。
【００５８】
また、上記では、ハードウェアでバリッドビットの無効化処理を行う説明をしたが、ソフ
トウェアで無効化処理を行うことも可能である。具体的には、ＣＰＵの命令セットに全て
のバリッドビットの無効化を行う命令を用意する。その命令をメインメモリのＣＰＵが一
番初めにアクセスするアドレスに格納する。キャッシュメモリは、電源がオンになった直
後は待機状態となり、バリッドビットの無効化処理によって動作が開始する構成とする。
ここで、待機状態とは、キャッシュメモリの電源が２系統あり、そのうちのバリッドビッ
トのメモリセル内のインバーター回路の電源がオフの状態をいう。また、ＣＰＵは、電源
がオンになった直後、キャッシュが待機状態にあるので、初めからメインメモリにアクセ
スする構成とする。
【００５９】
次に、動作の説明をする。まず、電源がオンになると、ＣＰＵは、最初にメインメモリに
アクセスをする。このとき、キャッシュメモリは待機状態である。ＣＰＵはメインメモリ
から、全てのバリッドビットを無効化する命令を読み込む。ＣＰＵは、読み込んだ命令を
解析し、応答をする。ここで、応答とはＣＰＵがキャッシュメモリに対してバリッドビッ
トの無効化を行うこと、すなわち、バリッドビットのメモリセル内のインバーター回路の
電源をオンにする動作のことである。この動作に、上記で説明したメモリセルが有効であ
る。キャッシュメモリは、バリッドビットのメモリセル内のインバーター回路の電源がオ
ンになることで動作を開始し、バリッドビットの無効化処理が行われる。また、ＣＰＵは
、バリッドビットのメモリセル内のインバーター回路の電源がオンになったことでキャッ
シュメモリへのアクセスが開始する。
【００６０】
本発明により、バリッドビットを有するキャッシュメモリで、全てのバリッドビットの無
効化処理を同時に行うことが可能となる。そのため、バリッドビットの無効化処理が高速
になる。すなわち、バリッドビットの無効化処理に費やす時間が短縮され、ＣＰＵは、待
機状態になることなく、キャッシュメモリにアクセスすることができる。また、抵抗２１
７を用いることで、実施の形態１のようにＮ型トランジスタ２１４Ａを設ける場合よりも
バリッドビットのメモリセルの面積が小さくて済む。
【００６１】
（実施の形態３）
本実施の形態では、上記実施の形態１及び実施の形態２と異なる形態について図５を参照
して説明する。図５は、本発明の実施の形態３によるキャッシュメモリのバリッドビット
のメモリセルの構成を示す回路図である。基本的には図５（Ａ）は図１（Ａ）と、図５（
Ｂ）は図７（Ａ）と同じような構成であるが、バリッドビットの無効化処理を行うための
素子としてＮ型トランジスタ２１４Ａではなく、容量２１８を用いることを特徴とする。
ここで、容量２１８は、ノード２１１Ｂの配線容量と容量２１８の容量の合計が、ノード
２１１Ａの配線容量と読み出し用のＮ型トランジスタ２１２までの配線容量の合計よりも
大きくなるようにし、両者のバランスを崩す必要がある。しかし、ノード２１１Ｂの配線
容量と容量２１８の容量の合計が大きすぎると通常の書き込み動作に支障があるため、キ
ャッシュメモリの動作速度やノード２１１Ａの容量などによって決める必要がある。
【００６２】
図５（Ａ）と（Ｂ）に示す回路構成にすることで、電源がオンになった直後、ノード２１
１Ｂの電位は、インバーター回路２１３内の２つのインバーターの出力関係や、インバー
ターの出力の信号線の配線容量で決定するが、容量２１８を追加することでノード２１１
Ｂが５Ｖに持ち上げられにくくなる。そのため、電源がオンした直後のノード２１１Ｂの
電位は０Ｖとなる。すなわち、バリッドビットのメモリセルが”０”を保持していること
になる。但し、インバーターの出力に大きな差が生じないよう調整が必要である。
【００６３】
このとき、ワード線２０４が５Ｖとならないように、実施の形態１及び実施の形態２と同
様にバリッドビットのメモリセルは図２に示した構成とすることができる。すなわち、Ｎ
型トランジスタのゲートにインバリデート信号を入力する配線を接続した構成にすること
ができる。
【００６４】
さらに、実施の形態２と同様にキャッシュメモリの電源を２系統に分ける。すなわち、各
バリッドビットのデータを保持するインバーター回路２１３に供給する電源とそれ以外に
供給する電源とする。前者を電源１、後者を電源２とする。キャッシュメモリに電源が供
給されると、まず、電源２がオンになり、インバリデート信号が入力される配線２１５が
５Ｖになり、ワード線２０４が０Ｖになる。そのあとで、電源１がオンになり、バリッド
ビットのメモリセルのインバーター回路２１３が動作する。この時、バリッドビットのイ
ンバーター回路２１３においては、容量２１８の働きにより、ノード２１１Ｂの電位は５
Ｖになりにくくなっているため、メモリセルはデータ”０”を保持することになる。
【００６５】
また、上記では、ハードウェアでバリッドビットの無効化処理を行う説明をしたが、ソフ
トウェアで無効化処理を行うことも可能である。具体的には、ＣＰＵの命令セットに全て
のバリッドビットの無効化を行う命令を用意する。その命令をメインメモリのＣＰＵが一
番初めにアクセスするアドレスに格納する。キャッシュメモリは、電源がオンになった直
後は待機状態となり、バリッドビットの無効化処理によって動作が開始する構成とする。
ここで、待機状態とは、キャッシュメモリの電源が２系統あり、そのうちのバリッドビッ
トのメモリセル内のインバーター回路の電源がオフの状態をいう。また、ＣＰＵは、電源
がオンになった直後、キャッシュが待機状態にあるので、初めからメインメモリにアクセ
スする構成とする。
【００６６】
次に、動作の説明をする。まず、電源がオンになると、ＣＰＵは、最初にメインメモリに
アクセスをする。このとき、キャッシュメモリは待機状態である。ＣＰＵはメインメモリ
から、全てのバリッドビットを無効化する命令を読み込む。ＣＰＵは、読み込んだ命令を
解析し、応答をする。ここで、応答とは、ＣＰＵがキャッシュメモリに対してバリッドビ
ットの無効化を行うこと、すなわち、バリッドビットのメモリセル内のインバーター回路
の電源をオンにする動作のことである。この動作に、上記で説明したメモリセルが有効で
ある。キャッシュメモリは、バリッドビットのメモリセル内のインバーター回路の電源が
オンになることで動作を開始し、バリッドビットの無効化処理が行われる。また、ＣＰＵ
は、バリッドビットのメモリセル内のインバーター回路の電源がオンになったことでキャ
ッシュメモリへのアクセスが開始する。
【００６７】
本発明により、バリッドビットを有するキャッシュメモリで、全てのバリッドビットの無
効化処理を同時に行うことが可能となる。そのため、バリッドビットの無効化処理が高速
になる。すなわち、バリッドビットの無効化処理に費やす時間が短縮され、ＣＰＵは、待
機状態になることなく、キャッシュメモリにアクセスをすることができる。
【００６８】
（実施の形態４）
本実施の形態では、本発明のメモリセルの上面図及びその断面図の構成例について図８及
び図９を用いて説明する。なお、本実施の形態ではトランジスタに薄膜トランジスタ（Ｔ
ＦＴ）を用いる。
【００６９】
図８には、図１（Ａ）の回路図に対応するメモリセルの上面図を示す。メモリセルは、書
き込み時のデータ線２０１、書き込み時のデータ線２０２、読み出し時のデータ線２０３
、書き込み時のワード線２０４、電源線２０５、グランド線２０６、読み出し時のワード
線２０７、Ｎ型トランジスタ２０８、Ｎ型トランジスタ２０９、Ｎ型トランジスタ２１０
、Ｎ型トランジスタ２１２、ノード２１１Ａ及びノード２１１Ｂ、インバーター回路２１
３を有する。そしてＮ型トランジスタ２０８とＮ型トランジスタ２０９また、Ｎ型トラン
ジスタ２１０とＮ型トランジスタ２１２は同一の半導体層からなる。また、インバーター
回路２１３が有するＮ型トランジスタとＰ型トランジスタは同一の半導体層からなる。Ｎ
型トランジスタ２１０、Ｎ型トランジスタ２１２はチャネル幅が広くなるように設けられ
ている。読み出し時のデータ線２０３は容量が大きく、これを既定の動作速度で０Ｖに落
とすためには、チャネル幅の広いトランジスタを設けるとよい。またインバーター回路２
１３内のＰ型トランジスタは、Ｎ型トランジスタよりもチャネル幅が広くなるように設け
られている。これはＰ型トランジスタの出力電流を増やすためである。
【００７０】
図８のように、半導体層は、角部に丸みを帯びるようにパターニングされている。そのた
め、半導体層の丸みを帯びた角部には凸部（外側の辺）と凹部（内側の辺）が設けられる
。凸部が丸みを帯びることで、プラズマによるドライエッチング時の異常放電による微粉
の発生を抑えることができる。また凹部が丸みを帯びることで、洗浄により、角部に堆積
した微粉を除去することができる。その結果、歩留まりの飛躍的な向上が可能である。
【００７１】
これらの半導体層上にはゲート電極及びゲート配線が設けられている。Ｎ型トランジスタ
２１０、Ｎ型トランジスタ２１２が直列に設けられており、一方のゲート電極はグランド
線２０６となり、他方のゲート電極は読み出し時のワード線２０７となる。インバーター
回路２１３内のＮ型トランジスタと、Ｐ型トランジスタのゲート電極は接続されるため、
同一ゲート電極となる。
【００７２】
図８に示すように、ゲート電極及びゲート配線は、角部に丸みを帯びるようにパターニン
グされている。そのため、ゲート電極及びゲート配線の丸みを帯びた角部には凸部（外側
の辺）と凹部（内側の辺）が設けられる。凸部が丸みを帯びることで、プラズマによるド
ライエッチング時の異常放電による微粉の発生を抑えることができる。また凹部が丸みを
帯びることで、洗浄により、角部に堆積した微粉を除去することができる。その結果、歩
留まりの飛躍的な向上が可能である。
【００７３】
ゲート電極及び半導体層上に配線が設けられている。配線の線幅は、ゲート電極及びゲー
ト配線の線幅より広く設けられている。これは、配線の線幅を広く設けることで抵抗を小
さくし、電圧降下を抑えることができる。配線と、半導体層又はゲート配線等を接続する
ため、これらの間に設けられる絶縁層にコンタクトホール（図８において丸で示した箇所
）が設けられている。コンタクトホールの数を増やすこと又はその面積を広くすることに
より、接触不良を低減することができる。
【００７４】
図８に示すように、配線は、角部に丸みを帯びるようにパターニングされている。そのた
め、配線の丸みを帯びた角部には凸部（外側の辺）と凹部（内側の辺）が設けられる。凸
部が丸みを帯びることで、プラズマによるドライエッチング時の異常放電による微粉の発
生を抑えることができる。また凹部が丸みを帯びることで、洗浄により、角部に堆積した
微粉を除去することができる。その結果、歩留まりの飛躍的な向上が可能である。
【００７５】
次に、図８中のＡ−Ｂにおける断面図を参照しながら、メモリセルの作製工程について説
明する。
【００７６】
基板には、絶縁性を有する基板を用いる。絶縁性基板とは、ガラス基板、石英基板、プラ
スチック基板等である。また、これらの基板はその裏面を研磨すること等により、薄くす
ることができる。さらには、金属等の導電性基板やシリコン等の半導体性基板上に、絶縁
性を有する材料により下地層を形成し、表面に絶縁性を付した基板を用いてもよい。また
、プラスチック基板のような撓う基板を用いることにより、軽量で薄型の撓う半導体装置
を作製することができる。
【００７７】
絶縁性基板８０１上に下地層８０２を形成する。下地層８０２は、酸化珪素、窒化珪素、
または酸化窒化珪素等の絶縁性を有する材料を用い、単層構造または積層構造で形成する
ことができる。本実施の形態では、下地層８０２として２層構造を用いる。下地層８０２
の第一層として、膜厚１０ｎｍ以上２００ｎｍ以下（好ましくは５０ｎｍ以上１００ｎｍ
以下）の酸化窒化珪素層を形成する。当該酸化窒化珪素層は、プラズマＣＶＤ法により、
ＳｉＨ４、ＮＨ３、Ｎ２Ｏ及びＨ２を反応ガスとして用いることができる。次に下地層８
０２の第ニ層として、膜厚５０ｎｍ以上２００ｎｍ以下（好ましくは１００ｎｍ以上１５
０ｎｍ以下）の酸化窒化珪素層を形成する。当該酸化窒化珪素層は、プラズマＣＶＤによ
り、ＳｉＨ４及びＮ２Ｏ等を反応ガスとして用いることができる。
【００７８】
下地層８０２上に半導体層を形成する。半導体層は、シリコンを有する材料により形成す
ることができる。半導体層は、非晶質でもよいし、結晶でもよいし、微結晶でもよい。単
結晶又は多結晶のように結晶性を有する半導体層を用いれば、トランジスタの移動度を高
めることができるため、好ましい。
【００７９】
結晶構造を有する半導体層を形成するには、非晶質半導体層に対して加熱処理を行う手法
を用いる。加熱処理には、レーザ照射、加熱炉、ランプ照射等が挙げられ、これらのいず
れか一又は複数を用いることができる。
【００８０】
レーザ照射には、連続発振型のレーザ（ＣＷレーザ）やパルス発振型のレーザ（パルスレ
ーザ）を用いることができる。レーザビーム（レーザ光を含む。以下、同じ。）としては
、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４
レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンド
ライトレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうちの一種
または複数種から発振されるものを用いることができる。このようなレーザビームの基本
波と、当該基本波の第２高調波から第４高調波といった高調波のレーザビームのいずれか
を照射することで、粒径の大きな結晶を有するシリコン層を得ることができる。高調波に
は、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高
調波（３５５ｎｍ）を用いることができる。レーザ照射におけるエネルギー密度は０．０
１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そ
して、走査速度は１０〜２０００ｃｍ／ｓｅｃ程度に制御する。
【００８１】
なお、基本波のＣＷレーザと高調波のＣＷレーザとを照射してもよいし、基本波のＣＷレ
ーザと高調波のパルスレーザとを照射するようにしてもよい。複数のレーザ光を照射する
ことにより、広範囲のエネルギー領域を補うことができる。
【００８２】
また、パルスレーザであって、非晶質のシリコン層がレーザによって溶融してから固化す
るまでに、次のパルスのレーザビームを照射できるようなくり返し周波数で発振されるレ
ーザビームを用いることもできる。このような周波数でレーザを発振させることで、走査
方向に向かって連続的に成長した結晶粒を有するシリコン層を得ることができる。このよ
うなレーザのくり返し周波数は１０ＭＨｚ以上であり、通常用いられている数十Ｈｚ〜数
百Ｈｚの周波数帯よりも著しく高い。
【００８３】
加熱処理として加熱炉を用いる場合には、非晶質シリコン層を４００〜５５０℃で２〜２
０時間加熱する。このとき、徐々に高温となるように温度を４００〜５５０℃の範囲で多
段階に設定するとよい。最初の４００℃程度の低温加熱工程により、非晶質シリコン層に
含まれる水素等が出てくるため、結晶化の際に層表面が荒れるのを低減することができる
。
【００８４】
前記加熱処理の行程において、半導体層の結晶化を促進させる金属、例えばニッケル（Ｎ
ｉ）を添加する。非晶質シリコン層上にニッケルを含む溶液を塗布し、加熱処理を行うこ
とで、加熱温度を低減することができ、さらに、結晶粒界の連続した多結晶シリコン層を
得ることができる。ここで結晶化を促進するための金属としてはニッケル（Ｎｉ）の他に
、鉄（Ｆｅ）、ルチニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウ
ム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）等を用いることもできる。
【００８５】
結晶化を促進させる金属は汚染源となるため、非晶質シリコン層を結晶化した後に、金属
を除去するゲッタリング工程を行うことが望ましい。ゲッタリング工程では、非晶質シリ
コン層を結晶化した後、シリコン層上にゲッタリングシンクとなる層を形成し、加熱する
ことで金属をゲッタリングシンクへ移動させる。ゲッタリングシンクには、多結晶半導体
層や不純物が添加された半導体層を用いることができる。例えば、シリコン層上にアルゴ
ン等の不活性元素が添加された多結晶シリコン層を形成し、これをゲッタリングシンクと
して用いることができる。ゲッタリングシンクに不活性元素を添加することによってひず
みを生じさせ、より効率的に金属を捕獲することができる。また新たにゲッタリングシン
クを形成することなく、トランジスタの半導体層の一部にリン等の元素を添加することに
よって、金属を捕獲することもできる。
【００８６】
このように形成された半導体層を所定の形状に加工し、島状の半導体層８０３を形成する
。加工には、フォトリソグラフィ法によって形成されたマスクを用いたエッチングを用い
る。エッチングには、ウェットエッチング法又はドライエッチング法を適用することがで
きる。
【００８７】
半導体層８０３を覆うようにゲート絶縁層８０４を形成する。ゲート絶縁層８０４は、下
地層８０２と同様の材料、方法により形成することができる。
【００８８】
図９（Ｂ）に示すように、ゲート絶縁層８０４上にゲート電極及びゲート配線として機能
する導電層を形成する。導電層はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（
Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）により形成さ
れた膜又はこれらの元素を有する合金膜を用いることができる。導電層は、単層構造又は
積層構造とすることができ、積層構造としては窒化タンタルとタングステンの積層構造を
用いることができる。導電層を所定の形状に加工し、積層構造を有するゲート電極８０６
、ゲート配線８１３を形成することができる。加工は、フォトリソグラフィ法によって形
成されたマスクを用いて、エッチングにより行う。エッチングには、ウェットエッチング
法又はドライエッチング法を適用することができる。
【００８９】
ゲート電極８０６の側面には、サイドウォールと呼ばれる絶縁層８０７を形成する。絶縁
層８０７は、下地層８０２と同様の材料、方法により形成することができる。またサイド
ウォールの端部をテーパ形状にするためには、等方性エッチングを用いればよい。
【００９０】
ここで、半導体層８０３に不純物元素を添加する。Ｎ型トランジスタとする場合、不純物
元素にはリン（Ｐ）を用い、Ｐ型トランジスタとする場合、不純物元素にはボロン（Ｂ）
を用いるとよい。これにより、半導体層８０３に不純物領域が形成される。不純物領域に
は、高濃度不純物領域８０８、８１０、及び絶縁層８０７の下方の低濃度不純物領域８１
１が形成される。この低濃度不純物領域８１１により、ゲート長が狭くなるにつれて生じ
る短チャネル効果を防止することができる。短チャネル効果はＮ型トランジスタに顕著で
あるため、サイドウォールとして機能する絶縁層は少なくともＮ型トランジスタのゲート
電極側面に設けるとよい。図９ではＮ型トランジスタにのみ低濃度不純物領域を形成して
いる。これは、Ｐ型トランジスタにのみ不純物領域を形成してからサイドウォールを形成
し、その後、Ｎ型トランジスタに不純物領域を形成することによる。また、ゲート配線に
も、同様にサイドウォールを形成してもかまわない。
【００９１】
不純物添加後、必要に応じて加熱処理を行い、不純物元素の活性化及び半導体層の表面改
善を図ることができる。加熱処理には、結晶化と同様の方法を用いることができる。
【００９２】
図９（Ｃ）に示すように、半導体層やゲート電極を覆い、層間膜として機能する絶縁層８
１５及び絶縁層８１６を形成する。層間膜は、単層構造又は積層構造とすることができ、
本実施の形態では積層構造とした。層間膜には、無機材料又は有機材料を用いることがで
きる。無機材料は、酸化珪素、窒化珪素、酸化窒化珪素等を用いることができる。有機材
料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロ
ブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリ
コン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも
水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、
フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フル
オロ基とを用いてもよい。ポリシラザンは、シリコン（Ｓｉ）と窒素（Ｎ）の結合を有す
るポリマー材料を原料として形成される。無機材料を用いると不純物元素の侵入を防止す
ることができ、有機材料を用いると平坦性を高めることができる。そのため、本実施の形
態では、絶縁層８１５に無機材料を用い、絶縁層８１６に有機材料を用いる。
【００９３】
図９（Ｄ）に示すように、絶縁層８１６、絶縁層８１５、ゲート絶縁層８０４を貫通する
コンタクトホールを形成し、コンタクトホールを充填するように配線層８１８を形成する
。配線層８１８は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タン
タル（Ｔａ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）により形成された膜又はこ
れらの元素を有する合金膜を用いることができる。配線層８１８は、単層構造又は積層構
造を用いることができ、例えば第１層にタングステン、窒化タングステン等を用い、第２
層にアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）やアルミニウムとチタンの合金（Ａｌ
−Ｔｉ）を用い、第３層に窒化チタン膜、チタン膜等を順次積層した構造を適用すること
ができる。配線層８１８の加工には、フォトリソグラフィ法により形成されたマスクを用
いた、エッチングを行えばよい。エッチングには、ウェットエッチング法又はドライエッ
チング法を適用することができる。配線層８１８は、半導体層８０３では不純物領域に接
続している。この配線層がソース電極またはドレイン電極として機能する。
【００９４】
このようにしてＰ型トランジスタ８２０、Ｎ型トランジスタ８２１を形成することができ
る。なお、Ｐ型トランジスタ８２０は、インバーター回路２１３を構成する一のトランジ
スタに、Ｎ型トランジスタ８２１は、Ｎ型トランジスタ２１２に相当する。
【００９５】
このようにして本発明のメモリセルはガラス基板やプラスチック基板上にトランジスタを
形成することで作製することができる。勿論本発明のメモリセルはこれに限定されるもの
ではなく、シリコンウェハを用いたトランジスタによっても形成することができる。但し
、ガラス基板やプラスチック基板等を用いることで、メモリセルを低コストで作製するこ
とができる。さらにはこれを有する様々な装置を提供することができる。
【００９６】
（実施の形態５）
本発明を適用したＳＲＡＭは、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉ
ｔ：中央処理装置）に搭載することができる。本実施の形態では、本発明のＳＲＡＭを搭
載したＣＰＵの構成について説明する。ＣＰＵの簡単な構成を図１０に示す。
【００９７】
ＣＰＵは、データキャッシュブロックとしてＤ＄９０１、インストラクションキャッシュ
ブロックとしてＩ＄９０２、データユニットブロックとしてＤＵ９０３、算術論理演算装
置（Ａｒｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃ  Ｕｎｉｔ）ブロックとしてＡＬＵ９０４、プロ
グラムカウンターブロックとしてＰＣ９０５、入出力（ＩｎＯｕｔ）ブロックとしてＩＯ
９０６を有する。
【００９８】
Ｄ＄９０１は最近アクセスされたアドレスのデータを一時的に保持し、そのアドレスのデ
ータに高速でアクセスできるようにする機能を有する。Ｉ＄９０２は最近アクセスされた
アドレスの命令を一時的に保持し、そのアドレスの命令に高速でアクセスできるようにす
る。ＤＵ９０３はロード命令又はストア命令が実行された時、Ｄ＄９０１にアクセスする
か、ＩＯ９０６にアクセスするかを決定する。ＡＬＵ９０４は算術論理演算回路であり、
四則演算、比較演算、論理演算などを行う。ＰＣ９０５は、現在実行中の命令のアドレス
を保持し、その実行終了後に次の命令をフェッチする。また、次の命令をフェッチする時
にＩ＄９０２にアクセスするか、ＩＯ９０６にアクセスするかを決定する。ＩＯ９０６は
ＤＵ、ＰＣからのアクセスを受け外部とデータの送受信を行う。以下にそれぞれの関係を
説明する。
【００９９】
ＰＣ９０５が命令をフェッチする時に、はじめにＩ＄９０２にアクセスし、Ｉ＄９０２に
該当するアドレスの命令がない場合にＩＯ９０６にアクセスする。これによって得られた
命令はＩ＄９０２に格納すると共に実行を行う。実行すべき命令が算術論理演算の場合は
ＡＬＵ９０４が演算を行う。実行すべき命令がロード命令又はストア命令の場合は、ＤＵ
９０３が演算を行う。この際、ＤＵ９０３はまずＤ＄９０１にアクセスし、該当するアド
レスのデータがＤ＄９０１にない場合にＩＯ９０６にアクセスする。
【０１００】
このようなＣＰＵにおいて、本発明を適用したＳＲＡＭは、Ｄ＄９０１とＩ＄９０２、Ａ
ＬＵ９０４の内部に存在するＧＰＲ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｒｅｇｉｓｔｅ
ｒ）に適用することができる。本発明を適用したＳＲＡＭを用いることで、処理速度を高
速化したＣＰＵを提供することができる。
【０１０１】
（実施の形態６）
本発明のＳＲＡＭを実装しうる半導体装置として、ビデオカメラ、デジタルカメラ、ゴー
グル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再
生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲ
ーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子
書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒ
ｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを備
えた装置）などが挙げられる。それら半導体装置の具体例を図１１に示す。
【０１０２】
図１１（Ａ）は携帯情報端末（所謂、ＰＤＡ：Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓ
ｓｉｓｔａｎｔ）であり、本体２００１、表示部２００２、操作キー２００３、モデム２
００４等を有し、本体２００１が有するメモリ素子として本発明のＳＲＡＭが設けられて
いる。本発明のＳＲＡＭにより、携帯情報端末の処理速度の高速化を図ることができる。
【０１０３】
図１１（Ｂ）は携帯電話機であり、本体２１０１、表示部２１０２、音声入力部２１０３
、音声出力部２１０４、操作キー２１０５、外部接続ポート２１０６、アンテナ２１０７
等を有し、本体２１０１が有するメモリ素子として本発明のＳＲＡＭが設けられている。
本発明のＳＲＡＭにより、携帯電話機の処理速度の高速化を図ることができる。
【０１０４】
図１１（Ｃ）は電子カードであり、本体２２０１、表示部２２０２、接続端子２２０３等
を有し、本体２２０１が有するメモリ素子として本発明のＳＲＡＭが設けられている。本
発明のＳＲＡＭにより、電子カードの処理速度の高速化を図ることができる。なお、図１
１（Ｃ）では接触型の電子カードを示しているが、非接触型の電子カードや、接触型と非
接触型の機能を併せ持った電子カードにも、本発明のＳＲＡＭを用いることができる。
【０１０５】
図１１（Ｄ）は電子ブックであり、本体２３０１、表示部２３０２、操作キー２３０３等
を有し、本体２３０１が有するメモリ素子として本発明のＳＲＡＭが設けられている。ま
た電子ブックには、モデムが本体２３０１に内蔵されていてもよい。本発明のＳＲＡＭに
より、電子ブックの処理速度の高速化を図ることができる。
【０１０６】
図１１（Ｅ）はコンピュータであり、本体２４０１、表示部２４０２、キーボード２４０
３、タッチパッド２４０４、外部接続ポート２４０５、電源プラグ２４０６等を有し、本
体２４０１が有するメモリ素子として本発明のＳＲＡＭが設けられている。本発明のＳＲ
ＡＭにより、コンピュータの処理速度の高速化を図ることができる。
【０１０７】
本実施の形態で説明したように、本発明の適用範囲は極めて広く、あらゆる分野の半導体
装置に用いることが可能である。なお、本実施の形態の半導体装置は、実施の形態に示し
たいずれの構成及びその作製方法とも組み合わせて実施することができる。
【符号の説明】
【０１０８】
２０１    データ線
２０２    データ線
２０３    データ線
２０４    ワード線
２０５    電源線
２０６    グランド線
２０７    ワード線
２０８    Ｎ型トランジスタ
２０９    Ｎ型トランジスタ
２１０    Ｎ型トランジスタ
２１１    ノード
２１２    Ｎ型トランジスタ
２１３    インバーター回路
２１５    配線
２１６    Ｎ型トランジスタ
２１７    抵抗
２１８    容量
３００    要求信号
３０１    インバリデート信号
３０２    キャッシュアクセス信号
３０３    カウンタ信号
４００    イベントタイミング
４０１    イベントタイミング
８０１    絶縁性基板
８０２    下地層
８０３    半導体層
８０４    ゲート絶縁層
８０６    ゲート電極
８０７    絶縁層
８０８    高濃度不純物領域
８１１    低濃度不純物領域
８１３    ゲート配線
８１５    絶縁層
８１６    絶縁層
８１８    配線層
８２０    Ｐ型トランジスタ
８２１    Ｎ型トランジスタ
９０１    Ｄ＄
９０２    Ｉ＄
９０３    ＤＵ
９０４    ＡＬＵ
９０５    ＰＣ
９０６    ＩＯ
２００１    本体
２００２    表示部
２００３    操作キー
２００４    モデム
２１０１    本体
２１０２    表示部
２１０３    音声入力部
２１０４    音声出力部
２１０５    操作キー
２１０６    外部接続ポート
２１０７    アンテナ
２１１Ａ    ノード
２１１Ｂ    ノード
２１４Ａ    Ｎ型トランジスタ
２１４Ｂ    Ｐ型トランジスタ
２１５Ａ    配線
２１５Ｂ    配線
２２０１    本体
２２０２    表示部
２２０３    接続端子
２３０１    本体
２３０２    表示部
２３０３    操作キー
２４０１    本体
２４０２    表示部
２４０３    キーボード
２４０４    タッチパッド
２４０５    外部接続ポート
２４０６    電源プラグ
【図１】
2014075174.tif 000003
【図２】
2014075174.tif 000004
【図３】
2014075174.tif 000005
【図４】
2014075174.tif 000006
【図５】
2014075174.tif 000007
【図６】
2014075174.tif 000008
【図７】
2014075174.tif 000009
【図８】
2014075174.tif 000010
【図９】
2014075174.tif 000011
【図１０】
2014075174.tif 000012
【図１１】
2014075174.tif 000013