(57)【要約】【課題】レーザートリミング加工を行うヒューズ素子を有する半導体集積回路装置の信頼性を向上させる。【解決手段】第２の多結晶Ｓｉ膜からなるヒューズ素子間に第１の多結晶Ｓｉ膜からなるダミーヒューズとダミーヒューズ上に窒化膜を設けることで、多結晶Ｓｉ膜からなるヒューズ素子の有無による層間膜の段差をなくし、ヒューズ開口領域の内側面と内部素子側の吸湿性のＳＯＧ膜が繋がることを防止し、より一層の信頼性向上を図る。【選択図】図３
2014075437.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜の上に間隔を空けて配置された第１の多結晶シリコンからなる複数のダミーヒューズと、
前記複数のダミーヒューズを覆う窒化シリコン膜と、
前記窒化シリコン膜を介して、前記複数のダミーヒューズの間に配置された第２の多結晶シリコンからなるヒューズ素子と、
前記ヒューズ素子および前記複数のダミーヒューズの上に配置された絶縁膜と、
前記絶縁膜を介して、前記ヒューズ素子および前記複数のダミーヒューズの上に切れ目無く配置されたシールリングと、
前記絶縁膜に設けられた接続孔を介して前記ヒューズ素子に接続された第１配線層と、
前記第１配線層とその上方に配置された第２配線層との間に配置された第１金属間絶縁膜およびＳＯＧ膜および第２金属間絶縁膜と、
前記第２金属間絶縁膜の上に設けられた保護膜と、
前記保護膜を選択的に除去し、前記ヒューズ素子の上方に設けられたヒューズカットを容易に実施するための開口領域と、
を有する半導体集積回路装置。
【請求項２】
前記シールリングは前記第１配線層と同じ材料により、同時に形成されることを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
ボルテージレギュレータやボルテージディテクタは、アナログ処理回路やロジック回路、容量、さらにブリーダー抵抗等で構成され、ブリーダー抵抗部には、検査工程で所望の電圧に調整できるように、抵抗選択用のヒューズ素子が設けられている。
【０００３】
その様な従来の半導体集積回路装置の一例を図４、図５および図６に示す。図４はヒューズ素子の平面図であり、図５は図４のＡ−Ａ'に沿った断面およびその両脇にそれぞれ配置されたＭＯＳトランジスタと抵抗体５１２とを含む断面図であり、図６は図４のＢ−Ｂ'に沿った断面図である。図５に示すように、ヒューズ素子４０５は、素子分離絶縁膜５０３上に設けられており、ＭＯＳトランジスタのゲート電極４０５ａと同一の導電材である不純物をドープされた多結晶Ｓｉ膜からなる。
【０００４】
多結晶Ｓｉ膜４０５は、層間絶縁膜５１３と平坦化膜であるＢＰＳＧ膜５１４とに覆われており、多結晶Ｓｉ膜の両端部近傍に達するコンタクト孔５１５がＢＰＳＧ膜５１４と層間絶縁膜５１３とに開孔されている。ＢＰＳＧ膜５１４上には、第１層目のアルミニウム膜５１６から成る配線が、図4に示したコンタクト孔４１５を介して多結晶Ｓｉ膜５０５にコンタクトする様にパターニングされている。アルミニウム膜５１６は、TEOSを原料としてプラズマＣＶＤ法で形成された第１層目の金属間絶縁膜５１８に覆われている。
【０００５】
この従来例では、第１層目のアルミニウム膜５１６の他に第２層目のアルミニウム膜(図示せず)も用いられている。このため、これらのアルミニウム膜同士の間の平坦化膜として、ＳＯＧ膜５１９が、回転塗布、キュアリング及びその後のエッチバックによって第１層目の金属間絶縁膜５１８上に形成されている。ＳＯＧ膜５１９は、ＴＥＯＳを原料としてプラズマＣＶＤ方で形成された第２層目の金属間絶縁膜５２０に覆われている。第２層目の金属間絶縁膜５２０はプラズマＣＶＤ法で形成されたオーバコート膜であるＳｉＮ膜５２１に覆われている。
【０００６】
また、多結晶Ｓｉ膜４０５上には、ヒューズ素子であるこの多結晶Ｓｉ膜４０５をレーザー光で切断するための開口領域４２２が設けられている。開口領域４２２は、アルミニウムパッド（図示せず）上のＳｉＮ膜５２１をエッチングする時のマスクを用いて同時にエッチングされたものであるが、オーバエッチングのために、第１層目の金属間絶縁膜５１８まで達している。このようにヒューズ開口領域４２２が第１層目の金属間絶縁膜５１８まで達していることで、第１層目の金属間絶縁膜の表面を平坦にしているＳＯＧ膜５１９が経路となり、外部から水あるいは水蒸気により水分が浸入し、半導体集積回路の内部素子に入り込み、半導体集積回路装置の長期信頼性不良の原因となっていた。特にＰＭＯＳトランジスタにおいては負のゲートバイアスを加えた場合にトランジスタの閾値電圧シフトが起こり、ＮＢＴＩ(Negative Bias Temperature Instability)として問題となっていた。
【０００７】
このようなヒューズ開口領域５２２からの水分侵入に起因する長期信頼性を劣化させない施策として、ヒューズ開口領域の外周に第１層目のアルミニウム膜で障壁となるようシールリング５１７を形成することでＩＣ内部に水分の侵入を防止する構造が紹介されている。（例えば、特許文献１、２参照）
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０５−０２１６０５号公報
【特許文献２】特開平０７−０２２５０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ヒューズ開口領域４２２からの水分侵入を防ぐための障壁となる第１層目のアルミニウム膜でのシールリング４１７において、図５および図６に示すように多結晶Ｓｉ膜からなるヒューズ素子４０５の有無による段差の影響により、シールリング４１７の高さが低くなる領域が存在する。その結果、図５および図６に示したように従来の構造では、エッチバック時にシールリング４１７上のＳＯＧ膜５１９を十分に除去することはできず、ヒューズ開口領域４２２の内側面にあるＳＯＧ膜５１９と内部素子側にあるＳＯＧ膜５１９が水分の経路としてつながってしまい、ＩＣの特性劣化を引き起こす要因となる可能性がある。
【００１０】
本発明は、この様な問題を考慮して成されたもので、ヒューズ素子上の層間絶縁膜の平坦性を改良して、ヒューズ開口領域の内側面と内部素子側のＳＯＧ膜を完全に分断し、半導体集積回路の内部素子への水分侵入を防ぐことで信頼性向上を図った半導体集積回路装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明は上記課題を解決するために、以下のような手段を用いた。
【００１２】
まず、半導体基板と、
前記半導体基板の表面に設けられた素子分離絶縁膜と、
前記素子分離絶縁膜の上に間隔を空けて配置された第１の多結晶シリコンからなる複数のダミーヒューズと、
前記複数のダミーヒューズを覆う窒化シリコン膜と、
前記窒化シリコン膜を介して、前記複数のダミーヒューズの間に配置された第２の多結晶シリコンからなるヒューズ素子と、
前記ヒューズ素子および前記複数のダミーヒューズの上に配置された絶縁膜と、
前記絶縁膜を介して、前記ヒューズ素子および前記複数のダミーヒューズの上に切れ目無く配置されたシールリングと、
前記絶縁膜に設けられた接続孔を介して前記ヒューズ素子に接続された第１配線層と、
前記第１配線層とその上方に配置された第２配線層との間に配置された第１金属間絶縁膜およびＳＯＧ膜および第２金属間絶縁膜と、
前記第２金属間絶縁膜の上に設けられた保護膜と、
前記保護膜を選択的に除去し、前記ヒューズ素子の上方に設けられたヒューズカットを容易に実施するための開口領域と、
を有する半導体集積回路装置とした。
【００１３】
また、前記シールリングは前記第１配線層と同じ材料により、同時に形成されることを特徴とする半導体集積回路装置とした。
【発明の効果】
【００１４】
本発明の半導体集積装置では、第２の多結晶Ｓｉ膜からなるヒューズ素子間に第１の多結晶Ｓｉ膜からなるダミーヒューズとダミーヒューズ上に窒化膜を設けることで、多結晶Ｓｉ膜からなるヒューズ素子有無の影響による層間膜の段差(高低差)がなくなり、シールリング上のＳＯＧ膜はインプロセス中で除去され、ヒューズ開口領域の内側面と内部素子側のＳＯＧ膜はシールリングで完全に分断される。このため、ＳＯＧ膜から吸収された水分は、シールリングにおいて堰き止められ、半導体集積回路の内部素子へ水分が進入しないので、半導体集積回路の信頼性を向上することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例１の半導体集積回路装置の模式平面図である。
【図２】図１の本発明の半導体集積回路装置のＡ−Ａ'の模式断面図
【図３】図１の本発明の半導体集積回路装置のＢ−Ｂ'の模式断面図
【図４】従来の半導体集積回路装置の模式平面図である。
【図５】図４の従来の半導体集積回路装置のＡ−Ａ'の模式断面図
【図６】図４の従来の半導体集積回路装置のＢ−Ｂ'の模式断面図
【発明を実施するための形態】
【００１６】
以下に、この発明の実施の形態を図面に基づいて説明する。
図１に本発明の半導体装置の平面図、図２および図３に本発明の半導体装置の模式断面図を示す。
【００１７】
図１を用いて、ヒューズ領域の平面構造について説明する。本発明の特徴は、ヒューズ素子に隣接してダミーヒューズ１０６を配置した点である。ここで、ヒューズ素子１０８は抵抗体と同じ層である第２の多結晶シリコン膜からなり、ヒューズ素子１０８の両端にはコンタクト領域がありコンタクト孔１１５を介して第１層目のアルミニウム配線１１６が形成されている。ヒューズ素子１０８の中央部はレーザー切断しやすいように両端部に比べ細くなっており、ヒューズ素子中央部の両側近傍には一定の間隔の隙間をおいてダミーヒューズ１０６が配置されている。ダミーヒューズ１０６はトランジスタのゲート電極と同じ層である第１の多結晶シリコン膜から形成されている。ダミーヒューズ１０６の表面は窒化シリコン膜(ＳｉＮ膜)１０７に覆われている。そして、複数のヒューズ素子１０８の中央部とダミーヒューズ１０６を跨いでヒューズ開口領域１２２が形成されている。そして、第１層目のアルミニウム膜からなるシールリング１１７がヒューズ開口領域１２２を囲んでその周囲に切れ目無く、閉曲線をなして配置されている。平坦化のためにシールリングはできるだけダミーヒューズの上に位置するように配置される。シールリングがダミーヒューズの上に配置されないのは、ヒューズ素子およびその両側にある隙間の部分の上方だけである。
【００１８】
図２は図１のＡ−Ａ'に沿った断面およびその両脇にそれぞれ配置されたＭＯＳトランジスタと抵抗体２１２とを含む断面図である。ヒューズ開口領域１２２の下には窒化シリコン膜１０７に覆われたダミーヒューズ１０６が配置されている。
【００１９】
次に、この様な半導体集積回路装置の構造を製造方法に即して説明する。Ｐ型シリコン半導体基板２０１上にＰＭＯＳトランジスタ領域に形成されたＮ型ウエル拡散層２０２と、特に記載はしないがＮＭＯＳ領域にＰ型ウエル拡散層を形成し、ＬＯＣＯＳ法により形成された酸化膜の素子分離絶縁膜２０３を例えば４０００〜８０００Å程形成している。
【００２０】
そして熱酸化によるゲート絶縁膜２０４を１００〜４００Å程度形成し、所望の閾値電圧を得るようにイオン注入を行なった後、ＣＶＤ法でゲート電極となる第１の多結晶Ｓｉ膜を堆積し、フォトレジストでパターニングを施しゲート電極２０５ａとヒューズ素子予定領域にダミーヒューズ１０６を形成する。このときゲート電極２０５ａおよびダミーヒューズ１０６となる第１の多結晶Ｓｉ膜中には、リンあるいはボロンをイオン注入あるいはＤｏｐｅｄ−ＣＶＤ法で拡散させ、電極の極性をＮ型もしくはＰ型多結晶Ｓｉ膜にしておく。その後、ＬＰＣＶＤ法を用いて、第１の多結晶Ｓｉ膜上に第１のＳｉＮ膜１０７を設ける。このように第１の多結晶Ｓｉ膜からなるダミーヒューズ１０６をＳｉＮ膜１０７で覆うことで、ＩＣの特性を調整するヒューズ素子をレーザートリミングする際に、ヒューズ素子同士がショートしてしまうことを防止する効果がある。なお、ヒューズ素子領域以外のＳｉＮ膜は除去しても良いし、このまま残しても良い。その後、抵抗体およびヒューズ素子を形成するために、第２の多結晶シリコンを堆積し、低濃度の不純物を注入する。目的に応じＰ型抵抗体でもＮ型抵抗体を形成する。また、Ｄｏｐｅｄ−ＣＶＤ法で形成しても良い。その後、フォトリソグラフィー工程の後、エッチングを施しパターンを形成し、高抵抗抵抗体２１２およびヒューズ素子１０８を作成する。
【００２１】
その後、ＰＭＯＳトランジスタのドレイン・ソースとなるＰ型高濃度不純物領域２１０、特に図示しないがＮＭＯＳトランジスタのソースおよびドレインとなるＮ型高濃度不純物領域を形成する。また、この時同時に、抵抗体２１２のコンタクト部分の低抵抗化およびヒューズ素子１０８の低抵抗化を図る為に、同時にＰ型またはＮ型の高濃度不純物のイオン注入を抵抗体の低濃度領域２０９の両側に配置されたコンタクト部２１１およびヒューズ素子全面に対して行い不純物濃度を十分に高くする。
【００２２】
その後、層間絶縁膜２１３と平坦化膜である絶縁膜のＢＰＳＧ膜２１４を形成したのち第１のコンタクト孔１１５を開口し、ＢＰＳＧ膜２１４上に、第１層目のアルミニウム膜１１６から成る配線が、コンタクト孔１１５を介して各要素素子にコンタクトする様にパターニングする。また、第１層目のアルミニウム膜１１６は後の工程で形成されるヒューズトリミングのための開口領域２２２とヒューズ素子１０８との間に水分侵入を防ぐ為のシールリング１１７としてパターニングされる。
【００２３】
その後、多層配線とするため第１層目の金属間絶縁膜２１８をたとえばＰ−ＣＶＤ法によるＴＥＯＳで形成する。この第１層目の金属間絶縁膜２１８上に平坦性をよくするためＳＯＧ膜２１９の回転塗布、キュアリング、エッチバックが施されるが、この結果ＳＯＧ膜２１９は残らずに第１層目の金属間絶縁膜２１８の表面が露出して平坦化された状態となる。さらに第１層目の金属間絶縁膜２１８の上にはＴＥＯＳを原料としてプラズマＣＶＤ法で形成された第２層目の金属間絶縁膜２２０が形成され、その後、第２のコンタクト孔(図示せず)を形成し、第２層目のアルミニウム膜(図示せず)を設ける。その後、第２層目のアルミニウム膜および第２層目の金属間絶縁膜２２０を覆うようにプラズマＣＶＤ法にて保護膜である第２のＳｉＮ膜２２１を形成する。そして、保護膜である第２のＳｉＮ膜２２１にアルミニウムパッド(図示せず)やトリミング加工のための開口領域２２２をエッチングにより選択的に設ける。
【００２４】
図３は図１のＢ−Ｂ'に沿った断面図である。図２および図３に示した本発明の構造のように、第２の多結晶Ｓｉ膜からなる隣り合うヒューズ素子１０８の間に、第１のＳｉＮ膜１０７で覆われた第１の多結晶Ｓｉ膜からなるダミーヒューズ１０６を設けることで、段差が緩和され、層間絶縁膜２１３とＢＰＳＧ膜２１４の平坦性が、ダミーヒューズが無い場合に比べ飛躍的に向上する。これにより図５および６の従来構造のようなヒューズ素子有無による段差の影響を無視することができるのでシールリング上にＳＯＧ膜２１９が入り込む隙間がなくなる。その結果、インプロセス中の平坦化技術であるエッチバック工程によりシールリング１１７上のＳＯＧ膜２１９は十分に除去され、シールリング２１７によりＳＯＧ膜２１９は十分に寸断され途切れる。このため、半導体集積回路装置の内部素子へＳＯＧ膜を介して水分が進入しないので、半導体集積回路装置の信頼性を向上させることができる。なお、ＳＯＧ膜がヒューズ開口領域内側面からの水分経路とならない様、シールリングでＳＯＧ膜を遮断できていれば、内部素子領域においてはアルミニウム配線間のスペースにＳＯＧ膜があっても構わない。
【００２５】
以上のようにして形成された本発明の半導体集積回路装置では、シールリング上の吸湿性を有するＳＯＧ膜がほぼ完全に除去されるので、開口領域から内部素子への水分の浸入が防止され、半導体集積回路の信頼性を向上させることが可能となる。
【符号の説明】
【００２６】
２０１  Ｐ型シリコン半導体基板
２０２  Ｎ型ウエル拡散層
２０３、５０３  素子分離絶縁膜
２０４、５０４  ゲート絶縁膜
２０５、４０５  第１の多結晶Ｓｉ膜からなるゲート電極(ヒューズ素子)
１０６  第１の多結晶Ｓｉ膜からなるダミーヒューズ
１０７  第１のＳｉＮ膜
１０８  第２の多結晶Ｓｉ膜からなるヒューズ素子
２０９、５０９  抵抗体の低濃度領域
２１０、５１０  Ｐ型高濃度不純物領域
２１１、５１１  抵抗体の高濃度領域
２１２、５１２  高抵抗抵抗体
２１３、５１３  層間絶縁膜
２１４、５１４  ＢＰＳＧ膜
１１５、４１５  コンタクト孔
１１６、４１６  第１層目のアルミニウム膜(配線層)
１１７、３１７  第１層目のアルミニウム膜(シールリング)
２１８、５１８  第１層目の金属間絶縁膜
２１９、５１９  ＳＯＧ膜
２２０、５２０  第２層目の金属間絶縁膜
２２１、５２１  第２のＳｉＮ膜
１２２、４２２  ヒューズ開口領域
【図１】
2014075437.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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