(57)【要約】【課題】安定した多値記憶動作を実現することができる不揮発性記憶装置及び不揮発性記憶装置の駆動方法を提供する。【解決手段】不揮発性記憶装置１００は、第１電極と、第２電極と、第１電極と第２電極との間に配設され、第１電極及び第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備する不揮発性記憶素子１０１を備える。さらに、抵抗変化層と電気的に直列接続される可変負荷抵抗１０２を備え、抵抗変化層及び可変負荷抵抗１０２に第２の極性の電圧パルスを印加する場合に、可変負荷抵抗１０２の値を変化させることによって、抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されている。可変負荷抵抗１０２の値が小さいほど、抵抗変化層の高抵抗状態が高い抵抗値となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、
前記抵抗変化層と電気的に直列接続される可変負荷抵抗と、
を備え、
前記抵抗変化層及び前記可変負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成され、
前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。
【請求項２】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、
前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、
前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、
を備え、
前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成され、
前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。
【請求項３】
前記抵抗変化層及び前記可変負荷抵抗に前記第１の極性の電圧パルスを印加する場合に、前記抵抗変化層の低抵抗状態が１つのみ設定可能なように構成されている、請求項１又は２に記載の不揮発性記憶装置。
【請求項４】
前記抵抗変化層は第１の遷移金属で構成される第１の遷移金属酸化物と第２の遷移金属で構成される第２の遷移金属酸化物との積層構造で構成され、当該第１の遷移金属酸化物の酸素不足度が、当該第２の遷移金属酸化物の酸素不足度より大きい、請求項１乃至３の何れかに記載の不揮発性記憶装置。
【請求項５】
前記第２の遷移金属酸化物の抵抗値は、前記第１の遷移金属酸化物の抵抗値より大きい、請求項４に記載の不揮発性記憶装置。
【請求項６】
前記第１の遷移金属と前記第２の遷移金属は同じ金属である、請求項４又は５に記載の不揮発性記憶装置。
【請求項７】
前記遷移金属酸化物はタンタル酸化物で構成される、請求項６に記載の不揮発性記憶装置。
【請求項８】
前記第１の遷移金属と前記第２の遷移金属は異なる金属であり、前記第２の遷移金属の標準電極電位は、前記第１の遷移金属の標準電極電位より低い、請求項４又は５に記載の不揮発性記憶装置。
【請求項９】
半導体基板上に形成され、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子と、を備えるメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、
前記抵抗変化層と電気的に直列接続される可変負荷抵抗を備え、
前記抵抗変化層及び前記可変負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。
【請求項１０】
半導体基板上に形成され、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子と、を備えるメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、
前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、
前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、を備え、
前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。
【請求項１１】
第１の平面において互いに平行に形成された複数の第１電極配線と、前記第１の平面に平行な第２の平面において互いに平行に且つ前記複数の第１電極配線と立体交差するように形成された複数の第２電極配線と、前記複数の第１電極配線と前記複数の第２電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子とを備えるメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、を具備し、
前記抵抗変化層と電気的に直列接続される可変負荷抵抗を備え、
前記抵抗変化層及び前記可変負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。
【請求項１２】
第１の平面において互いに平行に形成された複数の第１電極配線と、前記第１の平面に平行な第２の平面において互いに平行に且つ前記複数の第１電極配線と立体交差するように形成された複数の第２電極配線と、前記複数の第１電極配線と前記複数の第２電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子と、を備えるメモリアレイを備え、
前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、
前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、
前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、を備え、
前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置。
【請求項１３】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、
前記抵抗変化層と電気的に直列接続される可変負荷抵抗と
を備える不揮発性記憶装置の駆動方法であって、
前記抵抗変化層及び前記可変負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定する書き込み工程と、
前記抵抗変化層の複数の抵抗値の高抵抗状態に応じて書き込まれた情報を判別する読み出し工程と
を有し、
前記書き込み工程において、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置の駆動方法。
【請求項１４】
第１電極と、
第２電極と、
前記第１電極と前記第２電極との間に配設され、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、
前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、
前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と
を備える不揮発性記憶装置の駆動方法であって、
前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定する書き込み工程と、
前記抵抗変化層の複数の抵抗値の高抵抗状態に応じて書き込まれた情報を判別する読み出し工程と
を有し、
前記書き込み工程において、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる、不揮発性記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的信号に基づいて可逆的に抵抗値が変化する不揮発性記憶素子を備える不揮発性記憶装置、及び不揮発性記憶装置の駆動方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って、携帯情報機器や情報家電等の電子機器がより一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性記憶装置の用途が急速に拡大している。さらに、このフラッシュメモリに置き換わる次世代の不揮発性記憶装置として、電気的信号によって抵抗値が可逆的に変化する性質を有する抵抗変化型の不揮発性記憶素子を備えた不揮発性記憶装置の研究開発が進んでいる。
【０００３】
抵抗変化型の不揮発性記憶素子は、抵抗変化層を電極で挟持するという極めて単純な構造を有している。抵抗変化層は、電極間に所定の電気的パルスが与えられると、異なる抵抗値を持つ複数の抵抗状態の間を可逆的に遷移する。このような複数の抵抗状態が、数値の記憶に用いられる。構造上及び動作上の単純さから、このような抵抗変化型の不揮発性記憶素子を備えた不揮発性記憶装置は、高度の微細化、高速化、及び低消費電力化が可能であると期待されている。
【０００４】
抵抗変化層として用いられる材料は、大きく２種類に分類される。一つは、特許文献１及び非特許文献１〜３に開示されているような、遷移金属（Ｎｉ、Ｎｂ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｏ、Ｆｅ、Ｃｕ、Ｃｒ等）の酸化物であり、特に、酸素の含有率が化学量論的組成の観点から不足している酸化物（以下、酸素不足型の酸化物と呼ぶ）である。もう一つはペロブスカイト材料（Ｐｒ（1−ｘ）ＣａＸＭｎＯ３（ＰＣＭＯ）、ＬａＳｒＭｎＯ３（ＬＳＭＯ）、ＧｄＢａＣｏｘＯｙ（ＧＢＣＯ）である。後者については、２値（低抵抗と高抵抗の２つの状態）を記憶可能な素子だけではなく、３値以上の多値を記憶可能な素子として用いる技術が、特許文献２及び３、並びに非特許文献４等に記載されている。
【０００５】
図１５は、特許文献２に開示されている、ＰＣＭＯを用いた素子の、電気的パルスによる抵抗変化の一例を示す図である。図から、初期状態にある抵抗値が５００Ω程度の素子に対し、所定の極性、電圧、及びパルス幅を有する電気的パルスを所定の回数印加することにより、抵抗値を上昇もしくは低下させることが可能であることが分かる。抵抗値はほぼ連続的な値を取ることができる。そこで、互いに異なる抵抗値を有する３個以上の状態を選択的に利用し、互いに異なる３個以上の数値をそれぞれの抵抗値に対応させることにより、多値の記憶素子が実現できるとされている。
【０００６】
図１６は、特許文献３に開示されている、ＰＣＭＯ等を用いた不揮発性記憶素子の抵抗値と、印加する電圧と抵抗値との関係を示す図である。なお、図１６では、印加されている電気的パルスはそれぞれ１回である。この図でも、素子の抵抗値が、印加された電気的パルスの電圧値に応じてほぼ連続的に変化しているのが分かる。この場合も、特許文献２の場合と同様に、多値の記憶素子が実現可能であるとされている。
【０００７】
さらに、多値の記憶素子の例として、特許文献４には、負荷回路の負荷抵抗特性及び／又は発生電圧条件を変更することにより、抵抗変化素子の抵抗特性を、少なくとも３つの異なる抵抗特性の中から選択される一の抵抗特性に遷移させて、少なくとも３値の情報を記憶することができる不揮発性記憶装置が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１４０４６４号公報
【特許文献２】米国特許第６４７３３３２号明細書
【特許文献３】特開２００４−１８５７５６号公報
【特許文献４】特開２００８−１９８２７５号公報
【非特許文献】
【０００９】
【非特許文献１】I.G.Baek et al., Tech. Digest IEDM 2004,587頁
【非特許文献２】Japanese Journal of Applied Physics Vol45, 2006, L310頁
【非特許文献３】A.Chen et al., Tech. Digest IEDM 2005,746頁
【非特許文献４】X.Chen et al., New Journal of Physics Vol.8, 2006, 229頁
【発明の概要】
【発明が解決しようとする課題】
【００１０】
３つ以上の抵抗状態を利用する多値の記憶素子では、素子がどの抵抗状態にあるかが、素子の抵抗値を読み出すことにより判別される。したがって、誤動作を防止するためには、各抵抗状態における抵抗値が、互いにある程度の抵抗値の差を持つことが必要である。しかしながら、特許文献２や３に開示されている素子では、印加される電気的パルスの電圧やパルス幅、回数によって、抵抗値が連続的に変化する。このため、同一の電気的パルスを印加しても、素子自体の不均一性や電気的パルスの電圧、パルス幅、回数などを反映して、実現される抵抗値がばらついてしまい、抵抗値が安定しない。また、記憶素子の抵抗値は必ずしも安定性が十分に高いとは言えない。このため、それぞれの抵抗状態間での抵抗値の差が小さい場合は、セットされた抵抗値が、状態の温度等の変化により別の状態とみなされる程度に変化することがある。このように、従来の記憶素子では、多値の情報を記憶する不揮発性記憶素子として安定に動作させることが難しいという課題があった。
【００１１】
また、特許文献４に開示されている記憶装置の場合も、その図９に示すように、異なる遷移条件に基づいて抵抗特性が遷移された後の各抵抗状態間での抵抗値の差は高々２倍程度であり、安定した多値記憶を実現できるとは言い難い。
【００１２】
本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、安定した多値記憶を実現することができる不揮発性記憶装置及び不揮発性記憶装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１３】
上述した課題を解決するために、本発明の一の態様の不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に直列接続される可変負荷抵抗とを備え、前記抵抗変化層及び前記可変負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成され、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。
【００１４】
本発明の他の態様の不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗とを備え、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成され、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。
【００１５】
このようにして設定された抵抗変化層の複数の抵抗値の高抵抗状態を利用することによって、多値記憶を実現することができる。
【００１６】
前記態様の不揮発性記憶装置は、前記抵抗変化層及び前記可変負荷抵抗に前記第１の極性の電圧パルスを印加する場合に、前記抵抗変化層の低抵抗状態が１つのみ設定可能なように構成されていてもよい。
【００１７】
また、前記態様において、前記抵抗変化層は第１の遷移金属で構成される第１の遷移金属酸化物と第２の遷移金属で構成される第２の遷移金属酸化物との積層構造で構成され、当該第１の遷移金属酸化物の酸素不足度が、当該第２の遷移金属酸化物の酸素不足度より大きいほうが好ましい。
【００１８】
また、前記態様において、前記第２の遷移金属酸化物の抵抗値は、前記第１の遷移金属酸化物の抵抗値より大きいほうが好ましい。
【００１９】
また、前記態様において、前記第１の遷移金属と前記第２の遷移金属は同じ金属であってもよい。
【００２０】
また、前記態様において、前記遷移金属酸化物はタンタル酸化物で構成されていてもよい。
【００２１】
また、前記態様において、前記第１の遷移金属と前記第２の遷移金属は異なる金属であり、前記第２の遷移金属の標準電極電位は、前記第１の遷移金属の標準電極電位より低くてもよい。
【００２２】
また、本発明の他の態様の不揮発性記憶装置は、半導体基板上に形成され、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、前記抵抗変化層と電気的に直列接続される可変負荷抵抗を備え、前記抵抗変化層及び前記可変負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。
【００２３】
また、本発明の他の態様の不揮発性記憶装置は、半導体基板上に形成され、互いに交差するように配列された複数のワード線および複数のビット線、前記複数のワード線および複数のビット線の交点に対応してそれぞれ設けられた複数のトランジスタ、並びに前記複数のトランジスタに一対一で対応して設けられた複数の不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、を備え、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。
【００２４】
また、本発明の他の態様の不揮発性記憶装置は、第１の平面において互いに平行に形成された複数の第１電極配線と、前記第１の平面に平行な第２の平面において互いに平行に且つ前記複数の第１電極配線と立体交差するように形成された複数の第２電極配線と、前記複数の第１電極配線と前記複数の第２電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、を具備し、前記抵抗変化層と電気的に直列接続され、前記抵抗変化層及び前記可変負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。
【００２５】
さらに、本発明の他の態様の不揮発性記憶装置は、第１の平面において互いに平行に形成された複数の第１電極配線と、前記第１の平面に平行な第２の平面において互いに平行に且つ前記複数の第１電極配線と立体交差するように形成された複数の第２電極配線と、前記複数の第１電極配線と前記複数の第２電極配線との立体交差点のそれぞれに対応して設けられた不揮発性記憶素子とを備えるメモリアレイを備え、前記不揮発性記憶素子のそれぞれは、第１電極と、第２電極と、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層とを具備し、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗と、を備え、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定可能なように構成されており、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。
【００２６】
また、本発明の一の態様の不揮発性記憶装置の駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に直列接続される可変負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、前記抵抗変化層及び前記可変負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定する書き込み工程と、前記抵抗変化層の複数の抵抗値の高抵抗状態に応じて書き込まれた情報を判別する読み出し工程とを有し、前記書き込み工程において、前記可変負荷抵抗の値が小さいほど、前記抵抗変化層の高抵抗状態が高い抵抗値となる。
【００２７】
さらに、本発明の他の態様の不揮発性記憶装置の駆動方法は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に配設され、前記第１電極及び前記第２電極間に第１の極性の電圧パルスが印加された場合に抵抗状態が高から低へ変化し、前記第１の極性とは異なる第２の極性の電圧パルスが印加された場合に抵抗状態が低から高へ変化する抵抗変化層と、前記抵抗変化層と電気的に並列接続される可変負荷抵抗と、前記抵抗変化層及び前記可変負荷抵抗と電気的に直列接続される負荷抵抗とを備える不揮発性記憶装置の駆動方法であって、前記抵抗変化層、前記可変負荷抵抗及び前記負荷抵抗に前記第２の極性の電圧パルスを印加する場合に、前記可変負荷抵抗の値を変化させることによって、前記抵抗変化層の高抵抗状態を複数の抵抗値に設定する書き込み工程と、前記抵抗変化層の複数の抵抗値の高抵抗状態に応じて書き込まれた情報を判別する読み出し工程とを有し、前記書き込み工程において、前記可変負荷抵抗の値が大きいほど、前記抵抗変化層の高抵抗状態が高いレベルとなる。
【発明の効果】
【００２８】
本発明に係る不揮発性記憶装置及び不揮発性記憶装置の駆動方法によれば、多値記憶を安定した動作で実現することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る不揮発性記憶装置の概略の構成を示すブロック図
【図２】本発明の実施の形態１に係る不揮発性記憶装置の一構成例を示す回路図
【図３】本発明の実施の形態１に係る不揮発性記憶装置が備える不揮発性記憶素子の構成を示す断面図
【図４】実験用の可変負荷抵抗回路の構成を示す回路図
【図５】高抵抗化工程における抵抗変化層の抵抗値の変化を示すグラフ
【図６】高抵抗化工程における抵抗変化層の抵抗値と負荷抵抗値との関係を示すグラフ
【図７】本発明の実施の形態１に係る不揮発性記憶装置の変形例を示す回路図
【図８】本発明の実施の形態２に係る不揮発性記憶装置の一構成例を示す回路図
【図９】本発明の実施の形態２に係る不揮発性記憶装置の変形例を示す回路図
【図１０】本発明の実施の形態２に係る不揮発性記憶装置の他の変形例を示す回路図
【図１１】本発明の実施の形態３に係る不揮発性記憶装置の構成の一例を示すブロック図
【図１２】本発明の実施の形態３に係る不揮発性記憶装置の実施例の概略構成を示すブロック図
【図１３】本発明の実施の形態３に係る不揮発性記憶装置の他の実施例の概略構成を示すブロック図
【図１４】本発明の実施の形態４に係る不揮発性記憶装置の構成の一例を示すブロック図
【図１５】特許文献２に開示されている、ＰＣＭＯを用いた素子の電気的パルスによる抵抗変化の一例を示す図
【図１６】特許文献３に開示されている、ＰＣＭＯ等を用いた不揮発性記憶素子の抵抗値と、印加する電圧との関係を示す図
【発明を実施するための形態】
【００３０】
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。
【００３１】
（実施の形態１）
［不揮発性記憶装置の構成］
図１は、本発明の実施の形態１に係る不揮発性記憶装置の概略の構成を示すブロック図である。図１に示すように、本実施の形態１の不揮発性記憶装置１００は、抵抗変化型の不揮発性記憶素子１０１と、可変負荷抵抗１０２と、これらの不揮発性記憶素子１０１及び可変負荷抵抗１０２に対して電圧パルスを印加するための電源１０３とを備えている。
【００３２】
図２は、本実施の形態１に係る不揮発性記憶装置の一構成例を示す回路図である。図２に示す例では、可変負荷抵抗１０２が、３つの抵抗１０２Ａ１，１０２Ａ２，１０２Ａ３と、これらの抵抗１０２Ａ１，１０２Ａ２，１０２Ａ３のそれぞれに接続されたスイッチング素子１０２Ｂ１，１０２Ｂ２，１０２Ｂ３とが並列に接続されて構成されている。そのため、可変負荷抵抗１０２の値（抵抗値）は、スイッチング素子１０２Ｂ１，１０２Ｂ２，１０２Ｂ３のそれぞれのオン／オフにより変化することになる。本実施の形態１の場合、３つのスイッチング素子１０２Ｂ１，１０２Ｂ２，１０２Ｂ３の何れか一つをオンとすることにより、可変負荷抵抗１０２の値を３種類設定することができる。電源１０３から出力された電圧パルスは、不揮発性記憶素子１０１及び可変負荷抵抗１０２に印加される。このとき、不揮発性記憶素子１０１に印加される電圧は、可変負荷抵抗１０２の抵抗値と不揮発性記憶素子１０１の抵抗値との抵抗比により定まる分圧によって決定され、可変負荷抵抗１０２の値に対応して変化することになる。
【００３３】
図３は、本発明の実施の形態１に係る不揮発性記憶装置が備える不揮発性記憶素子１０１の構成を示す断面図である。図３に示すように、不揮発性記憶素子１０１は、基板１２０の上に形成された第１電極１１２と、第１電極１１２の上に形成された抵抗変化層１１３と、抵抗変化層１１３の上に形成された第２電極１１１とを備えている。ここで、第１電極１１２及び第２電極１１１は、抵抗変化層１１３と電気的に接続されている。このような構成により、電源１０３から出力された電圧パルスは、第１電極１１２及び第２電極１１１を介して抵抗変化層１１３に印加される。
【００３４】
基板１２０は、例えばシリコン基板により構成される。また、第１電極１１２及び第２電極１１４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）、ＴｉＮ（窒化チタン）及びＴａＮ（窒化タンタル）のうちの１つまたは複数の材料を用いて構成される。
【００３５】
抵抗変化層１１３は、酸素不足型の遷移金属酸化物を含んで構成されている。酸素不足型の遷移金属酸化物とは、化学量論的な酸化物と比較して酸素含有率（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。言い換えれば、化学量論的な酸化物と比較して酸素不足度が大きい酸化物ということもできる。酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がＴａ（タンタル）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であって、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））は、７１．４％となる。したがって、酸素不足型のＴａ酸化物において、酸素含有率は０より大きく、７１．４％より小さいことになる。
【００３６】
この抵抗変化層１１３は、第１タンタル酸化物層１１３ａと第２タンタル酸化物層１１３ｂとが積層されて構成されている。ここで、第２タンタル酸化物層１１３ｂの酸素含有率は、第１タンタル酸化物層１１３ａの酸素含有率よりも高くなっている。
【００３７】
第１タンタル酸化物層１１３ａの組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、且つ、第２タンタル酸化物層１１３ｂの組成をＴａＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１３の抵抗値を安定して高速に変化させることが確認できている。したがって、ｘ及びｙは上記の範囲内にあることが好ましい。
【００３８】
抵抗変化層１１３の厚みは、１μｍ以下であれば抵抗値の変化が認められるが、２００ｎｍ以下であることが好ましい。パターニングプロセスリソグラフィーを使用する場合に、加工し易く、しかも抵抗変化層１１３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、電圧パルス印加時のブレークダウン（絶縁破壊）をより確実に回避するという観点からは、抵抗変化層１１３の厚みは少なくとも５ｎｍ以上であることが好ましい。
【００３９】
また、第２タンタル酸化物層１１３ｂの厚みについては、大きすぎると初期抵抗値が高くなり、また小さすぎると安定した抵抗変化が得られないため、１ｎｍ以上８ｎｍ以下程度が好ましい。
【００４０】
また、抵抗変化層１１３を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。例えば、ハフニウム酸化物を用いる場合、第１ハフニウム酸化物層１１３ａの組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２ハフニウム酸化物層１１３ｂの組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１３の抵抗値を安定して高速に変化させることが確認できている。この場合、第２ハフニウム酸化物層１１３ｂの膜厚は、３〜４ｎｍが好ましい。また、ジルコニウム酸化物を用いる場合、第１ジルコニウム酸化物層１１３ａの組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２ジルコニウム酸化物層１１３ｂの組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１３の抵抗値を安定して高速に変化させることが確認できている。この場合、第２ジルコニウム酸化物層１１３ｂの膜厚は、１〜５ｎｍが好ましい。
【００４１】
さらに、第１の遷移金属酸化物層１１３ａを構成する第１の遷移金属と、第２の遷移金属酸化物層１１３ｂを構成する第２の遷移金属とは、異なる材料を用いてもよい。この場合、第２の遷移金属酸化物層１１３ｂは、第１の遷移金属酸化物層１１３ａよりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に第１の電極１１２及び第２の電極１１１間に印加された電圧は、第２の遷移金属酸化物層１１３ｂにより多くの電圧が分配され、第２の遷移金属酸化物層１１３ｂ中で発生する酸化還元反応をより起こしやすくすることができる。また、第１の遷移金属と第２の遷移金属とが互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の遷移金属酸化物層１１３ｂ中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。例えば、第１の遷移金属酸化物層１１３ａに、酸素不足型のタンタル酸化物を用い、第２の遷移金属酸化物層１１３ｂにＴｉＯ２を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の遷移金属酸化物層１１３ｂに第１の遷移金属酸化物層１１３ａより標準電極電位が小さい金属の酸化物を配置することにより、第２の遷移金属酸化物層１１３ｂ中でより酸化還元反応が発生しやすくなる。
【００４２】
また、第２の電極１１１は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）など、第２の抵抗変化層１１３ｂを構成する遷移金属及び第１の電極１１２と比べ標準電極電位がより高い材料で構成する。このような構成とすることにより、第２の電極１１１と第２の抵抗変化層１１３ｂの界面近傍の第２の抵抗変化層１１３ｂ中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【００４３】
［不揮発性記憶素子の製造方法］
次に、不揮発性記憶素子１０１の製造方法について説明する。
【００４４】
まず、基板１２０上に、スパッタリング法により、厚さ５０ｎｍの窒化タンタル（ＴａＮ）を堆積することで、第１電極１１２を形成する。その後、Ｔａターゲットをアルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極１１２の上にタンタル酸化物層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。
【００４５】
次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。これにより、タンタル酸化物層の表面に、当該タンタル酸化物層において酸化されなかった領域（第１領域）よりも酸素含有率の高い領域（第２領域）が形成される。これらの第１領域及び第２領域が第１タンタル酸化物層１１３ａ及び第２タンタル酸化物層１１３ｂにそれぞれ相当し、このようにして形成された第１タンタル酸化物層１１３ａ及び第２タンタル酸化物層１１３ｂによって抵抗変化層１１３が構成されることになる。
【００４６】
次に、上記のようにして形成された抵抗変化層１１３の上に、スパッタリング法により、厚さ５０ｎｍのイリジウム（Ｉｒ）を堆積することで、第２電極１１１を形成する。以上により、不揮発性記憶素子１０１が得られる。
【００４７】
なお、第１電極１１２及び第２電極１１１並びに抵抗変化層１１３の大きさ及び形状は、マスク及びリソグラフィによって調整することができる。本実施の形態１では、第２電極１１１及び抵抗変化層１１３の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ２）とし、第１電極１１２と抵抗変化層１１３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）とした。
【００４８】
また、本実施の形態１では、第１タンタル酸化物層１１３ａの組成をＴａＯｘ（ｘ＝１．５７）とし、第２タンタル酸化物層１１３ｂの組成をＴａＯｙ（ｙ＝２．４７）としている。さらに、抵抗変化層１１３の厚みを５０ｎｍとし、第１タンタル酸化物層１１３ａの厚みを４４ｎｍ、第２タンタル酸化物層１１３ｂの厚みを６ｎｍとしている。
【００４９】
なお、このように、本実施の形態１においてはｘ＝１．５７、ｙ＝２．４７であるが、ｘ及びｙの値はこれに限られるわけではない。上述したとおり、ｘの値が０．８以上１．９以下の範囲内（０．８≦ｘ≦１．９）であり、ｙの値がｘの値よりも大（ｘ＜ｙ）であれば、本実施の形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。
【００５０】
［不揮発性記憶装置の駆動方法］
次に、上述したように構成された不揮発性記憶装置１００の駆動方法について説明する。
【００５１】
図１および図２において、不揮発性記憶装置１００は、電源１０３を用いて、負極性の電圧パルスが不揮発性記憶素子１０１及び可変負荷抵抗１０２に印加される。これにより、抵抗変化層１１３の抵抗値が減少し、抵抗変化層１１３が高抵抗状態から低抵抗状態へ変化する。以下では、これを低抵抗化工程という。他方、不揮発性記憶装置１００は、電源１０３を用いて、正極性の電圧パルスが不揮発性記憶素子１０１及び可変負荷抵抗１０２に印加される。これにより、抵抗変化層１１３の抵抗値が増加し、抵抗変化層１１３が低抵抗状態から高抵抗状態へ変化する。なお、上述した電圧パルスの極性は、第１電極１１２を基準としたときに、第２電極１１１に高い電圧を印加する場合を正とし、第２電極１１１に低い電圧を印加する場合を負とする。以下では、これを高抵抗化工程という。これらの低抵抗化工程及び高抵抗化工程を繰り返すことにより、不揮発性記憶素子１０１が動作することになる。
【００５２】
まず、抵抗変化層１１３の高抵抗状態を複数の抵抗値に設定する方法を説明する。高抵抗化工程において、不揮発性記憶装置１００は、スイッチング素子１０２Ｂ１，１０２Ｂ２，１０２Ｂ３の切り換え（オン／オフ）が行われ、いずれのスイッチング素子をオンするかによって、可変負荷抵抗１０２の値を変化させる。抵抗変化層１１３には、オンとなったスイッチング素子に接続されている抵抗の値と不揮発性記憶素子１０１の抵抗値との比によって定まる電圧値（分圧）が、不揮発性記憶素子１０１に印加される。これにより、スイッチング素子１０２Ｂ１，１０２Ｂ２，１０２Ｂ３のオン／オフに対応して、不揮発性記憶素子１０１には、上記オン／オフに対応した異なる電圧値が印加される。以上により、抵抗変化層１１３の高抵抗状態を複数の抵抗値に設定することが可能になる。なお、この高抵抗状態の複数の抵抗値の設定において、スイッチング素子のオン／オフは、図２においては、可変負荷抵抗１０２の３つのスイッチング素子１０２Ｂ１，１０２Ｂ２，１０２Ｂ３のいずれか１つをオンにしてもよいし、２つあるいは３つ全てをオンにしてもかまわない。このように、オン／オフのパターンの数を多くすることで、可変負荷抵抗１０２の抵抗値を多段階に設定することが可能となる。これにより、不揮発性記憶素子１０１の抵抗変化層１１３の高抵抗状態を多段に設定することができる。
【００５３】
不揮発性記憶装置１００では、抵抗変化層１１３の高抵抗状態の各抵抗値に対してそれぞれ情報を対応させることにより、３値以上の多値記憶を実現する。すなわち、例えば抵抗変化層１１３が低抵抗状態にある場合を「０」に、第１の高抵抗状態の抵抗値にある場合を「１」に、第２の高抵抗状態の抵抗値にある場合を「２」に、さらに第３の高抵抗状態の抵抗値にある場合を「３」にそれぞれ対応させる等により、多値記憶を実現する。抵抗変化層１１３が低抵抗状態及び高抵抗状態の何れの状態にあるのか、さらに高抵抗状態の場合は複数の高抵抗状態の抵抗値の何れの抵抗値にあるのかは、所定値の読み出し用の電圧パルスを不揮発性記憶素子１０１及び可変負荷抵抗１０２に印加し、このときに抵抗変化層１１３を流れる電流（読み出し電流）の電流値に応じて判定される。
【００５４】
抵抗変化層１１３が低抵抗状態にある場合に、負極性の電圧パルスが不揮発性記憶素子１０１及び可変負荷抵抗１０２に印加されたとしても、抵抗変化層１１３は低抵抗状態のまま変化しない。同様にして、抵抗変化層１１３が高抵抗状態にある場合に、正極性の電圧パルスが不揮発性記憶素子１０１及び可変負荷抵抗１０２に印加されたとしても、抵抗変化層１１３は高抵抗状態のまま変化しない。
【００５５】
なお、低抵抗化工程においても、上述した高抵抗化工程の場合と同様にして可変負荷抵抗１０２の値を変化させることにより、抵抗変化層１１３の低抵抗状態を複数の抵抗値に設定することも可能である。しかしながら、このように低抵抗状態を複数の抵抗値に設定することにすると、動作が不安定になる可能性がある。これは、低抵抗状態の複数の抵抗値のうち最も低い抵抗値（最も抵抗値が低い低抵抗状態）が一度設定されると、抵抗変化層１１３に大きな導電性フィラメントが形成されるため、それ以外の抵抗状態（より抵抗値が高い低抵抗状態）を設定しようとしても、上記の最も低い抵抗値まで抵抗値が落ちてしまうという現象が生じると考えられるからである。したがって、安定した書き換え動作及び良好なリテンション特性を実現するためには、高抵抗化工程においては高抵抗状態を複数の抵抗値に設定し、低抵抗化工程においては低抵抗状態を一つの抵抗値とすることが好ましい。
【００５６】
［不揮発性記憶装置の抵抗特性］
本実施の形態１の不揮発性記憶装置１００の抵抗特性を確認するために、以下の実験を行った。まず、本実施の形態１における可変負荷抵抗１０２に相当する回路として、図４に示す回路を用意した。図４に示すとおり、この可変負荷抵抗回路１０４は、抵抗Ｒ１及びＲ２と、それらの抵抗Ｒ１及びＲ２とそれぞれ直列に接続されたスイッチング素子Ｓ１及びＳ２とが並列に接続されて構成されている。ここで、抵抗Ｒ１の抵抗値は１．１ｋΩである。他方、抵抗Ｒ２については、抵抗値が５０Ω、５３３Ω、１．１ｋΩ及び１．５ｋΩの４種類のものが用意される。
【００５７】
抵抗変化層１１３を低抵抗化（ＬＲ化）する低抵抗化工程においては、スイッチング素子Ｓ１をオンとし、スイッチング素子Ｓ２をオフとする。これにより、抵抗Ｒ１及び不揮発性記憶素子１０１に−１．５ＶのＬＲ化用の電圧パルスが印加される。他方、抵抗変化層１１３を高抵抗化（ＨＲ化）する高抵抗化工程においては、スイッチング素子Ｓ２をオンとし、スイッチング素子Ｓ１をオフとする。これにより、抵抗Ｒ２及び不揮発性記憶素子１０１に＋２．０ＶのＨＲ化用の電圧パルスが印加される。
【００５８】
以上のように構成された可変負荷抵抗回路１０４及び不揮発性記憶素子１０１を用いて高抵抗化工程を行った結果を図５及び図６に示す。図５（ａ）乃至（ｄ）は、抵抗Ｒ２の抵抗値が５０Ω、５３３Ω、１．１ｋΩ及び１．５ｋΩの場合における抵抗変化層１１３の抵抗値の変化をそれぞれ示すグラフである。図５（ａ）乃至（ｄ）において、縦軸は高抵抗化された場合の抵抗変化層１１３の抵抗値を、横軸は高抵抗化用の電圧パルスが印加された回数をそれぞれ示している。また、図６は、これら図５（ａ）乃至（ｄ）に基づいて作成されたグラフであって、抵抗Ｒ２の抵抗値が５０Ω、５３３Ω、１．１ｋΩ及び１．５ｋΩの場合において高抵抗化工程を行ったときの抵抗変化層１１３の抵抗値の最大値及び最小値をプロットしたものである。
【００５９】
図５（ａ）乃至（ｄ）及び図６に示すように、抵抗Ｒ２の抵抗値が小さいほど抵抗変化層１１３の抵抗値が高くなり、抵抗Ｒ２の抵抗値が大きいほど抵抗変化層１１３の抵抗値が低くなっている。このように、本実施の形態１では、高抵抗化工程において、可変負荷抵抗の値が小さいほど抵抗変化層の抵抗値が高くなり、可変負荷抵抗の値が大きいほど抵抗変化層の抵抗値が低くなる。言い換えると、可変負荷抵抗の値が小さいほど、抵抗変化層の高抵抗状態が高い抵抗値となる。これは、高抵抗化時に第２の電極１１１に、第１の電極１１２に対してより高い電圧が印加されることにより、第２タンタル酸化物層１１３ｂにより多くの酸素イオンが集まり、抵抗値が大きくなるためと考えられる。また、図４に示すような構成とすることにより、可変負荷抵抗と不揮発性記憶素子との両端に印加される電圧を変えることなく、不揮発性記憶素子に印加される実効電圧を変えることができる。随時、電圧を変化させる場合には、配線等の寄生容量成分などのプリチャージ時間が必要となり、切り替えに時間を要するが、本構成では、電圧を変化させないので高速に切り替えることができる。
【００６０】
なお、図６に示すように、負荷抵抗値が５０Ωのときの素子抵抗値と負荷抵抗値が５３３Ωのときの素子抵抗値との差は１０倍程度あり、さらに、負荷抵抗値が５０Ωのときと１５００Ωのときとを比べるとその差は２０倍程度もある。そのため、各高抵抗状態における素子抵抗値の差（ウインドウ）を十分に大きくすることができ、安定した記憶動作を実現することが可能であるといえる。
【００６１】
本実施の形態１では、タンタル酸化物を用いたが、前述の酸化還元反応で抵抗変化を起こす他の遷移金属酸化物においても、同様に複数の高抵抗状態をとることができる。また、酸素含有率が異なるタンタル酸化物の積層構造を用いたが、単層構造の遷移金属酸化物に繰り返し正負の電気パルスを印加することにより、不揮発性記憶素子形成後に、電気的に第２の遷移金属酸化物層１１３ｂを、正パルスを印加する側に形成することもできる。
【００６２】
［変形例］
図７は、本発明の実施の形態１に係る不揮発性記憶装置の変形例を示す回路図である。この変形例では、可変負荷抵抗１０２がＭＯＳトランジスタで構成されている。この変形例の場合、ＭＯＳトランジスタ（可変負荷抵抗）１０２のゲート電圧Ｖｇの値を制御することにより、可変負荷抵抗１０２の値が制御される。より詳細に説明すると、例えば高抵抗化工程において印加するゲート電圧Ｖｇを３種類設定し、書き込む情報に応じて何れかのゲート電圧Ｖｇを印加することにより、可変負荷抵抗１０２の値を３種類設定し、これによって抵抗変化層の高抵抗状態の抵抗値を３つ設定できる。他方、低抵抗化工程においては、ゲート電圧Ｖｇを１種類とすることにより可変負荷抵抗１０２の値を設定し、これによって抵抗変化層の低抵抗状態を設定する。その結果、１つの低抵抗状態及び３つの高抵抗状態を実現することができ、これらの各状態と各情報とを対応させることにより４値の記憶を実現することができる。
【００６３】
（実施の形態２）
実施の形態１では、不揮発性記憶素子と可変負荷抵抗とが直列に接続されている構成にて説明をした。これに対して、実施の形態２の不揮発性記憶装置は、並列に接続された不揮発性記憶素子と可変負荷抵抗とを備え、さらに直列に負荷抵抗が接続されている。
【００６４】
図８は、本発明の実施の形態２に係る不揮発性記憶装置の一構成例を示す回路図である。図８に示すとおり、本実施の形態の不揮発性記憶装置２００は、抵抗変化型の不揮発性記憶素子２０１と、可変負荷抵抗２０２と、固定抵抗２０４と、これらの不揮発性記憶素子２０１、可変負荷抵抗２０２及び固定抵抗２０４に対して電圧パルスを印加するための電源２０３とを備えている。ここで、不揮発性記憶素子２０１と可変負荷抵抗２０２とは並列に接続されており、これら不揮発性記憶素子２０１及び可変負荷抵抗２０２と、固定抵抗２０４とが直列に接続されている。
【００６５】
可変負荷抵抗２０２は、実施の形態１における可変負荷抵抗１０２と同様に、３つの抵抗２０２Ａ１，２０２Ａ２，２０２Ａ３と、これらの抵抗２０２Ａ１，２０２Ａ２，２０２Ａ３のそれぞれに接続されたスイッチング素子２０２Ｂ１，２０２Ｂ２，２０２Ｂ３とによる直列接続が互いに並列に接続されて構成されている。この構成により、スイッチング素子２０２Ｂ１，２０２Ｂ２，２０２Ｂ３のオン／オフによって、可変負荷抵抗２０２の値が変化することになる。本実施の形態の場合、３つのスイッチング素子２０２Ｂ１，２０２Ｂ２，２０２Ｂ３の何れか一つをオンとすることにより、可変負荷抵抗２０２の値を３種類設定することができる。もちろん、３つのスイッチング素子２０２Ｂ１，２０２Ｂ２，２０２Ｂ３のうちの２つ、あるいは３つ全てをオンにすることも可能である。電源２０３から出力された電圧パルスは、不揮発性記憶素子２０１、可変負荷抵抗２０２及び固定抵抗２０４に印加される。このとき、可変負荷抵抗２０２の経路が、不揮発性記憶素子２０１に対しての電流の迂回路となる。そのため、不揮発性記憶素子２０１に印加される電圧は、可変負荷抵抗２０２の値により変化することになる。
【００６６】
なお、不揮発性記憶素子２０１の構成は実施の形態１における不揮発性記憶素子１０１と同様であるので、説明を省略する。
【００６７】
以上のように構成された本実施の形態２の不揮発性記憶装置２００の場合も、実施の形態１の場合と同様に、高抵抗化工程において可変負荷抵抗２０２のスイッチング素子２０２Ｂ１，２０２Ｂ２，２０２Ｂ３のオン／オフを行い、これによって可変負荷抵抗２０２の値を変化させる。そのため、高抵抗化工程においては、可変負荷抵抗２０２の値に応じて、不揮発性記憶素子２０１の抵抗変化層に複数の異なる値の電圧パルスが印加されることになる。これにより、当該抵抗変化層の高抵抗状態を複数の抵抗値に設定することが可能になり、各抵抗値と各情報とを対応させることによって多値記憶を実現することができる。
【００６８】
本実施の形態のように、可変負荷抵抗２０２が不揮発性記憶素子２０１に並列に接続された構成の場合、可変負荷抵抗２０２の値が小さいときには、当該可変負荷抵抗への迂回電流が大きくなり、不揮発性記憶素子２０１へ流れる電流は小さくなる。この結果、不揮発性記憶素子２０１での電圧降下が小さくなり、不揮発性記憶素子に直列に接続された負荷抵抗２０４での電圧降下が大きくなる。これにより、不揮発性記憶素子２０１に印加される実効電圧が小さくなる。その結果、抵抗値の小さい高抵抗状態となる。逆に可変負荷抵抗２０２の値が大きいときには、抵抗値の大きい高抵抗状態となる。よって、可変負荷抵抗２０２の値が大きいほど、抵抗変化層の高抵抗状態が高い抵抗値となる。
【００６９】
［変形例］
図９は、本発明の実施の形態２に係る不揮発性記憶装置の変形例を示す回路図である。図９に示す変形例では、可変負荷抵抗２０２がＭＯＳトランジスタで構成されている。また、不揮発性記憶素子２０１をアレイ化した場合に設けられるビット線に接続される選択トランジスタ２０５が、不揮発性記憶素子２０１と直列に接続されている。この変形例の場合、ＭＯＳトランジスタ（可変負荷抵抗）２０２のゲート電圧Ｖｇの値を制御することにより、可変負荷抵抗２０２の抵抗値が制御される。そのため、実施の形態１の変形例（図７）の場合と同様に、高抵抗化工程において、印加するゲート電圧Ｖｇを複数種類設定することにより、可変負荷抵抗２０２の高抵抗状態を複数の抵抗値に設定する。これらの各抵抗値と各情報とを対応させることにより、多値記憶を実現することができる。
【００７０】
図１０は、本発明の実施の形態２に係る不揮発性記憶装置の他の変形例を示す回路図である。この変形例は、図９に示す変形例における固定抵抗の代わりに負荷トランジスタ２０４を備えている。この変形例の場合、負荷トランジスタ２０４を適宜制御しながら、叙述した図９に示す変形例の場合と同様にして動作することにより、多値記憶を実現することができる。
【００７１】
（実施の形態３）
実施の形態３は、実施の形態１又は２において説明した不揮発性記憶装置を用い、１つのトランジスタと１つの不揮発性記憶部型とで単位メモリセルが構成される１Ｔ１Ｒ型の不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。
【００７２】
［不揮発性記憶装置の構成及び動作］
図１１は、本発明の実施の形態３に係る不揮発性記憶装置の構成の一例を示すブロック図である。図１１に示すように、１Ｔ１Ｒ型の不揮発性記憶装置３００は、基板上にメモリ本体部３０１を備えており、このメモリ本体部３０１は、メモリアレイ３０２と、行選択回路／ドライバ３０３と、列選択回路３０４と、情報の書き込みを行うための書込み回路３０５と、選択ビット線に流れる電流量を検出し、３値以上のデータのうちの何れのデータが記憶されているかの判定を行うセンスアンプ３０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路３０７とを具備している。なお、図１１では、説明を容易にするために、メモリアレイ３０２は３行×３列の場合を例に説明するが、これ以外のメモリアレイの構成、例えば、４行×４列や、１６行×１６列、Ｍ行×Ｎ列（Ｍ、Ｎはそれぞれ自然数）などの場合であってもかまわない。
【００７３】
また、不揮発性記憶装置３００は、セルプレート電源（ＶＣＰ電源）３０８と、外部から入力されるアドレス信号を受け取るアドレス入力回路３０９と、外部から入力されるコントロール信号に基づいて、メモリ本体部３０１の動作を制御する制御回路３１０と、列選択回路３０４に接続された可変負荷抵抗回路３１１とをさらに備えている。セルプレート電源（ＶＣＰ電源）３０８は、固定電圧電源であっても、可変電圧電源であってもかまわない。
【００７４】
メモリアレイ３０２は、半導体基板の上に形成された、互いに交差するように配列された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してそれぞれ設けられた複数のトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３，…（以下、「トランジスタＴ１１，Ｔ１２，…」と表す）と、トランジスタＴ１１，Ｔ１２，…と１対１に設けられた複数のメモリセルＭ１１１，Ｍ１１２，Ｍ１１３，Ｍ１２１，Ｍ１２２，Ｍ１２３，Ｍ１３１，Ｍ１３２，Ｍ１３３（以下、「メモリセルＭ１１１，Ｍ１１２，…」と表す）とを備えている。ここで、メモリセルＭ１１１，Ｍ１１２，…は、実施の形態１の不揮発性記憶素子１０１に相当する。
【００７５】
また、メモリアレイ３０２は、ワード線ＷＬ０，ＷＬ１，ＷＬ２，…に平行して配列されている複数のプレート線ＰＬ０，ＰＬ１，ＰＬ２，…を備えている。
【００７６】
トランジスタＴ１１，Ｔ１２，Ｔ１３，…のドレインはビット線ＢＬ０に、トランジスタＴ２１，Ｔ２２，Ｔ２３，…のドレインはビット線ＢＬ１に、トランジスタＴ３１，Ｔ３２，Ｔ３３，…のドレインはビット線ＢＬ２に、それぞれ接続されている。
【００７７】
また、トランジスタＴ１１，Ｔ２１，Ｔ３１，…のゲートはワード線ＷＬ０に、トランジスタＴ１２，Ｔ２２，Ｔ３２，…のゲートはワード線ＷＬ１に、トランジスタＴ１３，Ｔ２３，Ｔ３３，…のゲートはワード線ＷＬ２に、それぞれ接続されている。
【００７８】
さらに、トランジスタＴ１１，Ｔ１２，…のソースはそれぞれ、メモリセルＭ１１１，Ｍ１１２，…と接続されている。
【００７９】
また、メモリセルＭ１１１，Ｍ１２１，Ｍ１３１，…はプレート線ＰＬ０に、メモリセルＭ１１２，Ｍ１２２，Ｍ１３２，…はプレート線ＰＬ１に、メモリセルＭ１１３，Ｍ１２３，Ｍ１３３，…はプレート線ＰＬ２に、それぞれ接続されている。
【００８０】
アドレス入力回路３０９は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ３０３へ出力するとともに、列アドレス信号を列選択回路３０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ１１１，Ｍ１１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
【００８１】
制御回路３１０は、情報の書き込み工程（低抵抗化工程及び高抵抗化工程）においては、データ入出力回路３０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書込み回路３０５へ出力する。他方、情報の読み出し工程において、制御回路３１０は、読み出し用電圧の印加を指示する読み出し信号を列選択回路３０４へ出力する。
【００８２】
行選択回路／ドライバ３０３は、アドレス入力回路３０９から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【００８３】
また、列選択回路３０４は、アドレス入力回路３０９から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【００８４】
書込み回路３０５は、制御回路３１０から出力された書き込み信号を受け取った場合、列選択回路３０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。ここで、低抵抗化工程の場合は、選択されたメモリセルに、可変負荷抵抗回路３１１を介することなく、低抵抗化のための書き込み用電圧が印加される。他方、高抵抗化工程の場合は、選択されたメモリセルに、可変負荷抵抗回路３１１を介して、高抵抗化のための書き込み用電圧が印加される。
【００８５】
可変負荷抵抗回路３１１は、メモリアレイ３０２が備えるメモリセルＭ１１１，Ｍ１１２，…のうち、行選択回路／ドライバ３０３及び列選択回路３０４によって選択されたメモリセルと電気的に接続される。この可変負荷抵抗回路３１１は、実施の形態１における可変負荷抵抗１０２又は実施の形態２における可変負荷抵抗２０２に相当し、高抵抗化工程において、高抵抗状態としての抵抗値が所定の複数の値をとるように設定されている。可変負荷抵抗回路３１１には、高抵抗書き込み時に、制御回路３１０から、どの高抵抗状態に高抵抗化させるかに応じて、どの負荷抵抗値にするかという信号が送られる。これにより、選択されたメモリセルが備える抵抗変化層の高抵抗状態を複数の抵抗値に設定することが可能になる。
【００８６】
センスアンプ３０６は、情報の読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルＭ１１１，Ｍ１１２，…の高抵抗状態を複数の抵抗値に設定し、それらの各抵抗値と各データとを対応させる。そのため、センスアンプ３０６は、選択されたメモリセルの抵抗変化層が低抵抗状態又は高抵抗状態の何れの状態にあるのか、さらに高抵抗状態の場合は、複数の高抵抗状態の抵抗値の何れの抵抗値にあるのかを判別し、それに応じて３値以上のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データＤＯは、データ入出力回路３０７を介して、外部回路へ出力される。
【００８７】
上記のように動作することにより、不揮発性記憶装置３００は、３値以上の多値記憶を実現する。
【００８８】
図１２は、本発明の実施の形態３に係る不揮発性記憶装置において、具体的に可変負荷抵抗回路３１１を適用した概略構成を示すブロック図である。図１２に示すように、列選択回路３０４と書込み回路３０５との間には、実施の形態１における可変負荷抵抗１０２（図２を参照）と同様に３つの抵抗及びスイッチング素子により構成された可変負荷抵抗回路３１１が設けられている。この構成の場合、高抵抗化工程においてこれらのスイッチング素子をオン／オフし、これによって可変負荷抵抗回路３１１の抵抗値を変化させる。これにより、メモリアレイにおいて選択されたメモリセルの抵抗変化層の高抵抗状態を複数の抵抗値に設定し、多値記憶を実現させる。
【００８９】
図１３は、本発明の実施の形態３に係る不揮発性記憶装置の他の概略構成を示すブロック図である。図１３に示すように、行選択回路／ドライバ３０３及び列選択回路３０４と書込み回路３０５との間には、実施の形態２の変形例における可変負荷抵抗２０２及び固定抵抗２０４（図９を参照）と同様に、ＭＯＳトランジスタで構成された可変負荷抵抗回路３１１及び固定抵抗３１２が設けられている。この構成の場合、高抵抗化工程において、書き込まれるデータの値に応じて可変負荷抵抗回路３１１のゲート電圧Ｖｇを所定の値に設定し、これによって可変負荷抵抗回路３１１の抵抗値を変化させる。これにより、メモリアレイにおいて選択されたメモリセルの抵抗変化層の高抵抗状態を複数の抵抗値に設定し、多値記憶を実現させる。
【００９０】
（実施の形態４）
実施の形態４は、実施の形態１又は２において説明した不揮発性記憶装置を用い、ワード線とビット線の交差する点にメモリセルが配置される、クロスポイント型の不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。
【００９１】
［不揮発性記憶装置の構成及び動作］
図１４は、本発明の実施の形態４に係る不揮発性記憶装置の構成の一例を示すブロック図である。図１４に示すように、本実施の形態４に係る不揮発性記憶装置４００は、半導体基板上にメモリ本体部４０１を備えており、このメモリ本体部４０１は、メモリアレイ４０２と、行選択回路／ドライバ４０３と、列選択回路／ドライバ４０４と、情報の書き込みを行うための書き込み回路４０５と、選択ビット線に流れる電流量を検出し、３値以上のデータのうちの何れのデータが記憶されているかの判別を行うセンスアンプ４０６と、端子ＤＱを介して入出力データの入出力処理を行うデータ入出力回路４０７とを具備している。図１４では、説明を容易にするために、メモリアレイ３０２は３行×３列の場合を例に説明するが、図１１の場合と同様、これ以外のメモリアレイの構成、例えば、４行×４列や、１６行×１６列、Ｍ行×Ｎ列（Ｍ、Ｎはそれぞれ自然数）などの場合であってもかまわない。
【００９２】
また、不揮発性記憶装置４００は、外部から入力されるアドレス信号を受け取るアドレス入力回路４０８と、外部から入力されるコントロール信号に基づいて、メモリ本体部４０１の動作を制御する制御回路４０９と、列選択回路／ドライバ４０４に接続された可変負荷抵抗回路４１０とをさらに備えている。
【００９３】
メモリアレイ４０２は、図１４に示すように、半導体基板上に互い平行に形成された複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…と、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…の上方にその半導体基板の主面に平行な面内において互いに平行に、しかも複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…に立体交差するように形成された複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…とを備えている。
【００９４】
また、これらのワード線ＷＬ０，ＷＬ１，ＷＬ２，…及びビット線ＢＬ０，ＢＬ１，ＢＬ２，…の交点に対応してマトリクス状に設けられた複数のメモリセルＭ２１１，Ｍ２１２，Ｍ２１３，Ｍ２２１，Ｍ２２２，Ｍ２２３，Ｍ２３１，Ｍ２３２，Ｍ１２３，…（以下、「メモリセルＭ２１１，Ｍ２１２，…」と表す）が設けられている。ここで、メモリセルＭ２１１，Ｍ２１２，…は、実施の形態１の不揮発性記憶素子１０１に相当する素子と、ＭＩＭ（Metal-Insulator-Metal）ダイオード又はＭＳＭ（Metal-Semiconductor-Metal）ダイオード等で構成される双方向型の電流制御素子とが接続されて構成されている。
【００９５】
アドレス入力回路４０８は、外部回路（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路／ドライバ４０３へ出力するとともに、列アドレス信号を列選択回路／ドライバ４０４へ出力する。ここで、アドレス信号は、複数のメモリセルＭ２１１，Ｍ２１２，…のうちの選択される特定のメモリセルのアドレスを示す信号である。また、行アドレス信号はアドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は同じく列のアドレスを示す信号である。
【００９６】
制御回路４０９は、情報の書き込み工程（低抵抗化工程及び高抵抗化工程）において、データ入出力回路４０７に入力された入力データＤｉｎに応じて、書き込み用電圧の印加を指示する書き込み信号を書込み回路４０５へ出力する。他方、情報の読み出し工程において、制御回路４０９は、読み出し動作を指示する読み出し信号を列選択回路／ドライバ４０４へ出力する。
【００９７】
行選択回路／ドライバ４０３は、アドレス入力回路４０８から出力された行アドレス信号を受け取り、この行アドレス信号に応じて、複数のワード線ＷＬ０，ＷＬ１，ＷＬ２，…のうちの何れかを選択し、その選択されたワード線に対して、所定の電圧を印加する。
【００９８】
また、列選択回路／ドライバ４０４は、アドレス入力回路４０８から出力された列アドレス信号を受け取り、この列アドレス信号に応じて、複数のビット線ＢＬ０，ＢＬ１，ＢＬ２，…のうちの何れかを選択し、その選択されたビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
【００９９】
書き込み回路４０５は、制御回路４０９から出力された書き込み信号を受け取った場合、行選択回路／ドライバ４０３に対して選択されたワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路／ドライバ４０４に対して選択されたビット線に対して書き込み用電圧の印加を指示する信号を出力する。ここで、低抵抗化工程の場合は、選択されたメモリセルに、可変負荷抵抗回路４１０を介することなく、低抵抗化のための書き込み用電圧が印加される。他方、高抵抗化工程の場合は、選択されたメモリセルに、可変負荷抵抗回路４１０を介して、高抵抗化のための書き込み用電圧が印加される。
【０１００】
可変負荷抵抗回路４１０は、メモリアレイ４０２が備えるメモリセルＭ２１１，Ｍ２１２，…のうち、行選択回路／ドライバ４０３及び列選択回路／ドライバ４０４によって選択されたメモリセルと電気的に接続される。この可変負荷抵抗回路４１０は、実施の形態１における可変負荷抵抗１０２又は実施の形態２における可変負荷抵抗２０２に相当し、高抵抗化工程において、高抵抗状態としての抵抗値が所定の複数の値をとるように設定されている。これにより、選択されたメモリセルが備える抵抗変化層の高抵抗状態を複数の抵抗値に設定することが可能になる。
【０１０１】
センスアンプ４０６は、情報の読み出し工程において、読み出し対象となる選択ビット線に流れる電流量を検出し、記憶されているデータを判別する。本実施の形態の場合、各メモリセルＭ２１１，Ｍ２１２，…の高抵抗状態を複数の抵抗値設定し、それらの各抵抗値と各データとを対応させる。そのため、センスアンプ４０６は、選択されたメモリセルの抵抗変化層が低抵抗状態又は高抵抗状態の何れの状態にあるのか、さらに高抵抗状態の場合は、複数の高抵抗状態の抵抗値の何れの抵抗値にあるのかを判別し、それに応じて３値以上のデータのうち何れのデータが記憶されているのかを判定する。その結果得られた出力データＤＯは、データ入出力回路４０７を介して、外部回路へ出力される。
【０１０２】
上記のように動作することにより、不揮発性記憶装置４００は、３値以上の多値記憶を実現する。
【０１０３】
なお、図１４に示す本実施の形態４に係る不揮発性記憶装置におけるメモリアレイを、多層にして積み重ねることによって、多層化構造の不揮発性記憶装置を実現することも可能である。このように構成された多層化メモリアレイを設けることによって、超大容量不揮発性記憶装置を実現することが可能となる。
【０１０４】
また、実施の形態４の場合も、図１２及び図１３に示した実施の形態３の場合と同様にして、可変負荷抵抗回路４１０を構成することができる。
【産業上の利用可能性】
【０１０５】
本発明の不揮発性記憶装置及び不揮発性記憶装置の駆動方法はそれぞれ、パーソナルコンピュータまたは携帯型電話機などの種々の電子機器に用いられる不揮発性記憶装置及びその駆動方法などとして有用である。
【符号の説明】
【０１０６】
１００    不揮発性記憶装置
１０１    不揮発性記憶素子
１０２    可変負荷抵抗
１０２Ａ１，１０２Ａ２，１０２Ａ３    抵抗
１０２Ｂ１，１０２Ｂ２，１０２Ｂ３    スイッチング素子
１０３    電源
１０４    可変負荷抵抗回路
１１２    第１電極
１１３    抵抗変化層
１１３ａ    第１タンタル酸化物層
１１３ｂ    第２タンタル酸化物層
１１４    第２電極
１２０    基板
２００    不揮発性記憶装置
２０１    不揮発性記憶素子
２０２    可変負荷抵抗
２０２Ａ１，２０２Ａ２，２０２Ａ３    抵抗
２０２Ｂ１，２０２Ｂ２，２０２Ｂ３    スイッチング素子
２０２    可変負荷抵抗
２０３    電源
２０４    固定抵抗（負荷トランジスタ）
２０５    選択トランジスタ
３００    不揮発性記憶装置
３０１    メモリ本体部
３０２    メモリアレイ
３０３    行選択回路／ドライバ
３０４    列選択回路
３０５    回路
３０６    センスアンプ
３０７    データ入出力回路
３０８    電源
３０９    アドレス入力回路
３１０    制御回路
３１１    可変負荷抵抗回路
３１２    固定抵抗
４００    不揮発性記憶装置
４０１    メモリ本体部
４０２    メモリアレイ
４０３    行選択回路／ドライバ
４０４    列選択回路／ドライバ
４０５    回路
４０６    センスアンプ
４０７    データ入出力回路
４０８    アドレス入力回路
４０９    制御回路
４１０    可変負荷抵抗回路
【図１】
2014075159.tif 000003
【図２】
2014075159.tif 000004
【図３】
2014075159.tif 000005
【図４】
2014075159.tif 000006
【図５】
2014075159.tif 000007
【図６】
2014075159.tif 000008
【図７】
2014075159.tif 000009
【図８】
2014075159.tif 000010
【図９】
2014075159.tif 000011
【図１０】
2014075159.tif 000012
【図１１】
2014075159.tif 000013
【図１２】
2014075159.tif 000014
【図１３】
2014075159.tif 000015
【図１４】
2014075159.tif 000016
【図１５】
2014075159.tif 000017
【図１６】
2014075159.tif 000018