(57)【要約】【課題】部品コストを抑えつつスイッチング電源装置の損失を低減する。【解決手段】スイッチング電源装置（１）は、整流された入力電圧を変換して出力する電圧コンバータ回路（１０）を有する。電圧コンバータ回路は、入力電圧を受ける入力端子と第１ノードの間に接続される主巻線（Ｌ１Ａ）並びに主巻線に磁気結合される第１補助巻線（Ｌ１Ｃ）及び第２補助巻線（Ｌ１Ｂ）を備えるインダクタと、出力電圧が目標とする電圧になるように第１ノードとグラウンド端子の間の第１トランジスタ（Ｑ１）のオン・オフを制御する制御部（１０１）とを有する。電圧コンバータ回路は、第１補助巻線の電圧に基づいて第１ノードと出力端子の間の第２トランジスタ（Ｑ２）のオン・オフを制御する駆動部（１００）を有する。制御部は、第２補助巻線の電圧に基づいて主巻線の電流がゼロになったことを検出し、第１トランジスタをオンさせるタイミングを決定する。【選択図】図２
2014011907.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧を整流して出力する整流回路と、
前記整流回路によって整流された入力電圧を受ける入力端子と、
グラウンド電圧を受けるグラウンド端子と、
出力端子と、
前記入力電圧を目標とする電圧に変換して前記出力端子に出力する電圧コンバータ回路と、を有するスイッチング電源装置であって、
前記電圧コンバータ回路は、
一端が前記入力端子と接続され、他端が第１ノードに接続される主巻線、前記主巻線に磁気結合される第１補助巻線、及び前記主巻線に磁気結合され、一端にグラウンド電圧が供給される第２補助巻線を備えるインダクタと、
前記第１ノードと前記グラウンド端子との間に接続される第１トランジスタと、
前記第１ノードと前記出力端子との間に接続される第２トランジスタと、
前記出力端子の電圧が前記目標とする電圧になるように前記第１トランジスタのオン・オフを制御する制御部と、
前記第１補助巻線の両端に発生した電圧に基づいて前記第２トランジスタのオン・オフを制御する駆動部と、を有し、
前記制御部は、前記第２補助巻線の他端に発生した電圧に基づいて前記主巻線の電流がゼロになったことを検出することで前記第１トランジスタをオンさせるタイミングを決定するスイッチング電源装置。
【請求項２】
前記電圧コンバータ回路は、前記第２トランジスタＱ２のボディダイオードよりも順電圧の低い第１ダイオードを更に有し、
前記第１ダイオードは、カソードが前記出力端子側に配置されるように前記第２トランジスタと並列に接続される請求項１に記載のスイッチング電源装置。
【請求項３】
前記第２トランジスタは、Ｎチャネル型のＭＩＳトランジスタであって、そのソース電極が前記第１ノードに接続され、そのドレイン電極が前記出力端子に接続される請求項１に記載のスイッチング電源装置。
【請求項４】
前記第１補助巻線は、その一端が前記第１ノードに接続され、その他端が第２ノードに接続され、
前記駆動部は、
前記第１ノードと前記第２トランジスタのゲート電極との間に接続される第１抵抗素子と、
前記第２ノードと前記第２トランジスタのゲート電極との間に接続される第２抵抗素子と、を有する請求項３に記載のスイッチング電源。
【請求項５】
前記駆動回路は、
前記第２抵抗素子に並列に接続される第１回路を更に有し、
前記第１回路は、第３抵抗素子と、前記第３抵抗素子に直列に接続される第２ダイオードとを有し、
前記第２ダイオードは、そのアノードが前記第２トランジスタのゲート電極側になるように接続される請求項４に記載のスイッチング電源装置。
【請求項６】
前記電圧コンバータ回路は、前記入力端子と前記出力端子との間にｎ個（ｎは２以上の整数）並列に接続され、
夫々の前記電圧コンバータ回路における前記制御部は、夫々の前記インダクタの主巻線に流れる電流の位相差が２π／ｎずれるように前記第１トランジスタのオン・オフを制御する請求項１に記載のスイッチング電源装置。
【請求項７】
夫々の前記電圧コンバータ回路における前記制御部は、１つの半導体集積回路装置として形成される請求項６に記載のスイッチング電源装置。
【請求項８】
入力電圧を受ける入力端子と、
グラウンド電圧を受けるグラウンド端子と、
出力端子と、
前記入力電圧を目標とする電圧に変換して前記出力端子に出力する電圧コンバータ回路と、を有するスイッチング電源装置であって、
前記電圧コンバータ回路は、
一端が前記入力端子と接続され、他端が第１ノードに接続される主巻線、及び前記主巻線に磁気結合される第１補助巻線を備えるインダクタと、
前記第１ノードと前記グラウンド端子との間に接続される第１トランジスタと、
前記第１ノードと前記出力端子との間に接続される第２トランジスタと、
カソードが前記出力端子側に配置されるように前記第２トランジスタと並列に接続され、前記第２トランジスタＱ２のボディダイオードよりも順電圧の低い第１ダイオードと、
前記出力端子の電圧が前記目標とする電圧になるように前記第１トランジスタのオン・オフを制御する制御部と、
前記第１補助巻線の両端に発生した電圧に基づいて前記第２トランジスタのオン・オフを制御する駆動部と、を有するスイッチング電源装置。
【請求項９】
交流電圧を整流して前記入力端子に出力する整流回路を更に有し、
前記インダクタは、前記主巻線に磁気結合され、一端にグラウンド電圧が供給される第２補助巻線を更に有し、
前記制御部は、前記第２補助巻線の他端に発生した電圧に基づいて前記主巻線の電流がゼロになったことを検出することで前記第１トランジスタをオンさせるタイミングを決定する請求項８に記載のスイッチング電源装置。
【請求項１０】
前記第２トランジスタは、Ｎチャネル型のＭＩＳトランジスタであって、そのソース電極が前記第１ノードに接続され、そのドレイン電極が前記出力端子に接続される請求項８に記載のスイッチング電源装置。
【請求項１１】
前記第１補助巻線は、その一端が前記第１ノードに接続され、その他端が第２ノードに接続され、
前記駆動部は、
前記第１ノードと前記第２トランジスタのゲート電極との間に接続される第１抵抗素子と、
前記第２ノードと前記第２トランジスタのゲート電極との間に接続される第２抵抗素子と、を有する請求項１０に記載のスイッチング電源。
【請求項１２】
前記駆動回路は、
前記第２抵抗素子に並列に接続される第１回路を更に有し、
前記第１回路は、第３抵抗素子と、前記第３抵抗素子に直列に接続される第２ダイオードとを有し、
前記第２ダイオードは、そのアノードが前記第２トランジスタのゲート電極側になるように接続される請求項１１に記載のスイッチング電源装置。
【請求項１３】
前記電圧コンバータ回路は、前記入力端子と前記出力端子との間にｎ個（ｎは２以上の整数）並列に接続され、
夫々の前記電圧コンバータ回路における前記制御部は、夫々の前記インダクタの主巻線に流れる電流の位相差が２π／ｎずれるように前記第１トランジスタのオン・オフを制御する請求項８に記載のスイッチング電源装置。
【請求項１４】
夫々の前記電圧コンバータ回路における前記制御部は、１つの半導体集積回路装置として形成される請求項１３に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に関し、例えば非絶縁型のスイッチング電源装置に適用して有効な技術に関する。
【背景技術】
【０００２】
従来から電源システムの高効率化が要求されている。例えば、交流電力を直流電力に変換する電源システムでは、交流電源からの入力電圧に対する入力電流の位相のずれに起因する力率の悪化や高調波の発生を抑制するためのＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）回路の損失低減が要求されている。
【０００３】
ＰＦＣ回路を含む種々のスイッチング電源回路では、半導体素子における損失が比較的大きい。例えば昇圧型のＰＦＣ回路の場合、交流電圧を整流する整流回路を構成するダイオードブリッジ部、インダクタに流れる電流を制御するためのスイッチング素子を構成するパワートランジスタ、及びインダクタからの電流を整流する昇圧用のダイオードにおいて損失が発生する。ダイオードブリッジ部の損失を低減するための方法として、例えばブリッジレス方式が提案されている。また、スイッチング素子を構成するパワートランジスタによる損失を低減する方法として、オン抵抗の低いスーパージャンクション構造のＭＯＳトランジスタを用いることが提案されている。更に、昇圧用の整流ダイオードによる損失を低減するための方法として、シリコンカーバイドの低ＶＦダイオードを用いることが提案されている。
【０００４】
特に、昇圧用の整流ダイオードによる損失を低減するためにシリコンカーバイドの低ＶＦダイオードを用いる方法では、シリコンカーバイドの低ＶＦダイオードが比較的高価なデバイスであるため、電源システムのコストの増大を招いていた。そこで、昇圧用の整流ダイオードの代わりに同期整流用のＭＯＳトランジスタを用いる方法も提案されている。例えば、特許文献１には、ＰＦＣ回路において昇圧用の整流ダイオードの代わりにＭＯＳトランジスタを設け、同期整流動作を行うための技術が開示されている。また、特許文献２には、絶縁型のフライバックのＤＣ／ＤＣコンバータ回路において昇圧用の整流ダイオードの代わりにＭＯＳトランジスタを設け、同期整流動作を行うための技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２００４１０号公報
【特許文献２】特開２０１０−１７２０９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に示されるＰＦＣ回路では、同期整流用のＭＯＳトランジスタのオン・オフを制御する信号を生成するための大規模な制御回路が必要となり、部品コストの増大を招く。
【０００７】
特許文献２に示されるＤＣ／ＤＣコンバータ回路は、絶縁型のフライバックのＤＣ／ＤＣコンバータ回路であるため、トランスの２次側の整流用のＭＯＳトランジスタがオン状態のまま１次側のＭＯＳトランジスタがオンすると、２次側の回路がショートした状態と同じになるので整流用のＭＯＳトランジスタに貫通電流が流れ、整流用のＭＯＳトランジスタが破壊される虞がある。そのため、トランスの２次側主巻線と同一方向に巻き上げられた２次側補助巻線に誘起された電圧を用いて同期整流用トランジスタのオン・オフを制御するだけでは足りず、補助巻線の出力電圧の極性が切り替わるタイミングよりも早く同期整流用トランジスタをオフさせるための回路（特許文献２の図１における参照符号２３、２４の回路）が必要となり、回路規模の増大を招く。
【０００８】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、本スイッチング電源装置は、整流回路によって整流された入力電圧を目標とする電圧に変換して出力端子に出力する電圧コンバータ回路を有する。前記電圧コンバータ回路は、一端が前記入力電圧が供給される入力端子と接続され、他端が第１ノードに接続される主巻線、前記主巻線に磁気結合される第１補助巻線、及び前記主巻線に磁気結合され、一端にグラウンド電圧が供給される第２補助巻線を備えるインダクタを有する。また、前記電圧コンバータ回路は、第１ノードとグラウンド端子との間に接続される第１トランジスタと、第１ノードと出力端子との間に接続される第２トランジスタと、を有する。前記電圧コンバータ回路は更に、出力端子の電圧が目標とする電圧になるように第１トランジスタのオン・オフを制御する制御部と、第１補助巻線の両端に発生した電圧に基づいて第２トランジスタのオン・オフを制御する駆動部と、を有する。制御部は、第２補助巻線の他端に発生した電圧に基づいて主巻線の電流がゼロになったことを検出することで第１トランジスタをオンさせるタイミングを決定する。
【発明の効果】
【００１１】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、スイッチング電源装置において、部品コストを抑えつつ損失を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、本願の一実施の形態に係るスイッチング電源装置を例示するブロック図である。
【図２】図２は、実施の形態１に係るスイッチング電源装置を例示するブロック図である。
【図３】図３は、スイッチング電源装置１の動作時のタイミングチャートを例示する説明図である。
【図４】図４は、実施の形態２に係るスイッチング電源装置を例示するブロック図である。
【図５】図５は、実施の形態３に係るスイッチング電源装置を例示するブロック図である。
【図６】図６は、交流電圧Ｖｉｎ＿ＡＣがゼロクロス付近にあるときのスイッチング電源装置３の動作時のタイミングチャートを例示する説明図である。
【図７】図７は、実施の形態４に係るスイッチング電源装置を例示するブロック図である。
【図８】図８は、実施の形態５に係るスイッチング電源装置を例示するブロック図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕（インダクタの補助巻線に誘起された電圧に基づいて整流用トランジスタを駆動するＰＦＣ回路）
本願の代表的な実施の形態に係るスイッチング電源装置（６）は、図１に示されるように、交流電圧（ＶＩＮ＿ＡＣ）を整流して出力する整流回路（１３）と、前記整流回路によって整流された入力電圧を受ける入力端子（ＩＮ）と、グラウンド電圧を受けるグラウンド端子（ＧＮＤ）と、出力端子（ＯＵＴ）と、を有する。本スイッチング電源装置は更に、前記入力電圧を目標とする電圧に変換して前記出力端子に出力する電圧コンバータ回路（１０）を有する。前記電圧コンバータ回路は、一端が前記入力端子と接続され、他端が第１ノード（ＮＤ１）に接続される主巻線（Ｌ１Ａ）、前記主巻線に磁気結合される第１補助巻線（Ｌ１Ｃ）、及び前記主巻線に磁気結合され、一端にグラウンド電圧が供給される第２補助巻線（Ｌ１Ｂ）を備えるインダクタ（Ｌ１）を有する。また、前記電圧コンバータ回路は、前記第１ノードと前記グラウンド端子との間に接続される第１トランジスタ（Ｑ１）と、前記第１ノードと前記出力端子との間に接続される第２トランジスタ（Ｑ２）と、を有する。前記電圧コンバータ回路は更に、前記出力端子の電圧が前記目標とする電圧になるように前記第１トランジスタのオン・オフを制御する制御部（１０１）と、前記第１補助巻線の両端に発生した電圧に基づいて前記第２トランジスタのオン・オフを制御する駆動部（１００）と、を有する。前記制御部は、前記第２補助巻線の他端に発生した電圧に基づいて前記主巻線の電流がゼロになったことを検出することで前記第１トランジスタをオンさせるタイミングを決定する。
【００１６】
項１のスイッチング電源装置は、インダクタの第１補助巻線に誘起される電圧を利用するから、第２トランジスタのオン・オフを切り替えるタイミングと前記第２トランジスタを駆動するエネルギーとを容易に得ることができる。これにより、前記ドライブ回路を規模の小さい回路で構成することが可能となる。また、本スイッチング電源装置は臨界モードのＰＦＣ回路を構成し、前記主巻線の電流がゼロになったことを検出することで前記第１トランジスタをオンさせるタイミングを決定するから、前記第１トランジスタと前記第２トランジスタが共にオンする期間の発生を回避することができる。これにより、補助巻線の出力電圧の極性が切り替わるタイミングよりも早く整流用のＭＯＳトランジスタをオフさせるような回路は必要ない。したがって、本スイッチング電源装置によれば、高効率化のために前記インダクタと前記出力端子との間の整流素子として高価な低ＶＦのダイオードを用いなくても損失を低減することができ、且つ前記第２トランジスタのドライブ回路等を簡素化することができるから、スイッチング電源装置のコストの増大を抑えつつ損失の低減を図ることができる。
【００１７】
〔２〕（整流用トランジスタと並列にダイオードを接続（実施の形態３））
項１のスイッチング電源装置（３〜５）において、前記電圧コンバータ回路（３０、３０＿１〜３０＿ｎ）は、前記第２トランジスタＱ２のボディダイオードよりも順電圧の低い第１ダイオード（Ｄ２）を更に有する。前記第１ダイオードは、カソードが前記出力端子側に配置されるように前記第２トランジスタと並列に接続される。
【００１８】
これによれば、前記入力端子に供給される電圧が小さいこと等により前記第２トランジスタをオンさせるのに十分なゲート電圧が供給されない場合であっても、前記第１ダイオードを通じて出力端子側に電流を流すことができるから、スイッチング電源装置における効率の低下を防止することができる。また、前記第１ダイオードは、少なくとも前記第２トランジスタをオンさせるのに十分なゲート電圧が供給されない期間に電流を流すことができればよいので、例えば低電流定格のショットキーバリアダイオード等を用いれば、コストの増大を抑えることができる。
【００１９】
〔３〕（ＮＭＯＳ）
項１又は２のスイッチング電源装置において、前記第２トランジスタは、Ｎチャネル型のＭＩＳトランジスタであって、そのソース電極が前記第１ノードに接続され、そのドレイン電極が前記出力端子に接続される。
【００２０】
これによれば、例えばＰＭＯＳ等に比べて、前記ドライブ回路による前記第２トランジスタの駆動電圧の生成が容易となる。
【００２１】
〔４〕（ドライブ回路：ゲート・ソース間抵抗＋ゲート直列抵抗（実施の形態１））
項３のスイッチング電源装置において、前記第１補助巻線は、その一端が前記第１ノードに接続され、その他端が第２ノード（ＮＤ２）に接続される。また、前記駆動部は、前記第１ノードと前記第２トランジスタのゲート電極との間に接続される第１抵抗素子（Ｒ１）と、前記第２ノードと前記第２トランジスタのゲート電極との間に接続される第２抵抗素子（Ｒ２）と、を有する。
【００２２】
これによれば、前記第１補助巻線の両端に発生した電圧を前記第１抵抗素子と前記第２抵抗素子の抵抗分圧した電圧によって、容易に第２トランジスタを駆動することができる。また、第２抵抗素子によって、第２トランジスタのゲート電圧の立ち上がり時間と立ち下がり時間を容易に調整することができる。例えば、前記第２抵抗素子の抵抗値を大きくすることで、第２トランジスタのオン時に第２トランジスタのドレイン・ソース間の寄生容量の放電によって発生するノイズを低減することができ、容易にＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）対策を行うことができる。
【００２３】
〔５〕（ドライブ回路：ゲート直列抵抗に並列にダイオード及び抵抗を接続（実施の形態２））
項４のスイッチング電源装置において、前記駆動回路は、前記第２抵抗素子に並列に接続される第１回路（２０１）を更に有する。前記第１回路は、第３抵抗素子（Ｒ３）と、前記第３抵抗素子に直列に接続される第２ダイオード（Ｄ１）とを有する。前記第２ダイオードは、そのアノードが前記第２トランジスタのゲート電極側になるように接続される。
【００２４】
これによれば、前記第１補助巻線に正の電圧が誘起されたとき、前記第２ダイオードが逆バイアスとなるので前記第３抵抗素子に電流が流れない。このため、前記第２トランジスタのゲート電圧の立ち上がり時間は、主に前記第２抵抗素子と前記第２トランジスタのゲート電極に存在する寄生容量との時定数によって決定される。他方、前記第１補助巻線に負の電圧が誘起されると、前記第２ダイオードが順バイアスとなるので、前記第２抵抗素子のみならず前記第３抵抗素子にも電流が流れる。このため、前記第２トランジスタのゲート電圧の立ち下がり時間は、主に前記第２抵抗素子及び前記第３抵抗素子の合成抵抗と上記寄生容量との時定数によって決定される。すなわち、項６のスイッチング電源装置によれば、前記第２トランジスタのゲート電圧の立ち上がり時間と立ち下がり時間を別個に調整することができる。
【００２５】
〔６〕（多相のＰＦＣ回路）
項１乃至５の何れかのスイッチング電源装置（４、５）において、前記電圧コンバータ回路（３０＿１〜３０＿ｎ）は、前記入力端子と前記出力端子との間にｎ個（ｎは２以上の整数）並列に接続される。夫々の前記電圧コンバータ回路における前記制御部（１０１＿１〜１０１＿ｎ）は、夫々の前記インダクタの主巻線に流れる電流の位相差が２π／ｎずれるように前記第１トランジスタのオン・オフを制御する。
【００２６】
これによれば、インターリーブ方式をはじめとする、インダクタやスイッチング素子等を多重化した構成のＰＦＣ回路においても、コストの増大を抑えつつ損失を低減することができる。
【００２７】
〔７〕（１つの制御ＩＣ）
項６のスイッチング電源装置において、夫々の前記電圧コンバータ回路における前記制御部は、１つの半導体集積回路装置として形成される。
【００２８】
これによれば、スイッチング電源装置全体の更なる低コスト化に資する。
【００２９】
〔８〕（インダクタの補助巻線に誘起された電圧に基づいて整流用トランジスタを駆動し、整流用トランジスタに並列接続されたダイオードを備えるスイッチング電源装置）
本願の代表的な実施の形態に係るスイッチング電源装置（１〜６）は、入力電圧を受ける入力端子（ＩＮ）と、グラウンド電圧を受けるグラウンド端子（ＧＮＤ）と、出力端子（ＯＵＴ）と、前記入力電圧を目標とする電圧に変換して前記出力端子に出力する電圧コンバータ回路（１０〜３０、３０＿１〜３０＿ｎ）と、を有する。前記電圧コンバータ回路は、一端が前記入力端子と接続され、他端が第１ノード（ＮＤ１）に接続される主巻線（Ｌ１Ａ）、及び前記主巻線に磁気結合される第１補助巻線（Ｌ１Ｃ）を備えるインダクタ（Ｌ１）と、前記第１ノードと前記グラウンド端子との間に接続される第１トランジスタ（Ｑ１）と、を有する。また、前記電圧コンバータ回路は、前記第１ノードと前記出力端子との間に接続される第２トランジスタ（Ｑ２）と、カソードが前記出力端子側に配置されるように前記第２トランジスタと並列に接続され、前記第２トランジスタＱ２のボディダイオードよりも順電圧の低い第１ダイオード（Ｄ２）と、を有する。前記電圧コンバータ回路は更に、前記出力端子の電圧が前記目標とする電圧になるように前記第１トランジスタのオン・オフを制御する制御部（１０１）と、前記第１補助巻線の両端に発生した電圧に基づいて前記第２トランジスタのオン・オフを制御する駆動部（１００、２００）と、を有する。
【００３０】
項８のスイッチング電源装置は、インダクタの第１補助巻線に誘起される電圧を利用するから、第２トランジスタのオン・オフを切り替えるタイミングと前記第２トランジスタを駆動するエネルギーとを容易に得ることができる。これにより、前記ドライブ回路を規模の小さい回路で構成することが可能となる。また、前記入力端子に供給される電圧が小さいこと等により前記第２トランジスタをオンさせるのに十分なゲート電圧が供給されない場合であっても、前記第１ダイオードを通じて出力端子側に電流を流すことができるから、スイッチング電源装置における効率の低下を防止することができる。また、前記第１ダイオードは、少なくとも前記第２トランジスタをオンさせるのに十分なゲート電圧が供給されない期間に電流を流すことができればよいので、例えば低電流定格のショットキーバリアダイオード等を用いれば、コストの増大を抑えることができる。したがって、本スイッチング電源装置によれば、高効率化のために前記インダクタと前記出力端子との間の整流素子として高価な低ＶＦのダイオードを用いなくても損失を低減することができ、且つ前記第２トランジスタのドライブ回路等を簡素化することができるから、スイッチング電源装置のコストの増大を抑えつつ損失の低減を図ることができる。
【００３１】
〔９〕（臨界モードのＰＦＣ回路）
項８のスイッチング電源装置は、交流電圧を整流して前記入力端子に出力する整流回路（１１、Ｃ１）を更に有する。また、本スイッチング電源装置において、前記インダクタは、前記主巻線に磁気結合され、一端にグラウンド電圧が供給される第２補助巻線（Ｌ１Ｂ）を更に有する。前記制御部は、前記第２補助巻線の他端に発生した電圧に基づいて前記主巻線の電流がゼロになったことを検出することで前記第１トランジスタをオンさせるタイミングを決定する。
【００３２】
本スイッチング電源装置は臨界モードのＰＦＣ回路を構成し、前記主巻線の電流がゼロになったことを検出することで前記第１トランジスタをオンさせるタイミングを決定するから、前記第１トランジスタと前記第２トランジスタが共にオンする期間の発生を回避することができる。これにより、補助巻線の出力電圧の極性が切り替わるタイミングよりも早く整流用のＭＯＳトランジスタをオフさせるような回路は必要ない。
【００３３】
〔１０〕（ＮＭＯＳ）
項８又は９のスイッチング電源装置において、前記第２トランジスタは、Ｎチャネル型のＭＩＳトランジスタであって、そのソース電極が前記第１ノードに接続され、そのドレイン電極が前記出力端子に接続される。
【００３４】
これによれば、例えばＰＭＯＳ等に比べて、前記ドライブ回路による前記第２トランジスタの駆動電圧の生成が容易となる。
【００３５】
〔１１〕（ドライブ回路：ゲート・ソース間抵抗＋ゲート直列抵抗（実施の形態１））
項１０のスイッチング電源装置において、前記第１補助巻線は、その一端が前記第１ノードに接続され、その他端が第２ノード（ＮＤ２）に接続される。また、前記駆動部は、前記第１ノードと前記第２トランジスタのゲート電極との間に接続される第１抵抗素子（Ｒ１）と、前記第２ノードと前記第２トランジスタのゲート電極との間に接続される第２抵抗素子（Ｒ２）と、を有する。
【００３６】
これによれば、項４と同様に、容易に第２トランジスタを駆動することができ、且つ、第２抵抗素子によって、第２トランジスタのゲート電圧の立ち上がり時間と立ち下がり時間を容易に調整することができる。
【００３７】
〔１２〕（ドライブ回路：ゲート直列抵抗に並列にダイオード及び抵抗を接続（実施の形態２））
項１１のスイッチング電源装置において、前記駆動回路は、前記第２抵抗素子に並列に接続される第１回路（２０１）を更に有する。前記第１回路は、第３抵抗素子（Ｒ３）と、前記第３抵抗素子に直列に接続される第２ダイオード（Ｄ１）とを有する。前記第２ダイオードは、そのアノードが前記第２トランジスタのゲート電極側になるように接続される。
【００３８】
これによれば、項５と同様に、前記第２トランジスタのゲート電圧の立ち上がり時間と立ち下がり時間を別個に設定することができる。
【００３９】
〔１３〕（多相のＰＦＣ回路）
項８乃至１２の何れかのスイッチング電源装置（４，５）において、前記電圧コンバータ回路（３０＿１〜３０＿ｎ）は、前記入力端子と前記出力端子との間にｎ個（ｎは２以上の整数）並列に接続される。夫々の前記電圧コンバータ回路における前記制御部（１０１＿１〜１０１＿ｎ）は、夫々の前記インダクタの主巻線に流れる電流の位相差が２π／ｎずれるように前記第１トランジスタのオン・オフを制御する。
【００４０】
これによれば、インターリーブ方式をはじめとする、インダクタやスイッチング素子等を多重化した構成のＰＦＣ回路においても、コストの増大を抑えつつ損失を低減することができる。
【００４１】
〔１４〕（１つの制御ＩＣ）
項１３のスイッチング電源装置において、夫々の前記電圧コンバータ回路における前記制御部は、１つの半導体集積回路装置として形成される。
【００４２】
これによれば、スイッチング電源装置全体の更なる低コスト化に資する。
【００４３】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４４】
≪実施の形態１≫
図２は、実施の形態１に係るスイッチング電源装置を例示するブロック図である。
【００４５】
同図に示されるスイッチング電源装置１は、例えばＰＦＣ回路であり、入力された交流電圧を所望の大きさの直流電圧に昇圧して出力するとともに、入力電圧に対する入力電流の位相のずれに起因する力率の悪化や高調波の発生を抑止する。例えば、スイッチング電源装置１は、電源１２と整流ダイオードブリッジ回路１１との間にＡＣラインフィルタ回路を設けたり、ＰＦＣ回路から出力された直流電圧を所望の直流電圧に変換するＤＣ／ＤＣコンバータを設けたりすることで、商用交流電力から直流電力に変換する１つの電源システムを構成することができる。特に制限されないが、スイッチング電源１は、例えば低出力電圧のアプリケーション（例えば、アミューズメント機器）に適用される。
【００４６】
スイッチング電源装置１は、例えば、整流ダイオードブリッジ回路１１、電圧コンバータ回路（ＣＮＶＴＲ）１０、入力容量Ｃ１、出力容量Ｃ２、入力端子ＩＮ、出力端子ＯＵＴ、及びグラウンド端子ＧＮＤから構成される。
【００４７】
整流ダイオードブリッジ回路１１は、例えば複数のダイオードを組み合わせて構成される全波整流回路である。整流ダイオードブリッジ回路１１は、交流電力を入力し、入力された交流波形を直流波形に変換する。変換された直流波形は入力容量Ｃ１によって平坦な波形に変換（平滑化）される。整流ダイオードブリッジ回路１１は、電源１２から交流電力が供給される。特に制限されないが、電源１２は商用交流電源であり、５０Ｈｚ又は６０Ｈｚの正弦波の交流電圧Ｖｉｎ＿ＡＣを出力する。電圧Ｖｉｎ＿ＡＣは、例えば、８５Ｖ〜２６４Ｖ（実効値）の範囲の電圧値とされる。電源１２から整流ダイオードブリッジ回路１１に入力される電流は、参照符号Ｉｉｎ＿ＡＣで示される。なお同図では、電源１２を含まない構成をスイッチング電源装置１として図示しているが、電源１２を含む構成をスイッチング電源装置１としても良く、特に限定されない。
【００４８】
入力端子ＩＮは、整流ダイオードブリッジ回路１１及び入力容量Ｃ１によって整流・平滑化された電圧を受ける端子である。グラウンド端子ＧＮＤは、グラウンド電圧の供給を受ける端子である。
【００４９】
電圧コンバータ回路１０は、入力端子ＩＮに供給された直流電圧を所望の大きさの直流電圧に昇圧して出力するとともに、交流電圧Ｖｉｎ＿ＡＣに対する入力電流Ｉｉｎ＿ＡＣの位相のずれに起因する力率の悪化や高調波の発生を抑止する。電圧コンバータ回路１０によって昇圧された直流電圧は、出力端子ＯＵＴから出力される。以下、出力端子ＯＵＴの電圧を出力電圧ＶＯＵＴと表記する。出力端子ＯＵＴとグラウンド端子ＧＮＤとの間には、出力電圧ＶＯＵＴの安定化を図るための出力容量Ｃ２が接続される。
【００５０】
具体的に、電圧コンバータ回路１０は、インダクタＬ１、トランジスタＱ１、Ｑ２、ドライブ回路１００、コントロール回路１０１、及び抵抗素子Ｒ４、Ｒ５から構成される。
【００５１】
インダクタＬ１は、主巻線Ｌ１Ａと、主巻線Ｌ１Ａに磁気結合された２つの補助巻線Ｌ１Ｂ、Ｌ１Ｃとから構成される。主巻線Ｌ１Ａは、その一端が入力端子ＩＮに接続され、その他端がノードＮＤ１に接続される。補助巻線Ｌ１Ｂは、その一端がグラウンドノードに接続され、その他端がコントロール回路１０の端子ＺＣＤに接続される。補助巻線Ｌ１Ｃは、その一端がノードＮＤ１に接続され、その他端がノードＮＤ２に接続される。補助巻線Ｌ１Ｃは、入力端子ＩＮ側から主巻線Ｌ１Ａに流れ込む電流が遮断されたときに、誘起される電圧Ｖ２が正電圧になるように（ノードＮＤ１対してノードＮＤ２の電位が高くなるように）巻き上げられる。誘起される電圧Ｖ２の大きさは、主巻線Ｌ１Ａと補助巻線Ｌ１Ｃとの巻数比によって決定される。本実施の形態では、例えば、誘起される電圧Ｖ２によってトランジスタＱ２のゲート・ソース間に印加される電圧がトランジスタＱ１のスレッショルド電圧よりも大きくなるように、主巻線Ｌ１Ａと補助巻線Ｌ１Ｃの巻数比が設定されている。
【００５２】
トランジスタＱ１は、インダクタＬ１の主巻線Ｌ１Ａに流れる電流を制御するスイッチング素子である。トランジスタＱ２は、インダクタＬ１の主巻線Ｌ１Ａからの電流を整流する整流素子である。トランジスタＱ１、Ｑ２の代表例としては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。以下、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、各トランジスタはＭＯＳトランジスタであるものとして説明するが、厳密にそれに限定されるものではない。
【００５３】
トランジスタＱ１は、例えば高耐圧のＮチャネル型のパワーＭＯＳトランジスタから構成される。トランジスタＱ１は、そのドレイン電極がノードＮＤ１に接続され、そのソース電極がグラウンド端子ＧＮＤに接続される。なお、同図にはトランジスタＱ１のドレイン電極とソース電極との間にボディダイオードＤＰ１が図示されている。
【００５４】
トランジスタＱ２は、例えば、高耐圧のＮチャネル型のパワーＭＯＳトランジスタから構成される。トランジスタＱ２は、そのソース電極がノードＮＤ１に接続され、そのドレイン電極が出力端子ＯＵＴに接続される。なお、同図にはトランジスタＱ２のドレイン電極とソース電極との間にボディダイオードＤＰ２が図示されている。
【００５５】
抵抗素子Ｒ４、Ｒ５は、後述するコントロール回路１０１によって出力電圧ＶＯＵＴをモニタするために設けられる。抵抗素子Ｒ４及び抵抗素子Ｒ５は、出力端子ＯＵＴとグラウンド端子ＧＮＤとの間に直列に接続される。
【００５６】
ドライブ回路１００は、補助巻線Ｌ１Ｃに誘起された電圧Ｖ２を受け、トランジスタＱ２のオン・オフを制御する。ドライブ回路１００は、例えば、ノードＮＤ２とトランジスタＱ２のゲート電極との間に接続される抵抗素子Ｒ２と、トランジスタＱ２のゲート電極とソース電極（ノードＮＤ１）との間に接続される抵抗素子Ｒ１から構成される。詳細は後述するが、抵抗素子Ｒ２は、トランジスタＱ２のゲート電圧の立ち上がり時間及び立ち下がり時間を調整するために挿入され、例えば数Ω〜２０Ω程度の抵抗値を有する。他方、抵抗素子Ｒ１は、例えば数ｋΩ〜２０ｋΩ程度の抵抗値を有する。ドライブ回路１００は、電圧Ｖ２を抵抗素子Ｒ１と抵抗素子Ｒ２によって分圧した電圧をトランジスタＱ２のゲート・ソース間に印加することにより、トランジスタＱ２のオン・オフを制御する。
【００５７】
コントロール回路１０１は、出力電圧ＶＯＵＴが目標とする電圧になるように、トランジスタＱ１のオン・オフを制御することで主巻線Ｌ１Ａに流れる電流を制御する。コントロール回路１０１は、例えば、インダクタＬ１の主巻線Ｌ１Ａに流れる電流がゼロになったらトランジスタＱ１をオンさせる動作モード（以下、「臨界モード」と称する。）でスイッチング電源回路１（ＰＦＣ回路）を動作させるための制御ＩＣである。特に制限されないが、コントロール回路１０１は、公知のＣＭＯＳプロセスの製造技術によって１個の単結晶シリコンのような半導体基板に形成された１チップの半導体集積回路装置である。コントロール回路１０１は、端子ＧＣＮＴ、端子ＶＳＳ、端子ＺＣＤ、及び端子ＦＢを備える。端子ＧＣＮＴは、トランジスタＱ１のゲート駆動電圧を出力するための端子である。端子ＶＳＳは、グラウンド電圧を受ける端子である。端子ＦＢは、出力電圧ＶＯＵＴをモニタするための端子である。具体的には、端子ＦＢは、抵抗素子Ｒ４と抵抗素子Ｒ５が直列接続されるノードに接続される。これにより、コントロール回路１０１は、出力電圧ＶＯＵＴを抵抗素子Ｒ４、Ｒ５によって分圧した電圧をモニタし、出力電圧ＶＯＵＴと目標とする電圧との誤差を判別する。端子ＺＣＤは、主巻線Ｌ１Ａに流れる電流がゼロになったことを検出するための端子である。例えば、コントロール回路１０１は、端子ＺＣＤの電圧が所定の閾値電圧を超えたら、主巻線Ｌ１Ａに流れる電流がゼロになったと判断し、トランジスタＱ１をオンさせる。主巻線Ｌ１Ａの電流ＩＬがゼロになった時点で電圧Ｖ２が速やかに低下するため、トランジスタＱ２はオフする。このように、コントロール回路１０１は、主巻線Ｌ１Ａの電流ＩＬがゼロになるのを待ってからトランジスタＱ１をオンさせるので、トランジスタＱ１とトランジスタＱ２が共にオンする期間の発生を回避することができる。なお、コントロール回路１０１は、入力端子ＩＮに供給された電圧、又は図示されない回路によって入力端子ＩＮの電圧に基づいて生成された電圧を電源電圧として動作する。コントロール回路１０１による具体的な制御方法については後述する。
【００５８】
スイッチング電源装置１の動作について、図３を用いて詳細に説明する。
【００５９】
図３は、スイッチング電源装置１の動作時のタイミングチャートを例示する説明図である。同図には、正弦波の電圧Ｖｉｎ＿ＡＣの正の電圧範囲におけるタイミングチャートが図示されている。
【００６０】
例えば、電圧Ｖｉｎ＿ＡＣが供給されると、タイミングｔ０において、コントロール回路１０１はトランジスタＱ１をオンさせる。これにより、入力端子ＩＮからインダクタＬ１の主巻線Ｌ１Ａを介して、トランジスタＱ１に電流が流れ込む。このとき、トランジスタＱ１に流れる電流Ｉ１は、主巻線Ｌ１Ａに流れる電流ＩＬと等しい。また、補助巻線Ｌ１Ｃには負の電圧Ｖ２（ノードＮＤ１に対してノードＮＤ２が低くなる電圧）が発生するため、トランジスタＱ２はオフ状態とされる。
【００６１】
タイミングｔ１において、コントロール回路１０１はトランジスタＱ１をオフさせる。トランジスタＱ１をオフさせるタイミングは、出力電圧ＶＯＵＴと目標とする電圧との誤差やコントロール回路１０１内部で決定された最大オン時間等に基づいて決定される。トランジスタＱ１がオフすると、主巻線Ｌ１ＡからトランジスタＱ１に流れていた電流Ｉ１が遮断されるため、ノードＮＤ１の電圧が上昇するとともに補助巻線Ｌ１Ｃの両端の電圧Ｖ２が上昇する。これにより、電圧Ｖ２を抵抗素子Ｒ１と抵抗素子Ｒ２によって分圧した電圧がトランジスタＱ２のゲート・ソース間に印加され、トランジスタＱ２がオンする。その結果、インダクタＬ１の主巻線Ｌ１ＡからトランジスタＱ２に電流が流れ込み、容量Ｃ２が充電される。このとき、トランジスタＱ２に流れる電流Ｉ２は、主巻線Ｌ１Ａに流れる電流ＩＬと等しい。また、インダクタＬ１の極性が反転したときのトランジスタＱ２のゲート電圧の立ち上がり時間は、主に、抵抗素子Ｒ２とトランジスタＱ２のゲート電極に存在する寄生容量との時定数によって決定される。そのため、例えば抵抗素子Ｒ２の抵抗値を大きな値に設定すれば、トランジスタＱ２のスイッチングを緩やかにすることができ、トランジスタＱ２のオン時にトランジスタＱ２のドレイン・ソース間に存在する寄生容量の放電によって発生するノイズを低減することができる。
【００６２】
その後、タイミングｔ２において、インダクタＬ１の主巻線Ｌ１Ａの電流ＩＬがゼロになると電圧Ｖ２が速やかに低下し、トランジスタＱ２がオフする。コントロール回路１０１は、端子ＺＣＤの電圧からインダクタＬ１の主巻線Ｌ１Ａの電流ＩＬがゼロになったことを検出し、トランジスタＱ１をオンさせる。これにより、入力端子ＩＮからインダクタＬ１の主巻線Ｌ１Ａを介して、トランジスタＱ１に電流が流れ込むとともに負の電圧Ｖ２が発生し、トランジスタＱ２がより安定的なオフ状態となる。このとき、トランジスタＱ２のゲート電極に存在する寄生容量から、抵抗素子Ｒ２を介して電荷が放電されるため、トランジスタＱ２のゲート電圧の立ち下がり時間は、上記立ち上がり時間と同様に、主に抵抗素子Ｒ２とトランジスタＱ２のゲート電極の寄生容量との時定数によって決定される。
【００６３】
そして、タイミングｔ３においてトランジスタＱ１がオフすると、タイミングｔ１と同様に、正の電圧Ｖ２が発生してトランジスタＱ２がオンし、インダクタＬ１の主巻線Ｌ１ＡからトランジスタＱ２に電流が流れ込むことで容量Ｃ２が充電される。その後は、上記の動作が繰り返し行われる。
【００６４】
電圧コンバータ回路１０が上記のように動作することで、図３に示されるように、インダクタＬ１の主巻線Ｌ１Ａに流れる電流ＩＬが参照符号５０２で示される特性となる。これにより、電源１２から出力される電流Ｉｉｎ＿ＡＣは、参照符号５０１で示される特性となる。すなわち、電流Ｉｉｎ＿ＡＣのピーク値が抑えられることで高調波の発生が抑えられ、且つ、電圧Ｖｉｎ＿ＡＣ（参照符号５００）に対する電流Ｉｉｎ＿ＡＣの位相のずれが小さくなることで力率が改善される。
【００６５】
以上、実施の形態１に係るスイッチング電源装置１によれば、インダクタＬ１からの電流を整流する整流素子として、ダイオードの代わりにトランジスタＱ２を用いるから、整流素子における損失を低減することができ、スイッチング電源装置の効率を向上させることができる。例えば、スイッチング電源１を低出力電圧のアプリケーション（例えば、アミューズメント機器）に適用した場合、損失低減の効果は以下のようになる。例えば、スイッチング電源装置１による出力電力を３００Ｗ、出力電圧ＶＯＵＴを３７Ｖ、出力電流ＩＯＵＴを８．１Ａ（＝３００Ｗ／３７Ｖ）としたときに、整流素子として比較的高価なシリコンカーバイドのダイオード（６０Ｖ耐圧、ＶＦ＝０．１４Ｖ）を用いた場合の損失Ｐｌｏｓｓｄは、約１．１４Ｗ（＝ＶＦ×ＩＯＵＴ）となる。それに対し、整流素子としてトランジスタＱ２（６０Ｖ耐圧、オン抵抗Ｒｏｎ＝２．５ｍΩ）を用いた場合の損失Ｐｌｏｓｓｑは、約０．１６Ｗ（＝ＩＯＵＴ×ＩＯＵＴ×Ｒｏｎ）となり、損失を大きく低減することができる。
【００６６】
また、インダクタＬ１の補助巻線Ｌ１Ｃに誘起される電圧Ｖ２を利用することで、トランジスタＱ２のオン・オフを切り替えるタイミングとトランジスタＱ２を駆動する電圧（エネルギー）を容易に得ることができるから、トランジスタＱ２を駆動する回路を、ドライブ回路１００のように規模の小さい回路で構成することができる。更に、スイッチング電源装置１は、主巻線Ｌ１Ａの電流がゼロになったことを検出してからトランジスタＱ１をオンさせるので、トランジスタＱ１、Ｑ２が共にオンする期間の発生を回避することができる。これにより、補助巻線Ｌ１Ｃの電圧の極性が切り替わるタイミングよりも早く整流用のＭＯＳトランジスタをオフさせるような回路は必要ない。
【００６７】
以上のようにスイッチング電源装置１によれば、高効率化のために整流素子にシリコンカーバイドを用いたダイオードのような比較的高価な低ＶＦのダイオードを用いなくても損失を低減することができ、且つトランジスタＱ２のドライブ回路を簡素化することができるから、スイッチング電源装置のコストの増大を抑えつつ損失を低減することができる。
【００６８】
また、ドライブ回路１００において抵抗素子Ｒ２をトランジスタＱ２のゲート電極に直列に接続することで、トランジスタＱ２のゲート電圧の立ち上がり時間と立ち下がり時間を容易に調整することができる。これによれば、例えば、抵抗素子Ｒ２の抵抗値を大きくすることで、トランジスタＱ２のオン時にトランジスタＱ２のドレイン・ソース間の寄生容量の放電によって発生するノイズを低減することができ、容易にＥＭＩ対策を行うことができる。
【００６９】
≪実施の形態２≫
図４は、実施の形態２に係るスイッチング電源装置を例示するブロック図である。
【００７０】
同図に示されるスイッチング電源装置２は、実施の形態１に係るスイッチング電源装置１の機能に加え、トランジスタＱ２のゲート電圧の立ち上がり時間と立ち下がり時間を別個に設定可能な構成とされる。なお、図４に示されるスイッチング電源装置２において、スイッチング電源装置１と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００７１】
スイッチング電源装置２は、ドライブ回路１００の代わりにドライブ回路２００を備える。ドライブ回路２００は、例えば、トランジスタＱ２のゲート電圧の立ち下がり時間を調整するための第１回路２０１と、トランジスタＱ２のゲート電圧の立ち上がり時間を調整するための第２回路２０２と、トランジスタＱ２のゲート・ソース間に接続される抵抗素子Ｒ１と、から構成される。第２回路２０２は、例えば、スイッチング電源装置１と同様に、ノードＮＤ２とトランジスタＱ２のゲート電極との間に直列に接続される抵抗素子Ｒ１から構成される。第１回路２０１は、第２回路２０２と並列に接続される。第１回路２０１は、例えば、抵抗素子Ｒ３及びダイオードＤ１から構成される。抵抗素子Ｒ３とダイオードＤ１は直列に接続される。同図に示されるように、抵抗素子Ｒ３は、例えばその一端がノードＮＤ２に接続され、その他端がダイオードＤ１のカソードに接続される。ダイオードＤ１は、例えばそのアノードがトランジスタＱ２のゲート電極に接続される。ダイオードＤ１としては、例えばＰＮダイオードやショットキーバリアダイオードを用いることができる。抵抗素子Ｒ３とダイオードＤ１の接続関係は、ダイオードＤ１のアノードがトランジスタＱ２のゲート電極側を向くように配置されていれば良く、特に制限はない。例えば、図４の抵抗素子Ｒ３とダイオードＤ１の配置を入れ替えて接続しても良い。
【００７２】
補助巻線Ｌ１Ｃに正の電圧Ｖ２が誘起されると、ダイオードＤ１が逆バイアスとなるので抵抗素子Ｒ３には電流が流れず、抵抗素子Ｒ２を介してトランジスタＱ２のゲート電極の寄生容量が充電される。これにより、トランジスタＱ２のゲート電圧の立ち上がり時間は、主に抵抗素子Ｒ２と上記寄生容量との時定数によって決定される。他方、補助巻線Ｌ１Ｃに負の電圧Ｖ２が誘起されると、トランジスタＱ２のゲート電極の寄生容量の電荷が、抵抗素子Ｒ２を介して放電されるとともにダイオードＤ１及び抵抗素子Ｒ３を介して放電される。これにより、トランジスタＱ２のゲート電圧の立ち下がり時間は、主に抵抗素子Ｒ２、Ｒ３の合成抵抗と上記寄生容量との時定数によって決定される。すなわち、抵抗素子Ｒ２と抵抗素子Ｒ３を調整することで、トランジスタＱ２のゲート電圧の立ち上がり時間と立ち下がり時間を別個に調整することができる。
【００７３】
以上、実施の形態２に係るスイッチング電源装置２によれば、スイッチング電源装置１と同様に、スイッチング電源装置のコストの増大を抑えつつ損失を低減することができる。また、ドライブ回路２００により、トランジスタＱ２のゲート電圧の立ち上がり時間と立ち下がり時間を別個に調整することができる。これにより、トレードオフの関係にある、トランジスタＱ２のスイッチング時における損失の低減効果とノイズの低減効果とを比較考量して、スイッチング電源装置２を適用するアプリケーションに応じた細やかな調整を行うことが可能となる。
【００７４】
≪実施の形態３≫
図５は、実施の形態３に係るスイッチング電源装置を例示するブロック図である。
【００７５】
同図に示されるスイッチング電源装置３は、整流用のトランジスタＱ２に並列にダイオードを接続した回路構成とされる。なお、図５に示されるスイッチング電源装置３において、スイッチング電源装置１と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００７６】
スイッチング電源装置３における電圧コンバータ回路３０は、電圧コンバータ回路１０の構成要素に加え、トランジスタＱ２に並列に接続されるダイオードＤ２を有する。ダイオードＤ２は、そのアノードがトランジスタＱ２のソース電極に接続され、そのカソードがトランジスタＱ２のドレイン電極に接続される。
【００７７】
図６は、交流電圧Ｖｉｎ＿ＡＣがゼロ付近にあるときのスイッチング電源回路３のタイミングチャートを例示する説明図である。同図の（ａ）には、トランジスタＱ１のゲート電極Ｇ１の電圧波形と、トランジスタＱ２のゲート電極Ｇ２の電圧波形と、補助巻線Ｌ１Ｃの両端の電圧Ｖ２の波形が示されている。同図の（ｂ）は、同図の（ａ）における参照符号６００の期間を拡大した図である。
【００７８】
図６の（ａ）に示されるように、交流電圧Ｖｉｎ＿ＡＣがゼロ付近にあるとき、トランジスタＱ１がオンしている期間に主巻線Ｌ１Ａに流れる電流ＩＬが少ないため、インダクタＬ１の極性反転後に電流ＩＬがゼロになるまでの時間が短くなり、補助巻線Ｌ１Ｃの電圧Ｖ２が正となる期間（トランジスタＱ１がオフする期間）が短くなる。前述したように、トランジスタＱ２のゲート電圧の立ち上がり時間は、抵抗素子Ｒ２とトランジスタＱ２のゲート電極Ｇ２の寄生容量との時定数によって決定される。そのため、同図の（ｂ）に示されるように、参照符号６０４の期間では、ゲート電極Ｇ２の電圧がトランジスタＱ２のスレッショルド電圧Ｖｔｈ２よりも高い電圧となるが、参照符号６０３の期間では、補助巻線Ｌ１Ｃの電圧Ｖ２が正となる期間が短いためゲート電極Ｇ２の電圧がトランジスタＱ２のスレッショルド電圧Ｖｔｈ２を超えない可能性がある。このようにトランジスタＱ２がオンしない状態が発生すると、スイッチング電源装置の効率が低下してしまう。そこで、スイッチング電源装置３では、ゲート電圧が不十分でトランジスタＱ２オンしない状態（例えば期間６０３の状態）であっても、トランジスタＱ２と並列に接続したダイオードＤ２により、インダクタＬ１の主巻線Ｌ１Ａから出力端子ＯＵＴ側に電流を流すことができる。例えば、図６の（ａ）に示されるように、ゲート電極Ｇ２の電圧が十分大きくない期間６０１ではダイオードＤ２を通じて主巻線Ｌ１Ａから出力端子ＯＵＴ側に電流を流し、ゲート電極Ｇ２の電圧が十分大きい期間６０２では、トランジスタＱ２のドレイン・ソース間を通じて電流を流す。ダイオードＤ２としては、例えばＰＮダイオードやショットキーバリアダイオードを用いることができるが、主にインダクタＬ１の主巻線Ｌ１Ａからの電流が大きくない期間（例えば期間６０３）に電流を流すことができればよいことを考慮すれば、低電流定格のショットキーバリアダイオードであれば足りる。
【００７９】
以上、実施の形態３に係るスイッチング電源装置３によれば、スイッチング電源装置１と同様に、スイッチング電源装置のコストの増大を抑えつつ損失を低減することができる。また、トランジスタＱ２をオンさせるのに十分なゲート電圧が供給されない状態に陥った場合であっても、ダイオードＤ２を通じて出力端子ＯＵＴ側に電流を流すことができるから、スイッチング電源装置における効率の低下を防止することができる。更にダイオードＤ２として、例えば低電流定格のショットキーバリアダイオードを用いれば、コストの増大を抑えることができる。
【００８０】
≪実施の形態４≫
図７は、実施の形態４に係るスイッチング電源装置を例示するブロック図である。
【００８１】
同図に示されるスイッチング電源装置４は、インダクタやスイッチング素子等を２重化したインターリーブ構成のＰＦＣ回路である。スイッチング電源装置４は、入力端子ＩＮと出力端子ＯＵＴとの間に並列に接続された２つの電圧コンバータ回路３０＿１、３０＿２を有する。電圧コンバータ回路３０＿１、３０＿２の回路構成は、前述の電圧コンバータ回路３０と同様である。なお、図７に示されるスイッチング電源装置４において、スイッチング電源装置３と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００８２】
具体的には、同図に示されるように、電圧コンバータ回路３０＿１におけるインダクタＬ１の主巻線Ｌ１Ａの一端及び電圧コンバータ回路３０＿２におけるインダクタＬ２の主巻線Ｌ２Ａの一端が入力端子ＩＮに接続される。また、電圧コンバータ回路３０＿１におけるトランジスタＱ２のドレイン電極、抵抗素子Ｒ４、及びダイオードＤ２が出力端子ＯＵＴに接続され、電圧コンバータ回路３０＿２におけるトランジスタＱ２のドレイン電極、抵抗素子Ｒ４、及びダイオードＤ２が出力端子ＯＵＴに接続される。電圧コンバータ回路３０＿１及び電圧コンバータ回路３０＿２のグラウンドノードは、グラウンド端子ＧＮＤに共通に接続される。
【００８３】
電圧コンバータ回路３０＿１におけるコントロール回路１０１＿１と電圧コンバータ回路３０＿２におけるコントロール回路１０１＿２は、スイッチング電源装置４による臨界モードでのインターリーブ動作を実現する。具体的には、コントロール回路１０１＿１及びコントロール回路１０１＿２は、夫々のインダクタＬ１、Ｌ２の主巻線Ｌ１Ａ、Ｌ２Ａに流れる電流の位相差が１８０度ずれるように夫々のトランジスタＱ１のオン・オフを制御する。これにより、スイッチング電源装置３に流れる電流ＩＬｘ（＝ＩＬ１＋ＩＬ２）のリップルを低減することができ、部品の電流定格の低減と電源システムの低ノイズ化を図ることができる。特に制限されないが、コントロール回路１０１＿１、１０１＿２は１つの半導体集積回路装置として形成され、例えばマイクロコントローラによって実現される。
【００８４】
以上、実施の形態４に係るスイッチング電源装置４によれば、スイッチング電源装置３と同様に、インターリーブ方式のＰＦＣ回路においてもコストの増大を抑えつつ損失を低減することができる。例えば、スイッチング電源４を高出力電圧のアプリケーション（例えば、エアコンや産業用のインバータ等）に適用した場合、損失低減の効果は以下のようになる。例えば、スイッチング電源装置４による出力電力を１５００Ｗ、出力電圧ＶＯＵＴを３９０Ｖ、出力電流ＩＯＵＴを３．８５Ａ（＝１５００Ｗ／３９０Ｖ）としたときに、整流素子として低ＶＦのダイオード（６００Ｖ耐圧、ＶＦ＝１．２Ｖ）を用いた場合の損失Ｐｌｏｓｓｄは、約４．６２Ｗ（＝ＶＦ×ＩＯＵＴ）となる。それに対し、整流素子としてトランジスタＱ２（６００Ｖ耐圧、オン抵抗Ｒｏｎ＝０．１Ω）を用いた場合の損失Ｐｌｏｓｓｑは、約１．４８Ｗ（＝ＩＯＵＴ×ＩＯＵＴ×Ｒｏｎ）となり、損失を大きく低減することができる。
【００８５】
≪実施の形態５≫
図８は、実施の形態５に係るスイッチング電源装置を例示するブロック図である。
【００８６】
同図に示されるスイッチング電源装置５は、インダクタやスイッチング素子等を多重化した構成のＰＦＣ回路である。スイッチング電源装置５は、入力端子ＩＮと出力端子ＯＵＴとの間に並列に接続されたｎ（ｎは２以上の整数）個の電圧コンバータ回路３０＿１〜３０＿ｎを有する。電圧コンバータ回路３０＿１〜３０＿ｎの回路構成は、前述の電圧コンバータ回路３０と同様である。なお、図８に示されるスイッチング電源装置５において、スイッチング電源装置３と同様の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００８７】
具体的には、同図に示されるように、電圧コンバータ回路３０＿１におけるインダクタＬ１の主巻線Ｌ１Ａの一端及び電圧コンバータ回路３０＿ｎにおけるインダクタＬｎの主巻線ＬｎＡの一端が、入力端子ＩＮに接続される。また、電圧コンバータ回路３０＿１におけるトランジスタＱ２のドレイン電極、抵抗素子Ｒ４、及びダイオードＤ２が出力端子ＯＵＴに接続され、電圧コンバータ回路３０＿ｎにおけるトランジスタＱ２のドレイン電極、抵抗素子Ｒ４、及びダイオードＤ２が出力端子ＯＵＴに接続される。電圧コンバータ回路３０＿１及び電圧コンバータ回路３０＿ｎのグラウンドノードは、グラウンド端子ＧＮＤに共通に接続される。電圧コンバータ回路３０＿２〜３０＿ｎ−１も上記と同様に接続される。
【００８８】
夫々の電圧コンバータ回路３０＿１〜３０＿ｎにおけるコントロール回路１０１＿１〜１０１＿ｎは、スイッチング電源装置５による臨界モードでの動作を実現する。また、コントロール回路１０１＿１〜１０１＿ｎは、夫々のインダクタＬ１〜Ｌｎの主巻線Ｌ１Ａ〜Ｌ１ｎに流れる電流の位相差が２π／ｎ（＝３６０／ｎ  度）ずれるように夫々のトランジスタＱ１のオン・オフを制御する。これにより、スイッチング電源装置５に流れる電流ＩＬｘ（＝ＩＬ１＋ＩＬ２＋・・・＋ＩＬｎ）のリップルを更に低減することができ、部品の電流定格の更なる低減と電源システムの低ノイズ化を図ることができる。特に制限されないが、コントロール回路１０１＿１〜１０１＿ｎは１つの半導体集積回路装置として形成され、例えばマイクロコントローラによって実現される。
【００８９】
以上、実施の形態５に係るスイッチング電源装置５によれば、スイッチング電源装置３と同様に、多重化方式のＰＦＣ回路においてもコストの増大を抑えつつ損失を低減することができる。
【００９０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９１】
例えば、スイッチング電源１〜５を適用することが可能なアプリケーションとして、低出力電圧のアミューズメント機器や高出力電圧の産業用のインバータ等を例示したが、これに限られず、交流電力を直流電力に変換する他の電源システムに適用することも可能である。また、ＡＣ／ＤＣコンバータに限られず、ＤＣ／ＤＣコンバータにも適用することができる。例えば、昇圧チョッパ型のＤＣ／ＤＣコンバータにおいて、電圧コンバータ１０等のように、整流用ダイオードをトランジスタＱ２に置き換えるとともに昇圧用インダクタＬ１の補助巻線に誘起された電圧に基づいてトランジスタＱ２を駆動するドライブ回路１００（２００）を設けることで、ＤＣ／ＤＣコンバータにおけるコストの増大を抑えつつ、損失を低減することができる。
【００９２】
トランジスタＱ２としてＮチャネル型のＭＯＳトランジスタを例示したが、これに限られず、Ｐチャネル型のＭＯＳトランジスタを用いてもよい。この場合、Ｐチャネル型のＭＯＳトランジスタのボディダイオードのカソードが出力端子側に接続されるようにする必要がある。また、トランジスタＱ１、Ｑ２としてＭＯＳトランジスタを例示したが、これに限られず、例えばスーパージャンクション構造のトランジスタであってもよい。
【００９３】
ドライブ回路１００、２００において、トランジスタＱ２のゲート・ソース間に耐圧を超えるような電圧が印加されることを防止するためにツェナーダイオードを設けてもよい。例えば、アノードがノードＮＤ１側に接続され、カソードがトランジスタＱ２のゲート電極側に接続されるようにツェナーダイオードを抵抗素子Ｒ１と並列に接続する。
【００９４】
コントロール回路１０が１つの半導体集積回路装置である場合を例示したが、これに限られない。例えば、コントロール回路１０とトランジスタＱ１、Ｑ２を含んだ半導体集積回路として構成しても良いし、コントロール回路１０、トランジスタＱ１、Ｑ２、及びドライブ回路を含んだ半導体集積回路として構成しても良い。また、抵抗素子Ｒ４、Ｒ５は、コントロール回路１０の内部に設けてもよい。
【００９５】
実施の形態１乃至５において、スイッチング電源装置１〜５が臨界モードのＰＦＣ回路である場合を例示したが、インダクタＬ１の主巻線Ｌ１Ａに流れる電流がゼロになる前にトランジスタＱ１をオンさせる動作モード（連続モード）で動作するＰＦＣ回路であってもよい。この場合、コントロール回路１０の端子ＺＣＤは不要となる。コントロール回路１０は、インダクタＬ１の主巻線Ｌ１Ａの電流を監視することなく、予め決められたタイミングでトランジスタＱ１がオンするように制御する。同様に、スイッチング電源装置１〜５が、臨界モードと連続モードの切替えが可能なＰＦＣ回路であってもよい。
【００９６】
実施の形態４、５において、電圧コンバータ回路３０＿１〜３０＿ｎが電圧コンバータ回路３０と同様の回路構成である場合を例示したが、これに限られず、電圧コンバータ回路１０、２０と同様の回路構成であってもよい。また、コントロール回路１０１＿１〜１０１＿ｎが１つの半導体集積回路装置として形成される場合を例示したが、これに限られず、別個の半導体集積回路装置として形成することも可能である。
【符号の説明】
【００９７】
１、６  スイッチング電源回路
ＩＮ  入力端子
ＯＵＴ  出力端子
ＧＮＤ  グラウンド端子
１０  電圧コンバータ回路
１３  整流回路（ＲＣＴ）
Ｌ１  インダクタ
Ｌ１Ａ  主巻線
Ｌ１Ｂ、Ｌ１Ｃ  補助巻線
Ｖ２  補助巻線Ｌ１Ｃの両端の電圧
ドライバ回路１００
Ｒ１、Ｒ２  抵抗素子
コントロール回路１０１
Ｒ４、Ｒ５  抵抗素子
Ｑ１、Ｑ２  トランジスタ
ＮＤ１、ＮＤ２  ノード
Ｇ１  トランジスタＱ１のゲート電極
Ｇ２  トランジスタＱ２のゲート電極
ＤＰ１、ＤＰ２  ボディダイオード
Ｖ１  トランジスタＱ１のドレイン・ソース間電圧
Ｉ１  トランジスタＱ１に流れる電流
Ｉ２  トランジスタＱ２から出力される電流
ＩＬ  インダクタＬ１の主巻線Ｌ１に流れる電流
１１  整流ダイオードブリッジ回路
１２  電源
Ｖｉｎ＿ＡＣ  整流ダイオードブリッジ回路の入力電圧
Ｉｉｎ＿ＡＣ  整流ダイオードブリッジ回路の入力電流
Ｃ１  入力容量
Ｃ２  出力容量
５００  ＶＩＮ＿ＡＣの特性
５０１  Ｉｉｎ＿ＡＣの特性
５０２  ＩＬの特性
ｔ０〜ｔ３  タイミング
２  スイッチング電源装置
２０  電圧コンバータ回路
２００  ドライブ回路
２０１  第１回路
２０２  第２回路
Ｒ３  抵抗素子
Ｄ１  ダイオード
３  スイッチング電源装置
３０  電圧コンバータ回路
Ｄ２  ダイオード
６００〜６０４  期間
４  スイッチング電源装置
３０＿１〜３０＿ｎ  電圧コンバータ回路
Ｌ２、Ｌｎ  インダクタ
Ｌ２Ａ  インダクタＬ２の主巻線
ＬｎＡ  インダクタＬｎの主巻線
ＩＬ１〜ＩＬｎ  インダクタＬ１〜Ｌｎの各主巻線に流れる電流
ＩＬｘ  スイッチング電源装置に流れる電流
【図１】
2014011907.tif 000003
【図２】
2014011907.tif 000004
【図３】
2014011907.tif 000005
【図４】
2014011907.tif 000006
【図５】
2014011907.tif 000007
【図６】
2014011907.tif 000008
【図７】
2014011907.tif 000009
【図８】
2014011907.tif 000010