(57)【要約】【課題】簡単に製造でき、オン抵抗が低いｐｎダイオードを備える半導体装置を提供すること。【解決手段】トレンチ９が形成された表面１０を有するエピタキシャル層４と、エピタキシャル層４の表面１０に形成されたｐ型層１７と、エピタキシャル層４の裏面側にｐ型層１７に接して形成されたｎ−型ドリフト層１６と、エピタキシャル層４の表面１０を覆うようにトレンチ９に埋め込まれ、ｐ型層１７との間にオーミック接合を形成するアノード電極３３と、ｎ−型ドリフト層１６との間にオーミック接合を形成するカソード電極６とを含む、半導体装置を作製する。【選択図】図３
2014041920.tif 000002
【特許請求の範囲】
【請求項１】
トレンチが形成された表面を有する半導体層と、
前記半導体層の前記表面に形成された第１導電型層と、
前記半導体層の裏面側に前記第１導電型層に接して形成された第２導電型層と、
前記半導体層の前記表面を覆うように前記トレンチに埋め込まれ、前記第１導電型層との間にオーミック接合を形成する第１電極と、
前記第２導電型層との間にオーミック接合を形成する第２電極とを含む、半導体装置。
【請求項２】
前記第１導電型層は、前記半導体層の前記表面から露出する高濃度領域と、前記高濃度領域よりも深い部分に形成され、前記高濃度領域に比べて低濃度な低濃度領域とを含む、請求項１に記載の半導体装置。
【請求項３】
前記高濃度領域は、１×１０１９ｃｍ−３以上のドーパント濃度を有する、請求項２に記載の半導体装置。
【請求項４】
前記第１導電型層は、前記トレンチの側面に沿う部分が、前記第１導電型層の他の部分に比べて選択的に薄くなっている、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１電極は、前記トレンチに埋め込まれたタングステンからなる埋め込み部を含む、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１電極は、前記トレンチに埋め込まれたポリシリコンからなる埋め込み部を含む、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１電極は、めっきによって前記トレンチに埋め込まれた金属めっき部を含む、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体層は、絶縁破壊電界が１．５ＭＶ／ｃｍ以上のワイドバンドギャップ半導体からなる、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ワイドバンドギャップ半導体が、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）またはダイヤモンドからなる、請求項８に記載の半導体装置。
【請求項１０】
前記半導体層の前記表面は、前記単位セルが配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とに区画されており、
前記半導体装置は、
前記外周領域において前記半導体層の前記表面に形成された除去領域と、
前記除去領域において前記半導体層の前記表面に形成された第１導電型の終端構造とをさらに含む、請求項１〜９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐｎダイオードを備える半導体装置に関する。
【背景技術】
【０００２】
従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。半導体パワーデバイスとして、ＳｉＣショットキーバリアダイオードが公知である（たとえば、特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−７９３３９号公報
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、トレンチが形成された表面を有する半導体層と、前記半導体層の前記表面に形成された第１導電型層と、前記半導体層の裏面側に前記第１導電型層に接して形成された第２導電型層と、前記半導体層の前記表面を覆うように前記トレンチに埋め込まれ、前記第１導電型層との間にオーミック接合を形成する第１電極と、前記第２導電型層との間にオーミック接合を形成する第２電極とを含む（請求項１）。
【０００５】
この構成によれば、半導体層にトレンチが形成されており、このトレンチが形成された表面に第１導電型層が形成されて、第１導電型層と第２導電型層とのｐｎ接合部を含むｐｎダイオードが形成されている。トレンチの側面にも第１導電型層が形成されているので、第１導電型層の表面積は、半導体層の主面に垂直な平面視における見かけ上の表面積よりも大きくなる。それに応じて、第１導電型層に対する第１電極の接触面積が増えるので、第１導電型層と第１電極との接触抵抗を低減することができる。そのため、イオン注入によって第１導電型層を形成した半導体装置でも低抵抗化を図ることができる。これにより、簡単に製造でき、オン抵抗が低いｐｎダイオードを備える半導体装置を提供することができる。
【０００６】
前記第１導電型層は、前記半導体層の前記表面から露出する高濃度領域と、前記高濃度領域よりも深い部分に形成され、前記高濃度領域に比べて低濃度な低濃度領域とを含むことが好ましい（請求項２）。
この構成によれば、高濃度領域において第１導電型層と第１電極との間に良好なオーミック接合を形成できるとともに、トレンチ底部への電界集中を低濃度領域によって良好に緩和することができる。これにより、順方向電圧および逆方向リーク電流を低減できる半導体装置を提供することができる。
【０００７】
この場合、前記高濃度領域は、１×１０１９ｃｍ−３以上のドーパント濃度を有することが好ましい（請求項３）。
また、前記第１導電型層は、前記トレンチの側面に沿う部分が、前記第１導電型層の他の部分に比べて選択的に薄くなっていてもよい（請求項４）。
前記第１電極は、前記トレンチに埋め込まれたタングステンからなる埋め込み部を含んでいてもよいし（請求項５）、前記トレンチに埋め込まれたポリシリコンからなる埋め込み部を含んでいてもよい（請求項６）。
【０００８】
これらの材料は、良好な埋め込み性を有するので、埋め込み部のステップカバレッジを向上することができる。そのため、トレンチのアスペクト比が高くても、第１電極の埋め込み時におけるボイドの発生を抑制することができる。
また、前記第１電極は、めっきによって前記トレンチに埋め込まれた金属めっき部を含んでいてもよい（請求項７）。
【０００９】
この構成によれば、第１電極の第１導電型層と接する部分が金属であるため、接触抵抗を一層低減することができる。しかも、スパッタ法を用いる場合に比べてボイドの発生が少なく、金属めっき部をトレンチに良好に埋め込むことができる。
前記半導体層は、絶縁破壊電界が１．５ＭＶ／ｃｍ以上のワイドバンドギャップ半導体からなっていてもよい（請求項８）。具体的には、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）またはダイヤモンドからなることが好ましい（請求項９）。
【００１０】
前記半導体層の前記表面は、前記単位セルが配置されたアクティブ領域と、前記アクティブ領域を取り囲む外周領域とに区画されており、前記半導体装置は、前記外周領域において前記半導体層の前記表面に形成された除去領域と、前記除去領域において前記半導体層の前記表面に形成された第１導電型の終端構造とをさらに含むことが好ましい（請求項１０）。
【００１１】
この構成によれば、終端構造と第２導電型層との界面のｐｎ接合部から発生する空乏層によって、トレンチの底部における電界集中を緩和することができる。これにより、トレンチ底部での逆方向リーク電流の発生を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１実施形態に係る半導体装置の模式的な平面図である。
【図２】図２は、図１の切断面線II−IIから見た断面図である。
【図３】図３は、図２の二点鎖線で囲まれた部分の拡大図である。
【図４】図４は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。
【図５】図５は、本発明の第３実施形態に係る半導体装置の模式的な断面図である。
【発明を実施するための形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な平面図である。図２は、図１の切断面線II−IIから見た断面図である。図３は、図２の二点鎖線で囲まれた部分の拡大図である。
半導体装置１は、４Ｈ−ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が採用されたデバイスである。なお、半導体装置１に採用されるワイドバンドギャップ半導体は、ＳｉＣに限らず、たとえば、ＧａＮ、Ｇａ２Ｏ３、ダイヤモンド等であってもよい。ＧａＮは、その絶縁破壊電界は約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。Ｇａ２Ｏ３は、その絶縁破壊電界は約８ＭＶ／ｃｍであり、バンドギャップの幅が約４．８ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。
【００１４】
半導体装置１は、ｎ＋型のＳｉＣからなるｎ＋型基板２と、ｎ＋型基板２の表面３に積層されたエピタキシャル層４とを含む。ｎ＋型基板２の裏面５には、その全域を覆うように本発明の第２電極の一例としてのカソード電極６が配置されている。カソード電極６は、ｎ＋型基板２との間にオーミック接合を形成している。
ｎ＋型基板２は、たとえば（０００１）面（Ｓｉ面）を主面とする基板である。したがって、ｎ＋型基板２の表面３（主面）にエピタキシャル成長によって積層されるエピタキシャル層４は、やはり（０００１）面を主面として積層されることになる。この場合、ｎ＋型基板２の裏面５は、（０００−１）面（Ｃ面）である。なお、ｎ＋型基板２は、表面３が（０００−１）面で、裏面５が（０００１）面であってもよい。また、ｎ＋型基板２は、０°〜１０°のオフ角を有していることが好ましい。
【００１５】
エピタキシャル層４には、アクティブ領域７と、アクティブ領域７を取り囲む外周領域８とが設定されている。
アクティブ領域７においてエピタキシャル層４は、トレンチ９が形成された表面１０を有している。トレンチ９は、互いに間隔を空けて複数形成されている。これにより、トレンチ９は、アクティブ領域７に複数の単位セル１１を区画している。この実施形態では、ストライプパターンのトレンチ９が、アクティブ領域７に複数の直線状の単位セル１１を区画している。したがって、エピタキシャル層４の表面部には、複数の単位セル１１の上面１２およびそれらの間のトレンチ９の底面１３および側面１４が断面視で葛折状に連続した表面１０が形成されている。なお、トレンチ９のパターンは、ストライプパターンに限らず、たとえば、格子パターンであってもよい。この場合、格子パターンのトレンチ９の各窓部分にメサ状の単位セル１１が複数区画され、全体として単位セル１１が行列状に配列される。
【００１６】
エピタキシャル層４は、ｎ＋型基板２の側から順に成長させられたｎ型バッファ層１５と、本発明の第２導電型層の一例としてのｎ−型ドリフト層１６と、本発明の第１導電型層の一例としてのｐ型層１７とを含む。
ｐ型層１７は、アクティブ領域７の全域に渡って連続した領域である（図１においてクロスハッチングが施された領域（後述するｐ型ＪＴＥ構造２６の領域を除く））。ｐ型層１７は、ｎ−型ドリフト層１６との界面１８がエピタキシャル層４の表面１０に沿うように、かつ当該界面１８の反対側の部分が表面１０から露出するように、エピタキシャル層４の表面１０に倣って（沿って）形成されている。これにより、各単位セル１１では、トレンチ９の底面１３に対して上方位置および下方位置それぞれに、ｐ型層１７とｎ−型ドリフト層１６との界面が設定されている。具体的には、界面１８は、単位セル１１の上面１２の直下に位置する相対的に上側の第１界面１９と、トレンチ９の底面１３の直下に位置する相対的に下側の第２界面２０とを含む。したがって、ｎ−型ドリフト層１６は、エピタキシャル層４の互いに隣り合うトレンチ９によって挟まれた部分に選択的に入り込んでいる（突出している）。
【００１７】
また、ｐ型層１７は、エピタキシャル層４の表面１０から露出する高濃度な本発明の高濃度領域の一例としてのｐ＋型領域２１と、ｐ＋型領域２１よりも深い部分に形成され、ｐ＋型領域２１に比べて低濃度な本発明の低濃度領域の一例としてのｐ型領域２２とを含む。この実施形態では、ｐ＋型領域２１およびｐ型領域２２は、その界面がエピタキシャル層４の表面１０に沿うように形成されており、ｐ型層１７は、ｐ＋型領域２１およびｐ型領域２２の積層構造を有している。なお、ｐ＋型領域２１は、アクティブ領域７の全域に渡って形成されている必要はなく、アクティブ領域７の一部に選択的に形成されていてもよい。たとえば、単位セル１１の上面１２、トレンチ９の底面１３、トレンチ９の側面１４の少なくとも一つに選択的に形成されていてもよい。
【００１８】
また、ｐ型層１７は、トレンチ９の底面１３と側面１４との間において互いに異なる厚さを有している。具体的には、ｐ型層１７の底面１３上の部分が側面１４上の部分に比べて厚く、これにより、底面１３と側面１４との間でｐ型層１７の厚さに差が設けられている。
外周領域８においてエピタキシャル層４には、ｎ−型ドリフト層１６が露出する深さまでエピタキシャル層４がエッチングされることによって除去領域２３が形成されている。この実施形態では、除去領域２３は、ストライプパターンのトレンチ９の長手方向両端部を横切るように、アクティブ領域７を取り囲む環状に形成されている。これにより、除去領域２３は、ストライプパターンのトレンチ９に連なっている。つまり、除去領域２３は、ストライプパターンの延長部で構成されている。また、除去領域２３の外周縁は、図１に示すように、エピタキシャル層４の端面２４に一致していてもよいし、エピタキシャル層４の端面２４から内側に設定されていてもよい（図示せず）。
【００１９】
除去領域２３の形成によって、ｎ−型ドリフト層１６は、アクティブ領域７の周囲からｎ＋型基板２の表面３に沿う横方向にエピタキシャル層４の端面２４まで引き出された引き出し部２５を有している。引き出し部２５は、単位セル１１の上面１２に対して一段低くなった低段部となっている。
また、外周領域８においてｎ−型ドリフト層１６には、本発明の終端構造の一例としてのｐ型ＪＴＥ（Junction Termination Extension）構造２６が形成されている。ｐ型ＪＴＥ構造２６は、この実施形態では、アクティブ領域７を取り囲む環状に形成されている。具体的には、単位セル１１および引き出し部２５に跨るように、ｐ型層１７と一体的に形成されている。ｐ型ＪＴＥ構造２６は、エピタキシャル層４の端面２４に向かって外側に広がる複数のリングによって構成されていてもよい。この場合、複数のリング間において、互いにドーパント濃度が同じであってもよいし、外側に向かってドーパント濃度が減少していてもよい。
【００２０】
この実施形態では、ｐ型ＪＴＥ構造２６は、ドーパント濃度の違いによって周方向に沿って分割されていて、相対的に高濃度な第１部分２７（図１においてクロスハッチングが施された領域（ｐ型層１７の領域を除く））と、第１部分２７に比べて低濃度な第２部分２８（図１においてドットハッチングが施された領域）とを含む。
第１部分２７は、第２部分２８に対してアクティブ領域７に近い側に配置されている。この第１部分２７において、ｐ型ＪＴＥ構造２６は、第１部分２７の他の部分に比べて高濃度なｐ＋型領域２９を含む。ｐ＋型領域２９は、ｐ型ＪＴＥ構造２６とｎ−型ドリフト層１６との境界から間隔を隔てた内側において当該境界に沿ってｐ＋型領域２１と一体的に形成されている。
【００２１】
第２部分２８は、複数のリングによって構成されている。第２部分２８の最内周のリングは、図１および図２に示すように第１部分２７に接していてもよいし、第１部分２７に接していなくてもよい（図示せず）。
エピタキシャル層４上には、フィールド絶縁膜３０が形成されている。フィールド絶縁膜３０には、アクティブ領域７の全域および外周領域８の一部を選択的に露出させるコンタクトホール３１が形成されている。この実施形態では、コンタクトホール３１の外周縁３２は、第１部分２７と第２部分２８との境界に対してアクティブ領域７に近い側に設定されている。これにより、フィールド絶縁膜３０は、第２部分２８の全体および第１部分２７の一部（たとえば、周端部）を覆っている。また、コンタクトホール３１は、その幅が開口端に向かって広くなるテーパ形状に形成されていることが好ましい。
【００２２】
フィールド絶縁膜３０上には、本発明の第１電極の一例としてのアノード電極３３が形成されている。アノード電極３３は、コンタクトホール３１から露出するアクティブ領域７の全域を覆うように形成されており、トレンチ９に埋め込まれた埋め込み部３４と、埋め込み部３４を覆うようにエピタキシャル層４の最表面に倣って形成された平面部３５とを含む。
【００２３】
埋め込み部３４は、トレンチ９の底面１３および側面１４においてｐ型層１７に接していて、ｐ型層１７との間にオーミック接合を形成している。
平面部３５は、単位セル１１の上面１２においてｐ型層１７に接していて、ｐ型層１７との間にオーミック接合を形成している。また、平面部３５は、コンタクトホール３１の外方へフランジ状に張り出している。この実施形態では、アノード電極３３の平面部３５の外周縁３６は、ｐ型ＪＴＥ構造２６の第１部分２７と第２部分２８との境界に対してアクティブ領域７から遠い側に位置している。つまり、アノード電極３３の平面部３５は、当該境界よりも第２部分２８側にはみ出すオーバーラップ部３７を有している。
【００２４】
半導体装置１の最表面には、表面保護膜３８が形成されている。表面保護膜３８には、アノード電極３３の一部をパッドとして選択的に露出させるパッド開口３９が形成されている。ボンディングワイヤ等は、このパッド開口３９を介してアノード電極３３に接合される。
半導体装置１の各部の詳細について以下に説明を加える。
【００２５】
半導体装置１は、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ／角〜２０ｍｍ／角である。
ｎ＋型基板２の厚さは、５０μｍ〜７００μｍであり、ｎ型バッファ層１５の厚さは、０．１μｍ〜５μｍであり、ｎ−型ドリフト層１６の厚さは、５μｍ〜１００μｍであってもよい。
【００２６】
半導体装置１の各部で用いられるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。一方、ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。
ｎ＋型基板２のドーパント濃度は、１×１０１８〜１×１０２０ｃｍ−３であり、ｎ型バッファ層１５のドーパント濃度は、１×１０１６〜１×１０１８ｃｍ−３であり、ｎ−型ドリフト層１６のドーパント濃度は、１×１０１４〜５×１０１６ｃｍ−３であってもよい。
【００２７】
ｐ＋型領域２１，２９のドーパント濃度は、１×１０１９〜１×１０２１ｃｍ−３であり、ｐ型領域２２のドーパント濃度は、１×１０１７〜１×１０１９ｃｍ−３であってもよい。
ｐ型ＪＴＥ構造２６の第１部分２７のドーパント濃度は、１×１０１７〜１×１０１９ｃｍ−３であり、第２部分２８のドーパント濃度は、１×１０１６〜１×１０１８ｃｍ−３であってもよい。
【００２８】
互いに隣り合うトレンチ９の中央間の距離（ピッチ）は、たとえば、１μｍ〜１０μｍであってもよい。また、トレンチ９と除去領域２３の深さは同じであってもよい。
カソード電極６の材料としては、たとえば、Ｔｉ／Ｎｉ／Ａｕ／Ａｇ等を使用できる。
アノード電極３３の埋め込み部３４の材料としては、たとえば、ポリシリコン、Ｗ（タングステン）、Ｔｉ（チタン）またはそれらの合金等を使用できる。これらのうち、好ましくは、ｐ型のポリシリコンを使用できる。これらの材料は、良好な埋め込み性を有するので、埋め込み部３４のステップカバレッジを向上することができる。そのため、トレンチ９のアスペクト比が高くても、アノード電極３３の埋め込み時におけるボイドの発生を抑制することができる。
【００２９】
アノード電極３３の平面部３５の材料としては、たとえば、Ｔｉ／Ａｌ等を使用できる。
フィールド絶縁膜３０の材料としては、たとえば、ＳｉＯ２（酸化シリコン）等を使用できる。また、フィールド絶縁膜３０は、たとえば、プラズマＣＶＤによって形成できる。その膜厚は、０．５μｍ〜３μｍとすることができる。
【００３０】
表面保護膜３８の材料としては、たとえば、ＳｉＯ２（酸化シリコン）、ＳｉＮ（窒化シリコン）、ポリイミド等を使用できる。また、表面保護膜３８は、たとえば、プラズマＣＶＤによって形成できる。その膜厚は、８０００Å程度とされてもよい。
この半導体装置１によれば、エピタキシャル層４にトレンチ９が形成されており、このトレンチ９が形成された表面１０に倣うようにｐ型層１７が形成されて、ｐ型層１７とｎ−型ドリフト層１６とのｐｎ接合部を含むｐｎダイオードが形成されている。トレンチ９の側面１４にもｐ型層１７が形成されているので、ｐ型層１７の表面積は、エピタキシャル層４の主面に垂直な平面視（図１）における見かけ上の表面積よりも大きくなる。それに応じて、ｐ型層１７に対するアノード電極３３の接触面積が増えるので、ｐ型層１７とアノード電極３３との接触抵抗を低減することができる。そのため、イオン注入によってｐ型層１７を形成した半導体装置１でも低抵抗化を図ることができる。これにより、エピタキシャル成長によってｐ型層１７を形成する場合に比べて簡単に製造でき、オン抵抗が低いｐｎダイオードを備える半導体装置１を提供することができる。
【００３１】
また、ｐ型層１７におけるアノード電極３３との接触部分が高濃度なｐ＋型領域２１なので、当該ｐ＋型領域２１においてアノード電極３３との間に良好なオーミック接合を形成できる。一方、ｐ＋型領域２１を覆うように低濃度なｐ型領域２２が形成されているため、トレンチ９の底部への電界集中を良好に緩和することができる。これにより、順方向電圧および逆方向リーク電流を低減できる半導体装置１を提供することができる。
【００３２】
また、この半導体装置１では、外周領域８にｐ型ＪＴＥ構造２６が形成されているので、このｐ型ＪＴＥ構造２６とｎ−型ドリフト層１６との界面のｐｎ接合部から発生する空乏層によって、トレンチ９の底部（特に、最も外側に配置されたトレンチ９）における電界集中を緩和することができる。これにより、トレンチ９底部での逆方向リーク電流の発生を低減することができる。
【００３３】
図４は、本発明の第２実施形態に係る半導体装置４１の模式的な断面図である。図４において、前述の図３に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、アノード電極３３の埋め込み部３４は、単位セル１１の上面１２と同一平面もしくは上面１２よりも低い位置に上面を有していた。これに対し、この第２実施形態の半導体装置４１のアノード電極４２は、単位セル１１の上面１２を覆うように形成され、単位セル１１の上面１２よりも高い位置に上面を有する埋め込み部４３と、埋め込み部４３を覆うようにエピタキシャル層４の最表面に倣って形成された平面部４４とを含む。埋め込み部４３および平面部４４の材料としては、前述の実施形態で挙げたものを使用できる。
【００３４】
この半導体装置４１によれば、単位セル１１の上面１２の上方まで、良好な埋め込み性を有するポリシリコン、Ｗ（タングステン）、Ｔｉ（チタン）またはそれらの合金等を堆積させることによって、エピタキシャル層４の最表面を平坦もしくは滑らかにすることができる。そのため、埋め込み部４３上にＴｉ／Ａｌ等の金属材料を堆積させて平面部４４を形成したときに、平面部４４の表面を簡単に滑らかもしくは平坦にすることができる。
【００３５】
むろん、第１実施形態の半導体装置１と同様の効果を達成することもできる。
図５は、本発明の第３実施形態に係る半導体装置５１の模式的な断面図である。図５において、前述の図３に示された各部と対応する部分には同一の参照符号を付して示す。
前述の第１の実施形態では、アノード電極３３は、互いに異なる材料からなる埋め込み部３４および平面部３５を有していた。これに対し、この第３実施形態の半導体装置５１は、めっきによってトレンチ９に埋め込まれた金属めっき層からなるアノード電極５２を含む。アノード電極５２は、トレンチ９を埋め戻し、さらに単位セル１１の上面１２を覆うように形成されている。アノード電極５２の材料としては、Ｎｉ、Ｃｕ等を使用できる。
【００３６】
この半導体装置５１によれば、アノード電極５２のｐ型層１７と接する部分が金属であるため、接触抵抗を一層低減することができる。しかも、めっき法を用いて形成するので、スパッタ法を用いる場合に比べてボイドの発生が少なく、アノード電極５２をトレンチ９に良好に埋め込むことができる。
むろん、第１実施形態の半導体装置１と同様の効果を達成することもできる。
【００３７】
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の各実施形態の開示から把握される上記特徴は、異なる実施形態間でも互いに組み合わせることができる。
また、前述の半導体装置１，４１，５１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
【００３８】
本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
【００３９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００４０】
１  半導体装置
２  ｎ＋型基板
４  エピタキシャル層
６  カソード電極
７  アクティブ領域
８  外周領域
９  トレンチ
１０  （エピタキシャル層の）表面
１１  単位セル
１２  （単位セルの）上面
１３  （トレンチの）底面
１４  （トレンチの）側面
１６  ｎ−型ドリフト層
１７  ｐ型層
２１  ｐ＋型領域
２２  ｐ型領域
２３  除去領域
２６  ｐ型ＪＴＥ構造
３３  アノード電極
３４  埋め込み部
４１  半導体装置
４２  アノード電極
４３  埋め込み部
５１  半導体装置
５２  アノード電極
【図１】
2014041920.tif 000003
【図２】
2014041920.tif 000004
【図３】
2014041920.tif 000005
【図４】
2014041920.tif 000006
【図５】
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