(57)【要約】【課題】出力されるゲート信号の遅延を防止するゲート駆動回路及びこれを含む表示装置を提供する。【解決手段】本発明の表示装置に含まれるゲート駆動回路は、従属的に連結された複数個のステージを含む。複数個のステージの中でｉ番目ステージは、クロック信号を受信してｉ番目ステージのゲート信号を出力する出力トランジスター、及び出力トランジスターのオン／オフを制御する制御部を含む。制御部に含まれる少なくとも１つの制御トランジスターは、スイッチング制御信号を受信する第１制御電極、及び第１制御電極と異なる層上に配置されて基準電圧を受信する第２制御電極を含む。【選択図】図４
2014041333.tif 000002
【特許請求の範囲】
【請求項１】
各々がゲート信号を出力し、従属的に連結された複数個のステージを含むゲート駆動回路であって、
前記複数個のステージの中でｉ番目ステージは（ここで、ｉは２以上の整数）、
前記ｉ番目ステージの前のステージの制御信号に応答して電位が上昇する第１ノードに連結された制御電極を含み、クロック信号を受信して前記ｉ番目ステージのゲート信号を出力する出力トランジスターと、
前記第１ノードに連結された出力電極を含む少なくとも１つの制御トランジスターを含み、前記出力トランジスターのオン／オフを制御する制御部と、を備え、
前記少なくとも１つの制御トランジスターは、スイッチング制御信号を受信する第１制御電極、及び該第１制御電極と異なる層上に配置されて所定のレベルを有する基準電圧を受信する第２制御電極を含むことを特徴とするゲート駆動回路。
【請求項２】
前記基準電圧は、プラス電圧であることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記基準電圧は、０Ｖより大きくて１５Ｖより小さいか又は同一であることを特徴とする請求項２に記載のゲート駆動回路。
【請求項４】
前記少なくとも１つの制御トランジスターは、
前記第１制御電極上に重畳して絶縁されるように配置された活性層と、
前記活性層上に重畳するように配置された入力電極と、
前記活性層上に重畳し、前記入力電極と離隔されて配置された出力電極と、を更に含み、
前記入力電極及び前記出力電極は、前記第２制御電極の下に絶縁されるように配置されることを特徴とする請求項２に記載のゲート駆動回路。
【請求項５】
前記複数個のステージの各々は、複数個の画素を含む表示パネルに前記ゲート信号を提供し、
前記複数個の画素の中で少なくともいずれか１つの画素は、
前記ゲート信号に応答してデータ信号を出力する薄膜トランジスターと、
前記薄膜トランジスターに連結された第１電極、及び該第１電極と液晶層を介して配置された第２電極を含む液晶キャパシターと、
前記液晶キャパシターに並列に連結されたストレージキャパシターと、を含み、
前記第１電極は、前記データ信号に対応する電圧を受信し、
前記第２電極は、前記第１電極が受信した電圧とレベルが異なる電圧を受信し、
前記基準電圧は、前記第２電極が受信した電圧と同一なレベルを有することを特徴とする請求項２に記載のゲート駆動回路。
【請求項６】
前記ｉ番目ステージの前のステージは、ｉ−１番目ステージであることを特徴とする請求項２に記載のゲート駆動回路。
【請求項７】
前記少なくとも１つの制御トランジスターは、前記第１ノードの電位を上昇させて前記出力トランジスターをターンオンさせる第１制御トランジスターを含み、
前記第１制御トランジスターの前記スイッチング制御信号は、前記ｉ−１番目ステージのキャリー信号であることを特徴とする請求項６に記載のゲート駆動回路。
【請求項８】
前記第１制御トランジスターは、
前記ｉ−１番目ステージの前記キャリー信号が共通に印加される第１制御電極及び入力電極と、
前記第１ノードに連結された出力電極と、
前記基準電圧を受信する第２制御電極と、を含むことを特徴とする請求項７に記載のゲート駆動回路。
【請求項９】
前記少なくとも１つの制御トランジスターは、前記第１ノードの電位を下降させて前記出力トランジスターをターンオフさせる第２制御トランジスターを更に含み、
前記第２制御トランジスターの前記スイッチング制御信号は、前記ｉ番目ステージの次のステージのゲート信号であることを特徴とする請求項７に記載のゲート駆動回路。
【請求項１０】
前記ｉ番目ステージの次のステージは、ｉ＋１番目ステージであり、
前記第２制御トランジスターは、
前記ｉ＋１番目ステージのゲート信号が印加される第１制御電極と、
前記第１ノードの電位を下降させるロー電圧を受信する入力電極と、
前記第１ノードに連結された出力電極と、
前記基準電圧を受信する第２制御電極と、を含むことを特徴とする請求項９に記載のゲート駆動回路。
【請求項１１】
前記ｉ番目ステージは、前記第１ノードを前記ロー電圧に安定化させる安定化部を含み、
前記安定化部は、
ｉ＋２番目ステージのゲート信号に応答して前記第１ノードに前記ロー電圧を供給する第１安定化トランジスターと、
前記出力トランジスターのターンオフ区間の間に前記第１ノードの電位を前記ロー電圧に維持させる第２安定化トランジスターと、を含むことを特徴とする請求項１０に記載のゲート駆動回路。
【請求項１２】
前記第１安定化トランジスターは、
前記ｉ＋２番目ステージのゲート信号が印加される第１制御電極と、
前記ロー電圧が印加される入力電極と、
前記第１ノードに連結された出力電極と、
前記基準電圧が印加される第２制御電極と、を含み、
前記第２安定化トランジスターは、
第２ノードに連結された第１制御電極と、
前記ロー電圧が印加される入力電極と、
前記第１ノードに連結された出力電極と、
前記基準電圧が印加される第２制御電極と、を含むことを特徴とする請求項１１に記載のゲート駆動回路。
【請求項１３】
複数個のゲートライン、該複数個のゲートラインと絶縁されるように交差する複数個のデータライン、及び対応するゲートラインと対応するデータラインとに各々連結された複数個の画素を含む表示パネルと、
前記複数個のデータラインにデータ信号を提供するデータ駆動回路と、
従属的に連結された複数個のステージを含み、前記複数個のゲートラインにゲート信号を提供するゲート駆動回路と、を備え、
前記複数個のステージの中でｉ番目ステージは（ここで、ｉは２以上の整数）、
前記ｉ番目ステージの前のステージの制御信号に応答して電位が上昇する第１ノードに連結された制御電極を含み、クロック信号を受信して前記ｉ番目ステージのゲート信号を出力する出力トランジスターと、
前記第１ノードに連結された出力電極を含む少なくとも１つの制御トランジスターを含み、前記出力トランジスターのオン／オフを制御する制御部と、を有し、
前記少なくとも１つの制御トランジスターは、スイッチング制御信号を受信する第１制御電極、及び該第１制御電極と異なる層上に配置されて基準電圧を受信する第２制御電極を含むことを特徴とする表示装置。
【請求項１４】
前記基準電圧は、プラス電圧であることを特徴とする請求項１３に記載の表示装置。
【請求項１５】
前記少なくとも１つの制御トランジスターは、
前記第１制御電極上に重畳して絶縁されるように配置された第１活性層と、
前記第１活性層上に重畳するように配置された入力電極と、
前記第１活性層上に重畳し、前記入力電極と離隔されて配置された出力電極と、を更に含み、
前記入力電極及び前記出力電極は、前記第２制御電極の下に絶縁されるように配置されることを特徴とする請求項１３に記載の表示装置。
【請求項１６】
前記複数個の画素の中で少なくともいずれか１つの画素は、
前記対応するゲートラインから分岐されたゲート電極、該ゲート電極上に重畳して絶縁されるように配置された第２活性層、該第２活性層上に重畳するように配置されたソース電極、及び前記第２活性層上に重畳して前記ソース電極と離隔されて配置されたドレーン電極を含む薄膜トランジスターと、
前記ドレーン電極に電気的に連結された第１電極、及び該第１電極と液晶層を介して配置された第２電極を含む液晶キャパシターと、
前記液晶キャパシターに並列に連結されたストレージキャパシターと、を含み、
前記第２活性層及び前記第１活性層は、同一の層上に配置され、
前記第１電極及び前記第２制御電極は、同一の層上に配置されることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記第１電極は、画素電圧を受信し、
前記第２電極は、前記画素電圧とレベルが異なる共通電圧を受信し、
前記基準電圧は、前記共通電圧と同一なレベルを有することを特徴とする請求項１６に記載の表示装置。
【請求項１８】
前記ストレージキャパシターは、前記第１電極、及び前記第１電極と絶縁層を介して配置されたストレージラインを含み、
前記ストレージラインは、前記画素電圧とレベルが異なるストレージ電圧を受信し、
前記基準電圧は、前記ストレージ電圧と同一なレベルを有することを特徴とする請求項１６に記載の表示装置。
【請求項１９】
前記ｉ番目ステージの前のステージは、ｉ−１番目ステージであることを特徴とする請求項１３に記載の表示装置。
【請求項２０】
前記少なくとも１つの制御トランジスターは、前記第１ノードの電位を上昇させて前記出力トランジスターをターンオンさせる第１制御トランジスターを含み、
前記第１制御トランジスターの前記スイッチング制御信号は、前記ｉ−１番目ステージのキャリー信号であることを特徴とする請求項１９に記載の表示装置。
【請求項２１】
前記第１制御トランジスターは、
前記ｉ−１番目ステージの前記キャリー信号が共通に印加される第１制御電極及び入力電極と、
前記第１ノードに連結された出力電極と、
前記基準電圧を受信する第２制御電極と、を含むことを特徴とする請求項２０に記載の表示装置。
【請求項２２】
前記少なくとも１つの制御トランジスターは、前記第１ノードの電位を下降させて前記出力トランジスターをターンオフさせる第２制御トランジスターを更に含み、
前記第２制御トランジスターの前記スイッチング制御信号は、前記ｉ番目ステージの次のステージのゲート信号であることを特徴とする請求項２１に記載の表示装置。
【請求項２３】
前記ｉ番目ステージの次のステージは、ｉ＋１番目ステージであり、
前記第２制御トランジスターは、
前記ｉ＋１番目ステージのゲート信号が印加される第１制御電極と、
前記第１ノードの電位を下降させるロー電圧を受信する入力電極と、
前記第１ノードに連結された出力電極と、
前記基準電圧を受信する第２制御電極と、を含むことを特徴とする請求項２２に記載の表示装置。
【請求項２４】
前記ｉ番目ステージは、前記第１ノードを前記ロー電圧に安定化させる安定化部を更に含み、
前記安定化部は、
ｉ＋２番目ステージのゲート信号に応答して前記第１ノードに前記ロー電圧を供給する第１安定化トランジスターと、
前記出力トランジスターのターンオフ区間の間に前記第１ノードの電位を前記ロー電圧に維持させる第２安定化トランジスターと、を含むことを特徴とする請求項２３に記載の表示装置。
【請求項２５】
前記第１安定化トランジスターは、
前記ｉ＋２番目ステージのゲート信号が印加される第１制御電極と、
前記ロー電圧が印加される入力電極と、
前記第１ノードに連結された出力電極と、
前記基準電圧が印加される第２制御電極と、を含み、
前記第２安定化トランジスターは、
第２ノードに連結された第１制御電極と、
前記ロー電圧が印加される入力電極と、
前記第１ノードに連結された出力電極と、
前記基準電圧が印加される第２制御電極と、を含むことを特徴とする請求項２４に記載の表示装置。
【請求項２６】
前記出力トランジスターは、前記クロック信号が印加される入力電極及び前記ｉ番目ゲート信号を出力する出力電極を含むことを特徴とする請求項１３に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート駆動回路及びこれを含む表示装置に関し、より詳細には、動作特性が優れたゲート駆動回路及び表示品質が優れた表示装置に関する。
【背景技術】
【０００２】
表示装置は、複数個のゲートライン、複数個のデータライン、複数個のゲートライン及び複数個のデータラインに連結された複数個の画素を含む。表示装置は、複数個のゲートラインにゲート信号を順次的に提供するゲート駆動回路、及び複数個のデータラインにデータ信号を出力するデータ駆動回路を含む。
【０００３】
ゲート駆動回路は、複数個のステージが従属的に連結されてなされた１つのシフトレジスターを含む。複数個のステージの各々は、対応するゲートラインにゲート電圧を出力するために有機的に連結された複数個のトランジスターを含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２３３８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、出力されるゲート信号の遅延を防止するゲート駆動回路を提供することにある。
また、本発明の目的は、横線視認現象が減少した表示装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するためになされた本発明の一態様による表示装置は、表示パネル、データ駆動回路、及びゲート駆動回路を備える。前記表示パネルは、複数個のゲートライン、該複数個のゲートラインと絶縁されるように交差する複数個のデータライン、及び対応するゲートラインと対応するデータラインとに各々連結された複数個の画素を含む。前記データ駆動回路は、前記複数個のデータラインにデータ信号を提供し、前記ゲート駆動回路は、前記複数個のゲートラインにゲート信号を提供する。前記ゲート駆動回路は、従属的に連結された複数個のステージを含む。
前記複数個のステージの中でｉ番目ステージは（ここで、ｉは２以上の整数）、第１出力トランジスター、第２出力トランジスター、及び制御部を有する。前記第１出力トランジスターは、クロック信号を受信して前記ｉ番目ステージのゲート信号を出力する。前記第１出力トランジスターは、前記ｉ番目ステージの前のステージの制御信号に応答して電位が上昇する第１ノードに連結された制御電極を含む。前記ｉ番目ステージの前のステージはｉ−１番目ステージである。前記第２出力トランジスターは、前記クロック信号を受信して前記ｉ番目ステージのキャリー信号を出力する。前記第２出力トランジスターは、前記第１ノードに連結された制御電極を含む。前記制御部は、前記第１ノードに連結された出力電極を含む少なくとも１つの制御トランジスターを含む。前記制御部は、前記第１出力トランジスター及び前記第２出力トランジスターのオン／オフを制御する。
前記少なくとも１つの制御トランジスターは、スイッチング制御信号を受信する第１制御電極、及び該第１制御電極と異なる層上に配置されてキンク電流が減少するように基準電圧を受信する第２制御電極を含む。
【０００７】
前記基準電圧はプラス電圧であって、前記基準電圧は０Ｖより大きくて１５Ｖより小さいか又は同一である。
前記少なくとも１つの制御トランジスターは、前記第１ノードの電位を上昇させて前記第１出力トランジスター及び前記第２出力トランジスターをターンオンさせる第１制御トランジスターを含み、前記第１ノードの電位を下降させて前記第１出力トランジスター及び前記第２出力トランジスターをターンオフさせる第２制御トランジスターを含む。
前記ｉ番目ステージは、前記第１ノードをロー電圧に安定化させ、前記第１ノードに連結された少なくとも１つの安定化トランジスターを含む安定化部を更に含む。
前記少なくとも１つの安定化トランジスターは、ｉ＋２番目ステージのゲート信号に応答して前記第１ノードに前記ロー電圧を供給する第１安定化トランジスター、及び前記第１出力トランジスターのターンオフ区間の間に前記第１ノードの電位を前記ロー電圧に維持させる第２安定化トランジスターを含む。
前記少なくとも１つの制御トランジスターは、前記第１制御電極上に重畳して絶縁されるように配置された第１活性層、前記第１活性層上に重畳するように配置された入力電極、及び前記第１活性層上に重畳し、前記入力電極と離隔されて配置された出力電極を含み、前記入力電極及び前記出力電極は、前記第２制御電極の下に絶縁されるように配置される。
前記画素は、前記対応するゲートラインと前記対応するデータラインとに連結された薄膜トランジスター、前記薄膜トランジスターに連結された液晶キャパシター、及び前記液晶キャパシターに並列に連結されたストレージキャパシターを含む。
前記薄膜トランジスターは、前記対応するゲートラインから分岐されたゲート電極、該ゲート電極上に重畳して絶縁されるように配置された第２活性層、該第２活性層上に重畳するように配置されたソース電極、及び前記第２活性層上に重畳して前記ソース電極と離隔されて配置されたドレーン電極を含む。
前記薄膜トランジスターの前記第２活性層及び前記少なくとも１つの制御トランジスターの前記第１活性層は、同一の層上に配置される。
前記液晶キャパシターは、前記ドレーン電極に電気的に連結された第１電極、及び該第１電極と液晶層を介して配置された第２電極を含む。
前記液晶キャパシターの前記第１電極及び前記少なくとも１つの制御トランジスターの前記第２制御電極は、同一の層上に配置される。
【発明の効果】
【０００８】
本発明の表示装置に含まれるゲート駆動回路によれば、第２制御電極に印加されるバイアス電圧によって、少なくとも１つの制御トランジスターのソース−ドレーン電流が減少する。即ち、第１ノードに連結されたトランジスターで発生するキンク現象が減少する。
また、第１出力トランジスターのターンオン区間で、第１ノードの電位は第１出力トランジスターの閾値電圧以上の値を有する。従って、ステージで出力されるゲート信号は遅延されない。
また、ゲート信号の遅延が防止されることによって、画素はデータ信号に対応する充分な量の画素電圧を充電することができる。画素に均一な画素電圧が充電されることによって、表示装置の横線視認現象が減少する。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態による表示装置のブロック図である。
【図２】本発明の一実施形態による画素の等価回路図である。
【図３】本発明の一実施形態による画素の断面図である。
【図４】本発明の一実施形態によるゲート駆動回路のブロック図である。
【図５】図４に示した複数個のステージの中のｉ番目ステージの回路図である。
【図６】図５に示したｉ番目ステージの入出力信号波形図である。
【図７】ｉ番目ステージに印加されるクロック信号とｉ番目ステージから出力されるゲート信号を示した図である。
【図８Ａ】バンド−バンドトンネルリング現象を説明するために薄膜トランジスターのゲート−ソース電圧とキンク電流との関係を示したグラフである。
【図８Ｂ】バンド−バンドトンネルリング現象を説明するために薄膜トランジスターのゲート−ソース電圧とキンク電流との関係を示したグラフである。
【図９Ａ】バンド−バンドトンネルリング現象を説明するために薄膜トランジスターのドレーン−ソース電圧とキンク電流との関係を示したグラフである。
【図９Ｂ】バンド−バンドトンネルリング現象を説明するために薄膜トランジスターのドレーン−ソース電圧とキンク電流との関係を示したグラフである。
【図１０】図５に示したｉ番目ステージの一部のレイアウトである。
【図１１】図１０のI−I’線に沿った断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。
【００１１】
図１は、本発明の一実施形態による表示装置のブロック図である。
【００１２】
図１に示したように、本実施形態による表示装置は、表示パネルＤＰ、ゲート駆動回路１００、データ駆動回路２００、及び回路基板３００を含む。
【００１３】
表示パネルＤＰは、特別に限定されるものではなく、例えば、液晶表示パネル（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）、有機発光表示パネル（ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）、電気泳動表示パネル（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）、及びエレクトロ・ウェッティング表示パネル（ｅｌｅｃｔｒｏｗｅｔｔｉｎｇ  ｄｉｓｐｌａｙ  ｐａｎｅｌ）等の多様な表示パネルを含むことができる。本実施形態では、液晶表示パネルを表示パネルＤＰとして説明する。一方、図１では偏光板などの光学フィルムの図示を省略している。
【００１４】
表示パネルＤＰは、第１基板ＤＳ１、第１基板ＤＳ１と離隔された第２基板ＤＳ２、及び第１基板ＤＳ１と第２基板ＤＳ２との間に配置された液晶層（図示せず）を含む。表示パネルＤＰは、複数個の画素ＰＸ１１〜ＰＸｎｍが形成された表示領域ＤＡ、及び表示領域ＤＡを囲む非表示領域ＮＤＡに区分される。
【００１５】
第１基板ＤＳ１上には、複数個のゲートラインＧＬ１〜ＧＬｎ、ゲートラインＧＬ１〜ＧＬｎと交差する複数個のデータラインＤＬ１〜ＤＬｍが配置される。図１では複数個のゲートラインＧＬ１〜ＧＬｎと複数個のデータラインＤＬ１〜ＤＬｍの中で一部のみを図示した。
【００１６】
複数個のゲートラインＧＬ１〜ＧＬｎは、ゲート駆動回路１００に連結されて順次的なゲート信号を受信する。複数個のデータラインＤＬ１〜ＤＬｍは、データ駆動回路２００に連結されてアナログ形態のデータ信号（又はデータ電圧）を受信する。
【００１７】
複数個の画素ＰＸ１１〜ＰＸｎｍは、複数個のゲートラインＧＬ１〜ＧＬｎの中で対応するゲートラインと、複数個のデータラインＤＬ１〜ＤＬｍの中で対応するデータラインに各々連結される。
【００１８】
ゲート駆動回路１００は、薄膜工程を通じて画素ＰＸ１１〜ＰＸｎｍと同時に形成され得る。例えば、ゲート駆動回路１００は、非表示領域ＮＤＡにＡＳＧ（Ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ  ＴＦＴ  Ｇａｔｅ  ｄｒｉｖｅｒ  ｃｉｒｃｕｉｔ）形態で実装され得る。
【００１９】
図１を参照すると、ゲート駆動回路１００は、複数個のゲートラインＧＬ１〜ＧＬｎの左側末端に連結されているが、これは１つの例示に過ぎない。表示装置は２つのゲート駆動回路を含むことができる。２つのゲート駆動回路の中の１つは複数個のゲートラインＧＬ１〜ＧＬｎの左側末端に連結され、他の１つは複数個のゲートラインＧＬ１〜ＧＬｎの右側末端に連結され得る。また、２つのゲート駆動回路の中の１つは奇数番目ゲートラインに連結され、他の１つは偶数番目ゲートラインに連結され得る。
【００２０】
データ駆動回路２００は、回路基板３００に実装されたタイミングコントローラ（図示せず）からデータ信号を受信し、データ信号に対応するアナログデータ信号を生成する。
【００２１】
データ駆動回路２００は、駆動チップ２１０、及び駆動チップ２１０を実装するフレキシブル回路基板２２０を含む。駆動チップ２１０とフレキシブル回路基板２２０は、各々複数個で提供され得る。フレキシブル回路基板２２０は、回路基板３００と第１基板ＤＳ１を電気的に連結する。複数個の駆動チップ２１０は、対応するデータラインにデータ信号をそれぞれ提供する。
【００２２】
図１は、テープキャリヤーパッケージ（ＴＣＰ：Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）で形成されたデータ駆動回路２００を例示的に図示したが、データ駆動回路２００は、第１基板ＤＳ１上にチップオンガラス（ＣＯＧ：Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）方式で実装され得る。
【００２３】
図２は、本発明の一実施形態による画素ＰＸｉｊの等価回路図である。図１に示した複数個の画素ＰＸ１１〜ＰＸｎｍの各々は、図２に示した等価回路を有する。
【００２４】
図２に示すように、画素ＰＸｉｊは、薄膜トランジスターＴＲ、液晶キャパシターＣｌｃ、及びストレージキャパシターＣｓｔを含む。薄膜トランジスターＴＲは、ｉ番目ゲートラインＧＬｉとｊ番目データラインＤＬｊに電気的に連結される。薄膜トランジスターＴＲは、ｉ番目ゲートラインＧＬｉから受信したゲート信号に応答してｊ番目データラインＤＬｊから受信したデータ信号を出力する。
【００２５】
液晶キャパシターＣｌｃは、ｊ番目データラインＤＬｊから出力されたデータ信号に対応する電圧を充電する。液晶キャパシターＣｌｃに充電された電荷量に従って液晶層（図示せず）に含まれる液晶方向子（図示せず）の配列が変化する。液晶方向子の配列に従って、液晶層に入射した光は透過されるか又は遮断される。
【００２６】
ストレージキャパシターＣｓｔは、液晶キャパシターＣｌｃに並列に連結される。ストレージキャパシターＣｓｔは、液晶方向子の配列を一定な区間の間、維持させる。
【００２７】
図３は、本発明の一実施形態による画素ＰＸｉｊの断面図である。
【００２８】
薄膜トランジスターＴＲは、ｉ番目ゲートラインＧＬｉに連結されたゲート電極ＧＥ、ゲート電極ＧＥに重畳する活性層ＡＬ、ｊ番目データラインＤＬｊに連結されたソース電極ＳＥ、及びソース電極ＳＥと離隔されて配置されたドレーン電極ＤＥを含む。
【００２９】
第１基板ＤＳ１の一面上にｉ番目ゲートラインＧＬｉ及びストレージラインＳＴＬが配置される。ゲート電極ＧＥは、ｉ番目ゲートラインＧＬｉから分岐する。第１絶縁層１２が第１基板ＤＳ１上に具備されてゲート電極ＧＥ及びストレージラインＳＴＬをカバーする。
【００３０】
第１絶縁層１２上に、ゲート電極ＧＥに重畳する活性層ＡＬが配置される。活性層ＡＬは、半導体層とオーミックコンタクト層を含む。活性層ＡＬ上にドレーン電極ＤＥとソース電極ＳＥが配置される。ドレーン電極ＤＥとソース電極ＳＥの各々は、活性層ＡＬに少なくとも一部が重畳する。
【００３１】
第１絶縁層１２上に、活性層ＡＬ、ドレーン電極ＤＥ、及びソース電極ＳＥをカバーする第２絶縁層１４が配置される。第２絶縁層１４上に画素電極ＰＥが配置される。画素電極ＰＥは、第２絶縁層１４を貫通するコンタクトホールＣＨ１４を通じてドレーン電極ＤＥに連結される。第２絶縁層１４上に画素電極ＰＥをカバーする第３絶縁層１６が配置される。
【００３２】
第２基板ＤＳ２の一面上にカラーフィルター層ＣＦが配置される。カラーフィルター層ＣＦ上に共通電極ＣＥが配置される。共通電極ＣＥには共通電圧が印加される。
【００３３】
液晶層ＬＣＬを介して配置された画素電極ＰＥと共通電極ＣＥは、液晶キャパシターＣｌｃを形成する。画素電極ＰＥは、データ信号に対応する画素電圧を受信する。画素電圧は、共通電圧と異なるレベルを有する。液晶キャパシターＣｌｃは、画素電圧と共通電圧に従う電荷量を充電する。
【００３４】
また、第１及び第２絶縁層１２、１４を介して配置された画素電極ＰＥとストレージラインＳＴＬは、ストレージキャパシターＣｓｔを形成する。ストレージラインＳＴＬは、画素電圧と異なるレベルのストレージ電圧を受信する。ストレージキャパシターＣｓｔは、画素電圧とストレージ電圧に従う電荷量を充電する。
【００３５】
一方、図３に示す画素ＰＸｉｊの断面は、１つの例示に過ぎない。図３に示したものとは異なり、カラーフィルター層ＣＦ又は共通電極ＣＥは、第１基板ＤＳ１上に配置され得る。
【００３６】
図４は、本発明の一実施形態によるゲート駆動回路のブロック図である。
【００３７】
図４に示したように、ゲート駆動回路１００は、複数個のステージＳＲＣ１〜ＳＲＣｎを含む。複数個のステージＳＲＣ１〜ＳＲＣｎは、１つのシフトレジスターを構成する。図４に示したように、複数個のステージＳＲＣ１〜ＳＲＣｎは、互いに従属的に連結される。
【００３８】
複数個のステージＳＲＣ１〜ＳＲＣｎは、複数個のゲートラインＧＬ１〜ＧＬｎに各々連結される。即ち、複数個のステージＳＲＣ１〜ＳＲＣｎは、複数個のゲートラインＧＬ１〜ＧＬｎにゲート信号を提供する。
【００３９】
複数個のステージＳＲＣ１〜ＳＲＣｎの各々は、入力端子ＩＮ、クロック端子ＣＫ、第１〜第３電圧入力端子Ｖ１、Ｖ２、Ｖ３、第１及び第２制御端子ＣＴ１、ＣＴ２、出力端子ＯＵＴ、及びキャリー端子ＣＲを含む。
【００４０】
複数個のステージＳＲＣ１〜ＳＲＣｎの各々のキャリー端子ＣＲは、次のステージの入力端子ＩＮに電気的に連結される。複数個のステージＳＲＣ１〜ＳＲＣｎの各々の入力端子ＩＮは、前のステージのキャリー信号を受信する。ｉ番目ステージ（図示せず）の入力端子ＩＮは、ｉ−１番目ステージのキャリー端子ＣＲに電気的に連結される。ここで、ｉは１より大きくてｎより小さい整数として定義される。図４に示したように、第２番目ステージＳＣＲ２及び第３番目ステージＳＣＲ３の入力端子ＩＮは、第１番目ステージＳＣＲ１及び第２番目ステージＳＣＲ２のキャリー信号を各々受信する。但し、複数個のステージＳＲＣ１〜ＳＲＣｎの中で第１番目ステージＳＣＲ１の入力端子ＩＮは、前のステージのキャリー信号の代わりにゲート駆動回路１００の駆動を開始する開始信号ＳＴＶを受信する。
【００４１】
一方、これは１つの例示に過ぎず、ｉ番目ステージの入力端子ＩＮは、前のステージのキャリー端子、例えばｉ−１番目ステージ、ｉ−２番目ステージ、又はｉ−３番目ステージ等のキャリー端子に電気的に連結され得る。一例として、第２番目ステージＳＣＲ２は第１番目ステージＳＣＲ１が受信する開始信号とは異なる開始信号を受信し、第３番目ステージＳＣＲ３の入力端子ＩＮは第１番目ステージＳＣＲ１のキャリー信号を受信する。
【００４２】
複数個のステージＳＲＣ１〜ＳＲＣｎの各々の第１制御端子ＣＴ１は、次のステージの出力端子ＯＵＴに電気的に連結されて次のステージのゲート信号を受信する。複数個のステージＳＲＣ１〜ＳＲＣｎの各々の第２制御端子ＣＴ２は、次のステージに従属的に連結されたステージの出力端子ＯＵＴに電気的に連結されて次のステージに従属的に連結されたステージのゲート信号を受信する。
【００４３】
ｉ番目ステージの第１制御端子ＣＴ１はｉ＋１番目ステージの出力端子ＯＵＴに電気的に連結され、ｉ番目ステージの第２制御端子ＣＴ２はｉ＋２番目ステージの出力端子ＯＵＴに電気的に連結される。図４に示したように、第１番目ステージＳＣＲ１の第１制御端子ＣＴ１は第２番目ステージＳＣＲ２の出力端子ＯＵＴに電気的に連結され、第１番目ステージＳＣＲ１の第２制御端子ＣＴ２は第３番目ステージＳＣＲ３の出力端子ＯＵＴに電気的に連結される。
【００４４】
但し、複数個のステージＳＲＣ１〜ＳＲＣｎの中で最後のステージＳＲＣｎの第１及び第２制御端子ＣＴ１、ＣＴ２は、ダミーステージ（図示せず）からゲート信号に対応する信号を受信する。ダミーステージは、複数個のゲートラインＧＬ１〜ＧＬｎに連結されないステージである。
【００４５】
一方、これは１つの例示に過ぎず、ｉ番目ステージの第１制御端子ＣＴ１は、ｉ番目ステージ以後のステージの出力端子ＯＵＴに電気的に連結され得る。また、ｉ番目ステージの第２制御端子ＣＴ２は、ｉ番目ステージの第１制御端子ＣＴ１にゲート信号を提供するステージ以後のステージの出力端子ＯＵＴに電気的に連結され得る。
【００４６】
図４はゲート駆動回路の例示に過ぎず、図４に示した複数個のステージＳＲＣ１〜ＳＲＣｎの連結関係は変更することができる。
【００４７】
図４に示したものとは異なり、複数個のステージＳＲＣ１〜ＳＲＣｎの入力端子ＩＮは、前のステージの出力端子ＯＵＴからゲート信号をそれぞれ受信することができる。即ち、複数個のステージＳＲＣ１〜ＳＲＣｎの入力端子ＩＮに印加されるキャリー信号又はゲート信号は、複数個のステージＳＲＣ１〜ＳＲＣｎの動作を制御する１つの制御信号である。
【００４８】
また、複数個のステージＳＲＣ１〜ＳＲＣｎの各々の第１制御端子ＣＴ１は、次のステージの出力端子ＯＵＴの代わりに次のステージのキャリー端子ＣＲに電気的に連結されて次のステージからキャリー信号を受信することができる。複数個のステージＳＲＣ１〜ＳＲＣｎの各々の第２制御端子ＣＴ２は、次のステージに従属的に連結されたステージのキャリー端子ＣＲに電気的に連結され得る。複数個のステージＳＲＣ１〜ＳＲＣｎの各々の第２制御端子ＣＴ２は、次のステージに従属的に連結されたステージからキャリー信号を受信することができる。
【００４９】
複数個のステージＳＲＣ１〜ＳＲＣｎの中で奇数番目ステージＳＲＣ１、ＳＲＣ３と偶数番目ステージＳＲＣ２、ＳＲＣｎは、互いに位相が反転された信号を各々受信する。奇数番目ステージＳＲＣ１、ＳＲＣ３のクロック端子ＣＫはクロック信号ＣＫＶを受信し、偶数番目ステージＳＲＣ２、ＳＲＣｎのクロック端子ＣＫはクロックバー信号ＣＫＶＢを受信する。
【００５０】
複数個のステージＳＲＣ１〜ＳＲＣｎの各々の第１電圧入力端子Ｖ１には第１電圧（ＶＳＳ１、又は第１ロー電圧）が印加され、複数個のステージＳＲＣ１〜ＳＲＣｎの各々の第２電圧入力端子Ｖ２には第１電圧ＶＳＳ１より低い電圧レベルを有する第２電圧（ＶＳＳ２、又は第２ロー電圧）が印加される。第１電圧ＶＳＳ１は、グラウンド電圧又はマイナス電圧であり得る。一例として、第１電圧ＶＳＳ１は−６Ｖであり、第２電圧ＶＳＳ２は−１０Ｖであり得る。
【００５１】
複数個のステージＳＲＣ１〜ＳＲＣｎの各々の第３電圧入力端子Ｖ３には、第３電圧Ｖｒｅｆが印加される。第３電圧Ｖｒｅｆは、プラス（＋）の一定なレベルを有する基準電圧（又はバイアス電圧）である。例えば、第３電圧Ｖｒｅｆは約０Ｖ〜１５Ｖである。第３電圧Ｖｒｅｆは、約５Ｖ〜７Ｖであることがより望ましい。
【００５２】
一方、他の実施形態で、第３電圧Ｖｒｅｆは、共通電極ＣＥ（図３参照）に印加される共通電圧と同一なレベルを有することができる。例えば、第３電圧Ｖｒｅｆと共通電圧は同一の電圧である。その他の実施形態で、第３電圧Ｖｒｅｆは、ストレージラインＳＴＬ（図３参照）に印加されるストレージ電圧と同一なレベルを有することができる。例えば、第３電圧Ｖｒｅｆとストレージ電圧は同一の電圧である。
【００５３】
複数個のステージＳＲＣ１〜ＳＲＣｎの各々の出力端子ＯＵＴは、対応するゲートラインに連結される。従って、出力端子ＯＵＴを通じて出力されたゲート信号は、対応するゲートラインに印加される。
【００５４】
複数個のゲートラインＧＬ１〜ＧＬｎの右側末端には、複数個の放電トランジスターＮＴ＿Ｄ１〜ＮＴ＿Ｄｎがそれぞれ連結される。複数個の放電トランジスターＮＴ＿Ｄ１〜ＮＴ＿Ｄｎの各々は、対応するゲートラインの次のゲートラインに連結された制御電極、第１電圧ＶＳＳ１を受信する入力電極、及び対応するゲートラインに連結された出力電極を具備する。従って、各放電トランジスターＮＴ＿Ｄは、次のゲートラインに印加されるゲート信号に応答して対応するゲートラインのゲート信号を第１電圧ＶＳＳ１に放電する。
【００５５】
図５は、図４に示した複数個のステージＳＲＣ１〜ＳＲＣｎの中のｉ番目ステージＳＲＣｉの回路図であり、図６は、図５に示したｉ番目ステージの入出力信号波形図である。図４に示した複数個のステージＳＲＣ１〜ＳＲＣｎの各々は、図５と同一な回路構成を有する。
【００５６】
ｉ番目ステージＳＲＣｉは、第１出力部１１１、第２出力部１１２、及び制御部１１３を含む。また、ｉ番目ステージＳＲＣｉは、第１プルダウン部１１４−１、第２プルダウン部１１４−２、維持部１１５、スイッチング部１１６、及び安定化部１１７を含む。
【００５７】
第１出力部１１１はゲート信号ＧＳｉをｉ番目ゲートライン（図示せず）に出力し、第２出力部１１２はキャリー信号ＣＲＳｉをｉ＋１番目ステージに提供する。
【００５８】
制御部１１３は、第１出力部１１１及び第２出力部１１２の動作を制御する。制御部１１３は、ｉ−１番目ステージのキャリー信号ＣＲＳｉ−１に応答して第１出力部１１１及び第２出力部１１２をターンオンさせ、ｉ＋１番目ステージのゲート信号ＧＳｉ＋１に応答して第１出力部１１１及び第２出力部１１２をターンオフさせる。
【００５９】
第１プルダウン部１１４−１は出力端子ＯＵＴの電位を第１電圧ＶＳＳ１に下降させ、第２プルダウン部１１４−２はキャリー端子ＣＲの電位を第２電圧ＶＳＳ２に下降させる。
【００６０】
維持部１１５は、第１出力部１１１のターンオフ区間Ｐｏｆｆでゲート信号ＧＳｉを第１電圧ＶＳＳ１に維持させ、キャリー信号ＣＲＳｉを第２電圧ＶＳＳ２に維持させる。
【００６１】
スイッチング部１１６は、維持部１１５の動作を制御する。スイッチング部１１６は、維持部１１５をオン／オフさせる。スイッチング部１１６は、第２ノードＮＡへ維持部１１５をオン／オフさせるためのスイッチング制御信号を提供する。ここで、第２ノードＮＡは、スイッチング部１１６の出力端に連結され、維持部１１５の制御端子に連結される。
【００６２】
図５及び図６を参照して、ｉ番目ステージＳＲＣｉの構成を更に詳細に検討する。
【００６３】
第１出力部１１１は、第１出力トランジスターＮＴ１からなる。第１出力トランジスターＮＴ１は、クロック信号ＣＫＶを受信する入力電極、制御部１１３に連結された制御電極、及びゲート信号ＧＳｉを出力する出力電極を含む。特に、第１出力トランジスターＮＴ１の制御電極は第１ノードＮＱに連結され、第１ノードＮＱは制御部１１３の出力端である。
【００６４】
第２出力部１１２は、第２出力トランジスターＮＴ２からなる。第２出力トランジスターＮＴ２は、クロック信号ＣＫＶを受信する入力電極、第１出力トランジスターＮＴ１の制御電極に連結された制御電極、及びキャリー信号ＣＳＲｉを出力する出力電極を含む。
【００６５】
制御部１１３は、第１〜第３制御トランジスターＮＴ３、ＮＴ４、ＮＴ５、第１キャパシターＣ１、及び第２キャパシターＣ２を含む。第１制御トランジスターＮＴ３及び第２制御トランジスターＮＴ４の各々は、第１制御電極及び第２制御電極を含む。第１制御電極は、第２制御電極と異なる層上に配置される。
【００６６】
第１制御トランジスターＮＴ３は、ｉ−１番目ステージのキャリー信号ＣＲＳｉ−１を共通に受信する第１制御電極及び入力電極を含む。ｉ−１番目ステージのキャリー信号ＣＲＳｉ−１は、第１制御トランジスターＮＴ３のスイッチング制御信号である。また、第１制御トランジスターＮＴ３は、第１ノードＮＱを通じて第１出力トランジスターＮＴ１及び第２出力トランジスターＮＴ２の制御電極に連結された出力電極を含む。
【００６７】
第２制御トランジスターＮＴ４は、第１ノードＮＱに連結された出力電極、ｉ＋１番目ステージのゲート信号ＧＳｉ＋１を受信する第１制御電極、及び入力電極を含む。
【００６８】
第３制御トランジスターＮＴ５は、ダイオード（ｄｉｏｄｅ）機能を行うために第２制御トランジスターＮＴ４の入力電極に共通に連結された制御電極及び出力電極を含む。また、第３制御トランジスターＮＴ５は、第２電圧ＶＳＳ２が入力される第２電圧入力端子Ｖ２に連結された入力電極を含む。一方、第３制御トランジスターＮＴ５は省略され得る。第３制御トランジスターＮＴ５が省略された場合、第２制御トランジスターＮＴ４の入力電極は、第２電圧入力端子Ｖ２に連結されて第２電圧ＶＳＳ２を直接受信する。
【００６９】
第１キャパシターＣ１は第１出力トランジスターＮＴ１の制御電極と出力電極との間に連結され、第２キャパシターＣ２は第２出力トランジスターＮＴ２の制御電極と出力電極との間に連結される。
【００７０】
第１制御トランジスターＮＴ３がｉ−１番目ステージのキャリー信号ＣＲＳｉ−１に応答してターンオンされると、第１ノードＮＱの電位は第１ハイ電圧ＶＱ１に上昇し、第１出力トランジスターＮＴ１及び第２出力トランジスターＮＴ２はターンオンされる。
【００７１】
ｉ−１番目ステージのキャリー信号ＣＲＳｉ−１が第１ノードＮＱに印加されると、第１キャパシターＣ１は充電される。そして、第１出力トランジスターＮＴ１は、ブートストラップ（ｂｏｏｔｓｔｒａｐ）される。即ち、第１出力トランジスターＮＴ１の制御電極に連結された第１ノードＮＱは、第１ハイ電圧ＶＱ１から第２ハイ電圧ＶＱ２にブースティングされる。
【００７２】
ｉ＋１番目ステージのゲート信号ＧＳｉ＋１に応答して第２制御トランジスターＮＴ４及び第３制御トランジスターＮＴ５がターンオンされると、第１ノードＮＱの電位は下降する。この時、第１ノードＮＱの電位は、第３制御トランジスターＮＴ５の影響によって第２電圧ＶＳＳ２より若干高い。第１ノードＮＱの電位が下降すると、第１ノードＮＱに連結された第１及び第２出力トランジスターＮＴ１、ＮＴ２はターンオフされる。
【００７３】
第１プルダウン部１１４−１は第１プルダウントランジスターＮＴ６を含み、第２プルダウン部１１４−２は第２プルダウントランジスターＮＴ７を含む。
【００７４】
第１プルダウントランジスターＮＴ６は、第１出力トランジスターＮＴ１の出力電極に連結された出力電極、ｉ＋１番目ステージのゲート信号ＧＳｉ＋１を受信する制御電極、及び第１電圧入力端子Ｖ１に連結された入力電極を含む。
【００７５】
第１プルダウントランジスターＮＴ６は、ｉ＋１番目ステージのゲート信号ＧＳｉ＋１に応答して出力端子ＯＵＴの電位を第１電圧ＶＳＳ１に下降させる。
【００７６】
第２プルダウントランジスターＮＴ７は、ｉ＋１番目ステージのゲート信号ＧＳｉ＋１を受信する制御電極、第２電圧入力端子Ｖ２に連結された入力電極、及び出力電極を含む。第２プルダウントランジスターＮＴ７の出力電極は、後述する第２スイッチングトランジスターＮＴ１１及び第３スイッチングトランジスターＮＴ１２の制御電極に連結される。また、第２プルダウントランジスターＮＴ７の出力電極は、第２出力トランジスターＮＴ２の出力電極と電気的に連結される。一方、第２プルダウントランジスターＮＴ７は省略され得る。
【００７７】
第２プルダウントランジスターＮＴ７は、ｉ＋１番目ステージのゲート信号ＧＳｉ＋１に応答してキャリー端子ＣＲの電位を第２電圧ＶＳＳ２に下降させる。
【００７８】
維持部１１５は、第１及び第２維持トランジスターＮＴ８、ＮＴ９を含む。第１維持トランジスターＮＴ８は第１出力トランジスターＮＴ１のターンオフ区間で出力端子ＯＵＴの電位を第１電圧ＶＳＳ１に維持させ、第２維持トランジスターＮＴ９は第２出力トランジスターＮＴ２のターンオフ区間の間にキャリー端子ＣＲの電位を第２電圧ＶＳＳ２に維持させる。
【００７９】
具体的に、第１維持トランジスターＮＴ８は、第１出力トランジスターＮＴ１の出力電極に連結された出力電極、第２ノードＮＡに連結された制御電極、及び第１電圧入力端子Ｖ１に連結された入力電極を具備する。第２維持トランジスターＮＴ９は、第２出力トランジスターＮＴ２の出力電極に連結された出力電極、第２ノードＮＡに連結された制御電極、及び第２電圧入力端子Ｖ２に連結された入力電極を具備する。
【００８０】
スイッチング部１１６は、第１〜第５スイッチングトランジスターＮＴ１０、ＮＴ１１、ＮＴ１２、ＮＴ１３、ＮＴ１４と第３及び第４キャパシターＣ３、Ｃ４を含む。
【００８１】
スイッチング部１１６は、第１出力部１１１のターンオン区間Ｐｏｎの間にｉ−１番目ステージ（図示せず）のキャリー信号ＣＲＳｉ−１に応答して第２ノードＮＡに第２電圧ＶＳＳ２を提供する。第２電圧ＶＳＳ２を受信した維持部１１５はターンオフされる。その後、スイッチング部１１６は、クロック信号ＣＫＶに応答して第２ノードＮＡに第１電圧ＶＳＳ１を提供する。第１電圧ＶＳＳ１を受信した維持部１１５のターンオフは維持される。
【００８２】
スイッチング部１１６は、第１出力部１１１のターンオフ区間Ｐｏｆｆの間にクロック信号ＣＫＶに対応する電圧を第２ノードＮＡに供給する。即ち、第１出力部１１１のターンオフ区間Ｐｏｆｆの間に第２ノードＮＡには、第１電圧ＶＳＳ１と第３ハイ電圧ＶＤＤが交互に印加される。第１出力部１１１のターンオフ区間Ｐｏｆｆの中で第３ハイ電圧ＶＤＤが第２ノードＮＡに印加されると、維持部１１５はターンオンされる。
【００８３】
第１スイッチングトランジスターＮＴ１０は、第２ノードＮＡに連結された出力電極、ｉ−１番目ステージのキャリー信号ＣＲＳｉ−１を受信する制御電極、第２電圧入力端子Ｖ２に連結された入力電極を具備する。
【００８４】
第２スイッチングトランジスターＮＴ１１は、第１維持トランジスターＮＴ８の制御電極に連結された出力電極、第２出力部１１２からキャリー信号ＣＲＳｉを受信する制御電極、及び第１電圧入力端子Ｖ１に連結された入力電極を具備する。また、第２スイッチングトランジスターＮＴ１１の制御電極は、第２プルダウントランジスターＮＴ７の出力電極に電気的に連結される。
【００８５】
第３スイッチングトランジスターＮＴ１２は、第２プルダウントランジスターＮＴ７の出力電極に連結された制御電極、第１電圧入力端子Ｖ１に連結された入力電極、及び出力電極を具備する。
【００８６】
第４スイッチングトランジスターＮＴ１３は、クロック信号ＣＫＶを共通に受信する入力電極及び制御電極を含む。第４スイッチングトランジスターＮＴ１３の出力電極は第３スイッチングトランジスターＮＴ１２の出力電極に連結される。
【００８７】
第５スイッチングトランジスターＮＴ１４は、クロック信号ＣＫＶを受信する入力電極、第４スイッチングトランジスターＮＴ１３の出力電極に連結された制御電極、及び第２ノードＮＡに連結された出力電極を含む。
【００８８】
第３キャパシターＣ３は、第５スイッチングトランジスターＮＴ１４の入力電極と制御電極との間に連結され、第４キャパシターＣ４は、第４スイッチングトランジスターＮＴ１３の出力電極と第５スイッチングトランジスターＮＴ１４の出力電極との間に連結される。
【００８９】
以下、スイッチング部１１６の動作を説明する。
【００９０】
第１スイッチングトランジスターＮＴ１０は、ｉ−１番目ステージのキャリー信号ＣＲＳｉ−１に応答して第２ノードＮＡに第２電圧ＶＳＳ２を供給する。
【００９１】
第２スイッチングトランジスターＮＴ１１は、第２出力部１１２のターンオン区間の間に第２ノードＮＡに第１電圧ＶＳＳ１を供給する。従って、第２出力部１１２のターンオン区間の間に第１及び第２維持トランジスターＮＴ８、ＮＴ９は、第１電圧ＶＳＳ１によってターンオフされる。
【００９２】
第３スイッチングトランジスターＮＴ１２は、第２出力部１１２のターンオン区間の間にターンオンされて、第４スイッチングトランジスターＮＴ１３から出力されたクロック信号ＣＫＶを第１電圧ＶＳＳ１に下降させる。それによって、第２ノードＮＡにクロック信号ＣＫＶが印加されることを防止する。ここで、第２出力部１１２のターンオン区間はクロック信号ＣＫＶのハイ区間に対応する。
【００９３】
第３及び第４キャパシターＣ３、Ｃ４は、クロック信号ＣＫＶに従う電圧を充電する。その後、第３及び第４キャパシターＣ３、Ｃ４に充電された電圧によって第５スイッチングトランジスターＮＴ１４がターンオンされる。また、第１〜第３スイッチングトランジスターＮＴ１０、ＮＴ１１、ＮＴ１２がターンオフされると、第２ノードＮＡの電位は、第３及び第４キャパシターＣ３、Ｃ４に充電された電圧によって上昇する。
【００９４】
第２ノードＮＡの電位が上昇すると、第１及び第２維持トランジスターＮＴ８、ＮＴ９がターンオンされ、ターンオンされた第１及び第２維持トランジスターＮＴ８、ＮＴ９によって、出力端子ＯＵＴ及びキャリー端子ＣＲは、第１電圧ＶＳＳ１及び第２電圧ＶＳＳ２に各々維持される。
【００９５】
安定化部１１７は、第１安定化トランジスターＮＴ１５及び第２安定化トランジスターＮＴ１６を含む。第１安定化トランジスターＮＴ１５及び第２安定化トランジスターＮＴ１６の各々は、第１制御電極及び第２制御電極を含む。第１制御電極は、第２制御電極と異なる層上に配置される。
【００９６】
第１安定化トランジスターＮＴ１５は、第２電圧入力端子Ｖ２に連結された入力電極、ｉ＋２番目ステージのゲート信号ＧＳｉ＋２を受信する第１制御電極、及び第１ノードＮＱに連結された出力電極を具備する。
【００９７】
第２安定化トランジスターＮＴ１６は、第２電圧入力端子Ｖ２に連結された入力電極、第２ノードＮＡに連結された第１制御電極、及び第１ノードＮＱに連結された出力電極を含む。
【００９８】
第１安定化トランジスターＮＴ１５は、ｉ＋２番目ステージのゲート信号ＧＳｉ＋２に応答して第１ノードＮＱに第２電圧ＶＳＳ２を供給する。従って、第１ノードＮＱの電位は、ｉ＋２番目ステージのゲート信号ＧＳｉ＋２によって、第２電圧ＶＳＳ２に安定化される。
【００９９】
また、第２安定化トランジスターＮＴ１６は、第２ノードＮＡの電位に従ってターンオン又はターンオフされる。第２ノードＮＡの電位が第１電圧ＶＳＳ１に下降すると、第２安定化トランジスターＮＴ１６はターンオフされる。第２ノードＮＡの電位がクロック信号ＣＫＶによって上昇すると、第２安定化トランジスターＮＴ１６はターンオンされる。
【０１００】
ターンオンされた第２安定化トランジスターＮＴ１６は、第１ノードＮＱの電位を第２電圧ＶＳＳ２に下降させる。従って、ゲート信号ＧＳｉのロー区間の間に第１ノードＮＱの電位は、第１及び第２安定化トランジスターＮＴ１５、ＮＴ１６によって第２電圧ＶＳＳ２に安定化される。
【０１０１】
図７は、ｉ番目ステージに印加されるクロック信号とｉ番目ステージから出力されるゲート信号を示した図である。
【０１０２】
クロック信号ＣＫＶは、反複するハイ区間ＰＨとロー区間ＰＬを含む。クロック端子ＣＫに印加されたクロック信号ＣＫＶは、第１出力トランジスターＮＴ１を通じて出力される。出力端子ＯＵＴを通じて出力されたクロック信号ＣＫＶがゲート信号ＧＳｉである。
【０１０３】
図７に示した第１信号ＧＳＩＤは理想的なゲート信号であり、第２信号ＧＳＲは通常的なゲート信号であり、第３信号ＧＳＤは遅延されたゲート信号である。第１信号ＧＳＩＤはクロック信号ＣＫＶのハイ区間ＰＨが遅延された信号である。第２信号ＧＳＲはｉ番目ステージの信号配線に従うＲＣ−ｄｅｌａｙによって第１信号ＧＳＩＤより若干遅延される。第３信号ＧＳＤは第２信号ＧＳＲより更に遅延され、これは第１出力トランジスターＮＴ１が遅れてターンオンされたためである。
【０１０４】
ｉ番目ステージから第３信号ＧＳＤのようなゲート信号がｉ番目ゲートラインに出力されると、ｉ番目ゲートラインに接続された画素の充電率は、他のゲートラインに接続された画素の充電率に比べて低くなる。これは遅延された第３信号ＧＳＤによってｉ番目ゲートラインに接続された画素のトランジスターが遅れてターンオンされるためである。表示装置は、充電率が低い画素行に従って横線が視認される。
【０１０５】
第１出力トランジスターＮＴ１が遅れてターンオンされる理由は、第１出力トランジスターＮＴ１の制御端子の電位が遅れて上昇（チャージング）されるためである。
【０１０６】
再び、図５を参照すると、第１出力トランジスターＮＴ１の制御端子の電位は、第１ノードＮＱの電位と同一である。先に説明したように、第１ノードＮＱの電位は、ｉ−１番目ステージのキャリー信号ＣＲＳｉ−１によって上昇する。
【０１０７】
第１ノードＮＱに連結されたトランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６で漏洩電流が発生した場合、第１ノードＮＱの電位の上昇時間（チャージング時間）が長くなる。漏洩電流は、トランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６の各々の第１ノードＮＱに連結された出力電極（又はドレーン電極）から入力電極（又はソース電極）へ流れるキンク電流（ｋｉｎｋ  ｃｕｒｒｅｎｔ）である。第１ノードＮＱに連結されたトランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６のキンク電流によって、第１ノードＮＱの上昇時間（チャージング時間）が遅延される。
【０１０８】
第１ノードＮＱに連結されたトランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６でキンク電流が発生する原因の中の１つは、バンド−バンドトンネルリング（ｂａｎｄ  ｔｏ  ｂａｎｄ  ｔｕｎｎｅｌｉｎｇ）現象である。バンド−バンドトンネルリング現象は、図８Ａ〜図９Ｂを参照して詳細に検討する。
【０１０９】
図８Ａ及び図８Ｂは、バンド−バンドトンネルリング現象を説明するために薄膜トランジスターのゲート−ソース電圧Ｖｇｓとキンク電流Ｉｄｓとの関係を示したグラフである。図８Ａは、バンド−バンドトンネルリング現象が発生しない薄膜トランジスターのキンク電流シミュレーショングラフを示し、図８Ｂは、バンド−バンドトンネルリング現象が発生した薄膜トランジスターのキンク電流シミュレーショングラフを示す。図８Ａ及び図８Ｂに示した第１〜第７グラフＧ１〜Ｇ７は、１０Ｖ〜７０Ｖのドレーン−ソース電圧Ｖｄｓを各々有する。
【０１１０】
図８Ａに示したように、バンド−バンドトンネルリングが発生しない薄膜トランジスターのキンク電流Ｉｄｓは、ゲート−ソース電圧Ｖｇｓが０Ｖ以下である時、ドレーン−ソース電圧Ｖｄｓに拘らず非常に低い。図８Ｂに示したように、ゲート−ソース電圧Ｖｇｓが０Ｖより小さい時、バンド−バンドトンネルリングが発生した薄膜トランジスターのキンク電流Ｉｄｓは、ドレーン−ソース電圧Ｖｄｓが高いほど大きい。
【０１１１】
図９Ａ及び図９Ｂは、バンド−バンドトンネルリング現象を説明するために薄膜トランジスターのドレーン−ソース電圧Ｖｄｓとキンク電流Ｉｄｓとの関係を示したグラフである。図９Ａは、バンド−バンドトンネルリング現象が発生しない薄膜トランジスターのキンク電流シミュレーショングラフを示し、図９Ｂは、バンド−バンドトンネルリング現象が発生した薄膜トランジスターのキンク電流シミュレーショングラフを示す。図９Ａ及び図９Ｂに示した第８グラフＧ８は４Ｖのゲート−ソース電圧Ｖｇｓを有し、第９グラフＧ９は０Ｖのゲート−ソース電圧Ｖｇｓを有し、第１０グラフＧ１０は−４Ｖのゲート−ソース電圧Ｖｇｓを有する。
【０１１２】
図９Ａに示したように、バンド−バンドトンネルリングが発生しない薄膜トランジスターのキンク電流Ｉｄｓは非常に低い。ゲート−ソース電圧Ｖｇｓが０Ｖ以下であるターンオフされた薄膜トランジスターはキンク電流が発生しない。
【０１１３】
図９Ｂに示したように、バンド−バンドトンネルリングが発生した薄膜トランジスターのキンク電流Ｉｄｓは、図９Ａに示したキンク電流Ｉｄｓより大きい。ゲート−ソース電圧Ｖｇｓが０Ｖ以下であるターンオフされた薄膜トランジスターでもキンク電流Ｉｄｓは発生する。図９Ｂを参照すると、０Ｖ以上のドレーン−ソース電圧Ｖｄｓでキンク電流Ｉｄｓが発生し始めることが分かる。
【０１１４】
図８Ａ〜図９Ｂを参照して説明したように、第１ノードＮＱに連結されたトランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６のキンク電流が発生する原因の中の１つは、バンド−バンドトンネルリング現象のためである。本実施形態で、第１ノードＮＱに連結されたトランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６のバンド−バンドトンネルリング現象は、基準電圧（又はバイアス電圧）を受信する制御電極によって抑制される。以下、図１０及び図１１を参照して詳細に説明する。
【０１１５】
図１０は、図５に示したｉ番目ステージの一部のレイアウトであり、図１１は、図１０のI−I’線に沿った断面図である。
【０１１６】
図１０及び図１１に示したように、ｉ番目ステージは、それぞれ異なる層に配置された第１導電パターン、第２導電パターン、及び第３導電パターンを含む。第１導電パターンは、トランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６の第１制御電極を構成する。第２導電パターンは、トランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６の入力電極及び出力電極を構成する。第３導電パターンは、トランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６の第２制御電極を構成する。
【０１１７】
第１導電パターンは、画素ＰＸｉｊ（図３参照）に含まれる薄膜トランジスターＴＲのゲート電極ＧＥと同一な層上に配置される。第１導電パターンは、画素ＰＸｉｊ（図３参照）に含まれる薄膜トランジスターＴＲのゲート電極ＧＥと同一な物質で構成され、同一の工程上で形成され得る。
【０１１８】
第２導電パターンは、画素ＰＸｉｊ（図３参照）に含まれる薄膜トランジスターＴＲのソース電極ＳＥ又はドレーン電極ＤＥと同一な層上に配置される。第２導電パターンは、画素ＰＸｉｊ（図３参照）に含まれる薄膜トランジスターＴＲのソース電極ＳＥ又はドレーン電極ＤＥと同一な物質で構成され、同一の工程上で形成され得る。
【０１１９】
第３導電パターンは、画素ＰＸｉｊ（図３参照）に含まれる画素電極ＰＥと同一な層上に配置される。第３導電パターンは、画素ＰＸｉｊ（図３参照）に含まれる画素電極ＰＥと同一な物質で構成され、同一の工程上で形成され得る。
【０１２０】
第２導電パターンの中の一部は、トランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６を連結する第１配線ＣＬ１０を構成する。また、第３導電パターンの中で一部は第２配線ＣＬ２０を構成する。一方、図１０で、トランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６の活性層は、図示を省略した。
【０１２１】
図１０に示した第１配線ＣＬ１０は、図５に示した第１ノードＮＱに対応する。第２配線ＣＬ２０は、図５に示した第３電圧入力端子Ｖ３とトランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６の第２制御電極ＧＥ３−２、ＧＥ４−２、ＧＥ１５−２、ＧＥ１６−２とを連結する配線に対応する。
【０１２２】
第１出力トランジスターＮＴ１の制御電極ＧＥ１は、第１配線ＣＬ１０に連結される。第１出力トランジスターＮＴ１の制御電極ＧＥ１と第１配線ＣＬ１０は第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２を通じて連結される。第１コンタクトホールＣＨ１及び第２コンタクトホールＣＨ２に配置された第１出力トランジスターＮＴ１の制御電極ＧＥ１と第１配線ＣＬ１０とを連結する第１連結電極ＣＮＥ１は、第３導電パターンの中の一部である。
【０１２３】
第１出力トランジスターＮＴ１の入力電極ＳＥ１と出力電極ＤＥ１は、制御電極ＧＥ１に重畳する。第１出力トランジスターＮＴ１の入力電極ＳＥ１と出力電極ＤＥ１は、同一の層上に離隔されて配置される。第１出力トランジスターＮＴ１の出力電極ＤＥ１は、ｉ番目ステージの出力端子ＯＵＴに連結される。
【０１２４】
第１キャパシターＣ１の第１電極ＣＥ１は、第１出力トランジスターＮＴ１の第１制御電極ＧＥ１に連結される。第１キャパシターＣ１の第２電極ＣＥ２は、第１電極ＣＥ１と絶縁層を介して配置される。第１キャパシターＣ１の第２電極ＣＥ２は、第１出力トランジスターＮＴ１の出力電極ＤＥ１に連結される。
【０１２５】
第１制御トランジスターＮＴ３の第１制御電極ＧＥ３−１は、ｉ番目ステージの入力端子ＩＮに連結される。第１制御トランジスターＮＴ３の第１制御電極ＧＥ３−１とｉ番目ステージの入力端子ＩＮは、第３コンタクトホールＣＨ３及び第４コンタクトホールＣＨ４を通じて連結される。第３コンタクトホールＣＨ３及び第４コンタクトホールＣＨ４に配置された第２連結電極ＣＮＥ２は、第３導電パターンの中の一部である。
【０１２６】
第１制御トランジスターＮＴ３の入力電極ＳＥ３は、ｉ番目ステージの入力端子ＩＮに連結される。第１制御トランジスターＮＴ３の出力電極ＤＥ３は、入力電極ＳＥ３と同一な層上に離隔されて配置される。第１制御トランジスターＮＴ３の出力電極ＤＥ３は、第１配線ＣＬ１０に連結される。第１制御トランジスターＮＴ３の第２制御電極ＧＥ３−２は、第２配線ＣＬ２０に連結される。
【０１２７】
第２制御トランジスターＮＴ４の第１制御電極ＧＥ４−１は、ｉ番目ステージの第１制御端子ＣＴ１（図５参照）に連結される。第２制御トランジスターＮＴ４の出力電極ＤＥ４は、第１配線ＣＬ１０に連結される。第２制御トランジスターＮＴ４の入力電極ＳＥ４は、出力電極ＤＥ４と同一な層上に離隔されて配置される。第２制御トランジスターＮＴ４の第２制御電極ＧＥ４−２は、第２配線ＣＬ２０に連結される。
【０１２８】
第１安定化トランジスターＮＴ１５の第１制御電極ＧＥ１５−１はｉ番目ステージの第２制御端子ＣＴ２（図５参照）に連結され、第２安定化トランジスターＮＴ１６の第１制御電極ＧＥ１６−１は第２ノードＮＡ（図５参照）に連結される。第１安定化トランジスターＮＴ１５及び第２安定化トランジスターＮＴ１６の出力電極ＤＥ１５、ＤＥ１６は、第１ノードＮＱ（図５参照）に連結される。第１安定化トランジスターＮＴ１５及び第２安定化トランジスターＮＴ１６の入力電極ＳＥ１５、ＳＥ１６は、出力電極ＤＥ１５、ＤＥ１６と同一な層上に離隔されて配置される。第１安定化トランジスターＮＴ１５及び第２安定化トランジスターＮＴ１６の第２制御電極ＧＥ１５−２、ＧＥ１６−２は、第２配線ＣＬ２０に連結される。
【０１２９】
図１１には、トランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６の中で第１制御トランジスターＮＴ３の断面のみを図示しているが、残りのトランジスターＮＴ４、ＮＴ１５、ＮＴ１６もやはり図１１に示したものと同一な層構造を有する。
【０１３０】
第１基板ＤＳ１の一面上に第１制御トランジスターＮＴ３の第１制御電極ＧＥ３−１が配置される。第１絶縁層１２が第１制御電極ＧＥ３−１をカバーする。
【０１３１】
第１絶縁層１２上に第１制御電極ＧＥ３−１と重畳する活性層ＡＬ３が配置される。活性層ＡＬ３は、半導体層とオーミックコンタクト層を含むことができる。第１絶縁層１２上に第１制御トランジスターＮＴ３の入力電極ＳＥ３と出力電極ＤＥ３が配置される。入力電極ＳＥ３と出力電極ＤＥ３の各々は、活性層ＡＬ３に少なくとも一部が重畳する。
【０１３２】
第１絶縁層１２上に活性層ＡＬ３、入力電極ＳＥ３及び出力電極ＤＥ３をカバーする第２絶縁層１４が配置される。第２絶縁層１４上に第１制御トランジスターＮＴ３の第２制御電極ＧＥ３−２が配置される。第２絶縁層１４上に第２制御電極ＧＥ３−２をカバーする第３絶縁層１６が配置される。
【０１３３】
キンク電流は、高い出力−入力電圧（又はドレーン−ソース電圧）が印加された状態で出力電極ＤＥ３領域に発生する。出力電極ＤＥ３と活性層ＡＬ３との接合領域で急激なバンド変化によって、バンド−バンドトンネルリング現象が発生する。バンド−バンドトンネルリング現象によって増加した正孔電流（ｈｏｌｅ  ｃｕｒｒｅｎｔ）は、キンク電流を発生させる。
【０１３４】
第１制御電極ＧＥ３−１及び第２制御電極ＧＥ３−２を含む第１制御トランジスターＮＴ３はキンク電流が減少する。第２制御電極ＧＥ３−２に印加されたプラスのバイアス電圧は、バンド−バンドトンネルリングによって形成された電子−正孔対の中の出力電極ＤＥ３領域の正孔移動を制限する。第２制御電極ＧＥ３−２にプラスのバイアス電圧が印加されると、出力電極ＤＥ３領域に電子が集まるようになり、相対的に正孔はチャンネルの中心に位置するようになる。チャンネルの中心に配置された正孔は、キンク電流の流れを妨害する。
【０１３５】
このように、第１ノードＮＱに連結されたトランジスターＮＴ３、ＮＴ４、ＮＴ１５、ＮＴ１６でキンク電流が減少した場合、第１出力トランジスターＮＴ１はターンオンされない。従って、ステージで出力されるゲート信号は遅延されない。
【０１３６】
以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１３７】
１２    第１絶縁層
１４    第２絶縁層
１６    第３絶縁層
１００    ゲート駆動回路
１１１    第１出力部
１１２    第２出力部
１１３    制御部
１１４−１    第１プルダウン部
１１４−２    第２プルダウン部
１１５    維持部
１１６    スイッチング部
１１７    安定化部
２００    データ駆動回路
２１０    駆動チップ
２２０    フレキシブル回路基板
３００    回路基板
ＤＰ    表示パネル
ＤＳ１    第１基板
ＤＳ２    第２基板
ＳＲＣ１〜ＳＲＣｎ    ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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