(57)【要約】【課題】プリチャージ特性を維持しつつ、ビット線イコライズ回路の占有面積を抑える。【解決手段】半導体装置のイコライズ回路ＥＱにおいて、拡散層領域ＳＤＴ１，ＳＤＢ１には、ビット線ＢＬＴ１，ＢＬＢ１それぞれと接続するためのコンタクト導体ＣＥ１，ＣＥ２が設置される。拡散層領域ＳＤＥＱは、Ｘ方向に延伸し、プリチャージ電位が供給される。各拡散領域の境界には、これらの拡散領域を接続する直線状のゲート電極Ｇが形成される。拡散層領域ＳＤＴ１，ＳＤＢ１は互いに分離されている。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１のビット線が接続される第１の拡散層領域と、
前記第１の拡散層領域から見て第１の方向に位置し、第２のビット線が接続される第２の拡散層領域と、
前記第１および第２の拡散層領域から見て前記第１の方向と交差する第２の方向に位置し、第１の電位が供給される第３の拡散層領域と、
第１の部分と、第２の部分と、前記第１および第２の部分によって前記第１の方向に挟まれた第３の部分とを有するゲート電極と、
前記ゲート電極の前記第１から第３の部分にそれぞれ覆われた第１から第３のチャネル領域を含む複数のチャネル領域と、を備え、
前記第１の拡散層領域と前記第３の拡散層領域は、前記第１のチャネル領域を介して接続され、
前記第２の拡散層領域と前記第３の拡散層領域は、前記第２のチャネル領域を介して接続され、
前記第１の拡散層領域と前記第２の拡散層領域は、前記第１から第３のチャネル領域を介して接続されることを特徴とする半導体装置。
【請求項２】
前記第１の拡散層領域と前記第２の拡散層領域との間には、素子分離領域が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の拡散層領域から見て前記第１の方向に位置し、第３のビット線が接続される第４の拡散層領域と、
前記第３の拡散層領域から見て前記第１の方向に位置し、第４のビット線が接続される第５の拡散層領域と、を更に備え、
前記ゲート電極は、第４の部分と、第５の部分と、前記第４及び第５の部分によって前記第１の方向に挟まれた第６の部分と、前記第２および第４の部分によって前記第１の方向に挟まれた第７の部分とをさらに有し、
前記複数のチャネル領域は、前記ゲート電極の前記第４から第７の部分にそれぞれ覆われた第４から第７のチャネル領域を更に含み、
前記第４の拡散層領域と前記第３の拡散層領域は、前記第４のチャネル領域を介して接続され、
前記第５の拡散層領域と前記第３の拡散層領域は、前記第５のチャネル領域を介して接続され、
前記第４の拡散層領域と前記第５の拡散層領域は、前記第４から第６のチャネル領域を介して接続され、
前記第２の拡散層領域と前記第４の拡散層領域は、前記第２、第４および第７のチャネル領域を介して接続されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記第１の方向に延伸する直線状の電極であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１の拡散層領域から前記第２の拡散層領域までに形成される第１のチャネルは、前記第１の拡散層領域から前記第３の拡散層領域までに形成される第２のチャネルおよび前記第２の拡散層領域から前記第３の拡散層領域までに形成される第３のチャネルのいずれのチャネルよりも長いことを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート電極に第２の電位が供給されたとき、前記第２および第３のチャネルが接続されることにより前記第１および第２のビット線は前記第１の電位にプリチャージされ、かつ、前記第１のチャネルが接続されることにより前記第１および第２のビット線の電位がイコライズされることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１および第２のビット線は、前記第１の方向と略直交する第２の方向に延伸することを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第１および第２の拡散層領域は、前記第１の方向に配列され、かつ、前記第１の方向と略直交する第２の方向に延伸する形状を有することを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記ゲート電極に第２の電位が供給されたとき、前記第４の拡散層領域と前記第３の拡散層領域が接続されることにより前記第３のビット線は前記第１の電位にプリチャージされ、前記第５の拡散層領域と前記第３の拡散層領域が接続されることにより前記第４のビット線も前記第１の電位にプリチャージされ、かつ、前記第４の拡散層領域と前記第５の拡散層領域が接続されることにより前記第３および第４のビット線の電位がイコライズされることを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記ゲート電極に前記第２の電位が供給されたとき、前記第２の拡散層領域と前記第４の拡散層領域が接続されることにより前記第２および第３のビット線の電位もイコライズされることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
センスアンプにより一方が第１の電位に駆動されるとき他方が第１の電位と異なる第２の電位に駆動されるビット線対と、
前記ビット線対の前記一方と前記他方を電気的に接続する第１のトランジスタと、
前記ビット線対の前記一方と所定の電位が供給されるノードを電気的に接続する第２のトランジスタと、
前記ビット線対の前記他方と前記ノードを電気的に接続する第３のトランジスタとを有する半導体装置であって、
前記ビット線対の前記一方に接続された第１の拡散領域と、
前記ビット線対の前記他方に接続された第２の拡散領域と、
前記ノードに接続された第３の拡散領域と、
前記第１乃至第３のトランジスタの電気的な接続を共通に実行する為のゲート電極を有し、
前記第１及び第２の拡散領域は、前記ゲート電極によって区画されるエリアのうち同一のエリアに配置され、前記第３の拡散領域は、前記ゲート電極によって区画されるエリアのうち前記第１及び第２の拡散領域が配置されるエリアとは異なるエリアに配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、一対のビット線を同電位にイコライズするイコライズ回路を備える半導体装置に関する。
【背景技術】
【０００２】
代表的な半導体装置であるＤＲＡＭ（Dynamic Random Access Memory）は、一対のビット線間に生じている電位差をセンスアンプによって増幅することにより、データの読み出しが行われる。センスアンプによる増幅を行うためには、あらかじめ一対のビット線を同電位にイコライズしておく必要があるため、各ビット線対にはそれぞれイコライズ回路が設けられる。
【０００３】
通常、イコライズ回路は３つのトランジスタによって構成される。このうち、第１のトランジスタは一方のビット線とプリチャージ配線との間に接続され、第２のトランジスタは他方のビット線とプリチャージ配線との間に接続され、第３のトランジスタは一対のビット線間に接続される。これら３つのトランジスタを限られたスペースに効率よく配置する方法としては、特許文献１に記載されたレイアウトが知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７１９２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載されたレイアウトでは、プリチャージ配線が接続される拡散層の周囲がリング状のゲート電極によって取り囲まれた構造を有する。このため、ゲート電極のリングサイズが小さすぎると、当該拡散層へのコンタクトを正しく行うことができなくなることから、ゲート電極のリングサイズについては所定以上のサイズとする必要がある。その結果、ゲート電極の直線部分、つまり、第３のトランジスタのゲート電極の幅が狭くなり、十分なオン電流を得ることができなくなってしまう。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、第１のビット線が接続される第１の拡散層領域と、第１の拡散層領域から見て第１の方向に位置し、第２のビット線が接続される第２の拡散層領域と、第１および第２の拡散層領域から見て前記第１の方向と交差する第２の方向に位置し、第１の電位が供給される第３の拡散層領域と、第１の部分と、第２の部分と、第１および第２の部分によって第１の方向に挟まれた第３の部分とを有するゲート電極と、ゲート電極の第１から第３の部分にそれぞれ覆われた第１から第３のチャネル領域を含む複数のチャネル領域を備える。第１の拡散層領域と第３の拡散層領域は、第１のチャネル領域を介して接続され、第２の拡散層領域と第３の拡散層領域は、第２のチャネル領域を介して接続され、第１の拡散層領域と第２の拡散層領域は、第１から第３のチャネル領域を介して接続される。
【発明の効果】
【０００７】
本発明によれば、ビット線コンタクトが配置される拡散領域のサイズを縮小することにより、イコライズ回路のサイズを縮小しやすくなる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置の全体構成を示すブロック図である。
【図２】メモリセルアレイの一部を拡大して示す略平面図である。
【図３】メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。
【図４】センスアンプとイコライズ回路の回路図である。
【図５】センスアンプ領域に含まれる各機能ブロックのレイアウトを説明するための略平面図である。
【図６】イコライズ回路のレイアウトを示す略平面図である。
【図７】イコライズ回路の等価回路図である。
【図８】トランジスタＴｒ２を構成する拡散層領域ＳＤＴ１，ＳＤＥＱの関係を説明するための図であり、（ａ）はビット線ＢＬＴ１がハイレベル（ＶＲＡＹ）に駆動された後にプリチャージ動作を行った場合を示し、（ｂ）はビット線ＢＬＴ１がローレベル（ＶＳＳ）に駆動された後にプリチャージ動作を行った場合を示している。
【図９】トランジスタＴｒ１を構成する拡散層領域ＳＤＴ１，ＳＤＢ１の関係を説明するための図であり、（ａ）はビット線ＢＬＴ１がハイレベル（ＶＲＡＹ）、ビット線ＢＬＢ１がローレベル（ＶＳＳ）に駆動された後にプリチャージ動作を行った場合を示し、（ｂ）はビット線ＢＬＴ１がローレベル（ＶＳＳ）、ビット線ＢＬＢ１がハイレベル（ＶＡＲＹ）に駆動された後にプリチャージ動作を行った場合を示している。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構成を示すブロック図である。
【００１１】
本実施形態による半導体装置１０は単一の半導体チップに集積されたＤＲＡＭであり、メモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のサブワード線ＳＷＬと複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。サブワード線ＳＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。
【００１２】
図１に示すように、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ端子２４及び電源端子２５が設けられている。
【００１３】
アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレスラッチ回路３２に供給され、アドレスラッチ回路３２にラッチされる。アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤは、ロウデコーダ１２、カラムデコーダ１３又はモードレジスタ１４に供給される。モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。
【００１４】
コマンド端子２２は、外部からコマンド信号ＣＭＤが入力される端子である。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの複数の信号からなる。ここで、信号名の先頭にスラッシュ（／）が付されているのは、対応する信号の反転信号、或いは、当該信号がローアクティブな信号であることを意味する。コマンド端子２２に入力されたコマンド信号ＣＭＤは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。コマンドデコード回路３４は、コマンド信号ＣＭＤをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＩＡＣＴ、カラム信号ＩＣＯＬ、リフレッシュ信号ＩＲＥＦ、モードレジスタセット信号ＭＲＳなどがある。
【００１５】
アクティブ信号ＩＡＣＴは、コマンド信号ＣＭＤがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＩＡＣＴが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがロウデコーダ１２に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるサブワード線ＳＷＬが選択される。
【００１６】
カラム信号ＩＣＯＬは、コマンド信号ＣＭＤがカラムアクセス（リードコマンド又はライトコマンド）を示している場合に活性化される信号である。内部カラム信号ＩＣＯＬが活性化すると、アドレスラッチ回路３２にラッチされたアドレス信号ＡＤＤがカラムデコーダ１３に供給される。これにより、当該アドレス信号ＡＤＤにより指定されるビット線ＢＬが選択される。
【００１７】
したがって、アクティブコマンド及びリードコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力すれば、これらロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、ＦＩＦＯ回路１５及び入出力回路１６を介して、データ端子２４から外部に出力される。一方、アクティブコマンド及びライトコマンドをこの順に入力するとともに、これらに同期してロウアドレス及びカラムアドレスを入力し、その後、データ端子２４にライトデータＤＱを入力すれば、ライトデータＤＱは入出力回路１６及びＦＩＦＯ回路１５を介してメモリセルアレイ１１に供給され、ロウアドレス及びカラムアドレスによって指定されるメモリセルＭＣに書き込まれる。ＦＩＦＯ回路１５及び入出力回路１６の動作は、内部クロック信号ＬＣＬＫに同期して行われる。内部クロック信号ＬＣＬＫは、ＤＬＬ回路１００によって生成される。
【００１８】
リフレッシュ信号ＩＲＥＦは、コマンド信号ＣＭＤがリフレッシュコマンドを示している場合に活性化される信号である。リフレッシュ信号ＩＲＥＦが活性化するとリフレッシュ制御回路３５によってロウアクセスが行われ、所定のサブワード線ＳＷＬが選択される。これにより、選択されたサブワード線ＳＷＬに接続された複数のメモリセルＭＣがリフレッシュされる。サブワード線ＳＷＬの選択は、リフレッシュ制御回路３５に含まれる図示しないリフレッシュカウンタによって行われる。
【００１９】
モードレジスタセット信号ＭＲＳは、コマンド信号ＣＭＤがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号を入力すれば、モードレジスタ１４の設定値を書き換えることができる。
【００２０】
クロック端子２３は、外部クロック信号ＣＫ，／ＣＫが入力される端子である。外部クロック信号ＣＫと外部クロック信号／ＣＫは互いに相補の信号であり、いずれもクロック入力回路３６に供給される。クロック入力回路３６は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、タイミングジェネレータ３７に供給され、これによって各種内部クロック信号が生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号は、アドレスラッチ回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。
【００２１】
内部クロック信号ＩＣＬＫは、ＤＬＬ回路１００にも供給される。ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫを生成するクロック生成回路である。上述の通り、内部クロック信号ＬＣＬＫはＦＩＦＯ回路１５及び入出力回路１６に供給される。これにより、リードデータＤＱは内部クロック信号ＬＣＬＫに同期して出力されることになる。
【００２２】
電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＡＲＹ，ＶＢＬＰ，ＶＰＥＲＩなどを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＡＲＹ，ＶＢＬＰは主にメモリセルアレイ１１において使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。
【００２３】
図２は、メモリセルアレイ１１の一部を拡大して示す略平面図である。
【００２４】
図２に示すように、メモリセルアレイ１１はマトリックス状に配置された多数のメモリマットＭＡＴを有している。メモリマットとは、サブワード線ＳＷＬ及びビット線ＢＬが延在する範囲である。Ｘ方向に隣り合う２つのメモリマットＭＡＴ間には、サブワードドライバ領域ＳＷが設けられている。一方、Ｙ方向に隣り合う２つのメモリマットＭＡＴ間には、センスアンプ領域ＳＡＡが設けられている。
【００２５】
また、Ｙ方向に延在するサブワードドライバ領域ＳＷの列と、Ｘ方向に延在するセンスアンプ領域ＳＡＡの列とが交差する領域には、サブワードクロス領域ＳＸが設けられている。サブワードクロス領域ＳＸにはサブアンプなどが配置される。
【００２６】
図３は、メモリセルアレイ１１の一部をさらに拡大して示す略平面図である。
【００２７】
図３に示すように、メモリセルアレイ１１内には、Ｘ方向に延びるローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢと、Ｙ方向に延びるメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢが設けられている。ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢ及びメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは、階層的に構築されたＩ／Ｏ線である。
【００２８】
ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、メモリセルＭＣから読み出されたリードデータをメモリセルアレイ内で伝達するために用いられる。ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩ／Ｏ線である。ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、センスアンプ領域ＳＡＡ及びサブワードクロス領域ＳＸ上においてＸ方向にレイアウトされている。
【００２９】
メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは、リードデータをメモリセルアレイ１１から図２に示すメインアンプＡＭＰに伝達するために用いられる。メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢもまた、一対の配線を用いてリードデータを伝送するディファレンシャル型のＩ／Ｏ線である。メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは、メモリマットＭＡＴ及びセンスアンプ領域ＳＡＡ上においてＹ方向にレイアウトされている。Ｙ方向に延びる多数のメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢは平行に設けられ、メインアンプＡＭＰに接続されている。
【００３０】
メモリマットＭＡＴ内には、サブワード線ＳＷＬとビット線ＢＬＴ又はＢＬＢとの交点にメモリセルＭＣが配置されている。メモリセルＭＣは、対応するビット線ＢＬＴ又はＢＬＢとプレート配線（例えばグランド配線）との間にセルトランジスタＴｒとセルキャパシタＣとが直列に接続された構成を有している。セルトランジスタＴｒはＮチャネル型ＭＯＳトランジスタからなり、そのゲート電極は対応するサブワード線ＳＷＬに接続されている。
【００３１】
サブワードドライバ領域ＳＷには、多数のサブワードドライバＳＷＤが設けられている。各サブワードドライバＳＷＤは、ロウアドレスに基づいて、対応するサブワード線ＳＷＬをそれぞれ駆動する。
【００３２】
また、サブワードドライバＳＷＤにはメインワード線ＭＷＬ及びワードドライバ選択線ＦＸＢが接続されている。一つのサブワードドライバＳＷＤ上には例えば８本のワードドライバ選択線ＦＸＢが配線され、一本のメインワード線ＭＷＬで選択される４個のサブワードドライバＳＷＤのうち、一対のワードドライバ選択線ＦＸＢによっていずれか１個を選択することによって１本のサブワード線ＳＷＬが活性化される。
【００３３】
センスアンプ領域ＳＡＡには、センスアンプＳＡ、イコライズ回路ＥＱ及びカラムスイッチＹＳＷを含むユニットＵが複数個設けられている。各センスアンプＳＡ及び各イコライズ回路ＥＱは、対応するビット線対ＢＬＴ，ＢＬＢに接続されている。センスアンプＳＡはこれらのビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、イコライズ回路ＥＱはビット線対ＢＬＴ，ＢＬＢを同電位にイコライズする。センスアンプＳＡによって増幅されたリードデータは、まずローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢに伝達され、そこからさらにメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢに伝達される。
【００３４】
カラムスイッチＹＳＷは、対応するセンスアンプＳＡとローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢとの間に設けられており、対応するカラム選択線ＹＳＬがハイレベルに活性化することで両者を接続する。カラム選択線ＹＳＬの一端はカラムデコーダ１３に接続されており、カラム選択線ＹＳＬはカラムアドレスに基づいて活性化する。
【００３５】
サブワードクロス領域ＳＸには、複数のサブアンプＳＵＢが設けられている。サブアンプＳＵＢはサブワードクロス領域ＳＸごとに複数個設けられており、対応するメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢを駆動する。各サブアンプＳＵＢの入力端は、対応するローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢ対に接続されており、各サブアンプＳＵＢの出力端は、対応するメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢに接続されている。各サブアンプＳＵＢは、対応するローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢ上のデータに基づいて、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢをそれぞれ駆動する。
【００３６】
上述の通り、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢはメモリマットＭＡＴを横断するように設けられている。そして、各メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢの一端はメインアンプＡＭＰに接続されている。これにより、センスアンプＳＡで読み出したデータはローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢを介してサブアンプＳＵＢに転送され、さらにメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢを介してメインアンプＡＭＰに送られる。メインアンプＡＭＰは、メインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢを介して供給されるデータをさらに増幅し、図１に示すＦＩＦＯ回路１５に転送する。
【００３７】
図４は、センスアンプＳＡ及びイコライズ回路ＥＱの回路図である。
【００３８】
図４に示すように、センスアンプＳＡは、ｐチャンネル型ＭＯＳトランジスタ１１１，１１２とｎチャンネルＭＯＳトランジスタ１１３，１１４によって構成されている。トランジスタ１１１，１１３は、コモンソースノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。同様に、トランジスタ１１２，１１４も、コモンソースノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。信号ノードｃはビット線ＢＬＴに接続され、信号ノードｄはビット線ＢＬＢに接続されている。
【００３９】
このようなフリップフロップ構造により、高位側のコモンソース配線ＰＣＳ及び低位側のコモンソース配線ＮＣＳに所定の活性電位が供給されている状態において、ビット線対ＢＬＴ，ＢＬＢに電位差が生じると、ビット線対の一方には高位側のコモンソース配線ＰＣＳの電位が供給され、ビット線対の他方には低位側のコモンソース配線ＮＣＳの電位が供給されることになる。高位側のコモンソース配線ＰＣＳの活性電位はアレイ電位ＶＡＲＹであり、低位側のコモンソース配線ＮＣＳの活性電位は接地電位ＶＳＳである。
【００４０】
センス動作を行う前の時点においては、ビット線対ＢＬＴ，ＢＬＢは、予めイコライズ回路ＥＱによってプリチャージ電位ＶＢＬＰにイコライズされている。そして、イコライズを停止した後に所定のサブワード線ＳＷＬを選択すると、当該メモリセルＭＣに保持されていた電荷がビット線ＢＬＴ又はＢＬＢに解放され、その結果、ビット線ＢＬＴ，ＢＬＢ間に電位差が生じる。その後、コモンソース配線ＰＣＳ，ＮＣＳに活性電位を供給すると、ビット線対ＢＬＴ，ＢＬＢの電位差が増幅される。
【００４１】
イコライズ回路ＥＱは、３つのｎチャンネル型ＭＯＳトランジスタ１２１〜１２３からなる。トランジスタ１２３はビット線対ＢＬＴ，ＢＬＢ間に接続されており、トランジスタ１２１はビット線ＢＬＴと電源配線ＥＱＬとの間に接続されており、トランジスタ１２２はビット線ＢＬＢと電源配線ＥＱＬとの間に接続されている。電源配線ＥＱＬは、プリチャージ電位ＶＢＬＰが供給される配線である。そして、これらトランジスタ１２１〜１２３のゲート電極には、いずれもビット線イコライズ信号ＢＬＥＱが供給される。かかる構成により、ビット線イコライズ信号ＢＬＥＱがハイレベルに活性化すると、ビット線対ＢＬＴ，ＢＬＢはプリチャージ電位ＶＢＬＰにプリチャージされる。
【００４２】
図５は、センスアンプ領域ＳＡＡに含まれる各機能ブロックのレイアウトを説明するための略平面図である。
【００４３】
図５に示すように、センスアンプ領域ＳＡＡ内においては、カラムスイッチＹＳＷ、プルアップ回路ＳＡＰ、プルダウン回路ＳＡＮ、イコライズ回路ＥＱ及びドライブ回路ＤＲＶがＹ方向、つまりビット線ＢＬＴ，ＢＬＢの延在方向に配列されている。ここで、プルアップ回路ＳＡＰとは図４に示したｐチャンネル型ＭＯＳトランジスタ１１１，１１２からなる回路部分であり、プルダウン回路ＳＡＮとは図４に示したｎチャンネル型ＭＯＳトランジスタ１１３，１１４からなる回路部分である。また、ドライブ回路ＤＲＶとは、コモンソース配線ＮＣＳに活性電位（ＶＳＳ）を供給するための回路である。コモンソース配線ＰＣＳに活性電位（ＶＡＲＹ）を供給するための回路については、サブワードクロス領域ＳＸに配置される。
【００４４】
センスアンプ領域ＳＡＡに配置されるこれらの回路のうち、カラムスイッチＹＳＷについてはＹ方向における両端部に配置され、その内側にプルアップ回路ＳＡＰ、イコライズ回路ＥＱ、プルダウン回路ＳＡＮ及びドライブ回路ＤＲＶがこの順に配置される。
【００４５】
図５に示す回路部分は、１２対のビット線、つまり２４本のビット線ＢＬＴ，ＢＬＢに対応する回路部分である。このうち、１２本のビット線ＢＬＴは一方のメモリマットＭＡＴに割り当てられ、残りの１２本のビット線ＢＬＢは他方のメモリマットＭＡＴに割り当てられる。図５に示す回路部分のＸ方向における幅Ｗｘは、これらビット線ＢＬＴ，ＢＬＢの配列ピッチによって制限されるため、十分なトランジスタサイズを確保するためには、センスアンプ領域ＳＡＡのＹ方向における長さＷｙを大きくするしかないが、これはチップサイズの増大をもたらす。このような事情から、センスアンプ領域ＳＡＡのＹ方向における長さＷｙを抑制しつつ、十分なトランジスタサイズを確保するためには、センスアンプ領域ＳＡＡに配置するトランジスタのレイアウトを工夫する必要がある。
【００４６】
本実施形態による半導体装置は、このうちイコライズ回路ＥＱを構成するトランジスタのレイアウトを改良することにより、これを実現している。以下、イコライズ回路ＥＱを構成するトランジスタのレイアウトについて詳細に説明する。
【００４７】
図６は、イコライズ回路ＥＱのレイアウトを示す略平面図であり、図５に示した領域Ａの拡大図に相当する。
【００４８】
図６には、２対のビット線ＢＬ１，ＢＬ２（第１および第２のビット線対）にそれぞれ対応する２つのイコライズ回路ＥＱ１，ＥＱ２のレイアウトが示されている。素子分離領域ＳＴＩに囲まれた領域が活性領域である。活性領域のうち、ゲート電極Ｇに覆われた部分はｎチャンネル型ＭＯＳトランジスタのチャネル領域であり、ゲート電極Ｇに覆われていない部分はｎチャンネル型ＭＯＳトランジスタのソース領域又はドレイン領域（拡散層領域）である。ソース領域及びドレイン領域については、電流の流れる方向によってその機能が逆転するため、これらをまとめて単に「拡散層領域」と呼ぶ。ゲート電極Ｇには、ビット線イコライズ信号ＢＬＥＱが供給される。
【００４９】
図６に示すように、各イコライズ回路ＥＱ１，ＥＱ２はそれぞれ３つの拡散層領域によって構成される。このうち、拡散層領域ＳＤＴ１（第１の拡散層領域）と拡散層領域ＳＤＴ２（第４の拡散層領域）はコンタクト導体ＣＥ１を介してビット線ＢＬＴ１，ＢＬＴ２にそれぞれ接続される。拡散層領域ＳＤＢ１（第２の拡散層領域）と拡散層領域ＳＤＢ２（第５の拡散層領域）はコンタクト導体ＣＥ２を介してビット線ＢＬＢ１，ＢＬＢ２にそれぞれ接続される。また、拡散層領域ＳＤＥＱ（第３の拡散層領域）は、複数のコンタクト導体ＣＥ３を介して電源配線ＥＱＬに接続される。拡散層領域ＳＤＥＱは各イコライズ回路ＥＱ１，ＥＱ２に対して共通である。また、ゲート電極Ｇも各イコライズ回路ＥＱ１，ＥＱ２に対して共通である。
【００５０】
本実施形態においては、拡散層領域ＳＤＥＱはＸ方向（第１の方向）に延伸する直線形状を有し、拡散層領域ＳＤＴｉ（ｉ＝１，２），ＳＤＢｉ（ｉ＝１，４）は、Ｘ方向に交互に配列される。また、拡散層領域ＳＤＴｉ（ｉ＝１，２），ＳＤＢｉ（ｉ＝１，４）は、いずれもＹ方向（第２の方向）に延伸する直線形状を有する。ビット線ＢＬＴ，ＢＬＢの延伸方向も、Ｙ方向である。
【００５１】
拡散層領域ＳＤＴ、拡散層領域ＳＤＢは素子分離領域ＳＴＩによって互いに分離されている。Ｘ方向に延伸するゲート電極Ｇは、複数の拡散層領域ＳＤＴ，ＳＢＴおよび拡散層領域ＳＤＥＱの境界に形成される。以下、ゲート電極Ｇのうち、拡散層領域ＳＤＴ１と拡散層領域ＳＤＥＱの間に介在するチャネル領域を第１領域１０２，拡散層領域ＳＤＢ１と拡散層領域ＳＤＥＱの間に介在するチャネル領域を第２領域１０４，第１領域１０２と第２領域１０４の間に介在するチャネル領域を第３領域１０６とよぶ。
【００５２】
ここで、イコライズ回路ＥＱ１に着目すると、拡散層領域ＳＤＴ１と拡散層領域ＳＤＢ１との間には、チャネルＣＨ１（第１のチャネル）が形成され、これによりトランジスタＴｒ１が構成される。拡散層領域ＳＤＴ１と拡散層領域ＳＤＢ１は素子分離領域ＳＴＩによって分離されているため、チャネルＣＨ１は、第１領域１０２と第３領域１０６だけでなく第３領域１０６を経由する。第３領域１０６は、素子分離領域ＳＴＩがゲート電極Ｇに入り込んでいるため、第３領域１０６は、ゲート電極Ｇの直下においてその一部にしか形成されない。トランジスタＴｒ１は、図４に示したトランジスタ１２３に対応する。
【００５３】
拡散層領域ＳＤＴ１と拡散層領域ＳＤＥＱとの間には、第１領域１０２を介してチャネルＣＨ２（第２のチャネル）が形成され、これによりトランジスタＴｒ２（ｎチャンネル型ＭＯＳトランジスタ１２１）が形成される。同様に、拡散層領域ＳＤＢ１と拡散層領域ＳＤＥＱとの間には、第２領域１０４を介してチャネルＣＨ３（第３のチャネル）が形成され、これによりトランジスタＴｒ３（ｎチャンネル型ＭＯＳトランジスタ１２２）が形成される。
【００５４】
ゲート電極Ｇに供給されるビット線イコライズ信号ＢＬＥＱがハイレベル（第２の電位）に活性化すると、上記のトランジスタＴｒ１〜Ｔｒ３が全てオンし、ビット線ＢＬＴ１，ＢＬＢ１がいずれもプリチャージ電位ＶＢＬＰ（第１の電位）にイコライズされる。
【００５５】
以上がイコライズ回路ＥＱ１の構成である。イコライズ回路ＥＱ２については上述したイコライズ回路ＥＱ１と同様の構成を有しているが、一部の構成要素がイコライズ回路ＥＱ１と重複している。
【００５６】
イコライズ回路ＥＱ２においては、拡散層領域ＳＤＴ２と拡散層領域ＳＤＢ２との間には、チャネルＣＨ４が形成され、これによりトランジスタＴｒ４が形成される。拡散層領域ＳＤＴ２と拡散層領域ＳＤＥＱとの間には、チャネルＣＨ５が形成され、これによりトランジスタＴｒ５が形成される。同様に、拡散層領域ＳＤＢ２と拡散層領域ＳＤＥＱとの間には、チャネルＣＨ６が形成され、これによりトランジスタＴｒ６が形成される。
【００５７】
ゲート電極Ｇに供給されるビット線イコライズ信号ＢＬＥＱがハイレベルに活性化すると、上記のトランジスタＴｒ４〜Ｔｒ６も全てオンし、ビット線ＢＬＴ１，ＢＬＢ１に加えてビット線ＢＬＴ２，ＢＬＢ２もプリチャージ電位ＶＢＬＰにイコライズされる。
【００５８】
更に、イコライズ回路ＥＱ１の拡散層領域ＳＤＢ１とイコライズ回路ＥＱ２の拡散層領域ＳＤＴ１の間にもチャネルＣＨ７が形成され、これによりトランジスタＴｒ７が形成される。チャネルＣＨ７も、チャネルＣＨ１，ＣＨ４と同様、第３領域１０６を経由して形成される。トランジスタＴｒ７は、ビット線ＢＬＢ１とビット線ＢＬＴ１をイコライズする。
【００５９】
本実施形態においては、電源配線ＥＱＬに接続するためのコンタクト導体ＣＥ３が領域Ｂに形成され、ビット線ＢＬＴ，ＢＬＢに接続するためのコンタクト導体ＣＥ１，ＣＥ２が領域Ｃに形成される。領域Ｂ，ＣはＹ方向に配列される。領域Ｃにコンタクト導体ＣＥ３を配置する必要がなく、領域Ｂ，Ｃの２列により形成されるため、イコライズ回路ＥＱのＹ方向のサイズ、ひいては、センスアンプ領域ＳＡＡの幅Ｗｙ（図５参照）が短くなる。特に、スモールサイズの拡散層領域ＳＤＴ１，ＳＤＢ１，ＳＤＴ２，ＳＤＢ２を拡散層領域ＳＤＥＱの長辺（Ｘ辺）のみと接続させ、チャネルＣＨ１，ＣＨ４，ＣＨ７はいずれも、Ｘ方向に延伸する第３領域１０６を介して形成することで、ビット線コンタクト用の拡散層領域ＳＤＴ１，ＳＤＢ１，ＳＤＴ２，ＳＤＢ２のＹ方向のサイズを短くしている。
【００６０】
また、各拡散層領域もゲート電極Ｇもシンプルな形状であるため、スモールサイズでありながら製造容易というメリットもある。
【００６１】
チャネルＣＨ１は、チャネルＣＨ２やチャネルＣＨ３よりもチャネル長が長い。このため、ビット線ＢＬＴ１，ＢＬＢ１をプリチャージするトランジスタＴｒ２，Ｔｒ３の能力に比べると、ビット線ＢＬＴ１，ＢＬＢ１をイコライズするトランジスタＴｒ１の能力は弱くなる。しかし、ビット線ＢＬＢ１は、トランジスタＴｒ１を介してビット線ＢＬＴ１とイコライズされるだけでなく、トランジスタＴｒ７を介してビット線ＢＬＴ２ともイコライズされる。このように、隣り合うイコライズ回路ＥＱの間に形成されるトランジスタ（トランジスタＴｒ７）が、ビット線ＢＬのイコライズを補助している。また、ビット線ＢＬＢ１を両隣りのビット線ＢＬＴ１，ＢＬＴ２とイコライズすることで、各ビット線ＢＬのプリチャージレベルのばらつきを抑制できる。
【００６２】
図７は、イコライズ回路ＥＱの等価回路図である。
【００６３】
図７に示すように、イコライズ回路ＥＱにおいては、ビット線ＢＬＢ１とビット線ＢＬＴ２を接続するトランジスタＴｒ７（ビット線ＢＬＢ２とビット線ＢＬＴ３を接続するトランジスタＴｒ１１，ビット線ＢＬＢ３とビット線ＢＬＴ４を接続するトランジスタＴｒ１５）が形成される。このトランジスタＴｒ７は、図６に示したチャネルＣＨ７に形成されるトランジスタであり、ビット線ＢＬＢ１とビット線ＢＬＴ２を接続する。かかるトランジスタＴｒ７はプリチャージ動作を補助する機能を果たし、これによりプリチャージ速度が向上するとともに、ビット線ＢＬＴ，ＢＬＢ間におけるプリチャージ電位のオフセットが低減する。
【００６４】
つまり、本実施形態によるイコライズ回路ＥＱは、図６に示すようにトランジスタＴｒ２とトランジスタＴｒ３のチャネル長がトランジスタＴｒ１のチャネル長よりも短いため、プリチャージ能力に比べるとイコライズ能力が小さくなるが、上述したトランジスタＴｒ７の存在により、イコライズ能力を補助できる。
【００６５】
ここで、各拡散層領域がソース及びドレインのいずれとして機能するかについて説明する。
【００６６】
図８は、トランジスタＴｒ２を構成する拡散層領域ＳＤＴ１，ＳＤＥＱの関係を説明するための図であり、（ａ）はビット線ＢＬＴ１がハイレベル（ＶＲＡＹ）に駆動された後にプリチャージ動作を行った場合を示し、（ｂ）はビット線ＢＬＴ１がローレベル（ＶＳＳ）に駆動された後にプリチャージ動作を行った場合を示している。
【００６７】
図８（ａ）に示すように、ビット線ＢＬＴ１がセンスアンプＳＡによってハイレベル（ＶＲＡＹ）に駆動された後にプリチャージ動作を行った場合、拡散層領域ＳＤＴ１はハイレベル（ＶＲＡＹ）、拡散層領域ＳＤＥＱは中間レベル（ＶＢＬＰ）であることから、前者がドレイン（Ｄ）、後者がソース（Ｓ）となる。このため、チャネル領域ＣＨ２に流れるオン電流は、図８（ａ）の矢印に示すように、ドレインである拡散層領域ＳＤＴ１からソースである拡散層領域ＳＤＥＱに向かって流れる。
【００６８】
逆に、ビット線ＢＬＴ１がセンスアンプＳＡによってローレベル（ＶＳＳ）に駆動された後にプリチャージ動作を行った場合、拡散層領域ＳＤＴ１はローレベル（ＶＳＳ）、拡散層領域ＳＤＥＱは中間レベル（ＶＢＬＰ）であることから、図８（ｂ）に示すように、前者がソース（Ｓ）、後者がドレイン（Ｄ）となる。このため、チャネル領域ＣＨ２に流れるオン電流は、図８（ｂ）の矢印に示すように、ドレインである拡散層領域ＳＤＥＱからソースである拡散層領域ＳＤＴ１に向かって流れる。
【００６９】
チャネルＣＨ３，ＣＨ５，ＣＨ６についても同様である。
【００７０】
図９は、トランジスタＴｒ３を構成する拡散層領域ＳＤＴ１，ＳＤＢ１の関係を説明するための図であり、（ａ）はビット線ＢＬＴ１がハイレベル（ＶＲＡＹ）、ビット線ＢＬＢ１がローレベル（ＶＳＳ）に駆動された後にプリチャージ動作を行った場合を示し、（ｂ）はビット線ＢＬＴ１がローレベル（ＶＳＳ）、ビット線ＢＬＢ１がハイレベル（ＶＡＲＹ）に駆動された後にプリチャージ動作を行った場合を示している。
【００７１】
図９（ａ）に示すように、ビット線ＢＬＴ１，ＢＬＢ１がセンスアンプＳＡによってそれぞれハイレベル（ＶＲＡＹ）及びローレベル（ＶＳＳ）に駆動された後にプリチャージ動作を行った場合、拡散層領域ＳＤＴ１はハイレベル（ＶＲＡＹ）、拡散層領域ＳＤＢ１はローレベル（ＶＳＳ）であることから、前者がドレイン（Ｄ）、後者がソース（Ｓ）となる。このため、チャネル領域ＣＨ１に流れるオン電流は、図９（ａ）の矢印に示すように、ドレインである拡散層領域ＳＤＴ１からソースである拡散層領域ＳＤＢ１に向かって流れる。
【００７２】
逆に、ビット線ＢＬＴ１，ＢＬＢ１がセンスアンプＳＡによってそれぞれローレベル（ＶＳＳ）及びハイレベル（ＶＡＲＹ）に駆動された後にプリチャージ動作を行った場合、拡散層領域ＳＤＴ１はローレベル（ＶＳＳ）、拡散層領域ＳＤＢ１はハイレベル（ＶＡＲＹ）であることから、図９（ｂ）に示すように、前者がソース（Ｓ）、後者がドレイン（Ｄ）となる。このため、チャネル領域ＣＨ１に流れるオン電流は、図９（ｂ）の矢印に示すように、ドレインである拡散層領域ＳＤＢ１からソースである拡散層領域ＳＤＴ１に向かって流れる。
【００７３】
チャネルＣＨ４，ＣＨ７についても同様である。ただし、チャネルＣＨ７は、異なるビット線対に属する拡散層領域ＳＤＢ１，ＳＤＴ２間に形成されるチャネル領域であるため、プリチャージ前において互いに同電位であるケースも存在する。この場合、プリチャージ動作を行ってもチャネルＣＨ７に電流は流れない。
【００７４】
以上、実施形態に基づいて半導体装置１０のイコライズ回路ＥＱの構成について説明した。図６に示したように、拡散層領域もゲート電極Ｇも形状がシンプルであるため、省サイズであっても製造しやすい。特に、チャネルＣＨ１のように、イコライズに関わるチャネルをＸ方向に延伸する第３領域１０６を経由させているため、領域ＣのＹ幅を縮小しやすい。
【００７５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００７６】
１０  半導体装置
１１  メモリセルアレイ
１２  ロウデコーダ
１３  カラムデコーダ
１４  モードレジスタ
１５  ＦＩＦＯ回路
１６  入出力回路
２１  アドレス端子
２２  コマンド端子
２３  クロック端子
２４  データ端子
２５  電源端子
３１  アドレス入力回路
３２  アドレスラッチ回路
３３  コマンド入力回路
３４  コマンドデコード回路
３５  リフレッシュ制御回路
３６  クロック入力回路
３７  タイミングジェネレータ
３８  内部電源発生回路
１００  ＤＬＬ回路
１１１，１１２  ｐチャンネル型ＭＯＳトランジスタ
１１３，１１４，１２１〜１２３  ｎチャンネル型ＭＯＳトランジスタ
ＢＬ  ビット線
ＳＷＬ  サブワード線
ＭＣ  メモリセル
ＭＡＴ  メモリマット
ＳＷ  サブワードドライバ領域
ＳＡＡ  センスアンプ領域
ＳＸ  サブワードクロス領域
ＡＭＰ  メインアンプ
ＳＷＤ  サブワードドライバ
ＥＱ  イコライズ回路
ＳＡ  センスアンプ
Ｕ  ユニット
ＳＵＢ  サブアンプ
ＰＣＳ  コモンソース配線
ＮＣＳ  コモンソース配線
ＶＢＬＰ  プリチャージ電位
ＥＱＬ  電源配線
ＢＬＥＱ  ビット線イコライズ信号
ＳＡＰ  プルアップ回路
ＳＡＮ  プルダウン回路
ＤＲＶ  ドライブ回路
ＳＴＩ  素子分離領域
Ｇ  ゲート電極
ＳＤＴ，ＳＤＢ，ＳＤＥＱ  拡散層領域
ＣＥ  コンタクト導体
ＣＨ  チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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