(57)【要約】【課題】チッピング不良を防止し、容量減少による容量不良を改善するセラミック本体の研磨寸法が適用された積層セラミックキャパシタを提供する。【解決手段】誘電体層１１、カバー層１２ａ，１２ｂ、及び誘電体層１１を介して対向配置される第１及び第２内部電極を含む０６０３サイズのセラミック本体１０と、第１内部電極２１と電気的に連結される第１外部電極３１及び第２内部電極２２と電気的に連結される第２外部電極３２とを含み、セラミック本体１０のＬ−Ｔ断面において、一辺がセラミック本体１０の第１主面の中心部と平行で、且つ対角線方向の頂点がセラミック本体１０の外部面に位置する一辺の長さが３０μｍである正方形を定義し、正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、カバー層１２ａ，１２ｂの厚さをｔとするとき、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たす。【選択図】図１
2014146781.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層、カバー層、及び上記誘電体層を介して対向配置される第１内部電極及び第２内部電極を含む０６０３サイズのセラミック本体と、
前記第１内部電極と電気的に連結される第１外部電極及び前記第２内部電極と電気的に連結される第２外部電極と、を含み、
前記セラミック本体のＬ−Ｔ断面において、一辺が前記セラミック本体の第１主面の中心部と平行で、且つ対角線方向の頂点が前記セラミック本体の外部面に位置する一辺の長さが３０μｍである正方形を定義し、前記正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、前記カバー層の厚さをｔとするとき、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たす積層セラミックキャパシタ。
【請求項２】
前記セラミック本体は、焼成後の厚さが０．１２ｍｍ以下である請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記カバー層は上部カバー層及び下部カバー層を含み、前記カバー層の厚さｔは上部カバー層と下部カバー層の厚さの算術平均値である請求項１に記載の積層セラミックキャパシタ。
【請求項４】
電子部品を収容するための溝が備えられた回路基板と、
誘電体層、カバー層、及び前記誘電体層を介して対向配置される第１及び第２内部電極を含む０６０３サイズのセラミック本体と、前記第１内部電極と電気的に連結される第１外部電極及び前記第２内部電極と電気的に連結される第２外部電極とを含み、前記セラミック本体のＬ−Ｔ断面において、一辺が前記セラミック本体の第１主面の中心部と平行で、且つ対角線方向の頂点が前記セラミック本体の外部面に位置する一辺の長さが３０μｍである正方形を定義し、前記正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、前記カバー層の厚さをｔとするとき、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たし、前記溝に配置される積層セラミックキャパシタと、を含む積層セラミックキャパシタ内蔵型回路基板。
【請求項５】
セラミックグリーンシートを設ける段階と、
内部電極用導電性ペーストを利用して前記セラミックグリーンシート上に内部電極パターンを形成する段階と、
前記内部電極パターンが形成されたセラミックグリーンシートと内部電極パターンの形成されないセラミックグリーンシートを積層した後に焼成し、内部に対向するように配置される第１及び第２内部電極、誘電体層及びカバー層を含む０６０３サイズのセラミック本体を形成する段階と、
前記セラミック本体の角部を研磨する段階と、
前記第１内部電極と電気的に連結される第１外部電極及び前記第２内部電極と電気的に連結される第２外部電極を形成する段階と、を含み、
前記セラミック本体のＬ−Ｔ断面において、一辺が前記セラミック本体の第１主面の中心部と平行で、且つ対角線方向の頂点が前記セラミック本体の外部面に位置する一辺の長さが３０μｍである正方形を定義し、前記正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、前記カバー層の厚さをｔとするとき、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たす積層セラミックキャパシタの製造方法。
【請求項６】
前記セラミック本体は、焼成後の厚さが０．１２ｍｍ以下である請求項５に記載の積層セラミックキャパシタの製造方法。
【請求項７】
前記カバー層は上部カバー層及び下部カバー層を含み、前記カバー層の厚さｔは上部カバー層と下部カバー層の厚さの算術平均値である請求項５に記載の積層セラミックキャパシタの製造方法。
【請求項８】
重力に垂直な方向の回転軸を有する公転テーブルと、
前記公転テーブルの一面に配置され、重力に垂直な方向の回転軸を有し、０６０３サイズのセラミック本体と研磨媒体が投入される研磨槽と、
前記研磨槽の回転を制御する研磨槽回転制御部と、
前記公転テーブルの回転を制御する公転テーブル回転制御部と、を含み、
前記研磨槽の回転軸と前記公転テーブルの回転軸は平行で、且つ異なる位置に形成される研磨装置。
【請求項９】
前記研磨槽の回転を自転、前記公転テーブルの回転を公転とするとき、自転速度／公転速度は整数ではない有理数である請求項８に記載の研磨装置。
【請求項１０】
前記０６０３サイズのセラミック本体は誘電体層、カバー層、及び第１及び第２内部電極を含み、焼成後の厚さが０．１２ｍｍ以下である請求項８に記載の研磨装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層セラミック電子部品、その製造方法、積層セラミック電子部品が内蔵された印刷回路基板及び積層セラミック電子部品の研磨装置に関する。
【背景技術】
【０００２】
電子回路が高密度化及び高集積化するにつれ、印刷回路基板に実装される受動素子の実装空間が足りなくなっており、これを解決するために基板の中に内蔵する部品、即ち、埋め込み素子（ｅｍｂｅｄｄｅｄ  ｄｅｖｉｃｅ）を具現するために努力し続けている。特に、容量性部品として用いられる積層セラミックキャパシタを基板の内部に内蔵する様々な方案が提示されている。
【０００３】
基板内に積層セラミックキャパシタを内蔵する方法としては、基板材料そのものを積層セラミック電子部品用誘電体材料として用い、銅配線などを積層セラミック電子部品用電極として使用する方法がある。また、基板内蔵用積層セラミックキャパシタを具現するための他の方案として、高誘電率の高分子シートや薄膜の誘電体を基板の内部に形成して基板内蔵用積層セラミックキャパシタを形成する方法、及び積層セラミックキャパシタを基板内に内蔵する方法などがある。
【０００４】
通常、積層セラミックキャパシタは、セラミック材質からなる複数個の誘電体層と、該複数個の誘電体層の間に挿入された内部電極とを備える。このような積層セラミック電子部品を基板の内部に配置させることで、高い静電容量を有する基板内蔵用積層セラミック電子部品を具現することができる。
【０００５】
但し、基板内蔵用積層セラミックキャパシタの場合、容易に内蔵できるように、長さ及び幅より厚さが薄く製作される。一般的に、製造工程でセラミック本体が互いにぶつかって割れるチッピング不良を防止するために、セラミック本体の角部と頂点部分は研磨されなければならないが、薄いセラミック本体の場合は、研磨が容易でなく、偏研磨が発生する問題があり、過度に研磨されたり、研磨が足りない場合、積層セラミック電子部品の信頼性に影響を及ぼす。
【０００６】
従って、積層セラミック電子部品の最適化された研磨寸法及び研磨方法の提供が必要である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３１０７００号公報
【特許文献２】韓国公開特許第２００９−００８３５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は積層セラミック電子部品、その製造方法、積層セラミック電子部品が内蔵された印刷回路基板及び積層セラミック電子部品の研磨装置を提供する。
チッピング不良を防止し、容量減少による容量不良を改善できる最適化されたセラミック本体の研磨寸法が適用された積層セラミックキャパシタを提供する
【課題を解決するための手段】
【０００９】
本発明の一実施形態は、誘電体層、カバー層、及び上記誘電体層を介して対向配置される第１内部電極及び第２内部電極を含む０６０３サイズのセラミック本体と、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極とを含み、上記セラミック本体のＬ−Ｔ断面において、一辺が上記セラミック本体の第１主面の中心部と平行で、且つ対角線方向の頂点が上記セラミック本体の外部面に位置する一辺の長さが３０μｍである正方形を定義し、上記正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、上記カバー層の厚さをｔとするとき、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たす積層セラミックキャパシタを提供する。
【００１０】
上記セラミック本体は、焼成後の厚さが０．１２ｍｍ以下であってもよい。
【００１１】
上記カバー層は上部カバー層及び下部カバー層を含み、上記カバー層の厚さｔは上部カバー層と下部カバー層の厚さの算術平均値であってもよい。
【００１２】
本発明の他の実施形態は、電子部品を収容するための溝が備えられた回路基板と、誘電体層、カバー層、及び上記誘電体層を介して対向配置される第１及び第２内部電極を含む０６０３サイズのセラミック本体、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極を含み、上記セラミック本体のＬ−Ｔ断面において、一辺が上記セラミック本体の第１主面の中心部と平行で、且つ対角線方向の頂点が上記セラミック本体の外部面に位置する一辺の長さが３０μｍである正方形を定義し、上記正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、上記カバー層の厚さをｔとするとき、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たし、上記溝に配置される積層セラミックキャパシタと、を含む積層セラミックキャパシタ内蔵型回路基板を提供する。
【００１３】
本発明の他の実施形態は、セラミックグリーンシートを設ける段階と、内部電極用導電性ペーストを利用して上記セラミックグリーンシート上に内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートと内部電極パターンの形成されないセラミックグリーンシートを積層した後に焼成し、内部に対向するように配置される第１及び第２内部電極、誘電体層及びカバー層を含む０６０３サイズのセラミック本体を形成する段階と、上記セラミック本体の角部を研磨する段階と、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極を形成する段階と、を含み、上記セラミック本体のＬ−Ｔ断面において、一辺が上記セラミック本体の第１主面の中心部と平行で、且つ対角線方向の頂点が上記セラミック本体の外部面に位置する一辺の長さが３０μｍである正方形を定義し、上記正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、上記カバー層の厚さをｔとするとき、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たす積層セラミックキャパシタの製造方法を提供する。
【００１４】
上記セラミック本体は、焼成後の厚さが０．１２ｍｍ以下であってもよい。
【００１５】
上記カバー層は上部カバー層及び下部カバー層を含み、上記カバー層の厚さｔは上部カバー層と下部カバー層の厚さの算術平均値であってもよい。
【００１６】
本発明のさらに他の実施形態は、重力に垂直な方向の回転軸を有する公転テーブルと、上記公転テーブルの一面に配置され、重力に垂直な方向の回転軸を有し、０６０３サイズのセラミック本体と研磨媒体が投入される研磨槽と、上記研磨槽の回転を制御する研磨槽回転制御部と、上記公転テーブルの回転を制御する公転テーブル回転制御部とを含み、上記研磨槽の回転軸と上記公転テーブルの回転軸は平行で、且つ異なる位置に形成される研磨装置を提供する。
【００１７】
上記研磨槽の回転を自転、上記公転テーブルの回転を公転とするとき、自転速度／公転速度は整数ではない有理数であってもよい。
【００１８】
上記０６０３サイズのセラミック本体は誘電体層、カバー層、及び第１及び第２内部電極を含み、焼成後の厚さが０．１２ｍｍ以下であってもよい。
【発明の効果】
【００１９】
本発明は、セラミック本体同士または他の部品との衝突によりセラミック本体が損傷するチッピング不良を防止することができ、容量減少による容量不良を改善することができる最適化されたセラミック本体の研磨寸法が適用された積層セラミックキャパシタを提供することができる。
【００２０】
また、本発明は研磨効率が高く、偏研磨現象を減少させることができる積層セラミックキャパシタの研磨方法及び研磨装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態による積層セラミックキャパシタを示す斜視図である。
【図２】図１のＸ−Ｘ’断面図である。
【図３】本発明の一実施形態による積層セラミックキャパシタのセラミック本体を示す斜視図である。
【図４】図３のＸ−Ｘ’断面図である。
【図５】本発明の他の実施形態による積層セラミックキャパシタ内蔵型印刷回路基板を示す断面図である。
【図６】本発明の一実施形態による研磨装置を示す斜視図である。
【図７】本発明のさらに他の実施形態による積層セラミックキャパシタの製造工程図である。
【発明を実施するための形態】
【００２２】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２３】
＜積層セラミックキャパシタ１００＞
図１は本発明の一実施形態による積層セラミックキャパシタ１００を示す斜視図であり、図２は図１のＸ−Ｘ’断面図である。
【００２４】
図１及び図２を参照すると、本発明の一実施形態による基板内蔵用積層セラミックキャパシタはセラミック本体１０と、第１及び第２外部電極３１、３２を含む。
【００２５】
上記セラミック本体１０は、キャパシタの容量形成に寄与する部分としてのアクティブ層と、上下マージン部としてアクティブ層の上下部にそれぞれ形成された上部及び下部カバー層１２ａ、１２ｂとを含んでもよく、上記アクティブ層は誘電体層１１と内部電極２１、２２を含み、誘電体層１１を介して複数の第１及び第２内部電極２１、２２が交互に形成されてもよい。
【００２６】
本発明の一実施形態において、セラミック本体１０の形状は特に制限されないが、実質的に六面体であってもよい。チップ焼成時のセラミック粉末の焼成収縮と内部電極パターンの有無による厚さの差及びセラミック本体の角部の研磨により、セラミック本体１０は完全な六面体ではなく、実質的に六面体に近い形状を有することができる。
【００２７】
本発明の実施形態を明確に説明するために、六面体の方向を定義すると、図面上に示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層された積層方向と同じ概念で用いることができる。
【００２８】
また、本実施形態では、説明の便宜のために、セラミック本体の厚さ方向に対向する二つの面を第１主面１及び第２主面２、幅方向に対向する二つの面を第１側面３及び第２側面４、長さ方向に対向する二つの面を第１端面５及び第２端面６に設定して説明する。
【００２９】
上記セラミック本体は焼成後の厚さが０．１２ｍｍ以下で、０６０３サイズであってもよい。０６０３サイズは焼成後のセラミック本体の長さ（Ｌ方向の長さ）が０．５６ｍｍ±０．０５ｍｍで、幅（Ｗ方向の長さ）が０．２８ｍｍ±０．０５ｍｍであることを意味する。
【００３０】
上記内部電極は第１及び第２内部電極２１、２２からなり、第１及び第２内部電極は上記誘電体層１１を介して対向配置されてもよい。第１及び第２内部電極２１、２２は異なる極性を有する一対の電極であって、誘電体層１１上に導電性金属を含む導電性ペーストを所定の厚さで印刷し、誘電体層１１の積層方向に沿ってセラミック本体の両端面を通じて交互に露出するように形成されてもよく、中間に配置された誘電体層１１により互いに電気的に絶縁されることができる。
【００３１】
即ち、第１及び第２内部電極２１、２２はセラミック本体１０の両端面を通じて交互に露出する部分を介して第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
【００３２】
従って、第１及び第２外部電極３１、３２に電圧を印加すると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積される。このとき、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極２１、２２が重畳する領域の面積と比例する。
【００３３】
このような第１及び第２内部電極２１、２２の厚さは、用途によって決まるが、例えば、セラミック本体１０のサイズを考慮し、０．２〜１．０μｍの範囲内とすることができ、本発明はこれに限定されない。
【００３４】
また、第１及び第２内部電極２１、２２に含まれる導電性金属はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であってもよく、本発明はこれに限定されない。
【００３５】
このとき、誘電体層１１の厚さは積層セラミックキャパシタの容量設計に合わせて任意に変更することができ、１層の厚さは焼成後に０．１〜１０μｍとなるように構成することが好ましいが、本発明はこれに限定されない。
【００３６】
また、誘電体層１１は高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含んでもよく、本発明はこれに限定されない。
【００３７】
上部及び下部カバー層１２ａ、１２ｂは内部電極を含まないことを除き、誘電体層１１と同じ材質及び構成を有することができる。上部及び下部カバー層は、単一誘電体層または２個以上の誘電体層をアクティブ層の上下面にそれぞれ上下方向に積層して形成したものであり、基本的に物理的または化学的ストレスによる第１及び第２内部電極２１、２２の損傷を防止する役割をすることができる。
【００３８】
上記第１外部電極３１は上記第１内部電極２１と電気的に連結され、上記第２外部電極３２は上記第２内部電極２２と電気的に連結されることができる。第１及び第２外部電極３１、３２は導電性金属を含むことができ、上記導電性金属はニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）またはこれらの合金であってもよく、本発明はこれに限定されない。
【００３９】
以下、本発明の実施形態による積層セラミックキャパシタのセラミック本体１０の寸法によるチッピング不良及び容量との関係を説明する。
【００４０】
図３は本発明の一実施形態による積層セラミックキャパシタのセラミック本体１０を示す斜視図であり、図４は図３のＸ−Ｘ’断面図である。
【００４１】
図４を参照し、上部カバー層の厚さをｔ１、下部カバー層の厚さをｔ２と規定する。また、上記セラミック本体のＬ−Ｔ断面において、一辺が上記セラミック本体の第１主面の中心部と平行で、且つ対角線方向の頂点ａ、ａ’が上記セラミック本体の外部面に位置する一辺の長さが３０μｍである正方形Ａを定義し、上記正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、上記下部カバー層及び上部カバー層の厚さの平均をｔと規定する。
【００４２】
上記第１主面の中心部とは、セラミック本体の長さ方向の１／２地点から左右側の長さ方向に１０μｍずつ延長した領域を意味することができる。
【００４３】
ここで、上部カバー層１２ａの厚さは、セラミック本体の第１主面１の長さ方向に１／２及び幅方向に１／２である地点からアクティブ層の厚さ方向の最上部に形成された第１内部電極２１までの距離を意味し、下部カバー層１２ｂの厚さは、セラミック本体の第２主面２の長さ方向に１／２及び幅方向に１／２である地点からアクティブ層の厚さ方向の最下部に形成された第２内部電極２２までの距離を意味する。ここで、上記ｔはｔ１及びｔ２の算術平均（（ｔ１＋ｔ２）／２）値である。
【００４４】
焼成後に脆性を有するセラミック本体１０は、積層セラミックキャパシタの製造工程のために搬送する過程で互いにぶつかって割れるチッピング不良がしばしば発生する。従って、チッピング不良を解決するために、上記セラミック本体の頂点と角部が緩い曲線状となるように一定部分が磨耗されてもよい。
【００４５】
上記セラミック本体１０の頂点と角部が一定水準以上磨耗されないと、チッピング不良が発生し、過度に磨耗されると、セラミック本体の端部と隣接するカバー層の厚さが薄くて内部電極２１、２２の酸化を防ぐことができず、最外角の内部電極が酸化されて容量減少が発生する。チッピング不良及び容量減少を防ぐために、０６０３サイズにおいて、上記セラミック本体は、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たすように磨耗されることができる。
【００４６】
焼成後の厚さが０．１２ｍｍ以下である０６０３サイズのセラミック本体において、Ａ−ｏｕｔが１０μｍ２未満では、チッピング不良の発生頻度が高く、Ａ−ｏｕｔ／ｔが３．５ｍを超えると、内部電極の酸化により容量が減少する容量不良が発生する。
【００４７】
従って、上記セラミック本体は、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たすことが好ましい。
【００４８】
＜実験例＞
本発明の実施例と比較例による積層セラミックキャパシタは下記のように製作された。
【００４９】
チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥し、１．６μｍの厚さに製造された複数個のセラミックグリーンシートを設ける。
【００５０】
次に、上記セラミックグリーンシート上にスクリーン法を利用してニッケル内部電極用導電性ペーストを塗布することで内部電極を形成する。
【００５１】
上記セラミックグリーンシートを約６０層に積層するが、上下部は内部電極の形成されないセラミックグリーンシートを約２０層積層した。この積層体を８５℃で、１０００ｋｇｆ／ｃｍ２の圧力条件で等圧圧縮成形（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）した。
【００５２】
圧着が完了したセラミック積層体を個別チップの形態に切断し、切断したチップを大気雰囲気で２３０℃、６０時間維持して脱バインダを行った。
【００５３】
その後、１２００℃で内部電極が酸化されないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０−１１〜１０−１０ａｔｍの酸素分圧下還元雰囲気で焼成した。焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約０．５６ｍｍ×０．２８ｍｍ（Ｌ×Ｗ、０６０３サイズ）であった。ここで、製作公差は長さ×幅（Ｌ×Ｗ）で±０．０５ｍｍ内とし、これを満たす場合、研磨してチッピング不良及び容量減少による容量不良を測定した。
【００５４】
設計容量に比べて実際容量が９０％未満であるものの個数が１０００個のうち２０個以上のときを容量不良（○）、２０個未満のときを正常（×）と規定する。
【００５５】
研磨は後述する研磨装置を用いて行い、回転速度（ＲＰＭ）は公転テーブルの回転速度を基準にした。
【００５６】
その後、外部電極の形成工程を経て積層セラミックキャパシタに製作した。
【００５７】
【表１】
2014146781.tif 000003
*は比較例を示す。
【００５８】
上記表１に示されたように、Ａ−ｏｕｔが１０μｍ２未満のサンプル１、２及び５では、チッピング不良がかなり発生したが、Ａ−ｏｕｔが１０μｍ２以上では、チッピング不良が全く発生しないことが分かる。
【００５９】
また、Ａ−ｏｕｔ／ｔが３．５ｍを超えるサンプル８、１２及び２４では、最外角の内部電極の端部の酸化により容量不良が発生したが、３．５ｍ以下では、容量不良が発生しない。
【００６０】
従って、実験例からも、セラミック本体は１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たすことが好ましいことが分かる。
【００６１】
本実施形態によると、セラミック本体同士または他の部品との衝突によりセラミック本体が損傷するチッピング不良を防止することができ、容量減少による容量不良を改善することができる最適化されたセラミック本体の研磨寸法が適用された積層セラミックキャパシタを提供する。
【００６２】
＜積層セラミックキャパシタ内蔵型回路基板２００＞
図５は本発明の他の実施形態による積層セラミックキャパシタ内蔵型回路基板２００を示す断面図である。
【００６３】
図５を参照すると、上記積層セラミックキャパシタ内蔵型回路基板２００は、電子部品を収容するための溝が備えられた回路基板１１０と、誘電体層、カバー層、及び上記誘電体層を介して対向するように配置される第１及び第２内部電極を含む０６０３サイズのセラミック本体１０、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極を含み、上記セラミック本体のＬ−Ｔ断面において、一辺が上記セラミック本体の第１主面の中心部と平行で、且つ対角線方向の頂点が上記セラミック本体の外部面に位置する一辺の長さが３０μｍである正方形を定義し、上記正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、上記カバー層の厚さをｔとするとき、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たし、上記溝に配置される積層セラミックキャパシタと、を含んでもよい。
【００６４】
本実施形態による積層セラミックキャパシタ内蔵型回路基板に関する説明のうち上述した積層セラミックキャパシタに関する説明と重なる内容は省略し、差異を中心に以下で説明する。
【００６５】
上記回路基板１１０は絶縁層１２０が含まれた構造からなり、必要に応じて、図４に示されたように、多様な形態の層間回路を構成する導電性パターン１３０及び導電性ビアホール１４０を含んでもよい。このような回路基板１１０は、内部に積層セラミックキャパシタを収容するために溝を含んでもよい。
【００６６】
上記導電性ビアホールは、回路基板の内部に収容された積層セラミックキャパシタの外部電極と電気的に接続して外部から電力を供給することができる。
【００６７】
＜積層セラミックキャパシタの研磨装置３００及び研磨方法＞
図５を参照すると、本発明の他の一実施形態は研磨槽３１０と、公転テーブル３２０と、研磨槽回転制御部３３０と、公転テーブル回転制御部３４０とを含む研磨装置３００を提供する。
【００６８】
図６は本発明の研磨装置３００を概略的に示す斜視図である。
【００６９】
上記研磨槽３１０は、研磨の対象となる加工物と研磨を行う研磨媒体が収容されてもよく、上記研磨媒体はボール（ｂａｌｌ）であってもよい。
【００７０】
上記公転テーブル３２０の回転により、上記研磨槽３１０が公転テーブル３２０の回転軸を中心に公転するようになる。研磨槽の公転のために、上記公転テーブルの回転軸は、研磨槽の自転軸と異なる位置に形成されてもよい。上記研磨槽には、公転テーブルの回転による公転とは別途に研磨槽自体の回転が伴われてもよい。研磨槽自体の回転は、研磨槽の中心を回転軸として自転形態で行われることができる。
【００７１】
上記公転テーブル３２０の回転軸と上記研磨槽３１０の回転軸の両方とも重力に垂直で、互いに平行であり、異なる位置に形成されてもよい。これは、公転テーブルの回転軸と研磨槽の回転軸が同一位置に形成される場合、研磨槽の公転が起こらないためである。
【００７２】
公転テーブルの回転軸と研磨槽の回転軸が重力と平行な方向にある既存の研磨装置の場合、遠心力は重力と垂直に作用し、遠心力により研磨槽内の研磨媒体や加工物が研磨槽の壁面に偏るようになる。
【００７３】
この場合、通常、密度の大きい研磨媒体は重力方向に研磨槽の下部に密集され、密度の小さい加工物は重力方向に研磨槽の相対的に上部に密集されるため、位置により研磨媒体と加工物の分離が発生する。研磨媒体が多い研磨槽の下部では、加工物と研磨媒体の衝撃回数が多くて過度に研磨が起こるが、研磨媒体の数が小さい研磨槽の上部では、加工物と研磨媒体の衝撃回数が少なくて十分に研磨されない。即ち、研磨状態の分布が不均一であるという問題がある。
【００７４】
また、研磨槽内部の遠心力により加工物が研磨槽の壁面に付着して回転すると、研磨槽の壁面に付着した加工物の面は研磨されない偏研磨現象が発生するという問題がある。
【００７５】
上記加工物は誘電体層及びカバー層を含み、焼成後の厚さが０．１２ｍｍ以下である０６０３サイズのセラミック本体であることができる。上記セラミック本体は、上記誘電体層を介して対向配置される第１内部電極及び第２内部電極を含んでもよい。加工物が平たい形状の長方形であるほど、偏研磨現象が酷く発生する。即ち、薄いセラミック本体であるほど、偏研磨現象が酷い。
【００７６】
しかし、研磨槽と公転テーブルの回転軸を重力に垂直な方向に配置した本発明の研磨装置の場合、遠心力と重力の方向が直線上にあるため、遠心力により加工物が研磨槽の壁面に付着して回転することを防止することができる。従って、加工物と研磨媒体の分離現象が減り、偏研磨現象を改善することができる。
【００７７】
また、上記研磨槽３１０自体の回転速度を自転速度、公転テーブル３２０の回転速度を公転速度とするとき、自転速度／公転速度は整数ではない有理数となることができる。
【００７８】
公転速度に対する自転速度の比が整数の場合、研磨効率が減少する。これは、公転速度と自転速度の比が整数であると、公転と自転の不一致により研磨媒体及び加工物の混合効率が著しく減少するためである。
【００７９】
＜実験例＞
下記表２には、公転テーブルの回転軸と研磨槽自体の回転軸が重力と平行な方向に配置された従来の研磨装置を使用した場合（従来）と公転テーブルの回転軸と研磨槽自体の回転軸が重力に垂直な方向に配置された本発明の研磨装置を使用した場合（新規）の磨耗水準及びチッピング不良について調査した資料を示した。
【００８０】
長さ×幅（Ｌ×Ｗ）が約０．５６ｍｍ×０．２８ｍｍ（Ｌ×Ｗ、０６０３サイズ）のセラミック本体を利用し、セラミック本体の厚さによる結果を整理した。研磨条件は、公転テーブルの公転速度が１５０ＲＰＭになるようにして１５０分間行い、公転速度と自転速度の比が１：１．３になるようにした。
【００８１】
【表２】
2014146781.tif 000004
【００８２】
表２を参照すると、セラミック本体が薄いほど、うまく研磨されないことが分かる。特に、従来方法では、セラミック本体の厚さが０．２５ｍｍ以下の場合にチッピング不良が発生したが、新規方法では、セラミック本体の厚さが０．１２ｍｍ以下になっても研磨がかなりの水準で行われ、チッピング不良が発生しないことが分かる。
【００８３】
従って、従来方法を適用した研磨装置より新規方法を適用した本発明の研磨装置の研磨効率が著しく向上したことが分かる。
【００８４】
下記表３は、自転速度／公転速度の値による研磨結果（Ａ−ｏｕｔ及びチッピング不良）を示す資料である。
【００８５】
長さ×幅×厚さ（Ｌ×Ｗ×Ｔ）が約０．５６ｍｍ×０．２８ｍｍ×０．１０ｍｍ（Ｌ×Ｗ、０６０３サイズ）のセラミック本体を利用した。
【００８６】
【表３】
2014146781.tif 000005
＊は比較例を示す。
【００８７】
表３に示されたように、自転速度／公転速度が１または２と整数比のときにチッピング不良が発生した。特に、速度比が１の場合、回転速度２００ＲＰＭで２００分間研磨した場合を除き、チッピング不良が多量発生し、速度比が２の場合も、多くの場合にチッピング不良が発生した。これに反し、自転速度／公転速度が１．３の場合、チッピング不良が全く発生しないことから、自転速度／公転速度は整数でないことが好ましいことが分かる。
【００８８】
本実施形態によると、研磨効率が高くて偏研磨現象を減少させることができる積層セラミックキャパシタの研磨方法及び研磨装置を提供することができる。
【００８９】
＜積層セラミックキャパシタの製造方法＞
図７は本発明の他の実施形態による基板内蔵用積層セラミック電子部品の製造工程図である。
【００９０】
図７を参照すると、本発明の他の実施形態による積層セラミックキャパシタの製造方法は、誘電体層セラミックグリーンシート及びカバー層セラミックグリーンシートを設ける段階と、内部電極用導電性ペーストを利用して上記セラミックグリーンシート上に内部電極パターンを形成する段階と、上記内部電極パターンが形成されたセラミックグリーンシートを積層した後に焼成し、内部に対向配置される第１及び第２内部電極、誘電体層及びカバー層を含む０６０３サイズのセラミック本体を形成する段階と、上記セラミック本体の角部を研磨する段階と、上記第１内部電極と電気的に連結される第１外部電極及び上記第２内部電極と電気的に連結される第２外部電極を形成する段階と、を含む。
【００９１】
以下では、本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法について説明するが、これに制限されない。
【００９２】
本発明の一実施形態による基板内蔵用積層セラミック電子部品の製造方法はまず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥し、複数個のセラミックグリーンシートを設け、これにより誘電体層及びカバー層を形成することができる。
【００９３】
上記セラミックグリーンシートはセラミック粉末、バインダー、溶剤を混合してスラリーを製造し、上記スラリーをドクターブレード法で数μｍの厚さを有するシート状に製作することができる。
【００９４】
次に、ニッケル粉末を含む内部電極用導電性ペーストを設けることができる。
【００９５】
上記セラミックグリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷工法で塗布して内部電極を形成した後、内部電極が印刷されたセラミックグリーンシートを数百層積層し、積層体の上下面に内部電極の印刷されないセラミックグリーンシートを数十層積層した後に焼成してセラミック本体１０を製造することができる。上記セラミック本体は内部電極、誘電体層及びカバー層を含み、上記誘電体層は内部電極の印刷されたセラミックグリーンシートが焼成されて形成されたものであり、上記カバー層は内部電極の印刷されないセラミックグリーンシートが焼成されて形成されたものである。
【００９６】
上記セラミック本体は焼成後の厚さが０．１２ｍｍ以下になるように形成されることができる。
【００９７】
次に、上記セラミック本体のＬ−Ｔ断面において、一辺が上記セラミック本体の第１主面１の中心部と平行で、且つ対角線方向の頂点ａ、ａ’が上記セラミック本体の外部面に位置する一辺の長さが３０μｍである正方形Ａを定義し、上記正方形内でセラミック本体を除いた領域の広さをＡ−ｏｕｔ、上記カバー層の厚さをｔとするとき、１０μｍ２≦Ａ−ｏｕｔ及びＡ−ｏｕｔ／ｔ≦３．５ｍを満たすように上記セラミック本体を研磨する。
【００９８】
研磨は上述した研磨装置を利用して行われることができる。
【００９９】
研磨装置及び方法に関する説明及びセラミック本体の寸法に関する説明は、上述した内容と重複するため、省略する。
【０１００】
次に、上記セラミック本体の上下面及び端部に、第１導電性金属及びガラスを含む第１外部電極及び第２外部電極を形成することができる。
【０１０１】
上記第１導電性金属は特に制限されないが、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）及びこれらの合金からなる群から選択される一つ以上であってもよい。
【０１０２】
上記ガラスは特に制限されず、一般的な積層セラミックキャパシタの外部電極の製作に用いられるガラスと同じ組成の物質を使用してもよい。
【０１０３】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１０４】
１０  セラミック本体
１１  誘電体層
１２ａ、１２ｂ  カバー層
２１、２２  第１及び第２内部電極
３１、３２  第１及び第２外部電極
１００  積層セラミックキャパシタ
１１０  回路基板
１２０  絶縁層
１３０  導電性パターン
１４０  導電性ビアホール
２００  積層セラミックキャパシタ内蔵型回路基板
３００  積層セラミックキャパシタの研磨装置
３１０  研磨槽
３２０  公転テーブル
３３０  研磨槽回転制御部
３４０  公転テーブル回転制御部
【図１】
2014146781.tif 000006
【図２】
2014146781.tif 000007
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014146781.tif 000012