(57)【要約】【課題】シリコンの表面の状態や不純物によるシリサイド形成量ばらつきを抑えると共に、意図せず形成される不純物偏析シリサイド層によるシリサイドの異常成長を抑制する。【解決手段】半導体装置は、ゲート電極１０６とソース・ドレイン拡散層１１５，１１６を有する電界効果トランジスタを有し、ゲート電極１０６およびソース・ドレイン拡散層１１５，１１６のうち、少なくとも一方の上表面に配置された金属シリサイド膜１２３'と、金属シリサイド膜１２３'上に積層された不純物含有金属シリサイド膜１２４を備えている。金属シリサイド膜１２３'と不純物含有金属シリサイド膜１２４のそれぞれは互いに同じ金属からなり、ニッケル、コバルトおよびチタンのいずれか一つである。不純物含有金属シリサイド膜は、酸素、窒素および炭素のうちの少なくとも一種類の不純物を含む。【選択図】図２
2014041939.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極とソース・ドレイン拡散層を有する電界効果トランジスタを有し、
前記ゲート電極および前記ソース・ドレイン拡散層のうち、少なくとも一方の上表面に配置された金属シリサイド膜と、
前記金属シリサイド膜上に積層された不純物含有金属シリサイド膜を備え、
前記金属シリサイド膜と前記不純物含有金属シリサイド膜のそれぞれは互いに同じ金属からなる、ことを特徴とする半導体装置。
【請求項２】
前記金属がニッケル、コバルトおよびチタンのいずれか一つであって、
前記不純物含有金属シリサイド膜は、酸素、窒素および炭素のうちの少なくとも一種類の不純物を含む、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極および前記ソース・ドレイン拡散層の少なくともいずれか一方と電気的に接続される導電層を備え、
前記導電層は前記金属シリサイド膜と直接接触する部分を有する、ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体層の上表面の金属シリサイド膜と、
前記金属シリサイド膜上に積層された不純物含有金属シリサイド膜と、
前記不純物含有金属シリサイド膜を覆う層間絶縁膜と、
前記層間絶縁膜から前記不純物含有金属シリサイド膜まで貫通して開口され、前記金属シリサイド膜を露出させるコンタクトホールと、
前記コンタクトホール内に形成された導電層を備える、ことを特徴とする半導体装置。
【請求項５】
前記金属がニッケル、コバルトおよびチタンのいずれか一つであって、
前記不純物含有金属シリサイド膜は、酸素、窒素および炭素のうちの少なくとも一種類の不純物を含む、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体層は、半導体基板上に形成された拡散層およびゲート絶縁膜上に形成されたシリコン膜の少なくともいずれか一方を含む、ことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記半導体層が、
ゲート絶縁膜上の第１のシリコン膜と、
当該第１のシリコン膜上の絶縁膜と
当該絶縁膜に開口され前記第１のシリコン膜の一部を露出させる開口部と、
当該開口部を介して前記第１のシリコン膜と接触し前記絶縁膜を覆う第２のシリコン膜を含む、ことを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記半導体層は、半導体基板上に形成された当該半導体基板とは異なる結晶層である、ことを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記半導体層は、絶縁体基板上に形成されたシリコンを含有する層である、ことを特徴とする請求項４に記載の半導体装置。
【請求項１０】
シリコンを含む半導体層上に金属膜を形成する工程と、
前記金属膜上に不純物を含む前記金属膜を形成する工程と、
前記金属膜および前記不純物を含む金属膜と前記半導体層とを反応させて、金属シリサイド膜およびその上層を覆う不純物含有金属シリサイド膜を形成する第１の熱処理を行う工程と、
前記金属膜と前記不純物を含む金属膜を除去する工程と、
第２の熱処理を行う工程を備える、ことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第２の熱処理の温度は前記第１の熱処理の温度よりも高い、ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記金属膜がニッケル、コバルトおよびチタンのいずれかである、ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記不純物は少なくとも酸素あるいは窒素のいずれかを含み、当該不純物を含む前記金属膜をＰＶＤ（Physical Vapor Deposition）法により形成する、ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記不純物は炭素であって、前記不純物を含む前記金属膜をＭＯＣＶＤ（Metal Organic Chemical Vapor deposition）法により形成する、ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記第２の熱処理以降の工程で前記不純物含有金属シリサイド膜の少なくとも一部を除去する、ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１６】
前記シリコンを含む半導体層が絶縁膜上にあって、
前記金属シリサイド膜が前記絶縁膜まで到達して接するように前記第２の熱処理を行う、ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、シリサイドプロセスを採用したＭＯＳトランジスタの改良に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリなどの半導体装置では、ＭＯＳトランジスタのゲート電極やソース・ドレイン領域に金属シリサイドを形成するシリサイドプロセスが採用されている。金属シリサイドを使用することでゲート電極を低抵抗化することができ、またメタルコンタクトとの接触抵抗を低減することができる。
【０００３】
金属シリサイド形成方法の一つとして、シリコンの表面にコバルト（Ｃｏ）を成膜し、熱処理によってシリサイド化する手法がある。コバルトシリサイドは、熱履歴に応じて、主にダイコバルトシリサイド（Ｃｏ２Ｓｉ）、コバルトモノシリサイド（ＣｏＳｉ）、コバルトダイシリサイド（ＣｏＳｉ２）が形成されるが、Ｃｏ２ＳｉやＣｏＳｉはＣｏＳｉ２よりも一桁以上高抵抗であるため使用できず、低抵抗相であるＣｏＳｉ２のみが適用可能である。
【０００４】
コバルトシリサイドの形成方法として、シリサイド化させたい領域のシリコンを選択的に露出させ、コバルトを成膜した後に、高温熱処理でコバルトの一部をシリサイド化させる手法がある。しかし、１回の高温熱処理によってコバルトシリサイドを形成する場合、コバルトシリサイドの一部が下向きにスパイク状に異常成長するという問題がある。したがって、例えばソース・ドレイン領域を構成する不純物拡散層の表面にコバルトシリサイドを形成する場合、スパイクが不純物拡散層を突き抜け、これが電流リークの原因になるという問題がある。
【０００５】
また、コバルトの成膜量は被成膜面（下地面）の凹凸形状の影響を受けやすく、例えばコンタクトホールの底部にコバルトを成膜する場合の成膜量は、コンタクトホールのアスペクト比が高いほど少なくなる。このように厚さが異なるコバルト膜を１回の高温熱処理によってシリサイド化する場合、成膜したコバルトの全量がシリサイド化するため、コバルト膜の厚さばらつきに応じて厚さの異なるシリサイド膜が形成され、均一なシリサイド膜を形成することが難しいという問題もある。
【０００６】
このような問題を解決する方法として、２回以上の熱処理プロセスでコバルトシリサイドを形成する方法が知られている（特許文献１参照）。この方法では、シリサイド化させたい領域のシリコンを選択的に露出させ、コバルトを成膜した後に、まず４００℃以下の低温熱処理でコバルトの一部をシリサイド化（Ｃｏ２Ｓｉ化）させる。次に、未反応のコバルトを選択性のある薬液で除去し、残存した一定量のダイコバルトシリサイド（Ｃｏ２Ｓｉ）のみを７００℃以上の高温熱処理で相変化（ＣｏＳｉ２化）させる。この方法によれば、スパイクのないコバルトシリサイド膜を形成することができる。また、低温熱処理時には、コバルトの成膜量によらず、熱履歴に応じた一定の厚さのシリサイド層（Ｃｏ２Ｓｉ）が形成されるので、シリサイド形成量の形状依存を少なくして一定量のコバルトシリサイド膜を形成することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−２８３９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、シリサイドの反応性はシリコンの状態に依存し、シリコンの表面の自然酸化膜や不純物の付着、加工によるシリコンの表面の荒れ、シリコン中の不純物の種類や量、シリコンの結晶の状態などによって異なり、シリサイドの成膜量や相変化ばらつきなどにより高抵抗化や電流リークが生じるという問題がある。特に、不純物が多い場合、シリサイド中にＳｉＯ２、ＳｉＯｘＮｙ、ＳｉＯｘＣｙなどの不純物偏析層が不均一に形成され、シリサイドの高抵抗化や異常成長による電流リークの原因となる。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明の第１の側面による半導体装置は、ゲート電極とソース・ドレイン拡散層を有する電界効果トランジスタを有し、前記ゲート電極および前記ソース・ドレイン拡散層のうち、少なくとも一方の上表面に配置された金属シリサイド膜と、前記金属シリサイド膜上に積層された不純物含有金属シリサイド膜を備え、前記金属シリサイド膜と前記不純物含有金属シリサイド膜のそれぞれは互いに同じ金属からなることを特徴とする。
【００１０】
また、本発明の第２の側面による半導体装置は、半導体層の上表面の金属シリサイド膜と、前記金属シリサイド膜上に積層された不純物含有金属シリサイド膜と、前記不純物含有金属シリサイド膜を覆う層間絶縁膜と、前記層間絶縁膜から前記不純物含有金属シリサイド膜まで貫通して開口され、前記金属シリサイド膜を露出させるコンタクトホールと、前記コンタクトホール内に形成された導電層を備える、ことを特徴とする。
【００１１】
本発明による半導体装置の製造方法は、シリコンを含む半導体層上に金属膜を形成する工程と、前記金属膜上に不純物を含む前記金属膜を形成する工程と、前記金属膜および前記不純物を含む金属膜と前記半導体層とを反応させて、金属シリサイド膜およびその上層を覆う不純物含有金属シリサイド膜を形成する第１の熱処理を行う工程と、前記金属膜と前記不純物を含む金属膜を除去する工程と、第２の熱処理を行う工程を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、金属シリサイドの形成に用いる金属膜の成膜時に不純物を導入し、シリコン層上の金属膜を不純物含有金属膜／不純物非含有金属膜の２層構造とし、これを低温熱処理によってシリサイド化させて、不純物含有金属膜／不純物含有金属シリサイド膜／不純物非含有金属シリサイド膜の三層構造を意図的に形成することで、シリサイドの成長が、シリコンの状態やシリコン中の不純物よりも、不純物含有シリサイド層に大きく依存することになり、一定量の低抵抗金属シリサイドを安定的に形成することが可能となる。また、未反応の金属膜や不純物含有金属シリサイド膜をウェット選択エッチングなどで取り除くことで不純物を含有しない低抵抗金属シリサイドのみを形成でき、低抵抗で電流リークのないシリサイドプロセスを提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態による半導体装置１００の構造を示す模式図である
【図２】図１のＡ−Ａ'ならびにＢ−Ｂ'における断面図である。
【図３】図１のＣ−Ｃ'における断面図である。
【図４】第１の実施の形態による半導体装置１００の製造方法を説明するための工程図であり、各製造工程における半導体装置１００のＡ−Ａ'ならびにＢ−Ｂ'における断面図である。
【図５】第１の実施の形態による半導体装置１００の製造方法を説明するための工程図であり、各製造工程における半導体装置１００のＡ−Ａ'ならびにＢ−Ｂ'における断面図である。
【図６】第１の実施の形態による半導体装置１００の製造方法を説明するための工程図であり、各製造工程における半導体装置１００のＡ−Ａ'ならびにＢ−Ｂ'における断面図である。
【図７】第１の実施の形態による半導体装置１００の製造方法を説明するための工程図であり、各製造工程における半導体装置１００のＡ−Ａ'ならびにＢ−Ｂ'における断面図である。
【図８】第１の実施の形態による半導体装置１００の製造方法を説明するための工程図であり、各製造工程における半導体装置１００のＡ−Ａ'ならびにＢ−Ｂ'における断面図である。
【図９】第１の実施の形態による半導体装置１００の製造方法を説明するための工程図であり、各製造工程における半導体装置１００のＡ−Ａ'ならびにＢ−Ｂ'における断面図である。
【図１０】第２の実施の形態による半導体装置２００の製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図１１】第２の実施の形態による半導体装置２００の製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図１２】第２の実施の形態による半導体装置２００の製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図１３】第２の実施の形態による半導体装置２００の製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図１４】第２の実施の形態による半導体装置２００の製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図１５】第２の実施の形態による半導体装置２００の製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図１６】第２の実施の形態による半導体装置２００の製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図１７】第３の実施の形態による半導体装置３００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図１８】第３の実施の形態による半導体装置３００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図１９】第３の実施の形態による半導体装置３００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２０】第３の実施の形態による半導体装置３００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２１】第３の実施の形態による半導体装置３００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２２】第３の実施の形態による半導体装置３００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２３】第３の実施の形態による半導体装置３００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２４】第４の実施の形態による半導体装置４００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２５】第４の実施の形態による半導体装置４００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２６】第４の実施の形態による半導体装置４００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２７】第４の実施の形態による半導体装置４００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２８】第４の実施の形態による半導体装置４００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図２９】第４の実施の形態による半導体装置４００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【図３０】第５の実施の形態による半導体装置５００の構造を示す模式図であり、（ａ）は周辺回路領域、（ｂ）はメモリセル領域をそれぞれ示している。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、以下の図面においては、各構成をわかりやすくするために、実際の構造と縮尺や数等が異なっている。また、ＸＹＺ座標系を設定して、各構成の配置を説明する。この座標系において、Ｚ方向はシリコン基板の表面に垂直な方向であり、Ｘ方向はＺ方向と直交するシリコン基板の表面と平行な方向であり、Ｙ方向はＺ方向とＸ方向の両方と直交するシリコン基板の表面と平行な方向である。
【００１５】
図１〜図３は、本発明の第１の実施の形態による半導体装置１００の構造を示す模式図である。特に、図１は、第１の実施の形態による半導体装置１００の平面図であり、図２は、図１のＡ−Ａ'ならびにＢ−Ｂ'における断面図である。図３は、図１のＣ−Ｃ'における断面図である。
【００１６】
図１〜図３に示すように、本実施形態による半導体装置１００はＤＲＡＭであり、代表的な基板であるシリコン基板１０１を備えている。シリコン基板１０１の表層には、ｐウェル１０２およびｎウェル１０３がそれぞれ設けられている。またシリコン基板１０１の上面には、ｐウェル１０２側の活性領域およびｎウェル１０３側の活性領域をそれぞれ取り囲む素子分離絶縁膜からなるＳＴＩ（Shallow Trench Isolation）１０４が設けられている。
【００１７】
シリコン基板１０１の表面にはシリコン酸化膜からなるゲート絶縁膜１０５が形成されており、ゲート絶縁膜１０５の表面にはゲート電極１０６が形成されている。ゲート絶縁膜１０５及びゲート電極１０６はともにＹ方向に延びる直線パターンである。ゲート電極１０６の側面にはサイドウォールスペーサ１１３が設けられている。
【００１８】
ｐウェル１０２の表層付近であってゲート電極１０６の両側にはＬＤＤ（Lightly Doped Drain）領域となるｎ−型不純物拡散層１１１が設けられ、そのさらに外側にはソース・ドレイン領域となるｎ＋型不純物拡散層１１５（ソース・ドレイン拡散層）が設けられている。同様に、ｎウェル１０３の表層付近であってゲート電極１０６の両側にはＬＤＤ領域となるｐ−型不純物拡散層１１２が設けられ、そのさらに外側にはソース・ドレイン領域となるｐ＋型不純物拡散層１１６（ソース・ドレイン拡散層）が設けられている。そして、ソース・ドレイン拡散層１１５，１１６、ゲート絶縁膜１０５およびゲート電極１０６によって電界効果トランジスタが構成される。
【００１９】
ゲート電極１０６およびサイドウォールスペーサ１１３が形成されたシリコン基板１０１の表面にはシリコン窒化膜からなる第１層間絶縁膜１３１およびシリコン酸化膜からなる第２層間絶縁膜１３２が順に形成されている。
【００２０】
ｎ＋型不純物拡散層１１５並びにｐ＋型不純物拡散層１１６の上方には、第１および第２層間絶縁膜１３１，１３２を貫通するコンタクトホール１３５がそれぞれ設けられており、コンタクトホール１３５の上端部には配線溝１３６が設けられている。また、ゲート電極１０６の所定の位置の上方にも、コンタクトホール１３５および配線溝１３６が設けられている。コンタクトホール１３５および配線溝１３６の内表面は窒化チタン（ＴｉＮ）からなるバリアメタル１３７に覆われ、さらにタングステン（Ｗ）等の高融点金属からなる導電層が埋め込まれている。これによりコンタクトホール１３５内にはコンタクトプラグ１３９が形成され、配線溝１３６の内部にはダマシン配線１３８が形成される。コンタクトプラグ１３９の上端部は対応するダマシン配線１３８に接続されている。また、コンタクトプラグ１３９の下端部は、後述するコバルトシリサイド膜１２３'に接触している。
【００２１】
ゲート電極１０６の上部、ｎ＋型不純物拡散層１１５の上部並びにｐ＋型不純物拡散層１１６の上部には、コバルトシリサイド膜１２３'（金属シリサイド膜）および窒素含有コバルトシリサイド膜１２４（不純物含有金属シリサイド膜）が順に形成されている。シリサイドの形成時には、シリサイド反応時の特性である不純物の吐出しによってシリサイド膜中に不純物偏析層が不均一に形成されるが、シリサイド膜が不純物非含有シリサイド膜と不純物含有金属シリサイド膜の２層構造からなる場合には、均一で安定した不純物含有シリサイド膜を意図的に形成することができ、これによりコバルトの過剰供給を抑制でき、一定量のコバルトシリサイドを安定的に形成することが可能となる。
【００２２】
シリサイド化に用いる金属膜はコバルトに限定されず、ニッケル、チタン、クロム等であってもよい。また、金属シリサイドに含有させる不純物は窒素に限定されず、酸素や炭素であってもよい。不純物含有量は、コバルトに対する組成比が、窒素や酸素の場合には３〜５％、炭素の場合には５〜１５％であることが好ましい。窒素や酸素を含有する金属膜はＰＶＤ法（Physical Vapor Deposition）により形成することができ、比較的導入が容易な窒素ガス導入や酸素ガス導入や大気リークによって不純物含有金属膜を形成することができる。炭素を含有する金属膜はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により形成することができる。ＭＯＣＶＤ法では有機プリカーサー中のカーボンを意図的に残留させたり、リアクタントガスに窒素含有ガスを用いたりすることによって不純物含有金属膜を形成することができる。
【００２３】
次に、第１の実施の形態による半導体装置の製造方法について詳細に説明する。
【００２４】
図４から図９は、第１の実施の形態による半導体装置１００の製造方法を説明するための工程図であり、各製造工程における半導体装置１００のＡ−Ａ'ならびにＢ−Ｂ'における断面図である。
【００２５】
半導体装置１００の製造では、図４に示すように、シリコン基板１０１上にｐウェル１０２、ｎウェル１０３、ＳＴＩ１０４、ゲート絶縁膜１０５、ゲート電極１０６、サイドウォールスペーサ１１３、ＬＤＤ領域となる不純物拡散層１１１，１１２、およびソース・ドレイン領域となる不純物拡散層１１５，１１６を周知の方法により形成する。その後、スパイクＲＴＡ（Rapid Thermal Annealing）により拡散層の活性化と結晶欠陥の回復を行う。
【００２６】
次に、図５に示すように、コバルト膜１２１および窒素含有コバルト膜１２２を順に成膜する。コバルト膜１２１の厚さは１〜５ｎｍ程度、窒素含有コバルト膜１２２の厚さは５ｎｍ以上であることが好ましい。コバルト膜１２１はＰＶＤ法により形成することができ、また窒素含有コバルト膜１２２は大気暴露なしの窒素雰囲気下でＰＶＤ法により形成することができる。窒素含有コバルト膜１２２は、コバルト膜１２１の成膜中に窒素ガスを導入して連続的に成膜することが好ましい。
【００２７】
次に、低温熱処理（第１の熱処理）を行い、ゲート電極１０６並びに不純物拡散層１１５，１１６を、コバルト膜１２１および窒素含有コバルト膜１２２と反応させる。低温熱処理は、例えば２５０〜４００℃のＲＴＡ処理であり、成膜装置内の真空搬送でのIn-situ熱処理や、成膜装置とは別に準備したランプアニール（ＲＴＡ）装置などによるEx-situ熱処理であることが好ましい。これにより、図６に示すように、コバルトシリサイド膜１２３（ＣｏＳｉ）を形成する。このとき、コバルトシリサイド膜１２３から吐出された不純物が偏析して、コバルトシリサイド膜の上層に厚さ２〜４ｎｍの窒素含有コバルトシリサイド膜１２４（Ｎ２含有ＣｏＳｉ）が同時に形成され、その上層にはシリサイド反応に至らなかった窒素含有コバルト膜１２２が残留する。
【００２８】
次に、図７に示すように、未反応の窒素含有コバルト膜１２２とコバルト膜１２１を除去する。この除去は、硫酸（Ｈ２ＳＯ４）を主成分とする薬液を用いたウェットエッチングにより行うことができる。ここで形成されるコバルトシリサイド膜１２３は、ダイコバルトシリサイド（Ｃｏ２Ｓｉ）やコバルトモノシリサイド（ＣｏＳｉ）であり、抵抗が高いため、さらに高温熱処理（第２の熱処理）を行い、シリコンと反応させて、低抵抗のコバルトシリサイド膜１２３'であるコバルトダイシリサイド（ＣｏＳｉ２）に相変化させる。高温熱処理は、例えば７００℃以上のＲＴＡ処理であることが好ましい。
【００２９】
次に、図８に示すように、シリコン窒化膜（ＳｉＮ）からなる第１層間絶縁膜１３１と、シリコン酸化膜（ＳｉＯ２）からなる第２層間絶縁膜１３２を成膜する。さらに、第２層間絶縁膜１３２を所定の厚さまで研磨して平坦化する。
【００３０】
次に、図９に示すように、第１および第２層間絶縁膜１３１，１３２を貫通するコンタクトホール１３５をドライエッチングにより形成し、さらに第２層間絶縁膜１３２の上部に配線溝１３６を形成する。このとき、コンタクトホール１３５の底部は、抵抗が比較的高い窒素含有コバルトシリサイド膜１２４を貫通し、低抵抗のコバルトシリサイド膜１２３'を露出させる。
【００３１】
次に、コンタクトプラグ１３９およびダマシン配線１３８を形成する。これらの形成では、窒化チタン膜（ＴｉＮ）からなるバリアメタル１３７をコンタクトホール１３５および配線溝１３６の内表面を含む全面にＡＬＤ（Atomic Layer Deposition）法により成膜する。次に、タングステン膜（Ｗ）をＣＶＤ（Chemical Vapor Deposition）法により成膜し、コンタクトホール１３５および配線溝１３６の内部に埋め込む。その後、余剰なタングステン膜をＣＭＰ（Chemical Mechanical Polishing）により除去する。以上により、図２に示した構造の半導体装置１００が完成する。
【００３２】
以上説明したように、本実施形態による半導体装置１００の製造方法は、コバルトの成膜時に不純物を導入することでシリコン上に不純物含有コバルト／不純物非含有コバルトの二層膜を形成し、低温熱処理によるシリサイド化時に、不純物含有コバルト層／不純物含有コバルトシリサイド層／不純物非含有コバルトシリサイド層の三層構造を意図的に形成するので、シリサイド成長がシリコンの状態やシリコン中の不純物が依存する程度よりも、意図的に形成する不純物偏析シリサイド層への依存を大きくすることができ、一定量のコバルトダイシリサイド（ＣｏＳｉ２）を形成することが可能となる。未反応のコバルト層や不純物含有シリサイド層は不要であるが、これらの層をウェット選択エッチングなどで取り除くことで不純物を含有しない一定量の低抵抗コバルトシリサイドを確実に形成できる。したがって、低抵抗で電流リークの少ないシリサイドの製造プロセスを提供することができる。
【００３３】
次に、第２の実施の形態による半導体装置２００の製造方法について詳細に説明する。第２の実施の形態では、ソース・ドレイン拡散層１１５，１１６をシリサイド化の対象とせず、ゲート電極１０６の上部のみをシリサイド化する方法について説明する。
【００３４】
図１０から図１６は、第２の実施の形態による半導体装置２００の製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【００３５】
第２の実施の形態による半導体装置２００の製造では、第１の実施の形態と同様、図４に示したように、シリコン基板１０１上にｐウェル１０２、ｎウェル１０３、ＳＴＩ１０４、ゲート絶縁膜１０５、ゲート電極１０６、サイドウォールスペーサ１１３、ＬＤＤ領域となる不純物拡散層１１１，１１２、およびソース・ドレイン領域となる不純物拡散層１１５，１１６を周知の方法により形成する。その後、スパイクＲＴＡにより拡散層の活性化と結晶欠陥の回復を行う。
【００３６】
次に、図１０に示すように、シリコン窒化膜（ＳｉＮ）からなる第１層間絶縁膜１３１と、シリコン酸化膜（ＳｉＯ２）からなる第２層間絶縁膜１３２を成膜する。さらに、ゲート電極１０６上の第１層間絶縁膜１３１が露出するまで第２層間絶縁膜１３２を研磨して平坦化する。
【００３７】
次に、図１１に示すように、ゲート電極１０６上に露出した第１層間絶縁膜１３１を例えばリン酸によって除去して、ゲート電極１０６の上面を露出させる。その後、コバルト膜１２１および窒素含有コバルト膜１２２を順に成膜する。コバルト膜１２１の厚さは１〜５ｎｍ程度、窒素含有コバルト膜１２２の厚さは５ｎｍ以上であることが好ましい。コバルト膜１２１はＰＶＤ法により形成することができ、また窒素含有コバルト膜１２２は窒素含有雰囲気下でのＰＶＤ法により形成することができる。窒素含有コバルト膜１２２は、コバルト膜１２１の成膜中に窒素ガスを導入して連続的に成膜することが好ましい。
【００３８】
次に、低温熱処理（第１の熱処理）を行い、ポリシリコンからなるゲート電極１０６とコバルト膜１２１と窒素含有コバルト膜とを反応させる。低温熱処理は、例えば２５０〜４００℃のＲＴＡ処理であり、成膜装置内の真空搬送でのIn-situ熱処理や、成膜装置とは別に準備したランプアニール（ＲＴＡ）装置などによるEx-situ熱処理であることが好ましい。これにより、図１２に示すように、コバルトシリサイド膜１２３（ＣｏＳｉ）を形成する。このときコバルトシリサイド膜１２３から吐出された不純物が偏析して、コバルトシリサイド膜１２３の上層に厚さ２〜４ｎｍの窒素含有コバルトシリサイド膜１２４（Ｎ２含有ＣｏＳｉ）が同時に形成され、その上層にはシリサイド反応に至らなかった窒素含有コバルト膜１２２が残留する。
【００３９】
次に、図１３に示すように、未反応の窒素含有コバルト膜１２２とコバルト膜１２１を除去する。この除去は、硫酸（Ｈ２ＳＯ４）を主成分とする薬液を用いたウェットエッチングにより行うことができる。ここで形成されるコバルトシリサイド膜１２３は、ダイコバルトシリサイド（Ｃｏ２Ｓｉ）やコバルトモノシリサイド（ＣｏＳｉ）であり、抵抗が高いため、さらに高温熱処理（第２の熱処理）を行い、シリコンと反応させて、低抵抗のコバルトシリサイド膜１２３'であるコバルトダイシリサイド（ＣｏＳｉ２）に相変化させる。高温熱処理は、例えば７００℃以上のＲＴＡ処理であることが好ましい。
【００４０】
次に、図１４に示すように、シリコン酸化膜からなる第３層間絶縁膜１３３を成膜する。
【００４１】
次に、図１５に示すように、第１〜第３層間絶縁膜１３１〜１３３を貫通するコンタクトホール１３５をドライエッチングにより形成し、さらに第２層間絶縁膜１３２の上部に配線溝１３６を形成する。このとき、コンタクトホール１３５の底部は、抵抗が比較的高い窒素含有コバルトシリサイド膜１２４を貫通し、低抵抗のコバルトシリサイド膜１２３'を露出させる。
【００４２】
次に、コンタクトプラグ１３９およびダマシン配線１３８を形成する。これらの形成では、窒化チタン膜（ＴｉＮ）からなるバリアメタル１３７をコンタクトホール１３５および配線溝１３６の内表面を含む全面にＡＬＤ法により成膜する。次に、タングステン膜をＣＶＤ法により成膜し、コンタクトホール１３５および配線溝１３６の内部に埋め込む。その後、余剰なタングステン膜をＣＭＰにより除去する。以上により、本実施形態による半導体装置２００が完成する。
【００４３】
以上説明したように、本実施形態による半導体装置２００の製造方法は、第１の実施の形態による発明の効果に加えて、ソース・ドレイン拡散層をシリサイド化せず、ゲート電極１０６の上部のみをシリサイド化することができる。
【００４４】
次に、第３の実施の形態による半導体装置３００の製造方法について詳細に説明する。ポリメタルゲート等の金属シリサイドよりも低抵抗な電極材料を使用する場合、熱処理によるシリサイド化反応よりもシリサイド膜としての成膜が好ましい材料（ＷＳｉ２、ＭｏＳｉ２等）を使用する場合、および、ゲート電極１０６に対して自己整合でコンタクトホール１３５を形成する場合には、ゲート電極１０６上にシリコン窒化膜などのハードマスク（ゲートキャップ絶縁膜）を付加したゲートキャップ構造が好ましく採用される。第３の実施の形態では、このようなゲートキャップ構造を有するゲート電極１０６をシリサイド化の対象とせず、ソース・ドレイン拡散層のみをシリサイド化する方法について説明する。
【００４５】
図１７から図２３は、第３の実施の形態による半導体装置３００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【００４６】
第３の実施の形態による半導体装置３００の製造では、図１７に示すように、シリコン基板１０１上にｐウェル１０２、ｎウェル１０３、ＳＴＩ１０４、ゲート絶縁膜１０５、ゲート電極１０６、ゲートキャップ絶縁膜２０７、サイドウォールスペーサ１１３、ＬＤＤ領域となる不純物拡散層１１１，１１２、およびソース・ドレイン領域となる不純物拡散層１１５，１１６を周知の方法により形成する。その後、スパイクＲＴＡにより拡散層の活性化と結晶欠陥の回復を行う。
【００４７】
次に、図１８に示すように、コバルト膜１２１および窒素含有コバルト膜１２２を順に成膜する。コバルト膜１２１の厚さは１〜５ｎｍ程度、窒素含有コバルト膜１２２の厚さは５ｎｍ以上であることが好ましい。コバルト膜はＰＶＤ法により形成することができ、また窒素含有コバルト膜１２２は窒素含有雰囲気下でのＰＶＤ法により形成することができる。窒素含有コバルト膜１２２は、コバルト膜１２１の成膜中に窒素ガスを導入して連続的に成膜することが好ましい。
【００４８】
次に、低温熱処理（第１の熱処理）を行い、シリコン基板１０１上の不純物拡散層１１５，１１６を、コバルト膜１２１および窒素含有コバルト膜と反応させる。低温熱処理は、例えば２５０〜４００℃のＲＴＡ処理であり、成膜装置内の真空搬送でのIn-situ熱処理や、成膜装置とは別に準備したランプアニール（ＲＴＡ）装置などによるEx-situ熱処理であることが好ましい。これにより、図１９に示すように、コバルトシリサイド膜１２３（ＣｏＳｉ）を形成する。このとき、コバルトシリサイド膜１２３から吐出された不純物が偏析して、コバルトシリサイド膜１２３の上層に厚さ２〜４ｎｍの窒素含有コバルトシリサイド膜１２４（Ｎ２含有ＣｏＳｉ）が同時に形成され、その上層にはシリサイド反応に至らなかった窒素含有コバルト膜１２２が残留する。なおポリシリコンからなるゲート電極１０６とコバルト膜１２１との間にはゲートキャップ絶縁膜２０７が介在するので、ゲート電極１０６がシリサイド化することはない。
【００４９】
次に、図２０に示すように、未反応の窒素含有コバルト膜１２２とコバルト膜１２１を除去する。この除去は、硫酸（Ｈ２ＳＯ４）を主成分とする薬液を用いたウェットエッチングにより行うことができる。ここで形成されるコバルトシリサイド膜１２３は、ダイコバルトシリサイド（Ｃｏ２Ｓｉ）やコバルトモノシリサイド（ＣｏＳｉ）であり、抵抗が高いため、さらに高温熱処理（第２の熱処理）を行い、シリコンと反応させて、低抵抗のコバルトシリサイド膜１２３'であるコバルトダイシリサイド（ＣｏＳｉ２）に相変化させる。高温熱処理は、例えば７００℃以上のＲＴＡ処理であることが好ましい。
【００５０】
次に、図２１に示すように、シリコン窒化膜（ＳｉＮ）からなる第１層間絶縁膜１３１と、シリコン酸化膜（ＳｉＯ２）からなる第２層間絶縁膜１３２を成膜する。さらに、第２層間絶縁膜１３２を所定の厚さまで研磨して平坦化する。
【００５１】
次に、図２２に示すように、第１および第２層間絶縁膜１３１，１３２を貫通するコンタクトホール１３５をドライエッチングにより形成し、さらに第２層間絶縁膜１３２の上部に配線溝１３６を形成する。このとき、コンタクトホール１３５の底部は、抵抗が比較的高い窒素含有コバルトシリサイド膜１２４を貫通し、低抵抗のコバルトシリサイド膜１２３'を露出させる。
【００５２】
次に、コンタクトプラグ１３９およびダマシン配線１３８を形成する。これらの形成では、窒化チタン膜（ＴｉＮ）からなるバリアメタル１３７をコンタクトホール１３５および配線溝１３６の内表面を含む全面にＡＬＤ法により成膜する。次に、タングステン膜（Ｗ）をＣＶＤ法により成膜し、コンタクトホール１３５および配線溝１３６の内部に埋め込む。その後、余剰なタングステン膜をＣＭＰにより除去する。以上により、図２３に示した構造の半導体装置が完成する。
【００５３】
以上説明したように、本実施形態による半導体装置３００の製造方法によれば、第１の実施の形態による発明の効果に加えて、ゲートキャップ構造を有するゲート電極１０６をシリサイド化の対象とせず、ソース・ドレイン拡散層のみをシリサイド化することができる。
【００５４】
次に、第４の実施の形態による半導体装置４００およびその製造方法について詳細に説明する。第４の実施の形態では、ゲートキャップ構造を有するゲート電極１０６をシリサイド化の対象とせず、ソース・ドレイン拡散層のみをシリサイド化する他の方法について説明する。
【００５５】
図２４から図２９は、第４の実施の形態による半導体装置４００およびその製造方法を説明するための工程図であり、図１のＡ−Ａ'ならびにＢ−Ｂ'に対応する断面図である。
【００５６】
第４の実施の形態による半導体装置４００の製造では、第３の実施の形態と同様、図２４に示すように、シリコン基板１０１上にｐウェル１０２、ｎウェル１０３、ＳＴＩ１０４、ゲート絶縁膜１０５、ゲート電極１０６、ゲートキャップ絶縁膜２０７、サイドウォールスペーサ１１３、ＬＤＤ領域となる不純物拡散層１１１，１１２、およびソース・ドレイン領域となる不純物拡散層１１５，１１６を周知の方法により形成する。その後、スパイクＲＴＡにより拡散層の活性化と結晶欠陥の回復を行う。
【００５７】
次に、シリコン窒化膜（ＳｉＮ）からなる第１層間絶縁膜１３１と、シリコン酸化膜（ＳｉＯ２）からなる第２層間絶縁膜１３２を成膜する。さらに、ゲート電極１０６上の第１層間絶縁膜１３１が露出するまで第２層間絶縁膜１３２を研磨して平坦化する。
【００５８】
次に、図２５に示すように、第１および第２層間絶縁膜１３１，１３２を貫通するコンタクトホール１３５をドライエッチングにより形成する。続いて、コバルト膜１２１および窒素含有コバルト膜１２２を順に成膜する。コバルト膜１２１の厚さは１〜５ｎｍ程度、窒素含有コバルト膜１２２の厚さは５ｎｍ以上であることが好ましい。コバルト膜はＰＶＤ法により形成することができ、また窒素含有コバルト膜１２２は窒素含有雰囲気下でのＰＶＤ法により形成することができる。窒素含有コバルト膜１２２は、コバルト膜１２１の成膜中に窒素ガスを導入して連続的に成膜することが好ましい。
【００５９】
次に、低温熱処理（第１の熱処理）を行い、シリコン基板１０１上の不純物拡散層１１５，１１６を、コバルト膜１２１および窒素含有コバルト膜と反応させる。低温熱処理は、例えば２５０〜４００℃のＲＴＡ処理であり、成膜装置内の真空搬送でのIn-situ熱処理や、成膜装置とは別に準備したランプアニール（ＲＴＡ）装置などによるEx-situ熱処理であることが好ましい。これにより、図２６に示すように、コバルトシリサイド膜１２３（ＣｏＳｉ）を形成する。このとき、コバルトシリサイド膜１２３から吐出された不純物が偏析して、コバルトシリサイド膜１２３の上層に厚さ２〜４ｎｍの窒素含有コバルトシリサイド膜１２４（Ｎ２含有ＣｏＳｉ）が同時に形成され、その上層にはシリサイド反応に至らなかった窒素含有コバルト膜１２２が残留する。
【００６０】
次に、図２７に示すように、未反応の窒素含有コバルト膜１２２とコバルト膜１２１を除去する。この除去は、硫酸（Ｈ２ＳＯ４）を主成分とする薬液を用いたエッチングにより行うことができる。ここで形成されるコバルトシリサイド膜１２３は、ダイコバルトシリサイド（Ｃｏ２Ｓｉ）やコバルトモノシリサイド（ＣｏＳｉ）であり、抵抗が高いため、さらに高温熱処理（第２の熱処理）を行い、シリコンと反応させて、低抵抗のコバルトシリサイド膜１２３'であるコバルトダイシリサイド（ＣｏＳｉ２）に相変化させる。高温熱処理は、例えば７００℃以上のＲＴＡ処理であることが好ましい。
【００６１】
次に、図２８に示すように、コンタクトプラグ２３９を形成する。コンタクトプラグ２３９の形成では、エッチングにより窒素含有コバルトシリサイド膜１２４を除去し、低抵抗のコバルトシリサイド膜１２３'を露出させる。その後、窒化チタン膜（ＴｉＮ）からなるバリアメタル１３７をコンタクトホール１３５および配線溝１３６の内表面を含む全面に成膜する。窒素含有コバルトシリサイド膜１２４を除去は希ふっ酸を用いたエッチングにより行うことが好ましい。またバリアメタル１３７はＡＬＤ法により形成することができる。次に、タングステン膜（Ｗ）をＣＶＤ法により成膜し、コンタクトホール１３５および配線溝１３６の内部に埋め込む。
【００６２】
次に、図２９に示すように、窒化タングステン膜（ＷＮ）及びタングステン膜（Ｗ）をこの順に成膜してなる２層構造の導電膜をＰＶＤ法により形成し、これをパターニングして配線層２４０を形成する。以上により、本実施形態による半導体装置４００が完成する。
【００６３】
以上説明したように、本実施形態による半導体装置４００の製造方法によれば、第１の実施の形態による発明の効果に加えて、ゲートキャップ構造を有するゲート電極１０６をシリサイド化の対象とせず、ソース・ドレイン拡散層のみをシリサイド化することができる。
【００６４】
本発明による半導体装置はＤＲＡＭに限定されるものではなく、フラッシュメモリ等の他の半導体装置であってもよい。
【００６５】
図３０は、本発明の第５の実施の形態による半導体装置５００の構造を示す模式図であり、（ａ）は周辺回路領域、（ｂ）はメモリセル領域の構造をそれぞれ示している。
【００６６】
図３０に示すように、本実施形態による半導体装置５００はＮＡＮＤフラッシュメモリであって、メモリセル領域に設けられるメモリセルは、シリコン基板１０１上にトンネル酸化膜５０１、フローティングゲート５０２、酸化絶縁膜５０３、およびポリシリコン膜からなるコントロールゲート５０４がこの順に成膜されてなる多層構造を有している。トンネル酸化膜５０１および酸化絶縁膜５０３はシリコン酸化膜からなり、フローティングゲート５０２およびコントロールゲート５０４はポリシリコン膜からなる。そして、コントロールゲート５０４の上面に、コバルトシリサイド膜１２３'（金属シリサイド膜）および窒素含有コバルトシリサイド膜１２４（不純物含有金属シリサイド膜）が順に形成されている。
【００６７】
一方、周辺回路領域に設けられるＭＯＳトランジスタは、メモリセルの構造を部分的に変更したものであり、フローティングゲート５０２とコントロールゲート５０４とを短絡させた構造を有している。そのため、酸化絶縁膜５０３には開口部５０３ａが設けられており、開口部５０３ａは酸化絶縁膜５０３を貫通してフローティングゲート５０２の一部を露出させており、コントロールゲート５０４は主に酸化絶縁膜５０３を覆いつつも開口部５０３ａを介してフローティングゲート５０２と接触している。これにより、フローティングゲート５０２（第１のシリコン膜）はコントロールゲート５０４（第２のシリコン膜）と電気的に接続され、図２に示したトランジスタと実質的に同一の構造となる。ゲート電極そして、ゲート電極の上層部であるコントロールゲート５０４の上面に、コバルトシリサイド膜１２３'（金属シリサイド膜）および窒素含有コバルトシリサイド膜１２４（不純物含有金属シリサイド膜）が順に形成されている。
【００６８】
このように、本実施形態による半導体装置５００は、第１の実施の形態による発明と同様の効果を奏することができる。
【００６９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７０】
例えば、上記実施形態においては、金属シリサイドを形成するための金属膜としてコバルトを用いているが、本発明はコバルトに限定されるものではなく、ニッケル、チタン、クロム等であってもよい。また、金属シリサイドに含有させる不純物は窒素に限定されず、酸素や炭素であってもよい。
【００７１】
また、上記実施形態においては半導体基板として通常のシリコン基板を用いているが、本発明はシリコン基板に限定されるものではなく、シリコン基板上にシリコンエピタキシャル層を形成してなるシリコンエピタキシャルウェーハを用いてもよい。この場合、図２のシリコン基板１０１の表層部にエピタキシャル層が形成され、このエピタキシャル層内にｐウェル１０２およびｎウェル１０３が形成される。また、本発明においては半導体基板としてＳＯＩ（Silicon On Insulator）ウェーハを用いてもよい。この場合、図２のシリコン基板１０１の厚さ方向の中間位置に絶縁層が形成されたものとなる。その他、絶縁性基板上にシリコンを含む層を形成したものを用いてもよい。
【００７２】
さらに、ソース・ドレイン領域となる不純物拡散層１１５，１１６としてシリコン基板上に形成した不純物拡散層を用いているが、ソース・ドレイン領域にシリコン基板と異なる材料からなるエピタキシャル層を予め形成しておいても良い。異なる材料として、例えばシリコンゲルマニウム（ＳｉＧｅ）や炭化シリコン（ＳｉＣ）がある。
【符号の説明】
【００７３】
１００，２００，３００，４００，５００    半導体装置
１０１    シリコン基板
１０２    ｐウェル
１０３    ｎウェル
１０４    ＳＴＩ
１０５    ゲート絶縁膜
１０６    ゲート電極
１１１    ｎ−型不純物拡散層
１１２    ｐ−型不純物拡散層
１１３    サイドウォールスペーサ
１１５    ｎ＋型不純物拡散層
１１６    ｐ＋型不純物拡散層
１２１    コバルト膜（金属膜）
１２２    窒素含有コバルト膜（不純物含有金属膜）
１２３    コバルトシリサイド膜（第１金属シリサイド膜）
１２３'    コバルトシリサイド膜（第２金属シリサイド膜）
１２４    窒素含有コバルトシリサイド膜
１３１    第１層間絶縁膜
１３２    第２層間絶縁膜
１３３    第３層間絶縁膜
１３５    コンタクトホール
１３６    配線溝
１３７    バリアメタル
１３８    ダマシン配線
１３９    コンタクトプラグ
２０７    ゲートキャップ絶縁膜
２３９    コンタクトプラグ
２４０    配線層
５０１    トンネル酸化膜
５０２    フローティングゲート
５０３    酸化絶縁膜
５０３ａ    開口部
５０４    コントロールゲート
【図１】
2014041939.tif 000003
【図２】
2014041939.tif 000004
【図３】
2014041939.tif 000005
【図４】
2014041939.tif 000006
【図５】
2014041939.tif 000007
【図６】
2014041939.tif 000008
【図７】
2014041939.tif 000009
【図８】
2014041939.tif 000010
【図９】
2014041939.tif 000011
【図１０】
2014041939.tif 000012
【図１１】
2014041939.tif 000013
【図１２】
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【図１３】
2014041939.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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