(57)【要約】【課題】出力端子から電源端子への電流の逆流を抑制すること。【解決手段】ソースおよびドレインの一方が第１の電源Ｖｄｄに、前記ソースおよびドレインの他方が出力端子Ｔｏｕｔに接続されたＧａＮを含む第１トランジスタＱ１を含む電源回路１００を、前記出力端子Ｔｏｕｔの出力を帰還させることにより制御する制御回路１２と、前記制御回路１２が出力する第１制御信号ＶＧＨを前記第１トランジスタＱ１のゲートに出力する第１端子Ｔ１と、を具備する制御装置。【選択図】図５
2014117105.tif 000002
【特許請求の範囲】
【請求項１】
ソースおよびドレインの一方が第１の電源に、前記ソースおよびドレインの他方が出力端子に接続されたＧａＮを含む第１トランジスタを含む電源回路を、前記出力端子からの出力を帰還させることにより制御する制御回路と、
前記制御回路が出力する第１制御信号を前記第１トランジスタのゲートに出力する第１端子と、
を具備することを特徴とする制御装置。
【請求項２】
前記出力端子が接続される第２端子と、
前記第２端子に入力したサージ電流を前記第１の電源に流さず前記第１の電源より電圧が低い第２の電源に流す保護回路と、
を具備することを特徴とする請求項１記載の制御装置。
【請求項３】
前記第１端子と前記第２の電源との間に接続されたスイッチを具備することを特徴とする請求項２記載の制御装置。
【請求項４】
前記第２端子に接続されたＮ型拡散抵抗またはポリシリコン抵抗を具備することを特徴とする請求項１から３のいずれか一項記載の制御装置。
【請求項５】
前記電源回路は、ソースおよびドレインの一方が前記第１トランジスタの前記ソースおよびドレインの前記他方に、ソースおよびドレインの他方が前記第１の電源より電圧が低い第２の電源に接続された第２トランジスタを含み、
前記制御装置は、前記制御回路が出力する第２制御信号を前記第２トランジスタのゲートに出力する第３端子を具備することを特徴とする請求項１から４のいずれか一項記載の制御装置。
【請求項６】
ソースおよびドレインの一方が前記第１トランジスタの前記ソースおよびドレインの前記他方に、ソースおよびドレインの他方が前記第１の電源より電圧が低い第２の電源に接続された第２トランジスタを具備し、
前記制御回路は、前記第２トランジスタのゲートに第２制御信号を出力することを特徴とする請求項１から４のいずれか一項記載の制御装置。
【請求項７】
ソースおよびドレインの一方が第１の電源に、前記ソースおよびドレインの他方が出力端子に接続されたＧａＮを含む第１トランジスタと、
前記第１トランジスタを含む電源回路を、前記出力端子からの出力を帰還させることにより制御する制御回路と、
前記制御回路が出力する第１制御信号を前記第１トランジスタのゲートに出力する第１端子と、
を具備することを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、制御装置および電源装置に関し、例えば電源回路のトランジスタに制御信号を出力する制御回路を有する制御装置および電源装置に関する。
【背景技術】
【０００２】
電圧を変換する電源装置として、例えばスイッチングレギュレータ（例えば、ＤＣ−ＤＣコンバータ）やリニアレギュレータ（例えば、Low Dropoutレギュレータ）が知られている。ＤＣ−ＤＣコンバータにおいては、電源から供給された電流をインダクタを介しキャパシタに充電する。この電流をトランジスタがスイッチングすることにより、電圧を変換する。リニアレギュレータは、トランジスタにより電圧降下させることにより、電圧を変換する。
【０００３】
電源装置と負荷との間にヘテロ接合ＦＥＴ（Field Effect Transistor）を用いることが知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２０００１６号公報。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電源装置の電源電圧が出力端子の電圧より低くなった場合、出力端子から電源端子に電流が逆流してしまう。本制御装置および電源装置は、出力端子から電源端子への電流の逆流を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
ソースおよびドレインの一方が第１の電源に、前記ソースおよびドレインの他方が出力端子に接続されたＧａＮを含む第１トランジスタを含む電源回路を、前記出力端子からの出力を帰還させることにより制御する制御回路と、前記制御回路が出力する第１制御信号を前記第１トランジスタのゲートに出力する第１端子と、を具備することを特徴とする制御装置を用いる。
【０００７】
ソースおよびドレインの一方が第１の電源に、前記ソースおよびドレインの他方が出力端子に接続されたＧａＮを含む第１トランジスタと、前記第１トランジスタを含む電源回路を、前記出力端子からの出力を帰還させることにより制御する制御回路と、前記制御回路が出力する第１制御信号を前記第１トランジスタのゲートに出力する第１端子と、を具備することを特徴とする電源装置を用いる。
【発明の効果】
【０００８】
本制御装置および電源装置によれば、出力端子から電源端子への電流の逆流を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は、比較例１に係る電源装置の回路図、図１（ｂ）は、三角波の例を示す図である。
【図２】図２（ａ）から図２（ｄ）は、制御回路が出力する制御信号によるトランジスタのオンオフのタイミングチャートである。
【図３】図３は、比較例１における課題を説明する図である。
【図４】図４は、比較例２に係る電源装置の回路図である。
【図５】図５は、実施例１に係る電源装置の回路図である。
【図６】図６は、実施例２に係る電源装置の回路図である。
【図７】図７（ａ）および図７（ｂ）は、保護回路の例を示す回路図である。
【図８】図８は、実施例３に係る電源装置の回路図である。
【図９】図９は、実施例４に係る電源装置の回路図である。
【図１０】図１０は、実施例５に係る電源装置の回路図である。
【図１１】図１１は、実施例６に係る電源装置の回路図である。
【図１２】図１２は、実施例６の変形例に係る電源回路を示す回路図である。
【図１３】図１３は、実施例７に係る電源装置の回路図である。
【図１４】図１４は、実施例７の変形例に係る電源装置を示す回路図である。
【図１５】図１５は、実施例８に係る電源装置の回路図である。
【図１６】図１６は、実施例９に係る電源装置の回路図である。
【図１７】図１７は、実施例１０に係る電源装置の回路図である。
【図１８】図１８（ａ）から図１８（ｃ）は、抵抗の例を示す断面図である。
【図１９】図１９は、実施例１１に係る電源システムの回路図である。
【発明を実施するための形態】
【００１０】
まず、比較例に係る電源装置について説明する。比較例１は、ＤＣ−ＤＣコンバータの例である。図１（ａ）は、比較例１に係る電源装置の回路図である。電源装置１２０は、制御装置１０および電源回路２０を備えている。電源回路２０は、トランジスタＱ１（第１トランジスタ）およびＱ２（第２トランジスタ）、インダクタＬ０、キャパシタＣ０を備えている。トランジスタＱ１のドレインが電源Ｖｃｃ（第１の電源）に接続された電源端子Ｔｂに、ソースがノードＮ１に電気的に接続されている。トランジスタＱ２のドレインがノードＮ１にソースがグランド（第１の電源より電圧が低い第２の電源）に電気的に接続されている。インダクタＬ０の一端がノードＮ１に他端が出力端子Ｔｏｕｔに電気的に接続されている。キャパシタＣ０の一端が出力端子Ｔｏｕｔに他端がグランドに電気的に接続されている。出力端子Ｔｏｕｔとグランドとの間には負荷Ｒ０が接続されている。トランジスタＱ１およびＱ２は、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor FET）であり、ソースとドレインとの間に寄生ダイオードＤ７およびＤ８が形成される。寄生ダイオードＤ７およびＤ８は、ソースからドレインの方向が順方向である。
【００１１】
制御装置１０は、制御回路１２、ダイオードＤ１からＤ６、端子Ｔ１（第１端子）、Ｔ２（第２端子）、Ｔ３（第３端子）およびＴ６を備えている。制御装置１０は、例えばシリコン基板等の１つの半導体チップに形成されている。制御回路１２は、電源回路２０を、出力端子Ｔｏｕｔの電圧を帰還させることにより制御する。ダイオードＤ１からＤ６は、端子Ｔ１、Ｔ２およびＴ３にサージ電流が入力した場合に、サージ電流が制御回路１２に流れず、電源Ｖｃｃまたはグランドに流すための保護回路である。端子Ｔ１、Ｔ２、Ｔ３およびＴ６は、それぞれトランジスタＱ１のゲート、出力端子Ｔｏｕｔ、トランジスタＱ２のゲートおよび電源Ｖｃｃに電気的に接続されている。端子Ｔ１は、制御回路１２が出力する制御信号ＶＧＨをトランジスタＱ１のゲートに出力する。端子Ｔ２は、出力端子Ｔｏｕｔの電圧が入力する。端子Ｔ３は、制御回路１２が出力する制御信号ＶＧＬをトランジスタＱ２のゲートに出力する。端子Ｔ６には、制御回路１２に供給される電圧が電源Ｖｃｃより印加される。
【００１２】
端子Ｔ６に供給された電源電圧が抵抗Ｒ４およびＲ５により抵抗分割された電圧が比較器３２の負入力端子に、参照電圧Ｖｒｅｆが正入力端子に入力する。比較器３２の出力は電源遮断回路に入力する。比較器３２は、端子Ｔ６の電圧が所定値以下の場合、ハイを出力する。電源遮断回路は、端子Ｔ６の電圧が所定値以下の場合、制御回路１２の電源の一部を遮断する。これにより、端子Ｔ６の電圧が低下し、制御回路１２が誤動作することを抑制できる。端子Ｔ２に入力した出力端子Ｔｏｕｔの電圧が抵抗Ｒ１およびＲ２により抵抗分割された電圧が比較器３４の負入力端子に、参照電圧Ｖｒｅｆが正入力端子に入力する。比較器３４の出力と負入力との間にはキャパシタＣ１と抵抗Ｒ３とが直列に接続されている。これにより、比較器３４は、端子Ｔ２の電圧を平滑化した電圧が所定値以下の場合、ハイを出力する。
【００１３】
比較器３４の出力が比較器３６の負入力端子に，三角波３７が正入力端子に入力する。図１（ｂ）は、三角波の例を示す図である。図１（ｂ）に示すように、三角波３７は、時間に対し電圧が三角形状をした波である。以下の図においても同様である。これにより、比較器３６は、出力端子Ｔｏｕｔの電圧に対応しパルス幅変調（ＰＷＭ：Pulse Width Modulation）されたＰＷＭ信号を制御部３０に出力する。制御部３０は、ＰＷＭ信号に基づき、制御信号ＶＧＨおよびＶＧＬをそれぞれ端子Ｔ１およびＴ３に出力する。
【００１４】
図２（ａ）から図２（ｄ）は、制御回路が出力する制御信号によるトランジスタのオンオフのタイミングチャートである。図２（ａ）を参照し、トランジスタＱ１とＱ２のオンとオフのタイミングはほぼ反転している。すなわち、制御回路１２は、トランジスタＱ１がオンのときトランジスタＱ２はオフし、トランジスタＱ１がオフのときトランジスタＱ２はオンするように、制御信号ＶＧＨおよびＶＧＬを出力する。図２（ｂ）を参照し、出力端子Ｔｏｕｔの電圧が高くなると、制御回路１２はトランジスタＱ１のオンの期間が短くなるように制御信号ＶＧＨおよびＶＧＬを制御する。
【００１５】
負荷Ｒ０を流れる電流が小さくなると、トランジスタＱ１およびＱ２のスイッチングによる電力損失の割合が大きくなる。そこで、図２（ｃ）を参照し、スイッチング周波数を低くする。これにより、トランジスタＱ１およびＱ２のスイッチング回数が減少し、スイッチングによる電力損失を抑制できる。図２（ｄ）を参照し、さらに、負荷Ｒ０を流れる電流が小さくなった場合、出力端子Ｔｏｕｔの電圧が一定値となるまでトランジスタＱ１およびＱ２をオフとする。これにより、トランジスタＱ１およびＱ２のスイッチングによる電力損失をより抑制できる。
【００１６】
さらに、トランジスタＱ１およびＱ２を両方オフとしている間、電源Ｖｃｃの電圧を低下させることにより、電力損失を一層抑制できる。
【００１７】
図３は、比較例１における課題を説明する図である。図３を参照し、電源装置１２０の構成は図１と同じであり説明を省略する。電源Ｖｃｃの電圧が出力端子Ｔｏｕｔの電圧より低くなると、矢印５０および５２のようにダイオードＤ７およびＤ１を介し出力端子Ｔｏｕｔから電源Ｖｃｃに電流が逆流する。逆流する電流を抑制するためには、例えば電源Ｖｃｃと端子Ｔ５（第５端子）との間、および／または電源Ｖｃｃと電源端子Ｔｂとの間にダイオードなどの逆流防止回路を挿入することとなる。しかしながら、逆流防止回路を挿入すると、例えばダイオードにより電圧が降下する。これにより、電力損失が増加してしまう。
【００１８】
比較例２は、リニアレギュレータの例である。図４は、比較例２に係る電源装置の回路図である。電源装置１２２は、制御装置１０および電源回路２０を備えている。電源回路２０は、トランジスタＱ１およびキャパシタＣ０を備えている。トランジスタＱ１のソースは出力端子Ｔｏｕｔに接続され、ドレインは電源端子Ｔｂに接続されている。トランジスタＱ１はＮ型ＭＯＳＦＥＴである。トランジスタＱ１のソースとドレインとの間には寄生ダイオードＱ７が接続されている。キャパシタＣ０は、一端が出力端子に接続し他端がグランドに接続されている。キャパシタＣ０は平滑用のキャパシシタである。負荷Ｒ０が出力端子Ｔｏｕｔとグランドとの間に接続されている。
【００１９】
制御装置１０は、制御回路１２、ダイオードＤ１からＤ４および端子Ｔ１、Ｔ２およびＴ６を備えている。制御回路１２は、比較器３２および３４を有している。制御装置１０は、例えばシリコン基板等の１つの半導体チップに形成されている。制御回路１２は、電源回路２０を、出力端子Ｔｏｕｔの電圧を帰還させることにより制御する。ダイオードＤ１からＤ４は、端子Ｔ１およびＴ２にサージ電流が入力した場合に、サージ電流が制御回路１２に流れず、電源またはグランドに流すための保護回路である。端子Ｔ１、Ｔ２およびＴ６は、それぞれトランジスタＱ１のゲート、出力端子Ｔｏｕｔおよび電源Ｖｃｃに電気的に接続されている。端子Ｔ１は、制御回路１２が出力する制御信号ＶＧＨをトランジスタＱ１のゲートに出力する。端子Ｔ２は、出力端子Ｔｏｕｔの電圧が入力する。端子Ｔ６には、制御回路１２に供給される電圧が電源Ｖｃｃより印加される。
【００２０】
比較器３２の機能は比較例１と同じであり説明を省略する。端子Ｔ２に入力した出力端子の電圧が抵抗Ｒ１およびＲ２により抵抗分割された電圧が差動増幅器３４の負入力端子に、参照電圧Ｖｒｅｆが正入力端子に入力する。差動増幅器３４の出力は端子Ｔ１を介しトランジスタＱ１のゲートに接続されている。これにより、差動増幅器３４は、参照電圧Ｖｒｅｆと出力端子Ｔｏｕｔの電圧の差に応じた電圧をトランジスタＱ１のゲートに出力する。出力端子Ｔｏｕｔの電圧が低くなると、差動増幅器３４の出力電圧が大きくなる。よって、トランジスタＱ１のソースとドレインとの間のコンダクタンスが小さくなる。これにより、出力端子Ｔｏｕｔの電圧が上昇する。出力端子Ｔｏｕｔの電圧が高くなると、同様に、トランジスタＱ１のソースとドレインとの間のコンダクタンスが大きくなる。これにより、出力端子Ｔｏｕｔの電圧が下降する。このようにして、出力端子Ｔｏｕｔの電圧が一定に維持される。
【００２１】
比較例１と同様に、電源Ｖｃｃの電圧が出力端子Ｔｏｕｔの電圧より低くなると、矢印５４および５６のようにダイオードＤ７およびＤ１を介し出力端子Ｔｏｕｔから電源Ｖｃｃに電流が逆流する。
【００２２】
以下に、出力端子Ｔｏｕｔから電源Ｖｃｃへの電流の逆流を抑制する実施例について説明する。
【実施例１】
【００２３】
図５は、実施例１に係る電源装置の回路図である。図５を参照し、電源装置１００は、制御装置１０と電源回路２０とを備えている。電源回路２０は、トランジスタＱ１を含んでいる。トランジスタＱ１は、ソースおよびドレインの一方が電源端子Ｔｂに、ソースおよびドレインの他方が出力端子Ｔｏｕｔに接続されている。トランジスタＱ１は、ＧａＮを含むトランジスタを用いる。例えば、基板上に、窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）ヘテロ構造を形成し、ＧａＮ層を電子走行層とするものである。なお、基板としては、サファイア、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等により形成された基板が用いられる。トランジスタＱ１は、ノーマリオフでもノーマリオンでもよい。出力端子Ｔｏｕｔとグランドとの間には負荷Ｒ０が接続されている。
【００２４】
制御装置１０は、制御回路１２、端子Ｔ１、Ｔ２およびＴ６を備えている。制御回路１２は、端子Ｔ２に入力する出力端子Ｔｏｕｔの出力（例えば電圧）をフィードバックすることにより電源回路２０を制御する。端子Ｔ１は、制御回路１２が出力する制御信号ＶＧＨをトランジスタＱ１のゲートに出力する。端子Ｔ２には、出力端子Ｔｏｕｔが接続されている。端子Ｔ６には、電源Ｖｃｃが接続されている。制御回路１２は、例えば比較例１の制御回路と同様である。
【００２５】
実施例１によれば、トランジスタＱ１として、ソースとドレインとの間にＧａＮを含むトランジスタを用いる。これにより、比較例１のような寄生ダイオードＤ７が形成されていない。よって、電源Ｖｃｃの電圧を出力端子Ｔｏｕｔの電圧より低くしても電流が出力端子Ｔｏｕｔから電源端子Ｔｂに逆流することを抑制できる。
【実施例２】
【００２６】
図６は、実施例２に係る電源装置の回路図である。図６を参照し、電源装置１０１において、制御装置１０は、保護回路１４を有している。保護回路１４は端子Ｔ２とグランドとの間に接続されている。保護回路１４は、端子Ｔ２に入力したサージ電流を電源Ｖｃｃに流さずグランドに流す回路である。その他の構成は、実施例１の図５と同じであり説明を省略する。
【００２７】
図７（ａ）および図７（ｂ）は、保護回路１４の例を示す回路図である。図７（ａ）に示すように、保護回路１４ａは、ツェナーダイオード４０を有している。ツェナーダイオードのカソードが端子Ｔ２に、アノードがグランドに接続されている。図７（ｂ）に示すように、保護回路１４ｂは、ツェナーダイオード４２、抵抗４４およびトランジスタ４６を有している。トランジスタ４６のコレクタが端子Ｔ２に、エミッタがグランドに接続されている。ツェナーダイオード４２のカソードが端子Ｔ２にアノードがトランジスタ４６のベースに接続されている。抵抗４４の一端がトランジスタ４６のベースに他端がグランドに接続されている。保護回路１４としては、保護回路１４ａおよび１４ｂ以外の回路を用いてもよい。
【００２８】
実施例２によれば、保護回路１４が端子Ｔ２に入力したサージ電流を電源Ｖｃｃに流さずグランドに流す。これにより、電源Ｖｃｃの電圧を出力端子Ｔｏｕｔの電圧より低くしても電流が出力端子Ｔｏｕｔから電源Ｖｃｃに逆流することを抑制できる。
【実施例３】
【００２９】
図８は、実施例３に係る電源装置の回路図である。図８を参照し、電源装置１０２において、制御装置１０は、トランジスタＱ３を有している。トランジスタＱ３のドレインは端子Ｔ１に、ソースはグランドに、ゲートは端子Ｔ４（第４端子）に接続されている。トランジスタＱ３は、端子Ｔ４に入力された制御信号によりオンオフされるスイッチとして機能する。その他の構成は、実施例２の図６と同じであり、説明を省略する。
【００３０】
実施例２においては、制御信号ＶＧＨはトランジスタＱ３をオンオフする信号である。よって、トランジスタＱ３をオフする際も制御信号ＶＧＨはグランド電位より高い場合もある。実施例３によれば、トランジスタＱ３が端子Ｔ１とグランドとの間に接続されている。これにより、トランジスタＱ３をオンすることにより、端子Ｔ１をほぼグランド電位とすることができる。なお、端子Ｔ１とグランドとの間にはトランジスタ以外のスイッチが用いられていてもよい。
【実施例４】
【００３１】
実施例４から実施例７は、ＤＣ−ＤＣコンバータの例である。図９は、実施例４に係る電源装置の回路図である。図９を参照し、電源装置１０３において、トランジスタＱ１としてＧａＮを含むトランジスタが用いられている。端子Ｔ２に入力したサージ電流を電源Ｖｃｃに流さずグランドに流す保護回路１４が設けられている。ドレインが端子Ｔ１、ソースがグランド、ゲートが端子Ｔ４に接続されたトランジスタＱ３が設けられている。端子Ｔ４に入力したサージ電流を電源Ｖｃｃに流さずグランドに流す保護回路１６が設けられている。その他の構成は、比較例１と同じであり説明を省略する。
【００３２】
実施例４によれば、実施例１と同様に、トランジスタＱ１として、ソースとドレインとの間に極性のないＧａＮを含むトランジスタを用いる。これにより、電流が出力端子Ｔｏｕｔから電源端子Ｔｂに逆流することを抑制できる。トランジスタＱ２のソースおよびドレインの一方がトランジスタＱ１のソースおよびドレインの他方に接続され、ソースおよびドレインの他方がグランドに接続されている。トランジスタＱ２は、ＧａＮを含むトランジスタを用いてもよいが、Ｎ型ＭＯＳＦＥＴ等のシリコン基板を用いたＦＥＴを用いてもよい。また、実施例２と同様に、保護回路１４が設けられている。これにより、電流が出力端子Ｔｏｕｔから電源Ｖｃｃに逆流することを抑制できる。さらに、実施例３と同様に、トランジスタＱ３が設けられている。これにより、電源Ｖｃｃの電圧を低くした場合に、端子Ｔ１をほぼグランド電位とすることができる。よって、消費電力を削減できる。トランジスタＱ３は、例えばノーマリオフのＮ型ＭＯＳＦＥＴである。さらに、保護回路１６は、端子Ｔ４に入力したサージ電流を電源Ｖｃｃに流さずグランドに流す。これにより、電源Ｖｃｃの電圧が端子Ｔ４の端子より低くなった場合においても、端子Ｔ４から電源Ｖｃｃへの電流の逆流を抑制できる。保護回路１６としては、図７（ａ）または図７（ｂ）の回路を用いることができる。トランジスタＱ２およびＱ３は、ノーマリオフが好ましい。これにより、負電源を用いなくてもよい。
【実施例５】
【００３３】
図１０は、実施例５に係る電源装置の回路図である。図１０を参照し、電源装置１０４において、制御装置１０は、トランジスタＱ２と保護回路１８とを備える。保護回路１８は、端子Ｔ５に入力したサージ電流を電源Ｖｃｃに流さずグランドに流す。保護回路１８としては、図７（ａ）または図７（ｂ）の回路を用いることができる。その他の構成は、実施例４の図９と同じであり説明を省略する。
【００３４】
実施例５によれば、制御装置１０がトランジスタＱ２を備えている。トランジスタＱ２は、ＧａＮを含むトランジスタでなくてもよいため、トランジスタＱ２は制御装置１０が形成された半導体チップと同じチップに形成されていてもよい。トランジスタＱ２として、例えばシリコン基板を含むＭＯＳＦＥＴを用いることができる。
【実施例６】
【００３５】
図１１は、実施例６に係る電源装置の回路図である。図１１を参照し、電源装置１０５において、トランジスタＱ３のゲートに、比較器３２の出力が入力する。その他の構成は、実施例４の図９と同じであり説明を省略する。
【００３６】
図１２は、実施例６の変形例に係る電源回路を示す回路図である。図１２を参照し、電源装置１０６において、制御装置１０はトランジスタＱ２および保護回路１８を含む。例えば、トランジスタＱ２は制御装置１０と同じ半導体チップに形成されている。その他の構成は、実施例６の図１１と同じであり説明を省略する。
【００３７】
実施例６およびその変形例によれば、制御回路１２の電源の一部を遮断する比較器３２の出力を用い、トランジスタＱ３を制御してもよい。
【実施例７】
【００３８】
図１３は、実施例７に係る電源装置の回路図である。図１３を参照し、電源装置１０７において、制御装置１０は、比較器３８を備えている。比較器３８の負入力端子は端子Ｔ６に接続され、正入力端子は端子Ｔ３に接続されている。比較器３８は、電源Ｖｃｃの電圧が端子Ｔ２の電圧以下となると、ハイをトランジスタＱ３のゲートに出力する。これにより、トランジスタＱ３は、電源Ｖｃｃの電圧が端子Ｔ２の電圧以下となると、端子Ｔ１をグランド電位とする。その他の構成は、実施例４の図９と同じであり説明を省略する。
【００３９】
図１４は、実施例７の変形例に係る電源装置を示す回路図である。図１４を参照し、電源装置１０８において、制御装置１０はトランジスタＱ２および保護回路１８を含む。例えば、トランジスタＱ２は制御装置１０と同じ半導体チップに形成されている。その他の構成は、実施例７の図１３と同じであり説明を省略する。
【００４０】
実施例７およびその変形例のように、トランジスタＱ３は、電源Ｖｃｃの電圧が端子Ｔ２の電圧以下となると、端子Ｔ１をグランド電位としてもよい。
【００４１】
実施例６および７並びにその変形例のように、トランジスタＱ３（スイッチ）は、電源Ｖｃｃの電圧が所定値（比較値）以下となった場合、オンする。所定値は、実施例７のように、出力端子Ｔｏｕｔの電圧でもよいが、実施例６のように例えば任意の電圧に設定してもよい。電流の逆流を抑制する観点から、所定値は出力端子Ｔｏｕｔの電圧以下が好ましい。これにより、電源Ｖｃｃの電圧が低くなった場合に、端子Ｔ２をグランド電位とすることができる。よって、消費電力を抑制できる。
【００４２】
なお、実施例４から７およびその変形例において、端子Ｔ３またはトランジスタＱ２のゲートとグランドとの間にスイッチが接続されていてもよい。スイッチは、トランジスタＱ３と同様のトランジスタを用いることができる。スイッチには、トランジスタＱ３に入力する制御信号と同じ信号が入力してもよい。これにより、電源Ｖｃｃが所定値以下の場合、トランジスタＱ２のゲートをグランド電位とすることができる。
【実施例８】
【００４３】
実施例８から１０は、リニアレギュレータの例である。図１５は、実施例８に係る電源装置の回路図である。図１５を参照し、電源装置１０９において、トランジスタＱ１としてＧａＮを含むトランジスタが用いられている。端子Ｔ２に入力したサージ電流を電源Ｖｃｃに流さずグランドに流す保護回路１４が設けられている。ドレインが端子Ｔ１、ソースがグランド、ゲートが端子Ｔ４に接続されたトランジスタＱ３が設けられている。端子Ｔ４に入力したサージ電流を電源Ｖｃｃに流さずグランドに流す保護回路１６が設けられている。その他の構成は、比較例２の図４と同じであり説明を省略する。
【００４４】
実施例８によれば、トランジスタＱ１として、ＧａＮを含むトランジスタを用いる。また、保護回路１４が設けられている。これにより、電流が出力端子Ｔｏｕｔから電源Ｖｃｃに逆流することを抑制できる。さらに、実施例３と同様に、トランジスタＱ３により、電源Ｖｃｃの電圧を低くした場合に、端子Ｔ１をほぼグランド電位とすることができる。よって、消費電力を削減できる。さらに、保護回路１６により、電源Ｖｃｃの電圧が端子Ｔ４の端子より低くなった場合においても、端子Ｔ４から電源Ｖｃｃへの電流の逆流を抑制できる。
【実施例９】
【００４５】
図１６は、実施例９に係る電源装置の回路図である。図１６を参照し、電源装置１１０において、トランジスタＱ３のゲートには、比較器３２の出力が入力する。その他の構成は、実施例８の図１５と同じであり説明を省略する。
【００４６】
実施例９によれば、制御回路１２の電源の一部を遮断する比較器３２の出力を用い、トランジスタＱ３を制御することができる。
【実施例１０】
【００４７】
図１７は、実施例１０に係る電源装置の回路図である。図１７を参照し、電源装置１１１において、制御装置１０は、比較器３８を備えている。比較器３８の負入力端子は端子Ｔ６に接続され、正入力端子は端子Ｔ２に接続されている。比較器３８は、電源Ｖｃｃの電圧が端子Ｔ２の電圧以下となると、ハイをトランジスタＱ３のゲートに出力する。これにより、トランジスタＱ３は、電源Ｖｃｃの電圧が端子Ｔ２の電圧以下となると、端子Ｔ１をグランド電位とする。その他の構成は、実施例８の図１５と同じであり説明を省略する。
【００４８】
実施例７および８のように、トランジスタＱ３（スイッチ）は、電源Ｖｃｃの電圧が所定値以下となった場合、オンする。これにより、電源Ｖｃｃの電圧が低くなった場合に、端子Ｔ１をグランド電位とすることができる。よって、消費電力を抑制できる。
【００４９】
図１８（ａ）から図１８（ｃ）は、抵抗の例を示す断面図である。図１８（ａ）を参照し、Ｐ型拡散抵抗について説明する。Ｐ型シリコン基板６０内にＰ型ウエル６２、Ｐ型ウエル６２内にＮ型ウエル６４が形成されている。Ｎ型ウエル６４内にＰ＋領域６６およびＮ＋領域６８が形成されている。基板６０上に酸化シリコン等を含む絶縁膜７８が形成されている。絶縁膜７８を貫通するビア配線７６が形成されている。端子Ｔ７およびＴ８はそれぞれビア配線７６を介しＰ＋領域６６の両端に接続されている。端子Ｔ９はビア配線７６を介しＮ＋領域６８に接続されている。Ｐ＋領域６６がＰ型拡散抵抗であり、端子Ｔ７とＴ８との間に抵抗が形成される。端子Ｔ９は、Ｎ型ウエル６４の電位を設定する端子である。Ｐ＋領域６６とＮ型ウエル６４との間にＰＮ接合の順方向電流が流れないように、端子Ｔ９には、端子Ｔ７およびＴ８より高い電圧が印加される。
【００５０】
図１８（ｂ）を参照し、Ｎ型拡散抵抗について説明する。Ｐ型シリコン基板６０内にＰ型ウエル６２が形成されている。Ｐ型ウエル６２内にＮ＋領域７０およびＰ＋領域７２が形成されている。端子Ｔ７およびＴ８はそれぞれビア配線７６を介しＮ＋領域７０の両端に接続されている。端子Ｔ９はビア配線７６を介しＰ＋領域７２に接続されている。Ｎ＋領域７０がＰ型拡散抵抗である。Ｎ＋領域７０とＰ型ウエル６２との間にＰＮ接合の順方向電流が流れないように、端子Ｔ９には、端子Ｔ７およびＴ８より低い電圧が印加される。
【００５１】
図１８（ｃ）を参照し、ポリシリコン抵抗について説明する。基板６０上に例えば酸化シリコンを含む絶縁膜７９を介しポリシリコン層７４が形成されている。ポリシリコン層７４は、Ｎ型またはＰ型にドーピングされている。ポリシリコン層７４上に絶縁膜７８が形成されている。ポリシリコン層７４がポリシリコン抵抗である。ポリシリコン層７４は、基板６０とは絶縁膜７９を挟み形成されているため、Ｐ拡散抵抗およびＮ拡散抵抗のように、ウエルの電位を設定しなくともよい。
【００５２】
実施例４から１０において、端子Ｔ２に接続された抵抗Ｒ１からＲ３をＰ拡散抵抗とすると、Ｎ型ウエル６４に正の電圧を印加する。しかしながら、電源Ｖｃｃの電圧が出力端子Ｔｏｕｔの電圧より低くなると、正の電圧が生成できなくなる。そこで、抵抗Ｒ１からＲ３には、Ｎ拡散抵抗またはポリシリコン抵抗を用いることが好ましい。これにより、電源Ｖｃｃの電圧が出力端子Ｔｏｕｔの電圧より低くなった場合も抵抗Ｒ１からＲ３を機能させることができる。
【実施例１１】
【００５３】
実施例１１は、実施例４から７のＤＣ−ＤＣコンバータを用いた電源システムの例である。図１９は、実施例１１に係る電源システムの回路図である。図１９を参照し、電源システム１１６は、複数の電源装置１１５ａから１１５ｃを備えている。電源装置１１５ａから１１５ｃは、それぞれ制御装置１０および電源回路２０を有している。電源装置１１５ａは、電源電圧Ｖｃｃ１を電圧Ｖｃｃ２に降圧する。電源装置１１５ｂは、電圧Ｖｃｃ２を電圧Ｖｃｃ３に降圧する。電源装置１１５ｃは、電圧Ｖｃｃ３を負荷Ｒ０に印加する電圧に降圧する。
【００５４】
電源装置１１５ａから１１５ｃとして、比較例１の電源装置を用いた場合、電源装置１１５ｃのトランジスタＱ１およびＱ２をオフすることにより、消費電力を抑制できる。しかし、電源装置１１５ｂおよび１１５ｃにはそれぞれ電圧Ｖｃｃ２およびＶｃｃ３が印加されている。よって、電源装置１１５ｂおよび１１５ｃの消費電力の抑制は十分ではない。一方、電源装置１１５ｂおよび１１５ｃを実施例４から７のいずれかの電源装置とする。これにより、電源装置１１５ａは、出力電圧を負荷Ｒ０に印加される電圧より低くすることができる。例えば、電源装置１１５ａの出力電圧をグランド電位とすることができる。このように、電源装置１１５ａの出力電圧を低くしても電流の逆流を抑制できる。よって、負荷Ｒ０に流れる電流が小さい場合に、消費電力を抑制できる。
【００５５】
実施例１１においては、電源装置としてＤＣ−ＤＣコンバータを用いた電源システムを例に説明したが、電源装置は、実施例８から１０のいずれかのリニアレギュレータでもよい。また、実施例１から３のいずれかの電源装置でもよい。
【００５６】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５７】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）ソースおよびドレインの一方が第１の電源に、前記ソースおよびドレインの他方が出力端子に接続されたＧａＮを含む第１トランジスタを含む電源回路を、前記出力端子からの出力を帰還させることにより制御する制御回路と、前記制御回路が出力する第１制御信号を前記第１トランジスタのゲートに出力する第１端子と、を具備することを特徴とする制御装置。
（付記２）前記出力端子が接続される第２端子と、前記第２端子に入力したサージ電流を前記第１の電源に流さず前記第１の電源より電圧が低い第２の電源に流す第１保護回路と、を具備することを特徴とする付記１記載の制御装置。
（付記３）前記第１端子と前記第２の電源との間に接続されたスイッチを具備することを特徴とする付記２記載の制御装置。
（付記４）前記第１端子と前記第１の電源より電圧が低い第２の電源との間に接続されたスイッチを具備することを特徴とする付記１記載の制御装置。
（付記５）前記第２端子に接続されたＮ型拡散抵抗またはポリシリコン抵抗を具備することを特徴とする付記１から４のいずれか一項記載の制御装置。
（付記６）前記電源回路は、ソースおよびドレインの一方が前記第１トランジスタの前記ソースおよびドレインの前記他方に、ソースおよびドレインの他方が前記第１の電源より電圧が低い第２の電源に接続された第２トランジスタを含み、前記制御装置は、前記制御回路が出力する第２制御信号を前記第２トランジスタのゲートに出力する第３端子を具備することを特徴とする付記１から５のいずれか一項記載の制御装置。
（付記７）ソースおよびドレインの一方が前記第１トランジスタの前記ソースおよびドレインの前記他方に、ソースおよびドレインの他方が前記第１の電源より電圧が低い第２の電源に接続された第２トランジスタを具備し、前記制御回路は、前記第２トランジスタのゲートに第２制御信号を出力することを特徴とする付記１から５のいずれか一項記載の制御装置。
（付記８）前記電源回路は、一端が前記第１トランジスタの前記ソースおよびドレインの他方に、他端が前記出力端子に接続されたインダクタと、一端が出力端子に他端が前記第２の電源に接続されたキャパシタを含むことを特徴とする付記６または７記載の制御装置。
（付記９）前記スイッチをオンまたはオフさせる第３制御信号が入力する第４端子を具備することを特徴とする付記３または４記載の制御装置。
（付記１０）前記第４端子に入力したサージ電流を前記第２の電源に流す第２保護回路を具備することを特徴とする付記９記載の制御装置。
（付記１１）前記スイッチは、前記第１の電源に接続された第６端子の電圧が比較値以下となった場合、オンすることを特徴とする付記３または４記載の制御装置。
（付記１２）前記第１トランジスタの前記ソースおよびドレインの前記他方に接続された第５端子と、前記第５端子に入力したサージ電流を前記第１の電源に流さず前記第２の電源に流す第３保護回路と、を具備することを特徴とする付記７記載の制御装置。
（付記１３）付記１から１２のいずれか一項記載の制御装置と、前記第１トランジスタと、を具備することを特徴とする電源装置。
【符号の説明】
【００５８】
１０        制御装置
１２        制御回路
１４−１８  保護回路
２０        電源回路
Ｑ１−Ｑ３  トランジスタ
Ｔ１−Ｔ６  端子
Ｔｏｕｔ    出力端子
Ｔｂ        電源端子
【図１】
2014117105.tif 000003
【図２】
2014117105.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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