(57)【要約】【課題】ＳｉＣ−ＭＯＳＦＥＴのチャネル移動度の低下を抑制すると共に、低コンタクト抵抗のＳｉＣ−ＭＯＳＦＥＴを得ることができる炭化珪素半導体装置の製造方法を提供する。【解決手段】第１導電型の炭化珪素層の上層部に設けられた第２導電型の第１の半導体領域と、第１の半導体領域の表面内に設けられた第１導電型の第２の半導体領域と、第１、第２の半導体領域および炭化珪素層の表面に第１表面が接するゲート絶縁膜と、ゲート絶縁膜の第１表面に対向する第２表面に接するように設けられたゲート電極とで構成されるトランジスタユニットを複数備える炭化珪素半導体装置の製造方法であって、隣接するトランジスタユニット間に渡るように層間絶縁膜を形成し、隣り合うトランジスタユニット間に設けられる開口部をマイクロキャビティとして、特定の波長の光を開口部の底面に局所的に吸収させ、その場所で局所的に温度を上昇させる。【選択図】図１１
2014041901.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素層の上層部に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面内に設けられた第１導電型の第２の半導体領域と、前記第１、第２の半導体領域および前記炭化珪素層の表面に第１表面が接するゲート絶縁膜と、前記ゲート絶縁膜の前記第１表面に対向する第２表面に接するように設けられたゲート電極とで構成されるトランジスタユニットを複数備える炭化珪素半導体装置の製造方法であって、
(ａ)前記ゲート電極の形成領域および前記第２の半導体領域の形成領域の一部を少なくとも覆うように前記炭化珪素層の上部に層間絶縁膜を形成する工程と、
(ｂ)前記層間絶縁膜上に金属膜を形成する工程と、
(ｃ)前記金属膜をシリサイド化してシリサイド膜を形成する工程と、
(ｄ)前記シリサイド膜上に電極を形成する工程と、を備え、
前記工程(ａ)は、
隣接する前記トランジスタユニット間に渡るように前記層間絶縁膜を形成し、隣り合う前記トランジスタユニット間は開口部とする工程を含み、
前記工程(ｃ)は、
前記金属膜形成後の前記開口部の水平方向、奥行き方向および垂直方向の長さを、それぞれＬｘ、Ｌｙ、Ｌｚとし、水平方向、奥行き方向および垂直方向のモードナンバーを、それぞれｎｘ、ｎｙおよびｎｚとし、ｎｘ、ｎｙ＝０，１，２，３，・・・、ｎｚ＝０，１，３，５・・・とした場合に、
【数１】
2014041901.tif 000006
上記数式（１）でλｒとして表される共鳴波長の光を照射することで前記金属膜をシリサイド化する工程を含む、炭化珪素半導体装置の製造方法。
【請求項２】
第１導電型の炭化珪素層の上層部に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面内に設けられた第１導電型の第２の半導体領域と、前記第１、第２の半導体領域および前記炭化珪素層の表面に第１表面が接するゲート絶縁膜と、前記ゲート絶縁膜の前記第１表面に対向する第２表面に接するように設けられたゲート電極とで構成されるトランジスタユニットを複数備える炭化珪素半導体装置の製造方法であって、
(ａ)前記ゲート電極の形成領域および前記第２の半導体領域の形成領域の一部を少なくとも覆うように前記炭化珪素層の上部に層間絶縁膜を形成する工程と、
(ｂ)前記層間絶縁膜上に金属膜を形成する工程と、
(ｃ)前記金属膜をシリサイド化してシリサイド膜を形成する工程と、
(ｄ)前記シリサイド膜上に電極を形成する工程と、を備え、
前記工程(ａ)は、
隣接する前記トランジスタユニット間に渡るように前記層間絶縁膜を形成し、隣り合う前記トランジスタユニット間に開口部が周期的に繰り返して設けられる周期構造をなすように前記層間絶縁膜を形成する工程を含み、
前記工程(ｃ)は、前記開口部の周期構造の周期をＰとし、前記金属膜の比誘電率をεｍとし、ｍを整数とした場合に、
【数２】
2014041901.tif 000007
上記数式（２）でλｒとして表される共鳴波長の光を照射することで前記金属膜をシリサイド化する工程を含む、炭化珪素半導体装置の製造方法。
【請求項３】
前記工程(ｃ)は、
前記共鳴波長の光をフラッシュランプ光源から照射する工程を含む、請求項１または請求項２記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記工程(ｃ)は、
前記共鳴波長の光をレーザ光源から照射する工程を含む、請求項１または請求項２記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記炭化珪素層は、主面の面方位が（１１−２０）面であって、
前記ゲート絶縁膜が、前記炭化珪素層の前記主面に平行に形成される、請求項１または請求項２記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記炭化珪素層は、主面の面方位が（０００１）面または（０００−１）面であって、
前記ゲート電極は、前記炭化珪素層の前記主面に対して垂直方向に設けられたトレンチに導電体を充填したトレンチ型ゲート電極である、請求項１または請求項２記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記工程(ａ)は、前記開口部が周期的に繰り返して配置される周期構造をなすように前記層間絶縁膜を形成する工程を含み、
前記工程(ｃ)は、前記開口部の周期構造の周期をＰとし、前記金属膜の比誘電率をεｍとし、ｍを整数とした場合に、
【数３】
2014041901.tif 000008
上記数式（２）でλｒとして表される共鳴波長の光と、
上記数式（１）でλｒとして表される共鳴波長の光とで同じ波長の光を照射する工程を含む、請求項１記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関し、特に、ゲート絶縁膜を有する炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と同様に、熱酸化により二酸化珪素(ＳｉＯ２)膜を形成することができる。炭化珪素は優れた物性値を持ち、高耐圧、低損失なパワーデバイスの実現を可能にする。しかしながら、炭化珪素／二酸化珪素界面には伝導帯に近い多くの界面準位が存在する。この伝導帯に近い界面準位により、ＭＯＳＦＥＴ（MOS field effect transistor）のチャネル移動度はバルク中の電子移動度に比べて小さくなる。
【０００３】
しかし、ＳｉＣ−ＭＯＳＦＥＴのチャネル移動度は、二酸化珪素膜形成後に適切にウエット雰囲気中やＨ２雰囲気中でポストアニールすると向上することが知られている。とことが、特許文献１で開示されるように、メタルコンタクトプロセスの１０００℃前後の温度で、ＳｉＣ／ＳｉＯ２界面のＨやＯＨ基が脱離し、チャネル移動度が低下するという問題があり、特許文献１では、メタルコンタクトプロセスでのチャネル移動度の低下を防止するために、フォーミングガス（Ｈ２とＨｅ）雰囲気中でコンタクトアニールする方法を開示している。
【０００４】
特に、（１１−２０）面は、特許文献２に開示されるように、ウエット雰囲気中やＨ２雰囲気中でのポストアニールでチャネル移動度が２００ｃｍ２／Ｖｓ以上まで改善するが、その後に１０００℃前後のアニールを行うと、１０ｃｍ２／Ｖｓ未満まで低下することが知られている。なお、ミラー指数中のマイナス記号は、直後の数値の上にオーバーラインとして示される場合もあるが、本願ではマイナス記号で表す。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２４２７４４号公報
【特許文献２】特開２００８−２４４４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の図５によれば、フォーミングガス雰囲気中でのアニールを行う場合は、アニールを行わない場合に比べ、４Ｈ−ＳｉＣ（０００−１）面でのＭＯＳＦＥＴのチャネル移動度の低下が確認でき、特に低コンタクト抵抗が得られる９００℃以上のアニールでは、より大きく低下することが判る。
【０００７】
これは、ＳｉＣ／酸化膜界面の温度が上昇し、Ｈの脱離をフォーミングガスによるＨの終端反応で抑えきれていないことが原因と推察される。
【０００８】
また、特許文献２に開示されるように、チャネルが（１１−２０）面に形成されるＭＯＳＦＥＴでは、チャネル移動度の低下がさらに大きくなる。
【０００９】
本発明は上記のような問題点を解消するためになされたもので、ＳｉＣ−ＭＯＳＦＥＴのチャネル移動度の低下を抑制すると共に、低コンタクト抵抗のＳｉＣ−ＭＯＳＦＥＴを得ることができる炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る炭化珪素半導体装置の製造方法は、第１導電型の炭化珪素層の上層部に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面内に設けられた第１導電型の第２の半導体領域と、前記第１、第２の半導体領域および前記炭化珪素層の表面に第１表面が接するゲート絶縁膜と、前記ゲート絶縁膜の前記第１表面に対向する第２表面に接するように設けられたゲート電極とで構成されるトランジスタユニットを複数備える炭化珪素半導体装置の製造方法であって、前記ゲート電極の形成領域および前記第２の半導体領域の形成領域の一部を少なくとも覆うように前記炭化珪素層の上部に層間絶縁膜を形成する工程(ａ)と、前記層間絶縁膜上に金属膜《ＭＬ、ＭＬ２》を形成する工程(ｂ)と、前記金属膜をシリサイド化してシリサイド膜を形成する工程(ｃ)と、前記シリサイド膜上に電極を形成する工程(ｄ)とを備え、前記工程(ａ)は、隣接する前記トランジスタユニット間に渡るように前記層間絶縁膜を形成し、隣り合う前記トランジスタユニット間は開口部とする工程を含み、前記工程(ｃ)は、前記金属膜形成後の前記開口部の水平方向、奥行き方向および垂直方向の長さを、それぞれＬｘ、Ｌｙ、Ｌｚとし、水平方向、奥行き方向および垂直方向のモードナンバーを、それぞれｎｘ、ｎｙおよびｎｚとし、ｎｘ、ｎｙ＝０，１，２，３，・・・、ｎｚ＝０，１，３，５・・・とした場合に、
【００１１】
【数１】
2014041901.tif 000003
【００１２】
上記数式（１）でλｒとして表される共鳴波長の光を照射することで前記金属膜をシリサイド化する工程を含んでいる。
【発明の効果】
【００１３】
本発明に係る炭化珪素半導体装置の製造方法によれば、特定の波長の光を開口部の底面の金属膜に局所的に吸収させることができ、その場所で局所的に温度を上昇させることが可能となり、他の部分での温度上昇を抑制して、チャネル移動度が低下することを抑制でき、トランジスタのオン抵抗の低減を実現できる。
【図面の簡単な説明】
【００１４】
【図１】マイクロキャビティを模式的に示す斜視図である。
【図２】本発明に係る実施の形態の炭化珪素半導体装置の製造方法によって製造される縦型ＭＯＳＦＥＴの断面構造を示す図である。
【図３】縦型ＭＯＳＦＥＴを上方から見た場合の平面図である。
【図４】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図５】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図６】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図７】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図８】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図９】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図１０】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図１１】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図１２】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図１３】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図１４】本発明に係る実施の形態の炭化珪素半導体装置の製造方法を説明する断面図である。
【図１５】本発明に係る実施の形態の変形例を説明する図である。
【発明を実施するための形態】
【００１５】
＜本発明で使用する理論＞
実施の形態の説明に先立って、本発明で使用する理論について説明する。負誘電体である金属は、中赤外線〜遠赤外線の領域の波長の光はほとんど反射され、吸収率が小さい。すなわち、この波長領域の光では金属を温めることが困難である。
【００１６】
ところが、負誘電体である金属で、マイクロキャビティ（微小共振器）や周期構造を形成すると、特定の波長の光を局所的に吸収できるようになる。そして、局所的に吸収率が上がると、その場所で局所的に温度を上昇させることが可能となる。
【００１７】
そして、全面を加熱するよりも、局所的に加熱した方が、ＳｉＣを熱伝導する熱の総量も少なくなるので、ＳｉＣ／ＳｉＯ２界面の温度上昇を抑えることができ、チャネル移動度の低下を抑制でき、ＭＯＳＦＥＴのオン抵抗の低減を実現できる。そこで、マイクロキャビティおよび周期構造を用いた局所過熱について説明する。
（１）マイクロキャビティについて
図１はマイクロキャビティＣＶを模式的に示す斜視図である。図１に示すマイクロキャビティＣＶは、ｘ方向（水平方向）、ｙ方向（奥行き方向）、ｚ方向（垂直方向）の長さがそれぞれＬｘ、Ｌｙ、Ｌｚで表される開口部で構成される開放端直方体である。
【００１８】
ここで、マイクロキャビティＣＶ内での電磁波共鳴モードλｒは、以下の数式（１）で与えられる。
【００１９】
【数２】
2014041901.tif 000004
【００２０】
ここで、上記数式（１）において、ｎｘ、ｎｙ＝０，１，２，３，・・・およびｎｚ＝０，１，３，５・・・はそれぞれｘ、ｙ、ｚ方向のモードナンバーである。
【００２１】
なお、上記数式（１）は、S.Maruyama ,T.Kashiwa,H.Yugami and M.Esashi:Appl. Phys. Lett., 79(2001)1393.に開示されている。
【００２２】
また、マイクロキャビティがある部分で、特定波長の光（赤外光）を局在（吸収）させることができ、ない部分では吸収されない。そして、マイクロキャビティＣＶを規定する周囲の構造体の材質は完全導体を仮定しているが、赤外線波長を吸収する金属であっても良いことが、Journal of the Heat Transfer Sosiety of Japan Vol.50,No 210 2011.1の頁８−１１に開示されている。
（２）周期構造について
負誘電体の表面には局在して伝播する２次元光波が存在し、これを表面プラズモンポラリトンと呼ぶ。この表面プラズモンポラリトンが負誘電体表面に回折格子（グレーチング）等の周期構造を形成することによって、強い熱輻射が生じることが、「ナノオプティクス・ナノフォトニクスのすべて: ナノ光技術の基礎から実用まで」著者: 河田聡、出版社 Frontier Publishingの頁３０９−３１１に開示されている。
【００２３】
例えば、図１に示したようなマイクロキャビティを有する構造体が周期的に繰り返して配置される周期構造の場合、電磁波共鳴モードλｒは、以下の数式（２）で与えられる。
【００２４】
【数３】
2014041901.tif 000005
【００２５】
ここで、上記数式（２）において、εｍは金属の比誘電率、Ｐは周期構造の周期、ｍは整数である。
【００２６】
＜実施の形態＞
＜装置構成＞
以上説明したマイクロキャビティおよび周期構造による電磁波共鳴モードを用いた本発明に係る炭化珪素半導体装置の製造方法の実施の形態について以下に説明する。
【００２７】
図２は、本発明の実施の形態に係る炭化珪素半導体装置の製造方法によって製造される縦型ＭＯＳＦＥＴ（MOS field effect transistor）１００の断面構造を示す図である。
【００２８】
なお、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００２９】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００３０】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００３１】
図２に示すようにＭＯＳＦＥＴ１００は、第１の主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する第１導電型の炭化珪素基板１０の第１の主面上に、第１導電型の炭化珪素エピタキシャル層で構成されたドリフト層２０（炭化珪素層）が形成されている。そして、このドリフト層２０の上層部に、所定の深さで互いに間隔を開けて形成される第２導電型の２つのベース領域３０と、２つのベース領域３０のそれぞれの表面内に、ベース領域３０よりも浅く形成された第１導電型のソース領域４０と、２つのソース領域４０間に跨るように形成され、２つのソース領域４０、ベース領域３０およびドリフト層２０に接するゲート絶縁膜５０を備えている。
【００３２】
また、２つのソース領域４０上にはそれぞれソース電極７０が接するように形成され、ゲート絶縁膜５０上にはゲート電極６０が形成され、また、炭化珪素基板１０のドリフト層２０が形成された第１の主面とは反対側の第２の主面上にはドレイン電極８０が形成されている。なお、ゲート電極６０およびゲート絶縁膜５０は層間絶縁膜９０で覆われ、ゲート電極６０とソース電極７０とが電気的に分離されている。
【００３３】
なお、ドリフト層２０、ベース領域３０、ソース領域４０、ゲート絶縁膜５０およびゲート電極６０によってトランジスタユニットＴＵが構成され、複数のトランジスタユニットＴＵによってＭＯＳＦＥＴ１００が構成されている。
【００３４】
また、ゲート絶縁膜５０およびゲート電極６０は隣接するトランジスタユニットＴＵ間に渡るよう設けられ、層間絶縁膜９０はその上を覆っている。
【００３５】
ここで、ゲート電極６０は、ゲート絶縁膜５０上において、２つのベース領域３０およびドリフト層２の上方を覆うとともに、２つのソース領域４０のそれぞれの端縁部の上方にまで延在するように形成されている。なお、本実施の形態においては、第１導電型をｎ型、第２導電型をｐ型として説明する。
【００３６】
図３は、図２に示す状態の縦型ＭＯＳＦＥＴ１００を上方から見た場合の平面図の一例であり、図３に示すＡ−Ａ線での断面が図２に相当する。なお、図３においては便宜的にドリフト層２０の表面に矩形ループ状に露出するベース領域３０にハッチングを付しており、当該領域にチャネル領域ＣＨが形成されることとなる。また、ベース領域３０で囲まれるソース領域４０の上部にはソース電極７０が形成されるが、ソース電極７０は省略し破線で示している。また、ゲート絶縁膜５０およびゲート電極６０も省略している。
【００３７】
このような構成を有する縦型ＭＯＳＦＥＴ１００においては、ゲート電極６０に所定の電圧が印加されると、このゲート電極６０直下のベース領域３０の表面内に反転チャネル層が形成され、２つのソース領域４０とドリフト層２０との間に電荷の流れる経路が形成される。これをチャネル領域と呼称する。さらに、ドリフト層２０の上層部で、ドリフト層２０とソース領域４０との間のチャネル領域距離をチャネル長と呼称する。
【００３８】
縦型ＭＯＳＦＥＴ１００がｎチャネル型である場合、多数キャリアは電子であり、ソース領域４０からドリフト層２０へ流れ込む電子は、ドレイン電極８０に印加される電圧により形成される電界の作用を受けてドリフト層２０および炭化珪素基板１０を介してドレイン電極８０に到達する。従って、ゲート電極６０に電圧を印加して反転チャネル層を形成することで、ドレイン電極８０からソース電極７０に電流が流れることになる。
【００３９】
なお、図２に示す縦型ＭＯＳＦＥＴ１００においては、ｎチャネル型として説明するが、縦型ＭＯＳＦＥＴ１００がｐチャネル型である場合、多数キャリアが正孔の場合には、ドレイン電極８０から注入される正孔が、ドリフト層２０を介してベース領域３０に到達し、次いで、ゲート電極６０に所定の電圧が印加されることでベース領域３０表面内に形成された反転チャネル層を介してソース電極８０の電位に従ってソース領域４０に流れ込む。これにより、電流がドレイン電極８０からソース電極７０に流れることになる。
【００４０】
このような状態をオン状態と呼ぶ。オン状態のチャネル領域の抵抗を低下させることにより縦型ＭＯＳＦＥＴ１００のオン抵抗を低減できるが、チャネル領域の抵抗は、チャネル長が短くチャネル領域の電子の移動度が高いほど低くできる。
【００４１】
反対に、ゲート電極６０に閾値電圧以下の電圧が印加されると、チャネル領域に反転チャネルが形成されないため、ドレイン電極８０からソース電極７０に電流が流れない。この状態をオフ状態と呼ぶ。このとき、ドレイン電極８０に印加される電圧により、炭化珪素ドリフト層２０とベース領域３０との間のｐｎ接合から空乏層が伸びる。このｐｎ接合からベース領域３０側に向けて伸びた空乏層がソース領域４０に達するとパンチスルー破壊が発生する。しかし、本実施の形態においては、ベース領域３０の不純物濃度をパンチスルー破壊が発生しないように１×１０１７ｃｍ−３以上とし、かつ、イオン注入による炭化珪素結晶の品質低下を招かないように１×１０１９ｃｍ−３以下に設定している。
【００４２】
＜製造方法＞
次に、製造工程を順に示す図４〜図１４を用いて縦型ＭＯＳＦＥＴ１００の製造方法について説明する。
【００４３】
まず、図４に示す工程において、第１導電型の炭化珪素基板１０上に、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法を用いたエピタキシャル結晶成長により第１導電型の炭化珪素エピタキシャル層を形成してドリフト層２とする。
【００４４】
炭化珪素基板１の面方位としては（０００１）面の基板を用いることができる。また、この炭化珪素基板１のポリタイプとしては、４Ｈを用いることができる。
【００４５】
また、ドリフト層２の厚さは、５〜５０μｍ程度であれば良く、不純物濃度は１×１０１５〜１×１０１７ｃｍ−３程度であれば良い。
【００４６】
次に、図５に示す工程において、ドリフト層２上に、後にベース領域３０となる領域が露出するように開口部を有するマスクＲＭ１を、写真製版技術を用いて形成する。このマスクＲＭ１は、レジスト材、二酸化珪素および窒化珪素を単独で、あるいは組み合わせて構成され、不純物注入阻止マスクとして使用される。
【００４７】
マスクＲＭ１の形成後、マスクＲＭ１の上方から第２導電型の不純物をイオン注入し、一対のベース領域３０を形成する。
【００４８】
ここで、縦型ＭＯＳＦＥＴ１００をｎチャネル型とする場合、ベース領域３０に導入される第２導電型の不純物としては、アルミニウム（Ａｌ）またはボロン（Ｂ）が使用可能であり、またｐチャネル型とする場合は、第２導電型の不純物として、リン（Ｐ）または窒素（Ｎ）を使用可能である。
【００４９】
ベース領域３０の深さは、ドリフト層２の厚さを超えないことが要求され、その深さとしては、例えば０．５〜３μｍとする。
【００５０】
また、ベース領域３０の第２導電型の不純物濃度は、ドリフト層２における第１導電型の不純物濃度を超える濃度に設定し、例えば１×１０１７〜１×１０１９ｃｍ−３とする。
【００５１】
次に、マスクＲＭ１を除去した後、図６に示す工程において、後にソース領域４０となるベース領域３０の一部領域が露出するように開口部を有するマスクＲＭ２を、写真製版技術を用いて形成する。このマスクＲＭ２は、レジスト材、二酸化珪素および窒化珪素を単独で、あるいは組み合わせて構成され、不純物注入阻止マスクとして使用される。
【００５２】
マスクＲＭ２の形成後、マスクＲＭ２の上方から第１導電型の不純物をイオン注入し、２つのベース領域３０のそれぞれの表面内にソース領域４０を形成する。
【００５３】
ここで、縦型ＭＯＳＦＥＴ１００をｎチャネル型とする場合、ソース領域４０に導入される第１導電型の不純物としては、窒素（Ｎ）またはリン（Ｐ）などを使用することができ、また、ｐチャネル型とする場合は、ボロン（Ｂ）またはアルミニウム（Ａｌ）などを使用することができる。
【００５４】
ソース領域４０の深さは、ベース領域３０の深さよりも浅く設定され、ソース領域４０の第１導電型の不純物濃度は、例えば１×１０１８〜１×１０２１ｃｍ−３としベース領域３０のｐ型不純物濃度を超えるものとする。
【００５５】
次に、マスクＲＭ２を除去した後、熱処理装置を用いて、例えばアルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で１３００〜１９００℃の高温条件下で、例えば３０秒〜１時間程度熱処理（アニール）を行うことにより、イオン注入された不純物の電気的な活性化を行う。
【００５６】
次に、図７に示す工程において、炭化珪素基板１０全体を、例えば水（Ｈ２Ｏ）を含んだ水蒸気雰囲気中で加熱することにより炭化珪素基板１０表面を熱酸化する。これにより、ソース領域４０、ベース領域３０を含むドリフト層２０の表面に、平均厚さが４０〜１００ｎｍの二酸化珪素膜５１を形成する。
【００５７】
次に、二酸化珪素膜５１上にゲート電極を構成するゲート電極用膜（図示せず）を成膜し、次いで、ゲート電極用膜上に、ゲート電極をパターニングするためのマスク（図示せず）を写真製版技術を用いて形成する。このマスクは、ゲート電極の平面形状に合わせてパターニングされ、断面形状としては、２つのベース領域３０およびその間のドリフト層２０の上方を覆うとともに、２つのソース領域４０のそれぞれの端縁部の上方にまで延在するようにパターニングされる。
【００５８】
なお、ゲート電極用膜の材質としては、ｎ型またはｐ型の多結晶珪素（ポリシリコン）であっても良く、ｎ型またはｐ型の多結晶炭化珪素であっても良く、また、アルミニウム、チタニウム、モリブデン、タンタル、ニオブおよびタングステンなどの低抵抗高融点金属であっても良く、また、低抵抗高融点金属の窒化物を用いても良い。
【００５９】
そして、上記マスクをエッチングマスクとしてゲート電極用膜の不要部分をエッチングにより除去して図８に示すゲート電極６０を形成する。このエッチング方法は、ゲート電極用膜の材質に応じて適宜に選択されるが、下地となる二酸化珪素膜５１とのエッチング選択比が得られるエッチング方法を使用する。
【００６０】
その後、図９に示す工程において、ＣＶＤ法を用いて、二酸化珪素膜５１上を覆うように、例えばＣＶＤ法を用いて厚さ１．０〜３．０μｍの二酸化珪素膜９１を形成する。
【００６１】
その後、図１０に示す工程において、二酸化珪素膜９１上に後にソース電極４０を形成する領域が開口部となったマスク（図示せず）を写真製版技術を用いて形成する。そして、上記マスクをエッチングマスクとして二酸化珪素膜９１および二酸化珪素膜５１の不要部分をウエットエッチングまたはドライエッチングにより除去して、層間絶縁膜９０およびゲート絶縁膜５０を形成する。
【００６２】
次に、図１１に示す工程において、層間絶縁膜９０を含む炭化珪素基板１０の全面に、Ｎｉ、Ｔｉ、Ｃｏなどの金属シリサイドを形成可能な金属膜ＭＬ１を、スパッタリング法あるいは蒸着法により１０ｎｍ〜１μｍの厚さに成膜する。なお、図１１では、隣り合うトランジスタユニットＴＵを示しており、隣り合うトランジスタユニットＴＵ間には層間絶縁膜９０は形成されておらず、開口部ＯＰとなっている。
【００６３】
そして、成膜後のコンタクト開口部ＯＰの寸法は、図１に示したマイクロキャビティＣＶの寸法に対応させ、ｘ方向（水平方向）、ｙ方向（奥行き方向）、ｚ方向（垂直方向）の長さをそれぞれＬｘ、Ｌｙ、Ｌｚとする。図１１においては、コンタクト開口部ＯＰのｘ方向の長さＬｘ、コンタクト開口部ＯＰのｚ方向の長さがＬｚを示している。なお、平面構成を示す図３においては、ＬｘおよびＬｙを示している。
【００６４】
このように構成することで、数式（１）で電磁波共鳴モードλｒとして表される共鳴波長を得ることができ、共鳴波長に相当する波長（金赤外〜遠赤外）のフラッシュランプ光源もしくはレーザ光源を金属膜ＭＬ１の表面に照射して金属膜ＭＬ１をシリサイド化して金属シリサイド膜を形成する。
【００６５】
なお、フラッシュランプ光源を用いる場合は、広範囲に渡って同時に光を照射することで時間短縮ができる。
【００６６】
また、レーザ光源を用いる場合は、コンタクト開口部のみを照射することで時間短縮ができる。
【００６７】
例えば、Ｌｘ＝５．０μｍ、Ｌｙ＝５．０μｍ、Ｌｚ＝１．０μｍとした場合、（ｎｘ，ｎｙ，ｎｚ）＝（１，０，１），（０，１，１），（１，１，１）の場合、波長λｒはそれぞれ３．７１μｍ、３．７１μｍ、３．４８μｍとなる。
【００６８】
なお、これらの値は一例であり、フラッシュランプ光源やレーザ光源としてより実現可能な波長となるようにマイクロキャビティ、すなわちコンタクト開口部ＯＰの寸法を設定すれば良い。
【００６９】
また、コンタクト開口部ＯＰの実際の仕上がり寸法は理想的な直方体にならない可能性があり、寸法のばらつきが発生するが、設計によって共鳴波長のズレを抑えこむことは可能で、フラッシュランプ光源や可変レーザだけでなく、単一波長レーザも使用可能である。
【００７０】
また、上記ではマイクロキャビティが直方体の例を示したが、マイクロマイクロキャビティの共振器の原理が成立さえすれば良いので、円柱や六角柱でも適用可能である。また平面視形状がストライプ状でも適用可能である。
【００７１】
このように、マイクロキャビティを用いることで、特定の波長の光を局所的に吸収させることができ、その場所で局所的に温度を上昇させることが可能となり、ＳｉＣ／ＳｉＯ２界面の温度上昇を抑制して、チャネル移動度が低下することを抑制でき、ＭＯＳＦＥＴのオン抵抗の低減を実現できる。なお、図１１の例では、コンタクト開口部ＯＰの底面部と側面部の金属膜ＭＬ１の温度が局所的に上昇することとなる。
【００７２】
また、図１２に示すように、コンタクト開口部ＯＰが周期Ｐｘで繰り返して配設される周期構造においては、数式（２）で電磁波共鳴モードλｒとして表される共鳴波長を得ることができ、共鳴波長に相当する波長のフラッシュランプ光源もしくはレーザ光源を金属膜ＭＬ１の表面に照射して金属膜ＭＬ１をシリサイド化しても良い。
【００７３】
ここで、平面構成を示す図３においては、ｘ方向の周期Ｐｘと、ｙ方向の周期Ｐｙを表しており、両周期を同じとすることで、ｘ方向でもｙ方向でも同じ共鳴波長を得ることができる。
【００７４】
例えば、周期が１０μｍで、金属膜ＭＬ１がＮｉ膜の場合、斜め３０度から光源を入射し、ｍ＝１、［Ｅｍ／（１＋Ｅｍ）］１／２＝０．９となり、λｒ＝４μｍとなる。
【００７５】
このように、周期構造を用いることで、特定の波長の光を局所的に吸収させることができ、その場所で局所的に温度を上昇させることが可能となり、ＳｉＣ／ＳｉＯ２界面の温度上昇を抑制して、チャネル移動度が低下することを抑制でき、ＭＯＳＦＥＴのオン抵抗の低減を実現できる。なお、図１２の例では、コンタクト開口部ＯＰの底面部と側面部の金属膜ＭＬ１の温度が局所的に上昇することとなる。
【００７６】
なお、マイクロキャビティを用いる構成と周期構造を用いる構成とを併用しても良い。その場合、両者で同じ共鳴波長が得られるように構成すれば、より効率的に局所的に温度を上昇させることが可能となる。
【００７７】
次に、図１３に示す工程において、金属膜ＭＬ１と金属シリサイドを形成しない部分（二酸化珪素膜上など）の金属膜ＭＬ１を除去することで、コンタクト開口部ＯＰの底面部にシリサイド膜ＳＳが残った構成を得る。なお、図１３では炭化珪素基板１０の第２の主面にもシリサイド膜ＳＳが残った構成となっているが、図１１や図１２で示す工程において、炭化珪素基板１０の第２の主面に金属膜ＭＬ１を形成しない場合には、第２の主面にはシリサイド膜ＳＳは形成されない。
【００７８】
次に、図１４に示す工程において、層間絶縁膜９０が形成された側の炭化珪素基板１０の主面上に層間絶縁膜９０上を含めて金属膜ＭＬ２を形成することで、シリサイド膜ＳＳと金属膜ＭＬ２とで構成されるソース電極７０を形成する。
【００７９】
また、この後、炭化珪素基板１０の第２の主面にも金属膜（図示せず）を形成することで、シリサイド膜ＳＳと金属膜（図示せず）とで構成されるドレイン電極８０を形成することで、図２に示した縦型ＭＯＳＦＥＴ１００が完成する。
【００８０】
なお、ソース電極４の材料には、アルミニウム、ニッケル、チタニウムおよび金、またはこれらの複合物を用いることができ、その形成方法としては、スパッタリング法あるいはＭＯＣＶＤ（metal-organic CVD）法などを用いることができる。
【００８１】
なお、金属膜ＭＬ２の材料には、アルミニウム、ニッケル、チタニウムおよび金、またはこれらの複合物を用いることができ、その形成方法としては、スパッタリング法あるいはＭＯＣＶＤ法などを用いることができる。これは、ドレイン電極８０を構成する図示されない金属膜でも同じである。
【００８２】
＜変形例１＞
以上の説明においては、炭化珪素基板１０の第１の主面の面方位が（０００１）面の場合について言及したが、（０００−１）面、（１１−２０）面、（０３３８）面など他の面方位の基板でも同様の効果が得られる。特に（１１−２０）面の基板は、チャネル移動度の低下を抑制することで、オン抵抗の低減に寄与する割合が大きいので好適である。
【００８３】
また、ポリタイプは４Ｈに限定されず、３Ｃや６Ｈなど何でも良い。
【００８４】
＜変形例２＞
以上の説明においては、本発明を用いて縦型ＭＯＳＦＥＴを製造する例を示したが、本発明の適用は縦型ＭＯＳＦＥＴに限定されるものではなく、トレンチ型ＭＯＳＦＥＴやＳＪ（Super Junction）−ＭＯＳＦＥＴに適用しても良い。また、ＭＯＳＦＥＴに限定されずゲート電極を有するデバイスであれば、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）にも適用可能である。
【００８５】
特に、（０００１）面や（０００−１）面を第１の主面とする基板を使用したトレンチ型ＭＯＳＦＥＴは、チャネルが（１１−２０）面に形成されるので、チャネル移動度の低下を抑制することで、オン抵抗の低減に寄与する割合が大きいので好適である。
【００８６】
ここで、図１５に本発明をトレンチ型ＭＯＳＦＥＴに適用した場合の一例を示す。図１５は、図１１または図１２に示した工程に対応する図である。
【００８７】
図１５に示すようにトレンチ型ＭＯＳＦＥＴは、第１の主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する第１導電型の炭化珪素基板１０１の第１の主面上に、第１導電型の炭化珪素エピタキシャル層で構成されたドリフト層２０１が形成されている。そして、このドリフト層２０１の上層部に、所定の深さの第２導電型のベース領域３０１がポリシリコン等の導電体をトレンチ内部に埋め込んで構成されるトレンチ型ゲート電極６０１で複数に区切られるように形成され、複数のベース領域３０１のそれぞれの表面内に、ベース領域３０１よりも浅く形成された２つの第１導電型のソース領域４０１が互いに間隔を開けて形成されている。
【００８８】
トレンチ型ゲート電極６０１は、ベース領域３０１の最表面から、ドリフト層２０１内に達する深さまで延在し、その表面にゲート絶縁膜５０１が形成されている。そして、トレンチ型ゲート電極６０１の両側面には、ゲート絶縁膜５０１にソース領域４０１が接触するように形成されている。
【００８９】
そして、トレンチ型ゲート電極６０１と、その両側面のソース領域４０１の上部を覆うように層間絶縁膜９０１が形成されている。層間絶縁膜９０１は、ソース領域４０１の上部の全てを覆うのではなく、トレンチ型ゲート電極６０１の近傍の部分を覆っており、隣り合うソース領域４０１間には層間絶縁膜９０１は形成されておらず、開口部となっており、これがコンタクト開口部ＯＰ１となる。
【００９０】
そして、このコンタクト開口部ＯＰ１および層間絶縁膜９０１を含む炭化珪素基板１０１の全面に、Ｎｉ、Ｔｉ、Ｃｏなどの金属シリサイドを形成可能な金属膜ＭＬ２を、スパッタリング法あるいは蒸着法により１０ｎｍ〜１μｍの厚さに成膜する。
【００９１】
このとき、成膜後のコンタクト開口部ＯＰ１の寸法は、図１に示したマイクロキャビティＣＶの寸法に対応させ、ｘ方向（水平方向）、ｙ方向（奥行き方向）、ｚ方向（垂直方向）の長さをそれぞれＬｘ、Ｌｙ、Ｌｚとすると、図１５においては、コンタクト開口部ＯＰのｘ方向の長さがＬｘ、コンタクト開口部ＯＰのｚ方向の長さがＬｚとなるように形成する。
【００９２】
また、図１５においては、コンタクト開口部ＯＰ１が周期Ｐｘで繰り返して配設される周期構造であることも併せて示している。
【００９３】
このようにトレンチ型ＭＯＳＦＥＴにおいても本発明に係る製造方法を適用することが可能である。
【００９４】
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００９５】
１０，１０１  炭化珪素基板、２０，２０１  ドリフト層、３０，３０１  ベース領域、４０，４０１  ソース領域、５０，５０１  ゲート絶縁膜、６０，６０１  ゲート電極、７０，７０１  ソース電極、８０，８０１  ドレイン電極、９０，９０１  層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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