(57)【要約】【課題】素子内部で複数の行の信号の重み付け加算を可能にし、その重みを変えられるようにする。【解決手段】固体撮像素子４は、複数の画素ＰＸの列毎に設けられ対応する列の画素ＰＸからの信号を受け取る複数の垂直信号線２７と、前記複数の画素ＰＸのｐ個（ｐは２以上の整数）の行について、前記行毎に、当該行の画素ＰＸから前記複数の垂直信号線２７を経由した信号又はそれらに基づく信号を保持する保持部３０と、前記ｐ個の行について前記行毎に前記保持部に保持された前記信号を、２種類以上に切り替え得る重みで重み付け加算する加算回路３１と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
２次元状に配置された複数の画素を有する画素部と、
前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、
前記複数の画素のｐ個（ｐは２以上の整数）の行について、前記行毎に、当該行の画素から前記複数の垂直信号線を経由した信号又はそれらに基づく信号を保持する保持部と、
前記ｐ個の行について前記行毎に前記保持部に保持された前記信号を、２種類以上に切り替え得る重みで重み付け加算する加算回路と、
を備えたことを特徴とする固体撮像素子。
【請求項２】
前記加算回路は、制御信号に応じて、前記ｐ個の行について前記行毎に前記保持部に保持された前記信号を加算する加算モードと、前記ｐ個の行のうちの１つの行について前記保持部に保持された前記信号を出力する非加算モードとを切り替え得るように構成されたことを特徴とする請求項１記載の固体撮像素子。
【請求項３】
前記保持部は、前記複数の垂直信号線を経由した信号又はそれらに基づく信号のうちの光信号と暗信号とを別々に保持し、
前記加算回路は、前記ｐ個の行について前記行毎に前記保持部に保持された前記信号を加算する際に、前記光信号と前記暗信号とを別々に加算する、
ことを特徴とする請求項１又は２記載の固体撮像素子。
【請求項４】
複数の信号がそれぞれ入力される複数の入力部と、
前記複数の入力部と１対１に対応する複数の中間接続点と、
１つの出力側接続点と、
前記複数の入力部と前記複数の中間接続点との間をそれぞれオンオフする複数の入力側スイッチと、
前記複数の中間接続点と前記１つの出力側接続点との間をそれぞれオンオフする複数の出力側スイッチと、
前記複数の中間接続点と基準電位との間にそれぞれ容量部を形成するとともに、制御信号に応じて前記容量部の容量値の比率が２種類以上に切り替わるように前記容量部を形成する容量形成部と、
を備えたことを特徴とする加算回路。
【請求項５】
前記２種類以上の比率のいずれに切り替えた状態においても、前記複数の中間接続点と前記基準電位との間にそれぞれ形成される容量部の容量値の合計が同一であることを特徴とする請求項４記載の加算回路。
【請求項６】
前記容量形成部は、制御信号に応じて、前記複数の中間接続点と前記基準電位との間にそれぞれ容量部を形成する第１の容量形成状態と、前記複数の中間接続点のうちの１つの中間接続点のみと前記基準電位との間に容量部を形成する第２の容量形成状態とを、切り替えることを特徴とする請求項４又は５記載の加算回路。
【請求項７】
前記第１の容量形成状態において前記複数の中間接続点と前記基準電位との間にそれぞれ形成される容量部の容量値の合計と、前記第２の容量形成状態において前記複数の中間接続点のうちの１つの中間接続点のみと前記基準電位との間に形成される容量部の容量値とが、同一であることを特徴とする請求項６記載の加算回路。
【請求項８】
出力側バッファを備え、前記出力側バッファの入力部が前記１つの出力側接続点に接続されたことを特徴とする請求項４乃至７のいずれかに記載の加算回路。
【請求項９】
前記加算回路が請求項４乃至８のいずれかに記載の加算回路であることを特徴とする請求項１乃至３のいずれかに記載の固体撮像素子。
【請求項１０】
前記加算回路は、前記複数の中間接続点、前記複数の入力側スイッチ、前記複数の出力側スイッチ及び前記容量形成部の組を、光信号用及び暗信号用に２組有することを特徴とする請求項９記載の固体撮像素子。
【請求項１１】
前記保持部は、縦続接続されたｑ段（ｑはｐ以上の整数）の個別保持回路を有し、
前記ｑ段の個別保持回路のうちの１段目の個別保持回路には、前記画素部から最新に読み出された行の信号が保持され、
前記ｑ段の個別保持回路のうちのｋ段目（ｋは２からｑまでの整数）の個別保持回路には、ｋ−１行前の行の信号が保持され、
前記加算回路は、前記ｑ段の個別保持回路のうちのｐ個の個別保持回路に保持されている行の信号を加算する、
ことを特徴とする請求項１乃至３並びに９及び１０のいずれかに記載の固体撮像素子。
【請求項１２】
前記１段目の個別保持回路は、入力部、出力部、第１乃至第４のスイッチ、第１及び第２の容量部並びに第１のバッファを有し、
前記１段目の個別保持回路の前記入力部と前記第１のバッファの入力部との間に、前記第１のスイッチ及び前記第２のスイッチが直列に接続され、
前記第１のスイッチと前記第２のスイッチとの接続点と基準電位との間に、前記第１の容量部が接続され、
前記１段目の個別保持回路の前記入力部と前記第１のバッファの前記入力部との間に、前記第３のスイッチ及び前記第４のスイッチが直列に接続され、
前記第３のスイッチと前記第４のスイッチとの接続点と前記基準電位との間に、前記第２の容量部が接続され、
前記１段目の個別保持回路の前記出力部は、前記第１のバッファの出力部であり、
前記ｋ段目の個別保持回路は、入力部、出力部、第５乃至第１２のスイッチ、第３乃至第６の容量部並びに第２及び第３のバッファを有し、
前記ｋ段目の個別保持回路の前記入力部と前記第２のバッファの入力部との間に、前記第５のスイッチ及び前記第６のスイッチが直列に接続され、
前記第５のスイッチと前記第６のスイッチとの接続点と前記基準電位との間に、前記第３の容量部が接続され、
前記ｋ段目の個別保持回路の前記入力部と前記第２のバッファの前記入力部との間に、前記第７のスイッチ及び前記第８のスイッチが直列に接続され、
前記第７のスイッチと前記第８のスイッチとの接続点と前記基準電位との間に、前記第４の容量部が接続され、
前記第２のバッファの出力部と前記第３のバッファの入力部との間に、前記第９のスイッチ及び前記第１０のスイッチが直列に接続され、
前記第９のスイッチと前記第１０のスイッチとの接続点と前記基準電位との間に、前記第５の容量部が接続され、
前記第２のバッファの出力部と前記第３のバッファの前記入力部との間に、前記第１１のスイッチ及び前記第１２のスイッチが直列に接続され、
前記第１１のスイッチと前記第１２のスイッチとの接続点と前記基準電位との間に、前記第６の容量部が接続され、
前記ｋ段目の個別保持回路の前記出力部は、前記第３のバッファの出力部である、
ことを特徴とする請求項１１記載の固体撮像素子。
【請求項１３】
前記１段目の個別保持回路は、入力部、出力部、第１乃至第４のスイッチ、第１及び第２の容量部並びに第１のバッファを有し、
前記１段目の個別保持回路の前記入力部と前記第１のバッファの入力部との間に、前記第１のスイッチ及び前記第２のスイッチが直列に接続され、
前記第１のスイッチと前記第２のスイッチとの接続点と基準電位との間に、前記第１の容量部が接続され、
前記１段目の個別保持回路の前記入力部と前記第１のバッファの前記入力部との間に、前記第３のスイッチ及び前記第４のスイッチが直列に接続され、
前記第３のスイッチと前記第４のスイッチとの接続点と前記基準電位との間に、前記第２の容量部が接続され、
前記１段目の個別保持回路の前記出力部は、前記第１のバッファの出力部であり、
前記ｋ段目の個別保持回路は、入力部、出力部、第５乃至第８のスイッチ、第３及び第４の容量部並びに第２のバッファを有し、
前記ｋ段目の個別保持回路の前記入力部と前記第２のバッファの入力部との間に、前記第５のスイッチ及び前記第６のスイッチが直列に接続され、
前記第５のスイッチと前記第６のスイッチとの接続点と前記基準電位との間に、前記第３の容量部が接続され、
前記ｋ段目の個別保持回路の前記入力部と前記第２のバッファの前記入力部との間に、前記第７のスイッチ及び前記第８のスイッチが直列に接続され、
前記第７のスイッチと前記第８のスイッチとの接続点と前記基準電位との間に、前記第４の容量部が接続され、
前記ｋ段目の個別保持回路の前記出力部は、前記第２のバッファの出力部である、
ことを特徴とする請求項１１記載の固体撮像素子。
【請求項１４】
前記１段目の個別保持回路は、入力部、第１及び第２の出力部、第１及び第２のスイッチ、第１及び第２の容量部並びに第１及び第２のバッファを有し、
前記１段目の個別保持回路の前記入力部と前記第１のバッファの入力部との間に、前記第１のスイッチが接続され、
前記第１のスイッチと前記第１のバッファの前記入力部との接続点と基準電位との間に、前記第１の容量部が接続され、
前記１段目の個別保持回路の前記第１の出力部は、前記第１のバッファの出力部であり、
前記１段目の個別保持回路の前記入力部と前記第２のバッファの入力部との間に、前記第２のスイッチが接続され、
前記第２のスイッチと前記第２のバッファの前記入力部との接続点と前記基準電位との間に、前記第２の容量部が接続され、
前記１段目の個別保持回路の前記第２の出力部は、前記第２のバッファの出力部であり、
前記ｋ段目の個別保持回路は、第１及び第２の入力部、第１及び第２の出力部、第３及び第４のスイッチ、第３及び第４の容量部並びに第３及び第４のバッファを有し、
前記ｋ段目の個別保持回路の前記第１の入力部と前記第３のバッファの入力部との間に、前記第３のスイッチが接続され、
前記第３のスイッチと前記第３のバッファの前記入力部との接続点と前記基準電位との間に、前記第３の容量部が接続され、
前記ｋ段目の個別保持回路の前記第１の出力部は、前記第３のバッファの出力部であり、
前記ｋ段目の個別保持回路の前記第２の入力部と前記第４のバッファの入力部との間に、前記第４のスイッチが接続され、
前記第４のスイッチと前記第４のバッファの前記入力部との接続点と前記基準電位との間に、前記第４の容量部が接続され、
前記ｋ段目の個別保持回路の前記第２の出力部は、前記第４のバッファの出力部である、
ことを特徴とする請求項１１記載の固体撮像素子。
【請求項１５】
前記複数の画素の各々に対応して設けられ２行２列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、
前記ｐ個の行は、１行置きの行である、
ことを特徴とする請求項１乃至３並びに９乃至１４のいずれかに記載の固体撮像素子。
【請求項１６】
請求項１乃至３並びに９乃至１５のいずれかに記載の固体撮像素子と、
ＩＳＯ感度の設定値に応じて前記重みを制御する制御部と、
を備えたことを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子、これを用いた撮像装置、及び、前記固体撮像素子等において用いることができる加算回路に関するものである。
【背景技術】
【０００２】
下記特許文献１には、複数の画素であって少なくとも２つの画素がそれぞれ（ａ）フォトディテクタ、（ｂ）フローティング容量部をなす電荷電圧変換領域及び（ｃ）増幅器への入力部を含む複数の画素と、前記電荷電圧変換領域同士を選択的に接続する連結スイッチとを備えた固体撮像素子が開示されている。
【０００３】
この従来の固体撮像素子によれば、前記連結スイッチをオンすることで、前記少なくとも２つの画素のフォトディテクタの電荷を混合して読み出す画素混合（電荷ドメインビニング）を行うことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００８−５４６３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の固体撮像素子では、素子内部において、複数の行のの信号の加算に相当する画素混合を行うことができるものの、その重みを変えることができなかった。
【０００６】
本発明は、このような事情に鑑みてなされたもので、素子内部において複数の行の信号の重み付け加算を行うことができるとともにその重みを変えることができる固体撮像素子、これを用いた撮像装置、及び、前記固体撮像素子等において用いることができる加算回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、２次元状に配置された複数の画素を有する画素部と、前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、前記複数の画素のｐ個（ｐは２以上の整数）の行について、前記行毎に、当該行の画素から前記複数の垂直信号線を経由した信号又はそれらに基づく信号を保持する保持部と、前記ｐ個の行について前記行毎に前記保持部に保持された前記信号を、２種類以上に切り替え得る重みで重み付け加算する加算回路と、を備えたものである。
【０００８】
第２の態様による固体撮像素子は、前記第１の態様において、前記加算回路は、制御信号に応じて、前記ｐ個の行について前記行毎に前記保持部に保持された前記信号を加算する加算モードと、前記ｐ個の行のうちの１つの行について前記保持部に保持された前記信号を出力する非加算モードとを切り替え得るように構成されたものである。
【０００９】
第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記保持部は、前記複数の垂直信号線を経由した信号又はそれらに基づく信号のうちの光信号と暗信号とを別々に保持し、前記加算回路は、前記ｐ個の行について前記行毎に前記保持部に保持された前記信号を加算する際に、前記光信号と前記暗信号とを別々に加算するものである。
【００１０】
第４の態様による加算回路は、複数の信号がそれぞれ入力される複数の入力部と、前記複数の入力部と１対１に対応する複数の中間接続点と、１つの出力側接続点と、前記複数の入力部と前記複数の中間接続点との間をそれぞれオンオフする複数の入力側スイッチと、前記複数の中間接続点と前記１つの出力側接続点との間をそれぞれオンオフする複数の出力側スイッチと、前記複数の中間接続点と基準電位との間にそれぞれ容量部を形成するとともに、制御信号に応じて前記容量部の容量値の比率が２種類以上に切り替わるように前記容量部を形成する容量形成部と、を備えものである。
【００１１】
第５の態様による加算回路は、前記第４の態様において、前記２種類以上の比率のいずれに切り替えた状態においても、前記複数の中間接続点と前記基準電位との間にそれぞれ形成される容量部の容量値の合計が同一であるものである。
【００１２】
第６の態様による加算回路は、前記第４又は第５の態様において、前記容量形成部は、制御信号に応じて、前記複数の中間接続点と前記基準電位との間にそれぞれ容量部を形成する第１の容量形成状態と、前記複数の中間接続点のうちの１つの中間接続点のみと前記基準電位との間に容量部を形成する第２の容量形成状態とを、切り替えるものである。
【００１３】
第７の態様による加算回路は、前記第６の態様において、前記第１の容量形成状態において前記複数の中間接続点と前記基準電位との間にそれぞれ形成される容量部の容量値の合計と、前記第２の容量形成状態において前記複数の中間接続点のうちの１つの中間接続点のみと前記基準電位との間に形成される容量部の容量値とが、同一であるものである。
【００１４】
第８の態様による加算回路は、前記第４乃至第７のいずれかの態様において、出力側バッファを備え、前記出力側バッファの入力部が前記１つの出力側接続点に接続されたものである。
【００１５】
第９の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様において、前記加算回路が前記第４乃至第８のいずれかの態様による加算回路であるものである。
【００１６】
第１０の態様による固体撮像素子は、前記第９の態様において、前記加算回路は、前記複数の中間接続点、前記複数の入力側スイッチ、前記複数の出力側スイッチ及び前記容量形成部の組を、光信号用及び暗信号用に２組有するものである。
【００１７】
第１１の態様による固体撮像素子は、前記第１乃至第３並びに前記第９及び前記第１０のいずれかの態様において、前記保持部は、縦続接続されたｑ段（ｑはｐ以上の整数）の個別保持回路を有し、前記ｑ段の個別保持回路のうちの１段目の個別保持回路には、前記画素部から最新に読み出された行の信号が保持され、前記ｑ段の個別保持回路のうちのｋ段目（ｋは２からｑまでの整数）の個別保持回路には、ｋ−１行前の行の信号が保持され、前記加算回路は、前記ｑ段の個別保持回路のうちのｐ個の個別保持回路に保持されている行の信号を加算するものである。
【００１８】
第１２の態様による固体撮像素子は、前記第１１の態様において、前記１段目の個別保持回路は、入力部、出力部、第１乃至第４のスイッチ、第１及び第２の容量部並びに第１のバッファを有し、前記１段目の個別保持回路の前記入力部と前記第１のバッファの入力部との間に、前記第１のスイッチ及び前記第２のスイッチが直列に接続され、前記第１のスイッチと前記第２のスイッチとの接続点と基準電位との間に、前記第１の容量部が接続され、前記１段目の個別保持回路の前記入力部と前記第１のバッファの前記入力部との間に、前記第３のスイッチ及び前記第４のスイッチが直列に接続され、前記第３のスイッチと前記第４のスイッチとの接続点と前記基準電位との間に、前記第２の容量部が接続され、前記１段目の個別保持回路の前記出力部は、前記第１のバッファの出力部であり、前記ｋ段目の個別保持回路は、入力部、出力部、第５乃至第１２のスイッチ、第３乃至第６の容量部並びに第２及び第３のバッファを有し、前記ｋ段目の個別保持回路の前記入力部と前記第２のバッファの入力部との間に、前記第５のスイッチ及び前記第６のスイッチが直列に接続され、前記第５のスイッチと前記第６のスイッチとの接続点と前記基準電位との間に、前記第３の容量部が接続され、前記ｋ段目の個別保持回路の前記入力部と前記第２のバッファの前記入力部との間に、前記第７のスイッチ及び前記第８のスイッチが直列に接続され、前記第７のスイッチと前記第８のスイッチとの接続点と前記基準電位との間に、前記第４の容量部が接続され、前記第２のバッファの出力部と前記第３のバッファの入力部との間に、前記第９のスイッチ及び前記第１０のスイッチが直列に接続され、前記第９のスイッチと前記第１０のスイッチとの接続点と前記基準電位との間に、前記第５の容量部が接続され、前記第２のバッファの出力部と前記第３のバッファの前記入力部との間に、前記第１１のスイッチ及び前記第１２のスイッチが直列に接続され、前記第１１のスイッチと前記第１２のスイッチとの接続点と前記基準電位との間に、前記第６の容量部が接続され、前記ｋ段目の個別保持回路の前記出力部は、前記第３のバッファの出力部であるものである。
【００１９】
第１３の態様による固体撮像素子は、前記第１１の態様において、前記１段目の個別保持回路は、入力部、出力部、第１乃至第４のスイッチ、第１及び第２の容量部並びに第１のバッファを有し、前記１段目の個別保持回路の前記入力部と前記第１のバッファの入力部との間に、前記第１のスイッチ及び前記第２のスイッチが直列に接続され、前記第１のスイッチと前記第２のスイッチとの接続点と基準電位との間に、前記第１の容量部が接続され、前記１段目の個別保持回路の前記入力部と前記第１のバッファの前記入力部との間に、前記第３のスイッチ及び前記第４のスイッチが直列に接続され、前記第３のスイッチと前記第４のスイッチとの接続点と前記基準電位との間に、前記第２の容量部が接続され、前記１段目の個別保持回路の前記出力部は、前記第１のバッファの出力部であり、前記ｋ段目の個別保持回路は、入力部、出力部、第５乃至第８のスイッチ、第３及び第４の容量部並びに第２のバッファを有し、前記ｋ段目の個別保持回路の前記入力部と前記第２のバッファの入力部との間に、前記第５のスイッチ及び前記第６のスイッチが直列に接続され、前記第５のスイッチと前記第６のスイッチとの接続点と前記基準電位との間に、前記第３の容量部が接続され、前記ｋ段目の個別保持回路の前記入力部と前記第２のバッファの前記入力部との間に、前記第７のスイッチ及び前記第８のスイッチが直列に接続され、前記第７のスイッチと前記第８のスイッチとの接続点と前記基準電位との間に、前記第４の容量部が接続され、前記ｋ段目の個別保持回路の前記出力部は、前記第２のバッファの出力部であるものである。
【００２０】
第１４の態様による固体撮像素子は、前記第１１の態様において、前記１段目の個別保持回路は、入力部、第１及び第２の出力部、第１及び第２のスイッチ、第１及び第２の容量部並びに第１及び第２のバッファを有し、前記１段目の個別保持回路の前記入力部と前記第１のバッファの入力部との間に、前記第１のスイッチが接続され、前記第１のスイッチと前記第１のバッファの前記入力部との接続点と基準電位との間に、前記第１の容量部が接続され、前記１段目の個別保持回路の前記第１の出力部は、前記第１のバッファの出力部であり、前記１段目の個別保持回路の前記入力部と前記第２のバッファの入力部との間に、前記第２のスイッチが接続され、前記第２のスイッチと前記第２のバッファの前記入力部との接続点と前記基準電位との間に、前記第２の容量部が接続され、前記１段目の個別保持回路の前記第２の出力部は、前記第２のバッファの出力部であり、前記ｋ段目の個別保持回路は、第１及び第２の入力部、第１及び第２の出力部、第３及び第４のスイッチ、第３及び第４の容量部並びに第３及び第４のバッファを有し、前記ｋ段目の個別保持回路の前記第１の入力部と前記第３のバッファの入力部との間に、前記第３のスイッチが接続され、前記第３のスイッチと前記第３のバッファの前記入力部との接続点と前記基準電位との間に、前記第３の容量部が接続され、前記ｋ段目の個別保持回路の前記第１の出力部は、前記第３のバッファの出力部であり、前記ｋ段目の個別保持回路の前記第２の入力部と前記第４のバッファの入力部との間に、前記第４のスイッチが接続され、前記第４のスイッチと前記第４のバッファの前記入力部との接続点と前記基準電位との間に、前記第４の容量部が接続され、前記ｋ段目の個別保持回路の前記第２の出力部は、前記第４のバッファの出力部であるものである。
【００２１】
第１５の態様による固体撮像素子は、前記第１乃至第３並びに前記第９乃至第１４のいずれかの態様において、前記複数の画素の各々に対応して設けられ２行２列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、前記ｐ個の行は、１行置きの行であるものである。
【００２２】
第１６の態様による撮像装置は、前記第１乃至第３並びに前記第９乃至第１５のいずれかの態様による固体撮像素子と、ＩＳＯ感度の設定値に応じて前記重みを制御する制御部と、を備えたものである。
【発明の効果】
【００２３】
本発明によれば、素子内部において複数の行の信号の重み付け加算を行うことができるとともにその重みを変えることができる固体撮像素子、これを用いた撮像装置、及び、前記固体撮像素子等において用いることができる加算回路を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態による電子カメラを模式的に示す概略ブロック図である。
【図２】図１中の固体撮像素子の概略構成を示す回路図である。
【図３】図２中の画素を示す回路図である。
【図４】図２中の保持回路を示す回路図である。
【図５】ＣＭＯＳアナログスイッチを示す回路図である。
【図６】図４中の２段目の個別保持回路を示す回路図である。
【図７】図６に示す２段目の個別保持回路の各状態における等価回路図である。
【図８】図６に示す２段目の個別保持回路の他の各状態における等価回路図である。
【図９】図２中の加算回路を示す回路図である。
【図１０】図９中の一方の容量形成部の各状態における等価回路図である。
【図１１】図２に示す固体撮像素子の動作の一例を示すタイミングチャートである。
【図１２】本発明の第２の実施の形態による電子カメラの固体撮像素子の保持回路を示す回路図である。
【図１３】本発明の第２の実施の形態による電子カメラの固体撮像素子の動作の一例を示すタイミングチャートである。
【図１４】本発明の第３の実施の形態による電子カメラの固体撮像素子の保持回路を示す回路図である。
【図１５】本発明の第３の実施の形態による電子カメラの固体撮像素子の加算回路を示す回路図である。
【図１６】本発明の第３の実施の形態による電子カメラの固体撮像素子の動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明による固体撮像素子、撮像装置及び加算回路について、図面を参照して説明する。
【００２６】
［第１の実施の形態］
図１は、本発明の第１の実施の形態による撮像装置としての電子カメラ１を模式的に示す概略ブロック図である。
【００２７】
本実施の形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラや、動画を撮像するビデオカメラ等の電子カメラなどの種々の撮像装置に適用することができる。
【００２８】
電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部３によってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子４の撮像面が配置される。
【００２９】
固体撮像素子４は、撮像制御部５の指令によって駆動され、デジタルの画像信号を出力する。電子ビューファインダーモード時や動画撮影時などでは、撮像制御部５は、例えばいわゆるローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子４を制御する。また、通常の本撮影時（静止画撮影時）などでは、撮像制御部５は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、所定の読み出し動作を行うように固体撮像素子４を制御する。このとき、撮像制御部５は、後述するように、ＩＳＯ感度の設定値に応じて、後述する垂直画素加算を行う読み出し動作又は垂直画素加算を行わない読み出し動作を行うように、固体撮像素子４を制御する。デジタル信号処理部６は、固体撮像素子４から出力されるデジタルの画像信号に対して、デジタル増幅、色補間処理、ホワイトバランス処理などの画像処理等を行う。デジタル信号処理部６による処理後の画像信号は、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部３、撮像制御部５、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部１４が接続される。操作部１４によって、ＩＳＯ感度を設定することができるようになっている。記録部１１には記録媒体１１ａが着脱自在に装着される。
【００３０】
電子カメラ１内のＣＰＵ９は、操作部１４の操作により電子ビューファインダーモードや動画撮影や通常の本撮影時（静止画撮影時）などが指示されると、それに合わせて撮像制御部５を駆動する。このとき、レンズ制御部３によって、フォーカスや絞りが適宜調整される。固体撮像素子４からのデジタルの画像信号は、デジタル信号処理部６で処理された後に、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時にはその画像信号を表示部１０に画像表示させ、動画撮影時にはその画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、固体撮像素子４からのデジタルの画像信号がデジタル信号処理部６で処理されてメモリ７に蓄積された後に、操作部１４の指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。
【００３１】
図２は、図１中の固体撮像素子４の概略構成を示す回路図である。本実施の形態では、固体撮像素子４は、ＣＭＯＳ型の固体撮像素子として構成されているが、例えば、他のＸＹアドレス型固体撮像素子や、ＣＣＤ型の固体撮像素子として構成してもよい。
【００３２】
固体撮像素子４は、図２に示すように、ｎ行ｍ列に２次元マトリクス状に配置された画素ＰＸからなる画素部２１と、タイミング発生回路２２と、垂直走査回路２３と、画素ＰＸの行毎に設けられた制御線２４〜２６と、画素ＰＸの列毎に設けられ対応する列の画素ＰＸからの信号を受け取る複数の（ｍ本の）垂直信号線２７と、各垂直信号線２７に設けられた定電流源２８と、各垂直信号線２７に対応して設けられたカラムアンプ２９、保持回路３０、加算回路３１及びＡ／Ｄ変換器３２と、水平読み出し回路３３とを有している。
【００３３】
なお、カラムアンプ２９として、アナログ増幅器を用いてもよいし、いわゆるスイッチトキャパシタアンプを用いてもよい。また、カラムアンプ２９は、必ずしも設けなくてもよい。
【００３４】
図面には示していないが、本実施の形態では、各々の画素ＰＸの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、２行２列の繰り返し周期を持つ色配列で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。例えば、前記色配列としてベイヤー配列が採用され、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタが、ベイヤー配列に従って各画素ＰＸに配置されている。
【００３５】
図３は、図２中の１つの画素ＰＸを示す回路図である。各画素ＰＸは、一般的なＣＭＯＳイメージセンサと同様に、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードＰＤと、前記電荷を受け取って前記電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位に応じた信号を出力する増幅部としての増幅トランジスタＡＭＰと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＥＳと、読み出し行を選択するための選択トランジスタＳＥＬとを有し、図３に示すように接続されている。図３において、ＶＤＤは電源電位である。
【００３６】
転送トランジスタＴＸのゲートは行毎に制御線２５に共通に接続され、そこには、制御信号φＴＸが垂直走査回路２３から供給される。リセットトランジスタＲＥＳのゲートは行毎に制御線２４に共通に接続され、そこには、制御信号φＲＥＳが垂直走査回路２３から供給される。選択トランジスタＳＥＬのゲートは行毎に制御線２６に共通に接続され、そこには、制御信号φＳＥＬが垂直走査回路２３から供給される。各制御信号φＴＸを行毎に区別する場合、ｊ行目の制御信号φＴＸは符号φＴＸ（ｊ）で示す。この点は、制御信号φＲＥＳ，φＳＥＬについても同様である。
【００３７】
垂直走査回路２３は、図１中の撮像制御部５による制御下でタイミング発生回路２２が発生するクロックやパルス等の信号に基づいて、画素ＰＸの行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸをそれぞれ出力し、画素部２１の画素ＰＸを制御し、静止画読み出し動作などを実現する。この制御によって、各垂直信号線２７には、それに対応する列の画素ＰＸの信号（アナログ信号）が供給される。
【００３８】
本実施の形態では、撮像制御部５による制御下で垂直走査回路２３によって、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の行の各画素ＰＸの信号（アナログ信号）が、対応する列の垂直信号線２７に出力される。
【００３９】
なお、画素ＰＸの構成は、前述した図３に示す構成に限らない。例えば、列方向に隣り合う複数の画素ＰＸ毎に、当該複数の画素ＰＸが１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有してもよい。
【００４０】
画素ＰＸから垂直信号線２７に読み出された信号は、各列毎に、カラムアンプ２９で増幅された後に、保持回路３０に保持される。各列毎に設けられた保持回路３０は、全体として、ｎ×ｍ個の画素ＰＸのｐ個（ｐは２以上の整数）の行について、前記行毎に、当該行の画素ＰＸからｍ本の垂直信号線２７を経由した信号を保持する保持部を、構成している。本実施の形態では、ｐ＝３とされ、同色のカラーフィルタが設けられた画素ＰＸの信号を加算するべく、ｐ個の行は、１行置きの行とされている。すなわち、本実施の形態では、保持回路３０には、１行置きの合計３行の画素ＰＸの信号が保持される。本実施の形態では、後述するように、１行置きの合計３行の画素ＰＸの信号のみならず、それらを含む連続する５行の画素ＰＸの信号が、各列毎に、各列の保持回路３０に記憶される。
【００４１】
また、本実施の形態では、保持回路３０は、画素ＰＸから垂直信号線２７に読み出された信号のうちの光信号と暗信号とを別々に保持する。光信号は、画素ＰＸで光電変換された光情報を含む信号であり、暗信号は、光信号から差し引くべきノイズ成分を含む差分用信号である。もっとも、本発明では、例えば、光信号と暗信号との差分を取得するＣＤＳ回路（相関２重サンプリング回路）を設け、保持回路３０は、ＣＤＳ回路により得られる差分信号を保持してもよい。
【００４２】
図４は、図２中の１つの列の保持回路３０を示す回路図である。いずれの列の保持回路３０も同じ構成を有している。本実施の形態では、保持回路３０は、縦続接続されたｑ段（ｑはｐ以上の整数）の個別保持回路４１〜４５を有している。より具体的には、本実施の形態では、ｑ＝５とされ、保持回路３０は、５段の個別保持回路４１〜４５を有している。１段目の個別保持回路４１の入力部Ｖｉｎは、カラムアンプ２９の出力部に接続されている。１段目乃至ｑ−１段目の各個別保持回路４１〜４４の出力部Ｖｏｕｔは、次段の個別保持回路の入力部Ｖｉｎに接続されている。
【００４３】
そして、本実施の形態では、図１中の撮像制御部５による制御下でタイミング発生回路２２が発生する制御信号φＤＡＲＫＣ，φＳＩＧＣ，φＴ１，φＴ２，φＴ０，φＲＢＦ１，φＲＢＦ２，φＲＢＦ３に基づいて、前記ｑ段の個別保持回路４１〜４５のうちの１段目の個別保持回路４１には、画素部２１から最新に読み出された行の信号が保持され、前記ｑ段の個別保持回路４１〜４５のうちのｋ段目（ｋは２からｑまでの整数）の個別保持回路には、ｋ−１行前の信号が保持される。ここでは、ｑ＝５であるとしているので、２段目の個別保持回路４２には、１行前の行の信号が保持され、３段目の個別保持回路４３には、２行前の行の信号が保持され、４段目の個別保持回路４４には、３行前の行の信号が保持され、５段目の個別保持回路４５には、４行前の行の信号が保持される。
【００４４】
本実施の形態では、１段目の個別保持回路４１は、第１乃至第４のスイッチＳＷ１〜ＳＷ４、基準電圧印加用スイッチＳＷ１０１、第１及び第２の容量部ＣＴＤ１，ＣＴＳ１並びに第１のバッファＢＦ１を有している。１段目の個別保持回路４１の入力部Ｖｉｎと第１のバッファＢＦ１の入力部との間に、第１のスイッチＳＷ１及び第２のスイッチＳＷ２が直列に接続されている。第１のスイッチＳＷ１と第２のスイッチＳＷ２との接続点と基準電位との間に、第１の容量部ＣＴＤ１が接続されている。１段目の個別保持回路４１の入力部Ｖｉｎと第１のバッファＢＦ１の入力部との間に、第３のスイッチＳＷ３及び第４のスイッチＳＷ４が直列に接続されている。第３のスイッチＳＷ３と第４のスイッチＳＷ４との接続点と前記基準電位との間に、第２の容量部ＣＴＳ１が接続されている。１段目の個別保持回路４１の出力部Ｖｏｕｔは、第１のバッファＢＦ１の出力部となっている。容量部ＣＴＤ１の容量値と容量部ＣＴＳ１の容量値とは同一である。外部から基準電圧ＶＲＥＦが供給されており、バッファＢＦ１の入力部と基準電圧ＶＲＥＦとの間に、基準電圧印加用スイッチＳＷ１０１が接続されている。
【００４５】
第１のスイッチＳＷ１は、制御信号φＤＡＲＫＣがＨ（ハイレベル）の場合にオンし、制御信号φＤＡＲＫＣがＬ（ローレベル）の場合にオフする。第２のスイッチＳＷ２は、制御信号φＴ１がＨの場合にオンし、制御信号φＴ１がＬの場合にオフする。第３のスイッチＳＷ３は、制御信号φＳＩＧＣがＨの場合にオンし、制御信号φＳＩＧＣがＬの場合にオフする。第４のスイッチＳＷ４は、制御信号φＴ２がＨの場合にオンし、制御信号φＴ２がＬの場合にオフする。基準電圧印加用スイッチＳＷ１０１は、制御信号φＲＢＦ１がＨの場合にオンし、制御信号φＲＢＦ１がＬの場合にオフする。
【００４６】
この１段目の個別保持回路４１では、カラムアンプ２９から暗信号が得られているときにスイッチＳＷ１がオンにされることで、その暗信号がサンプリングされて電荷として容量部ＣＴＤ１に保持される。カラムアンプ２９から光信号が得られているときにスイッチＳＷ３がオンにされることで、その光信号がサンプリングされて電荷として容量部ＣＴＳ１に保持される。スイッチＳＷ２がオンにされることで、容量部ＣＴＤ１に保持されている暗信号が、バッファＢＦ１を介して、１段目の個別保持回路４１の出力部Ｖｏｕｔから出力され、２段目の個別保持回路４２の入力部Ｖｉｎに供給される。スイッチＳＷ４がオンにされることで、容量部ＣＴＳ１に保持されている光信号が、バッファＢＦ１を介して、１段目の個別保持回路４１の出力部Ｖｏｕｔから出力され、２段目の個別保持回路４２の入力部Ｖｉｎに供給される。φＴ１とφＴ２が両方Ｌの場合、ＳＷ２とＳＷ４が両方オフになる。バッファＢＦ１の入力部がフローティングになると、バッファＢＦ１の動作状態が不定になり、誤動作の原因となる可能性がある。そのため、φＴ１とφＴ２が両方Ｌの場合、φＲＢＦ１をＨとして、バッファＢＦ１の入力部に基準電圧ＶＲＥＦを接続し、フローティング状態を回避している。
【００４７】
第１乃至第４のスイッチＳＷ１〜ＳＷ４及び基準電圧印加用スイッチＳＷ１０１として、図５に示すＣＭＯＳアナログスイッチＳＷを用いることが好ましい。図５中の左側は、ＣＭＯＳアナログスイッチＳＷの記号表記を示し、図５中の右側は、ＣＭＯＳアナログスイッチＳＷの構成を示している。このＣＭＯＳアナログスイッチＳＷは、ｎＭＯＳトランジスタ１００とｐＭＯＳトランジスタ１０１とを並列接続した構成を有している。ｎＭＯＳトランジスタ１００のゲートに制御信号φが入力され、ｐＭＯＳ１０１のゲートに制御信号φの反転信号が入力される。これにより、このＣＭＯＳアナログスイッチＳＷは、制御信号φがＨの場合にオンし、制御信号φがＬの場合にオフする。図５中の左側の記号表記では、制御信号φの反転信号は省略している。第１乃至第４のスイッチＳＷ１〜ＳＷ４及び基準電圧印加用スイッチＳＷ１０１として、図５に示すＣＭＯＳアナログスイッチＳＷを用いる場合、制御信号φＤＡＲＫＣ，φＳＩＧＣ，φＴ１，φＴ２，φＲＢＦ１のみならずそれらの反転信号も、タイミング発生回路２２から第１乃至第４のスイッチＳＷ１〜ＳＷ４及び基準電圧印加用スイッチＳＷ１０１にそれぞれ供給されることになる。なお、ＣＭＯＳアナログスイッチＳＷにおいて、制御信号φを反転してｐＭＯＳトランジスタのゲートに供給するインバータを設けてもよい。このようなＣＭＯＳアナログスイッチＳＷを第１乃至第４のスイッチＳＷ１〜ＳＷ４及び基準電圧印加用スイッチＳＷ１０１として用いる場合、タイミング発生回路２２から反転信号を供給する必要はない。これらの点は、後述するスイッチＳＷ５〜ＳＷ１２，ＳＷ２１〜ＳＷ２６，ＳＷ３１〜ＳＷ３８，ＳＷ４１〜ＳＷ４６，ＳＷ５１〜ＳＷ５８，ＳＷ１０２〜ＳＷ１０４についても同様であり、これらのスイッチとしてＣＭＯＳアナログスイッチＳＷを用いることが好ましい。もっとも、各スイッチは、必ずしもＣＭＯＳアナログスイッチに限らない。
【００４８】
図６は、図４中の２段目の個別保持回路４２を示す回路図である。２段目の個別保持回路４２は、第５乃至第１２のスイッチＳＷ５〜ＳＷ１２、基準電圧印加用スイッチＳＷ１０２，ＳＷ１０３、第３乃至第６の容量部ＣＴＤ２，ＣＴＳ２，ＣＴＤ３，ＣＴＳ３並びに第２及び第３のバッファＢＦ２，ＢＦ３を有している。
【００４９】
２段目の個別保持回路４２の入力部Ｖｉｎと第２のバッファＢＦの入力部との間に、第５のスイッチＳＷ５及び第６のスイッチＳＷ６が直列に接続されている。第５のスイッチＳＷ５と第６のスイッチＳＷ６との接続点と前記基準電位との間に、第３の容量部ＣＴＤ２が接続されている。２段目の個別保持回路４２の入力部Ｖｉｎと第２のバッファＢＦの入力部との間に、第７のスイッチＳＷ７及び第８のスイッチＳＷ８が直列に接続されている。第７のスイッチＳＷ７と第８のスイッチＳＷ８との接続点と前記基準電位との間に、第４の容量部ＣＴＳ２が接続されている。外部から基準電圧ＶＲＥＦが供給されており、バッファＢＦ２の入力部と基準電圧ＶＲＥＦとの間に、基準電圧印加用スイッチＳＷ１０２が接続されている。 基準電圧印加用スイッチＳＷ１０２は、制御信号φＲＢＦ２がＨの場合にオンし、制御信号φＲＢＦ２がＬの場合にオフする。第２のバッファＢＦ２の出力部と第３のバッファＢＦの入力部との間に、第９のスイッチＳＷ９及び第１０のスイッチＳＷ１０が直列に接続されている。第９のスイッチＳＷ９と第１０のスイッチＳＷ１０との接続点と前記基準電位との間に、第５の容量部ＣＴＤ３が接続されている。第２のバッファＢＦ２の出力部と第３のバッファＢＦ３の入力部との間に、第１１のスイッチＳＷ１２及び第１２のスイッチＳＷ１２が直列に接続されている。第１１のスイッチＳＷ１１と第１２のスイッチＳＷ１２との接続点と前記基準電位との間に、第６の容量部ＣＴＳ３が接続されている。外部から基準電圧ＶＲＥＦが供給されており、バッファＢＦ３の入力部と基準電圧ＶＲＥＦとの間に、基準電圧印加用スイッチＳＷ１０３が接続されている。基準電圧印加用スイッチＳＷ１０３は、制御信号φＲＢＦ３がＨの場合にオンし、制御信号φＲＢＦ３がＬの場合にオフする。第３のバッファＢＦ３の出力部が、２段目の個別保持回路４２の出力部となっている。容量部ＣＴＤ２の容量値と容量部ＣＴＳ２の容量値とは同一であり、容量部ＣＴＤ３の容量値と容量部ＣＴＳ３の容量値とは同一である。
【００５０】
スイッチＳＷ５，ＳＷ１０は、前記制御信号φＴ１がＨの場合にオンし、前記制御信号φＴ１がＬの場合にオフする。スイッチＳＷ６，ＳＷ７，ＳＷ９，ＳＷ１２は、前記制御信号φＴ２がＨの場合にオンし、前記制御信号φＴ２がＬの場合にオフする。スイッチＳＷ８，ＳＷ１１は、前記制御信号φＴ０がＨの場合にオンし、前記制御信号φＴ０がＬの場合にオフする。
【００５１】
基準電圧印加用スイッチＳＷ１０２，ＳＷ１０３は、バッファＢＦ２，ＢＦ３の入力部がそれぞれフローティングになるのを防ぐためのスイッチである。φＴ２とφＴ０が共にＬの場合に、φＲＢＦ２をＨとして、バッファＢＦ２の入力部を基準電圧ＶＲＥＦに接続する。同様に、φＴ１とφＴ２が共にＬの場合に、φＲＢＦ３をＨとして、バッファＢＦ３の入力部を基準電圧ＶＲＥＦに接続する。
【００５２】
図７（ａ）は、制御信号φＴ１がＨでかつ制御信号φＴ２及びφＴ０がＬである状態の、２段目の個別保持回路４２の等価回路図を示している。この状態では、スイッチＳＷ５，ＳＷ１０，ＳＷ１０２がオンし、スイッチＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９，ＳＷ１１，ＳＷ１２，ＳＷ１０３がオフする。したがって、この状態では、２段目の個別保持回路４２の入力部Ｖｉｎへの入力信号（ここでは、前段の個別保持回路４１の容量部ＣＴＤ１に保持されていた暗信号）が、サンプリングされて２段目の個別保持回路４２の容量部ＣＴＤ２に保持される。２段目の個別保持回路４２の容量部ＣＴＤ３に保持されていた１行前の行の信号（ここでは、暗信号）が、バッファＢＦ３を介して２段目の個別保持回路４２の出力部Ｖｏｕｔから出力される。
【００５３】
図７（ｂ）は、制御信号φＴ１及びφＴ０がＬでかつ制御信号φＴ２がＨである状態の、２段目の個別保持回路４２の等価回路図を示している。この状態では、スイッチＳＷ５，ＳＷ８，ＳＷ１０２，ＳＷ１０，ＳＷ１１，ＳＷ１０３がオフし、スイッチＳＷ６，ＳＷ７，ＳＷ９，ＳＷ１２がオンする。したがって、この状態では、２段目の個別保持回路４２の入力部Ｖｉｎへの入力信号（ここでは、前段の個別保持回路４１の容量部ＣＴＳ１に保持されていた光信号）が、サンプリングされて２段目の個別保持回路４２の容量部ＣＴＳ２に保持され、２段目の個別保持回路４２の容量部ＣＴＤ２に保持されていた１行前の行の信号（ここでは、暗信号）が、バッファＢＦ２を介して転送されて２段目の個別保持回路４２の容量部ＣＴＤ３に保持され、２段目の個別保持回路４２の容量部ＣＴＳ３に保持されていた１行前の行の信号（ここでは、光信号）が、バッファＢＦ３を介して２段目の個別保持回路４２の出力部Ｖｏｕｔから出力される。
図８（ａ）は、制御信号φＴ１及びφＴ２がＬでかつ制御信号φＴ０がＨである状態の、２段目の個別保持回路４２の等価回路図を示している。この状態では、スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ１０２，ＳＷ９，ＳＷ１０，ＳＷ１２がオフし、スイッチＳＷ８，ＳＷ１１，ＳＷ１０３がオンする。したがって、この状態では、１段目の個別保持回路４２の容量部ＣＴＳ２に保持されていた１行前の行の信号（ここでは、光信号）が、バッファＢＦ２を介して転送されて２段目の個別保持回路４２の容量部ＣＴＳ３に保持される。
【００５４】
図８（ｂ）は、制御信号φＴ１，φＴ２，φＴ０がＬである状態の、２段目の個別保持回路４２の等価回路図を示している。この状態では、スイッチＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８，ＳＷ９，ＳＷ１０，ＳＷ１１，ＳＷ１２がオフし、スイッチＳＷ１０２，ＳＷ１０３がオンする。したがって、この状態では、各容量ＣＴＤ２，ＣＴＳ２，ＣＴＤ３，ＣＴＳ３に保持されている信号はホールドされ、バッファＢＦ１，ＢＦ２の入力部には基準電圧ＶＲＥＦが接続され、バッファＢＦ１，ＢＦ２の入力部がフローティングになるのを防いでいる。
【００５５】
図面には示していないが、本実施の形態では、３段目乃至５段目の個別保持回路４３〜４５は、２段目の個別保持回路４２と同じ構成を有している。３段目乃至５段目の個別保持回路４３〜４５のスイッチＳＷ５，ＳＷ１０も、２段目の個別保持回路４２のスイッチＳＷ５，ＳＷ１０と同じく、制御信号φＴ１によってオンオフする。３段目乃至５段目の個別保持回路４３〜４５のスイッチＳＷ６，ＳＷ７，ＳＷ９，ＳＷ１２も、２段目の個別保持回路４２のスイッチＳＷ６，ＳＷ７，ＳＷ９，ＳＷ１２と同じく、制御信号φＴ２によってオンオフする。３段目乃至５段目の個別保持回路４３〜４５のスイッチＳＷ８，ＳＷ１１も、２段目の個別保持回路４２のスイッチＳＷ８，ＳＷ１１と同じく、制御信号φＴ０によってオンオフする。
【００５６】
したがって、制御信号φＴ１がＨでかつ制御信号φＴ２及びφＴ０がＬである状態（図７（ａ）参照）と、制御信号φＴ１及びφＴ０がＬでかつ制御信号φＴ２がＨである状態（図７（ｂ）参照）と、制御信号φＴ１及びφＴ２がＬでかつ制御信号φＴ０がＨである状態（図８（ａ）参照）とを繰り返すことによって、暗信号及び光信号が１段ずつ送られ、各段の個別保持回路４１〜４５の出力部Ｖｏｕｔから、順次現在読み出しの行を含む５行分の信号が、バケツリレー方式に出力される。
【００５７】
図２中の加算回路３１は、前記ｐ個の行（本実施の形態では、１行置きの３行）について行毎に前記保持部（保持回路３０）に保持された前記信号を、２種類以上に切り替え得る重みで、列毎に重み付け加算する。本実施の形態では、加算回路３１は、図１中の撮像制御部５による制御下でタイミング発生回路２２が発生する制御信号φａ，φｂ及びそれらの各反転信号に応じて、前記ｐ個の行について前記行毎に前記保持部に保持された前記信号を加算する加算モードと、前記ｐ個の行のうちの１つの行について前記保持部に保持された前記信号を出力する非加算モードとを切り替え得るように構成されている。そして、本実施の形態では、加算回路３１は、前記ｐ個の行について前記行毎に前記保持部に保持された前記信号を加算する際に、前記光信号と前記暗信号とを別々に加算する。
【００５８】
図９は、図２中の１つ列の加算回路３１を示す回路図である。いずれの列の加算回路３１も同じ構成を有している。本実施の形態では、加算回路３１は、複数（本実施の形態では、３つ）の入力部Ｖｉｎ１，Ｖｉｎ３，Ｖｉｎ５と、１つの出力部Ｖｏｕｔとを有している。加算回路３１の入力部Ｖｉｎ１には、１段目の個別保持回路４１の出力部Ｖｏｕｔ（そこからの出力信号（電位）をＶ１とする。）が接続されている。加算回路３１の入力部Ｖｉｎ３には、３段目の個別保持回路４３の出力部Ｖｏｕｔ（そこからの出力信号（電位）をＶ３とする。）が接続されている。加算回路３１の入力部Ｖｉｎ５には、５段目の個別保持回路４５の出力部Ｖｏｕｔ（そこからの出力信号（電位）をＶ５とする。）が接続されている。
【００５９】
本実施の形態では、加算回路３１は、入力部Ｖｉｎ１，Ｖｉｎ３，Ｖｉｎ５の他に、入力部Ｖｉｎ１，Ｖｉｎ３，Ｖｉｎ５と１対１に対応する複数（本実施の形態では、３つ）の中間接続点Ａ１〜Ａ３と、１つの出力側接続点Ｃと、入力部Ｖｉｎ１，Ｖｉｎ３，Ｖｉｎ５と中間接続点Ａ１〜Ａ３との間をそれぞれオンオフする複数（本実施の形態では、３つ）の入力側スイッチＳＷ２１〜ＳＷ２３と、中間接続点Ａ１〜Ａ３と出力側接続点Ｃとの間をそれぞれオンオフする複数（本実施の形態では、３つ）の出力側スイッチＳＷ２４〜２６と、出力側バッファＢＦ２１と、を備えている。出力側バッファＢＦ２１の入力部は、出力側接続点Ｃに接続されている。出力側バッファＢＦ２１の出力部は、加算回路３１の出力部Ｖｏｕｔになっており、Ａ／Ｄ変換器３２の入力部に接続されている。出力側バッファＢＦ２１は必ずしも設ける必要はなく、出力側接続点ＣをＡ／Ｄ変換器３２の入力部に直接に接続してもよい。
【００６０】
本実施の形態では、入力側スイッチＳＷ２１〜ＳＷ２３は、前記制御信号φＴ１がＨの場合にオンし、前記制御信号φＴ１がＬの場合にオフする。出力側スイッチＳＷ２４〜２６は、前記制御信号φＴ２がＨの場合にオンし、前記制御信号φＴ２がＬの場合にオフする。
【００６１】
また、本実施の形態では、加算回路３１は、中間接続点Ａ１〜Ａ３と基準電位との間にそれぞれ容量部Ｃａ，Ｃｂ，Ｃｃ（後述する図１０（ｂ）及び図１０（ｃ）参照）を形成するとともに、前記制御信号φａ，φｂ及びそれらの各反転信号に応じて容量部Ｃａ，Ｃｂ，Ｃｃの容量値の比率が２種類以上に切り替わるように容量部Ｃａ，Ｃｂ，Ｃｃを形成する容量形成部５１を、備えている。本実施の形態では、容量形成部５１は、前記２種類以上の比率のいずれに切り替えた状態においても、中間接続点Ａ１〜Ａ３と前記基準電位との間にそれぞれ形成される容量部Ｃａ，Ｃｂ，Ｃｃの容量値の合計が同一となるように、構成されている。
【００６２】
本実施の形態では、容量形成部５１は、前記制御信号φａ，φｂ及びそれらの各反転信号に応じて、中間接続点Ａ１〜Ａ３と前記基準電位との間にそれぞれ容量部Ｃａ，Ｃｂ，Ｃｃを形成する第１の容量形成状態（後述する図１０（ｂ）の状態及び図１０（ｃ）の状態）と、中間接続点Ａ１〜Ａ３のうちの１つの中間接続点Ａ２のみと前記基準電位との間に容量部Ｃｂを形成する第２の容量形成状態（後述する図１０（ａ）の状態）とを、切り替えるように構成されている。また、本実施の形態では、容量形成部５１は、前記第１の容量形成状態において中間接続点Ａ１〜Ａ３と前記基準電位との間にそれぞれ形成される容量部Ｃａ，Ｃｂ，Ｃｃの容量値の合計と、前記第２の容量形成状態において中間接続点Ａ１〜Ａ３のうちの１つの中間接続点Ａ２のみと前記基準電位との間に形成される容量部Ｃｂの容量値とが、同一となるように、構成されている。
【００６３】
具体的には、本実施の形態では、容量形成部５１は、５個の容量Ｃ１〜Ｃ５と、スイッチＳＷ３１〜ＳＷ３８とを有している。容量Ｃ１〜Ｃ５の一方電極は、前記基準電位に接続されている。容量Ｃ１の他方電極と中間接続点Ａ１との間に、スイッチＳＷ３１が接続されている。容量Ｃ１の他方電極と中間接続点Ａ２との間に、スイッチＳＷ３２が接続されている。容量Ｃ２の他方電極と中間接続点Ａ１との間に、スイッチＳＷ３３が接続されている。容量Ｃ２の他方電極と中間接続点Ａ２との間に、スイッチＳＷ３４が接続されている。容量Ｃ３の他方電極は、中間接続点Ａ２に接続されている。容量Ｃ４の他方電極と中間接続点Ａ３との間に、スイッチＳＷ３５が接続されている。容量Ｃ４の他方電極と中間接続点Ａ２との間に、スイッチＳＷ３６が接続されている。容量Ｃ５の他方電極と中間接続点Ａ３との間に、スイッチＳＷ３７が接続されている。容量Ｃ５の他方電極と中間接続点Ａ２との間に、スイッチＳＷ３８が接続されている。
【００６４】
スイッチＳＷ３１，ＳＷ３７は、前記制御信号φａがＨの場合にオンし、前記制御信号φａがＬの場合にオフする。スイッチＳＷ３２，ＳＷ３８は、前記制御信号φａの反転信号がＨの場合（すなわち、前記制御信号φａがＬの場合）にオンし、前記制御信号φａの反転信号がＬの場合（すなわち、前記制御信号φａがＨの場合）にオフする。スイッチＳＷ３３，ＳＷ３５は、前記制御信号φｂがＨの場合にオンし、前記制御信号φｂがＬの場合にオフする。スイッチＳＷ３４，ＳＷ３６は、前記制御信号φｂの反転信号がＨの場合（すなわち、前記制御信号φｂがＬの場合）にオンし、前記制御信号φｂの反転信号がＬの場合（すなわち、前記制御信号φｂがＨの場合）にオフする。
【００６５】
以下の説明において、容量Ｃ１〜Ｃ５及び容量部Ｃａ，Ｃｂ，Ｃｃの容量値も、それぞれ同じ符号Ｃ１〜Ｃ５，Ｃａ，Ｃｂ，Ｃｃで表記する。
【００６６】
図１０（ａ）は、制御信号φａがＬでかつ制御信号φｂがＬである状態の、容量形成部５１の等価回路図を示している。この状態では、スイッチＳＷ３２，ＳＷ３４，ＳＷ３６，ＳＷ３８がオンし、スイッチＳＷ３１，ＳＷ３３，ＳＷ３５，ＳＷ３７がオフする。したがって、この状態では、中間接続点Ａ１〜Ａ３のうちの１つの中間接続点Ａ２のみと前記基準電位との間に容量部Ｃｂが形成され、Ｃｂ＝Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５となる。
【００６７】
図１０（ｂ）は、制御信号φａがＨでかつ制御信号φｂがＬである状態の、容量形成部５１の等価回路図を示している。この状態では、スイッチＳＷ３１，ＳＷ３４，ＳＷ３６，ＳＷ３７がオンし、スイッチＳＷ３２，ＳＷ３３，ＳＷ３５，ＳＷ３８がオフする。したがって、この状態では、中間接続点Ａ１〜Ａ３と前記基準電位との間にそれぞれ容量部Ｃａ，Ｃｂ，Ｃｃが形成され、Ｃａ＝Ｃ１、Ｃｂ＝Ｃ２＋Ｃ３＋Ｃ４、Ｃｃ＝Ｃ５となる。
【００６８】
図１０（ｃ）は、制御信号φａがＨでかつ制御信号φｂがＨである状態の、容量形成部５１の等価回路図を示している。この状態では、スイッチＳＷ３１，ＳＷ３３，ＳＷ３５，ＳＷ３７がオンし、スイッチＳＷ３２，ＳＷ３４，ＳＷ３６，ＳＷ３８がオフする。したがって、この状態では、中間接続点Ａ１〜Ａ３と前記基準電位との間にそれぞれ容量部Ｃａ，Ｃｂ，Ｃｃが形成され、Ｃａ＝Ｃ１＋Ｃ２、Ｃｂ＝Ｃ３、Ｃｃ＝Ｃ４＋Ｃ５となる。
【００６９】
図１０（ａ）の状態において、制御信号φＴ１がＨでかつ制御信号φＴ２がＬにされると、容量部Ｃｂに電荷Ｃｂ・Ｖ３が蓄積される。したがって、その後、制御信号φＴ１がＬでかつ制御信号φＴ２がＨにされると、出力側接続点Ｃの電位は、Ｖ３となる。この場合、信号Ｖ１が、他の信号Ｖ１，Ｖ３と加算されることなく非加算で、そのまま出力側接続点Ｃに出力される。
【００７０】
図１０（ｂ）の状態及び図１０（ｃ）の状態において、制御信号φＴ１がＨでかつ制御信号φＴ２がＬにされると、容量部Ｃａに電荷Ｃａ・Ｖ１が蓄積され、容量部Ｃｂに電荷Ｃｂ・Ｖ３が蓄積され、容量部Ｃｃに電荷Ｃｃ・Ｖ５が蓄積される。その後、制御信号φＴ１がＬでかつ制御信号φＴ２がＨにされると、電荷＝容量×電圧の関係に従って、出力側接続点Ｃの電位は、（Ｃａ・Ｖ１＋Ｃｂ・Ｖ３＋Ｃｃ・Ｖ５）／（Ｃａ＋Ｃｂ＋Ｃｃ）となり、信号Ｖ１，Ｖ２，Ｖ３が比率Ｃａ：Ｃｂ：Ｃｃの重みで重み付け加算されたものとなる。
【００７１】
図１０（ｂ）の状態では、Ｃａ：Ｃｂ：Ｃｃ＝Ｃ１：（Ｃ２＋Ｃ３＋Ｃ４）：Ｃ５（第１の比率）となる。図１０（ｃ）の状態では、Ｃａ：Ｃｂ：Ｃｃ＝（Ｃ１＋Ｃ２）：Ｃ３：（Ｃ４＋Ｃ５）（第２の比率）となる。
【００７２】
本実施の形態では、Ｃ１〜Ｃ５の値を適宜設定することによって、前記第１及び第２の比率を適宜設定することができる。このとき、前記第１及び第２の比率において、Ｃａ＝ＣｃかつＣｂ≧Ｃａとなるように（すなわち、容量部Ｃａ，Ｃｂ，Ｃｃの容量値Ｃａ，Ｃｂ，Ｃｃの対称性を担保しつつ、中央の容量部Ｃｂの容量値Ｃｂを周辺の容量部Ｃａ，Ｃｃの容量値Ｃａ，Ｃｃと同じかそれよりも大きくなるように）、Ｃ１〜Ｃ５の値を設定することが好ましい。例えば、Ｃ１＝Ｃ５＝０．６ｐＦ、Ｃ２＝Ｃ４＝０．４ｐＦ、Ｃ３＝１ｐＦとすると、前記第１の比率は１：３：１となり、前記第２の比率は１：１：１となる。以下の説明では、Ｃａ：Ｃｂ：Ｃｃの前記第１の比率が１：３：１であり、前記第２の比率が１：１：１であるものとするが、本発明ではこれらの値に限らない。
【００７３】
先の説明からわかるように、本実施の形態では、容量形成部５１は、図１０（ｂ）及び図１０（ｃ）のいずれの状態においても、容量部Ｃａ，Ｃｂ，Ｃｃの容量値の合計が同一となるとともに、図１０（ｂ）及び図１０（ｃ）の状態における容量部Ｃａ，Ｃｂ，Ｃｃの容量値の合計と図１０（ａ）の状態における容量部Ｃｂの容量値とが同一となるように、構成されている。したがって、前述した式からも理解できるように、図１０（ａ）、図１０（ｂ）及び図１０（ｃ）のいずれの状態が選択されても、Ｖ１＝Ｖ２＝Ｖ３の光量一定の被写体では、出力側接続点Ｃに現れる信号のレベルが揃っており、それらの信号のレベル合わせを行う必要がないので、好ましい。もっとも、本発明では、必ずしもこれに限らず、容量形成部５１を構成する複数の容量を適宜直列又は直並列接続しておき、その一部の容量をスイッチで切り離したり短絡したりして、図１０（ａ）に示すような非加算状態と図１０（ｂ）や図１０（ｃ）に示すような加算状態とを切り替えたり、図１０（ｂ）や図１０（ｃ）に示すような加算状態において容量値Ｃａ，Ｃｂ，Ｃｃの比率を切り替えたりしてもよい。この場合には、必要に応じて、可変ゲインアンプ等を用いて、各状態の出力側接続点Ｃの信号をレベル合わせすればよい。
【００７４】
本実施の形態では、加算回路３１は、暗信号用として、前述した入力側スイッチＳＷ２１〜ＳＷ２３、出力側スイッチＳＷ２４〜２６及び容量形成部５１を備えている他、図９に示すように、光信号用として、それらにそれぞれ相当する入力側スイッチＳＷ４１〜ＳＷ４３、出力側スイッチＳＷ４４〜４６及び容量形成部６１を備えている。そして、容量形成部６１は容量形成部５１と同じ構成を有しており、容量形成部６１の中間接続点Ｂ１〜Ｂ３、容量Ｃ１１〜Ｃ１５、スイッチＳＷ５１〜ＳＷ５８は、容量形成部５１の中間接続点Ａ１〜Ａ３、容量Ｃ１〜Ｃ５、スイッチＳＷ３１〜ＳＷ３８にそれぞれ相当している。容量Ｃ１１〜Ｃ１５の容量値Ｃ１１〜Ｃ１５は、容量Ｃ１〜Ｃ５の容量値Ｃ１〜Ｃ５とそれぞれ同一にされている。外部から基準電圧ＶＲＥＦが供給されており、バッファＢＦ２１の入力部と、基準電圧ＶＲＥＦとの間に、ＳＷ１０４が接続されている。ただし、スイッチＳＷ４１〜ＳＷ４３は、スイッチＳＷ２１〜ＳＷ２３と異なり、前記制御信号φＴ２がＨの場合にオンし、前記制御信号φＴ２がＬの場合にオフする。また、スイッチＳＷ４４〜ＳＷ４６は、スイッチＳＷ２４〜ＳＷ２６と異なり、前記制御信号φＴ０がＨの場合にオンし、前記制御信号φＴ０がＬの場合にオフする。スイッチＳＷ１０４は、制御信号φＲＢＦ２１がＨの場合にオンし、制御信号φＲＢＦ２１がＬの場合にオフする。
【００７５】
加算回路３１の出力側接続点Ｃの信号として現れる暗信号及び光信号は、バッファＢＦ２１を介して当該加算回路３１の出力部Ｖｏｕｔから出力され、列毎にＡ／Ｄ変換器３２に入力される。Ａ／Ｄ変換器３２は、入力された暗信号及び光信号の差分に相当するデジタル信号を取得し、そのデジタル信号はＡ／Ｄ変換器３２に保持される。このような機能を有するＡ／Ｄ変換器３２として、例えば、特開２００５−３２３３３１号公報に開示されているような、暗信号用と光信号用のカウント値を保持する２組をラッチを利用したＡ／Ｄ変換器や、アップダウンカウンタを利用したＡ／Ｄ変換器を用いてもよい。各Ａ／Ｄ変換器３２に保持されたデジタル信号は、タイミング発生回路２２からのクロックやパルス等の信号に基づいて、水平読み出し回路３３によって水平走査され、必要に応じて所定の信号形式に変換されて、外部（図１中のデジタル信号処理部６）へ出力される。
【００７６】
なお、タイミング発生回路２２は、撮像制御部５による制御下で、垂直走査回路２３の他に、他の各部（保持回路３０、加算回路３１、Ａ／Ｄ変換器３２など）に、必要なクロックやパルス等の信号を供給し、前述した動作や後述する動作を実現させる。
【００７７】
次に、図２に示す固体撮像素子４の動作例について説明する。
【００７８】
本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ１より小さい低感度である場合に、全画素ＰＸの信号を垂直画素非加算で読み出す動作モード（以下、「垂直画素非加算読み出しモード」と呼ぶ。）が行われる。なお、ＩＳＯ感度の設定値は、モード等に応じて、操作部１４により手動で設定されたものでもよいし、測光情報等に応じて自動的に設定されたものでもよい。
【００７９】
この垂直画素非加算読み出しモードでは、撮像制御部５が、垂直画素非加算読み出しモードを指令する制御信号として、ローレベル（Ｌ）の制御信号φａ及びローレベル（Ｌ）の制御信号φｂを加算回路３１に供給する。これにより、加算回路３１の容量形成部５１は図１０（ａ）の状態となり、容量形成部６１も同様の状態となる。
【００８０】
この垂直画素非加算読み出しモードにおいて、メカニカルシャッタ（図示せず）が所定の露光期間だけ開かれて各画素ＰＸのフォトダイオードＰＤの電荷蓄積層に電荷が蓄積された後、１行目からｎ行目まで順次１行ずつ読み出し対象として選択され、読み出し対象の各１行について順次同じ動作が行われていく。
【００８１】
図１１は、この動作の一例を示すタイミングチャートである。図１１は、主として、ｊ行目の画素ＰＸが選択され、引き続いてｊ＋１行目の画素ＰＸが選択された場合の動作を示している。期間ｔ１はｊ行目の画素ＰＸの信号の保持回路３０への読み出し期間であり、期間ｔ２はｊ＋１行目の画素ＰＸの信号の保持回路３０への読み出し期間である。
【００８２】
期間ｔ１において、垂直走査回路２３によりｊ行目の画素ＰＸが選択され、ｊ行目のφＲＥＳ（ｊ）がＬに変化し、ｊ行目のリセットトランジスタＲＥＳがオフし、ｊ行目の画素ＰＸのフローティングディフュージョンＦＤのリセットが終了される。また、期間ｔ１において、ｊ行目のφＳＥＬ（ｊ）がＨに変化し、ｊ行目の選択トランジスタＳＥＬがオンする。ｊ行目の選択トランジスタＳＥＬのオンにより、ｊ行目の増幅トランジスタＡＭＰのソースは垂直信号線２７に接続される。
【００８３】
期間ｔ１の開始時点から期間ｔ１２の開始時点までの期間中の期間ｔ１１において、φＤＡＲＫＣがＨに変化し、保持回路３０の１段目の個別保持回路４１のスイッチＳＷ１がオンし、ｊ行目の画素ＰＸのリセットレベルが暗信号として容量部ＣＴＤ１に保持される。
【００８４】
期間ｔ１中の期間ｔ１２において、ｊ行目のφＴＸ（ｊ）がＨに変化し、ｊ行目の転送トランジスタＴＸがオンにされる。これにより、ｊ行目の画素ＰＸのフォトダイオードＰＤに蓄積されていた信号電荷が、当該画素ＰＸのフローティングディフュージョンＦＤに転送される。
【００８５】
期間ｔ１２の終了時点から期間ｔ１の終了時点までの期間中の期間ｔ１３において、φＳＩＧＣがＨに変化し、保持回路３０の１段目の個別保持回路４１のスイッチＳＷ３がオンし、ｊ行目の画素ＰＸの光信号が容量部ＣＴＳ１に保持される。
【００８６】
その後、期間ｔ１の終了時点において、ｊ行目のφＲＥＳ（ｊ）がＨにされてｊ行目のリセットトランジスタＲＥＳがオンにされ、ｊ行目のφＳＥＬがＬにされてｊ行目の選択トランジスタがオフにされ、ｊ行目の行選択が終了される。
【００８７】
そして、期間ｔ１１の終了時点から期間ｔ２１の開始時点までの期間中の期間ｔ３１（この期間ｔ３１は、期間ｔ１３と重なってもよい。）において、φＴ２がＬのままでφＴ１がＨにされる。これにより、保持回路３０の１段目の個別保持回路４１のスイッチＳＷ２がオンし、容量部ＣＴＤ１に保持されていたｊ行目の画素ＰＸの暗信号が、１段目の個別保持回路４１の出力部Ｖｏｕｔから出力信号Ｖ１として出力される。また、φＴ２がＬのままでφＴ１がＨにされることで、２段目〜５段目の個別保持回路４２〜４５がそれぞれ図７（ａ）に示す状態となるため、前述したバケツリレー方式の動作によって、ｊ−２行目の画素ＰＸの暗信号が、３段目の個別保持回路４３の出力部Ｖｏｕｔから出力信号Ｖ３として出力され、ｊ−４行目の画素ＰＸの暗信号が、５段目の個別保持回路４５の出力部Ｖｏｕｔから出力信号Ｖ５として出力される。
【００８８】
垂直画素非加算読み出しモードでは、加算回路３１の容量形成部５１は図１０（ａ）の状態となっているので、期間ｔ３１において、φＴ２がＬのままでφＴ１がＨにされることで、スイッチＳＷ２１〜ＳＷ２３がオンすることから、出力信号Ｖ１，Ｖ３，Ｖ５のうちの出力信号Ｖ３（ここでは、ｊ−２行目の画素ＰＸの暗信号）が容量形成部５１の容量部Ｃｂに保持される。
【００８９】
期間ｔ１３の終了時点から期間ｔ２３開始時点までの期間中の期間ｔ３２であって、期間ｔ３１の終了時点から所定期間経過した後の期間ｔ３２（この期間ｔ３２は、期間ｔ２１と重なってもよい。）において、φＴ１がＬのままでφＴ２がＨにされる。これにより、スイッチＳＷ２４〜ＳＷ２６がオンすることから、加算回路３１の容量形成部５１の容量部Ｃｂに保持されていたｊ−２行目の画素ＰＸの暗信号が、出力側接続点Ｃを経由して加算回路３１の出力部Ｖｏｕｔから出力され、Ａ／Ｄ変換器３２に取り込まれる。
【００９０】
また、期間ｔ３２において、φＴ１がＬのままでφＴ２がＨにされることで、保持回路３０の１段目の個別保持回路４１のスイッチＳＷ４がオンし、容量部ＣＴＳ１に保持されていたｊ行目の画素ＰＸの光信号が、１段目の個別保持回路４１の出力部Ｖｏｕｔから出力信号Ｖ１として出力される。また、φＴ１がＬのままでφＴ２がＨにされることで、２段目〜５段目の個別保持回路４２〜４５がそれぞれ図７（ｂ）に示す状態となるため、前述したバケツリレー方式の動作によって、ｊ−２行目の画素ＰＸの光信号が、３段目の個別保持回路４３の出力部Ｖｏｕｔから出力信号Ｖ３として出力され、ｊ−４行目の画素ＰＸの光信号が、５段目の個別保持回路４５の出力部Ｖｏｕｔから出力信号Ｖ５として出力される。
【００９１】
垂直画素非加算読み出しモードでは、加算回路３１の容量形成部６１は図１０（ａ）と同様の状態となっているので、期間ｔ３２において、φＴ１がＬのままでφＴ２がＨにされることで、スイッチＳＷ４１〜ＳＷ４３がオンすることから、出力信号Ｖ１，Ｖ３，Ｖ５のうちの出力信号Ｖ３（ここでは、ｊ−２行目の画素ＰＸの光信号）が容量形成部６１の容量部（図１０（ａ）中の容量部Ｃｂに相当する容量部）に保持される。
【００９２】
次に、期間ｔ３３において、φＴ１，φＴ２がＬのままでφＴ０がＨにされることで、スイッチＳＷ４４〜ＳＷ４６がオンすることから、加算回路３１の容量形成部６１の容量部（図１０（ａ）中の容量部Ｃｂに相当する容量部）に保持されていたｊ−２行目の画素ＰＸの光信号が、出力側接続点Ｃを経由して加算回路３１の出力部Ｖｏｕｔから出力され、Ａ／Ｄ変換器３２に取り込まれる。
【００９３】
期間ｔ３３後に、Ａ／Ｄ変換器３２は、期間ｔ３２で取り込んだｊ−２行目の画素ＰＸの暗信号と期間ｔ３３で取り込んだｊ−２行目の画素ＰＸの光信号との差分に相当するデジタル信号を取得し、そのデジタル信号を一旦保持する。各Ａ／Ｄ変換器３２に保持されたこれらのデジタル信号は、水平読み出し回路３３によって水平走査されて、外部（図１中のデジタル信号処理部６）へ出力される。
【００９４】
ＳＷ１０４は、バッファＢＦ２１の入力部がフローティングになるのを防ぐためのスイッチである。φＴ２とφＴ０が共にＬの場合に、φＲＢＦ２１をＨとして、バッファＢＦ２１の入力部を基準電圧ＶＲＥＦに接続する。
【００９５】
次に、期間ｔ２において、ｊ行目に関して期間ｔ１で行われたのと同様の動作が行われ、それ以降においても同様の動作が繰り返される。また、期間ｔ２終了時点付近の期間ｔ４１，ｔ４２，ｔ４３において、期間ｔ３１，ｔ３２，ｔ３３で行われたのと同様の動作が行われ、それ以降においても同様の動作を繰り返される。さらに、期間ｔ１以前もこれらと同様の動作が行われる。なお、必要に応じて、各行の読み出し期間の間（期間ｔ１と期間ｔ２との間など）に時間間隔を設けてもよい。
【００９６】
このようにして、この垂直画素非加算読み出しモードでは、各行の画素ＰＸの信号が、加算されることなく、光信号と暗信号との差分を示すデジタル画像信号として水平読み出し回路３３から出力される。
【００９７】
また、本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ１以上でかつ閾値ＴＨ２（ＴＨ２＞ＴＨ１）より小さい中間感度である場合に、画素ＰＸの信号を前記第１の比率（１：３：１）の重みによる垂直画素重み付け加算で読み出す動作モード（以下、「第１の垂直画素重み付け加算読み出しモード」と呼ぶ。）が行われる。
【００９８】
この第１の垂直画素加算読み出しモードでは、撮像制御部５が、第１の垂直画素加算読み出しモードを指令する制御信号として、ハイレベル（Ｈ）の制御信号φａ及びローレベル（Ｌ）の制御信号φｂを加算回路３１に供給する。これにより、加算回路３１の容量形成部５１は図１０（ｂ）の状態となり、容量形成部６１も同様の状態となる。
【００９９】
この第１の垂直画素加算読み出しモードにおいても、基本的に、前記垂直画素非加算読み出しモードと同様に、前述した図１１に示す動作を行う。しかし、この第１の垂直画素加算読み出しモードでは、容量形成部５１は図１０（ｂ）の状態となるとともに容量形成部６１も同様の状態となっていることに伴い、以下の点で、前記垂直画素非加算読み出しモードの動作とは異なる。
【０１００】
前記第１の垂直画素加算読み出しモードでは、加算回路３１の容量形成部５１は図１０（ｂ）の状態となっているので、期間ｔ３１において、φＴ２，φＴ０がＬのままでφＴ１がＨにされることで、スイッチＳＷ２１〜ＳＷ２３がオンすることから、出力信号Ｖ１（ここでは、ｊ行目の画素ＰＸの暗信号）による電荷、出力信号Ｖ３（ここでは、ｊ−２行目の画素ＰＸの暗信号）による電荷、及び、出力信号Ｖ５（ここでは、ｊ−４行目の画素ＰＸの暗信号）による電荷が、容量形成部５１の容量部Ｃａ，Ｃｂ，Ｃｃにそれぞれ保持される。
【０１０１】
期間ｔ３２において、φＴ１，φＴ０がＬのままでφＴ２がＨにされることで、スイッチＳＷ２４〜ＳＷ２６がオンすることから、加算回路３１の容量形成部５１の容量部Ｃａ，Ｃｂ，Ｃｃにそれぞれ保持されていたｊ行目、ｊ−２行目及びｊ−４行目の画素ＰＸの暗信号による電荷が混合される結果、信号Ｖ１，Ｖ３，Ｖ５（ここでは、ｊ行目、ｊ−２行目及びｊ−４行目の画素ＰＸの暗信号）が比率Ｃａ：Ｃｂ：Ｃｃ（ここでは、前記第１の比率（１：３：１））の重みで加算された信号が、出力側接続点Ｃを経由して加算回路３１の出力部Ｖｏｕｔから出力され、Ａ／Ｄ変換器３２に取り込まれる。
【０１０２】
前記第１の垂直画素加算読み出しモードでは、加算回路３１の容量形成部６１は図１０（ｂ）と同様の状態となっているので、期間ｔ３２において、φＴ１，φＴ０がＬのままでφＴ２がＨにされることで、スイッチＳＷ４１〜ＳＷ４３がオンすることから、出力信号Ｖ１（ここでは、ｊ行目の画素ＰＸの光信号）による電荷、出力信号Ｖ３（ここでは、ｊ−２行目の画素ＰＸの光信号）による電荷、及び、出力信号Ｖ５（ここでは、ｊ−４行目の画素ＰＸの光信号）による電荷が、容量形成部６１の３つの容量部（図１０（ｂ）中の容量部Ｃａ，Ｃｂ，Ｃｃにそれぞれ相当する３つの容量部）にそれぞれ保持される。
【０１０３】
次に、期間ｔ３３において、φＴ１，φＴ２がＬのままでφＴ０がＨにされることで、スイッチＳＷ４４〜ＳＷ４６がオンすることから、加算回路３１の容量形成部６１の３つの容量部（図１０（ｂ）中の容量部Ｃａ，Ｃｂ，Ｃｃにそれぞれ相当する３つの容量部）に保持されていたｊ行目、ｊ−２行目及びｊ−４行目の画素ＰＸの光信号による電荷が混合される結果、信号Ｖ１，Ｖ３，Ｖ５（ここでは、ｊ行目、ｊ−２行目及びｊ−４行目の画素ＰＸの光信号）が比率Ｃａ：Ｃｂ：Ｃｃ（ここでは、前記第１の比率（１：３：１））の重みで加算された信号が、出力側接続点Ｃを経由して加算回路３１の出力部Ｖｏｕｔから出力され、Ａ／Ｄ変換器３２に取り込まれる。
【０１０４】
期間ｔ３３後に、Ａ／Ｄ変換器３２は、期間ｔ３２で取り込んだ加算信号（ｊ行目、ｊ−２行目及びｊ−４行目の画素ＰＸの暗信号が前記第１の比率（１：３：１）の重みで加算された信号）と期間ｔ３３で取り込んだ加算信号（ｊ行目、ｊ−２行目及びｊ−４行目の画素ＰＸの光信号が前記第１の比率（１：３：１）の重みで加算された信号）との差分に相当するデジタル信号を取得し、そのデジタル信号を一旦保持する。各Ａ／Ｄ変換器３２に保持されたこれらのデジタル信号は、水平読み出し回路３３によって水平走査されて、外部（図１中のデジタル信号処理部６）へ出力される。
【０１０５】
したがって、この第１の垂直画素加算読み出しモードでは、各行の画素ＰＸの信号について、当該行の画素ＰＸの信号と、２行前の行の画素ＰＸの信号と、４行前の行の画素ＰＸの信号とが、第１の比率（１：３：１）の重みで加算された信号が、光信号と暗信号との差分を示すデジタル画像信号として水平読み出し回路３３から出力される。
【０１０６】
さらに、本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、現在のＩＳＯ感度の設定値が閾値ＴＨ２以上の高感度である場合に、画素ＰＸの信号を前記第２の比率（１：１：１）の重みによる垂直画素重み付け加算で読み出す動作モード（以下、「第２の垂直画素重み付け加算読み出しモード」と呼ぶ。）が行われる。
【０１０７】
第２の垂直画素重み付け加算読み出しモードが前記第１の垂直画素重み付け加算読み出しモードと異なる所は、撮像制御部５が、第２の垂直画素加算読み出しモードを指令する制御信号として、ハイレベル（Ｈ）の制御信号φａ及びハイレベル（Ｈ）の制御信号φｂを加算回路３１に供給し、加算回路３１の容量形成部５１は図１０（ｃ）の状態となり、容量形成部６１も同様の状態となる点のみである。
【０１０８】
したがって、この第２の垂直画素加算読み出しモードでは、前記第１の垂直画素加算読み出しモードと同様の動作が行われるが、前記第１の比率（１：３：１）に代えて前記第２の比率（１：１：１）の重みによる加算が行われる。
【０１０９】
前記第１及び第２の垂直画素重み付け加算読み出しモードにおいて、水平読み出し回路３３から出力されたデジタル信号から最終的な静止画像等を得るには、例えば、図１中のデジタル信号処理部６あるいは画像処理部１３で、垂直方向の重みと同じ重みで水平方向の３画素の重み付け加算処理を行ってもよい。あるいは、固体撮像素子４を水平方向の画素加算し得るように構成しておき、水平方向も重み付け画素加算読み出ししてもよい。この場合、例えば、各列のカラムアンプ２９に垂直信号線２７の信号が直接に入力されないようにし、同色の隣り合う３本の垂直信号線２７の信号を加算し得るように構成し、その加算した信号が各列のカラムアンプ２９に入力されるようにしてもよい。この場合、３つの行の水平３画素加算信号が垂直加算されることになる。この場合、水平３画素、垂直３画素、合計９画素で重み付け加算が行われることになる。
【０１１０】
本実施の形態では、前述したように、静止画撮影時などにおいて、ＩＳＯ感度が低感度に設定されている場合には、垂直方向の画素加算は行われず、ＩＳＯ感度が中間感度に設定されている場合には、中央の重みの割合が相対的に大きく周辺の重みの割合が相対的に小さい比率（１：３：１）の重みで垂直方向の画素加算が行われ、ＩＳＯ感度が高感度に設定されている場合には、中央の重みの割合が相対的に小さく周辺の重みの割合が相対的に大きい比率（１：１：１）の重みで垂直方向の画素加算が行われる。したがって、本実施の形態によれば、静止画撮影時などにおいて、本来はトレードオフの関係にあるノイズ低減と解像度低下防止とを両立させることができる。
【０１１１】
すなわち、ＩＳＯ感度が低感度に設定されている場合には、元々ノイズが少ないため、ノイズ低減を図るべく垂直方向の画素加算を行う必要がない一方で、垂直方向の画素加算を行うと、解像度の低下は免れない。そこで、本実施の形態では、静止画撮影時などにおいて、ＩＳＯ感度が低感度に設定されている場合には、垂直方向の画素加算を行わない。静止画撮影時などにおいて、ＩＳＯ感度が中間感度に設定されている場合には、ノイズを低減するために垂直方向の画素加算を行うが、ある程度のノイズ低減効果を得ながら解像度の低下を抑えるために、比率（１：３：１）の重みで垂直方向の画素加算を行う。ＩＳＯ感度が高感度に設定されている場合には、ノイズが多くなり、元々解像感も低下している。そこで、本実施の形態では、静止画撮影時などにおいて、解像度の低下を抑えつつ比較的大きいノイズ低減効果を得るために、比率（１：１：１）の重みで垂直方向の画素加算を行う。
【０１１２】
また、本実施の形態では、暗信号と光信号の両方が、共通のバッファＢＦ１，ＢＦ２，ＢＦ３，ＢＦ２１を通して出力される。したがって、本実施の形態によるバッファＢＦ１，ＢＦ２，ＢＦ３，ＢＦ２１の特性にバラツキがあっても、最終的にＡ／Ｄ変換器３２で暗信号と光信号との差分をとる処理を行うことにより、そのバラツキの影響をキャンセルすることができる。
【０１１３】
なお、本実施の形態では、加算回路３１は垂直方向の画素加算の重みを２段階に切り替えられるように構成されているが、本発明では、加算回路３１は、その重みを３段階以上に切り替えられるように構成してもよい。
【０１１４】
また、本実施の形態では、同色の垂直方向に隣り合う３つの行の信号を加算し得るように構成されているが、本発明では、より多くの行（例えば、５つの行、７つの行など）の信号を加算し得るように構成してもよい。この場合、例えば、加算回路３１における個別保持回路の段数を適宜増やせばよい。また、本発明では、信号を加算し得る行の数を、制御信号に応じて変更し得るように構成してもよい。この場合、例えば、静止画撮影時などにおいて、ＩＳＯ感度が中間感度に設定されている場合には、同色の隣り合う３つの行の信号を垂直加算し、ＩＳＯ感度が高感度に設定されている場合には、同色の隣り合う５つの行の信号を垂直加算するようにしてもよい。これらの点は、後述する第２及び第３の実施の形態についても同様である。
【０１１５】
［第２の実施の形態］
図１２は、本発明の第２の実施の形態による電子カメラの固体撮像素子の保持回路１３０を示す回路図であり、図４及び図６に対応している。図１２において、図４及び図６中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【０１１６】
本実施の形態が前記第１の実施の形態と異なる所は、以下に説明する点である。
【０１１７】
本実施の形態では、前記第１の実施の形態において、保持回路３０に代えて保持回路１３０が設けられている。本実施の形態における保持回路１３０では、前記第１の実施の形態における保持回路３０の２段目乃至５段目の個別保持回路４２〜４５の代わりに、２段目乃至６段目の個別保持回路１４２〜１４６がそれぞれ設けられている。
【０１１８】
２段目の個別保持回路１４２は、前記第１の実施の形態における２段目の個別保持回路４２において、第９乃至第１２のスイッチＳＷ９〜ＳＷ１２、基準電圧印加用スイッチＳＷ１０３、第５及び第６の容量部ＣＴＤ３，ＣＴＳ３並びに第３のバッファＢＦ３が取り除かれ、第２のバッファＢＦ２の出力部が２段目の個別保持回路１４２の出力部Ｖｏｕｔとされたものである。ただし、２段目の個別保持回路１４２のスイッチＳＷ６は、制御信号φＴ３がＨの場合にオンし、前記制御信号φＴ３がＬの場合にオフする。２段目の個別保持回路１４２のスイッチＳＷ８は、制御信号φＴ４がＨの場合にオンし、前記制御信号φＴ４がＬの場合にオフする。
【０１１９】
３段目乃至６段目の個別保持回路１４３〜１４６は、２段目の個別保持回路１４２と同一の構成を有している。ただし、３段目の個別保持回路１４３のスイッチＳＷ５は、制御信号φＴ３がＨの場合にオンし、前記制御信号φＴ３がＬの場合にオフする。３段目の個別保持回路１４３のスイッチＳＷ７は、制御信号φＴ４がＨの場合にオンし、前記制御信号φＴ４がＬの場合にオフする。３段目の個別保持回路１４３の基準電圧印加用スイッチＳＷ１０２は、制御信号φＲＢＦ３がＨの場合にオンし、制御信号φＲＢＦ３がＬの場合にオフする。
【０１２０】
３段目の個別保持回路１４３のスイッチＳＷ６及び４段目の個別保持回路１４４のスイッチＳＷ５は、制御信号φＴ５がＨの場合にオンし、前記制御信号φＴ５がＬの場合にオフする。３段目の個別保持回路１４３のスイッチＳＷ８及び４段目の個別保持回路１４４のスイッチＳＷ７は、制御信号φＴ６がＨの場合にオンし、前記制御信号φＴ６がＬの場合にオフする。４段目の個別保持回路１４４の基準電圧印加用スイッチＳＷ１０２は、制御信号φＲＢＦ４がＨの場合にオンし、制御信号φＲＢＦ４がＬの場合にオフする。
【０１２１】
４段目の個別保持回路１４４のスイッチＳＷ６は、制御信号φＴ７がＨの場合にオンし、前記制御信号φＴ７がＬの場合にオフする。４段目の個別保持回路１４４のスイッチＳＷ８は、制御信号φＴ８がＨの場合にオンし、前記制御信号φＴ８がＬの場合にオフする。
【０１２２】
５段目の個別保持回路１４５のスイッチＳＷ５は、制御信号φＴ７−２がＨの場合にオンし、前記制御信号φＴ７−２がＬの場合にオフする。５段目の個別保持回路１４５のスイッチＳＷ７は、制御信号φＴ８−２がＨの場合にオンし、前記制御信号φＴ８−２がＬの場合にオフする。５段目の個別保持回路１４５の基準電圧印加用スイッチＳＷ１０２は、制御信号φＲＢＦ５がＨの場合にオンし、制御信号φＲＢＦ５がＬの場合にオフする。
【０１２３】
５段目の個別保持回路１４５のスイッチＳＷ６及び６段目の個別保持回路１４６のスイッチＳＷ５は、制御信号φＴ９がＨの場合にオンし、前記制御信号φＴ９がＬの場合にオフする。５段目の個別保持回路１４５のスイッチＳＷ８及び６段目の個別保持回路１４６のスイッチＳＷ７は、制御信号φＴ１０がＨの場合にオンし、前記制御信号φＴ１０がＬの場合にオフする。６段目の個別保持回路１４６の基準電圧印加用スイッチＳＷ１０２は、制御信号φＲＢＦ６がＨの場合にオンし、制御信号φＲＢＦ６がＬの場合にオフする。
【０１２４】
６段目の個別保持回路１４６のスイッチＳＷ６は、制御信号φＴ１１がＨの場合にオンし、前記制御信号φＴ１１がＬの場合にオフする。６段目の個別保持回路１４６のスイッチＳＷ８は、制御信号φＴ１２がＨの場合にオンし、前記制御信号φＴ１２がＬの場合にオフする。
【０１２５】
本実施の形態では、前記制御信号φＴ３〜Ｔ１２，φＲＢＦ３〜φＲＢＦ６も、前記制御信号φＴ１，φＴ２等と同様に、図１中の撮像制御部５による制御下でタイミング発生回路２２が発生する。
【０１２６】
図１３は、本発明の第２の実施の形態による電子カメラの固体撮像素子の動作の一例を示すタイミングチャートであり、図１１に対応している。図１３において、図１１中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【０１２７】
前記第１の実施の形態では、保持回路３０の２段目乃至５段目の個別保持回路４２〜４５がそれぞれ本実施の形態における２段目の個別保持回路４２に相当する構成を２段有しているので、各段の個別保持回路４１〜４５の信号転送を、全段について、制御信号φＴ１，φＴ２がＨの期間において一度に行うことができる。
【０１２８】
これに対し、本実施の形態では、図１３から理解できるように、各段の個別保持回路の信号転送を、１段ずつ順次行うようになっている。
【０１２９】
例えば、図１３において、まず、期間ｔ４０においてφＴ９がＨにされてｊ−４行目の画素ＰＸの暗信号が前段から６段目の個別保持回路１４６の容量部ＣＴＤ２に転送され、その後の期間ｔ４１においてφＴ１０がＨにされてｊ−４行目の画素ＰＸの光信号が前段から６段目の個別保持回路１４６の容量部ＣＴＳ２に転送される。次に、期間ｔ３８においてφＴ７及びφＴ７−２がＨにされてｊ−３行目の画素ＰＸの暗信号が前段から５段目の個別保持回路１４５の容量部ＣＴＤ２に転送され、その後の期間ｔ３９においてφＴ８及びφＴ８−２がＨにされてｊ−３行目の画素ＰＸの光信号が前段から５段目の個別保持回路１４５の容量部ＣＴＳ２に転送される。次に、期間ｔ３６においてφＴ５がＨにされてｊ−２行目の画素ＰＸの暗信号が前段から４段目の個別保持回路１４４の容量部ＣＴＤ２に転送され、その後の期間ｔ３７においてφＴ６がＨにされてｊ−２行目の画素ＰＸの光信号が前段から４段目の個別保持回路１４４の容量部ＣＴＳ２に転送される。次に、期間ｔ３４においてφＴ３がＨにされてｊ−１行目の画素ＰＸの暗信号が前段から３段目の個別保持回路１４３の容量部ＣＴＤ２に転送され、その後の期間ｔ３５においてφＴ４がＨにされてｊ−１行目の画素ＰＸの光信号が前段から３段目の個別保持回路１４３の容量部ＣＴＳ２に転送される。次に、期間ｔ３１においてφＴ１がＨにされてｊ行目の画素ＰＸの暗信号が前段から２段目の個別保持回路１４２の容量部ＣＴＤ２に転送され、その後の期間ｔ３２においてφＴ２がＨにされてｊ行目の画素ＰＸの光信号が前段から２段目の個別保持回路１４２の容量部ＣＴＳ２に転送される。この時点では、個別保持回路４１の容量部ＣＤＴ１と、個別保持回路１４２の容量部ＣＴＤ２は同一の電位となる。同様に、個別保持回路４１の容量部ＣＤＳ１と、個別保持回路１４２の容量部ＣＴＳ２は同一の電位となる。このように、本実施例では、信号を１段ずつ転送するため、必ずある段と次の段で蓄積された信号が同一となるタイミングが必要となる。そのため、前記第１の実施の形態の場合に比べて、１段分多く個別保持回路が必要となる。
【０１３０】
なお、期間ｔ３１においてφＴ１のみならずφＴ７，φＴ１１も同時にＨにされるのは、ｊ行目、ｊ−２行目及びｊ−４行目の画素ＰＸの暗信号を同時に加算回路３１に供給するためである。また、期間ｔ３２においてφＴ２のみならずφＴ８，φＴ１２も同時にＨにされるのは、ｊ行目、ｊ−２行目及びｊ−４行目の画素ＰＸの光信号を同時に加算回路３１に供給するためである。
【０１３１】
また、４段目の個別保持回路１４４と５段目の個別保持回路１４５とでは、φＴ７とφＴ７−２とを分離するとともに、φＴ８とφＴ８−２とを分離している。これは、期間ｔ３８，ｔ３９では４段目から５段目への信号の転送を行い、期間ｔ３１，ｔ３２では信号の転送を行わずに４段目からの出力のみを行う必要があり、転送動作と出力動作とを切り替えられるようにするためである。
【０１３２】
個別保持回路４１のＳＷ１０１、個別保持回路１４２〜１４６のＳＷ１０２は、個別保持回路４１のバッファＢ１の入力部、個別保持回路１４２〜１４６のバッファＢＦ２の入力部がフローティングになるのを防ぐためのスイッチである。個別保持回路４１では、φＴ１及びφＴ２が共にＬの場合に、φＲＢＦ１をＨとして、バッファＢＦ１の入力部を基準電圧ＶＲＥＦに接続する。個別保持回路１４２では、φＴ３及びφＴ４が共にＬの場合に、φＲＢＦ２をＨとして、バッファＢＦ２の入力部を基準電圧ＶＲＥＦに接続する。個別保持回路１４３〜１４６についても同様である。
【０１３３】
本実施の形態によれば、基本的に、前記第１の実施の形態と同様の利点が得られる。また、本実施の形態では、前述したように各段の個別保持回路の信号転送を１段ずつ順次行うようになっているため、その転送に時間を要するものの、２段目乃至６段目の個別保持回路１４２〜１４６の構成が、前記第１の実施の形態における２段目乃至５段目の個別保持回路４２〜４５の構成に比べて約半分の規模ですむという利点が得られる。
【０１３４】
［第３の実施の形態］
図１４は、本発明の第３の実施の形態による電子カメラの固体撮像素子の保持回路２３０を示す回路図であり、図４及び図６並びに図１２に対応している。図１５は、本発明の第３の実施の形態による電子カメラの固体撮像素子の加算回路２３１を示す回路図であり、図９に対応している。
【０１３５】
本実施の形態が前記第２の実施の形態と異なる所は、以下に説明する点である。
【０１３６】
本実施の形態では、前記第２の実施の形態において、保持回路１３０に代えて保持回路２３０が設けられ、加算回路３１に代えて加算回路２３１が設けられている。
【０１３７】
本実施の形態における保持回路２３０では、暗信号が転送される経路と、光信号が転送される経路とが、別々にされている。本実施の形態における保持回路２３０では、前記第２の実施の形態における保持回路１３０における１段目乃至６段目の個別保持回路４１，１４２〜１４６の代わりに、１段目乃至６段目の個別保持回路２４１〜２４６が設けられている。
【０１３８】
１段目の個別保持回路２４１は、前記第２の実施の形態における１段目の個別保持回路４１において、スイッチＳＷ２，ＳＷ４が取り除かれ、バッファＢＦ１が暗信号用のバッファＢＦ１Ｄと光信号用のバッファＢＦ１Ｓとに分けられ、バッファＢＦ１Ｄの入力部がスイッチＳＷ１と容量部ＣＴＤ１との接続中点に接続され、バッファＢＦ１Ｄの出力部が１段目の個別保持回路２４１の第１の出力部ＶｏｕｔＤとされ、バッファＢＦ１Ｓの入力部がスイッチＳＷ３と容量部ＣＴＳ１との接続中点に接続され、バッファＢＦ１Ｓの出力部が１段目の個別保持回路２４１の第２の出力部ＶｏｕｔＳとされたものである。なお、前記第１の実施の形態や前記第２の実施の形態と異なり、本実施の形態では、バッファの入力部がフローディングになることがないため、基準電圧印加用スイッチＳＷ１０１は不要となる。制御信号φＲＢＦ１も不要となる。
【０１３９】
このように、１段目の個別保持回路２４１は、入力部Ｖｉｎ、第１及び第２の出力部ＶｏｕｔＤ，ＶｏｕｔＳ、第１及び第２のスイッチＳＷ１，ＳＷ３、第１及び第２の容量部ＣＴＤ１，ＣＴＳ１、並びに、第１及び第２のバッファＢＦ１Ｄ，ＢＦ１Ｓを有している。
【０１４０】
２段目の個別保持回路１４２は、前記第２の実施の形態における２段目の個別保持回路１４２において、入力部Ｖｉｎが２つの入力部ＶｉｎＤ，ＶｉｎＳに分けられ、入力部ＶｉｎＤがスイッチＳＷ５に接続され、入力部ＶｉｎＳがスイッチＳＷ７に接続され、スイッチＳＷ６，ＳＷ８が取り除かれ、バッファＢＦ２が暗信号用のバッファＢＦ２Ｄと光信号用のバッファＢＦ２Ｓとに分けられ、バッファＢＦ２Ｄの入力部がスイッチＳＷ５と容量部ＣＴＤ２との接続中点に接続され、バッファＢＦ２Ｄの出力部が２段目の個別保持回路２４２の第１の出力部ＶｏｕｔＤとされ、バッファＢＦ２Ｓの入力部がスイッチＳＷ７と容量部ＣＴＳ２との接続中点に接続され、バッファＢＦ２Ｓの出力部が２段目の個別保持回路２４２の第２の出力部ＶｏｕｔＳとされたものである。ただし、２段目の個別保持回路２４２のスイッチＳＷ５は、制御信号φＴ３がＨの場合にオンし、前記制御信号φＴ３がＬの場合にオフする。２段目の個別保持回路２４２のスイッチＳＷ７は、制御信号φＴ４がＨの場合にオンし、前記制御信号φＴ４がＬの場合にオフする。なお、前記第１の実施の形態や前記第２の実施の形態と異なり、本実施の形態では、バッファの入力部がフローディングになることがないため、基準電圧印加用スイッチＳＷ１０２は不要となる。制御信号φＲＢＦ２も不要となる。
【０１４１】
このように、２段目の個別保持回路２４２は、第１及び第２の入力部ＶｉｎＤ，ＶｉｎＳ、第１及び第２の出力部ＶｏｕｔＤ，ＶｏｕｔＳ、第３及び第４のスイッチＳＷ５，ＳＷ７、第３及び第４の容量部ＣＴＤ２，ＣＴＳ２、並びに、第３及び第４のバッファＢＦ２Ｄ，ＢＦ２Ｓを有している。
【０１４２】
３段目乃至６段目の個別保持回路２４３〜２４６は、２段目の個別保持回路２４２と同一の構成を有している。ただし、３段目の個別保持回路２４３のスイッチＳＷ５は、制御信号φＴ５がＨの場合にオンし、前記制御信号φＴ５がＬの場合にオフする。３段目の個別保持回路２４３のスイッチＳＷ７は、制御信号φＴ６がＨの場合にオンし、前記制御信号φＴ６がＬの場合にオフする。
【０１４３】
４段目の個別保持回路２４４のスイッチＳＷ５は、制御信号φＴ７がＨの場合にオンし、前記制御信号φＴ７がＬの場合にオフする。４段目の個別保持回路２４４のスイッチＳＷ７は、制御信号φＴ８がＨの場合にオンし、前記制御信号φＴ８がＬの場合にオフする。
【０１４４】
５段目の個別保持回路２４５のスイッチＳＷ５は、制御信号φＴ９がＨの場合にオンし、前記制御信号φＴ９がＬの場合にオフする。５段目の個別保持回路２４５のスイッチＳＷ７は、制御信号φＴ１０がＨの場合にオンし、前記制御信号φＴ１０がＬの場合にオフする。
【０１４５】
６段目の個別保持回路２４６のスイッチＳＷ５は、制御信号φＴ１１がＨの場合にオンし、前記制御信号φＴ１１がＬの場合にオフする。６段目の個別保持回路２４６のスイッチＳＷ７は、制御信号φＴ１２がＨの場合にオンし、前記制御信号φＴ１２がＬの場合にオフする。
【０１４６】
本実施の形態では、前記制御信号φＴ３〜Ｔ１２も、前記制御信号φＴ１，φＴ２，φＴ０等と同様に、図１中の撮像制御部５による制御下でタイミング発生回路２２が発生する。
【０１４７】
なお、２段目乃至６段目の個別保持回路１４２〜１４６の入力部ＶｉｎＤ，ＶｉｎＳは、それぞれ前段の個別保持回路の出力部ＶｏｕｔＤ，ＶｏｕｔＳに接続されている。
【０１４８】
本実施の形態における加算回路２３１は、前記第１及び第２の実施の形態における加算回路２３１において、１組の入力部Ｖｉｎ１，Ｖｉｎ３，Ｖｉｎ５が２組の入力部Ｖｉｎ１Ｄ，Ｖｉｎ３Ｄ，Ｖｉｎ５Ｄ，Ｖｉｎ１Ｓ，Ｖｉｎ３Ｓ，Ｖｉｎ５Ｓに分けられ、入力部Ｖｉｎ１Ｄ，Ｖｉｎ３Ｄ，Ｖｉｎ５ＤにスイッチＳＷ２１〜ＳＷ２３がそれぞれ接続され、入力部Ｖｉｎ１Ｓ，Ｖｉｎ３Ｓ，Ｖｉｎ５ＳにスイッチＳＷ４１〜Ｓ４３がそれぞれ接続されたものである。
【０１４９】
加算回路２３１の入力部Ｖｉｎ１Ｄには、１段目の個別保持回路２４１の出力部ＶｏｕｔＤ（そこからの出力信号（電位）をＶ１Ｄとする。）が接続されている。加算回路２３１の入力部Ｖｉｎ３Ｄには、３段目の個別保持回路２４３の出力部ＶｏｕｔＤ（そこからの出力信号（電位）をＶ３Ｄとする。）が接続されている。加算回路２３１の入力部Ｖｉｎ５Ｄには、５段目の個別保持回路２４５の出力部ＶｏｕｔＤ（そこからの出力信号（電位）をＶ５Ｄとする。）が接続されている。
【０１５０】
加算回路２３１の入力部Ｖｉｎ１Ｓには、１段目の個別保持回路２４１の出力部ＶｏｕｔＳ（そこからの出力信号（電位）をＶ１Ｓとする。）が接続されている。加算回路２３１の入力部Ｖｉｎ３Ｓには、３段目の個別保持回路２４３の出力部ＶｏｕｔＳ（そこからの出力信号（電位）をＶ３Ｓとする。）が接続されている。加算回路２３１の入力部Ｖｉｎ５Ｓには、５段目の個別保持回路２４５の出力部ＶｏｕｔＳ（そこからの出力信号（電位）をＶ５Ｓとする。）が接続されている。
【０１５１】
図１６は、本発明の第３の実施の形態による電子カメラの固体撮像素子の動作の一例を示すタイミングチャートであり、図１３に対応している。図１６において、図１３中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
【０１５２】
前記第２の本実施の形態では、前述したように、暗信号と光信号の両方が、共通のバッファＢＦ１，ＢＦ２を通して転送される。これに対し、本実施の形態では、前述したように、暗信号が転送される経路と光信号が転送される経路とが別々にされている。したがって、本実施の形態では、暗信号と光信号とを交互に転送する必要がなくなり、図１６に示すように、暗信号と光信号とを同時に転送することができる。
【０１５３】
例えば、図１６において、まず、期間ｔ３８において、φＴ１１，φＴ１２が同時にＨにされてｊ−４行目の画素ＰＸの暗信号及び光信号が前段から６段目の個別保持回路２４６の容量部ＣＴＤ２，ＣＴＳ２にそれぞれ転送される。次に、期間ｔ３７において、φＴ９，φＴ１０が同時にＨにされてｊ−３行目の画素ＰＸの暗信号及び光信号が前段から５段目の個別保持回路２４５の容量部ＣＴＤ２，ＣＴＳ２にそれぞれ転送される。次に、期間ｔ３６において、φＴ７，φＴ８が同時にＨにされてｊ−２行目の画素ＰＸの暗信号及び光信号が前段から４段目の個別保持回路２４４の容量部ＣＴＤ２，ＣＴＳ２にそれぞれ転送される。次に、期間ｔ３５において、φＴ５，φＴ６が同時にＨにされてｊ−１行目の画素ＰＸの暗信号及び光信号が前段から３段目の個別保持回路２４３の容量部ＣＴＤ２，ＣＴＳ２にそれぞれ転送される。次に、期間ｔ３４において、φＴ３，φＴ４が同時にＨにされてｊ行目の画素ＰＸの暗信号及び光信号が前段から２段目の個別保持回路２４２の容量部ＣＴＤ２，ＣＴＳ２にそれぞれ転送される。
【０１５４】
この時点では、個別保持回路２４１の容量部ＣＤＴ１と個別保持回路２４２の容量部ＣＴＤ２とは、同一の電位となる。同様に、個別保持回路２４１の容量部ＣＤＳ１と個別保持回路２４２の容量部ＣＴＳ２とは、同一の電位となる。このように、本実施の形態では、信号を１段ずつ転送するため、必ずある段と次の段で蓄積された信号とが同一となるタイミングが必要となる。そのため、本実施の形態では、前記第２の実施の形態の場合と同様、前記第１の実施の形態の場合より１段分多く個別保持回路が必要となる。
【０１５５】
次に、期間ｔ３１において、φＴ１がＨにされて加算回路２３１のスイッチＳＷ２１〜ＳＷ２３がオンされ、その後の期間ｔ３２において、φＴ２がＨにされてＳＷ２４〜ＳＷ２６，ＳＷ２４〜ＳＷ２６がオンされ、その後の期間ｔ３３において、φＴ０がＨにされてＳＷ４４〜ＳＷ４６がオンされる。
【０１５６】
本実施の形態によれば、基本的に、前記第２の実施の形態と同様の利点が得られる。また、本実施の形態では、前述したように暗信号と光信号とを同時に転送することができるので、前記第２の実施の形態に比べて、その転送に要する時間を短縮することができる。ただし、本実施の形態では、バッファＢＦ１Ｄ，ＢＦ１Ｓ，ＢＦ２Ｄ，ＢＦ２Ｓの特性にバラツキがあると、そのバラツキの影響をキャンセルすることはできないので、そのバラツキが十分に小さいバッファを用いることが好ましい。
【０１５７】
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
【０１５８】
例えば、本発明は、ベイヤー配列以外の２行２列の繰り返し周期を持つ色配列のカラーフィルタ（例えば、マゼンタ、グリーン、シアン及びイエローを用いる補色系カラーフィルタなど）などを有する固体撮像素子や、カラーフィルタを有しないいわゆる白黒の固体撮像素子にも適用することができる。
【０１５９】
また、前記各実施の形態は、本発明による加算回路を固体撮像素子において用いた例であるあるが、本発明による加算回路は、他の種々の用途においてアナログ信号を加算するために用いることができる。用途によっては、本発明による加算回路は、入力側スイッチ、容量部及び出力側スイッチの組を１組のみ備えていてもよい。
【０１６０】
さらに、前記各実施形態では、固体撮像素子は各列毎にＡ／Ｄ変換器３２を有しているが、本発明による固体撮像素子は、アナログ信号のまま出力するように構成し、外部でＡＤ変換してもよい。
【符号の説明】
【０１６１】
１  電子カメラ
４  固体撮像素子
２１  画素部
２７  垂直信号線
３０，１３０，２３０  保持回路
３１，２３１  加算回路
【図１】
2014233018.tif 000003
【図２】
2014233018.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014233018.tif 000009
【図８】
2014233018.tif 000010
【図９】
2014233018.tif 000011
【図１０】
2014233018.tif 000012
【図１１】
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【図１２】
2014233018.tif 000014
【図１３】
2014233018.tif 000015
【図１４】
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【図１５】
2014233018.tif 000017
【図１６】
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