(57)【要約】【課題】有機半導体膜に印加される応力を緩和し、特性の劣化を抑制することが可能な半導体装置およびその製造方法、並びに電子機器を提供する。【解決手段】本開示の半導体装置は、ゲート電極と、一対のソース・ドレイン電極と、チャネルを形成する有機半導体膜とを備えたものであり、一対のソース・ドレイン電極は有機半導体膜上に形成されると共に、接続層、緩衝層および配線層がこの順に積層されている。【選択図】図１
2014041874.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極と、
一対のソース・ドレイン電極と、
チャネルを形成する有機半導体膜とを備え、
前記一対のソース・ドレイン電極は前記有機半導体膜上に形成されると共に、接続層、緩衝層および配線層がこの順に積層されている
半導体装置。
【請求項２】
前記緩衝層は連続または不連続に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記緩衝層は導電性有機材料、導電性無機材料あるいはこれらの混合材料により構成されている、請求項１に記載の半導体装置。
【請求項４】
前記緩衝層は絶縁性材料あるいは導電性有機材料または導電性無機材料との混合材料により構成されている、請求項１に記載の半導体装置。
【請求項５】
前記導電性有機材料は、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリピロールまたはポリアセチレンである、請求項３に記載の半導体装置。
【請求項６】
前記導電性無機材料はカーボンナノチューブ，カーボンブラック，酸化モリブデン（ＭｏＯ），酸化チタン（ＴｉＯ）または酸化インジウムスズ（ＩＴＯ）である、請求項３に記載の半導体装置。
【請求項７】
前記絶縁性材料はケイ素（Ｓｉ）である、請求項４に記載の半導体装置。
【請求項８】
前記有機半導体膜は、前記ゲート電極と前記一対のソース・ドレイン電極との間に設けられている、請求項１に記載の半導体装置。
【請求項９】
基板上に、前記ゲート電極、有機半導体膜、一対のソードレイン電極の順に設けられている、請求項８に記載の半導体装置。
【請求項１０】
前記有機半導体膜は、前記一対のソース・ドレイン電極と基板との間に設けられている、請求項１に記載の半導体装置。
【請求項１１】
基板上に、前記有機半導体膜、一対のソース・ドレイン電極、ゲート電極の順に設けられている、請求項１０に記載の半導体装置。
【請求項１２】
ゲート電極と、
一対のソース・ドレイン電極と、
チャネルを形成する有機半導体膜とを備え、
前記一対のソース・ドレイン電極は前記有機半導体膜上に形成されると共に、電気的接続材料および緩衝材料を含む接続緩衝層と、配線層とがこの順に積層されている
半導体装置。
【請求項１３】
ゲート電極を形成する工程と、
チャネルを形成する有機半導体膜を形成する工程と、
前記有機半導体膜上に一対のソース・ドレイン電極として、接続層、緩衝層および配線層をこの順に形成する工程と
を含む半導体装置の製造方法。
【請求項１４】
前記配線層，緩衝層および接続層の順にエッチングして前記一対のソース・ドレイン電極を形成する、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記配線層，緩衝層および接続層を一括でエッチングして前記一対のソース・ドレイン電極を形成する、請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記有機半導体膜は、キャストコーティング、スピンコーティング、スプレイコーティング、インクジェット印刷、凸版印刷、スクリーン印刷、グラビア印刷またはグラビアオフセット印刷のいずれかによって形成する、請求項１３に記載の半導体装置の製造方法。
【請求項１７】
表示部と、前記表示部を駆動するための半導体装置とを備え、
前記半導体装置は、
ゲート電極と、
一対のソース・ドレイン電極と、
チャネルを形成する有機半導体膜とを備え、
前記一対のソース・ドレイン電極は前記有機半導体膜上に形成されると共に、接続層、緩衝層および配線層がこの順に積層されている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）等の半導体装置およびその製造方法、並びにこれを備えた電子機器に関する。
【背景技術】
【０００２】
一般に有機半導体材料は、大気中の酸素や水分の影響を受けて劣化しやすい。このため、有機半導体材料を用いた薄膜トランジスタ（有機トランジスタ）は、大気中に曝露されることによりキャリア移動度等の特性が劣化するという問題がある。
【０００３】
この問題を解決するために、例えば特許文献１では、有機半導体膜と、樹脂からなる封止層との間に保護膜を設けた有機トランジスタが開示されている。この有機トランジスタは、保護膜によって有機半導体膜への酸素や水分の侵入を抑制するため、酸素および水分に起因する有機トランジスタの特性劣化が抑制される。但し、特許文献１に記載の有機トランジスタのように保護膜を形成する場合には、封止層に用いられる樹脂材料を硬化する際に発生する応力が有機半導体膜に損傷を与え、特性劣化を引き起こすという問題があった。
【０００４】
このため、例えば特許文献２では、酸素や水分の侵入を抑制する保護膜を部分的に２層構造とした有機トランジスタが開示されている。具体的には、保護膜は、有機半導体膜上で分割された第１保護膜と、第１保護膜を分割することによってむき出しとなった有機半導体膜および第１保護膜の一部を覆う第２保護膜とからなる。このような構成とすることにより、樹脂材料を硬化する際に生じる応力が緩和される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１５６９８５号公報
【特許文献２】特開２０１１−４９２２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２のように有機半導体膜を覆う保護膜を分割して形成しただけでは有機半導体膜へかかる応力の緩和は不十分であり、応力による特性の劣化を十分に解消することはできなかった。
【０００７】
本技術はかかる問題点に鑑みてなされたもので、その目的は、応力による有機半導体膜の特性の劣化を抑制することが可能な半導体装置およびその製造方法、並びに電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
本技術の半導体装置は、ゲート電極と、一対のソース・ドレイン電極と、チャネルを形成する有機半導体膜とを備えたものであり、一対のソース・ドレイン電極は有機半導体膜上に形成されると共に、接続層、緩衝層および配線層がこの順に積層された構造を有する。
【０００９】
本技術の半導体装置の製造方法は、ゲート電極を形成する工程と、チャネルを形成する有機半導体膜を形成する工程と、有機半導体膜上に一対のソース・ドレイン電極として、接続層、緩衝層および配線層をこの順に形成する工程とを含むものである。
【００１０】
本技術の電子機器は、表示部と、上記本技術の半導体装置を備えたものである。
【００１１】
本技術の半導体装置およびその製造方法、並びに電子機器では、ソース・ドレイン電極を、有機半導体膜側から接続層、緩衝層および配線層の順に設けた積層構造とすることにより、有機半導体膜へかかる応力が低減される。
【発明の効果】
【００１２】
本技術の半導体装置およびその製造方法、並びに電子機器によれば、ソース・ドレイン電極を、配線層を含む複数層から構成し、配線層と有機半導体膜との間に緩衝層を設けるようにした。これにより、例えば配線層から有機半導体膜への応力が低減され、特性の劣化を抑制することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本開示の第１の実施の形態に係る薄膜トランジスタの断面図である。
【図２Ａ】図１に示した薄膜トランジスタの製造方法を工程順に表す断面図である。
【図２Ｂ】図２Ａに続く工程を表す断面図である。
【図２Ｃ】図２Ｂに続く工程を表す断面図である。
【図２Ｄ】図２Ｃに続く工程を表す断面図である。
【図２Ｅ】図２Ｄに続く工程を表す断面図である。
【図２Ｆ】図２Ｅに続く工程を表す断面図である。
【図３】図１に示した薄膜トランジスタを備えた表示装置の断面図である。
【図４】図３に示した表示装置の全体構成を表す図である。
【図５】図４に示した画素駆動回路の一例を表す回路図である。
【図６】本開示の第２の実施の形態に係る薄膜トランジスタの断面図である。
【図７Ａ】図６に示した薄膜トランジスタの製造方法を工程順に表す断面図である。
【図７Ｂ】図７Ａに続く工程を表す断面図である。
【図７Ｃ】図７Ｂに続く工程を表す断面図である。
【図８】図７Ａに続く工程の他の例を表す断面図である。
【図９Ａ】変形例１に係る薄膜トランジスタの製造方法を工程順に表す断面図である。
【図９Ｂ】図９Ａに続く工程を表す断面図である。
【図１０】変形例２に係る薄膜トランジスタの断面図である。
【図１１】変形例３に係る薄膜トランジスタの断面図である。
【図１２】変形例４に係る薄膜トランジスタの一例を表す断面図である。
【図１３】変形例４に係る薄膜トランジスタの他の例を表す断面図である。
【図１４】上記実施の形態等の薄膜トランジスタの適用例１の外観を表す斜視図である。
【図１５Ａ】適用例２の表側から見た外観を表す斜視図である。
【図１５Ｂ】適用例２の裏側から見た外観を表す斜視図である。
【図１６】適用例３の外観を表す斜視図である。
【図１７】適用例４の外観を表す斜視図である。
【図１８Ａ】適用例５の閉じた状態の正面図、左側面図、右側面図、上面図および下面図である。
【図１８Ｂ】適用例５の開いた状態の正面図および側面図である。
【発明を実施するための形態】
【００１４】
以下、本開示における実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（連続した緩衝層を有する薄膜トランジスタの例；ボトムゲート構造）
１−１．薄膜トランジスタの構成
１−２．製造方法
１−３．半導体装置の全体構成
１−４．作用・効果
２．第２の実施の形態（不連続な緩衝層を有する薄膜トランジスタの例）
３．変形例１（製造方法の他の例）
４．変形例２（連続した緩衝層を有する薄膜トランジスタの例；トップゲート構造）
５．変形例３（連続した緩衝層を有する薄膜トランジスタの例；トップゲート構造）
６．変形例４（接続層と混合層とをまとめて１層として薄膜トランジスタの例）
７．適用例（回路基板を備えた表示装置および電子機器の例）
【００１５】
＜第１の実施の形態＞
（１−１．薄膜トランジスタの構成）
図１は、本開示の第１の実施の形態に係るボトムゲート・トップコンタクト型の薄膜トランジスタ（薄膜トランジスタ１０）の断面構成を表したものである。この薄膜トランジスタ１０は、半導体膜として有機半導体材料を用いたＴＦＴであり、例えば有機ＥＬディスプレイ等の駆動素子として用いられるものである。この薄膜トランジスタ１０では、基板１１上にゲート電極１２，ゲート絶縁膜１３，チャネル領域を形成する有機半導体膜（半導体膜１４）および一対のソース・ドレイン電極（ソース電極１５Ａ，ドレイン電極１５Ｂ）がこの順に設けられている。本実施の形態では、ソース電極１５Ａおよびドレイン電極１５Ｂはそれぞれ複数層（ここでは３層）からなり、半導体膜１４側から接続層１５ａ，緩衝層１５ｂ，配線層１５ｃの順に積層された構成を有する。
【００１６】
基板１１は、ガラス基板の他、ポリエーテルサルフォン，ポリカーボネート，ポリイミド類，ポリアミド類，ポリアセタール類，ポリエチレンテレフタラート，ポリエチレンナフタレート，ポリエチルエーテルケトン，ポリオレフィンルイ等のプレスチック基板、表面に絶縁処理がされたアルミニウム（Ａｌ），ニッケル（Ｎｉ），銅（Ｃｕ），ステンレス等の金属箔基板または紙等を用いることができる。また、これらの基板上には密着性や平坦性を改善するためのバッファ層やガスバリア性を向上するためのバリア膜等の機能成膜を形成してもよい。更に、スパッタリング法等により、基板１１を加熱することなく半導体膜１４を成膜することが可能であれば、基板１１に安価なプラスチックフィルムを用いることも可能である。
【００１７】
ゲート電極１２は、薄膜トランジスタ１０にゲート電圧を印加し、このゲート電圧により半導体膜１４中のキャリア密度を制御する役割を有するものである。ゲート電極１２は基板１１上の選択的な領域に設けられ、例えば白金（Ｐｔ），チタン（Ｔｉ），ルテニウム（Ｒｕ），モリブデン（Ｍｏ），Ｃｕ，タングステン（Ｗ），ニッケル（Ｎｉ），Ａｌおよびタンタル（Ｔａ）等の金属単体または合金により構成されている。また、これらのうちの２種以上を積層させて用いるようにしてもよい。
【００１８】
ゲート絶縁膜１３は、ゲート電極１２と半導体膜１４との間に、例えば、厚み５０ｎｍ〜１μｍの範囲で設けられている。ゲート絶縁膜１３は、例えばシリコン酸化膜（ＳｉＯ），シリコン窒化膜（ＳｉＮ），シリコン酸窒化膜（ＳｉＯＮ），ハフニウム酸化膜（ＨｆＯ），アルミニウム酸化膜（ＡｌＯ），窒化アルミニウム膜（ＡｌＮ），タンタル酸化膜（ＴａＯ），ジルコニウム酸化膜（ＺｒＯ），ハフニウム酸窒化膜，ハフニウムシリコン酸窒化膜,アルミニウム酸窒化膜，タンタル酸窒化膜およびジルコニウム酸窒化膜のうちの少なくとも１つを含む絶縁膜により形成される。このゲート絶縁膜１３は単層構造としてもよく、または例えばＳｉＮとＳｉＯ等２種類以上の材料を用いた積層構造としてしてもよい。ゲート絶縁膜１３を積層構造とした場合、半導体膜１４との界面特性を改善したり、外気から半導体膜１４への不純物（例えば、水分）の混入を効果的に抑制することが可能である。ゲート絶縁膜１３は、塗布形成後にエッチングによって所定の形状にパターニングされるが、材料によっては、インクジェット印刷、スクリーン印刷、オフセット印刷、グラビア印刷等の印刷技術によってパターン形成してもよい。
【００１９】
半導体膜１４はゲート絶縁膜１３上に島状に設けられ、一対のソース電極１５Ａおよびドレイン電極１５Ｂの間のゲート電極１２に対向する位置にチャネル領域１４Ｃを有している。半導体膜１４の厚みは例えば、５ｎｍ〜１００ｎｍである。半導体膜１４は、例えばperi-Xanthenoxanthene(ＰＸＸ)誘導体等の有機半導体材料により構成されている。有機半導体材料としては、例えば、ポリチオフェン、ポリチオフェンにヘキシル基を導入したポリ−３−ヘキシルチオフェン［Ｐ３ＨＴ］、ペンタセン［２，３，６，７−ジベンゾアントラセン］、ポリアントラセン、ナフタセン、ヘキサセン、ヘプタセン、ジベンゾペンタセン、テトラベンゾペンタセン、クリセン、ペリレン、コロネン、テリレン、オバレン、クオテリレン、サーカムアントラセン、ベンゾピレン、ジベンゾピレン、トリフェニレン、ポリピロール、ポリアニリン、ポリアセチレン、ポリジアセチレン、ポリフェニレン、ポリフラン、ポリインドール、ポリビニルカルバゾール、ポリセレノフェン、ポリテルロフェン、ポリイソチアナフテン、ポリカルバゾール、ポリフェニレンスルフィド、ポリフェニレンビニレン、ポリフェニレンスルフィド、ポリビニレンスルフィド、ポリチエニレンビニレン、ポリナフタレン、ポリピレン、ポリアズレン、銅フタロシアニンで代表されるフタロシアニン、メロシアニン、ヘミシアニン、ポリエチレンジオキシチオフェン、ピリダジン、ナフタレンテトラカルボン酸ジイミド、ポリ（３，４−エチレンジオキシチオフェン）／ポリスチレンスルホン酸［ＰＥＤＯＴ／ＰＳＳ］、４，４’−ビフェニルジチオール（ＢＰＤＴ）、４，４’−ジイソシアノビフェニル、４，４’−ジイソシアノ−ｐ−テルフェニル、２，５−ビス（５’−チオアセチル−２’−チオフェニル）チオフェン、２，５−ビス（５’−チオアセトキシル−２’−チオフェニル）チオフェン、４，４’−ジイソシアノフェニル、ベンジジン（ビフェニル−４，４’−ジアミン）、ＴＣＮＱ（テトラシアノキノジメタン）、テトラチアフルバレン（ＴＴＦ）−ＴＣＮＱ錯体、ビスエチレンテトラチアフルバレン（ＢＥＤＴＴＴＦ）−過塩素酸錯体、ＢＥＤＴＴＴＦ−ヨウ素錯体、ＴＣＮＱ−ヨウ素錯体に代表される電荷移動錯体、ビフェニル−４，４’−ジカルボン酸、１，４−ジ（４−チオフェニルアセチリニル）−２−エチルベンゼン、１，４−ジ（４−イソシアノフェニルアセチリニル）−２−エチルベンゼン、デンドリマー、Ｃ６０、Ｃ７０、Ｃ７６、Ｃ７８、Ｃ８４等のフラーレン、１，４−ジ（４−チオフェニルエチニル）−２−エチルベンゼン、２，２”−ジヒドロキシ−１，１’：４’，１”−テルフェニル、４，４’−ビフェニルジエタナール、４，４’−ビフェニルジオール、４，４’−ビフェニルジイソシアネート、１，４−ジアセチニルベンゼン、ジエチルビフェニル−４，４’−ジカルボキシレート、ベンゾ［１，２−ｃ；３，４−ｃ’；５，６−ｃ”］トリス［１，２］ジチオール−１，４，７−トリチオン、アルファ−セキシチオフェン、テトラチオテトラセン、テトラセレノテトラセン、テトラテルルテトラセン、ポリ（３−アルキルチオフェン）、ポリ（３−チオフェン−β−エタンスルホン酸）、ポリ（Ｎ−アルキルピロール��ポリ（３−アルキルピロール）、ポリ（３，４−ジアルキルピロール）、ポリ（２，２’−チエニルピロール）、ポリ（ジベンゾチオフェンスルフィド）、キナクリドンが挙げられる。また、この他、縮合多環芳香族化合物、ポルフィリン系誘導体、フェニルビニリデン系の共役系オリゴマーおよびチオフェン系の共役系オリゴマーから成る群から選択された化合物を用いてもよい。更に、有機半導体材料と絶縁性の高分子材料を混合して用いても構わない。
【００２０】
半導体膜１４は、真空蒸着法を用いて形成してもよいが、例えば上記材料を例えば有機溶媒に溶解してインク溶液とし、塗布・印刷プロセスを用いて形成することが好ましい。塗布・印刷プロセスは真空蒸着法よりもコストを削減できると共に、スループットの向上に効果的なためである。塗布・印刷プロセスの具体的な例としては、キャストコーティング、スピンコーティング、スプレイコーティング、インクジェット印刷、凸版印刷、フレキソ印刷、スクリーン印刷、グラビア印刷、グラビアオフセット印刷等の方法が挙げられる。
【００２１】
一対のソース電極１５Ａおよびドレイン電極１５Ｂは、互いに離間して半導体膜１４上に設けられ、半導体膜１４に電気的に接続されている。本実施の形態では、ソース電極１５Ａおよびドレイン電極１５Ｂは３層からなり、前述の容易半導体膜１４側から接続層１５ａ，緩衝層１５ｂおよび配線層１５ｃの順に積層されている。
【００２２】
接続層１５ａは、半導体の仕事関数に近しい仕事関数を有する材料が好ましい。例えば半導体にペンタセンを用いる場合には、４．８〜５ｅＶ程度の仕事関数を有する金属材料や半金属，無機半導体材料を用いる。具体的には、上記ゲート電極１２において列挙した導電膜材料の他、例えば金（Ａｕ），銀（Ａｇ），酸化インジウムスズ（ＩＴＯ）あるいは酸化モリブデン（ＭｏＯ）等が挙げられる。接続層１５ａはこれら金属単体または合金によって構成されており、単層あるいは２種以上を積層させて用いるようにしてもよい。接続層１５ａの膜厚は半導体膜１４へかかる応力を低減するため薄いことが好ましい。これにより、仕事関数が近しい場合においても抵抗の高い材料を選択すると厚膜により接続層がより高抵抗になるためである。具体的には、例えば２ｎｍ以上１５ｎｍ以下であることが好ましく、より好ましくは１０ｎｍ以下である。
【００２３】
緩衝層１５ｂは、半導体膜１４の上部に配線層１５ｃや後述する平坦化層１６等を形成する際に発生する応力を緩和し、半導体膜１４の損傷を低減するためのものである。本実施の形態では、緩衝層１５ｂは接続層１５ａ上に連続、即ちベタ膜として設けられており、導電性を有する材料によって構成することによって接続層１５ａと配線層１５ｃとの電気的な接続が確保される。緩衝層１５ｂの材料としては、柔らかい、即ち緩衝層１５ｂ上に設けられる層（例えば配線層１５ｃ）の応力を緩和することが可能な材料（例えば、導電性高分子，高分子材料を含む金属粒子）を用いることが好ましい。具体的には、例えばポリエチレンジオキシチオフェン（ＰＥＤＯＴ），ポリピロール，ポリアセチレン等の導電性有機高分子（ポリマー）が挙げられる。また、ＩＴＯ，ＭｏＯおよび酸化チタン（ＴｉＯ）の他、例えばグラファイトまたはカーボンナノチューブ（ＣＮＴ）等の炭素材料等の等の導電性無機材料を用いてもよい。本実施の形態の緩衝層１５ｂでは、上記材料からいずれか１種を用いて形成してもよいが、複数種類を混合して用いてもよい。また、例えば上記ポリマーに粒子状のＡｇ，ＮｉあるいはＣやＣＮＴを数％程度混合して用いることが好ましい。このように粒子状の導電性材料を混合することにより緩衝層１５ｂの表面に粒子による凹凸が生じ、表面の平滑性が低下する。これにより、緩衝層１５ｂ上に設けられる配線層１５ｃ等の応力をより低減することが可能となる。緩衝層１５ｂの膜厚は配線層１５ｃ等の応力を十分に緩衝することが可能であれば特に限定されず、例えば１００ｎｍ〜２００ｎｍであればよい。
【００２４】
配線層１５ｃは、接続層１５ａと同様に上記ゲート電極１２と同様の導電膜材料から構成されている。また、配線層１５ｃはＴｉ／Ａｌ／Ｔｉ，Ｍｏ／Ａｌ等の積層構造としてもよく、このような積層構造とすることにより、配線層１５ｃの応力を抑えることができる。但し、エッチング等による加工が難しいため、Ｃｕ，ＡｕあるいはＡｇ等の単層膜を用いることが好ましく、製造コストの点からＣｕを用いることが好ましい。配線層１５ｃの膜厚は特に問わないが、断線等を防ぐため例えば１００ｎｍ程度とすることが好ましい。
【００２５】
この薄膜トランジスタ１０は、例えば次のようにして製造することができる。
【００２６】
（１−２．製造方法）
まず、図２Ａに示したように、基板１１の全面に例えばスパッタリング法や真空蒸着法を用いて、ゲート電極１２となる金属膜を形成する。次いで、この金属膜を例えばフォトリソグラフィおよびエッチングを用いてパターニングすることにより、ゲート電極１２を形成する。
【００２７】
続いて、図２Ｂに示したように、基板１１およびゲート電極１２の全面に、ゲート絶縁膜１３および半導体膜１４を順に成膜する。具体的には、基板１１上の全面にわたって、例えばスピンコート法により、上述したゲート絶縁膜材料、例えばＰＶＰ（Polyvinylpyrrolidone）溶液を塗布し、乾燥させる。次いで、このゲート絶縁膜１３上に有機半導体材料、例えばＰＸＸ化合物溶液を塗布する。その後、塗布した有機半導体材料を加熱することにより、ゲート絶縁膜１３上に半導体膜１４が形成される。
【００２８】
続いて、図２Ｃに示したように、半導体膜１４上に金属膜を形成する。具体的には、例えばスパッタリング法を用いてＣｕ膜（接続層１５ａ），ＰＥＤＯＴ膜（緩衝層１５ｂ），Ｃｕ膜（配線層１５ｃ）を順に成膜する。
【００２９】
次に、図２Ｄ〜図２Ｆに示したように、例えばフォトリソグラフィ法を用いたエッチングにより一対のソース電極１５Ａおよびドレイン電極１５Ｂを形成する。具体的には、配線層１５ｃとなるＣｕ膜上にレジスト１８Ａを塗布し所定の形状にパターニングする。続いて、まず、Ｃｕ膜をウェットエッチングして配線層１５ｃをパターニングしたのち、例えば酸素（Ｏ2）ドライエッチングによりＰＥＤＯＴ膜をパターニングして緩衝層１５ｂを形成する。次に、再びウェットエッチングを行い、Ｃｕ膜をパターニングして接続層１５ａを形成したのち、レジスト１８Ａを剥離する。以上により、基板１１上に複数層からなるソース電極１５Ａおよびドレイン電極１５Ｂを有する薄膜トランジスタ１０が完成する。
【００３０】
（１−３．半導体装置の全体構成）
図３は、上記薄膜トランジスタ１０を駆動素子として備えた半導体装置（ここでは、表示装置１）の断面構成を表したものである。この表示装置１は、複数の有機発光素子２０Ｒ，２０Ｇ，２０Ｂ（素子）を備えた自発光型の表示装置であり、基板１１の上に、画素駆動回路形成層Ｌ１、有機発光素子２０Ｒ，２０Ｇ，２０Ｂを含む発光素子形成層Ｌ２および対向基板（図示せず）をこの順に有している。表示装置１は、対向基板側から光が取り出されるトップエミッション型の表示装置であり、画素駆動回路形成層Ｌ１に薄膜トランジスタ１０が含まれている。
【００３１】
図４は、表示装置１の全体構成を表したものである。表示装置１は、基板１１の上に表示領域１１０を有し、極薄型の有機発光カラーディスプレイ装置等として用いられる。基板１１上の表示領域１１０の周辺には、例えば映像表示用のドライバである信号線駆動回路１２０および走査線駆動回路１３０が設けられている。
【００３２】
表示領域１１０には、マトリクス状に二次元配置された複数の有機発光素子２０Ｒ，２０Ｇ，２０Ｂと、それらを駆動するための画素駆動回路１４０とが形成されている。画素駆動回路１４０において、列方向には複数の信号線１２０Ａが配置され、行方向には複数の走査線１３０Ａが配置されている。各信号線１２０Ａと各走査線１３０Ａとの各交差点に、有機発光素子２０Ｒ，２０Ｇ，２０Ｂが対応して設けられている。各信号線１２０Ａは信号線駆動回路１２０に、各走査線１３０Ａは走査線駆動回路１３０にそれぞれ接続されている。
【００３３】
信号線駆動回路１２０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧を、信号線１２０Ａを介して選択された有機発光素子２０Ｒ，２０Ｇ，２０Ｂに供給するものである。
【００３４】
走査線駆動回路１３０は、入力されるクロックパルスに同期してスタートパルスを順にシフト（転送）するシフトレジスタ等によって構成されている。走査線駆動回路１３０は、有機発光素子２０Ｒ，２０Ｇ，２０Ｂへの映像信号の書き込みに際し行単位でそれらを走査し、各走査線１３０Ａに走査信号を順次供給するものである。
【００３５】
画素駆動回路１４０は、基板１１と有機発光素子２０Ｒ，２０Ｇ，２０Ｂとの間の階層、すなわち画素駆動回路形成層Ｌ１に設けられている。この画素駆動回路１４０は、図５に表したように、少なくとも一方が薄膜トランジスタ１０からなる駆動トランジスタＴｒ１および書込トランジスタＴｒ２と、その間の保持容量Ｃｓと、有機発光素子２０Ｒ，２０Ｇ，２０Ｂとを有するアクティブ型の駆動回路である。
【００３６】
次に、再び図３を参照して、画素駆動回路形成層Ｌ１および発光素子形成層Ｌ２等の詳細な構成について説明する。
【００３７】
画素駆動回路形成層Ｌ１には、画素駆動回路１４０を構成する薄膜トランジスタ１０（駆動トランジスタＴｒ１および書込トランジスタＴｒ２）が形成されており、さらに、信号線１２０Ａおよび走査線１３０Ａも埋設されている。詳細には基板１１の上に、薄膜トランジスタ１０および平坦化層１６がこの順に設けられている。平坦化層１６は、主に画素駆動回路形成層Ｌ１の表面を平坦化するために設けられるものであり、例えば、ポリイミド等の絶縁性樹脂材料により形成されている。
【００３８】
発光素子形成層Ｌ２には、有機発光素子２０Ｒ，２０Ｇ，２０Ｂおよび素子分離膜１７と、それらを覆う封止層（図示せず）とが設けられている。有機発光素子２０Ｒ，２０Ｇ，２０Ｂは、基板１１の側から、アノード電極としての第１電極２１、発光層を含む有機層２２およびカソード電極としての第２電極２３が各々順に積層されたものである。有機層２２は第１電極２１側から例えば正孔注入層、正孔輸送層、発光層および電子輸送層をこの順に有している。この発光層は素子毎に設けられたものでもよく、各素子に共通して設けられていてもよい。但し、発光層以外の層は、必要に応じて設ければよい。素子分離膜１７は絶縁材料からなり、各有機発光素子２０Ｒ，２０Ｇ，２０Ｂを素子毎に分離すると共に、有機発光素子２０Ｒ，２０Ｇ，２０Ｂの発光領域を画定するためのものである。
【００３９】
このような表示装置１は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラ等、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【００４０】
（１−４．作用・効果）
半導体膜として本実施の形態のように有機半導体材料を用いた薄膜トランジスタは、半導体膜を大気中に曝露することによってその特性が劣化する。これは大気中の酸素や水分が半導体膜へ浸入することによる。このため、半導体膜上には酸化物や樹脂材料による半導体保護膜等が設けられたが、この半導体保護膜の形成時における応力の発生によって半導体膜が損傷するという問題があった。
【００４１】
この問題を解決するために、前述の特許文献２では半導体保護膜を分離し、積層構造とすることによって応力を緩和する方法が開示されているが、半導体膜へかかる応力の制御はデバイス全体として行うべきである。例えば、半導体膜へ印加される応力は半導体膜の形成後に直上に設けられる半導体保護膜によるものだけでなく、ソース電極およびドレイン電極等の電極を形成する際にも応力は発生し、これによって半導体膜に損傷が生じて特性が劣化する。
【００４２】
これに対して本実施の形態における半導体装置１を構成する薄膜トランジスタ１０では、半導体膜１４上に設けられる一対のソース電極１５Ａおよびドレイン電極１５Ｂを複数層（ここでは接続層１５ａ，緩衝層１５ｂ，配線層１５ｃの３層）から構成するようにした。特に、半導体膜１４と配線層１５ｃとの間に緩衝層１５ｂを設けることにより、配線層１５ｃあるいは平坦化層１６等を形成する際に発生する応力が緩和される。これにより、応力によって半導体膜１４が損傷されることを抑制することが可能となる。
【００４３】
以上のように本実施の形態における薄膜トランジスタ１０では、ソース電極１５Ａおよびドレイン電極１５Ｂを配線層１５ｃを含む複数層から構成し、この配線層１５ｃと半導体膜１４との間に緩衝層１５ｂを設けるようにした。これにより、配線層１５ｃや平坦化層１６等を形成する際に発生する応力が緩衝層１５ｂによって緩和され、半導体膜１４へかかる応力が低減される。よって、本実施の形態の薄膜トランジスタ１０を備えた半導体装置１の特性の劣化を抑制することが可能となる。
【００４４】
また、高硬度な金属や、線膨張係数の高い金属を選択することも可能となり、材料選択の自由度が向上する。
【００４５】
次に、第２の実施の形態およびその変形例（変形例１〜４）に係る薄膜トランジスタ３０，４０，５０，６０，７０について説明する。なお、以下では上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
【００４６】
＜第２の実施の形態＞
図６は、本開示の第２の実施の形態に係るボトムゲート・トップコンタクト型の薄膜トランジスタ（薄膜トランジスタ３０Ａ）の断面構成を表したものである。この薄膜トランジスタ３０は、上記第１の実施の形態と同様に一対のソース電極３５Ａおよびドレイン電極３５Ｂが半導体膜１４側から接続層３５ａ，緩衝層３５ｂおよび配線層３５ｃの順に積層された３層構造を有する。但し、緩衝層３５ｂは不連続、即ち島状構造を有し、部分的に接続層３５ａと配線層３５ｃとが直接接続されている点が第１の実施の形態と異なる。
【００４７】
緩衝層３５ｂを構成する材料としては、上記第１の実施の形態で挙げた材料の他に、Ｓｉビーズ等の絶縁性材料を用いてもよい。
【００４８】
本実施の形態における薄膜トランジスタ３０Ａは、例えば図７Ａ〜図７Ｃに示したようにして製造することができる。なお、半導体膜１４の形成までは上記第１の実施の形態と同様のため省略する。
【００４９】
まず、半導体膜１４まで形成したのち金属膜を形成する。具体的には、半導体膜１４上に例えばスパッタリング法を用いてＣｕ膜（接続層３５ａ）を形成する。こののち、Ｃｕ膜上に、例えばＳｉビーズを分散させた溶液を塗布し乾燥させると、Ｓｉビーズを分散させた溶媒が除去されるに従って島状のＳｉビーズ膜（緩衝層３５ｂ）が形成される。続いて、Ｓｉビーズ膜およびＣｕ膜上に、例えばスパッタリング法を用いてＣｕ膜（配線層３５ｃ）を形成したのち、Ｃｕ膜上にレジスト１８Ａを塗布し所定の形状にパターニングする（図７Ａ）。
【００５０】
次に、図７Ｂに示したようにＣｕ膜をウェットエッチングにより加工し、配線層３５ｃをパターニングする。続いて、図７Ｃに示したように、例えばＣＦ4を用いたドライエッチングにより不要なＳｉビーズ膜を除去して緩衝層３５ｂを形成したのち、Ｃｕ膜をウェットエッチングすることにより接続層３５ａを形成する。最後に、レジスト１８Ｂを剥離することにより、図６に示した薄膜トランジスタ３０Ａが完成する。
【００５１】
なお、ここでは配線層３５ｃ，緩衝層３５ｂおよび接続層３５ａを順に加工したが、接続層３５ａと配線層３５ｃが同一材料によって構成されている場合には、Ｃｕ膜上にレジスト１８Ｂを形成（図７Ａ）したのち、図８に示したように一回のエッチングによって電極加工をしてもよい。また、このように製造した薄膜トランジスタ３０Ｂでは、図８に示したようにソース電極３５Ａとドレイン電極２５Ｂとの間にＣｕ／Ｓｉの島状構造が残るが、これらはソース電極３５Ａおよびドレイン電極２５Ｂとは不連続であるためデバイス動作に影響しない。
【００５２】
以上のように本実施の形態では、ソース電極３５Ａおよびドレイン電極３５Ｂを構成する緩衝層３５ｂを島状に形成するようにした。これにより、接続層３５ａと配線層３５ｃとが直接接続されるため、上記第１の実施の形態の効果に加えて緩衝層３５ｂに用いる材料の選択の幅が広がるという効果を奏する。また、緩衝層３５ｂを不連続に設けることから凹凸起伏が大きくなるため配線層３５ｃの凹凸も大きくなり配線層自身の熱応力も緩和される。
【００５３】
＜変形例１＞
図９Ａおよび図９Ｂは、本開示の変形例１に係る薄膜トランジスタ（薄膜トランジスタ３０Ｃ）の製造工程を説明するための断面図である。この薄膜トランジスタ３０Ｃは、上記第２の実施の形態と同様に緩衝層３５ｂが島状構造を有するが、緩衝層３５ｂおよび配線層３５ｃを印刷法によって形成している点が上記第１，第２の実施の形態と異なる。
【００５４】
本変形例における薄膜トランジスタ３０Ｃは、接続層３５ａとなる金属膜（例えば、Ｃｕ）を蒸着法によって成膜したのち、図９Ａに示したように緩衝層３５ｂおよび配線層３５ｃを、例えばオフセット等の印刷法を用いてこの順に成膜する。その後、図９Ｂに示したようにパターン形成された緩衝層３５ｂおよび配線層３５ｃの積層構造をマスクとして金属膜を例えばウェットエッチングして接続層３５ａを形成することにより薄膜トランジスタ３０Ｃが得られる。
【００５５】
このように、緩衝層３５ｂおよび配線層３５ｃを印刷法を用いて形成することにより、上記第１，第２の実施の形態で説明したレジスト１８Ｂの形成および剥離等の工程を短縮することが可能となる。よって、製造工程を削減することができる。また、配線層３５ｃに用いる材料の選択の幅が広がるようになる。
【００５６】
＜変形例２＞
図１０は、本開示の変形例２に係るトップゲート・トップコンタクト型の薄膜トランジスタ（薄膜トランジスタ４０）の断面構成を表したものである。この薄膜トランジスタ４０は、基板１１上に半導体膜４４，一対のソース・ドレイン電極（ソース電極４５Ａ，ドレイン電極４５Ｂ），ゲート絶縁膜４３およびゲート電極４２がこの順に設けられている。本変形例２では、ソース電極４５Ａおよびドレイン電極４５Ｂが３層構造を有し、半導体膜４４側から接続層４５ａ，緩衝層４５ｂ，配線層４５ｃの順に積層されている。ここで、緩衝層４５ｂは、上記第１の実施の形態と同様に接続層４４ａ上にベタ膜として形成されている。
【００５７】
＜変形例３＞
図１１は、本開示の変形例３に係るトップゲート・トップコンタクト型の薄膜トランジスタ（薄膜トランジスタ５０）の断面構成を表したものである。この薄膜トランジスタ５０は上記変形例２における薄膜トランジスタ４０と同様の積層構造を有する。本変形例では、ソース電極５５Ａおよびドレイン電極５５Ｂを構成する緩衝層５５ｂが、上記第２の実施の形態と同様に島状構造を有している。
【００５８】
＜変形例４＞
図１２は、本開示の変形例４に係るボトムゲート・トップコンタクト型の薄膜トランジスタ（薄膜トランジスタ６０）の断面構成を表したものである。この薄膜トランジスタ６０は、一対のソース電極６５Ａおよびドレイン電極６５が半導体膜６４側から接続緩衝層６５ａおよび配線層６５ｂの順に積層された２層構造である点が上記実施の形態等と異なる。
【００５９】
接続緩衝層６５ａは、上記実施の形態等において説明した接続層（例えば接続層１５ａ）および緩衝層（例えば緩衝層１５ｂ）の機能を有する層である。具体的には、接続緩衝層６５ａは接続材料と緩衝材料とを適宜混合して形成した混合層（単層）である。ここで、接続材料としては、接続層１５ａにおいて列挙した電気的接続が可能な材料が挙げられる。緩衝材料は、緩衝層１５ｂにおいて挙げた導電性有機材料や導電性無機材料あるいは第２の実施の形態に記載した絶縁性材料である。
【００６０】
なお、本変形例のように接続層および緩衝層をまとめて１層とした接続緩衝層６５ａは、図１３に示したように上記変形例２，３に示したトップゲート・トップコンタクト型の薄膜トランジスタ（薄膜トランジスタ７０）にも適用できる。
【００６１】
このように半導体膜６４と配線層６５ｂとの間に接続層および緩衝層を構成する材料を混合した接続緩衝層６５ａを設けることにより製造工程を短縮することが可能となる。
【００６２】
以上のように、一対のソース電極４５Ａ，５５Ａおよびドレイン電極４５Ｂ，５５Ｂを３層構造とし、配線層４５ｃ，５５ｃと有機半導体膜４４，５４との間に緩衝層４５ｂ，５５ｂを設けるようにした。これにより、有機半導体膜上にソース・ドレイン電極を有するトップコンタクト型の薄膜トランジスタの、有機半導体膜への応力が緩和され、特性の劣化を抑制することが可能となる。
【００６３】
＜適用例＞
上記第１、第２の実施の形態および変形例１〜３で説明した薄膜トランジスタ１０，３０（３０Ａ，３０Ｂ，３０Ｃ），４０，５０，６０，７０を備えた半導体装置は、表示装置として好適に用いることができる。表示装置としては、例えば液晶表示装置、有機ＥＬ表示装置、電子ペーパーディスプレイ等が挙げられる。図１４に、表示駆動回路の一例について模式的に示す。
【００６４】
（適用例１）
図１４は、適用例１に係るテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、映像表示画面部３００が、上記表示装置に相当する。
【００６５】
（適用例２）
図１５Ａは、適用例２に係るデジタルカメラの外観を表側から、図１５Ｂは裏側から表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、上記表示装置としての表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有している。
【００６６】
（適用例３）
図１６は、適用例３に係るノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および上記表示装置としての表示部５３０を有している。
【００６７】
（適用例４）
図１７は、適用例４に係るビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および上記表示装置としての表示部６４０を有している。
【００６８】
（適用例５）
図１８Ａは、適用例５に係る携帯電話機の閉じた状態における正面図、左側面図、右側面図、上面図および下面図を表したものである。図１８Ｂは、携帯電話機の開いた状態における正面図および側面図を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。ディスプレイ７４０またはサブディスプレイ７５０が、上記表示装置に相当する。
【００６９】
以上、実施の形態、変形例１〜４および適用例を挙げて説明したが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、上記実施の形態等において説明した各層の材料および厚み、または成膜方法および成膜条件などは限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
【００７０】
また、例えば、上記実施の形態等では、薄膜トランジスタ１０，３０，４０，５０，６０，７０の構成を具体的に説明したが、薄膜トランジスタ１０，３０，４０，５０，６０，７０が更に、他の層を備えていてもよい。例えば、上記実施の形態等では、有機半導体膜（例えば、半導体膜１４）上に直接一対のソース・ドレイン電極（ソース電極１５Ａ，ドレイン電極１５Ｂ）を設けたが、この間に前述の保護膜を形成してもよい。その場合には、保護膜は無機絶縁膜やフッ素樹脂とすることが好ましい。
【００７１】
なお、本技術は以下のような構成をとることも可能である。
（１）ゲート電極と、一対のソース・ドレイン電極と、チャネルを形成する有機半導体膜とを備え、前記一対のソース・ドレイン電極は前記有機半導体膜上に形成されると共に、接続層、緩衝層および配線層がこの順に積層されている半導体装置。
（２）前記緩衝層は連続または不連続に形成されている、前記（１）に記載の半導体装置。
（３）前記緩衝層は導電性有機材料、導電性無機材料あるいはこれらの混合材料により構成されている、前記（１）または（２）に記載の半導体装置。
（４）前記緩衝層は絶縁性材料あるいは導電性有機材料または導電性無機材料との混合材料により構成されている、前記（１）乃至（３）のいずれかに記載の半導体装置。
（５）前記導電性有機材料は、ポリエチレンジオキシチオフェン（ＰＥＤＯＴ）、ポリピロールまたはポリアセチレンである、前記（３）または（４）に記載の半導体装置。
（６）前記導電性無機材料はカーボンナノチューブ，カーボンブラック，酸化モリブデン（ＭｏＯ），酸化チタン（ＴｉＯ）または酸化インジウムスズ（ＩＴＯ）である、前記（３）または（４）に記載の半導体装置。
（７）前記絶縁性材料はケイ素（Ｓｉ）である、前記（４）に記載の半導体装置。
（８）前記有機半導体膜は、前記ゲート電極と前記一対のソース・ドレイン電極との間に設けられている、前記（１）乃至（７）のいずれかに記載の半導体装置。
（９）基板上に、前記ゲート電極、有機半導体膜、一対のソードレイン電極の順に設けられている、前記（８）に記載の半導体装置。
（１０）前記有機半導体膜は、前記一対のソース・ドレイン電極と基板との間に設けられている、前記（１）乃至（９）のいずれかに記載の半導体装置。
（１１）基板上に、前記有機半導体膜、一対のソース・ドレイン電極、ゲート電極の順に設けられている、前記（１０）に記載の半導体装置。
（１２）ゲート電極と、一対のソース・ドレイン電極と、チャネルを形成する有機半導体膜とを備え、前記一対のソース・ドレイン電極は前記有機半導体膜上に形成されると共に、電気的接続材料および緩衝材料を含む接続緩衝層と、配線層とがこの順に積層されている半導体装置。
（１３）ゲート電極を形成する工程と、チャネルを形成する有機半導体膜を形成する工程と、前記有機半導体膜上に一対のソース・ドレイン電極として、接続層、緩衝層および配線層をこの順に形成する工程とを含む半導体装置の製造方法。
（１４）前記配線層，緩衝層および接続層の順にエッチングして前記一対のソース・ドレイン電極を形成する、前記（１３）に記載の半導体装置の製造方法。
（１５）前記配線層，緩衝層および接続層を一括でエッチングして前記一対のソース・ドレイン電極を形成する、前記（１３）に記載の半導体装置の製造方法。
（１６）前記有機半導体膜は、キャストコーティング、スピンコーティング、スプレイコーティング、インクジェット印刷、凸版印刷、スクリーン印刷、グラビア印刷またはグラビアオフセット印刷のいずれかによって形成する、前記（１３）乃至（１５）のいずれかに記載の半導体装置の製造方法。
（１７）表示部と、前記表示部を駆動するための半導体装置とを備え、前記半導体装置は、ゲート電極と、一対のソース・ドレイン電極と、チャネルを形成する有機半導体膜とを備え、前記一対のソース・ドレイン電極は前記有機半導体膜上に形成されると共に、接続層、緩衝層および配線層がこの順に積層されている電子機器。
【符号の説明】
【００７２】
１…半導体装置、１０，３０，４０，５０，６０，７０…薄膜トランジスタ、１１…基板、１２…ゲート電極、１３…ゲート絶縁膜、１４…半導体膜、１５Ａ，３５Ａ，４５Ａ，５５Ａ，６５ＢＡ，７５Ａ…ソース電極、１５Ｂ，３５Ｂ，４５Ｂ，５５Ｂ，６５Ｂ，７５Ｂ…ドレイン電極層、１５ａ３５ａ，４５ａ，５５ａ…接続層、６５ａ，７５ａ…接続緩衝層、１５ｂ，３５ｂ，４５ｂ，５５ｂ…緩衝層、１５ｃ，３５ｃ，４５ｃ，５５ｃ，６５ｂ，７５ｂ…配線層、１６…平坦化層、１７…素子分離膜、２０…有機発光素子、２１…第１電極、２２…有機層、２３…第２電極。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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