(57)【要約】【課題】ヘテロ接合電界効果トランジスタの製造工程における半導体基体表面へのダメージを抑制することが可能な技術を提供することを目的とする。【解決手段】ヘテロ接合電界効果トランジスタの製造方法は、ソース電極２ａ，ドレイン電極２ｂ、半導体基体１及びゲート電極体３上に誘電膜４を形成する工程と、ゲート電極体３上の誘電膜４を除去する工程と、第１ゲート電極３ａ周辺の誘電膜４上に、第１ゲート電極３ａから側方に突出する電界緩和電極５を形成する工程とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
（ａ）窒化物半導体を含む半導体基体上にソース・ドレイン電極を形成する工程と、
（ｂ）前記ソース・ドレイン電極の間の前記半導体基体上において第１及び第２ゲート電極をこの順に積層したゲート電極体を形成する工程と、
（ｃ）前記ソース・ドレイン電極、前記半導体基体及び前記ゲート電極体上に、誘電膜を形成する工程と、
（ｄ）前記ゲート電極体上の前記誘電膜を除去する工程と、
（ｅ）前記第１ゲート電極周辺の前記誘電膜上に、前記第１ゲート電極から側方に突出する電界緩和電極を形成する工程と
を備える、ヘテロ接合電界効果トランジスタの製造方法。
【請求項２】
請求項１に記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記第２ゲート電極の金属は、前記ソース・ドレイン電極の金属よりも酸またはアルカリへの溶解性が高い、ヘテロ接合電界効果トランジスタの製造方法。
【請求項３】
請求項１に記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記第２ゲート電極の金属は、前記ソース・ドレイン電極の金属よりも前記誘電膜との密着性が低い、ヘテロ接合電界効果トランジスタの製造方法。
【請求項４】
請求項１乃至請求項３のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記工程（ｃ）において、Ｃａｔ−ＣＶＤ（Catalytic Chemical Vapor Deposition）法を用いて前記誘電膜を堆積する、ヘテロ接合電界効果トランジスタの製造方法。
【請求項５】
請求項１乃至請求項３のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記工程（ｃ）において、ＥＣＲ（Electron Cyclotron Resonance）スパッタ法を用いて前記誘電膜を堆積する、ヘテロ接合電界効果トランジスタの製造方法。
【請求項６】
請求項１または請求項２に記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記工程（ｄ）において、前記第２ゲート電極を酸またはアルカリに溶解させることにより、前記ゲート電極体上の前記誘電膜を前記第２ゲート電極とともに除去する、ヘテロ接合電界効果トランジスタの製造方法。
【請求項７】
請求項１または請求項３に記載のヘテロ接合電界効果トランジスタの製造方法であって、
前記工程（ｄ）において、超音波を用いて前記ゲート電極体上の前記誘電膜を前記第２ゲート電極から剥離することにより、前記ゲート電極体上の前記誘電膜を除去する、ヘテロ接合電界効果トランジスタの製造方法。
【請求項８】
請求項１乃至請求項７のいずれかに記載のヘテロ接合電界効果トランジスタの製造方法により形成されたヘテロ接合電界効果トランジスタであって、
前記電界緩和電極は、前記第１ゲート電極から前記ドレイン電極にのみ向かって突出する、ヘテロ接合電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を含むヘテロ接合電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
窒化物を含む半導体からなるヘテロ接合電界効果トランジスタでは、ゲート長を短くすると、信号の高周波化に対応することができるが、ゲート断面積が減少し、ゲート抵抗が増大してしまうことが知られている。これを回避するために、ゲート電極上部にその側方に突出する突出部を設ける構成、すなわち、ゲート電極を傘形状（Ｔ字型）に形成する構成が提案されている。このような構成によれば、ゲート電極が半導体層と実際に接触するゲート長を短くした状態で、ゲート断面積を大きくすることができるので、ゲート抵抗を低減することが可能となる。
【０００３】
特許文献１には、上述のような構成の一つとして、ゲート電極の突出部と半導体層との隙間に一端が挿入され、他端がドレイン電極まで延在する誘電膜を設けた構成が開示されている。このような構成によれば、ドレイン電極に高電圧を印加した際にドレイン電極側のゲート電極端に集中する電界を緩和することができる。これにより、窒化物を含む半導体からなるヘテロ接合電界効果トランジスタにおいて特徴的な電流コラプスを抑制することが可能となっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２００２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のような、突出部を有するゲート電極と、誘電膜とを備えるヘテロ接合電界効果トランジスタの製造工程では、ゲート電極を形成する前に半導体層上に誘電膜を形成した後、ゲート電極を形成する領域の誘電膜をドライエッチング法にて除去し、それから、誘電膜が除去されて露出する半導体層上にゲート電極を積層させている。
【０００６】
しかしながら、このような製造工程では、上記ドライエッチングの際に半導体層にダメージが加わってしまい、ゲートリーク電流や電流コラプスなどの特性が劣化するという問題があった。また、ゲート電極を形成した後に誘電膜を形成しようとしても、ゲート電極の突出部と半導体層との隙間に誘電膜を挿入することが困難となる。
【０００７】
また、上記ゲート電極の一部となる矩形の部分電極を形成した後に、部分電極を覆うように誘電膜を形成し、さらに部分電極直上の誘電膜を除去した後に、部分電極上部と接続する電極を形成することも考えられる。このような製造工程によれば、半導体層にダメージが加わるのを避けることができるが、通常、誘電膜の除去精度が悪く、誘電膜を予定よりも大きく除去してしまう。そのため、ゲート電極よりも高精度の解像度で誘電膜にリソグラフィを行う必要が生じたり、ゲート電極が設計よりも長くなって高い周波数特性を得ることができなかったりするという問題があった。
【０００８】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、ヘテロ接合電界効果トランジスタの製造工程における半導体基体表面へのダメージを抑制することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るヘテロ接合電界効果トランジスタの製造方法は、（ａ）窒化物半導体を含む半導体基体上にソース・ドレイン電極を形成する工程と、（ｂ）前記ソース・ドレイン電極の間の前記半導体基体上において第１及び第２ゲート電極をこの順に積層したゲート電極体を形成する工程と、（ｃ）前記ソース・ドレイン電極、前記半導体基体及び前記ゲート電極体上に、誘電膜を形成する工程と、（ｄ）前記ゲート電極体上の前記誘電膜を除去する工程と、（ｅ）前記第１ゲート電極周辺の前記誘電膜上に、前記第１ゲート電極から側方に突出する電界緩和電極を形成する工程とを備える。
【発明の効果】
【００１０】
本発明によれば、ゲート電極体上の誘電膜を除去する際に、半導体基体表面の露出が抑制されることから、半導体基体表面にダメージが加わるのを抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係るヘテロ接合電界効果トランジスタの構成を示す断面図である。
【図２】実施の形態２に係るヘテロ接合電界効果トランジスタの製造方法を示す断面図である。
【図３】実施の形態２に係るヘテロ接合電界効果トランジスタの製造方法を示す断面図である。
【図４】実施の形態２に係るヘテロ接合電界効果トランジスタの製造方法を示す断面図である。
【図５】実施の形態２に係るヘテロ接合電界効果トランジスタの製造方法を示す断面図である。
【図６】実施の形態２に係るヘテロ接合電界効果トランジスタの製造方法を示す断面図である。
【図７】実施の形態３に係るヘテロ接合電界効果トランジスタの構成を示す断面図である。
【図８】実施の形態３に係るヘテロ接合電界効果トランジスタの製造方法を示す断面図である。
【発明を実施するための形態】
【００１２】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るヘテロ接合電界効果トランジスタの構成を示す断面図である。図１に示すように、このヘテロ接合電界効果トランジスタは、半導体基体１と、ソース・ドレイン電極２ａ，２ｂと、ゲート電極体３と、誘電膜４と、電界緩和電極５とを備えて構成されている。以下、これらの構成要素について詳細に説明する。
【００１３】
半導体基体１は、最下層の基板１ａと、基板１ａ上に形成されたバッファ層１ｂと、バッファ層１ｂ上に形成された窒化物半導体からなるチャネル層１ｃと、チャネル層１ｃ上に形成された窒化物半導体からなるバリア層１ｄとを備える。チャネル層１ｃ及びバリア層１ｄは、ヘテロ接合電界効果トランジスタにおけるヘテロ接合を形成している。
【００１４】
ソース電極２ａ及びドレイン電極２ｂは、例えば一または複数の金属膜から構成され、互いに離間されて半導体基体１上（バリア層１ｄ上）に形成されている。
【００１５】
ゲート電極体３は、ソース・ドレイン電極２ａ，２ｂの間の半導体基体１上（バリア層１ｄ上）に直接形成されている。このゲート電極体３は、例えば一または複数の金属膜から構成される。本実施の形態１では、ゲート電極体３は、第１ゲート電極３ａを備えて構成されているが、これに限ったものではなく、後述の実施の形態２，３において説明する第２ゲート電極３ｂをさらに備えて構成されてもよい。
【００１６】
誘電膜４は、例えばＳｉＮｘの表面保護膜から構成されており、ゲート電極体３（第１ゲート電極３ａ）とソース電極２ａとの間、及び、ゲート電極体３（第１ゲート電極３ａ）とドレイン電極２ｂとの間の半導体基体１上（バリア層１ｄ上）に形成されている。
【００１７】
電界緩和電極５は、第１ゲート電極３ａ周辺の誘電膜４上において、第１ゲート電極３ａと電気的に接続されて形成されており、第１ゲート電極３ａから側方に突出している。すなわち、横方向において第１ゲート電極３ａとドレイン電極２ｂとの間に形成された誘電膜４の一端は、縦方向において電界緩和電極５と半導体基体１との間に挿入されている。
【００１８】
また、本実施の形態１では、この電界緩和電極５は、第１ゲート電極３ａからドレイン電極２ｂにのみ向かって突出している。なお、ゲート電極体３（第１ゲート電極３ａ）及び電界緩和電極５は、後で扱い易ければ同じ金属から構成されてもよいし、異なる金属から構成されてもよいし、例えば、配線等と同じ金属から構成されてもよい。
【００１９】
以上のように構成された本実施の形態１に係るヘテロ接合電界効果トランジスタによれば、半導体基体１上に直接形成されたゲート電極体３と、ゲート電極体３上部から側方に突出する電界緩和電極５とが構成されている。したがって、実際のゲート長を短くした状態で、ゲート断面積を大きくしてゲート抵抗を低減することが可能となる。すなわち、信号の高周波化に対応可能であり、かつ、ゲート抵抗の増大が抑制されたヘテロ接合電界効果トランジスタを実現することができる。
【００２０】
また、本実施の形態１では、ゲート電極体３と接続された電界緩和電極５と半導体基体１との間に誘電膜４が挿入されていることから、ゲートリーク電流や電流コラプスを抑制することができる。
【００２１】
また、本実施の形態１によれば、電界緩和電極５は、ドレイン電極２ｂ側にのみ突出していることから、電界緩和電極５がソース電極２ａ側にも突出した構成と比べて、電界緩和電極５下部の容量を低減することができる。
【００２２】
なお、半導体基体１は、ヘテロ接合電界効果トランジスタとして動作できるのであれば、必ずしもバッファ層１ｂ、チャネル層１ｃ及びバリア層１ｄからなる３層を備えなくてもよい。例えば、半導体基体１は、これら３層の半導体層の代わりに、窒化物半導体を含むＮ（Ｎ＝１，２，４，…）層の半導体層を備えてもよい。
【００２３】
また、誘電膜４は、ドレイン電極２ｂ側のゲート電極体３及び電界緩和電極５の端にかかる電界を緩和できるのであれば、ＳｉＮｘの表面保護膜から構成されなくてもよく、例えば、ＳｉＯｘ、ＳｉＯｘＮｙ、ＡｌｘＮｙ、ＡｌＯｘＮｙ、ＨｆＯｘＮｙなどの表面保護膜から構成されもよい。
【００２４】
また、以上では、ヘテロ接合電界効果トランジスタとして動作する必要最低限の要素しか記載していないが、実際には、当該ヘテロ接合電界効果トランジスタに配線、バイアホール等も形成されたデバイスとして構成される。
【００２５】
＜実施の形態２＞
本発明の実施の形態２では、実施の形態１で説明したヘテロ接合電界効果トランジスタの製造方法の一例について、図２〜図６を用いて説明する。
【００２６】
まず、図２に示されるように、基板１ａ上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法などのエピタキシャル成長法を適用することでバッファ層１ｂ、チャネル層１ｃ及びバリア層１ｄをこの順にエピタキシャル成長させる。
【００２７】
次に、半導体基体１上に、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗなどの金属膜、もしくはこれら金属の多層膜を蒸着法やスパッタ法を用いて堆積し、それにより得られた堆積膜をリフトオフ法などによりパターン化する。その後、図３に示されるように、パターン化した堆積膜をＲＴＡ（Rapid Thermal Annealing）法などを用いて合金化して、オーミック特性となるソース・ドレイン電極２ａ，２ｂを形成する。
【００２８】
それから、図４に示されるように、ソース・ドレイン電極２ａ，２ｂの間の半導体基体１上にて、金属の多層膜を蒸着法やスパッタ法を用いて堆積し、それにより得られた堆積膜をリフトオフ法などによりパターン化する。この工程により、第１及び第２ゲート電極３ａ，３ｂをこの順に積層したゲート電極体３を形成する。本実施の形態２では、第２ゲート電極３ｂが、ソース・ドレイン電極２ａ，２ｂの金属よりも酸への溶解性が高い金属から構成されるように、上記金属の多層膜を堆積する。なお、第１ゲート電極３ａの下面は、半導体基体１表面との接地領域となることから、ゲート長が極力短くなるように第１ゲート電極３ａをパターン化することが好ましい。
【００２９】
その後、図５に示されるように、ソース・ドレイン電極２ａ，２ｂ、半導体基体１及びゲート電極体３（第２ゲート電極３ｂ）上に、例えば、ＳｉＮｘ、ＳｉＯｘ、ＳｉＯｘＮｙ、ＡｌｘＮｙ、ＡｌＯｘＮｙ、ＨｆＯｘＮｙなどの表面保護膜を、誘電膜４として形成する。本実施の形態２では、例えば膜形成に異方性を有するＣａｔ−ＣＶＤ（Catalytic Chemical Vapor Deposition）法、または、ＥＣＲ（Electron Cyclotron Resonance）スパッタ法を用いて、半導体基体１表面と垂直な方向に誘電膜４を形成する。このような製造方法によれば、第２ゲート電極３ｂ側面に誘電膜４が形成されるのを抑制することができるので、次工程における誘電膜４の除去を確実に行うことができる。
【００３０】
次に、図６に示されるように、ゲート電極体３上の誘電膜４を除去する。本実施の形態２では、第２ゲート電極３ｂを、例えば、ＨＣｌ、ＨＮＯ３、Ｈ２ＳＯ４、王水（ＨＮＯ３：ＨＣｌ＝１：３）などの酸に溶解させるウェットエッチングにより、ゲート電極体３上の誘電膜４を第２ゲート電極３ｂとともに除去する。このような製造方法によれば、ゲート電極体３上の誘電膜４を除去する際に、半導体基体１表面、及び、他の誘電膜４にダメージが加わるのを抑制することが可能となる。
【００３１】
それから、第１ゲート電極３ａ及び誘電膜４上にて、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ、Ｐｔなどの金属膜、もしくはこれら金属の多層膜を蒸着法やスパッタ法を用いて堆積し、それにより得られた堆積膜をリフトオフ法などによりパターン化する。この工程により、第１ゲート電極３ａから突出する電界緩和電極５を，第１ゲート電極３ａ周辺の誘電膜４上に形成する。以上により、図１に示したヘテロ接合電界効果トランジスタが完成する。
【００３２】
以上のような本実施の形態２に係るヘテロ接合電界効果トランジスタ製造方法によれば、実施の形態１で説明した構成及び効果を有するヘテロ接合電界効果トランジスタを形成することができる。しかも、ゲート電極体３上の誘電膜４を除去する際に、半導体基体１表面の露出が抑制されることから、半導体基体１表面にダメージが加わるのを抑制することができる。よって、ゲートリーク電流や電流コラプスなどの特性の劣化が抑制されたヘテロ接合電界効果トランジスタを実現することができる。
【００３３】
また、本実施の形態２では、ソース・ドレイン電極２ａ，２ｂよりも酸への溶解性が高い第２ゲート電極３ｂを酸に溶解させることにより、ゲート電極体３上の誘電膜４を第２ゲート電極３ｂとともに除去する。したがって、所望の誘電膜４を残したまま、ゲート電極体３上の誘電膜４を除去することができる。
【００３４】
なお、第２ゲート電極３ｂの金属の候補としては、上述の酸にＨＦを用いる場合には、これに溶けやすい例えばＮｂ、Ｔａ、Ｔｉ、Ｚｒなどを用い、上述の酸にＨＣｌを用いる場合には、これに溶けやすい例えばＣｒ、Ｆｅ、Ｎｉなどを用い、上述の酸にＨＮＯ３を用いる場合には、これに溶けやすい例えばＡｇ、Ｈｇ、Ｓｅ、Ｚｎなどを用い、上述の酸にＨ２ＳＯ４を用いる場合には、これに溶けやすい例えばＢｅ、Ａｓ、Ｍｏ、Ｎｂ、Ｒｅ、Ｓｂなどを用い、上述の酸に王水を用いる場合には、これに溶けやすい例えばＡｕ、Ｍｏ、Ｐｄ、Ｐｔ、Ｗなどを用いればよい。
【００３５】
また、以上では、第２ゲート電極３ｂを酸に溶解させることにより第２ゲート電極３ｂ及びその上の誘電膜４を除去することについて説明した。しかし、上記説明において酸に代わりにアルカリを用いてもよく、この場合にも上述と同様の効果を得ることができる。
【００３６】
＜実施の形態３＞
実施の形態２では、ヘテロ接合電界効果トランジスタの製造工程の途中で、第２ゲート電極３ｂが除去されるものであった。これに対して、本発明の実施の形態３では、第２ゲート電極３ｂを除去されないものとなっている。すなわち、図７に示すように、本実施の形態３では、ゲート電極体３は、第１ゲート電極３ａと、第２ゲート電極３ｂとを備えて構成されている。
【００３７】
図８は、本実施の形態３において、ゲート電極体３上の誘電膜４を除去する工程（図６に対応する工程）を示した断面図である。なお、本実施の形態３に係るヘテロ接合電界効果トランジスタにおいて、実施の形態１，２で説明した構成要素と同一または類似するものについては同じ符号を付している。
【００３８】
本実施の形態３では、概ね、実施の形態２とほぼ同様の製造工程が行われる。ただし、図３及び図４に示した工程と同様の工程において、本実施の形態３では、第２ゲート電極３ｂ（最上面）が、ソース・ドレイン電極２ａ，２ｂ（最上面）の金属よりも誘電膜４との密着性が低い金属から構成される。例えば、ソース・ドレイン電極２ａ，２ｂの最上面をＡｌから構成し、第２ゲート電極３ｂの最上面をＡｕから構成する。
【００３９】
また、図６に示した工程に対応する図８に示す工程において、本実施の形態３では、超音波を用いてゲート電極体３上の誘電膜４を第２ゲート電極３ｂから剥離することにより、ゲート電極体３上の誘電膜４を除去する。
【００４０】
以上のような本実施の形態３に係るヘテロ接合電界効果トランジスタ製造方法によれば、実施の形態２と同様に、ゲート電極体３上の誘電膜４を除去する際に、半導体基体１表面の露出が抑制されることから、半導体基体１表面にダメージが加わるのを抑制することができる。よって、ゲートリーク電流や電流コラプスなどの特性の劣化が抑制されたヘテロ接合電界効果トランジスタを実現することができる。
【００４１】
また、本実施の形態３では、ソース・ドレイン電極２ａ，２ｂよりも誘電膜４との密着性が低い第２ゲート電極３ｂを形成し、超音波を用いてゲート電極体３上の誘電膜４を剥離して除去する。したがって、所望の誘電膜４を残したまま、ゲート電極体３上の誘電膜４を除去することができる。
【００４２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
【符号の説明】
【００４３】
１  半導体基体、２ａ  ソース電極、２ｂ  ドレイン電極、３  ゲート電極体、３ａ  第１ゲート電極、３ｂ  第２ゲート電極、４  誘電膜、５  電界緩和電極。
【図１】
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【図２】
2014107423.tif 000004
【図３】
2014107423.tif 000005
【図４】
2014107423.tif 000006
【図５】
2014107423.tif 000007
【図６】
2014107423.tif 000008
【図７】
2014107423.tif 000009
【図８】
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