(57)【要約】【課題】高い耐圧を有する炭化珪素半導体装置を提供する。【解決手段】ドリフト層８１は炭化珪素層１０１の第１の主面Ｐ１をなしており第１の導電型を有する。ソース領域８３は、ボディ領域８２によってドリフト層８１から隔てられるように設けられており、第２の主面Ｐ２をなしており、第１の導電型を有する。緩和領域７１は、ドリフト層８１の内部に設けられており、第１の主面Ｐ１からの距離Ｌdを有する。緩和領域７１は、第２の導電型を有し、不純物ドーズ量Ｄrxを有する。ドリフト層８１は第１の主面Ｐ１と緩和領域７１との間において不純物濃度Ｎdを有する。Ｄrx＞Ｌd・Ｎdが満たされる。【選択図】図１
2014041990.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素半導体装置であって、
第１の主面および前記第１の主面と反対の第２の主面を有する炭化珪素層を備え、前記炭化珪素層は、前記第１の主面をなし第１の導電型を有するドリフト層と、前記ドリフト層上に設けられ前記第１の導電型と異なる第２の導電型を有するボディ領域と、前記ボディ領域によって前記ドリフト層から隔てられるように前記ボディ領域上に設けられ、前記第２の主面をなし、前記第１の導電型を有するソース領域と、前記ドリフト層の内部に設けられ前記第２の導電型を有する緩和領域とを含み、前記緩和領域は不純物ドーズ量Ｄrxを有しかつ前記第１の主面からの距離Ｌdを有し、前記ドリフト層は前記第１の主面と前記緩和領域との間において不純物濃度Ｎdを有し、Ｄrx＞Ｌd・Ｎdが満たされ、前記炭化珪素半導体装置はさらに
前記ソース領域および前記ドリフト層をつなぐように前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１の主面に対向する第１の電極と、
前記第２の主面に対向する第２の電極とを備える、炭化珪素半導体装置。
【請求項２】
Ｌd≧５μｍが満たされる、請求項１に記載の炭化珪素半導体装置。
【請求項３】
Ｄrx≧１×１０13ｃｍ-2が満たされる、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第１および第２の電極の間での耐圧は６００Ｖ以上である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
前記炭化珪素層の前記第１の主面と前記第１の電極との間に設けられ、前記炭化珪素層の前記第１の主面と前記第１の電極との各々に接し、炭化珪素からなり、前記第１の導電型を有し、前記不純物濃度Ｎdよりも大きい不純物濃度を有する単結晶基板をさらに備える、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素層の前記第２の主面にはトレンチが設けられており、前記トレンチは、前記ソース領域および前記ボディ領域を貫通して前記ドリフト層に至る側壁面と、前記ドリフト層上に位置する底面とを有し、
前記ゲート絶縁膜は前記トレンチの前記側壁面および前記底面の各々を覆っており、
前記緩和領域は前記トレンチの前記底面よりも深い位置に設けられている、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
【請求項７】
前記緩和領域と前記トレンチの前記底面との間の距離Ｌtrは４μｍ以下である、請求項６に記載の炭化珪素半導体装置。
【請求項８】
前記炭化珪素層の前記第２の主面は、前記ソース領域と前記ボディ領域と前記ドリフト層とを有する平坦面を含み、
前記ゲート絶縁膜は前記平坦面上に設けられている、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
【請求項９】
前記ボディ領域は、側面および底面と前記側面および前記底面の間の角部とを有するウエル領域であり、
前記緩和領域と前記ウエル領域の前記角部との間の距離Ｌpnは４μｍ以下である、請求項８に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置に関するものであり、特に、ゲート絶縁膜を有する炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
広く用いられている電力用半導体装置であるＳｉ（シリコン）ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）に関して、耐圧の主な決定要因は、耐圧保持領域をなすドリフト層が耐え得る電界強度の上限である。Ｓｉから作られたドリフト層は、０．３ＭＶ／ｃｍ程度以上の電界が印加された箇所で破壊し得る。このためＭＯＳＦＥＴのドリフト層全体において電界強度を所定の値未満に抑えることが必要である。最も単純な方法はドリフト層の不純物濃度を低くすることである。しかしながらこの方法ではＭＯＳＦＥＴのオン抵抗が大きくなるという短所がある。すなわちオン抵抗と耐圧との間にトレードオフ関係が存在する。
【０００３】
特開平９−１９１１０９号公報において、典型的なＳｉ  ＭＯＳＦＥＴについて、Ｓｉの物性値から得られる理論限界を考慮しつつ、オン抵抗と耐圧との間のトレードオフ関係の説明がなされている。そしてこのトレードオフを解消するために、ドレイン電極上のｎ型基板の上のｎベース層中において、下側のｐ型埋込層と、上側のｐ型埋込層とを付加することが開示されている。下側のｐ型埋込層および上側の埋込層によってｎベース層は、各々等しい厚さを有する下段と中断と上段とに区分される。この公報によれば、３つの段の各々によって等しい電圧が分担され、各段の最大電界が限界電界強度以下に保たれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１９１１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したトレードオフをより大きく改善するための方法として、近年、Ｓｉに代わりＳｉＣ（炭化珪素）を用いることが活発に検討されている。ＳｉＣはＳｉと異なり０．４ＭＶ／ｃｍ以上の電界強度にも十分に耐え得る材料である。
【０００６】
このように高い電界が印加され得る場合は、ＭＯＳＦＥＴ構造における特定位置での電界集中に起因した破壊が問題となる。たとえばトレンチ型ＭＯＳＦＥＴの場合、トレンチの底部、特に角部、における、ゲート絶縁膜中での電界集中に起因したゲート絶縁膜の破壊現象が、耐圧の主な決定要因である。このように耐圧の決定要因がＳｉ半導体装置とＳｉＣ半導体装置との間で異なる。このため、Ｓｉの使用を前提としていると考えられる上記公報の技術をＳｉＣ半導体装置の耐圧を向上させるために単純に適用したとすると、ＳｉＣの物性上の利点を十分に利用した耐圧の改善を行うことができない。
【０００７】
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、高い耐圧を有する炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極と、第１および第２の電極とを有する。炭化珪素層は、第１の主面および第１の主面と反対の第２の主面を有する。炭化珪素層はドリフト層とボディ領域とソース領域とを有する。ドリフト層は第１の主面をなしており第１の導電型を有する。ボディ領域は、ドリフト層上に設けられており、第１の導電型と異なる第２の導電型を有する。ソース領域は、ボディ領域によってドリフト層から隔てられるようにボディ領域上に設けられており、第２の主面をなしており、第１の導電型を有する。炭化珪素層は、ドリフト層の内部に設けられ第２の導電型を有する緩和領域を含む。緩和領域は、不純物ドーズ量Ｄrxを有し、かつ第１の主面からの距離Ｌdを有する。ドリフト層は第１の主面と緩和領域との間において不純物濃度Ｎdを有する。Ｄrx＞Ｌd・Ｎdが満たされる。ゲート絶縁膜は、ソース領域およびドリフト層をつなぐようにボディ領域上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。第１の電極は第１の主面に対向している。第２の電極は第２の主面に対向している。
【０００９】
上記の炭化珪素半導体装置によれば、緩和領域の不純物ドーズ量が、Ｄrx＞Ｌd・Ｎdが満たすように大きくされる。これにより、炭化珪素半導体装置がオフ状態とされることで第１および第２の電極間の電圧が高まった際に、緩和領域から炭化珪素層の第１の主面へ空乏層が十分に延びる前に緩和領域が完全に空乏化してしまうことが防止される。これにより緩和領域と第１の主面との間に、十分な長さを有する空乏層が形成され得る。よって、第１および第２の電極間の電圧について、緩和領域と第１の主面との間の部分で負担される割合が高められる。言い換えれば、緩和領域よりも浅い部分で負担される電圧が軽減される。これにより、緩和領域よりも浅い部分での電界強度を小さくすることができる。言い換えれば、電界集中によって破壊が生じやすい部分での電界強度を小さくすることができる。これにより、破壊が生じることなく第１および第２の電極間により高い電圧を印加することができる。つまり炭化珪素半導体装置の耐圧が高められる。
【００１０】
好ましくはＬd≧５μｍが満たされる。これにより、緩和領域と第１の主面との間に、最大で５μｍの長さを有する空乏層が形成され得る。言い換えれば、緩和領域と第１の主面との間に、十分な長さを有する空乏層が、より確実に形成され得る。よって炭化珪素半導体装置の耐圧をより高め得る。
【００１１】
好ましくはＤrx≧１×１０13ｃｍ-2が満たされる。これにより、炭化珪素半導体装置がオフ状態とされることで第１および第２の電極間の電圧が高まった際に、緩和領域から炭化珪素層の第１の主面へ空乏層が十分に延びる前に緩和領域が完全に空乏化してしまうことが防止される。よって炭化珪素半導体装置の耐圧をより高め得る。
【００１２】
好ましくは、第１および第２の電極の間での耐圧は６００Ｖ以上である。６００Ｖ以上の耐圧を有する半導体装置においては耐圧の確保がより重要な課題となる。上記構成を有する炭化珪素半導体装置によればこの課題を解決することができる。
【００１３】
好ましくは炭化珪素半導体装置は単結晶基板を有する。単結晶基板は、炭化珪素層の第１の主面と第１の電極との間に設けられ、炭化珪素層の第１の主面と第１の電極との各々に接し、炭化珪素からなり、第１の導電型を有し、不純物濃度Ｎdよりも大きい不純物濃度を有する。これによりドリフト層と第１の電極との接続が、不純物濃度Ｎdより高い不純物濃度を有する単結晶基板を介して行なわれる。よって第１の電極の接触抵抗を小さくすることができる。よってその分だけドリフト層の電気抵抗を大きくし得る。
【００１４】
炭化珪素層の第２の主面にはトレンチが設けられていてもよい。トレンチは、ソース領域およびボディ領域を貫通してドリフト層に至る側壁面と、ドリフト層上に位置する底面とを有する。ゲート絶縁膜はトレンチの側壁面および底面の各々を覆っている。緩和領域はトレンチの底面よりも深い位置に設けられている。このようなトレンチ型の炭化珪素半導体装置においては、耐圧を確保する上でゲート絶縁膜に印加される電界を抑制することが必要である。上記構成を有する炭化珪素半導体装置により、このような抑制が可能となる。
【００１５】
好ましくは緩和領域とトレンチの底面との間の距離Ｌtrは４μｍ以下である。これによりトレンチの底面上でのゲート絶縁膜への電界集中をより効果的に抑制することができる。よって炭化珪素半導体装置の耐圧をより高め得る。
【００１６】
炭化珪素層の第２の主面は、ソース領域とボディ領域とドリフト層とを有する平坦面を含んでもよい。ゲート絶縁膜は平坦面上に設けられてもよい。このようなプレーナ型の炭化珪素半導体装置においては、耐圧を確保する上でドリフト層とボディ領域との界面に印加される電界を抑制することが必要である。上記構成を有する炭化珪素半導体装置により、このような抑制が可能となる。
【００１７】
好ましくは、ボディ領域は、側面および底面と、側面および底面の間の角部とを有するウエル領域である。緩和領域とウエル領域の角部との間の距離Ｌpnは４μｍ以下である。これにより、破壊が特に生じやすいウエル領域の角部への電界集中を抑制することができる。よって炭化珪素半導体装置の耐圧をより高め得る。
【発明の効果】
【００１８】
上記のように本発明によれば、耐圧を高めることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図２】図１の炭化珪素半導体装置が有する炭化珪素層の形状を概略的に示す部分斜視図である。
【図３】図１の炭化珪素半導体装置が有する炭化珪素層の形状を概略的に示す部分上面図である。
【図４】図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図５】図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図６】図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図７】図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図８】図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図９】図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図１０】図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。
【図１１】図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。
【図１２】図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。
【図１３】図１の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。
【図１４】図１の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。
【図１５】図３の炭化珪素層の第１の変形例を概略的に示す部分上面図である。
【図１６】図３の炭化珪素層の第２の変形例を概略的に示す部分上面図である。
【図１７】本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図１８】図１７の炭化珪素半導体装置が有する炭化珪素層の形状を概略的に示す部分上面図である。
【図１９】本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図２０】図１９の炭化珪素半導体装置が有する炭化珪素層の形状を概略的に示す部分上面図である。
【図２１】本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図２２】図２１の炭化珪素半導体装置が有する炭化珪素層の形状を概略的に示す部分上面図である。
【図２３】炭化珪素半導体装置が有する炭化珪素層の表面の微細構造を概略的に示す部分断面図である。
【図２４】ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。
【図２５】図２４の線ＸＸＶ−ＸＸＶに沿う（１１−２０）面の結晶構造を示す図である。
【図２６】図２３の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。
【図２７】図２３の複合面を（０１−１０）面から見た図である。
【図２８】巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。
【図２９】チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。
【図３０】図２３の変形例を示す図である。
【図３１】本発明の実施の形態５における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図３２】距離Ｌd＝３μｍ、５μｍ、１０μｍおよび１５μｍの各々の場合における、ドリフト層の不純物濃度Ｎdと、耐圧との関係を例示するグラフ図である。
【図３３】トレンチ深さ１．６５μｍの場合における、緩和領域の不純物ドーズ量Ｄrxと、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図３４】トレンチ深さ１．４０μｍの場合における、緩和領域の不純物ドーズ量Ｄrxと、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図３５】トレンチ深さ１．２０μｍの場合における、緩和領域の不純物ドーズ量Ｄrxと、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図３６】トレンチ深さ１．６５μｍかつ不純物ドーズ量Ｄrx１×１０13ｃｍ-2の場合における、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図３７】トレンチ深さ１．６５μｍかつ不純物ドーズ量Ｄrx３×１０13ｃｍ-2の場合における、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図３８】トレンチ深さ１．６５μｍかつ不純物ドーズ量Ｄrx５×１０13ｃｍ-2の場合における、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図３９】トレンチ深さ１．４０μｍかつ不純物ドーズ量Ｄrx１×１０13ｃｍ-2の場合における、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図４０】トレンチ深さ１．４０μｍかつ不純物ドーズ量Ｄrx３×１０13ｃｍ-2の場合における、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図４１】トレンチ深さ１．４０μｍかつ不純物ドーズ量Ｄrx５×１０13ｃｍ-2の場合における、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図４２】トレンチ深さ１．２０μｍかつ不純物ドーズ量Ｄrx１×１０13ｃｍ-2の場合における、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図４３】トレンチ深さ１．２０μｍかつ不純物ドーズ量Ｄrx３×１０13ｃｍ-2の場合における、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図４４】トレンチ深さ１．２０μｍかつ不純物ドーズ量Ｄrx５×１０13ｃｍ-2の場合における、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、およびゲート絶縁膜に印加される電界強度ＥOXの各々との関係を例示するグラフ図である。
【図４５】緩和領域とトレンチの角部との間の距離Ｌtrと、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、トレンチにおいてドリフト層に印加される電界強度Ｅtr、ゲート絶縁膜に印加される電界強度ＥOX、および、ドリフト層およびボディ領域の界面に印加される電界強度Ｅpnの各々との関係を例示するグラフ図である。
【図４６】プレーナ型ＭＯＳＦＥＴにおいて、電圧と、ドリフト層および緩和領域の界面に印加される電界強度Ｅfp、および、ドリフト層およびボディ領域の界面に印加される電界強度Ｅpnの各々との関係を例示するグラフ図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
【００２１】
（実施の形態１）
図１〜図３に示すように、本実施の形態のＭＯＳＦＥＴ２０１（炭化珪素半導体装置）は、単結晶基板８０と、エピタキシャル層１０１（炭化珪素層）と、ゲート酸化膜９１（ゲート絶縁膜）と、ゲート電極９２と、層間絶縁膜９３と、ソース電極９４（第２の電極）と、ソース配線層９５と、ドレイン電極９８（第１の電極）とを有する。ＭＯＳＦＥＴ２０１は、ドレイン電極９８およびソース電極９４の間で６００Ｖ以上の耐圧を有することが好ましい。言い換えればＭＯＳＦＥＴ２０１は、高耐圧を有する電力用半導体装置であることが好ましい。
【００２２】
エピタキシャル層１０１は、単結晶基板８０上にエピタキシャルに成長させられた炭化珪素層である。エピタキシャル層１０１は、ポリタイプ４Ｈの六方晶の結晶構造を有する。エピタキシャル層１０１は、単結晶基板８０に面する下面Ｐ１（第１の主面）と、下面Ｐ１と反対の上面Ｐ２（第２の主面）とを有する。エピタキシャル層１０１は、ｎドリフト層８１（ドリフト層）と、ｐボディ層８２（ボディ領域）と、ｎ領域８３（ソース領域）と、ｐコンタクト領域８４と、緩和領域７１とを有する。
【００２３】
ｎドリフト層８１はｎ型（第１の導電型）を有する。ｎドリフト層８１は下部ドリフト層８１ａおよび上部ドリフト層８１ｂを有する。下部ドリフト層８１ａはエピタキシャル層１０１の下面Ｐ１をなしている。下部ドリフト層８１ａの、下面Ｐ１と反対の面上には、緩和領域７１が部分的に設けられている。上部ドリフト層８１ｂは、下部ドリフト層８１ａの、下面Ｐ１とは反対の面上に設けられている。これにより上部ドリフト層８１ｂは緩和領域７１を覆っている。ｎドリフト層８１の不純物濃度は、単結晶基板８０の不純物濃度よりも低いことが好ましい。ｎドリフト層８１のドナー濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。好ましくは、下部ドリフト層８１ａの不純物濃度は、上部ドリフト層８１ｂの不純物濃度以下であり、より好ましくは上部ドリフト層８１ｂの不純物濃度未満である。
【００２４】
ｐボディ層８２はｐ型（第２の導電型）を有する。ｐボディ層８２は上部ドリフト層８１ｂ上に設けられている。ｐボディ層８２の不純物濃度は、好ましくは１×１０17ｃｍ-3以上５×１０18ｃｍ-3以下であり、たとえば１×１０18ｃｍ-3である。
【００２５】
ｎ領域８３はｎ型を有する。ｎ領域８３は、ｐボディ層８２によってｎドリフト層８１から隔てられるようにｐボディ層８２上に設けられている。ｎ領域８３はｐコンタクト領域８４と共にエピタキシャル層１０１の上面Ｐ２をなしている。ｐコンタクト領域８４はｐ型を有する。ｐコンタクト領域８４はｐボディ層８２につながっている。
【００２６】
エピタキシャル層１０１の上面Ｐ２にはトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはｎ領域８３およびｐボディ層８２を貫通して上部ドリフト層８１ｂに至っている。側壁面ＳＷはｐボディ層８２上において、ＭＯＳＦＥＴ２０１のチャネル面を含む。
【００２７】
側壁面ＳＷはエピタキシャル層１０１の上面Ｐ２に対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷの面方位は、｛０００１｝面に対して５０°以上６５°以下傾斜していることが好ましく、（０００−１）面に対して５０°以上６５°以下傾斜していることがより好ましい。好ましくは側壁面ＳＷは、特にｐボディ層８２上の部分において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。
【００２８】
底面ＢＴは上部ドリフト層８１ｂ上に位置している。本実施の形態においては底面ＢＴは上面Ｐ２とほぼ平行な平坦な形状を有する。底面ＢＴと側壁面ＳＷとがつながる部分はトレンチＴＲの角部を構成している。本実施の形態においてはトレンチＴＲは、平面視（図３）において、ハニカム構造を有する網目を構成するように延びている。これによりエピタキシャル層１０１は、トレンチＴＲによって囲まれた、六角形状を有する上面Ｐ２を有する。
【００２９】
緩和領域７１はｐ型を有する。緩和領域７１はｎドリフト層８１の内部に設けられている。緩和領域７１は、上部ドリフト層８１ｂによってｐボディ層８２から隔てられている。また緩和領域７１はトレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々から離れている。
【００３０】
緩和領域７１は不純物ドーズ量Ｄrxを有する。ここで、形成済みの緩和領域に関して不純物ドーズ量とは、緩和領域７１の単位面積当たりの不純物濃度を意味する。好ましくはＤrx≧１×１０13ｃｍ-2が満たされる。緩和領域７１は、下面Ｐ１からの距離Ｌdを有する。好ましくはＬd≧５μｍが満たされる。ｎドリフト層８１は下面Ｐ１と緩和領域７１との間において不純物濃度Ｎdを有する。言い換えれば、下部ドリフト層８１ａは不純物濃度Ｎdを有する。Ｄrx＞Ｌd・Ｎdが満たされている。
【００３１】
好ましくは、緩和領域７１はｐボディ層８２から１μｍ以上５μｍ以下離れている。緩和領域７１の単位体積当たりの不純物濃度を厚さ方向（図１の縦方向）に積分した値は、緩和領域７１を形成するためのイオン注入のドース量に対応する。このドース量は、好ましくは１×１０12ｃｍ-2以上１×１０15ｃｍ-2以下であり、たとえば１×１０13ｃｍ-2である。緩和領域７１が有する不純物は、たとえばアルミニウムである。緩和領域７１は少なくとも部分的に、トレンチＴＲの底面ＢＴの位置よりも深い位置に設けられている。好ましくは緩和領域７１は、図１に示すように、トレンチＴＲの底面ＢＴの位置よりも深い位置にのみ設けられている。
【００３２】
緩和領域７１はトレンチＴＲの底面ＢＴよりも深い位置に設けられている。緩和領域７１は少なくとも部分的に、平面視においてトレンチＴＲの底面ＢＴの外に配置されている。緩和領域７１とトレンチＴＲの底面ＢＴとの間の距離Ｌtrは４μｍ以下であることが好ましい。具体的には、トレンチＴＲは側壁面ＳＷと底面ＢＴとがなす角部を有し、この角部と緩和領域７１との間の距離Ｌtrが４μｍ以下であることが好ましい。
好ましくは緩和領域７１は、図３に示すように、平面視においてトレンチＴＲの底面ＢＴの外にのみ配置されている。好ましくは、平面視（図３）において、緩和領域７１と、トレンチＴＲの底面ＢＴとの距離は、０．５μｍ以上５μｍ以下である。本実施の形態においては、緩和領域７１は、平面視において、開口部を有している。具体的には緩和領域７１は、六角形状を有する上面Ｐ２とほぼ相似の外縁および開口部を有する。
【００３３】
ゲート酸化膜９１は、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆っている。これによりゲート酸化膜９１は、ｎ領域８３および上部ドリフト層８１ｂをつなぐようにｐボディ層８２上に設けられている。ゲート電極９２はゲート酸化膜９１上に設けられている。
【００３４】
単結晶基板８０は、炭化珪素からなり、ｎ型を有する。単結晶基板８０上にはエピタキシャル層１０１が設けられている。単結晶基板８０は、エピタキシャル層１０１の下面Ｐ１とドレイン電極９８との間に設けられ、エピタキシャル層１０１の下面Ｐ１とドレイン電極９８との各々に接している。単結晶基板８０は、下部ドリフト層８１ａの不純物濃度Ｎdよりも大きい不純物濃度を有する。好ましくは単結晶基板８０の不純物濃度は不純物濃度Ｎdの５０倍以上であり、この場合、単結晶基板８０は耐圧保持機能を実質的に有しない。
【００３５】
ソース電極９４は、ｎ領域８３およびｐコンタクト領域８４の各々に接している。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。
【００３６】
次にＭＯＳＦＥＴ２０１のオフ状態時における、ｎドリフト層８１と、トレンチＴＲの角部とに挟まれた位置での、ゲート酸化膜９１に加わる厚さ方向（図１の縦方向）における電界の強度（以下、角部電界強度と称する）のシミュレーションを行った。この結果、緩和領域７１を有するＭＯＳＦＥＴ２０１の角部電界強度は４．４ＭＶ／ｃｍであった。これに対して緩和領域を有しない比較例においては角部電界強度は７．８ＭＶ／ｃｍであった。すなわち緩和領域７１によって角部電界強度が７．８ＭＶ／ｃｍから４．４ＭＶ／ｃｍへと低減された。
【００３７】
なおこのシミュレーションにおいては、ｎドリフト層８１の不純物濃度は８×１０15ｃｍ-3とされ、ソース配線層９５に対するドレイン電極９８の電圧は６００Ｖとされ、トレンチＴＲの深さは１．６５μｍとされ、緩和領域７１の深さ位置は上面Ｐ２から３μｍとされ、緩和領域７１の不純物はアルミニウムとされ、緩和領域７１の幅（図１における横方向の寸法）は２μｍとされ、緩和領域７１の形成時の加速エネルギーは１００ｋｅＶとされ、緩和領域７１の形成時のドース量は１×１０13ｃｍ-2とされた。
【００３８】
次にＭＯＳＦＥＴ２０１（図１）の製造方法について、以下に説明する。
図４に示すように、ｎドリフト層８１（図１）の一部となる下部ドリフト層８１ａが単結晶基板８０上に形成される。具体的には、単結晶基板８０上におけるエピタキシャル成長によって下部ドリフト層８１ａが形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical  Vapor  Deposition）法により行うことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
【００３９】
図５に示すように、下部ドリフト層８１ａの一部の上に、ｐ型を有する緩和領域７１が形成される。具体的には、下部ドリフト層８１ａ上において、注入マスク（図示せず）を用いたアクセプタイオン（第２の導電型を付与するための不純物イオン）の注入が行われる。
【００４０】
図６に示すように、緩和領域７１が形成された後に下部ドリフト層８１ａ上に、ｎ型を有する上部ドリフト層８１ｂが形成される。これにより緩和領域７１は、下部ドリフト層８１ａおよび上部ドリフト層８１ｂによって構成されるｎドリフト層８１に埋め込まれる。上部ドリフト層８１ｂは下部ドリフト層８１ａの形成方法と同様の方法によって形成され得る。
【００４１】
図７に示すように、ｎドリフト層８１上にｐボディ層８２およびｎ領域８３が形成される。図８に示すように、ｐボディ層８２上にｐコンタクト領域８４が形成される。これらの形成は、たとえばｎドリフト層８１（図６）上へのイオン注入により行い得る。ｐボディ層８２およびコンタクト領域８４を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。またｎ領域８３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。なおイオン注入の代わり、不純物の添加をともなうにエピタキシャル成長が用いられてもよい。
【００４２】
ｎドリフト層８１とｐボディ層８２とｎ領域８３とｐコンタクト領域８４と緩和領域７１とは、下面Ｐ１および上面Ｐ２を有するエピタキシャル層１０１を構成する。ｎドリフト層８１は下面Ｐ１をなしｎ領域８３は上面Ｐ２をなす。
【００４３】
次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
【００４４】
図９に示すように、ｎ領域８３およびｐコンタクト領域８４からなる面上に、開口部を有するマスク層４０が形成される。マスク層４０として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１）の位置に対応して形成される。
【００４５】
図１０に示すように、マスク層４０の開口部において、ｎ領域８３と、ｐボディ層８２と、ｎドリフト層８１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１）が形成されるべき領域に、上面Ｐ２に対してほぼ垂直な側壁を有する凹部ＴＱが形成される。
【００４６】
次に、凹部ＴＱにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃以上１０００℃以下として、熱エッチングが行われる。
【００４７】
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層４０は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
【００４８】
図１１に示すように、上記の熱エッチングにより、エピタキシャル層１０１の上面Ｐ２上にトレンチＴＲが形成される。トレンチＴＲは、ｎ領域８３およびｐボディ層８２を貫通してｎドリフト層８１に至る側壁面ＳＷと、ｎドリフト層８１上に位置する底面ＢＴとを有する。側壁面ＳＷおよび底面ＢＴの各々は緩和領域７１から離れている。好ましくは、トレンチＴＲの形成時、側壁面ＳＷ上、特にｐボディ層８２上において、特殊面が自己形成される。次にマスク層４０がエッチングなど任意の方法により除去される。
【００４９】
図１２に示すように、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆うゲート酸化膜９１が形成される。ゲート酸化膜９１は、たとえば熱酸化により形成され得る。この後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜９１とｐボディ層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜９１とｐボディ層８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
【００５０】
図１３に示すように、ゲート酸化膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜９１を介して埋めるように、ゲート酸化膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical  Mechanical  Polishing）とによって行い得る。
【００５１】
図１４を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート酸化膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート酸化膜９１に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｐ２上においてｎ領域８３およびｐコンタクト領域８４の各々が露出される。次に上面Ｐ２上においてｎ領域８３およびｎコンタクト領域８４の各々に接するソース電極９４が形成される。ｎドリフト層８１からなる下面Ｐ１上に、単結晶基板８０を介して、ドレイン電極９８が形成される。
【００５２】
再び図１を参照して、ソース配線層９５が形成される。これにより、ＭＯＳＦＥＴ２０１が得られる。
【００５３】
本実施の形態によれば、ＭＯＳＦＥＴ２０１はトレンチ型の炭化珪素半導体装置である。この場合、耐圧を確保する上でゲート酸化膜９１に印加される電界を抑制することが必要である。上記構成を有するＭＯＳＦＥＴ２０１により、このような抑制が可能となる。以下に作用効果の詳細について説明する。
【００５４】
図１に示すように、トレンチＴＲの側壁面ＳＷから電界緩和構造としての緩和領域７１が離れている。これにより電界緩和構造がチャネル構造へ及ぼす影響を小さくすることができる。また緩和領域７１がｎドリフト層８１によってｐボディ層８２から隔てられている。すなわち緩和領域７１がｎドリフト層８１の内部に埋め込まれている。これにより緩和領域７１を十分に深い位置に容易に設けることができる。よって十分に効果を有する電界緩和構造を容易に設けることができる。
【００５５】
また緩和領域７１の不純物ドーズ量Ｄrxが、Ｄrx＞Ｌd・Ｎdを満たすように大きくされる。これにより、ＭＯＳＦＥＴ２０１がオフ状態とされることでドレイン電極９８およびソース電極９４間の電圧が高まった際に、緩和領域７１からエピタキシャル層１０１の下面Ｐ１へ空乏層が十分に延びる前に緩和領域７１が完全に空乏化してしまうことが防止される。これにより緩和領域７１と下面Ｐ１との間に、十分な長さを有する空乏層が形成され得る。よって、ドレイン電極９８およびソース電極９４間の電圧について、緩和領域７１と下面Ｐ１との間の部分で負担される割合が高められる。言い換えれば、緩和領域７１よりも浅い部分（図１におけるより上方の部分）で負担される電圧が軽減される。これにより、緩和領域７１よりも浅い部分での電界強度を小さくすることができる。言い換えれば、電界集中によって破壊が生じやすい部分での電界強度を小さくすることができる。これにより、破壊が生じることなくドレイン電極９８とソース電極９４との間により高い電圧を印加することができる。つまりＭＯＳＦＥＴ２０１の耐圧が高められる。
【００５６】
また下部ドリフト層８１ａとドレイン電極９８との電気的接続が、不純物濃度Ｎdより高い不純物濃度を有する単結晶基板８０を介して行なわれる。よってドレイン電極９８の接触抵抗を小さくすることができる。よってその分だけｎドリフト層８１の電気抵抗を大きくし得る。よってｎドリフト層８１の不純物濃度をより低くし得る。よってＭＯＳＦＥＴ２０１の耐圧をより高め得る。
【００５７】
好ましくはＬd≧５μｍが満たされる。これにより、緩和領域７１と下面Ｐ１との間に、最大で５μｍの長さを有する空乏層が形成され得る。言い換えれば、緩和領域７１と下面Ｐ１との間に、十分な長さを有する空乏層が、より確実に形成され得る。よってＭＯＳＦＥＴ２０１の耐圧をより高め得る。
【００５８】
好ましくはＤrx≧１×１０13ｃｍ-2が満たされる。これにより、ＭＯＳＦＥＴ２０１がオフ状態とされることでドレイン電極９８とソース電極９４との間の電圧が高まった際に、緩和領域７１からエピタキシャル層１０１の下面Ｐ１へ空乏層が十分に延びる前に緩和領域７１が完全に空乏化してしまうことが防止される。よってＭＯＳＦＥＴ２０１の耐圧をより高め得る。
【００５９】
好ましくはドレイン電極９８とソース電極９４との間での耐圧は６００Ｖ以上である。６００Ｖ以上の耐圧を有する半導体装置においては耐圧の確保がより重要な課題となる。上記構成を有するＭＯＳＦＥＴ２０１によればこの課題を解決することができる。
【００６０】
好ましくは緩和領域７１とトレンチＴＲの底面ＢＴとの間の距離、特に緩和領域７１とトレンチＴＲの角部との間の距離Ｌtrは４μｍ以下である。これによりトレンチＴＲの底面ＢＴ上でのゲート酸化膜９１への電界集中をより効果的に抑制することができる。よってＭＯＳＦＥＴ２０１の耐圧をより高め得る。
【００６１】
また図１に示すように、緩和領域７１はトレンチＴＲの底面ＢＴの位置よりも深い位置に設けられている。これにより、電界緩和構造の効果をより高めることができる。
【００６２】
また図３に示すように、緩和領域７１は平面視においてトレンチＴＲの底面ＢＴの外に配置されている。これにより、ＭＯＳＦＥＴ２０１がオフ状態にある場合に、トレンチＴＲの底面ＢＴの縁に位置するトレンチＴＲの角部に向かって、緩和領域７１から空乏層が延びる。よって電界緩和構造の効果をより高めることができる。
【００６３】
なお、上述したようにエピタキシャル層１０１の緩和領域７１は、六角形状を有する上面Ｐ２とほぼ相似の外縁および開口部を有する。すなわち緩和領域７１は、六角形状の外縁と開口部とを有する。しかしながら、これ以外の形状を有する緩和領域を含むエピタキシャル層を用いることもできる。たとえば、図１５に示すように、平面視において環状の形状を有する緩和領域７１を含むエピタキシャル層１０１ｖが用いられてもよい。あるいは、四角形状の外縁と開口部とを有する緩和領域（図示せず）が用いられてもよい。
【００６４】
あるいは、たとえば図１６に示すように、六角形状を有する上面Ｐ２の６つの角の各々に対応する位置に配置された緩和領域７１ｗを有するエピタキシャル層１０１ｗが用いられてもよい。図１６においては全ての角に緩和領域が設けられているが、たとえば、六角形状を有する上面Ｐ２の６つの角のうちの一部に対応する位置に緩和領域が設けられてもよい。
【００６５】
（実施の形態２）
図１７を参照して、本実施の形態のＭＯＳＦＥＴ２０２は実施の形態１のエピタキシャル層１０１の代わりにエピタキシャル層１０２を有する。エピタキシャル層１０２は緩和領域７２を有する。緩和領域７２は、平面視（図１８）において、緩和領域７１（図３）の開口部が省略された形状を有する。すなわち緩和領域７２は、平面視において、上面Ｐ２の六角形状と相似の形状を有している。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６６】
（実施の形態３）
図１９を参照して、本実施の形態のＭＯＳＦＥＴ２０３は、実施の形態１のエピタキシャル層１０１の代わりに、エピタキシャル層１０３を有する。エピタキシャル層１０３は緩和領域７３を有する。緩和領域７３は、平面視（図２０）において、トレンチＴＲに沿って延びている。なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００６７】
次にＭＯＳＦＥＴ２０３のオフ状態時における、ｎドリフト層８１と、トレンチＴＲの角部とに挟まれた位置での、ゲート酸化膜９１に加わる厚さ方向（図１９の縦方向）における電界の強度（以下、角部電界強度と称する）のシミュレーションを行った。この結果、緩和領域７３を有するＭＯＳＦＥＴ２０３の角部電界強度は５．７ＭＶ／ｃｍであった。これに対して緩和領域を有しない比較例においては角部電界強度は７．８ＭＶ／ｃｍであった。すなわち緩和領域７３によって角部電界強度が７．８ＭＶ／ｃｍから５．７ＭＶ／ｃｍへと低減された。
【００６８】
なおこのシミュレーションにおいては、ｎドリフト層８１の不純物濃度は８×１０15ｃｍ-3とされ、ソース配線層９５に対するドレイン電極９８の電圧は６００Ｖとされ、トレンチＴＲの深さは１．６５μｍとされ、緩和領域７３の深さ位置は上面Ｐ２から５μｍとされ、緩和領域７３の不純物はアルミニウムとされ、緩和領域７３の幅（図１９における横方向の寸法）は２μｍとされ、緩和領域７３の形成時の加速エネルギーは１００ｋｅＶとされ、緩和領域７３の形成時のドース量は１×１０13ｃｍ-2とされた。
【００６９】
上記各実施の形態においては、平面視（図３、図１５、図１６、図１８および図２０）において、緩和領域の構造がトレンチＴＲの構造の周期に対応した周期を有している。しかしながら緩和領域の構造は他の周期を有してもよい。あるいは緩和領域はランダムに配置されてもよい。このように、トレンチＴＲの周期構造と対応しない周期構造またはランダム構造が用いられる場合、各緩和領域の間隔は２μｍ以上５μｍ以下であることが好ましい。間隔が２μｍ以上とされることで、緩和領域による電流狭窄の影響を小さくすることができる。また間隔が５μｍ以下とされることで、緩和領域による電荷緩和の効果を十分なものとすることができる。またトレンチＴＲの周期構造と対応しない周期構造またはランダム構造が用いられる場合、緩和領域の形成時に用いられる注入マスクは、精密なアラインメントなしに形成され得る。
【００７０】
（実施の形態４）
図２１を参照して、本実施の形態のＭＯＳＦＥＴ２０４は、実施の形態１のエピタキシャル層１０１の代わりに、エピタキシャル層１０４を有する。エピタキシャル層１０４は緩和領域７４を有する。緩和領域７４は、平面視（図２２）において分散されて配置されている。
【００７１】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００７２】
本実施の形態によれば、緩和領域７４により電界緩和構造を設けることができる。また緩和領域７４が微細に分散され得るので、電流が遮断される領域も微細に分散され得る。よって電界緩和構造に起因したオン抵抗の増大を抑制することができる。また緩和領域７４は精密な位置決めなしに形成され得るので、製造方法をより容易なものとすることができる。
【００７３】
（特殊面）
上述した側壁面ＳＷは、特にｐボディ層８２上の部分において、特殊面を有する。特殊面を有する側壁面ＳＷは、図２３に示すように、面方位｛０−３３−８｝を有する面Ｓ１（第１の面）を含む。言い換えれば、トレンチＴＲの側壁面ＳＷ上においてｐボディ層８２には、面Ｓ１を含む表面が設けられている。面Ｓ１は好ましくは面方位（０−３３−８）を有する。
【００７４】
より好ましくは、側壁面ＳＷは面Ｓ１を微視的に含み、側壁面ＳＷはさらに、面方位｛０−１１−１｝を有する面Ｓ２（第２の面）を微視的に含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission  Electron  Microscope）を用いることができる。面Ｓ２は好ましくは面方位（０−１１−１）を有する。
【００７５】
好ましくは、側壁面ＳＷの面Ｓ１および面Ｓ２は、面方位｛０−１１−２｝を有する複合面ＳＲを構成している。すなわち複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic  Force  Microscopy）により観察し得る。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは複合面ＳＲは面方位（０−１１−２）を有する。この場合、複合面ＳＲは（０００−１）面に対して巨視的に６２°のオフ角を有する。
【００７６】
好ましくは、チャネル面上においてキャリアが流れる方向（すなわちＭＯＳＦＥＴの厚さ方向（図１などにおける縦方向））であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
【００７７】
次に複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図２４に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
【００７８】
図２５に示すように、（１１−２０）面（図２４の線ＸＸＶ−ＸＸＶの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図２５においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
【００７９】
図２６に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図２５）に対応する。
【００８０】
図２７に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図２４においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図２４においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
【００８１】
次に図２８を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２８のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
【００８２】
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
【００８３】
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図２６および図２７に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
【００８４】
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２９に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図２３）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
【００８５】
図３０に示すように、側壁面ＳＷは複合面ＳＲに加えてさらに面Ｓ３（第３の面）を含んでもよい。より具体的には、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを側壁面ＳＷが含んでもよい。この場合、側壁面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
【００８６】
このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭにより観察し得る。
（実施の形態５）
図３１に示すように、ＭＯＳＦＥＴ２０１（図１）の変形例のＭＯＳＦＥＴ２０５はプレーナ型である。エピタキシャル層１０５の上面Ｐ２は、上部ドリフト層８１ｂとｐボディ領域８２Ｐ（ボディ領域）とｎ領域８３Ｐ（ソース領域）とｐコンタクト領域８４Ｐとを有する平坦面を含む。この平坦面上にゲート酸化膜９１Ｐ（ゲート絶縁膜）が設けられている。ゲート酸化膜９１Ｐ上にゲート電極９２Ｐが設けられている。ｐボディ領域８２Ｐは、側面および底面と、側面および底面の間の角部ＣＲとを有するウエル領域である。好ましくは、緩和領域７５とウエル領域の角部ＣＲとの間の距離Ｌpnは４μｍ以下である。距離Ｌpn≦４μｍが好ましい理由は、実施の形態１において距離Ｌtr≦４μｍ以下が好ましい理由と同様である。
【００８７】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【００８８】
本実施の形態によれば、実施の形態１と同様、耐圧の決定要因となりやすい位置での電界強度が抑制される。具体的には、プレーナ型ＭＯＳＦＥＴにおいて耐圧の決定要因となりやすい位置での電界強度が抑制される。より具体的には、ｎドリフト層８１とｐボディ領域８２Ｐとの界面に印加される電界を抑制することが必要であり、特に角部ＣＲに印加される電界を抑制することが必要である。上記構成を有するＭＯＳＦＥＴ２０５により、このような抑制が可能となる。
【００８９】
なお上記各実施の形態においては第１の導電型がｎ型であり第２の導電型がｐ型であるが、これらの導電型が入れ替えられもよい。この場合、上記説明におけるドナーおよびアクセプタも入れ替えられる。なお、より高いチャネル移動度を得るためには、第１導電型がｎ型であることが好ましい。
【００９０】
また炭化珪素半導体装置は、必ずしも単結晶基板を有する必要はなく、単結晶基板が省略されてもよい。この場合、たとえば、炭化珪素層の第１の主面上に直接第１の電極が設けられてもよい。これにより炭化珪素半導体装置をより薄くすることができる。
【００９１】
（不純物濃度Ｎdおよび距離Ｌdと、耐圧との関係について）
図３２のシミュレーション結果に示すように、緩和領域（たとえば図１の緩和領域７１）の完全空乏化が生じない程度に緩和領域の不純物ドーズ量が十分に高い場合、緩和領域および下部ドリフト層（たとえば図１の緩和領域７１および下部ドリフト層８１ａ）の界面の耐圧は主に、下部ドリフト層の不純物濃度Ｎd、および緩和領域と下面Ｐ１との間の距離Ｌd（たとえば図１参照）によって決まる。この耐圧は、シリコン半導体装置においては６００Ｖ程度（図中、破線参照）が上限となる。炭化珪素半導体装置においては、Ｌd≧５μｍの場合、６００Ｖ以上の耐圧が得られた。
【００９２】
（不純物ドーズ量Ｄrxについて）
図３３〜図４４に、トレンチ型ＭＯＳＦＥＴに関するシミュレーション結果を示す。図３３〜図３５に示すように、緩和領域７１（図１）の不純物ドーズ量Ｄrx≧１×１０13ｃｍ-2の場合、下部ドリフト層８１ａおよび緩和領域７１の界面に印加される電界強度Ｅfpが、トレンチＴＲにおいて上部ドリフト層８１ｂに印加される電界強度Ｅtrよりも高められた。言い換えれば、緩和領域７１での電界の負担が高められ、これによりトレンチＴＲでの電界が抑制された。これにより、トレンチＴＲ上でゲート酸化膜９１に印加される電界Ｅoxが抑制されるので、耐圧が高められると考えられる。図３６〜図４４に示すように、ドレイン電極９８およびソース電極９４（図１）の間に６００Ｖが印加されても、ゲート酸化膜９１に印加されるＥoxは３ＭＶ／ｃｍ未満であった。よって耐圧を６００Ｖ以上とし得ることがわかった。
【００９３】
なお図１を参照して、このシミュレーションにおいては、ｘｙ座標系におけるｘ方向におけるセルピッチ１０μｍ、下部ドリフト層８１ａの厚さ１２μｍ、下部ドリフト層８１ａの不純物濃度４×１０15ｃｍ-3、緩和領域７１の延在範囲ｘ＝１〜３μｍ、上部ドリフト層８１ｂの不純物濃度７．５×１０15ｃｍ-3、トレンチＴＲの開口幅３μｍ、および、上面Ｐ２に対するトレンチＴＲの側壁面ＳＷの角度６４．７度、の条件を用いた。
【００９４】
（距離Ｌtrについて)
図４５に、トレンチ型ＭＯＳＦＥＴにおける距離Ｌtr（図１７）と、下部ドリフト層８１ａおよび緩和領域７１の界面に印加される電界強度Ｅfp、トレンチＴＲにおいて上部ドリフト層８１ｂに印加される電界強度Ｅtr、ゲート酸化膜９１に印加される電界強度ＥOX、および、上部ドリフト層８１ｂおよびｐボディ層８２の界面に印加される電界強度Ｅpnの各々との関係のシミュレーション結果を示す。ゲート酸化膜９１の破壊は電界強度ＥOX＝８〜１０ＭＶ／ｃｍで生じると言われているが、破壊を確実に防止するためには電界強度ＥOXを７ＭＶ／ｃｍ以下とすることが望ましい。この要請が距離Ｌtrが、４μｍ以下の場合に満たされた。
【００９５】
なお図１７を参照して、このシミュレーションにおいては、ｘｙ座標系におけるトレンチ角部の座標（４．６μｍ，  １．６５μｍ）、下部ドリフト層８１ａの不純物濃度４．５×１０15ｃｍ-3、上部ドリフト層８１ｂの不純物濃度７．５×１０15ｃｍ-3、および、緩和領域７１の不純物ドーズ量１．０×１０13ｃｍ-2、の条件を用いて行った。距離Ｌtrが比較的小さい構造をシミュレーションするための第１の計算においては、下部ドリフト層９１Ａの厚さを８μｍ、上部ドリフト層８１ｂの厚さを４μｍとし、緩和領域７１の延在範囲をｘ＝０〜２μｍ（距離Ｌtr＝３．５μｍ）、ｘ＝１〜３μｍ（距離Ｌtr＝２．８４μｍ）、ｘ＝２〜４μｍ（距離Ｌtr＝２．４３μｍ）、およびｘ＝３〜５μｍ（距離Ｌtr＝２．３８μｍ）とした。距離Ｌtrが比較的大きい構造をシミュレーションするための第２の計算においては、下部ドリフト層９１Ａの厚さを６μｍ、上部ドリフト層８１ｂの厚さを６μｍとし、緩和領域７１の延在範囲をｘ＝０〜２μｍ（距離Ｌtr＝５．０７μｍ）、ｘ＝１〜３μｍ（距離Ｌtr＝４．６３μｍ）、ｘ＝２〜４μｍ（距離Ｌtr＝４．３９μｍ）、およびｘ＝３〜５μｍ（距離Ｌtr＝４．３７μｍ）とした。
【００９６】
（プレーナ型ＭＯＳＦＥＴにおける電界強度について）
図４６のシミュレーション結果に示すように、緩和領域７５（図３１）を設けることによって、上部ドリフト層８１ｂおよびｐボディ領域８２Ｐの界面に印加される電界強度Ｅpnよりもも高い電界強度が、下部ドリフト層８１ａおよび緩和領域７５の界面に印加される電界強度Ｅfpとして生じることがわかった。これにより耐圧が高められると考えられる。
【００９７】
なお図３１を参照して、このシミュレーションにおいては、ｐコンタクト領域８４Ｐの不純物濃度８×１０19ｃｍ-3、ｐコンタクト領域８４Ｐの厚さ０．３μｍ、ｎ領域８３Ｐの不純物濃度２×１０19ｃｍ-3、ｎ領域８３Ｐの厚さ０．２μｍ、ｐボディ領域８２Ｐの表面側の不純物濃度１×１０16ｃｍ-3〜５×１０17ｃｍ-3、ｐボディ領域８２Ｐの底側の不純物濃度５×１０17ｃｍ-3〜３×１０18ｃｍ-3、チャネル長１μｍ程度、セルピッチ１１μｍ、ｎドリフト層８１の不純物濃度６×１０15ｃｍ-3、ｎドリフト層８１の厚さ１５μｍ、緩和領域７５の不純物ドーズ量Ｄrx＝１×１０13ｃｍ-2とした。
【００９８】
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９９】
４０  マスク層、７１〜７５  緩和領域、８０  単結晶基板、８１  ｎドリフト層（ドリフト層）、８１ａ  上部ドリフト層、８１ｂ  下部ドリフト層、８２  ｐボディ層（第２の層）、８２Ｐ  ｐボディ領域（ボディ領域）、８３，８３Ｐ  ｎ領域（ソース領域）、８４，８４Ｐ  ｐコンタクト領域、９１，９１Ｐ  ゲート酸化膜（ゲート絶縁膜）、９２，９２Ｐ  ゲート電極、９３  層間絶縁膜、９４  ソース電極、９５  ソース配線層、９８  ドレイン電極、１０１，１０１ｖ，１０１ｗ，１０２〜１０５  エピタキシャル層、２０１〜２０５  ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＢＴ  底面、ＣＤ  チャネル方向、ＣＲ  角部、Ｐ１  下面（第１の主面）、Ｐ２  上面（第２の主面）、Ｓ１  面（第１の面）、Ｓ２  面（第２の面）、ＳＱ，ＳＲ  複合面、ＳＷ  側壁面、ＴＱ  凹部、ＴＲ  トレンチ。
【図１】
2014041990.tif 000003
【図２】
2014041990.tif 000004
【図３】
2014041990.tif 000005
【図４】
2014041990.tif 000006
【図５】
2014041990.tif 000007
【図６】
2014041990.tif 000008
【図７】
2014041990.tif 000009
【図８】
2014041990.tif 000010
【図９】
2014041990.tif 000011
【図１０】
2014041990.tif 000012
【図１１】
2014041990.tif 000013
【図１２】
2014041990.tif 000014
【図１３】
2014041990.tif 000015
【図１４】
2014041990.tif 000016
【図１５】
2014041990.tif 000017
【図１６】
2014041990.tif 000018
【図１７】
2014041990.tif 000019
【図１８】
2014041990.tif 000020
【図１９】
2014041990.tif 000021
【図２０】
2014041990.tif 000022
【図２１】
2014041990.tif 000023
【図２２】
2014041990.tif 000024
【図２３】
2014041990.tif 000025
【図２４】
2014041990.tif 000026
【図２５】
2014041990.tif 000027
【図２６】
2014041990.tif 000028
【図２７】
2014041990.tif 000029
【図２８】
2014041990.tif 000030
【図２９】
2014041990.tif 000031
【図３０】
2014041990.tif 000032
【図３１】
2014041990.tif 000033
【図３２】
2014041990.tif 000034
【図３３】
2014041990.tif 000035
【図３４】
2014041990.tif 000036
【図３５】
2014041990.tif 000037
【図３６】
2014041990.tif 000038
【図３７】
2014041990.tif 000039
【図３８】
2014041990.tif 000040
【図３９】
2014041990.tif 000041
【図４０】
2014041990.tif 000042
【図４１】
2014041990.tif 000043
【図４２】
2014041990.tif 000044
【図４３】
2014041990.tif 000045
【図４４】
2014041990.tif 000046
【図４５】
2014041990.tif 000047
【図４６】
2014041990.tif 000048