(57)【要約】【課題】高い耐圧を有する炭化珪素半導体装置を提供する。【解決手段】炭化珪素膜９０の第１の範囲ＲＡは、第１の耐圧保持層８１Ａと、電荷補償領域７１Ａと、第１の接合終端領域７２Ａと、第１のガードリング領域７３Ａとを有する。炭化珪素膜９０の第２の範囲ＲＢは、第２の耐圧保持層８１Ｂと、チャネル形成領域８２と、ソース領域８３とを有する。第１および第２の耐圧保持層８１Ａ、８１Ｂは、素子部ＣＬにおいて厚さＴを有する耐圧保持領域８１を構成している。オフ状態において耐圧保持領域８１中の最大電界強度が０．４ＭＶ／ｃｍ以上となるように電圧が印加された場合に、素子部ＣＬ内の第２の範囲ＲＢにおける最大電界強度が第１の範囲ＲＡにおける最大電界強度の３分の２未満となるように構成されている、【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体素子が設けられている素子部と、前記素子部を取り囲んでいる終端部とを有する炭化珪素半導体装置であって、
第１の主面および前記第１の主面と反対の第２の主面を有する炭化珪素膜を備え、
前記炭化珪素膜は、前記第１の主面をなす第１の範囲と、前記第２の主面をなす第２の範囲とを有し、前記第１および第２の範囲は前記第１および第２の範囲の間に、前記第１および第２の主面から離れた界面ＩＦを有し、
前記第１の範囲は、前記第１の主面をなし第１の導電型を有する第１の耐圧保持層と、前記素子部内において前記界面上に部分的に設けられ第２の導電型を有する電荷補償領域と、前記終端部内において前記界面上に部分的に設けられ前記電荷補償領域に接し前記素子部を取り囲み、前記第２の導電型を有し前記電荷補償領域の不純物濃度に比して低い不純物濃度を有する第１の接合終端領域と、前記終端部内における前記界面上において前記第１の接合終端領域から離れて設けられ前記界面上において前記素子部を取り囲み前記第２の導電型を有する第１のガードリング領域とを含み、
前記第２の範囲は、前記界面をなし前記第１の導電型を有する第２の耐圧保持層と、前記素子部内において前記第２の耐圧保持層上に設けられ前記第２の導電型を有するチャネル形成領域と、前記チャネル形成領域上に設けられ前記チャネル形成領域によって前記第２の耐圧保持層から隔てられ前記第１の導電型を有するソース領域とを含み、前記第１および第２の耐圧保持層は前記素子部において耐圧保持領域を構成しており、
前記炭化珪素半導体装置はさらに
前記チャネル形成領域上において前記第２の耐圧保持層と前記ソース領域とを互いにつなぐ部分を有するゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた、前記炭化珪素半導体装置のオン状態およびオフ状態の間のスイッチングを行うためのゲート電極と、
前記第１の主面に面する第１の主電極と、
前記第２の主面上において前記ソース領域に接する第２の主電極とを備え、
前記オフ状態において前記耐圧保持領域中の最大電界強度が０．４ＭＶ／ｃｍ以上となるように前記第１および第２の主電極間に電圧が印加された場合に、前記素子部内の前記第２の範囲における最大電界強度が、前記第１の範囲における最大電界強度の３分の２未満となるように構成されている、炭化珪素半導体装置。
【請求項２】
前記第２の範囲は、前記終端部内において前記第２の主面上に部分的に設けられ、前記チャネル形成領域に接し前記素子部を取り囲み前記第２の導電型を有し前記チャネル形成領域の不純物濃度に比して低い不純物濃度を有する第２の接合終端領域と、前記終端部内において前記第２の主面上において前記第２の接合終端領域から離れて設けられ前記第２の主面上において前記素子部を取り囲み前記第２の導電型を有する第２のガードリング領域とを含む、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記炭化珪素膜はトレンチを有し、前記トレンチは、前記チャネル形成領域によって構成された部分を含む側壁面を有し、前記側壁面上には前記ゲート絶縁膜を介して前記ゲート電極が配置されている、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記トレンチの前記側壁面は、面方位｛０−３３−８｝を有する第１の面を含む、請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記トレンチの前記側壁面は前記第１の面を微視的に含み、前記側壁面はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含む、請求項４に記載の炭化珪素半導体装置。
【請求項６】
前記トレンチの前記側壁面の前記第１および第２の面は、面方位｛０−１１−２｝を有する複合面を構成している、請求項５に記載の炭化珪素半導体装置。
【請求項７】
半導体素子が設けられている素子部と、前記素子部を取り囲んでいる終端部とを有する炭化珪素半導体装置の製造方法であって、前記炭化珪素半導体装置は、第１の主面および前記第１の主面と反対の第２の主面を有する炭化珪素膜を有し、前記炭化珪素膜は、前記第１の主面をなす第１の範囲と、前記第２の主面をなす第２の範囲とを有し、前記第１および第２の範囲は前記第１および第２の範囲の間に、前記第１および第２の主面から離れた界面ＩＦを有し、
基板上に前記第１の範囲を形成する工程を備え、前記第１の範囲を形成する工程は、前記第１の主面をなし第１の導電型を有する第１の耐圧保持層を形成する工程と、前記第１の耐圧保持層を形成する工程の後に、前記素子部内において前記界面上に部分的に設けられ第２の導電型を有する電荷補償領域と、前記終端部内において前記界面上に部分的に設けられ前記電荷補償領域に接し前記素子部を取り囲み前記第２の導電型を有し前記電荷補償領域の不純物濃度に比して低い不純物濃度を有する第１の接合終端領域と、前記終端部内において前記界面上において前記第１の接合終端領域から離れて設けられ前記界面上において前記素子部を取り囲み前記第２の導電型を有する第１のガードリング領域とを形成する工程とを含み、さらに
前記第１の範囲を形成する工程の後に前記第２の範囲を形成する工程を備え、前記第２の範囲を形成する工程は、前記界面をなし前記第１の導電型を有する第２の耐圧保持層を形成する工程と、前記素子部内において前記第２の耐圧保持層上に設けられ前記第２の導電型を有するチャネル形成領域と、前記チャネル形成領域上に設けられ前記チャネル形成領域によって前記第２の耐圧保持層から隔てられ前記第１の導電型を有するソース領域とを形成する工程とを含み、前記第１および第２の耐圧保持層は前記素子部において耐圧保持領域を構成しており、さらに
前記チャネル形成領域上において前記第２の耐圧保持層と前記ソース領域とを互いにつなぐ部分を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に設けられた、前記炭化珪素半導体装置のオン状態およびオフ状態の間のスイッチングを行うためのゲート電極を形成する工程と、
前記第１の主面に面する第１の主電極を形成する工程と、
前記第２の主面上において前記ソース領域に接する第２の主電極を形成する工程とを備え、
前記オフ状態において前記耐圧保持領域中の最大電界強度が０．４ＭＶ／ｃｍ以上となるように前記第１および第２の主電極間に電圧が印加された場合に、前記素子部内の前記第２の範囲における最大電界強度が、前記第１の範囲における最大電界強度の３分の２未満となるように構成される、炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
広く用いられている電力用半導体装置であるＳｉ（シリコン）ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）に関して、耐圧の主な決定要因は、耐圧保持領域をなすドリフト層が耐え得る電界強度の上限である。Ｓｉから作られたドリフト層は、０．３ＭＶ／ｃｍ程度以上の電界が印加された箇所で破壊し得る。このためＭＯＳＦＥＴの耐圧保持領域全体において電界強度を所定の値未満に抑えることが必要である。最も単純な方法は耐圧保持領域の不純物濃度を低くすることである。しかしながらこの方法ではＭＯＳＦＥＴのオン抵抗が大きくなるという短所がある。すなわちオン抵抗と耐圧との間にトレードオフ関係が存在する。
【０００３】
特開平９−１９１１０９号公報において、典型的なＳｉ  ＭＯＳＦＥＴについて、Ｓｉの物性値から得られる理論限界を考慮しつつ、オン抵抗と耐圧との間のトレードオフ関係の説明がなされている。そしてこのトレードオフを解消するために、ドレイン電極上のｎ型基板の上のｎベース層中において、下側のｐ型埋込層と、上側のｐ型埋込層とを付加することが開示されている。下側のｐ型埋込層および上側の埋込層によってｎベース層は、各々等しい厚さを有する下段と中断と上段とに区分される。この公報によれば、３つの段の各々によって等しい電圧が分担され、各段の最大電界が限界電界強度以下に保たれる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１９１１０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したトレードオフをより大きく改善するための方法として、近年、Ｓｉに代わりＳｉＣ（炭化珪素）を用いることが活発に検討されている。ＳｉＣはＳｉと異なり０．４ＭＶ／ｃｍ以上の電界強度にも十分に耐え得る材料である。このためＳｉＣ  ＭＯＳＦＥＴは、Ｓｉ  ＭＯＳＦＥＴに比して、より高い電界に耐え得る。このように高い電界が印加される場合は、ＭＯＳＦＥＴ構造における特定位置での電界集中に起因した破壊が問題となる。たとえばトレンチ型ＭＯＳＦＥＴの場合、トレンチの底部、特に角部、における、ゲート絶縁膜中での電界集中に起因したゲート絶縁膜の破壊現象が、耐圧の主な決定要因である。このように耐圧の決定要因がＳｉ半導体装置とＳｉＣ半導体装置との間で異なる。このため、Ｓｉの使用を前提としていると考えられる上記公報の技術をＳｉＣ半導体装置の耐圧を向上させるために単純に適用したとすると、ＳｉＣの物性上の利点を十分に利用した耐圧の改善を行うことができない。
【０００６】
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、高い耐圧を有する炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の炭化珪素半導体装置は、半導体素子が設けられている素子部と、素子部を取り囲んでいる終端部とを有するものである。炭化珪素半導体装置は、炭化珪素膜と、ゲート絶縁膜と、ゲート電極と、第１の主電極と、第２の主電極とを有する。炭化珪素膜は、第１の主面および第１の主面と反対の第２の主面を有する。炭化珪素膜は、第１の主面をなす第１の範囲と、第２の主面をなす第２の範囲とを有する。第１および第２の範囲は第１および第２の範囲の間に、第１および第２の主面から離れた界面ＩＦを有する。第１の範囲は、第１の耐圧保持層と、電荷補償領域と、第１の接合終端領域と、第１のガードリング領域とを有する。第１の耐圧保持層は、第１の主面をなしており、第１の導電型を有する。電荷補償領域は、素子部内において界面上に部分的に設けられており、第２の導電型を有する。第１の接合終端領域は、終端部内において界面上に部分的に設けられており、電荷補償領域に接しており、素子部を取り囲んでおり、第２の導電型を有し、電荷補償領域の不純物濃度に比して低い不純物濃度を有する。第１のガードリング領域は、終端部内における界面上において第１の接合終端領域から離れて設けられおり、界面上において素子部を取り囲んでおり、第２の導電型を有する。第２の範囲は、第２の耐圧保持層と、チャネル形成領域と、ソース領域とを有する。第２の耐圧保持層は、界面をなしており、第１の導電型を有する。チャネル形成領域は、素子部内において第２の耐圧保持層上に設けられており、第２の導電型を有する。ソース領域は、チャネル形成領域上に設けられており、チャネル形成領域によって第２の耐圧保持層から隔てられており、第１の導電型を有する。第１および第２の耐圧保持層は素子部において耐圧保持領域を構成している。ゲート絶縁膜は、チャネル形成領域上において第２の耐圧保持層とソース領域とを互いにつなぐ部分を有する。ゲート電極は、ゲート絶縁膜上に設けられており、炭化珪素半導体装置のオン状態およびオフ状態の間のスイッチングを行うためのものである。第１の主電極は第１の主面に面している。第２の主電極は第２の主面上においてソース領域に接している。オフ状態において耐圧保持領域中の最大電界強度が０．４ＭＶ／ｃｍ以上となるように第１および第２の主電極間に電圧が印加された場合に、素子部内の第２の範囲における最大電界強度が、第１の範囲における最大電界強度の３分の２未満となるように、炭化珪素半導体装置は構成されている。
【０００８】
上記炭化珪素半導体装置によれば、半導体装置の材料として炭化珪素が用いられるので、半導体装置の耐圧保持領域において０．４ＭＶ／ｃｍ以上の最大電界が印加されるような高い電圧を扱うことができる。また炭化珪素半導体装置は、素子部内の第２の範囲における最大電界強度が、第１の範囲における最大電界強度の３分の２未満となるように構成されている。これにより、耐圧の決定要因となる、素子部内の第２の範囲における電界強度がより低くされる。逆に言えば、第１の範囲における最大電界強度が、素子部内の第２の範囲における最大電界強度の１．５倍を超えることにより、耐圧の決定要因とならない第１の範囲における最大電界強度がより高くされる。これにより炭化珪素半導体装置に高い電圧を印加することができる。すなわち耐圧を高めることができる。
【０００９】
第２の範囲は、第２の接合終端領域と、第２のガードリング領域とを有してもよい。第２の接合終端領域は、終端部内において第２の主面上に部分的に設けられており、チャネル形成領域に接しており、素子部を取り囲んでおり、第２の導電型を有し、チャネル形成領域の不純物濃度に比して低い不純物濃度を有する。第２のガードリング領域は、終端部内において第２の主面上において第２の接合終端領域から離れて設けられており、第２の主面上において素子部を取り囲んでおり、第２の導電型を有する。これにより耐圧をより高めることができる。
【００１０】
炭化珪素膜はトレンチを有してもよい。トレンチは、チャネル形成領域によって構成された部分を含む側壁面を有する。側壁面上にはゲート絶縁膜を介してゲート電極が配置されている。これにより、トレンチ型炭化珪素半導体装置の耐圧を高めることができる。
【００１１】
トレンチの側壁面は、面方位｛０−３３−８｝を有する第１の面を含んでもよい。この場合、面方位｛０−３３−８｝を有する面にチャネルが形成されることで、オン抵抗のうちチャネル抵抗が占める部分が抑制される。よってオン抵抗を所定の値以下に維持しつつ、耐圧保持領域による抵抗を大きくし得る。よって耐圧保持領域の不純物濃度をより低くすることができる。よって耐圧をより高めることができる。
【００１２】
トレンチの側壁面は第１の面を微視的に含んでもよい。側壁面はさらに、面方位｛０−１１−１｝を有する第２の面を微視的に含んでもよい。これによりよりオン抵抗を抑制し得る。よって上述したのと同様の理由で、耐圧をより高めることができる。
【００１３】
トレンチの側壁面の第１および第２の面は、面方位｛０−１１−２｝を有する複合面を構成していてもよい。これによりオン抵抗を抑制し得る。よって上述したのと同様の理由で、耐圧をより高めることができる。
【００１４】
本発明の炭化珪素半導体装置の製造方法は、半導体素子が設けられている素子部と、素子部を取り囲んでいる終端部とを有する炭化珪素半導体装置の製造方法である。炭化珪素半導体装置は、第１の主面、および第１の主面と反対の第２の主面を有する炭化珪素膜を有する。炭化珪素膜は、第１の主面をなす第１の範囲と、第２の主面をなす第２の範囲とを有する。第１および第２の範囲は第１および第２の範囲の間に、第１および第２の主面から離れた界面ＩＦを有する。炭化珪素半導体装置の製造方法は、以下の工程を有する。
【００１５】
基板上に第１の範囲が形成される。第１の範囲を形成する工程は、第１の主面をなし第１の導電型を有する第１の耐圧保持層を形成する工程と、第１の耐圧保持層を形成する工程の後に、素子部内において界面上に部分的に設けられ第２の導電型を有する電荷補償領域と、終端部内において界面上に部分的に設けられ電荷補償領域に接し素子部を取り囲み第２の導電型を有し電荷補償領域の不純物濃度に比して低い不純物濃度を有する第１の接合終端領域と、終端部内において界面上において第１の接合終端領域から離れて設けられ界面上において素子部を取り囲み第２の導電型を有する第１のガードリング領域とを形成する工程とを含む。第１の範囲を形成する工程の後に、第２の範囲が形成される。第２の範囲を形成する工程は、界面をなし第１の導電型を有する第２の耐圧保持層を形成する工程と、素子部内において第２の耐圧保持層上に設けられ第２の導電型を有するチャネル形成領域と、チャネル形成領域上に設けられチャネル形成領域によって第２の耐圧保持層から隔てられ第１の導電型を有するソース領域とを形成する工程とを含む。第１および第２の耐圧保持層は素子部において耐圧保持領域を構成する。チャネル形成領域上において第２の耐圧保持層とソース領域とを互いにつなぐ部分を有するゲート絶縁膜が形成される。ゲート絶縁膜上に設けられた、炭化珪素半導体装置のオン状態およびオフ状態の間のスイッチングを行うためのゲート電極が形成される。第１の主面に面する第１の主電極が形成される。第２の主面上においてソース領域に接する第２の主電極が形成される。オフ状態において耐圧保持領域中の最大電界強度が０．４ＭＶ／ｃｍ以上となるように第１および第２の主電極間に電圧が印加された場合に、素子部内の第２の範囲における最大電界強度が、第１の範囲における最大電界強度の３分の２未満となるように、炭化珪素半導体装置は構成される。
【００１６】
上記炭化珪素半導体装置の製造方法によれば、半導体装置の材料として炭化珪素が用いられるので、半導体装置の耐圧保持領域において０．４ＭＶ／ｃｍ以上の最大電界が印加されるような高い電圧を扱うことができる。また素子部内の第２の範囲における最大電界強度が、第１の範囲における最大電界強度の３分の２未満となるように構成される。これにより、耐圧の決定要因となる、素子部内の第２の範囲における電界強度がより低くされる。逆に言えば、第１の範囲における最大電界強度が、素子部内の第２の範囲における最大電界強度の１．５倍を超えるように構成されることにより、耐圧の決定要因とならない第１の範囲における最大電界強度がより高くされる。これにより炭化珪素半導体装置に高い電圧を印加することができる。すなわち耐圧を高めることができる。
【発明の効果】
【００１７】
本発明によれば上述したように炭化珪素半導体装置の耐圧を高めることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す平面図である。
【図２】図１の線ＩＩ−ＩＩに沿う概略的な部分断面図である。
【図３】図１の破線部ＩＩＩにおける、炭化珪素半導体装置が有する炭化珪素膜の概略的な部分断面斜視図である。
【図４】図２の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図５】図２の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図６】図２の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図７】図２の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図８】図２の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図９】図２の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図１０】図２の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。
【図１１】図２の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。
【図１２】図２の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。
【図１３】図２の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。
【図１４】図２の変形例における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図１５】炭化珪素半導体装置が有する炭化珪素膜の表面の微細構造を概略的に示す部分断面図である。
【図１６】ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。
【図１７】図１６の線ＸＶＩＩ−ＸＶＩＩに沿う（１１−２０）面の結晶構造を示す図である。
【図１８】図１５の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。
【図１９】図１５の複合面を（０１−１０）面から見た図である。
【図２０】巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。
【図２１】チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。
【図２２】図１５の変形例を示す図である。
【図２３】電荷補償領域の不純物ドーズ量と、電界強度との関係を例示するグラフ図である。
【図２４】電荷補償領域の不純物濃度プロファイルを例示するグラフ図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
【００２０】
（炭化珪素半導体装置の構成）
図１に示すように、ＭＯＳＦＥＴ２００（炭化珪素半導体装置）は、トランジスタ素子（半導体素子）が設けられている素子部ＣＬと、素子部ＣＬを取り囲んでいる終端部ＴＭとを有するものである。
【００２１】
図２に示すように、ＭＯＳＦＥＴ２００は、単結晶基板８０（基板）と、エピタキシャル膜９０（炭化珪素膜）と、ゲート酸化膜９１（ゲート絶縁膜）と、ゲート電極９２と、ドレイン電極９８（第１の主電極）と、ソース電極９４（第２の主電極）と、層間絶縁膜９３と、ソース配線層９５とを有する。
【００２２】
単結晶基板８０は、ｎ型（第１の導電型）の炭化珪素から作られており、好ましくは六方晶系の結晶構造を有し、より好ましくはポリタイプ４Ｈを有する。
【００２３】
エピタキシャル膜９０（図３）は、単結晶基板８０上にエピタキシャルに形成された膜である。エピタキシャル膜９０は、単結晶基板８０に接する下面Ｐ１（第１の主面）と、上面Ｐ２（第１の主面と反対の第２の主面）とを有する。エピタキシャル膜９０は、下面Ｐ１をなす下側範囲ＲＡ（第１の範囲）と、上面Ｐ２をなす上側範囲ＲＢ（第２の範囲）とを有する。下側範囲ＲＡおよび上側範囲ＲＢは下側範囲ＲＡおよび上側範囲ＲＢの間に、下面Ｐ１および上面Ｐ２から離れた界面ＩＦを有する。
【００２４】
下側範囲ＲＡは、下側ドリフト層８１Ａ（第１の耐圧保持層）と、電荷補償領域７１Ａと、埋込ＪＴＥ（Junction  Termination  Extension）領域７２Ａ（第１の接合終端領域）と、埋込ガードリング領域７３Ａ（第１のガードリング領域）とを有する。
【００２５】
下側ドリフト層８１Ａは、下面Ｐ１をなしている。下側ドリフト層８１Ａはｎ型を有し、好ましくは単結晶基板８０の不純物濃度に比して低い不純物濃度を有する。下側ドリフト層８１Ａの不純物濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。
【００２６】
電荷補償領域７１Ａは、素子部ＣＬ内において界面ＩＦ上に部分的に設けられている。電荷補償領域７１Ａは、ｐ型（第１の導電型と異なる第２の導電型）を有し、２．５×１０13ｃｍ-3程度以上の不純物濃度を有することが好ましい。
【００２７】
埋込ＪＴＥ領域７２Ａは、終端部ＴＭ内において界面ＩＦ上に部分的に設けられており、電荷補償領域７１Ａに接しており、素子部ＣＬを取り囲んでいる。埋込ＪＴＥ領域７２Ａは、ｐ型を有し、電荷補償領域７１Ａの不純物濃度に比して低い不純物濃度を有する。
【００２８】
埋込ガードリング領域７３Ａは、終端部ＴＭ内における界面ＩＦ上において埋込ＪＴＥ領域７２Ａから離れて設けられおり、界面ＩＦ上において素子部ＣＬを取り囲んでいる。埋込ガードリング領域７３Ａは、ｐ型を有し、たとえば、埋込ＪＴＥ領域７２Ａの不純物濃度と同じ不純物濃度を有する。
【００２９】
上側範囲ＲＢは、図２および図３に示すように、上側ドリフト層８１Ｂ（第２の耐圧保持層）と、ベース層８２（チャネル形成領域）と、ソース領域８３と、コンタクト領域８４と、上面ＪＴＥ領域７２Ｂ（第２の接合終端領域）と、上面ガードリング領域７３Ｂ（第２のガードリング領域）と、フィールドストップ領域７４Ｂとを有する。
【００３０】
上側ドリフト層８１Ｂは、界面ＩＦをなしている。上側ドリフト層８１Ｂは、ｎ型を有し、たとえば、下側ドリフト層８１Ａの不純物濃度と同じ不純物濃度を有する。
【００３１】
ベース層８２は素子部ＣＬ内において上側ドリフト層８１Ｂ上に設けられている。ベース層８２は、ｐ型を有し、たとえば不純物濃度１×１０18ｃｍ-3を有する。ソース領域８３は、ベース層８２上に設けられており、ベース層８２によって上側ドリフト層８１Ｂから隔てられている。ソース領域８３はｎ型を有する。コンタクト領域８４はベース層８２につながっている。コンタクト領域８４はｐ型を有する。
【００３２】
上面ＪＴＥ領域７２Ｂは、終端部ＴＭ内において上面Ｐ２上に部分的に設けられており、ベース層８２に接しており、素子部ＣＬを取り囲んでいる。上面ＪＴＥ領域７２Ｂは、ｐ型を有し、ベース層８２の不純物濃度に比して低い不純物濃度を有する。
【００３３】
上面ガードリング領域７３Ｂは、終端部ＴＭ内において上面Ｐ２上において上面ＪＴＥ領域７２Ｂから離れて設けられており、上面Ｐ２上において素子部ＣＬを取り囲んでいる。上面ガードリング領域７３Ｂは、ｐ型を有し、たとえば上面ＪＴＥ領域７２Ｂの不純物濃度と同じ不純物濃度を有する。
【００３４】
フィールドストップ領域７４Ｂは、上面Ｐ２上において、素子部ＣＬ、上面ＪＴＥ領域７２Ｂおよび上面ガードリング領域７３Ｂを取り囲んでいる。フィールドストップ領域７４Ｂは、ｎ型を有し、上側ドリフト層８１Ｂの不純物濃度に比して高い不純物濃度を有する。
【００３５】
エピタキシャル膜９０の上側範囲ＲＢにおいて上面Ｐ２上にトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはソース領域８３およびベース層８２を貫通して上側ドリフト層８１Ｂに至っている。よって側壁面ＳＷはベース層８２によって構成された部分を含む。側壁面ＳＷはベース層８２上において、ＭＯＳＦＥＴ２００のチャネル面を含む。
【００３６】
側壁面ＳＷはエピタキシャル膜９０の上面Ｐ２に対して傾斜しており、これによりトレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷの面方位は、｛０００−１｝面に対して５０°以上８０°以下傾斜していることが好ましく、（０００−１）面に対して５０°以上８０°以下傾斜していることがより好ましい。
【００３７】
側壁面ＳＷは、巨視的に見て、面方位｛０−３３−８｝、｛０−１１−２｝、｛０−１１−４｝および｛０−１１−１｝のいずれかを有してもよい。なお面方位｛０−３３−８｝は｛０００−１｝面から５４．７度のオフ角を有する。面方位｛０−１１−１｝は｛０００−１｝面から７５．１度のオフ角を有する。よって面方位｛０−３３−８｝、｛０−１１−２｝、｛０−１１−４｝および｛０−１１−１｝は、オフ角５４．７〜７５．１度に対応する。オフ角について５度程度の製造誤差が想定されることを考慮すると、側壁面ＳＷが｛０００−１｝面に対して５０度以上８０度以下程度傾斜するような加工を行うことで、側壁面ＳＷの巨視的な面方位を、｛０−３３−８｝、｛０−１１−２｝、｛０−１１−４｝および｛０−１１−１｝のいずれかとしやすくなる。
【００３８】
側壁面ＳＷは、特にベース層８２上の部分において、所定の結晶面（特殊面とも称する）を有することが好ましい。特殊面の詳細については後述する。
【００３９】
底面ＢＴは上側範囲ＲＢによって下側範囲ＲＡから離れている。底面ＢＴは、本実施の形態においてはエピタキシャル膜９０の上面Ｐ２とほぼ平行な平坦な形状を有する。なお底面ＢＴは平坦面でなくてもよく、図２の断面視においてほぼ点状であってもよく、この場合、トレンチＴＲはＶ字形状を有する。
【００４０】
ゲート酸化膜９１はトレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆っている。ゲート酸化膜９１は、ベース層８２上において上側ドリフト層８１Ｂとソース領域８３とを互いにつなぐ部分を有する。
【００４１】
ゲート電極９２は、ＭＯＳＦＥＴ２００のオン状態およびオフ状態の間のスイッチングを行うためのものである。ゲート電極９２は、ゲート酸化膜９１上に設けられている。ゲート電極９２は、ゲート酸化膜９１を介して側壁面ＳＷ上に配置されている。
【００４２】
ソース電極９４は上面Ｐ２上においてソース領域８３およびコンタクト領域８４の各々に接している。ソース電極９４は、オーミック電極であり、たとえばシリサイドから作られている。ソース配線層９５はソース電極９４に接している。ソース配線層９５は、たとえばアルミニウム層である。層間絶縁膜９３はゲート電極９２とソース配線層９５との間を絶縁している。
【００４３】
ドレイン電極９８は下面Ｐ１に面している。具体的にはドレイン電極９８は、単結晶基板８０を介して、エピタキシャル膜９０の下面Ｐ１上に設けられている。
【００４４】
下側ドリフト層８１Ａおよび上側ドリフト層８１Ｂは、素子部ＣＬにおいて厚さＴを有するドリフト領域８１（耐圧保持領域）を構成している。ＭＯＳＦＥＴ２００はオフ状態において、耐圧保持領域中の最大電界強度が０．４ＭＶ／ｃｍ以上となるようにソース電極９４とドレイン電極９８との間に電圧が印加された場合に、素子部ＣＬ内の上側範囲ＲＢ（図２の矢印ＲＥで示す領域）における最大電界強度が、下側範囲ＲＡにおける最大電界強度の３分の２未満となるように構成されている。このような構成は、電荷補償領域７１Ａ、埋込ＪＴＥ領域７２Ａおよび埋込ガードリング領域７３Ａの不純物ドーズ量を十分に高くすれば、得ることができる。
【００４５】
（炭化珪素半導体装置の製造方法）
次にＭＯＳＦＥＴ２００の製造方法について、以下に説明する。
【００４６】
図４および図５に示すように、単結晶基板８０上に下側範囲ＲＡが形成される。
まず図４に示すように、単結晶基板８０上における炭化珪素のエピタキシャル成長によって下側ドリフト層８１Ａが形成される（図４）。単結晶基板８０の、エピタキシャル成長が行われる面は、｛０００−１｝面から８度以内のオフ角を有することが好ましく、（０００−１）面から８度以内のオフ角を有することがより好ましい。エピタキシャル成長はＣＶＤ法により行われ得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
【００４７】
次に図５に示すように、この時点では露出されている界面ＩＦ上への不純物イオン注入によって、不純物領域が形成される。具体的には、素子部ＣＬ内において界面ＩＦ上に部分的に、電荷補償領域７１Ａが形成される。また終端部ＴＭ内において界面ＩＦ上に部分的に、埋込ＪＴＥ領域７２Ａと、埋込ガードリング領域７３Ａとが形成される。各不純物領域の形成の順番は任意である。本実施の形態においては、ｐ型を付与するための不純物、すなわちアクセプタが注入される。アクセプタとしては、たとえばアルミニウムを用い得る。
【００４８】
図６〜図１０に示すように、上側範囲ＲＢが形成される。
まず図６に示すように、下側ドリフト層８１Ａと同様の方法によって、上側ドリフト層８１Ｂが形成される。これにより下側範囲ＲＡおよび上側範囲ＲＢを有するエピタキシャル膜９０が得られる。
【００４９】
次に図７に示すように、エピタキシャル膜９０の上面Ｐ２上への不純物イオン注入によって、不純物領域が形成される。具体的には、素子部ＣＬ内において上側ドリフト層８１Ｂ上にベース層８２が形成される。またベース層８２上に、ベース層８２によって上側ドリフト層８１Ｂから隔てられたソース領域８３が形成される。また素子部ＣＬ内において上面Ｐ２からベース層８２まで延びるコンタクト領域８４が形成される。また終端部ＴＭ内において上面Ｐ２上に部分的に、上面ＪＴＥ領域７２Ｂと、上面ガードリング領域７３Ｂと、フィールドストップ領域７４Ｂとが形成される。各不純物領域の形成の順番は任意である。本実施の形態においては、フィールドストップ領域の形成のために、ｎ型を付与するための不純物、すなわちドナーが注入される。ドナーとしては、たとえばリンを用い得る。
【００５０】
次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばアルゴン雰囲気である。
【００５１】
図８に示すように、エピタキシャル膜９０の上面Ｐ２上に、開口部を有するマスク層６１が形成される。開口部はトレンチＴＲ（図２）の位置に対応して形成される。マスク層６１は、二酸化珪素から作られることが好ましく、熱酸化によって形成されることがより好ましい。
【００５２】
図９に示すように、マスク層６１を用いた熱エッチングが行われる。具体的には、加熱されたエピタキシャル膜９０へ、反応性ガスの供給が行われる。反応性ガスは、加熱下において炭化珪素と反応し得るものであり、好ましくはハロゲンガスを含み、たとえば塩素ガスを含む。反応性ガスはさらに酸素ガスを含んでもよい。また反応性ガスはキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスを用いることができる。エピタキシャル膜９０の加熱は、たとえば７００℃程度以上１０００℃程度以下程度で行われる。
【００５３】
この熱エッチングによりエピタキシャル膜９０の上面Ｐ２に、側壁面ＳＷを有するトレンチＴＲが形成される。この熱エッチングにおける炭化珪素のエッチング速度はたとえば約７０μｍ／時になる。この場合に、マスク層６１が二酸化珪素から作られていれば、その消耗が顕著に抑制される。熱エッチングによるトレンチＴＲの形成時に、側壁面ＳＷ上、特にベース層８２上において、特殊面が自己形成される。次にマスク層６１がエッチングなど任意の方法により除去される（図１０）。
【００５４】
図１１に示すように、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの上にゲート酸化膜９１が形成される。ゲート酸化膜９１は、ベース層８２上において上側ドリフト層８１Ｂとソース領域８３とを互いにつなぐ部分を有する。ゲート酸化膜９１は、熱酸化により形成されることが好ましい。
【００５５】
ゲート酸化膜９１の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃以上１３００℃以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜９１とベース層８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜９１の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜９１とベース層８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
【００５６】
図１２に示すように、ゲート酸化膜９１上にゲート電極９２が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜９１を介して埋めるように、ゲート酸化膜９１上にゲート電極９２が形成される。ゲート電極９２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical  Mechanical  Polishing）とによって行い得る。
【００５７】
図１３を参照して、ゲート電極９２の露出面を覆うように、ゲート電極９２およびゲート酸化膜９１上に層間絶縁膜９３が形成される。層間絶縁膜９３およびゲート酸化膜９１に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｐ２上においてソース領域８３およびコンタクト領域８４の各々が露出される。次に上面Ｐ２上においてソース領域８３およびｎコンタクト領域８４の各々に接するソース電極９４が形成される。
【００５８】
再び図２を参照して、下側ドリフト層８１Ａ上に、単結晶基板８０を介して、ドレイン電極９８が形成される。ソース配線層９５が形成される。これにより、ＭＯＳＦＥＴ２００が得られる。
【００５９】
（熱エッチング）
熱エッチングとは、エッチングされる対象を高温下でエッチングガスにさらすことによって行われるものであり、物理的エッチング作用を実質的に有しないものである。熱エッチングのプロセスガスはハロゲン元素を含有する。より好ましくはハロゲン元素は塩素またはフッ素である。具体的には、プロセスガスとして、Ｃｌ2、ＢＣｌ3、ＣＦ4、およびＳＦ6の少なくともいずれかを含有するプロセスガスを用いることができ、特にＣｌ2を好適に用いることができる。
【００６０】
またプロセスガスはさらに酸素ガスを含有することが好ましい。またプロセスガスはキャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素ガス、アルゴンガスまたはヘリウムガスである。
【００６１】
熱エッチングの熱処理温度は、好ましくは７００℃以上１２００℃以下である。この温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。これによりエッチング速度を十分実用的な値とすることができる。またこの温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／時程度になる。
【００６２】
熱エッチングを用いることにより、側壁面ＳＷを特殊面に自己形成することができる。これにより側壁面ＳＷに形成されるチャネルの抵抗を小さくすることができる。
【００６３】
（本実施の形態の作用効果）
本実施の形態によれば、ＭＯＳＦＥＴ２００のエピタキシャル膜９０の材料として炭化珪素が用いられる。これによりＭＯＳＦＥＴ２００は、ドリフト領域８１において０．４ＭＶ／ｃｍ以上の最大電界が印加されるような高い電圧を扱うことができる。
【００６４】
さらにＭＯＳＦＥＴ２００は、上記のような電圧印加の下で、素子部ＣＬ内の上側範囲ＲＢ（図２の矢印ＲＥに示す領域）における最大電界強度が、下側範囲ＲＡにおける最大電界強度の３分の２未満となるように構成されている。これにより、耐圧の決定要因となる、素子部ＣＬ内の上側範囲ＲＢにおける電界強度がより低くされる。具体的には、トレンチＴＲの側壁面ＳＷと底面ＢＴとがなす角部でゲート酸化膜９１に加わる電界強度がより低くされる。逆に言えば、下側範囲ＲＡにおける最大電界強度が、素子部ＣＬ内の上側範囲ＲＢにおける最大電界強度の１．５倍を超えることにより、耐圧の決定要因とならない下側範囲ＲＡにおける最大電界強度がより高くされる。これによりＭＯＳＦＥＴ２００に高い電圧を印加することができる。すなわち耐圧を高めることができる。
【００６５】
上側範囲ＲＢは、上面ＪＴＥ領域７２Ｂと、上面ガードリング領域７３Ｂと、フィールドストップ領域７４Ｂとを有する。これにより耐圧をより高めることができる。なおこれらの構成の一部または全部は省略されてもよい。
【００６６】
（変形例）
図１４に示すように、ＭＯＳＦＥＴ２００（図２）の変形例のＭＯＳＦＥＴ２００Ｐはプレーナ型である。すなわち、エピタキシャル膜９０の上面Ｐ２上にトレンチＴＲ（図２）が設けられておらず、平坦なＰ２上に、ベース層８２Ｐと、ソース領域８３Ｐと、コンタクト領域８４Ｐとの不純物領域が形成されている。また平坦なＰ２上にゲート酸化膜９１Ｐが設けられ、その上にゲート電極９２Ｐが設けられている。
【００６７】
本変形例によれば、プレーナ型ＭＯＳＦＥＴにおいて耐圧の決定要因となりやすい、ベース層８２Ｐと上側ドリフト層８１Ｂとの境界に加わる電界強度が、より低くされる。これによりＭＯＳＦＥＴ２００Ｐの耐圧を高めることができる。
【００６８】
（特殊面の構成）
上述した「特殊面」について詳しく説明する。上述したように、トレンチＴＲの側壁面ＳＷ（図２）は、特にベース層８２上において特殊面を有することが好ましい。以下、側壁面ＳＷが特殊面を有する場合について説明する。
【００６９】
図１５に示すように、特殊面を有する側壁面ＳＷは、面Ｓ１（第１の面）を含む。面Ｓ１は面方位｛０−３３−８｝を有し、好ましくは面方位（０−３３−８）を有する。好ましくは側壁面ＳＷは面Ｓ１を微視的に含む。好ましくは側壁面ＳＷはさらに面Ｓ２（第２の面）を微視的に含む。面Ｓ２は面方位｛０−１１−１｝を有し、好ましくは面方位（０−１１−１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission  Electron  Microscope）を用いることができる。
【００７０】
好ましくは側壁面ＳＷは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic  Force  Microscopy）により観察し得る。複合面ＳＲは面方位｛０−１１−２｝を有し、好ましくは面方位（０−１１−２）を有する。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
【００７１】
次に、複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図１６に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
【００７２】
図１７に示すように、（１１−２０）面（図１６の線ＸＶＩＩ−ＸＶＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図１７においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
【００７３】
図１８に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図１７）に対応する。
【００７４】
図１９に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図１９においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図１９においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
【００７５】
次に図２０を参照して、側壁面ＳＷの結晶面と、チャネル面の移動度ＭＢとの関係について説明する。図２０のグラフにおいて、横軸は、チャネル面を有する側壁面ＳＷの巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸は移動度ＭＢを示す。プロット群ＣＭは側壁面ＳＷが熱エッチングによる特殊面として仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
【００７６】
プロット群ＭＣにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
【００７７】
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の表面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図１８および図１９に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面の表面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
【００７８】
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図２１に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図１５）が有する角度Ｄ２は、０°以上６０°以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
【００７９】
図２２に示すように、側壁面ＳＷは複合面ＳＲ（図２２においては直線で単純化されて示されている。）に加えてさらに面Ｓ３（第３の面）を含んでもよい。この場合、側壁面ＳＷの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、側壁面ＳＷの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
【００８０】
より具体的には側壁面ＳＷは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic  Force  Microscopy）により観察し得る。
【００８１】
（特殊面を有する炭化珪素半導体装置）
トレンチＴＲの側壁面ＳＷ（図２）が面Ｓ１（図１５）を含む場合、面方位｛０−３３−８｝を有する面にチャネルが形成される。これにより、オン抵抗のうちチャネル抵抗が占める部分が抑制される。よってオン抵抗を所定の値以下に維持しつつ、ドリフト領域８１による抵抗を大きくし得る。よってドリフト領域８１の不純物濃度をより低くすることができる。よってＭＯＳＦＥＴ２００の耐圧をより高めることができる。トレンチＴＲの側壁面ＳＷが面Ｓ１および面Ｓ２を微視的に含む場合は、オン抵抗をより抑制し得る。よって耐圧をより高めることができる。側壁面ＳＷの面Ｓ１およびＳ２が複合面ＳＲを構成している場合、オン抵抗をより抑制し得る。よって耐圧をより高めることができる。
【００８２】
（実施例）
ＭＯＳＦＥＴ２００（図２）の実施例１および２と比較例とについてのシミュレーション結果を、以下の表１に示す。
【００８３】
【表１】
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【００８４】
表１において「不純物ドーズ量」は、電荷補償領域７１Ａの不純物ドーズ量を示す。この結果から、不純物ドーズ量を増加させることで、耐圧の決定要因が、ゲート酸化膜９１の破壊現象から電荷補償領域の破壊現象へと移行することが分かった。また、ＭＯＳＦＥＴ２００の耐圧を高めることができることが分かった。
【００８５】
図２３を参照して、上述したようにゲート酸化膜９１の破壊が防止されるのは、ゲート酸化膜９１に印加される電界強度ＥOXが減少するためである。電界強度ＥOXの減少は、上側範囲ＲＢにおける最大電界強度であるトレンチＴＲでの電界強度ＥTRの減少に対応している。逆に、下側範囲ＲＡにおける最大電界強度である電荷補償領域７１Ａでの電界強度ＥCMは、不純物ドーズ量の増大にともなって増大している。
【００８６】
比較例では、上側範囲ＲＢにおける最大電界強度としての電界強度ＥTRと、下側範囲ＲＡにおける最大電界強度としての電界強度ＥCMとがおおよそ同じである。この場合の耐圧は６５６Ｖであり、ＳｉＣの物性上の利点を十分に利用した耐圧の改善が行えていなかった。
【００８７】
実施例１では、上側範囲ＲＢにおける最大電界強度としての電界強度ＥTRは、下側範囲ＲＡにおける最大電界強度としての電界強度ＥCMの半分未満である。この場合の耐圧は１２８８Ｖであり、ＳｉＣの物性上の利点を利用した耐圧の改善が行えた。
【００８８】
実施例２では耐圧のより一層の改善が行われた。実施例２においては、表１に示すように、耐圧の決定要因はゲート酸化膜９１の破壊現象である。よって、さらに不純物ドーズ量を増大させると、耐圧が低下すると考えられる。
【００８９】
比較例と実施例１との結果を鑑みれば、これらのおおよそ中間の構成、すなわち上側範囲ＲＢにおける最大電界強度としての電界強度ＥTRが、下側範囲ＲＡにおける最大電界強度としての電界強度ＥCMの３分の２未満程度となるような構成によっても、比較例に比して耐圧を高めることができると考えられる。
【００９０】
なお図２３に示す電界強度は、ソース電極９４およびドレイン電極９２の間の電圧が１２００Ｖの場合について計算した。またトレンチＴＲの開口幅は３．０μｍ、深さは１．４μｍとした。また電荷補償領域７１Ａは、厚さ方向において上面Ｐ２から３μｍの深さに配置し、面内方向（図２の横方向）においてメサ構造の中心位置を原点として１〜３μｍの範囲に配置した。また下側ドリフト層８１Ａについて、厚さを１２μｍ、不純物濃度を４×１０15ｃｍ-3とした。また上側ドリフト層８１Ｂについて、厚さを３μｍ、不純物濃度を７．５×１０15ｃｍ-3とした。
【００９１】
また電荷補償領域７１Ａは、図２４の不純物濃度プロファイルでのＡｌ注入によるものとした。比較例の濃度プロファイルは、ドーズ量１×１０13ｃｍ-2かつ加速エネルギー３００ｋｅＶでの１回の注入により得たものである。実施例１の濃度プロファイルは、ドーズ量１×１０13ｃｍ-2かつ加速エネルギー３００ｋｅＶでの注入と、ドーズ量２×１０13ｃｍ-2かつ加速エネルギー２４０ｋｅＶでの注入とにより得たものである。実施例２の濃度プロファイルは、ドーズ量２×１０13ｃｍ-2かつ加速エネルギー３００ｋｅＶでの注入と、ドーズ量２×１０13ｃｍ-2かつ加速エネルギー２４０ｋｅＶでの注入と、ドーズ量１×１０13ｃｍ-2かつ加速エネルギー１５０ｋｅＶでの注入とにより得たものである。
【００９２】
（付記）
炭化珪素半導体装置のチャネル型はｐチャネル型であってもよく、この場合、上述した実施の形態においてｐ型とｎ型とが入れ替えられた構成を用いることができる。炭化珪素半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）であってもよく、またＭＩＳＦＥＴ以外のものであってもよい。ＭＩＳＦＥＴ以外の炭化珪素半導体装置としては、たとえばＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）がある。
【００９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９４】
７１Ａ  電荷補償領域、７２Ａ  埋込ＪＴＥ領域（第１の接合終端領域）、７２Ｂ  上面ＪＴＥ領域（第２の接合終端領域）、７３Ａ  埋込ガードリング領域（第１のガードリング領域）、７３Ｂ  上面ガードリング領域（第２のガードリング領域）、７４Ｂ  フィールドストップ領域、８０  単結晶基板（基板）、８１  ドリフト領域（耐圧保持領域）、８１Ａ  下側ドリフト層（第１の耐圧保持層）、８１Ｂ  上側ドリフト層（第２の耐圧保持層）、８２，８２Ｐ  ベース層（チャネル形成領域）、８３，８３Ｐ  ソース領域、８４，８４Ｐ  コンタクト領域、９０  エピタキシャル膜（炭化珪素膜）、９１，９１Ｐ  ゲート酸化膜（ゲート絶縁膜）、９２，９２Ｐ  ゲート電極、９４  ソース電極（第２の主電極）、９８  ドレイン電極（第１の主電極）、２００，２００Ｐ  ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＣＬ  素子部、ＩＦ  界面、Ｐ１  下面（第１の主面）、Ｐ２  上面（第２の主面）、ＲＡ  下側範囲（第１の範囲）、ＲＢ  上側範囲（第２の範囲）、Ｓ１  面（第１の面）、ＳＱ，ＳＲ  複合面、ＳＷ  側壁面、ＴＭ  終端部、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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