(57)【要約】【課題】ピンチオフリークが少なく、オン抵抗が増加等することなくトランジスタ特性を低下させることのない半導体装置を提供する。【解決手段】基板の上に形成された第１のバッファ層と、前記第１のバッファ層の上の一部に形成された第２のバッファ層と、前記第１のバッファ層及び前記第２のバッファ層の上に形成された第３のバッファ層と、前記第３のバッファ層の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極と、を有し、前記第２のバッファ層は、前記第１の半導体層よりも高抵抗な材料により形成されており、前記第２のバッファ層は、前記ゲート電極と前記ドレイン電極との間の直下の領域に形成されていることを特徴とする半導体装置により上記課題を解決する。【選択図】  図３
2014146646.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された第１のバッファ層と、
前記第１のバッファ層の上の一部に形成された第２のバッファ層と、
前記第１のバッファ層及び前記第２のバッファ層の上に形成された第３のバッファ層と、
前記第３のバッファ層の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極と、
を有し、
前記第２のバッファ層は、前記第１の半導体層よりも高抵抗な材料により形成されており、
前記第２のバッファ層は、前記ゲート電極と前記ドレイン電極との間の直下の領域に形成されていることを特徴とする半導体装置。
【請求項２】
基板の上に形成された第１のバッファ層と、
前記第１のバッファ層の上の一部に形成された第２のバッファ層と、
前記第２のバッファ層を覆うように形成された第３のバッファ層と、
前記第１のバッファ層及び前記第３のバッファ層の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極と、
を有し、
前記第２のバッファ層は、前記第１の半導体層よりも高抵抗な材料により形成されており、
前記第２のバッファ層は、前記ゲート電極と前記ドレイン電極との間の直下の領域に形成されていることを特徴とする半導体装置。
【請求項３】
前記第２のバッファ層は、前記ゲート電極と前記ドレイン電極との間の直下の領域の一部に形成されたものであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２のバッファ層の端部の一部または全部は、テーパー状に形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２のバッファ層の端部の一部または全部は、階段状に形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記第２の半導体層は、前記ゲート電極と前記ソース電極との間の直下の領域には、形成されていないことを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されていることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記第２のバッファ層は、ＧａＮを含む材料にＦｅがドープされているものにより形成されていることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第２のバッファ層にドープされているＦｅの濃度は、１×１０１７ｃｍ−３以上であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第３のバッファ層は、ＡｌＮを含む材料により形成されていることを特徴とする請求項１から９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
このような窒化物半導体を用いたＨＥＭＴにおいては、高周波動作させた際においても、安定動作するものが求められている。例えば、図１に示される構造のＨＥＭＴでは、基板９１１の上に、バッファ層９１２、電子走行層９２１、電子供給層９２２が順次積層して形成されており、電子供給層９２２の上に、ゲート電極９４１、ソース電極９４２、ドレイン電極９４３が形成されている。尚、バッファ層９１２は、ＡｌＮ層やＡｌＧａＮ層により形成されており、電子走行層９２１はＧａＮにより形成されており、電子供給層９２２はＡｌＧａＮにより形成されている。この構造のＨＥＭＴでは、電子走行層９２１における電子走行層９２１と電子供給層９２２との界面近傍において、２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が生成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１に示される構造のＨＥＭＴにおいては、バッファ層９１２において電子９１２ａがトラップされるため、オフ時においても電流が流れやすくなり、ピンチオフリークが多くなってしまう。このため、図２に示されるように、バッファ層９１２と電子走行層９２１との間に、ＧａＮにＦｅをドープした高抵抗半導体層９１３を設けた構造のＨＥＭＴが検討されている。このように、ＨＥＭＴにおいて、高抵抗半導体層９１３を設けることにより、ピンチオフリークを抑制することができる。しかしながら、高抵抗半導体層９１３においても電子９１３ａがトラップされ、２ＤＥＧ９２１ａが減少するため、オン抵抗が増加等し、特性が低下してしまう。
【０００６】
よって、半導体材料としてＧａＮ等の窒化物半導体を用いた電界効果トランジスタ等の半導体装置において、ピンチオフリークが少なく、オン抵抗が増加等することのない、良好な特性の半導体装置が求められている。
【課題を解決するための手段】
【０００７】
本実施の形態の一観点によれば、基板の上に形成された第１のバッファ層と、前記第１のバッファ層の上の一部に形成された第２のバッファ層と、前記第１のバッファ層及び前記第２のバッファ層の上に形成された第３のバッファ層と、前記第３のバッファ層の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極と、を有し、前記第２のバッファ層は、前記第１の半導体層よりも高抵抗な材料により形成されており、前記第２のバッファ層は、前記ゲート電極と前記ドレイン電極との間の直下の領域に形成されていることを特徴とする。
【０００８】
また、本実施の形態の他の一観点によれば、基板の上に形成された第１のバッファ層と、前記第１のバッファ層の上の一部に形成された第２のバッファ層と、前記第２のバッファ層を覆うように形成された第３のバッファ層と、前記第１のバッファ層及び前記第３のバッファ層の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極と、を有し、前記第２のバッファ層は、前記第１の半導体層よりも高抵抗な材料により形成されており、前記第２のバッファ層は、前記ゲート電極と前記ドレイン電極との間の直下の領域に形成されていることを特徴とする。
【発明の効果】
【０００９】
開示の半導体装置によれば、半導体材料としてＧａＮ等の窒化物半導体を用いた電界効果トランジスタ等の半導体装置において、ピンチオフリークが少なく、オン抵抗が増加等することがないため、良好な特性を得ることができる。
【図面の簡単な説明】
【００１０】
【図１】バッファ層が形成されたＨＥＭＴの構造図
【図２】高抵抗層が形成されたＨＥＭＴの構造図
【図３】第１の実施の形態における半導体装置の構造図
【図４】第１の実施の形態における半導体装置により得られる効果の説明図
【図５】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図６】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図８】第２の実施の形態における半導体装置の構造図
【図９】第２の実施の形態における他の半導体装置の構造図
【図１０】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１１】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１２】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１３】第３の実施の形態における半導体装置の構造図
【図１４】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１５】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１６】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図１７】第３の実施の形態における半導体装置の製造方法の工程図（４）
【図１８】第４の実施の形態における半導体装置の構造図
【図１９】第４の実施の形態における他の半導体装置の構造図
【図２０】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図２１】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図２２】第４の実施の形態における半導体装置の製造方法の工程図（３）
【図２３】第４の実施の形態における半導体装置の製造方法の工程図（４）
【図２４】第５の実施の形態における半導体装置の構造図
【図２５】第５の実施の形態における半導体装置の製造方法の工程図（１）
【図２６】第５の実施の形態における半導体装置の製造方法の工程図（２）
【図２７】第５の実施の形態における半導体装置の製造方法の工程図（３）
【図２８】第５の実施の形態における半導体装置の製造方法の工程図（４）
【図２９】第６の実施の形態における半導体装置の構造図
【図３０】第６の実施の形態における半導体装置の製造方法の工程図（１）
【図３１】第６の実施の形態における半導体装置の製造方法の工程図（２）
【図３２】第６の実施の形態における半導体装置の製造方法の工程図（３）
【図３３】第６の実施の形態における半導体装置の製造方法の工程図（４）
【図３４】第７の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図３５】第７の実施の形態における電源装置の回路図
【図３６】第７の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１１】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１２】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について、図３に基づき説明する。
【００１３】
本実施の形態における半導体装置は、基板１１の上に、例えば、膜厚が約１６０ｎｍのＡｌＮ層１２ａが形成されており、ＡｌＮ層１２ａの上に、例えば、膜厚が約６００ｎｍのＡｌＧａＮ層１２ｂが形成されている。基板１１は、ＳｉＣ等の材料により形成されており、ＡｌＮ層１２ａ及びＡｌＧａＮ層１２ｂは、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）により形成されている。ＡｌＮ層１２ａの膜厚は、１ｎｍから３００ｎｍの範囲であればよく、また、ＡｌＧａＮ層１２ｂの膜厚は、１ｎｍから１０００ｎｍの範囲であればよい。本実施の形態においては、ＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより形成される層を第１のバッファ層１２と記載する場合がある。尚、第１のバッファ層１２は、上記以外の構造のものであってもよい。
【００１４】
第１のバッファ層１２の上において、ゲート電極４１とドレイン電極４３との間の直下の領域には、第２のバッファ層１３が形成されている。尚、ゲート電極４１とソース電極４２との間の直下の領域には、第２のバッファ層１３は形成されてはいない。また、ゲート電極４１とソース電極４２との間の直下の領域における第１のバッファ層１２の上、ゲート電極４１とドレイン電極４３との間の直下の領域における第２のバッファ層１３の上、第２のバッファ層１３の側面には、第３のバッファ層１４が形成されている。第３のバッファ層１４は、例えば、ＡｌＮにより形成されている。
【００１５】
ＡｌＮにより形成される第３のバッファ層１４は、第２のバッファ層１３がＧａＮにＦｅをドープした材料により形成されているため、電子走行層２１等に第２のバッファ層１３に含まれているＦｅが拡散することを防ぐために形成されている。このため、第３のバッファ層１４は、第２のバッファ層１３を覆うように形成されている。また、ＡｌＮにより第３のバッファ層１４を形成することにより、２ＤＥＧ２１ａが減少するため、耐圧をより向上させることができる。
【００１６】
第３のバッファ層１４の上には、第１の半導体層であるｉ−ＧａＮにより形成された電子走行層２１、第２の半導体層であるｎ−ＡｌＧａＮ等により形成された電子供給層２２が積層して形成されている。また、電子供給層２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。
【００１７】
本実施の形態においては、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。しかしながら、ゲート電極４１とドレイン電極４３との間の直下には、第２のバッファ層１３が形成されているため、ゲート電極４１にオフとなるような電圧を印加した場合、ゲート電極４１とドレイン電極４３との間の２ＤＥＧ２１ａが減少している。これにより、ピンチオフリークを減少させることができる。
【００１８】
また、ゲート電極４１とソース電極４２との間には、第２のバッファ層１３は形成されていないため、ゲート電極４１とソース電極４２との間の直下における２ＤＥＧ２１ａは減少してはいない。よって、オン抵抗の増加を抑制すること等ができ、特性の低下を抑制することができる。
【００１９】
次に、本実施の形態における半導体装置の特性について説明する。図４（ａ）は、本実施の形態における半導体装置において、パルス測定と非パルス測定とにより測定されたＶｄｓ−Ｉｄｓ特性を示す。図４（ａ）に示されるように、本実施の形態における半導体装置においては、いわゆるパルス測定と非パルス測定により得られるＶｄｓ−Ｉｄｓ特性の差は小さい。よって、本実施の形態における半導体装置においては、トラップされる電子を減少させることができるため、オン抵抗が高くなること等の特性の低下を抑制することができる。また、図４（ｂ）は、図２に示される構造のＨＥＭＴにおけるＶｄ−Ｉｄ特性４Ａと、本実施の形態における半導体装置におけるＶｄ−Ｉｄ特性４Ｂを示している。図４（ｂ）に示されるように、Ｖｄ−Ｉｄ特性４ＡとＶｄ−Ｉｄ特性４Ｂとは、略同様の特性を示しており、本実施の形態における半導体装置は、図２に示される構造のＨＥＭＴと同様に、ピンチオフリークを抑制することができる。
【００２０】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図５から図７に基づき説明する。
【００２１】
最初に、図５（ａ）に示されるように、ＳｉＣにより形成された基板１１を準備する。基板１１は、ＳｉＣ以外にもＳｉ等であってもよい。
【００２２】
次に、図５（ｂ）に示されるように、基板１１の上に、ＭＯＶＰＥにより、ＡｌＮ層１２ａ、ＡｌＧａＮ層１２ｂを順次積層して形成する。このように形成されたＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより、第１のバッファ層１２が形成される。ＡｌＮ層１２ａは、膜厚が１ｎｍから３００ｎｍ、例えば、約１６０ｎｍとなるように形成されており、ＡｌＧａＮ層１２ｂは、膜厚が１ｎｍから１０００ｎｍ、例えば、約６００ｎｍとなるように形成されている。尚、ＭＯＶＰＥによりＡｌＮ層１２ａを形成する際には、トリメチルアルミニウム（ＴＭＡｌ）ガスとアンモニア（ＮＨ３）ガス等が用いられる。また、ＡｌＧａＮ層１２ｂを形成する際には、トリメチルアルミニウム（ＴＭＡｌ）ガスとトリメチルガリウム（ＴＭＧａ）ガスとアンモニア（ＮＨ３）ガス等が用いられる。
【００２３】
次に、図５（ｃ）に示されるように、第１のバッファ層１２の上に、ＭＯＶＰＥにより、ＦｅのドープされたＧａＮにより高抵抗膜１３ａを形成する。高抵抗膜１３ａは、ＧａＮにＦｅが約１×１０１８ｃｍ−３の濃度となるようにドープされており、膜厚が約１００ｎｍとなるように形成されている。ＭＯＶＰＥにより高抵抗膜１３ａを形成する際には、トリメチルガリウム（ＴＭＧａ）ガスとアンモニア（ＮＨ３）ガスと塩化鉄（ＦｅＣｌ２）ガス等が用いられる。尚、本実施の形態においては、高抵抗膜１３ａを所望の抵抗を有する膜にするためには、Ｆｅが１×１０１７ｃｍ−３以上の濃度となるようにドープされていることが好ましく、また、膜厚は３０ｎｍ以上、８００ｎｍ以下となるように形成されていることが好ましい。このように形成される高抵抗膜１３ａは、電子走行層２１よりも抵抗の高い膜である。
【００２４】
次に、図６（ａ）に示されるように、高抵抗膜１３ａの上において、第２のバッファ層１３が形成される領域にレジストパターン６１を形成する。具体的には、高抵抗膜１３ａの上に、フォトレジストを塗布し、露光装置により、露光、現像を行うことにより、第２のバッファ層１３が形成される領域にレジストパターン６１を形成する。尚、本実施の形態においては、第２のバッファ層１３は、ゲート電極４１とドレイン電極４３の間の直下となる領域に形成される。
【００２５】
次に、図６（ｂ）に示されるように、ＲＩＥ（Reactive Ion Etching）等のドライエッチングにより、レジストパターン６１が形成されていない領域、即ち、ゲート電極４１とソース電極４２の間の直下の領域の高抵抗膜１３ａを除去する。これにより、残存する高抵抗膜１３ａにより、ＦｅがドープされたＧａＮからなる第２のバッファ層１３が形成される。この後、レジストパターン６１は有機溶剤等により除去する。
【００２６】
次に、図６（ｃ）に示されるように、露出している第１のバッファ層１２及び第２のバッファ層１３の上に、ＭＯＶＰＥにより膜厚が１ｎｍから５００ｎｍ、例えば、約３０ｎｍのＡｌＮにより第３のバッファ層１４を形成する。これにより、第１のバッファ層１２の表面、第２のバッファ層１３の表面及び側面は、第３のバッファ層１４により覆われる。ＭＯＶＰＥにより第３のバッファ層１４を形成する際には、トリメチルアルミニウム（ＴＭＡｌ）ガスとアンモニア（ＮＨ３）ガス等が用いられる。
【００２７】
次に、図７（ａ）に示されるように、第３のバッファ層１４の上に、ＭＯＶＰＥにより、第１の半導体層であるｉ−ＧａＮにより形成された電子走行層２１、第２の半導体層であるｎ−ＡｌＧａＮ等により形成された電子供給層２２を順次積層して形成する。電子走行層２１は、厚さが約３μｍとなるように形成されており、ＭＯＶＰＥにより形成する際には、トリメチルガリウム（ＴＭＧａ）ガスとアンモニア（ＮＨ３）ガス等が用いられる。また、電子供給層２２は、厚さが約３０ｎｍとなるように形成されており、ｎ型となる不純物元素としてＳｉが約５×１０１８ｃｍ−３の濃度となるようにドープされている。尚、図示されてはいないが、電子走行層２１と電子供給層２２との間には、ｉ−ＡｌＧａＮ等によりスペーサ層を形成してもよい。この際形成されるスペーサ層の厚さは、例えば、約５ｎｍとなるように形成されている。また、第２のバッファ層１３が形成されている領域においては、第２のバッファ層１３の厚さの分、電子供給層２２が盛り上がって形成される場合があるが、図においては省略されている。また、このような場合には、電子供給層２２において、盛り上がっている領域の電子供給層２２を研磨等により除去し、電子供給層２２の表面を平坦にしてもよい。
【００２８】
次に、図７（ｂ）に示されるように、電子供給層２２の上に、ゲート電極４１、ソース電極４２及びドレイン電極４３を形成する。具体的には、電子供給層２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着等によりＡｌを含有する金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属膜によりソース電極４２及びドレイン電極４３が形成される。この後、窒素雰囲気中において、４００℃から１０００℃の温度、例えば、約５５０℃の温度で熱処理を行うことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせる。次に、再び、電子供給層２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着等によりＮｉ／Ａｕからなる積層された金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存する金属膜によりゲート電極４１が形成される。
【００２９】
以上の製造方法により、本実施の形態における半導体装置を作製することができる。
【００３０】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について、図８に基づき説明する。本実施の形態は、ゲート電極４１の直下、または、または、ゲート電極４１の直下の近傍における第２のバッファ層の端部をテーパー状または階段状に形成した構造のものである。
【００３１】
本実施の形態における半導体装置は、基板１１の上に、例えば、膜厚が約１６０ｎｍのＡｌＮ層１２ａ、ＡｌＮ層１２ａの上に、例えば、膜厚が約６００ｎｍのＡｌＧａＮ層１２ｂが形成されている。基板１１は、ＳｉＣ等の材料により形成されており、ＡｌＮ層１２ａ及びＡｌＧａＮ層１２ｂは、ＭＯＶＰＥにより形成されている。本実施の形態においては、ＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより形成される層を第１のバッファ層１２と記載する場合がある。
【００３２】
第１のバッファ層１２の上において、ゲート電極４１とドレイン電極４３との間の直下の領域には、第２のバッファ層１１３が形成されている。尚、ゲート電極４１とソース電極４２との間の直下の領域には、第２のバッファ層１１３は形成されてはいない。また、ゲート電極４１とソース電極４２との間の直下の領域における第１のバッファ層１２の上、及び、ゲート電極４１とドレイン電極４３との間の直下の領域における第２のバッファ層１１３の上には、ＡｌＮにより第３のバッファ層１４が形成されている。
【００３３】
本実施の形態においては、ゲート電極４１の直下、または、ゲート電極４１の直下の近傍における第２のバッファ層１１３の端部１３３は、テーパー状の斜面を有するように形成されている。これにより、第２のバッファ層の端部に起因して生じる電子走行層２１における転位の発生を抑制することができる。即ち、第２のバッファ層の端部が、基板１１面に対し垂直に切り立っていると、電子走行層２１において転位が発生しやすくなる。しかしながら、本実施の形態における半導体装置においては、第２のバッファ層１１３の端部１３３が、テーパー状に形成されているため、電子走行層２１における転位の発生を抑制することができる。これにより、本実施の形態においては、電子走行層２１における転位の発生が抑制されるため、特性の低下をより一層抑制することができる。
【００３４】
第３のバッファ層１４の上には、第１の半導体層であるｉ−ＧａＮにより形成された電子走行層２１、第２の半導体層であるｎ−ＡｌＧａＮ等により形成された電子供給層２２が積層して形成されている。また、電子供給層２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。
【００３５】
また、本実施の形態における半導体装置は、図９に示されるように、第２のバッファ層１１３の端部１３３ａが階段状に形成されていてもよい。このように、第２のバッファ層１１３の端部１３３ａを階段状に形成した場合においても、テーパー状に形成した場合と同様に、電子走行層２１における転位の発生を抑制することができる。
【００３６】
本実施の形態における半導体装置は、電子走行層２１における転位の発生を抑制することができるため、より一層特性の低下を抑制することができ、特性を向上させることができる。
【００３７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１０から図１２に基づき説明する。
【００３８】
最初に、図１０（ａ）に示されるように、ＳｉＣにより形成された基板１１を準備する。基板１１は、ＳｉＣ以外にもＳｉ等であってもよい。
【００３９】
次に、図１０（ｂ）に示されるように、基板１１の上に、ＭＯＶＰＥにより、ＡｌＮ層１２ａ、ＡｌＧａＮ層１２ｂを順次積層して形成する。このように形成されたＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより、第１のバッファ層１２が形成される。ＡｌＮ層１２ａは、膜厚が１ｎｍから３００ｎｍ、例えば、約１６０ｎｍとなるように形成されており、ＡｌＧａＮ層１２ｂは、膜厚が１ｎｍから１０００ｎｍ、例えば、約６００ｎｍとなるように形成されている。
【００４０】
次に、図１０（ｃ）に示されるように、第１のバッファ層１２の上に、ＭＯＶＰＥにより、ＦｅのドープされたＧａＮにより高抵抗膜１１３ａを形成する。高抵抗膜１１３ａは、ＧａＮにＦｅが約１×１０１８ｃｍ−３の濃度となるようにドープされており、膜厚が約１００ｎｍとなるように形成されている。
【００４１】
次に、図１１（ａ）に示されるように、高抵抗膜１１３ａの上において、第２のバッファ層１１３が形成される領域にレジストパターン６１を形成する。具体的には、高抵抗膜１３ａの上に、フォトレジストを塗布し、露光装置により、露光、現像を行うことにより、第２のバッファ層１３が形成される領域にレジストパターン６１を形成する。本実施の形態においては、第２のバッファ層１１３は、ゲート電極４１とドレイン電極４３の間の直下となる領域に形成される。
【００４２】
次に、図１１（ｂ）に示されるように、ＲＩＥ等のドライエッチングにより、レジストパターン６１が形成されていない領域、即ち、ゲート電極４１とソース電極４２の間の直下の領域の高抵抗膜１１３ａを除去する。この際、エッチングガスとして、ＢＣｌ３、ＣＣｌ４、Ｃｌ２、ＣＨＦ３、Ｃ２Ｈ６、ＳＦ６、ＣＦ４のうちから選ばれる１または２以上のガスが用いられる。このようなエッチングガスを用いてドライエッチングを行うことにより、ゲート電極４１の直下、または、ゲート電極４１の直下の近傍における第２のバッファ層１１３の端部１３３をテーパー状に形成することができる。尚、上記エッチングガスに加えて、Ａｒ、Ｏ２、Ｈ２、ＨＢｒのうちから選ばれる１または２以上のガスを加えても同様に第２のバッファ層１１３の端部１３３をテーパー状に形成することができる。これにより、残存する高抵抗膜１１３ａにより、第２のバッファ層１１３が形成される。この後、レジストパターン６１は有機溶剤等により除去する。
【００４３】
次に、図１１（ｃ）に示されるように、露出している第１のバッファ層１２及び第２のバッファ層１１３の上に、ＭＯＶＰＥにより膜厚が１ｎｍから５００ｎｍ、例えば、約３０ｎｍのＡｌＮにより形成される第３のバッファ層１４を形成する。これにより、第１のバッファ層１２及び第２のバッファ層１１３の表面は、第３のバッファ層１４により覆われる。
【００４４】
次に、図１２（ａ）に示されるように、第３のバッファ層１４の上に、ＭＯＶＰＥにより、第１の半導体層であるｉ−ＧａＮにより形成された電子走行層２１、第２の半導体層であるｎ−ＡｌＧａＮ等により形成された電子供給層２２を順次積層して形成する。
【００４５】
次に、図１２（ｂ）に示されるように、電子供給層２２の上に、ゲート電極４１、ソース電極４２及びドレイン電極４３を形成する。
【００４６】
以上の製造方法により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００４７】
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について、図１３に基づき説明する。本実施の形態は、第１の実施の形態における半導体装置において、第１のバッファ層１２の表面が覆われることなく、第２のバッファ層１３のみを覆うように第３のバッファ層１１４が形成されている構造のものである。
【００４８】
本実施の形態における半導体装置は、基板１１の上に、例えば、膜厚が約１６０ｎｍのＡｌＮ層１２ａ、ＡｌＮ層１２ａの上に、例えば、膜厚が約６００ｎｍのＡｌＧａＮ層１２ｂが形成されている。基板１１は、ＳｉＣ等の材料により形成されており、ＡｌＮ層１２ａ及びＡｌＧａＮ層１２ｂは、ＭＯＶＰＥにより形成されている。本実施の形態においては、ＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより形成される層を第１のバッファ層１２と記載する場合がある。
【００４９】
第１のバッファ層１２の上において、ゲート電極４１とドレイン電極４３との間の直下の領域には、第２のバッファ層１３が形成されている。尚、ゲート電極４１とソース電極４２との間の直下の領域には、第２のバッファ層１３は形成されてはいない。また、ゲート電極４１とドレイン電極４３との間の直下の領域における第２のバッファ層１３の上には、ＡｌＮにより第３のバッファ層１１４が形成されている。第３のバッファ層１１４は、第２のバッファ層１３を覆うように形成されており、ゲート電極４１とソース電極４２との間の直下の領域における第１のバッファ層１２の上には、第３のバッファ層１１４は形成されていない。
【００５０】
第１のバッファ層１２及び第３のバッファ層１１４の上には、第１の半導体層であるｉ−ＧａＮにより形成された電子走行層２１、第２の半導体層であるｎ−ＡｌＧａＮ等により形成された電子供給層２２が積層して形成されている。また、電子供給層２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。
【００５１】
本実施の形態における半導体装置においては、第１の実施の形態と同様の効果を得ることができる。
【００５２】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１４から図１７に基づき説明する。
【００５３】
最初に、図１４（ａ）に示されるように、ＳｉＣにより形成された基板１１を準備する。基板１１は、ＳｉＣ以外にもＳｉ等であってもよい。
【００５４】
次に、図１４（ｂ）に示されるように、基板１１の上に、ＭＯＶＰＥにより、ＡｌＮ層１２ａ、ＡｌＧａＮ層１２ｂを順次積層して形成する。このように形成されたＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより、第１のバッファ層１２が形成される。ＡｌＮ層１２ａは、膜厚が１ｎｍから３００ｎｍ、例えば、約１６０ｎｍとなるように形成されており、ＡｌＧａＮ層１２ｂは、膜厚が１ｎｍから１０００ｎｍ、例えば、約６００ｎｍとなるように形成されている。
【００５５】
次に、図１４（ｃ）に示されるように、第１のバッファ層１２の上に、ＭＯＶＰＥにより、ＦｅのドープされたＧａＮにより高抵抗膜１３ａを形成する。高抵抗膜１３ａは、ＧａＮにＦｅが約１×１０１８ｃｍ−３の濃度となるようにドープされており、膜厚が約１００ｎｍとなるように形成されている。
【００５６】
次に、図１５（ａ）に示されるように、高抵抗膜１３ａの上において、第２のバッファ層１３が形成される領域にレジストパターン６１を形成する。具体的には、高抵抗膜１３ａの上に、フォトレジストを塗布し、露光装置により、露光、現像を行うことにより、第２のバッファ層１３が形成される領域にレジストパターン６１を形成する。本実施の形態においては、第２のバッファ層１３は、ゲート電極４１とドレイン電極４３の間の直下となる領域に形成される。
【００５７】
次に、図１５（ｂ）に示されるように、ＲＩＥ等のドライエッチングにより、レジストパターン６１が形成されていない領域、即ち、ゲート電極４１とソース電極４２の間の直下の領域の高抵抗膜１３ａを除去する。これにより、残存する高抵抗膜１３ａにより、第２のバッファ層１３が形成される。この後、レジストパターン６１は有機溶剤等により除去する。
【００５８】
次に、図１５（ｃ）に示されるように、露出している第１のバッファ層１２及び第２のバッファ層１３の上に、ＭＯＶＰＥにより膜厚が１ｎｍから５００ｎｍ、例えば、約３０ｎｍのＡｌＮ膜１１４ａを形成する。これにより、第１のバッファ層１２の表面、第２のバッファ層１３の表面及び側面は、ＡｌＮ膜１１４ａにより覆われる。
【００５９】
次に、図１６（ａ）に示されるように、第２のバッファ層１３が形成されている領域のＡｌＮ膜１１４ａの上にレジストパターン１６１を形成する。具体的には、ＡｌＮ膜１１４ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のバッファ層１３が形成されている領域のＡｌＮ膜１１４ａの上にレジストパターン１６１を形成する。
【００６０】
次に、図１６（ｂ）に示されるように、ＲＩＥ等のドライエッチングにより、レジストパターン１６１が形成されていない領域、即ち、ゲート電極４１とソース電極４２の間の直下の領域のＡｌＮ膜１１４ａを除去する。これにより、残存するＡｌＮ膜１１４ａにより、第２のバッファ層１３の表面及び側面を覆う第３のバッファ層１１４が形成される。この後、レジストパターン１６１は有機溶剤等により除去する。
【００６１】
次に、図１６（ｃ）に示されるように、露出している第１のバッファ層１２及び第３のバッファ層１１４の上に、ＭＯＶＰＥにより、ｉ−ＧａＮにより形成された電子走行層２１、ｎ−ＡｌＧａＮ等により形成された電子供給層２２を順次積層して形成する。
【００６２】
次に、図１７に示されるように、電子供給層２２の上に、ゲート電極４１、ソース電極４２及びドレイン電極４３を形成する。
【００６３】
以上の製造方法により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００６４】
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について、図１８に基づき説明する。本実施の形態は、第３の実施の形態において、ゲート電極４１の直下、または、または、ゲート電極４１の直下の近傍における第２のバッファ層の端部をテーパー状または階段状に形成した構造のものである。
【００６５】
本実施の形態における半導体装置は、基板１１の上に、例えば、膜厚が約１６０ｎｍのＡｌＮ層１２ａ、ＡｌＮ層１２ａの上に、例えば、膜厚が約６００ｎｍのＡｌＧａＮ層１２ｂが形成されている。基板１１は、ＳｉＣ等の材料により形成されており、ＡｌＮ層１２ａ及びＡｌＧａＮ層１２ｂは、ＭＯＶＰＥにより形成されている。本実施の形態においては、ＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより形成される層を第１のバッファ層１２と記載する場合がある。
【００６６】
第１のバッファ層１２の上において、ゲート電極４１とドレイン電極４３との間の直下の領域には、第２のバッファ層１１３が形成されている。尚、ゲート電極４１とソース電極４２との間の直下の領域には、第２のバッファ層１１３は形成されてはいない。また、ゲート電極４１とドレイン電極４３との間の直下の領域における第２のバッファ層１１３の上には、ＡｌＮにより第３のバッファ層１１４が形成されている。第３のバッファ層１１４は、第２のバッファ層１１３を覆うように形成されており、ゲート電極４１とソース電極４２との間の直下の領域における第１のバッファ層１２の上には、第３のバッファ層１１４は形成されていない。
【００６７】
本実施の形態においては、ゲート電極４１の直下、または、ゲート電極４１の直下の近傍における第２のバッファ層１１３の端部１３３は、テーパー状の斜面を有するように形成されている。これにより、第２のバッファ層１１３を形成したことに起因する電子走行層２１における転位の発生を抑制することができる。
【００６８】
第１のバッファ層１２及び第３のバッファ層１１４の上には、第１の半導体層であるｉ−ＧａＮにより形成された電子走行層２１、第２の半導体層であるｎ−ＡｌＧａＮ等により形成された電子供給層２２が積層して形成されている。また、電子供給層２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。
【００６９】
また、本実施の形態における半導体装置は、図１９に示されるように、第２のバッファ層１１３の端部１３３ａが階段状に形成されていてもよい。このように第２のバッファ層１１３の端部１３３ａを階段状に形成した場合においても、テーパー状に形成した場合と同様に、電子走行層２１において第２のバッファ層１１３を形成したことに起因する転位の発生を抑制することができる。
【００７０】
本実施の形態における半導体装置においては、第１の実施の形態と同様の効果を得ることができる。また、本実施の形態における半導体装置は、電子走行層２１における転位の発生を抑制することができるため、より一層特性を向上させることができる。
【００７１】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２０から図２３に基づき説明する。
【００７２】
最初に、図２０（ａ）に示されるように、ＳｉＣにより形成された基板１１を準備する。基板１１は、ＳｉＣ以外にもＳｉ等であってもよい。
【００７３】
次に、図２０（ｂ）に示されるように、基板１１の上に、ＭＯＶＰＥにより、ＡｌＮ層１２ａ、ＡｌＧａＮ層１２ｂを順次積層して形成する。このように形成されたＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより、第１のバッファ層１２が形成される。ＡｌＮ層１２ａは、膜厚が１ｎｍから３００ｎｍ、例えば、約１６０ｎｍとなるように形成されており、ＡｌＧａＮ層１２ｂは、膜厚が１ｎｍから１０００ｎｍ、例えば、約６００ｎｍとなるように形成されている。
【００７４】
次に、図２０（ｃ）に示されるように、第１のバッファ層１２の上に、ＭＯＶＰＥにより、ＦｅのドープされたＧａＮにより高抵抗膜１１３ａを形成する。高抵抗膜１１３ａは、ＧａＮにＦｅが約１×１０１８ｃｍ−３の濃度となるようにドープされており、膜厚が約１００ｎｍとなるように形成されている。
【００７５】
次に、図２１（ａ）に示されるように、高抵抗膜１１３ａの上において、第２のバッファ層１１３が形成される領域にレジストパターン６１を形成する。具体的には、高抵抗膜１３ａの上に、フォトレジストを塗布し、露光装置により、露光、現像を行うことにより、第２のバッファ層１３が形成される領域にレジストパターン６１を形成する。本実施の形態においては、第２のバッファ層１１３は、ゲート電極４１とドレイン電極４３の間の直下となる領域に形成される。
【００７６】
次に、図２１（ｂ）に示されるように、ＲＩＥ等のドライエッチングにより、レジストパターン６１が形成されていない領域、即ち、ゲート電極４１とソース電極４２の間の直下の領域の高抵抗膜１１３ａを除去する。この際、エッチングガスとして、ＢＣｌ３、ＣＣｌ４、Ｃｌ２、ＣＨＦ３、Ｃ２Ｈ６、ＳＦ６、ＣＦ４のうちから選ばれる１または２以上のガスが用いられる。このようなエッチングガスを用いてドライエッチングを行うことにより、ゲート電極４１の直下、または、ゲート電極４１の直下の近傍における第２のバッファ層１１３の端部１３３をテーパー状に形成することができる。尚、上記エッチングガスに加えて、Ａｒ、Ｏ２、Ｈ２、ＨＢｒのうちから選ばれる１または２以上のガスを加えても同様に第２のバッファ層１１３の端部１３３をテーパー状に形成することができる。これにより、残存する高抵抗膜１１３ａにより、第２のバッファ層１１３が形成される。この後、レジストパターン６１は有機溶剤等により除去する。
【００７７】
次に、図２１（ｃ）に示されるように、露出している第１のバッファ層１２及び第２のバッファ層１１３の上に、ＭＯＶＰＥにより膜厚が１ｎｍから５００ｎｍ、例えば、約３０ｎｍのＡｌＮ膜１１４ａを形成する。これにより、第１のバッファ層１２及び第２のバッファ層１１３の表面は、ＡｌＮ膜１１４ａにより覆われる。
【００７８】
次に、図２２（ａ）に示されるように、第２のバッファ層１１３が形成されている領域のＡｌＮ膜１１４ａの上にレジストパターン１６２を形成する。具体的には、ＡｌＮ膜１１４ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のバッファ層１１３が形成されている領域のＡｌＮ膜１１４ａの上にレジストパターン１６２を形成する。
【００７９】
次に、図２２（ｂ）に示されるように、ＲＩＥ等のドライエッチングにより、レジストパターン１６２が形成されていない領域、即ち、ゲート電極４１とソース電極４２の間の直下の領域のＡｌＮ膜１１４ａを除去する。これにより、残存するＡｌＮ膜１１４ａにより、第２のバッファ層１１３を覆うように、第３のバッファ層１１４が形成される。この後、レジストパターン１６２は有機溶剤等により除去する。
【００８０】
次に、図２２（ｃ）に示されるように、露出している第１のバッファ層１２及び第３のバッファ層１１４の上に、ＭＯＶＰＥにより、ｉ−ＧａＮにより形成された電子走行層２１、ｎ−ＡｌＧａＮ等により形成された電子供給層２２を順次積層して形成する。
【００８１】
次に、図２３に示されるように、電子供給層２２の上に、ゲート電極４１、ソース電極４２及びドレイン電極４３を形成する。
【００８２】
以上の製造方法により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第２の実施の形態、または、第３の実施の形態と同様である。
【００８３】
〔第５の実施の形態〕
（半導体装置）
次に、第５の実施の形態における半導体装置について、図２４に基づき説明する。本実施の形態は、ゲート電極４１とドレイン電極４３の間の直下の領域の一部に、第２のバッファ層２１３が形成されており、第２のバッファ層２１３のみを覆うように第３のバッファ層２１４が形成されている構造のものである。
【００８４】
本実施の形態における半導体装置は、基板１１の上に、例えば、膜厚が約１６０ｎｍのＡｌＮ層１２ａ、ＡｌＮ層１２ａの上に、例えば、膜厚が約６００ｎｍのＡｌＧａＮ層１２ｂが形成されている。基板１１は、ＳｉＣ等の材料により形成されており、ＡｌＮ層１２ａ及びＡｌＧａＮ層１２ｂは、ＭＯＶＰＥにより形成されている。本実施の形態においては、ＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより形成される層を第１のバッファ層１２と記載する場合がある。
【００８５】
第１のバッファ層１２の上において、ゲート電極４１とドレイン電極４３との間の直下の領域の一部には、第２のバッファ層２１３が形成されている。尚、ゲート電極４１とソース電極４２との間の直下の領域には、第２のバッファ層２１３は形成されてはいない。また、第２のバッファ層２１３の上には、ＡｌＮにより、第２のバッファ層２１３を覆うように、第３のバッファ層２１４が形成されており、ゲート電極４１とソース電極４２との間の直下の領域における第１のバッファ層１２の上には形成されていない。
【００８６】
第１のバッファ層１２及び第３のバッファ層２１４の上には、第１の半導体層であるｉ−ＧａＮにより形成された電子走行層２１、第２の半導体層であるｎ−ＡｌＧａＮ等により形成された電子供給層２２が積層して形成されている。また、電子供給層２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。
【００８７】
本実施の形態における半導体装置においては、第１の実施の形態と同様の効果を得ることができる。
【００８８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図２５から図２８に基づき説明する。
【００８９】
最初に、図２５（ａ）に示されるように、ＳｉＣにより形成された基板１１を準備する。基板１１は、ＳｉＣ以外にもＳｉ等であってもよい。
【００９０】
次に、図２５（ｂ）に示されるように、基板１１の上に、ＭＯＶＰＥにより、ＡｌＮ層１２ａ、ＡｌＧａＮ層１２ｂを順次積層して形成する。このように形成されたＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより、第１のバッファ層１２が形成される。ＡｌＮ層１２ａは、膜厚が１ｎｍから３００ｎｍ、例えば、約１６０ｎｍとなるように形成されており、ＡｌＧａＮ層１２ｂは、膜厚が１ｎｍから１０００ｎｍ、例えば、約６００ｎｍとなるように形成されている。
【００９１】
次に、図２５（ｃ）に示されるように、第１のバッファ層１２の上に、ＭＯＶＰＥにより、ＦｅのドープされたＧａＮにより高抵抗膜２１３ａを形成する。高抵抗膜２１３ａは、ＧａＮにＦｅが約１×１０１８ｃｍ−３の濃度となるようにドープされており、膜厚が約１００ｎｍとなるように形成されている。
【００９２】
次に、図２６（ａ）に示されるように、高抵抗膜２１３ａの上において、第２のバッファ層２１３が形成される領域にレジストパターン２６１を形成する。具体的には、高抵抗膜１３ａの上に、フォトレジストを塗布し、露光装置により、露光、現像を行うことにより、第２のバッファ層１３が形成される領域にレジストパターン２６１を形成する。本実施の形態においては、第２のバッファ層２１３は、ゲート電極４１とドレイン電極４３との間の直下の領域の一部に形成される。
【００９３】
次に、図２６（ｂ）に示されるように、ＲＩＥ等のドライエッチングにより、レジストパターン２６１が形成されていない領域の高抵抗膜２１３ａを除去する。これにより、残存する高抵抗膜２１３ａにより、第２のバッファ層２１３が形成される。この後、レジストパターン２６１は有機溶剤等により除去する。
【００９４】
次に、図２６（ｃ）に示されるように、露出している第１のバッファ層１２及び第２のバッファ層２１３の上に、ＭＯＶＰＥにより膜厚が１ｎｍから５００ｎｍ、例えば、約３０ｎｍのＡｌＮ膜２１４ａを形成する。これにより、第１のバッファ層１２の表面、第２のバッファ層２１３の表面及び側面は、ＡｌＮ膜２１４ａにより覆われる。
【００９５】
次に、図２７（ａ）に示されるように、第２のバッファ層２１３が形成されている領域のＡｌＮ膜２１４ａの上にレジストパターン２６２を形成する。具体的には、ＡｌＮ膜２１４ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のバッファ層２１３が形成されている領域のＡｌＮ膜２１４ａの上にレジストパターン２６２を形成する。
【００９６】
次に、図２７（ｂ）に示されるように、ＲＩＥ等のドライエッチングにより、レジストパターン２６２が形成されていない領域のＡｌＮ膜２１４ａを除去する。これにより、残存するＡｌＮ膜２１４ａにより、第２のバッファ層２１３の表面及び側面を覆う第３のバッファ層２１４が形成される。この後、レジストパターン２６２は有機溶剤等により除去する。
【００９７】
次に、図２７（ｃ）に示されるように、露出している第１のバッファ層１２及び第３のバッファ層２１４の上に、ＭＯＶＰＥにより、ｉ−ＧａＮにより形成された電子走行層２１、ｎ−ＡｌＧａＮ等により形成された電子供給層２２を順次積層して形成する。
【００９８】
次に、図２８に示されるように、電子供給層２２の上に、ゲート電極４１、ソース電極４２及びドレイン電極４３を形成する。
【００９９】
以上の製造方法により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第３の実施の形態と同様である。
【０１００】
〔第６の実施の形態〕
（半導体装置）
次に、第６の実施の形態における半導体装置について、図２９に基づき説明する。本実施の形態は、ゲート電極４１とドレイン電極４３との間の直下の領域の一部に、第２のバッファ層が形成されており、第２のバッファ層の端部をテーパー状に形成した構造のものである。
【０１０１】
本実施の形態における半導体装置は、基板１１の上に、例えば、膜厚が約１６０ｎｍのＡｌＮ層１２ａ、ＡｌＮ層１２ａの上に、例えば、膜厚が約６００ｎｍのＡｌＧａＮ層１２ｂが形成されている。基板１１は、ＳｉＣ等の材料により形成されており、ＡｌＮ層１２ａ及びＡｌＧａＮ層１２ｂは、ＭＯＶＰＥにより形成されている。本実施の形態においては、ＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより形成される層を第１のバッファ層１２と記載する場合がある。
【０１０２】
第１のバッファ層１２の上において、ゲート電極４１とドレイン電極４３との間の直下の領域の一部には、第２のバッファ層３１３が形成されている。尚、ゲート電極４１とソース電極４２との間の直下の領域には、第２のバッファ層３１３は形成されてはいない。また、ゲート電極４１とドレイン電極４３との間の直下の領域における第２のバッファ層３１３の上には、ＡｌＮにより第３のバッファ層３１４が形成されている。第３のバッファ層３１４は、第２のバッファ層３１３を覆うように形成されており、ゲート電極４１とソース電極４２との間の直下の領域における第１のバッファ層１２の上には形成されていない。
【０１０３】
本実施の形態においては、第２のバッファ層３１３の端部３３３ａ及び３３３ｂは、テーパー状の斜面を有するように形成されている。これにより、電子走行層２１における転位の発生を抑制することができる。
【０１０４】
第１のバッファ層１２及び第３のバッファ層３１４の上には、第１の半導体層であるｉ−ＧａＮにより形成された電子走行層２１、第２の半導体層であるｎ−ＡｌＧａＮ等により形成された電子供給層２２が積層して形成されている。また、電子供給層２２の上には、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている。
【０１０５】
また、本実施の形態における半導体装置は、第２のバッファ層３１３の端部３３３ａ及び３３３ｂは、階段状に形成してもよい。
【０１０６】
本実施の形態における半導体装置は、電子走行層２１における転位の発生を抑制することができるため、トランジスタ特性を向上させることができる。
【０１０７】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３０から図３３に基づき説明する。
【０１０８】
最初に、図３０（ａ）に示されるように、ＳｉＣにより形成された基板１１を準備する。基板１１は、ＳｉＣ以外にもＳｉ等であってもよい。
【０１０９】
次に、図３０（ｂ）に示されるように、基板１１の上に、ＭＯＶＰＥにより、ＡｌＮ層１２ａ、ＡｌＧａＮ層１２ｂを順次積層して形成する。このように形成されたＡｌＮ層１２ａとＡｌＧａＮ層１２ｂとにより、第１のバッファ層１２が形成される。ＡｌＮ層１２ａは、膜厚が１ｎｍから３００ｎｍ、例えば、約１６０ｎｍとなるように形成されており、ＡｌＧａＮ層１２ｂは、膜厚が１ｎｍから１０００ｎｍ、例えば、約６００ｎｍとなるように形成されている。
【０１１０】
次に、図３０（ｃ）に示されるように、第１のバッファ層１２の上に、ＭＯＶＰＥにより、ＦｅのドープされたＧａＮにより高抵抗膜３１３ａを形成する。高抵抗膜３１３ａは、ＧａＮにＦｅが約１×１０１８ｃｍ−３の濃度となるようにドープされており、膜厚が約１００ｎｍとなるように形成されている。
【０１１１】
次に、図３１（ａ）に示されるように、高抵抗膜３１３ａの上において、第２のバッファ層３１３が形成される領域にレジストパターン２６１を形成する。具体的には、高抵抗膜１３ａの上に、フォトレジストを塗布し、露光装置により、露光、現像を行うことにより、第２のバッファ層１３が形成される領域にレジストパターン２６１を形成する。本実施の形態においては、第２のバッファ層３１３は、ゲート電極４１とドレイン電極４３の間の直下となる領域の一部に形成される。
【０１１２】
次に、図３１（ｂ）に示されるように、ＲＩＥ等のドライエッチングにより、レジストパターン２６１が形成されていない領域の高抵抗膜３１３ａを除去する。この際、エッチングガスとして、ＢＣｌ３、ＣＣｌ４、Ｃｌ２、ＣＨＦ３、Ｃ２Ｈ６、ＳＦ６、ＣＦ４のうちから選ばれる１または２以上のガスが用いられる。このようなエッチングガスを用いてドライエッチングを行うことにより、第２のバッファ層３１３の端部３３３ａ及び３３３ｂをテーパー状に形成することができる。尚、上記エッチングガスに加えて、Ａｒ、Ｏ２、Ｈ２、ＨＢｒのうちから選ばれる１または２以上のガスを加えても同様に第２のバッファ層３１３の端部３３３ａ及び３３３ｂをテーパー状に形成することができる。これにより、残存する高抵抗膜３１３ａにより、第２のバッファ層３１３が形成される。この後、レジストパターン２６１は有機溶剤等により除去する。
【０１１３】
次に、図３１（ｃ）に示されるように、露出している第１のバッファ層１２及び第２のバッファ層３１３の上に、ＭＯＶＰＥにより膜厚が１ｎｍから５００ｎｍ、例えば、約３０ｎｍのＡｌＮ膜３１４ａを形成する。これにより、第１のバッファ層１２及び第２のバッファ層３１３の表面はＡｌＮ膜３１４ａにより覆われる。
【０１１４】
次に、図３２（ａ）に示されるように、第２のバッファ層３１３が形成されている領域のＡｌＮ膜３１４ａの上にレジストパターン３６２を形成する。具体的には、ＡｌＮ膜３１４ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、第２のバッファ層３１３が形成されている領域のＡｌＮ膜３１４ａの上にレジストパターン３６２を形成する。
【０１１５】
次に、図３２（ｂ）に示されるように、ＲＩＥ等のドライエッチングにより、レジストパターン３６２が形成されていない領域のＡｌＮ膜３１４ａを除去する。これにより、残存するＡｌＮ膜３１４ａにより、第２のバッファ層３１３を覆う第３のバッファ層３１４が形成される。この後、レジストパターン３６２は有機溶剤等により除去する。
【０１１６】
次に、図３２（ｃ）に示されるように、露出している第１のバッファ層１２及び第３のバッファ層３１４の上に、ＭＯＶＰＥにより、ｉ−ＧａＮにより形成された電子走行層２１、ｎ−ＡｌＧａＮ等により形成された電子供給層２２を順次積層して形成する。
【０１１７】
次に、図３３に示されるように、電子供給層２２の上に、ゲート電極４１、ソース電極４２及びドレイン電極４３を形成する。
【０１１８】
以上の製造方法により、本実施の形態における半導体装置を作製することができる。尚、上記以外の内容については、第２の実施の形態、または、第５の実施の形態と同様である。
【０１１９】
〔第７の実施の形態〕
次に、第７の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【０１２０】
本実施の形態における半導体デバイスは、第１から第６の実施の形態における半導体装置のいずれかをディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図３４に基づき説明する。尚、図３４は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第６の実施の形態に示されているものとは、異なっている。
【０１２１】
最初に、第１から第６の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第６の実施の形態における半導体装置に相当するものである。
【０１２２】
次に、ゲート電極４４１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４４２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４４３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４４１はゲート電極パッドであり、第１から第６の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４４２はソース電極パッドであり、第１から第６の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４４３はドレイン電極パッドであり、第１から第６の実施の形態における半導体装置のドレイン電極４３と接続されている。
【０１２３】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【０１２４】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第６の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
【０１２５】
最初に、図３５に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図３５に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図３５に示す例では３つ）４６８を備えている。図３５に示す例では、第１から第６の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いることができる。尚、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【０１２６】
次に、図３６に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図３６に示す例では、パワーアンプ４７３は、第１から第６の実施の形態における半導体装置のいずれかを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図３６に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【０１２７】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【０１２８】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１のバッファ層と、
前記第１のバッファ層の上の一部に形成された第２のバッファ層と、
前記第１のバッファ層及び前記第２のバッファ層の上に形成された第３のバッファ層と、
前記第３のバッファ層の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極と、
を有し、
前記第２のバッファ層は、前記第１の半導体層よりも高抵抗な材料により形成されており、
前記第２のバッファ層は、前記ゲート電極と前記ドレイン電極との間の直下の領域に形成されていることを特徴とする半導体装置。
（付記２）
基板の上に形成された第１のバッファ層と、
前記第１のバッファ層の上の一部に形成された第２のバッファ層と、
前記第２のバッファ層を覆うように形成された第３のバッファ層と、
前記第１のバッファ層及び前記第３のバッファ層の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極と、
を有し、
前記第２のバッファ層は、前記第１の半導体層よりも高抵抗な材料により形成されており、
前記第２のバッファ層は、前記ゲート電極と前記ドレイン電極との間の直下の領域に形成されていることを特徴とする半導体装置。
（付記３）
前記第２のバッファ層は、前記ゲート電極と前記ドレイン電極との間の直下の領域の一部に形成されたものであることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第２のバッファ層の端部の一部または全部は、テーパー状に形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記第２のバッファ層の端部の一部または全部は、階段状に形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記６）
前記第２の半導体層は、前記ゲート電極と前記ソース電極との間の直下の領域には、形成されていないことを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記第１の半導体層及び前記第２の半導体層は、窒化物半導体により形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第１のバッファ層、前記第２のバッファ層及び前記第３のバッファ層は、窒化物を含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第２のバッファ層は、ＧａＮを含む材料にＦｅがドープされているものにより形成されていることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第２のバッファ層にドープされているＦｅの濃度は、１×１０１７ｃｍ−３以上であることを特徴とする付記９に記載の半導体装置。
（付記１１）
前記第２のバッファ層は、膜厚が３０ｎｍ以上、８００ｎｍ以下であることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第３のバッファ層は、ＡｌＮを含む材料により形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
前記第１のバッファ層は、ＡｌＮまたはＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１４）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記１５）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１４のいずれかに記載の半導体装置。
（付記１６）
付記１から１５のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１７）
付記１から１５のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【０１２９】
１１        基板
１２        第１のバッファ層
１２ａ      ＡｌＮ層
１２ｂ      ＡｌＧａＮ層
１３        第２のバッファ層
１４        第３のバッファ層
２１        電子走行層（第１の半導体層）
２１ａ      ２ＤＥＧ
２２        電子供給層（第２の半導体層）
４１        ゲート電極
４２        ソース電極
４３        ドレイン電極
【図１】
2014146646.tif 000003
【図２】
2014146646.tif 000004
【図３】
2014146646.tif 000005
【図４】
2014146646.tif 000006
【図５】
2014146646.tif 000007
【図６】
2014146646.tif 000008
【図７】
2014146646.tif 000009
【図８】
2014146646.tif 000010
【図９】
2014146646.tif 000011
【図１０】
2014146646.tif 000012
【図１１】
2014146646.tif 000013
【図１２】
2014146646.tif 000014
【図１３】
2014146646.tif 000015
【図１４】
2014146646.tif 000016
【図１５】
2014146646.tif 000017
【図１６】
2014146646.tif 000018
【図１７】
2014146646.tif 000019
【図１８】
2014146646.tif 000020
【図１９】
2014146646.tif 000021
【図２０】
2014146646.tif 000022
【図２１】
2014146646.tif 000023
【図２２】
2014146646.tif 000024
【図２３】
2014146646.tif 000025
【図２４】
2014146646.tif 000026
【図２５】
2014146646.tif 000027
【図２６】
2014146646.tif 000028
【図２７】
2014146646.tif 000029
【図２８】
2014146646.tif 000030
【図２９】
2014146646.tif 000031
【図３０】
2014146646.tif 000032
【図３１】
2014146646.tif 000033
【図３２】
2014146646.tif 000034
【図３３】
2014146646.tif 000035
【図３４】
2014146646.tif 000036
【図３５】
2014146646.tif 000037
【図３６】
2014146646.tif 000038