(57)【要約】  【課題】  はんだ接合部のエレクトロマイグレーション（ＥＭ）耐性を向上させること。  【解決手段】  はんだ接合部においてエレクトロマイグレーション（ＥＭ）耐性を向上させることができる界面合金層の特徴的構造、および、その構造を形成するための特徴的な方法を提供する。具体的には、特徴的構造として、はんだ接合部の両側に、制御された界面合金層を設ける。その構造を形成するためには、界面合金層であるＣｕ３Ｓｎが１．５μｍ以上の厚さになるまでエージング（高温状態放置）する。【選択図】  図４
2014041980.tif 000002
【特許請求の範囲】
【請求項１】
エレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ：ＥＭ）が制御可能である、２つの構造体間の接合部を形成する方法であって、
銅（Ｃｕ）の構造体を用意するステップと、
この銅（Ｃｕ）の構造体に接触させて、錫（Ｓｎ）をベースとしているはんだ構造体を用意するステップと、
このはんだ構造体の融点温度まで昇温させて、このはんだ構造体と、銅（Ｃｕ）の構造体との間において、内部に金属間化合物であるＣｕ３ＳｎやＣｕ６Ｓｎ５が形成されている、はんだ接合部を形成するステップと、
このはんだ接合部を、銅（Ｃｕ）と、前もって形成されているはんだ接合部に形成された金属間化合物であるＣｕ３ＳｎやＣｕ６Ｓｎ５において、金属間化合物であるＣｕ３Ｓｎの（界面）合金層の厚さが１．５μｍを超える厚さに成長するまで、１５０℃〜２００℃の範囲内の温度で１０時間〜２０００時間の範囲内の時間にわたってエージング（高温状態放置）するステップとを有する、
方法。
【請求項２】
エレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ：ＥＭ）が制御可能である、２つの構造体間の接合部の構造であって、
第一の銅（Ｃｕ）の構造体と、第二の銅（Ｃｕ）の構造体とが、錫（Ｓｎ）をベースとしているはんだ構造体を介して接しており、
第一の銅（Ｃｕ）の構造体と錫（Ｓｎ）をベースとしているはんだ構造体の界面と、第二の銅（Ｃｕ）の構造体と錫（Ｓｎ）をベースとしているはんだ構造体の界面の両方に、金属間化合物であるＣｕ３Ｓｎが１．５μｍを超える厚さに存在する、
構造。
【請求項３】
請求項２に記載の構造と、
その構造に接合された半導体シリコンチップと、
その構造に接合された集積回路基板とを有する、
半導体パッケージ。
【請求項４】
さらに、
半導体シリコンチップがリッドによって封止されている、
請求項３に記載の半導体パッケージ。
【請求項５】
前記構造が、
銅（Ｃｕ）と、前もって形成されているはんだ接合部に形成された金属間化合物であるＣｕ３ＳｎやＣｕ６Ｓｎ５において、１５０℃〜２００℃の範囲内の温度で１０時間〜２０００時間の範囲内の時間にわたってエージング（高温状態放置）することによって形成されたものである、
請求項２に記載の構造。
【請求項６】
第一の銅（Ｃｕ）の構造体と、第二の銅（Ｃｕ）の構造体と、錫（Ｓｎ）をベースとしているはんだ構造体とが、
直径３５μｍ〜１００μｍのピラー状構造体である、
請求項２に記載の構造。
【請求項７】
第一の銅（Ｃｕ）の構造体と、第二の銅（Ｃｕ）の構造体と、錫（Ｓｎ）をベースとしているはんだ構造体とが、
５０μｍ±５μｍのピラー状構造体である、
請求項６に記載の構造。
【請求項８】
エレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ：ＥＭ）が制御可能である、２つの構造体間の接合部を形成する方法であって、
銅（Ｃｕ）の構造体に、錫（Ｓｎ）をベースとしているはんだ構造体を接触させた状態で、このはんだ構造体の融点温度まで昇温させて、このはんだ構造体と、銅（Ｃｕ）の構造体との間において、内部に金属間化合物であるＣｕ３ＳｎやＣｕ６Ｓｎ５が形成されている、はんだ接合部を形成するステップと、
このはんだ接合部を、金属間化合物であるＣｕ３Ｓｎの（界面）合金層の厚さが１．５μｍを超える厚さに成長するまで、１５０℃〜２００℃の範囲内の温度で１０時間〜２０００時間の範囲内の時間にわたってエージング（高温状態放置）するステップとを有する、
方法。
【請求項９】
請求項８に記載の方法によって形成された複数の接合部によって、
半導体シリコンチップと、集積回路基板とが、電気的に連絡されている、
半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、半導体パッケージ及びその製造方法に関する。より具体的には、はんだ接合部においてエレクトロマイグレーション（ＥＭ）耐性を向上させることができる、界面合金層の特徴的構造、および、その構造を形成するための特徴的な方法に関する。
【背景技術】
【０００２】
近年の電子機器では小型軽量化が求められており、それにあわせて、半導体パッケージにおいても高集積度を実現することについての期待が大きい。
【０００３】
その一方で、半導体パッケージには高い信頼性が求められており、エレクトロマイグレーション（ＥＭ）耐性は、集積回路が微細化するにつれて、その影響が無視できない重要な課題として浮き彫りとなってきている。
【０００４】
エレクトロマイグレーション（ＥＭ）とは、電気伝導体の中で移動する電子と金属原子の間で運動量の交換が行われるために、金属原子が徐々に移動することで材質の形状に欠損（ボイド）が生じる現象である。この現象は電流密度が高い場合に大きく現れる。
【０００５】
理論的な考察に従うと、回路に流れる電流が同じであれば、サイズ（矩形の回路であれば幅と高さ、円柱状の回路であれば半径）がｋ分の１になると、電流密度はｋの２乗倍となることが知られており、エレクトロマイグレーションの影響は加速的に大きく現れる。
【０００６】
エレクトロマイグレーションの影響は、深刻な形で現れてしまうことがある。最悪の場合、回路の一部が切断された状態となり、全く動作不可能になることさえある。
【０００７】
最近の半導体製造プロセスでは、対策として、半導体チップ上の配線の素材として、銅がエレクトロマイグレーションに影響されにくい金属として使われている。しかし、近年、半導体の単位面積当たりの消費電力が増えるにつれ、半導体チップとパッケージ基板との接合部での電流密度も高くなっているため、接合部でのエレクトロマイグレーションも課題となっている。半導体チップとパッケージ基板との接合部には、主にはんだ(例えばＳｎＡｇ)が使われている。また、電流密度を下げることも、エレクトロマイグレーションへの耐性を増すうえで重要な点である。
【０００８】
この点、一般的にははんだ接合部のうち、電流が集中しやすい部分に銅ピラーを用いた構造を使うことが対策のひとつとして挙げられる。しかし、長時間電流を流し続けるとエレクトロマイグレーションに起因するボイドが生じ、抵抗上昇が生じる。
【０００９】
そもそも、銅を利用したとしても、エレクトロマイグレーションに全く影響されないで済むというわけでもない。
【００１０】
ニッケル（Ｎｉ）を、金属原子の移動を抑制するための拡散防止層として利用することも対策のひとつとして考えられる。しかし、その場合には、有機基板側にブラックパッドと呼ばれる濡れ不良の課題が生じることがある。もしチップ側にだけＮｉバリアを用いると、有機基板側のパッドに存在する銅だけがはんだへ移動（溶出）してしまい、抵抗上昇にかえって悪影響を与えることがある。
【００１１】
特許文献１は、半導体チップが実用中に高温にさらされると金属間化合物（ＩＭＣ：Ｉｎｔｅｒｍｅｔａｌｌｉｃ  Ｃｏｍｐｏｕｎｄ）であるＣｕ３Ｓｎが形成されることと、その際に生じるカーケンダルボイドを抑制する技術とを開示している。
【００１２】
しかし、特許文献１には、エレクトロマイグレーションについても、Ｃｕ３Ｓｎの厚みについても、何ら記載が無い。
【００１３】
特許文献２は、金属性コアを有したはんだボールを利用して接合することによりエレクトロマイグレーションを抑制する技術を開示している。
【００１４】
特許文献３は、半導体チップのパッドとバンプとの間に絶縁層のパターンを入れることにより、接合部内の電流を均一化させることによりエレクトロマイグレーションを抑制しようとしている。
【００１５】
しかし、特許文献２や特許文献３には、特別なはんだボールや絶縁層が必要であり、今後に更に半導体チップの接合ピッチが微細化していくことを考えると、実現性が低いものであると言わざるを得ない。
【００１６】
特許文献４、特許文献５には、エージングによるＣｕ３Ｓｎが形成されることが記載されているが、Ｃｕ３Ｓｎの特徴として硬く、脆いことに関する説明があるだけである。
【００１７】
特許文献７には、Ｃｕ配線を酸化性雰囲気中で加熱することにより、ＥＭ抑制に有効であることが記載されているものの、参考程度のものにすぎない。
【００１８】
非特許文献１は、はんだとバンプ下地金属（ＵＢＭ：Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）との間の界面における金属間化合物（ＩＭＣ）の成長が、エレクトロマイグレーション（ＥＭ）によって大幅に増加されて、ボイドが生成される原理を説明しているものである。
【００１９】
非特許文献１において参考になるところは、銅（Ｃｕ）と錫（Ｓｎ）との金属間化合物としては、Ｃｕ３ＳｎまたはＣｕ６Ｓｎ５という組成になることについての、理論的な説明であろう。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】国際公開  ＷＯ２００８／０８４６７３  Ａ１号公報（国際出願番号  ＰＣＴ／ＪＰ２００７／０７４８４６）
【特許文献２】特開２０１１−１８７６３５号公報
【特許文献３】特開２００９−１８８１０７号公報
【特許文献４】特開２００２−２５４１９４号公報
【特許文献５】特開２００３−２６０５８７号公報
【特許文献６】特開２０１０−４０６９１号公報
【特許文献７】特開２０１１−８６８３７号公報
【非特許文献】
【００２１】
【非特許文献１】Brook Chao, Seung-Hyun Chae, Xuefeng Zhang, Kuan-Hsun Lu, MinDing, Jay Im, and Paul S. Ho, "Electromigrationenhanced intermetallic growth and void formation in Pb-free solder Joints"Journal of Applied Physics 100, 084909 (2006)
【発明の概要】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、はんだ接合部のエレクトロマイグレーション（ＥＭ）耐性を向上させることにある。
【課題を解決するための手段】
【００２３】
本発明においては、はんだ接合部においてエレクトロマイグレーション（ＥＭ）耐性を向上させることができる界面合金層の特徴的構造、および、その構造を形成するための特徴的な方法を提供する。
【００２４】
具体的には、特徴的構造として、はんだ接合部の両側において、制御された界面合金層を設ける。その構造を形成するためには、界面合金層であるＣｕ３Ｓｎが１．５μｍ以上の厚さになるまでエージング（高温状態放置）する。
【発明の効果】
【００２５】
本発明に従えば、はんだ接合部においてエレクトロマイグレーション（ＥＭ）耐性を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】図１は、一般的な半導体パッケージの構成及びその製造方法を説明する図である。
【図２】図２は、一般的な半導体パッケージ及びその製造方法において、本発明であるところの、はんだ接合部においてエレクトロマイグレーション（ＥＭ）耐性を向上させることができる、界面合金層の特徴的構造を説明する図である。
【図３】図３は、エレクトロマイグレーション（ＥＭ）において生じる欠損（ボイド）を説明する図である。
【図４】図４は、本発明であるエージングを適用したＣｕ３Ｓｎの（界面）合金層の厚さについて、エレクトロマイグレーション（ＥＭ）を抑制する効果を評価して比較する図である。
【図５】図５は、「実装直後」における銅（Ｃｕ）と錫（Ｓｎ）との界面における状況を示す拡大図である。
【図６】図６は、本発明であるエージングとＣｕ３Ｓｎの（界面）合金層の厚さの成長との関係を実験したグラフである。
【図７】図７は、非特許文献１に記載されているものであって、はんだとバンプ下地金属（ＵＢＭ：Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）との間の界面における金属間化合物（ＩＭＣ）の成長が、エレクトロマイグレーション（ＥＭ）によって大幅に増加されて、ボイドが生成される原理を説明しているものである。
【図８】図８は、本発明であるエージングを適用した時間と抵抗値の上昇との関係を実験したグラフである。
【発明を実施するための形態】
【００２７】
図１は、一般的な半導体パッケージの構成及びその製造方法を説明する図である。
【００２８】
端子数の多い半導体のパッケージ製造では、従来行われてきたワイヤーボンディングに代わる実装の方式として、Ｃ４工法をはじめとするフリップチップが注目され採用されている。
【００２９】
Ｃ４工法とは、Ｃｏｎｔｒｏｌｌｅｄ  Ｃｏｌｌａｐｓｅ  Ｃｈｉｐ  Ｃｏｎｎｅｃｔｉｏｎの略であり、接頭辞であるＣが４つ並ぶことに由来して、Ｃ４と表現される。
【００３０】
バンプと言われるこぶ状の導体突起をウェハーの電極に形成して基板と接合するものである。
【００３１】
この工法を利用すると、実装面積が縮小されて製品の小型化が実現できる。さらには、半導体内部の配線も短くなるので、電気的特性が向上する。
【００３２】
ここではまず、図１（Ａ）のように、ｓｉｌｉｃｏｎ  ｃｈｉｐ（半導体シリコンチップ）に、バンプと言われるこぶ状の導体突起としてｓｏｌｄｅｒ  ｂｕｍｐ（はんだバンプ）を形成しておく例を示す。
【００３３】
ｓｏｌｄｅｒ  ｂｕｍｐ（はんだバンプ）は、ｓｉｌｉｃｏｎ  ｃｈｉｐ（半導体シリコンチップ）とｓｕｂｓｔｒａｔｅ（集積回路基板）との間における電気的連絡の経路になる導体である。
【００３４】
「はんだ」バンプの素材としては、錫（Ｓｎ）と鉛（Ｐｂ）の合金であるものが知られているが、いわゆる鉛（Ｐｂ）フリーのものも普及するに至っている。
【００３５】
このプロセスは、ｆｌｉｐ  ｃｈｉｐ  ｍｏｕｎｔ（フリップ・チップ・マウント）と呼ばれる。
【００３６】
ここでは図示しないが、ｓｕｂｓｔｒａｔｅ（集積回路基板）の側に、ｓｏｌｄｅｒ  ｂａｌｌ（はんだボール）を搭載しておく場合もある。
【００３７】
そのような場合には、ｓｕｂｓｔｒａｔｅ（集積回路基板）のｐａｄ（パッド）と呼ばれる電極となるべき金属の上に、はんだボールを固定させるための固定剤としてのｆｌｕｘ（フラックス）を塗布する。
【００３８】
フラックスは、パッド電極における表面酸化膜除去の働きを担っている場合もある。フラックスの位置決めとして、フラックスの印刷精度等が重要となってくる。
【００３９】
はんだ接合部となるパッド電極には、代表的には、銅（Ｃｕ）が用いられている。
【００４０】
パッド電極の上には、事前にはんだを施すという形で、いわゆるプレソルダーを適用している場合もある。
【００４１】
次に、図１（Ｂ）に示すように、熱を加えるプロセスがある。
【００４２】
ｓｏｌｄｅｒ  ｂｕｍｐ（はんだバンプ）を溶融させ、金属結合により接合させるものであり、いわゆるはんだ付けの実行である。
【００４３】
このプロセスは、ｒｅｆｌｏｗ  ｓｏｌｄｅｒｉｎｇ（リフロー・ソルダリング）と呼ばれる。
【００４４】
次に、図１（Ｃ）に示すように、ｆｌｕｘ  ｃｌｅａｎｉｎｇ（フラックス・クリーニング）と呼ばれるプロセスがある。
【００４５】
ｒｅｆｌｏｗ  ｓｏｌｄｅｒｉｎｇ（リフロー・ソルダリング）の後に残渣となってしまうフラックスを除去するのがこのプロセスである。
【００４６】
次に、図１（Ｄ）（Ｅ）に示すように、ｕｎｄｅｒｆｉｌｌ  ｐｒｏｃｅｓｓ（アンダーフィル・プロセス）と呼ばれるプロセスがある。
【００４７】
ｓｉｌｉｃｏｎ  ｃｈｉｐ（半導体シリコンチップ）の熱膨張係数と、ｓｕｂｓｔｒａｔｅ（集積回路基板）の熱膨張係数とは異なる。それが原因となって、熱応力で端子のクラックが発生したり、チップ内の配線にダメージを与えたりすることがある。
【００４８】
そこで、アンダーフィル剤を塗布して封止させるプロセスが用いられる。
【００４９】
図１（Ｄ）に示すように、アンダーフィル剤は毛細管現象によってチップと基板との間に浸透させる。
【００５０】
図１（Ｅ）に示すように、ここでも、熱を加えるプロセスがある。浸透させたアンダーフィル剤を加熱硬化させるものであるが、アンダーフィル剤に熱硬化性樹脂を用いている場合である。
【００５１】
図１（Ｆ）に示すように、ｓｕｂｓｔｒａｔｅ（集積回路基板）に表面実装する際の電極として、底面の側にも、複数のはんだボールを使用する場合もあり、ＢＧＡ：Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ（ボール・グリッド・アレイ）と呼ばれる。
【００５２】
ここでも、図１（Ｂ）や図１（Ｅ）におけると同様に、熱を加えるプロセスがある。
【００５３】
また、金属性の蓋であるｌｉｄ（リッド）によって封止することで、ヒートシンク効果を期待するような構成も一般に採用されつつある。
【００５４】
このことで、半導体パッケージとして完成した後においても、ｓｉｌｉｃｏｎ  ｃｈｉｐ（半導体シリコンチップ）自体が動作することによって自己発熱が生じ、パッケージングが完成した後においても、実用中に高温にさらされ続けるという形で、熱を加えるプロセスになっている場合もある。
【００５５】
このように、半導体パッケージには、製造されるプロセスにおいて、さらには製造された後においても、熱が加わる（意図せず加わってしまう）状況が多数存在する。
【００５６】
製造されるプロセスや、製造された後の動作時（電流がかかったとき）に形成されるＩＭＣは、主にＣｕ６Ｓｎ５であり、Ｃｕ３Ｓｎはごく薄くしか形成されない。
【００５７】
図２は、一般的な半導体パッケージ及びその製造方法において、本発明であるところの、はんだ接合部においてエレクトロマイグレーション（ＥＭ）耐性を向上させることができる、界面合金層の特徴的構造を説明する図である。
【００５８】
図２は、図１において、ｓｏｌｄｅｒ  ｂｕｍｐ（はんだバンプ）の１つを部分的に拡大した図に相当している。
【００５９】
ｓｏｌｄｅｒ  ｂｕｍｐ（はんだバンプ）には、錫（Ｓｎ）をベースとしているはんだ構造体（Ｓｎ  ｂａｓｅｄ  ｓｏｌｄｅｒ）が用いられる。例えば、ＳｎＡｇなどが知られている。
【００６０】
はんだ接合部となるパッド金属としては、銅（Ｃｕ）が用いられている。
【００６１】
ｓｕｂｓｔｒａｔｅ（集積回路基板）側のパッドの上や、ｓｉｌｉｃｏｎ  ｃｈｉｐ（半導体シリコンチップ）側のパッドの上には、既に、銅（Ｃｕ）と錫（Ｓｎ）との金属間化合物が存在している場合がある。
【００６２】
図示の「実装前」の状態は、ｓｕｂｓｔｒａｔｅ（集積回路基板）側のパッドの上に事前にはんだを施しておくというプレソルダーが適用されて、熱が加えられて溶融された後の状態になっているものである。
【００６３】
銅（Ｃｕ）と錫（Ｓｎ）との金属間化合物（ＩＭＣ）としては、Ｃｕ３ＳｎまたはＣｕ６Ｓｎ５という組成である場合が殆どである。これらの金属間化合物（ＩＭＣ）は、本発明が着目する課題において重要な異なる性質を有しており、本発明において効果的に利用される。
【００６４】
通常のままであれば、「実装前」の状態に対して、リフロー・ソルダリングによって熱が加えられることで、「実装後」の状態になる。
【００６５】
本発明の方法では、エレクトロマイグレーション（Ｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ：ＥＭ）が制御可能である、２つの構造体間の接合部が形成される。別の表現をとると、Ｃｏｎｔｒｏｌｌｅｄ  ＩＭＣ  Ｊｏｉｎｔ（制御された金属間化合物接合）が形成される。
【００６６】
「実装前」の状態として、ｓｉｌｉｃｏｎ  ｃｈｉｐ（半導体シリコンチップ）側のパッドとして、銅（Ｃｕ）の構造体を用意する。そして、この銅（Ｃｕ）の構造体に接触させて、錫（Ｓｎ）をベースとしているはんだ構造体を用意する。
【００６７】
「実装前」の状態として、ｓｉｌｉｃｏｎ  ｃｈｉｐ（半導体シリコンチップ）側の銅（Ｃｕ）の構造体と、錫（Ｓｎ）をベースとしている（ボール状の）はんだ構造体とが接合されており、これらの間には、金属間化合物が形成されている。
【００６８】
「実装前」の状態として、ｓｕｂｓｔｒａｔｅ（集積回路基板）側の銅（Ｃｕ）の構造体と、錫（Ｓｎ）をベースとしているはんだ構造体（プレソルダー）とが接合されており、これらの間においても、金属間化合物が形成されている。
【００６９】
（ボール状の）はんだ構造体の組成と、はんだ構造体（プレソルダー）の組成とを同じものにすることで、濡れ性や馴染みを良くしておく配慮も可能である。
【００７０】
銅（Ｃｕ）と錫（Ｓｎ）との間の接合部には、金属間化合物であるＣｕ３ＳｎやＣｕ６Ｓｎ５が形成されており、拡大した図が示しているように、この段階では、Ｃｕ３Ｓｎは非常に薄く（Ｖｅｒｙ  ｔｈｉｎ）、Ｃｕ６Ｓｎ５も薄い（Ｔｈｉｎ）ものである。
【００７１】
このはんだ構造体の融点温度まで昇温させることによって、このはんだ構造体と、銅（Ｃｕ）の構造体との間において、はんだ接合部が形成され、内部に金属間化合物であるＣｕ３ＳｎやＣｕ６Ｓｎ５が形成される。図示した「実装後」の状態となる。
【００７２】
本発明の方法では、さらに、このはんだ接合部を、１５０℃〜２００℃の範囲内の温度で１０時間〜２０００時間の範囲内の時間にわたってエージング（高温状態放置）する。
【００７３】
この特徴的なエージングによって、銅（Ｃｕ）と、前もって形成されているはんだ接合部に形成された金属間化合物であるＣｕ３ＳｎやＣｕ６Ｓｎ５において、金属間化合物であるＣｕ３Ｓｎの（界面）合金層の厚さが１．５μｍを超える厚さに成長する。
【００７４】
最終的には、図示した「エージング後」の状態となる。
【００７５】
図３は、エレクトロマイグレーション（ＥＭ）において生じる欠損（ボイド）を説明する図である。
【００７６】
上側の図、下側の図、どちらの図においても、本発明による特徴的なエージング（ａｇｉｎｇ）は適用されていない（Ｎｏ  ａｇｉｎｇ）。
【００７７】
上側の図の実験条件としては、Ｃｕ  Ｐｏｓｔ（銅のポスト）に対してＳｎＡｇを接合させて、バリア無し（ｗｉｔｈｏｕｔ  ｂａｒｒｉｅｒ）の状態である。
【００７８】
カーケンダイルボイド（Ｋｉｒｋｅｎｄａｌｌ  Ｖｏｉｄ）が上部のチップ側のＣｕ側近くに発生してしまっている。
【００７９】
ＥＭ起因のボイドも発生している。ＥＭ起因のボイドは、電流を流せば流すほど成長してしまうものである。
【００８０】
下側の図の実験条件としては、Ｃｕ  Ｐｏｓｔ（銅のポスト）に対してＳｎ１００％を接合させて、ニッケル（Ｎｉ）を拡散防止層として利用したものである。
【００８１】
ニッケル・バリア（ｗｉｔｈ  Ｎｉ  ｂａｒｒｉｅｒ）の状態では、上部のチップ側のＣｕ側近くに発生していたカーケンダイルボイド（Ｋｉｒｋｅｎｄａｌｌ  Ｖｏｉｄ）の発生を抑制することができている。
【００８２】
ただし、ＥＭ起因のボイドの発生は完全には抑制できていない。
【００８３】
さらに、有機基板側の銅パッドだけがはんだへ溶出してしまっている。Ｃｕがほぼ残っていない部分が見られる。このため、導体の機能としては、抵抗上昇によって悪影響を与えることがある。
【００８４】
図４は、本発明であるエージングを適用したＣｕ３Ｓｎの（界面）合金層の厚さについて、エレクトロマイグレーション（ＥＭ）を抑制する効果を評価して比較する図である。
【００８５】
第一の銅（Ｃｕ）の構造体と、第二の銅（Ｃｕ）の構造体と、錫（Ｓｎ）をベースとしているはんだ構造体とを、直径３５μｍ〜１００μｍのピラー状構造体として用意して実験している。ここでの直径は、５０μｍ±５μｍのものを用意している。半導体チップに採用が想定される接合ピッチとしては、かなり微細化したものに相当している。
【００８６】
電流密度としては、７ｋＡ／ｃｍ２という値を印加して実験している。
【００８７】
エレクトロマイグレーション（ＥＭ）を抑制するためには、Ｃｕ３Ｓｎの厚みが重要であるという見識を得た。
【００８８】
より具体的には、はんだ接合部を、銅（Ｃｕ）と、前もって形成されているはんだ接合部に形成された金属間化合物であるＣｕ３ＳｎやＣｕ６Ｓｎ５において、金属間化合物であるＣｕ３Ｓｎの（界面）合金層の厚さが１．５μｍを超える厚さに成長させれば、エレクトロマイグレーション（ＥＭ）について抑制する効果が得られることが分かった。
【００８９】
顕著なＥＭボイドが生じていないことも確認されている。
【００９０】
図５は、「実装直後」における銅（Ｃｕ）と錫（Ｓｎ）との界面における状況を示す拡大図である。
【００９１】
「実装直後」においては、Ｃｕ３Ｓｎの厚みはそれほど成長していない。
【００９２】
１５０℃という温度条件においてＣｕのＣｕ３Ｓｎ内やＣｕ６Ｓｎ５内での拡散係数（Ｄｉｆｆｕｓｉｏｎ  ｃｏｅｆｆｉｃｉｅｎｔ）を比較してみると、１８分の１というレベルでＣｕ３Ｓｎの方が小さい。
【００９３】
原理的には、Ｃｕ３Ｓｎが拡散を抑制するバリアとなり、Ｃｕの溶出やボイドの形成を抑制する効果が大きいものと考えられる。
【００９４】
Ｃｕ６Ｓｎ５が凹凸のある組織構造をしているのに対し、Ｃｕ３Ｓｎは平面的な組織構造をしているため、バリア層として利用するのに適していると考えられる。
【００９５】
図６は、本発明であるエージングとＣｕ３Ｓｎの（界面）合金層の厚さの成長との関係を実験したグラフである。
金属間化合物であるＣｕ３Ｓｎの（界面）合金層の厚さが１．５μｍを超える厚さに成長させれば、エレクトロマイグレーション（ＥＭ）について抑制する効果が得られることが分かった。一方で、０．５μｍ程度の厚さではエレクトロマイグレーション（ＥＭ）を抑制する効果が十分でない（ＮＧ）ことが確認できている。
【００９６】
図７は、非特許文献１に記載されているものであって、はんだとバンプ下地金属（ＵＢＭ：Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌｌｕｒｇｙ）との間の界面における金属間化合物（ＩＭＣ）の成長が、エレクトロマイグレーション（ＥＭ）によって大幅に増加されて、ボイドが生成される原理を説明しているものである。
【００９７】
銅（Ｃｕ）と錫（Ｓｎ）との金属間化合物としては、Ｃｕ３ＳｎまたはＣｕ６Ｓｎ５という組成になることについての、理論的な説明がされている。
【００９８】
図８は、本発明であるエージングを適用した時間と抵抗値の上昇との関係を実験したグラフである。
【００９９】
ボイドの発生は抵抗値の上昇（Ｒｅｇｉｓｔａｎｃｅ  Ｉｎｃｒｅａｓｅ）という形で現れるので、間接的に（非破壊的に）知ることができる。
【０１００】
エージングしたもの（Ｗｉｔｈ  ａｇｉｎｇ）は、エージングしないもの（Ｎｏ  ａｇｉｎｇ）に比較して、抵抗値の上昇がないばかりでなく、低い抵抗値に維持されていることが確認できた。
【図１】
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【図２】
2014041980.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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