(57)【要約】    【課題】  キャビティ内の電子部品の位置ズレ量を小さくしながら、反りの生じ難い電子部品内蔵配線板を提供する。    【解決手段】  半導体素子１１０を収容するキャビティ２０の内壁２０ｘ、２０ｙに、半導体素子を位置規制する凸部２２が設けられているため、半導体素子の位置精度が高まる。他方、位置決め用の凸部２２が設けられ、半導体素子１１０と絶縁性基材３０との熱膨張係数差に起因する応力を緩和するのに十分な量の充填樹脂をキャビティ２０内に充填でき、電子部品内蔵配線板の反りが生じ難い。【選択図】  図２
2014107431.tif 000002
【特許請求の範囲】
【請求項１】
キャビティを有する基板と、
前記キャビティに収容される電子部品と、
前記キャビティの内壁と前記電子部品との間に充填される充填樹脂と、
前記基板及び前記電子部品上に形成される絶縁層と、
前記絶縁層に形成され、前記電子部品の接続端子に接続されるビア導体とを有する電子部品内蔵配線板であって、
前記キャビティの内壁に、前記電子部品側へ突出する凸部が２箇所以上設けられている。
【請求項２】
請求項１の電子部品内蔵配線板であって、
前記キャビティは矩形であり、
前記凸部は、前記キャビティの内壁における前記電子部品を挟んで対向する２辺にそれぞれ形成されている。
【請求項３】
請求項２の電子部品内蔵配線板であって、
前記凸部は、前記キャビティの内壁における前記電子部品を挟んで対向する位置に形成されている。
【請求項４】
請求項１の電子部品内蔵配線板であって、
前記キャビティは矩形であり、
前記凸部は、対向する角部に形成されている。
【請求項５】
請求項３の電子部品内蔵配線板であって、
前記キャビティの幅をＷ、前記電子部品の幅をＤ、前記凸部の突出量をｈとした際に、
（Ｗ−Ｄ）／２≦５ｈである。
【請求項６】
請求項１の電子部品内蔵配線板であって、
前記充填樹脂の弾性率が、前記基板の弾性率未満であって、且つ、前記電子部品の弾性率未満である。
【請求項７】
請求項１の電子部品内蔵配線板であって、
前記凸部の先端と前記電子部品との間に充填樹脂が充填されている。
【請求項８】
請求項１の電子部品内蔵配線板であって、
対向する二辺に形成されている前記凸部の先端と前記電子部品との間の隙間間隔が異なる。
【請求項９】
請求項１の電子部品内蔵配線板であって、
前記凸部は半円形状である。
【請求項１０】
対向する内壁側へ突出する凸部が２箇所以上内壁に形成されている矩形のキャビティを有する基板を用意することと、
前記キャビティに電子部品を収容することと、
前記キャビティの内壁と前記電子部品との間に充填樹脂を充填することと、
前記基板及び前記電子部品上に絶縁層を形成することと、
前記絶縁層に、前記電子部品の接続端子に接続するビア導体を形成することと、を有する電子部品内蔵配線板の製造方法。
【請求項１１】
請求項１０の電子部品内蔵配線板の製造方法であって、
前記キャビティの内壁と前記電子部品との間への前記充填樹脂の充填と、
前記基板及び前記電子部品上への前記絶縁層の形成と、が同時に行われる。
【請求項１２】
請求項１０の電子部品内蔵配線板の製造方法であって、
前記キャビティの内壁と前記電子部品との間に充填樹脂を充填する際に、前記凸部の先端と前記電子部品との間にも充填樹脂が充填される。
【請求項１３】
請求項１０の電子部品内蔵配線板の製造方法であって、
前記キャビティの内壁と前記電子部品との間に充填樹脂を充填し、充填樹脂を半硬化させた後、前記基板及び前記電子部品上に前記絶縁層を熱圧着によって形成する。
【請求項１４】
請求項１０の電子部品内蔵配線板の製造方法であって、
前記凸部が２箇所以上内壁に形成されている矩形のキャビティを有する基板を用意する際に、前記キャビティと前記凸部を同時に形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子等の能動電子部品、チップコンデンサ等の受動電子部品を内蔵する電子部品内蔵配線板、及び、該電子部品内蔵配線板の製造方法に関する。
【背景技術】
【０００２】
ファインピッチ化と共に信頼性向上を図るために、パッケージ基板上にＩＣチップを実装するのでは無く、プリント配線板内にＩＣチップを内蔵することが求められている。特許文献１には、樹脂基板又は樹脂層にキャビティを設け、該キャビティに半導体素子を内蔵する半導体素子内蔵配線板が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１９４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、内蔵する半導体素子の大きさに対してキャビティサイズを大きくすると、半導体素子に対するビアの接続精度が低下し、接続信頼性が下がる。他方、内蔵する半導体素子の大きさに対してキャビティサイズを小さくすると、それまで半導体素子と樹脂基板との熱膨張係数差に起因する応力を緩和していたキャビティ内の充填樹脂の量が減少するため、プリント配線板が反り易くなる。
【０００５】
本発明の目的は、キャビティ内の電子部品の位置ズレ量を小さくしながら、反りの生じ難い電子部品内蔵配線板、及び、該電子部品内蔵配線板の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本願発明は、キャビティを有する基板と、
前記キャビティに収容される電子部品と、
前記キャビティの内壁と前記電子部品との間に充填される充填樹脂と、
前記基板及び前記電子部品上に形成される絶縁層と、
前記絶縁層に形成され、前記電子部品の接続端子に接続されるビア導体とを有する電子部品内蔵配線板であって、
前記キャビティの内壁に、前記電子部品側へ突出する凸部が２箇所以上設けられていることを技術的特徴とする。
【発明の効果】
【０００７】
本願発明の電子部品内蔵配線板は、電子部品を収容するキャビティの内壁に、電子部品側へ突出し電子部品を位置規制する凸部が２箇所以上設けられているため、キャビティに対する電子部品の位置精度が高まり、キャビティ内の電子部品の位置ズレ量が小さくなる。他方、位置決め用の凸部が設けられ、電子部品の大きさに対してキャビティの大きさを小さくする必要が無いため、電子部品と樹脂基板との熱膨張係数差に起因する応力を緩和するのに十分な量の充填樹脂をキャビティ内に充填でき、熱膨張係数差応力に起因する電子部品内蔵配線板の反りが生じ難い。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１実施形態に係る電子部品内蔵配線板の断面図。
【図２】第１実施形態の絶縁性基材の断面図。
【図３】第１実施形態の電子部品内蔵配線板の製造方法を示す工程図。
【図４】第１実施形態の電子部品内蔵配線板の製造方法を示す工程図。
【図５】第１実施形態の電子部品内蔵配線板の製造方法を示す工程図。
【図６】第１実施形態の電子部品内蔵配線板の製造方法を示す工程図。
【図７】第１実施形態の電子部品内蔵配線板の製造方法を示す断面図。
【図８】貫通孔を拡大して示す平面図。
【図９】第１実施形態の第１改変例に係る電子部品内蔵配線板の製造方法を示す工程図。
【図１０】第１実施形態の第２改変例に係る電子部品内蔵配線板の断面図。
【図１１】貫通孔に設けられた凸部を示す平面図。
【図１２】貫通孔に設けられた凸部を示す平面図。
【図１３】貫通孔に設けられた凸部を示す平面図。
【図１４】凸部の高さと電子部品内蔵配線板の反り量との関係を示す図表。
【発明を実施するための形態】
【０００９】
[第１実施形態]
本発明の第１実施形態に係る電子部品内蔵配線板１０の断面が図１に示される。電子部品内蔵配線板１０は、第１面（Ｆ）とその第１面と反対側の第２面（Ｓ）を備える絶縁性基材３０を備え、絶縁性基材３０の第１面Ｆ上にアライメントマーク３４が形成されている。絶縁性基材３０には貫通孔２０が設けられ、この貫通孔２０に半導体素子１１０が収容されている。
【００１０】
絶縁性基材３０の第１面Ｆと半導体素子１１０上とには、第１のビルドアップ層が形成されている。第１のビルドアップ層は、絶縁性基材３０の第１面Ｆと半導体素子１１０とを覆うように形成されている絶縁層５０Ａと、その絶縁層５０Ａ上の導体層５８Ａとを備える。絶縁性基材３０の第２面Ｓと半導体素子１１０上に第２のビルドアップ層が形成されている。第２のビルドアップ層は、絶縁性基材３０の第２面Ｓと半導体素子上に形成されている絶縁層５０Ｂと、その絶縁層５０Ｂ上の導体層５８Ｂとを備える。絶縁性基材３０と、絶縁層５０Ａ、絶縁層５０Ｂとを貫通する貫通孔３１が形成され、この貫通孔にめっき膜が充填されてなるスルーホール導体３６が形成されている。スルーホール導体の第１面側端部は、絶縁層５０Ａ上の導体層５８Ａと接続されている。スルーホール導体の第２面側端部は、絶縁層５０Ｂ上の導体層５８Ｂと接続されている。絶縁層５０Ｂには、半導体素子１１０の接続端子１１２と接続するためのビア導体６０Ｂが形成され、ビア導体６０Ｂの第２面側端部は、絶縁層５０Ｂ上の導体層５８Ｂと接続されている。
【００１１】
第１ビルドアップ層上及び第２ビルドアップ層上には、開口７１を有するソルダーレジスト層７０が形成されている。ソルダーレジスト層７０の開口７１により露出されている導体層５８Ａ、５８Ｂはパッドとして機能する。パッド上にＮｉ／Ａｕ又はＮｉ／Ｐｄ／Ａｕなどの金属膜７２、７４が形成され、その金属膜上に半田バンプ７６Ｕ、７６Ｄが形成されている。半田バンプ７６Ｕを介してＩＣチップが電子部品内蔵配線板に搭載される。さらに、半田バンプ７６Ｄを介して電子部品内蔵配線板はマザーボードに搭載される。
【００１２】
第１実施形態の電子部品内蔵配線板１０では、絶縁性基材３０の貫通孔２０の内部に半導体素子１１０が収容されている。該貫通孔２０には充填樹脂５０が充填されている。貫通孔２０の側壁（貫通孔２０により露出される絶縁性基材の側壁）と半導体素子１１０の隙間は充填樹脂５０で充填されている。これにより、貫通孔２０の内部において半導体素子１１０が固定されている。
【００１３】
図２（Ｃ）は、図１中のＺ１−Ｚ１断面に対応し得るスルーホール導体形成前の絶縁性基材３０の平面図である。図２（Ｃ）中のＸ３−Ｘ３断面が図１に対応する。
貫通穴（キャビティ）２０は、矩形に形成され、図中Ｘ３−Ｘ３線を挟んで対向する側壁２０ｘ、２０ｘ，及び、Ｘ３−Ｘ３線に沿って対向する側壁２０ｙ、２０ｙとを備え、それぞれ、半導体素子側に突出する凸部２２が１の側壁に対して２個ずつ形成されている。各凸部２２は、半導体素子を挟んで対向する位置に形成されている。
【００１４】
図８は、キャビティを拡大して示す平面図である。
図中上側の内壁２０ｘに形成されている凸部２２ｘ１と半導体素子１１０との間にはＣ１：２μｍのクリアランスが設けられている。この凸部２２ｘ１と対向する凸部２２ｘ２には、凸部２２ｘ２と半導体素子１１０との間にＣ２：２μｍのクリアランスが設けられている。図中左側の内壁２０ｙに形成されている凸部２２ｙ３と半導体素子１１０との間にはＣ３：１μｍのクリアランスが設けられている。この凸部２２ｙ３と対向する凸部２２ｙ４には、凸部２２ｙ４と半導体素子１１０との間にＣ４：２μｍのクリアランスが設けられている。ここで、凸部の先端と半導体素子１１０との間には、僅かなクリアランスがあり、凸部の先端と半導体素子との間に充填樹脂が充填されていることが、半導体素子の応力緩和の為に望ましい。
【００１５】
第１実施形態の電子部品内蔵配線板１０は、半導体素子１１０を収容するキャビティ２０の内壁２０ｘ、２０ｙに、半導体素子側へ突出し半導体素子を位置規制する凸部２２が設けられているため、キャビティ２０に対する半導体素子の位置精度が高まり、キャビティ内の半導体素子の位置ズレ量が小さくなる。他方、位置決め用の凸部２２が設けられ、半導体素子の大きさに対してキャビティ２０の大きさを小さくする必要が無いため、半導体素子１１０と絶縁性基材３０との熱膨張係数差に起因する応力を緩和するのに十分な量の充填樹脂５０をキャビティ２０内に充填でき、熱膨張係数差応力に起因する電子部品内蔵配線板の反りが生じ難い。ここで、充填樹脂５０の弾性率は２０ＧＰａで、絶縁性基材３０の弾性率は３０ＧＰａで、半導体素子の弾性率は１００ＧＰａである。充填樹脂５０の弾性率を、絶縁性基材３０の弾性率よりも低く、半導体素子の弾性率よりも低くすることで、熱膨張係数差に起因する応力を効率的に緩和することができる。
【００１６】
第１実施形態の電子部品内蔵配線板１０の製造方法が図３〜図６に示される。
（１）絶縁性基材３０ｚとその両面に銅箔３２が積層されている両面銅張積層板３０Ｚが出発材料である。絶縁性基材は第１面Ｆとその第１面と反対側の第２面Ｓを有する。銅箔３２の表面に図示されない黒化処理が施される（図３（Ａ））。
【００１７】
（２）銅箔３２がパターニングされ、絶縁性基材３０ｚの第１面Ｆにアライメントマーク３４が形成される。
【００１８】
（３）アライメントマーク３４を基準に位置合わせされ、レーザが照射される絶縁性基材３０ｚに貫通孔２０が形成される（図３（Ｃ））。図２（Ａ）に平面図を示す。図２（Ａ）中のＸ１−Ｘ１断面が図３（Ｃ）に対応する。図２（Ｃ）が参照され上述されたように、貫通穴（キャビティ）２０は、矩形に形成され、図中Ｘ１−Ｘ１線を挟んで対向する側壁２０ｘ、２０ｘ，及び、Ｘ１−Ｘ１線に沿って対向する側壁２０ｙ、２０ｙとを備え、それぞれ、断面円弧状の凸部２２が１の側壁に対して２個ずつ形成されている。各凸部２２は、対向する側壁側の凸部と対向する位置に配置されている。
【００１９】
図７（Ａ）は、該貫通孔２０が拡大され示される断面図である。第１実施形態では、レーザを垂直よりもやや傾斜して照射することで、第１面Ｆ側から第２面Ｓ側に向かって開口径が小さくなるように僅かに側壁が傾斜している。これにより、電子部品の収容が容易になる。
【００２０】
（４）絶縁性基材３０の第２面Ｓにテープ９４が貼られる。貫通孔２０はテープで塞がれる（図３（Ｄ））。テープ９４の例としてＰＥＴフィルムが挙げられる。
【００２１】
（５）貫通孔２０により露出するテープ９４上に半導体素子１１０が、アライメントマーク３４で位置決めされて置かれる（図３（Ｅ））。図２（Ｂ）に平面図を示す。図２（Ｂ）中のＸ２−Ｘ２断面が図３（Ｅ）に対応する。第１実施形態では、半導体素子１１０を収容するキャビティ２０の内壁２０ｘ、２０ｙに、半導体素子側へ突出し半導体素子を位置規制する凸部２２が設けられている。該凸部２２の先端は半導体素子１１０と接するか、数１０μｍ程度の僅かなクリアランスを介して半導体素子１１０を位置決めする。貫通孔２０に対する半導体素子の位置精度が高まり、貫通孔２０内の半導体素子の位置ズレ量が小さくなる。
【００２２】
（６）絶縁性基材３０の第１面Ｆ上にＢ−ステージのプリプレグと銅箔４８とが積層される。加熱プレスによりプリプレグから樹脂が開口内にしみ出て、貫通孔２０が充填樹脂（樹脂充填剤）５０で充填され、同時に絶縁層５０Ａが形成される（図３（Ｆ））。貫通孔２０の内壁と半導体素子間の隙間が充填樹脂で満たされる。半導体素子が絶縁性基材に固定される。プリプレグの代わりに層間絶縁層用樹脂フィルムが積層されてもよい。プリプレグはガラスクロスなどの補強材を有するが層間樹脂絶縁層用樹脂フィルムは補強材を有していない。両者ともガラス粒子などの無機粒子を含むことが好ましい。充填樹脂はシリカなどの無機粒子を含んでいる。
【００２３】
（７）テープ剥離後、プラズマ処理により半導体素子１１０の電極１１２上の残滓が除去される（図４（Ａ））。
【００２４】
（８）絶縁性基材３０の第２面Ｓ上にＢ−ステージのプリプレグと銅箔４８とが積層される。絶縁性基材の第１面と第２面上のプリプレグが硬化される。絶縁性基材の第１面と第２面上に絶縁層（層間樹脂絶縁層）５０Ａ、５０Ｂが形成される（図４（Ｂ））。
【００２５】
（９）第２面側からＣＯ2ガスレーザにて絶縁層５０Ｂに半導体素子１１０の電極１１２に至る接続ビア導体用の開口５１Ｂが形成される（図４（Ｃ））。
【００２６】
（１０）ＣＯ2レーザ又はドリルにより、絶縁層５０Ａ、絶縁性基材３０、絶縁層５０Ｂを貫通するスルーホール用の貫通孔３１が形成される（図４（Ｄ））。
【００２７】
（１１）無電解めっき処理により、ビア導体用の開口の内壁と絶縁層上に無電解めっき膜４２が形成される（図４（Ｅ））。
【００２８】
（１２）無電解めっき膜４２上にめっきレジスト４４が形成される（図５（Ａ））。
【００２９】
（１３）次に、電解めっき処理により、めっきレジストから露出する無電解めっき膜上に電解めっき膜４６が形成さ、スルーホール用の貫通孔３１内に電解めっき膜が充填される（図５（Ｂ））。
【００３０】
（１４）めっきレジスト４４が５％ＮａＯＨで除去される。その後、電解銅めっき膜から露出する無電解めっき膜４２がエッチングにて除去され、無電解めっき膜４２と電解めっき膜４６からなる導体層５８Ａ、５８Ｂ、ビア導体６０Ｂ、スルーホール導体３６が形成される（図５（Ｃ））。
【００３１】
（１５）絶縁層５０Ａ、絶縁層５０Ｂ上に開口７１を有するソルダーレジスト層７０が形成される（図５（Ｄ））。開口７１は導体層５８Ａ、５８Ｂを露出する。その部分はパッドとして機能する。
【００３２】
（１６）開口７１内のパッド上にニッケル層７２とニッケル層７２上の金層７４で形成される金属膜が形成される（図６（Ａ））。ニッケル−金層以外にニッケル−パラジウム−金層からなる金属膜が挙げられる。図１に示される電子部品内蔵配線板では、ビア導体６０Ｂを第２のビルドアップ層のみ有する。
【００３３】
（１７）この後、第１のビルドアップ層のパッドに半田バンプ７６Ｕが形成され、第２のビルドアップ層のパッドに半田バンプ７６Ｄが形成される。半田バンプを有する電子部品内蔵配線板１０が完成する（図１）。
【００３４】
半田バンプ７６Ｕを介してＩＣチップが電子部品内蔵配線板１０へ実装される（図示せず）。その後、半田バンプ７６Ｄを介して電子部品内蔵配線板がマザーボードに搭載される（図示せず）。
【００３５】
[第１実施形態の第１改変例]
図７（Ｂ）は、第１実施形態の第１改変例に係る電子部品内蔵配線板の絶縁性基材３０ｚに形成された貫通孔２０を示す。第１面Ｆ側から中央に向かって開口径が小さくなるように僅かに側壁が傾斜し、同様に、第２面Ｓ側から中央に向かって開口径が小さくなるように僅かに側壁が傾斜している。第１実施形態の改変例の形状は、第１面及び第２面側からそれぞれレーザ照射することで形成できるため、絶縁性基材３０ｚの厚みが厚い場合に形成し易い利点がある。
【００３６】
[第１実施形態の第２改変例]
図９は、第１実施形態の第２改変例に係る電子部品内蔵配線板の製造方法を示している。図３（Ａ）〜図３（Ｄ）を参照して上述された第１実施形態と同様に、貫通孔２０により露出するテープ９４上に半導体素子１１０が置かれ（図９（Ａ））、貫通孔２０と半導体素子１１０との間に充填樹脂５０αが充填される。ここで、充填樹脂５０αは、絶縁層を構成する樹脂と同様な樹脂が用いられ、含有される無機粒子の量を調整することで、該充填樹脂５０αの熱膨張率が、半導体素子１１０の熱膨張率と、絶縁性基材３０ｚの熱膨張率との中間値に設定されている。該充填樹脂５０αが半硬化された後、テープ９４が剥離される（図９（Ｃ））。その後、プリプレグ、銅箔４８が積層され、絶縁層５０Ａが形成される（図９（Ｃ））。以降の工程は、第１実施形態と同様である。第１実施形態の第２改変例では、充填樹脂５０αにより効率的に、半導体素子１１０と絶縁性基材３０ｚとの熱膨張率差に起因する応力を緩和することができる。
【００３７】
[第２実施形態]
図１０は、第２実施形態の電子部品内蔵配線板の断面図を示す。
電子部品内蔵配線板１０は絶縁性基材３０を備え、絶縁性基材３０に設けられた貫通孔２０に半導体素子１１０が収容されている。
【００３８】
絶縁性基材３０の第１面Ｆと半導体素子１１０上とには、第１のビルドアップ層が形成されている。第１のビルドアップ層は、絶縁性基材３０の第１面Ｆと半導体素子１１０とを覆うように形成されている絶縁層５０Ａと、その絶縁層５０Ａ上の導体層５８Ａとを備える。更に、絶縁層５０Ａ及び導体層５８Ａ上に絶縁層５０Ｃが形成され、絶縁層５０Ｃ上に導体層５８Ｃが形成されている。導体層５８Ａと導体層５８Ｃとは、絶縁層５０Ｃに形成されたビア導体６０Ｃを介して接続されている。
【００３９】
絶縁性基材３０の第２面Ｓと半導体素子１１０上に第２のビルドアップ層が形成されている。第２のビルドアップ層は、絶縁性基材３０の第２面Ｓと半導体素子上に形成されている絶縁層５０Ｂと、その絶縁層５０Ｂ上の導体層５８Ｂとを備える。更に、絶縁層５０Ｂ及び導体層５８Ｂ上に絶縁層５０Ｄが形成され、絶縁層５０Ｄ上に導体層５８Ｄが形成されている。導体層５８Ｂと導体層５８Ｄとは、絶縁層５０Ｄに形成されたビア導体６０Ｄを介して接続されている。
【００４０】
絶縁性基材３０と、絶縁層５０Ａ、絶縁層５０Ｂを貫通する貫通孔３１が形成され、この貫通孔３１にめっき膜が充填されてなるスルーホール導体３６が形成されている。スルーホール導体の第１面側端部は、絶縁層５０Ａ上の導体層５８Ａと接続されている。スルーホール導体の第２面側端部は、絶縁層５０Ｂ上の導体層５８Ｂと接続されている。絶縁層５０Ｂには、半導体素子１１０の接続端子１１２と接続するためのビア導体６０Ｂが形成され、ビア導体６０Ｂの第２面側端部は、絶縁層５０Ｂ上の導体層５８Ｂと接続されている。
【００４１】
第２実施形態の電子部品内蔵配線板においても、図２が参照され上述された第１実施形態と同様に、貫通孔２０に凸部２２が設けられ、貫通孔２０内の半導体素子１１０の位置ズレ量を小さくしながら、反りの生じ難い電子部品内蔵配線板が実現されている。
【００４２】
図１１（Ａ）に、貫通孔２０内に形成される凸部２２の大きさが示される。
凸部２２の高さｈ１（側壁から半導体素子までの距離）は、５μｍ〜４０μｍであることが好適である。
【００４３】
図１４は、８mm角の半導体素子のサイズを用いて基板の反り量を実測した結果を示す。図で縦軸が基板の反り量（単位：ミクロン）を示し、横軸はキャビティ隙間実測値とは電子部品とキャビティとの間の隙間（単位：ミクロン）を示す。図中で、所定数（１０個）の平均値が菱形で、最大値が四角で、最小値が△で表される。反り量の最大許容値は８０μｍなので、電子部品とキャビティとの間の隙間は１２μｍ以上あることが望ましい。
電子部品とキャビティの側壁との間の隙間を２０μｍ以上確保できれば反りの問題は生じ難い。ここで、位置精度の都合上電子部品との隙間が１５μｍしか確保できない場合、電子部品とキャビティの側壁との隙間を２０μｍとして高さ５μｍの凸部を形成することで、電子部品と凸部先端との隙間を１５μｍにし、位置精度を落とさず、反り量を抑えることができる。なお、電子部品とキャビティとの間の隙間が４０μｍを越えると、凸部を設けてもキャビティに対する位置精度が低下するため、４０μｍ以下であることが望ましい。凸部２２の幅ｕ１は、強度を確保するために高さｈ１と同程度以上、２倍程度が望ましい。
【００４４】
図１１（Ｂ）中に、半導体素子１１０の外形形状に対する貫通孔２０の大きさが示される。半導体素子１１０の外形Ｄｙ×Ｄｘに対して、８０μｍ程度大きいことが好ましい。即ち、貫通孔２０の外形Ｄｘ（＝Ｗｘ＋８０μｍ）×Ｄｙ（＝Ｗｙ＋８０μｍ）であることが好ましい。凸部２２の形成位置は、半導体素子１１０の４隅に近い方が位置決め精度が高まるため好ましい。Ｙ軸方向に、半導体素子１１０の幅Ｄｙに対して、半導体素子の角から内側にＤｙ／３まで進んだ範囲内に凸部２２の先端が存在することが好適である。
【００４５】
更に、図１１（Ａ）中に示される対向するキャビティの幅をＷｘ、Ｗｙ、半導体素子の幅をＤｘ、Ｄｙ、凸部の突出量をｈ１とした際に、
（Ｗｘ−Ｄｘ）／２≦５ｈ１、
（Ｗｙ−Ｄｙ）／２≦５ｈ１であることが好ましい。位置決め精度と、反り防止とが両立する。
【００４６】
凸部の数は、図１１（Ａ）に示すように、側壁２０ｘ、２０ｘ，及び、対向する側壁２０ｙ、２０ｙで、凸部２２が１の側壁に対して２個ずつ配置することができる。この場合、各凸部２２は、半導体素子を挟んで対向する位置に形成される。
【００４７】
図１１（Ｂ）に示すように、側壁２０ｘ、２０ｘ，側壁２０ｙ、２０ｙにそれぞれ、凸部２２が１個配置することができる。この場合、凸部２２は、半導体素子の対向する角部を挟む位置に形成される。
【００４８】
凸部の形状は、図１２（Ａ）に示される半円型の他、図１２（Ｂ）に示される矩形形状、図１２（Ｃ）に示される三角形状、図１２（Ｄ）に示される台形形状を採用することができる。
【００４９】
凸部２２は、更に、図１３に示すように、半導体素子１１０の角部を保持するＬ字部２２Ｌを備える形状で、貫通孔２０の角部に一対配置されても良い。
【産業上の利用可能性】
【００５０】
上述した実施形態では、電子部品内蔵配線板に内蔵する電子部品として、能動素子である半導体素子を例示したが、電子部品としては、チップコンデンサ、インダクタ、抵抗等の受動素子が内蔵される場合にも、本発明の構成は好適に適用可能である。
【符号の説明】
【００５１】
１０  電子部品内蔵配線板
２０  貫通孔
２２  凸部
３０  絶縁性基材
５０Ａ、５０Ｂ  絶縁層
５８Ａ、５８Ｂ  導体層
６０Ｂ  ビア導体
１１０  半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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