(57)【要約】【課題】ＬＣ発振器の出力信号の波形歪みの発生を抑制する。【解決手段】ＬＣ発振器を、発振回路のインダクタ素子と帰還用増幅回路のインダクタ素子とを相互インダクタンスでインダクタ結合する回路構成とし、発振回路から帰還用増幅回路に入力する信号電圧を低下させることによって、帰還用増幅回路の差動構成による波形歪みを低減する。更に容量結合を利用する構成により発振回路と帰還用増幅回路のバイアス電圧を互いに独立に設定でき、帰還用増幅器としてその出力の電圧範囲を大きく取れるシングルエンド型回路、素子ばらつきや温度変動などに強い差動型回路のいずれも使用することができる。また、発振回路をコルピッツ発振回路とすることによって、発振回路の出力電圧の中心値を電源電圧とすることができ、発振出力を大として大きなＱ値を実現することができる。【選択図】図１
2014146984.tif 000002
【特許請求の範囲】
【請求項１】
第１のインダクタ素子と第１の容量素子と第２の容量素子によりループを構成する共振回路、および前記共振回路の共振周波数を増幅する第１の増幅器を含むコルピッツ発振回路と、
前記コルピッツ発振回路の第１のインダクタ素子と相互インダクタンスで結合する第２のインダクタ素子、および前記コルピッツ発振回路の出力を電流に変換して増幅する第２の増幅器を含み、前記相互インダクタンスを介して前記コルピッツ発振回路に電圧を帰還する帰還用増幅回路とを備え、
前記コルピッツ発振回路の発振中心電圧は電源電圧であり、
前記帰還用増幅回路の第２の増幅器への入力は、前記コルピッツ発振回路の第２の容量素子の端子間電圧あるいは端子間電圧を分割した信号電圧であることを特徴とする、ＬＣ発振器。
【請求項２】
コルピッツ発振回路と帰還用増幅回路とから成るＬＣ発振器であり、
前記コルピッツ発振回路は、
信号電圧が加わる入力端子、信号電圧に比例する同相の電流を出力する出力端子と、入出力に共通する共通端子を備える第１の増幅器の小信号等価回路において、
前記第１の増幅器の出力端子に第１のインダクタ素子および第１の容量素子を接続し、前記第１の容量素子の他端を前記共通端子に接続し、前記第１のインダクタ素子の他端に第２の容量素子を接続し、
前記第２の容量素子の他端を前記第１の増幅器の前記共通端子に接続し、
前記第１のインダクタ素子の他端と第２の容量素子との接続点を前記第１の増幅器の入力端子に接続し、
前記第１のインダクタ素子の他端と第２の容量素子との接続点を基準電圧点とし、
前記帰還用増幅回路は、
前記コルピッツ発振回路の前記第１のインダクタ素子の両端の電圧と同相あるいは逆相の信号電圧を入力する入力端子と、前記信号電圧に比例し当該信号電圧と同相あるいは逆相の電流を出力する出力端子を備える第２の増幅器の小信号等価回路において、
前記第２の増幅器の出力端子に第２のインダクタンス素子を接続し、
前記第２のインダクタ素子は前記第１のインダクタ素子と相互インダクタンスで結合し、
前記第２のインダクタ素子の他端を前記第１のインダクタ素子の他端と前記第２の容量素子との接続点である前記基準電圧点に接続し、
前記コルピッツ発振回路は、前記第２の容量素子の端子間電圧あるいは端子間電圧を分割した信号電圧を、前記帰還用増幅回路の入力端子に入力して成ることを特徴とするＬＣ発振器。
【請求項３】
前記帰還用増幅回路は１つの第２の増幅器を有し、
小信号等価回路において
第２の増幅器は、前記コルピッツ発振回路の前記第１のインダクタ素子の両端の電圧と同相あるいは逆相の信号電圧を入力する入力端子と、前記信号電圧に比例し当該信号電圧と同相あるいは逆相の電流を出力する出力端子と、入出力に共通する共通端子を備え、
前記共通端子を前記第１のインダクタ素子の他端と前記第２の容量素子との接続点である基準電圧点に接続してシングルエンド回路を構成することを特徴とする、請求項１又は２に記載のＬＣ発振器。
【請求項４】
前記帰還用増幅回路は２つの第２の増幅器を有し、
小信号等価回路において
一方の第２の増幅器は、前記コルピッツ発振回路の前記第１のインダクタ素子の両端の電圧と同相あるいは逆相の信号電圧を入力する入力端子と、差動出力を出力する第１の出力端子と、入出力に共通する共通端子とを備え、
他方の第２の増幅器は、前記バイアスが印加される入力端子と、差動出力を出力する第２の出力端子と、入出力に共通する共通端子とを備え、
前記両共通端子を接続して差動増幅回路を構成し、
前記第１の出力端子と前記第２の出力端子は、前記２つの入力端子に入力される信号電圧差に比例し、当該信号電圧差と同相あるいは逆相の電流を出力することを特徴とする、請求項１又は２に記載のＬＣ発振器。
【請求項５】
２つの前記コルピッツ発振回路を備え、当該２つのコルピッツ発振回路を差動動作させるＬＣ発振器であり、
前記２つのコルピッツ発振回路の内、第１のコルピッツ発振回路が備える第１の増幅器をオン・オフ制御する第１の制御手段、および第２のコルピッツ発振回路が備える第１の増幅器をオン・オフ制御する第２の制御手段とを備え、
前記第１の制御手段は、前記第２のコルピッツ発振回路における、第１の容量素子の他端と第１の増幅器の入出力に共通の共通端子と第２の容量素子との３つが接続する接続点の信号電圧によって、前記第１のコルピッツ発振回路の第１の増幅器をオン・オフ制御し、
前記第２の制御手段は、前記第１のコルピッツ発振回路における、第１の容量素子の他端と第１の増幅器の入出力に共通の共通端子と第２の容量素子との３つが接続する接続点の信号電圧によって、前記第２のコルピッツ発振回路の第１の増幅器をオン・オフ制御し、
前記第１のコルピッツ発振回路および第２のコルピッツ発振回路の出力を差動信号として出力する差動コルピッツ発振回路を構成することを特徴とする請求項１から４の何れか一つに記載のＬＣ発振器。  
【請求項６】
第１の増幅器の出力端子、入出力に共通の共通端子あるいは前記第２の容量素子を分割した端子に、印加電圧によって発振出力の周波数を可変とする可変容量素子を接続することによって、発振器周波数を電圧で可変とすることを特徴とする、請求項１から５の何れか一つに記載のＬＣ発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＣ発振器に関し、特にコルピッツ発振回路を備えたＬＣ発振器に関する。
【背景技術】
【０００２】
ＬＣ発振器に求められる特性として低位相雑音がある。発振器における発振周波数は、回路内に存在する雑音の影響を受けてランダムに変化する。位相雑音は、発振周波数がその中心周波数の近傍でどのように変化するかをエネルギー分布として捉えたものである。
【０００３】
（位相雑音の定義）
図３６は発振器のスペクトル（周波数分布）を示す図である。図３６（ａ）は、ωoで発振する理想的な正弦波発振器のスペクトルを示し、図３６（ｂ）は実際の発振器のスペクトルを示している。実際の発振器のスペクトルは、発振周波数の両側に周波数成分が広がるスカート特性を持つ。このとき位相雑音はωoの発振周波数からΔωだけ周波数がオフセットした点における単位帯域内の雑音電力と搬送波の電力の比によって、以下の式（１）で定義される。
位相雑音＝（単位帯域内の雑音電力）／（搬送波の電力）       ・・・（１）
【０００４】
（位相雑音抑制の必要性）
図３７は、一般のＲＦ送受信機によく用いられているヘテロダイン受信器のブロック図である。ヘテロダイン方式はアンテナからの高周波信号と局部発振器(Local Oscillator: ＬＯ)からの信号をミキサー(Mixer)で乗算することによって高周波信号(ＲＦ)を扱いやすい中間周波数(ＩＦ)へ変換した後、後段の回路へ送る方式である。
【０００５】
ヘテロダイン方式のＲＦ受信機に対して、信号強度が微弱な所望信号と、この所望信号に隣接した周波数の妨害波が同時に入力した場合、局部発振器のスペクトラムが理想的であれば、所望信号と妨害波はそれぞれ異なる中間周波数へ変換されるため、変換後の信号をバンドパスフィルタに通すことによって所望信号のみを取り出すことができる。
【０００６】
図３８（ａ），（ｂ）は、局部発振器のスペクトラムが理想的な場合の周波数特性を示し、図３８（ａ）は周波数変換前の局部発振器ＬＯの周波数ωoと、所望信号の周波数ωsと、妨害波の周波数ωdの関係を示し、図３８（ｂ）は周波数変換後の所望信号の周波数（ωs−ωo）と、妨害波の周波数（ωd−ωo）、およびフィルタ特性の関係を示している。
【０００７】
しかし、局部発振器ＬＯのスペクトラムが位相雑音によりスカート特性を持つ場合には、周波数変換された中間周波数信号もそれぞれ位相雑音特性を持つことになる。このため妨害波の位相雑音と所望信号が干渉して正しく受信できない。
【０００８】
図３８（ｃ），（ｄ）は、局部発振器のスペクトラムが位相雑音によって広がりを有する周波数特性を示し、図３８（ｃ）は、周波数変換前の局部発振器ＬＯの周波数ωoと、所望信号の周波数ωsと、妨害波の周波数ωdの関係を示し、図３８（ｄ）は周波数変換後の所望信号の周波数（ωs−ωo）と、妨害波の周波数（ωd−ωo）、およびフィルタ特性の関係を示している。所望信号の周波数帯域と妨害波の周波数帯域が重なるため、フィルタによって所望信号の周波数帯域を選出しても、妨害波の信号成分の一部が残留する。
【０００９】
上記から、高感度のＲＦ受信器を実現するためには、局部発振器の位相雑音を小さくすることが重要である。
【００１０】
（位相雑音抑制の方法）
ＬＣ発振器を用いた電圧制御発振器（ＬＣ−ＶＣＯ）において位相雑音を小さくするためには、共振回路のＱ値を大きくすることが有効である。共振回路のＱ値はインダクタのＱ値と固定容量値のキャパシタおよびバラクタ（可変容量ダイオード）のＱ値に依存しているが、オンチップＶＣＯにおいては固定容量値のキャパシタおよびバラクタのＱ値は充分高いので、共振回路のＱ値は主にインダクタによって決まる。
【００１１】
インダクタのＱ値は、
Ｑ＝ω・Ｌ／Ｒ                                          ・・・（２）
で与えられる。ただしＬはインダクタ（インダクションコイル）のインダクタンス[Ｈ]であり、Ｒはインダクタの直列抵抗[Ω]、ωは角周波数[rad/s]である。式（２）から、周波数が一定の場合、インダクタのＱ値を大きくするには直列抵抗Ｒを小さくすれば良いということが分かる。
【００１２】
オンチップＶＣＯに用いられるスパイラルインダクタは、通常アルミなどの配線層に作られるため一般に直列抵抗Ｒが大きくＱ値は低い。
【００１３】
図３９は、位相雑音の直列抵抗による変化例を示している。図３９は、図１５に示すコルピッツ発振器においてインダクタの寄生直列抵抗Ｒ１をＲ１＝１Ω，３Ω，５Ωとした場合について発振器の位相雑音を回路シミュレータ(SPECTRE)によりシミュレーションした結果を示しており、コルピッツ発振器においてもインダクタの直列抵抗を下げＱ値を上げることが位相雑音の低減に寄与することが確認される。図３９の横軸は発振周波数からのオフセット周波数を対数目盛で表し、縦軸は位相雑音のレベルをdB値で表している。
【００１４】
（結合インダクタを用いたＱ値の増大）
オンチップインダクタの直列抵抗を小さくする方法として、配線の厚みを増やしたり、配線材料をＡｌからＡｕ等の導電性の高いものに変更する方法が知られている。しかし、これらの方法は標準のＩＣプロセスが使用できないという問題がある。本願発明の発明者は、材料の変更等に代えて回路技術によってＱ値を上げる方法として結合インダクタを用いた技術を提案している（特許文献１）。
【００１５】
図４０は結合インダクタを説明するための図である。図４０において、一次側のインダクタＬｐに二次側のインダクタＬｓを相互インダクタンスＭで結合し、一次側のインダクタＬｐに電流Ｉ１が流れている。図４０においてＲｓ、ＲｐはＬｐ、Ｌｓの直列抵抗を表している。
【００１６】
二次側のインダクタＬｓに電流Ｉ１に対して振幅がＡ倍で位相がθ進んだＩ２＝ＡＩ１ｅｊθの電流を流した場合、一次側の電圧Ｖ１は以下の式（３）で表される。
【数１】
2014146984.tif 000003
【００１７】
一次側から見たインピーダンスＺは、
【数２】
2014146984.tif 000004
となる。
【００１８】
式(４)より、θ＝９０度であれば、sinθ＝１、cosθ＝０となり虚部のリアクタンス分はそのままにして、実部の値を元のＲｐから（Ｒｐ−ωＭＡ）に低減することができる。さらに、ωＭＡ＝Ｒｐとなるように電流振幅比Ａを設定すれば、実部が０になり理論上はＱ値を無限大にすることができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特許第４８３６０３０号
【非特許文献】
【００２０】
【非特許文献１】R. Aparicio and A. Hajimiri, “A noise-shifting differential Colpitts VCO,”IEEE J. Solid-State Circuits, vol. 12, no. 12, pp.1728-1736,Dec. 2002.
【発明の概要】
【発明が解決しようとする課題】
【００２１】
特許文献１で示されるＬＣ発振器はクロスカップル発振器である。図４１は帰還用増幅回路を差動回路で構成したクロスカップル発振器の回路例であり、帰還用増幅回路のトランジスタＭ３とＭ４は差動回路を構成している。
【００２２】
ただしクロスカップル型の発振器は、出力信号の波形歪みの点で問題がある。クロスカップル型の発振器の波形歪みの要因として、帰還用増幅回路の差動回路による波形歪みと、発振器の出力電圧の中心値による波形歪みがある。
【００２３】
（Ａ：クロスカップル型の発振器の帰還増幅器の差動回路における波形歪み）
クロスカップル型の発振器では、トランジスタＭ３とＭ４のゲート端子はＬＣ発振器の出力端子に直接接続されているため、帰還により１次側インダクタ素子のＱ値が増大し振幅が増加した場合には、２次側のインダクタ素子Ｌ３とＬ４に流れる電流が歪むおそれがある。
【００２４】
一般に、差動回路に大振幅の信号を入力した場合、いずれか一方のトランジスタがカットオフすることにより電流は半波整流波形となる。図４２は発振器の出力電圧と帰還用増幅回路のインダクタ電流との関係を示している。
【００２５】
図４２（ａ）は、発振器の出力電圧Ｖｏｕｔの振幅が小さい場合に、帰還用増幅回路の２次側インダクタ素子Ｌ３に流れる電流ＩＬ３の波形を示している。出力電圧の振幅が小さい場合には、電流波形は正弦波であり波形歪みは発生しない。図４２（ｂ）は、発振器の出力電圧Ｖｏｕｔの振幅が大きい場合に、帰還用増幅回路の２次側インダクタ素子Ｌ３に流れる電流ＩＬ３の波形を示している。出力電圧の振幅が大きい場合には、電流波形の半周期はクリップし波形歪みが生じる。
【００２６】
このように差動回路では、大振幅の入力を入力すると波形歪みが生じるため、大振幅の出力電圧を入力することができない。クロスカップル型の発振器においては、Ｑ値を増大させるには帰還用増幅回路の２次側インダクタ素子Ｌ３，Ｌ４の電流が共に正弦波の場合に限られるため、Ｑ値を充分に大きくすることが困難である。
【００２７】
（Ｂ：クロスカップル型発振器の出力電圧の中心値による波形歪み）  
クロスカップル型の発振器は、出力電圧の振幅を大きくすると発振器自体に波形歪みが生じるため、波形歪が発生した後にはＱ値を更に大きくすることができないという問題がある。
【００２８】
図４３はクロスカップル型発振器の出力電圧とトランジスタＭ１，Ｍ２に流れるドレイン電流ＩＤとの関係を示している。
【００２９】
クロスカップル型の発振器の出力電圧の中心値は図４３に示した電位ＶＡと等しくなる。図４３（ａ）〜図４３（ｃ）は出力振幅が順に大きい場合を示している。出力振幅が小さい場合（図４３（ａ））にはトランジスタＭ１のドレイン電流ＩＤに波形歪みは生じていないが、出力振幅が大きい場合（図４３（ｂ））にはドレイン電流ＩＤに波形歪みが生じる。この波形歪みの発生は、Ｑ値が増大し出力振幅が大きくなると、トランジスタＭ１，Ｍ２は線形領域に入るためドレイン電流が減少して、振幅の増大を妨げようとするためである。さらに振幅が大きくなる（図４３（ｃ））と、トランジスタのドレイン電圧が負となり、トランジスタのドレインとソースが逆転する。その結果、電流の向きが一時的に逆転してそれ以上振幅は増加できなくなる。
【００３０】
ドレイン電流の歪みや逆向きのドレイン電流の発生は、出力波形に波形歪を生じさせる。図４４のシミュレーション結果は、ドレイン電流の逆転と出力振幅の波形歪みを示している。図４４のシミュレーション結果から、出力電圧の正弦波の下側半分が歪んでいることが確認できる。
【００３１】
そこで、本発明は上述した課題を解決して、ＬＣ発振器の出力信号の波形歪みの発生を抑制することを目的とする。
【００３２】
より詳細には、発振器の波形歪みの一要因である帰還用増幅回路の差動回路による波形歪みを低減することによって、ＬＣ発振器の出力信号の波形歪みの発生を抑制することを目的とする。
【００３３】
また、発振器の波形歪みの他の要因である発振回路自体の出力電圧の中心値により生じる波形歪みを低減することを更なる目的とし、これによってＬＣ発振器の出力信号の波形歪みの発生を抑制することを目的とする。
【課題を解決するための手段】
【００３４】
本発明のＬＣ発振器は、発振回路のインダクタ素子と帰還用増幅回路のインダクタ素子とを相互インダクタンスでインダクタ結合する回路構成とする。
【００３５】
本願発明のＬＣ発振器は、発振回路から帰還用増幅回路に入力する信号電圧を低下させることによって、帰還用増幅回路の差動回路による波形歪みを低減すると共に、信号電圧の直流成分を取り除いて帰還用増幅回路に入力する。これにより、帰還用増幅回路としてシングルエンド回路あるいは差動回路の何れの回路も使用することができる。また、帰還用増幅回路は信号電圧の直流成分を取り除いているため、入力端子に対して任意のバイアス電圧を印加する構成とすることができる。バイアス電圧を調整することによって、波形歪みの発生を抑制するように信号電圧の増幅度を調節することができる。
【００３６】
また、発振回路をコルピッツ発振回路とし、発振回路の出力電圧の中心値を電源電圧とすることによって、発振回路の出力電圧の中心値により生じる波形歪みを低減する。
【００３７】
したがって、本発明は、発振回路から帰還用増幅回路に入力する信号電圧を低下させる構成、発振回路の出力電圧の中心値を電源電圧とする構成の少なくとも一つの構成、帰還用増幅回路としてシングルエンド回路あるいは差動回路の何れの回路も適用することができ、任意のデバイス電圧を印加することができる構成を備えることによって、ＬＣ発振器の出力信号の波形歪みの発生を抑制する。
【００３８】
（ＬＣ発振器の構成）
本発明のＬＣ発振器は、コルピッツ発振回路と帰還用増幅回路とを備えた構成である。
コルピッツ発振回路は、第１のインダクタ素子と第１の容量素子と第２の容量素子によりループを構成する共振回路、および共振回路の共振周波数を増幅する第１の増幅器を含む構成である。
【００３９】
帰還用増幅回路は、コルピッツ発振回路の第１のインダクタ素子と相互インダクタンスで結合する第２のインダクタ素子、およびコルピッツ発振回路の出力を増幅する第２の増幅器を含む構成であり、相互インダクタンスを介してコルピッツ発振回路に電圧を帰還する。
【００４０】
本発明のＬＣ発振器において、コルピッツ発振回路の発振中心電圧は電源電圧であり、帰還用増幅回路は任意のバイアス電圧に信号を重畳して入力しグランドあるいは電源電圧を信号の基準とするシングルエンド回路あるいは任意のバイアス電圧に信号を重畳して入力する差動回路である。
【００４１】
さらに、帰還用増幅回路の第２の増幅器への入力を、コルピッツ発振回路の第２の容量素子の端子間電圧あるいは端子間電圧を分割した信号電圧とすることによって、コルピッツ発振回路から帰還用増幅回路に入力する信号電圧の振幅を小さくし、これによってＱ値が大きい場合であっても歪みが生じることを抑制することができる。
【００４２】
この際、コルピッツ発振回路の第２の容量素子の端子間電圧を容量で分割して信号電圧とした場合には、信号電圧に含まれる直流分が取り除かれるため、帰還用増幅回路の第２の増幅器の入力端子電圧を任意の直流電圧に設定することができる。したがって帰還用増幅回路をシングルエンド回路とするか差動回路とするか、ＮＭＯＳを使う回路とするかＰＭＯＳを使う回路とするかの回路選択において、それぞれの回路を適用した場合の制約条件や特性への影響は異なるものの回路選択を任意に行うことができ、回路構成の自由度を大幅に向上させることができる。
【００４３】
本発明のＬＣ発振器の詳細構成について図１を用いて説明する。
図１において、本発明のＬＣ発振器１は、コルピッツ発振回路１０と帰還用増幅回路２０とから成るＬＣ発振器において、コルピッツ発振回路１０は、第１の増幅器１１と、バイアス電圧Ｖｂｉａｓ１の直流電圧が印加される入力端子１５と、第１のインダクタ素子１２と、第１の容量素子１３と、第２の容量素子１４と、電流源あるいは抵抗で構成される第１の電流供給手段１８と、第１の増幅器１１の出力である出力端子１６と、発振出力を外部に取り出す場合に使用する発振出力端子１９とを備える。
【００４４】
他方、帰還用増幅回路２０は、第２の増幅器２１と、第２のインダクタ素子２２と、バイアス素子２３と、バイアス電圧Ｖｂｉａｓ２の直流電圧がかかったバイアス端子２４とを備える。
【００４５】
コルピッツ発振回路１０において、第１の増幅器１１は、信号電圧にバイアス電圧Ｖｂｉａｓ１の直流電圧を重畳して加わる入力端子１５、信号電圧に比例する同相の電流を出力する出力端子１６、および入出力に共通する共通端子１７を備える。
【００４６】
小信号等価回路（図１５（ｂ）に記載する小信号等価回路）において、第１の増幅器１１は、出力端子１６に第１のインダクタ素子１２および第１の容量素子１３を接続し、第１の容量素子１３の他端を共通端子１７に接続し、第１のインダクタ素子１２の他端に第２の容量素子１４を接続し、第２の容量素子１４の他端を第１の増幅器１１の共通端子１７に接続し、第１のインダクタ素子１２の他端と第２の容量素子１４との接続点を基準電圧点に接続し、更に共通端子１７に電流供給手段１８を接続して成る。なお、図１では、第１のインダクタ素子１２の電源（Ｖｃｃ）側端子と第２の容量素子１４の接地端子および入力端子１５とは、小信号等価回路において基準電圧点に接続される。
【００４７】
帰還用増幅回路２０において、第２の増幅器２１は、コルピッツ発振回路１０の信号電圧を入力する入力端子２５と、入出力に共通する共通端子２７を備え、信号電圧に比例しこの信号電圧と同相の電流を第２のインダクタ素子２２に供給する。
【００４８】
帰還用増幅回路２０では共通端子２７を基準電圧点とし、第２のインダクタ素子２２は第１のインダクタ素子１２と相互インダクタンスで結合し、第２のインダクタ素子２２の電源（Ｖｃｃ）側端子と第１のインダクタ素子１２の他端の電源（Ｖｃｃ）側端子と第２の容量素子１４の接地端子とを電源Ｖｃｃおよびグランドの基準電圧点に接続して回路を構成する。なお、交流信号に対しては、Ｖｃｃおよびグラウンドは両者共接地点と等価であり、共通の基準電圧点となる。
【００４９】
また、コルピッツ発振回路１０の第２の容量素子１４の端子間電圧あるいは端子間電圧を分割した信号電圧を、帰還用増幅回路２０の入力端子２５に入力する。図１では、第２の容量素子１４を直列接続した２つの容量素子で構成し、この２つの容量素子の接続点を発振出力端子１９とし、第２の容量素子１４の端子間電圧を分割した信号電圧を帰還用増幅回路２０の入力端子２５に入力する例を示している。この構成例では、第２の増幅器２１のバイアスとして、バイアス電圧Ｖｂｉａｓ２の直流電圧が印加されたバイアス端子２４と入力端子２５との間にバイアス素子２３を接続することで電圧を与える。
【００５０】
（Ａ：従来のクロスカップル型発振器の差動回路における波形歪みとその低減）
A-1：コルピッツ型発振回路の適用による波形歪みの低減
図２は帰還用増幅回路をシングルエンド回路で構成したＬＣ発振器の一例であり、コルピッツ発振回路の第２の容量素子の端子間電圧あるいは端子間電圧を分割した電圧を、帰還用増幅回路の第２の増幅器（Ｍ２）の入力端子に入力している。なお、帰還用増幅回路の第２の増幅器（Ｍ２）の入力端子の電圧は、バイアス電圧Ｖｂｉａｓ２から別途設けたバイアス用インダクタＬgを介して電圧を印加することで設定する。
【００５１】
図３は帰還用増幅回路を差動回路で構成したＬＣ発振器の一例であり、コルピッツ発振回路の第２の容量素子の端子間電圧あるいは端子間電圧を分割した電圧を、帰還用増幅回路の第２の増幅器の入力端子に入力している。なお、帰還用増幅回路の差動回路の入力端子に対して、入力信号に別途のバイアス用インダクタＬgを介して電圧を印加する。
【００５２】
図４は従来のクロスカップル型発振器の電圧変化と、本発明において帰還用増幅回路をシングルエンド回路で構成したＬＣ発振器の電圧変化を比較するための図である。
【００５３】
図４（ａ）は従来のクロスカップル型発振器におけるクロスカップルトランジスタのドレイン端子における信号電圧の変化を示している。この場合、信号電圧の中心値はクロスカップルトランジスタのゲート・ソース間電圧差と同一となるため（図中のＶＡ）、一般には電源電圧Ｖｃｃの１/２〜１/３で低い電圧である。信号電圧が低い方に変化した場合、クロスカップルトランジスタのドレイン端子の電圧は下がるので、トランジスタは線形領域に入り波形は歪む。更に信号電圧が大となるとトランジスタのドレイン端子とソース端子が逆転する逆トランジスタ現象が起こるため、信号電圧波形も図４（ａ）に示すように下部が極端に歪んだ波形となる。
【００５４】
図４（ｂ）は本発明の発振器の信号電圧を示している。コルピッツ発振回路ではＶｃｃを中心電圧とする発振信号が得られるため、図４（ａ）のクロスカップル型と比較して大きな発振信号電圧を扱うことができ、大きなＱ値によって発振信号電圧の振幅が広がった場合であっても歪みの発生を抑制することができる。
【００５５】
図５は本発明のコルピッツ発振回路の出力発振信号波形および帰還用増幅回路の２次側インダクタ素子Ｌ２に流れる電流波形の一例を示したものである。コルピッツ発振器においては、Ｑ値の増大により出力振幅が大きくなった場合でも２次側インダクタ素子Ｌ２の電流は歪みを生じることなく正弦波のままとすることができる。図５に示す出力電圧Ｖｏｕｔは、クロスカップル型の発振器と同程度の出力振幅となっているが、２次側インダクタ素子Ｌ２の電流は歪みを生じていない。これにより、歪みの発生により制限されていたＱ値をより増大させることができ、出力に歪みを生じない条件においてクロスカップル型発振器に比してより高いＱ値を得ることができる。
【００５６】
A-2：帰還用増幅回路への信号電圧を低下させることによる波形歪みの低減
図６は、帰還用増幅回路に入力する信号電圧を低下させることによる波形歪みの低減を説明するための図である。
【００５７】
図６（ａ），（ｂ）は、コルピッツ発振回路の出力端電圧を帰還用増幅回路に入力した場合の出力端電圧と帰還用増幅回路のインダクタンス電流を示している。また、図６（ｃ），（ｄ）は、コルピッツ発振回路の出力端電圧に代えて、第２の容量素子の端子間電圧又は端子間電圧を分割した分割電圧を帰還用増幅回路に入力した場合の出力端電圧と帰還用増幅回路のインダクタンス電流を示している。
【００５８】
図６（ａ）に示す出力端電圧の振幅が大きいため、図６（ｂ）に示すインダクタンス電流はグランド部分と交差し、グランド部分で歪みが生じる。
【００５９】
これに対して、図６（ｃ）において、第２の容量素子の端子間電圧（細線で示す）はＶｓ１を中心電圧とするのに対して、第２の容量素子の端子間電圧の分割電圧（太線で示す）は任意に設定できるためＶｓ１よりも高いＶｓ２を中心電圧とすることができる。さらに第２の容量素子の端子間電圧の分割電圧は、第２の容量素子の端子間電圧よりも小さいため図６（ｃ）の太線のようになる。
【００６０】
第２の容量素子の端子間電圧又は端子間電圧を分割した分割電圧は、中心電圧Ｖｓ２が端子間電圧の中心電圧Ｖｓ１よりも高く、小振幅であるため、図６（ｄ）に示すように、第２の容量素子の端子間電圧を分割した分割電圧によるインダクタンス電流は、グランド部分から離れる。これにより、トランジスタがカットオフすることなく、歪みの発生を抑制することができる。
【００６１】
（Ｂ：発振回路の出力電圧の中心値を電源電圧とすることによる波形歪みの低減）
図２，図３に示したコルピッツ発振器は電源電圧を中心として発振する。コルピッツ発振回路による発振出力の中心は電源電圧であり、クロスカップル型と比較すると出力の正弦波の中心が高い電圧にシフトした状態にある。これによって、共振回路を駆動するトランジスタが線形領域に入るまでに余裕が生じる。
【００６２】
図７（ａ），（ｂ）はクロスカップル型発振回路とコルピッツ型発振回路の増幅器のドレイン電流ＩＤの相違を示している。図８はコルピッツ発振器の出力電圧波形Ｖｏｕｔと第１の増幅器のドレイン電流ＩＤのシミュレーション結果を示している。
【００６３】
図７（ａ）においては、出力電圧の中心電圧レベルＶＡが低い場合には、第１の増幅器の増幅動作は主に線形領域で行われるため、第１の増幅器のドレイン電流ＩＤに歪みが生じ、出力振幅の歪みの要因となる。これに対して、図７（ｂ）において、出力電圧の中心電圧レベルＶｃｃが高い場合には、第１の増幅器の増幅動作は線形領域で行われないため、第１の増幅器のドレイン電流ＩＤに歪みは生じず、出力振幅に歪みは生じない。図８のコルピッツ発振器の場合には、図４４で示したクロスカップル型と同程度の振幅にもかかわらず正弦波電流波形の先端部は歪んでいないことが確認される。
【００６４】
（帰還用増幅回路の各種構成例）
A-2項の「帰還用増幅回路への信号電圧を低下させることによる波形歪みの低減」で述べた様に、帰還用増幅回路へ入力される信号電圧はコルピッツ発振器の出力信号電圧を容量で分割して与えることによって、帰還用増幅器に入力する入力信号の振幅は小さく抑えられるのみならず、直流電圧を取り除いた状態で与えられる。
【００６５】
帰還用増幅回路の構成は、帰還用増幅器に入力する入力信号から直流電圧を取り除くことによって、バイアス電圧を任意に設定することができ、従来使用されるクロスカップル型のように差動回路に限定されることなくシングルエンド回路の使用が可能となり、また、ＮＭＯＳ構成あるいはＰＭＯＳ構成で帰還用増幅回路を構成することができる等、回路構成の自由度を高めることができる。
【００６６】
したがって、図２，３に示した帰還用増幅回路に限らず他の回路構成とすることができる。以下、図２，３に示した構成例の他の帰還用増幅回路の構成例を図９〜図１４に示している。
【００６７】
図９に示す構成例は、図３に示す構成例の差動構成と同様の構成であり、２次側インダクタ素子Ｌ２の接続位置と極性が反転するものである。差動構成の回路では、２つの増幅器Ｍ２、Ｍ３の出力端の位相は互いに１８０°異なるため、１次側インダクタ素子Ｌ１とのカップリング状態に応じて２次側インダクタ素子Ｌ２の接続位置と極性を、２次側インダクタ素子Ｌ２の電流の位相が１次側インダクタ素子Ｌ１の電流の位相に比して常に９０度進むように設定する。
【００６８】
差動構成では、コルピッツ発振器に加えて電流源Ｉ２を構成する１つのトランジスタ、帰還用増幅回路に２つのトランジスタの計３つのトランジスタを用意する必要がある。また、差動構成では、帰還用のインダクタの両端電圧の変化範囲がシングルエンド回路の場合と比べると限られるという欠点を有するが、増幅度gｍなどの特性が温度変化やばらつきの影響を受けにくいという差動構成特有の利点を有している。
【００６９】
図１０に示す構成例は、帰還用増幅回路をＰＭＯＳトランジスタで構成した例であり、図１１はＰＭＯＳトランジスタを使用する差動構成の帰還用増幅回路の構成例であり、さらに、図１２は、図１１の構成例において、２次側インダクタ素子Ｌ２の接続と極性を変えて構成した例を示している。
【００７０】
また図１３はコルピッツ発振器を差動形式にした場合に利用出来るＮＭＯＳトランジスタを使用する完全差動型帰還増幅回路の例を示し、図１４はコルピッツ発振器を差動形式にした場合に利用出来るＰＭＯＳトランジスタを使用する完全差動型帰還増幅回路の例を示している。
【００７１】
（ＬＣ発振器の差動構成）
本発明のＬＣ発振器は、発振器部分の構成を電源ノイズなどの影響を受けにくい差動構成とすることができる。
【００７２】
差動構成のＬＣ発振器は、第１のコルピッツ発振回路と第２のコルピッツ発振回路の２つのコルピッツ発振回路を備え、第１のコルピッツ発振回路および第２のコルピッツ発振回路の出力を差動信号として出力する差動コルピッツ発振回路を構成する。
【００７３】
差動構成において、２つのコルピッツ発振回路の内、第１のコルピッツ発振回路が備える第１の増幅器をオン・オフ制御する第１の制御手段、および第２のコルピッツ発振回路が備える第２の増幅器をオン・オフ制御する第２の制御手段とを備える。
【００７４】
第１の制御手段は、第２のコルピッツ発振回路における、第１の容量素子の他端と第１の増幅器の入出力に共通の共通端子と第２の容量素子とが接続する接続点の信号電圧によって、第１のコルピッツ発振回路の第１の増幅器をオン・オフ制御する。
【００７５】
第２の制御手段は、第１のコルピッツ発振回路における、第１の容量素子の他端と第１の増幅器の入出力に共通の共通端子と第２の容量素子とが接続する接続点の信号電圧によって、第２のコルピッツ発振回路の第１の増幅器をオン・オフ制御する。
【００７６】
（電圧制御発振器（ＶＣＯ））
本発明は、第１の増幅器の出力端子、第１の増幅器の入出力に共通の共通端子あるいは第２の容量素子を分割した点に、発振出力の周波数を印加する電圧で可変とする可変容量素子を接続することによって、発振器周波数を電圧で可変とする電圧制御発振器を構成することができる。
【発明の効果】
【００７７】
本発明によれば、従来の差動構成の帰還用増幅回路において、出力電圧範囲が不十分であることにより生じる波形歪みを低減し、ＬＣ発振器の出力信号の波形歪みの発生を抑制することができる。
【００７８】
また、発振器の波形歪みの他の要因である発振回路の出力電圧の中心値により生じる波形歪みを低減することによって、ＬＣ発振器の出力信号の波形歪みの発生を抑制することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明のＬＣ発振器の構成を説明するための図である。
【図２】帰還用増幅回路をシングルエンド回路で構成した本発明のＬＣ発振器の一例である。
【図３】本発明の帰還用増幅回路を差動回路で構成した本発明のＬＣ発振器の一例である。
【図４】クロスカップル型発振回路の発振出力電圧波形とコルピッツ型発振回路の発振出力電圧波形を比較した図である。
【図５】本発明のコルピッツ発振回路の出力発振信号波形および帰還用増幅回路の２次側インダクタ素子Ｌ２に流れる電流波形の一例を示したものである。
【図６】帰還用増幅回路に入力する信号電圧を低下させることによる波形歪みの低減を説明するための図である。
【図７】出力電圧のレベルの差による第１の増幅器のドレイン電流ＩＤの相違を示す図である。
【図８】コルピッツ発振回路の出力電圧波形および第1の増幅器のドレイン電流波形の一例を示す図である。
【図９】帰還用増幅回路を差動回路で構成した本発明のＬＣ発振器の他の例である。
【図１０】帰還用増幅回路のシングルエンド回路をＰＭＯＳトランジスタで構成した例である。
【図１１】帰還用増幅回路の差動回路をＰＭＯＳトランジスタで構成した例である。
【図１２】帰還用増幅回路の差動回路をＰＭＯＳトランジスタで構成した他の例である。
【図１３】コルピッツ発振器を差動形式としＮＭＯＳトランジスタで構成した完全差動型帰還増幅回路の例である。
【図１４】コルピッツ発振器を差動形式としＰＭＯＳトランジスタで構成した完全差動型帰還増幅回路の例である。
【図１５】コルピッツ発振回路を説明するための図である。
【図１６】コルピッツ発振回路およびコルピッツ発振回路の電流電圧のベクトル位相関係を説明するための図である。
【図１７】シングルエンド型帰還用増幅回路を付加したコルピッツ発振回路および電流電圧のベクトル位相関係を説明するための図である。
【図１８】コルピッツ発振回路に帰還用増幅回路を付加したＬＣ発振器の小信号等価回路の回路図である。
【図１９】従来提案されている差動コルピッツ発振回路の構成例である。
【図２０】本発明の差動コルピッツ発振回路の構成例を示す図である。
【図２１】本発明の差動コルピッツ発振回路のシミュレーションによる電流電圧波形を示す図である。
【図２２】本発明の差動コルピッツ発振回路にシングルエンド型帰還用増幅回路を付加した回路構成を示す図である。
【図２３】トランジスタの使用可能電圧範囲を説明するための図である。
【図２４】従来提案されている差動コルピッツ発振回路を全てトランジスタで構成した回路例を示す図である。
【図２５】本発明による差動コルピッツ発振回路を全てトランジスタで構成した回路例を示す図である。
【図２６】電圧制御発振器の例である。
【図２７】可変容量の容量値と発振周波数の関係を示す図である。
【図２８】オフセット周波数における位相雑音と可変容量の容量値の関係を示す図である。
【図２９】差動構成とした電圧制御発振器（ＶＣＯ）の回路例を示す図である。
【図３０】ＰＭＯＳ構成のシングルエンド型帰還用増幅回路を付加した回路構成を示す図である。
【図３１】ＰＭＯＳ構成のシングルエンド型帰還用増幅回路を付加した電圧制御発振器（ＶＣＯ）の回路構成を示す図である。
【図３２】ＰＭＯＳ構成のシングルエンド型帰還用増幅回路を付加した差動発振器の回路構成を示す図である。
【図３３】ＰＭＯＳ構成のシングルエンド型帰還用増幅回路を付加した差動発振器による電圧制御発振器（ＶＣＯ）の回路構成を示す図である。
【図３４】シングル回路の位相雑音のシミュレーション結果を示す図である。
【図３５】差動回路の位相雑音のシミュレーション結果を示す図である。
【図３６】発振器のスペクトル（周波数分布）を示す図である。
【図３７】一般のＲＦ送受信機によく用いられているヘテロダイン受信器のブロック図である。
【図３８】局部発振器と信号のスペクトラムの周波数特性を示す図である。
【図３９】位相雑音の直列抵抗による変化例を示す図である。
【図４０】結合インダクタを説明するための図である。
【図４１】帰還用増幅回路を差動回路で構成したクロスカップル型ＬＣ発振器の回路例である。
【図４２】クロスカップル型発振器の出力電圧と帰還用増幅回路のインダクタ電流との関係を示す図である。
【図４３】クロスカップル型発振器の出力電圧とトランジスタＭ１，Ｍ２に流れるドレイン電流ＩＤとの関係を示す図である。
【図４４】クロスカップル型発振器におけるドレイン電流および出力波形のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００８０】
以下、本発明の実施の形態を実施例に基づき詳細に説明する。図１５〜図１８を用いてコルピッツ発振回路および本発明の歪みを抑制したＱ値の増大について説明し、図１９〜図２５を用いて差動回路の適用例について説明し、図２６〜図２９を用いて電圧制御発振器（ＶＣＯ）の適用例について説明し、図３０〜図３３を用いてＰＭＯＳ構成の例について説明し、図３４，図３５を用いて本発明のシミュレーション結果の例を説明する。
【００８１】
（コルピッツ発振回路）
はじめに、コルピッツ発振回路について図１５を用いて説明する。図１５（ａ）はコルピッツ発振器の原理図を示し、図１５（ｂ）はコルピッツ発振回路の小信号等価回路を示している。抵抗Ｒ１はインダクタ素子Ｌ１の直列抵抗を表している。
【００８２】
図１５（ａ）に示すコルピッツ発振回路は、図１のＬＣ発振器で示すコルピッツ発振回路と同様の構成である。
【００８３】
図１５（ｂ）の小信号等価回路において×印で示した箇所で切断し、Ａ点およびＢ点についてキルヒホッフの電流則を適用すると次式が得られる。
【数３】
2014146984.tif 000005
【００８４】
また、各枝について電圧と電流の関係を求めると、
【数４】
2014146984.tif 000006
となる。
【００８５】
式(６)を式(５)に代入すると次の連立方程式を得る。
【数５】
2014146984.tif 000007
【００８６】
式(７)を解くと、
【数６】
2014146984.tif 000008
となる。
【００８７】
式(８)の虚部を“０”とおくことにより発振周波数ωは、
【数７】
2014146984.tif 000009
となる。
【００８８】
さらに発振が持続するのに必要なトランジスタのｇmは、
【数８】
2014146984.tif 000010
で表される。
【００８９】
（Ｑ値の増大による位相雑音抑制）
ＬＣ発振器において位相雑音を小さくするためには、共振回路のＱ値を大きくすることが有効であることが知られ、図３９で示したように、コルピッツ発振回路において、インダクタの直列抵抗を下げることによってＱ値を上げることで位相雑音の低減に寄与することが確認されている。
【００９０】
Ｑ値を増大させるために、コルピッツ発振回路に帰還用増幅回路を接続し、コルピッツ発振回路の第１のインダクタ素子と帰還用増幅回路の第２のインダクタ素子とを相互インダクタンスによってインダクタンス結合し、コルピッツ発振回路の第１のインダクタ素子の電流と帰還用増幅回路の第２のインダクタ素子の電流との位相差θを９０度とする。これにより一次側からみたインピーダンスＺの実部の値はＲｐから（Ｒｐ−ωＭＡ）に低減し、Ｑ値が増加する。さらに、ωＭＡ＝Ｒｐとなるように電流振幅比Ａを設定することによってＱ値をより増大させることができる。
【００９１】
コルピッツ発振回路の出力電圧と帰還用増幅回路のインダクタ電流との位相関係および電流振幅比Ａの設定は、電圧を電流に変換するｇmアンプ（トランスコンダクタアンプ）を用いて行うことができる。
【００９２】
図１６はコルピッツ発振回路およびコルピッツ発振回路の電流電圧のベクトル位相関係を示し、図１７は帰還用増幅回路を付加したコルピッツ発振回路および電流電圧のベクトル位相関係を示している。
【００９３】
図１６（ａ）は図１５に示したコルピッツ発振回路の回路構成と同様である。図１６（ｂ）において、インダクタＬｐの電流ＩＬｐに対して出力電圧ＶＬＰは約９０位相が進んでいる。この出力電圧ＶＬＰをｇmアンプにより電流ＩＬＳに変換し、インダクタＬｐに相互インダクタンスで結合した別のインダクタ素子Ｌｓに流すと、式(４)のθ＝９０°の関係を満たすことができる。
【００９４】
また、ｇmアンプのｇm値を調整することによって振幅比Ａを変化させることができるため、インピーダンス上で抵抗分Ｒｐをキャンセルすることができる。
【００９５】
図１７（ａ）は帰還用増幅回路をシングルエンド型のトランジスタで構成した例を示し、図１７（ｂ）は図１７（ａ）に示す帰還増幅回路の電流電圧の位相関係図である。なお、帰還用増幅回路のインダクタＬｓは図４０で示した結合インダクタの説明図と結合の向きが逆となっているが、これは図１７に示す第２の増幅器Ｍ２をシングルエンド回路のソース接地増幅器としたためである。図１７は、コルピッツ発振回路の出力電圧Ｖｏｕｔである第２容量素子の端子間電圧を、Ｃ２とＣ３で分圧した分割電圧Ｖｃ３を帰還増幅回路に入力する例を示している。
【００９６】
なお、出力電圧Ｖｏｕｔの分圧電圧として、第２容量素子の端子間電圧を用いてもよい。この場合には、帰還増幅回路の増幅器Ｍ２の入力であるゲート端子には自動的に電圧が加わるため、図１７（ａ）に示す様なバイアス用のインダクタＬgは不要である。しかしながら、容量素子で分割した場合に比べて帰還増幅回路の増幅器Ｍ２の入力信号電圧は増大するため、Ｑ値の増大範囲は制限される。
【００９７】
この場合の回路構成は、バイアス用のインダクタＬgを図２，図１０に記載された回路から取り除いた回路と類似した構成を適用することができる。
【００９８】
また、図３、図９、図１１、図１２、図１３、図１４に記載された回路構成と同様に、帰還増幅器自体を差動回路とする構成ことすることができる。これらの回路構成においても、バイアス電圧は発振器より供給されるため、インダクタＬg1あるいはＬg2は不要である。
【００９９】
以下、コルピッツ発振回路に帰還用増幅回路を付加したＬＣ発振器について、図１８の小信号等価回路を用いて説明する。図１８の回路は図１７（ａ）のＬＣ発振器の回路の小信号等価回路である。
【０１００】
図１８の小信号等価回路において、×印で示した箇所で切断し、Ａ点およびＢ点についてキルヒホッフの電流則を適用すると次式が得られる。
【数９】
2014146984.tif 000011
【０１０１】
また、各枝について電圧と電流の関係を求めると、
【数１０】
2014146984.tif 000012
となる。
【０１０２】
式(１２)を式(１１)に代入すると次の連立方程式を得る。
【数１１】
2014146984.tif 000013
【０１０３】
式(１３)を解くと、
【数１２】
2014146984.tif 000014
を得る。
【０１０４】
式(１４)の虚部を“０”とおくことにより発振周波数ωは、
【数１３】
2014146984.tif 000015
となる。
【０１０５】
さらに発振が持続するのに必要なトランジスタのｇmは、
【数１４】
2014146984.tif 000016
で表される。
【０１０６】
式(１６)により帰還用増幅回路のトランジスタＭ２のＧm値をＧm＝Ｃ３・Ｒｐ／Ｍとすれば、ｇmの計算結果から抵抗分Ｒｐが消え、発振に必要なｇmは“０”となる。このことは、抵抗が完全にキャンセルされていることを示している。
【０１０７】
本発明のコルピッツ発振回路に帰還用増幅回路を付加したＬＣ発振器は、帰還用増幅回路をシングルエンド回路又は差動回路に任意に設定することができる第１の構成、帰還用増幅回路への入力電圧をコルピッツ発振回路の出力電圧Ｖｏｕｔの分圧電圧とする第２の構成、および発振回路をコルピッツ発振回路とする第３の構成の各構成を備える。
【０１０８】
第１の構成は、帰還用増幅回路のバイアス電圧を任意に設定することができることに起因する構成である。
【０１０９】
第１の構成として帰還用増幅回路をシングルエンド回路の構成とした場合には、帰還用増幅回路の第２の増幅器のトランジスタのソース端子をグラウンドあるいはＶｃｃなどの基準電圧に接続することができる。これによって、大きなＱ値によって信号電圧の振幅が広がった場合に１次側から２次側のインダクタに誘起される信号電圧も大きくなるが、第２の増幅器のトランジスタが飽和領域で動作する電圧範囲が広く設定されるため、上記の誘起電圧が２次側電流の大きさや位相に影響することを避けることができる。
【０１１０】
第１の構成として第２の増幅器を差動回路の構成とした場合には、差動トランジスタのドレイン端子の電圧の下限に制限が生じるため、信号電圧の振幅が広がった場合に２次側インダクタ素子の両端の電圧が制限されＱ値の増大は制限されるが、差動回路特有の素子ばらつきや温度変動等に強いという特徴を有する。
【０１１１】
第２の構成として、帰還用増幅回路への入力電圧をコルピッツ発振回路の出力電圧Ｖｏｕｔの分圧電圧とする構成とすることによって、Ｑ値が増大して発振器の振幅が増大した場合であっても、分圧電圧は出力電圧Ｖｏｕｔに比してその振幅は小さいため、図１７（ａ）で言えば、帰還用増幅回路の増幅器Ｍ２がカットオフしない構成となり、出力電流の歪みを抑制する。なお、増幅器Ｍ２にインダクタＬgを介してバイアスを与えることで、増幅器Ｍ２のｇmすなわち増幅度を制御することができる。
【０１１２】
第３の構成として、発振回路をコルピッツ発振回路とすることによって、コルピッツ発振器の出力波形は電源電圧を中心として上下に変化する波形となるため、Ｑ値が増大した場合であっても振幅を充分に大きくとることができる。
【０１１３】
上記の構成から、ＬＣ発振器において出力電圧波形の歪みを抑制すると共に、Ｑ値を増大させることができる。
【０１１４】
（コルピッツ発振器の差動構成）
コルピッツ発振器はシングル出力であるが、高周波電圧制御発振器（ＶＣＯ）においては電源ノイズなどの影響を受けにくい差動出力であることが望ましい。
【０１１５】
従来、シングルエンドのコルピッツ発振器ではトランジスタが半周期ずつＯＮ／ＯＦＦすることに着目し、電流をスイッチする素子を設けることにより差動構成とすることが提案されている。図１９は従来提案されている差動コルピッツ発振回路の構成例である。（非特許文献１）。この構成はトランジスタが３段従属接続となるため低電圧化に向かないという問題がある。
【０１１６】
以下に、上記のトランジスタの３段従属接続構成を解消した差動コルピッツ発振回路について説明する。この差動コルピッツ発振回路は、ＰＭＯＳを用いたコンプリメンタリ構成としてトランジスタの従属接続を２段として低電圧動作を可能とする構成である。図２０は差動コルピッツ発振回路の構成例を示す図であり、図２１は差動コルピッツ発振回路のシミュレーションによる電流電圧波形を示している。
【０１１７】
図２０に示す差動コルピッツ発振回路において、トランジスタＭ１およびＭ４は半周期ごとにＯＮ／ＯＦＦし、その期間においてトランジスタＭ３，Ｍ６がＯＮ／ＯＦＦすることにより電流を振り分けている。
【０１１８】
図２２は、図２０に示す差動コルピッツ発振回路にシングルエンド型帰還用増幅回路を付加した回路構成を示している。
【０１１９】
図１９に示した従来提案されている差動コルピッツ発振回路と、図２０で示した本発明による差動コルピッツ発振回路との動作について、動作電圧の点から比較する。図２３はトランジスタの使用可能電圧範囲を説明するための図である。
【０１２０】
一般に、アナログ回路ではｇm値を大きくとるために、トランジスタを飽和領域で動作させる必要がある。図２３（ａ）に示すトランジスタが１個の回路においてトランジスタが飽和領域で動作する条件は、
【数１５】
2014146984.tif 000017
である。ただしＶｄｓはトランジスタのドレイン・ソース間電圧、Ｖｇｓはゲート・ソース間電圧、Ｖｔｈはしきい値電圧である。
【０１２１】
この回路において出力端子の電圧はドレイン・ソース間電圧Ｖｄｓと等しいため、出力端子がとり得る電圧範囲は図２３（ｂ）の範囲となる。
【０１２２】
出力端子で得られる出力電圧が使用可能な電圧範囲は、トランジスタの線形領域による電圧範囲（Ｖｇｓ−Ｖｔｈ）で制限されるため、電源電圧の全範囲を使用することができず、Ｖｃｃ−（Ｖｇｓ−Ｖｔｈ）の範囲内となる。なお、ここで出力端子の電圧が電源電圧以上になっているのは、トランジスタの負荷としてコイルを用いているためである。
【０１２３】
次に、式(１７)の飽和領域での動作条件を満たした状態における図２３の回路の最低動作電圧について説明する。
【０１２４】
インダクタでの電圧降下がないとすればＶｃｃ＝Ｖｄｓであるから、以下の式（１８）が導かれる。
【数１６】
2014146984.tif 000018
【０１２５】
バイアス電圧Ｖｂは電源電圧Ｖｃｃに基づいて生成されるためＶｃｃ≧Ｖｂでなければならない。このことから電源電圧Ｖｃｃの最低値はゲート・ソース間電圧Ｖｇｓである。したがって、電源電圧Ｖｃｃはゲート・ソース間電圧Ｖｇｓまで下げることができる。
【０１２６】
ここで、本発明による回路構成と従来の回路構成の最低動作電圧について比較する。
[従来提案されている回路構成の最低動作電圧]
図２４は従来提案されている差動コルピッツ発振回路を全てトランジスタで構成した回路例を示している。この回路について電源電圧をＶｃｃ＝１．８Ｖとし、全てのトランジスタが飽和領域で動作するバイアス電圧Ｖｂの最低値Ｖｂｍｉｎを求める。発振定常状態ではトランジスタＭ１，Ｍ３とトランジスタＭ２，Ｍ４が半周期ごとにＯＮ／ＯＦＦする。
【０１２７】
トランジスタＭ１，Ｍ３がＯＮしていると仮定すると、バイアス電圧Ｖｂの最低値
Ｖｂｍｉｎは、
【数１７】
2014146984.tif 000019
となる。ただしΔ＝Ｖｇｓ６−Ｖｔｈ６である。
【０１２８】
Δ＝０．２Ｖ，Ｖｇｓ３＝０．７Ｖ，Ｖｔｈ２＝０．５ＶとすればＶｂｍｉｎ＝１．４Ｖとなる。
【０１２９】
Ｖｃｃ≧Ｖｂの関係から最低電源電圧ＶｃｃｍｉｎはＶｂｍｉｎと等しく、バイアス電圧Ｖｂの最低値Ｖｂｍｉｎは式（１９）で表されることから
【数１８】
2014146984.tif 000020
となる。
【０１３０】
[本発明による回路構成の最低動作電圧]
図２５は本発明による差動コルピッツ発振回路を全てトランジスタで構成した回路例を示している。この回路について最低バイアス電圧Ｖｂｍｉｎおよび最低電源電圧Ｖｃｃｍｉｎを求める。
【０１３１】
トランジスタＭ１，Ｍ３がＯＮしていると仮定すると、最低バイアス電圧Ｖｂｍｉｎは、
【数１９】
2014146984.tif 000021
となる。ただしΔ１＝Ｖｇｓ７−Ｖｔｈ７である。Δ１＝０．２Ｖ，Ｖｇｓ１＝０．７Ｖとすれば最低バイアス電圧Ｖｂｍｉｎ＝０．９Ｖである。
【０１３２】
最低電源電圧ＶｃｃｍｉｎはトランジスタＭ９，Ｍ３，Ｍ７の電圧関係より、
【数２０】
2014146984.tif 000022
となる。ただしΔ２＝|Ｖｇｓ９−Ｖｔｈ９|である。
【０１３３】
Δ１＝Δ２＝０．２Ｖ，Ｖｇｓ３＝−０．７Ｖとすれば、最低電源電圧Ｖｃｃｍｉｎ＝１．１Ｖである。
【０１３４】
[動作電圧の最低値の比較]
表１は上記の動作電圧の最低値の比較結果を表している。
【表１】
2014146984.tif 000023
【０１３５】
比較結果から、本発明による回路構成によれば従来提案される回路と比較して０．３Ｖ低い電源電圧でも動作可能であることを示している。バイアス電圧については０．５Ｖ低いため、大きな電圧の振幅範囲を得ることができる。
【０１３６】
（電圧制御発振器）
図２５で示したＬＣ発振器の回路構成は固定容量で構成された例を示している。この回路構成の場合には周波数を変化させることはできない。
【０１３７】
図２６は電圧制御発振器の例である。この回路構成は、一例として出力端子に電圧で容量を可変とする可変容量を取り付け、制御電圧により周波数を制御できるようにしたＬＣ発振器の回路構成である。発振はインダクタＬｐ、容量Ｃ１、Ｃ２およびＣ３の共振により発生するため、Ｃ１、Ｃ２およびＣ３のうちの、あるいはそれらの組み合わせのどの容量を変化させても発振周波数は変わる。図２６（ａ）は帰還用増幅回路を付加してＱ値を増大した回路構成を示している。図２６（ｂ）は帰還用増幅回路を付加していない回路構成であり比較のために示している。
【０１３８】
帰還用増幅回路を付加した回路の設計例ではＩｏ＝０．５ｍＡであり、トランジスタＭ２には１．５ｍＡが流れている。一方、帰還用増幅回路を付加していない回路では、帰還用増幅回路を付加した回路の消費電力の条件を合わせるためにＩｏ＝２ｍＡとしている。
【０１３９】
各回路構成について、可変容量の容量値と発振周波数の関係を図２７に示し、１ｋ,１０ｋ,１ＭＨｚの各オフセットにおける位相雑音と可変容量の容量値の関係を図２８に示す。
【０１４０】
図２７から可変容量により発振周波数を可変とすることが確認され、図２８から発振周波数が変化してもＱ値増大の効果があり、帰還用増幅回路を付加することで位相雑音が改善されることが確認される。
【０１４１】
図２９は差動構成とした電圧制御発振器（ＶＣＯ）の回路例を示している。回路例では、差動接続された各コルピッツ発振回路の出力端に可変容量を接続してそれぞれ周波数制御を行う構成としている。
【０１４２】
（ＰＭＯＳ構成例）
前記した各回路構成例では高周波域の周波数特性が良好であることからトランジスタとしてＮＭＯＳを用いているが、高周波域の周波数特性の点で不利であるもののＰＭＯＳを用いた構成とすることもできる。
【０１４３】
図３０〜図３３はＰＭＯＳ構成の例を示している。図３０はＰＭＯＳ構成のシングルエンドのＬＣ発振器の回路構成であり、図３１はＰＭＯＳ構成のシングルエンドのＬＣ発振器による電圧制御発振器（ＶＣＯ）の回路構成であり、図３２はＰＭＯＳ構成の差動発振器の回路構成であり、図３３はＰＭＯＳ構成の差動発振器による電圧制御発振器（ＶＣＯ）の回路構成である。
【０１４４】
図３０〜図３３においても、帰還用増幅回路としてシングルエンド回路構成だけではなく、前述したように図３、９、１１、１２の差動構成を適用することも可能である。
【０１４５】
（シミュレーション結果）
次に、本発明のＬＣ発振器による位相雑音のシミュレーション結果について、図３４，図３５を用いて説明する。図３４のシミュレーション結果は、図１７に示したコルピッツ発振回路にシングルエンド型帰還用増幅回路を付加したＬＣ発振器の回路構成によるものである。図３４では、相互インダクタンスＭ＝０とした回路のシミュレーション結果についても比較用に示している。図３４では、本発明のＬＣ発振器のシミュレーション結果を“結合あり”で表記し、相互インダクタンスＭ＝０とした回路のシミュレーション結果を“結合なし”で表記している。
【０１４６】
帰還用増幅回路の帰還用トランジスタＭ２に１．５ｍＡを流した際に、両回路構成の消費電力が等しくなるように、結合なしの回路のシミュレーションではＩｏ＝２ｍＡとし、結合ありのシミュレーションではＩｏ＝０．５ｍＡとして設計している。
【０１４７】
また、図２２の差動回路についても同様に位相雑音をシミュレーションし、そのシミュレーション結果を図３５に示している。この差動回路のシミュレーションにおいても、相互インダクタンスＭ＝０とした“結合なし”の回路を比較用にシミュレーションしている。両回路構成の消費電力が等しくなるように、“結合あり”ではＩｏ１＝Ｉｏ２＝Ｉｏ３＝１ｍＡとし、トランジスタＭ２およびＭ５に１．５ｍＡを流し、“結合なし”ではＩｏ１＝Ｉｏ２＝Ｉｏ３＝２．５ｍＡとしている。
【０１４８】
図３４において、シングル出力回路のシミュレーション結果では、帰還用増幅回路を付加した回路構成は帰還用増幅回路を付加しない回路構成と比較して、位相雑音はオフセット周波数が１０ｋＨｚ（＝１０４Ｈｚ）において約９ｄＢ、１ＭＨｚ（＝１０６Ｈｚ）において約８ｄＢ改善している。
【０１４９】
図３５において、コルピッツ発振器を差動構成とした回路のシミュレーション結果では、帰還用増幅回路を付加した回路構成は帰還用増幅回路を付加しない回路構成と比較して、位相雑音はオフセット周波数が１０ｋＨｚ（＝１０４Ｈｚ）において約１３ｄＢ、１ＭＨｚ（＝１０６Ｈｚ）において約７ｄＢ改善している。
【産業上の利用可能性】
【０１５０】
本発明のＬＣ発振器は、高周波信号を扱う無線送受信機などに適用することができる。
【符号の説明】
【０１５１】
１    ＬＣ発振器
１０    コルピッツ発振回路
１１    第１の増幅器
１２    第１のインダクタ素子
１３    第１の容量素子
１４    第２の容量素子
１５    第１の増幅器の入力端子
１６    第１の増幅器の出力端子
１７    第１の増幅器の共通端子
１８    第１の電流供給手段
１９    発振出力端子
２０    帰還用増幅回路
２１    第２の増幅器
２２    第２のインダクタ素子
２３    バイアス素子
２４    バイアス端子
２５    第２の増幅器の入力端子
２７    第２の増幅器の共通端子
【図１】
2014146984.tif 000024
【図２】
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【図３】
2014146984.tif 000026
【図４】
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【図５】
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【図６】
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【図７】
2014146984.tif 000030
【図８】
2014146984.tif 000031
【図９】
2014146984.tif 000032
【図１０】
2014146984.tif 000033
【図１１】
2014146984.tif 000034
【図１２】
2014146984.tif 000035
【図１３】
2014146984.tif 000036
【図１４】
2014146984.tif 000037
【図１５】
2014146984.tif 000038
【図１６】
2014146984.tif 000039
【図１７】
2014146984.tif 000040
【図１８】
2014146984.tif 000041
【図１９】
2014146984.tif 000042
【図２０】
2014146984.tif 000043
【図２２】
2014146984.tif 000044
【図２４】
2014146984.tif 000045
【図２５】
2014146984.tif 000046
【図２６】
2014146984.tif 000047
【図２９】
2014146984.tif 000048
【図３０】
2014146984.tif 000049
【図３１】
2014146984.tif 000050
【図３２】
2014146984.tif 000051
【図３３】
2014146984.tif 000052
【図３６】
2014146984.tif 000053
【図３７】
2014146984.tif 000054
【図３８】
2014146984.tif 000055
【図４０】
2014146984.tif 000056
【図４１】
2014146984.tif 000057
【図４２】
2014146984.tif 000058
【図４３】
2014146984.tif 000059
【図４４】
2014146984.tif 000060
【図２１】
2014146984.tif 000061
【図２３】
2014146984.tif 000062
【図２７】
2014146984.tif 000063
【図２８】
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【図３４】
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【図３５】
2014146984.tif 000066
【図３９】
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