(57)【要約】【課題】ＯＴＰ（ｏｎｅ  ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ）を備える表示パネルの駆動チップにおいて、ＯＴＰの書き込み電圧用パッドに起因したノイズに影響されない表示パネルの駆動チップを提供する。【解決手段】外部電圧の入力を受けて内部電圧を生成する内部電圧生成部と、  ＯＴＰ機能を有するメモリ装置が内蔵された表示パネルの駆動チップであって、前記メモリ装置が、書き込み動作時に前記内部電圧生成部から生成された内部電圧を書き込み電圧で入力を受けて動作するために、第１内部配線を介して前記内部電圧生成部と接続された表示パネルの駆動チップを提供する。【選択図】図５
2014146411.tif 000002
【特許請求の範囲】
【請求項１】
複数のワンタイムプログラマブルの単位セルを備え、書き込み動作時に内部電圧生成部から生成された書き込み電圧の入力を受けて動作するセルアレイと、
前記書き込み電圧の変化を検出する検出部と、
該検出部の出力信号に応答し、前記内部電圧生成部及び前記単位セルの動作を各々制御する制御部と、
を備えることを特徴とするワンタイムプログラマブル機能を有するメモリ装置。
【請求項２】
前記検出部は、
前記書き込み電圧を分配する電圧分配部と、
該電圧分配部を介して分配された分配電圧と基準電圧とを比較する比較部と、
を備えることを特徴とする請求項１に記載のワンタイムプログラマブル機能を有するメモリ装置。
【請求項３】
前記比較部は、差等増幅器からなることを特徴とする請求項２に記載のワンタイムプログラマブル機能を有するメモリ装置。
【請求項４】
前記比較部は、ロジックゲート（ｌｏｇｉｃ  ｇａｔｅ）からなることを特徴とする請求項２に記載のワンタイムプログラマブル機能を有するメモリ装置。
【請求項５】
前記内部電圧生成部は、チャージポンプ形態で構成されたことを特徴とする請求項１ないし請求項４のいずれか１項に記載のワンタイムプログラマブル機能を有するメモリ装置。
【請求項６】
前記内部電圧生成部は、ＳＭＰＳ（Ｓｗｉｔｃｈｉｎｇ  Ｍｏｄｅ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ）形態で構成されたことを特徴とする請求項１ないし請求項４のいずれか１項に記載のワンタイムプログラマブル機能を有するメモリ装置。
【請求項７】
前記単位セルは、
第１ノードと第２ノードとの間に直列接続された第１スイッチ部及び第２スイッチ部と、
該第２スイッチ部と前記第２ノードとの間に接続されたアンチヒューズと、
を備えることを特徴とする請求項１に記載のワンタイムプログラマブル機能を有するメモリ装置。
【請求項８】
前記単位セルは、
第１ノードと第２ノードとの間に接続された第１スイッチ部と、
第３ノードと前記第２ノードとの間に接続された第２スイッチ部と、
前記第２ノードと第４ノードとの間に接続されたアンチヒューズと、
を備えることを特徴とする請求項１に記載のワンタイムプログラマブル機能を有するメモリ装置。
【請求項９】
前記第１スイッチ部及び第２スイッチ部は、トランジスタからなることを特徴とする請求項７または請求項８に記載のワンタイムプログラマブル機能を有するメモリ装置。
【請求項１０】
前記アンチヒューズは、キャパシタまたはトランジスタからなることを特徴とする請求項７または８に記載のワンタイムプログラマブル機能を有するメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワンチップ（ｏｎｅ−ｃｈｉｐ）ソリューション（ｓｏｌｕｔｉｏｎ）で構成された小型の表示パネルに関し、特に、ワンタイムプログラマブル（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）機能を有するメモリ装置（以下、ＯＴＰと称する）に関する。
【背景技術】
【０００２】
ＯＴＰは、表示パネルの駆動チップ、例えば、液晶表示装置（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、ＬＣＤ）駆動チップなどのような非メモリ半導体のチップ内に内蔵型で構成されたメモリ装置であって、電源が途切れても情報が消されない不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）特性がある。
【０００３】
図１は、一般的な液晶表示装置を説明するために示す平面図であり、図２は、図１に示された液晶パネル駆動チップの背面（液晶パネルの下部基板と対向する面）を示す平面図である。
【０００４】
図１及び図２に示すように、一般的な液晶表示装置は、液晶パネル１００と、液晶パネル１００を駆動させるための駆動チップ１１０と、駆動チップ１１０を制御するための駆動回路部１３０と、駆動チップ１１０と駆動回路部１３０とを接続するフレキシブル（ｆｌｅｘｉｂｌｅ）基板１２０とを備える。
【０００５】
液晶パネル１００は、ゲートライン、データライン、薄膜トランジスタ、及び画素電極などが形成された下部基板１０１と、下部基板１０１と対向してカラーフィルタ及び共同電極などが形成された上部基板１０２と、下部基板１０１と上部基板１０２との間に充填している液晶層（図示せず）とを備えている。下部電極１０１及び上部基板１０２の両面には偏光板１０３が取り付けられ得る。
【０００６】
駆動チップ１１０は、非メモリ半導体装置においてゲートドライバ、ソースドライバ、内部電圧生成部、メインロジック部などを備えている。また、駆動チップ１１０は、メモリ装置において、揮発性メモリ装置のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及び非揮発性メモリ装置のＯＴＰなどを備えている。
【０００７】
駆動チップ１１０は、下部基板１０１の一側に実装されている。このとき、下部基板１０１に形成されている複数の電極（図示せず）の接合部には異方性導電フィルム１４０が取り付けられ、異方性導電フィルム１４０上には駆動チップ１１０及びフレキシブル基板１２０が加熱圧着を介して実装されている。
【０００８】
図２に示すように、駆動チップ１１０の背面には、複数の出力パッド１１１及び複数の入力パッド１１２が備えられる。出力パッド１１１は、下部基板１０１に形成されている複数の電極と各々接続され、入力パッド１１２は、フレキシブル基板１２０と各々接続され得る。
【０００９】
入力パッド１１２は、ＯＴＰの書き込み動作時の書き込み電圧が印加されるパッド（Ａ参照）を備える。このとき、ＯＴＰの書き込み電圧用パッドは、フレキシブル基板１２０を介して駆動回路部１３０と接続される。ここで、ＯＴＰの書き込み電圧用パッドの位置は、図２に図示された位置に限定されることなく、ＯＴＰの位置に応じて駆動チップ１１０内で適した位置に位置づけられ得る。
【００１０】
ＯＴＰの書き込み動作時の書き込み電圧は、外部電圧から駆動回路部１３０を介して印加される。駆動回路部１３０に印加された書き込み電圧は、フレキシブル基板１２０を介してＯＴＰの書き込み電圧用パッドに供給される。ＯＴＰの書き込み電圧用パッドに伝えられた書き込み電圧は、ＯＴＰ単位セルのアンチヒューズに伝達され、アンチヒューズ内に構成されているゲート絶縁膜の絶縁を破壊する。
【００１１】
しかし、ＯＴＰの書き込み電圧用パッドは、ＯＴＰの書き込み動作が完了した後、浮動（ｆｌｏａｔｉｎｇ）状態に放置されるため、漏れ電流（ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を誘発させる要因として作用する。ＯＴＰの書き込み動作後、ＯＴＰの書き込み電圧用パッドと接続された駆動回路部１３０の外部電圧印加用パッドは、外部電圧を供給する供給源から分離されて浮動状態に放置される。このため、駆動回路部１３０の外部電圧印加用パッドと接続されているＯＴＰの書き込み電圧用パッドも浮動状態で存在し、漏れ電流に起因したノイズを誘発させる要因になる。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
したがって、本発明は、従来技術に係る問題点を解決するために提案されたものであって、次のような目的がある。
【００１３】
本発明における第１の目的は、ＯＴＰを備える表示パネルの駆動チップにおいて、ＯＴＰの書き込み電圧用パッドに起因したノイズに影響されない（ノイズフリーな）表示パネルの駆動チップを提供することにある。
【００１４】
本発明における第２の目的は、ＯＴＰが内蔵されている表示パネルの駆動チップを備える表示装置において、ＯＴＰの書き込み電圧用パッドに起因したノイズに影響されない（ノイズフリーな）表示装置を提供することにある。
【００１５】
本発明における第３の目的は、内部電圧を用いて書き込み動作が可能なＯＴＰを提供することにある。
【課題を解決するための手段】
【００１６】
前述した目的を達成するための一側面に係る本発明は、表示パネルと、内部電圧を生成する内部電圧生成部及びワンタイムプログラマブル（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）機能を有するメモリ装置が内蔵され、前記内部電圧を出力する第１パッド及び前記メモリ装置の書き込み電圧が入力される第２パッドが備えられた駆動チップとを備え、前記表示パネルが、前記駆動チップの実装において前記第１パッドと第２パッドとが各々接続される第１接続部及び第２接続部と、該第１接続部及び第２接続部を相互接続する内部配線と、が備えられた第１基板を備える。
【００１７】
また、前述した目的を達成するための他の側面に係る本発明は、外部電圧の入力を受けて内部電圧を生成する内部電圧生成部と、ワンタイムプログラマブル機能を有するメモリ装置が内蔵された表示パネルの駆動チップであって、前記メモリ装置が、書き込み動作時に前記内部電圧生成部から生成された内部電圧を書き込み電圧で入力を受けて動作するために、第１内部配線を介して前記内部電圧生成部と接続される。メモリ装置は、第１内部配線を介して内部電圧生成部と接続され、内部電圧生成部で生成された内部電圧を書き込み動作時に書き込み電圧として入力し動作する。
【００１８】
また、前述した目的を達成するための他の側面に係る本発明は、複数のワンタイムプログラマブルの単位セルを備え、書き込み動作時に内部電圧生成部から生成された書き込み電圧の入力を受けて動作するセルアレイと、前記書き込み電圧の変化を検出する検出部と、該検出部の出力信号に応答し、前記内部電圧生成部及び前記単位セルの動作を各々制御する制御部と、を備える。
【発明の効果】
【００１９】
本発明によると、内部電圧生成部及びワンタイムプログラマブル（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）機能を有するメモリ装置が内蔵された表示パネルの駆動チップにおいて、メモリ装置の書き込み動作時における書き込み電圧を外部電圧でない内部電圧生成部から提供される構成であるため、メモリ装置の書き込み電圧用パッドに起因したノイズに影響されない（ノイズフリーな）表示パネルの駆動チップを提供することができる。また、メモリ装置の書き込み電圧用パッドを駆動チップに形成する必要がないため、駆動チップのパッド面積に対する効率性を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】一般的な液晶表示装置を示す平面図である。
【図２】図１に示された液晶パネル駆動チップの背面を示す平面図である。
【図３】本発明の実施形態１に係る表示装置の表示パネルを示す平面図である。
【図４】図３に示された表示パネルの駆動チップの背面を示す平面図である。
【図５】本発明の実施形態２に係る表示装置の表示パネルの駆動チップの背面を示す    平面図である。
【図６】内部電圧生成部の構成を示す構成図の一例である。
【図７】内部電圧生成部の構成を示す構成図の他の例である。
【図８Ａ】ＯＴＰの書き込み動作時に内部電圧の電圧降下を説明するために示す概念    図である。
【図８Ｂ】ＯＴＰの書き込み動作時に内部電圧の電圧降下を説明するために示す概念    図である。
【図８Ｃ】ＯＴＰの書き込み動作時に内部電圧の電圧降下を説明するために示す概念    図である。
【図８Ｄ】ＯＴＰの書き込み動作時に内部電圧の電圧降下を説明するために示す概念    図である。
【図９】本発明の実施形態に係るＯＴＰの構成を示す構成図である。
【図１０】図９に示された検出部の構成を示す構成図の一例である。
【図１１】図９に示された検出部の構成を示す構成図の他の例である。
【図１２Ａ】本発明の実施形態に係るＯＴＰ単位セルを示す図面である。
【図１２Ｂ】本発明の実施形態に係るＯＴＰ単位セルを示す図面である。
【発明を実施するための形態】
【００２１】
以下、本発明が属する技術分野において通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳説するために、本発明の最も好ましい実施形態を添付した図面を参照して説明する。また、各実施形態の説明において、表示パネルは、液晶パネルを例に上げて説明する。しかし、本発明の技術的な思想が液晶パネルに限定されるのではなく、ＯＴＰの内蔵された駆動チップによって動作する全ての表示パネルを備える。また、各実施形態の駆動チップの内部構成において、本発明と関連した事項を除外した構成は一般的な構成と同じように構成され得る。
【００２２】
＜実施形態１＞
図３は、本発明の実施形態１に係る表示装置を説明するために表示パネル２００を示す平面図である。また、図４は、表示パネルの駆動チップ２１０の背面を示す平面図である。
【００２３】
図３及び図４に示すように、本発明の実施形態１に係る表示装置は、表示パネル２００と、外部電圧からの入力を受けて内部電圧を生成する内部電圧生成部２１３と、ＯＴＰ２１４が内蔵された駆動チップ２１０とを備える。駆動チップ２１０の背面には、内部電圧を出力する第１パッド２０７と、ＯＴＰ２１４の書き込み電圧が入力される第２パッド２０８が備えられている。表示パネル２００は、下部基板２０１（以下、第１基板という）を備え、第１基板２０１上には第１パッド及び第２パッド２０７、２０８と各々接続される第１接続部及び第２接続部２０５、２０６と、第１接続部及び第２接続部２０５、２０６を相互接続する内部配線２０４とが備えられている。
【００２４】
駆動チップ２１０は、背面（パッドの形成された面）が第１基板２０１の対面（接続部の形成された面）と対向するよう、第１基板２０１上にチップオングラス（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ、ＣＯＧ）方式で実装されている。また、チップオンフィルム（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ、ＣＯＦ）方式またはテープキャリヤパッケージ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ、ＴＣＰ）方式など、多様な実装方式で実装することができる。
【００２５】
駆動チップ２１０の背面には、図４に示すように、複数の出力パッド２１１と、外部駆動回路とインタフェースするために複数の入力パッド２１２とが備えられる。第１パッド及び第２パッド２０７、２０８は、入力パッド２１２のいずれか１つである。図示していないが、第１パッド及び第２パッド２０７、２０８は、出力パッド２１１のいずれか１つであり得る。すなわち、第１パッド及び第２パッド２０７、２０８が配置される位置は制限されることなく、駆動チップ２１０内で内部電圧生成部２１３及びＯＴＰ２１４が形成された位置に応じてチップのレイアウト（ｌａｙｏｕｔ）の効率性及びチップの動作特性を考慮して適材適所に配置することができる。
【００２６】
第１パッド２０７は、内部電圧生成部２１３の出力端と接続され、内部電圧生成部２１３から生成された内部電圧を出力する。第２パッド２０８は、ＯＴＰ２１４の入力端と接続され、ＯＴＰ２１４の書き込み動作時の書き込み電圧の入力を受けてＯＴＰ２１４のセルアレイに伝達する。第１パッド２０７と第２パッド２０８との間には入力パッドが存在する。図示していないが、第１パッド２０７と第２パッド２０８との間には入力パッドが存在しなくてもよい。
【００２７】
表示パネル２００は液晶パネルであって、第１基板２０１及び第１基板２０１と接合される上部電極２０２（以下、第２基板という）と、第１基板２０１と第２基板２０２との間に充填している液晶層（図示せず）とを備える。第１基板２０１には、ゲートライン、データライン、薄膜トランジスタ、及び画素電極などが形成される。第２基板２０２には、カラーフィルタ及び共同電極などが形成される。第１基板２０１及び第２基板２０２の両面には偏光板２０３が取り付けられ得る。
【００２８】
第１基板２０１の一側には、第１接続部及び第２接続部２０５、２０６を備えている複数の接続部（図示せず）が備えられている。接続部の一部は、駆動チップ２１０の出力パッド及び入力パッド２１１、２１２と接続され得る。接続部の一部は画素電極の一部であるか、または画素電極と接続されたパッドであり得る。接続部は、作業上の便宜のためにＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）を含んで構成され得る。また、接続部は、錫（Ｓｎ）と金（Ａｕ）の合金、クロム（Ｃｒ）、金（Ａｕ）、及びアルミニウム（Ａｌ）の少なくともいずれか１つを含んで構成され得る。
【００２９】
接続部の上部には、駆動チップ２１０の出力パッド及び入力パッド２１１、２１２と安定した接続のために導電性接続部材（図示せず）が取り付けられる。また、導電性接続部材上には、駆動チップ２１０とフレキシブル基板（図示せず）（駆動回路とのインタフェースのための基板）が加熱圧着を介して実装されている。導電性接続部材は、異方性導電フィルム（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ、ＡＣＦ）またはハンダ（ｓｏｌｄｅｒ）を使用し得る。ハンダは、錫（Ｓｎ）と金（Ａｕ）の合金、クロム（Ｃｒ）、金（Ａｕ）またはアルミニウム（Ａｌ）のいずれか１つを含んで構成され得る。
【００３０】
第１接続部及び第２接続部２０５、２０６を接続させるための内部配線２０４は、第１基板２０１上に形成されたゲートラインまたはデータラインと同じ層に形成され得、このラインの形成工程、すなわちパターニング（ｐａｔｔｅｒｎｉｎｇ）工程（エッチング工程）時に共に定義され得る。内部配線２０４は、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｎｉ、Ｔｉ、Ｃｏ、Ｃｕ、Ｐｔ、Ｗ、Ｃｒ、Ｍｏ、Ａｕ、Ａｇ、Ｚｎ、Ｉｒ、Ｔａ、Ｈｆ、Ｋ、Ｌｉ、Ｃｓ、Ａｌ、及びこれらの合金からなる群で選択されたいずれか１つの金属で構成され得る。
【００３１】
＜実施形態２＞
図５は、本発明の実施形態２に係る表示パネルの駆動チップ３１０の背面を示す平面図である。
【００３２】
同図に示すように、本発明の実施形態２に係る表示パネルの駆動チップ３１０は、外部電圧からの入力を受けて内部電圧を生成する内部電圧生成部３１３及びＯＴＰ３１４が内蔵されている。また、ＯＴＰ３１４は、書き込み動作時に内部電圧生成部３１３から生成された内部電圧の入力を受けて書き込み電圧で使用するため、第１内部配線３１５を介して内部電圧生成部３１３と接続される。
【００３３】
駆動チップ３１０の背面には、複数の出力パッド３１１と、外部駆動回路とインタフェースするために複数の入力パッド３１２とが備えられている。入力パッド３１２のうち、内部電圧生成部３１３の出力端と接続されたパッド３０７は、内部電圧生成部３１３から出力された内部電圧を出力する。また、パッド３０７は、第１内部配線３１５を介してＯＴＰ３１４の入力端と接続され、ＯＴＰ３１４の書き込み動作時の書き込み電圧をＯＴＰ３１４のセルアレイに伝達する。また、図示していないが、ＯＴＰ３１４の入力端と接続された第１内部配線３１５がパッド３０７と直接接続することなく、内部電圧生成部３１３から生成された内部電圧をパッド３０７に伝達する第２内部配線３１６と直接接続することもできる。
【００３４】
本発明の実施形態２に係る駆動チップ３１０は、本発明の実施形態１に係る駆動チップ２１０（図４を参照）及びパッド配置構造において類似している構造を有する。ただし、ＯＴＰ３１４の入力端（書き込み動作時の書き込み電圧が入力される端）と接続されたパッドは存在しない（Ａ参照）。このように、実施形態２において、ＯＴＰ３１４の書き込み電圧用パッドを駆動チップ３１０の背面に形成しないことから、その分だけ駆動チップ３１０のパッド面積を效率よく改善させることができる。
【００３５】
実施形態１及び２を介して説明したように、本発明では、ＯＴＰの書き込み動作時に外部電圧を書き込み電圧で使用するのではなく、内部電圧生成部から生成された内部電圧を書き込み電圧で使用する。このために、実施形態１では、駆動チップ２１０の背面に第１パッド及び第２パッド２０７、２０８をそのまま残した状態で、表示パネル２００の第１基板２０１上に第１パッド及び第２パッド２０７、２０８と各々対向するよう形成された第１接続部及び第２接続部２０５、２０６を内部配線２０４を介して相互接続させる。実施形態２では、駆動チップ３１０内において内部電圧生成部３１３の出力端と接続されたパッド３０７と、第１内部配線３１５を介してＯＴＰ３１４の入力端を相互接続させたり、ＯＴＰ３１４の入力端と接続された第１内部配線３１５を、内部電圧生成部３１３の出力端と接続された第２内部配線３１６と接続させる。
【００３６】
実施形態１及び実施形態２において、内部電圧生成部として図６に示すように、ポンプキャパシタＣ１、Ｃ２と、スイッチ部ＳＷ１〜ＳＷ３を備えるチャージポンプ（ｃｈａｒｇｅ  ｐｕｍｐ）の形態を使用する。また、図７に示すように、インダクタＬ、ダイオードＤ、トランジスタＮＭ、及びキャパシタＣを備えているＳＭＰＳ（Ｓｗｉｔｃｈｉｎｇ  Ｍｏｄｅ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ）の形態を使用し得る。
【００３７】
図６及び図７に示すように、内部電圧生成部は、外部電圧Ｖｅｘｔの入力を受けて内部電圧、すなわち書き込み電圧Ｖｗｒを生成するためにキャパシタを使用する。キャパシタの特性上、内部電圧生成部は、外部電圧のように持続的に一定サイズの書き込み電圧を供給することができない。
【００３８】
図８Ａ及び図８Ｂに示すように書き込み動作初期にはアンチヒューズのゲート絶縁膜の絶縁破壊が起きない状態（円形を参照）であるため、書き込み電圧Ｖｗｒの電圧降下が発生しない。しかし、図８Ｃ及び図８Ｄに示すようにアンチヒューズのゲート絶縁膜の絶縁破壊が一部起きる場合（円形を参照）、書き込み電圧Ｖｗｒの電圧降下（図８ＤのＡ参照）が発生する。このように、書き込み電圧Ｖｗｒの電圧降下が発生すると、一定サイズの書き込み電圧Ｖｗｒをアンチヒューズに供給することができないため書き込みの不良が生じ得る。１ビットでない複数ビットに対して書き込み動作を実施する場合、このような現象はさらに深化する。
【００３９】
したがって、以下は、ＯＴＰの書き込み動作時において外部電圧の代りに内部電圧を書き込み電圧で使用する場合、書き込み電圧の電圧降下が防止できるＯＴＰに対して説明する。
【００４０】
図９は、書き込み電圧の電圧降下を防止することができるＯＴＰの構成を示す構成図である。
【００４１】
同図に示すように、ＯＴＰは、複数のＯＴＰ単位セルを備え、書き込み動作時に内部電圧生成部９１０から生成された書き込み電圧Ｖｗｒの入力を受けて動作するセルアレイ９２０と、書き込み電圧Ｖｗｒの変化を検出する検出部９３０と、検出部９３０の出力信号Ｃｏｐに応答して内部電圧生成部９１０及び単位セルの動作を制御する制御部９４０とを備えている。
【００４２】
内部電圧生成部９１０は、図６及び図７に示すようにチャージポンプまたはＳＭＰＳの形態でなり得る。
【００４３】
検出部９３０は、書き込み電圧Ｖｗｒを分配する電圧分配部９３１と、電圧分配部９３１を介して分配された分配電圧と基準電圧Ｖｒｅｆとを比較する比較部９３２とを備える。具体的に、図１０及び図１１に示すように、電圧分配部９３１は、直列に接続された抵抗素子Ｒ１、Ｒ２からなり、比較部９３２は、アナログ比較器として差等増幅器（図１０参照）を使用し、デジタル比較器としてロジックゲート（図１１参照）を使用し得る。例えば、ロジックゲートは、ＡＮＤゲート、ＮＯＲゲート、ＮＡＮＤゲート、ＯＲゲートを使用する。例えば、検出部９３０は、書き込み電圧Ｖｗｒを検出し、検出の結果（電圧降下）に応じて論理ハイ「１」または論理ロー「０」状態の出力信号Ｃｏｐを出力する。
【００４４】
制御部９４０は、検出部９３０の出力信号Ｃｏｐに応答し、内部電圧生成部９１０を制御する第１制御信号Ｃｉｎｔ、及びセルアレイ９２０の単位セルの動作を制御する第２制御信号Ｃｏｔｐを生成する。例えば、書き込み電圧Ｖｗｒに電圧降下が発生した場合、第１制御信号Ｃｉｎｔを介して内部電圧生成部９１０を動作させることで書き込み電圧Ｖｗｒを生成すると同時に、第２制御信号Ｃｏｔｐを介して単位セルの書き込み動作を中止させる。その後、書き込み電圧Ｖｗｒが電圧降下された分だけ上昇すると、第１制御信号Ｃｉｎｔを介して内部電圧生成部９１０を中止させると同時に、第２制御信号Ｃｏｔｐを介して単位セルの書き込み動作を進行する。
【００４５】
図１２Ａに示すように、単位セルは、第１ノードＡと第２ノードＢとの間に直列接続された第１スイッチ部及び第２スイッチ部ＳＷ１、ＳＷ２と、第２スイッチ部ＳＷ２と第２ノードＢとの間に接続されたアンチヒューズＡＮＴ＿ＦＳとを備えている。また、図１２Ｂに示すように、単位セルは、第１ノードＡと第２ノードＣとの間に接続された第１スイッチ部ＳＷ１と、第３ノードＢと第２ノードＣとの間に接続された第２スイッチ部ＳＷ２と、第２ノードＣと第４ノードＤとの間に接続されたアンチヒューズＡＮＴ＿ＦＳとを備えている。このとき、第１スイッチ部及び第２スイッチ部ＳＷ１、ＳＷ２は各々のトランジスタ（ｎまたはｐ−チャネル）からなり、アンチヒューズＡＮＴ＿ＦＳはトランジスタからなる。また、図示していないが、アンチヒューズＡＮＴ＿ＦＳは、キャパシタからなり得る。
【００４６】
以上で説明したように、本発明の技術的な思想は好ましい実施形態から具体的に記述されたが、これは説明のためのものであり、その制限のためのものでないことを注意すべきである。また、この技術分野の通常の専門家であれば、本発明の技術思想の範囲内で実施形態１及び２の組合せを介して多様な実施形態が可能であることを理解できるであろう。
【符号の説明】
【００４７】
１００、２００      液晶パネル
１０１、２０１      下部基板
１０２、２０２      上部基板
１０３、２０３      偏光板
１１０、２１０、３１０      駆動チップ
１１１、２１１、３１１      出力パッド
１１２、２１２、３１２      入力パッド
２０５、２０６      接続部
２０７、２０８、３０７      パッド
２１３、３１３、９１０      内部電圧生成部
２１４、３１４      ＯＴＰ
２０４、３１５、３１６      内部配線
９２０      ＯＴＰセルアレイ
９３０      検出部
９４０      制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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