(57)【要約】【課題】ゲートドライバのレイアウト設計により表示装置の額縁幅を狭くする。【解決手段】２つのゲートドライバが画素部の左右に設けられる。ゲート線はＭ行ごとに交互に左右のゲートドライバに接続される。２つのゲートドライバは、単一導電型のトランジスタで構成されるシフトレジスタとデマルチプレクサを有する。シフトレジスタは、カスケード接続されたｋ個の第１の単位回路を有する。デマルチプレクサは、第１の単位回路から信号が入力され、Ｍ本のゲート線が接続されたｋ個の第２の単位回路を有する。第２の単位回路は、Ｍ本のゲート線から第１の単位回路からの入力信号を出力する１本または複数本の配線を選択し、選択した配線に第１の単位回路からの信号を出力する。１段のシフトレジスタの出力から、Ｍ本のゲート線にゲート信号を出力することができるため、シフトレジスタの幅を狭くすることができる。【選択図】図３
2014211621.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線にパルス信号を順次出力する機能を備え、単一の導電型のトランジスタでなるパルス生成回路であり、
カスケード接続されたｋ（ｋは２以上の整数）段の第１の単位回路と、
入力に１個の前記第１の単位回路が接続され、出力にＭ（Ｍは２以上の整数）本の配線が接続されているｋ個の第２の単位回路を有し、
前記第１の単位回路は、
第１の信号を生成して、次段の前記第１の単位回路に出力し、
第２の信号を生成して、前段の前記第１の単位回路に出力し、
前段の前記第１の単位回路から入力された前記第１の信号に従い、前記第２の単位回路へ第３の信号の出力を開始し、
次段の前記第１の単位回路から入力された前記第２の信号に従い、前記第２の単位回路への前記第３の信号の出力を停止し、
前記第２の単位回路は、前記第３の信号からＭ個のパルス信号を生成し、前記Ｍ個のパルス信号を前記Ｍ本の配線に出力することを特徴とするパルス生成回路。
【請求項２】
請求項１において、
前記第１の単位回路は、第４の信号を生成して、前記第２の単位回路に出力し、
前記第２の単位回路は、前記第４の信号に従い、前記Ｍ本の配線に一定電圧を入力することを特徴とするパルス生成回路。
【請求項３】
請求項１または２において、
前記第２の単位回路は、Ｍ個の制御信号のパルス幅に対応するパルス幅を有する前記Ｍ個のパルス信号を生成することを特徴とするパルス生成回路。
【請求項４】
単一の導電型のトランジスタでなるパルス生成回路であり、
カスケード接続されたｋ（ｋは２以上の整数）段の第１の単位回路と、
入力に１個の前記第１の単位回路が接続され、出力にＭ（Ｍは２以上の整数）本の第１の配線が接続されているｋ個の第２の単位回路を有し、
前記第１の単位回路は、
第１の電圧が入力される第２の配線と、
前記第１の電圧よりも低い第２の電圧が入力される第３の配線と、
第１乃至第４のノードと、
前記第１乃至第４のノードの電圧の変化を第１乃至第４の信号として出力する第１乃至第４の出力端子と、
第１および第２の制御信号がそれぞれ入力される第１および第２の入力端子と、
前段の前記第１の単位回路で生成された第３の信号が入力される第３の入力端子と、
次段の前記第１の単位回路で生成された第４の信号が入力される第４の入力端子と、
前記第１のノードと前記第２の配線間を接続し、ゲートが前記第３の入力端子に接続されている第１のトランジスタと、
前記第１のノードと前記第３の配線間を接続し、ゲートが前記第２のノードに接続されている第２のトランジスタと、
前記第２のノードと前記第２の配線間を接続し、ゲートが前記第４の入力端子に接続されている第３のトランジスタと、
前記第２のノードと前記第３の配線間を接続し、ゲートが前記第３の入力端子に接続されている第４のトランジスタと、
前記第４のノードと前記第１の入力端子間を接続し、ゲートが前記第１のノードに接続されている第５のトランジスタと、
前記第４のノードと前記第３の配線間を接続し、ゲートが前記第２のノードに接続されている第６のトランジスタと、
前記第３のノードと前記第２の入力端子間を接続し、ゲートが前記第１のノードに接続されている第７のトランジスタと、
前記第３のノードと前記第３の配線間を接続し、ゲートが前記第２のノードに接続されている第８のトランジスタと、
を有し、
前記第２の単位回路は、互いに異なるＭ個の制御信号が入力されるＭ個の第３の単位回路を有し、
前記第３の単位回路は、
前記第２の電圧が入力される第３の配線と、
前記第１の単位回路から前記第１の信号が入力される第５の入力端子と、
前記第１の単位回路から前記第２の信号が入力される第６の入力端子と、
前記Ｍ個の制御信号の何れか１つか入力される第７の入力端子と、
前記Ｍ本の第１の配線の何れか１本が接続されている第５の出力端子と、
前記第５の出力端子と前記第５の入力端子間を接続し、ゲートに前記第５の入力端子が接続される第９のトランジスタと、
前記第５の出力端子と前記第３の配線間を接続し、ゲートに前記第６の入力端子が接続されている第１０のトランジスタと、
を有することを特徴とするパルス生成回路。
【請求項５】
請求項４において、
前記第１の単位回路は、前記第１のノードと前記第５のトランジスタのゲート間を接続し、ゲートに前記第１の電圧が入力される第１１のトランジスタを有することを特徴とするパルス生成回路。
【請求項６】
請求項４または５において、
前記第１の単位回路は、前記第１のノードと前記第７のトランジスタのゲート間を接続し、ゲートに前記第１の電圧が入力される第１２のトランジスタを有することを特徴とするパルス生成回路。
【請求項７】
請求項４乃至６の何れか１項において、
前記第１の単位回路は、
第３の制御信号が入力される第９の入力端子と、
前記第２のノードと、前記第２の配線間を接続し、ゲートに前記第９の入力端子が接続されている第１３のトランジスタと、
を有することを特徴とするパルス生成回路。
【請求項８】
請求項４乃至７の何れか１項において、
前記第１の単位回路は、
第４の制御信号が入力される第１０の入力端子と、
前記第２のノードと前記第２の配線間を接続し、ゲートに前記第１０の入力端子が接続されている第１４のトランジスタを有することを特徴とするパルス生成回路。
【請求項９】
請求項４乃至８の何れか１項において、
前記第３の単位回路は、前記第７の入力端子と前記第９のトランジスタのゲート間を接続し、ゲートに前記第１の電圧が入力される第１５のトランジスタを有することを特徴とするパルス生成回路。
【請求項１０】
２ｋＭ行Ｎ列のアレイ状に配列された２ｋＭＮ個の画素回路と（ｋ、Ｎ、Ｍは２以上の整数）、
同じ列の前記画素回路が接続され、ソース信号が入力されるＮ本のソース線と、
前記ソース信号が入力される前記画素回路を選択するためのゲート信号を生成する第１および第２のゲートドライバと、
同じ行の前記画素回路が接続され、前記ゲート信号が入力される２ｋＭ本のゲート線と、
を有し、
前記第１および前記第２のゲートドライバは、請求項１乃至１０の何れか１項に記載されたパルス生成回路を備えることを特徴とする半導体装置。
【請求項１１】
２ｋＭ行Ｎ列のアレイ状に配列された２ｋＭＮ個の画素回路と（ｋ、Ｎ、Ｍは２以上の整数）、
同じ列の前記画素回路が接続され、ソース信号が入力されるＮ本のソース線と、
前記ソース信号が入力される前記画素回路を選択するためのゲート信号を生成する第１および第２のゲートドライバと、
同じ行の前記画素回路が接続され、前記ゲート信号が入力される２ｋＭ本のゲート線と、
を有し、
前記２ｋＭ本のゲート線は、Ｍ行ごとに交互に前記第１のゲートドライバ、または前記第２のゲートドライバに接続され、
前記第１および前記第２のゲートドライバは、
単一導電型のトランジスタで構成され、
カスケード接続されたｋ段の第１の単位回路を有するシフトレジスタと、
入力に１個の前記第１の単位回路が接続され、出力に前記Ｍ本の配線が接続されたｋ個の第２の単位回路と、
を有し、
前記第２の単位回路は、Ｍ個の制御信号に従い前記第１の単位回路からの出力信号をＭ個の信号に分割して、前記Ｍ本の配線に前記ゲート信号として出力する機能を有することを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記第２の単位回路は、前記Ｍ個の制御信号のパルス幅に対応するパルス幅を有する前記Ｍ個のゲート信号を生成することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその駆動方法等に関する。本発明は、表示装置の回路に特に関連する。
【０００２】
なお、本明細書において、半導体装置とは半導体素子（トランジスタ、ダイオード等）を含む回路、及び同回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、照明装置及び電子機器等は全て半導体装置である。
【背景技術】
【０００３】
アクティブマトリクス型の表示装置には、アレイ状に配列された複数の画素により画面が構成されている。画素は回路で構成されている。同じ行に設けられている画素回路は、その行のゲート線に接続され、同じ列に設けられている画素回路は、その列のソース線に接続されている。画素回路には、ゲート線に入力されるゲート信号によりオンオフが制御されるスイッチが設けられている。ゲートドライバにより、垂直方向に配列されたゲート線に順次にパルス信号を供給することで、行単位で画素が選択される。選択行の画素回路には、ソース線から画像信号に対応するソース信号が入力される。
【０００４】
また、アクティブマトリクス型の表示装置の小型化、軽量化、狭額縁化の１つの手段として、画素部と共にゲートドライバを同一基板上に作製することが知られている。表示装置の画素回路は、ｎチャネル型またはｐチャネル型の何れか一方の導電型のトランジスタで作製することが可能である。したがって、製造工程数を少なくする、製造コストを下げてベゼル幅の狭い表示装置を作製するためには、ＣＭＯＳ回路を用いずに、単一導電型のトランジスタでゲートドライバを設計することが好ましい。
【０００５】
ゲートドライバの主要な回路は、シフトレジスタである。例えば、特許文献１および２には、単一導電型のトランジスタで構成されたシフトレジスタが開示されている。特許文献１には、シフトレジスタの出力端子にデマルプレクサを接続したゲートドライバが開示されている。特許文献２には、画面を部分的に書き換えるパーシャル駆動を可能とするゲートドライバが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−０９０７６１号公報
【特許文献２】特開２０１１−２０９７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の一形態の課題の１つは、１段のシフトレジスタの出力信号から、複数の配線に出力されるパルス信号を生成する機能を備えた、単一の導電型のトランジスタで構成される新規な回路を提供することにある。また、本発明の一形態の課題の１つは、ゲートドライバのレイアウト設計により額縁幅が狭い表示装置を提供することを可能にする。また、本発明の一形態の課題の１つは、表示装置のパーシャル駆動を可能にする新規なゲートドライバを提供することにある。
【０００８】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【０００９】
本発明の一形態は、複数の配線にパルス信号を順次出力する機能を備え、単一の導電型のトランジスタでなるパルス生成回路であり、カスケード接続されたｋ（ｋは２以上の整数）段の第１の単位回路と、入力に１個の第１の単位回路が接続され、出力にＭ（Ｍは２以上の整数）本の配線が接続されているｋ個の第２の単位回路を有し、第１の単位回路は、第１の信号を生成して、次段の第１の単位回路に出力し、第２の信号を生成して、前段の第１の単位回路に出力し、前段の第１の単位回路から入力された第１の信号に従い、第２の単位回路への第３の信号の出力を開始し、次段の第１の単位回路から入力された第２の信号に従い、第２の単位回路への第３の信号の出力を停止し、第２の単位回路は、第３の信号からＭ個のパルス信号を生成し、Ｍ個のパルス信号をＭ本の配線に出力するパルス生成回路である。
【００１０】
上記の形態のパルス生成回路において、第１の単位回路は、第４の信号を生成して、第２の単位回路に出力し、第２の単位回路は、第４の信号に従い、Ｍ本の配線に一定電圧を入力するようにしてもよい。
【００１１】
上記の形態のパルス生成回路において、第２の単位回路は、Ｍ個の制御信号のパルス幅に対応するパルス幅を有するＭ個のパルス信号を生成するようにしてもよい。
【００１２】
また、上記の形態のパルス生成回路を、ゲート信号を生成するゲートドライバに適用することで表示装置を提供することができる。
【発明の効果】
【００１３】
本発明の一形態により、１段のシフトレジスタの出力信号から、複数の配線に出力されるパルス信号を生成する機能を備えた、単一の導電型のトランジスタで構成される新規な回路を提供することが可能になる。また、本発明の一形態により、ゲートドライバのレイアウト設計により狭額縁な表示装置を提供することが可能になる。
【図面の簡単な説明】
【００１４】
【図１】液晶表示装置の構成の一例を示すブロック図。
【図２】Ａ、Ｂ：液晶パネルの構成の一例を示す平面図。Ｃ、Ｄ：画素回路の構成の一例を示す回路図。
【図３】ゲートドライバの構成の一例を示すブロック図。
【図４】ゲートドライバの配線群、回路の配置例を示す模式図。Ａ：実施の形態。Ｂ：従来例。
【図５】ゲートドライバ（左側）の構成の一例を示すブロック図。
【図６】ゲートドライバ（右側）の構成の一例を示すブロック図。
【図７】ゲートドライバの駆動方法の一例を示すタイミングチャート。
【図８】Ａ：単位回路（ＧＳＲ）の構成の一例を示す回路図。Ｂ：同ブロック図。
【図９】Ａ：ダミー単位回路（ｄｍｙＧＳＲ）の構成の一例を示す回路図。Ｂ：同ブロック図。
【図１０】Ａ、Ｂ：単位回路（ＤＥＭＵＸ）の構成の一例を示すブロック図。Ｃ、Ｄ：ダミー単位回路（ｄｍｙＤＥＭＵＸ）の構成の一例を示すブロック図。
【図１１】Ａ：単位回路（ＢＵＦ）の構成の一例を示すブロック図。Ｂ、Ｃ：同回路図。
【図１２】単位回路（ＧＳＲ）の駆動方法の一例を示すタイミングチャート。
【図１３】単位回路（ＧＳＲ）の構成の一例を示す回路図。
【図１４】単位回路（ＧＳＲ）の構成の一例を示す回路図。
【図１５】Ａ：単位回路（ＧＳＲ）の構成の一例を示す回路図。Ｂ：同ブロック図。
【図１６】Ａ：単位回路（ＧＳＲ）の構成の一例を示す回路図。Ｂ：同ブロック図。
【図１７】ゲートドライバ（左側）の構成の一例を示すブロック図。
【図１８】ゲートドライバ（右側）の構成の一例を示すブロック図。
【図１９】画素回路の構成の一例を示す上面図。
【図２０】ＬＣパネル（画素回路およびドライバ）の構成の一例を示す断面図。
【図２１】Ａ−Ｃ：ＬＣパネルの素子基板の作製方法の一例を示す断面図。
【図２２】Ａ−Ｃ：図２１Ｃに続く工程の一例を示す断面図。
【図２３】Ａ−Ｃ：図２２Ｃに続く工程の一例を示す断面図。
【図２４】Ａ−Ｃ：図２３Ｃに続く工程の一例を示す断面図。
【図２５】Ａ−Ｃ：ＬＣパネルの対向基板の作製方法の一例を示す断面図。
【図２６】Ａ−Ｃ：画素回路の構成の一例を示す断面図。
【図２７】Ａ−Ｃ：電子機器の一例を示す図。
【図２８】Ａ−Ｃ：電子機器の一例を示す図。
【発明を実施するための形態】
【００１５】
以下に、図面を用いて、本発明の実施の形態について詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１６】
また、発明の実施の形態の説明に用いられる図面において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
本実施形態では、半導体装置の一例として、液晶表示装置（以下、ＬＣＤ）について説明する。
【００１８】
＜ＬＣＤの構成例＞
ＬＣＤは、液晶パネル（ＬＣパネル）、コントローラ、電源回路、及びバックライトモジュール等を有する半導体装置である。図１は、アクティブマトリクス型のＬＣＤの構成の一例を示すブロック図である。図２Ａ、および図２Ｂに、ＬＣＤを構成する液晶パネル（ＬＣパネル）の構成の一例を示す。
【００１９】
図１に示すように、ＬＣＤ１０は、画素部２０、ゲートドライバ２１、ゲートドライバ２２、ソースドライバ２３、およびコントローラ２４を有する。図２Ａに、画素部２０とすべてのドライバ（２１、２２、２３）が同一基板上に作製されているＬＣパネルの構成の一例を示し、図２Ｂに、画素部２０とゲートドライバ（２１、２２）が同一基板上に作製されているＬＣパネルの構成の一例を示す。
【００２０】
［ＬＣパネル］
ＬＣパネルは、液晶（ＬＣ）モジュールと呼ばれることもある。筐体に、ＬＣパネル、その制御回路、電源回路、及びバックライトモジュール等を組み込むことで液晶表示装置が構成される。
【００２１】
図２Ａには、画素部２０およびドライバ（２１、２２、２３）が、同一の導電型のトランジスタで構成される回路である場合のＬＣパネルの構成例を示す。ＬＣパネル５１は、２枚の基板６１、基板６２を有する。基板６１には、画素部２０およびドライバ（２１、２２、２３）、および端子部６５が作製されている。
【００２２】
端子部６５には、画素部２０およびドライバ（２１、２２、２３）を外部の回路に接続するための複数の端子が形成されている。端子部６５は、ＦＰＣ６６に接続されている（ＦＰＣ；Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔｓ）。ここでは、端子部６５にＦＰＣ６６を接続していない構造も、ＬＣパネルに含まれる。
【００２３】
基板６１と基板６２は、スペーサにより液晶層を設ける隙間（セルギャップ）が維持された状態で対向している。スペーサは、基板６１または基板６２の一方に設けられている。あるいは、基板６１と基板６２の間に封止されている。
【００２４】
シール部材６３は、基板６１と基板６２が対向している領域の周辺部に設けられている。シール部材６３により、基板６１と基板６２の間に液晶層が封止されている。また、ドライバ（２１、２２、２３）と重なるようにシール部材６３を設けることにより、ＬＣパネル５１の表示に寄与しない額縁幅を狭くすることができる。
【００２５】
ＬＣパネル５１において、画素部２０およびドライバ（２１、２２、２３）のトランジスタは同一の導電型である。なお、ソースドライバ２３を、ｎチャネル型、Ｐチャネル型両方の導電型のトランジスタで構成する場合は、ソースドライバ２３を、画素部２０とゲートドライバ（２１、２２）と基板６１上に一体形成せずに、ＩＣチップに組み込み、このＩＣチップを基板６１に実装すればよい。
【００２６】
そのような構成例のＬＣパネルを図２Ｂに示す。図２Ｂに示すように、ＬＣパネル５２において、ＴＣＰ６８はソースドライバ２３を構成するＩＣチップが実装されている（ＴＣＰ；Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）。なお、ＴＣＰ６８には、ＩＣチップに接続されるＦＰＣは図示していない。基板６１には、ＴＣＰ６８に接続される端子部６７が作製されている。端子部６７には、画素部２０のソース線をＴＣＰ６８に接続するための複数の端子が形成されている。なお、ＴＣＰ６８が取りつけられていない状態も本実施の形態の液晶パネルの１つの構成例とみなす。
【００２７】
また、ソースドライバ２３の一部の回路を、画素部２０、ゲートドライバ（２１、２２）と同じ導電型のトランジスタで作製できる場合は、その回路を基板６１上に一体形成し、他の回路をＩＣチップに組み込んでもよい。
【００２８】
なお、ＩＣチップの実装方法は特に限定されない。ベアチップを直接基板６１に取り付ける方式（ＣＯＧ；Ｃｈｉｐ  ｏｎ  Ｇｌａｓｓ）でもよい。また、ＴＣＰの代わりに、ＩＣチップをＳＯＦ（Ｓｙｓｔｅｍ  ｏｎ  Ｆｉｌｍ）に組み込み、ＳＯＦを基板６１に取り付けてもよい。
【００２９】
［画素部、画素回路］
図１に示すように、画素部２０は、アレイ状に配置された複数の画素回路３０、垂直方向に配列された複数のゲート線３１、および水平方向に配列された複数のソース線３２を有する。同じ行の画素回路３０は、その行のゲート線３１に接続され、同じ列の画素回路３０は、その列のソース線３２に接続されている。
【００３０】
図２Ｃは、画素回路３０の構成の一例を示す回路図である。画素回路３０は、液晶素子３３、トランジスタ３４および容量素子３５を有する。
【００３１】
液晶素子３３は、２つの電極と、２つの電極に挟まれた液晶層を有する。一方の電極は、トランジスタ３４に接続され、他方の電極は電圧ＶＣＯＭ＿Ｔが入力される。トランジスタ３４は、液晶素子３３をソース線３２に接続するスイッチとして機能する。容量素子３５は、液晶素子３３の２つの電極間の電圧を保持するための保持容量の機能を有する。
【００３２】
トランジスタ３４がオン状態となると、ソース線３２の電位により、液晶素子３３および容量素子３５が放電または充電される。液晶素子３３および容量素子３５で保持している電圧により、液晶層の配向状態が変化し、液晶素子３３の透過率が変化する。
【００３３】
なお、画素回路３０の回路構成を変えることで、ＬＣＤ以外の表示装置を得ることができる。例えば、電子ペーパとする場合は、図２Ｃにおいて、液晶素子３３の代わりに、電子粉流体方式等により表示を行う表示素子を設ければよい。
【００３４】
また、エレクトロルミネセンス（ＥＬ）表示装置とする場合には、図２Ｄの画素回路４０を画素部２０に設ければよい。画素回路４０は、ＥＬ素子４１、トランジスタ４２、トランジスタ４３、および容量素子４４を有する。
【００３５】
ＥＬ素子４１は、２つの電極（アノード及びカソード）と、２つの電極に挟まれた発光層を有する。一方の電極は、定電圧が入力されている配線４５に接続されている。発光層は、発光性の物質を少なくとも含む。発光性の物質としては、有機ＥＬ材料、無機ＥＬ材料等がある。また、発光層の発光としては、一重項励起状態から基底状態に戻る際の発光（蛍光）、三重項励起状態から基底状態に戻る際の発光（リン光）がある。
【００３６】
ＥＬ素子４１は２つの電極間を流れる電流によって発光強度を変化させることが可能な素子である。ここでは、トランジスタ４３を流れる電流によりＥＬ素子４１の発光強度が調節される。つまり、トランジスタ４３のゲートの電圧により、ＥＬ素子４１の発光強度が調節される。
【００３７】
トランジスタ４３のゲートと定電圧が供給される配線４６間には、容量素子４４が接続されている。容量素子４４は、トランジスタ４３のゲートの電圧を保持する保持容量として機能する。トランジスタ４２は、トランジスタ４３のゲートとソース線３２を接続するスイッチとして機能する。トランジスタ４２がオン状態になると、トランジスタ４２を流れる電流により、トランジスタ４３のゲートに接続されている容量素子４４が充電または放電される。
【００３８】
［コントローラ］
コントローラ２４は、ＬＣＤ１０の制御を行う。コントローラ２４には、画像信号、及び画面の書き換えを制御するための同期信号等が入力される。同期信号としては、例えば水平同期信号、垂直同期信号、及び基準クロック信号等がある。
【００３９】
［ソースドライバ］
ソース線３２はソースドライバ２３に接続されている。ソースドライバ２３は、コントローラ２４から入力された画像信号からデータ信号を生成し、ソース線３２に出力する機能を有する。
【００４０】
［ゲートドライバ］
ゲートドライバ（２１、２２）のトランジスタは単一導電型のトランジスタで作製されている。
【００４１】
ゲートドライバ２１、２２は、コントローラ２４から入力された制御信号に従い、ゲート信号をゲート線３１に出力する機能を有する。ゲート信号は、データ信号を入力する画素回路３０を選択するための信号である。ゲート線３１は、ゲートドライバ２１またはゲートドライバ２２の何れか一方に接続される。
【００４２】
ＬＣＤ１０のように画素部の左右にゲートドライバを設けた場合は、従来では、奇数行のゲート線を一方のゲートドライバに接続し、偶数行のゲート線を他方のゲートドライバに接続する。つまり、１行ごとにゲート線が接続されるゲートドライバが入れ替わる。
【００４３】
これに対して、ＬＣＤ１０では、Ｍ行毎に（Ｍは２以上の整数）ゲート線３１が接続されるドライバが、ゲートドライバ２１とゲートドライバ２２で交互に入れ替わる。図１の例では、Ｍは４である。
【００４４】
図１に示すように、ゲート線３１は、４行（４本）毎に、ゲートドライバ２１またはゲートドライバ２２に交互に接続されている。別言すると、画素部２０において、ゲート線３１はＭ行（Ｍ本）毎にグループ化されており、ゲートドライバ２１とゲートドライバ２２には、グループ化されたゲート線群が交互に接続されている。
【００４５】
以下、図３を用いて、ゲートドライバ（２１、２２）のより具体的な構成を説明する。
【００４６】
＜ゲートドライバの構成例＞
図３は、ゲートドライバ２１、２２の構成の一例を示すブロック図である。
【００４７】
なお、以下の説明において、右、左、上、下の位置を示す用語や、行番号、列番号は、図１の回路、配線の配置を基準に用いられる。例えば、ゲートドライバ２１は、左側ゲートドライバとし、ゲートドライバ２２は、右側ゲートドライバと呼ぶことにする。以下、ゲートドライバ２１、２２の配置を明確にするため、ゲートドライバ２１を、”ＧＤＬ２１”と呼び、ゲートドライバ２２を”ＧＤＲ２２”と呼ぶことにする。
【００４８】
また、信号、配線が、ＧＤＬ２１およびＧＤＲ２２に関連するかを区別する場合には、その用語や符号に”Ｒ”、”Ｌ”をつけて区別することにする。
【００４９】
また、同じ要素（信号、回路）において、行番号、列番号、順序等を示すため、”＿１”、”［Ｌ１］”などの識別番号を用語に付けることにする。例えば、同じゲート線３１に対してＧＬ＿９とＧＬ＿Ｒ５の識別記号が付されているが、ＧＬ＿９は、画素部２０全体で、第９行のゲート線３１であることを表し、ＧＬ＿Ｒ５は、ＧＤＲ２２に接続されている第５行のゲート線３１であることを示している。
【００５０】
図３に示すようにＧＤＬ２１、およびＧＤＲ２２は同じ構成を有する。ＧＤＬ２１、およびＧＤＲ２２は、シフトレジスタ１００およびデマルチプレクサ１１０を有する。シフトレジスタ１００は、カスケード接続されたｍ段（ｍは２以上の整数）の単位回路１０１（ＧＳＲ）を有する。デマルチプレクサ１１０は、ｍ個の単位回路１１１（ＤＥＭＵＸ）を有する。
【００５１】
［シフトレジスタ］
単位回路１０１は、１段のシフトレジスタである。単位回路１０１は、制御信号（ＣＬＫ）に従い、入力されたスタートパルス信号（ＳＰ）を次段の単位回路１０１に転送する機能を有する。
【００５２】
以下、単位回路１０１をＧＳＲ１０１と呼ぶ。他の回路、信号などについても、同様に、図面に記載された別の用語を使って呼ぶ場合がある。
【００５３】
ＧＳＲ１０１は、少なくとも第１乃至第３のパルス信号を生成する機能を有する。第１のパルス信号は、転送されるスタートパルス信号に対応する信号であり、また、セット動作のトリガーとなる制御信号（セット信号）でもある。第１のパルス信号は、次段のＧＳＲ１０１に出力される。第２のパルス信号は、リセット動作のトリガーとなる制御信号（リセット信号）であり、前段のＧＳＲ１０１に出力される。第３のパルス信号は、ゲート信号を生成するためのパルス信号であり、ＤＥＭＵＸ１１１へ出力される。
【００５４】
なお、最終段（第ｍ段）のＧＳＲ１０１には、ダミー単位回路１０２（ｄｍｙＧＳＲ）が接続されている。ｄｍｙＧＳＲ１０２は、最終段のＧＳＲ１０１に第２のパルス信号（リセット信号）を出力するための回路であり、また、最終段のＧＳＲ１０１から第１のパルス信号（セット信号）が入力される。
【００５５】
［デマルチプレクサ］
デマルチプレクサ１１０の入力にはシフトレジスタ１００が接続されており、シフトレジスタ１００からは第３のパルス信号が入力される。デマルチプレクサ１１０の出力には、複数本（ここでは、４ｍ本）のゲート線３１が接続されている。デマルチプレクサ１１０は、４ｍ本のゲート線３１から信号を出力する１本または複数本の配線を選択し、選択された配線にシフトレジスタ１００からの入力信号を出力する機能を有する。デマルチプレクサ１１０の出力信号がゲート信号である。
【００５６】
デマルチプレクサ１１０は、ｍ個の単位回路１１１（ＤＥＭＵＸ）を有する。単位回路１１１も、デマルチプレクサの機能を備えているため、デマルチプレクサ１１０は、デマルチプレクサ群と呼ぶこともできる。
【００５７】
（単位回路；ＤＥＭＵＸ）
ＤＥＭＵＸ１１１は、入力された１個の信号から複数個（ここでは、４個）のパルス信号を生成し、生成した複数のパルス信号を、複数本の配線に順次出力する機能を有する。ＤＥＭＵＸ［Ｌ１］を例にその動作を説明すると、ＤＥＭＵＸ［Ｌ１］は、４個の制御信号（ＰＷＣＬ１−ＰＷＣＬ４）に従い、ＧＳＲ［Ｌ１］から入力される第３のパルス信号から４個のパルス信号を生成し、これら４個のパルス信号を、ゲート線（ＧＬ＿Ｌ１―ＧＬ＿Ｌ４）に順次出力する。
【００５８】
ＧＤＬ２１において、ＤＥＭＵＸ１１１［Ｌｋ］には、第（８ｋ−７）行−第（８ｋ−４）行のゲート線３１が接続される（ｋは１以上の整数）。また、ＧＤＲ２２において、ＤＥＭＵＸ１１１［Ｒｋ］（第ｋ段の単位回路１１１）には、第（８ｋ−３）行−第（８ｋ）行のゲート線３１が接続される。
【００５９】
なお、図３の例では、ＤＥＭＵＸ１１１に４本のゲート線３１が接続されている例を示したが、一般化すると、ＤＥＭＵＸ１１１には、Ｍ本（Ｍは２以上の整数）のゲート線３１を接続することができる。この場合、ＤＥＭＵＸ１１１［Ｌｋ］（１≦ｋ≦ｍ、ｋは整数）には、第（２Ｍｋ−２Ｍ＋１）行―第（２Ｍｋ−Ｍ））行のゲート線３１が接続される。ＤＥＭＵＸ１１１［Ｒｋ］には、第（２Ｍｋ−Ｍ＋１）行―第（２Ｍｋ）行のゲート線３１が接続される。ＤＥＭＵＸ１１１は、Ｍ個の制御信号に従い、１本または複数本のゲート線３１を選択し、選択したゲート線３１にＧＳＲ１０１からの入力信号を出力する。
【００６０】
（ダミー単位回路；ｄｍｙＤＥＭＵＸ）
また、デマルチプレクサ１１０は、ダミー単位回路１０２（ｄｍｙＧＳＲ）に接続されたダミー単位回路１１２（ｄｍｙＤＥＭＵＸ）を有する。ｄｍｙＤＥＭＵＸ１１２には、２本のダミーゲート線３７が接続されている。ｄｍｙＤＥＭＵＸ１１２は、ＤＥＭＵＸ１１１と同様の機能を有しており、２つの制御信号（ＰＷＣＬ１、ＰＷＣＬ２）に従い、ｄｍｙＧＳＲ１０２の出力信号を、順次、２つのダミーゲート線３７に入力する機能を有する。
【００６１】
なお、ｄｍｙＤＥＭＵＸ１１２は設けなくてもよい。また、設ける場合でも、ダミーゲート線３７を設けなくてもよい。また、ダミーゲート線３７を設ける場合、画素部２０に、ダミーゲート線３７に接続される画素回路３０を設けてもよいし、設けなくてもよい。また、画素回路３０を設ける場合は、画素回路３０を全ての列に設けてもよいし、一部の列に設けてもよい。
【００６２】
（単位回路；ＰＧＣ）
また、ＧＤＬ２１とＧＤＲ２２は、ｍ個の単位回路１２１（ＰＧＣ）と１個のダミー単位回路１２２（ｄｍｙＰＧＣ）を有する回路でもある。
【００６３】
ＰＧＣ１２１はＧＳＲ１０１とＤＥＭＵＸ１１１を有する回路であり、ｄｍｙＰＧＣは、ｄｍｙＧＳＲ１０２とｄｍｙＤＥＭＵＸ１１２を有する回路であり、それぞれ、複数個のパルス信号を生成する機能を有する。ＰＧＣ１２１は、複数本のゲート線３１にゲート信号を出力する回路であり、ｄｍｙＰＧＣ１２２は、１本または複数本のダミーゲート線３７にゲート信号を出力する回路である。
【００６４】
＜狭額縁＞
図３に示すように、１段のＧＳＲ１０１（１段のＰＧＣ１２１）で、複数本のゲート線３１にゲート信号を出力することができるため、ゲートドライバ（２１、２２）において、回路および配線群の１行あたりの占有面積を縮小することが可能である。図４を用いて、このことを説明する。
【００６５】
図４は、本実施の形態と従来例のゲートドライバのレイアウトの違いを説明するための模式図であり、図４Ａには、本実施の形態のゲートドライバのレイアウト例であり、図４Ｂは、従来例のレイアウト例である。なお、比較を容易にするため、図４Ｂでも、図３および図１０Ｂ等と同じ用語、符号を使用している。
【００６６】
従来例のゲートドライバでは、１本のゲート線に対して１段のＧＳＲが設けられる。これに対して、本実施の形態では、４本のゲート線に対して１段のＧＳＲを設ければよい。その結果として、本実施の形態のゲートドライバの幅Ｗｇｄは、従来例のゲートドライバの幅Ｗｐａよりも狭くなる。つまり、本実施の形態のゲートドライバ（２１、２２）を採用することでＬＣＤ１０の額縁幅を狭くすることが可能になる。
【００６７】
＜ゲートドライバ；ＧＤＲ、ＧＤＬの駆動方法例＞
図５−図７を用いて、ＧＤＬ２１およびＧＤＲ２２の駆動方法の一例を説明する。また、ＬＣＤ１０の画素部２０（画面）を部分的に書き換えるパーシャル駆動についても合わせて説明する。
【００６８】
図５は、ＧＤＬ２１のより具体的な構成の一例を示すブロック図であり、図６は、ＧＤＲ２２のより具体的な構成の一例を示すブロック図である。図７は、ＧＤＬ２１、ＧＤＲ２２のタイミングチャートである。
【００６９】
＜ＧＤＬ、ＧＤＲ構成例＞
図５および図６に示すように、ＧＤＬ２１とＧＤＲ２２は同様の構成を有するため、ここでは、ＧＤＬ２１のみについて説明する。奇数段のＧＳＲ１０１には、クロック信号（ＣＬＫＬ１、ＣＬＫＬ２）が入力される。偶数段のＧＳＲ１０１には、クロック信号（ＣＬＫＬ３、ＣＬＫＬ４）が入力される。ｄｍｙＧＳＲ１０２には、クロック信号（ＣＬＫＬ１、ＣＬＫＬ２）が入力される。なお、最終段のＧＳＲ１０１に、クロック信号（ＣＬＫＬ１、ＣＬＫＬ２）が入力される場合は、ｄｍｙＧＳＲ１０２には、クロック信号（ＣＬＫＬ３、ＣＬＫＬ４）が入力される。
【００７０】
なお、以下の説明において、”クロック信号ＣＬＫＬ１”を、”信号ＣＬＫＬ１”または”ＣＬＫＬ１”と省略して呼ぶ場合がある。これは、信号だけでなく、電圧、回路、端子についても同様に省略することがある。
【００７１】
ＧＳＲ［Ｌ１］には、スタートパルス信号ＳＰＬが入力される。各段のＧＳＲ１０１は、信号ＣＬＫＬ２または信号ＣＬＫＬ４に従い、スタートパルス信号ＳＰＬをシフトさせた信号を次段のＧＳＲ１０１に出力する。また、ＧＳＲ１０１およびｄｍｙＧＳＲ１０２は、信号ＣＬＫＬ１または信号ＣＬＫＬ３に従い、リセット信号を前段のＧＳＲ１０１に出力する。
【００７２】
ＤＥＭＵＸ１１１には、クロック信号（ＰＷＣＬ１−ＰＷＣＬ４）、およびＧＳＲ１０１で生成された２つの信号が入力される。ＤＥＭＵＸ１１１では、信号（ＰＷＣＬ１−ＰＷＣＬ４）に従い、ＧＳＲ１０１から入力される信号から４個のパルス信号を生成し、４つの出力端子に順次出力する。図５では、ＤＥＭＵＸ１１１の４個の出力信号ＧＯＵＴが出力されるゲート線を、行番号をつけて区別している。
【００７３】
また、ＤＥＭＵＸ１１１は、ＧＳＲ１０１のもう一方の出力信号に従い、４個の出力端子に一定電圧を出力する。つまり、ＤＥＭＵＸ１１１において、パルス信号（ゲート信号）を生成しない期間は、４個の出力端子に一定電圧を供給することで、この期間は、ゲート線３１の電圧をＬレベルとすることができる。このように、ゲート線３１の電圧を、画素回路３０を非選択状態にする電圧に確実に維持することができるので、ＬＣＤ１０で高品位な表示を行うことができる。
【００７４】
また、ｄｍｙＤＥＭＵＸ１１２は、ＤＥＭＵＸ１１１と異なり、２つのダミーゲート信号ｄｍｙＧＯＵＴを出力するため、信号ＰＷＣＬ１−ＰＷＣＬ２、並びに、ｄｍｙＧＳＲ１０２からの２つの出力信号が入力される。
【００７５】
＜ＧＤＬ、ＧＤＲの駆動方法例＞
図７のタイミングチャートを用いて、ＧＤＬ、ＧＤＲの駆動方法の一例を説明する。図７には、図５のＧＤＬ２１および図６のＧＤＲ２２に入力される制御信号、ならびに、ＧＤＬ２１およびＧＤＲ２２の出力信号の波形を示す。なお、図７には、ＧＤＬ２１の出力信号として、ＧＳＲ１０１［Ｌ１］からの出力信号ＧＯＵＴ１［Ｌ１］−ＧＯＵＴ４［Ｌ４］を示し、また、ＧＤＲ２２の出力信号として、ＧＳＲ１０１［Ｒ１］からの出力信号ＧＯＵＴ５［Ｒ１］−ＧＯＵＴ８［Ｒ４］を示している。
【００７６】
なお、図７は、画素回路３０のトランジスタ３４をｎチャネル型トランジスタである場合のタイミングチャートであり、ゲート線３１にハイレベル（Ｈレベル）のゲート信号（ＧＯＵＴ）を入力することで、ゲート線３１を選択する。
【００７７】
ＧＤＬ２１には、スタートパルス信号ＳＰＬ、クロック信号ＣＬＫＬ１−ＣＬＫＬ４、およびクロック信号ＰＷＣＬ１−ＰＷＣＬ４が入力される。ＧＤＲ２２には、スタートパルス信号ＳＰＲ、クロック信号ＣＬＫＲ１−ＣＬＫＲ４、およびクロック信号ＰＷＣＲ１−ＰＷＣＲ４が入力される。
【００７８】
［シフトレジスタの入力信号］
ＣＬＫＬ１−ＣＬＫＬ４、ＣＬＫＲ１−ＣＬＫＲ４は同じ周期のクロック信号である。
【００７９】
ＣＬＫＬ１、ＣＬＫＬ３、ＣＬＫＲ１、およびＣＬＫＲ３は、同じ波形の信号であり、そのパルス幅は１／２周期である。ＣＬＫＬ３は、ＣＬＫＬ１の反転信号であり、ＣＬＫＲ３は、ＣＬＫＲ１の反転信号である。また、ＣＬＫＲ１は、ＣＬＫＬ１に対して、位相が１／４周期遅れた信号である。この位相の遅れは、信号ＳＰＬに対する信号ＳＰＲの位相の遅れと同じである。
【００８０】
ＣＬＫＬ２、ＣＬＫＬ４、ＣＬＫＲ２、およびＣＬＫＲ４は、同じ波形の信号であり、そのパルス幅（Ｈレベルである期間）は、スタートパルス信号（ＳＰＬ、ＳＰＲ）と同じであり、その周期の３／８である。
【００８１】
ＣＬＫＬ２は、ＣＬＫＬ１がＨレベルとなる期間、Ｈレベルとなる信号であり、同じタイミングで、ＣＬＫＬ１とＣＬＫＬ２の信号が立ち下がる。また、ＣＬＫＬ４は、ＣＬＫＬ３がＨレベルである期間中にＨレベルである信号であり、同じタイミングで、ＣＬＫＬ３とＣＬＫＬ４の信号が立ち下がる。ＣＬＫＲ２、ＣＬＫＲ４も同様である。
【００８２】
［デマルチプレクサの入力信号］
信号（ＰＷＣＬ１−ＰＷＣＬ４、ＰＷＣＲ１−ＰＷＣＲ４）は、ＤＥＭＵＸ１１１からゲート線３１にＨレベルの信号を出力するタイミングを規定するクロック信号である。そのため、信号（ＰＷＣＬ１−ＰＷＣＬ４、ＰＷＣＲ１−ＰＷＣＲ４）のパルス幅を部分的に変えることで、パーシャル駆動が可能である。
【００８３】
通常駆動では、信号（ＰＷＣＬ１−ＰＷＣＬ４、ＰＷＣＲ１−ＰＷＣＲ４）は、周期およびパルス幅が同じクロック信号であり、その周期は、信号（ＣＬＫＬ１−ＣＬＫＬ４、ＣＬＫＲ１−ＣＬＫＲ４）の１／２である。また、信号（ＰＷＣＬ１−ＰＷＣＬ４、ＰＷＣＲ１−ＰＷＣＲ４）は、図７に示すように前後の信号とパルスが重なる。ここでは、パルスが重なる期間は、パルス幅の１／２としている。よって、ＰＷＣＬ１を基準とした場合、他の信号の位相の遅れは、ＰＷＣＬ２はパルス幅の１／２倍であり、ＰＷＣＬ３はパルス幅の２／２倍であり、ＰＷＣＬ４はパルス幅の３／２倍である。更に、ＰＷＣＲ１は、パルス幅の４／２倍であり、ＰＷＣＲ２はパルス幅の５／２倍であり、ＰＷＣＲ３はパルス幅の６／２倍であり、ＰＷＣＲ４はパルス幅の７／２倍である。
【００８４】
期間ＴｏｕｔＬ１において、ＤＥＭＵＸ［Ｌ１］は、ＧＳＲ［Ｌ１］からの入力信号を４個の出力端子に分配して、それぞれから、ＧＯＵＴ１−ＧＯＵＴ４を出力する。ＴｏｕｔＬ１は、ＣＬＫＬ１の立ち上がりで開始し、ＣＬＫＬ２の立ち上がりで終了する。ＤＥＭＵＸ［Ｌ１］は、ＰＷＣＬ１がＨレベルである期間、ＨレベルのＧＯＵＴ１を出力する。同様に、ＤＥＭＵＸ［Ｌ１］は、ＨレベルのＰＷＣＬ２−ＰＷＣＬ４の入力により、ＧＯＵＴ２−ＧＯＵＴ４を出力する。
【００８５】
期間ＴｏｕｔＲ１において、ＤＥＭＵＸ［Ｒ１］は、ＤＥＭＵＸ［Ｌ１］と同様に動作し、ＧＯＵＴ５−ＧＯＵＴ８を出力する。
【００８６】
このようなデマルチプレクサ１１０の動作により、ゲート線（ＧＬ＿１−ＧＬ＿８）には、それぞれ、ゲート信号（ＧＯＵＴ１−ＧＯＵＴ８）が、パルス幅の１／２ずつ遅れて出力される。
【００８７】
［パーシャル駆動］
パーシャル駆動を行うためには、一部のゲート線３１のみにＨレベルのＧＯＵＴを出力するように、ＧＤＬ２１、ＧＤＲ２２を駆動すればよい。本実施の形態では、信号（ＰＷＣＬ１−ＰＷＣＬ４、ＰＷＣＲ１−ＰＷＣＲ４）のパルス幅を制御することで、パーシャル駆動を実現する。
【００８８】
具体的には、１フレーム期間のある期間、信号（ＰＷＣＲ１−ＰＷＣＲ４、ＰＷＣＬ１−ＰＷＣＬ４）の一部、または全てのパルス幅をゼロとし、そのレベルをＬとする。この期間に選択される１または複数行のゲート線３１は、Ｈレベルとならないため、それらの行の画素回路３０は書き換えられない。例えば、期間ＴｏｕｔＲ１に、ＰＷＣＲ１−ＰＷＣＲ４がＬレベルであれば、第５行−第８行の画素回路３０は選択されないため、これらの画素回路３０は書き換えられず、前のフレーム期間の画像を表示することになる。
【００８９】
上述したように、本実施の形態のゲートドライバを採用することで、狭額縁な表示装置を提供することが可能であり、また、表示装置のパーシャル駆動が可能である。
【００９０】
また、本実施の形態のゲートドライバは、単一の導電型のトランジスタで構成することが可能である。以下、実施の形態２において、ゲートドライバの具体的な回路構成を説明する。
【００９１】
（実施の形態２）
本実施の形態では、ＧＤＬ２１、ＧＤＲ２２を構成する単位回路（ＧＳＲ、ｄｍｙＧＳＲ、ＤＥＭＵＸ、ｄｍｙＤＥＭＵＸ）の回路構成を説明する。ここでは、単位回路（ＧＳＲ、ｄｍｙＧＳＲ、ＤＥＭＵＸ、ｄｍｙＤＥＭＵＸ）を、ｎチャネル型トランジスタで構成する例を示す。
【００９２】
なお、本実施の形態では、説明を簡単にするため、ＧＤＬ２１、ＧＤＲ２２の入力信号、出力信号を区別しない場合がある。この場合、例えば、ＣＬＫＬ１−ＣＬＫＬ４、ＣＬＫＲ１−ＣＬＫＲ４を、ＣＬＫ１−ＣＬＫ４と呼ぶ。また、回路の構成、動作の理解を容易にするため、端子と信号に同じ用語を付す場合がある。
【００９３】
＜ＧＳＲの構成例１＞
図８Ａは、ＧＳＲ１０１の構成の一例を示す回路図であり、図８Ｂは、同ブロック図である。
【００９４】
ＧＳＲ１０１は、４個の入力端子（ＣＫ１、ＣＫ２、ＳＥＴＩＮ、ＲＥＳＩＮ）および４個の出力端子（ＳＲＯＵＴ（Ｓ）、ＳＲＯＵＴ（Ｒ）、ＦＮＯＵＴ１、ＦＮＯＵＴ２）を有する。
【００９５】
端子ＣＫ１はクロック信号（ＣＬＫ１、ＣＬＫ３）の入力端子であり、ＣＫ２はクロック信号（ＣＬＫ２、ＣＬＫ４）の入力端子である。
【００９６】
端子ＳＥＴＩＮは、ＧＳＲ１０１のセット信号（ＳＲＳＥＴ）の入力端子であり、ＳＲＯＵＴ（Ｓ）は、同信号の出力端子である。ノードＦＮＳの電圧の変化が信号ＳＲＳＥＴとして端子ＳＲＯＵＴ（Ｓ）から出力される。端子ＳＥＴＩＮは、前段の端子ＳＲＯＵＴ（Ｓ）に接続される。なお、初段のＳＥＴＩＮには、スタートパルス信号ＳＰが入力される。最終段の端子ＳＲＯＵＴ（Ｓ）は、ｄｍｙＧＳＲ１０２の端子ＳＥＴＩＮに接続される。
【００９７】
端子ＲＥＳＩＮは、ＧＳＲ１０１のリセット信号（ＳＲＲＥＳ）の入力端子であり、ＳＲＯＵＴ（Ｒ）は、同信号の出力端子である。端子ＲＥＳＩＮは、次段の端子ＳＲＯＵＴ（Ｒ）に接続される。最終段の端子ＲＥＳＩＮは、ｄｍｙＧＳＲ１０２の端子ＳＲＯＵＴ（Ｒ）に接続される。
【００９８】
端子（ＦＮＯＵＴ１、ＦＮＯＵＴ２）は、ＤＥＭＵＸ１１１に接続される。
【００９９】
ＧＳＲ１０１は、８個のトランジスタ（Ｍ１−Ｍ８）を有する。ここでは、回路の構成、動作の理解を容易にするため、トランジスタのソース、ドレインを区別することにする。しかしながら、トランジスタのソース、ドレインは、トランジスタに供給される電圧によりその機能が入れ替わる場合がある。したがって、本発明の形態の半導体装置おいて、トランジスタのソースとドレインの区別は、本実施の形態での記載に限定されるものではない。ここでは、ｎチャネル型トランジスタで回路を構成するため、Ｈレベルの信号および電源電圧が主として入力される端子（電極）をドレインと呼び、Ｌレベルの信号および電源電圧が主として入力される端子（電極）をソースと呼ぶことにする。
【０１００】
ＧＳＲ１０１には、電源電圧として、高電源電圧ＶＤＤおよび、低電源電圧ＶＳＳが供給される。電源電圧（ＶＤＤ、ＶＳＳ）を供給するための配線２０１、および配線２０２を有する。配線２０１には、トランジスタ（Ｍ１、Ｍ３）のドレインが接続されている。配線２０２には、トランジスタ（Ｍ２、Ｍ４、Ｍ６、Ｍ８）のソースが接続されている。トランジスタ（Ｍ５、Ｍ７）のドレインは、それぞれ、端子（ＣＫ１、ＣＫ２）に接続されている。
【０１０１】
ここでは、トランジスタＭ２のドレインをノードＦＮ１とし、トランジスタＭ２のゲートをノードＦＮ２とする。ＦＮ１、ＦＮ２は、ＤＥＭＵＸ１１１に接続されており、ＦＮ１、ＦＮ２の電圧の変化が信号として、ＤＥＭＵＸ１１１に出力される。また、後述するようにＦＮ１は、ブートストラップ効果により、その電圧がＶＤＤよりも高くなり得るノードである。
【０１０２】
トランジスタＭ１はノードＦＮ１をＨレベルにする回路として機能し、トランジスタＭ２はＦＮ１をＬレベルにする回路として機能する。トランジスタＭ１は、配線２０１とＦＮ１間を接続しており、ゲートには端子ＳＥＴＩＮからセット信号（ＳＲＳＥＴ）が入力される。トランジスタＭ２は、ＦＮ１と配線２０２を接続しており、そのゲートはＦＮ２に接続されている。
【０１０３】
トランジスタＭ３はノードＦＮ２をＨレベルにする回路として機能し、トランジスタＭ４はノードＦＮ２をＬレベルにする回路として機能する。トランジスタＭ３は、配線２０１とＦＮ２間を接続しており、そのゲートには端子ＲＥＳＩＮからリセット信号（ＳＲＲＥＳ）が入力される。トランジスタＭ４は、ＦＮ２と配線２０２間を接続しており、そのゲートには、端子ＳＥＴＩＮからセット信号（ＳＲＳＥＴ）が入力される。
【０１０４】
トランジスタＭ５はノードＦＮＲをＨレベルにする回路として機能し、トランジスタＭ６はノードＦＮＲをＬレベルにする回路として機能する。ここでは、トランジスタＭ５のソースをノードＦＮＲとする。トランジスタＭ５は、クロック信号（ＣＬＫ１またはＣＬＫ３）が入力される端子ＣＫ１とＦＮＲ間を接続しており、そのゲートはＦＮ１に接続されている。トランジスタＭ６は、ＦＮＲと配線２０２間を接続しており、そのゲートはＦＮ２に接続されている。
【０１０５】
トランジスタＭ７はノードＦＮＳをＨレベルにする回路として機能し、トランジスタＭ８は、ノードＦＮＳをＬレベルにする回路として機能する。ここでは、トランジスタＭ７のソースをノードＦＮＳとする。トランジスタＭ７は、クロック信号（ＣＬＫ２またはＣＬＫ４）が入力される端子ＣＫ２とＦＮＳ間を接続しており、そのゲートはＦＮ１に接続されている。トランジスタＭ８は、ＦＮＳと配線２０２間を接続しており、そのゲートはＦＮ２に接続されている。
【０１０６】
＜ｄｍｙＧＳＲの構成例１＞
図９Ａは、ｄｍｙＧＳＲ１０２の構成の一例を示す回路図であり、図９Ｂは、同ブロック図である。
【０１０７】
ｄｍｙＧＳＲ１０２は、ＧＳＲ１０１の一部の機能が不要なため、ＧＳＲ１０１から一部の要素を除いた回路である。ｄｍｙＧＳＲ１０２は、セット信号を出力しないため、端子（ＳＲＯＵＴ（Ｓ）、ＲＥＳＩＮ）、トランジスタＭ７、およびＭ８がない。トランジスタＭ３のゲートが、端子ＣＫ２に接続されている点でも、ｄｍｙＧＳＲ１０２はＧＳＲ１０１と異なる。図５のＧＤＬ２１、図６のＧＤＲ２２の構成例では、ｄｍｙＧＳＲ１０２の端子ＣＫ２には、クロック信号ＣＬＫ２が入力されているが、端子ＣＫ２に外部からリセット信号を入力することもできる。
【０１０８】
＜ＤＥＭＵＸ、ｄｍｙＤＥＭＵＸの構成例１＞
図１０Ａおよび図１０Ｂは、ＤＥＭＵＸ１１１のブロック図であり、図１０Ｃおよび図１０Ｄは、ｄｍｙＤＥＭＵＸ１１２のブロック図である。
【０１０９】
ＤＥＭＵＸ１１１の入力端子（ＦＮＯＵＴ１、ＦＮＯＵＴ２）は、ＧＳＲ１０１に接続され、入力端子ＰＷＣ１−ＰＷＣ４には、信号ＰＷＣ１−ＰＷＣ４が入力される。出力端子ＧＯＵＴ１−ＧＯＵＴ４には、ゲート線３１が接続される。また、ＤＥＭＵＸ１１１は、４つの単位回路１３１（ＢＵＦ）を有する（図１０Ｂ）。なお、ＤＥＭＵＸ１１１において、４つのＢＵＦ１３１を区別するため、”ＢＵＦ１−ＢＵＦ４”と呼ぶことにする。
【０１１０】
また、ｄｍｙＤＥＭＵＸ１１２は、２本のダミーゲート線（ｄｍｙＧＬ）にパルス信号を出力するため、２つのＢＵＦ１３１（ＢＵＦ１、ＢＵＦ２）を有する（図１０Ｄ）。
【０１１１】
図１０Ｂに示すように、ＤＥＭＵＸ１１１のＢＵＦ１−ＢＵＦ４には、ＧＳＲ１０１の出力端子（ＦＮＯＵＴ１、ＦＮＯＵＴ２）が接続される。ＢＵＦ１−ＢＵＦ４の端子ＰＷＣには、それぞれ、信号（ＰＷＣ１−ＰＷＣ４）が入力される。ＦＮＯＵＴ１からの入力信号（ＦＮ１の電圧）を出力するＢＵＦ１−ＢＵＦ４が選択される。また、ＦＮＯＵＴ２から入力される信号により、出力端子ＧＯＵＴ１−ＧＯＵＴ４の電圧がＬレベルとされる。
【０１１２】
＜ＢＵＦ構成例１＞
図１１Ａは、ＢＵＦ１３１のブロック図であり、図１１Ｂは、ＢＵＦ１３１の構成の一例を示す回路図である。なお、図１１Ｃは、ＢＵＦの他の構成例を示す回路図であり、これについては後述する。
【０１１３】
ＢＵＦ１３１は、ノードＦＮＧの電圧の変化を信号として端子ＧＯＵＴから出力する回路である。ＢＵＦ１３１は、バッファ回路の機能を有しており、端子ＰＷＣに入力される信号に従って、端子ＦＮＯＵＴ１から入力される信号を端子ＧＯＵＴから出力する機能を有する。また端子ＦＮＯＵＴ２に入力される信号に従って、端子ＧＯＵＴをＬレベルにする機能を有する。
【０１１４】
ＢＵＦ１３１は、直列接続された２つのトランジスタＭ１１およびＭ１２を有する。トランジスタＭ１１はノードＦＮＧをＨレベルにする機能を有し、トランジスタＭ１２はノードＦＮＧを放電して、Ｌレベルにする機能を有する。トランジスタＭ１１は、端子ＰＷＣとＦＮＧ間を接続しており、そのゲートは端子ＦＮＯＵＴ１（ノードＦＮ１）に接続されている。トランジスタＭ１２は、ＦＮＧと配線２０４間を接続しており、そのゲートは端子ＦＮＯＵＴ２（ノードＦＮ２）に接続されている。
【０１１５】
ＢＵＦ１３１には配線２０４によりＶＳＳが供給される。なお、配線２０４は、ＧＳＲ１０１の配線２０２と共通の配線としてもよい。
【０１１６】
なお、ＧＤＬ２１、ＧＤＲ２２において、これらを構成するトランジスタ（Ｍ１−Ｍ８、Ｍ１１、１２）が、１個のトランジスタではなく、そのチャネル幅やチャネル長の調整など目的に、直列および／または並列に接続された複数のトランジスタで構成されている場合も含む。これは、後述する他の構成例でも同様である。
【０１１７】
＜ＧＳＲ、ＤＥＭＵＸの動作例＞
以下、図１２を参照して、ＧＳＲ１０１、およびＤＥＭＵＸ１１１の動作の一例を説明する。図１２は、ＧＤＬ２１のタイミングチャートである。ここでは、ＧＤＬ２１を例に、ＧＳＲ１０１およびＤＥＭＵＸ１１１の動作を説明するが、ＧＤＲ２２でも、その動作は同じである。
【０１１８】
図１２には、シフトレジスタ１００の入力信号（ＣＬＫＬ１−ＣＬＫＬ４、ＳＰＬ）、およびデマルチプレクサ１１０の入力信号（ＰＷＣＬ１−ＰＷＣＬ４）の波形を示す。これらの入力信号のＨレベルの電圧はＶＤＤであり、Ｌレベルの電圧はＶＳＳである。ＶＤＤは、トランジスタＭ１−８、Ｍ１１−１２のゲートにＶＤＤを入力することで、これらをオンにできる電圧である。また、ＶＳＳは、これらをオフにできる電圧である。
【０１１９】
また、図１２には、ＧＳＲ［Ｌ１］−［Ｌ３］の出力信号（ＳＲＳＥＴ、ＳＲＲＥＳ、ΦＦＮ１、ΦＦＮ２）、およびＤＥＭＵＸ［Ｌ１］−［Ｌ２］の出力信号（ＧＯＵＴ）を示す。信号（ＳＲＳＥＴ、ＳＲＲＥＳ）は、ＧＳＲ１０１のノード（ＦＮＳ、ＦＮＲ）の電圧の変化に対応する。また、ΦＦＮ１、ΦＦＮ２は、ノード（ＦＮ１、ＦＮ２）の電圧の変化に対応する。さらに、図１２には、期間ｔ０−ｔ９の、ＧＳＲ［Ｌ１］−［Ｌ３］の出力信号（ＳＲＳＥＴ、ＳＲＲＥＳ、ΦＦＮ１、ΦＦＮ２）、およびＤＥＭＵＸ［Ｌ１］−［Ｌ２］の出力信号ＧＯＵＴを示す。
【０１２０】
＜＜シフトレジスタの動作＞＞
まず、ＧＳＲ［Ｌ１］−［Ｌ３］（シフトレジスタ１００）の動作を説明する。
【０１２１】
＜初期状態；期間ｔ０−ｔ１＞
ＧＳＲ［Ｌ１］−［Ｌ３］のノード（ＦＮ１、ＦＮ２、ＦＮＲ、ＦＮＳ）は、１つ前のフレーム期間でのリセット動作により、初期状態となっている。初期状態とは、ＦＮ２のみＨレベルであり、他のノードはＬレベルである状態である。
【０１２２】
＜セット動作；ｔ１−ｔ２＞
ＧＳＲ［Ｌ１］の端子ＳＥＴＩＮに信号ＳＰＬが入力される。トランジスタＭ４がオンとなり、ＦＮ２＿Ｌ１は、Ｌレベルとなる。時間ｔ２で、端子ＳＥＴＩＮはＬレベルとなり、トランジスタＭ４はオフとなるため、ＦＮ２＿Ｌ１は電気的に浮遊状態となる。
【０１２３】
また、信号ＳＰＬの入力により、ＧＳＲ［Ｌ１］では、トランジスタＭ１がオンとなり、ＦＮ１がＨレベルとなる。ＦＮ１の電圧は、ＶＤＤよりもトランジスタＭ１のしきい値電圧だけ低下した電圧である。時間ｔ２以降、トランジスタＭ１はオフとなる。
【０１２４】
＜ブートストラップ動作；ｔ２−ｔ３＞
期間ｔ２−ｔ３では、ＧＳＲ［Ｌ１］のトランジスタＭ５のゲート（ＦＮ１）の電圧をＶＤＤよりも上昇させるブートストラップ動作が行われる。信号ＣＬＫＬ１により、トランジスタＭ５のドレインがＨレベルとされる。ＦＮ１は、Ｈレベルであるため、トランジスタＭ５はオンであり、またそのドレインには、ＶＤＤが印加されている。トランジスタＭ５のソースおよびドレインの電圧はＶＤＤとなる。また、そのゲートの電圧（ΦＦＮ１＿Ｌ１）は、ゲートーソース間容量およびゲートードレイン間容量によるブートストラップ効果により、ＶＤＤよりも高い電圧となる。
【０１２５】
＜セット信号の生成；ｔ３−ｔ４＞
ＧＳＲ［Ｌ１］は、セット信号（ＳＲＳＥＴ＿Ｌ１）を生成する。ＨレベルのＣＬＫＬ２が端子ＣＫ２に入力されるため、トランジスタＭ７がオンとなり、ノードＦＮＳがＨレベルとなる。ＦＮＳの電圧が、Ｈレベルの信号ＳＲＳＥＴ＿Ｌ１として、次段のＧＳＲ［Ｌ２］の端子ＳＥＴＩＮに入力される。つまり、シフトレジスタ１００では、スタートパルス信号（ＳＰＬ）を次段のＧＳＲ［Ｌ２］に転送するシフト動作が行われる。また、ＧＳＲ［Ｌ２］では、ＳＲＳＥＴ＿Ｌ１の入力により上述したセット動作が開始される。
【０１２６】
＜リセット信号の生成；ｔ２−ｔ４＞
ＣＬＫＬ１がＨレベルである期間に、ＧＳＲ［Ｌ１］は、リセット信号（ＳＲＲＥＳ＿Ｌ１）を生成する。トランジスタＭ６がオンの状態で、端子ＣＫ１からＶＤＤが供給されるため、ノードＦＮＲがＨレベルとされる。
【０１２７】
＜リセット動作；ｔ４−ｔ６＞
この期間にＧＳＲ［Ｌ２］でリセット信号（ＳＲＲＥＳ＿Ｌ２）が生成され、ＧＳＲ［Ｌ１］に出力される。ＧＳＲ［Ｌ１］は、ＨレベルのＳＲＲＥＳ＿Ｌ２の入力をトリガーにして、リセット動作を行う。トランジスタＭ３がオンになると、ＦＮ２がＨレベルとなる。これにより、トランジスタＭ２がオンとなる。トランジスタＭ２がオンになることで、ＦＮ１はＬレベルとなる。時間ｔ６において、ＳＲＲＥＳ＿Ｌ２はＬレベルに遷移することで、ノード（ＦＮ１、ＦＮ２、ＦＮＲ、ＦＮＳ）は電気的に浮遊状態となる。端子ＳＥＴＩＮに信号ＳＰＬが入力されるまで、その電圧レベルの状態が維持される。リセット動作により、ノードＦＮ２はＨレベルとされ、ノード（ＦＮ１、ＦＮＲ、ＦＮＳ）はＬレベルとなる。
【０１２８】
図１２に示すように、ＧＳＲ［Ｌ１］において、ＦＮ２がＬレベルであるとき、ＦＮ１はＨレベルであり、ＦＮ２がＨレベルであるとき、ＦＮ１はＬレベルである。ＧＳＲ［Ｌ１］は、電圧のレベルが反転した関係にある２つのパルス信号を、ＤＥＭＵＸ［Ｌ１］に出力する。
【０１２９】
以上の動作が、ＧＳＲ［Ｌ２］、ＧＳＲ［Ｌ３］でも順次実行される。
【０１３０】
＜＜デマルチプレクサの動作＞＞
次に、ＤＥＭＵＸ［Ｌ１］−ＤＥＭＵＸ［Ｌ２］（デマルチプレクサ１１０）の動作について説明する。
【０１３１】
ＧＳＲ１０１の動作により、ＤＥＭＵＸ１１１（ＢＵＦ１−ＢＵＦ４）において、端子ＦＮＯＵＴ１および端子ＦＮＯＵＴ２は、一方がＨレベルであれば、他方はＬレベルとなる。よって、図１１ＢのＢＵＦ１３１の回路図からわかるように、ＢＵＦ１３１では、トランジスタＭ１１およびトランジスタＭ１２は、一方がオンになると他方はオフとなる。よって、トランジスタＭ１１がオンの期間は、ＢＵＦ１３１のノードＦＮＧのレベルは、端子ＰＷＣの電圧により制御される。他方、トランジスタＭ１２がオンの期間は、ノードＦＮＧのレベルは、配線２０２からＶＳＳが供給されるため、Ｌレベルとされる。
【０１３２】
具体的には、図１２に示すように、期間ｔ２−ｔ３において、ＤＥＭＵＸ［Ｌ１］（ＢＵＦ１［Ｌ１］−ＢＵＦ４［Ｌ１］）から、信号ＧＯＵＴ［Ｌ１］−ＧＯＵＴ［Ｌ４］が出力され、期間ｔ４−ｔ６において、ＤＥＭＵＸ［Ｌ２］（ＢＵＦ１［Ｌ２］−ＢＵＦ４［Ｌ２］）から、信号ＧＯＵＴ［Ｌ５］−ＧＯＵＴ［Ｌ８］が出力される。
【０１３３】
図１２に示すように、ＤＥＭＵＸ［Ｌ１］およびＤＥＭＵＸ［Ｌ２］がＨレベルの信号ＧＯＵＴを出力する期間は、ＧＳＲ［Ｌ１］、ＧＳＲ［Ｌ２］がブートストラップ動作を行っている期間でもある。このブートスラップ期間に、Ｈレベルの信号ＧＯＵＴを出力するようにしているため、信号ＧＯＵＴの電圧（ＦＮＧの電圧）をＶＤＤよりも低下させないようにすることができる。そのため、選択行の画素回路３０を確実にソース線に接続することができるため、ＬＣＤ１０において高品位な表示を行うことができる。
【０１３４】
以下、ＧＳＲ１０１、ＢＵＦ１３１の他の構成例について説明する。
【０１３５】
＜ＧＳＲの構成例２、３＞
図１３は、ＧＳＲの構成の一例を示す回路図である。ＧＳＲ１０３は、ＧＳＲ１０１にトランジスタＭ２１を追加した回路となる。トランジスタＭ２１は、ノードＦＮ１とトランジスタＭ５のゲート間を接続し、そのゲートには、ＶＤＤが供給される配線２０１が接続される。つまり、トランジスタＭ２１は、常時オン状態のスイッチである。トランジスタＭ２１を設けることで、トランジスタＭ２の劣化を抑制することができる。
【０１３６】
また、図１４のＧＳＲ１０４のように、トランジスタＭ２の劣化防止を目的として、ノードＦＮ１とトランジスタＭ７のゲート間を接続するトランジスタＭ２２を更に設けてもよい。トランジスタＭ２２のゲートは、ＶＤＤが供給される配線２０１に接続されている。また、ＧＳＲ１０４において、トランジスタＭ２１を設けない構成とすることもできる。ＧＳＲ１０３、ＧＳＲ１０４のブロック図は、図８ＢのＧＳＲ１０１のブロック図と同じである。
【０１３７】
＜ＧＳＲの構成例４＞
図１２に示すように、ＧＳＲ１０１では、ノードＦＮ２の電圧はほとんどの期間Ｈレベルである。そのため、ノードＦＮ２の電圧の低下を抑えるため、ノードＦＮ２を定期的に充電するための回路をＧＳＲ１０１に設けてもよい。図１５Ａにこのような回路を有するＧＳＲの回路図を示し、図１５Ｂにブロック図を示す。
【０１３８】
図１５Ａに示すように、ＧＳＲ１０５は、ＧＳＲ１０４に、入力端子ＣＫ３、トランジスタＭ３１、および容量素子Ｃｐ３１を追加した回路である。トランジスタＭ３１は、配線２０１とノードＦＮ２間を接続しており、そのゲートは端子ＣＫ３が接続される。端子ＣＫ３には、ＣＫ１に入力されるクロック信号を反転したクロック信号が入力される。つまり、端子ＣＫ１にクロック信号（ＣＬＫＬ１、ＣＬＫＲ１）が入力される場合は、端子ＣＫ３にクロック信号（ＣＬＫＬ３、ＣＬＫＲ３）が入力される。端子ＣＫ１にクロック信号（ＣＬＫＬ３、ＣＬＫＲ３）が入力される場合は、端子ＣＫ３にクロック信号（ＣＬＫＬ１、ＣＬＫＲ１）が入力される。
【０１３９】
容量素子Ｃｐ３１は、ノードＦＮ２と配線２０２間に接続され、ノードＦＮ２の保持容量として機能する。ＧＳＲ１０５において容量素子Ｃｐ３１は設けない構成とすることもできる。
【０１４０】
図１２のタイミングチャートを参照して、ＧＳＲ１０５のトランジスタＭ３１の動作を説明する。ＧＳＲ［Ｌ１］では、信号ＣＬＫＬ３により、トランジスタＭ３１のオン、オフが制御される。ＧＳＲ［Ｌ１］では、ＣＬＫＬ３がＨレベルになる毎に、トランジスタＭ３１がオンとなり、ＦＮ２の電圧をＶＤＤに引き上げることができる。このように、ＧＳＲ１０５では、定期的にＦＮ２にＶＤＤが供給されるため、非選択期間に、ゲート線３１を確実にＬレベルとすることができるため、ＬＣＤ１０で高品位な表示を行うことができる。
【０１４１】
＜ＧＳＲの構成例５＞
図１６Ａに示すＧＳＲ１０６は、ＧＳＲ１０５に、入力端子ＩＮＩＲＥＳおよびトランジスタＭ４１を追加した回路である。図１６Ｂに、ＧＳＲ１０６のブロック図を示す。トランジスタＭ４１は、配線２０１とノードＦＮ２間を接続するスイッチであり、そのゲートには入力端子ＩＮＩＲＥＳが接続されている。
【０１４２】
図１７、図１８に、ＧＳＲ１０６およびそのダミー単位回路１０７（ｄｍｙＧＳＲ）を有するゲートドライバ（ＧＤＬ２１、ＧＤＲ２２）のブロック図を示す。
【０１４３】
ＧＤＬ２１およびＧＤＲ２２に設けられるＧＳＲ１０６およびｄｍｙＧＳＲ１０７には、端子ＩＮＩＲＥＳから、共通のリセット信号が入力される。Ｈレベルのリセット信号が入力されることにより、全てのＧＳＲ１０６およびｄｍｙＧＳＲ１０７において、そのノードＦＮ２がＨレベルとなる。これにより、全てのゲート線３１が同じタイミングでＬレベルとなり、初期化される。したがって、フレーム期間の途中でも、端子ＩＮＩＲＥＳからのリセット信号の入力により、画素部２０の全ゲート線３１をＬレベルとすることができるため、ＬＣＤ１０の動作モードを柔軟に変更することが可能になる。
【０１４４】
＜ｄｍｙＧＳＲの構成例２−５＞
ＧＳＲ１０３−１０６に対応するダミー単位回路（ｄｍｙＧＳＲ）は、図９ＡのｄｍｙＧＳＲ１０２と同様に構成すればよい。ＧＳＲ１０３およびＧＳＲ１０４に対応するｄｍｙＧＳＲは、それぞれ対応する単位回路（１０３、１０４）から、端子（ＳＲＯＵＴ（Ｓ）、ＲＥＳＩＮ）、およびトランジスタ（Ｍ７、Ｍ８）を省き、トランジスタＭ３のゲートを端子ＣＫ２に接続した回路になる。また、ＧＳＲ１０５およびＧＳＲ１０６に対応するｄｍｙＧＳＲは、それぞれ、対応する単位回路（１０５、１０６）から、端子（ＣＫ２、ＳＲＯＵＴ（Ｓ）、ＲＥＳＩＮ）、およびトランジスタ（Ｍ３、Ｍ７、Ｍ８）を省いた回路になる。
【０１４５】
＜ＢＵＦの構成例２＞
図１１Ｃに、ＢＵＦの他の構成例を示す。図１１ＣのＢＵＦ１３２は、ＢＵＦ１３１（図１１Ｂ）に、トランジスタＭ５１および容量素子Ｃｐ５１を追加した回路である。
【０１４６】
トランジスタＭ５１は、図１３のトランジスタＭ２１と同様、トランジスタＭ１１の劣化抑制のために設けられる。トランジスタＭ５１は、ノードＦＮ１（端子ＦＮＯＵＴ１）とトランジスタＭ１１のゲート間を接続しており、そのゲートには、配線２０３によりＶＤＤが供給される。つまり、トランジスタＭ５１は常時オン状態のスイッチとして機能する。なお、配線２０３は、ＧＳＲ１０１等の配線２０１と共通の配線とすることもできる。
【０１４７】
容量素子Ｃｐ５１は、トランジスタＭ１１のゲ  ＢＵＦートとノードＦＮＧ間に接続されており、トランジスタＭ１１のゲートの電位を保持するための保持容量として機能する。なお、容量素子Ｃｐ５１は設けなくてもよい。
【０１４８】
（実施の形態３）
本実施の形態では、ＬＣパネル（画素回路、およびドライバ）の構造、およびその作製方法について説明する。また、本実施の形態では、トランジスタに、チャネルが酸化物半導体で形成されるトランジスタ（以下、ＯＳトランジスタと呼ぶ。）が適用される。本実施の形態で示されるＯＳトランジスタはｎチャネル型トランジスタである。
【０１４９】
また、本実施の形態では、図２ＢのＬＣパネル５２のようにソースドライバ２３は、画素回路３０と一体形成せず、ＩＣチップで形成される例とする。
【０１５０】
図１９は、画素回路３０の構成の一例を示す上面図である。本実施の形態では、画素回路３０を、ＴＮモードまたはＶＡモードのＬＣＤ１０に適用される構造としている。
【０１５１】
＜ドライバ、画素回路の構成例１＞
また、図２０は、ＬＣパネルの断面構造を説明するための図である。図２０に、ゲートドライバ（２１、２２）および画素回路３０の断面構造を示す。ここでは、ゲートドライバ（２１、２２）として、代表的に、１つのトランジスタ３０１、および第１層と第２層の配線を接続する接続部３０２を示す。また、図２０には、画素回路３０として、図１９の切断線Ｃ−Ｄによる断面を示している。なお、図１９には、基板４０１（素子基板）に作製される画素回路３０の要素を示している。
【０１５２】
図２０のトランジスタ３０３、容量素子３０４および液晶素子３０５は、それぞれ、図２Ｃの画素回路３０のトランジスタ３４、容量素子３５および液晶素子３３に対応する。
【０１５３】
図１９に示すように、画素回路３０には、ゲート線４１３、ソース線４２４、電極４２５、配線４２６、画素電極４３２および電極４４４が形成される。配線４２６は、図２Ｃの配線３６に対応する。画素電極４３２は、容量素子３０４および液晶素子３０５の一方の電極を構成する。また、電極４４４は、容量素子３０４の他方の電極であり、配線４２６に接している。電極４４４および画素電極４３２が絶縁膜４５４を介して重なる領域が容量素子３０４として機能する。ここでは電極４４４および画素電極４３２は、透光性を有する導電膜で形成される。したがって、容量素子３０４自体が透光性を有するので、画素の開口率を低下せずに、容量値の大きな容量素子３０４を形成することができる。
【０１５４】
酸化物半導体膜４４２はトランジスタ３０３のチャネルが形成される半導体膜を構成する。トランジスタ３０３は、ゲート電極がゲート線４１３で構成される。そのソース電極が、ソース線４２４で構成され、ドレイン電極は、電極４２５で構成される。なお、トランジスタ３０３において、ソース線４２４の電圧によって、ソース線がトランジスタ３０３のドレイン電極として機能し、電極４２５がソース電極として機能することがある。図２０に示すように、トランジスタ３０３のゲート絶縁膜は、絶縁膜４５１、４５２で構成される。
【０１５５】
図１９において、ソース線４２４上の矩形の領域は、基板４０２に形成されるスペーサ４７０を示している。より正確には、この矩形の領域は、ソース線４２４とスペーサ４７０が重なる領域を示している。スペーサ４７０は、全ての画素回路３０に対して設ける必要はない。例えば、２行×２列の画素回路３０に対して、１個設けるようにすればよい。
【０１５６】
図２０に示すように、液晶層４６０を介して対向電極４３３と画素電極４３２が重なる領域が液晶素子３０５として機能する。対向電極４３３は共通電極と呼ばれることがある。液晶素子３０５は、液晶層４６０の配向性を制御する配向膜（４６１、４６２）をさらに有する。
【０１５７】
液晶層４６０は、シール部材（図示せず、図２Ｂ参照）により基板４０１と基板４０２の間に封止されている。また、基板４０２には、対向電極４３３、配向膜４６２およびスペーサ４７０の他に、遮光膜４７１、有色膜４７２および絶縁膜４７３が形成されている。なお、スペーサ４７０を基板４０１に形成してもよい。また、遮光膜４７１および／または有色膜４７２を基板４０１に形成してもよい。
【０１５８】
ゲートドライバ（２１、２２）のトランジスタ３０１は、画素回路３０のトランジスタ３０３と同様の積層構造を有する。トランジスタ３０１は、チャネルが形成される酸化物半導体膜４４１、ゲート線４１１、ソース線４２１、ドレイン線４２２、並びに絶縁膜（４５１、４５２）でなるゲート絶縁膜を有する。
【０１５９】
ゲートドライバ（２１、２２）の接続部３０２は、第１層の配線４１２と、第２層の配線４２３との接続部である。配線４１２と配線４２３は、第３層の電極４３１により接続されている。
【０１６０】
以下に、図１９および図２０に示すＬＣパネルの構成要素について、説明する。
【０１６１】
＜基板＞
基板４０１について、材質などに特段の制限はないが、画素回路３０およびドライバの作製工程に耐えうる程度の耐熱性を少なくとも有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板等を用いることができる。また、画素電極４３２を反射型の画素電極とする場合は、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム等の化合物半導体基板、ＳＯＩ基板等を適用することも可能である。例えば、基板４０１として、ガラス基板を用いる場合、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等の大面積基板を用いることで、大型のＬＣＤを作製することができる。
【０１６２】
また、基板４０１として、樹脂フィルムなどの可撓性基板を用いることもできる。この場合、回路を可撓性基板上に直接作製してもよい。または、回路の作製工程では別の基板を使用し、工程完了後に作製時に使用した基板から分離して、回路を可撓性基板に接着層を用いて貼りつけてもよい。この場合、回路作製用の基板に剥離層、および絶縁膜を形成し、絶縁膜に画素回路およびドライバを作製すればよい。
【０１６３】
基板４０２には、基板４０１と同様な基板を用いることができる。
【０１６４】
＜第１層の配線・電極＞
第１層の配線・電極（４１１−４１３）は、１層または２層以上の導電膜で形成される。このような導電膜としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン等の金属膜、これら金属膜に他の金属元素を添加した膜、これら金属元素を１種または複数含む合金、または化合物でなる膜等を用いることができる。また、導電膜として、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する酸化物導電膜を用いることもできる。
【０１６５】
例えば、単層構造の導電膜であれば、シリコンを含むアルミニウム膜の単層膜がある。２層構造とする場合、その組み合わせは、アルミニウム膜とチタン膜、窒化チタン膜とチタン膜、窒化チタン膜とタングステン膜、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜等があげられる。３層構造にする場合は、チタン膜、アルミニウム膜およびチタン膜の組み合わせがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。
【０１６６】
また、トランジスタ３０１、３０３において、ゲート線（４１１、４１３）と絶縁膜４５１の間に、酸化物半導体膜（４４１、４４２）よりも窒素濃度が高い酸化窒化物半導体膜を形成してもよい。このような膜としては、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜、Ｉｎ−Ｓｎ系酸窒化物半導体膜、Ｉｎ−Ｇａ系酸窒化物半導体膜、Ｉｎ−Ｚｎ系酸窒化物半導体膜、Ｓｎ系酸窒化物半導体膜、Ｉｎ系酸窒化物半導体膜、金属窒化膜（ＩｎＮ、ＺｎＮ等）等がある。これら酸窒化物半導体の仕事関数は５ｅＶ以上、もしくは５．５ｅＶ以上であり、酸化物半導体の電子親和力よりも大きい。このような酸窒化物半導体膜を設けることで、トランジスタ３０１、３０３のしきい値電圧をプラスにシフトすることができる。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸窒化物半導体膜を形成する場合、窒素濃度が７原子％以上とすればよい。
【０１６７】
＜第２層の配線・電極＞
第２層の配線・電極（４２１−４２６）は、１層または２層以上の導電膜で形成される。この導電膜としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステン等の金属膜、これらの金属元素を１種類または２種類以上含む合金膜、同化合物膜、並びに酸化インジウム、酸化錫または酸化亜鉛を含む透光性の酸化物導電膜があげられる。単層構造とする場合は、例えば、シリコンを含むアルミニウム膜を用いることができる。２層構造とする場合、アルミニウム膜とチタン膜、タングステン膜とチタン膜、銅−マグネシウム−アルミニウム合金膜と銅膜等の組み合わせがある。また３層構造とする場合は、チタン膜、アルミニウム膜、およびチタン膜の組み合わせがある。この場合、第１層および／または第３層を窒化チタン膜としてもよい。また、第２層を銅膜としてもよい。また、３層構造としては、モリブデン膜、アルミニウム膜、モリブデン膜の組み合わせがある。この場合、第１層および／または第３層を窒化モリブデン膜としてもよいし、第２層を銅膜としてもよい。
【０１６８】
＜第３層の電極、対向電極＞
第３層の電極・画素電極（４３１、４３２）、および対向電極４３３は、１層または２層以上の透光性を有する導電膜で形成される。透光性を有する導電膜としては、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物（ＩＴＯ）、酸化チタンを含むインジウム錫酸化物、酸化ケイ素を添加したインジウム錫酸化物、インジウム亜鉛酸化物、酸化タングステンを含むインジウム亜鉛酸化物等でなる導電膜があげられる。
【０１６９】
＜酸化物半導体膜、容量素子の電極＞
酸化物半導体膜（４４１、４４２）および電極４４４は、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、またはＨｆ）などの酸化物膜、１層または２層以上の積層膜で形成される。なお、電極４４４は、酸化物半導体膜（４４１、４４２）を構成する酸化物膜を低抵抗化した導電膜で形成される。
【０１７０】
例えば、酸化物半導体膜（４４１、４４２）がＩｎ−Ｍ−Ｚｎ酸化物で形成される場合、この酸化物におけるＩｎとＭの原子数比率は、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、Ｉｎが２５ａｔｏｍｉｃ％以上であり、Ｍが７５ａｔｏｍｉｃ％未満であることが好ましく、Ｉｎが３４ａｔｏｍｉｃ％以上で、Ｍが６６ａｔｏｍｉｃ％未満であるとより好ましい。
【０１７１】
酸化物半導体膜（４４１、４４２）を、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ酸化物膜で形成することができる。なお、酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。
【０１７２】
酸化物半導体膜（４４１、４４２）は、例えば、エネルギーギャップ２ｅＶ以上の酸化物膜で形成される。エネルギーギャップは、２．５ｅＶ以上が好ましく、３ｅＶ以上がより好ましい。エネルギーギャップの広い酸化物膜を用いることで、トランジスタ（３０１、３０３）のオフ電流を低減することができる。
【０１７３】
酸化物半導体膜（４４１、４４２）としては、キャリア密度の低い酸化物半導体膜を用いる。例えば、酸化物半導体膜（４４１、４４２）は、キャリア密度が１×１０１７個／ｃｍ３以下、好ましくは１×１０１５個／ｃｍ３以下、さらに好ましくは１×１０１３個／ｃｍ３以下、より好ましくは１×１０１１個／ｃｍ３以下の酸化物半導体膜を用いる。
【０１７４】
酸化物半導体膜（４４１、４４２）が、第１４族元素の一つであるシリコンや炭素を含むと、酸化物半導体膜（４４１、４４２）において酸素欠損が増加し、ｎ型化してしまう。このため、酸化物半導体膜（４４１、４４２）のシリコンや炭素の濃度を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。これらの濃度は、ＳＩＭＳ（二次イオン質量分析）で測定することができる。
【０１７５】
また、酸化物半導体膜（４４１、４４２）は、アルカリ金属またはアルカリ土類金属の濃度が、１×１０１８ａｔｏｍｓ／ｃｍ３以下が好ましく、２×１０１６ａｔｏｍｓ／ｃｍ３以下がより好ましい。これは、アルカリ金属およびアルカリ土類金属は、酸化物半導体と結合するとキャリアを生成する場合があり、ＯＳトランジスタのオフ電流の増大の原因となるからである。
【０１７６】
また、酸化物半導体膜（４４１、４４２）は、できる限り窒素を含まないようにすることが望ましい。窒素は、キャリアである電子が生じる原因となる。窒素濃度が高くなると、酸化物半導体膜中のキャリア密度が増加し、ｎ型化しやすい。そのため、酸化物半導体膜（４４１、４４２）の窒素濃度が高いと、トランジスタ３０１、３０３はノーマリーオン特性となりやすい。酸化物半導体膜（４４１、４４２）の窒素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【０１７７】
酸化物半導体膜（４４１、４４２）の不純物（窒素や、アルカリ金属など）の濃度は、ＳＩＭＳ（二次イオン質量分析）で測定することができる。
【０１７８】
酸化物半導体膜（４４１、４４２）、および電極４４４の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。
【０１７９】
酸化物半導体膜（４４１、４４２）、および電極４４４は共に、絶縁膜４５２上に形成されるが、不純物濃度が異なる。酸化物半導体膜（４４１、４４２）よりも、電極４４４の不純物濃度が高い。例えば、酸化物半導体膜（４４１、４４２）に含まれる水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下であり、電極４４４に含まれる水素濃度は、８×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは１×１０２０ａｔｏｍｓ／ｃｍ３以上、より好ましくは５×１０２０ａｔｏｍｓ／ｃｍ３以上である。電極４４４を構成する酸化物膜の水素濃度は酸化物半導体膜（４４１、４４２）の２倍以上とし、好ましくは１０倍以上とする。このように、水素濃度を向上させることで、酸化物膜の抵抗率を十分に低下させることができる。
【０１８０】
つまり、電極４４４は、酸化物半導体膜（４４１、４４２）より抵抗率が低い。電極４４４の抵抗率が、酸化物半導体膜（４４１、４４２）の抵抗率の１／１０以下とする。電極４４４の抵抗率を酸化物半導体膜（４４１、４４２）の１×１０−８倍程度まで下げることがより好ましい。電極４４４の抵抗率は、代表的には１×１０−３Ωｃｍ以上１×１０４Ωｃｍ未満であり、１×１０−３Ωｃｍ以上１×１０−１Ωｃｍ未満であることが好ましい。
【０１８１】
なお、酸化物半導体膜（４４１、４４２）を構成する酸化物半導体膜は、本実施の形態で述べたものに限定されない。ＯＳトランジスタの半導体特性および電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成の膜を選択すればよい。例えば、必要とするＯＳトランジスタの半導体特性を得るために、酸化物半導体膜（４４１、４４２）のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１８２】
酸化物半導体膜（４４１、４４２）として、不純物濃度が低く、欠陥準位密度の低い酸化物半導体膜を用いることで、優れた電気特性を有するトランジスタ３０１、３０３を作製することができる。
【０１８３】
以下では、酸化物半導体膜（４４１、４４２）を構成する酸化物半導体膜の結晶構造について説明する。
【０１８４】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１８５】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【０１８６】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１８７】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１８８】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１８９】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１９０】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１９１】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１９２】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１９３】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１９４】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１９５】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１９６】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１９７】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１９８】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１９９】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０２００】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０２０１】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０２０２】
電極４４４は、なお、酸化物半導体膜（４４１、４４２）と結晶性が同じ膜である。
【０２０３】
＜絶縁膜＞
絶縁膜４５１としては、例えば窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等の窒化物絶縁膜を用いて形成することが好ましい。
【０２０４】
絶縁膜４５２としては、酸化物半導体膜（４４１、４４２）との界面特性を向上させることが可能な膜で形成することが好ましい。絶縁膜４５２としては、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜を、単層でまたは積層して設ければよい。なお、ｈｉｇｈ−ｋ材料でなる膜を用いることで、トランジスタ３０１、３０３のゲートリーク電流を低減できる。ｈｉｇｈ−ｋ材料としては、ハフニウムシリケート（ＨｆＳｉｘＯｙ）、窒素が添加されたハフニウムシリケート、ハフニウムアルミネート（ＨｆＡｌｘＯｙ）、窒素が添加されたハフニウムアルミネート、酸化イットリウム等がある。
【０２０５】
絶縁膜４５１および絶縁膜４５２の合計の厚さは、５ｎｍ以上４００ｎｍ以下、より好ましくは１０ｎｍ以上３００ｎｍ以下、より好ましくは５０ｎｍ以上２５０ｎｍ以下とするとよい。
【０２０６】
絶縁膜４５３は、絶縁膜４５２と同様に、酸化物半導体膜（４４１、４４２）との界面特性を向上させることが可能な材料を用いることが好ましく、例えば、酸化物絶縁膜を用いて形成することができる。ここでは、絶縁膜４５３を、絶縁膜４５３ａと絶縁膜４５３ｂとの積層膜で形成する。絶縁膜４５３ａは、絶縁膜４５３ｂを形成する際の、酸化物半導体膜（４４１、４４２）、および電極４４４へのダメージ緩和膜として機能する。
【０２０７】
絶縁膜４５３ａは、酸素を透過する絶縁膜で形成することが好ましい。絶縁膜４５３ａとして酸素を透過する絶縁膜を形成すると、絶縁膜４５３ｂから脱離する酸素が、絶縁膜４５３ａを通過して、酸化物半導体膜（４４１、４４２）へ移動することができ、酸化物半導体膜（４４１、４４２）の酸素欠陥を低減できるからである。なお、絶縁膜４５３ａにおいては、外部から絶縁膜４５３ａに入った酸素が全て絶縁膜４５３ａの外部に移動せず、絶縁膜４５３ａにとどまる酸素もある。また、絶縁膜４５３ａに酸素が入ると共に、絶縁膜４５３ａに含まれる酸素が絶縁膜４５３ａの外部へ移動することで絶縁膜４５３ａにおいて酸素の移動が生じる場合もある。
【０２０８】
絶縁膜４５３ａとしては、厚さが５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下の酸化シリコン、酸化窒化シリコン等を用いることができる。なお、本明細書中において、酸化窒化物とは、窒素よりも酸素の含有量が多い物質であり、窒化酸化物とは、酸素よりも窒素の含有量が多い物質をいう。
【０２０９】
絶縁膜４５３ｂは、酸化物または酸化窒化物でなる絶縁膜を用いて形成する。絶縁膜４５３ｂを構成する酸化物または酸化窒化物は、化学量論的組成よりも多くの酸素を含むことが好ましい。このような組成にすることにより、絶縁膜４５３ｂから、加熱により酸素の一部が脱離しやすい状態となる。なお、化学量論的組成よりも多くの酸素を含む絶縁膜としては、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である膜が好ましい。
【０２１０】
絶縁膜４５３ｂは、厚さが３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上４００ｎｍ以下の、酸化シリコン膜、酸化窒化シリコン膜等で形成することができる。
【０２１１】
また、絶縁膜４５３ａと酸化物半導体膜（４４１、４４２）の界面における欠陥が少ないことが好ましい。そのためには、酸化物半導体膜（４４１、４４２）の欠陥に由来するｇ値が１．９３の電子スピン密度が１×１０１７ｓｐｉｎｓ／ｃｍ３以下、さらには検出下限以下であることが好ましい。電子スピンのｇ値およびその密度は電子スピン共鳴（ＥＳＲ）スペクトルから得ることができる。以下も同様である。
【０２１２】
また、絶縁膜４５３ａおよび絶縁膜４５３ｂは、欠陥が少ないことが好ましい。これは、絶縁膜４５３ａ、４５３ｂの欠陥密度が高いと、欠陥に酸素が結合してしまい、絶縁膜４５３ａを透過する酸素量が減少してしまうためである。絶縁膜４５３ｂは、絶縁膜４５３ａとは異なり、酸化物半導体膜（４４１、４４２）、および電極４４４との界面を有していないため、絶縁膜４５３ａより、欠陥密度が高くてもよい。ｇ値が２．００１の電子のスピン密度が、絶縁膜４５３ａは、３×１０１７ｓｐｉｎｓ／ｃｍ３以下であることが好ましく、絶縁膜４５３ｂは１．５×１０１８ｓｐｉｎｓ／ｃｍ３未満であることが好ましく、１×１０１８ｓｐｉｎｓ／ｃｍ３以下であることがより好ましい。ｇ値が２．００１の電子スピンは、シリコンのダングリングボンドによるものである。
【０２１３】
絶縁膜４５４として、酸素、水素、水、アルカリ金属、アルカリ土類金属等の不純物に対するブロッキング効果を有する膜で形成することが好ましい。このような絶縁膜としては、窒化物絶縁膜、および窒化酸化物絶縁膜があり、具体的には、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等でなる膜がある。ブロッキング効果を有する絶縁膜４５４を形成することで、酸化物半導体膜（４４１、４４２）、および電極４４４からの酸素の外部への拡散を防ぐことができる。
【０２１４】
絶縁膜４５４としては、ブロッキング効果を有する窒化物絶縁膜上に、酸素、水素、水等不純物に対するブロッキング効果を有する酸化物絶縁膜または酸化窒化物絶縁膜を形成した積層膜とすることもできる。このようなブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁膜がある。
【０２１５】
また、容量素子３０４の容量値を調節するために、絶縁膜４５４として、ブロッキング効果を有する窒化物絶縁膜上に、窒化物、窒化酸化物または酸化物でなる絶縁膜を設けてもよい。
【０２１６】
＜配向膜＞
配向膜４６１としては、ポリイミド等の有機樹脂を用いることができる。配向膜４６１の膜厚は、４０ｎｍ以上１００ｎｍ以下、さらには５０ｎｍ以上９０ｎｍ以下とすることが好ましい。このような膜厚とすることで、液晶層４６０の液晶材料のプレチルト角を大きくすることが可能である。液晶材料のプレチルト角を大きくすることで、ディスクリネーションを低減することが可能である。
【０２１７】
＜カラーフィルタ・ブラックマトリクス＞
また、基板４０２上には、有色性を有する膜４７２（以下、有色膜４７２という）が形成されている。有色膜４７２は、カラーフィルタとして機能する。有色膜４７２は、必ずしも設ける必要はなく、例えば、ＬＣＤ１０がモノクロ表示の場合や、表示方式がフィールドシーケンシャル方式である場合等によって、有色膜４７２を設けない構成としてもよい。
【０２１８】
有色膜４７２としては、特定の波長帯域の光を透過する有色膜であればよく、例えば、赤色の波長帯域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長帯域の光を透過する緑色（Ｇ）のカラーフィルタ、青色の波長帯域の光を透過する青色（Ｂ）のカラーフィルタなどを用いることができる。
【０２１９】
また、基板４０２上には、有色膜４７２に隣接して遮光膜４７１が形成されている。遮光膜４７１は、ブラックマトリクスとして機能する。ここでは、ゲートドライバは、遮光膜４７１で覆う構造としている。遮光膜４７１は、特定の波長帯域の光を遮光する機能を有していればよく、金属膜または黒色顔料等を含んだ有機絶縁膜などで形成することができる。
【０２２０】
＜作製方法例＞
以下、図２０に示すＬＣパネルの作製方法の一例を説明する。
【０２２１】
＜素子基板の作製＞
まず、図２１Ａ−図２４Ｃを参照して、ＬＣパネルのバックプレーンである素子基板の作製方法を説明する。
【０２２２】
ここでは、基板４０１としてガラス基板を用いる。第１層の配線・電極（４１１−４１３）を形成するため、単層構造または２層以上の積層構造の導電膜を基板４０１上に形成する。この導電膜の形成方法としては、ＣＶＤ法、スパッタリング法、スピンコート法等がある。フォトリソグラフィ工程とエッチング工程により、該導電膜から、ゲート線４１１、配線４１２、およびゲート線４１３を形成する（図２１Ａ）。
【０２２３】
次に、第１層の配線・電極（４１１−４１３）上に、絶縁膜４５１を形成し、絶縁膜４５１上に絶縁膜４５２を形成する（図２１Ａ）。絶縁膜４５１および絶縁膜４５２は、スパッタリング法、ＣＶＤ法等により形成することができる。なお、絶縁膜４５１および絶縁膜４５２は、大気解放せずに、連続して形成すると不純物の混入が抑制され、好ましい。
【０２２４】
次に、絶縁膜４５２上に酸化物半導体膜４４０を形成する（図２１Ｂ）。
【０２２５】
酸化物半導体膜４４０は、スパッタリング法、塗布法、パルスレーザー蒸着法、レーザーアブレーション法などを用いて形成することができる。
【０２２６】
フォトリソグラフィ工程とエッチング工程により、酸化物半導体膜４４０から島状の酸化物半導体膜４４１−４４３を形成する。エッチング工程では、ドライエッチング、ウエットエッチング、または双方を行えばよい（図２１Ｃ）。
【０２２７】
この後、加熱処理を行って、酸化物半導体膜４４１−４４３に含まれる水素、水等を脱離させ、酸化物半導体膜４４１−４４３に含まれる水素および水を低減してもよい。この加熱処理により、酸化物半導体膜４４１−４４３を構成する酸化物半導体を高純度化することができる。この加熱処理の温度は、代表的には、２５０℃以上６５０℃以下であり、好ましくは３００℃以上５００℃以下とする。なお、大面積基板の基板４０１を用いる場合は、加熱処理の温度は、代表的には３００℃以上４００℃以下であり、好ましくは３２０℃以上３７０℃以下である。このような温度範囲とすることで、基板の反りやシュリンクを低減することが可能であり、歩留まりの低下を抑制できる。
【０２２８】
この加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板４０１の歪み点以上の温度で加熱することができる。そのため加熱処理のタクト時間が短縮されるため、大面積基板において特に好ましい。
【０２２９】
また、加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）の雰囲気下で行えばよい。なお、雰囲気に水素、水等が含まれないことが好ましい。また、雰囲気を変えることができる。例えば、最初に窒素または希ガス雰囲気で加熱処理を行い、次に、酸素または超乾燥空気雰囲気で加熱処理を行うことができる。この場合、最初の加熱処理により、酸化物半導体膜４４１−４４３中に含まれる水素、水等を脱離させ、次の加熱処理では、酸化物半導体膜４４１−４４３中に酸素を供給することができる。したがって、酸化物半導体膜４４１−４４３の酸素欠損を低減することができる。
【０２３０】
次に、絶縁膜４５２、および酸化物半導体膜４４１−４４３上に、スパッタリング法等で導電膜４２０を形成する（図２２Ａ）。
【０２３１】
次に、フォトリソグラフィ工程およびエッチング工程により、導電膜４２０から、ソース線４２１、ドレイン線４２２、配線４２３、ソース線４２４、電極４２５および配線４２６を形成する（図２２Ｂ）。配線４２３を配線４１２と重畳するように形成することで、配線４２３と配線４２３を接続する電極４３１の占有面積を小さくすることができる。
【０２３２】
次に、絶縁膜４５２、酸化物半導体膜４４１−４４３、および第２層の配線・電極（４２１−４２６）を覆って、絶縁膜４５３を形成する（図２２Ｃ）。
【０２３３】
ここでは、絶縁膜４５３の形成は、絶縁膜４５３ａを形成した後、大気に曝すことなく、連続的に絶縁膜４５３ｂを形成する。絶縁膜４５３ａを形成した後、大気開放せず、原料ガスの流量、圧力、高周波電力および基板温度の一以上を調整して、絶縁膜４５３ｂを連続的に形成することで、絶縁膜４５３ａと絶縁膜４５３ｂの界面における大気成分由来の不純物濃度を低減することができる。
【０２３４】
絶縁膜４５３ａとしては、プラズマＣＶＤ装置の真空排気された処理室内に載置された基板を１８０℃以上４００℃以下、好ましくは２００℃以上３７０℃以下に保持し、処理室に原料ガスを導入して処理室内における圧力を２０Ｐａ以上２５０Ｐａ以下、さらに好ましくは１００Ｐａ以上２５０Ｐａ以下とし、処理室内に設けられる電極に高周波電力を供給する条件により、酸化シリコン膜または酸化窒化シリコン膜を形成することができる。
【０２３５】
このような成膜温度とすることで、酸化シリコン膜または酸化窒化シリコン膜中でのシリコンと酸素の結合力が強くなる。この結果、酸素が透過し、緻密で、且つ硬い酸化シリコン膜および酸化窒化シリコン膜を形成することができる。代表的には、２５℃において０．５重量％のフッ酸に対するエッチング速度が１０ｎｍ／分以下、好ましくは８ｎｍ／分以下である酸化シリコン膜、および酸化窒化シリコン膜を形成することができる。
【０２３６】
酸化シリコン膜または酸化窒化シリコン膜の原料ガスとしては、シリコンを含む堆積性気体および酸化性気体を用いることが好ましい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０２３７】
また、酸化物半導体膜（４４１、４４２）の水素濃度を低減するため、絶縁膜４５３ａの水素濃度を下げることが好ましい。例えば、酸化シリコン膜または酸化窒化シリコン膜を絶縁膜４５３ａとして用いる場合、シリコンを含む堆積性気体に対する酸化性気体の量を１００倍以上とするとよい。
【０２３８】
上記条件を用いることで、絶縁膜４５３ａとして酸素を透過する酸化物絶縁膜を形成することができる。また、絶縁膜４５３ａを設けることで、後に形成する絶縁膜４５３ｂの形成工程において、酸化物半導体膜４４１−４４３へのダメージ低減が可能である。
【０２３９】
また、上記の基板温度で絶縁膜４５３ａを形成することで、酸化物半導体膜４４１−４４３が加熱されるため、これら膜から水素、水等を脱離させることができる。
【０２４０】
また、絶縁膜４５３ａの形成工程で加熱するため、酸化物半導体膜４４１−４４３が露出された状態での加熱時間が短くなり、加熱処理により酸化物半導体膜４４１−４４３から脱離する酸素量を低減することができる。よって、酸化物半導体膜４４１−４４３の酸素欠損が増加することが抑制される。
【０２４１】
さらには、処理室の圧力を１００Ｐａ以上２５０Ｐａ以下とすることで、絶縁膜４５３ａの水の含有量が少なくなるため、トランジスタ３０１、３０３の電気特性のばらつきを低減すると共に、そのしきい値電圧の変動を抑制することができる。また、絶縁膜４５３ａを成膜する際に、酸化物半導体膜４４１−４４３へのダメージを低減することが可能である。
【０２４２】
なお、シリコンを含む堆積性気体に対する酸化性気体の量を１００倍以上とすることで、絶縁膜４５３ａに含まれる水素含有量を低減することが可能である。この結果、酸化物半導体膜４４１−４４３に混入する水素量を低減できるため、トランジスタのしきい値電圧のマイナスシフトを抑制することができる。
【０２４３】
絶縁膜４５３ｂとしては、プラズマＣＶＤ装置で酸化シリコン膜または酸化窒化シリコン膜を形成する。成膜条件としては基板温度を１８０℃以上２８０℃以下、さらに好ましくは２００℃以上２４０℃以下とする。原料ガスを導入した処理室内の圧力は、１００Ｐａ以上２５０Ｐａ以下が好ましく、１００Ｐａ以上２００Ｐａ以下がより好ましい。高周波電力は、０．１７Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下とし、０．２５Ｗ／ｃｍ２以上０．３５Ｗ／ｃｍ２以下とするのがより好ましい。
【０２４４】
酸化シリコン膜または酸化窒化シリコン膜の原料ガスとしては、シリコンを含む堆積性気体および酸化性気体を用いればよい。シリコンを含む堆積性気体の代表例としては、シラン、ジシラン、トリシラン、フッ化シラン等がある。酸化性気体としては、酸素、オゾン、一酸化二窒素、二酸化窒素等がある。
【０２４５】
酸化性気体に対するシリコンを含む堆積性気体の流量を増加することで、絶縁膜４５３ｂの欠陥量を低減することが可能である。絶縁膜４５３ｂの電子スピン密度は、６×１０１７ｓｐｉｎｓ／ｃｍ３未満とするとよく、３×１０１７ｓｐｉｎｓ／ｃｍ３以下が好ましく、１．５×１０１７ｓｐｉｎｓ／ｃｍ３以下がより好ましい。
【０２４６】
上記のような高いパワー密度の高周波電力を供給することで、プラズマ中で原料ガスの分解効率が高まり、酸素ラジカルが増加し、原料ガスの酸化が進むため、酸化シリコン膜または酸化窒化シリコン膜中における酸素含有量を化学量論的組成よりも多くすることができる。また、基板温度が、上記の温度範囲であると、シリコンと酸素の結合力が弱いため、酸素の一部が加熱により脱離しやすくなる。この結果、化学量論的組成よりもよりも多くの酸素を含み、加熱により酸素の一部が脱離する酸化シリコン膜または酸化窒化シリコン膜を形成することができる。このような酸化シリコン膜または酸化窒化シリコン膜を絶縁膜４５３ｂとして形成すればよい。
【０２４７】
また、高いパワー密度の高周波電力により絶縁膜４５３ｂを形成しても、絶縁膜４５３ａにより酸化物半導体膜４４１−４４３は、保護されているため、酸化物半導体膜４４１−４４３へのダメージを抑制しつつ、ＯＳトランジスタの特性向上に有用な絶縁膜４５３ｂを形成することができる。
【０２４８】
次に、加熱処理を行う。この加熱温度は、代表的には、１５０℃以上基板歪み点未満とすればよく、好ましくは２００℃以上４５０℃以下とし、より好ましくは３００℃以上４５０℃以下とする。なお、基板４０１に大面積基板を用いる場合は、この加熱温度は、代表的には、３００℃以上４００℃以下とし、好ましくは３２０℃以上３７０℃以下とする。このような温度範囲にすることで、大面積基板においても基板の反りやシュリンクの発生が抑制される。
【０２４９】
この加熱処理は、電気炉、ＲＴＡ装置等を用いることができる。ＲＴＡ装置を用いることで、短時間に限り、基板４０１の歪み点以上の温度で熱処理を行うことができる。そのため加熱処理時間を短縮することができる。
【０２５０】
加熱処理の雰囲気は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウム等）とすればよい。雰囲気には、水素、水等の酸化物半導体膜４４１−４４３にとって不純物をできる限り含まれないようにする。
【０２５１】
この加熱処理により、絶縁膜４５３ｂに含まれる一部の酸素が酸化物半導体膜４４１−４４３に移動するため、酸化物半導体膜４４１−４４３の酸素欠損を低減することが可能である。
【０２５２】
また、２層目の配線・電極（４２１−４２６）を形成する際、導電膜４２０のエッチングによって、酸化物半導体膜（４４１、４４２）はダメージを受け、トランジスタ３０１、３０３のバックチャネル側に酸素欠損が生じる場合があるが、この加熱処理により、この酸素欠陥を修復することができる。よって、トランジスタ３０１、３０３の信頼性を向上させることができる。
【０２５３】
この加熱処理は、絶縁膜４５４の形成前に行うことが好ましい。それは、絶縁膜４５４は、水、水素等をブロッキングするブロッキング膜として形成されるため、絶縁膜４５４が存在している状態で、加熱処理を行うと、絶縁膜４５３に含まれていた水、水素等が、雰囲気中に脱離できず、酸化物半導体膜４４１−４４３に移動してしまうからである。
【０２５４】
加熱しながら絶縁膜４５３ｂを形成する場合は、絶縁膜４５３ｂの形成により酸化物半導体膜４４１−４４３の酸素欠損が低減されていれば、この加熱処理を行わなくともよい。また、この加熱処理は、絶縁膜４５３に開口４９１、４９２を形成した後に行ってもよい。
【０２５５】
次に、フォトリソグラフィ工程とエッチング工程により、絶縁膜４５３に、開口４９１および開口４９２を形成する（図２３Ａ）。開口４９１は接続部３０２に形成されて、配線４２３の表面が露出される。開口４９２は、容量素子３０４に形成され、酸化物半導体膜４４３の表面が露出される。
【０２５６】
次に、絶縁膜４５２、絶縁膜４５３および酸化物半導体膜４４３上に絶縁膜４５４を形成する（図２３Ｂ）。
【０２５７】
絶縁膜４５４としては、外部からの不純物、例えば、酸素、水素、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体膜へ拡散するのを防ぐことができる材料で形成すればよい。また、絶縁膜４５４は、水素を含むことが好ましい。絶縁膜４５４に水素を含ませるのは、酸化物半導体膜４４３に水素を供給して、低抵抗化するためである。絶縁膜４５４の水素が酸化物半導体膜４４３に拡散すると、該酸化物半導体膜４４３において水素は酸素と結合し、キャリアである電子が生成される。この結果、酸化物半導体膜４４３は、導電性が高くなり、導電膜でなる電極４４４となる。
【０２５８】
例えば、絶縁膜４５４として、プラズマＣＶＤ法で形成される窒化シリコン膜または窒化酸化シリコン膜を形成すればよい。また、絶縁膜４５４の成膜時の基板温度は、酸化物半導体膜（４４１、４４２）が酸素の離脱によるキャリア濃度が上昇する現象が発生しない温度範囲とする。
【０２５９】
次に、フォトリソグラフィ工程およびエッチング工程により、絶縁膜４５１、４５２、４５４に、開口４９３および開口４９４を形成する（図２３Ｃ）。接続部３０２に開口４９３が形成され、配線４１２および配線４２３の表面が露出される。また、トランジスタ３０３には、電極４２５と画素電極４３２を接続するための開口４９４が形成される。
【０２６０】
絶縁膜４５４上に、スパッタリング法などにより導電膜４３０を形成する（図２４Ａ）。フォトリソグラフィ工程およびエッチング工程により、導電膜４３０から、電極４３１および画素電極４３２を形成する（図２４Ｂ）。
【０２６１】
以上の工程で基板４０１上に、回路（画素回路、ゲートドライバ）が形成される。また、この工程で、端子部も基板４０１上に形成されている。更に、基板４０１上には、封止工程において配向膜４６１が必要に応じて形成される（図２４Ｃ）。
【０２６２】
本実施の形態の素子基板作製方法では、ゲートドライバの第１層の配線・電極と第２層の配線・電極を、第３層（画素電極と同じ層）の電極４３１より接続している。そのため、第１層の配線・電極と第２層の配線・電極を接続する開口を絶縁膜４５１、４５２に形成することが不要であり、露光用マスクを１枚削減できる。そのため、本実施の形態では、６枚の露光用マスクで、素子基板を作製することができる。
【０２６３】
＜対向基板の作製＞
次に、図２５Ａ−図２５Ｃを参照して、ＬＣパネルの対向基板の作製工程の一例を説明する。対向基板は、カラーフィルタ基板等とも呼ばれる。
【０２６４】
基板４０２上に遮光膜４７１、有色膜４７２を形成する（図２５Ａ）。遮光膜４７１、および有色膜４７２上に絶縁膜４７３を形成する（図２５Ｂ）。
【０２６５】
絶縁膜４７３としては、例えば、アクリル樹脂、エポキシ樹脂、ポリイミド等の有機絶縁膜を用いることができる。絶縁膜４７３は、カラーフィルタおよびブラックマトリクスのオーバーコートとして形成される。絶縁膜４７３は、必要に応じて形成すればよい。
【０２６６】
次に、絶縁膜４７３上に対向電極４３３を形成する。対向電極４３３は、スパッタ法などにより、透光性を有する導電膜の成膜により形成される。対向電極４３３上にスペーサ４８０を形成する。スペーサ４８０は、感光性樹脂剤を対向電極４３３上に塗布し、現像処理することで形成することができる。以上で、対向基板が作製される。後述する封止工程おいて、対向基板に配向膜が形成される。
【０２６７】
＜封止工程＞
以下、素子基板と対向基板間に液晶層４６０を封止して、ＬＣパネルを作製する工程を説明する。
【０２６８】
素子基板（基板４０１）に配向膜４６１を形成する。素子基板を洗浄した後、印刷法等により、ポリイミド樹脂を素子基板表面に塗布し、焼成して配向膜４６１を形成する。配向膜４６１にラビングや光照射により配向処理をする。対向基板にも同様に配向膜４６２を形成する。
【０２６９】
次に、液晶層４６０を封止するため、対向基板にシール剤を塗布する。ここでは、液晶滴下法（ＯＤＦ）用の紫外線硬化シール剤を塗布する。次に、対向基板のシール剤で囲われた領域に液晶材料を滴下する。この工程は、窒素雰囲気で行われる。次に、素子基板と対向基板を貼り合わせる。そして、紫外線を照射してシール剤を硬化させて、シール部材を完成する。
【０２７０】
以上の封止工程を経て、素子基板と対向基板の間に液晶層４６０が封止されたＬＣパネルが作製される。ＬＣパネルには、さらに、ＦＰＣなど必要な部材を取り付ければよい。
【０２７１】
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２７２】
（実施の形態４）
本実施の形態では、画素回路３０の構成例を説明する。具体的には、トランジスタおよび容量素子の他の構成例を説明する。
【０２７３】
＜画素回路の構成例２＞
図２６Ａに、トランジスタの他の構成例を示す。トランジスタ３１３は、酸化物半導体膜４４２上に、チャネル保護膜として機能する絶縁膜４５３が存在している。そのため、導電膜４２０を形成する前に絶縁膜４５３を形成する。絶縁膜４５３は、チャネル保護膜として機能する部分以外がエッチングで除去されている。このエッチング工程の後、導電膜４２０を形成する。
【０２７４】
この絶縁膜４５３が酸化物半導体膜４４２上に存在していることにより、導電膜４２０のエッチング工程で、酸化物半導体膜４４２がダメージを受けることを回避できる。そのため、この絶縁膜４５３はエッチングストップ膜と呼ばれる。また、トランジスタ３１３のゲート絶縁膜は、トランジスタ３０３と同様に、絶縁膜４５１および４５２の積層膜でなるが、トランジスタ３１３では、チャネル保護膜の形成により、絶縁膜４５２は、酸化物半導体膜４４２および電極４４４と重なる領域にのみ存在する。
【０２７５】
ゲートドライバ（２１、２２）のトランジスタも、トランジスタ３１３と同様に構成される。
【０２７６】
＜画素回路の構成例３＞
図２６Ｂに、容量素子の他の構成例を示す。容量素子３１４は、画素電極４３２、電極５０１、および絶縁膜４５４で構成される。電極５０１は、画素電極４３２と同様の導電膜から形成され、透光性を有する。なお、図２６Ｂにおいて、図２６Ａのトランジスタ３１３を適用することができる。
【０２７７】
＜画素回路の構成例４＞
図２６Ｃに、容量素子の他の構成例を示す。また、図２６Ｃに示すように、トランジスタ３０３を覆って絶縁膜５１０が形成される。絶縁膜５１０は、平坦化膜として形成される。絶縁膜５１０上に、電極５１１、絶縁膜５１３、および画素電極５１２が形成されている。容量素子３１５は、電極５１１、画素電極５１２および絶縁膜５１３で構成される。
【０２７８】
電極５１１、および画素電極５１２は、画素電極４３２と同様に形成することができる。また絶縁膜５１３は、絶縁膜４５４と同様に形成することができる。
【０２７９】
絶縁膜５１０としては、アクリル、ポリイミド、およびエポキシ等でなる樹脂膜を用いることができる。絶縁膜５１０の厚さは、絶縁膜４５３の厚さ以上１５００ｎｍ以下が好ましく、絶縁膜４５３の厚さ以上１０００ｎｍ以下がより好ましい。絶縁膜５１０の厚さを絶縁膜４５３の厚さ以上とすることで、画素電極５１２の凹部に絶縁膜５１０を充填させることが可能であり、配向膜４６１が形成される領域の凹凸を低減することができる。他方、絶縁膜５１０が厚くなる程、画素電極４３２に印加する液晶層４６０の配向を制御するための電圧が高くなり、ＬＣＤ１０の消費電力が高くなってしまうので、絶縁膜５１０の厚さは１５００ｎｍ以下が好ましい。
【０２８０】
本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０２８１】
（実施の形態５）
本発明の一態様である表示装置はさまざまな電子機器（遊技機も含む）の表示部に適用することができる。電子機器としては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラなどのカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、および遊技機（パチンコ機、スロットマシン等）が挙げられる。これらの電子機器の一例を図２７に示す。
【０２８２】
図２７Ａに、表示部を有するテーブル９０００を示す。テーブル９０００は、筐体９００１に表示部９００３が組み込まれており、表示部９００３により映像を表示することが可能である。なお、４本の脚部９００２により筐体９００１を支持した構成を示している。また、電力供給のための電源コード９００５を筐体９００１に有している。
【０２８３】
表示部９００３は、タッチ入力機能を有しており、テーブル９０００の表示部９００３に表示された表示ボタン９００４を指などで触れることで、画面操作や、情報を入力することができ、また他の家電製品との通信を可能とする、または制御を可能とすることで、画面操作により他の家電製品をコントロールする制御装置としてもよい。例えば、イメージセンサ機能を有する半導体装置を用いれば、表示部９００３にタッチ入力機能を持たせることができる。
【０２８４】
また、筐体９００１に設けられたヒンジによって、表示部９００３の画面を床に対して垂直に立てることもでき、テレビジョン装置としても利用できる。狭い部屋においては、大きな画面のテレビジョン装置は設置すると自由な空間が狭くなってしまうが、テーブルに表示部が内蔵されていれば、部屋の空間を有効に利用することができる。
【０２８５】
図２７Ｂに、テレビジョン装置９１００を示す。テレビジョン装置９１００は、筐体９１０１に表示部９１０３が組み込まれており、表示部９１０３により映像を表示することが可能である。なお、ここではスタンド９１０５により筐体９１０１を支持した構成を示している。
【０２８６】
テレビジョン装置９１００の操作は、筐体９１０１が備える操作スイッチや、別体のリモコン操作機９１１０により行うことができる。リモコン操作機９１１０が備える操作キー９１０９により、受信チャンネルや音量の操作を行うことができ、表示部９１０３に表示される映像を操作することができる。また、リモコン操作機９１１０に、テレビジョン装置９１００の動作に関する情報や、時刻や日時などを表示する表示部９１０７を設ける構成としてもよい。
【０２８７】
テレビジョン装置９１００は、受信機やモデムなどを備えている。テレビジョン装置９１００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２８８】
図２７Ｃにコンピュータ９２００を示す。コンピュータ９２００は、本体９２０１、筐体９２０２、表示部９２０３、キーボード９２０４、外部接続ポート９２０５、ポインティングデバイス９２０６などを含む。
【０２８９】
上記実施の形態のいずれかに示す半導体装置は、表示部９２０３に用いることが可能である。それゆえ、コンピュータ９２００の表示品位を向上させることができる。
【０２９０】
図２８Ａおよび図２８Ｂに２つ折り可能なタブレット型端末９６００を示す。タブレット型端末９６００は、筐体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、および操作スイッチ９０３８等を有する。
【０２９１】
さらに、タブレット型端末９６００は、太陽電池９６３３、充電−放電制御回路９６３４を有する。なお、図２８Ｂでは充電−放電制御回路９６３４の一例としてバッテリー９６３５、ＤＣＤＣコンバータ９６３６を有する構成について示している。
【０２９２】
図２８Ａに、２つの表示部９６３１ａ、９６３１ｂを開いた状態を示し、図２８Ｂに、これらを閉じた状態を示す。
【０２９３】
表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示された操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域がタッチパネルの機能を有する構成を示しているが該構成に限定されない。表示部９６３１ａの全ての領域がタッチパネルの機能を有する構成としても良い。例えば、表示部９６３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示画面として用いることができる。
【０２９４】
また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで表示部９６３１ｂにキーボードボタン表示することができる。
【０２９５】
また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタッチ入力することもできる。
【０２９６】
また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えスイッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光センサだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を内蔵させてもよい。
【０２９７】
また、図２８Ａでは表示部９６３１ｂと表示部９６３１ａは、その仕様が異なっていてもよい。例えば、画面のサイズや、解像度が異なっていてもよい。
【０２９８】
なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態にすることができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。
【０２９９】
また、この他にも図２８Ａおよび図２８Ｂに示したタブレット型端末は、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、カレンダー、日付または時刻などを表示部に表示する機能、表示部を指などで触れて情報を入力するタッチ入力機能、様々なソフトウェア（プログラム）を実行する機能、等を有することができる。
【０３００】
タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、筐体９６３０の片面又は両面に設けることができ、バッテリー９６３５の充電を効率的に行う構成とすることができる。なおバッテリー９６３５としては、リチウムイオン電池を用いると、小型化を図れる等の利点がある。
【０３０１】
また、図２８Ｃは、充電−放電制御回路９６３４のブロック図である。構成、および動作についてブロック図を示し説明する。図２８Ｃに示すように、充電−放電制御回路９６３４は、太陽電池９６３３で発電された電力を表示部９６３１に供給するための制御回路である。充電−放電制御回路９６３４は、バッテリー９６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、およびスイッチＳＷ１乃至ＳＷ３を有する。
【０３０２】
太陽電池９６３３で発電した電力をバッテリー９６３５に充電する場合は、スイッチＳＷ２をオンにする。ＤＣＤＣコンバータ９６３６は、太陽電池９６３３からの出力電圧をバッテリー９６３５の充電に適した電圧に昇圧または降圧する。太陽電池９６３３からの電力を供給する場合はスイッチＳＷ１をオンにし、バッテリー９６３５から表示部９６３１に電力を供給する場合は、スイッチＳＷ３をオンにする。コンバータ９６３７は、入力された電圧を表示部９６３１の駆動に必要な電圧に昇圧または降圧する。
【０３０３】
なお、太陽電池９６３３については、発電手段の一例として示している。発電手段は、特に限定されず、圧電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などを設けてもよい。また、無線（非接触）で電力を送受信して充電する無接点電力伝送モジュールを設けてもよい。
【０３０４】
なお、本実施の形態は、他の実施の形態と適宜組み合わせることが可能である。
【符号の説明】
【０３０５】
１０  液晶表示装置（ＬＣＤ）
２０  画素部
２１、２２  ゲートドライバ（ＧＤＬ、ＧＤＲ）
２３  ソースドライバ
２４  コントローラ
３０  画素回路
３１  ゲート線
３２  ソース線
３３  液晶素子
３４  トランジスタ
３５  容量素子
３６  配線
３７  ダミーゲート線
１００  シフトレジスタ
１０１  単位回路（ＧＳＲ）
１０２  ダミー単位回路（ｄｍｙＧＳＲ）
１１０  デマルチプレクサ
１１１  単位回路（ＤＥＭＵＸ）
１１２  ダミー単位回路（ｄｍｙＤＥＭＵＸ）
１２１  単位回路（ＰＧＣ）
１２２  ダミー単位回路（ｄｍｙＰＧＣ）
１３１  単位回路（ＢＵＦ）
【図１】
2014211621.tif 000003
【図２】
2014211621.tif 000004
【図３】
2014211621.tif 000005
【図４】
2014211621.tif 000006
【図５】
2014211621.tif 000007
【図６】
2014211621.tif 000008
【図７】
2014211621.tif 000009
【図８】
2014211621.tif 000010
【図９】
2014211621.tif 000011
【図１０】
2014211621.tif 000012
【図１１】
2014211621.tif 000013
【図１２】
2014211621.tif 000014
【図１３】
2014211621.tif 000015
【図１４】
2014211621.tif 000016
【図１５】
2014211621.tif 000017
【図１６】
2014211621.tif 000018
【図１７】
2014211621.tif 000019
【図１８】
2014211621.tif 000020
【図１９】
2014211621.tif 000021
【図２０】
2014211621.tif 000022
【図２１】
2014211621.tif 000023
【図２２】
2014211621.tif 000024
【図２３】
2014211621.tif 000025
【図２４】
2014211621.tif 000026
【図２５】
2014211621.tif 000027
【図２６】
2014211621.tif 000028
【図２７】
2014211621.tif 000029
【図２８】
2014211621.tif 000030