(57)【要約】【課題】トランジスタをオフの状態からオンの状態にするまでの駆動時間を短縮するトランジスタ駆動制御回路を提供する。【解決手段】本願発明のトランジスタ駆動制御回路は、ソース端子とドレイン端子間のスイッチとして機能するトランジスタの駆動電圧Ｖｄより低い電圧Ｖｌと、前記Ｖｌよりも高い電圧Ｖｈの範囲内の電圧を出力する制御手段と、前記制御手段の出力電圧に対して、Ｖｄ−Ｖｈより大きく、かつ、Ｖｄ−Ｖｌより小さい正の値のバイアス電圧Ｖｂを付加して、前記トランジスタのゲート端子に電圧を印加するバイアス印加手段と、を備える。【選択図】      図１
2014107741.tif 000002
【特許請求の範囲】
【請求項１】
ソース端子とドレイン端子間のスイッチとして機能するトランジスタの駆動電圧Ｖｄより低い電圧Ｖｌと、前記Ｖｌよりも高い電圧Ｖｈの範囲内の電圧を出力する制御手段と、
前記制御手段の出力電圧に対して、Ｖｄ−Ｖｈより大きく、かつ、Ｖｄ−Ｖｌより小さい正の値のバイアス電圧Ｖｂを付加して、前記トランジスタのゲート端子に電圧を印加するバイアス印加手段と、
を備えるトランジスタ駆動制御回路。
【請求項２】
前記制御手段は、前記ソース端子が電源装置の給電端子に接続され、前記ドレイン端子が電子装置の受電端子に接続された前記トランジスタにおいて、前記ソース端子と前記ドレイン端子の電位差を測定し、前記ソース端子側の方が低い場合に前記Ｖｌの電圧を出力し、前記ソース端子側の方が高い場合に前記Ｖｈの電圧を出力し、前記ソース端子側の方が低い状態から高い状態に変化したことを検知したときに、前記Ｖｌから前記Ｖｈまで出力電圧を上昇させる、
請求項１のトランジスタ駆動制御回路。
【請求項３】
前記バイアス印加手段は、ダイオードと第一の抵抗体を直列に接続した第一の回路と、ツェナーダイオードを備え、前記第一の回路と前記ツェナーダイオードを並列に前記ゲート端子に接続し、前記第一の回路は、前記電源装置の出力電圧を入力し、前記ツェナーダイオードは、前記電源装置の出力電圧よりも低い前記制御手段の出力電圧を入力する、
請求項２のトランジスタ駆動制御回路。
【請求項４】
前記バイアス印加手段は、前記第一の回路と、シャントレギュレータを備え、前記第一の回路と前記シャントレギュレータを並列に前記ゲート端子に接続し、前記第一の回路は、前記電源装置の出力電圧を入力し、前記シャントレギュレータは、前記電源装置の出力電圧よりも低い前記制御手段の出力電圧を入力する、
請求項２のトランジスタ駆動制御回路。
【請求項５】
前記バイアス印加手段は、前記第一の回路と、第二の抵抗体とコンデンサを並列に接続した第二の回路を備え、前記第一の回路と前記第二の回路を並列に前記ゲート端子に接続し、前記第一の回路は、前記電源装置の出力電圧を入力し、前記第二の回路は、前記電源装置の出力電圧よりも低い前記制御手段の出力を入力する、
請求項２のトランジスタ駆動制御回路。
【請求項６】
請求項２乃至５のトランジスタ駆動制御回路と、前記電源装置と、前記電子装置とを包含するトランジスタ駆動制御システム。
【請求項７】
ソース端子とドレイン端子間のスイッチとして機能するトランジスタの駆動電圧Ｖｄより低い電圧Ｖｌと、前記Ｖｌよりも高い電圧Ｖｈの範囲内の、制御電圧に対して、
Ｖｄ−Ｖｈより大きく、かつ、Ｖｄ−Ｖｌより小さい正の値のバイアス電圧Ｖｂを付加して、前記トランジスタのゲート端子に電圧を印加する、
トランジスタ駆動制御方法。
【請求項８】
前記ソース端子が電源装置の給電端子に接続され、前記ドレイン端子が電子装置の受電端子に接続された前記トランジスタにおいて、前記ソース端子と前記ドレイン端子の電位差を測定し、前記ソース端子側の方が低い場合に前記Ｖｌの電圧を出力し、前記ソース端子側の方が高い場合に前記Ｖｈの電圧を出力し、前記ソース端子側の方が低い状態から高い状態に変化したことを検知したときに、前記Ｖｌから前記Ｖｈまで出力電圧を上昇させる、
請求項７のトランジスタ駆動制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、トランジスタをオフの状態からオンの状態に駆動する、トランジスタ駆動制御回路、トランジスタ駆動制御システム、及び、トランジスタ駆動制御方法に関する。
【背景技術】
【０００２】
トランジスタは、様々な回路において、スイッチとして使用されている。例えば、並列運転している電源装置の各々の出力端に設けられるオアリング回路も、上述のトランジスタを使用した回路の一つである。
【０００３】
オアリング回路は、各々の電源装置から電子装置への給電パスの途中に、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を備えている。オアリング回路は、並列運転している電源装置のいずれかが故障した時などに、いずれかの電源装置に電流が逆流して、並列運転している他の電源から電流を引き込んで正常動作している電源装置が停止しないように、ＦＥＴをオン／オフ制御する。
【０００４】
上述のオアリング回路におけるトランジスタのオンオフ制御の関連技術として、特許文献１には、ダイオードと、コンデンサと、抵抗体と、ツェナーダイオードを備えたオアリング用電源回路が公開されている。
【０００５】
また、オアリング制御回路で使用される素子の関連技術として、特許文献２には、抵抗体と、電源用コンデンサと、半導体スイッチ素子と、電源用コンデンサの過充電を防止するためのツェナーダイオードを備えた回路が公開されている。
【０００６】
また、特許文献３には、オアリング制御回路で使用される素子の関連技術として、増幅回路のＦＥＴと、シャントレギュレータＩＣと、抵抗体と、コンデンサを備え、ＦＥＴのゲート端子にシャントレギュレータＩＣの出力電圧を印加してＦＥＴの動作を安定させるバイアス回路が公開されている。
【０００７】
また、特許文献４には、オアリング制御回路で使用される素子の関連技術として、逆流素子ダイオードに分圧抵抗体が並列接続され、パワートランジスタのコレクタ端子の電圧が、監視入力抵抗体を介して、マイクロプロセッサの監視入力信号入力端子に印加された回路が公開されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開2010-110077号公報
【特許文献２】特開2011-172342号公報
【特許文献３】特開平08-213853号公報
【特許文献４】特開2007-071840号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタをスイッチとして使用する場合、トランジスタをオフからオンの状態にするためには時間がかかる。この時間に関して、例えば、上述のオアリング回路において、以下の問題がある。
【００１０】
並列運転している電源装置のうち１台が過電圧となりオアリング回路のＦＥＴのドレイン端子側の電圧が高くなると、逆流電流を防止するため、オアリング回路を制御するオアリング制御ＩＣがＦＥＴをオフして給電パスを遮断する。次に過電圧状態が解除され、オアリングＦＥＴのドレイン端子側の電圧が低くなると、オアリング制御ＩＣは、オアリングＦＥＴをオンして、給電パスを再び接続する。
【００１１】
このとき、オアリングＦＥＴを駆動するために必要なゲート端子の電圧が高いと、オアリングＦＥＴをオンするのに時間がかかってしまい、その結果、ＦＥＴの電力損失の期間が長くなるという問題がある。前述の特許文献１乃至４の技術は、上述のトランジスタのスイッチング時間の問題を解決するためのものではない。
【００１２】
本願発明の目的は、上述の問題を解決したトランジスタ駆動制御回路、トランジスタ駆動制御システム、及び、トランジスタ駆動制御方法を提供することである。
【課題を解決するための手段】
【００１３】
本願発明の一実施形態のトランジスタ駆動制御回路は、ソース端子とドレイン端子間のスイッチとして機能するトランジスタの駆動電圧Ｖｄより低い電圧Ｖｌと、前記Ｖｌよりも高い電圧Ｖｈの範囲内の電圧を出力する制御手段と、前記制御手段の出力電圧に対して、Ｖｄ−Ｖｈより大きく、かつ、Ｖｄ−Ｖｌより小さい正の値のバイアス電圧Ｖｂを付加して、前記トランジスタのゲート端子に電圧を印加するバイアス印加手段と、を備える。
【００１４】
本願発明の一実施形態のトランジスタ駆動制御方法は、ソース端子とドレイン端子間のスイッチとして機能するトランジスタの駆動電圧Ｖｄより低い電圧Ｖｌと、前記Ｖｌよりも高い電圧Ｖｈの範囲内の、制御電圧に対して、Ｖｄ−Ｖｈより大きく、かつ、Ｖｄ−Ｖｌより小さい正の値のバイアス電圧Ｖｂを付加して、前記トランジスタのゲート端子に電圧を印加する。
【発明の効果】
【００１５】
本願発明は、トランジスタをオフの状態からオンの状態にするまでの駆動時間を短縮する。
【図面の簡単な説明】
【００１６】
【図１】本願発明の第１の実施形態のトランジスタ駆動制御システムの構成を示すブロック図である。
【図２】本願発明の第１の実施形態の動作を示すフローチャートである。
【図３】本願発明の第１の実施形態における各部位の電圧の時間推移である。
【図４】本願発明の第２の実施形態のトランジスタ駆動制御システムの構成を示すブロック図である。
【図５】本願発明の第３の実施形態のトランジスタ駆動制御システムの構成を示すブロック図である。
【図６】本願発明の第４の実施形態のトランジスタ駆動回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
本願発明の第１の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は本実施形態のトランジスタ駆動制御システム１の構成を示すブロック図である。
【００１９】
本実施形態のトランジスタ駆動制御システム１は、トランジスタ駆動制御回路１０乃至２０と、ＦＥＴ３０乃至４０と、電源装置１給電端子５０と、電源装置２給電端子５１と、電子装置受電端子５２とを包含している。
【００２０】
電源装置１給電端子５０は、電源装置１（図示せず）の電源出力が接続され、電源装置２給電端子５１は、電源装置２（図示せず）の電源出力が接続されている。電源装置１乃至２の電源出力は、それぞれ、トランジスタ駆動制御回路１０乃至２０と、ＦＥＴ３０乃至４０を経て、電子装置受電端子５２に並列に接続されている。電子装置受電端子５２に入力された電源装置１乃至２の電源出力は、電子装置（図示せず）に供給される。
【００２１】
ＦＥＴ３０乃至４０は、それぞれ、ソース端子３００乃至４００と、ドレイン端子３０１乃至４０１と、ゲート端子３０２乃至４０２とを包含している。ＦＥＴ３０乃至４０は、機能的に同等である。ＦＥＴ３０は、ゲート端子３０２に印加された電圧が、ＦＥＴ３０の駆動電圧Ｖｄ以上になると、ソース端子とドレイン端子を電気的に導通させ、ゲート端子３０２に印加された電圧が、ＦＥＴ３０の駆動電圧Ｖｄ未満の場合は、ソース端子とドレイン端子を電気的に遮断する。
【００２２】
トランジスタ駆動制御回路１０は、バイアス印加部１１と、制御部１２とを包含している。トランジスタ駆動制御回路２０も、トランジスタ駆動制御回路１０と機能的に同等である。
【００２３】
バイアス印加部１１は、電子回路１１０と、ツェナーダイオード１１３とを包含し、電子回路１１０とツェナーダイオード１１３を並列に接続した出力電圧を、ＦＥＴ３０のゲート端子３０２に印加する。
【００２４】
電子回路１１０は、ダイオード１１１と抵抗体１１２を直列に接続した回路であり、電源装置１給電端子５０からの給電出力を入力する。ツェナーダイオード１１３は、制御部１２の出力電圧を入力する。
【００２５】
電源装置１給電端子５０の電位は、制御部１２の出力の電位より高いため、ゲート端子３０２に印加される電圧は、制御部１２の出力に対して、ツェナーダイオード１１３にかかるツェナー電圧分のバイアス電圧Ｖｂがかけられた電圧となる。
【００２６】
制御部１２は、駆動電圧Ｖｄよりも低い値の最低出力電圧Ｖｌと、Ｖｌよりも高い値の最高出力電圧Ｖｈの間の電圧を出力する。制御部１２は、ＦＥＴ３０のソース端子３００と、ドレイン端子３０１の電位差を監視して、その電位差の値により、ＦＥＴ３０の駆動を制御するための電圧を出力する。制御部１２は、ソース端子３００とドレイン端子３０１の電位差が０より大きい、すなわち、ソース端子側の電位の方が大きい場合は、最高出力電圧Ｖｈの電圧を出力し、ソース端子３００とドレイン端子３０１の電位差が０以下の場合は、最低出力電圧Ｖｌの電圧を出力する。尚、Ｖｌの値は、一般的にはグランドレベルの０とする場合が多い。
【００２７】
バイアス電圧Ｖｂと、駆動電圧Ｖｄと、最低出力電圧Ｖｌと、最高出力電圧Ｖｈは、以下の関係を満たすように設定されている。
【００２８】
Ｖｄ  ≧Ｖｈ  のとき  Ｖｄ−Ｖｈ  ＜  Ｖｂ  ＜  Ｖｄ−Ｖｌ
Ｖｄ  ＜Ｖｈ  のとき  ０  ＜  Ｖｂ  ＜  Ｖｄ−Ｖｌ
制御部１２が、最高出力電圧Ｖｈを出力しているときは、バイアス印加部１１によりバイアス電圧Ｖｂが付加されたＶｈ＋Ｖｂの電圧が、ゲート端子３０２に印加される。この場合、Ｖｈ＋Ｖｂの値は駆動電圧Ｖｄより大きくなるため、ＦＥＴ３０はオンの状態となる。
【００２９】
制御部１２が、最低出力電圧Ｖｌを出力しているときは、バイアス印加部１１によりバイアス電圧Ｖｂが付加されたＶｌ＋Ｖｂの電圧が、ゲート端子３０２に印加される。この場合、Ｖｌ＋Ｖｂの値は駆動電圧Ｖｄより小さくなるため、ＦＥＴ３０はオフの状態となる。
【００３０】
すなわち、制御部１２は、ソース端子３００とドレイン端子３０１の電位差が０より大きい値である通常状態では、ＦＥＴ３０をオンさせて、電源装置１から電子装置への給電パスを導通させ、ソース端子３００とドレイン端子３０１の電位差が０以下である異常状態では、電流が電源装置１側に逆流しないように、ＦＥＴ３０をオフするように制御する。
【００３１】
本実施形態における、バイアス印加部１１によるバイアス電圧Ｖｂを付加した電圧が、ゲート端子３０２に印加された場合と、バイアス印加部１１を備えずに、制御部１２の出力電圧がそのままゲート端子３０２に印加された場合における、各部位の電圧の時間推移を図３に示す。
【００３２】
ソース端子３００とドレイン端子３０１の電位差が０以下の状態で、制御部１２により、ＦＥＴ３０がオフされた状態において、制御部１２の出力電圧がそのままゲート端子３０２に印加された場合は、ゲート端子３０２に付加される電圧はＶｌとなる。同様に、制御部１２により、ＦＥＴ３０がオフされた状態において、バイアス印加部１１によるバイアス電圧Ｖｂを付加した電圧が、ゲート端子３０２に印加された場合は、ゲート端子３０２に付加される電圧は、Ｖｌ＋Ｖｂとなる。
【００３３】
この場合、ソース端子３００とドレイン端子３０１の電位差が０以下の状態が解消された後、バイアス印加部１１を備えない場合のＦＥＴ３０の駆動時間ｔ０と、バイアス印加部１１を備えた場合のＦＥＴ３０の駆動時間ｔ１との間には、図３に示す通り、ｔ１＜ｔ０の関係が成立する。
【００３４】
次に図２のフローチャートを参照して、本実施形態の動作について詳細に説明する。
【００３５】
電源装置２給電端子５１で過電圧が発生し、ＦＥＴ３０のドレイン端子３０１の電位が、ソース端子３００の電位よりも高くなる（Ｓ１０１）。制御部１２は、自身の出力電圧を最低出力電圧Ｖｌまで低下させ、ＦＥＴ３０のゲート端子３０２の電圧を、Ｖｌ＋Ｖｂまで低下させて、ＦＥＴ３０をオフの状態にし、電源装置１から電子装置への給電を停止する（Ｓ１０２）。
【００３６】
電源装置２給電端子５１の過電圧状態が解除されない場合（Ｓ１０３でＮｏ）、処理はＳ１０２へ戻る。電源装置２給電端子５１の過電圧状態が解除された場合（Ｓ１０３でＹｅｓ）、制御部１２は、自身の出力電圧を最低出力電圧Ｖｌから上昇させ、ＦＥＴ３０のゲート端子３０２の電圧を、上昇させる（Ｓ１０４）。
【００３７】
ゲート端子３０２の電圧がＦＥＴ３０の駆動電圧Ｖｄに達しない場合（Ｓ１０５でＮｏ）、処理はＳ１０４へ戻る。ゲート端子３０２の電圧がＦＥＴ３０の駆動電圧Ｖｄまで上昇した場合（Ｓ１０５でＹｅｓ）、ＦＥＴ３０がオンの状態となり、電源装置１から電子装置への給電が再開し（Ｓ１０６）、全体の処理は終了する。
【００３８】
本実施形態には、トランジスタをオンオフ制御するシステムにおいて、トランジスタをオフの状態からオンの状態にするまでの駆動時間を短縮する効果がある。その理由は、バイアス印加部１１が、制御部１２からの出力電圧に対してバイアス電圧Ｖｂを付加することにより、ＦＥＴ３０がオフの状態でゲート端子３０２に印加される電圧を、バイアス電圧Ｖｂ分かさ上げするため、制御部１2が、ＦＥＴ３０をオンするために、ゲート端子３０２の電圧をＦＥＴ３０の駆動電圧Ｖｄにまで上昇させるまでにかかる時間が短縮されるからである。
【００３９】
制御部１２がＦＥＴ３０をオフからオンにするまでの時間が長いと、ＦＥＴ３０がオフの状態で発生する電力損失量が大きくなるが、本実施形態により、前述の電力損失量を削減することが可能となる。
【００４０】
また、本実施形態は、上述のような、並列に接続された電源装置の出力端に備えられたオアリング回路のシステムに限定されるものではない。トランジスタをスイッチ回路としてオンオフ制御するシステムであれば、どのようなシステムに対しても、本実施形態を適用することは可能である。
＜第２の実施形態＞
次に、本願発明の第２の実施形態について図面を参照して詳細に説明する。
【００４１】
図４は本願発明の第２の実施形態のトランジスタ駆動制御システムの構成を示すブロック図である。
【００４２】
本実施形態の構成は、第１の実施形態におけるツェナーダイオード１１３が、シャントレギュレータ１１４に置き換わった点を除いては、第１の実施形態と同様である。本実施形態の動作、効果も、第１の実施形態とほぼ同様であるが、シャントレギュレータ１１４を使用することにより、第１の実施形態と比較して、バイアス印加部１１が付加するバイアス電圧のばらつきが小さくなるため、ＦＥＴ３０のオンオフ動作がより安定する効果がある。
＜第３の実施形態＞
次に、本願発明の第３の実施形態について図面を参照して詳細に説明する。
【００４３】
図５は本願発明の第３の実施形態のトランジスタ駆動制御システムの構成を示すブロック図である。
【００４４】
本実施形態の構成は、第１の実施形態におけるツェナーダイオード１１３が、抵抗体１１６とコンデンサ１１７を並列に接続した電子回路１１５に置き換わった点を除いては、第１の実施形態と同様である。本実施形態の動作、効果も、第１の実施形態とほぼ同様である。本実施形態の場合、バイアス印加部１１が付加するバイアス電圧は、電源装置１の出力電圧を、抵抗体１１２と抵抗体１１６とで分圧したときの、抵抗体１１６にかかる電圧となる。したがって、抵抗体１１６の抵抗値を調整することにより、バイアス電圧の値を、詳細に設定できる効果がある。
＜第４の実施形態＞
次に、本願発明の第４の実施形態について図面を参照して詳細に説明する。
【００４５】
図６は本願発明の第４の実施形態のトランジスタ駆動制御回路の構成を示すブロック図である。
【００４６】
本実施形態のトランジスタ駆動制御回路１０は、バイアス印加部１１と、制御部１２とを包含している。
【００４７】
制御部１２は、ソース端子３００とドレイン端子３０１間のスイッチとして機能するトランジスタ３０の駆動電圧Ｖｄより低い電圧Ｖｌと、前記Ｖｌよりも高い電圧Ｖｈの範囲内の電圧を出力する。
【００４８】
バイアス印加部１１は、制御部１２の出力電圧に対して、Ｖｄ−Ｖｈより大きく、かつ、Ｖｄ−Ｖｌより小さい正の値のバイアス電圧Ｖｂを付加して、トランジスタ３０のゲート端子３０２に電圧を印加する。
【００４９】
本実施形態には、第１乃至第３の実施形態と同様に、トランジスタをオンオフ制御するシステムにおいて、トランジスタをオフの状態からオンの状態にするまでの駆動時間を短縮する効果がある。その理由は、バイアス印加部１１が、制御部１２からの出力電圧に対してバイアス電圧Ｖｄを付加することにより、ＦＥＴ３０がオフの状態でゲート端子３０２に印加される電圧を、バイアス電圧Ｖｄ分かさ上げするため、制御部１2が、ＦＥＴ３０をオンするためにゲート端子３０２の電圧をＦＥＴ３０の駆動電圧Ｖｄにまで上昇させるまでにかかる時間が短縮されるからである。
【００５０】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されたものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【００５１】
１    トランジスタ駆動制御システム
１０乃至２０    トランジスタ駆動制御回路
１１    バイアス印加部
１１０    電子回路
１１１    ダイオード
１１２    抵抗体
１１３    ツェナーダイオード
１１４    シャントレギュレータ
１１５    電子回路
１１６    抵抗体
１１７    コンデンサ
３０乃至４０    ＦＥＴ
３００乃至４００    ソース端子
３０１乃至４０１    ドレイン端子
３０２乃至４０２    ゲート端子
５０    電源装置１給電端子
５１    電源装置２給電端子
５２    電子装置受電端子
【図１】
2014107741.tif 000003
【図２】
2014107741.tif 000004
【図３】
2014107741.tif 000005
【図４】
2014107741.tif 000006
【図５】
2014107741.tif 000007
【図６】
2014107741.tif 000008