(57)【要約】      （修正有）【課題】受信機では信号成分にＤＣオフセットが大きく存在すると、シンボルを復調する際に信号品質の劣化を起こす。受信機ではゲインの変更に応じてＤＣオフセットが変化するため、受信機のゲイン変更時に変化したＤＣオフセットを高速かつ効果的に除去するＤＣオフセット除去装置を提供する。【解決手段】受信信号を積分する積分器１と、積分器１が積分した値を除算することで平均化されたＤＣ検出値を算出する除算器２と、除算器２で算出されたＤＣ検出値を格納する少なくとも一つ以上の保持用レジスタ３，４と、保持用レジスタ３，４に格納された値を受信信号から減算するＤＣオフセット除去用の減算器５と、受信機のゲイン設定変更の有無又は変更幅の大小に応じて、積分器１、除算器２及び保持用レジスタ３，４それぞれの動作タイミングを制御するタイミング生成回路６とを備えた。【選択図】図３
2014107781.tif 000002
【特許請求の範囲】
【請求項１】
受信機による受信信号の積分値を除算して得たＤＣオフセット値を受信信号から除去するＤＣオフセット除去装置において、
前記受信信号を積分する積分器と、
該積分器が積分した値を除算することで平均化されたＤＣ検出値を算出する除算器と、
該除算器で算出された前記ＤＣ検出値を格納する少なくとも一つ以上の保持用レジスタと、
該保持用レジスタに格納された値を前記受信信号から減算するＤＣオフセット除去用の減算器と、
前記受信機のゲイン設定変更の有無又は変更幅の大小に応じて、前記積分器、前記除算器及び前記保持用レジスタそれぞれの動作タイミングを制御するタイミング生成回路と
を備えたことを特徴とするＤＣオフセット除去装置。
【請求項２】
前記積分器は、前記受信機のゲイン設定が大きく変動した場合、リセットされ、該リセットされた時点から、時間Ｔ１，Ｔ２，…Ｔｎ（ただし、Ｔ１＜Ｔ２＜…＜Ｔｎ，ｎは２以上の整数）の間、前記受信信号を積分し、
前記除算器は、前記積分器が積分した値を除算し、平均化された前記ＤＣ検出値Ｄ１，Ｄ２，…Ｄｎ（ただし、ｎは２以上の整数）を算出し、
前記保持用レジスタは、前記ＤＣ検出値Ｄ１，Ｄ２，…Ｄｎを前記時間Ｔ１，Ｔ２，…Ｔｎのタイミング毎に格納し、
前記減算器は、前記保持用レジスタに格納された値を受信信号から減算することを特徴とする請求項１に記載のＤＣオフセット除去装置。
【請求項３】
前記保持用レジスタは、第１の保持用レジスタ、第２の保持用レジスタ、から構成され、
前記受信機のゲイン設定変更幅が大きい場合、
前記積分器は、ゲイン設定変更と同時にリセットされ、
前記第２の保持用レジスタは、前記ＤＣ検出値Ｄ１，Ｄ２，…Ｄｎを前記時間Ｔ１，Ｔ２，…Ｔｎのタイミング毎に格納し、
前記受信機のゲイン設定変更幅が大きくない場合、
前記積分器は、Ｔｎ毎にリセットされ、
前記第１の保持用レジスタは、前記時間Ｔｎのタイミング毎に前記ＤＣ検出値Ｄｎを格納し、
前記第２の保持用レジスタは、前記受信機のゲイン設定変更のタイミング乃至、時間Ｔｎ以上経過した後のあるタイミングで前記第１の保持用レジスタの値が格納され、
前記第２の保持レジスタに格納された値を前記受信信号から減算することを特徴とする請求項２に記載のＤＣオフセット除去装置。
【請求項４】
前記受信機のゲイン設定変更幅が大きい場合は、前記ＤＣオフセットに大きな変化が生じ、その変化量が、短時間で平均化された前記ＤＣ検出値Ｄ１の値に内在すると考えられる、想定される誤差分布よりも大きくなるような、ゲイン設定変更幅以上の場合であることを特徴とする請求項３に記載のＤＣオフセット除去装置。
【請求項５】
前記時間Ｔ１，Ｔ２，…ＴｎはＴｎ＝Ｔ１*（２（ｎ−１））であることを特徴とする請求項２乃至４のいずれかに記載のＤＣオフセット除去装置。
【請求項６】
受信機による受信信号の積分値を除算して得たＤＣオフセット値を受信信号から除去するＤＣオフセット除去方法において、
積分器により前記受信信号を積分するステップと、
前記積分器が積分した値を除算器が除算することで平均化されたＤＣ検出値を算出するステップと、
前記除算器で算出された前記ＤＣ検出値を少なくとも一つ以上の保持用レジスタに格納するステップと、
前記保持用レジスタに格納された値をＤＣオフセット除去用の減算器により前記受信信号から減算するステップと、
前記受信機のゲイン設定変更の有無又は変更幅の大小に応じて、前記積分器、前記除算器及び前記保持用レジスタそれぞれの動作タイミングをタイミング生成回路により制御するステップと
を有することを特徴するＤＣオフセット除去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣオフセット除去装置及びその方法に関し、より詳細には、受信機による受信信号の積分値を除算して得たＤＣオフセット値を受信信号から除去するＤＣオフセット除去装置及びその方法に関する。
【背景技術】
【０００２】
従来から、通信システムにおける受信機では、信号成分にＤＣオフセットが発生する不具合があった。このＤＣオフセットの原因は、アナログ回路部の差動アンバランス等によることが多い。信号成分に対するＤＣオフセットの比率が大きい程、シンボルを復調する際に、信号が品質劣化する程度も大きくなる。
このＤＣオフセットを原因とする信号品質の劣化対策として、ＡＤＣ（アナログ−デジタル変換）後にデジタル化された受信信号から、デジタル演算等により算出されたＤＣオフセット値を除去することが一般的である。このＤＣオフセット値の算出方法には、一定時間の信号成分デジタルデータの平均値を用いる算出方法のほか、信号成分デジタルデータの移動平均値を用いる算出方法も知られている。
【０００３】
例えば、特許文献１に記載のものは、直交変復調系における特性改善のためには、変調器側で位相誤差、振幅誤差を補償して送信するか、このような誤差のない直交変調器を用いなければならなかった。このため、復調器側でこれら誤差を補償し、変調器側との相性が問題とならない高精度復調が求められていた。そのため、予めパターンが設定されている既知信号を用いて変調側の位相誤差および振幅誤差の量を係数として求めておき、受信時にはこの係数を用いて復調側で一方の信号形を基準にしてこれら誤差補償を信号パターンによるＤＣオフセット成分と共に補償するというものである。
【０００４】
また、例えば、特許文献２に記載のものは、ＡＧＣ（自動利得制御：Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）の効果に起因して、ＤＣオフセットは、時間とともに変化する傾向があり、Ｉ及びＱ成分のいずれか若しくは両者のオフセットを生じさせ、シンボルデコーダが受信したシンボルを不正確にデコーディングする可能性があるので、有害なＤＣ成分を除去するように構成されている。そのため、Ｉ及びＱ成分のいずれか若しくは両方のＤＣオフセットの時間平均された値が、シンボルデコーディングの前にＩ及びＱ成分から除去されるように変形させるというものである。
【０００５】
また、例えば、特許文献３に記載のものは、ＤＣオフセットを推定して補償するように構成されている。そのためには、まず、全期間に亘って時間積分するとゼロとなるように規定されたプリアンブル信号を含むＯＦＤＭ信号を受信する。この受信されたＯＦＤＭ信号を、直交復調してＯＦＤＭベースバンド信号を得る。そのＯＦＤＭベースバンド信号をフーリエ変換しデマッピングすることによりＯＦＤＭ復調を行うＯＦＤＭ受信方法において、ＯＦＤＭベースバンド信号中のプリアンブル信号を、全体に亘り時間積分し、その積分値から時間平均値を得る。そして、この時間平均値をＤＣオフセット値とし、そのＤＣオフセット値をその後に続くＯＦＤＭベースバンド信号から減算する、というものである。
【０００６】
図１は、従来技術において、一定時間の平均で算出されたＤＣオフセット値、すなわち、ＤＣ検出値のゲイン設定を変えた場合の遷移を真のＤＣオフセットと対比して示した図である。図１に示す黒丸で挟まれる範囲が、ＤＣ検出値に内在する検出誤差の分布量（例えば３σ分布の両端）を図示したものである。図１に示すように、平均値を用いる算出方法においては、それぞれ一定時間のデジタルデータの平均を、一定区間間隔で平均することによってＤＣオフセット値を算出している。
【０００７】
図２は、従来技術において、移動平均法により算出されたＤＣオフセット値のゲイン設定を変えた場合の遷移を示す図である。なお、図２に示す平均区間は、図１と同様である。そして、図２に示す移動平均法においては、その移動平均法によってＤＣオフセット値を常時算出している。
なお、図１及び図２において、縦軸がオフセット量、横軸が時間、実線が真のＤＣオフセット値、破線が信号成分から算出されたＤＣオフセット値、すなわち、ＤＣ検出値を示す。また、図１及び図２における横軸に沿って起こるゲイン設定変更イベントとそのタイミングとは同じであるとみなしている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１８６５８１号公報
【特許文献２】特開２０１０−２７３３５３号公報
【特許文献３】特開２００３−３２２１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、いずれの方法においても、大きなゲイン設定変更によってＤＣオフセット値が大きく変動した場合、アナログ回路ではそのゲイン変更幅が大きいとＤＣオフセットの変動幅が大きくなる傾向がある。したがって、信号成分に対し、差し引かれるＤＣオフセット算出値が真のＤＣオフセット値に追従するまでに一定の遅延時間が生じてしまう。上述した特許文献１，２に記載のものにおいて、平均値算出区間をそれぞれ長く設定することにより、ＤＣオフセット検出値の算出精度を向上させることも考えられる。しかしながら、平均値算出区間を長く設定することにより、ＤＣ検出時間が増大するため、より多くの遅延が生じてしまうという問題があった。
一方、受信機では、ゲイン設定変更に応じてＤＣオフセットが変化するため、受信機のゲイン変更時に変化したＤＣオフセットについても、速やかに除去する必要がある。
【００１０】
上述した特許文献１，２に記載の方法では、真のＤＣオフセットに近い適正なＤＣ値を検出するためには、一定時間を必要とするという問題がある。そのため、信号成分に対し、ＤＣオフセットを算出するための平均時間に相当する時間だけ待たなければならない。このため、信号成分に対するＤＣ検出成分の遅延が生じてしまう。したがって、ゲイン設定変動によりアナログ回路によるＤＣオフセット変動があった場合に、ＤＣオフセットのデジタル減算によって出力信号からＤＣオフセットを除去する方法では、高速追従性に限界があるという問題があった。
【００１１】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＤＣオフセット変動があった場合でも、信号品質の劣化を少なくして速やかにＤＣオフセット成分を除去できるＤＣオフセット除去装置及びその方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、受信機による受信信号の積分値を除算して得たＤＣオフセット値を受信信号から除去するＤＣオフセット除去装置において、前記受信信号を積分する積分器（１）と、該積分器（１）が積分した値を除算することで平均化されたＤＣ検出値を算出する除算器（２，１２）と、該除算器（２，１２）で算出された前記ＤＣ検出値を格納する少なくとも一つ以上の保持用レジスタ（３，４，１４）と、該保持用レジスタ（３，４，１４）に格納された値を前記受信信号から減算するＤＣオフセット除去用の減算器（５）と、前記受信機のゲイン設定変更の有無又は変更幅の大小に応じて、前記積分器（１）、前記除算器（２，１２）及び前記保持用レジスタ（３，４，１４）それぞれの動作タイミングを制御するタイミング生成回路（６）とを備えたことを特徴とする。（図３乃至図９、実施例１乃至４）
【００１３】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記積分器（１）は、前記受信機のゲイン設定が大きく変動した場合、リセットされ、該リセットされた時点から、時間Ｔ１，Ｔ２，…Ｔｎ（ただし、Ｔ１＜Ｔ２＜…＜Ｔｎ，ｎは２以上の整数）の間、前記受信信号を積分し、前記除算器（２，１２）は、前記積分器（１）が積分した値を除算し、平均化された前記ＤＣ検出値Ｄ１，Ｄ２，…Ｄｎ（ただし、ｎは２以上の整数）を算出し、前記保持用レジスタ（３，４，１４）は、前記ＤＣ検出値Ｄ１，Ｄ２，…Ｄｎを前記時間Ｔ１，Ｔ２，…Ｔｎのタイミング毎に格納し、前記減算器（５）は、前記保持用レジスタ（３，４，１４）に格納された値を受信信号から減算することを特徴とする。（図３乃至図４、図７乃至図９、実施例１乃至４）
【００１４】
また、請求項３に記載の発明は、請求項２に記載の発明において、前記保持用レジスタ（３，４）は、第１の保持用レジスタ（３）、第２の保持用レジスタ（４）、から構成され、前記受信機のゲイン設定変更幅が大きい場合、前記積分器（１）は、ゲイン設定変更と同時にリセットされ、前記第２の保持用レジスタは、前記ＤＣ検出値Ｄ１，Ｄ２，…Ｄｎを前記時間Ｔ１，Ｔ２，…Ｔｎのタイミング毎に格納し、前記受信機のゲイン設定変更幅が大きくない場合、前記積分器（１）は、Ｔｎ毎にリセットされ、前記第１の保持用レジスタ（３）は、前記時間Ｔｎのタイミング毎に前記ＤＣ検出値Ｄｎを格納し、前記第２の保持用レジスタ（４）は、前記受信機のゲイン設定変更のタイミング乃至、時間Ｔｎ以上経過した後のあるタイミングで前記第１の保持用レジスタ（３）の値が格納され、前記第２の保持レジスタ（４）に格納された値を前記受信信号から減算することを特徴とする。（図７、実施例２）
【００１５】
また、請求項４に記載の発明は、請求項３に記載の発明において、前記受信機のゲイン設定変更幅が大きい場合は、前記ＤＣオフセットに大きな変化が生じ、その変化量が、短時間で平均化された前記ＤＣ検出値Ｄ１の値に内在すると考えられる、想定される誤差分布よりも大きくなるような、ゲイン設定変更幅以上の場合であることを特徴とする。
また、請求項５に記載の発明は、請求項２乃至４のいずれかに記載の発明において、前記時間Ｔ１，Ｔ２，…ＴｎはＴｎ＝Ｔ１*（２（ｎ−１））であることを特徴とする。（図３、実施例１）
【００１６】
また、請求項６に記載の発明は、受信機による受信信号の積分値を除算して得たＤＣオフセット値を受信信号から除去するＤＣオフセット除去方法において、積分器（１）により前記受信信号を積分するステップ（Ｓ１０）と、前記積分器（１）が積分した値を除算器（２，１２）が除算することで平均化されたＤＣ検出値を算出するステップ（Ｓ２０）と、前記除算器（２，１２）で算出された前記ＤＣ検出値を少なくとも一つ以上の保持用レジスタ（３，４，１４）に格納するステップ（Ｓ３０）と、前記保持用レジスタ（３，４，１４）に格納された値をＤＣオフセット除去用の減算器（５）により前記受信信号から減算するステップ（Ｓ４０）と、前記受信機のゲイン設定変更の有無又は変更幅の大小に応じて、前記積分器（１）、前記除算器（２，１２）及び前記保持用レジスタ（３，４，１４）それぞれの動作タイミングをタイミング生成回路（６）により制御するステップ（Ｓ５０）とを有することを特徴する。（図３乃至図９、実施例１乃至４）
【発明の効果】
【００１７】
本発明によれば、ＤＣオフセット変動があった場合でも、信号品質の劣化を少なくして速やかにＤＣオフセット成分を除去できるＤＣオフセット除去装置及びその方法を実現することができる。
【図面の簡単な説明】
【００１８】
【図１】従来技術において、一定時間の平均で算出されたＤＣオフセット値、すなわち、ＤＣ検出値のゲイン設定を変えた場合の遷移を、真のＤＣオフセットと対比して示した図である。
【図２】従来技術において、移動平均法により算出されたＤＣオフセット値のゲイン設定を変えた場合の遷移を示す図である。
【図３】本発明に係るＤＣオフセット除去装置の実施例１を説明するためのブロック図である。
【図４】図４（ａ），（ｂ），（ｃ）は、図３に示したＤＣオフセット除去装置における積分器のリセットタイミング、保持用レジスタの更新タイミングを示す図である。
【図５】本発明係るＤＣオフセット除去装置によって算出されるＤＣオフセット値のゲイン設定を変えた時のオフセット量の遷移と真のＤＣオフセットとを対比して示した図である。
【図６】本発明に係るＤＣオフセット除去方法を説明するためのフローチャートを示す図である。
【図７】本発明に係るＤＣオフセット除去装置の実施例２を説明するためのブロック図である。
【図８】本発明に係るＤＣオフセット除去装置の実施例３を説明するためのブロック図である。
【図９】本発明に係るＤＣオフセット除去装置の実施例４を説明するためのブロック図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して本発明の各実施例について説明する。
【実施例１】
【００２０】
図３は、本発明に係るＤＣオフセット除去装置の実施例１を説明するためのブロック図である。図３に示すように、ＤＣオフセット除去装置１０では、信号成分を二つに分岐させ、一方は減算器５に接続し、他方は積分器１に接続する回路構成である。また、積分器１の出力は、除算器２に接続され、除算器２の出力は第1の保持用レジスタ（以下、単に保持用レジスタともいう）３または第２の保持用レジスタ（以下、単に保持用レジスタともいう）４に接続されている。
【００２１】
また、積分器１と除算器２と保持用レジスタ３と保持用レジスタ４は、それらのリセットタイミング又は保持値が更新されるタイミングをタイミング生成回路６によって制御される。
ここで、この保持用レジスタ４は、除算器２から直接接続される経路と保持用レジスタ３から接続される経路との二つの入力経路を持っている。そして、保持用レジスタ４の出力は、減算器５に接続される。この減算器５は、信号成分から保持用レジスタ４の保持値を減算する。保持用レジスタ４の保持値は、ＤＣオフセット検出値である。したがって、減算器５の出力は、信号成分からＤＣオフセット値が除去された信号である。
【００２２】
このように、ＤＣオフセット除去装置１０は、受信機による受信信号の積分値を除算して得たＤＣオフセット値を受信信号から除去するＤＣオフセット除去装置において、受信信号を積分する積分器１と、その積分器１が積分した値を除算することで平均化されたＤＣ検出値を算出する除算器２，１２と、その除算器２，１２で算出されたＤＣ検出値を格納する少なくとも一つ以上の保持用レジスタ３，４，１４と、その保持用レジスタ３，４，１４に格納された値を前記受信信号から減算するＤＣオフセット除去用の減算器５と、受信機のゲイン設定変更の有無又は変更幅の大小に応じて、積分器１、除算器２，１２及び保持用レジスタ３，４，１４それぞれの動作タイミングを制御するタイミング生成回路６とを備えている。
【００２３】
次に、積分器１及び保持用レジスタ３、保持用レジスタ４のリセットタイミング及び更新タイミングに関して、図４を用いて説明する。また、上述したタイミング生成回路６によって制御される動作タイミングについて、図３に併せて図４及び図５も参照して説明する。図４における横軸は時間であり、これらは、図１及び図２と同様である。図５においては、縦軸がオフセット量、横軸が時間であり、これらは、図１及び図２と同様である。
【００２４】
図４（ａ），（ｂ），（ｃ）は、図３に示したＤＣオフセット除去装置における、動作タイミングを示す図である。図４（ａ）には、積分器１のリセットタイミングを示している。図４（ｂ）には、除算器２及び保持用レジスタ３の更新タイミングを示している。図４（ｃ）には、保持用レジスタ４の更新タイミングを示している。図４は、ゲイン設定が、以前の設定から大きく変動した場合と、小さく変動した場合とを想定している。
【００２５】
図４（ａ）に示すように、大きなゲイン設定変更があった場合、積分器１は、リセットされ、時間Ｔｎの区間（以下、区間Ｔｎともいう）だけ積分され、時間Ｔｎが経過すると再びリセットされる。またゲイン設定の変動幅が小さい場合、積分器１はリセットされることなく、区間Ｔｎだけ積分動作を継続する。
【００２６】
図４（ａ）に示すように、ゲイン設定変更が大きい時、タイミング生成回路６によって、積分器１が、リセットされるように制御される。その後、積分器１は、時間Ｔｎだけ経過する毎に、リセットを繰り返す動作をするように、タイミング生成回路６に、リセットタイミングを制御されている。また、積分器１は、ゲイン設定変更が小さくなれば、リセットを停止し、再度、ゲイン設定変更が大きくなれば、リセットの繰り返しを再開するように、タイミング生成回路６に、リセットタイミングを制御されている。
【００２７】
積分器１は、タイミング生成回路６に、リセットタイミングを制御されながら、常時信号成分を積分している。したがって、図４（ａ）に示すように、信号成分（図３）を区間Ｔｎだけ積分した時点で、積分器１の値はタイミング生成回路６によりリセットされる。そして、リセット後に、積分器１は再び積分を始める。この区間Ｔｎは、最小単位の積分区間Ｔ１に対し、時間Ｔ１，Ｔ２，…ＴｎはＴｎ＝Ｔ１*（２（ｎ−１））となる区間である。
Ｔｎ＝Ｔ１*（２（ｎ−１））のように、積分回数が２のべき乗に達した時に除算する演算処理は、ビットシフト演算に適合する。したがって、除算に用いる除算器２自体をビットシフト演算用に小回路規模のもので済ませることができる。
【００２８】
図４（ｂ）に示すように、除算器２及び保持用レジスタ３は、それらの更新タイミングを、タイミング生成回路６によって制御されている。除算器２は、積分器１がリセットされた後の積分回数に比例した値で、積分値を除算することにより、信号成分の平均値を算出している。すなわち、積分器１に累積された信号成分の積分値からオフセット量の平均値を算出している。
【００２９】
このように積分器１が積分した結果を除算器２で除算することにより、積分回数に応じた平均値を求めることができる。ここで、積分時間を長くする程、サンプル数が増えるため、除算して得られる平均値は、より高精度になる。
図４（ｂ）に示すように、積分器１で継続的に積分される積分値は、Ｔ１，Ｔ２，…Ｔｎのタイミングで除算器２により除算され、それらのタイミング毎の途中結果は、時刻毎に保持用レジスタ３に格納される。
【００３０】
ただし、Ｔ１，Ｔ２，…Ｔｎのタイミングで除算されるのはゲイン設定が大きく変化してＴｎ時間が経過される区間までである。そして、Ｔｎ以降ゲイン設定変更が無い場合、次に除算器２及び保持用レジスタ３が更新されるタイミングは、前回積分器１がリセットされた時刻から時間Ｔｎが経過した後になる。
次に、保持用レジスタ４値が更新されるタイミングに関して説明する。
【００３１】
図４（ｃ）に示すように、保持用レジスタ４は、その更新タイミングを、タイミング生成回路６によって制御されている。保持用レジスタ４は、ゲイン設定が大きく変動した場合、区間Ｔｎまでは上記保持用レジスタ３と同様に、Ｔ１，Ｔ２，…Ｔｎのタイミングで除算器２による除算値が、保持用レジスタ４に保持される。この保持用レジスタ４が、保持用レジスタ３と異なる点は、積分器１がリセットされてから時間Ｔｎ経過して以降、再び時間Ｔｎを経過しても、保持用レジスタ４の保持値を更新しない点である。
【００３２】
こうすることで、ゲイン設定が大きく変動した場合、少ない平均回数で即座にＤＣオフセット変動に追従することが可能となる。それ以降、時間が経過すると共に、ＤＣオフセットの検出精度を向上させる。そして、十分な時間Ｔｎを要して検出した値を、ＤＣオフセット検出値とする。一方、時間Ｔｎ以降にゲイン変動が無い場合、この検出値を常に信号成分から減算器５で差し引くことによって、ＤＣオフセット成分を除去している。
【００３３】
このようにゲイン変動が無い場合は、図３に示すフィードフォワードのループが切れていることと等価であることを意味する。例えば、保持用レジスタ３を、減算器５に直接接続してフィードフォワードのループを構成したとすると、時間Ｔｎ毎に算出したＤＣオフセット値には、時間Ｔｎの長さに依存した検出誤差が生じてしまう。これを時間Ｔｎ毎に、常時更新することは信号成分からＤＣ成分だけではなく信号成分に必要な低周波数成分も除去してしまう弊害が生ずる。この弊害を解消するため、時間Ｔｎを経過しても、保持用レジスタ４の値を更新しないようにしている。
【００３４】
そして、保持用レジスタ４は、ゲイン設定が小さく変動した場合にも更新される。更新される値は、ゲイン設定変更前に検出された保持用レジスタ３に格納されている値に、保持用レジスタ４を更新する。このように構成することで、温度変化等による経時的なＤＣオフセットドリフトがあった場合にも追従することが可能となる。
ただし、保持用レジスタ４は、ゲイン設定変更前に検出した保持用レジスタ３の保持値を使用するため、ゲイン設定を小さく変動させたことによるＤＣオフセットの変化には対応しない構成であるが、その点は問題ない。つまり、小さなゲイン設定変更幅によるＤＣオフセット変動幅は小さいので、その害は無視できる程度とみなして構わない。
【００３５】
このように、一般的な傾向として、アナログ回路におけるゲイン変更幅が大きい程に、ＤＣオフセット変動幅も大きくなる。このゲイン変動幅が大きくＤＣオフセット変動幅が大きい場合とは、ゲイン変動によって生じたＤＣオフセット変化量が、最短時間で平均化されたＤＣ検出値Ｄ１の値に内在すると考えられる、想定される誤差分布よりも大きくなるようなゲイン設定変更幅以上の場合を指す。
つまり、ＤＣオフセット除去装置１０において、受信機のゲイン設定変更幅が大きい場合とは、ＤＣオフセットに大きな変化が生じ、その変化量が、短時間で平均化されたＤＣ検出値Ｄ１の値に内在すると考えられる、想定される誤差分布よりも大きくなるような、ゲイン設定変更幅以上の場合である。
【００３６】
図５は、本発明に係るＤＣオフセット除去装置によって算出されるＤＣオフセット値のゲイン設定を変えた時の、オフセット量の遷移と、真のＤＣオフセットとを対比して示した図である。上述したように、図５において、縦軸がオフセット量、横軸が時間であり、実線が真のＤＣオフセット値を表し、破線が信号成分から算出されたＤＣオフセット値、すなわち、ＤＣ検出値を示す。また、図５において、黒丸で上下に挟まれる範囲が、ＤＣ検出時に生じる検出誤差の分布量を示している。
【００３７】
図５の左端に示すように、ゲイン設定が大きく変更された時、積分器１がリセットされる。そのリセットされた直後は、少ないサンプル数から平均値を求めて即座にＤＣオフセット値を検出している。そのため、積分器１のリセット直後のＤＣオフセット値には、誤差が広範囲に分布するものと想定される。そして、図５の左端から右端に亘って示すように、積分器１のリセット以降の時間が経過するにしたがって、ＤＣオフセット値に分布される誤差範囲が狭まっている。
【００３８】
一方、図５の中程に示すように、ゲイン設定の変更量が少なければ、真のＤＣオフセット値と、信号成分から算出されたＤＣオフセット値との差も少ない。さらに、ゲイン設定が、再度大きく変更された時、積分器１が再度リセットされ、そのリセット直後のＤＣオフセット値には、誤差が広範囲に分布する状態が繰り返される。
【００３９】
また、積分器１の信号入力経路に、カットオフ周波数の低い不図示のローパスフィルタを介挿することにより、ＤＣオフセット値に含まれる誤差の分布を、狭い範囲に抑制し、ＤＣオフセット算出値に含まれる誤差を減らすことが可能である。また、上述したようにゲイン設定の変更量が小さい時は、ＤＣオフセット変動量も小さく、その害は少ないと予想される。したがって、その時は、無理に少ないサンプル数から平均値を求めてまでも、即座にＤＣオフセット値を検出する必要はない。そのため、ＤＣオフセット除去装置１０は、ゲイン設定変更が小さい時、長時間かけて得られた多数のサンプルから平均値を算出した高精度のＤＣ検出値を、信号成分から差し引いてＤＣオフセット除去するのである。その際、保持用レジスタ３の保持値で更新された保持用レジスタ４の保持値を、ＤＣ検出値として用いている。
このように、ＤＣオフセット除去装置１０は、ＤＣ変動に応じた最適の速度で、信号成分からＤＣオフセット成分を除去することにより、信号品質の劣化を最小限に抑えることを可能にした。
【００４０】
図６は、ＤＣオフセット除去方法を説明するためのフローチャートを示す図である。図６に示すように、ＤＣオフセット除去装置１０によるＤＣオフセット除去方法は、以下のとおりである。すなわち、受信機による受信信号の積分値を除算して得たＤＣオフセット値を受信信号から除去するＤＣオフセット除去方法において、積分器１により受信信号を積分するステップＳ１０と、積分器１が積分した値を除算器２，１２が除算することで平均化されたＤＣ検出値を算出するステップＳ２０と、除算器２，１２で算出されたＤＣ検出値を少なくとも一つ以上の保持用レジスタ３，４，１４に格納するステップＳ３０と、保持用レジスタ３，４，１４に格納された値をＤＣオフセット除去用の減算器５により受信信号から減算するステップＳ４０と、受信機のゲイン設定変更の有無又は変更幅の大小に応じて、積分器１、除算器２，１２及び保持用レジスタ３，４，１４それぞれの動作タイミングをタイミング生成回路６により制御するステップＳ５０とを有する。
【００４１】
以上、説明したように、ＤＣオフセット除去装置１０は、受信機のゲイン変更の前後において、ＤＣオフセットを含んだ信号成分を積分器１により、ある時間、例えば、区間Ｔｎの積分を繰り返し継続する。この積分器１のリセットタイミングやＤＣ検出値の算出区間は、タイミング生成回路６が、ゲイン設定変更の有無又は変更幅の大小に応じて適切に生成したタイミングによって制御する。これにより、適切にタイミング制御された保持用レジスタ３，４を活用し、積分器１と除算器２とより算出されたＤＣ検出値を保持する。その保持されたＤＣ検出値を、減算器５により信号成分から差し引くことにより、ゲイン変更後に発生するＤＣオフセットの悪影響を、効果的に除去する。
上述したように、図３乃至図６を参照しながら、ＤＣオフセット除去装置１０の実施例１について説明した。しかし、本発明は、この図３乃至図６によって詳細に示した内容に限定されるものではない。
【実施例２】
【００４２】
図７は、本発明に係るＤＣオフセット除去装置の実施例２を説明するためのブロック図である。上述した実施例１に示したＤＣオフセット除去装置１０は、Ｔｎ＝Ｔ１*（２（ｎ−１））であった（ｎは２以上の整数）のに対して、本実施例２は、積分区間Ｔ１，Ｔ２，…Ｔｎに関し、ＴｎはＴ１＜Ｔ２＜…＜Ｔｎという関係にある点で相違する。
すなわち、ＤＣオフセット除去装置２０において、積分器１は、受信機のゲイン設定が大きく変動した時にリセットされる。そのリセットされた時点から、時間Ｔ１，Ｔ２，…Ｔｎ（ただし、Ｔ１＜Ｔ２＜…＜Ｔｎ，ｎは２以上の整数）の間、積分器１は、受信信号を積分する。また、除算器１２は、積分器１が積分した値を除算することによって平均化されたＤＣ検出値Ｄ１，Ｄ２，…Ｄｎ（ただし、ｎは２以上の整数）を算出する。そして、保持用レジスタ３，４は、ＤＣ検出値Ｄ１，Ｄ２，…Ｄｎを、時間Ｔ１，Ｔ２，…Ｔｎのタイミング毎に格納する。また、減算器５は、保持用レジスタ３，４に格納された値を受信信号から減算する。
【００４３】
また、ＤＣオフセット除去装置２０おける保持用レジスタは、第１の保持用レジスタ３と、第２の保持用レジスタ４とにより構成され、それぞれに適切な機能が分担されていることが好ましい。具体的には、受信機のゲイン設定変更幅の大きい場合、積分器１は、ゲイン設定変更と同時にリセットされ、ＤＣ検出値Ｄ１，Ｄ２，…Ｄｎを、第２の保持用レジスタ４が、時間Ｔ１，Ｔ２，…Ｔｎのタイミング毎に格納する。
【００４４】
一方、受信機のゲイン設定変更幅が大きくない場合、積分器１は、Ｔｎ毎にリセットされ、時間Ｔｎのタイミング毎に、第１の保持用レジスタ３が、ＤＣ検出値Ｄｎを格納する。そして、第２の保持用レジスタ４は、受信機のゲイン設定変更のタイミング乃至、時間Ｔｎ以上経過した後のあるタイミングで第１の保持用レジスタ３の保持値によって更新される。
【００４５】
すなわち、第２の保持用レジスタ４は、受信機のゲイン設定変更のタイミング乃至、時間Ｔｎ以上経過した後のあるタイミングで第１の保持用レジスタ３の値が格納される。そして、ＤＣオフセット除去装置１０は、第２の保持レジスタ４に格納された値を、受信信号から減算することにより、ＤＣオフセットを除去する。
【実施例３】
【００４６】
図８は、本発明に係るＤＣオフセット除去装置の実施例３を説明するためのブロック図である。図８に示すＤＣオフセット除去装置３０において、保持用レジスタに関しては、１個だけ具備された保持用レジスタ１４で、２個分を兼用している。すなわち、実施例１に示したＤＣオフセット除去装置１０及び実施例２に示したＤＣオフセット除去装置２０において、保持用レジスタは、保持用レジスタ３と保持用レジスタ４との２つを具備して用いる構成であったが、この２個を１個に兼用させる構成であっても本発明の効果が得られる。例えば、いつも大きなゲイン設定変更が想定されるような場合等では、このように１個の保持用レジスタ１４だけで、２個分の動作をさせられる。
【実施例４】
【００４７】
図９は、本発明に係るＤＣオフセット除去装置の実施例４を説明するためのブロック図である。図９に示すＤＣオフセット除去装置４０において、保持用レジスタ３ａ，３ｂ，３ｃ，・・・を、少なくとも３個以上、任意の個数だけ用いている。この保持用レジスタの個数について、実施例１，２に示したＤＣオフセット除去装置１０，２０では、それぞれ保持用レジスタ３，４による２個を用い、実施例３に示したＤＣオフセット除去装置３０では、保持用レジスタ３による１個を用いていたところである。
【００４８】
なお、上述した実施例１に示したＤＣオフセット除去装置１０では、タイミング生成回路６が、ゲイン設定変更幅の大小に応じて、積分器１のリセットタイミング及び保持用レジスタ３，４の更新タイミングを生成していた。図９に示すＤＣオフセット除去装置４０では、タイミング生成回路６に代えた、タイミング生成回路６ａを用いてタイミング生成する。タイミング生成回路６ａは、それに具備されて所定のプログラムを実行するコンピュータシステムにより、ゲイン設定変更の情報に基づいて、最適タイミングで積分器１のリセットタイミングを生成し、また各保持用レジスタ３ａ，３ｂ，３ｃ，・・・の更新タイミングを生成するように構成されている。
【００４９】
以上説明したように、本発明によれば、ＤＣオフセット変動があった場合でも、信号品質の劣化を少なくして速やかにＤＣオフセット成分を除去できるＤＣオフセット除去装置及びその方法を実現することができる。
【符号の説明】
【００５０】
１  積分器
２，１２  除算器
３，３ａ，３ｂ，３ｃ，４，１４  保持用レジスタ
５  減算器
６，６ａ  タイミング生成回路
１０，２０，３０，４０  ＤＣオフセット除去装置
Ｔ１，Ｔ２，…Ｔｎ  時間（区間）
Ｄ１，Ｄ２，…Ｄｎ  ＤＣ検出値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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