(57)【要約】【課題】３Ｄスタック構造のＬＳＩにおいて最下層のボール電極数を増やすこと無くＡＶＳ（電源電圧制御）を可能とするともに発生熱を外部へ逃がしやすい構造とする。【解決手段】複数のコアが積層されたＬＳＩにおいて、各コア用に独立した電源手段と、上記各コア用電源手段の１次入力電源供給を各コア間で共通化した１次入力電源供給手段と、各コアの動作下限電圧を検知する動作下限電圧検知手段と、上記動作下限電圧検知手段による検出値に対応して各コアの上記電源手段の２次出力電圧を設定する２次出力設定手段と、を有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のコアが積層されたＬＳＩにおいて、
各コア用に独立した電源手段と、
上記各コア用電源手段の１次入力電源供給を各コア間で共通化した１次入力電源供給手段と、
各コアの動作下限電圧を検知する動作下限電圧検知手段と、
上記動作下限電圧検知手段による検出値に対応して各コアの上記電源手段の２次出力電圧を設定する２次出力設定手段と、を有することを特徴とする複数のコアが積層されたＬＳＩ。
【請求項２】
１次入力電源供給手段とは、共通の半田ボールから各コア内に貫通するビア（ＴＳＶ）を経由した１次電源供給ラインであることを特徴とする請求項１に記載の複数のコアが積層されたＬＳＩ。
【請求項３】
各コア用のシリコンインターポーザを持ち、各コア用の上記電源手段はシリコンインターポーザ内に形成されていることを特徴とする請求項２に記載の複数のコアが積層されたＬＳＩ。
【請求項４】
各コア用の上記電源手段は上記各コア内に貫通するビア（ＴＳＶ）の近傍に位置することを特徴とする請求項３に記載の複数のコアが積層されたＬＳＩ。
【請求項５】
上記各コアの動作下限電圧値の大きさの順番で、各コアが積層されていることを特徴とする請求項１に記載の複数のコアが積層されたＬＳＩ。
【請求項６】
熱の放熱性の良い方向から順番に、上記各コアの動作下限電圧値の大きさの小さい順番で、各コアが積層されていることを特徴とする請求項５に記載の複数のコアが積層されたＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像処理用のマルチコアを積層配置する際の放熱性に関するものである。
【背景技術】
【０００２】
近年デジタルカメラでは、高解像度の動画処理の流れが顕著であり、４Ｋ２Ｋ等の解像度の高いフレームサイズの画像処理が行われつつある。フレームサイズの増大に伴い、画像処理量が多くなるため、複数のＤＳＰチップで構成されたマルチコアのＬＳＩで画像処理を行うシステムが提案されている。マルチチップ間での高速な信号伝送へ対応するため、コアチップを縦方向に積層して実装した積層チップがある。縦方向に積層したマルチコアチップでは、各コアでの熱が集中し、ＤＳＰチップの動作を不安定にする懸念がある。
【０００３】
特許文献１では、積層ＲＡＭチップで製造不良チップ情報を保持し、不良チップの電源発生回路を不活性とし、無駄な電力を削減する発案がなされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２３９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来例では、不良個所の電源を遮断することにより消費電力の削減を行っているが、正常動作時の消費電力の削減は行えない。
【課題を解決するための手段】
【０００６】
複数のコアが積層されたＬＳＩにおいて、
各コア用に独立した電源手段と、
上記各コア用電源手段の１次入力電源供給を各コア間で共通化した１次入力電源供給手段と、
各コアの動作下限電圧を検知する動作下限電圧検知手段と、
上記動作下限電圧検知手段による検出値に対応して各コアの上記電源手段の２次出力電圧を設定する２次出力設定手段と、を有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、３Ｄスタック構造のＬＳＩにおいて、最下層のボール電極数を増やすこと無くＡＶＳ（電源電圧制御）を行う事が可能となり、各コアでの消費電力の削減が可能となる。または、製造ばらつきにより発熱の大きな製造ロットのコアに対して、動作電圧を通常品より低減して動作させることにより、従来は消費電力・発熱の問題で使用不能であった製造ロットのＬＳＩを使用する事が可能となり、ＬＳＩの歩留まりを向上させる事ができる。
【図面の簡単な説明】
【０００８】
【図１】実施例１のシステム構成図
【図２】実施例１の信号処理部１０４の構成図
【図３】実施例１のＩＤ−ＣＯＤＥ表
【図４】実施例１のフローチャート
【図５】実施例２の信号処理部１０４の構成図
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら本発明の好適な形態を説明する。
【実施例１】
【００１０】
図１は本発明実施形態を説明するビデオカムコーダの全体構成図である。撮影された映像は、レンズ１０１で結像され、ＣＭＯＳセンサ１０２へ入射される。ＣＭＯＳセンサ１０２では、光電変換を行なわれＡＦＥ１０３へ入力される。ＡＦＥ１０３ではデジタル映像データへ変換され、信号処理部１０４へ入力される。信号処理部１０４では撮影モードに応じて、動画、静止画の記録、表示のための映像データを生成し、表示部１０７や記録部１０８に送出する。表示部１０７は例えばパネルやＥＶＦで構成されており、映像データが表示される。記録部１０８は例えばハードディスクやＵＳＢメモリ、ＳＤカードなどで構成され、映像データを記録する。
【００１１】
図２は信号処理部１０４の構造を示した図である。１０１〜１０４は、メイン基板（不図示）と半田付け接続を行うための半田ボールであり、１０１は電源用の半田ボール、１０２、１０３、１０４は信号用の半田ボールである。１１０〜１１３はシリコンインターポーザ、１２０〜１２３はＣＰＵコアである。１３１〜１３４はシリコンインターポーザ１１０〜１１３に形成されたＤＣＤＣコンバータである。シリコンインターポーザ上に、インダクタとコンデンサと増幅回路を形成しドロップ電圧型のＤＣＤＣコンバータを形成している。ＤＣＤＣコンバータ１３１はＣＰＵコア１２０への電源供給を行う。
【００１２】
同様にＤＣＤＣコンバータ１３２はＣＰＵコア１２１へ電源を供給し、ＤＣＤＣコンバータ１３３はＣＰＵコア１２２へ電源を供給し、ＤＣＤＣコンバータ１３４はＣＰＵコア１２３へ電源を供給する。
【００１３】
１４１はシリコンインターポーザ１１０〜１１３、ＣＰＵコア１２０〜１２３とシリコンインターポーザを貫通するビア（以下ＴＳＶと記す）であり、電源用の半田ボール１０１からの電源を、ＤＣＤＣコンバータ１３１〜１３４への１次電圧として供給する電源ラインとなっている。
【００１４】
ＣＰＵコア１２０〜１２３は、製造ばらつきにより、動作可能な下限電圧がばらつく。ＣＰＵコア製造時に製造ばらつきによる動作可能下限電圧を測定し、図３に示すように、動作可能下限電圧に応じたＩＤ−ＣＯＤＥをＣＰＵコア内に書き込む。例えば、１．００Ｖでのみ動作保証可能なものはＩＤ−ＣＯＤＥには０を書き込む。高速に動作が可能なものは、設定動作電圧を落としても通常の動作が可能なので、例えば、０．８６Ｖで動作可能なＣＰＵコアにはＩＤ−ＣＯＤＥ７を書きこむ。具体的には、アルミ配線層１５１〜１５４をレーザ照射により焼き切る事でＩＤ−ＣＯＤＥを書きこむ。
【００１５】
ＣＰＵコア１２０〜１２３を選定し、信号処理部１０４として積層する際に、半田ボール１０１〜１０４に近い順番から、上述のＩＤ−ＣＯＤＥの大きい順番に積層していく。つまり、動作下限電圧値の低い順番から積層される事になる。以上は、信号処理部１０４の製造時の説明である。
【００１６】
図４は、ビデオカムコーダの通常使用時のフローチャートである。各ＣＰＵコア１２０〜１２３は、各々独立に同様なアルゴリズムで動作する。ＣＰＵコア１２０で動作を説明する。Ｓ１０１でビデオカムコーダの電源をＯＮされたら、ＣＰＵコア１２０はＤＣＤＣコンバータ１３１の出力電圧を１．０Ｖになるように設定する。次にＳ１０２で、ＣＰＵコア１２０はＩＤ＿ＣＯＤＥ１５１を読み取る。次に、Ｓ１０４で、読み取ったＩＤ−ＣＯＤＥ値に対応した動作下限電圧値にＤＣＤＣコンバータ１３１の出力を設定し、Ｓ１０５で終了する。この際、急激な電圧変化にならないように、階段状に少しずつ目的の電圧値になるように電源電圧を下げていく。ＣＰＵコア１２１、１２２、１２３も同様な動作となる。
【００１７】
電源用半田ボール１０１経由の電源ラインの１次電圧と、ＣＰＵコア１２０への供給電圧との差分に比例してＤＣＤＣコンバータ１３１〜１３４部での損失電力が発生するが、ＤＣＤＣコンバータ１３１〜１３４部の近傍にはＴＳＶ１４１が隣接されており、ＤＣＤＣコンバータ１３１〜１３４部での損失電力により発生する熱はＴＳＶ１４１と半田ボール１０１を経由して不図示のメイン基板へと逃げる。また、ＤＣＤＣコンバータ１３１〜１３４部によりＣＰＵコア１２０〜１２３の動作電圧を各々が動作する下限電圧に設定しているので、ＣＰＵコア１２０〜１２３での消費電力も低下させる事が可能となり、ＣＰＵコア１２０〜１２３での発生熱も低下し、信号処理部１０４全体としての温度上昇を抑える事ができる。
【００１８】
信号処理部１０４の製造時は、ＩＤ−ＣＯＤＥ値が同じもしくは大きい順番で積層し、製造する。つまり、半田ボール１０１〜１０４に近い方から順番に、ＣＰＵコアの動作可能電圧が同じもしくは低い順番に積層される。図２においては、ＣＰＵコアの動作可能電圧は、ＣＰＵコア１２０＝＜ＣＰＵコア１２１＝＜ＣＰＵコア１２２＝＜ＣＰＵコア１２３となり、ＤＣＤＣコンバータでの損失電力は、ＤＣＤＣコンバータ１３１＞＝ＤＣＤＣコンバータ１３２＞＝ＤＣＤＣコンバータ１３３＞＝ＤＣＤＣコンバータ１３４の順番で大きくなる。ＤＣＤＣコンバータ１３１〜１３４での損失電力による発生熱は、ＴＳＶ１４１と半田ボール１０１を経由して不図示のメイン基板に速やかに放熱される。但し、ＴＳＶの長さの分だけ熱抵抗値が大きくなるので、熱の放熱性は、ＤＣＤＣコンバータ１３１＞＝ＤＣＤＣコンバータ１３２＞＝  ＤＣＤＣコンバータ１３３＞＝ＤＣＤＣコンバータ１３４となるので、信号処理部１０４全体としては、発生熱の放熱性が向上する。
【実施例２】
【００１９】
図５は、実施例２での信号処理部１０４の構造を示した図である。
【００２０】
２０１〜２０４は、メイン基板（不図示）と半田付け接続を行うための半田ボールであり、２０１は電源用の半田ボール、２０２、２０３、２０４は信号用の半田ボールである。２１０はシリコンインターポーザ、２２０〜２２３はＣＰＵコアである。２３１〜２３４はシリコンインターポーザ２１０形成されたＤＣＤＣコンバータである。シリコンインターポーザ上に、インダクタとコンデンサと増幅回路を形成しドロップ電圧型のＤＣＤＣコンバータを形成している。ＤＣＤＣコンバータ２３１はＴＳＶ２６１を経由してＣＰＵコア１２０への電源供給を行う。同様にＤＣＤＣコンバータ２３２はＣＰＵコア２２１へ電源を供給し、ＤＣＤＣコンバータ２３３はＣＰＵコア２２２へ電源を供給し、ＤＣＤＣコンバータ２３４はＣＰＵコア２２３へ電源を供給する。
【００２１】
２６０はシリコンインターポーザ２１０内のＴＳＶであり、電源用半田ボール２０１が接続されており、ＤＣＤＣコンバータ２３１〜２３４へ１次電流を供給する。ＤＣＤＣコンバータ２３１の出力電流は、ＴＳＶ２６１を経由してＣＰＵコア２２０への電源を供給する。ＤＣＤＣコンバータ２３２の出力電流は、ＴＳＶ２６２を経由してＣＰＵコア２２１への電源を供給する。ＤＣＤＣコンバータ２３３の出力電流は、ＴＳＶ２６３を経由してＣＰＵコア２２２への電源を供給する。ＤＣＤＣコンバータ２３４の出力電流は、ＴＳＶ２６４を経由してＣＰＵコア２２３への電源を供給する。
【００２２】
ＣＰＵコア２２０〜２２３は、製造ばらつきにより、動作可能な下限電圧がばらつく。ＣＰＵコア製造時に製造ばらつきによる動作可能下限電圧を測定し、動作可能下限電圧に応じたＩＤ−ＣＯＤＥをＣＰＵコア内に書き込む。２５１〜２５４は、各ＣＰＵコアの動作可能下限電圧を示すＩＤ−ＣＯＤＥである。
【００２３】
ＣＰＵ２２０は、ＩＤ−ＣＯＤＥ２５１に対応してＤＣＤＣコンバータ２３１の出力電圧を設定する。同様にＣＰＵ２２１は、ＩＤ−ＣＯＤＥ２５１に対応してＤＣＤＣコンバータ２３２の出力電圧を設定し、ＣＰＵ２２２は、ＩＤ−ＣＯＤＥ２５２に対応してＤＣＤＣコンバータ２３３の出力電圧を設定し、ＣＰＵ２２３は、ＩＤ−ＣＯＤＥ２５３に対応してＤＣＤＣコンバータ２３４の出力電圧を設定する。
【００２４】
ＤＣＤＣコンバータ２３１〜ＤＣＤＣコンバータ２３４での損失電力による発生熱は、ＴＳＶ２６０と半田ボール２０１を経由して、不図示のメイン基板に放熱される。
【００２５】
信号処理部１０４の製造時は、ＩＤ−ＣＯＤＥ値が同じもしくは大きい順番で積層して製造し、半田ボール２０１〜２０４に近い方から順番に、ＣＰＵコアの動作可能電圧が同じもしくは低い順番に積層し、半田ボール２０１〜２０４経由で不図示のメイン基板への放熱を行う。
【符号の説明】
【００２６】
図１
１０１：レンズ
１０２：ＣＭＯＳセンサ
１０３：ＡＦＥ
１０４：信号処理部
１０７：表示部
１０８：記録部
図２
１０１：電源用の半田ボール
１０２〜１０４：信号用の半田ボール、
１１０〜１１３：シリコンインターポーザ
１２０〜１２３：ＣＰＵコア
１３１〜１３４：ＤＣＤＣコンバータ
１４１：ＴＳＶ（貫通ビア）
１５１〜１５２：ＩＤ−ＣＯＤＥ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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