(57)【要約】【課題】電子装置等に好適であって、良質な半導体装置を提供すること。【解決手段】外部クロック信号を入力するクロック入力回路１４と、外部クロック信号と遅延クロック信号との位相を調整し、入力データの取り込みに用いられる内部クロック信号を生成する入力タイミング制御用ＰＬＬ回路１５と、内部クロック信号を遅延させ、遅延させた内部クロック信号を遅延クロック信号として入力タイミング制御用ＰＬＬ回路ＰＬＩへ出力する遅延回路１６とを備える。さらに、外部クロック信号と遅延クロック信号との位相を調整し、出力データの出力に用いられる内部クロック信号を生成する出力タイミング制御用ＰＬＬ回路ＰＬＯと、内部クロック信号を遅延させ、遅延させた内部クロック信号を遅延クロック信号として出力タイミング制御用ＰＬＬ回路ＰＬＯへ出力する遅延回路１８と、を備える半導体装置。【選択図】図１
2014035753.tif 000002
【特許請求の範囲】
【請求項１】
以下の通信制御部を含む半導体装置：
（ａ）外部クロック信号を入力するクロック入力回路と；
（ｂ）前記外部クロック信号と第１の遅延クロック信号との位相調整を行い、入力データの取り込みに用いられる第１の内部クロック信号を生成する第１のＰＬＬ回路と；
（ｃ）前記第１のＰＬＬ回路から出力される第１の内部クロック信号を遅延させ、遅延させた前記第１の内部クロック信号を前記第１の遅延クロック信号として前記第１のＰＬＬ回路へ出力する第１の遅延回路と；
（ｄ）前記外部クロック信号と第２の遅延クロック信号との位相調整を行い、出力データの出力に用いられる第２の内部クロック信号を生成する第２のＰＬＬ回路と；
（ｅ）前記第２のＰＬＬ回路から出力される前記第２の内部クロック信号を遅延させ、遅延させた前記第２の内部クロック信号を前記第２の遅延クロック信号として前記第２のＰＬＬ回路へ出力する第２の遅延回路。
【請求項２】
前記第１のＰＬＬ回路から出力される前記第１の内部クロック信号は、
前記第１の遅延回路における遅延量に基づいて、出力タイミングが定まる、請求項１に記載の半導体装置。
【請求項３】
前記第１の遅延回路は、
前記入力データが所定のセットアップタイム及びホールドタイムを満たすように、前記第１の遅延クロック信号の遅延量が定められる、請求項２に記載の半導体装置。
【請求項４】
前記入力データを入力するデータ入力回路をさらに備え、
前記データ入力回路と前記クロック入力回路とは、実質的に同一の回路を用いる、請求項１に記載の半導体装置。
【請求項５】
前記第２のＰＬＬ回路から出力される前記第２の内部クロック信号は、
前記第２の遅延回路における遅延量に基づいて、出力タイミングが定まる、請求項１に記載の半導体装置。
【請求項６】
前記第２の遅延回路における遅延量は、
前記外部クロック信号が入力されてから所定時間以内に前記出力データを出力するように定められる、請求項５に記載の半導体装置。
【請求項７】
前記出力データを出力する出力回路をさらに備え、
前記第２の遅延回路における遅延量は、
前記出力回路において遅延時間が加算される前記出力データが、前記外部クロック信号が入力されてから前記所定時間以内に出力されるように定められる、請求項６に記載の半導体装置。
【請求項８】
前記第２の遅延信号は、
前記第２の遅延回路と、前記入力データを入力する入力回路と実質的に同一な第１の入力回路と、前記出力データを出力する出力回路と実質的に同一な第１の出力回路と、を介して前記第２のＰＬＬ回路へ入力される、請求項１に記載の半導体装置。
【請求項９】
以下を含む半導体装置
（ａ）通信制御部と；
ここで前記通信制御部は以下を含む：
（i）外部クロック信号を入力するクロック入力回路と；
（ii）前記外部クロック信号と第１の遅延クロック信号との位相調整を行い、入力データの取り込みに用いられる第１の内部クロック信号を生成する第１のＰＬＬ回路と；
（iii）前記第１のＰＬＬ回路から出力される前記第１の内部クロック信号を遅延させ、遅延させた前記第１の内部クロック信号を前記第１の遅延クロック信号として前記第１のＰＬＬ回路へ出力する第１の遅延回路と；
（iv）前記外部クロック信号と第２の遅延クロック信号との位相調整を行い、出力データの出力に用いられる第２の内部クロック信号を生成する第２のＰＬＬ回路と；
（ｖ）前記第２のＰＬＬ回路から出力される前記第２の内部クロック信号を遅延させ、遅延させた前記第２の内部クロック信号を前記第２の遅延クロック信号として前記第２のＰＬＬ回路へ出力する第２の遅延回路、
（ｂ）メモリに格納されているプログラムを用いて、前記通信制御部を制御するモジュール制御部。
【請求項１０】
前記通信制御部は、
インタフェースＩＣと接続される、請求項９に記載の半導体装置。
【請求項１１】
以下を含む電子装置：
（ａ）通信制御部と；
ここで前記通信制御部は以下を含む：
（i）外部クロック信号を入力するクロック入力回路と；
（ii）前記外部クロック信号と第１の遅延クロック信号との位相調整を行い、入力データの取り込みに用いられる第１の内部クロック信号を生成する第１のＰＬＬ回路と；
（iii）前記第１のＰＬＬ回路から出力される前記第１の内部クロック信号を遅延させ、遅延させた前記第１の内部クロック信号を前記第１の遅延クロック信号として前記第１のＰＬＬ回路へ出力する第１の遅延回路と；
（iv）前記外部クロック信号と第２の遅延クロック信号との位相調整を行い、出力データの出力に用いられる第２の内部クロック信号を生成する第２のＰＬＬ回路と；
（ｖ）前記第２のＰＬＬ回路から出力される前記第２の内部クロック信号を遅延させ、遅延させた前記第２の内部クロック信号を前記第２の遅延クロック信号として前記第２のＰＬＬ回路へ出力する第２の遅延回路、
（ｂ）メモリに格納されているプログラムを用いて、前記通信制御部を含むモジュールを制御するモジュール制御部と；
（ｃ）前記モジュールと接続される外部装置。
【請求項１２】
前記電子装置は、カーナビゲーションシステムである、請求項１１に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び該半導体装置を用いた電子装置に関する。
【背景技術】
【０００２】
特許文献１には、１つのＰＬＬ（Phase Locked Loop）回路が用いられ、データ入力タイミング及びデータ出力タイミングを調整するタイミング調整回路の構成が開示されている。
【０００３】
特許文献２には、カーナビゲーションシステムの構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３１６８７９号公報
【特許文献２】特開２００９−１２８３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願の発明者等は、半導体装置の開発に際し、様々な課題を見出した。本願で開示される各実施の形態は、例えば電子装置等に好適な半導体装置を提供する。さらに詳細な特徴は、本明細書の記述及び添付図面によって明らかにされる。
【課題を解決するための手段】
【０００６】
本明細書に開示される一つの態様は半導体装置を含み、当該半導体装置は、受信用内部クロックを生成するＰＬＬ制御回路と、送信用内部クロックを生成するＰＬＬ制御クロックとから構成される。
【発明の効果】
【０００７】
本願に開示の実施の形態によれば、例えば電子装置等に好適であって、良質な半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１にかかるカーナビゲーションシステムの構成図である。
【図２】実施の形態１にかかる通信制御部の構成図である。
【図３】実施の形態１にかかる制御用ＰＬＬ回路の構成図である。
【図４】実施の形態１にかかる通信制御部の動作を示すタイミングチャートである。
【図５】実施の形態２にかかる通信制御部の構成図である。
【図６】比較例に用いられる半導体装置の構成図である。
【図７】比較例に用いられる半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
＜電子装置の構成例＞
最初に図１を用いて、実施の形態にかかる電子装置ＥＤの一例としてカーナビゲーションシステムの構成例について説明する。カーナビゲーションシステムは、半導体装置ＳＤ、メインメモリ１２１、外部メモリ１２２、ＧＰＳ（Global Positioning System）１２３、ＤＶＤ（Digital versatile Disc）ドライブ１２４、カメラ１２５、モニタ１２６及びインタフェースＩＣ１２７から構成されている。
【００１０】
半導体装置ＳＤは、ＣＰＵ（Central Processing Unit）１０１、モジュール１０２、モジュール１０３、バスブリッジ回路１０４、メモリコントローラ１０５及びバス１０６を備えている。また、ＣＰＵ１０１、モジュール１０２及びバスブリッジ回路１０４は、バス１０６を介して接続されている。さらに、モジュール１０３は、バスブリッジ回路１０４と接続されている。
【００１１】
メモリコントローラ１０５は、メインメモリ１２１と接続され、ＣＰＵ１０１とメインメモリ１２１との間の通信を制御する。
【００１２】
モジュール１０２は、ＡＴＡＰＩ（ATA Packet Interface）１０７、グラフィック描画１０８、Ｖｉｄｅｏ Ｉｎ１０９、表示制御部１１０及び通信制御部ＣＣを備えている。モジュール１０２は、ＤＶＤドライブ１２４、カメラ１２５、モニタ１２６及びインタフェースＩＣ１２７を制御するために用いられる。また、モジュール１０２は、通信制御部ＣＣを用いて、インタフェースＩＣ１２７との間の通信を制御する。インタフェースＩＣ１２７は、例えば、車内ＬＡＮ等のネットワークと通信するための処理を実行する。
【００１３】
（比較例説明）
続いて、図６を用いて、図１の半導体装置ＳＤが有する通信制御部ＣＣについて本願の発明者らが検討した比較例の構成について説明する。
【００１４】
比較例にかかる通信制御部ＣＣは、データ入力端子ＤＩＴを介して外部装置から出力されたデータ（外部入力データＤＩＮ）を入力するデータ入力バッファ１５１と、データ出力端子ＤＯＴを介して外部装置へデータ（外部出力データＤＯＵＴ）を出力するデータ出力バッファ１５３と、クロック入力端子ＣＩＴを介して外部入力クロック信号ＥＸＣＫを入力するクロック入力バッファ１５２とを備えている。通信制御部ＣＣは、半導体装置ＳＤがインタフェースＩＣ等と通信を行う際に、インタフェースＩＣ等との間の通信を制御するために用いられる。さらに、通信制御部ＣＣは、クロック入力バッファ１５２に入力された外部クロック信号ＥＸＣＫを逓倍して内部クロック信号ＩｎｔＣＫを生成する入力タイミング制御用ＰＬＬ回路ＰＬＩを備えている。入力タイミング制御用ＰＬＬ回路ＰＬＩは、遅延回路１５６を用いて、内部クロック信号ＩｎｔＣＫの位相を調整する。入力回路１５４は、内部クロック信号ＩｎｔＣＫを用いてデータ入力バッファ１５１に入力されたデータ（内部入力データＩｎｔＤＩＮ）を取り込む。出力回路１５７は、内部クロック信号を用いて、データ出力端子１５３へデータ（内部出力データＩｎｔＤＯＵＴ）を出力する。また、入力タイミング制御用ＰＬＬ回路ＰＬＩには、高電位側の電源端子ＶＣＣ及び低電位側(接地電位)の電源端子ＶＳＳを介して電源が供給される。
【００１５】
ここで、図７を用いて、図６の通信制御部ＣＣにおけるデータ処理のタイミングチャートについて説明する。期間Ｔｃｋｄは、外部入力クロックＥＸＣＫと内部入力クロックＩｎｔＣＫとの位相差を示している。この位相差Ｔｃｋｄには、クロック入力バッファ１５２における遅延時間と、遅延回路１５６における遅延時間と、入力タイミング制御用ＰＬＬ回路１５５におけるタイミング調整時間とが含まれる。期間Ｔｉｄｄは、外部入力データＤＩＮと、内部入力データＩｎｔＤＩＮとの位相差を示している。この期間Ｔｉｄｄには、データ入力バッファ１５１における遅延時間が含まれる。
【００１６】
期間Ｔｓは、内部入力データＩｎｔＤＩＮのセットアップ時間、期間Ｔｈは、内部入力データＩｎｔＤＩＮのホールド時間である。入力タイミング制御用ＰＬＬ回路ＰＬＩは、予め定められたセットアップ時間Ｔｓ及びホールド時間Ｔｈを満たすように、内部入力クロックＩｎｔＣＫの位相を調整する。
【００１７】
期間Ｔｏｄｄは、内部出力データＩｎｔＤＯＵＴと外部出力データＤＯＵＴとの位相差を示している。この期間Ｔｏｄｄには、データ出力バッファ１５３における遅延時間と、データ通信経路等における遅延時間とが含まれる。期間Ｔｐｄは、外部入力クロックＥｘＣＫが入力されてから、外部出力データＤＯＵＴが出力されるまでの間の遅延時間である。この遅延時間Ｔｐｄの最小値と最大値は、予め定められた値であることが求められる。
【００１８】
上述したように、セットアップ時間Ｔｓ、ホールド時間Ｔｈ及び遅延時間Ｔｐｄは、外部装置又は規格等において定められるスペックを満たす必要がある。セットアップ時間Ｔｓ、ホールド時間Ｔｈ及び遅延時間Ｔｐｄは、外部入力クロックＥＸＣＫとして低速クロック（例えば３３ＭＨｚ程度）が用いられた場合、容易にスペックを満たすことができる。しかし、セットアップ時間Ｔｓ、ホールド時間Ｔｈ及び遅延時間Ｔｐｄは、クロック周波数が増大し外部入力クロックＥＸＣＫとして高速クロック（例えば、１００ＭＨｚ以上）が用いられた場合、スペックを満たすことが難しくなる。遅延時間Ｔｐｄの最大値と最小値は、遅延回路１５６で遅延量を調整することによって、所望の値にする必要がある。しかし、遅延回路１５６の遅延量を大きくし、位相差Ｔｃｋｄを大きくすれば、セットアップ時間Ｔｓを満たさなくなる危険性がある。逆に、遅延回路１５６の遅延量を小さくし、位相差Ｔｃｋｄを小さくすれば、ホールド時間Ｔｈを満たさなくなる危険性がある。
【００１９】
（実施の形態１）
＜通信制御部の構成例＞
以下、図面を参照して実施の形態について説明する。図２を用いて、図１のモジュール１０２に含まれる通信制御部ＣＣの構成例について説明する。通信制御部ＣＣは、データ入力バッファ１１、クロック入力バッファ１２、データ出力バッファ１３、入力回路１４、入力タイミング制御用ＰＬＬ回路ＰＬＩ、遅延回路１６、出力タイミング制御用ＰＬＬ回路ＰＬＯ、遅延回路１８及び出力回路１９を備えている。また、入力タイミング制御用ＰＬＬ回路ＰＬＩ及び出力タイミング制御用ＰＬＬ回路ＰＬＯには、低電位側(接地電位)の電源端子ＶＳＳ及び高電位側の電源端子ＶＣＣから電源が供給される。
【００２０】
データ入力バッファ１１には、データ入力端子ＤＩＴを介して、通信制御部ＣＣの外部から出力された入力データ（外部入力データＤＩＮ）が入力される。データ入力バッファ１１は、入力された外部入力データＤＩＮを、内部入力データＩｎｔＤＩＮとして入力回路１４へ出力する。
【００２１】
クロック入力バッファ１２には、クロック入力端子ＣＩＴを介して、インタフェースＩＣ１２７から出力された外部入力クロックＥＸＣＫが入力される。クロック入力バッファ１２は、外部入力クロックＥＸＣＫを、入力タイミング制御用ＰＬＬ回路ＰＬＩ及び出力タイミング制御用ＰＬＬ回路ＰＬＯへ出力する。ここで、データ入力バッファ１１とクロック入力バッファ１２は、同一の回路構成を用いることによって実質的に同一の遅延時間となる。
【００２２】
データ出力バッファ１３は、データ出力端子ＤＯＴを介して、出力回路１９からのデータ（内部出力データＩｎｔＤＯＵＴ）を、インタフェースＩＣ１２７等へ出力する。データ出力バッファ１３が、インタフェースＩＣ１２７等へ出力するデータを、外部出力データＤＯＵＴとする。
【００２３】
入力タイミング制御用ＰＬＬ回路ＰＬＩは、遅延回路１６から出力される遅延クロック信号ＤＩＣＫとクロック入力バッファ１２から出力される外部クロック信号ＥＸＣＫとの位相調整を行う。具体的には、入力タイミング制御用ＰＬＬ回路ＰＬＩは、クロック入力バッファ１２から出力される外部クロック信号ＥＸＣＫの位相を、遅延回路１６から出力される遅延クロック信号ＤＩＣＫの位相と合わせるようにして調整した受信用内部クロック信号ＲＣＫを入力回路１４へ出力する。また、入力タイミング制御用ＰＬＬ回路ＰＬＩは、受信用内部クロック信号ＲＣＫに基づいて生成されたフィードバック信号ＲＦＳを遅延回路１６に対しても出力する。
【００２４】
遅延回路１６は、フィードバック信号ＲＦＳに予め定められた遅延時間を付加し、遅延クロック信号ＤＩＣＫを生成する。遅延回路１６は、生成した遅延クロック信号ＤＩＣＫを入力タイミング制御用ＰＬＬ回路ＰＬＩへ出力する。
【００２５】
入力回路１４は、入力タイミング制御用ＰＬＬ回路ＰＬＩから出力された受信用内部クロック信号ＲＣＫに基づいて、データ入力バッファ１１から出力された内部入力データＩｎｔＤＩＮを取り込む。入力回路１４は、取り込んだ内部入力データＩｎｔＤＩＮを、入力データとしてバス１０６を介してＣＰＵ１０１もしくはメモリコントローラ１０５へ出力する。
【００２６】
出力タイミング制御用ＰＬＬ回路ＰＬＯは、遅延回路１８から出力される遅延クロック信号ＤＯＣＫとクロック入力バッファ１２から出力される外部クロック信号ＥＸＣＫとの位相調整を行う。具体的には、出力タイミング制御用ＰＬＬ回路ＰＬＯは、クロック入力バッファ１２から出力される外部クロック信号ＥＸＣＫの位相を遅延回路１８から出力される遅延クロック信号の位相と合わせるようにして調整する。出力タイミング制御用ＰＬＬ回路ＰＬＯは、送信用内部クロック信号ＴＣＫを出力回路１９へ出力する。また、出力タイミング制御用ＰＬＬ回路ＰＬＯは、送信用内部クロック信号ＴＣＫに基づいて生成されたフィードバック信号ＴＦＳを遅延回路１８に対しても出力する。
【００２７】
遅延回路１８は、フィードバック信号ＴＦＳに予め定められた遅延時間を付加し、遅延クロック信号ＤＯＣＫを出力タイミング制御用ＰＬＬ回路ＰＬＯへ出力する。
【００２８】
出力回路１９は、出力タイミング制御用ＰＬＬ回路ＰＬＯから出力される送信用内部クロックＴＣＫに基づいて、バス１０６を介して出力された出力データを取り込み、外部装置等へ出力する内部出力データＩｎｔＤＯＵＴをデータ出力バッファ１３へ出力する。
【００２９】
＜ＰＬＬ回路の構成例＞
続いて、図３を用いて図２の通信制御部１１１に含まれる入力タイミング制御用ＰＬＬ回路ＰＬＩの構成例について説明する。出力タイミング制御用ＰＬＬ回路ＰＬＯは、入力タイミング制御用ＰＬＬ回路ＰＬＩと同様の構成であるため、詳細な説明を省略する。
【００３０】
入力タイミング制御用ＰＬＬ回路ＰＬＩは、分周器４１、位相比較器４２、チャージポンプ４３、ループフィルタ４４、ＶＣＯ４５、分周器４６及び選択回路４７を備えている。
【００３１】
分周器４１は、入力タイミング制御用ＰＬＬ回路ＰＬＩに入力された外部入力クロック信号ＥＸＣＫを分周し、分周した信号を位相比較器４２へ出力する。位相比較器４２は、分周器４１及び選択回路４７から出力された信号の位相を比較する。位相比較器４２は、分周器４１及び選択回路４７から出力された信号の位相差に応じた電圧をチャージポンプ４３へ出力する。チャージポンプ４３は、位相比較器４２から出力された電圧を上昇させる。チャージポンプ４３は、上昇させた電圧をループフィルタ４４へ出力する。
【００３２】
ループフィルタ４４は、例えばローパスフィルタが用いられる。ループフィルタ４４は、電圧の不要な変動を遮断する。ループフィルタ４４は、不要な変動を遮断した電圧をＶＣＯ４５へ出力する。ＶＣＯ４５は、入力された電圧に応じた出力周波数を決定し、決定した出力周波数に設定された信号（ＲＣＫ）を入力回路１４へ出力する。分周器４６は、ＶＣＯ４５から出力された信号の出力周波数を分周し、分周した信号（ＲＦＳ）を選択回路４７及び遅延回路１６へ出力する。選択回路４７は、入力タイミング制御用ＰＬＬ回路ＰＬＩの外部回路、例えば、遅延回路１６から出力された信号（ＤＩＣＫ）と、分周器４６から出力された信号（ＲＦＳ）とのいずれかを選択し、選択した信号を位相比較器４２へ出力する。
【００３３】
＜通信制御部のタイミングチャート＞
続いて、図４を用いて通信制御部１１１におけるタイミングチャートについて説明する。期間Ｔｃｋｄは、外部入力クロックＥＸＣＫと受信用内部入力クロックＲＣＫとの位相差を示している。この位相差Ｔｃｋｄには、クロック入力バッファ１２における遅延時間と、遅延回路１６における遅延時間と、入力タイミング制御用ＰＬＬ回路ＰＬＩにおけるタイミング調整時間とが含まれる。
【００３４】
期間Ｔｉｄｄは、外部入力データＤＩＮと内部入力データＩｎｔＤＩＮとの位相差を示している。この期間Ｔｉｄｄには、データ入力バッファ１１における遅延時間が含まれる。
【００３５】
期間Ｔｓは、内部入力データ（Ｄ１）のセットアップ時間であり、期間Ｔｈは、内部入力データ（Ｄ１）のホールド時間である。受信用内部クロックＲＣＫは、内部入力データＩｎｔＤＩＮを取り込む際にセットアップ時間Ｔｓ及びホールド時間Ｔｈを満たすように、入力タイミング制御用ＰＬＬ回路ＰＬＩ及び遅延回路１６を用いて位相調整される期間Ｔｓ及び期間Ｔｈは、例えばインタフェースＩＣ１２７の仕様を満たすように予め定められている。
【００３６】
期間Ｔｏｄｄは、内部出力データＩｎｔＤＯＵＴと外部出力データＤＯＵＴとの位相差を示している。この期間Ｔｏｄｄには、データ出力バッファ１３における遅延時間が含まれる。期間Ｔｐｄは、外部入力クロックＥＸＣＫが入力されてから、外部出力データＤＯＵＴが出力されるまでの遅延時間である。この遅延時間Ｔｐｄの最小値と最大値は、あらかじめ定められた値以内であることが求められる。送信用内部クロックＴＣＫは、データ出力端子を介して出力される外部出力データが、あらかじめ定められた遅延時間Ｔｐｄを満たすように、出力タイミング制御用ＰＬＬ回路ＰＬＯ及び遅延回路１８を用いて位相調整される。
【００３７】
ここで、データ入力バッファ１１とクロック入力バッファ１２とは同一の回路構成を有するためデータ入力バッファ１１及びクロック入力バッファ１２において付加される遅延時間は、実質的に同一である。そのため、入力タイミング制御用ＰＬＬ回路ＰＬＩは、入力回路１４において、データ入力バッファ１１から出力された外部入力データＩｎｔＤＩＮを取り込む際のセットアップ時間Ｔｓ及びホールド時間Ｔｈを満たすように、受信用内部クロックＲＣＫの立ち上がりタイミングを調整するのみである。つまり、データ入力バッファ１１及びクロック入力バッファ１２における遅延時間を考慮することなく、受信用内部クロックＲＣＫの立ち上がりタイミングを調整するため、遅延回路１６は、遅延回路１８と比較して、短い遅延時間を与えるように構成される。
【００３８】
以上説明したように、実施の形態１における半導体装置は、入力タイミング制御用ＰＬＬ回路ＰＬＩと、出力タイミング制御用ＰＬＬ回路ＰＬＯとを備えている。入力タイミング制御用ＰＬＬ回路ＰＬＩは、受信用内部クロックＲＣＫを生成し、出力タイミング制御用ＰＬＬ回路ＰＬＯは、送信用内部クロックＴＣＫを生成する。受信用内部クロックＲＣＫと送信用内部クロックＴＣＫとは、それぞれ独立に生成される。そのため、予め定められたセットアップ時間Ｔｓ及びホールド時間Ｔｈを満たすように、入力タイミング制御用ＰＬＬ回路ＰＬＩにおいて受信用内部クロックＲＣＫの位相が調整される。さらに、予め定められた遅延時間Ｔｐｄを満たすように、出力タイミング制御用ＰＬＬ回路ＰＬＯにおいて送信用内部クロックＴＣＫの位相が調整されることにより、セットアップ時間Ｔｓ、ホールド時間Ｔｈ及び遅延時間Ｔｐｄを同時に満たすことを可能とする。
【００３９】
また、温度変化等の製造工程における環境変化に伴う特性変化、例えば、データ出力バッファ１３における遅延時間の変動等が発生した場合においても、受信用内部クロックＲＣＫもしくは送信用内部クロックＴＣＫのいずれか一方のみの位相を調整することができる。つまり、入力タイミング制御用ＰＬＬ回路ＰＬＩ及び出力タイミング制御用ＰＬＬ回路ＰＬＯを用いることにより、他方の内部クロックの位相に影響を与えることなく、受信用内部クロックＲＣＫもしくは送信用内部クロックＴＣＫのいずれか一方の位相を調整することができる。
【００４０】
ここで、低速なクロック（一例として３３ＭＨＺ程度）で動作する半導体装置に、本実施例と同様に入力タイミング制御用ＰＬＬ回路および出力タイミング制御用ＰＬＬ回路を設ける場合を考える。このような低速クロックで動作する半導体装置においては、ＰＬＬ回路を用いなくても、セットアップ時間Ｔｓ、ホールド時間Ｔｈ及び遅延時間Ｔｐｄ等のスペックを比較的容易に満足することができる。仮に、このような半導体装置に、本実施例と同様に制御用ＰＬＬ回路を２つ設けたたなら、回路面積の増大、さらにはチップ面積の増大につながるため、デメリットの方が大きいといえる。したがって、本実施例は高速クロック（一例として１００ＭＨＺ以上）で動作する半導体装置への適用が有効である。
【００４１】
（実施の形態２）
＜通信制御部の構成例＞
続いて、図５を用いて実施の形態２にかかる通信制御部ＣＣの構成例について説明する。本図の説明においては、主に図２の通信制御部ＣＣと異なる点について説明し、共通の構成については詳細な説明を省略する。図５の通信制御部ＣＣは、図２の通信制御部ＣＣに、遅延制御用ＲＥＦバッファ３１を追加した構成である。
【００４２】
遅延制御用ＲＥＦバッファ３１は、入力バッファ３２と、出力バッファ３３とを備えている。出力バッファ３３は、遅延回路１８から出力された遅延クロック信号ＤＯＣＫを一時的に格納する。出力バッファ３３は、一時的に格納した遅延クロック信号ＤＯＣＫを、入力バッファ３２へ出力する。入力バッファ３２は、出力バッファ３３から出力された遅延クロック信号ＤＯＣＫを一時的に格納する。入力バッファ３２は、一時的に格納した遅延クロック信号ＤＯＣＫを出力タイミング制御用ＰＬＬ回路ＰＬＯへ出力する。
【００４３】
つまり、遅延制御用ＲＥＦバッファ３１は、遅延回路１８から出力された遅延クロック信号ＤＯＣＫを、入力バッファ３２及び出力バッファ３３に一時的に格納することにより、さらに遅延を付加し、出力タイミング制御用ＰＬＬ回路ＰＬＯへ遅延クロック信号ＤＯＣＫを出力する。出力タイミング制御用ＰＬＬ回路ＰＬＯから出力される送信用内部クロック信号ＴＣＫは、遅延回路１８、出力バッファ３３及び入力バッファ３２において遅延時間が付加されて出力タイミング制御用ＰＬＬ回路ＰＬＯへ入力される。ここで、出力タイミング制御用ＰＬＬ回路ＰＬＯへ入力される外部クロック信号ＥＸＣＫと遅延回路１８等を介して出力タイミング制御用ＰＬＬ回路ＰＬＯへ入力される遅延クロック信号ＤＯＣＫとは同一の位相となるように制御される。そのため、出力タイミング制御用ＰＬＬ回路ＰＬＯから出力される送信用内部クロック信号ＴＣＫは、出力タイミング制御用ＰＬＬ回路ＰＬＯへ入力される外部クロック信号ＥＸＣＫよりも、遅延回路１８、出力バッファ３３及び入力バッファ３２において付加された遅延時間分だけ位相が進められる。
【００４４】
ここで、入力バッファ３２とクロック入力バッファ１２は、同一の回路構成を用いることによって実質的に同一の遅延時間となる。さらに、出力バッファ３３とデータ出力バッファは、同一の回路構成を用いることによって実質的に同一の遅延時間となる。また、遅延制御用ＲＥＦバッファ３１には、ＲＥＦバッファ制御端子ＲＣＴを介して、クロック入力バッファ１２及びデータ出力バッファ１３における遅延に影響を与える外部負荷条件と同様の負荷条件が入力される。そのため、クロック入力端子１２において付加される遅延時間と入力バッファ３２において位相を進めるために付加される遅延時間とは実質的に同一であり、データ出力端子１３において付加される遅延時間と出力バッファ３３において位相を進めるために付加される遅延時間とは実質的に同一である。そのため、クロック入力端子１２及びデータ出力端子１３において付加される遅延時間は、遅延制御用ＲＥＦバッファ３１を設けることにより打ち消される。そのため、遅延回路１８においては、クロック信号の通信経路等の伝達遅延を調整し、遅延時間Ｔｐｄを満たすように付加する遅延時間が設定される。
【００４５】
以上説明したように、実施の形態２における半導体装置は、入力タイミング制御用ＰＬＬ回路ＰＬＩ及び出力タイミング制御用ＰＬＬ回路ＰＬＯを備えている。入力タイミング制御用ＰＬＬ回路ＰＬＩは、受信用内部クロックＲＣＫを生成し、出力タイミング制御用ＰＬＬ回路ＰＬＯは、送信用内部クロックＴＣＫを生成する。受信用内部クロックＲＣＫと、送信用内部クロックＴＣＫとは、それぞれ独立に生成される。そのため、予め定められたセットアップ時間Ｔｓ及びホールド時間Ｔｈを満たすように入力タイミング制御用ＰＬＬ回路ＰＬＩにおいて受信用内部クロックＲＣＫの位相を調整し、予め定められた遅延時間Ｔｐｄを満たすように出力タイミング制御用ＰＬＬ回路ＰＬＯにおいて送信用内部クロックＴＣＫの位相を調整することにより、セットアップ時間Ｔｓ、ホールド時間Ｔｈ及び遅延時間Ｔｐｄを同時に満たすことを可能とする。特に、遅延時間Ｔｐｄを調整するために、遅延回路１８、入力バッファ３２及び出力バッファ３３を用いる。
【００４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４７】
１１  データ入力バッファ
１２  クロック入力バッファ
１３  データ出力バッファ
１４  入力回路
ＰＬＩ  入力タイミング制御用ＰＬＬ回路
１６  遅延回路
ＰＬＯ  出力タイミング制御用ＰＬＬ回路
１８  遅延回路
１９  出力回路
３１  遅延制御用ＲＥＦバッファ
３２  入力バッファ
３３  出力バッファ
４１  分周器
４２  位相比較器
４３  チャージポンプ
４４  ループフィルタ
４５  ＶＣＯ
４６  分周器
４７  選択回路
ＳＤ  半導体装置
１０１  ＣＰＵ
１０２  モジュール
１０３  モジュール
１０４  バスブリッジ回路
１０５  メモリコントローラ
１０６  バス
１０７  ＡＴＡＰＩ
１０８  グラフィック描画
１０９  Ｖｉｄｅｏ Ｉｎ
１１０  表示制御部
１１１  通信制御部
１１２  通信制御部
１２１  メインメモリ
１２２  外部メモリ
１２３  ＧＰＳ
１２４  ＤＶＤドライブ
１２５  カメラ
１２６  モニタ
１２７  インタフェースＩＣ
１５１  データ入力バッファ
１５２  クロック入力バッファ
１５３  データ出力バッファ
１５４  入力回路
１５５  入力タイミング制御用ＰＬＬ回路
１５６  遅延回路
１５７  出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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