(57)【要約】【課題】電源配線を通じて内部回路に供給される異常電位差を、放電機構により行われる異常電位差の放電を妨げることなく軽減する。【解決手段】本発明による半導体装置は、外部電圧ＶＤＤＱが供給される電源端子１７ａと、電源端子１７ａに接続される電源配線５０と、外部電圧ＶＳＳＱが供給される電源端子１７ｂと、電源端子１７ｂに接続される電源配線５１と、電源配線５０，５１から動作電力の供給を受ける入出力回路４２と、電源配線５０，５１の間に入出力回路４２を経由しない放電経路を構成する放電素子ＨＧ，ＨＧｖ１，ＨＧｖ２と、電源配線５０のうち上記放電経路と入出力回路４２の間に位置する部分と、電源配線５１のうち上記放電経路と入出力回路４２の間に位置する部分との間に接続された容量素子５５とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
高位側電源電圧の供給を受ける高位側電源端子と、
前記高位側電源端子に接続される高位側電源配線と、
低位側電源電圧の供給を受ける低位側電源端子と、
前記低位側電源端子に接続される低位側電源配線と、
前記高位側電源配線及び前記低位側電源配線から動作電力の供給を受ける内部回路と、
前記高位側電源配線及び前記低位側電源配線の間に、前記内部回路を経由しない放電経路を構成する放電機構と、
前記高位側電源配線のうち前記放電経路と前記内部回路の間に位置する部分と、前記低位側電源配線のうち前記放電経路と前記内部回路の間に位置する部分との間に接続された容量素子と
を備えることを特徴とする半導体装置。
【請求項２】
前記高位側電源配線は、前記高位側電源端子に接続される高位側メイン電源配線と、前記高位側メイン電源配線に接続される高位側サブ電源配線とを含み、
前記低位側電源配線は、前記低位側電源端子に接続される低位側メイン電源配線と、前記低位側メイン電源配線に接続される低位側サブ電源配線とを含み、
前記容量素子は、前記高位側サブ電源配線と前記低位側サブ電源配線の間に接続される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高位側サブ電源配線は、前記内部回路に接続される高位側サブ幹線と、前記高位側メイン電源配線と前記高位側サブ幹線を接続する高位側メインサブ接続線とを含み、
前記低位側サブ電源配線は、前記内部回路に接続される低位側サブ幹線と、前記低位側メイン電源配線と前記低位側サブ幹線を接続する低位側メインサブ接続線とを含み、
前記容量素子は、前記高位側メインサブ接続線と前記低位側メインサブ接続線の間に接続される
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記高位側サブ電源配線は、前記内部回路に接続される高位側サブ幹線と、前記高位側メイン電源配線と前記高位側サブ幹線を接続する高位側メインサブ接続線とを含み、
前記低位側サブ電源配線は、前記内部回路に接続される低位側サブ幹線と、前記低位側メイン電源配線と前記低位側サブ幹線を接続する低位側メインサブ接続線とを含み、
前記容量素子は、前記高位側サブ幹線と前記低位側メインサブ接続線の間に接続された第１の容量素子と、前記低位側サブ幹線と前記高位側メインサブ接続線の間に接続された第２の容量素子とを含む
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
データ入力又はデータ出力のいずれか少なくとも一方を行うデータ端子と、
前記データ端子と前記内部回路とを結ぶデータ配線とをさらに備え、
前記放電機構は、前記高位側電源配線と前記低位側電源配線の間に接続された第１の保護素子と、前記高位側電源配線と前記データ配線の間に接続された第２の保護素子と、前記低位側電源配線と前記データ配線の間に接続された第３の保護素子とを含む
ことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記第２の保護素子は、アノードが前記データ配線に接続され、かつカソードが前記高位側電源配線に接続されたダイオードである
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第３の保護素子は、アノードが前記低位側電源配線に接続され、かつカソードが前記データ配線に接続されたダイオードである
ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記高位側電源配線は、前記高位側電源端子に接続される高位側メイン電源配線と、前記高位側メイン電源配線に接続される高位側サブ電源配線とを含み、
前記低位側電源配線は、前記低位側電源端子に接続される低位側メイン電源配線と、前記低位側メイン電源配線に接続される低位側サブ電源配線とを含み、
前記高位側メイン電源配線は、前記高位側電源端子に接続される高位側端子接続線と、前記高位側端子接続線及び前記高位側サブ電源配線に接続される高位側メイン幹線とを含み、
前記低位側メイン電源配線は、前記低位側電源端子に接続される低位側端子接続線と、前記低位側端子接続線及び前記低位側サブ電源配線に接続される低位側メイン幹線とを含み、
前記第１の保護素子は、アノードが前記低位側メイン幹線に接続され、かつカソードが前記高位側端子接続線に接続された第１のダイオードと、アノードが前記低位側端子接続線に接続され、かつカソードが前記高位側メイン幹線に接続された第２のダイオードとを含む
ことを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置。
【請求項９】
高位側電源電圧の供給を受ける高位側電源端子と、
前記高位側電源端子に接続される高位側電源配線と、
低位側電源電圧の供給を受ける低位側電源端子と、
前記低位側電源端子に接続される低位側電源配線と、
前記高位側電源配線及び前記低位側電源配線から動作電力の供給を受ける内部回路と、
前記高位側電源配線及び前記低位側電源配線の間に接続された放電機構と、
前記高位側電源配線と前記低位側電源配線の間に接続された容量素子と、
表面に、前記放電機構の設置領域である放電機構設置領域、前記容量素子の設置領域である容量素子設置領域、及び前記内部回路の設置領域である内部回路設置領域が配置される基板とを備え、
前記高位側電源端子及び前記低位側電源端子は、前記基板の一辺に沿って並置され、
前記放電機構設置領域及び前記内部回路設置領域は、前記一辺の延伸方向である第１の方向と前記基板面内で垂直な第２の方向に沿って、前記放電機構設置領域が前記内部回路設置領域より前記一辺に近くなるよう並置され、
前記容量素子設置領域は、前記一辺との間の前記第２の方向の距離が、前記放電機構設置領域に比べて長くなる位置に配置される
ことを特徴とする半導体装置。
【請求項１０】
前記容量素子設置領域は、前記一辺との間の前記第２の方向の距離が、前記内部回路設置領域に比べて短くなる位置に配置される
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記容量素子設置領域は、前記一辺との間の前記第２の方向の距離が、前記内部回路設置領域と同じになる位置に配置される
ことを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記高位側電源配線は、それぞれ前記第１の方向に延設された高位側メイン幹線及び高位側サブ幹線を含み、
前記低位側電源配線は、それぞれ前記第１の方向に延設された低位側メイン幹線及び低位側サブ幹線を含み、
前記高位側メイン幹線及び前記低位側メイン幹線は、平面的に見て前記放電機構設置領域と重複するように配置され、
前記高位側サブ幹線及び前記低位側サブ幹線は、平面的に見て前記内部回路設置領域と重複するように配置される
ことを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記高位側電源配線は、それぞれ前記第１の方向に延設された高位側メイン幹線及び高位側サブ幹線を含み、
前記低位側電源配線は、それぞれ前記第１の方向に延設された低位側メイン幹線及び低位側サブ幹線を含み、
前記高位側メイン幹線及び前記低位側メイン幹線は、平面的に見て前記放電機構設置領域と重複するように配置され、
前記高位側サブ幹線及び前記低位側サブ幹線は、平面的に見て前記内部回路設置領域及び前記容量素子設置領域と重複するように配置される
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記高位側電源配線は、前記高位側メイン幹線と前記高位側サブ幹線とを接続する高位側メインサブ接続線をさらに含み、
前記低位側電源配線は、前記低位側メイン幹線と前記低位側サブ幹線とを接続する低位側メインサブ接続線をさらに含み、
前記容量素子は、前記高位側メインサブ接続線と前記低位側メインサブ接続線の間に接続される
ことを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１５】
前記高位側電源配線は、前記高位側メイン幹線と前記高位側サブ幹線とを接続する高位側メインサブ接続線をさらに含み、
前記低位側電源配線は、前記低位側メイン幹線と前記低位側サブ幹線とを接続する低位側メインサブ接続線をさらに含み、
前記容量素子は、前記高位側サブ幹線と前記低位側メインサブ接続線の間に接続された第１の容量素子と、前記低位側サブ幹線と前記高位側メインサブ接続線の間に接続された第２の容量素子とを含む
ことを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１６】
データ入力又はデータ出力のいずれか少なくとも一方を行うデータ端子と、
前記データ端子と前記内部回路とを結ぶデータ配線とをさらに備え、
前記放電機構は、前記高位側電源配線と前記低位側電源配線の間に接続された第１の保護素子と、前記高位側電源配線と前記データ配線の間に接続された第２の保護素子と、前記低位側電源配線と前記データ配線の間に接続された第３の保護素子とを含む
ことを特徴とする請求項９に記載の半導体装置。
【請求項１７】
前記第２の保護素子は、アノードが前記データ配線に接続され、かつカソードが前記高位側電源配線に接続されたダイオードである
ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第３の保護素子は、アノードが前記低位側電源配線に接続され、かつカソードが前記データ配線に接続されたダイオードである
ことを特徴とする請求項１６又は１７に記載の半導体装置。
【請求項１９】
前記高位側電源配線は、前記高位側電源端子に接続される高位側メイン電源配線と、前記高位側メイン電源配線に接続される高位側サブ電源配線とを含み、
前記低位側電源配線は、前記低位側電源端子に接続される低位側メイン電源配線と、前記低位側メイン電源配線に接続される低位側サブ電源配線とを含み、
前記高位側メイン電源配線は、前記高位側電源端子に接続される高位側端子接続線と、前記高位側端子接続線及び前記高位側サブ電源配線に接続される高位側メイン幹線とを含み、
前記低位側メイン電源配線は、前記低位側電源端子に接続される低位側端子接続線と、前記低位側端子接続線及び前記低位側サブ電源配線に接続される低位側メイン幹線とを含み、
前記第１の保護素子は、アノードが前記低位側メイン幹線に接続され、かつカソードが前記高位側端子接続線に接続された第１のダイオードと、アノードが前記低位側端子接続線に接続され、かつカソードが前記高位側メイン幹線に接続された第２のダイオードとを含む
ことを特徴とする請求項１６乃至１８のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に静電気放電(Electro-Static Discharge)による破壊から内部素子を保護するための機構を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置においては、静電気放電等に伴って端子間に異常電位差が発生した場合に備え、この異常電位差から内部素子を護るための放電機構が設けられる。特許文献１には、そのような放電機構の例が開示されている。
【０００３】
放電機構は、半導体装置に設けられる複数の端子の間に設置された複数の保護素子によって構成される。ＤＲＡＭを例に取って説明すると、低位側の電源端子（ＶＳＳ電位が供給されるＶＳＳ端子）からデータ入出力端子（ＤＱ端子）に向かって、順方向にダイオードが設けられる。このダイオードは、ＶＳＳ端子の電位とＤＱ端子の電位が逆転した場合（通常、ＶＳＳ端子の電位はＤＱ端子の電位以下となっているが、異常電位差の発生により、ＶＳＳ端子の電位がＤＱ端子の電位を超えた場合）に、ＶＳＳ端子からＤＱ端子に向かって順方向電流を流すことによって、内部素子を異常電位差から護る役割を担う。
【０００４】
また、高位側の電源端子（ＶＤＤ電位が供給されるＶＤＤ端子）からＤＱ端子に向かって、逆方向にダイオードが設けられる。このダイオードは、ＶＤＤ端子の電位とＤＱ端子の電位が逆転した場合（通常、ＶＤＤ端子の電位はＤＱ端子の電位以上となっているが、異常電位差の発生により、ＶＤＤ端子の電位がＤＱ端子の電位を下回った場合）に、ＤＱ端子からＶＤＤ端子に向かって順方向電流を流すことによって、内部素子を異常電位差から護る役割を担う。
【０００５】
さらに、ＶＤＤ端子からＶＳＳ端子に向かって、逆方向にダイオードが設けられる。このダイオードは、ＶＤＤ端子の電位がＶＳＳ端子の電位に比べて異常に高くなる場合に流れる降伏電流によって、内部素子を異常電位差から護る役割を担う。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３０９１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上記のような放電機構を設けたとしても、半導体装置の内部回路に異常電位差が入力されることを完全に防ぐのは困難であり、少なからず内部回路にも異常電位差が供給される。しかし、こうして内部回路に異常電位差が供給されても、通常は内部回路内の電界効果トランジスタで発生するスナップバック現象によって放電されるので、これまでは特に問題とされてこなかった。
【０００８】
しかしながら、近年、半導体装置の微細化がますます進展しており、それに伴って内部回路内の電界効果トランジスタのゲート絶縁膜が薄くなってきている。その結果、電界効果トランジスタの耐圧も低下しており、スナップバック現象が発生したとしてもゲート絶縁膜の破壊を防げない場合が生ずるようになっている。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、高位側電源電圧の供給を受ける高位側電源端子と、前記高位側電源端子に接続される高位側電源配線と、低位側電源電圧の供給を受ける低位側電源端子と、前記低位側電源端子に接続される低位側電源配線と、前記高位側電源配線及び前記低位側電源配線から動作電力の供給を受ける内部回路と、前記高位側電源配線及び前記低位側電源配線の間に、前記内部回路を経由しない放電経路を構成する放電機構と、前記高位側電源配線のうち前記放電経路と前記内部回路の間に位置する部分と、前記低位側電源配線のうち前記放電経路と前記内部回路の間に位置する部分との間に接続された容量素子とを備えることを特徴とする。
【００１０】
本発明の他の一側面による半導体装置は、高位側電源電圧の供給を受ける高位側電源端子と、前記高位側電源端子に接続される高位側電源配線と、低位側電源電圧の供給を受ける低位側電源端子と、前記低位側電源端子に接続される低位側電源配線と、前記高位側電源配線及び前記低位側電源配線から動作電力の供給を受ける内部回路と、前記高位側電源配線及び前記低位側電源配線の間に接続された放電機構と、前記高位側電源配線と前記低位側電源配線の間に接続された容量素子と、表面に、前記放電機構の設置領域である放電機構設置領域、前記容量素子の設置領域である容量素子設置領域、及び前記内部回路の設置領域である内部回路設置領域が配置される基板とを備え、前記高位側電源端子及び前記低位側電源端子は、前記基板の一辺に沿って並置され、前記放電機構設置領域及び前記内部回路設置領域は、前記一辺の延伸方向である第１の方向と前記基板面内で垂直な第２の方向に沿って、前記放電機構設置領域が前記内部回路設置領域より前記一辺に近くなるよう並置され、前記容量素子設置領域は、前記一辺との間の前記第２の方向の距離が、前記放電機構設置領域に比べて長くなる位置に配置されることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、電源配線の寄生抵抗と容量素子によってローパスフィルタが形成される。このローパスフィルタは、静電気放電等に伴って生ずる電流を遮断する効果を奏するので、電源配線を通じて内部回路に供給される異常電位差を軽減することが可能になる。また、本発明によれば、放電機構により行われる異常電位差の放電を上記ローパスフィルタが妨げてしまうことも防止できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい第１の実施の形態による半導体装置１の全体構成を示すブロック図である。
【図２】図１に示した入出力回路４２のうちリード動作に関わる部分（出力部分）の内部構成を示す図である。
【図３】図２に示したプリバッファ４２ａＡ及び出力バッファ４２ｂの詳しい回路構成を示す図である。
【図４】（ａ）は、放電機構によって構成される放電経路の説明図である。（ｂ）は、容量素子５５が設けられていない比較例における放電経路の説明図である。
【図５】図１に示した半導体装置１の平面図である。
【図６】図５に示した領域Ａの拡大図である。
【図７】図１に示した半導体装置１の各構成の、他の配置の一例を示した平面図である。
【図８】（ａ）は、図１に示した半導体装置１の第１の変形例による半導体装置の平面図である。（ｂ）は、図１に示した半導体装置１の第２の変形例による半導体装置の平面図である。（ｃ）は、図１に示した半導体装置１の第３の変形例による半導体装置の平面図である。
【図９】（ａ）は、図１に示した半導体装置１の第４の変形例による容量素子５５の断面図である。また、図９（ｂ）は、図９（ａ）に示した容量素子５５の等価回路である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい第１の実施の形態による半導体装置１の全体構成を示すブロック図である。半導体装置１はシンクロナスＤＲＡＭであり、同図に示すように、外部端子として、クロック端子１０，１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４、キャリブレーション端子１５、及び電源端子１６ａ，１６ｂ，１７ａ，１７ｂを備えている。
【００１５】
クロック端子１０，１１はそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子である。供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力である内部クロック信号は、タイミングジェネレータ２２及びＦＩＦＯ回路４０に供給される。タイミングジェネレータ２２は、クロック入力回路２１から供給された内部クロック信号に基づいて内部クロック信号ＴＺＱを生成し、これをキャリブレーション回路４４に供給する役割を果たす。
【００１６】
コマンド端子１２は、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどが供給される複数の端子によって構成される。これらのコマンド信号は、コマンド入力回路２３を介して、コマンドデコーダ２４に供給される。コマンドデコーダ２４は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する回路である。コマンドデコーダ２４で生成される内部コマンドには、オンダイターミネーション信号ＯＤＴ、パワーダウン信号ＰＷＤＮＢ、及びキャリブレーション制御信号ＺＱＣＯＭが含まれる。これらはそれぞれ、前段回路４１、入出力回路４２、キャリブレーション回路４４に供給される。
【００１７】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子である。アドレス端子１３に供給されたアドレス信号ＡＤＤは、アドレス入力回路２５を介して、アドレスラッチ回路２６に供給される。アドレスラッチ回路２６は、アドレス信号ＡＤＤをラッチする回路である。
【００１８】
アドレス信号ＡＤＤは、通常、メモリセルアレイ３４内の１又は複数のメモリセルを特定する信号である。図示していないが、メモリセルアレイ３４においては、複数のワード線と複数のビット線が交差しており、その交点にはメモリセルが配置されている。アドレス信号ＡＤＤは、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスとを含んで構成される。アドレスラッチ回路２６にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ３３に供給され、カラムアドレスについてはカラムデコーダ３２に供給される。
【００１９】
一方、モードレジスタセットモードにエントリーしている場合のアドレス信号ＡＤＤは、同時期に入力されるコマンド信号に応じた所定の情報を示す信号となる。この場合、アドレスラッチ回路２６にラッチされたアドレス信号ＡＤＤは、モードレジスタ３０に供給される。モードレジスタ３０に設定される情報には、入出力回路４２のインピーダンスを示す情報と、入出力回路４２のスルーレートを示す情報とが含まれる。前者は、モード信号ＭＯＤＥとして前段回路４１に供給される。後者は、スルーレート制御信号ＳＲＰｃｏｎｔ，ＳＲＮｃｏｎｔとして入出力回路４２に供給される。
【００２０】
ロウデコーダ３３は、メモリセルアレイ３４に含まれる複数のワード線のうち、ロウアドレスに対応するワード線を選択する回路である。一方、カラムデコーダ３２は、メモリセルアレイ３４に含まれる複数のビット線のうち、カラムアドレスに対応するビット線を選択する回路である。カラムデコーダ３２によって選択されたビット線は、図示しないセンスアンプ及びデータアンプを介して、ＦＩＦＯ回路４０に接続される。
【００２１】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、入出力回路４２に接続されている。入出力回路４２は、前段回路４１及びＦＩＦＯ回路４０を介してメモリセルアレイ３４に接続される。ＦＩＦＯ回路４０の動作は、クロック入力回路２１から供給される内部クロック信号に応じたタイミングで行われる。
【００２２】
リード動作時には、メモリセルアレイ３４からＦＩＦＯ回路４０にプリフェッチされた複数のリードデータＤＱがデータ信号ＤＡＴＡとして前段回路４１に供給され、前段回路４１及び入出力回路４２を介して、データ入出力端子１４からバースト出力される。
【００２３】
詳しくは後述するが、入出力回路４２は複数の出力バッファ（単位バッファ）を有して構成される。ここでは、その数が３個であると仮定すると、前段回路４１は、ＦＩＦＯ回路４０から供給されるデータ信号ＤＡＴＡを、３個のデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃとして出力する機能を有する。前段回路４１は、モードレジスタ３０から供給されるモード信号ＭＯＤＥに応じて、これらデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃのうちの１つ以上を活性化するように構成される。入出力回路４２に含まれる複数の出力バッファはそれぞれ、対応するデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃが活性化されている場合にのみリードデータＤＱを出力することになる。したがって、以上の構成によれば、モード信号ＭＯＤＥによって出力インピーダンスを変更することが可能になる。ここで、単位バッファの数は３個以上、例えば７個でも良く、データ信号ＯＵＴはその内の一つに供給されても良いし、複数に共通に供給されても良い。
【００２４】
ライト動作時には、データ入出力端子１４にバースト入力された複数のライトデータＤＱが、入出力回路４２及び前段回路４１を介してＦＩＦＯ回路４０にプリフェッチされ、メモリセルアレイ３４に並列に書き込まれる。
【００２５】
キャリブレーション端子１５は、キャリブレーション用の外部抵抗（不図示）が接続される端子であり、キャリブレーション回路４４に接続されている。キャリブレーション回路４４は、上述した入出力回路４２内の出力バッファと同じ回路構成を有するレプリカバッファを有している。出力バッファ１個当たりのインピーダンスは例えば２４０Ωと決められているが、チップ温度や電源電圧の変化等により若干変動する場合がある。キャリブレーション回路４４は、この変動をキャンセルするためのプルアップインピーダンス調整コードＰＣＯＤＥ及びプルダウンインピーダンス調整コードＮＣＯＤＥを生成し、入出力回路４２に供給する機能を有する。プルアップインピーダンス調整コードＰＣＯＤＥ及びプルダウンインピーダンス調整コードＮＣＯＤＥを受けた入出力回路４２の動作については、後述する。
【００２６】
キャリブレーション端子１５に接続される図示しない外部抵抗は、単位バッファのインピーダンスの設計値（例えば２４０Ω）と同じインピーダンスをもった抵抗である。キャリブレーション回路４４は、キャリブレーション制御信号ＺＱＣＯＭが活性化されている場合に、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作（キャリブレーション動作）を行うことによって、プルアップインピーダンス調整コードＰＣＯＤＥ及びプルダウンインピーダンス調整コードＮＣＯＤＥを生成する。
【００２７】
電源端子１６ａ，１６ｂは、それぞれ外部電圧ＶＤＤ（高位側電源電圧）及び外部電圧ＶＳＳ（低位側電源電圧）が供給される端子であり、いずれも内部電源発生回路４３に接続されている。内部電源発生回路４３は、外部電圧ＶＤＤ，ＶＳＳから内部電圧ＶＰＰ，ＶＯＤ，ＶＡＲＹその他の各種内部電圧を生成する回路である。これらの内部電圧は、半導体装置１内の各回路へ供給され、動作電源として用いられる。また、内部電源発生回路４３は、外部電圧ＶＤＤ，ＶＳＳからキャリブレーション用の基準電圧ＺＱＶＲＥＦを生成する機能も有している。基準電圧ＺＱＶＲＥＦは、キャリブレーション回路４４に供給され、キャリブレーション動作の際の電圧比較用に用いられる。
【００２８】
電源端子１７ａ，１７ｂは、それぞれ外部電圧ＶＤＤＱ（高位側電源電圧）及び外部電圧ＶＳＳＱ（低位側電源電圧）が供給される端子であり、入出力回路４２に接続されている。外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱの各電位は、それぞれ外部電圧ＶＤＤ及び外部電圧ＶＳＳの各電位と等しい。外部電圧ＶＤＤ及び外部電圧ＶＳＳとは別に外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱを供給しているのは、入出力回路４２の動作によって生じた電源ノイズが他の回路に伝搬するのを防止するためである。
【００２９】
図２は、入出力回路４２のうちリード動作に関わる部分（出力部分）の内部構成を示す図である。同図には、静電気放電等に伴って端子間に発生する異常電位差から半導体装置１の内部回路を護るための放電機構（保護素子ＨＧ，ＨＧｖ１，ＨＧｖ２）についても図示している。
【００３０】
図２に示すように、入出力回路４２は、プリバッファ４２ａ及び出力バッファ４２ｂを有して構成される。出力バッファ４２ｂは、上述したデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃにそれぞれ対応する３個の出力バッファ４２ｂＡ，４２ｂＢ，４２ｂＣを含んで構成される。また、プリバッファ４２ａは、それぞれ出力バッファ４２ｂＡ，４２ｂＢ，４２ｂＣに対応するプリバッファ４２ａＡ，４２ａＢ，４２ａＣを含んで構成される。
【００３１】
図２に示すデータ信号ＯＵＴＰ＿Ａ，Ｂ，Ｃは、それぞれデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃのプルアップ成分である。また、データ信号ＯＵＴＮ＿Ａ，Ｂ，Ｃは、それぞれデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃのプルダウン成分である。データ信号ＯＵＴＰ＿Ａ，ＯＵＴＮ＿Ａはプリバッファ４２ａＡに供給される。同様に、データ信号ＯＵＴＰ＿Ｂ，ＯＵＴＮ＿Ｂはプリバッファ４２ａＢに供給され、データ信号ＯＵＴＰ＿Ｃ，ＯＵＴＮ＿Ｃはプリバッファ４２ａＣに供給される。また、プリバッファ４２ａＡ，４２ａＢ，４２ａＣのそれぞれには、キャリブレーション回路４４から、上述したプルアップインピーダンス調整コードＰＣＯＤＥ及びプルダウンインピーダンス調整コードＮＣＯＤＥが供給される。なお、図２ではＰＣＯＤＥ＜０：ｍ＞，ＮＣＯＤＥ＜０：ｍ＞という表記を用いているが、これはそれぞれが０番目からｍ番目までのｍ＋１ビットからなるコードであることを示している。後掲する他のコード（信号）についても同様である。
【００３２】
プリバッファ４２ａＡは、上記各信号を受けて、それぞれプルアップインピーダンス調整コードＰＣＯＤＥ＜０：ｍ＞に対応するｍ＋１ビットのプルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞と、それぞれプルダウンインピーダンス調整コードＮＣＯＤＥ＜０：ｍ＞に対応するｍ＋１ビットのプルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞を生成するよう構成される。詳しい説明は省略するが、プリバッファ４２ａＢ，４２ａＣについても同様である。
【００３３】
図３は、プリバッファ４２ａＡ及び出力バッファ４２ｂの詳しい回路構成を示す図である。同図に示すように、まずプルアップ側に関して、プリバッファ４２ａＡは、インバータ回路６０＿０〜６０＿ｍ，６２＿０〜６２＿ｍ、ＮＯＲ回路６１＿０〜６１＿ｍを有して構成される。
【００３４】
プルアップインピーダンス調整コードＰＣＯＤＥ＜０：ｍ＞はそれぞれ、インバータ回路６０＿０〜６０＿ｍによって反転されたうえで、対応するＮＯＲ回路６１＿０〜６１＿ｍの一方入力端に入力される。ＮＯＲ回路６１＿０〜６１＿ｍの他方入力端には、データ信号ＯＵＴＰ＿Ａが共通に入力される。また、ＮＯＲ回路６１＿０〜６１＿ｍの出力は、それぞれインバータ回路６２＿０〜６２＿ｍを介し、プルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞（ＥＮＰ＿Ａ＿０〜ＥＮＰ＿Ａ＿ｍ）として出力バッファ４２ｂＡに供給される。以上の構成により、プルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞はそれぞれ、対応するプルアップインピーダンス調整コードＰＣＯＤＥがハイである場合にデータ信号ＯＵＴＰ＿Ａとなり、ローである場合にハイに固定される。
【００３５】
なお、インバータ回路６２＿０〜６２＿ｍのそれぞれには、図１に示したコマンドデコーダ２４から、パワーダウン信号ＰＷＤＮＢが共通に供給される。パワーダウン信号ＰＷＤＮＢは、半導体装置１の電源がパワーダウンモードにエントリしている場合に活性化される信号であり、インバータ回路６２＿０〜６２＿ｍはそれぞれ、パワーダウン信号ＰＷＤＮＢが活性化されている場合に出力がローに変化しないよう構成される。
【００３６】
また、インバータ回路６２＿０には、図１に示したモードレジスタ３０からスルーレート制御信号ＳＲＰｃｏｎｔが供給される。スルーレート制御信号ＳＲＰｃｏｎｔは、出力バッファ４２ｂの出力信号であるデータＲＤＡＴＡ（図２）のライジングエッジのスルーレートを高める必要がある場合に活性化される信号である。インバータ回路６２＿０は、スルーレート制御信号ＳＲＰｃｏｎｔが活性化されている場合に、活性化されていない場合に比べて動作電流が大きくなるように構成される。これにより、プルアップイネーブル信号ＥＮＰ＿Ａ＿０のフォールエッジのスルーレートが高くなることから、データＲＤＡＴＡのライジングエッジのスルーレートを高めることが可能になる。
【００３７】
次にプルダウン側に関して、プリバッファ４２ａＡは、インバータ回路６３＿０〜６３＿ｍ，６５＿０〜６５＿ｍ、ＮＡＮＤ回路６４＿０〜６４＿ｍを有して構成される。
【００３８】
プルダウンインピーダンス調整コードＮＣＯＤＥ＜０：ｍ＞はそれぞれ、インバータ回路６３＿０〜６３＿ｍによって反転されたうえで、対応するＮＡＮＤ回路６４＿０〜６４＿ｍの一方入力端に入力される。ＮＡＮＤ回路６４＿０〜６４＿ｍの他方入力端には、データ信号ＯＵＴＮ＿Ａが共通に入力される。また、ＮＡＮＤ回路６４＿０〜６４＿ｍの出力は、それぞれインバータ回路６５＿０〜６５＿ｍを介し、プルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞（ＥＮＮ＿Ａ＿０〜ＥＮＮ＿Ａ＿ｍ）として出力バッファ４２ｂＡに供給される。以上の構成により、プルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞はそれぞれ、対応するプルダウンインピーダンス調整コードＮＣＯＤＥがローである場合にデータ信号ＯＵＴＮ＿Ａとなり、ハイである場合にローに固定される。
【００３９】
なお、インバータ回路６５＿０〜６５＿ｍはそれぞれ、パワーダウン信号ＰＷＤＮＢの反転信号の供給を受け、供給されたパワーダウン信号ＰＷＤＮＢが活性化されている場合に出力がハイに変化しないよう構成される。
【００４０】
また、インバータ回路６５＿０には、図１に示したモードレジスタ３０からスルーレート制御信号ＳＲＮｃｏｎｔが供給される。スルーレート制御信号ＳＲＮｃｏｎｔは、出力バッファ４２ｂの出力信号であるデータＲＤＡＴＡ（図２）のフォールエッジのスルーレートを高める必要がある場合に活性化される信号である。インバータ回路６５＿０は、スルーレート制御信号ＳＲＮｃｏｎｔが活性化されている場合に、活性化されていない場合に比べて動作電流が大きくなるように構成される。これにより、プルダウンイネーブル信号号ＥＮＮ＿Ａ＿０のライジングエッジのスルーレートが高くなることから、データＲＤＡＴＡのフォールエッジのスルーレートを高めることが可能になる。
【００４１】
図２に戻る。出力バッファ４２ｂＡは、プリバッファ４２ａＡから出力されるプルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞及びプルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞を受けて、リードデータＲＤＡＴＡ＿Ａを生成するよう構成される。なお、出力バッファ４２ｂＡの出力端には、抵抗ＲＡが設けられる。詳しい説明は省略するが、プリバッファ４２ａＢ，４２ａＣについても同様である。出力バッファ４２ｂＡ，４２ｂＢ，４２ｂＣのそれぞれから出力されるリードデータＲＤＡＴＡ＿Ａ，ＲＤＡＴＡ＿Ｂ，ＲＤＡＴＡ＿Ｃはワイヤードオアされ、リードデータＲＤＡＴＡとしてデータ配線ＲＷＢＵＳに供給される。データ配線ＲＷＢＵＳはデータ入出力端子１４に接続されており、データ配線ＲＷＢＵＳに供給されたリードデータＲＤＡＴＡは、データ入出力端子１４を通じて外部に出力される。
【００４２】
再度図３を参照すると、出力バッファ４２ｂＡは、外部電圧ＶＤＤＱが供給される電源配線と出力端の間に並列に接続されたｍ＋１個のｐチャンネル型電界効果トランジスタ６６＿０〜６６＿ｍと、外部電圧ＶＳＳＱが供給される電源配線と出力端の間に並列に接続されたｍ＋１個のｎチャンネル型電界効果トランジスタ６７＿０〜６７＿ｍとを有して構成される。これにより、出力バッファ４２ｂＡのインピーダンスは、プルアップデータの出力時には、トランジスタ６６＿０〜６６＿ｍのうちオンになっているもののオン抵抗の合成抵抗に、図２に示した抵抗ＲＡの抵抗値を加算した値となる。また、プルダウンデータの出力時には、トランジスタ６７＿０〜６７＿ｍのうちオンになっているもののオン抵抗の合成抵抗に、図２に示した抵抗ＲＡの抵抗値を加算した値となる。
【００４３】
トランジスタ６６＿０〜６６＿ｍのオンオフは、それぞれのゲート電極に供給されるプルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞によって制御可能とされている。したがって、プルアップインピーダンス調整コードＰＣＯＤＥにより、プルアップデータの出力時の出力バッファ４２ｂＡのインピーダンスを調整することが可能になる。同様に、トランジスタ６７＿０〜６７＿ｍのオンオフは、それぞれのゲート電極に供給されるプルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞によって制御可能とされている。したがって、プルダウンインピーダンス調整コードＮＣＯＤＥにより、プルダウンデータの出力時の出力バッファ４２ｂＡのインピーダンスを調整することが可能になる。
【００４４】
再度図２に戻り、外部の電源装置から電源端子１７ａ，１７ｂに対して供給された外部電圧ＶＤＤＱ，ＶＳＳＱを、半導体装置１内の各回路へ供給するための構成（電源配線）について説明する。
【００４５】
半導体装置１は、電源端子１７ａ（高位側電源端子）に接続される高位側電源配線５０と、電源端子１７ｂ（低位側電源端子）に接続される低位側電源配線５１とを有している。高位側電源配線５０は、高位側メイン電源配線５０Ｍ及び高位側サブ電源配線５０Ｓを含んで構成される。高位側メイン電源配線５０Ｍは、電源端子１７ａに接続される高位側端子接続線５０Ｃと、この高位側端子接続線５０Ｃに接続される高位側メイン幹線５０Ｍ１とを含む配線である。高位側サブ電源配線５０Ｓは、半導体装置１の内部回路（ここでは入出力回路４２）に接続される高位側サブ幹線５０Ｓ１，５０Ｓ２と、高位側メイン幹線５０Ｍ１及び高位側サブ幹線５０Ｓ１，５０Ｓ２を相互に接続する高位側メインサブ接続線５０ＭＳとを含む配線である。同様に、低位側電源配線５１は、低位側メイン電源配線５１Ｍ及び低位側サブ電源配線５１Ｓを含んで構成される。低位側メイン電源配線５１Ｍは、電源端子１７ｂに接続される低位側端子接続線５１Ｃと、この低位側端子接続線５１Ｃに接続される低位側メイン幹線５１Ｍ１とを含む配線である。低位側サブ電源配線５１Ｓは、半導体装置１の内部回路（ここでは入出力回路４２）に接続される低位側サブ幹線５１Ｓ１，５１Ｓ２と、低位側メイン幹線５１Ｍ１及び低位側サブ幹線５１Ｓ１，５１Ｓ２を相互に接続する低位側メインサブ接続線５１ＭＳとを含む配線である。
【００４６】
以上の配線のうち高位側サブ幹線５０Ｓ１及び低位側サブ幹線５１Ｓ１は、出力バッファ４２ｂに接続される。出力バッファ４２ｂは、高位側サブ幹線５０Ｓ１及び低位側サブ幹線５１Ｓ１から動作電力の供給を受けて動作するよう構成される。一方、高位側サブ幹線５０Ｓ２及び低位側サブ幹線５１Ｓ２は、プリバッファ４２ａに接続される。プリバッファ４２ａは、高位側サブ幹線５０Ｓ２及び低位側サブ幹線５１Ｓ２から動作電力の供給を受けて動作するよう構成される。
【００４７】
高位側電源配線５０、低位側電源配線５１、及びデータ配線ＲＷＢＵＳの間には、放電機構（保護素子ＨＧ，ＨＧｖ１，ＨＧｖ２）が設けられる。放電機構は、半導体装置１の内部回路を経由しない放電経路を構成するための構成である。以下、この放電機構について、詳しく説明する。
【００４８】
図２に示すように、保護素子ＨＧｖ１，ＨＧｖ２（第１の保護素子）はそれぞれ、高位側電源配線５０と低位側電源配線５１の間に接続される。具体的に説明すると、保護素子ＨＧｖ１は、アノードが低位側メイン幹線５１Ｍ１に接続され、かつカソードが高位側端子接続線５０Ｃに接続されたダイオード（第１のダイオード）によって構成される。また、保護素子ＨＧｖ２は、アノードが低位側端子接続線５１Ｃに接続され、かつカソードが高位側メイン幹線５０Ｍ１に接続されたダイオード（第２のダイオード）によって構成される。つまり、保護素子ＨＧｖ１，ＨＧｖ２はいずれも、低位側電源配線５１から高位側電源配線５０に向かう方向が順方向となるように接続される。したがって、高位側電源配線５０の電位が低位側電源配線５１の電位より高い通常の状態では、保護素子ＨＧｖ１，ＨＧｖ２に電流が流れることはない。なお、保護素子ＨＧｖ１，ＨＧｖ２としては、図２に示すように、ダイオード接続した電界効果トランジスタを用いることが好適である。
【００４９】
保護素子ＨＧは、高位側電源配線５０とデータ配線ＲＷＢＵＳの間に接続された保護素子ＨＧ１（第２の保護素子）と、低位側電源配線５１とデータ配線ＲＷＢＵＳの間に接続された保護素子ＨＧ２（第３の保護素子）とを含んで構成される。保護素子ＨＧ１は、アノードがデータ配線ＲＷＢＵＳに接続され、かつカソードが高位側メイン幹線５０Ｍ１に接続されたダイオードによって構成される。また、保護素子ＨＧ２は、アノードが低位側メイン幹線５１Ｍ１に接続され、かつカソードがデータ配線ＲＷＢＵＳに接続されたダイオードによって構成される。つまり、保護素子ＨＧ１の順方向はデータ配線ＲＷＢＵＳから高位側電源配線５０に向かう方向であり、保護素子ＨＧ２の順方向は低位側電源配線５１からデータ配線ＲＷＢＵＳに向かう方向である。したがって、データ配線ＲＷＢＵＳの電位が外部電圧ＶＤＤＱと外部電圧ＶＳＳＱの間にある通常の状態では、保護素子ＨＧ１，ＨＧ２に電流が流れることはない。なお、保護素子ＨＧ１，ＨＧ２としては、チップダイオードを用いることが好適である。
【００５０】
図４（ａ）は、以上の放電機構によって構成される放電経路の説明図である。同図には、出力バッファ４２ｂの内部構成のうち、図３に示したトランジスタ６６＿ｍ，６７−ｍのみを示しているが、以下の説明は、出力バッファ４２ｂ内の他のトランジスタについても同様に適用される。
【００５１】
図４（ａ）には、４つの放電経路ｒＤ−１，ｒＤ＋１，ｒＳ−１，ｒＳ＋１を例示している。放電経路ｒＤ−１は、データ入出力端子１４と電源端子１７ａの間に、データ入出力端子１４の電位が電源端子１７ａの電位より高くなるような異常電位差が入力された場合の放電経路である。具体的な放電経路ｒＤ−１は、図示するように、データ入出力端子１４から、データ配線ＲＷＢＵＳ、保護素子ＨＧ１、高位側メイン幹線５０Ｍ１、高位側端子接続線５０Ｃを順次経由し、電源端子１７ａに至る経路となる。放電経路ｒＤ＋１は、データ入出力端子１４と電源端子１７ａの間に、電源端子１７ａの電位が外部電圧ＶＤＤＱに比べて異常に高くなるような異常電位差が入力された場合の放電経路である。具体的な放電経路ｒＤ＋１は、図示するように、電源端子１７ａから、高位側端子接続線５０Ｃ、保護素子ＨＧｖ１、低位側メイン幹線５１Ｍ１、保護素子ＨＧ２、データ配線ＲＷＢＵＳを順次経由し、データ入出力端子１４に至る経路となる。なお、この場合に保護素子ＨＧｖ１を流れる電流は、いわゆる降伏電流である。
【００５２】
放電経路ｒＳ−１は、データ入出力端子１４と電源端子１７ｂの間に、データ入出力端子１４の電位が電源端子１７ｂの電位より低くなるような異常電位差が入力された場合の放電経路である。具体的な放電経路ｒＳ−１は、図示するように、電源端子１７ａから、低位側端子接続線５１Ｃ、低位側メイン幹線５１Ｍ１、保護素子ＨＧ２、データ配線ＲＷＢＵＳを順次経由し、データ入出力端子１４に至る経路となる。放電経路ｒＳ＋１は、データ入出力端子１４と電源端子１７ｂの間に、電源端子１７ｂの電位が外部電圧ＶＳＳＱに比べて異常に低くなるような異常電位差が入力された場合の放電経路である。具体的な放電経路ｒＳ＋１は、図示するように、データ入出力端子１４から、データ配線ＲＷＢＵＳ、保護素子ＨＧ１、高位側メイン幹線５０Ｍ１、保護素子ＨＧｖ２、低位側端子接続線５１Ｃを順次経由し、電源端子１７ｂに至る経路となる。なお、この場合に保護素子ＨＧｖ２を流れる電流も、いわゆる降伏電流である。
【００５３】
このように、４つの放電経路ｒＤ−１，ｒＤ＋１，ｒＳ−１，ｒＳ＋１はいずれも、内部回路を経由しない経路となっている。したがって、端子間に上記したような異常電位差が入力されたとしても、これらの放電経路を経由して放電がなされることにより、内部回路への影響を低減することができる。ただし、上述したようにこの放電は完璧なものではなく、上記放電機構だけでは内部回路に異常電位差が供給されるおそれがある。そこでこれに対応するため、本実施の形態による半導体装置１では、図２及び図４（ａ）に示した容量素子５５を設けるようにしている。以下、容量素子５５について詳しく説明する。
【００５４】
容量素子５５は、図２及び図４（ａ）に示すように、高位側電源配線５０のうち上記放電経路と内部回路（ここでは入出力回路４２）の間に位置する部分と、低位側電源配線５１のうち上記放電経路と内部回路（ここでは出力バッファ４２ｂ）の間に位置する部分との間に接続される。
【００５５】
図４（ｂ）は、容量素子５５が設けられていない比較例における放電経路の説明図である。同図に示した例は、容量素子５５が設けられていない点を除けば図４（ａ）と同一である。この比較例では、静電気放電等による上述した各種の異常電位差が端子間に入力された場合、上述した放電経路ｒＤ−１，ｒＤ＋１，ｒＳ−１，ｒＳ＋１に加え、図４（ｂ）に示した放電経路ｒＤ−２，ｒＤ＋２，ｒＳ−２，ｒＳ＋２が形成される。放電経路ｒＤ−２，ｒＤ＋２，ｒＳ−２，ｒＳ＋２を形成される際に入力される異常電位差は、それぞれ放電経路ｒＤ−１，ｒＤ＋１，ｒＳ−１，ｒＳ＋１を生ずる異常電位差と同一のものである。
【００５６】
放電経路ｒＤ＋２は、電源端子１７ａから、高位側端子接続線５０Ｃ、高位側メイン幹線５０Ｍ１、高位側メインサブ接続線５０ＭＳ、高位側サブ幹線５０Ｓ１を介して出力バッファ４２ｂ内のトランジスタ６６−ｍのソースに入り、トランジスタ６６−ｍのドレインからデータ配線ＲＷＢＵＳに抜けてデータ入出力端子１４に至る経路となる。放電経路ｒＤ−２は、放電経路ｒＤ＋２を逆方向に辿る経路となる。一方、放電経路ｒＳ−２は、電源端子１７ｂから、低位側端子接続線５１Ｃ、低位側メイン幹線５１Ｍ１、低位側メインサブ接続線５１ＭＳ、低位側サブ幹線５１Ｓ１を介して出力バッファ４２ｂ内のトランジスタ６７−ｍのソースに入り、トランジスタ６７−ｍのドレインからデータ配線ＲＷＢＵＳに抜けてデータ入出力端子１４に至る経路となる。放電経路ｒＳ＋２は、放電経路ｒＳ−２を逆方向に辿る経路となる。
【００５７】
ここで、トランジスタ６６−ｍ，６７−ｍのソース−ドレイン間に流れる電流は、スナップバック現象によるものである。スナップバック現象は、ソース−ドレイン間の電位差が一定値（トリガー電圧）を上回った場合に、ゲート電圧によらずソース−ドレイン間に低抵抗な電流経路が形成されるという現象である。放電経路ｒＤ＋２に関して言えば、電源端子１７ａとデータ入出力端子１４の間に異常電位差が入力された結果、トランジスタ６６−ｍのソース−ドレイン間に大電位差が発生し、その結果、トランジスタ６６−ｍにおいてスナップバック現象が発生している。他の放電経路ｒＤ−２，ｒＳ−２，ｒＳ＋２についても同様である。
【００５８】
スナップバック現象が発生すること自体は、ソース−ドレイン間に供給された異常電位差を放電できるという意味で有用である。しかし、ソース−ドレイン間に印加される電位差があまりに大きいと、仮にスナップバック現象が起きたとしても、そのことによってトランジスタ６６−ｍのゲート絶縁膜が破壊されてしまうおそれがある。特に、トランジスタ６６−ｍ，６７−ｍの周囲の回路構成によっては、トランジスタ６６−ｍ，６７−ｍのゲート電極に異常電圧が供給されない状態でソース−ドレイン間に大電位差が発生する場合があり、そのような場合には、ゲート絶縁膜の両端に大電位差が生ずることになるので、ゲート絶縁膜の破壊がより発生しやすくなる。したがって、そもそもトランジスタのソース−ドレイン間に大電位差が入力されないようにすることが求められる。
【００５９】
また、静電気放電による異常電位差は高周波のパルス信号として各端子に入力されるが、急激に電位差が上昇した場合、上述した放電機構が機能し始めるより早く、内部回路に異常電位差が到達してしまう場合がある。この観点からは、放電機構が機能し始めるまでの間に、異常電位差が内部回路に到達してしまうことのないようにすることが求められる。
【００６０】
容量素子５５によれば、これらの要求を満たすことが可能になる。つまり、図４（ａ）にも示すように、高位側メインサブ接続線５０ＭＳや低位側メインサブ接続線５１ＭＳは寄生抵抗（図示した抵抗ＲＰ。なお、データ配線ＲＷＢＵＳの抵抗ＲＨは、抵抗分割によって内部回路に印加される電圧を低減するための保護抵抗である。）を有しており、この寄生抵抗と容量素子５５とにより、高位側メインサブ接続線５０ＭＳ及び低位側メインサブ接続線５１ＭＳを流れる電流に対するローパスフィルタが形成される。通常、電源配線の電位は一定値であるが、静電気放電によって入力される異常電位差は、上述したように高周波のパルス信号である。したがって、上記ローパスフィルタによって、電源配線の通常の電位には影響を与えずに異常電位差のみを除去することができる。その結果、内部回路を構成するトランジスタのソース−ドレイン間に大電位差が入力されてしまうことが防止される。
【００６１】
また、容量素子５５を設けたことにより、容量素子５５が充電される間は、内部回路に異常電位差が供給されることを防止することができる。したがって、容量素子５５によれば、放電機構が機能し始めるまでの間に、異常電位差が内部回路に到達してしまうことを防止できるという効果も得られる。
【００６２】
次に、以上説明した各構成の平面的な配置について説明する。
【００６３】
図５は、半導体装置１の平面図である。同図に示すように、半導体装置１は長方形の基板２を備え、この基板２のＹ方向（第２の方向）の両端にそれぞれパッド列が設けられ、その間に内部回路が配置された平面構造を有している。各パッド列は、Ｘ方向（第１の方向）の一端側（図面左側）に、外部電圧ＶＤＤが供給されるパッド（電源端子１６ａ）、及び、外部電圧ＶＳＳが供給されるパッド（電源端子１６ｂ）を有して構成される。また、Ｙ方向の一端側（図面上側）に設けられるパッド列は、それぞれ外部電圧ＶＤＤＱが供給される複数のパッド（電源端子１７ａ）、それぞれ外部電圧ＶＳＳＱが供給される複数のパッド（電源端子１７ｂ）、及び、リードデータＤＱ又はライトデータＤＱの各ビット（ＤＱ０〜ＤＱｎ）を入出力するためのｎ＋１個のパッド（データ入出力端子１４）をさらに有して構成される。一方、Ｙ方向の他端側（図面下側）に設けられるパッド列は、それぞれアドレス信号ＡＤＤの各ビット（Ａ０〜）が供給される複数のパッド（アドレス端子１３）、それぞれ上述した各種コマンド信号のうちのひとつが供給される複数のパッド（コマンド端子１２）、外部クロック信号ＣＫが供給されるパッド（クロック端子１０）、外部クロック信号／ＣＫが供給されるパッド（クロック端子１１）、及びキャリブレーション用の外部抵抗（不図示）が接続されるパッド（キャリブレーション端子１５）をさらに有して構成される。
【００６４】
Ｙ方向の一端側（図面上側）に設けられるパッド列のうち、電源端子１７ａ，１７ｂ及びデータ入出力端子１４に対応する各パッドと内部回路との間には、上述した高位側メイン幹線５０Ｍ１及び低位側メイン幹線５１Ｍ１が配置される。高位側メイン幹線５０Ｍ１及び低位側メイン幹線５１Ｍ１はいずれもＸ方向に延設されており、それぞれ電源端子１７ａ，１７ｂを通じて外部から電源電圧ＶＤＤＱ，ＶＳＳＱの供給を受けるよう構成される。これら高位側メイン幹線５０Ｍ１及び低位側メイン幹線５１Ｍ１には、上述した保護素子ＨＧ，ＨＧｖ１，ＨＧｖ２が設けられる。
【００６５】
また、Ｙ方向の他端側（図面下側）に設けられるパッド列と内部回路との間には、それぞれ外部電圧ＶＤＤ，ＶＳＳを内部回路に供給するための高位側メイン幹線５２Ｍ１及び低位側メイン幹線５３Ｍ１が設けられる。高位側メイン幹線５２Ｍ１及び低位側メイン幹線５３Ｍ１はいずれもＸ方向に延設されており、それぞれ電源端子１６ａ，１６ｂを通じて外部から電源電圧ＶＤＤ，ＶＳＳの供給を受けるよう構成される。これら高位側メイン幹線５２Ｍ１及び低位側メイン幹線５３Ｍ１にも、電源端子１６ａ，１６ｂを除く端子ごとに、上述した保護素子ＨＧが設けられる。
【００６６】
電源端子１６ａ，１６ｂ間には、保護素子ＨＧｖが設けられる。保護素子ＨＧｖは上述した保護素子ＨＧｖ１，ＨＧｖ２と同様の構成を有しており、電源端子１６ａ，１６ｂに入力される異常電圧から内部回路を護る役割を果たしている。
【００６７】
図６は、図５に示した領域Ａの拡大図である。同図に示すように、基板２の表面には、上述した放電機構の設置領域である放電機構設置領域７０と、容量素子５５の設置領域である容量素子設置領域７１と、出力バッファ４２ｂの設置領域である出力バッファ設置領域７２と、プリバッファ４２ａの設置領域であるプリバッファ設置領域７３とが配置される。なお、出力バッファ設置領域７２及びプリバッファ設置領域７３は、内部回路の設置領域である内部回路設置領域の一部を構成する領域である。
【００６８】
電源端子１７ａ，１７ｂ及びデータ入出力端子１４に対応する各パッドは、図６に示すように、基板２の一辺２ａに沿って並置される。放電機構設置領域７０及び内部回路設置領域は、Ｙ方向に沿って、放電機構設置領域７０が内部回路設置領域より一辺２ａに近くなるよう並置される。これにより、放電機構設置領域７０と一辺２ａとの間の距離Ｌ１は、内部回路設置領域と一辺２ａとの間の距離Ｌ３に比べて長くなる。
【００６９】
容量素子設置領域７１は、基板２の一辺２ａとの間のＹ方向の距離Ｌ２が、放電機構設置領域７０のそれ（距離Ｌ１）に比べて長くなる位置に配置される。なお、図６の例による容量素子設置領域７１は、さらに距離Ｌ２が距離Ｌ３に比べて短くなる位置に配置されている。
【００７０】
高位側メイン幹線５０Ｍ１及び低位側メイン幹線５１Ｍ１は、平面的に見て放電機構設置領域７０と重複するように配置される。また、高位側端子接続線５０Ｃは電源端子１７ａごとに設けられ、対応する電源端子１７ａからＹ方向に延設される。高位側端子接続線５０Ｃと高位側メイン幹線５０Ｍ１は、図中に黒丸で示したスルーホール導体によって相互に接続される。一方、低位側端子接続線５１Ｃは電源端子１７ｂごとに設けられ、対応する電源端子１７ｂからＹ方向に延設される。低位側端子接続線５１Ｃと低位側メイン幹線５１Ｍ１も、スルーホール導体によって相互に接続される。図示していないが、放電機構設置領域７０には上述した保護素子ＨＧ，ＨＧｖ１，ＨＧｖ２が配置されており、これらは放電機構設置領域７０の中で、図２に示したように、高位側メイン幹線５０Ｍ１、低位側メイン幹線５１Ｍ１、高位側端子接続線５０Ｃ、及び低位側端子接続線５１Ｃに接続される。
【００７１】
高位側サブ幹線５０Ｓ１及び低位側サブ幹線５１Ｓ１は、平面的に見て出力バッファ設置領域７２と重複する位置で、Ｘ方向に延設される。図示していないが、出力バッファ設置領域７２には上述した出力バッファ４２ｂを構成する各内部素子が配置されており、これらは出力バッファ設置領域７２の中で、高位側サブ幹線５０Ｓ１及び低位側サブ幹線５１Ｓ１に接続される。
【００７２】
高位側サブ幹線５０Ｓ２及び低位側サブ幹線５１Ｓ２は、平面的に見てプリバッファ設置領域７３と重複する位置で、Ｘ方向に延設される。図示していないが、プリバッファ設置領域７３には上述したプリバッファ４２ａを構成する各内部素子が配置されており、これらはプリバッファ設置領域７３の中で、高位側サブ幹線５０Ｓ２及び低位側サブ幹線５１Ｓ２に接続される。
【００７３】
高位側メインサブ接続線５０ＭＳは、高位側メイン幹線５０Ｍ１から高位側サブ幹線５０Ｓ２にかけてＹ方向に延設され、高位側メイン幹線５０Ｍ１、高位側サブ幹線５０Ｓ１，５０Ｓ２のそれぞれとスルーホール導体によって接続される。同様に、低位側メインサブ接続線５１ＭＳは、低位側メイン幹線５１Ｍ１から低位側サブ幹線５１Ｓ２にかけてＹ方向に延設され、低位側メイン幹線５１Ｍ１、低位側サブ幹線５１Ｓ１，５１Ｓ２のそれぞれとスルーホール導体によって接続される。
【００７４】
容量素子５５は、図６に示すように、ソース及びドレインがともにスルーホール導体によって低位側メインサブ接続線５１ＭＳに接続され、ゲート電極が高位側メインサブ接続線５０ＭＳに接続された電界効果トランジスタによって構成される。
【００７５】
以上説明した配置を採用することにより、図２に示した回路構成を実現することが可能になる。したがって、内部回路を構成するトランジスタのソース−ドレイン間に大電位差が入力されてしまうことが防止されるとともに、放電機構が機能し始めるまでの間に、異常電位差が内部回路に到達してしまうことを防止できるようになる。
【００７６】
なお、半導体装置１の各構成の平面的な配置は、図６に示したものに限られない。図７は、他の配置の一例を示した平面図である。同図に示す変形例では、出力バッファ設置領域７２がＸ方向に分割されており、その間に容量素子設置領域７１が配置される。したがって、本変形例では、上述した距離Ｌ２と距離Ｌ３とが同じ値になっている。
【００７７】
本変形例では、図７に示すように、高位側メインサブ接続線５０ＭＳ及び低位側メインサブ接続線５１ＭＳを、容量素子設置領域７１を通過するように配置する必要がある。内部回路への異常電位差の入力を防ぐためには、電源配線の経路上、内部回路に比べて電源端子１７ａ，１７ｂに近い位置に容量素子５５を配置する必要があるからである。容量素子５５と電源配線の具体的な接続としては、容量素子５５を構成する電界効果トランジスタのソース及びドレインと低位側サブ幹線５１Ｓ１と低位側メインサブ接続線５１ＭＳの交差点とをスルーホール導体によって接続し、ゲート電極と高位側サブ幹線５０Ｓ１と高位側メインサブ接続線５０ＭＳの交差点とをスルーホール導体によって接続することが好適である。
【００７８】
本変形例によれば、出力バッファ設置領域７２と放電機構設置領域７０の間に容量素子設置領域７１を確保できない場合であっても、容量素子５５を利用して、内部回路を構成するトランジスタのソース−ドレイン間に大電位差が入力されてしまうことを防止するとともに、放電機構が機能し始めるまでの間に、異常電位差が内部回路に到達してしまうことを防止することが可能になる。
【００７９】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８０】
以下、上記実施の形態の第１乃至第４の変形例について説明する。
【００８１】
図８（ａ）は、上記実施の形態の第１の変形例による半導体装置の平面図である。本変形例は、一端で電源端子１７ａ，１７ｂに接続される高位側電源配線５０及び低位側電源配線５１がそれぞれ放電機構設置領域７０からプリバッファ設置領域７３に至るまで延設されており、Ｘ方向に延伸する幹線（高位側メイン幹線５０Ｍ１、高位側サブ幹線５０Ｓ１など）が設けられない点で、図６に示した例と異なっている。高位側電源配線５０及び低位側電源配線５１はそれぞれ、各領域内の回路と、ローカル電源配線及びスルーホール導体を介して接続される。
【００８２】
容量素子設置領域７１は、Ｙ方向に関しては、上記実施の形態と同様、放電機構設置領域７０と出力バッファ設置領域７２の間に配置される。一方、Ｘ方向に関しては、高位側電源配線５０と低位側電源配線５１の間に配置される。容量素子設置領域７１内の容量素子５５は、上記実施の形態と同じく電界効果トランジスタであり、そのソース及びドレインは低位側電源配線５１に、ゲート電極は高位側電源配線５０にそれぞれ接続される。なお、なお、図８（ａ）に示す矢印はリードデータの流れる経路を模式的に示したもので、矢印上の丸にバツの印は、この経路が対応する領域内の回路と接続されている位置を示している。
【００８３】
本変形例によれば、上記実施の形態と同様の効果が得られる。すなわち、容量素子５５と高位側電源配線５０及び低位側電源配線５１の寄生抵抗によって構成されるローパスフィルタによって、電源配線の通常の電位には影響を与えずに異常電位差のみを除去することが可能になる。その結果、内部回路を構成するトランジスタのソース−ドレイン間に大電位差が入力されてしまうことが防止される。また、容量素子５５が充電される間、内部回路に異常電位差が供給されることを防止することができる。したがって、放電機構が機能し始めるまでの間に、異常電位差が内部回路に到達してしまうことを防止できる。
【００８４】
図８（ｂ）は、上記実施の形態の第２の変形例による半導体装置の平面図である。本変形例は、データ入出力端子１４の近傍ではなくコマンド端子１２の近傍に容量素子５５を設けている点で、第１の変形例と異なっている。コマンド端子１２の近傍には、出力バッファ設置領域７２及びプリバッファ設置領域７３に代えて、図１に示したコマンド入力回路２３の設置領域であるコマンド入力回路設置領域７４が配置される。放電機構設置領域７０及びコマンド入力回路設置領域７４の配置は、第１の変形例における放電機構設置領域７０及びプリバッファ設置領域７３の配置と同様である。
【００８５】
ここで、コマンド入力回路２３は、外部電圧ＶＤＤＱ，ＶＳＳＱではなく外部電圧ＶＤＤ，ＶＳＳの供給を受けて動作する回路である。したがって、コマンド入力回路設置領域７４には、図８（ａ）に示した高位側電源配線５０及び低位側電源配線５１ではなく、それぞれ電源端子１６ａ，１６ｂを介して外部電圧ＶＤＤ，ＶＳＳの供給を受ける高位側電源配線５２及び低位側電源配線５３が配置される。高位側電源配線５２及び低位側電源配線５３は、一端でそれぞれ電源端子１６ａ，１６ｂに接続され、放電機構設置領域７０からコマンド入力回路設置領域７４に至るまで延設される。そして、高位側電源配線５２及び低位側電源配線５３はそれぞれ、放電機構設置領域７０及びコマンド入力回路設置領域７４それぞれの内部に配置される各回路と、ローカル電源配線及びスルーホール導体を介して接続される。
【００８６】
容量素子設置領域７１は、Ｙ方向に関しては、放電機構設置領域７０とコマンド入力回路設置領域７４の間に配置される。また、Ｘ方向に関しては、高位側電源配線５２と低位側電源配線５３の間に配置される。容量素子設置領域７１内の容量素子５５は、第１の変形例と同じく電界効果トランジスタであり、そのソース及びドレインは低位側電源配線５１に、ゲート電極は高位側電源配線５０にそれぞれ接続される。なお、なお、図８（ｂ）に示す矢印はコマンド信号の流れる経路を模式的に示したもので、矢印上の丸にバツの印は、この経路が対応する領域内の回路と接続されている位置を示している。また、矢印上に描いた抵抗は、この経路に設けられる保護用の抵抗素子を示している。
【００８７】
本変形例によれば、容量素子５５と高位側電源配線５２及び低位側電源配線５３の寄生抵抗によってローパスフィルタが構成される。したがって、電源素子１６ａ，１６ｂとコマンド端子１２との間に静電気放電による異常電位差が入力されたとしても、電源配線の通常の電位には影響を与えずに異常電位差のみを除去することが可能になる。その結果、コマンド入力回路２３を構成するトランジスタのソース−ドレイン間に大電位差が入力されてしまうことが防止される。また、容量素子５５が充電される間、コマンド入力回路２３に異常電位差が供給されることを防止することができる。したがって、放電機構が機能し始めるまでの間に、異常電位差がコマンド入力回路２３に到達してしまうことを防止できる。
【００８８】
なお、本変形例ではコマンド入力回路２３に本発明を適用した例を挙げて説明したが、例えばアドレス入力回路２５やクロック入力回路２１（図１）などの他の内部回路にも、同様に本発明を適用することが可能である。
【００８９】
図８（ｃ）は、上記実施の形態の第３の変形例による半導体装置の平面図である。ここまでに説明した各例では、何らかのデータ入力又はデータ出力のいずれか少なくとも一方を行うデータ端子（データ入出力端子１４、コマンド端子１２など）と直接接続される内部回路に容量素子５５を設ける例について説明したが、本変形例では、このようなデータ端子と直接には接続されない内部回路に本発明を適用した例を説明する。
【００９０】
図８（ｃ）に示す領域７５は、例えばコマンドデコーダ２４やモードレジスタ３０（図１）など、直接にはデータ端子と接続されない内部回路の設置領域である。領域７５にも、図８（ｂ）に示したコマンド入力回路設置領域７４などと同様、高位側電源配線５２及び低位側電源配線５３が延設される。容量素子設置領域７１は、Ｙ方向に関しては、放電機構設置領域７０と領域７５の間に配置される。また、Ｘ方向に関しては、第２の変形例などと同様、高位側電源配線５２と低位側電源配線５３の間に配置される。容量素子設置領域７１内の容量素子５５は、第２の変形例と同じく電界効果トランジスタであり、そのソース及びドレインは低位側電源配線５３に、ゲート電極は高位側電源配線５３にそれぞれ接続される。
【００９１】
本変形例によっても、容量素子５５と高位側電源配線５２及び低位側電源配線５３の寄生抵抗によってローパスフィルタが構成され、これによって、電源配線の通常の電位には影響を与えずに異常電位差のみを除去することが可能になる。その結果、領域７５内の内部回路を構成するトランジスタのソース−ドレイン間に大電位差が入力されてしまうことが防止される。また、容量素子５５が充電される間、領域７５内の内部回路に異常電位差が供給されることを防止することができる。したがって、放電機構が機能し始めるまでの間に、異常電位差が領域７５内の内部回路に到達してしまうことを防止できる。
【００９２】
図９（ａ）は、上記実施の形態の第４の変形例による容量素子５５の断面図である。また、図９（ｂ）は、図９（ａ）に示した容量素子５５の等価回路である。同図に示すように、本変形例による容量素子５５は、それぞれメモリセルを構成するキャパシタ（セルキャパシタ）と同様の構造を有する３つのキャパシタ９０〜９２が直列に接続された構成を有している。具体的には、キャパシタ９０は底が閉じた円筒状の下部電極９０ｃと、下部電極９０ｃの内部を埋める上部電極９０ａと、これらの間に配置される容量絶縁膜９０ｂとから構成される。キャパシタ９１，９２も同様であり、それぞれ下部電極９１ｃ，９２ｃ、上部電極９１ａ，９２ａ、及び容量絶縁膜９１ｂ，９２ｂによって構成される。
【００９３】
キャパシタ９０の上部電極９０ａはスルーホール導体を介して高位側電源配線５０に接続され、キャパシタ９２の下部電極９２ｃはスルーホール導体を介して低位側電源配線５１に接続されている。また、キャパシタ９０の下部電極９０ｃはキャパシタ９１の下部電極９１ｃと短絡され、キャパシタ９１の上部電極９１ａはキャパシタ９２の上部電極９２ａと短絡されている。
【００９４】
このように、直列接続したキャパシタ９０〜９２によって容量素子５５を構成することにより、１つの容量絶縁膜９０ｂの両端にかかる電位差を軽減することが可能になる。したがって、本変形例によれば、静電気放電等によって端子間に入力される異常電位差により、容量素子５５が破壊されてしまう可能性を軽減することが可能になる。
【符号の説明】
【００９５】
ＨＧ，ＨＧ１，ＨＧ２，ＨＧｖ，ＨＧｖ１，ＨＧｖ２  保護素子
ｒＤ−１，ｒＤ＋１，ｒＳ−１，ｒＳ＋１，ｒＤ−２，ｒＤ＋２，ｒＳ−２，ｒＳ＋２  放電経路
ＲＷＢＵＳ            データ配線
１０，１１            クロック端子
１２                  コマンド端子
１３                  アドレス端子
１４                  データ入出力端子
１５                  キャリブレーション端子
１６ａ，１６ｂ，１７ａ，１７ｂ  電源端子
２１                  クロック入力回路
２２                  タイミングジェネレータ
２３                  コマンド入力回路
２４                  コマンドデコーダ
２５                  アドレス入力回路
２６                  アドレスラッチ回路
３０                  モードレジスタ
３２                  カラムデコーダ
３３                  ロウデコーダ
３４                  メモリセルアレイ
４０                  ＦＩＦＯ回路
４１                  前段回路
４２                  入出力回路
４２ａ，４２ａＡ，４２ａＢ，４２ａＣ  プリバッファ
４２ｂ，４２ｂＡ，４２ｂＢ，４２ｂＣ，１０２，１０５  出力バッファ
４３                  内部電源発生回路
４４                  キャリブレーション回路
６０＿０〜６０＿ｍ，６２＿０〜６２＿ｍ，６３＿０〜６３＿ｍ，６５＿０〜６５＿ｍ，１００，１０３  インバータ回路
５０，５２            高位側電源配線
５０Ｃ                高位側端子接続線
５０Ｍ                高位側メイン電源配線
５０Ｍ１，５２Ｍ１    高位側メイン幹線
５０ＭＳ              高位側メインサブ接続線
５０Ｓ                高位側サブ電源配線
５０Ｓ１，５０Ｓ２    高位側サブ幹線
５１，５３            低位側電源配線
５１Ｃ                低位側端子接続線
５１Ｍ                低位側メイン電源配線
５１Ｍ１，５３Ｍ１    低位側メイン幹線
５１ＭＳ              低位側メインサブ接続線
５１Ｓ                低位側サブ電源配線
５１Ｓ１，５１Ｓ２    低位側サブ幹線
５５                  容量素子
６１＿０〜６１＿ｍ    ＮＯＲ回路
６４＿０〜６４＿ｍ    ＮＡＮＤ回路
６６＿０〜６６＿ｍ，６７＿０〜６７＿ｍ  トランジスタ
７０                  放電機構設置領域
７１                  容量素子設置領域
７２                  出力バッファ設置領域
７３                  プリバッファ設置領域
７４                  コマンド入力回路設置領域
７５                  領域
９０〜９２            キャパシタ
９０ａ，９１ａ，９２ａ  上部電極
９０ｂ，９１ｂ，９２ｂ  容量絶縁膜
９０ｃ，９１ｃ，９２ｃ  下部電極
１０１，１０４        クロックドインバータ
【図１】
2014139961.tif 000003
【図２】
2014139961.tif 000004
【図３】
2014139961.tif 000005
【図４】
2014139961.tif 000006
【図５】
2014139961.tif 000007
【図６】
2014139961.tif 000008
【図７】
2014139961.tif 000009
【図８】
2014139961.tif 000010
【図９】
2014139961.tif 000011