(57)【要約】【課題】半導体基板を貫く貫通ビアを含む半導体装置において、配線と半導体素子との間での短絡の発生を防ぎ、半導体装置の信頼性の向上を実現する。【解決手段】半導体基板ＳＢおよびスルーシリコンビアＴＳＶ間を絶縁する役割を有し、また、半導体基板ＳＢおよびスルーシリコンビアＴＳＶ間に発生する容量を低減するために厚膜化された、Ｌｏｗ−ｋ膜からなるライナー絶縁膜ＬＦを、コンタクト層上の第１配線層の層間絶縁膜Ｌ１として用いることで、コンタクト層の層間絶縁膜ＩＦの膜厚が薄くなることを防ぐ。【選択図】図１
2014107304.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上と、
前記半導体基板の主面上に形成された半導体素子と、
前記半導体基板上に形成され、前記半導体素子を覆う層間絶縁膜と、
前記層間絶縁膜を貫通して前記半導体素子に接続されたコンタクトプラグと、
前記層間絶縁膜および前記半導体基板を貫通する貫通電極と、
前記半導体基板と前記貫通電極との間に形成され、前記層間絶縁膜の上面を覆う第１絶縁膜と、
前記第１絶縁膜を貫通し、前記コンタクトプラグの上面に接続された第１配線と、
を含み、
前記層間絶縁膜上の前記第１絶縁膜と、前記第１配線とは第１配線層を構成する、半導体装置。
【請求項２】
前記貫通電極の上面は、
前記貫通電極上に形成された第２配線層を構成する第２絶縁膜に接し、
前記第２配線層を構成する第２配線に接続されている、請求項１記載の半導体装置。
【請求項３】
前記貫通電極の直上に前記第２配線が複数形成されている、請求項２記載の半導体装置。
【請求項４】
前記第１配線と前記コンタクトプラグとは、前記第１絶縁膜を貫通するビアを介して電気的に接続されている、請求項１記載の半導体装置。
【請求項５】
前記第１配線と前記コンタクトプラグとが直接接している、請求項１記載の半導体装置。
【請求項６】
前記第１絶縁膜は酸化シリコン膜よりも比誘電率が低い、請求項１記載の半導体装置。
【請求項７】
前記第１絶縁膜はＳｉＯＣを含んでいる、請求項６記載の半導体装置。
【請求項８】
前記貫通電極の上面の高さおよび前記第１配線の上面の高さは同一の高さとなっている、請求項１記載の半導体装置。
【請求項９】
（ａ１）半導体基板を準備する工程と、
（ｂ１）前記半導体基板上に半導体素子を形成する工程と、
（ｃ１）前記半導体素子を覆う第１層間絶縁膜を形成する工程と、
（ｄ１）前記第１層間絶縁膜を貫通し、前記半導体素子に接続されたコンタクトプラグを形成する工程と、
（ｅ１）前記（ｄ１）工程の後、前記第１層間絶縁膜を貫通し、前記半導体基板の途中の深さまで達するビアホールを形成する工程と、
（ｆ１）前記ビアホール内の表面および前記第１層間絶縁膜の上面を覆う第１絶縁膜を形成する工程と、
（ｇ１）前記ビアホール内を前記第１絶縁膜を介して第１導体膜により埋め込む工程と、
（ｈ１）前記第１導体膜を研磨して前記第１絶縁膜の上面を露出させる工程と、
（ｉ１）前記（ｈ１）工程の後、前記第１絶縁膜の上面に第１溝を形成し、前記第１溝内に、前記コンタクトプラグに接続された第１配線を形成する工程と、
（ｊ１）前記半導体基板の裏面を後退させ、前記第１導体膜の底面を露出させることで、前記第１導体膜からなる貫通電極を形成する工程と、
を有する、半導体装置の製造方法。
【請求項１０】
（ｉ２）前記（ｉ１）工程の後、前記第１絶縁膜上に第２絶縁膜および第２層間絶縁膜を順次形成して前記第１導体膜の上面を覆う工程と、
（ｉ３）前記第２層間絶縁膜の上面に複数の第２溝を形成し、前記複数の第２溝内に、前記第１配線および前記貫通電極にそれぞれ接続された複数の第２配線を形成する工程と、
を有し、
前記貫通電極の上面は前記第２絶縁膜に接している、請求項９記載の半導体装置の製造方法。
【請求項１１】
前記（ｉ１）工程では、前記第１絶縁膜を貫通し、前記第１配線を構成する導体膜からなるビアを形成し、
前記ビアを介して前記第１配線を前記コンタクトプラグに電気的に接続する、請求項９記載の半導体装置の製造方法。
【請求項１２】
前記（ｉ１）工程では、前記第１配線を前記コンタクトプラグに直接接触させて形成する、請求項９記載の半導体装置の製造方法。
【請求項１３】
前記第１絶縁膜は酸化シリコン膜よりも比誘電率が低い、請求項９記載の半導体装置の製造方法。
【請求項１４】
前記第１絶縁膜はＳｉＯＣを含んでいる、請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、半導体基板を貫通するビアを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
メモリデバイス、ロジックデバイス、またはＭＥＭＳ（Micro Electro Mechanical Systems）チップなどの異種デバイスを縦方向に積層して製造する３次元多機能デバイスにおいて、異種デバイス間を電気的に接続する構造として、スルーシリコンビア（TSV：Through Silicon Via、シリコン貫通電極）が知られている。
【０００３】
スルーシリコンビアは、半導体基板を貫通するビア電極を形成する技術であり、このビアを形成する方式には、ＬＳＩ（Large Scale Integration）の形成過程でスルーシリコンビアを形成するビアミドルの方式がある。
【０００４】
特許文献１（特開２０１０−１６６０５２号公報）には、半導体基板を貫通するシリコン貫通ビアの側壁を覆うライナー絶縁膜を、層間膜の一部として残すことが記載されている。ここでは、当該ライナー絶縁膜をＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜により形成することが記載されている。
【０００５】
特許文献２（特開２０１０−２０５９９０号公報）には、半導体基板の裏面側からエッチングを行なってビアホールを形成し、当該ビアホール内に銅膜を埋め込んで貫通ビアを形成することが記載されている。ここでは、絶縁性ポリマーからなる膜を、ビアホールと貫通ビアとの間に形成し、また、半導体基板の裏面に接して残すことが記載されている。
【０００６】
特許文献３（特開２００５−２１００４８号公報）には、半導体基板を貫通する貫通孔内に、１μｍ程度の膜厚のＴＥＯＳ膜からなる絶縁膜を介してプラグを形成し、半導体基板の主面上に当該絶縁膜を残すことが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１６６０５２号公報
【特許文献２】特開２０１０−２０５９９０号公報
【特許文献３】特開２００５−２１００４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
スルーシリコンビアを形成する工程では、トランジスタを覆う層間絶縁膜および半導体基板に対して深い孔部を開口した後、当該孔部内の表面および層間絶縁膜の上面を覆うライナー絶縁膜と、当該孔部を埋め込む金属膜とを順に形成し、続いて層間絶縁膜上のライナー絶縁膜および金属膜を除去することが考えられる。その後、層間絶縁膜上に複数の配線層を積層した後、半導体基板の裏面を研磨して金属膜の底面を露出させることで、当該金属膜からなるスルーシリコンビアを形成する。
【０００９】
ここで、スルーシリコンビアおよび半導体基板間の容量を低減するためにライナー絶縁膜の膜厚を大きくすると、層間絶縁膜上のライナー絶縁膜を研磨して除去する際に、過剰な研磨により層間絶縁膜の膜厚が薄くなり、層間絶縁膜上に形成する配線と上記素子との間で短絡が起きる虞がある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
一実施の形態である半導体装置は、半導体基板およびスルーシリコンビア間を絶縁する役割を有し、また、半導体基板およびスルーシリコンビア間に発生する容量を低減するために厚膜化されたライナー絶縁膜を、コンタクト層上の第１配線層の層間絶縁膜として用いるものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】比較例である半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】ライナー絶縁膜の膜厚およびスルーシリコンビア寄生容量の関係を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
スルーシリコンビアは、半導体基板を貫通するビア電極を形成する技術であり、このビアを形成する方式には、ビア形成のタイミングにより、３通りの方式がある。すなわち、ＬＳＩを形成する前にスルーシリコンビアを形成するビアファーストの方式、ＬＳＩの形成過程でスルーシリコンビアを形成するビアミドルの方式、および、ＬＳＩの形成後にスルーシリコンビアを形成するビアラストの方式がある。以下の実施の形態では、ＬＳＩ工程への導入が比較的容易なビアミドル方式でのスルーシリコンビアの形成に関し、スルーシリコンビアを伝搬する信号速度の向上を目的として、スルーシリコンビアおよび半導体基板間の容量を低減させる場合に適した配線構造について説明する。
【００１７】
なお、本願でいう高さとは、半導体基板の主面に対して垂直な方向において、半導体基板の主面から、対象物の上面までの距離をいうものである。また、本願でいう幅とは、特に明記しない限り、半導体基板の主面に沿う方向における、対象物の一方の端から他方の端までの長さをいうものである。
【００１８】
（実施の形態１）
図１に、本実施の形態の半導体装置の断面図を示す。図１に示すように、本実施の形態の半導体装置は、半導体基板ＳＢの上面に形成された半導体素子であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）Ｑ１を有している。ここでは、半導体基板ＳＢの主面上に形成する素子としてＭＯＳＦＥＴＱ１を示しているが、当該素子はＭＯＳＦＥＴ以外の素子であってもよい。例えば、半導体基板ＳＢ上に形成する半導体素子としては、バイポーラトランジスタ、ダイオード、不揮発性メモリ、容量素子および抵抗素子などが挙げられる。
【００１９】
ＭＯＳＦＥＴＱ１は、単結晶シリコンからなる半導体基板ＳＢの主面上にゲート絶縁膜ＧＦを介して形成されたゲート電極Ｇ１を有し、ゲート電極Ｇ１の横の半導体基板ＳＢの主面に形成された半導体領域であるソース・ドレイン領域ＳＤを有している。ゲート絶縁膜ＧＦは例えば酸化シリコン膜からなり、ゲート電極Ｇ１は例えばポリシリコン膜からなる。半導体基板ＳＢの主面からゲート電極Ｇ１の上面までの高さは、例えば０．１〜０．１５μｍである。
【００２０】
半導体基板ＳＢの主面には溝が形成され、当該溝の内側には、半導体素子を電気的に分離し、活性領域を規定する絶縁層である素子分離領域ＩＥが形成されている。素子分離領域ＩＥは例えば酸化シリコン膜からなり、ＳＴＩ（Shallow Trench Isolation）構造を有している。なお、素子分離領域ＩＥは、例えばＬＯＣＯＳ（Local Oxidization of Silicon）構造を有していてもよい。
【００２１】
ＭＯＳＦＥＴＱ１は、素子分離領域ＩＥから露出する半導体基板ＳＢの主面、すなわち活性領域上に形成されており、当該活性領域の半導体基板ＳＢの主面には、ｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ型ウエル（図示しない）が形成されている。ソース領域およびドレイン領域のそれぞれは、半導体基板ＳＢの主面にｎ型の不純物（例えばＡｓ（ヒ素））が導入されて形成された半導体領域であるエクステンション領域と、エクステンション領域よりも高い濃度でｎ型の不純物（例えばＡｓ（ヒ素））が導入されて形成された拡散層とを有している。なお、図１ではエクステンション領域および拡散層のそれぞれの図示を省略し、それらの半導体領域からなるソース・ドレイン領域ＳＤのみを示している。
【００２２】
エクステンション領域および拡散層のそれぞれは、平面視においてゲート電極Ｇ１を挟むように一対形成されており、半導体基板ＳＢ中において、エクステンション領域は拡散層よりもゲート電極Ｇ１に近い領域に形成されている。ソース・ドレイン領域ＳＤは、ゲート電極Ｇ１の端部の直下の近傍から、素子分離領域ＩＥの側壁に亘って形成されている。ゲート電極Ｇ１の両側の側壁には、酸化シリコン膜などの絶縁膜からなるサイドウォールＳＷが自己整合的に形成されており、ソース・ドレイン領域ＳＤの上面はサイドウォールＳＷから露出している。
【００２３】
また、ゲート電極Ｇ１およびソース・ドレイン領域ＳＤの上面には、それぞれの上部に電気的に接続されるコンタクトプラグ（接続部材）ＣＰとの間の接触抵抗を低減するためのシリサイド層が形成されているが、ここではその図示を省略している。シリサイド層は、例えばＣｏＳｉ（コバルトシリコン）膜からなる。
【００２４】
半導体基板ＳＢ上に形成されたＭＯＳＦＥＴＱ１は、その上部を例えば窒化シリコン膜からなるストッパ絶縁膜ＥＳにより覆われており、ストッパ絶縁膜ＥＳ上には、例えば酸化シリコン膜からなる層間絶縁膜ＩＦが形成されている。層間絶縁膜ＩＦの上面は研磨されて平坦になっている。半導体基板ＳＢの主面に対して垂直な方向における層間絶縁膜ＩＦの厚さは、０．２５〜０．４μｍであり、ここでは例えば０．２５μｍとする。
【００２５】
複数のコンタクトプラグＣＰは、層間絶縁膜ＩＦおよびストッパ絶縁膜ＥＳを貫通し、ゲート電極Ｇ１およびソース・ドレイン領域ＳＤのそれぞれに接続されている。なお、ゲート電極Ｇ１に接続されるコンタクトプラグＣＰは、図示していない領域に形成されている。コンタクトプラグＣＰは、層間絶縁膜ＩＦおよびストッパ絶縁膜ＥＳを貫通するコンタクトホールＣＨ内に埋め込まれたバリア導体膜ＢＭ１および主導体膜ＭＣ１からなる。
【００２６】
コンタクトプラグＣＰを構成するバリア導体膜ＢＭ１は例えばＴｉ（チタン）またはＴｉＮ（窒化チタン）からなり、主導体膜ＭＣ１は例えばＷ（タングステン）からなる。コンタクトプラグＣＰは例えば円柱状の形状を有し、その直径は５０ｎｍである。また、図示していない領域において隣り合うコンタクトプラグＣＰ同士の間隔は、最小で０．１μｍである。
【００２７】
コンタクトホールＣＨの内側の表面は上記バリア導体膜ＢＭ１により覆われ、コンタクトホールＣＨ内は、バリア導体膜ＢＭ１を介して主導体膜ＭＣ１により埋め込まれている。コンタクトプラグＣＰ上面の高さは研磨され、層間絶縁膜ＩＦの上面と揃うように形成されている。
【００２８】
層間絶縁膜ＩＦ上およびコンタクトプラグＣＰ上には、複数の第１配線層が形成されている。第１配線層は、層間絶縁膜Ｌ１および第１層配線Ｍ１を有している。第１層配線Ｍ１は、層間絶縁膜Ｌ１の上面に形成された配線溝Ｄ１内に埋め込まれており、一部の第１層配線Ｍ１の下面には、ビアホールＨ１内に埋め込まれ、第１層配線Ｍ１と一体の導体膜からなるビアＶ１が形成されている。層間絶縁膜Ｌ１は、半導体基板ＳＢの主面に形成されたＭＯＳＦＥＴＱ１を含む複数の半導体素子のそれぞれの直上を覆うように形成されている。
【００２９】
ビアＶ１は第１層配線Ｍ１とコンタクトプラグＣＰとを電気的に接続するために設けられている。層間絶縁膜Ｌ１の膜厚は、例えば０．３μｍである。つまり、第１層配線Ｍ１の上面からビアＶ１の底面までの長さは例えば０．３μｍである。また、ビアＶ１の直径は例えばコンタクトプラグＣＰの直径とほぼ同様の５０ｎｍである。なお、図ではビアＶ１と第１層配線Ｍ１との境界を分かりやすくするため、第１層配線Ｍ１の最小の幅をビアＶ１よりも大きく示しているが、第１層配線Ｍ１の幅は、ビアＶ１とほぼ同じ幅、すなわち５０ｎｍ程度に小さく形成されていても構わない。ただし、第１層配線Ｍ１の上面の最小の幅は、その上面に接続されるビアＶ２の底面の幅と同じ大きさを有している。
【００３０】
なお、層間絶縁膜Ｌ１の底面と層間絶縁膜ＩＦの上面との間には、配線溝Ｄ１の底面において層間絶縁膜Ｌ１を貫通するビアホールＨ１を開口する際にエッチングストッパ膜として機能するストッパ絶縁膜が形成されていてもよい。当該ストッパ絶縁膜の材料としては、例えば酸化シリコン膜、炭化シリコン膜または窒化シリコン膜を用いることが考えられる。ただし、本実施の形態のように、比誘電率が酸化シリコン膜よりも低いＳｉＯＣ膜により層間絶縁膜Ｌ１が構成されている場合、層間絶縁膜Ｌ１と層間絶縁膜ＩＦとはエッチング選択比が大きいため、ストッパ絶縁膜を設けなくても問題ない。
【００３１】
上記したように、本実施の形態の第１配線層には、層間絶縁膜Ｌ１を貫通する第１層配線Ｍ１およびビアＶ１は、いわゆるデュアルダマシン法により形成された一体の導体膜からなる。第１層配線Ｍ１は図の奥行き方向に延在しており、ビアＶ１は円柱状に形成されている。配線溝Ｄ１の表面およびビアホールＨ１の表面はバリア導体膜ＢＭ３により覆われており、配線溝Ｄ１内およびビアホールＨ１内には、バリア導体膜ＢＭ３を介して主導体膜ＭＣ３が形成されており、第１層配線Ｍ１およびビアＶ１はバリア導体膜ＢＭ３および主導体膜ＭＣ３からなる。主導体膜ＭＣ３はＣｕ（銅）からなり、バリア導体膜ＢＭ３はＴａ（タンタル）、ＴａＮ（窒化タンタル）もしくはＴｉＮ（窒化チタン）またはそれらの積層膜により構成されている。
【００３２】
半導体基板ＳＢの裏面の下には、当該裏面に接して、例えば窒化シリコン膜からなる絶縁膜ＢＩＦが形成されている。つまり、半導体基板ＳＢの裏面は、絶縁膜ＢＩＦにより覆われている。
【００３３】
ここで、層間絶縁膜Ｌ１、ＩＦストッパ絶縁膜ＥＳ、半導体基板ＳＢおよび絶縁膜ＢＩＦを貫通する貫通孔ＴＨ２が形成されており、貫通孔ＴＨ２内には、バリア導体膜ＢＭ２を介して主導体膜ＭＣ２が形成されている。バリア導体膜ＢＭ２および主導体膜ＭＣ２はスルーシリコンビア（シリコン貫通電極）ＴＳＶを構成しており、スルーシリコンビアＴＳＶの側壁と層間絶縁膜ＩＦ、ストッパ絶縁膜ＥＳ、半導体基板ＳＢおよび絶縁膜ＢＩＦとの間には、層間絶縁膜Ｌ１と一体となった同層の膜であるライナー絶縁膜ＬＦが形成されている。つまり、ライナー絶縁膜ＬＦは層間絶縁膜Ｌ１と同様にＳｉＯＣ膜からなる。また、主導体膜ＭＣ２はＣｕ（銅）からなり、バリア導体膜ＢＭ２はＴａ（タンタル）、ＴａＮ（窒化タンタル）もしくはＴｉＮ（窒化チタン）またはそれらの積層膜により構成されている。
【００３４】
ライナー絶縁膜ＬＦは半導体基板ＳＢとスルーシリコンビアＴＳＶとの間に発生する容量を抑えるために、層間絶縁膜ＩＦ、ストッパ絶縁膜ＥＳ、半導体基板ＳＢおよび絶縁膜ＢＩＦを貫通する貫通孔ＴＨ１内の表面を覆うように、半導体基板ＳＢおよびスルーシリコンビアＴＳＶ間に設けられている。つまり、貫通孔ＴＨ２は、貫通孔ＴＨ１内に形成されたライナー絶縁膜ＬＦの上面から下面を貫く開口部である。スルーシリコンビアＴＳＶおよび半導体基板ＳＢは、スルーシリコンビアＴＳＶの側壁を囲むように形成されたライナー絶縁膜ＬＦにより電気的に絶縁されている。
【００３５】
スルーシリコンビアＴＳＶは、複数の半導体チップを縦方向に積層して製造する３次元多機能デバイスにおいて、異種デバイス間を電気的に接続するための導通経路として設けられるビアである。スルーシリコンビアＴＳＶは、その内部を伝搬する電流の速度を高め、また消費電力を低減することを目的として、コンタクトプラグＣＰなどに比べて非常に大きい直径で形成され、その抵抗値を低減している。半導体基板ＳＢの主面に沿う方向におけるスルーシリコンビアＴＳＶの幅は３〜１０μｍであり、ここでは例えば６μｍである。つまり貫通孔ＴＨ２の開口部の直径は６μｍである。
【００３６】
単純に半導体基板ＳＢとスルーシリコンビアＴＳＶ間を絶縁させるためだけにライナー絶縁膜ＬＦを形成する場合には、ライナー絶縁膜ＬＦを酸化シリコン膜により構成し、その膜厚を０．２μｍ程度とすることが考えられる。これに対し、本実施の形態では、スルーシリコンビアＴＳＶを伝搬する電流の速度を高めるため、ライナー絶縁膜ＬＦを、酸化シリコン膜よりも比誘電率が低いＬｏｗ−ｋ膜であるＳｉＯＣ膜により構成することで、半導体基板ＳＢとスルーシリコンビアＴＳＶ間に生じる容量を低減している。
【００３７】
また、当該容量をより低減するため、ライナー絶縁膜ＬＦの膜厚を例えば１μｍ程度とし、比較的大きい膜厚としている。なお、ここでいうライナー絶縁膜ＬＦの膜厚とは、貫通孔ＴＨ１内のライナー絶縁膜ＬＦの、貫通孔ＴＨ１の内壁に対して垂直な方向における膜厚を指している。上記のように、ライナー絶縁膜ＬＦの膜厚は例えば１μｍであるため、貫通孔ＴＨ１の開口部の直径は例えば８μｍである。
【００３８】
スルーシリコンビアＴＳＶの側壁を覆うライナー絶縁膜ＬＦを第１配線層の層間絶縁膜Ｌ１として用いているため、第１配線層の上面の配線溝Ｄ１に埋め込まれた第１層配線Ｍ１の上面と、スルーシリコンビアＴＳＶの上面とは、同一の高さとなっている。
【００３９】
層間絶縁膜Ｌ１、第１層配線Ｍ１およびスルーシリコンビアＴＳＶのそれぞれの上には、第２配線層が形成されている。第２配線層は、第１配線層と同様の構造を有する第２層配線Ｍ２およびビアＶ２を有している。第２層配線Ｍ２およびビアＶ２は、層間絶縁膜Ｌ１上に順に形成されたバリア絶縁膜ＢＦ２および層間絶縁膜Ｌ２からなる積層絶縁膜を貫通するように形成されている。層間絶縁膜Ｌ２は例えばＳｉＯＣ膜からなるＬｏｗ−ｋ膜であり、バリア絶縁膜は例えば窒化シリコン膜からなる拡散防止膜である。
【００４０】
第２層配線Ｍ２およびビアＶ２は第１層配線Ｍ１およびビアＶ１と同様にデュアルダマシン法により一括で形成された導体膜からなる。すなわち、層間絶縁膜Ｌ２の上面には配線溝Ｄ２が設けられ、その内側にはバリア導体膜ＢＭ４を介して主導体膜ＭＣ４が形成されており、バリア導体膜ＢＭ４および主導体膜ＭＣ４により第２層配線Ｍ２が形成されている。また、配線溝Ｄ２の底面には、層間絶縁膜Ｌ２およびバリア絶縁膜ＢＦ２を貫通して、第１層配線Ｍ１の上面またはスルーシリコンビアＴＳＶの上面を露出するビアホールＨ２が形成されている。ビアホールＨ２の内側にはバリア導体膜ＢＭ４を介して主導体膜ＭＣ４が形成されており、バリア導体膜ＢＭ４および主導体膜ＭＣ４によりビアＶ２が形成されている。
【００４１】
第２層配線Ｍ２はビアＶ２を介して第１層配線Ｍ１またはスルーシリコンビアＴＳＶのそれぞれに電気的に接続されている。ビアＶ２の直径は例えば５０ｎｍであり、スルーシリコンビアＴＳＶの直径は６μｍであるため、ビアＶ２がスルーシリコンビアＴＳＶに接していない領域では、スルーシリコンビアＴＳＶの上面は上層の絶縁膜と接している。スルーシリコンビアＴＳＶがＳｉＯＣ膜からなる層間絶縁膜Ｌ２の底面に直接接すると、スルーシリコンビアＴＳＶを構成する主導体膜ＭＣ２内のＣｕ（銅）が層間絶縁膜Ｌ２内に拡散し、層間絶縁膜Ｌ２の絶縁性が低下して配線間の短絡を引き起こす虞がある。
【００４２】
また、延在する第１層配線Ｍ１の上面はビアＶ２から露出している領域が大きいため、第１層配線Ｍ１と層間絶縁膜Ｌ２とが接する場合は上記と同様に、第１層配線Ｍ１中のＣｕ（銅）が層間絶縁膜Ｌ２内に拡散する問題が生じる。
【００４３】
このため、第２配線層は、第１配線層とは異なり、層間絶縁膜Ｌ２および層間絶縁膜Ｌ１間に設けられたバリア絶縁膜ＢＦ２を有している。窒化シリコン膜または炭化シリコン膜からなるバリア絶縁膜ＢＦ２は密度が高い膜であるため、スルーシリコンビアＴＳＶおよび第１層配線Ｍ１のそれぞれの中のＣｕ（銅）が層間絶縁膜Ｌ２内に拡散することを防ぐことができる。また、上記したバリア導体膜ＢＭ１〜４も、主導体膜ＭＣ１〜４中の金属が層間絶縁膜中に拡散することを防ぐ役割を有している。
【００４４】
スルーシリコンビアＴＳＶの上面から、スルーシリコンビアＴＳＶ上の層間絶縁膜内にＣｕ（銅）が拡散することを防ぐ方法としては、比較例を用いて後述するように、スルーシリコンビアＴＳＶの上面を覆うことができる程度の大きさの直径を有する導体膜であるパッドを、スルーシリコンビアＴＳＶの上面に接するように形成することが考えられる。これに対し、本実施の形態において、スルーシリコンビアＴＳＶの上面には、スルーシリコンビアＴＳＶ以上の直径を有する導体膜は接しておらず、ビアＶ２およびバリア絶縁膜ＢＦ２が接して形成されている。
【００４５】
図１に示すように、スルーシリコンビアＴＳＶの直上の層間絶縁膜Ｌ２の上面には、ビアＶ２を介してスルーシリコンビアＴＳＶに電気的に接続されている複数の第２層配線Ｍ２と、スルーシリコンビアＴＳＶに電気的に接続されていない複数の第２層配線とが形成されている。つまり、スルーシリコンビアＴＳＶに電気的に接続されている第２層配線と、スルーシリコンビアＴＳＶに電気的に接続されていない第２層配線とは互いに絶縁されている。
【００４６】
第２配線層よりも上層の構造の図示は省略するが、第２配線層上には複数の配線層が積層されており、その最上部にＡｕ（金）または半田などからなるバンプ電極が形成されている。配線層は、第１配線層および第２配線層を含めて、少なくとも６層形成する。バンプ電極は、半導体基板ＳＢを含む半導体チップを、再配置配線層またはプリント基板などと接続するために形成されている。
【００４７】
以上に説明したように、本実施の形態の半導体チップは、主面に半導体素子が形成された半導体基板と、半導体基板を貫通するスルーシリコンビアとを有しており、スルーシリコンビアの側壁に形成されたライナー絶縁膜が、当該半導体素子の上方を覆う第１配線層の層間絶縁膜として用いられているものである。また、上記半導体チップは、半導体基板の主面上に複数積層された配線層を有しており、その上面にバンプ電極を有し、半導体基板の裏面側には、スルーシリコンビアの底面が露出している。
【００４８】
３次元多機能デバイスは、上述したような構造の半導体チップを縦方向に複数積み上げて構成されており、上下に積層された半導体チップ同士は、一方の半導体チップの上面に形成されたバンプ電極と、もう一方の半導体チップの底面に露出するスルーシリコンビアとを接続させることで互いに導通している。このようにして、スルーシリコンビアは積層された半導体チップ間の電気信号の伝搬経路として用いられる。
【００４９】
次に、ライナー絶縁膜を第１配線層の層間絶縁膜として用いず、また、スルーシリコンビアの上面をパッドにより完全に覆う場合の半導体装置を比較例として用い、本実施の形態の効果を説明する。
【００５０】
以下では、比較例の半導体装置の製造工程を、図１４〜図２１を用いて説明する。比較例の半導体装置は、スルーシリコンビアをビアミドル方式により形成するものである。図１４〜図２１は、比較例である半導体装置の製造工程を説明するために示す断面図である。
【００５１】
まず、図１４に示すように、半導体基板ＳＢを準備する。その後、半導体基板ＳＢの主面に、例えばＳＴＩ構造を有する素子分離領域ＩＥを形成した後、ゲート電極Ｇ１およびソース・ドレイン領域ＳＤを含むＭＯＳＦＥＴＱ１を、素子分離領域ＩＥから露出する半導体基板ＳＢの主面上に形成する。なお、ここではＭＯＳＦＥＴＱ１の詳しい形成工程の説明は省略する。また、半導体基板ＳＢ上に形成する半導体素子はＭＯＳＦＥＴに限らず、バイポーラトランジスタ、ダイオード、不揮発性メモリ、容量素子または抵抗素子などであっても構わない。ここで、半導体基板ＳＢの主面からゲート電極Ｇ１の上面までの高さは、例えば０．１５μｍである。
【００５２】
その後、ゲート電極Ｇ１およびソース・ドレイン領域ＳＤのそれぞれの上面に、周知のサリサイド技術を用いてシリサイド層（図示しない）を形成した後、シリサイド層およびＭＯＳＦＥＴＱ１を覆うように、半導体基板ＳＢ上に例えばＣＶＤ（Chemical Vapor Deposition）法を用いてストッパ絶縁膜ＥＳおよび層間絶縁膜ＩＦを順次形成する。ストッパ絶縁膜ＥＳは窒化シリコン膜により形成し、層間絶縁膜ＩＦは酸化シリコン膜により形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて層間絶縁膜ＩＦの上面を平坦化する。
【００５３】
次に、図１５に示すように、複数のコンタクトホールＣＨを開口し、ゲート電極Ｇ１、ソース・ドレイン領域ＳＤのそれぞれに電気的に接続される複数のコンタクトプラグＣＰを、コンタクトホールＣＨ内に埋め込んで形成する。なお、ここではゲート電極Ｇ１に接続されたコンタクトプラグＣＰは図示していない。
【００５４】
次に、図１６に示すように、層間絶縁膜ＩＦおよびストッパ絶縁膜ＥＳを貫通し、半導体基板ＳＢの途中の深さまで達するビアホールＶＨ１を形成する。
【００５５】
次に、図１７に示すように、半導体基板ＳＢの上面上に、ライナー絶縁膜ＬＦａ、バリア導体膜ＢＭ２および主導体膜ＭＣ２を順次形成することにより、ビアホールＶＨ１内を完全に埋め込む。ライナー絶縁膜ＬＦａはＳｉＯＣ膜からなり、その膜厚は例えば１μｍである。ここでは、半導体基板ＳＢと、後の工程で形成するスルーシリコンビアとの間に生じる容量を低減するため、ライナー絶縁膜ＬＦａの膜厚を１μｍ程度として比較的厚く形成している。ビアホールＶＨ１内のライナー絶縁膜ＬＦａは、その内側に、バリア導体膜ＢＭ２および主導体膜ＭＣ２が埋め込まれたビアホールＶＨ２を有している。バリア導体膜ＢＭ２は例えばスパッタリング法で形成されたＴａ（タンタル）膜からなり、主導体膜ＭＣ２はめっき法で形成されたＣｕ（銅）膜からなる。
【００５６】
次に、図１８に示すように、ＣＭＰ法を用いて層間絶縁膜ＩＦ上のライナー絶縁膜ＬＦａ、バリア導体膜ＢＭ２および主導体膜ＭＣ２を研磨し、層間絶縁膜ＩＦの上面およびコンタクトプラグＣＰの上面を露出させることで、ビアホールＶＨ１内に、ライナー絶縁膜ＬＦａを介してバリア導体膜ＢＭ２および主導体膜ＭＣ２を残す。バリア導体膜ＢＭ２および主導体膜ＭＣ２からなるプラグの幅は、３〜１０μｍであり、例えば６μｍである。
【００５７】
上記ＣＭＰ法による研磨工程では、研磨対象の膜を研磨して下地を露出した瞬間に研磨を終了させることは困難であり、当該下地の層が露出した後も研磨が続く。この場合、過剰な研磨により、下地の層の上面は、当該下地の層の上に形成されていた研磨対象の膜の１０％程度の厚さが研磨されて後退することが考えられる。つまり、膜厚が１μｍ程度の比較的厚い絶縁膜を除去する際には、層間絶縁膜ＩＦおよびコンタクトプラグＣＰのそれぞれの上面が、ライナー絶縁膜ＬＦａの膜厚１μｍの１０％である０．１μｍほど研磨されて後退し、層間絶縁膜ＩＦの膜厚が薄くなることがある。
【００５８】
この場合、ＭＯＳＦＥＴＱ１と層間絶縁膜ＩＦの上面とが接近するため、層間絶縁膜ＩＦ上に形成する配線と半導体素子の一部（例えばゲート電極Ｇ１）とが近接し、相互間で短絡が生じる虞がある。
【００５９】
次に、図１９に示すように、上面の高さが揃えられた層間絶縁膜ＩＦ、コンタクトプラグＣＰ、ライナー絶縁膜ＬＦａ、バリア導体膜ＢＭ２および主導体膜ＭＣ２のそれぞれの上に、周知のシングルダマシン法を用いて形成する配線層を含む第１配線層を形成する。当該第１配線層は、層間絶縁膜Ｌ１ａを有し、層間絶縁膜Ｌ１ａを開口してコンタクトプラグＣＰの上面を露出する溝Ｄ１ａ内には、第１層配線Ｍ１ａが形成されている。また、当該第１配線層は、層間絶縁膜Ｌ１ａを開口して主導体膜ＭＣ２を露出する溝Ｄ１ｂ内に埋め込まれたパッドＰＤを有している。層間絶縁膜Ｌ１ａは、ＳｉＯＣ膜からなるＬｏｗ−ｋ膜である。
【００６０】
第１層配線Ｍ１ａおよびパッドＰＤは、溝Ｄ１ａ、Ｄ１ｂのそれぞれの内側に順に埋め込まれたバリア導体膜ＢＭ３および主導体膜ＭＣ３により構成されている。溝Ｄ１ａ、Ｄ１ｂは、それぞれフォトリソグラフィ技術およびドライエッチング法を用いて形成された開口部である。パッドＰＤの幅は５〜１０μｍであり、例えば１０μｍの幅を有する。
【００６１】
パッドＰＤは、その下地のバリア導体膜ＢＭ２および主導体膜ＭＣ２からなるプラグの上面を完全に覆うように形成されている。これは、主導体膜ＭＣ２が層間絶縁膜Ｌ１ａに接し、主導体膜ＭＣ２中のＣｕ（銅）が層間絶縁膜Ｌ１ａ中などに拡散することを防ぐためである。また、リソグラフィ工程でのずれの発生を考慮して、パッドＰＤのパターンは上記プラグの上面よりも広いパターンで形成される。
【００６２】
主導体膜ＭＣ２を含む上記プラグの上面と層間絶縁膜Ｌ１ａの底面との間に、Ｃｕ（銅）の拡散を防ぐ膜であって、例えば窒化シリコン膜からなるバリア絶縁膜を形成することが考えられるが、Ｃｕ（銅）の拡散を防ぐことができるような緻密な膜は比誘電率が高いため、ここではそのようなバリア絶縁膜（拡散防止膜）を形成していない。
【００６３】
つまり、バリア絶縁膜（拡散防止膜）をＭＯＳＦＥＴＱ１を覆う層間絶縁膜ＩＦの上面に接して形成すると、ＭＯＳＦＥＴＱ１と第１配線層内の配線との間に生じる容量が大きくなり、半導体素子の動作速度の低下、または消費電力の増加が生じる。したがって、半導体装置の性能の低下を防ぐ観点から、比較例の半導体装置では、パッドＰＤの代わりにバリア絶縁膜を設けてＣｕ（銅）の拡散を防ぐことは現実的ではない。このような理由から、比較例の半導体装置では、バリア導体膜ＢＭ２および主導体膜ＭＣ２からなるプラグの上面を覆うことできる程度に幅が大きいパッドＰＤを第１配線層内に形成している。
【００６４】
第１層配線Ｍ１ａの幅は５０ｎｍ程度であるのに対し、パッドＰＤは１０μｍであり、非常に大きい幅を有している。これらの導体膜を埋め込んだ第１配線層を形成する際には、まず、溝Ｄ１ａ、Ｄ１ｂを形成した層間絶縁膜Ｌ１ａ上に、スパッタリング法などを用いてバリア導体膜ＢＭ３を形成した後、めっき法などを用いて主導体膜ＭＣ３を形成することで溝Ｄ１ａ、Ｄ１ｂをそれぞれ埋め込む。その後、ＣＭＰ法により、層間絶縁膜Ｌ１ａ上の余分なバリア導体膜ＢＭ３および主導体膜ＭＣ３を研磨して除去することにより、溝Ｄ１ａ、Ｄ１ｂ内のみにバリア導体膜ＢＭ３および主導体膜ＭＣ３を残す。
【００６５】
上記のようにして、溝Ｄ１ｂ内にバリア導体膜ＢＭ３および主導体膜ＭＣ３からなるパッドＰＤを形成しようとすると、上記したＣＭＰ法による余分な導体膜の研磨工程において、上面の面積が非常に大きいパッドＰＤと、微細な配線パターンである第１層配線Ｍ１ａとを同一の研磨工程で形成することになり、ＣＭＰ法のディッシング特性により、パッドＰＤの中央部の膜厚が薄くなる。つまり、パッドＰＤの上面は、中央が凹んだ形状となる。
【００６６】
次に、図２０に示すように、層間絶縁膜Ｌ１ａ、第１層配線Ｍ１ａおよびパッドＰＤのそれぞれの上に、第２配線層を形成する。第２配線層は、層間絶縁膜Ｌ１ａ上にバリア絶縁膜ＢＦ２および層間絶縁膜Ｌ２を順に積層して形成した積層膜と、当該積層膜を貫通する孔内にデュアルダマシン法により形成された第２層配線Ｍ２およびビアＶ２とを有している。
【００６７】
第２配線層を形成する際には、まず、例えばＣＶＤ法を用いて層間絶縁膜Ｌ１ａ上にバリア絶縁膜ＢＦ２および層間絶縁膜Ｌ２を順次形成する。このとき、パッドＰＤの上面は凹部が形成されているため、その直上に形成（堆積）する層間絶縁膜Ｌ２の上面もパッドＰＤの上面と同様に凹んだ形状となる。
【００６８】
その後、フォトリソグラフィ技術およびエッチング法を用いて、配線溝Ｄ２と、パッドＰＤおよび第１層配線Ｍ１ａの上面を露出するビアホールＨ２とを形成する。その後、スパッタリング法およびめっき法を用いて、配線溝Ｄ２内およびビアホールＨ２内をバリア導体膜ＢＭ４および主導体膜ＭＣ４により埋め込む。続いて、ＣＭＰ法を用いて層間絶縁膜Ｌ２上の余分なバリア導体膜ＢＭ４および主導体膜ＭＣ４を除去して層間絶縁膜Ｌ２の上面を露出させることで、バリア導体膜ＢＭ４および主導体膜ＭＣ４からなる第２層配線Ｍ２およびビアＶ２を、配線溝Ｄ２内およびビアホールＨ２内にそれぞれ形成する。
【００６９】
このとき、上記したＣＭＰ法による研磨工程により、余分な主導体膜ＭＣ４などを除去しようとしても、パッドＰＤの凹みに起因して形成された層間絶縁膜Ｌ２の上面の凹部には、バリア導体膜ＢＭ４および主導体膜ＭＣ４が除去しきれずに残る。
【００７０】
その後、図示は省略するが、第２配線層上に、複数の配線層を形成し、最上層には再配置配線層またはプリント基板などへ接続するためのバンプ電極を形成する。これにより、ウエハプロセスの前工程は終了する。
【００７１】
次に、図２１に示す後工程に移る。ビアミドル方式では、後の工程でスルーシリコンビアとなる主導体膜ＭＣ２およびバリア導体膜ＢＭ２からなるプラグの底が半導体基板ＳＢの途中の深さにあるため、半導体基板ＳＢの底面を研磨して当該プラグの底を露出する必要がある。この場合、まず、ウエハ研削装置で半導体基板ＳＢの裏面を削って半導体基板ＳＢを薄くし、その後ドライエッチング法により当該プラグの底部が半導体基板ＳＢの底面から突き出すように半導体基板ＳＢをエッチングする。
【００７２】
その後、半導体基板ＳＢの裏面を覆うように、絶縁膜ＢＩＦを形成する。続いて、半導体基板ＳＢの裏面から突出した当該プラグを、ＣＭＰ法などを用いて研磨することで、層間絶縁膜ＩＦ、ストッパ絶縁膜ＥＳおよび半導体基板ＳＢを貫く貫通孔ＴＨ１を形成し、貫通孔ＴＨ１内にライナー絶縁膜ＬＦａを介して、主導体膜ＭＣ２およびバリア導体膜ＢＭ２からなるスルーシリコンビアＴＳＶを形成する。これにより、スルーシリコンビアＴＳＶを含む比較例の半導体チップが完成する。
【００７３】
上述した比較例の半導体装置では、スルーシリコンビアＴＳＶに寄生する容量を低減するために、スルーシリコンビアＴＳＶの側壁を覆うライナー絶縁膜ＬＦａを比誘電率の低い膜により形成し、また、ライナー絶縁膜ＬＦａの膜厚を厚くしている。
【００７４】
ここで図２２に、ライナー絶縁膜の膜厚およびスルーシリコンビア寄生容量の関係をグラフに示す。図２２では、横軸をライナー絶縁膜の膜厚とし、縦軸をライナー絶縁膜および半導体基板間の容量とするグラフを示している。ここでは、比誘電率ｋが４．３の場合、すなわちライナー絶縁膜が酸化シリコン膜からなる場合を三角のプロットで示し、比誘電率ｋが３．０の場合、すなわちライナー絶縁膜がＳｉＯＣ膜からなる場合を黒丸のプロットで示している。なお、スルーシリコンビアは、直径６μｍ、高さ５０μｍのものを用いている。当該グラフにより、ライナー絶縁膜の膜厚が厚くなると、スルーシリコンビアの寄生容量が減少することが分かる。また、低誘電率（Ｌｏｗ−ｋ）の絶縁膜を適用することでも、スルーシリコンビアの寄生容量が減少する。
【００７５】
例えば、酸化シリコン膜によりライナー絶縁膜を構成すると、比誘電率は４．３であり、この場合にライナー絶縁膜の膜厚２００ｎｍとすると、寄生容量は１８０ｆＦになるのに対し、ライナー絶縁膜をＳｉＯＣ膜により構成することで比誘電率を３．０とし、ライナー絶縁膜の膜厚を１μｍとすると、寄生容量は２５ｆＦまで低減することができる。したがって、上記した比較例の半導体装置では、スルーシリコンビアＴＳＶ（図２１参照）の寄生容量を低減するために１μｍ程度の厚膜のライナー絶縁膜を適用している。なお、比誘電率が高い酸化シリコン膜を用いて寄生容量を２５ｆＦまで低減しようとすると、グラフから分かるように、１．５μｍ程度の膜厚のライナー絶縁膜が必要となる。
【００７６】
ライナー絶縁膜ＬＦａの膜厚を大きくすれば寄生容量が低減できるが、層間絶縁膜ＩＦ上のライナー絶縁膜ＬＦａをＣＭＰ法により研磨する際、研磨対象であるライナー絶縁膜ＬＦａの膜厚が大きくなることで、研磨工程において下地の層が過剰に研磨される量が増大し、コンタクト層の層間絶縁膜ＩＦの削り込み量が増大する問題が生じる。このため、層間絶縁膜ＩＦの薄膜化により、ゲート電極Ｇ１および第１層配線Ｍ１ａ間で短絡不良を引き起こし易くなる課題がある。
【００７７】
例えば、ライナー絶縁膜の膜厚が２００ｎｍ程度である場合、図１８を用いて説明した工程において層間絶縁膜ＩＦ上のライナー絶縁膜をＣＭＰ法により研磨、除去しても、下地の層間絶縁膜ＩＦは殆ど研磨されない。つまり、層間絶縁膜ＩＦの表面を露出するために行う研磨工程における過剰な研磨量を、研磨対象の膜の膜厚の１０％と設定した場合、コンタクト層の層間絶縁膜ＩＦの上面の削れ量は、ライナー絶縁膜の膜厚の１０％の厚さである２０ｎｍ程度となる。
【００７８】
層間絶縁膜ＩＦの膜厚はコンタクトホールＣＨのアスペクト比で決まり、良好な歩留まりを得るためには、アスペクト比を５以下にする必要があることから、コンタクトホールＣＨの径を５０ｎｍとすると、層間絶縁膜ＩＦの膜厚は２５０ｎｍとなる。これよりも層間絶縁膜ＩＦの膜厚を大きくするためには、コンタクトプラグＣＰの径を大きくしなければならず、半導体装置の微細化が困難となる。ゲート電極高さを１５０ｎｍとすると、ライナー絶縁膜を研磨した際に上面を研磨された層間絶縁膜ＩＦの上面と、ゲート電極Ｇ１の上面との距離は、（２５０−１５０）−２０＝８０ｎｍとなり、研磨量のばらつきを考慮しても、短絡不良が生じることはないと考えられる。
【００７９】
一方、図１４〜図２１に比較例を用いて説明したように、ライナー絶縁膜ＬＦａの膜厚を１μｍに厚膜化した場合、ＣＭＰ方による研磨工程の過剰な研磨による層間絶縁膜ＩＦの上面の削れ量は１００ｎｍとなる。この場合、上記研磨工程後の層間絶縁膜ＩＦの上面とゲート電極Ｇ１の上面との距離は、（２５０−１５０）−１００＝０ｎｍとなるため、ゲート電極Ｇ１の上面が露出する。ライナー絶縁膜ＬＦａの膜厚のばらつきは±５％程度であるため、これを考慮しても、層間絶縁膜ＩＦの過剰な削り込み量は±５０ｎｍとなり、層間絶縁膜ＩＦの上面からゲート電極Ｇ１が露出する可能性は高い。
【００８０】
上記のように、寄生容量の低減を目的としてライナー絶縁膜の膜厚を１μｍ程度に厚くすると、ＣＭＰ法の過剰な研磨により、ゲート電極と第１層配線との間で短絡が起きやすくなり、半導体装置の信頼性が低下する。
【００８１】
また、ライナー絶縁膜ＬＦａの膜厚が大きくなると、層間絶縁膜ＩＦ上のライナー絶縁膜ＬＦａを削る量が大きくなることで製造コストが増大する問題がある。また、削り込み量が大きいことで、ＣＭＰ法による研磨のばらつきが大きくなり、研磨により膜の表面を均一に平坦化することが困難となる問題がある。
【００８２】
また、図２０に示すように、スルーシリコンビアＴＳＶに接続するパッドＰＤは面積が大きいため、その上面をＣＭＰ法により研磨する際に、パッドＰＤの上面の中央部がディッシング特性により凹んだ形状となる。このため、パッドＰＤ上の第２配線層およびさらに上の配線層において配線形成不良が生じ、図２０に示すように、隣り合う配線同士が、それらの配線の上の凹部に残された金属膜により導通する。例えば、上記したように、層間絶縁膜Ｌ２の上面の凹部内に形成されたバリア導体膜ＢＭ４および主導体膜ＭＣ４は、ＣＭＰ法による研磨工程で除去されず、その下部の第２層配線Ｍ２と一体となったまま残る。このように、スルーシリコンビアＴＳＶよりも直径が広い大面積のパッドＰＤを形成することにより、上層配線間で短絡不良が生じる問題がある。
【００８３】
そこで、本実施の形態の半導体装置では、図１に示すように、ライナー絶縁膜ＬＦの膜厚を１μｍ程度の比較的大きい厚さにする場合において、ライナー絶縁膜ＬＦを第１配線層の層間絶縁膜Ｌ１として利用し、さらに、スルーシリコンビアＴＳＶの上面を覆うようなパッドを形成しない構造を採用している。
【００８４】
ここでは、ＳｉＯＣ膜を含むＬｏｗ−ｋ膜であるライナー絶縁膜ＬＦを、層間絶縁膜ＩＦ上に残すことで、ＣＭＰ法による研磨によって層間絶縁膜ＩＦの膜厚が薄くなり、ＭＯＳＦＥＴＱ１などの半導体素子と第１配線層の第１層配線Ｍ１などとの間で短絡不良が起きることを防いでいる。これにより、半導体装置の信頼性を向上させることができる。
【００８５】
また、Ｌｏｗ−ｋ膜であるライナー絶縁膜ＬＦを第１配線層の層間絶縁膜Ｌ１として用い、その膜厚を１μｍ程度に大きくすることにより、配線の寄生容量を低減することができ、また、層間絶縁膜Ｌ１および層間絶縁膜ＩＦの間のエッチング選択比が大きいため、配線および素子間の容量増大の原因となるエッチングストッパ膜を、層間絶縁膜Ｌ１と層間絶縁膜ＩＦとの間に設ける必要がない。したがって、半導体装置の性能を向上させることができる。
【００８６】
また、本実施の形態では、パッドＰＤ（図２１参照）を形成せず、スルーシリコンビアＴＳＶ（図１参照）の上面に直接第２層配線のビアＶ２を接続している。ここでは、スルーシリコンビアＴＳＶの上面であって、ビアＶ２から露出する領域はバリア絶縁膜ＢＦ２により覆われるため、パッドＰＤを形成しなくてもスルーシリコンビアＴＳＶ中からＣｕ（銅）が層間絶縁膜内に拡散することを防ぐことができる。よって、大面積のパッドＰＤを形成する必要がないため、本実施の形態では、スルーシリコンビアＴＳＶ（図１参照）の上面を完全に覆うような金属パターンを形成していない。
【００８７】
したがって、パッドＰＤのような大面積の金属パターンを研磨する際に第１配線層の上面に凹みが形成されることに起因して、第１層配線の上層の配線間で短絡が生じることを防ぐことができる。これにより、半導体装置の信頼性を向上することができる。
【００８８】
また、大面積の金属パターンを形成する必要がなく、スルーシリコンビアＴＳＶの直上の第１配線層に配線を設けることができるため、パッドＰＤを形成する場合に比べて配線レイアウトの自由度を向上することができ、また、半導体装置を微細化することができる。
【００８９】
以上に述べたように、本実施の形態の半導体装置の大きな特徴は、スルーシリコンビアを覆うライナー絶縁膜を第１層配線の層間絶縁膜として利用して半導体素子上を覆うように形成し、また、スルーシリコンビアの上面を覆うようなパッドを形成しない構造を用いている点にある。つまり、ここでは、ライナー絶縁膜を貫通して埋め込まれた導体膜（配線およびビア）が、半導体素子に接続されたコンタクトプラグに直接接続されている。
【００９０】
以下では、本実施の形態の半導体装置の製造方法を、図２〜図１１を用いて説明する。図２〜図１１は、本実施の形態の半導体装置の製造工程を説明する断面図である。ここでは、スルーシリコンビアを形成する前に、半導体基板上に配線層を除くＬＳＩデバイスを形成するビアミドル方式を用いる。
【００９１】
まず、図２に示すように、例えば単結晶シリコンからなる半導体基板ＳＢを準備する。その後、半導体基板ＳＢの主面に、ドライエッチング法を用いて溝を形成し、当該溝内にＳＴＩ構造を有する素子分離領域ＩＥを形成する。
【００９２】
次に、図３に示すように、ゲート電極Ｇ１およびソース・ドレイン領域ＳＤを含むＭＯＳＦＥＴＱ１を、素子分離領域ＩＥから露出する半導体基板ＳＢ主面上に形成する。
【００９３】
なお、本実施の形態の大きな特徴はスルーシリコンビアを囲むライナー絶縁膜および配線層にあるため、ＭＯＳＦＥＴＱ１の詳しい形成工程の説明は省略する。また、半導体基板ＳＢ上に形成する半導体素子はＭＯＳＦＥＴに限らず、バイポーラトランジスタ、ダイオード、不揮発性メモリ、容量素子または抵抗素子などであっても構わない。ここで、半導体基板ＳＢの主面からゲート電極Ｇ１の上面までの高さは、例えば０．１５μｍである。
【００９４】
図示はしていないが、ゲート電極Ｇ１の下の半導体基板ＳＢの主面には、ｐ型の不純物（例えばＢ（ホウ素））が導入されたｐ型ウエルが形成されている。ここで形成するＭＯＦＥＴＱ１はｎチャネル型のＭＯＳ型電界効果トランジスタであり、ＭＯＳＦＥＴＱ１を構成するソース・ドレイン領域ＳＤは、半導体基板ＳＢの主面にゲート電極Ｇ１をマスクとしてｎ型の不純物（例えばＡｓ（ヒ素））をイオン注入法により打ち込むことで形成する。
【００９５】
その後、ゲート電極Ｇ１およびソース・ドレイン領域ＳＤのそれぞれの上面に、周知のサリサイド技術を用いてシリサイド層（図示しない）を形成した後、シリサイド層およびＭＯＳＦＥＴＱ１を覆うように、半導体基板ＳＢ上に例えばＣＶＤ法を用いてストッパ絶縁膜ＥＳおよび層間絶縁膜ＩＦを順次形成する。ストッパ絶縁膜ＥＳは窒化シリコン膜により形成し、層間絶縁膜ＩＦは酸化シリコン膜により形成する。その後、ＣＭＰ法を用いて層間絶縁膜ＩＦの上面を平坦化する。
【００９６】
窒化シリコン膜からなるストッパ絶縁膜ＥＳは非常に強いストレスを持っており、そのストレスによりＭＯＳＦＥＴＱ１の直下のチャネル領域に歪を生じさせる。チャネル領域に生じる歪により、ＭＯＳＦＥＴＱ１の動作時におけるチャネル領域中の電子の移動度が改善するため、ＭＯＳＦＥＴＱ１の駆動電流を増加させることができる。
【００９７】
次に、図４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ストッパ絶縁膜ＥＳおよび層間絶縁膜ＩＦからなる積層膜を貫通する複数のコンタクトホールＣＨを開口し、ゲート電極Ｇ１、ソース・ドレイン領域ＳＤのそれぞれの上面上のシリサイド層（図示しない）を露出する。続いて、ゲート電極Ｇ１、ソース・ドレイン領域ＳＤのそれぞれに電気的に接続される複数のコンタクトプラグＣＰを、コンタクトホールＣＨ内に埋め込んで形成する。なお、ここではゲート電極Ｇ１に接続されたコンタクトプラグＣＰは図示していない。
【００９８】
コンタクトプラグＣＰを形成する際にはまず、半導体基板ＳＢの主面の全面上にスパッタリング法などを用いてバリア導体膜ＢＭ１を形成する。バリア導体膜ＢＭ１はＴｉ（チタン）またはＴｉＮ（窒化チタン）からなる。その後、半導体基板ＳＢの上面の全面上にＰＶＤ（Physical Vapor Deposition）を用いてタングステンからなる主導体膜ＭＣ１を形成する。その後、エッチバックを行なって層間絶縁膜ＩＦ上の余分なバリア導体膜ＢＭ１および主導体膜ＭＣ１を除去し、層間絶縁膜ＩＦの上面を露出させることで、コンタクトホールＣＨ内に残ったバリア導体膜ＢＭ１および主導体膜ＭＣ１からなるコンタクトプラグＣＰを形成する。
【００９９】
次に、図５に示すように、フォトリソグラフィ技術およびドライエッチング法により、層間絶縁膜ＩＦおよびストッパ絶縁膜ＥＳを貫通し、半導体基板ＳＢの途中の深さまで達するビアホールＶＨ１を形成する。ドライエッチングの方式としては、エッチングとデポジションを交互に繰り返してエッチングを行う、ボッシュ法と呼ばれる方法を適用することも可能である。ビアホールＶＨ１の直径は３〜１０μｍであり、ここでは６μｍとする。また、層間絶縁膜ＩＦの上面からビアホールＶＨ１の底面までのビアホールＶＨ１の深さは５２μｍである。なお、後の工程で半導体基板ＳＢの裏面が後退するため、最終的にビアホールＶＨ１の深さは５０μｍとなる。
【０１００】
次に、図６に示すように、半導体基板ＳＢの上面上に、ライナー絶縁膜ＬＦ、バリア導体膜ＢＭ２および主導体膜ＭＣ２を順次形成することにより、ビアホールＶＨ１内を埋め込む。ライナー絶縁膜ＬＦはＳｉＯＣ膜からなり、例えばＣＶＤ法により形成され、その膜厚は例えば１μｍである。ここでは、半導体基板ＳＢと、後の工程で形成されるスルーシリコンビアとの間に生じる容量を低減するため、ライナー絶縁膜ＬＦの膜厚を１μｍ程度として比較的厚く形成している。ビアホールＶＨ１内のライナー絶縁膜ＬＦは、その内側に、バリア導体膜ＢＭ２および主導体膜ＭＣ２が埋め込まれたビアホールＶＨ２を有している。バリア導体膜ＢＭ２は例えばスパッタリング法で形成されたＴａ（タンタル）膜からなり、主導体膜ＭＣ２はめっき法で形成されたＣｕ（銅）膜からなる。
【０１０１】
次に、図７に示すように、ＣＭＰ法を用いてライナー絶縁膜ＬＦ上の余分なバリア導体膜ＢＭ２および主導体膜ＭＣ２研磨し、層間絶縁膜ＩＦの直上のライナー絶縁膜ＬＦの上面を露出させることで、ビアホールＶＨ１内に、ライナー絶縁膜ＬＦを介してバリア導体膜ＢＭ２および主導体膜ＭＣ２を残す。バリア導体膜ＢＭ２および主導体膜ＭＣ２からなるプラグの幅は、３〜１０μｍであり、例えば６μｍである。
【０１０２】
上記研磨工程では、ライナー絶縁膜ＬＦの膜厚が所望の膜厚になるまで、ＣＭＰ法によりライナー絶縁膜ＬＦの上面を研磨する。ＣＭＰ法により研磨した後のライナー絶縁膜ＬＦの膜厚は、たとえば０．３μｍである。ここでは、ライナー絶縁膜ＬＦの膜厚をＣＭＰ法により調整しているが、ドライエッチング法を追加して膜厚を調整することも可能である。ドライエッチング法を適用する場合、ライナー絶縁膜ＬＦを形成した直後であって、バリア導体膜ＢＭ２を形成する前に、異方性ドライエッチングにより所望の膜厚となるまでライナー絶縁膜ＬＦエッチングする。この場合、異方性エッチングにより、半導体基板ＳＢの主面に対して垂直な方向にのみエッチングが侵攻するため、ビアホールＶＨ１の側壁に形成されたライナー絶縁膜ＬＦはエッチングされない。
【０１０３】
層間絶縁膜ＩＦ上に形成されたライナー絶縁膜ＬＦは、第１配線層を構成する膜であり、後の工程で形成する第１層配線を埋め込む層間絶縁膜Ｌ１として用いる膜である。つまり、本実施の形態では、ライナー絶縁膜ＬＦを第１配線層を構成する層間絶縁膜Ｌ１として用いることで、第１配線層の層間絶縁膜として用いる絶縁膜を新たに形成（堆積）する工程を省略している。
【０１０４】
次に、図８に示すように、第１配線層を形成する。図１９を用いて説明した比較例の工程では、第１配線層と構成する絶縁膜を新たにＣＶＤ法により堆積したが、本実施の形態では、上記したようにライナー絶縁膜ＬＦを第１配線層の層間絶縁膜Ｌ１として利用するため、新たな絶縁膜を形成する必要はない。ライナー絶縁膜ＬＦと一体となっている層間絶縁膜Ｌ１はＳｉＯＣ膜からなるＬｏｗ−ｋ膜であるため、層間絶縁膜ＩＦ上の第１配線層の電解を緩和し、寄生容量を低減することができる。
【０１０５】
ここでは、第１配線層の配線をデュアルダマシン法により形成する。すなわち、まずフォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜Ｌ１の上面から下面に達し、コンタクトプラグＣＰの上面および主導体膜ＭＣ２の上面のそれぞれを露出すうる複数のビアホールＨ１を形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜Ｌ１の上面に複数の配線溝Ｄ１を形成する。配線溝Ｄ１は、層間絶縁膜Ｌ１の膜厚の途中までの深さで形成する。
【０１０６】
このとき、一部の配線溝Ｄ１は平面視においてビアホールＨ１と重なる領域に形成する。つまり、ビアホールＨ１は、層間絶縁膜Ｌ１の上面に沿って延在する配線溝Ｄ１の底面の一部を開口している。なお、ここでは、第１配線層のビアホールＨ１を配線溝Ｄ１より先に形成したが、ビアホールＨ１は配線溝Ｄ１の形成後に形成してもよい。
【０１０７】
続いて、配線溝およびビアホールＨ１の内側の表面を覆うように、半導体基板ＳＢの上面の全面上に、スパッタリング法などを用いてバリア導体膜ＢＭ３を形成する。次に、スパッタリング法を用いて、バリア導体膜ＢＭ３の表面上にＣｕ（銅）からなるシード膜（図示しない）を形成した後、めっき法などを用いて主導体膜ＭＣ３を形成する。これにより、バリア導体膜ＢＭ３、シード膜および主導体膜ＭＣ３で配線溝Ｄ１およびビアホールＨ１を完全に埋め込む。主導体膜ＭＣ３はＣｕ（銅）からなり、バリア導体膜ＢＭ３はＴａ（タンタル）、ＴａＮ（窒化タンタル）もしくはＴｉＮ（窒化チタン）またはそれらの積層膜により構成する。
【０１０８】
その後、ＣＭＰ法により、層間絶縁膜Ｌ１上の余分なバリア導体膜ＢＭ３および主導体膜ＭＣ３を研磨して除去することにより、層間絶縁膜Ｌ１の上面を露出させ、配線溝Ｄ１内およびビアホールＨ１内にバリア導体膜ＢＭ３および主導体膜ＭＣ３を残す。これにより、配線溝Ｄ１内に形成されたバリア導体膜ＢＭ３、シード膜および主導体膜ＭＣ３からなる第１層配線Ｍ１と、ビアホールＨ１内に形成されたバリア導体膜ＢＭ３、シード膜および主導体膜ＭＣ３からなるビアＶ１とを形成する。このように、本実施の形態では、第１配線層の配線およびビアを同一の導体膜により一括で形成する。
【０１０９】
次に、図９に示すように、第１配線層上に第２配線層を形成する。ここではまず、層間絶縁膜Ｌ１、第１層配線Ｍ１、バリア導体膜ＢＭ２、主導体膜ＭＣ２のそれぞれの上に、例えばＣＶＤ法を用いてバリア絶縁膜ＢＦ２および層間絶縁膜Ｌ２を順に積層する。このとき、図１９に比較例として示したような大面積のパッドＰＤはバリア絶縁膜ＢＦ２および層間絶縁膜Ｌ２の下に形成されていない。つまり、第１配線層の上面には、上面に凹部を有する導体パターンが形成されていないため、第１配線層上に形成（堆積）する層間絶縁膜Ｌ２の上面を平坦に形成することができる。
【０１１０】
その後、図８を用いて説明した工程と同様にして、バリア絶縁膜ＢＦ２および層間絶縁膜Ｌ２からなる積層膜を貫通するビアホールＨ２および配線溝Ｄ２を形成した後、デュアルダマシン法により第２層配線Ｍ２およびビアＶ２を形成する。つまり、フォトリソグラフィ技術およびエッチング法を用いて、配線溝Ｄ２と、パッドＰＤおよび第１層配線Ｍ１の上面を露出するビアホールＨ２とを形成する。ビアホールＨ２は層間絶縁膜Ｌ２およびバリア絶縁膜ＢＦ２を貫通させて形成する。配線溝Ｄ２は、層間絶縁膜Ｌ２の途中の深さまで達し、バリア絶縁膜ＢＦ２まで達していない。
【０１１１】
その後、スパッタリング法およびめっき法を用いて、配線溝Ｄ２内およびビアホールＨ２内を、バリア導体膜ＢＭ４、シード膜（図示しない）および主導体膜ＭＣ４を順に形成することにより埋め込む。続いて、ＣＭＰ法を用いて層間絶縁膜Ｌ２上の余分なバリア導体膜ＢＭ４、シード膜および主導体膜ＭＣ４を除去して層間絶縁膜Ｌ２の上面を露出させることで、バリア導体膜ＢＭ４および主導体膜ＭＣ４からなる第２層配線Ｍ２およびビアＶ２を、配線溝Ｄ２内およびビアホールＨ２内にそれぞれ形成する。主導体膜ＭＣ４はＣｕ（銅）からなり、バリア導体膜ＢＭ４はＴａ（タンタル）、ＴａＮ（窒化タンタル）もしくはＴｉＮ（窒化チタン）またはそれらの積層膜により構成されている。
【０１１２】
第２配線層には、デュアルダマシン法により複数の第２層配線Ｍ２および複数のビアＶ２が形成される。一部のビアＶ２は第１層配線Ｍ１の上面に接続され、他の一部のビアＶ２は主導体膜ＭＣ２の上面に接続される。直径が６μｍ程ある主導体膜ＭＣ２の直上には、それぞれの配線幅が例えば５０ｎｍの複数の第２層配線Ｍ２が、互いの間に０．１μｍの間隔を空けて並んで配置されている。主導体膜ＭＣ２の直上の複数の第２層配線Ｍ２のうち、一部は主導体膜ＭＣ２に電気的に接続され、他の一部は主導体膜ＭＣ２に対して絶縁されている。
【０１１３】
ここで、層間絶縁膜Ｌ２の上面には図２０に示したような凹みが形成されていないため、第２層配線Ｍ２を形成するためにＣＭＰ法による研磨工程を行った場合、余分な主導体膜ＭＣ４は層間絶縁膜Ｌ２上に残らず、第２層配線Ｍ２は複数の配線溝Ｄ２のそれぞれの内側に分離して形成される。したがって、層間絶縁膜Ｌ２上に残る主導体膜ＭＣ４を介して、主導体膜ＭＣ２の直上の第２層配線Ｍ２同士が短絡することはない。
【０１１４】
次に、図示は省略するが、第２配線層上に、複数の配線層を形成し、最上層には再配置配線層またはプリント基板などへ接続するためのバンプ電極を形成する。これにより、ウエハプロセスの前工程は終了する。配線層は、図９に示している第１配線層および第２配線層を含めて、例えば６層以上形成する。
【０１１５】
次に、図１０に示すように、スルーシリコンビアの底面を露出する工程を含む後工程に移る。ビアミドル方式では、スルーシリコンビアとなる主導体膜ＭＣ２およびバリア導体膜ＢＭ２からなるプラグの底が半導体基板ＳＢの途中の深さにあるため、半導体基板ＳＢを研磨して当該プラグの底を露出する必要がある。この場合、まず、ウエハ研削装置で、例えば厚さが７５０μｍある半導体基板ＳＢの裏面を削って半導体基板ＳＢをの膜厚を薄くする。ただし、この時点では、ライナー絶縁膜ＬＦの底部は半導体基板ＳＢの底面から露出していない。
【０１１６】
その後、ドライエッチング法により当該プラグおよびライナー絶縁膜ＬＦの底部が半導体基板ＳＢの底面から突き出すように半導体基板ＳＢをエッチングする。これにより、半導体基板ＳＢの膜厚は約５０μｍ程度になる。当該エッチング工程では、ライナー絶縁膜ＬＦが残るようにエッチング選択比を調整して、Ｓｉ（シリコン）を選択的にエッチングする。したがって、上記のようにして半導体基板ＳＢの裏面の研削およびエッチングを行った時点では、まだ上記プラグの底部はライナー絶縁膜ＬＦに覆われており、露出していない。つまり、半導体基板ＳＢの裏面からは、ライナー絶縁膜ＬＦの底面と側壁の一部とが露出している。
【０１１７】
その後、半導体基板ＳＢの裏面およびライナー絶縁膜ＬＦの底部の表面を覆うように、例えばＣＶＤ法を用いて絶縁膜ＢＩＦを形成する。絶縁膜ＢＩＦは例えば窒化シリコン膜からなり、半導体基板ＳＢの裏面側から半導体基板ＳＢなどが不純物により汚染されることを防ぐ役割を有する。
【０１１８】
次に、図１１に示すように、半導体基板ＳＢの裏面から突出したライナー絶縁膜ＬＦと、主導体膜ＭＣ２およびバリア導体膜ＢＭ２からなるプラグとを、ＣＭＰ法などを用いて研磨する。当該研磨工程により、層間絶縁膜ＩＦ、ストッパ絶縁膜ＥＳおよび半導体基板ＳＢを貫く貫通孔ＴＨ１を形成し、貫通孔ＴＨ１内にライナー絶縁膜ＬＦを介して、主導体膜ＭＣ２およびバリア導体膜ＢＭ２からなるスルーシリコンビアＴＳＶを形成する。これにより、スルーシリコンビアＴＳＶを含む本実施の形態の半導体装置を構成する半導体チップが完成する。スルーシリコンビアＴＳＶは、ライナー絶縁膜ＬＦの上面から下面を貫通する貫通孔ＴＨ２内に埋め込まれて形成される。スルーシリコンビアＴＳＶの底面は、半導体基板ＳＢの底面と揃うように平坦化されている。
【０１１９】
以下では、本実施の形態の半導体装置の効果を説明する。
【０１２０】
本実施の形態の半導体装置の製造工程では、図１４〜図２１を用いて説明した比較例の半導体装置の製造工程と異なり、層間絶縁膜ＩＦ上のライナー絶縁膜ＬＦを除去せず、第１配線層の層間絶縁膜Ｌ１として利用している。これにより、層間絶縁膜ＩＦを形成するためにＬｏｗ−ｋ膜を新たに形成する必要がなくなり、研磨工程における削り込み量が減り、研磨に要する時間も短縮できるため、半導体装置の製造工程を簡略化することができる。また、研磨工程において削り込み量を低減することで、研磨量のばらつきの発生を抑えることができ、研磨対象の膜の上面をより均一に研磨することができる。
【０１２１】
また、比較例のように、層間絶縁膜ＩＦ上のライナー絶縁膜ＬＦを除去するための研磨工程により、層間絶縁膜ＩＦの膜厚が薄くなることがないため、ＭＯＳＦＥＴＱ１などの半導体素子と第１配線層の第１層配線Ｍ１などとの間で短絡不良が起きることを防ぐことができる。これにより、半導体装置の信頼性を向上させることができる。
【０１２２】
また、Ｌｏｗ−ｋ膜であるライナー絶縁膜ＬＦを第１配線層の層間絶縁膜Ｌ１として用いることにより、配線の寄生容量を低減することができる。また、層間絶縁膜Ｌ１および層間絶縁膜ＩＦの間のエッチング選択比が大きいため、配線および素子間の容量増大の原因となるエッチングストッパ膜を、層間絶縁膜Ｌ１と層間絶縁膜ＩＦとの間に設ける必要がない。したがって、半導体装置の性能を向上させることができる。
【０１２３】
また、本実施の形態の半導体装置の製造工程では、スルーシリコンビアＴＳＶの上面を覆うようなパッドＰＤ（図２１参照）を形成せず、スルーシリコンビアＴＳＶの上面に直接第２層配線のビアＶ２を接続している。ここでは、スルーシリコンビアＴＳＶの上面であって、ビアＶ２から露出する領域はバリア絶縁膜ＢＦ２により覆われるため、パッドＰＤを形成しなくても、スルーシリコンビアＴＳＶ中からＣｕ（銅）が層間絶縁膜内に拡散することを防ぐことができる。よって、大面積のパッドＰＤを形成する必要がないため、本実施の形態では、スルーシリコンビアＴＳＶの上面を完全に覆うような金属パターンを形成していない。
【０１２４】
したがって、上記した比較例のように、パッドＰＤのような大面積の金属パターンを研磨する際に第１配線層の上面に凹みが形成されることに起因して、第１層配線の上層の配線間で短絡が生じることを防ぐことができる。これにより、半導体装置の信頼性を向上することができる。
【０１２５】
また、大面積の金属パターンを形成する必要がなく、スルーシリコンビアＴＳＶの直上の第１配線層に配線を設けることができるため、パッドＰＤを形成する場合に比べて配線レイアウトの自由度を向上させることができ、また、半導体装置を微細化することができる。
【０１２６】
なお、本実施の形態では、層間絶縁膜Ｌ１の膜厚を０．３μｍとし、第１配線層に埋め込む配線をデュアルダマシン法により形成することについて説明した。第１配線層に埋め込む配線は、比較例を用いて説明したようにシングルダマシン法を用いて形成することが考えられる。シングルダマシン法を用いた場合、配線と下地のコンタクトプラグとの間にビアは形成されない。第１配線層の配線をシングルダマシン法で形成すれば、デュアルダマシン法を用いる場合に比べてエッチング工程およびフォトリソグラフィ工程などを省略することができるため、製造コストを低減することができる。
【０１２７】
しかし、コンタクト層の層間絶縁膜ＩＦ上に形成するライナー絶縁膜ＬＦの膜厚が場所によってばらついている場合に、図７を用いて説明したＣＭＰ法による研磨工程の後も層間絶縁膜Ｌ１の膜厚がばらついていると、層間絶縁膜Ｌ１を貫通する溝内に導体膜を埋め込むシングルダマシン法により形成した第１層配線も、場所によって膜厚にばらつきが生じる。配線においては、膜厚のばらつきは抵抗のばらつきに直結するため、シングルダマシン法により形成した配線の膜厚にばらつきが生じていると、配線の抵抗値にばらつきが生じ、半導体装置の信頼性が低下する虞がある。
【０１２８】
これに対し本実施の形態では、第１配線層に形成する第１層配線Ｍ１をデュアルダマシン法により形成することにより、層間絶縁膜Ｌ１の膜厚がばらついている場合であっても、そのばらつきに応じてビアＶ１の高さを変えることにより、第１層配線Ｍ１の膜厚をすべての領域で一定とすることができる。これにより、第１配線層の配線の抵抗値のばらつきを最小限に抑えることができ、半導体装置の信頼性を向上させることができる。ここでは、層間絶縁膜Ｌ１の膜厚を比較的厚い０．３μｍとすることで、デュアルダマシン法による第１層配線Ｍ１およびビアＶ１の形成を可能としている。
【０１２９】
（実施の形態２）
前記実施の形態では、第１配線層の第１層配線をデュアルダマシン法により形成した場合について説明したが、以下では、第１層配線をシングルダマシン法により形成する場合について、図１２および図１３を用いて説明する。図１２および図１３は、本実施の形態の半導体装置の製造工程を説明する断面図である。ここでは、前記実施の形態１と同様に、スルーシリコンビアを形成する前に、半導体基板上に配線層を除くＬＳＩデバイスを形成するビアミドル方式を用いる。
【０１３０】
まず、前記実施の形態１において図２〜図７を用いて説明した工程を行う。このとき、主導体膜ＭＣ２を囲む領域のライナー絶縁膜ＬＦの膜厚は１μｍであるが、層間絶縁膜ＩＦ上の、ライナー絶縁膜ＬＦからなる層間絶縁膜Ｌ１の膜厚は０．２μｍである。ここでの層間絶縁膜Ｌ１の膜厚は、前記実施の形態１の層間絶縁膜Ｌ１の膜厚よりも小さい。
【０１３１】
次に、図１２に示すように、周知のシングルダマシン法を用いて、層間絶縁膜Ｌ１を開口する溝Ｄ１ａを形成し、溝Ｄ１ａを導体膜で埋め込むことにより、第１層配線Ｍ１ａを形成する。すなわち、図７を用いて説明した工程の後、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜Ｌ１を開口する溝Ｄ１ａを複数形成し、コンタクトプラグＣＰの上面を露出させる。その後、溝Ｄ１ａの内側の側壁および底面を覆うように、半導体基板ＳＢ上にスパッタリング法などによりバリア導体膜ＢＭ３を形成した後、バリア導体膜ＢＭ３の表面を覆うように、スパッタリング法を用いてシード膜（図示しない）を形成する。バリア導体膜ＢＭ３は例えばＴａ（タンタル）、ＴａＮ（窒化タンタル）もしくはＴｉＮ（窒化チタン）またはそれらの積層膜により構成する。
【０１３２】
続いて、シード膜上にめっき法を用いてＣｕ（銅）からなる主導体膜ＭＣ３を形成した後、ＣＭＰ法などにより、層間絶縁膜Ｌ１上の余分なバリア導体膜ＢＭ３、シード膜および主導体膜ＭＣ３を除去する。これにより、配線溝Ｄ１ａ内に埋め込まれたバリア導体膜ＢＭ３、シード膜および主導体膜ＭＣ３からなる第１層配線Ｍ１ａを形成する。
【０１３３】
この後の工程は、図９〜図１１を用いて説明した工程と同様の工程を行うことで、図１３に示す本実施の形態の半導体装置が完成する。
【０１３４】
本実施の形態では、シングルダマシン法を用いて第１配線層の第１層配線Ｍ１ａを形成することにより、上述したように、デュアルダマシン法を用いて第１層配線を形成する場合に比べて、第１配線層の下にビアを形成する必要がなく、エッチング工程およびフォトリソグラフィ工程などを省略することができるため、製造コストを低減することができる。
【０１３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３６】
ＢＦ２  バリア絶縁膜
ＢＩＦ  絶縁膜
ＢＭ１〜ＢＭ４    バリア導体膜
ＣＰ    コンタクトプラグ
ＣＨ    コンタクトホール
Ｄ１    配線溝
Ｄ１ａ、Ｄ１ｂ    溝
ＩＥ    素子分離領域
ＥＳ    ストッパ絶縁膜
Ｇ１    ゲート電極
ＧＦ    ゲート絶縁膜
Ｈ１、Ｈ２    ビアホール
ＩＦ    層間絶縁膜
Ｌ１、Ｌ１ａ、Ｌ２    層間絶縁膜
ＬＦ、ＬＦａ    ライナー絶縁膜
Ｍ１、Ｍ１ａ    第１層配線
Ｍ２    第２層配線
ＭＣ１、ＭＣ２、ＭＣ３    主導体膜
ＰＤ    パッド
Ｑ１    ＭＯＳＦＥＴ
ＳＢ    半導体基板
ＳＷ    サイドウォール
ＴＨ１、ＴＨ２    貫通孔
ＴＳＶ  スルーシリコンビア（シリコン貫通電極）
Ｖ１、Ｖ２    ビア
ＶＨ１、ＶＨ２    ビアホール
【図１】
2014107304.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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