(57)【要約】【課題】ＴＳＶ技術を採用した半導体装置の信頼性を向上する。【解決手段】半導体基板ＳＷの裏面から突出した複数の貫通電極ＴＥの底部を覆う絶縁膜ＩＦ２、ライナ膜ＩＦ１及びバリアメタル膜ＢＭを化学的機械研磨（ＣＭＰ）法により研磨して、複数の貫通電極ＴＥの底面を半導体基板ＳＷの裏面側から露出させる。この際、バリアメタル膜ＢＭの研磨レートが絶縁膜ＩＦ２の研磨レートよりも５倍以上高く、複数の貫通電極ＴＥの研磨レートが絶縁膜ＩＦ２の研磨レートよりも２倍以上高いスラリを用いる。【選択図】図１３
2014041951.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１厚さを有する半導体基板の第１主面に、複数のビアを形成する工程；
（ｂ）前記複数のビアの内部に、第１絶縁膜及びバリア膜を介して複数の貫通電極を形成する工程；
（ｃ）前記半導体基板を前記第１主面と反対側の第２主面から加工して、前記半導体基板の前記第１厚さを前記第１厚さよりも薄い第２厚さとし、前記第１絶縁膜及び前記バリア膜に被覆された前記複数の貫通電極の底部を前記半導体基板の前記第２主面から突出させる工程；
（ｄ）前記工程（ｃ）の後に、前記半導体基板の前記第２主面上に第２絶縁膜を形成する工程；
（ｅ）前記工程（ｄ）の後に、ＣＭＰ法により、前記第２絶縁膜、前記第１絶縁膜及び前記バリア膜を研磨して、前記複数の貫通電極の底面を露出させる工程、
ここで、前記工程（ｅ）における前記ＣＭＰ法では、前記バリア膜の研磨レートが前記第２絶縁膜の研磨レートよりも５倍以上高く、前記複数の貫通電極の研磨レートが前記第２絶縁膜の研磨レートよりも２倍以上高いスラリを用いる。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ｄ）で形成される前記第２絶縁膜は、酸化シリコン膜と窒化シリコン膜との積層膜である。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記工程（ｄ）で形成される前記第２絶縁膜の厚さは、前記半導体基板の前記第２主面から突出する前記複数の貫通電極の高さよりも薄い。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記半導体基板の前記第２主面から突出する前記複数の貫通電極の高さは、２〜５μｍである。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記複数の貫通電極が形成されていない領域における前記第２絶縁膜の研磨レートは、５ｎｍ／ｍｉｎ以下である。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記複数の貫通電極は、銅または銅を主成分とする合金膜であり、
前記バリア膜は、チタン、タンタル、コバルト、ルテニウムまたはニッケルからなる金属膜、チタン、タンタル、コバルト、ルテニウムまたはニッケルを主成分とする合金膜、金属材料が互いに異なる複数の前記金属膜からなる積層膜、金属材料が互いに異なる複数の前記合金膜からなる積層膜、あるいは金属材料が互いに異なる前記金属膜及び前記合金膜からなる積層膜であり、
前記第１絶縁膜は、酸化シリコン膜、炭素含有酸化シリコン膜または有機絶縁膜である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関し、例えば３次元多機能デバイスの製造に必要とされるスルー・シリコン・ビア（Through Silicon Via：ＴＳＶ）技術に好適に利用できるものである。
【背景技術】
【０００２】
３次元多機能デバイスを実現するための重要な技術としてＴＳＶ技術がある。ＴＳＶ技術は、半導体基板を厚さ方向に垂直に貫通する貫通電極を形成する技術である。
【０００３】
例えば下側基板上に、無機系材料のポスト及びポストの周辺を満たす有機系材料の接着樹脂層を介して、上側基板を積層した後、上側基板及びポストを貫通するビア穴を形成することにより、基板間の接続部分におけるアンダーカットを抑制したビア構造が特開２０１０−２２６０６０号公報（特許文献１）に記載されている。
【０００４】
また、ビア・ファースト方式（半導体装置の形成前にＴＳＶを形成する）及びビア・ラスト方式（半導体装置の形成後にＴＳＶを形成する）を併用することにより、接続部の抵抗を低減した半導体装置が特開２０１０−２１９５２６号公報（特許文献２）に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２２６０６０号公報
【特許文献２】特開２０１０−２１９５２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ビア・ミドル方式（半導体装置の形成過程でＴＳＶを形成する）によるＴＳＶ技術においては、半導体基板の裏面から、バリアメタル膜及びライナ膜で覆われた複数の貫通電極の底部を突出させた後、半導体基板の裏面上に絶縁膜を形成し、化学的機械研磨（Chemical Mechanical Polishing；ＣＭＰ）法により、複数の貫通電極の底面を覆う絶縁膜、ライナ膜及びバリアメタル膜を除去している。しかし、上記ＣＭＰにおいて半導体基板の裏面の露出、またはバリアメタル膜の残りが生じて、半導体装置の信頼性が低下するという課題がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、半導体基板の裏面から突出した複数の貫通電極の底部を覆う絶縁膜、ライナ膜及びバリアメタル膜をＣＭＰ法により研磨して、複数の貫通電極の底面を露出させる際、バリアメタル膜の研磨レートが絶縁膜の研磨レートよりも５倍以上高く、複数の貫通電極の研磨レートが絶縁膜の研磨レートよりも２倍以上高いスラリを用いる。
【発明の効果】
【０００９】
一実施の形態によれば、ＴＳＶ技術を採用した半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】一実施の形態によるＴＳＶを備える半導体装置の要部断面図である。
【図２】一実施の形態による半導体装置の要部裏面図である。
【図３】一実施の形態による半導体装置の製造工程中の半導体装置の一部を拡大して示す要部断面図である。
【図４】図３に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図５】図４に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図６】図５に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図７】図６に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図８】図７に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図９】図８に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１０】図９に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１１】図１０に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１２】図１１に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１３】（ａ）及び（ｂ）は、図１１に続く、半導体装置の製造工程中の複数の貫通電極を示す要部断面図である。
【図１４】図１２及び図１３に続く、半導体装置の製造工程中の図３と同じ個所の要部断面図である。
【図１５】（ａ）及び（ｂ）は、本発明者らによって検討された貫通電極の製造工程を説明する要部断面図である。
【図１６】（ａ）及び（ｂ）は、本発明者らによって検討された他の貫通電極の製造工程を説明する要部断面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１６】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、実施の形態を図面に基づいて詳細に説明する。
【００１７】
（本発明者らが比較検討を行った半導体装置）
まず、本実施の形態によるビア・ミドル方式によるＴＳＶ技術を採用した半導体装置の製造方法がより明確となると思われるため、本発明者らが比較検討を行った半導体装置の製造方法における課題について説明する。
【００１８】
図１５（ａ）及び（ｂ）ならびに図１６（ａ）及び（ｂ）は、貫通電極の製造工程を説明する要部断面図である。
【００１９】
まず、図１５（ａ）に示すように、例えば単結晶シリコン（Ｓｉ）からなる半導体基板（ウエハと称する平面略円形状の半導体の薄板）ＳＷを用意する。半導体基板ＳＷの厚さは、例えば７００μｍ程度である。次に、図示は省略するが、半導体基板ＳＷの主面（表面、第１主面）Ｓ１に複数の半導体素子を形成し、これら複数の半導体素子を覆うように、半導体基板ＳＷの主面Ｓ１上に層間絶縁膜ＩＬＤを形成する。
【００２０】
次に、レジストパターンをマスクとしたドライエッチングにより、複数の半導体素子が形成されていない領域に、層間絶縁膜ＩＬＤ及び半導体基板ＳＷを順次加工してビア（貫通穴、接続孔）ＶＩを形成する。その後、ビアＶＩの内部に、酸化シリコン（ＳｉＯ２）からなるライナ膜ＩＦ１及びチタン（Ｔｉ）等からなるバリアメタル膜ＢＭを介して、銅（Ｃｕ）めっき膜を埋め込み、銅（Ｃｕ）めっき膜からなる貫通電極ＴＥを形成する。
【００２１】
次に、半導体基板ＳＷの主面Ｓ１と反対面である裏面（第２主面）Ｓ２を研磨することにより、半導体基板ＳＷの厚さを、例えば５０μｍ程度とする。この際、ライナ膜ＩＦ１、バリアメタル膜ＢＭ及び貫通電極ＴＥは研磨されないので、半導体基板ＳＷの裏面Ｓ２から、ライナ膜ＩＦ１及びバリアメタル膜ＢＭに覆われている貫通電極ＴＥの底部が、例えば２〜５μｍ程度突出する。続いて、半導体基板ＳＷの裏面Ｓ２から突出した、ライナ膜ＩＦ１及びバリアメタル膜ＢＭに覆われている貫通電極ＴＥの底部を覆うように、半導体基板ＳＷの裏面Ｓ２上に、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜ＩＦ２を形成する。
【００２２】
次に、図１５（ｂ）に示すように、研磨レート選択比の無いスラリを用いてＣＭＰ法により、絶縁膜ＩＦ２、ライナ膜ＩＦ１及びバリアメタル膜ＢＭを研磨する。これにより、貫通電極ＴＥの底面が露出し、同時に、貫通電極ＴＥが形成されていない半導体基板ＳＷの裏面Ｓ２は絶縁膜ＩＦ２で覆われる。
【００２３】
しかし、貫通電極ＴＥが形成されていない領域の絶縁膜ＩＦ２は、貫通電極ＴＥが形成されている領域の絶縁膜ＩＦ２と同様に研磨されてしまう。そのため、貫通電極ＴＥが形成されている領域の絶縁膜ＩＦ２の研磨が完了し、さらにバリアメタル膜ＢＭが研磨されると、貫通電極ＴＥが形成されていない領域の半導体基板ＳＷの裏面Ｓ２が露出してしまう。貫通電極ＴＥの底面も露出していることから、半導体基板ＳＷの裏面Ｓ２が露出すると、貫通電極ＴＥを構成する銅（Ｃｕ）が半導体基板ＳＷの裏面Ｓ２側から半導体基板ＳＷ内へ拡散する。その結果、銅（Ｃｕ）汚染によって半導体基板ＳＷの主面Ｓ１側に形成されている半導体素子の動作特性が変動してしまう。
【００２４】
そこで、図１６（ａ）に示すように、絶縁膜ＩＦ２を、半導体基板ＳＷの裏面Ｓ２から突出した、ライナ膜ＩＦ１及びバリアメタル膜ＢＭにより覆われている貫通電極ＴＥの底部の高さよりも厚く成膜して、ＣＭＰ法により、絶縁膜ＩＦ２、ライナ膜ＩＦ１及びバリアメタル膜ＢＭを研磨した。
【００２５】
しかし、貫通電極ＴＥの底部は、半導体基板ＳＷの裏面Ｓ２から、例えば２〜５μｍ程度突出しているので、絶縁膜ＩＦ２の表面の段差が解消し難い。このため、図１６（ｂ）に示すように、貫通電極ＴＥの底面を被覆するバリアメタル膜ＢＭを均一に研磨、除去して、貫通電極ＴＥの底面を確実に露出させることができない。その結果、貫通電極ＴＥの接続抵抗の増大の問題が生じる。
【００２６】
なお、貫通電極ＴＥの底面を被覆するバリアメタル膜ＢＭが完全に除去されるまで、研磨することは可能ではある。しかし、この場合は、貫通電極ＴＥが削れて、半導体基板ＳＷの裏面Ｓ２から突出する貫通電極ＴＥの高さにばらつきが生じるので、貫通電極ＴＥの接続不良等の問題が懸念される。
【００２７】
以上、説明したように、ビア・ミドル方式によるＴＳＶ技術を採用した半導体装置の製造方法では、銅（Ｃｕ）汚染による半導体素子の動作特性の変動、及び貫通電極ＴＥの接続抵抗の増大等の課題がある。
【００２８】
なお、前記特許文献１（特開２０１０−２２６０６０号公報）については、ＣＭＰ法により、ビア孔に基板貫通ビア導電体を形成する記載はあるが、貫通電極についての記載や示唆はない。また、前記特許文献２（特開２０１０−２１９５２６号公報）については、貫通電極を露出させる際の不具合についての記載や示唆はなく、前記特許文献２においても同様の課題が発生するものと考えられる。
【００２９】
（実施の形態）
≪半導体装置≫
本実施の形態によるＴＳＶを備える半導体装置を図１及び図２を用いて説明する。図１は半導体装置の要部断面図、図２は半導体装置の要部裏面図である。
【００３０】
半導体装置（半導体チップ）には、電界効果トランジスタ、抵抗素子及び容量素子等の種々の半導体素子が形成された領域（以下、素子形成領域と言う）と、複数の貫通電極が形成された領域（以下、ＴＳＶ形成領域と言う）とが互いに異なる領域に設けられている。図１には、素子形成領域に形成された種々の半導体素子のうち、電界効果トランジスタを代表するｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例示する。また、以下の説明においては、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳＦＥＴと略す。
【００３１】
まず、素子形成領域に形成されたｎＭＩＳＦＥＴの構成について図１を用いて説明する。
【００３２】
図１に示すように、素子形成領域の半導体基板ＳＷの主面（表面、第１主面）Ｓ１には、分離溝の内部に絶縁膜が埋め込まれた分離部ＩＲが形成されており、その分離部ＩＲによってｎＭＩＳＦＥＴが形成される活性領域が規定されている。半導体基板ＳＷの厚さは、例えば５０μｍ程度である。半導体基板ＳＷの主面Ｓ１にはｐ型ウェルＰＷが形成されており、そのｐ型ウェルＰＷが形成された領域にｎＭＩＳＦＥＴが形成されている。半導体基板ＳＷの主面Ｓ１上にはｎＭＩＳＦＥＴのゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩは、例えば熱酸化法により形成された酸化シリコン（ＳｉＯ２）からなり、ゲート電極ＧＥは、例えばＣＶＤ（Chemical Vapor Deposition）法により形成された多結晶シリコン（Ｓｉ）からなる。
【００３３】
ｎＭＩＳＦＥＴのゲート電極ＧＥの側面にはサイドウォールＳＬが形成されている。このサイドウォールＳＬは、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ３Ｎ４）からなる。また、ｎＭＩＳＦＥＴのゲート電極ＧＥの両側のｐ型ウェルＰＷにはチャネル領域を挟んでソース・ドレインとして機能するｎ型半導体領域ＳＤが形成されている。
【００３４】
さらに、ｎＭＩＳＦＥＴはストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１によって覆われている。ストッパ絶縁膜ＳＩＦは、例えば窒化シリコン（Ｓｉ３Ｎ４）からなる。また、層間絶縁膜ＩＬＤ１は、例えば酸化シリコン（ＳｉＯ２）からなり、その表面は平坦化されている。ストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１にはゲート電極ＧＥに達する接続孔（図示は省略）及びｎ型半導体領域ＳＤに達する接続孔ＣＮが形成されている。接続孔ＣＮは柱状であり、その径は、第１層目の配線Ｍ１の線幅と同じか、またはそれよりも小さく設定され、例えば０．０６μｍ程度である。接続孔ＣＮの内部には、バリアメタル膜ＢＰを介して金属からなる接続電極（プラグ）ＣＥが形成されている。
【００３５】
接続電極ＣＥ上には、例えば銅（Ｃｕ）膜からなる第１層目の配線Ｍ１が、接続電極ＣＥに接続してシングルダマシン（Single Damascene）法により形成されている。すなわち、第１層目の配線Ｍ１は、接続電極ＣＥ及び層間絶縁膜ＩＬＤ１上に堆積された層間絶縁膜ＩＬＤ２に配線形成用の溝ＴＲａを形成し、その内部に銅（Ｃｕ）膜を埋め込むことによって形成されている。第１層目の配線Ｍ１の線幅は、例えば０．１μｍ程度である。
【００３６】
さらに、第１層目の配線Ｍ１上には、例えば銅（Ｃｕ）膜からなる第２層目の配線Ｍ２が、接続部材を介して第１層目の配線Ｍ１に接続してデュアルダマシン（Dual Damascene）法により形成されている。すなわち、第２層目の配線Ｍ２は、第１層目の配線Ｍ１及び層間絶縁膜ＩＬＤ２上に堆積された層間絶縁膜ＩＬＤ３に配線形成用の溝ＴＡを形成し、さらに、配線形成用の溝ＴＡと第１層目の配線Ｍ１とを繋ぐ部分に接続孔ＴＢを形成し、これらの内部に銅（Ｃｕ）膜を埋め込むことによって形成されている。接続孔ＴＢの内部には第２層目の配線Ｍ２と一体に形成される接続部材が形成されている。なお、第２層目の配線Ｍ２は、第１層目の配線Ｍ１と同様に、シングルダマシン法により形成してもよい。
【００３７】
さらに、第２層目の配線Ｍ２上には、第３層目の配線Ｍ３、第４層目の配線Ｍ４、第５層目の配線Ｍ５及び第６層目の配線Ｍ６が形成されている。さらに、第６層目の配線Ｍ６を覆うように絶縁膜ＩＬ及び封止樹脂ＲＳが形成されている。これら絶縁膜ＩＬ及び封止樹脂ＲＳには、第６層目の配線Ｍ６に達する開口部ＶＯが形成されており、この開口部ＶＯの内部に、第６層目の配線Ｍ６に接続して銅（Ｃｕ）バンプＣＢが形成され、さらに銅（Ｃｕ）バンプＣＢに接続して半球状の外部端子（はんだボール）ＳＢが形成されている。
【００３８】
なお、実施の形態では、６層の配線（配線Ｍ１〜配線Ｍ６）を例示したが、これに限定されるものではない。５層以下の配線または７層以上の配線であってもよく、最上層の配線に接続して上記銅（Ｃｕ）バンプＣＢ及び外部端子ＳＢが形成される。
【００３９】
次に、ＴＳＶ形成領域に形成されたＴＳＶの構成について図１及び図２を用いて説明する。
【００４０】
図１に示すように、ＴＳＶ形成領域の半導体基板ＳＷ、ストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１には、これらを貫通するビア（貫通穴、接続孔）ＶＩが形成されている。ビアＶＩの直径は、例えば１０μｍ程度、その深さは、例えば５０μｍ程度である。ビアＶＩの側面にはライナ膜（第１絶縁膜）ＩＦ１が形成されている。ライナ膜ＩＦ１は、例えば酸化シリコン（ＳｉＯ２）膜、炭素含有酸化シリコン（ＳｉＯＣ）膜または有機絶縁膜である。さらに、ビアＶＩの内部には、バリアメタル膜ＢＭを介して銅（Ｃｕ）膜または銅（Ｃｕ）を主成分とする金属膜からなる貫通電極ＴＥが形成されている。
【００４１】
ライナ膜ＩＦ１は、貫通電極ＴＥからの金属汚染を防止する保護膜として機能する。また、このライナ膜ＩＦ１は貫通電極ＴＥと半導体基板ＳＷとを絶縁分離する機能も果たす。ライナ膜ＩＦ１の厚さは、例えば０．１〜０．４μｍ程度である。
【００４２】
バリアメタル膜ＢＭは、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）またはニッケル（Ｎｉ）からなる金属膜、あるいはチタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）またはニッケル（Ｎｉ）を主成分とする合金膜である。また、バリアメタル膜ＢＭは、例えば金属材料が互いに異なる複数の上記金属膜からなる積層膜、金属材料が互いに異なる複数の上記合金膜からなる積層膜、あるいは金属材料が互いに異なる上記金属膜及び上記合金膜からなる積層膜である。ここでは、バリアメタル膜ＢＭを用いた場合の実施の形態を記載しているが、バリアメタル膜ＢＭに代えて、ライナ膜ＩＦ１及び半導体基板ＳＷへの銅（Ｃｕ）拡散防止性能を有する絶縁膜、たとえば窒化シリコン（Ｓｉ３Ｎ４）膜などを用いても良い。
【００４３】
半導体基板ＳＷの主面Ｓ１側の貫通電極ＴＥは、第１層目の配線Ｍ１と同一層である接続パッドＭＣと接続している。接続パッドＭＣは、層間絶縁膜ＩＬＤ２に接続パッド形成用の溝ＴＲｂを形成し、その内部に銅（Ｃｕ）膜を埋め込むことによって形成されている。
【００４４】
半導体基板ＳＷの裏面（第２主面）Ｓ２には、絶縁膜（第２絶縁膜）ＩＦ２が形成されている。この絶縁膜ＩＦ２は、半導体基板ＳＷの裏面Ｓ２からの金属汚染を防止する保護膜としても機能する。
【００４５】
さらに、半導体基板ＳＷの裏面Ｓ２には、貫通電極ＴＥの底部が突出している。貫通電極ＴＥの底部の底面は露出し、その側面はバリアメタル膜ＢＭ、ライナ膜ＩＦ１及び絶縁膜ＩＦ２により覆われている。
【００４６】
複数の貫通電極ＴＥが形成される領域の大きさは、メモリなどの汎用品との接続を保つため、規格によって定められる。例えば図２に示すように、縦６ｍｍ×横６ｍｍのサイズの半導体チップ（半導体装置）ＳＣでは、半導体チップＳＣの中央部に、貫通電極ＴＥが４０μｍピッチで縦に５０個、横に６個配置されたＴＳＶ形成領域ＡＴＳＶが４つ配置されている。すなわち、半導体チップＳＣの中央部が複数の貫通電極ＴＥが形成されるＴＳＶ形成領域ＡＴＳＶであり、それ以外の領域が複数の半導体素子が形成される素子形成領域となる。なお、図２には、半導体チップＳＣの中央部にＴＳＶ形成領域ＡＴＳＶを設けたが、中央部に限定されるものではない。
【００４７】
≪半導体装置の製造方法≫
次に、本実施の形態によるビア・ミドル方式によるＴＳＶ技術を採用した半導体装置の製造方法について図３〜図１４を用いて工程順に説明する。図３〜図１２及び図１４は、半導体装置の製造工程中の半導体装置の要部断面図であり、素子形成領域の一部及びＴＳＶ形成領域の一部を示している。図１３（ａ）及び（ｂ）は、半導体装置の製造工程中の複数の貫通電極を示す要部断面図である。また、図３〜図１２及び図１４の素子形成領域には、半導体素子としてｎＭＩＳＦＥＴを例示する。また、半導体装置には、例えば１００個以上の貫通電極が形成されるが、便宜上、図３〜図１２及び図１４には１個の貫通電極及びその周辺部を記載し、図１３には４個の貫通電極を記載する。
【００４８】
＜半導体素子の形成工程＞
まず、図３に示すように、例えば単結晶シリコン（Ｓｉ）からなる半導体基板（ウエハと称する平面略円形状の半導体の薄板）ＳＷを用意する。半導体基板ＳＷの厚さ（第１厚さ）は、例えば７００μｍ程度である。次に、半導体基板ＳＷの主面（表面、第１主面）の素子分離領域に絶縁膜からなる分離部ＩＲを形成する。続いて、ｎＭＩＳＦＥＴが形成される領域の半導体基板ＳＷにｐ型の導電性を示す不純物をイオン注入してｐ型ウェルＰＷを形成する。
【００４９】
次に、半導体基板ＳＷの主面にｎＭＩＳＦＥＴのゲート絶縁膜ＧＩを形成した後、ゲート絶縁膜ＧＩ上にｎＭＩＳＦＥＴのゲート電極ＧＥを形成する。続いて、ゲート電極ＧＥの側面にサイドウォールＳＬを形成した後、ゲート電極ＧＥの両側のｐ型ウェルＰＷにｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳＦＥＴのソース・ドレインとして機能するｎ型半導体領域ＳＤをゲート電極ＧＥ及びサイドウォールＳＬに対して自己整合的に形成する。
【００５０】
次に、半導体基板ＳＷの主面上にストッパ絶縁膜ＳＩＦ及び層間絶縁膜ＩＬＤ１を順次形成する。ストッパ絶縁膜ＳＩＦは層間絶縁膜ＩＬＤ１を加工する際にエッチングストッパとなる膜であり、層間絶縁膜ＩＬＤ１に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜ＳＩＦは、例えば窒化シリコン（Ｓｉ３Ｎ４）膜であり、層間絶縁膜ＩＬＤ１は、例えば酸化シリコン（ＳｉＯ２）膜である。
【００５１】
次に、レジストパターンをマスクとしたドライエッチングにより、層間絶縁膜ＩＬＤ１及びストッパ絶縁膜ＳＩＦを順次加工して素子形成領域に接続孔ＣＮを形成する。接続孔ＣＮはｎ型半導体領域ＳＤ上及びゲート電極ＧＥ上などのｎＭＩＳＦＥＴを動作させるために電圧印加を必要とする部分に形成する。
【００５２】
次に、半導体基板ＳＷの主面上に、例えばスパッタリング法によりバリアメタル膜ＢＰを形成する。バリアメタル膜ＢＰは、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等であり、その厚さは、例えば０．１μｍ程度である。続いて、バリアメタル膜ＢＰ上に、例えばＣＶＤ法またはスパッタリング法によりタングステン（Ｗ）膜を形成する。続いて、接続孔ＣＮの内部以外の領域のタングステン（Ｗ）膜及びバリアメタル膜ＢＰをＣＭＰ法により除去して、接続孔ＣＮの内部にタングステン（Ｗ）膜からなる接続電極（プラグ）ＣＥを形成する。
【００５３】
＜貫通電極の形成工程＞
次に、図４に示すように、レジストパターンをマスクとして、ＴＳＶ形成領域の層間絶縁膜ＩＬＤ１、ストッパ絶縁膜ＳＩＦ及び半導体基板ＳＷを順次エッチングして、層間絶縁膜ＩＬＤ１、ストッパ絶縁膜ＳＩＦ及び半導体基板ＳＷにビア（貫通穴、接続孔）ＶＩを形成する。ビアＶＩの径は、例えば１０μｍ程度、その深さは、例えば５０μｍ程度である。
【００５４】
次に、図５に示すように、ビアＶＩの底面及び側面を含む半導体基板ＳＷの主面上にライナ膜（第１絶縁膜）ＩＦ１を形成する。ライナ膜ＩＦ１は、例えばプラズマＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）膜または炭素含有酸化シリコン（ＳｉＯＣ）膜、あるいは有機絶縁膜であり、その厚さは、例えば１．０μｍ程度である。
【００５５】
次に、図６に示すように、半導体基板ＳＷの主面上（ライナ膜ＩＦ１上）にバリアメタル膜ＢＭを形成した後、バリアメタル膜ＢＭ上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上に銅（Ｃｕ）めっき膜（銅（Ｃｕ）膜または銅（Ｃｕ）を主成分とする合金膜）ＣＰを形成する。
【００５６】
バリアメタル膜ＢＭは、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）またはニッケル（Ｎｉ）からなる金属膜、あるいはチタン（Ｔｉ）、タンタル（Ｔａ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）またはニッケル（Ｎｉ）を主成分とする合金膜である。また、バリアメタル膜ＢＭは、例えば金属材料が互いに異なる複数の上記金属膜からなる積層膜、金属材料が互いに異なる複数の上記合金膜からなる積層膜、あるいは金属材料が互いに異なる上記金属膜及び上記合金膜からなる積層膜である。ここでは、バリアメタル膜ＢＭを用いた場合の実施の形態を記載しているが、バリアメタル膜ＢＭに代えて、ライナ膜ＩＦ１及び半導体基板ＳＷへの銅（Ｃｕ）拡散防止性能を有する絶縁膜、たとえば窒化シリコン（Ｓｉ３Ｎ４）膜などを用いても良い。
【００５７】
次に、図７に示すように、ビアＶＩの内部以外の領域の銅（Ｃｕ）めっき膜ＣＰ、シード層、バリアメタル膜ＢＭ及びライナ膜ＩＦ１をＣＭＰ法により除去して、ビアＶＩの内部に銅（Ｃｕ）膜からなる貫通電極ＴＥを形成する。
【００５８】
＜多層配線及び外部端子の形成工程＞
次に、図８に示すように、半導体基板ＳＷの主面側に第１層目の配線Ｍ１、接続パッドＭＣ、第２層目の配線Ｍ２、銅（Ｃｕ）バンプＣＢ及び外部端子（はんだボール）ＳＢを順次形成する。
【００５９】
まず、シングルダマシン法により素子形成領域に第１層目の配線Ｍ１を形成し、ＴＳＶ形成領域に接続パッドＭＣを形成する。
【００６０】
半導体基板ＳＷの主面上に層間絶縁膜ＩＬＤ２を形成する。層間絶縁膜ＩＬＤ２は、例えばプラズマＣＶＤ法により形成される酸化シリコン（ＳｉＯ２）膜または炭素含有酸化シリコン（ＳｉＯＣ）膜である。続いて、レジストパターンをマスクとして、層間絶縁膜ＩＬＤ２をドライエッチングして、素子形成領域の第１層目の配線Ｍ１が形成される領域に、層間絶縁膜ＩＬＤ２の上面から下面に貫通し、接続電極ＣＥに達する配線形成用の溝ＴＲａを形成する。同時に、ＴＳＶ形成領域の接続パッドＭＣが形成される領域に、層間絶縁膜ＩＬＤ２の上面から下面に貫通し、貫通電極ＴＥに達する接続パッド形成用の溝ＴＲｂを形成する。
【００６１】
続いて、半導体基板ＳＷの主面上にバリアメタル膜Ｂ１を形成する。バリアメタル膜Ｂ１は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等の単層膜、あるいはこれら膜の幾つかを積層した積層膜である。続いて、ＣＶＤ法またはスパッタリング法によりバリアメタル膜Ｂ１上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上に銅（Ｃｕ）めっき膜（図示は省略）を形成する。この銅（Ｃｕ）めっき膜によって配線形成用の溝ＴＲａの内部及び接続パッド形成用の溝ＴＲｂの内部を埋め込む。
【００６２】
続いて、配線形成用の溝ＴＲａの内部及び接続パッド形成用の溝ＴＲｂの内部以外の領域の銅（Ｃｕ）めっき膜、シード層及びバリアメタル膜Ｂ１をＣＭＰ法により除去する。これにより、配線形成用の溝ＴＲａの内部に、銅（Ｃｕ）膜からなる第１層目の配線Ｍ１を形成する。同時に、接続パッド形成用の溝ＴＲｂの内部に、銅（Ｃｕ）膜からなる接続パッドＭＣを形成する。なお、実施の形態では、第１層目の配線Ｍ１及び接続パッドＭＣを構成する銅（Ｃｕ）膜を電解めっき法により形成したが、ＣＶＤ法、スパッタリング法またはスパッタリフロー法等により形成してもよい。
【００６３】
次に、デュアルダマシン法により素子形成領域及びＴＳＶ形成領域に第２層目の配線Ｍ２を形成する。
【００６４】
半導体基板ＳＷの主面上に、例えばプラズマＣＶＤ法により層間絶縁膜ＩＬＤ３を形成する。層間絶縁膜ＩＬＤ３は、その下層の層間絶縁膜ＩＬＤ２、第１層目の配線Ｍ１及び接続パッドＭＣのそれぞれの表面形状に倣って形成されるが、これらの表面はほぼ平坦であることから、層間絶縁膜ＩＬＤ３の表面もほぼ平坦である。続いて、レジストパターンをマスクとして、層間絶縁膜ＩＬＤ３をドライエッチングして、第２層目の配線Ｍ２が形成される領域に配線形成用の溝ＴＡを形成する。さらに、配線形成用の溝ＴＡと第１層目の配線Ｍ１とを繋ぐ部分に第１層目の配線Ｍ１に達する接続孔ＴＢを形成する。同時に、配線形成用の溝ＴＡと接続パッドＭＣとを繋ぐ部分に接続パッドＭＣに達する接続孔ＴＢを形成する。
【００６５】
続いて、半導体基板ＳＷの主面上にバリアメタル膜Ｂ２を形成した後、バリアメタル膜Ｂ２上に銅（Ｃｕ）のシード層（図示は省略）を形成し、さらに電解めっき法を用いてシード層上に銅（Ｃｕ）めっき膜（図示は省略）を形成する。バリアメタル膜Ｂ２は、例えばチタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化チタン（ＴｉＮ）膜または窒化タンタル（ＴａＮ）膜等の単層膜、あるいはこれら膜の幾つかを積層した積層膜である。
【００６６】
続いて、配線形成用の溝ＴＡ及び接続孔ＴＢの内部以外の領域の銅（Ｃｕ）めっき膜、シード層及びバリアメタル膜Ｂ２をＣＭＰ法により除去して、配線形成用の溝ＴＡの内部に銅（Ｃｕ）膜からなる第２層目の配線Ｍ２を形成し、接続孔ＴＢの内部に第２層目の配線Ｍ２と一体に形成される接続部材を形成する。
【００６７】
その後、前述の第１層目の配線Ｍ１または第２層目の配線Ｍ２と同様にして、さらに上層の配線を形成する（前述の図１参照）が、ここでの説明は省略する。
【００６８】
次に、銅（Ｃｕ）バンプＣＢ及び外部端子（はんだボール）ＳＢを形成する。
【００６９】
半導体基板ＳＷの主面側に、最上層の配線（例えば前述の図１に示す第６層目の配線Ｍ６）を覆うように、絶縁膜（図示は省略）及び封止樹脂ＲＳを形成する。続いて、絶縁膜及び封止樹脂ＲＳに、最上層の配線に達する開口部ＶＯを形成した後、電解めっき法を用いて、この開口部ＶＯを埋め込むように銅（Ｃｕ）バンプＣＢを形成する。
【００７０】
続いて、開口部ＶＯから露出した銅（Ｃｕ）バンプＣＢに外部端子（はんだボール）ＳＢを接続する。外部端子ＳＢは、例えばボール状のはんだ剤をボール供給法で供給した後、熱処理を施すことによって形成される。
【００７１】
＜貫通電極の突出工程＞
次に、図９に示すように、半導体基板ＳＷの主面側に、接着層ＣＬを介してガラス支持体ＧＨを貼り付ける。このガラス支持体ＧＨに代えて、シリコン（Ｓｉ）基板を支持体に用いてもよい。
【００７２】
次に、図１０に示すように、半導体基板ＳＷの主面と反対側である裏面（第２主面）を研削、研磨またはエッチバックして、半導体基板ＳＷの厚さ（第２厚さ）を、例えば５０μｍ以下とする。これにより、半導体基板ＳＷの裏面からライナ膜ＩＦ１及びバリアメタル膜ＢＭに覆われた貫通電極ＴＥの底部を突出させる。半導体基板ＳＷの裏面から突出した貫通電極ＴＥの底部の高さは、例えば２〜５μｍ程度である。
【００７３】
次に、図１１に示すように、突出した貫通電極ＴＥの底部を覆うように、半導体基板ＳＷの裏面に絶縁膜（第２絶縁膜）ＩＦ２を形成する。絶縁膜ＩＦ２は、例えば酸化シリコン（ＳｉＯ２）膜、または酸化シリコン（ＳｉＯ２）膜と窒化シリコン（Ｓｉ３Ｎ４）膜との積層膜である。ここで、絶縁膜ＩＦ２は、半導体基板ＳＷの裏面から突出した貫通電極ＴＥの底部の高さより薄く形成する。絶縁膜ＩＦ２は、半導体基板ＳＷの裏面からの金属汚染を防止する保護膜としても機能する。
【００７４】
次に、図１２に示すように、ＣＭＰ法により、絶縁膜ＩＦ２、ライナ膜ＩＦ１及びバリアメタル膜ＢＭを研磨して、貫通電極ＴＥの底面を露出させる。ＣＭＰ法には、バリアメタル膜ＢＭの研磨レートが、絶縁膜ＩＦ２及びライナ膜ＩＦ１の研磨レートよりも５倍以上高く、貫通電極ＴＥの研磨レートが、絶縁膜ＩＦ２及びライナ膜ＩＦ１の研磨レートよりも２倍以上高いスラリを用いる。言い換えると、絶縁膜ＩＦ２及びライナ膜ＩＦ１に対するバリアメタル膜ＢＭの研磨選択比が５倍以上で、かつ、絶縁膜ＩＦ２及びライナ膜ＩＦ１に対する貫通電極ＴＥの研磨選択比が２倍以上のスラリを用いる。素子形成領域における絶縁膜ＩＦ２及びライナ膜ＩＦ１の研磨レートは、例えば５ｎｍ／ｍｉｎ以下である。
【００７５】
一例として、実施の形態では、チタン（Ｔｉ）からなるバリアメタル膜ＢＭの研磨レートが酸化シリコン（ＳｉＯ２）からなる絶縁膜ＩＦ２及び酸化シリコン（ＳｉＯ２）からなるライナ膜ＩＦ１の研磨レートの１０倍で、銅（Ｃｕ）からなる貫通電極ＴＥの研磨レートが酸化シリコン（ＳｉＯ２）からなる絶縁膜ＩＦ２及び酸化シリコン（ＳｉＯ２）からなるライナ膜ＩＦ１の研磨レートの２倍のスラリを用いた。言い換えると、絶縁膜ＩＦ２及びライナ膜ＩＦ１に対するバリアメタル膜ＢＭの研磨選択比が１０倍で、かつ、絶縁膜ＩＦ２及びライナ膜ＩＦ１に対する貫通電極ＴＥの研磨選択比が２倍のスラリを用いた。すなわち、研磨選択比がＳｉＯ２：Ｔｉ：Ｃｕ＝１：１０：２のスラリを用いた。
【００７６】
また、スラリには、例えばコロイダルシリカを用いる。その組成は、例えばｐｈは中性から酸性（ｐｈ７未満）、シリカ濃度は１３％以下であり、Ｃｕ防食剤（ＢＴＡ（Benzo triazole）等）を含んでいる。また、研磨パッドには、ハードパッド（ＩＣ１０００研磨パッド）を用い、研磨時の圧力は、例えば２．５〜３．５ｐｓｉである。
【００７７】
上記研磨条件において、絶縁膜ＩＦ２、ライナ膜ＩＦ１及びバリアメタル膜ＢＭを研磨する。
【００７８】
このとき、突出した貫通電極ＴＥの底面上の絶縁膜ＩＦ２は、ＣＭＰ装置に備わるプラテン上の研磨パッドに押さえつけられる圧力が高くなる。このため、素子形成領域の絶縁膜ＩＦ２の研磨レートは低いが、素子形成領域の絶縁膜ＩＦ２の研磨レートに比べて、ＴＳＶ形成領域の絶縁膜ＩＦ２の研磨レートが高くなる。従って、図１３（ａ）及び（ｂ）に示すように、バリアメタル膜ＢＭが露出するまで絶縁膜ＩＦ２及びライナ膜ＩＦ１を研磨しても、素子形成領域の絶縁膜ＩＦ２の研磨量は少ないので、素子形成領域の絶縁膜ＩＦ２は十分な厚さを維持している。
【００７９】
また、バリアメタル膜ＢＭの研磨レートは、絶縁膜ＩＦ２及びライナ膜ＩＦ１の研磨レートよりも高いことから、図１３（ｂ）に示すように、素子形成領域の絶縁膜ＩＦ２の研磨量を少なくして、バリアメタル膜ＢＭを研磨することが可能である。また、貫通電極ＴＥの研磨レートは、バリアメタル膜ＢＭの研磨レートよりも低いことから、バリアメタル膜ＢＭが貫通電極ＴＥの底面から除去された後に、貫通電極ＴＥが過剰に研磨されることはなく、貫通電極ＴＥの研磨量を１μｍ以下に抑えることができる。
【００８０】
これにより、貫通電極ＴＥが形成されていない素子形成領域の半導体基板ＳＷの裏面を絶縁膜ＩＦ２で確実に覆うことができる。また、半導体基板ＳＷの裏面から突出する貫通電極ＴＥの高さのばらつきを抑え、かつ、貫通電極ＴＥの底面のバリアメタル膜ＢＭを確実に除去することができる。よって、貫通電極ＴＥを構成する銅（Ｃｕ）の半導体基板ＳＷ内への拡散を防止することができて、銅（Ｃｕ）汚染による半導体素子の動作特性の変動を抑えることができる。また、貫通電極ＴＥの接続抵抗の増大を防止することができる。
【００８１】
次に、図１４に示すように、ガラス支持体ＧＨ及び接着層ＣＬを除去する。その後、半導体素子及び貫通電極ＴＥ等が形成された半導体基板ＳＷをダイシングラインに沿ってダイシングして、半導体装置を個々に分割する。以上の工程により、半導体装置が略完成する。
【００８２】
このように、実施の形態によれば、貫通電極ＴＥを構成する銅（Ｃｕ）の半導体基板ＳＷ内への拡散を防止することができて、銅（Ｃｕ）汚染による半導体素子の動作特性の変動を抑えることができる。また、貫通電極ＴＥの接続抵抗の増大を防止することができる。これらにより、半導体装置の信頼性の低下を回避することができる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８４】
ＡＴＳＶ  ＴＳＶ形成領域
Ｂ１，Ｂ２，ＢＭ，ＢＰ  バリアメタル膜
ＣＢ  銅バンプ
ＣＥ  接続電極（プラグ）
ＣＬ  接着層
ＣＮ  接続孔
ＣＰ  銅めっき膜
ＧＥ  ゲート電極
ＧＨ  ガラス支持体
ＧＩ  ゲート絶縁膜
ＩＦ１  ライナ膜（第１絶縁膜）
ＩＦ２  絶縁膜（第２絶縁膜）
ＩＲ  分離部
ＩＬ  絶縁膜
ＩＬＤ，ＩＬＤ１，ＩＬＤ２，ＩＬＤ３  層間絶縁膜
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６  配線
ＭＣ  接続パッド
ＰＷ  ｐ型ウェル
ＲＳ  封止樹脂
Ｓ１  主面（表面、第１主面）
Ｓ２  裏面（第２主面）
ＳＢ  外部端子（はんだボール）
ＳＣ  半導体チップ（半導体基板）
ＳＤ  ｎ型半導体領域
ＳＩＦ  ストッパ絶縁膜
ＳＬ  サイドウォール
ＳＷ  半導体基板
ＴＡ  溝
ＴＢ  接続孔
ＴＥ  貫通電極
ＴＲａ  配線形成用の溝
ＴＲｂ  接続パッド形成用の溝
ＶＩ  ビア（貫通穴、接続孔）
ＶＯ  開口部
【図１】
2014041951.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014041951.tif 000009
【図８】
2014041951.tif 000010
【図９】
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【図１０】
2014041951.tif 000012
【図１１】
2014041951.tif 000013
【図１２】
2014041951.tif 000014
【図１３】
2014041951.tif 000015
【図１４】
2014041951.tif 000016
【図１５】
2014041951.tif 000017
【図１６】
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