(57)【要約】【課題】半導体装置の信頼性を向上することができる技術を提供する。【解決手段】表面保護膜ＳＩＬ上に、開口部Ｃに露出するボンディングパッド部ＢＰの表面と再配線ＭＬを介して繋がらず、半導体装置の回路動作に寄与しないランド部ＬＡが配置されている場合、この半導体装置の回路動作に寄与しないランド部ＬＡを再配線ＭＬを介して他のランド部ＬＡと繋げる。このように、半導体装置の回路動作に寄与しないランド部ＬＡにも再配線ＭＬを繋いで、孤立したランド部ＬＡを配置しないことにより、電解めっき法によりランド部ＬＡを形成する際に、ランド部ＬＡに付着する気泡を抜けやすくして、ランド部ＬＡに欠けが生じないようにする。【選択図】図１
2014139985.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上に形成された複数のパッド部と、
前記複数のパッド部を覆う第１保護膜と、
前記複数のパッド部の各表面の一部を露出させて、前記第１保護膜に形成された複数の第１開口部と、
前記第１保護膜上に平面視において前記複数のパッド部と離間して形成された複数のランド部と、
前記複数のランド部を覆う第２保護膜と、
前記複数のランド部の各表面の一部を露出させて、前記第２保護膜に形成された複数の第２開口部と、
を備え、
前記複数のランド部は、
前記複数のパッド部のいずれかに電気的に接続された第１ランド部と、
前記複数のパッド部のいずれにも電気的に接続されない第２ランド部と、
を有し、
前記複数のランド部と同一層の導電性材料からなる第１再配線を介して、前記第１ランド部は前記複数のパッド部のいずれかと繋がり、
前記複数のランド部と同一層の導電性材料からなる第２再配線を介して、前記第２ランド部は他の前記第２ランド部と繋がっている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数のランド部は、電解めっき法により形成された金属膜からなる、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記複数のランド部は、電解めっき法により形成された銅膜と、前記銅膜上に電解めっき法により形成されたニッケル膜との積層膜からなる、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１保護膜上に前記複数のランド部が行列状に同一ピッチで配置されている、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記複数のランド部の平面視における形状は、直径が１００μｍ〜２５０μｍの円形であり、前記第１および第２再配線の線幅は１０μｍ〜２０μｍである、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１ランド部は回路動作に寄与し、前記第２ランド部は回路動作に寄与しない、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記複数のランド部の各表面に前記第２開口部を介してはんだバンプ電極が電気的に接続されている、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記はんだバンプ電極と前記ランド部の表面との間に金膜が形成されている、半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第１保護膜は窒化シリコン膜を含む絶縁膜であり、前記第２保護膜はポリイミド樹脂膜からなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えばはんだバンプ電極を備えた表面実装型の半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体製品の高速化、高密度実装の要求から１９９０年代半ばにはボール格子端子（Ball Grid Aray：ＢＧＡ）を採用した表面実装技術が開発され、現在では、ウエハ状態のまま作られる半導体チップと同じサイズのパッケージ、すなわちウエハレベルＣＳＰ（Chip Size Package）の開発が各社各様の構造で進められている。ウエハレベルＣＳＰは、ウエハプロセス（前工程）とパッケージプロセス（後工程）とを一体化した技術であり、半導体チップのサイズが縮小するに従いパッケージのサイズも縮小することから、半導体ウエハから取得できる半導体チップの個数が増えて、半導体製品の低コスト化を図ることができる。
【０００３】
例えば特開２００４−１８９６４号公報（特許文献１）には、再配線を電解めっき法により形成する際、半導体ウエハの外周部に銅（Ｃｕ）膜およびニッケル（Ｎｉ）膜を電界めっき成長させることにより、外周部との境界近傍に位置するチップ領域の電界を緩和する技術が開示されている。
【０００４】
また、特開２００９−２００３６１号公報（特許文献２）には、ウエハレベルＣＳＰにおいて、第１の下地金属層上に再配線を形成し、さらに再配線上に第２の下地金属層を形成し、この第２の下地金属層を介して再配線上に柱状電極を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１８９６４号公報
【特許文献２】特開２００９−２００３６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ウエハレベルＣＳＰにおいては、銅（Ｃｕ）膜上にニッケル（Ｎｉ）膜を積層してなる再配線を形成し、例えば再配線の一方の端部をボンディングパッド部の表面に接続し、再配線の他方の端部をはんだバンプ電極が電気的に接続されるランド部としている。しかしながら、ランド部の特定パターンにおいて、電解めっき法により形成される上記銅（Ｃｕ）膜に気泡が発生し、ランド部の一部が欠けるという問題が生じていた。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体装置は、ボンディングパッド部の表面と再配線を介して繋がらず、半導体装置の回路動作に寄与しないランド部が配置されている場合、この半導体装置の回路動作に寄与しないランド部を再配線を介して他のランド部と繋げることにより、表面保護膜上に孤立したランド部を配置しない。
【発明の効果】
【０００９】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）および（ｂ）はそれぞれ一実施の形態によるウエハレベルＣＳＰに備わる再配線の配置を説明する半導体装置の要部平面図および同図（ａ）のＡ−Ａ線に沿った要部断面図である。
【図２】一実施の形態によるＣＭＯＳデバイスおよび多層配線を含む半導体装置の要部断面図である。
【図３】一実施の形態によるバンプ電極を有する半導体装置の製造方法を説明する再配線が形成される領域の一部を拡大して示す要部断面図である。
【図４】図３に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図３と同じ箇所の要部断面図である。
【図１１】一実施の形態によるはんだバンプ電極を有する半導体装置の要部平面図である。
【図１２】一実施の形態による配線基板に搭載した半導体装置の要部側面図である。
【図１３】本発明者らが検討したウエハレベルＣＳＰに備わる再配線の配置を説明する半導体装置の要部平面図である。
【発明を実施するための形態】
【００１１】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１４】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１５】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１６】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、実施の形態を図面に基づいて詳細に説明する。
【００１７】
図１３に、実施の形態を適用する前に、本発明者らが検討したウエハレベルＣＳＰに備わる再配線の配置を説明する半導体装置の要部平面図を示す。
【００１８】
半導体チップＳＣの主面には、複数のボンディングパッド部ＢＰが形成されており、これらボンディングパッド部ＢＰは、表面保護膜にそれぞれのボンディングパッド部ＢＰに対応して形成された開口部Ｃにより露出している。
【００１９】
さらに、半導体チップＳＣの主面には、複数のボンディングパッド部ＢＰとは、互いに異なる位置に形成された複数のランド部ＬＡが、半導体チップＳＣの主面の全面に行列状に規則正しく同一ピッチで配置されている。
【００２０】
複数のランド部ＬＡのうち、半導体装置の回路動作に寄与する一部のランド部ＬＡには再配線ＭＬが繋がっており、ランド部ＬＡとボンディングパッド部ＢＰとが再配線ＭＬを介して電気的に接続されている。再配線ＭＬはランド部ＬＡを構成する導電性材料と同一層からなる。そして、再配線ＭＬおよびランド部ＬＡは、電解めっき法により形成される銅（Ｃｕ）膜とニッケル（Ｎｉ）膜との積層膜から構成される。
【００２１】
一方、複数のランド部ＬＡのうち、半導体装置の回路動作に寄与しない他部のランド部（図１３中、ハッチングで示したランド部）ＬＡには再配線ＭＬは繋がっておらず、従って、これらランド部ＬＡは、外部接続用端子が接続される位置に形成された孤立パターンである。
【００２２】
しかしながら、電解めっき法により銅（Ｃｕ）膜を形成する際に、孤立したランド部ＬＡにおいて気泡が発生し、この気泡が孤立したランド部ＬＡに残存することに起因して、ランド部ＬＡの一部に欠けが発生するという問題が生じた。孤立したランド部ＬＡでは気泡が留まったときに抜け出る場所が無いため、一旦、孤立したランド部ＬＡに気泡が付着すると、気泡は抜けずに、そのまま付着した状態となる。孤立したランド部ＬＡは半導体装置の回路動作には寄与しないので、欠けが在ることによる電気的特性の劣化は問題にはならないが、欠けが在ると孤立したランド部ＬＡから外部接続用端子が外れるなどの不具合が生じる。
【００２３】
そこで、本発明者らは、電解めっき法により銅（Ｃｕ）膜を形成する際に、孤立したランド部ＬＡに付着する気泡を無くすため、以下の検討を行った。（１）電解めっき装置のタンクのめっき液が流れ込む箇所にスポンジ状のフィルタを設置し、タンク内での気泡の発生を抑制する。（２）めっき液の流量を多くして、半導体基板にあたるめっき液の流速を上げることにより、気泡が半導体基板に付きにくくする。（３）電解めっき法により銅（Ｃｕ）膜を形成する前に実施する前処理、例えばアッシャー処理または薬液処理の条件を最適化する。
【００２４】
これらの方法により、孤立したランド部ＬＡへの気泡の付着を減少させることはできた。しかし、いずれの方法も孤立したランド部ＬＡから完全に気泡を除去することができないため、孤立したランド部ＬＡにおける気泡に起因した欠けを防止することができなかった。
【００２５】
（実施の形態）
一実施の形態によるウエハレベルＣＳＰに備わる再配線の配置を図１（ａ）および（ｂ）を用いて説明する。図１（ａ）は再配線の配置を説明する半導体装置の要部平面図、図１（ｂ）は同図（ａ）のＡ−Ａ線に沿った要部断面図である。一実施の形態では、フリップチップタイプ（すなわちフェイスダウンボンディング構造）のＢＧＡ（Ball Grid Array）型半導体装置を例示する。
【００２６】
半導体チップＳＣの主面には、半導体基板ＳＰの主面上に形成された複数の半導体素子と電気的に接続された複数のボンディングパッド部（またはパッド部、電極パッドとも言う）ＢＰが形成されている。これらボンディングパッド部ＢＰは、半導体チップＳＣの多層配線のうち最上層の配線からなり、半導体チップＳＣの表面保護膜ＳＩＬ（後述の図３および図４ではパッシベーション膜ＰＡおよびポリイミド樹脂膜ＰＩ１）にそれぞれのボンディングパッド部ＢＰに対応して形成された開口部Ｃ（後述の図３および図４では第１の開口部Ｃ１および第２の開口部Ｃ２）により露出している。複数のボンディングパッド部ＢＰは、主として半導体チップＳＣの外周に近い領域に配置されている。
【００２７】
さらに、半導体チップＳＣの主面には、複数のランド部ＬＡが、半導体チップＳＣの主面の全面に行列状に規則正しく同一ピッチで配置されている。図示は省略しているが、複数のランド部ＬＡにはそれぞれ外部接続用端子（後述の図１０でははんだバンプ電極ＳＢ）が接続される。複数のランド部ＬＡと複数のボンディングパッド部ＢＰとは、互いに異なる位置に形成されている。
【００２８】
また、全てのランド部ＬＡには、ランド部ＬＡを構成する導電性材料と同一層からなる再配線ＭＬが繋がっている。再配線ＭＬおよびランド部ＬＡは電解めっき法により形成される金属膜、例えば銅（Ｃｕ）膜からなる第１の金属膜ＰＲ１と、例えばニッケル（Ｎｉ）膜からなる第２の金属膜ＰＲ２との積層構造の金属膜から構成される。
【００２９】
従って、半導体チップＳＣには、他のランド部ＬＡと再配線ＭＬを介して繋がっているランド部ＬＡ、ボンディングパッド部ＢＰの表面と再配線ＭＬを介して繋がっているランド部ＬＡ、および他のランド部ＬＡとボンディングパッド部ＢＰの表面とに再配線ＭＬを介してそれぞれ繋がっているランド部ＬＡが備わっている。
【００３０】
複数のランド部ＬＡのうち、半導体装置の回路動作に寄与するランド部ＬＡは、再配線ＭＬを介してボンディングパッド部ＢＰの表面と電気的に接続されており、半導体基板ＳＰの主面に形成された複数の半導体素子と電気的に接続されている。
【００３１】
すなわち、半導体装置の回路動作に寄与するランド部ＬＡと繋がる再配線ＭＬの場合、ランド部ＬＡと反対側の端部は、開口部Ｃを介してボンディングパッド部ＢＰの表面と繋がっているか、または、開口部Ｃを介してボンディングパッド部ＢＰの表面と繋がった他のランド部ＬＡに繋がっている。
【００３２】
さらに、複数のランド部ＬＡのうち、半導体装置の回路動作に寄与しないランド部ＬＡは、ボンディングパッド部ＢＰと電気的に接続されないが、前述の図１３に示したような孤立パターンではなく、再配線ＭＬを介して他のランド部ＬＡと繋がっている。
【００３３】
すなわち、半導体装置の回路動作に寄与しないランド部ＬＡと繋がる再配線ＭＬの場合、ランド部ＬＡと反対側の端部は、開口部Ｃを介してボンディングパッド部ＢＰの表面と繋がらない他のランド部ＬＡと繋がっている。
【００３４】
このように、半導体チップＳＣの主面に形成される複数のランド部ＬＡにおいて、孤立したランド部ＬＡを形成しないことにより、電解めっき法によりランド部ＬＡおよび再配線ＭＬを形成する際に、ランド部ＬＡに気泡が付着したことにより生じるランド部ＬＡの欠けの発生を防止することができる。
【００３５】
次に、一実施の形態による再配線を有する半導体装置の製造方法を図２〜図１２を用いて工程順に説明する。図２はＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスおよび多層配線を含む半導体装置の要部断面図である。図３〜図１０はＣＭＯＳデバイスを省略して再配線が形成される領域の一部を拡大して示す要部断面図（前述の図１のＡ−Ａ線に沿った要部断面図に該当する）である。図１１ははんだバンプ電極を有する半導体装置の要部平面図である。図１２は配線基板に搭載した半導体装置の要部側面図である。
【００３６】
まず、図２に示すように、シリコン単結晶からなる半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）ＳＰの主面に所望する半導体素子を形成する。半導体素子としては、例えばＣＭＯＳデバイス、抵抗素子、容量素子等が形成されるが、実施の形態ではＣＭＯＳデバイスを例示する。なお、ＣＭＯＳデバイスを構成するｐチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をｐＭＩＳトランジスタと言い、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳトランジスタと言う。
【００３７】
半導体基板ＳＰの素子分離領域に絶縁膜からなる分離部ＴＩを形成した後、半導体基板ＳＰにｐ型の導電性を示す不純物をイオン注入してｐウェルＰＷを形成し、同様に、ｎ型の導電性を示す不純物をイオン注入してｎウェルＮＷを形成する。続いてｎＭＩＳトランジスタおよびｐＭＩＳトランジスタを構成するゲート絶縁膜ＧＩおよびゲート電極ＧＥｎ，ＧＥｐを形成し、さらにゲート電極ＧＥｎ，ＧＥｐの側壁にサイドウォールＳＷを形成する。
【００３８】
次に、ゲート電極ＧＥｎの両側のｐウェルＰＷにｎ型の導電性を示す不純物をイオン注入し、ｎＭＩＳトランジスタのソース・ドレインとして機能するｎ型半導体領域Ｄｎをゲート電極ＧＥｎおよびサイドウォールＳＷに対して自己整合的に形成する。同様に、ゲート電極ＧＥｐの両側のｎウェルＮＷにｐ型の導電性を示す不純物をイオン注入し、ｐＭＩＳトランジスタのソース・ドレインとして機能するｐ型半導体領域Ｄｐをゲート電極ＧＥｐおよびサイドウォールＳＷに対して自己整合的に形成する。
【００３９】
次に、半導体基板ＳＰ上に絶縁膜ＩＬを形成した後、レジストパターンをマスクとしたエッチングにより絶縁膜ＩＬを加工して接続孔ＣＮＴを形成する。この接続孔ＣＮＴはｎ型半導体領域Ｄｎまたはｐ型半導体領域Ｄｐ上などの必要部分に形成する。続いて接続孔ＣＮＴの内部に、例えばＷ（タングステン）を主導体とするプラグＰＬＧを形成した後、プラグＰＬＧに接続する第１層目の配線Ｍ１を形成する。配線Ｍ１は、例えば銅（Ｃｕ）を主導体とし、シングルダマシン法により形成される。
【００４０】
さらに上層の第２層目の配線Ｍ２から第６層目の配線Ｍ６を形成する。配線Ｍ２〜Ｍ５は、例えば銅（Ｃｕ）を主導体とし、デュエルダマシン法により形成される。配線Ｍ６は、例えばアルミニウム（Ａｌ）を主導体とし、半導体基板ＳＰ上に堆積されたアルミニウム（Ａｌ）膜をレジストパターンをマスクとしたエッチングにより加工することにより形成される。配線Ｍ６の厚さは、例えば１μｍである。なお、実施の形態では、第６層目の配線Ｍ６はアルミニウム（Ａｌ）を主導体とするとしたが、銅（Ｃｕ）を主導体とすることもできる。また配線層を６層としたが、層数はこれに限定されるものではない。
【００４１】
次に、第６層目の配線Ｍ６上に窒化シリコン膜ＰＡ１を形成し、窒化シリコン膜ＰＡ１上に酸化シリコン膜ＰＡ２を形成する。これら窒化シリコン膜ＰＡ１および酸化シリコン膜ＰＡ２は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜ＰＡとして機能する。続いてレジストパターンをマスクとしたエッチングにより酸化シリコン膜ＰＡ２および窒化シリコン膜ＰＡ１を順次加工して、第６層目の配線Ｍ６の一部であるボンディングパッド部ＢＰを露出させる開口部Ｃ１を形成する。
【００４２】
次に、図３および図４に示すように、パッシベーション膜ＰＡ上にポリイミド樹脂膜ＰＩ１を塗布した後、リソグラフィ法により加工して、開口部Ｃ１に重なるように、開口部Ｃ１よりも大きめの開口部Ｃ２をポリイミド樹脂膜ＰＩ１に形成する。ポリイミド樹脂膜ＰＩ１の厚さは、例えば１２μｍ程度である。
【００４３】
次に、図５に示すように、開口部Ｃ１および開口部Ｃ２を介してボンディングパッド部ＢＰに接続するシード層ＳＥを半導体基板ＳＰ上にスパッタリング法により形成する。シード層ＳＥを形成する前に、シード層ＳＥとボンディングパッド部ＢＰとの接触電気抵抗を低くするために、開口部Ｃ１および開口部Ｃ２に露出するボンディングパッド部ＢＰの表面をスパッタエッチング法により清浄化しておく。
【００４４】
シード層ＳＥは、例えばクロム（Ｃｒ）膜とクロム（Ｃｒ）膜上に形成された銅（Ｃｕ）膜とからなる積層膜である。クロム（Ｃｒ）膜は、ボンディンパッド部ＢＰを構成するアルミニウム（Ａｌ）との接着性および積層膜の上層である銅（Ｃｕ）膜からボンディングパッド部ＢＰへの銅（Ｃｕ）の拡散を抑制するバリア性を確保するために設けられている。銅（Ｃｕ）膜は、シード層ＳＥ上に再配線を電解めっき法により形成する際にめっき電流を流すために設けられている。クロム（Ｃｒ）膜の厚さは、例えば７５ｎｍ程度であり、銅（Ｃｕ）膜の厚さは、例えば２５０ｎｍ程度である。
【００４５】
次に、図６に示すように、再配線を形成する領域以外の領域にレジストパターンＲＰを形成する。レジストパターンＲＰの厚さは、例えば１０μｍ程度である。
【００４６】
次に、図７に示すように、前処理を行った後、電解めっき法により、開口部Ｃ１および開口部Ｃ２を介してボンディングパッド部ＢＰに接続する第１の金属膜ＰＲ１を半導体基板ＳＰ上に形成する。続いて、前処理を行った後、電解めっき法により、第１の金属膜ＰＲ１上に第２の金属膜ＰＲ２を形成する。
【００４７】
第１の金属膜ＰＲ１としては、はんだの拡散を抑制するバリアメタルとして機能する他に、接触電気抵抗が低く、シート抵抗が低い等の性質を有し、さらに第２の金属膜ＰＲ２と比較して金（Ａｕ）との密着性が悪い、はんだの拡散が遅い、はんだの濡れ性が悪い等の性質を有する金属膜、例えば銅（Ｃｕ）膜が用いられる。第２の金属膜ＰＲ２としては、はんだの拡散を抑制するバリアメタルとして機能する他に、金（Ａｕ）との密着性が良い、はんだの拡散が早い、はんだの濡れ性が良い等の性質を有する金属膜、例えばニッケル（Ｎｉ）膜が用いられる。第１の金属膜ＰＲ１の厚さは、例えば３μｍ〜４μｍであり、第２の金属膜ＰＲ２の厚さは、例えば４μｍ〜５μｍである。
【００４８】
これにより、開口部Ｃ１および開口部Ｃ２を介してボンディングパッド部ＢＰに電気的に接続し、ポリイミド樹脂膜ＰＩ１上に引き出された第１の金属膜ＰＲ１および第２の金属膜ＰＲ２の積層膜からなる再配線ＭＬを形成し、さらにはんだバンプ電極が形成される領域にはランド部ＬＡを形成する。再配線ＭＬの線幅は、例えば１０μｍ〜２０μｍであり、はんだバンプ電極が形成される領域のランド部ＬＡの大きさは、例えばφ１００μｍ〜φ２５０μｍである。
【００４９】
このとき、前述の図１に示したように、ランド部ＬＡには必ず再配線ＭＬが繋がっており、孤立したランド部ＬＡは形成されない。これにより、ランド部ＬＡに気泡が付着しても、再配線ＭＬを介して気泡がランド部ＬＡから抜け出るので、ランド部ＬＡに気泡が付着したことにより生じるランド部ＬＡの欠けを防止することができる。
【００５０】
次に、図８に示すように、レジストパターンＲＰを除去した後、さらに、露出したシード層ＳＥをウェットエッチンング法により除去する。
【００５１】
次に、半導体基板ＳＰ上にポリイミド樹脂膜ＰＩ２を塗布した後、リソグラフィ法により加工して、はんだバンプ電極が形成される領域のランド部ＬＡを露出させる開口部Ｃ３をポリイミド樹脂膜ＰＩ２に形成する。ポリイミド樹脂膜ＰＩ２の厚さは、例えば１２μｍ程度である。
【００５２】
次に、図９に示すように、前処理を行った後、無電解メッキ法により、開口部Ｃ３に露出し、ランド部ＬＡの上層を構成する第２の金属膜ＰＲ２の表面に選択的に金（Ａｕ）めっき膜ＰＳを形成する。金（Ａｕ）は、第２の金属膜（代表的な材料としては、例えばニッケル（Ｎｉ）膜）ＰＲ２上で成長しやすく、第３開口部Ｃ３に露出した第２の金属膜ＰＲ２の表面が金（Ａｕ）により覆われるとその成長が止まる。金（Ａｕ）めっき膜ＰＳの厚さは、例えば６５ｎｍ〜８０ｎｍである。
【００５３】
次に、図１０および図１１に示すように、ランド部ＬＡの表面に開口部Ｃ３を介して、外部接続用端子としてはんだバンプ電極ＳＢを形成する。このはんだバンプ電極ＳＢには、例えば鉛フリーはんだが用いられる。
【００５４】
また、はんだバンプ電極ＳＢは、例えば印刷法、メッキ法またはボール法により形成することができる。印刷法では、ランド部ＬＡ上に金（Ａｕ）めっき膜ＰＳを介してはんだペーストをマスク印刷した後、リフロー処理によりはんだペーストを球形に成形して、ランド部ＬＡと接続させる。メッキ法では、ランド部ＬＡ上に金（Ａｕ）めっき膜ＰＳを介してメッキによりはんだ層を形成した後、フラックスを塗布し、続いてリフロー処理およびフラックス残渣の除去洗浄によりはんだ層を球形に成形して、ランド部ＬＡと接続させる。ボール法では、ランド部ＬＡ上にフラックスをマスク印刷した後、フラックス上にはんだボールを搭載し、続いてリフロー処理およびフラックス残渣の除去洗浄によりはんだボールをランド部ＬＡと接続させる。
【００５５】
はんだバンプ電極ＳＢの各形成方法において行われるリフロー処理の条件は、形成方法には関係なく、例えば温度２２０〜２６５℃、時間３０〜５０秒である。このリフロー処理の際、はんだパターン（例えば印刷法に用いるはんだペースト、メッキ法に用いるはんだ層、ボール法に用いるはんだボール）は、ランド部ＬＡの表面に形成された金（Ａｕ）めっき膜ＰＳと反応して、はんだバンプ電極ＳＢはランド部ＬＡの上層を構成する第２の金属膜ＰＲ２と接続する。
【００５６】
その後、半導体基板ＳＰから半導体チップＳＣ、すなわち半導体装置に個々に切り分けられる。
【００５７】
図１２に、配線基板の上面側に搭載された半導体装置の要部側面図を示す。
【００５８】
配線基板ＭＰは、互いの反対側に位置する上面Ｐｘおよび下面Ｐｙを有しており、配線基板ＭＰの上面Ｐｘ側に半導体装置ＳＤが搭載され、配線基板ＭＰの下面Ｐｙ側に外部接続用端子としてボール状の外部端子ＢＧが複数配置されている。
【００５９】
配線基板ＭＰは、これに限定されないが、主に、コア材と、このコア材の表面に形成された複数のボンディングリード（または電極パッドとも言う）ＢＬｘと、この複数のボンディングリードＢＬｘを覆うようにして形成された保護膜Ｉｘとを有する。さらに、このコア材の表面と反対側に位置する裏面に形成された複数のバンプランド（または電極パッドとも言う）ＢＬｙと、この複数のバンプランドＢＬｙを覆うようにして形成された保護膜Ｉｙを有する構成になっている。コア材は、例えばその表面、裏面、および表面と裏面との間にそれぞれ複数の導電性部材を有し、また、表面から裏面に向かって形成された複数の貫通孔（またはビアとも言う）のそれぞれの内部または内壁に導電性部材を有する多層配線構造になっている。
【００６０】
配線基板ＭＰの上面Ｐｘに形成された複数のボンディングリードＢＬｘには、半導体チップＳＣの主面に形成された複数のはんだバンプ電極ＳＢが電気的にかつ機械的にそれぞれ接続されている。配線基板ＭＰの上面Ｐｘと、半導体チップＳＣの主面との間には、樹脂（またはアンダーフィルとも言う）ＳＦが充填されている。
【００６１】
配線基板ＭＰの下面Ｐｙに形成された複数のバンプランドＢＬｙには、複数の外部端子ＢＧが電気的にかつ機械的にそれぞれ接続されている。外部端子ＢＧとしては、鉛を実質的に含まない鉛フリーはんだ組成のはんだバンプ、例えば錫（Ｓｎ）−３［ｗｔ％］銀（Ａｇ）−０．５［ｗｔ％］銅（Ｃｕ）組成のはんだバンプが用いられる。
【００６２】
このように、実施の形態によれば、はんだバンプ電極ＳＢが接続されるランド部ＬＡに、ランド部ＬＡと同一層の導電体材料からなる再配線ＭＬを必ず繋げることにより、孤立したランド部ＬＡを配置しない。これにより、ランド部ＬＡおよび再配線ＭＬを電解めっき法により形成する際に、ランド部ＬＡに気泡が付着しても、再配線ＭＬを介して気泡が抜けるので、ランド部ＬＡに付着した気泡を起因とするランド部ＬＡの欠けの発生を防止することができる。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６４】
ＢＧ  外部端子
ＢＬｘ  ボンディングリード（電極パッド）
ＢＬｙ  バンプランド（電極パッド）
ＢＰ  ボンディングパッド部（電極パッド）
Ｃ，Ｃ１，Ｃ２，Ｃ３  開口部
ＣＮＴ  接続孔
Ｄｎ  ｎ型半導体領域
Ｄｐ  ｐ型半導体領域
ＧＥｎ，ＧＥｐ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＬ  絶縁膜
Ｉｘ，Ｉｙ  保護膜
ＬＡ  ランド部
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６  配線
ＭＬ  再配線
ＭＰ  配線基板
ＮＷ  ｎウェル
ＰＡ  パッシベーション膜
ＰＡ１  窒化シリコン膜
ＰＡ２  酸化シリコン膜
ＰＩ１，ＰＩ２  ポリイミド樹脂膜
ＰＬＧ  プラグ
ＰＲ１  第１の金属膜
ＰＲ２  第２の金属膜
ＰＳ  金（Ａｕ）めっき膜
ＰＷ  ｐウェル
Ｐｘ  上面
Ｐｙ  下面
ＲＰ  レジストパターン
ＳＢ  はんだバンプ電極
ＳＣ  半導体チップ
ＳＤ  半導体装置
ＳＥ  シード層
ＳＦ  樹脂（アンダーフィル）
ＳＩＬ  表面保護膜
ＳＰ  半導体基板
ＳＷ  サイドウォール
ＴＩ  分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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