(57)【要約】【課題】サージ電流がソース領域に流れることによる寄生バイポーラ動作を防ぎ、デバイスの損傷を防止した半導体装置を提供する。【解決手段】半導体基板１の主面上に形成されたｎ型のドリフト層２と、ドリフト層２の上層部に、選択的に複数形成されたｐ型ウェル領域３と、ｐ型ウェル領域３の表面内に形成されたｎ型のソース領域４と、ソース領域４に隣接するようにｐ型ウェル領域３の表面内に形成されたソース領域４よりも浅いｐ型のコンタクト領域５とを備えている。また、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６を備えている。【選択図】図１
2014146738.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の表面内に選択的に複数配設された第２導電型の第１のウェル領域と、
前記第１のウェル領域の表面内に選択的に配設された第１導電型の第１の半導体領域と、
前記第１のウェル領域内において前記第１の半導体領域に接続する第２導電型の第２の半導体領域と、
前記第２の半導体領域上から前記第１の半導体領域の少なくとも一部の上部にかけて配設された主電極と、
前記第１の半導体領域の少なくとも一部の上部から前記半導体層の上部にかけて配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設されたゲート電極と、
前記第２の半導体領域の下方に対応する位置であって、前記第１のウェル領域より深い位置に、前記第１のウェル領域の底面に接するように形成された第１導電型の第３の半導体領域と、を備え、
前記第３の半導体領域は、
前記半導体層よりも第１電型の不純物濃度が高いことを特徴とする半導体装置。
【請求項２】
互いに隣り合う前記第１のウェル領域間に配設された第１導電型の第２のウェル領域をさらに備える、請求項１記載の半導体装置。
【請求項３】
前記第３の半導体領域は、その平面的な大きさが前記第２の半導体領域と同じに形成される、請求項１または請求項２記載の半導体装置。
【請求項４】
前記第３の半導体領域は、その平面的な大きさが前記第２の半導体領域よりも小さく形成される、請求項１または請求項２記載の半導体装置。
【請求項５】
前記第３の半導体領域は、その平面的な大きさが前記第２の半導体領域よりも大きく形成される、請求項１または請求項２記載の半導体装置。
【請求項６】
前記第２の半導体領域は、
前記半導体層に設けられた凹部に対応する位置に形成され、その表面の少なくとも一部が前記第１の半導体領域の表面より後退している、請求項３〜５の何れか１項に記載の半導体装置。
【請求項７】
前記第１のウェル領域は、
前記凹部の下部に相当する部分が、他の部分よりも前記半導体層側に突出した凸部を有し、
前記第３の半導体領域は、前記凸部の底面に接して形成される、請求項６記載の半導体装置。
【請求項８】
前記第３の半導体領域は、その不純物の注入深さおよび不純物濃度が、前記第２のウェル領域と同じである、請求項２記載の半導体装置。
【請求項９】
前記第３の半導体領域は、その不純物濃度が、前記第２のウェル領域より高濃度である、請求項２記載の半導体装置。
【請求項１０】
第１導電型の半導体層と、
前記半導体層の表面内に選択的に複数配設された第２導電型の第１のウェル領域と、
前記第１のウェル領域の表面内に選択的に配設された第１導電型の第１の半導体領域と、
前記第１のウェル領域内において前記第１の半導体領域に接続する第２導電型の第２の半導体領域と、
前記第２の半導体領域上から前記第１の半導体領域の少なくとも一部の上部にかけて配設された主電極と、
前記第１の半導体領域の少なくとも一部の上部から前記半導体層の上部にかけて配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設されたゲート電極と、
前記第２の半導体領域の下部に対応する位置であって、前記第１のウェル領域より深い位置に、前記第２の半導体領域の底面に接するように形成された第１導電型の第３の半導体領域と、を備え、
前記第３の半導体領域は、
前記半導体層よりも第１導電型の不純物濃度が高いことを特徴とする半導体装置。
【請求項１１】
互いに隣り合う前記第１のウェル領域間に配設された第１導電型の第２のウェル領域をさらに備える、請求項１０記載の半導体装置。
【請求項１２】
第１導電型の半導体層と、
前記半導体層の表面内に選択的に複数配設された第２導電型の第１のウェル領域と、
前記第１のウェル領域の表面内に選択的に配設された第１導電型の第１の半導体領域と、
前記第１のウェル領域内において前記第１の半導体領域に接続する第２導電型の第２の半導体領域と、
前記第２の半導体領域上から前記第１の半導体領域の少なくとも一部の上部にかけて配設された主電極と、
前記第１の半導体領域の少なくとも一部の上部から前記半導体層の上部にかけて配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設されたゲート電極と、
前記第２の半導体領域の下方に対応する位置であって、前記第１のウェル領域より深い位置に、前記第１のウェル領域の底面に接するように形成された第１導電型の第３の半導体領域と、を備えた半導体装置の製造方法であって、
前記第３の半導体領域を形成する工程は、
前記第２の半導体領域を形成するための不純物注入マスクを兼用して第１導電型の不純物を前記半導体層よりも高濃度にイオン注入する工程を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記半導体装置は、
互いに隣り合う前記第１のウェル領域間に配設された第１導電型の第２のウェル領域をさらに備える、請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記第２の半導体領域を形成する工程は、
(ａ)前記半導体層の表面内に前記第１のウェル領域を形成した後、前記第１のウェル領域の前記第２の半導体領域を形成すべき部分が開口部となったエッチングマスクを用いてエッチングを行い、前記第１のウェル領域に凹部を形成する工程と、
(ｂ)前記エッチングマスクを前記不純物注入マスクとして兼用して前記凹部の上方から第２導電型の不純物をイオン注入して、前記第２の半導体領域を形成する工程とを有する、請求項１２または請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第１のウェル領域を形成する工程は、
(ａ)前記半導体層の前記第２の半導体領域を形成すべき部分が開口部となったエッチングマスクを用いてエッチングを行い、前記半導体層に凹部を形成する工程と、
(ｂ)前記凹部を含み前記第１のウェル領域を形成すべき部分が開口部となった不純物注入マスクを用いて第２導電型の不純物をイオン注入することで、前記凹部の下部に相当する部分が、他の部分よりも前記半導体層側に突出した凸部を有する前記第１のウェル領域を形成工程とを有する、請求項１２または請求項１３記載の半導体装置の製造方法。
【請求項１６】
第１導電型の半導体層と、
前記半導体層の表面内に選択的に複数配設された第２導電型の第１のウェル領域と、
前記第１のウェル領域の表面内に選択的に配設された第１導電型の第１の半導体領域と、
前記第１のウェル領域内において前記第１の半導体領域に接続する第２導電型の第２の半導体領域と、
前記第２の半導体領域上から前記第１の半導体領域の少なくとも一部の上部にかけて配設された主電極と、
前記第１の半導体領域の少なくとも一部の上部から前記半導体層の上部にかけて配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設されたゲート電極と、
前記第２の半導体領域の下方に対応する位置であって、前記第１のウェル領域より深い位置に、前記第１のウェル領域の底面に接するように形成された第１導電型の第３の半導体領域と、を備えた半導体装置の製造方法であって、
前記第３の半導体領域を形成する工程は、
(ａ)前記第３の半導体領域を形成すべき部分が開口部となったエッチングマスクを用いてエッチングを行い、前記第２の半導体領域に凹部を形成する工程と、
(ｂ)前記エッチングマスクを用いて第１導電型の不純物をイオン注入して前記第３の半導体領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
第１導電型の半導体層と、
前記半導体層の表面内に選択的に複数配設された第２導電型の第１のウェル領域と、
前記第１のウェル領域の表面内に選択的に配設された第１導電型の第１の半導体領域と、
前記第１のウェル領域内において前記第１の半導体領域に接続する第２導電型の第２の半導体領域と、
前記第２の半導体領域上から前記第１の半導体領域の少なくとも一部の上部にかけて配設された主電極と、
前記第１の半導体領域の少なくとも一部の上部から前記半導体層の上部にかけて配設されたゲート絶縁膜と、
前記ゲート絶縁膜上に配設されたゲート電極と、
前記第２の半導体領域の下方に対応する位置であって、前記第１のウェル領域より深い位置に、前記第１のウェル領域の底面に接するように形成された第１導電型の第３の半導体領域と、
互いに隣り合う前記第１のウェル領域間に配設された第１導電型の第２のウェル領域と、を備えた半導体装置の製造方法であって、
前記第２のウェル領域を形成する工程は、
前記第２のウェル領域を形成すべき部分と、前記第３の半導体領域を形成する部分とが開口部となった不純物注入マスクを用いて、第１導電型の不純物を前記半導体層よりも高濃度にイオン注入することで、前記第２のウェル領域と前記第３の半導体領域とを同時に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特にワイドバンドギャップ半導体を使用した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置、とりわけ金属／酸化物／半導体の接合構造（ＭＯＳ）を有する電界効果型トランジスタ（ＭＯＳＦＥＴ）などのスイッチングデバイスにおいては、スイッチングサージ発生時に、コンタクト層によるサージ電流の引き抜きがデバイス保護の上で重要である。
【０００３】
例えば、特許文献１の図１には炭化珪素半導体装置のｐ型ベース領域のうち、ソース電極と接触するボディｐ型層の下部の深い位置にｐ型層を備えた構造を開示している。このような構造により、サージ電流の経路をｎ型ドリフト層→ｐ型層→ｐ型ベース領域→ボディｐ型層とすることで、スイッチングサージが発生した際に、サージ電流をｐ型層からボディｐ型層側に流れやすくし、表面チャネル層側にサージ電流が流れ難くするというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１６６０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、熱による不純物の拡散がほとんどない炭化珪素（ＳｉＣ）では、特許文献１のように深いｐ型ウェル領域を形成するには大きな注入エネルギーが必要であるという問題があった。
【０００６】
また、通電時における損失（オン損失）の低減、すなわちオン抵抗の低減を目的として、ＪＦＥＴ（ジャンクションＦＥＴ）抵抗を低減するためにＪＦＥＴ領域にｎ型エピタキシャル層よりも高濃度のｎ型ウェル領域を形成した場合に、ｐ型コンタクト層の下部よりも、ｐ型ウェルとＪＦＥＴ領域とのｐｎ接合の方が電界が強くなり、サージ電流がＪＦＥＴ領域のｐｎ接合を通り、ソース領域に流れることで寄生バイポーラ動作が起こり、デバイスが破損するという問題があった。
【０００７】
本発明は上記のような問題点を解決するためになされたもので、サージ電流がソース領域に流れることによる寄生バイポーラ動作を防ぎ、デバイスの損傷を防止した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、第１導電型の半導体層と、前記半導体層の表面内に選択的に複数配設された第２導電型の第１のウェル領域と、前記第１のウェル領域の表面内に選択的に配設された第１導電型の第１の半導体領域と、前記第１のウェル領域内において前記第１の半導体領域に接続する第２導電型の第２の半導体領域と、前記第２の半導体領域上から前記第１の半導体領域の少なくとも一部の上部にかけて配設された主電極と、前記第１の半導体領域の少なくとも一部の上部から前記半導体層の上部にかけて配設されたゲート絶縁膜と、前記ゲート絶縁膜上に配設されたゲート電極と、前記第２の半導体領域の下方に対応する位置であって、前記第１のウェル領域より深い位置に、前記第１のウェル領域の底面に接するように形成された第１導電型の第３の半導体領域とを備え、前記第３の半導体領域は、前記半導体層よりも第１電型の不純物濃度が高い。
【発明の効果】
【０００９】
本発明に係る半導体装置によれば、サージが発生した場合、第３の半導体領域と第１のウェル領域とで形成されるｐｎ接合部で優先的にブレークダウンを起こすことができ、サージ電流が第１の半導体領域を介さずに第２の半導体領域に流れ込みやすくなり、寄生バイポーラ動作が起こりにくくなる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの構成を示す断面図である。
【図２】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの構成を示す平面図である。
【図３】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。
【図４】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。
【図５】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。
【図６】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。
【図７】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの変形例１の構成を示す断面図である。
【図８】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの変形例２の構成を示す断面図である。
【図９】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの変形例３の構成を示す断面図である。
【図１０】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの変形例４の構成を示す断面図である。
【図１１】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの変形例５の構成を示す断面図である。
【図１２】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの変形例６の構成を示す断面図である。
【図１３】本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴの変形例７の構成を示す断面図である。
【図１４】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの構成を示す断面図である。
【図１５】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの製造工程を示す断面図である。
【図１６】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの変形例１の構成を示す断面図である。
【図１７】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの変形例２の構成を示す断面図である。
【図１８】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの変形例３の構成を示す断面図である。
【図１９】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの変形例４の構成を示す断面図である。
【図２０】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの変形例５の構成を示す断面図である。
【図２１】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの変形例６の構成を示す断面図である。
【図２２】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの変形例７の構成を示す断面図である。
【図２３】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの変形例８の構成を示す断面図である。
【図２４】本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴの変形例７におけるイオン注入時の注入イオンの広がりによる影響を示す断面図である。
【発明を実施するための形態】
【００１１】
＜はじめに＞
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１２】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００１３】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００１４】
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る実施の形態１の炭化珪素ＭＯＳＦＥＴ１００の構成を示す断面図である。
【００１５】
図１に示すように、炭化珪素ＭＯＳトランジスタ１００は、ｎ型の不純物を含む炭化珪素基板である半導体基板１の主面上に形成されたｎ型のドリフト層２と、ドリフト層２の上層部に、選択的に複数形成されたｐ型ウェル領域３と、ｐ型ウェル領域３の表面内に形成されたｎ型のソース領域４と、ソース領域４に隣接するようにｐ型ウェル領域３の表面内に形成されたソース領域４よりも浅いｐ型のコンタクト領域５とを備えている。
【００１６】
また、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６を備えている。なお、付加領域６は平面的な大きさがコンタクト領域５と同じとなるように構成されている。
【００１７】
互いに隣接するｐ型ウェル領域３においては、それぞれのソース領域４の端縁部上、ｐ型ウェル領域３の端縁部上およびｐ型ウェル領域３間のドリフト層２上を覆うようにゲート絶縁膜１０が形成され、ゲート絶縁膜１０上にはゲート電極１１が形成されている。そして、ゲート電極１１およびゲート絶縁膜１０の積層体を覆うように層間絶縁膜１２が形成されている。
【００１８】
また、層間絶縁膜１２を貫通して、コンタクト領域５に到達するようにコンタクトホールＣＨが設けられ、コンタクトホールＣＨの底部にはシリサイド膜１３が形成されている。また、コンタクトホールＣＨを埋め込むようにソース電極１４が形成されている。そして、半導体基板１の裏面側主面（ソース電極１４が設けられる主面とは反対側）にはドレイン電極１５が形成されている。なお、図１において破線で挟まれた領域で１つのユニットセルＵＣをなしている。
【００１９】
図１に示すＡ−Ａ線での平面構成を、図２に示す平面図を用いて説明する。図２に示すように、外形が略四角形のコンタクト領域５の周囲をソース領域４が囲み、ソース領域４の周囲をｐ型ウェル領域３が囲んでいる。そして、隣り合うｐ型ウェル領域３の間のドリフト層２がＪＦＥＴ領域７となる。
【００２０】
なお、互いに隣り合うｐ型ウェル領域３においては、そのコーナー部間を接続するように電界緩和領域ＲＲが設けられている。これは、複数のｐ型ウェル領域３をマトリクス状に配設した場合に、互いに隣り合う４つのｐ型ウェル領域３の向かい合うコーナー部を対角に結んだ線の交差部に電界が集中することを防止するためのものである。
【００２１】
上述したように、炭化珪素ＭＯＳトランジスタ１００においては、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成された付加領域６を有している。
【００２２】
ここで、付加領域６のｎ型不純物の濃度をドリフト層２のｎ型不純物の濃度よりも高くなるように形成することで、付加領域６とｐ型ウェル領域３とで形成するｐｎ接合の濃度差が、ドリフト層２とｐ型ウェル領域３とで形成するｐｎ接合の濃度差よりも大きくなる。濃度差が大きい方のｐｎ接合に高電界がかかるため、付加領域６とｐ型ウェル領域３との接合部で優先的にブレークダウンを起こすことができる。
【００２３】
ソース領域４やチャネル領域の下部（ドレイン電極１５側）、ＪＦＥＴ領域７でブレークダウンが起こると、コンタクト領域５までの電流経路中にあるソース領域４にもサージ電流が流れてしまうが、コンタクト領域５の下方だけでブレークダウンが起きた場合は、電流経路中にソース領域４が存在しないため、コンタクト領域５に電流が流れ込みやすくなる。
【００２４】
また、付加領域６をｎ型不純物領域とすることで、サージ耐量を高めることができるだけでなく、内蔵ダイオードの抵抗を下げることもできる。
【００２５】
また、ＭＯＳＦＥＴに内蔵されるボディダイオードを還流ダイオードとして用いる場合、付加領域６の不純物濃度はドリフト層２よりも高濃度であるので抵抗値を下げることができ、通電時の環流ダイオードのオン電圧が小さくなるという効果もある。
【００２６】
＜製造方法＞
次に、図１を参照しつつ、製造工程を示す図３〜図６を用いて、炭化珪素ＭＯＳトランジスタ１００の製造方法について説明する。
【００２７】
なお、以下の説明では付加領域６を不純物領域の形成工程の最後に行うものとし、図３は、付加領域６の形成工程を示す図である。なお、付加領域６以外の不純物領域は従来の製造方法で実現されるので、図を用いての説明は省略する。
【００２８】
先ず、半導体基板１としてｎ型の不純物を含む炭化珪素基板を準備する。ここで、半導体基板１の材料としては炭化珪素の他、珪素（Ｓｉ）に比べてバンドギャップの大きなワイドバンドギャップ半導体を用いることが可能であり、他のワイドバンドギャップ半導体としては、例えば窒化ガリウム系材料、窒化アルミニウム系材料、ダイヤモンド等が挙げられる。
【００２９】
このようなワイドバンドギャップ半導体を基板材料として構成されるスイッチングデバイスやダイオードは、耐電圧性が高く、許容電流密度も高いため、シリコン半導体装置に比べて小型化が可能であり、これら小型化されたスイッチングデバイスやダイオードを用いることにより、これらのデバイスを組み込んだ半導体装置モジュールの小型化が可能となる。
【００３０】
また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。
【００３１】
また、半導体基板１の面方位は、ｃ軸方向に対して８°以下に傾斜していても良いが、傾斜していなくても良く、また、どのような面方位を有していても良い。
【００３２】
そして、エピタキシャル結晶成長により半導体基板１の主面の上部にｎ型の炭化珪素エピタキシャル層を形成してドリフト層２とする。ここで、ドリフト層２の不純物濃度は、例えば１×１０１５ｃｍ−３〜５×１０１６ｃｍ−３の範囲である。
【００３３】
次に、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ｐ型ウェル領域３に対応する部分が開口部となった注入マスクを形成し、その後、当該注入マスクを用いて、ｐ型の不純物のイオン注入を行いｐ型ウェル領域３を形成する。
【００３４】
ここで、ｐ型ウェル領域３の濃度は、例えば５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲である。
【００３５】
次に、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ソース領域４に対応する部分が開口部となった注入マスクを形成し、当該注入マスクを用いてｎ型の不純物のイオン注入を行い、ソース領域４を形成する。
【００３６】
ここで、ソース領域４の深さに関しては、その底面がｐ型ウェル領域３の底面を超えない深さに設定され、その濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲である。
【００３７】
次に、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、図３に示すように、コンタクト領域５に対応する部分が開口部となった注入マスクＲＭ１を形成し、当該注入マスクを用いてｐ型の不純物のイオン注入を行い、ｐ型ウェル領域３にコンタクト領域５を形成する。
【００３８】
コンタクト領域５は、ウェル領域３とシリサイド膜１３との良好な接触を実現するための領域であり、ウェル領域３の不純物濃度よりも高い不純物濃度を有するように形成される。コンタクト領域５の濃度は、例えば１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。
【００３９】
その後、注入マスクＲＭ１を再び用いて、ｎ型の不純物のイオン注入を行い、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように付加領域６を形成する。付加領域６の濃度は、例えば１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲である。
【００４０】
なお、上記では付加領域６を不純物領域の形成工程の最後に行うものとして説明したが、最後でなくても良く、また、他の不純物領域の形成工程も上記の順序に限定されるものではない。
【００４１】
なお、コンタクト領域５と付加領域６の形成を連続して行う場合には、共通の注入マスクを用いることができるので、注入マスクの形成工程を削減することができる。
【００４２】
全ての不純物領域についてイオン注入工程が終了した後、活性化アニール処理を行い、イオン注入された不純物の活性化ならびにイオン注入時に形成された結晶欠陥を回復させる。
【００４３】
次に、図４に示す工程において、ドリフト層２の主面全面に渡るようにシリコン酸化膜１０１を、例えば熱酸化やＣＶＤ（化学気相成長）法、あるいは熱酸化後にＣＶＤ法を行うことより形成する。
【００４４】
次に、シリコン酸化膜１０１上に例えばポリシリコン膜をＣＶＤ法により形成し、当該ポリシリコン膜とシリコン酸化膜１０１との積層膜上にレジスト材を塗布し、フォトリソグラフィによりパターニングして、ゲート電極１１に対応する部分以外が開口部となったエッチングマスクを形成し、当該エッチングマスクを用いてポリシリコン膜をエッチングすることで、図５に示すようにゲート電極１１をパターニングする。この段階では、シリコン酸化膜１０１はパターニングされずに残っている。
【００４５】
その後、図５に示す工程において、ゲート電極１１およびシリコン酸化膜１０１を覆うように、ドリフト層２の主面全面に渡るように例えばＣＶＤ法によりＴＥＯＳ（tetra ethyl orthosilicate）酸化膜を形成して層間絶縁膜１２１を得る。
【００４６】
次に、図６に示す工程において、層間絶縁膜１２１上にレジスト材を塗布し、フォトリソグラフィによりパターニングして、コンタクト領域５と、その近傍のソース領域４の上部に対応する部分が開口部となったエッチングマスクを形成し、当該エッチングマスクを用いてコンタクト領域５と、その近傍のソース領域４の上部が露出するように層間絶縁膜１２１およびシリコン酸化膜１０１をパターニングしてゲート絶縁膜１０、層間絶縁膜１２およびコンタクトホールＣＨを形成する。
【００４７】
その後、コンタクトホールＣＨの底部に、サリサイド工程によりＮｉＳｉ（ニッケルシリサイド）を形成してシリサイド膜１３を得る。なお、半導体基板１の裏面側主面全面にはＮｉＳｉ膜をスパッタリング法とＲＴＡ（Rapid Thermal Annealing）により形成する。
【００４８】
そして、コンタクトホールＣＨを埋め込むと共に層間絶縁膜１２上を覆うようにスパッタリング法によりチタン（Ｔｉ）膜およびアルミニウム（Ａｌ）膜をこの順に形成してソース電極１４（図示せず）を得る。
【００４９】
また、半導体基板１の裏面側のＮｉＳｉ膜上には、スパッタリング法によりＮｉ膜およびＡｕ膜をこの順に形成してドレイン電極１５を得ることで図１に示した炭化珪素ＭＯＳトランジスタ１００を得る。
【００５０】
なお、図１には示していないが、ゲート電極のパッド、フィールド酸化膜、保護膜などを形成して炭化珪素ＭＯＳトランジスタ１００が完成する。
【００５１】
炭化珪素半導体装置ではｎ型の不純物として一般的にＰ（リン）またはＮ（窒素）を用いるが、軽いＮを用いることで、比較的小さい注入エネルギーで付加領域６を形成することができる。
【００５２】
また、上記では炭化珪素ＭＯＳトランジスタ１００について説明したが、半導体基板１をｐ型の炭化珪素基板とするか、あるいはｎ型の炭化珪素基板の裏面にｐ型のＳｉＣ層を形成すればＩＧＢＴ（Insulated Gate Bipolar Transistor）を得ることができる。
【００５３】
＜変形例１＞
以上説明した実施の形態１の変形例１について図７を用いて説明する。図７は変形例１に係る炭化珪素ＭＯＳトランジスタ１００Ａの構成を示す断面図である。なお、図１に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５４】
図７に示すように炭化珪素ＭＯＳトランジスタ１００Ａは、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６Ａを備えている。なお、付加領域６Ａは平面的な大きさがコンタクト領域５よりも小さくなるように構成されている。
【００５５】
このような構成を採ることで、付加領域６Ａとｐ型ウェル領域３とのｐｎ接合部で発生したサージ電流が広がってもソース領域４に流れ込みにくくなり、直接にコンタクト領域５に流れることとなって、寄生バイポーラ動作が起こりにくくなる。
【００５６】
すなわち、付加領域６Ａからのサージ電流の広がり角度が例えば４５度（実際には４５度以下に）である場合、コンタクト領域５の底面からｐ型ウェル領域３の底面までの距離ｂに等しい距離だけ水平方向（半導体基板１の主面に沿った方向）に電流が広がる。従って、ソース領域４にサージ電流が流れ込むのを完全に防止するには、ユニットセルＵＣにおいて、コンタクト領域５の水平方向の長さａに比べて距離ｂだけ付加領域６Ａの平面的な大きさを小さくすれば良い。より具体的には、コンタクト領域５とソース領域４との接合部の位置より、付加領域６Ａの端面の位置が距離ｂだけ内側に位置するように付加領域６Ａを形成すれば良い。
【００５７】
なお、平面的な大きさがコンタクト領域５よりも小さな付加領域６Ａを形成するには、付加領域６Ａ形成用の注入マスクは、コンタクト領域５形成用の注入マスクとは別に新たに作成することになる。
【００５８】
＜変形例２＞
次に、実施の形態１の変形例２について図８を用いて説明する。図８は変形例２に係る炭化珪素ＭＯＳトランジスタ１００Ｂの構成を示す断面図である。なお、図１に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５９】
図８に示すように炭化珪素ＭＯＳトランジスタ１００Ｂは、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６Ｂを備えている。なお、付加領域６Ｂは平面的な大きさがコンタクト領域５よりも大きくなるように構成されている。
【００６０】
このような構成を採ることで、付加領域６Ｂとｐ型ウェル領域３とのｐｎ接合部の面積が広くなり、より大きなサージ電流を流すことが可能となり、サージ耐量を増すことができる。
【００６１】
ただし、コンタクト領域５に流れ込むサージ電流よりもソース領域４に流れ込むサージ電流が小さくなるように、付加領域６Ｂの平面的な大きさを決定する。すなわち、付加領域６Ｂからのサージ電流の広がり角度が例えば４５度（実際には４５度以下に）である場合、コンタクト領域５の底面からｐ型ウェル領域３の底面までの距離ｂに等しい距離だけ水平方向（半導体基板１の主面に沿った方向）に電流が広がる。従って、ユニットセルＵＣにおいて、コンタクト領域５の水平方向の長さａの２倍より距離ｂだけ小さくなるように付加領域６Ｂの平面的な大きさを設定すれば良い。
【００６２】
なお、平面的な大きさがコンタクト領域５よりも大きな付加領域６Ｂを形成するには、付加領域６Ｂ形成用の注入マスクは、コンタクト領域５形成用の注入マスクとは別に新たに作成することになる。
【００６３】
＜変形例３＞
次に、実施の形態１の変形例３について図９を用いて説明する。図９は変形例３に係る炭化珪素ＭＯＳトランジスタ１００Ｃの構成を示す断面図である。なお、図１に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６４】
図９に示すように炭化珪素ＭＯＳトランジスタ１００Ｃは、コンタクト領域５が凹部ＣＰに設けられ、その表面がソース領域４の表面より後退した形状となっている。従って、凹部ＣＰ上から付加領域６形成のためのイオン注入を行うことで、図１に示した炭化珪素ＭＯＳトランジスタ１００での付加領域６の形成に比べて、より少ない注入エネルギーで付加領域６を形成することができる。
【００６５】
なお、凹部ＣＰの深さは、コンタクト領域５がｐ型ウェル領域３を貫通しないようにするため、最低限、コンタクト領域５の下に、コンタクト領域５の厚さに相当する分だけはｐ型ウェル領域が残るように凹部ＣＰの深さを決定する。
【００６６】
なお、凹部ＣＰの形成のためのエッチングマスクは、図３に示したコンタクト領域５および付加領域６形成のための注入マスクＲＭ１と兼用することができ、その場合は工程数を削減することができる。なお、注入マスクＲＭ１をシリコン酸化膜で構成すれば、上記兼用は可能である。
【００６７】
＜変形例４＞
次に、実施の形態１の変形例４について図１０を用いて説明する。図１０は変形例４に係る炭化珪素ＭＯＳトランジスタ１００Ｄの構成を示す断面図である。なお、図１に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００６８】
図１０に示すように炭化珪素ＭＯＳトランジスタ１００Ｄは、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６Ａを備えている。なお、付加領域６Ａは平面的な大きさがコンタクト領域５よりも小さくなるように構成されている。
【００６９】
このような構成を採ることで、付加領域６Ａとｐ型ウェル領域３とのｐｎ接合部で発生したサージ電流が広がってもソース領域４に流れ込みにくくなり、直接にコンタクト領域５に流れることとなって、寄生バイポーラ動作が起こりにくくなる。
【００７０】
また、炭化珪素ＭＯＳトランジスタ１００Ｄは、コンタクト領域５が凹部ＣＰに設けられ、その表面がソース領域４の表面より後退した形状となっている。従って、凹部ＣＰ上から付加領域６形成のためのイオン注入を行うことで、図１に示した炭化珪素ＭＯＳトランジスタ１００での付加領域６の形成に比べて、より少ない注入エネルギーで付加領域６Ａを形成することができる。
【００７１】
なお、凹部ＣＰをコンタクト領域５の全面に設ける構成とすれば、凹部ＣＰの形成のためのエッチングマスクは、コンタクト領域５形成のための注入マスクと兼用することができ、工程数を削減することができる。
【００７２】
また、凹部ＣＰを付加領域６Ａの上方に相当する位置に設ける構成とすれば、図３に示した付加領域６形成のための注入マスクＲＭ１と兼用することができ、工程数を削減することができる。なお、上記何れの場合も注入マスクをシリコン酸化膜やレジスト材で構成すれば、上記兼用は可能である。
【００７３】
＜変形例５＞
次に、実施の形態１の変形例５について図１１を用いて説明する。図１１は変形例５に係る炭化珪素ＭＯＳトランジスタ１００Ｅの構成を示す断面図である。なお、図１に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７４】
図１１に示すように炭化珪素ＭＯＳトランジスタ１００Ｅは、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６Ｂを備えている。なお、付加領域６Ｂは平面的な大きさがコンタクト領域５よりも大きくなるように構成されている。
【００７５】
このような構成を採ることで、付加領域６Ｂとｐ型ウェル領域３とのｐｎ接合部の面積が広くなり、より大きなサージ電流を流すことが可能となり、サージ耐量を増すことができる。
【００７６】
また、炭化珪素ＭＯＳトランジスタ１００Ｅは、コンタクト領域５上全体と、その周囲のソース領域４の端縁部に及ぶ凹部ＣＰを有している。従って、凹部ＣＰ上から付加領域６Ｂ形成のためのイオン注入を行うことで、図１に示した炭化珪素ＭＯＳトランジスタ１００での付加領域６の形成に比べて、より少ない注入エネルギーで付加領域６Ｂを形成することができる。
【００７７】
なお、凹部ＣＰをコンタクト領域５の全面に設ける構成とすれば、凹部ＣＰの形成のためのエッチングマスクは、コンタクト領域５形成のための注入マスクと兼用することができ、工程数を削減することができる。
【００７８】
また、凹部ＣＰを付加領域６Ｂの上方に相当する位置に設ける構成とすれば、凹部ＣＰの形成のためのエッチングマスクは、付加領域６Ｂ形成のための注入マスクと兼用することができ、工程数を削減することができる。なお、上記注入マスクをシリコン酸化膜やレジスト材で構成すれば、上記兼用は可能である。
【００７９】
＜変形例６＞
次に、実施の形態１の変形例６について図１２を用いて説明する。図１２は変形例６に係る炭化珪素ＭＯＳトランジスタ１００Ｆの構成を示す断面図である。なお、図１に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８０】
図１２に示すように炭化珪素ＭＯＳトランジスタ１００Ｆは、コンタクト領域５が凹部ＣＰに設けられ、その表面がソース領域４の表面より後退した形状となっている。そして、当該凹部ＣＰの下部に相当する部分のｐ型ウェル領域３が、他の部分よりも半導体基板１側に突出した凸部ＤＰを有する構成となり、付加領域６は、当該凸部ＤＰの底面に接するように形成されている。
【００８１】
このような形状のｐ型ウェル領域３は、ドリフト層２上に凹部ＣＰを形成した後に、ｐ型ウェル領域３形成のためのイオン注入を行うことで得ることができる。
【００８２】
また、凹部ＣＰの形成のためのエッチングマスクを注入マスクとして兼用し、コンタクト領域５および付加領域６を形成することが可能であり、工程数を削減することができる。
【００８３】
上記のような構成を採ることで、ＪＦＥＴ領域７よりも深い位置にｐ型ウェル領域３と付加領域６とのｐｎ接合部が形成されることになり、ドリフト層２の実効的な厚さが薄くなり、空乏層が半導体基板１に達しやすくなる。このため、ｐ型ウェル領域３と付加領域６とのｐｎ接合部には、ドリフト層２とｐ型ウェル領域３とのｐｎ接合部よりも高電界がかかるようになる。この結果、ｐ型ウェル領域３と付加領域６とのｐｎ接合部でのブレークダウンがより優先的に起こりやすくなり、サージ電流がコンタクト領域５により流れ込みやすくなって寄生バイポーラ動作が起こりにくくなる。
【００８４】
なお、上記では、付加領域６の平面的な大きさがコンタクト領域５と同じ構成を示したが、図１０に示される炭化珪素ＭＯＳトランジスタ１００Ｄのようにコンタクト領域５の平面的な大きさより小さな付加領域６Ａを設けるようにしても良い。
【００８５】
また、図１１に示される炭化珪素ＭＯＳトランジスタ１００Ｅのようにコンタクト領域５の平面的な大きさより大きな付加領域６Ｂを設けるようにしても良い。ただし、この場合は、コンタクト領域５上全体と、その周囲のソース領域４の端縁部に及ぶ凹部ＣＰを有し、また、ｐ型ウェル領域３の凸部ＤＰも、当該凹部ＣＰに対応して広く形成されることになる。
【００８６】
＜変形例７＞
次に、実施の形態１の変形例７について図１３を用いて説明する。図１３は変形例７に係る炭化珪素ＭＯＳトランジスタ１００Ｇの構成を示す断面図である。なお、図１に示した炭化珪素ＭＯＳトランジスタ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８７】
図１３に示すように炭化珪素ＭＯＳトランジスタ１００Ｇは、ソース領域４に隣接するｐ型のコンタクト領域５０がｐ型ウェル領域３と同等の深さを有するように構成され、コンタクト領域５０の底面に接するように付加領域６が形成されている。
【００８８】
このように、コンタクト領域５０と付加領域６とで形成されるｐｎ接合部は、コンタクト領域５０の方がｐ型ウェル領域３よりもｐ型不純物の濃度が高いので、ｐ型ウェル領域３と付加領域６とで形成されるｐｎ接合部と比較して電界強度が高くなる。このため、コンタクト領域５０と付加領域６とで形成されるｐｎ接合部でのブレークダウンがより優先的に起こりやすくなり、サージ電流がコンタクト領域５０により流れ込みやすくなって寄生バイポーラ動作が起こりにくくなる。
【００８９】
＜実施の形態２＞
＜装置構成＞
図１４は、本発明に係る実施の形態２の炭化珪素ＭＯＳＦＥＴ２００の構成を示す断面図である。なお、図１に示した炭化珪素ＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９０】
図１４に示すように、炭化珪素ＭＯＳトランジスタ２００は、隣り合うｐ型ウェル領域３の間のＪＦＥＴ領域に相当する部分に、ドリフト層２よりも高濃度にｎ型不純物を有するｎ型ウェル領域８を備えている。
【００９１】
また、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６を備えている。なお、付加領域６は平面的な大きさがコンタクト領域５と同じとなるように構成されている。
【００９２】
ここで、付加領域６のｎ型不純物の濃度をドリフト層２のｎ型不純物の濃度よりも高くなるように形成することで、付加領域６とｐ型ウェル領域３とで形成するｐｎ接合の濃度差が、ドリフト層２とｐ型ウェル領域３とで形成するｐｎ接合の濃度差よりも大きくなる。濃度差が大きい方のｐｎ接合に高電界がかかるため、付加領域６とｐ型ウェル領域３との接合部で優先的にブレークダウンを起こすことができる。
【００９３】
また、ＪＦＥＴ領域にドリフト層２よりも高濃度のｎ型ウェル領域８を設けることでＪＦＥＴ領域の電気抵抗を下げることができる。
【００９４】
なお、付加領域６を設ける目的は、ｎ型ウェル領域８を設けた構成において、ｐ型ウェル領域３のコーナー部ではなく、付加領域６でブレークダウンが起こりやすくするためである。付加領域６でブレークダウンを起こすことで、サージ電流をコンタクト領域５に引き抜きやすくなる。
【００９５】
なお、図７を用いて説明した実施の形態１の変形例１の炭化珪素ＭＯＳＦＥＴ１００Ａのように、付加領域６の代わりに平面的な大きさがコンタクト領域５よりも小さな付加領域６Ａを設ける構成としても良い。
【００９６】
このような構成を採ることで、付加領域６Ａとｐ型ウェル領域３とのｐｎ接合部で発生したサージ電流が広がってもソース領域４に流れ込みにくくなり、直接にコンタクト領域５に流れることとなって、寄生バイポーラ動作が起こりにくくなる。
【００９７】
また、図８を用いて説明した実施の形態１の変形例２の炭化珪素ＭＯＳＦＥＴ１００Ｂのように、付加領域６の代わりに平面的な大きさがコンタクト領域５よりも大きな付加領域６Ｂを設ける構成としても良い。
【００９８】
このような構成を採ることで、付加領域６Ｂとｐ型ウェル領域３とのｐｎ接合部の面積が広くなり、より大きなサージ電流を流すことが可能となり、サージ耐量を増すことができる。
【００９９】
＜製造方法＞
次に、図１４を参照しつつ、製造工程を示す図１５を用いて、炭化珪素ＭＯＳトランジスタ２００の製造方法について説明する。
【０１００】
なお、以下の説明では付加領域６を不純物領域の形成工程の最後に行うものとし、図１５は、付加領域６の形成工程を示す図である。なお、付加領域６以外の不純物領域は従来の製造方法で実現されるので、図を用いての説明は省略する。
【０１０１】
先ず、ｎ型の不純物を含む炭化珪素基板等の半導体基板１を準備する。そして、エピタキシャル結晶成長により半導体基板１の主面の上部にｎ型の炭化珪素エピタキシャル層を形成してドリフト層２とする。ここで、ドリフト層２の不純物濃度は、例えば１×１０１５ｃｍ−３〜５×１０１６ｃｍ−３の範囲である。
【０１０２】
次に、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ｐ型ウェル領域３に対応する部分が開口部となった注入マスクを形成し、その後、当該注入マスクを用いて、ｐ型の不純物のイオン注入を行いｐ型ウェル領域３を形成する。
【０１０３】
ここで、ｐ型ウェル領域３の濃度は、例えば５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲である。
【０１０４】
次に、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ソース領域４に対応する部分が開口部となった注入マスクを形成し、当該注入マスクを用いてｎ型の不純物のイオン注入を行い、ソース領域４を形成する。
【０１０５】
ここで、ソース領域４の深さに関しては、その底面がｐ型ウェル領域３の底面を超えない深さに設定され、その濃度は、例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３の範囲である。
【０１０６】
次に、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ｎ型ウェル領域８に対応する部分が開口部となった注入マスクを形成し、当該注入マスクを用いてｎ型の不純物のイオン注入を行い、ドリフト層２の表面内にｎ型ウェル領域８を形成する。その濃度は、例えば１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲である。
【０１０７】
次に、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、図１５に示すように、コンタクト領域５に対応する部分が開口部となった注入マスクＲＭ２を形成し、当該注入マスクを用いてｐ型の不純物のイオン注入を行い、ｐ型ウェル領域３にコンタクト領域５を形成する。
【０１０８】
コンタクト領域５は、ウェル領域３とシリサイド膜１３との良好な接触を実現するための領域であり、ウェル領域３の不純物濃度よりも高い不純物濃度を有するように形成される。コンタクト領域５の濃度は、例えば１×１０２０ｃｍ−３〜１×１０２１ｃｍ−３の範囲である。
【０１０９】
その後、注入マスクＲＭ２を再び用いて、ｎ型の不純物のイオン注入を行い、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように付加領域６を形成する。付加領域６の濃度は、例えば１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲である。
【０１１０】
なお、各不純物領域はそれぞれ上述した濃度範囲を満たすと共に、ドリフト層２＜ｎ型ウェル領域８＜付加領域６という濃度関係を満たすようにする。ただし、後に説明するようにｎ型ウェル領域８と付加領域６とを同時に形成する場合はｎ型ウェル領域８および付加領域６の不純物濃度および注入深さは同じとなる。
【０１１１】
なお、上記では付加領域６を不純物領域の形成工程の最後に行うものとして説明したが、最後でなくても良く、また、他の不純物領域の形成工程も上記の順序に限定されるものではない。
【０１１２】
なお、コンタクト領域５と付加領域６の形成を連続して行う場合には、共通の注入マスクを用いることができるので、注入マスクの形成工程を削減することができる。
【０１１３】
また、付加領域６およびｎ型ウェル領域８の不純物濃度と注入深さを同じとする場合は、付加領域６およびｎ型ウェル領域８への不純物のイオン注入は、同じ注入マスクを用いて同時に形成しても良い。その場合は、コンタクト領域５の形成は付加領域６と同じ注入マスクを用いることはできないので、別個に注入マスクを形成することになる。
【０１１４】
全ての不純物領域についてイオン注入工程が終了した後、活性化アニール処理を行い、イオン注入された不純物の活性化ならびにイオン注入時に形成された結晶欠陥を回復させる。
【０１１５】
その後、実施の形態１において、図４〜図６を用いて説明した工程を経て、炭化珪素ＭＯＳトランジスタ２００を得る。
【０１１６】
また、上記では炭化珪素ＭＯＳトランジスタ２００について説明したが、半導体基板１をｐ型の炭化珪素基板とするか、あるいはｎ型の炭化珪素基板の裏面にｐ型のＳｉＣ層を形成すればＩＧＢＴを得ることができる。
【０１１７】
＜変形例１＞
以上説明した実施の形態２の変形例１について図１６を用いて説明する。図１６は変形例１に係る炭化珪素ＭＯＳトランジスタ２００Ａの構成を示す断面図である。なお、図１４に示した炭化珪素ＭＯＳトランジスタ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１８】
図１６に示すように炭化珪素ＭＯＳトランジスタ２００Ａは、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６Ｃを備えている。付加領域６Ｃは平面的な大きさがコンタクト領域５と同じとなるように構成されており、その不純物濃度は、ｎ型ウェル領域８よりも高濃度となっている。
【０１１９】
このように構成することで、ｎ型ウェル領域８とｐ型ウェル領域３とで形成するｐｎ接合部の濃度差よりも、付加領域６Ｃとｐ型ウェル領域３とで形成するｐｎ接合部の濃度差の方が大きくなる。濃度差が大きい方のｐｎ接合部により高い電界がかかるため、付加領域６Ｃとｐ型ウェル領域３との接合部で優先的にブレークダウンを起こすことができ、コンタクト領域５にサージ電流が流れ込みやすくなる。
【０１２０】
なお、不純物濃度とｐｎ接合部にかかる電界は比例関係にあり、例えば不純物濃度を２０％高くすれば電界は約２０％強くなる。従って、付加領域６Ｃの不純物濃度をどの程度高めるかは、サージ耐量をどの程度にするかによって決定すれば良い。
【０１２１】
ここで、図１６に示すように、付加領域６Ｃをｎ型ウェル領域８よりも深い位置に達するように形成した場合は、ＭＯＳＦＥＴに内蔵されるボディダイオードを還流ダイオードとして使った場合に、通電時の還流ダイオードのオン電圧が低下するという効果も奏する。すなわち、注入深さを深くすることでその不純物領域の抵抗が下がり、ドリフト層２を含めた全体の抵抗が下がって還流ダイオードのオン電圧が低下する。
【０１２２】
また、還流ダイオードのオン電圧低下(抵抗低減)の効果は、付加領域６Ｃの不純物濃度にも依存している。すなわち、不純物領域の抵抗は不純物濃度に反比例しているため、不純物濃度を２倍にした場合は約半分になる。
【０１２３】
従って、付加領域６Ｃのように不純物濃度を高めると共に注入深さを深くすることで、相乗効果により還流ダイオードのオン電圧の低減効果がより高まることとなる。
【０１２４】
なお、付加領域６Ｃ形成のための注入マスクは、コンタクト領域５形成のための注入マスクと兼用することができ、その場合は工程数を削減することができる。
【０１２５】
＜変形例２＞
次に、実施の形態２の変形例２について図１７を用いて説明する。図１７は変形例２に係る炭化珪素ＭＯＳトランジスタ２００Ｂの構成を示す断面図である。なお、図１４に示した炭化珪素ＭＯＳトランジスタ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１２６】
図１７に示すように炭化珪素ＭＯＳトランジスタ２００Ｂは、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６Ｄを備えている。なお、付加領域６Ｄは平面的な大きさがコンタクト領域５よりも小さくなるように構成されている。
【０１２７】
このような構成を採ることで、付加領域６Ｄとｐ型ウェル領域３とのｐｎ接合部で発生したサージ電流が広がってもソース領域４に流れ込みにくくなり、直接にコンタクト領域５に流れることとなって、寄生バイポーラ動作が起こりにくくなる。
【０１２８】
また、図１７に示すように、付加領域６Ｄをｎ型ウェル領域８よりも深い位置に達するように形成した場合は、ＭＯＳＦＥＴに内蔵されるボディダイオードを還流ダイオードとして使った場合に、通電時の還流ダイオードのオン電圧が小さくなるという効果も奏する。すなわち、注入深さを深くすることでその不純物領域の抵抗が下がり、ドリフト層２を含めた全体の抵抗が下がって還流ダイオードのオン電圧が低下する。
【０１２９】
また、還流ダイオードのオン電圧低下(抵抗低減)の効果は、付加領域６Ｄの不純物濃度にも依存している。すなわち、不純物領域の抵抗は不純物濃度に反比例しているため、不純物濃度を２倍にした場合は約半分になる。
【０１３０】
従って、付加領域６Ｄのように不純物濃度を高めると共に注入深さを深くすることで、相乗効果により還流ダイオードのオン電圧の低減効果がより高まることとなる。
【０１３１】
また、注入深さを深くした場合は、その不純物領域の抵抗が下がるため、ドリフト層２を含めた全体の抵抗が下がることになる。従って、付加領域６Ｄのように不純物濃度を高めると共に注入深さを深くすることで、還流ダイオードのオン電圧の低減効果は、相乗効果でより高まることとなる。
【０１３２】
なお、平面的な大きさがコンタクト領域５よりも小さな付加領域６Ｄを形成するには、付加領域６Ｄ形成用の注入マスクは、コンタクト領域５形成用の注入マスクとは別に新たに作成することになる。
【０１３３】
＜変形例３＞
次に、実施の形態２の変形例３について図１８を用いて説明する。図１８は変形例３に係る炭化珪素ＭＯＳトランジスタ２００Ｃの構成を示す断面図である。なお、図１４に示した炭化珪素ＭＯＳトランジスタ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１３４】
図１８に示すように炭化珪素ＭＯＳトランジスタ２００Ｃは、コンタクト領域５の下方に対応する位置であって、ｐ型ウェル領域３より深い位置に、ｐ型ウェル領域３の底面に接するように形成されたｎ型の付加領域６Ｅを備えている。なお、付加領域６Ｅは平面的な大きさがコンタクト領域５よりも大きくなるように構成されている。
【０１３５】
このような構成を採ることで、付加領域６Ｅとｐ型ウェル領域３とのｐｎ接合部の面積が広くなり、より大きなサージ電流を流すことが可能となり、サージ耐量を増すことができる。
【０１３６】
また、図１８に示すように、付加領域６Ｅをｎ型ウェル領域８よりも深い位置に達するように形成した場合は、ＭＯＳＦＥＴに内蔵されるボディダイオードを還流ダイオードとして使った場合に、通電時の還流ダイオードのオン電圧が小さくなるという効果も奏する。すなわち、注入深さを深くすることでその不純物領域の抵抗が下がり、ドリフト層２を含めた全体の抵抗が下がって還流ダイオードのオン電圧が低下することになる。
【０１３７】
また、還流ダイオードのオン電圧低下(抵抗低減)の効果は、付加領域６Ｅの不純物濃度にも依存している。すなわち、不純物領域の抵抗は不純物濃度に反比例しているため、不純物濃度を２倍にした場合は約半分になる。
【０１３８】
従って、付加領域６Ｅのように不純物濃度を高めると共に注入深さを深くすることで、相乗効果により還流ダイオードのオン電圧の低減効果がより高まることとなる。
【０１３９】
また、注入深さを深くした場合は、その不純物領域の抵抗が下がるため、ドリフト層２を含めた全体の抵抗が下がことになる。従って、付加領域６Ｅのように不純物濃度を高めると共に注入深さを深くすることで、還流ダイオードのオン電圧の低減効果は、相乗効果でより高まることとなる。
【０１４０】
なお、平面的な大きさがコンタクト領域５よりも大きな付加領域６Ｅを形成するには、付加領域６Ｅ形成用の注入マスクは、コンタクト領域５形成用の注入マスクとは別に新たに作成することになる。
【０１４１】
＜変形例４＞
次に、実施の形態２の変形例４について図１９を用いて説明する。図１９は変形例４に係る炭化珪素ＭＯＳトランジスタ２００Ｄの構成を示す断面図である。なお、図１４に示した炭化珪素ＭＯＳトランジスタ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１４２】
図１９に示すように炭化珪素ＭＯＳトランジスタ２００Ｄは、コンタクト領域５が凹部ＣＰに設けられ、その表面がソース領域４の表面より後退した形状となっている。従って、凹部ＣＰ上から付加領域６０形成のためのイオン注入を行うことで、図１４に示した炭化珪素ＭＯＳトランジスタ２００での付加領域６の形成に比べて、より少ない注入エネルギーで付加領域６０を形成することができる。
【０１４３】
なお、凹部ＣＰの形成のためのエッチングマスクは、コンタクト領域５および付加領域６０形成のための注入マスクと兼用することができ、その場合は工程数を削減することができる。なお、当該注入マスクをシリコン酸化膜で構成すれば、上記兼用は可能である。
【０１４４】
また、付加領域６０およびｎ型ウェル領域８の不純物濃度を同じとする場合は、付加領域６０およびｎ型ウェル領域８への不純物のイオン注入は、同じ注入マスクを用いて同時に行っても良い。その場合、付加領域６０は凹部ＣＰを介して形成されるので、同じ注入エネルギーであっても付加領域６０はｎ型ウェル領域８より深い位置に達することになる。
【０１４５】
この結果、ＭＯＳＦＥＴに内蔵されるボディダイオードを還流ダイオードとして使った場合に、通電時の還流ダイオードのオン電圧が小さくなるという効果も奏する。すなわち、注入深さを深くすることでその不純物領域の抵抗が下がり、ドリフト層２を含めた全体の抵抗が下がって還流ダイオードのオン電圧が低下することになる。
【０１４６】
＜変形例５＞
次に、実施の形態２の変形例５について図２０を用いて説明する。図２０は変形例５に係る炭化珪素ＭＯＳトランジスタ２００Ｅの構成を示す断面図である。なお、図１４に示した炭化珪素ＭＯＳトランジスタ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１４７】
図２０に示すように炭化珪素ＭＯＳトランジスタ２００Ｅは、コンタクト領域５が凹部ＣＰに設けられ、その表面がソース領域４の表面より後退した形状となっている。従って、凹部ＣＰ上から付加領域６０Ａ形成のためのイオン注入を行うことで、図１４に示した炭化珪素ＭＯＳトランジスタ２００での付加領域６の形成に比べて、より少ない注入エネルギーで付加領域６０Ａを形成することができる。
【０１４８】
なお、凹部ＣＰの形成のためのエッチングマスクは、コンタクト領域５および付加領域６０Ａ形成のための注入マスクと兼用することができ、その場合は工程数を削減することができる。また、付加領域６０Ａはｎ型ウェル領域８とは別個に形成することになるので、付加領域６０Ａの不純物濃度をｎ型ウェル領域８よりも高めることができる。
【０１４９】
このように構成することで、ｎ型ウェル領域８とｐ型ウェル領域３とで形成するｐｎ接合部の濃度差よりも、付加領域６０Ａとｐ型ウェル領域３とで形成するｐｎ接合部の濃度差の方が大きくなる。濃度差が大きい方のｐｎ接合部により高い電界がかかるため、付加領域６０Ａとｐ型ウェル領域３との接合部で優先的にブレークダウンを起こすことができ、コンタクト領域５にサージ電流が流れ込みやすくなる。
【０１５０】
なお、図１７を用いて説明した実施の形態２の変形例２の炭化珪素ＭＯＳＦＥＴ２００Ｂのように、付加領域６０Ａの代わりに平面的な大きさがコンタクト領域５よりも小さな付加領域６Ｄを設ける構成としても良い。
【０１５１】
このような構成を採ることで、付加領域６Ｄとｐ型ウェル領域３とのｐｎ接合部で発生したサージ電流が広がってもソース領域４に流れ込みにくくなり、直接にコンタクト領域５に流れることとなって、寄生バイポーラ動作が起こりにくくなる。
【０１５２】
また、図１８を用いて説明した実施の形態２の変形例３の炭化珪素ＭＯＳＦＥＴ２００Ｃのように、付加領域６０Ａの代わりに平面的な大きさがコンタクト領域５よりも大きな付加領域６Ｅを設ける構成としても良い。
【０１５３】
このような構成を採ることで、付加領域６Ｅとｐ型ウェル領域３とのｐｎ接合部の面積が広くなり、より大きなサージ電流を流すことが可能となり、サージ耐量を増すことができる。
【０１５４】
＜変形例６＞
次に、実施の形態２の変形例６について図２１を用いて説明する。図２１は変形例６に係る炭化珪素ＭＯＳトランジスタ２００Ｆの構成を示す断面図である。なお、図１４に示した炭化珪素ＭＯＳトランジスタ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１５５】
図２１に示すように炭化珪素ＭＯＳトランジスタ２００Ｆは、ソース領域４に隣接するｐ型のコンタクト領域５０がｐ型ウェル領域３と同等の深さを有するように構成され、コンタクト領域５０の底面に接するように付加領域６が形成されている。
【０１５６】
このように、コンタクト領域５０と付加領域６とで形成されるｐｎ接合部は、コンタクト領域５０の方がｐ型ウェル領域３よりもｐ型不純物の濃度が高いので、ｐ型ウェル領域３と付加領域６とで形成されるｐｎ接合部と比較して電界強度が高くなるため、コンタクト領域５０と付加領域６とで形成されるｐｎ接合部でのブレークダウンがより優先的に起こりやすくなり、サージ電流がコンタクト領域５０により流れ込みやすくなって寄生バイポーラ動作が起こりにくくなる。
【０１５７】
＜変形例７＞
次に、実施の形態２の変形例７について図２２を用いて説明する。図２２は変形例７に係る炭化珪素ＭＯＳトランジスタ２００Ｇの構成を示す断面図である。なお、図１４に示した炭化珪素ＭＯＳトランジスタ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１５８】
図２２に示すように炭化珪素ＭＯＳトランジスタ２００Ｇは、コンタクト領域５の中央部に凹部ＣＰが設けられている。従って、凹部ＣＰ上から付加領域６Ａ形成のためのイオン注入を行うことで、図１４に示した炭化珪素ＭＯＳトランジスタ２００での付加領域６の形成に比べて、より少ない注入エネルギーで付加領域６Ａを形成することができる。
【０１５９】
ここで、凹部ＣＰを付加領域６Ａと同等の大きさとすることで、凹部ＣＰの形成のためのエッチングマスクは、付加領域６Ａ形成のための注入マスクと兼用することができ、その場合は工程数を削減することができる。なお、当該注入マスクをシリコン酸化膜やレジスト材で構成すれば、上記兼用は可能である。
【０１６０】
また、付加領域６Ａおよびｎ型ウェル領域８の不純物濃度を同じとする場合は、付加領域６Ａおよびｎ型ウェル領域８への不純物のイオン注入は、同じ注入マスクを用いて同時に行っても良い。その場合、付加領域６Ａは凹部ＣＰを介して形成されるので、同じ注入エネルギーであっても付加領域６Ａはｎ型ウェル領域８より深い位置に達することになる。
【０１６１】
この結果、ＭＯＳＦＥＴに内蔵されるボディダイオードを還流ダイオードとして使った場合に、通電時の還流ダイオードのオン電圧が小さくなるという効果も奏する。すなわち、注入深さを深くすることでその不純物領域の抵抗が下がり、ドリフト層２を含めた全体の抵抗が下がって還流ダイオードのオン電圧が低下することになる。
【０１６２】
また、図２２に示すように炭化珪素ＭＯＳトランジスタ２００Ｇでは、付加領域６Ａの平面的な大きさがコンタクト領域５よりも小さくなっているので、付加領域６Ａとｐ型ウェル領域３とのｐｎ接合部で発生したサージ電流が広がってもソース領域４に流れ込みにくくなり、直接にコンタクト領域５に流れることとなって、寄生バイポーラ動作が起こりにくくなる。
【０１６３】
＜変形例８＞
次に、実施の形態２の変形例８について図２３を用いて説明する。図２３は変形例８に係る炭化珪素ＭＯＳトランジスタ２００Ｈの構成を示す断面図である。なお、図１４に示した炭化珪素ＭＯＳトランジスタ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１６４】
図２３に示すように炭化珪素ＭＯＳトランジスタ２００Ｈは、コンタクト領域５が凹部ＣＰに設けられ、その表面がソース領域４の表面より後退した形状となっている。そして、当該凹部ＣＰの下部に相当する部分のｐ型ウェル領域３が、他の部分よりも半導体基板１側に突出した凸部ＤＰを有する構成となり、付加領域６は、当該凸部ＤＰの底面に接するように形成されている。
【０１６５】
このような形状のｐ型ウェル領域３は、ドリフト層２上に凹部ＣＰを形成した後に、ｐ型ウェル領域３形成のためのイオン注入を行うことで得ることができる。また、凹部ＣＰの形成のためのエッチングマスクを注入マスクとして兼用し、コンタクト領域５および付加領域６を形成することが可能であり、工程数を削減することができる。
【０１６６】
上記のような構成を採ることで、ＪＦＥＴ領域（すなわちｎ型ウェル領域８）よりも深い位置にｐ型ウェル領域３と付加領域６とのｐｎ接合部が形成されることになり、ドリフト層２の実効的な厚さが薄くなり、空乏層が半導体基板１に達しやすくなる。このため、ｐ型ウェル領域３と付加領域６とのｐｎ接合部には、ドリフト層２とｐ型ウェル領域３とのｐｎ接合部よりも高電界がかかるようになる。このためｐ型ウェル領域３と付加領域６とのｐｎ接合部でのブレークダウンがより優先的に起こりやすくなり、サージ電流がコンタクト領域５により流れ込みやすくなって寄生バイポーラ動作が起こりにくくなる。
【０１６７】
なお、以上の説明では、判りやすくするために同一のマスクでイオン注入やエッチングを行った場合は、形成される領域の大きさ（幅）が図面上では同じとなるように表しているが、例えば図２２のように、凹部ＣＰの形成のためのエッチングマスクと、付加領域６Ａ形成のための注入マスクとを兼用した場合、イオン注入時の注入イオンの広がりのため、付加領域６Ａは図２４に示すように、凹部ＣＰより幅が広い形状となる可能性がある。
【０１６８】
しかし、この場合においても本発明の効果に変わりはなく、サージ電流がコンタクト領域５により流れ込みやすくなって寄生バイポーラ動作が起こりにくくなる。
【０１６９】
また説明は省略するが、他の実施の形態においても深い注入領域はマスクの幅よりも広がったものとなる。しかし、マスクの幅よりも広がった形状となっても上記効果に変わりはない。
【０１７０】
また、以上の説明では、ｎチャネル型ＭＯＳトランジスタを例に採ったが、ｐチャネル型ＭＯＳトランジスタであっても本発明の適用は可能である。ｐチャネル型ＭＯＳトランジスタの場合は、付加領域はｐ型になるが、その場合の不純物としては質量の小さなボロン（Ｂ）を用いることで、注入エネルギーを低くできる。
【０１７１】
また、ＳｉＣではイオン注入した不純物が熱処理によってほとんど拡散しないため、付加領域を所望の位置に所望の大きさで形成することが容易であることを利用していることも本発明の特徴である。
【０１７２】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【０１７３】
２  ドリフト層、３  ｐ型ウェル領域、４  ソース領域、５，５０  コンタクト領域、６，６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ，６０，６０Ａ  付加領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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