(57)【要約】【課題】コストが低く特性が良好な半導体装置及びその製造方法並びに半導体基板を提供する。【解決手段】実施形態に係る半導体装置は、炭化珪素を材料とする第１導電形の第１半導体層と、炭化珪素を材料とし、前記第１半導体層に接合すると共に電気的に不活性な元素を含む第２導電形の第２半導体層と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
炭化珪素を材料とする第１導電形の第１半導体層と、
炭化珪素を材料とし、前記第１半導体層に接合すると共に電気的に不活性な元素を含む第２導電形の第２半導体層と、
を備えた半導体装置。
【請求項２】
前記元素は炭素である請求項１記載の半導体装置。
【請求項３】
前記第２半導体層における前記第１半導体層と前記第２半導体層との積層方向に沿った前記元素の濃度プロファイルは、前記第２半導体層における前記第１半導体層から遠い側の面において最大値をとる請求項１または２に記載の半導体装置。
【請求項４】
前記第２半導体層は前記第１半導体層上に配置されており、
前記元素は、前記第２半導体層の上部のみに含有されている請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２半導体層における前記元素を含有しない下部の厚さは０．５μｍ以上である請求項４記載の半導体装置。
【請求項６】
前記元素のドーズ量は１×１０１１〜１×１０１２ｃｍ−２である請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
前記第２半導体層は前記第１半導体層上に配置されており、
前記第１半導体層の下方に配置され、前記第１半導体層に接続された第１電極と、
前記第２半導体層の上方に配置され、前記第２半導体層に接続された第２電極と、
をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置。
【請求項８】
前記第２半導体層は前記第１半導体層上の一部に配置されており、
前記第１半導体層上であって前記第２半導体層が配置されていない領域に配置され、前記第１半導体層に接続された第１電極と、
前記第１半導体層上であって前記第２半導体層上の領域に配置され、前記第２半導体層に接続された第２電極と、
をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置。
【請求項９】
前記第２半導体層は前記第１半導体層上の一部に配置されており、
前記第２半導体層上の一部に配置された第１導電形の第３半導体層と、
前記第２半導体層における前記第１半導体層と前記第３半導体層との間の部分の直上域に配置されたゲート電極と、
前記第１半導体層、前記第２半導体層及び前記第３半導体層と、前記ゲート電極との間に配置されたゲート絶縁膜と、
前記第１半導体層に接続された第１電極と、
前記第３半導体層に接続された第２電極と、
をさらに備えた請求項１〜６のいずれか１つに記載の半導体装置。
【請求項１０】
炭化珪素を材料とし、下部にドナーとなる不純物及びアクセプタとなる不純物のうちの少なくとも一方の不純物を含み、上部にドナーとなる不純物及びアクセプタとなる不純物のうちの少なくとも他方の不純物を含む基板の前記上部に対して電気的に不活性な元素を注入する工程と、
前記基板に対して熱処理を施すことにより、前記ドナーとなる不純物及び前記アクセプタとなる不純物を活性化させて、前記下部を第１導電形とし前記上部を第２導電形とする工程と、
を備えた半導体装置の製造方法。
【請求項１１】
前記元素を炭素とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
全体に前記一方の不純物を含有する処理前基板の上部に対して、前記他方の不純物をイオン注入することにより、前記基板を作製する工程をさらに備えた請求項１０または１１に記載の半導体装置の製造方法。
【請求項１３】
前記基板上にマスクを形成する工程をさらに備え、
前記元素の注入を前記マスク越しに行うことにより、上下方向に沿った前記元素の濃度プロファイルを、前記基板の上面において最大値をとるようなプロファイルとする請求項１０〜１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記元素のドーズ量を１×１０１１〜１×１０１２ｃｍ−２とする請求項１０〜１３のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記基板として直径が６インチ以上の炭化珪素ウェーハを用いる請求項１０〜１４のいずれか１つに記載の半導体装置の製造方法。
【請求項１６】
炭化珪素を材料とする第１導電形の第１半導体層と、
炭化珪素を材料とし、前記第１半導体層に接合すると共に電気的に不活性な元素を含む第２導電形の第２半導体層と、
を備えた半導体基板。
【請求項１７】
前記元素は炭素である請求項１６記載の半導体基板。
【請求項１８】
前記第２半導体層における前記第１半導体層と前記第２半導体層との積層方向に沿った前記元素の濃度プロファイルは、前記第２半導体層における前記第１半導体層から遠い側の面において最大値をとる請求項１６または１７に記載の半導体基板。
【請求項１９】
前記第２半導体層は前記第１半導体層上に配置されており、
前記元素は、前記第２半導体層の上部のみに含有されている請求項１６〜１８のいずれか１つに記載の半導体基板。
【請求項２０】
直径が６インチ以上の単結晶ウェーハである請求項１６〜１９のいずれか１つに記載の半導体基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法並びに半導体基板に関する。
【背景技術】
【０００２】
従来より、半導体装置には、半導体材料としてシリコンを用いた装置が多用されてきた。これに対して、近年、半導体装置のより一層の高耐圧化、大電流化及び低損失化等の特性向上を図るために、半導体材料として炭化珪素（ＳｉＣ）を用いた半導体装置が開発されている。炭化珪素を用いた半導体装置を普及させるためには、その製造コストを低減する必要があり、そのためには、大口径の炭化珪素ウェーハを用いることが有効である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２３６１２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態が解決しようとする課題は、コストが低く特性が良好な半導体装置及びその製造方法並びに半導体基板を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、炭化珪素を材料とする第１導電形の第１半導体層と、炭化珪素を材料とし、前記第１半導体層に接合すると共に電気的に不活性な元素を含む第２導電形の第２半導体層と、を備える。
【０００６】
実施形態に係る半導体装置の製造方法は、炭化珪素を材料とし、下部にドナーとなる不純物及びアクセプタとなる不純物のうちの少なくとも一方の不純物を含み、上部にドナーとなる不純物及びアクセプタとなる不純物のうちの少なくとも他方の不純物を含む基板の前記上部に対して電気的に不活性な元素を注入する工程と、前記基板に対して熱処理を施すことにより、前記ドナーとなる不純物及び前記アクセプタとなる不純物を活性化させて、前記下部を第１導電形とし前記上部を第２導電形とする工程と、を備える。
【０００７】
実施形態に係る半導体基板は、炭化珪素を材料とする第１導電形の第１半導体層と、炭化珪素を材料とし、前記第１半導体層に接合すると共に電気的に不活性な元素を含む第２導電形の第２半導体層と、を備える。
【図面の簡単な説明】
【０００８】
【図１】（ａ）〜（ｇ）は、第１の実施形態に係る半導体装置の製造方法を、比較例と比較して模式的に例示する工程断面図である。
【図２】（ａ）は、第１の実施形態に係る半導体基板を例示する断面図であり、（ｂ）は、縦軸に位置をとり、横軸に炭素濃度をとって、半導体基板中の炭素濃度プロファイルを例示するグラフ図である。
【図３】（ａ）は、第１の実施形態に係る半導体装置を例示する断面図であり、（ｂ）は、縦軸に位置をとり、横軸に炭素濃度をとって、半導体装置中の炭素濃度プロファイルを例示するグラフ図である。
【図４】横軸に電圧をとり、縦軸に電流をとって、比較例に係るｐｎダイオードの特性変化を例示するグラフ図である。
【図５】第２の実施形態に係る半導体装置を例示する断面図である。
【図６】第３の実施形態に係る半導体装置を例示する断面図である。
【図７】第４の実施形態に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
本実施形態は、半導体材料として炭化珪素（ＳｉＣ）を用いた半導体装置の製造方法を、比較例と比較して概略的に説明した例である。
【００１０】
図１（ａ）〜（ｇ）は、本実施形態に係る半導体装置の製造方法を、比較例と比較して模式的に例示する工程断面図である。
図１（ａ）及び（ｂ）は、本実施形態及び比較例の共通の工程を示している。図１（ｃ）及び（ｄ）は、図１（ｂ）に示す工程の後に実施される比較例の工程を示している。図１（ｅ）、（ｆ）、（ｇ）は、図１（ｂ）に示す工程の後に実施される本実施形態の工程を示している。
【００１１】
先ず、図１（ａ）に示すように、単結晶のＳｉＣからなるウェーハ１１を用意する。ウェーハ１１には、ＳｉＣに対してドナーとなる不純物、例えば窒素（Ｎ）が含有されており、その導電形はｎ＋形となっている。ウェーハ１１の直径は例えば６インチ以上である。また、ウェーハ１１の上面及び下面は、ＳｉＣ結晶の基底面である（０００１）面に対して例えば４°傾斜している。
【００１２】
次に、ウェーハ１１の上面上にエピタキシャル層１２をエピタキシャル成長させる。エピタキシャル層１２には、ドナーとなる不純物、例えば窒素（Ｎ）が含有されており、その導電形はｎー形となっている。エピタキシャル層１２のドナー濃度は、ウェーハ１１のドナー濃度よりも低い。なお、本明細書において、「ｎ−」、「ｐ−」と表記された領域は、「ｎ」、「ｐ」と表記された領域よりも不純物濃度が低く、「ｎ」、「ｐ」と表記された領域は、「ｎ＋」、「ｐ＋」と表記された領域よりも不純物濃度が低い。
【００１３】
次に、図１（ｂ）に示すように、ＳｉＣに対してアクセプタとなる不純物、例えば、アルミニウム（Ａｌ）を上方からイオン注入する。この段階において、ウェーハ１１及びエピタキシャル層１２からなる基板は、ＳｉＣからなり、下部（ウェーハ１１）にドナーとなる不純物を含み、上部（エピタキシャル層１２）にドナーとなる不純物及びアクセプタとなる不純物を含んでいる。なお、下部にもアクセプタとなる不純物が含まれていてもよいが、本実施形態においては、下部（ウェーハ１１）におけるアクセプタとなる不純物の濃度は、ドナーとなる不純物の濃度よりも低いことが必要である。また、この不純物のイオン注入に伴って、エピタキシャル層１２の上層部分に転位のハーフループ１３が形成される。
【００１４】
その後、本実施形態の比較例においては、図１（ｃ）に示すように、図１（ｂ）においてイオン注入した不純物（例えば、アルミニウム）を活性化させるために、熱処理を施す。この熱処理の温度は、例えば１６００〜１９００℃とする。これにより、注入した不純物が活性化し、エピタキシャル層１２の導電形がｎ−形からｐ形に変化する。この結果、ウェーハ１１とエピタキシャル層１２との界面がｐｎ界面Ｆとなり、ウェーハ１１及びエピタキシャル層１２によりｐｎダイオードＤが形成される。この熱処理において、エピタキシャル層１２の上面からＳｉＣが昇華することによっても、転位のハーフループ１３が発生する。
【００１５】
そして、この熱処理においては、ウェーハ１１が冷却される過程で、ウェーハ１１の中心部よりも周辺部が先行して冷却されるために、ウェーハ１１内に不可避的に温度差が生じ、熱応力が生じる。この熱応力は、ウェーハ１１の直径が大きいほど大きくなる。この熱応力が転位のハーフループ１３に印加されると、ハーフループ１３に起因して基底面転位１４が発生する。基底面転位１４とは、ＳｉＣ結晶の（０００１）面内に発生する転位であり、刃状転位及びらせん転位の双方を含む。
【００１６】
そして、図１（ｄ）に示すように、基底面転位１４が部分転位に分解し、部分転位間に単一ショックレー型の積層欠陥１５が発生する。この積層欠陥がｐｎ界面Ｆに到達すると、ｐｎダイオードＤの順方向電圧特性が劣化する。
【００１７】
これに対して、本実施形態においては、図１（ｂ）に示す工程の後、図１（ｅ）に示すように、エピタキシャル層１２上にマスク１９を形成する。マスク１９は、例えば、レジスト又は酸化珪素（ＳｉＯ２）によって形成する。そして、上方からマスク１９越しに、電気的に不活性な元素をイオン注入する。「電気的に不活性な元素」とは、ＳｉＣの導電に対して寄与しない元素であり、例えば、炭素（Ｃ）である。本発明者等の検討によれば、炭素はＳｉＣ結晶のどのサイトに侵入しても、ＳｉＣの導電性に対して影響を及ぼさない。これにより、エピタキシャル層１２の上部に、炭素含有層１７が形成される。このとき、炭素のドーズ量は、例えば、１×１０１１〜１×１０１２ｃｍ−２とする。また、炭素イオンの加速エネルギーは、炭素がエピタキシャル層１２の上部のみに注入され、上下方向における炭素濃度プロファイルがエピタキシャル層１２の上面１２ｕにおいて最大値をとるような値とする。その後、マスク１９を除去する。
【００１８】
次に、図１（ｆ）に示すように、図１（ｂ）においてイオン注入した不純物（例えば、アルミニウム）を活性化させるための熱処理を施す。この熱処理は、図１（ｃ）に示す熱処理と同様である。これにより、エピタキシャル層１２の上面からＳｉＣが昇華し、転位のハーフループ１３が更に発生する。そして、熱処理の冷却過程において、転位のハーフループ１３に熱応力が印加され、基底面転位１４が発生する。
【００１９】
しかしながら、図１（ｇ）に示すように、本実施形態においては、基底面転位１４の移動は炭素含有層１７に含まれる炭素原子によって阻止されるため、基底面転位１４が積層欠陥１５に変化することが抑制される。この結果、積層欠陥１５に起因してｐｎダイオードＤの順方向電圧特性が劣化することを防止できる。このようにして、図１（ａ）、（ｂ）、（ｅ）、（ｆ）、（ｇ）に示す工程により、本実施形態に係る半導体基板１が製造される。
【００２０】
図２（ａ）は、本実施形態に係る半導体基板を例示する断面図であり、（ｂ）は、縦軸に位置をとり、横軸に炭素濃度をとって、半導体用基板中の炭素濃度プロファイルを例示するグラフ図である。
図２（ｂ）の縦軸が示す位置は、図２（ａ）における位置に対応している。
【００２１】
図２（ａ）に示すように、このようにして製造された本実施形態に係る半導体基板１においては、炭化珪素（ＳｉＣ）の単結晶からなるｎ＋形のウェーハ１１及びＳｉＣからなるｐ形のエピタキシャル層１２が設けられている。ウェーハ１１にはドナーとなる不純物、例えば窒素が含有されており、エピタキシャル層１２にはドナーとなる不純物、例えば窒素と、アクセプタとなる不純物、例えばアルミニウムの双方が含有されている。エピタキシャル層１２はウェーハ１１上に設けられており、ウェーハ１１に接合されている。「接合されている」とは、ｐｎ接合されていることをいい、エピタキシャル層１２がウェーハ１１に接している場合、及び、ｐｎ接合を阻害しない範囲内で、ウェーハ１１とエピタキシャル層１２との間に真性半導体層等の介在層が存在している場合の双方を含む。本実施形態においては、エピタキシャル層１２はウェーハ１１と接しており、ウェーハ１１との間でｐｎ界面Ｆを形成し、ウェーハ１１と共にｐｎダイオードＤを構成している。そして、エピタキシャル層１２の上部は炭素含有層１７となっている。炭素含有層１７内には基底面転位１４が発生しているが、積層欠陥１５にはほとんど変化していない。
【００２２】
図２（ｂ）に示すように、炭素含有層１７には、電気的に不活性な元素である炭素が含有されている。一方、エピタキシャル層１２における炭素含有層１７以外の部分（以下、「下部１２ｂ」という）及びウェーハ１１には、炭素は実質的に含有されていない。半導体基板１における上下方向に沿った炭素濃度プロファイルは、エピタキシャル層１２の上面１２ｕにおいて最大値をとり、下方、すなわち、ウェーハ１１側に向かうにつれて減少する。炭素含有層１７の厚さは例えば１〜２μｍであり、エピタキシャル層１２の下部１２ｂの厚さは例えば５μｍ以上である。
【００２３】
次に、図２（ａ）及び（ｂ）に示す半導体基板１を半導体装置作製用基板として用いて、半導体装置を製造する方法について説明する。
図３（ａ）は、本実施形態に係る半導体装置を例示する断面図であり、（ｂ）は、縦軸に位置をとり、横軸に炭素濃度をとって、半導体装置中の炭素濃度プロファイルを例示するグラフ図である。
【００２４】
図３（ａ）に示すように、半導体基板１（図２（ａ）参照）のエピタキシャル層１２の上面１２ｕ上に電極２１を形成する。電極２１はエピタキシャル層１２に接続される。一方、ウェーハ１１の下面上に電極２２を形成する。電極２２はウェーハ１１に接続される。次に、電極２２、ウェーハ１１、エピタキシャル層１２及び電極２１からなる積層体をダイシングして、個片化する。これにより、複数の半導体装置１０が製造される。このとき、ウェーハ１１の個片化された各部分はｎ＋形層１１ａとなり、エピタキシャル層１２の個片化された各部分はｐ形層１２ａとなる。半導体装置１０は、半導体としてＳｉＣを用いたバイポーラデバイスである。
【００２５】
図３（ａ）及び（ｂ）に示すように、半導体装置１０においては、ｎ＋形層１１ａが設けられており、その上にｐ形層１２ａが設けられている。また、ｐ形層１２ａ上には電極２１が設けられており、ｎ＋形層１１ａの下方には電極２２が設けられている。半導体装置１におけるｎ＋形層１１ａ及びｐ形層１２ａの構成は、半導体基板１（図２（ａ）及び（ｂ）参照）におけるウェーハ１１及びエピタキシャル層１２の構成と同様である。すなわち、ｐ形層１２ａの上部は炭素を含む炭素含有層１７となっており、半導体装置１０における上下方向に沿った炭素濃度プロファイルはｐ形層１２ａの上面において最大値をとる。また、ｐ形層１２ａ内には基底面転位１４は形成されているが、積層欠陥１５（図１（ｄ）参照）は発生していない。
【００２６】
次に、本実施形態の効果について説明する。
上述の如く、図１（ｂ）に示す工程において、不純物をイオン注入すると、エピタキシャル層１２の上面１２ｕ付近に転位のハーフループ１３が発生し、その後、不純物を活性化させるための熱処理を行うと、ＳｉＣの昇華により転位のハーフループ１３が更に発生する。そして、炭素を注入しない比較例においては、熱処理の冷却過程においてハーフループ１３に熱応力が印加されると、図１（ｃ）に示すように、上面１２ｕ付近に基底面転位１４が発生し、図１（ｄ）に示すように、基底面転位１４が積層欠陥１５に変化する。これにより、ｐｎダイオードＤの順方向電圧特性が劣化する。
【００２７】
図４は、横軸に電圧をとり、縦軸に電流をとって、比較例に係るｐｎダイオードの特性変化を例示するグラフ図である。
図４において、実線は電圧ストレスを印加する前のｐｎダイオードの特性を示し、破線は電圧ストレスを印加した後のｐｎダイオードの特性を示す。
図４に示すように、比較例に係るｐｎダイオードは、ストレスを印加すると、オン抵抗が低下していく。
【００２８】
これに対して、本実施形態においては、図１（ｅ）に示す工程において、エピタキシャル層１２に電気的に不活性な元素である炭素をイオン注入している。これにより、不純物のイオン注入及び熱処理に伴って転位のハーフループ１３が発生し、図１（ｆ）に示すように、このハーフパイプ１３に熱応力が印加されることによって基底面転位１４が発生しても、図１（ｇ）に示すように、基底面転位１４が炭素原子によって不動化されるため、積層欠陥１５に変化することを抑制できる。この結果、ｐｎダイオードＤの順方向電圧特性の劣化を防止できる。
【００２９】
これにより、ウェーハ１１として大口径、例えば、直径が６インチ以上のウェーハを使用し、不純物を活性化させる熱処理の冷却過程において熱応力が大きくなった場合でも、ｐｎダイオードＤの順方向電圧特性が低下することを抑制できる。大口径のウェーハを用いることにより、半導体装置の製造コストを低減することができる。また、半導体として炭化珪素（ＳｉＣ）を使用することにより、耐圧が高く、電流能力が大きく、電流の損失が小さい半導体装置を実現することができる。この結果、本実施形態によれば、コストが低く特性が良好な半導体装置を得ることができる。
【００３０】
また、本実施形態においては、炭素をエピタキシャル層１２（ｐ形層１２ａ）の上部のみに注入している。すなわち、炭素含有層１７をエピタキシャル層１２の上部のみに形成している。これにより、エピタキシャル層１２の上面１２ｕ付近において発生した基底面転位１４を、エピタキシャル層１２の上部内に封じ込め、ｐｎ界面Ｆに到達することを確実に防止できる。この結果、ｐｎダイオードの特性が劣化することを確実に回避できる。
【００３１】
特に、本実施形態においては、炭素のイオン注入条件を調整することにより、エピタキシャル層１２内における上下方向に沿った炭素濃度プロファイルが、エピタキシャル層１２の上面１２ｕにおいて最大値をとるように制御している。これにより、炭素に基底面転位１４を効率よく不動化させ、上述の基底面転位１４をエピタキシャル層１２の上部に封じ込める効果を、より顕著に得ることができる。
【００３２】
更に、本実施形態においては、基底面転位１４を不動化するために、電気的に不活性な元素として炭素を注入している。炭素原子はＳｉＣ内を拡散しにくいため、炭素含有層１７の形成領域を精度よく制御することができる。
【００３３】
更にまた、本実施形態においては、炭素のドーズ量を１×１０１１ｃｍ−２以上としているため、上述の効果を確実に得ることができる。一方、炭素のドーズ量を１×１０１２ｃｍ−２以下としているため、炭素のイオン注入に起因して、エピタキシャル層１２のＳｉＣ結晶格子がダメージを受けることを抑制できる。
【００３４】
更にまた、本実施形態においては、エピタキシャル層１２の下部１２ｂ、すなわち、エピタキシャル層１２における炭素含有層１７よりも下方の部分の厚さを、５μｍ以上とし、エピタキシャル層１２（ｐ形層１２ａ）の上面１２ｕとｐｎ界面Ｆとの距離を十分に確保している。これにより、上面１２ｕにおいて発生した欠陥が、ｐｎ界面Ｆに到達することを抑制できる。これによっても、半導体装置の特性を良好に維持できる。また、ｐｎ界面Ｆにおける電子と正孔との再結合エネルギーが、上面１２ｕ付近に到達することを抑制できる。この結果、上面１２ｕ付近に発生した基底面転位１４が積層欠陥１５に成長することをより確実に防止できる。
【００３５】
なお、図１（ｂ）に示す不純物注入工程の後、エピタキシャル層１２の上部、すなわち、イオン注入によって転位のハーフループ１３等の欠陥が発生した部分を、エッチング等の手段によって除去することも考えられる。これにより、転位のハーフループ１３の大部分を除去できるため、基底面転位１４の発生を抑え、積層欠陥１５の発生を抑えることができるように思える。しかしながら、この場合は、エピタキシャル層１２（ｐ形層１２ａ）の上面１２ｕとｐｎ界面Ｆとの距離が短くなるため、残留した少数の転位のハーフループ１３がｐｎ界面Ｆにおける電子と正孔との再結合エネルギーの影響を受けやすくなり、かえって積層欠陥１５が生じやすくなる。
【００３６】
以下に説明する第２〜第４の実施形態は、前述の第１の実施形態を各種のデバイスに応用した例である。
【００３７】
先ず、第２の実施形態について説明する。
第２の実施形態に係る半導体装置には、エピタキシャル成長法によって形成されたメサ型ｐｉｎダイオードが設けられている。
図５は、本実施形態に係る半導体装置を例示する断面図である。
【００３８】
図５に示すように、本実施形態に係る半導体装置３０においては、ｎ＋形層３１が設けられている。ｎ＋形層３１は単結晶の炭化珪素（ＳｉＣ）からなり、ドナーとなる不純物、例えば窒素（Ｎ）を含有している。これにより、ｎ＋形層１１の導電形はｎ形とされている。ｎ＋形層３１の上面及び下面は、ＳｉＣの（０００１）面に対して例えば４°傾斜している。
【００３９】
ｎ＋形層３１上には、ｎ−形層３２が設けられている。ｎ−形層３２は単結晶のＳｉＣからなり、ドナーとなる不純物、例えば窒素（Ｎ）を含有しており、導電形はｎ形となっている。ｎ−形層３２のドナー濃度は、ｎ＋形層３１のドナー濃度よりも低い。
【００４０】
ｎ−形層３２上には、ｐ形層３３が形成されている。ｐ形層３３は単結晶のＳｉＣからなり、ドナーとなる不純物、例えば窒素（Ｎ）と、アクセプタとなる不純物、例えばアルミニウム（Ａｌ）の双方を含有しているが、アルミニウム濃度の方が窒素濃度よりも高いため、全体として導電形はｐ形になっている。そして、ｐ形層３３の上部は、炭素が含有された炭素含有層３４とされている。ｐ形層３３における上下方向に沿った炭素濃度プロファイルは、ｐ形層３３の上面において最大値をとり、下方に向かうにつれて低下し、炭素含有層３４の下面において実質的にゼロになるようなプロファイルとなっている。
【００４１】
ｎ＋形層３１、ｎ−形層３２及びｐ形層３３により、積層体３５が形成されている。積層体３５には炭素含有層３４も含まれている。また、積層体３５には、上面側から複数本のトレンチ３６が形成されており、各トレンチ３６内には、素子分離絶縁体３７が埋め込まれている。素子分離絶縁体３７は、ｐ形層３３を貫通して、ｎ−形層３２の途中まで到達している。
【００４２】
また、ｐ形層３３における素子分離絶縁体３７によって挟まれた部分上には、アノード電極３８が設けられている。アノード電極３８はｐ形層３３に接続されている。一方、ｎ＋形層３１の下面上には、カソード電極３９が設けられている。カソード電極３９はｎ＋形層３１に接続されている。そして、積層体３５における素子分離絶縁体３７によって挟まれた部分毎に、メサ型ｐｉｎダイオードＤ１が形成されている。メサ型ｐｉｎダイオードＤ１においては、ｎ−形層３２とｐ形層３３との界面が、ｐｎ界面Ｆとなっている。
【００４３】
次に、上述の如く構成された半導体装置３０の製造方法について説明する。
先ず、ｎ＋形層３１として、炭化珪素（ＳｉＣ）の単結晶からなるｎ＋形のウェーハを用意する。このウェーハの直径は６インチ以上とする。次に、ウェーハ上にｎ−形層３２をエピタキシャル成長させる。次に、ｎ−形層３２上にｐ形層３３をエピタキシャル成長させる。次に、上方から炭素（Ｃ）をイオン注入することにより、ｐ形層３３の上部を炭素含有層３４とする。次に、各層の不純物を活性化させるための熱処理を施す。熱処理の温度は、例えば、１６００〜１９００℃とする。
【００４４】
この熱処理により、ｐ形層３３の上面においてＳｉＣが昇華し、転位のハーフループ（図示せず）が生じ、冷却の過程で熱応力を受けて基底面転位（図示せず）に変化する。但し、基底面転位は炭素によって不動化されるため、積層欠陥には変化しない。このようにして、半導体基板４０が製造される。半導体基板４０においては、ｎ＋形層３１、ｎ−形層３２及びｐ形層３３がこの順に積層され、ｐ形層３３の上部が炭素含有層３４となっている。半導体基板４０の形状は、直径が例えば６インチ以上のウェーハ状である。
【００４５】
次に、半導体基板４０の上面側からトレンチ３６を形成する。トレンチ３６は、ｐ形層３３を貫通し、ｎ−形層３２の途中まで到達するように形成する。次に、トレンチ３６の内部に素子分離絶縁体３７を埋め込む。次に、半導体基板４０の上面上にアノード電極３８を形成し、下面上にカソード電極３９を形成する。次に、半導体基板４０、素子分離絶縁体３７、アノード電極３８及びカソード電極３９からなる構造体をダイシングして、複数個の部分に個片化する。これにより、複数個の半導体装置３０が製造される。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００４６】
次に、第３の実施形態について説明する。
第３の実施形態に係る半導体装置には、イオン注入法によって形成されたプレーナ型ｐｉｎダイオードが設けられている。
図６は、本実施形態に係る半導体装置を例示する断面図である。
【００４７】
図６に示すように、本実施形態に係る半導体装置５０においては、ｐ−形層５１が設けられており、ｐ−形層５１の上部の一部に、ｎ形層５２が設けられており、ｎ形層５２の上部の一部に、ｐ形層５３が設けられている。そして、ｐ形層５３の上部には炭素が導入されており、炭素含有層５４とされている。ｐ−形層５１、ｎ形層５２、炭素含有層５４を含むｐ形層５３により、ＳｉＣの単結晶からなるＳｉＣ基板５５が形成されている。
【００４８】
また、ＳｉＣ基板５５上の一部にはアノード電極５６が設けられており、ｐ形層５３に接続されている。ＳｉＣ基板５５上の他の一部にはカソード電極５７が設けられており、ｎ形層５２に接続されている。半導体装置５０においては、ｎ形層５２及びｐ形層５３により、プレーナ型ｐｉｎダイオードＤ２が形成されている。プレーナ型ｐｉｎダイオードＤ２においては、ｎ形層５２とｐ形層５３との界面がｐｎ界面Ｆとなっている。
【００４９】
次に、上述の如く構成された半導体装置５０の製造方法について説明する。
先ず、ｐ−形層５１として、炭化珪素（ＳｉＣ）の単結晶からなるｐ−形のウェーハを用意する。このウェーハの直径は６インチ以上とする。次に、ウェーハ上に第１マスク（図示せず）を形成し、ドナーとなる不純物を選択的にイオン注入することにより、ｐ−形層５１の上部の一部にｎ形層５２を形成する。その後、第１マスクを除去する。
【００５０】
次に、ウェーハ上に第２マスク（図示せず）を形成し、アクセプタとなる不純物を選択的にイオン注入することにより、ｎ形層５２の上部の一部にｐ形層５３を形成する。このとき、イオン注入により、ｐ形層５３の上面付近に転位のハーフループ（図示せず）が形成される。次に、引き続き第２マスクを用いて炭素をイオン注入し、ｐ形層５３の上部を炭素含有層５４とする。その後、第２マスクを除去する。これにより、ＳｉＣ基板５５が形成される。
【００５１】
次に、各層の不純物を活性化させるための熱処理を施す。熱処理の温度は、例えば、１６００〜１９００℃とする。この熱処理により、ｐ形層５３の上面においてＳｉＣが昇華し、転位のハーフループが更に生じる。そして、冷却の過程で転位のハーフループが熱応力を受けて、基底面転位（図示せず）に変化する。但し、基底面転位は炭素によって不動化されているため、積層欠陥には変化しない。
【００５２】
次に、ｐ形層５３上にアノード電極５６を形成すると共に、ｎ形層５２上にカソード電極５７を形成する。次に、ＳｉＣ基板５５、アノード電極５６及びカソード電極５７からなる構造体をダイシングして、複数個の部分に個片化する。これにより、複数個の半導体装置５０が製造される。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００５３】
次に、第４の実施形態について説明する。
第４の実施形態に係る半導体装置には、イオン注入法によって形成されたプレーナゲート型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が設けられている。
図７は、本実施形態に係る半導体装置を例示する断面図である。
【００５４】
図７に示すように、本実施形態に係る半導体装置６０においては、ｎ＋形層６１が設けられており、ｎ＋形層６１上には、ｎ−形層６２が設けられている。ｎ−形層６２の上部の一部には、複数のｐ＋形層６３が相互に離隔して設けられており、各ｐ＋形層６３の上部の一部には、ｎ＋形層６４がｎ−形層６２から離隔して設けられている。ｐ＋形層６３及びｎ＋形層６４の上部は、炭素を含有する炭素含有層６５とされている。ｎ＋形層６１、ｎ−形層６２、ｐ＋形層６３及びｎ＋形層６４により、ＳｉＣ基板６６が形成されている。ＳｉＣ基板６６には炭素含有層６５も含まれている。
【００５５】
そして、ＳｉＣ基板６６上には、ゲート電極７１が設けられている。ゲート電極７１は、少なくとも、ｐ＋形層６３におけるｎ−形層６２とｎ＋形層６４との間に位置する部分の直上域に配置されている。ゲート電極７１の周囲には、絶縁膜７２が設けられている。絶縁膜７２におけるＳｉＣ基板６６とゲート電極７１との間に位置する部分が、ゲート絶縁膜となっている。また、ＳｉＣ基板６６上には、絶縁膜７２を覆うように、ソース電極７３が設けられている。ソース電極はｎ＋形層６４に接続されている。更に、ＳｉＣ基板６６の下面上には、ドレイン電極７４が設けられている。ドレイン電極７４はｎ＋形層６１に接続されている。
【００５６】
半導体装置６０においては、ｎ＋形層６１がドレイン層となり、ｎ−形層６２がドリフト層となり、ｐ＋形層６３がベース層となり、ｎ＋形層６４がソース層となることにより、プレーナゲート型ＭＯＳＦＥＴが形成されている。このプレーナゲート型ＭＯＳＦＥＴにおいては、ｎ−形層６２とｐ＋形層６３との界面がｐｎ界面Ｆとなる。
【００５７】
次に、上述の如く構成された半導体装置６０の製造方法について説明する。
先ず、ｎ＋形層６１として、炭化珪素（ＳｉＣ）の単結晶からなるｎ＋形のウェーハを用意する。このウェーハの直径は６インチ以上とする。次に、このウェーハ上に、ｎ−形層６２をエピタキシャル成長させる。次に、ｎ−形層６２上に第１マスク（図示せず）を形成し、アクセプタとなる不純物を選択的にイオン注入することにより、ｎ−形層６２の上部の一部にｐ＋形層６３を形成する。このイオン注入により、ｐ＋形層６３の上面付近には転位のハーフループが形成される。次に、引き続き第１マスクを用いて、炭素をイオン注入することにより、ｐ＋形層６３の上部を炭素含有層６５とする。その後、第１マスクを除去する。
【００５８】
次に、第２マスク（図示せず）を形成し、ドナーとなる不純物をイオン注入することにより、ｐ＋形層６３の上部の一部にｎ＋形層６４を形成する。このとき、ｎ＋形層６４の上部は炭素含有層６５となる。このイオン注入により、ｎ＋形層６４の上面付近には転位のハーフループが形成される。その後、第２マスクを除去する。これにより、ＳｉＣ基板６６が作製される。
【００５９】
次に、各層の不純物を活性化させるための熱処理を施す。熱処理の温度は、例えば、１６００〜１９００℃とする。この熱処理により、ＳｉＣ基板６６の上面においてＳｉＣが昇華し、転位のハーフループが更に生じる。そして、冷却の過程で転位のハーフループが熱応力を受けて、基底面転位に変化する。但し、ｐ＋形層６３及びｎ＋形層６４において、基底面転位は炭素によって不動化されているため、積層欠陥には変化しない。
【００６０】
次に、ＳｉＣ基板６６上にゲート電極７１及び絶縁膜７２を形成する。次に、絶縁膜７２を覆うようにソース電極７３を形成し、ｎ＋形層６４に接続する。一方、ＳｉＣ基板６６の下面上にドレイン電極７４を形成し、ｎ＋形層６１に接続する。次に、ＳｉＣ基板６６、ゲート電極７１、絶縁膜７２、ソース電極７３及びドレイン電極７４からなる構造体をダイシングして、複数個の部分に個片化する。これにより、複数個の半導体装置６０が製造される。
本実施形態における上記以外の構成、製造方法及び効果は、前述の第１の実施形態と同様である。
【００６１】
なお、前述の各実施形態においては、電気的に不活性な元素として炭素を注入する例を示したが、これには限定されず、炭化珪素の導電性に影響を与えない元素であればよい。また、前述の各実施形態においては、ｐ形層１２ａ、ｐ形層３３、ｐ形層５３及びｐ＋形層６３（以下、総称して「ｐ形層」という）における上下方向に沿った不純物濃度プロファイルが、ｐ形層の上面において最大値をとる例を示したが、これには限定されず、上面よりも低い位置において最大値をとってもよい。更に、炭素含有層がｐ形層の上部にのみ形成されている例を示したが、これには限定されず、ｐ形層の全体が炭素含有層となっていてもよく、ｐ形層の下部のみに炭素含有層を形成してもよい。更にまた、前述の各実施形態においてはいくつかの数値範囲を例示したが、これらの数値範囲には限定されない。
【００６２】
更にまた、前述の各実施形態においては、ｎ形層の上にｐ形層を配置し、ｐ形層内に炭素を含有させる例を示したが、これには限定されず、ｐ形層の上にｎ形層を配置し、ｎ形層内に炭素を含有させてもよい。電気的に不活性な元素は、少なくとも、熱処理を施す直前において、基底面転位が形成されている領域とｐｎ界面との間に配置されていればよい。
【００６３】
以上説明した実施形態によれば、コストが低く特性が良好な半導体装置及びその製造方法並びに半導体基板を実現することができる。
【００６４】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６５】
１：半導体基板、１０：半導体装置、１１：ウェーハ、１１ａ：ｎ＋形層、１２：エピタキシャル層、１２ａ：ｐ形層、１２ｂ：下部、１２ｕ：上面、１３：転位のハーフループ、１４：基底面転位、１５：積層欠陥、１７：炭素含有層、１９：マスク、２１、２２：電極、３０：半導体装置、３１：ｎ＋形層、３２：ｎ−形層、３３：ｐ形層、３４：炭素含有層、３５：積層体、３６：トレンチ、３７：素子分離絶縁体、３８：アノード電極、３９：カソード電極、４０：半導体基板、５０：半導体装置、５１：ｐ−形層、５２：ｎ形層、５３：ｐ形層、５４：炭素含有層、５５：ＳｉＣ基板、５６：アノード電極、５７：カソード電極、６０：半導体装置、６１：ｎ＋形層、６２：ｎ−形層６３：ｐ＋形層、６４：ｎ＋形層、６５：炭素含有層、６６：ＳｉＣ基板、７１：ゲート電極、７２：絶縁膜、７３：ソース電極、７４：ドレイン電極、Ｄ：ｐｎダイオード、Ｄ１：メサ型ｐｉｎダイオード、Ｄ２：プレーナ型ｐｉｎダイオード、Ｆ：ｐｎ界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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