(57)【要約】【課題】時間増幅器の利得と入力範囲とを調節することができる時間増幅器及びその制御方法が提供される。【解決手段】本発明の一実施形態による時間増幅器は、２つの入力との間の時間差にしたがって決定されたタイミングに出力を提供するＳＲラッチと、前記ＳＲラッチの電源端に連結されて前記ＳＲラッチの動作を決定する動作決定部と、を包含することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
２つの入力間の時間差にしたがって決定されたタイミングに出力を提供するＳＲラッチと、
前記ＳＲラッチの電源端に連結されて前記ＳＲラッチの動作を決定する動作決定部と、
を含む時間増幅器。
【請求項２】
前記ＳＲラッチは、
ＮＡＮＤ演算を遂行する第１のＮＡＮＤゲート及び第２のＮＡＮＤゲートを含む請求項１に記載の時間増幅器。
【請求項３】
前記ＳＲラッチは、
ＮＯＲ演算を遂行する第１のＮＯＲゲート及び第２のＮＯＲゲートを含む請求項１に記載の時間増幅器。
【請求項４】
前記動作決定部は、
前記ＳＲラッチの電源入力端に連結された第１の動作決定部を含む請求項１に記載の時間増幅器。
【請求項５】
前記第１の動作決定部は、
ゲートに印加されるバイアス電圧にしたがって前記ＳＲラッチの電源入力を決定するトランジスターを含む請求項４に記載の時間増幅器。
【請求項６】
前記第１の動作決定部は、
ゲートに印加されるバイアス電圧にしたがって前記ＳＲラッチの電源入力を決定する電流ミラーを含む請求項４に記載の時間増幅器。
【請求項７】
前記第１の動作決定部は、
抵抗値にしたがって前記ＳＲラッチの電源入力を決定する可変抵抗を含む請求項４に記載の時間増幅器。
【請求項８】
前記動作決定部は、
前記ＳＲラッチの電源出力端に連結された第２の動作決定部を含む請求項１に記載の時間増幅器。
【請求項９】
前記第２の動作決定部は、
ゲートに印加されるバイアス電圧にしたがって前記ＳＲラッチの電源出力を決定する電流ミラーを含む請求項８に記載の時間増幅器。
【請求項１０】
前記第２の動作決定部は、
ゲートに印加されるバイアス電圧にしたがって前記ＳＲラッチの電源出力を決定するトランジスターを含む請求項８に記載の時間増幅器。
【請求項１１】
前記第２の動作決定部は、
抵抗値にしたがって前記ＳＲラッチの電源出力を決定する可変抵抗を含む請求項８に記載の時間増幅器。
【請求項１２】
前記時間増幅器の利得を計算する利得計算部と、
前記利得が既設定された目標利得に到達するように前記第１の動作決定部を制御する第１の制御部と、
をさらに含む請求項５に記載の時間増幅器。
【請求項１３】
前記利得計算部は、
前記時間増幅器の２つの入力信号の間の時間差及び前記時間増幅器の２つの出力信号の間の時間差を検出し、
前記２つの出力信号の間の時間差を前記２つの入力信号の間の時間差に分けて前記利得を計算する請求項１２に記載の時間増幅器。
【請求項１４】
前記第１の制御部は、
前記利得が前記目標利得より小さい場合、前記トランジスターのバイアス電圧を増加させ、
前記利得が前記目標利得より大きい場合、前記トランジスターのバイアス電圧を減少させる請求項１２に記載の時間増幅器。
【請求項１５】
前記時間増幅器の２つの入力信号の間の時間差を検出する時間差検出部と、
前記２つの入力信号の間の時間差が既設定された限界時間差より大きい場合、前記限界時間差が大きくなるように前記第２の動作決定部を制御する第２の制御部と、
をさらに含む請求項９に記載の時間増幅器。
【請求項１６】
前記第２の制御部は、
前記２つの入力信号の間の時間差が前記限界時間差より大きい場合、前記電流ミラーのバイアス電圧を減少させる請求項１５に記載の時間増幅器。
【請求項１７】
第１の入力信号を既設定された時間ぐらい遅延させて第１の遅延入力信号を出力する第１の遅延部と、
第２の入力信号を既設定された時間ぐらい遅延させて第２の遅延入力信号を出力する第２の遅延部と、
前記第１の遅延入力信号と前記第２の入力信号との間の時間差にしたがって決定されたタイミングに出力を提供する第１のＳＲラッチと、
前記第１の入力信号と前記第２の遅延入力信号との間の時間差にしたがって決定されたタイミングに出力を提供する第２のＳＲラッチと、
前記第１のＳＲラッチの電源端に連結されて前記第１のＳＲラッチの動作を決定する第１のＳＲラッチ動作決定部と、
前記第２のＳＲラッチの電源端に連結されて前記第２のＳＲラッチの動作を決定する第２のＳＲラッチ動作決定部と、
前記第１のＳＲラッチの出力をＸＯＲ演算して第１の出力信号を出力する第１のＸＯＲゲートと、
前記第２のＳＲラッチの出力をＸＯＲ演算して第２の出力信号を出力する第２のＸＯＲゲートと、
を含む時間増幅器。
【請求項１８】
前記第１のＳＲラッチ動作決定部は、前記第１のＳＲラッチの電源入力端に連結された第１の動作決定部を含み、
前記第２のＳＲラッチ動作決定部は、前記第２のＳＲラッチの電源入力端に連結された第３動作決定部を含む請求項１７に記載の時間増幅器。
【請求項１９】
前記第１の動作決定部及び前記第３動作決定部の各々は、
ゲートに印加されるバイアス電圧にしたがってＳＲラッチの電源入力を決定するトランジスターを含む請求項１８に記載の時間増幅器。
【請求項２０】
前記第１のＳＲラッチ動作決定部は、前記第１のＳＲラッチの電源出力端に連結された第２の動作決定部を含み、
前記第２のＳＲラッチ動作決定部は、前記第２のＳＲラッチの電源出力端に連結された第４動作決定部を含む請求項１７に記載の時間増幅器。
【請求項２１】
前記第２の動作決定部及び前記第４動作決定部の各々は、
ゲートに印加されるバイアス電圧にしたがってＳＲラッチの電源出力を決定する電流ミラーを含む請求項２０に記載の時間増幅器。
【請求項２２】
前記時間増幅器の利得を計算する利得計算部と、
前記利得が既設定された目標利得に到達するように前記第１の動作決定部及び前記第３動作決定部を制御する第１の制御部と、
をさらに含む請求項１９に記載の時間増幅器。
【請求項２３】
前記利得計算部は、
前記第１の入力信号と前記第２の入力信号との間の時間差及び前記第１の出力信号と前記第２の出力信号との間の時間差を検出し、
前記第１の出力信号と前記第２の出力信号との間の時間差を前記第１の入力信号と前記第２の入力信号との間の時間差に分けて前記利得を計算する請求項２２に記載の時間増幅器。
【請求項２４】
前記第１の制御部は、
前記利得が前記目標利得より小さい場合、前記トランジスターのバイアス電圧を増加させ、
前記利得が前記目標利得より大きい場合、前記トランジスターのバイアス電圧を減少させる請求項２２に記載の時間増幅器。
【請求項２５】
前記第１の入力信号と前記第２の入力信号との間の時間差を検出する時間差検出部と、
前記第１の入力信号と前記第２の入力信号との間の時間差が既設定された限界時間差より大きい場合、前記限界時間差が大きくなるように前記第２の動作決定部及び前記第４動作決定部を制御する第２の制御部と、
をさらに含む請求項２１に記載の時間増幅器。
【請求項２６】
前記第２の制御部は、
前記第１の入力信号と前記第２の入力信号との間の時間差が前記限界時間差より大きい場合、前記電流ミラーのバイアス電圧を減少させる請求項２５に記載の時間増幅器。
【請求項２７】
時間増幅器の利得を計算する段階と、
前記利得を既設定された目標利得と比較する段階と、
前記利得が前記目標利得と異なる場合、前記時間増幅器に含まれたＳＲラッチの電源を調節する段階と、
を含む時間増幅器の制御方法。
【請求項２８】
前記時間増幅器の利得を計算する段階は、
前記時間増幅器の２つの入力信号の間の時間差及び前記時間増幅器の２つの出力信号の間の時間差を検出する段階と、
前記２つの出力信号の間の時間差を前記２つの入力信号の間の時間差に分ける段階と、
を含む請求項２７に記載の時間増幅器の制御方法。
【請求項２９】
前記ＳＲラッチの電源を調節する段階は、
前記ＳＲラッチの電源入力端に連結されたトランジスターのバイアス電圧を調節する段階を含む請求項２７に記載の時間増幅器の制御方法。
【請求項３０】
前記トランジスターのバイアス電圧を調節する段階は、
前記利得が前記目標利得より小さい場合、前記バイアス電圧を増加させる段階と、
前記利得が前記目標利得より大きい場合、前記バイアス電圧を減少させる段階と、
を含む請求項２９に記載の時間増幅器の制御方法。
【請求項３１】
時間増幅器の２つの入力信号の間の時間差を検出する段階と、
前記２つの入力信号の間の時間差を既設定された限界時間差と比較する段階と、
前記２つの入力信号の間の時間差が前記限界時間差より大きい場合、前記時間増幅器に含まれたＳＲラッチの電源を調節する段階と、
を含む時間増幅器の制御方法。
【請求項３２】
前記ＳＲラッチの電源を調節する段階は、
前記ＳＲラッチの電源出力端に連結された電流ミラーのバイアス電圧を調節する段階を含む請求項３１に記載の時間増幅器の制御方法。
【請求項３３】
前記電流ミラーのバイアス電圧を調節する段階は、
前記２つの入力信号の間の時間差が前記限界時間差より大きい場合、前記バイアス電圧を減少させる段階を含む請求項３２に記載の時間増幅器の制御方法。
【請求項３４】
コンピューターで読み出すことができる記録媒体において、
請求項２７乃至第３３項の中でいずれかによる時間増幅器の制御方法を実行するプログラムが記録された記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は時間増幅器及びその制御方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｃａｌｉｎｇはデジタル回路の性能向上と高い集積度による小型化等の多い肯定的な面を伴うが、アナログ回路設計者は段々さらに低くなるＶＤＤによって回路設計に難しいさを経ている。これに対する代案として、電圧に情報を載せて（ＡＤＣ：Ａｎａｌｏｇ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）で情報を獲得する既存方式で時間に情報を載せて（ＴＤＣ：Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）を利用して情報を獲得する方式が最近に登場する始まった。このようなＴＤＣは時間増幅器（ｔｉｍｅ  ａｍｐｌｉｆｉｅｒ）ブロックを包含でき、前記時間増幅器はＴＤＣの解像度に大きいな影響を及ぶ。
従来の時間増幅器は基本的にトランジスターの準安定性（ｍｅｔａｓｔａｂｉｌｉｔｙ）を利用する。トランジスターの準安定性状態はトランジスターのゲートに電圧が十分に印加されなくて発生されるので、一般的なデジタル回路では避けなければならない現象である。準安定性状態でトランジスターの電流は非線形関数である指数関数の形態を示す。したがって、従来の時間増幅器がトランジスターの準安定性状態を利用して２つの入力信号の間の時間差（入力値）を増幅させる場合、トランジスターの非線形的な動作特性によって使用可能である入力値の範囲が相当に制限される。また、このような非線形的な動作特性によって従来の時間増幅器は入力範囲が広くなれば、該当入力範囲内で時間増幅利得を一定に維持することが非常に難しい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】韓国特許公開第１０−２０１１−０１１８４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、利得と入力範囲とを調節することができる時間増幅器及びその制御方法を提供することを目的とする。
本発明の実施形態は、利得と入力範囲とを互いに独立的に調節することができる時間増幅器及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一実施形態による時間増幅器は、２つの入力間の時間差にしたがって決定されたタイミングに出力を提供するＳＲラッチと、前記ＳＲラッチの電源端に連結されて前記ＳＲラッチの動作を決定する動作決定部と、を包含することができる。
【０００６】
前記ＳＲラッチは、ＮＡＮＤ演算を遂行する第１のＮＡＮＤゲート及び第２のＮＡＮＤゲートを包含することができる。
【０００７】
前記ＳＲラッチは、ＮＯＲ演算を遂行する第１のＮＯＲゲート及び第２のＮＯＲゲートを包含することができる。
【０００８】
前記動作決定部は、前記ＳＲラッチの電源入力端に連結された第１の動作決定部を包含することができる。
【０００９】
前記第１の動作決定部は、ゲートに印加されるバイアス電圧にしたがって前記ＳＲラッチの電源入力を決定するトランジスターを包含することができる。
【００１０】
前記第１の動作決定部は、ゲートに印加されるバイアス電圧にしたがって前記ＳＲラッチの電源入力を決定する電流ミラーを包含することができる。
【００１１】
前記第１の動作決定部は、抵抗値にしたがって前記ＳＲラッチの電源入力を決定する可変抵抗を包含することができる。
【００１２】
前記動作決定部は、前記ＳＲラッチの電源出力端に連結された第２の動作決定部を包含することができる。
【００１３】
前記第２の動作決定部は、ゲートに印加されるバイアス電圧にしたがって前記ＳＲラッチの電源出力を決定する電流ミラーを包含することができる。
【００１４】
前記第２の動作決定部は、ゲートに印加されるバイアス電圧にしたがって前記ＳＲラッチの電源出力を決定するトランジスターを包含することができる。
【００１５】
前記第２の動作決定部は、抵抗値にしたがって前記ＳＲラッチの電源出力を決定する可変抵抗を包含することができる。
【００１６】
前記時間増幅器は、前記時間増幅器の利得を計算する利得計算部と、前記利得が既設定された目標利得に到達するように前記第１の動作決定部を制御する第１の制御部と、をさらに包含することができる。
【００１７】
前記利得計算部は、前記時間増幅器の２つの入力信号の間の時間差及び前記時間増幅器の２つの出力信号の間の時間差を検出し、前記２つの出力信号の間の時間差を前記２つの入力信号の間の時間差に分けて前記利得を計算することができる。
【００１８】
前記第１の制御部は、前記利得が前記目標利得より小さい場合、前記トランジスターのバイアス電圧を増加させ、前記利得が前記目標利得より大きい場合、前記トランジスターのバイアス電圧を減少させ得る。
【００１９】
前記時間増幅器は、前記時間増幅器の２つの入力信号の間の時間差を検出する時間差検出部と、前記２つの入力信号の間の時間差が既設定された限界時間差より大きい場合、前記限界時間差が大きくなるように前記第２の動作決定部を制御する第２の制御部と、をさらに包含することができる。
【００２０】
前記第２の制御部は、前記２つの入力信号の間の時間差が前記限界時間差より大きい場合、前記電流ミラーのバイアス電圧を減少させ得る。
【００２１】
本発明の一実施形態による時間増幅器は、第１の入力信号を既設定された時間ぐらい遅延させて第１の遅延入力信号を出力する第１の遅延部と、第２の入力信号を既設定された時間ぐらい遅延させて第２の遅延入力信号を出力する第２の遅延部と、前記第１の遅延入力信号と前記第２の入力信号との間の時間差にしたがって決定されたタイミングに出力を提供する第１のＳＲラッチと、前記第１の入力信号と前記第２の遅延入力信号との間の時間差にしたがって決定されたタイミングに出力を提供する第２のＳＲラッチと、前記第１のＳＲラッチの電源端に連結されて前記第１のＳＲラッチの動作を決定する第１のＳＲラッチ動作決定部と、前記第２のＳＲラッチの電源端に連結されて前記第２のＳＲラッチの動作を決定する第２のＳＲラッチ動作決定部と、前記第１のＳＲラッチの出力をＸＯＲ演算して第１の出力信号を出力する第１のＸＯＲゲートと、前記第２のＳＲラッチの出力をＸＯＲ演算して第２の出力信号を出力する第２のＸＯＲゲートと、を包含することができる。
【００２２】
前記第１のＳＲラッチ動作決定部は、前記第１のＳＲラッチの電源入力端に連結された第１の動作決定部を含み、前記第２のＳＲラッチ動作決定部は、前記第２のＳＲラッチの電源入力端に連結された第３動作決定部を包含することができる。
【００２３】
前記第１の動作決定部及び前記第３動作決定部の各々は、ゲートに印加されるバイアス電圧にしたがってＳＲラッチの電源入力を決定するトランジスターを包含することができる。
【００２４】
前記第１のＳＲラッチ動作決定部は、前記第１のＳＲラッチの電源出力端に連結された第２の動作決定部を含み、前記第２のＳＲラッチ動作決定部は、前記第２のＳＲラッチの電源出力端に連結された第４動作決定部を包含することができる。
【００２５】
前記第２の動作決定部及び前記第４動作決定部の各々は、ゲートに印加されるバイアス電圧にしたがってＳＲラッチの電源出力を決定する電流ミラーを包含することができる。
【００２６】
前記時間増幅器は、前記時間増幅器の利得を計算する利得計算部と、前記利得が既設定された目標利得に到達するように前記第１の動作決定部及び前記第３動作決定部を制御する第１の制御部とをさらに包含することができる。
【００２７】
前記利得計算部は、前記第１の入力信号と前記第２の入力信号との間の時間差及び前記第１の出力信号と前記第２の出力信号との間の時間差を検出し、前記第１の出力信号と前記第２の出力信号との間の時間差を前記第１の入力信号と前記第２の入力信号との間の時間差とに分けて前記利得を計算することができる。
【００２８】
前記第１の制御部は、前記利得が前記目標利得より小さい場合、前記トランジスターのバイアス電圧を増加させ、前記利得が前記目標利得より大きい場合、前記トランジスターのバイアス電圧を減少させ得る。
【００２９】
前記時間増幅器は、前記第１の入力信号と前記第２の入力信号との間の時間差を検出する時間差検出部と、前記第１の入力信号と前記第２の入力信号との間の時間差が既設定された限界時間差より大きい場合、前記限界時間差が大きくなるように前記第２の動作決定部及び前記第４動作決定部を制御する第２の制御部と、をさらに包含することができる。
【００３０】
前記第２の制御部は、前記第１の入力信号と前記第２の入力信号との間の時間差が前記限界時間差より大きい場合、前記電流ミラーのバイアス電圧を減少させ得る。
【００３１】
本発明の一実施形態による時間増幅器の制御方法は、時間増幅器の利得を計算する段階と、前記利得を既設定された目標利得と比較する段階と、前記利得が前記目標利得と異なる場合、前記時間増幅器に含まれたＳＲラッチの電源を調節する段階と、を包含することができる。
【００３２】
前記時間増幅器の利得を計算する段階は、前記時間増幅器の２つの入力信号の間の時間差及び前記時間増幅器の２つの出力信号の間の時間差を検出する段階と、前記２つの出力信号の間の時間差を前記２つの入力信号の間の時間差に分ける段階と、を包含することができる。
【００３３】
前記ＳＲラッチの電源を調節する段階は、前記ＳＲラッチの電源入力端に連結されたトランジスターのバイアス電圧を調節する段階を包含することができる。
【００３４】
前記トランジスターのバイアス電圧を調節する段階は、前記利得が前記目標利得より小さい場合、前記バイアス電圧を増加させる段階と、前記利得が前記目標利得より大きい場合、前記バイアス電圧を減少させる段階と、を包含することができる。
【００３５】
本発明の一実施形態による時間増幅器の制御方法は、時間増幅器の２つの入力信号の間の時間差を検出する段階と、前記２つの入力信号の間の時間差を既設定された限界時間差と比較する段階と、前記２つの入力信号の間の時間差が前記限界時間差より大きい場合、前記時間増幅器に含まれたＳＲラッチの電源を調節する段階と、を包含することができる。
【００３６】
前記ＳＲラッチの電源を調節する段階は、前記ＳＲラッチの電源出力端に連結された電流ミラーのバイアス電圧を調節する段階を包含することができる。
【００３７】
前記電流ミラーのバイアス電圧を調節する段階は、前記２つの入力信号の間の時間差が前記限界時間差より大きい場合、前記バイアス電圧を減少させる段階を包含することができる。
【００３８】
本発明の一実施形態による時間増幅器の制御方法は、コンピューターで実行され得るプログラムとして具現されて、コンピューターで読み出され得る記録媒体に記録されることができる。
【発明の効果】
【００３９】
本発明の実施形態によれば、時間増幅器の利得と入力範囲とを調節することができる。
本発明の実施形態によれば、時間増幅器の利得と入力範囲とを互いに独立的に調節することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による時間増幅器の回路図である。
【図２】本発明の一実施形態による動作決定部が図示された時間増幅器の回路図である。
【図３】本発明の他の実施形態によるＳＲラッチの回路図である。
【図４】本発明の一実施形態による動作決定部が連結されたＳＲラッチの回路図である。
【図５】本発明の他の実施形態による第１の動作決定部が連結されたＳＲラッチの回路図である。
【図６】本発明のその他の実施形態による第１の動作決定部が連結されたＳＲラッチの回路図である。
【図７】本発明の他の実施形態による第２の動作決定部が連結されたＳＲラッチの回路図である。
【図８】本発明のその他の実施形態による第２の動作決定部が連結されたＳＲラッチの回路図である。
【図９】本発明の他の実施形態による時間増幅器の回路図である。
【図１０】本発明のその他の実施形態による時間増幅器の回路図である。
【図１１】本発明の一実施形態による時間増幅器の制御方法を説明するフローチャートである。
【図１２】本発明の一実施形態による利得計算過程を説明するフローチャートである。
【図１３】本発明の他の実施形態による時間増幅器の制御方法を説明するフローチャートである。
【発明を実施するための形態】
【００４１】
本発明の他の長所及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述される実施形態を参照すれば、明確になる。しかし、本発明は以下で開示される実施形態に限定されることではなく、互に異なる多様な形態に具現でき、単なる本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されることであり、本発明は請求項の範疇によって定義されるだけである。
【００４２】
もし、定義されなかったとしも、ここで使用されるすべての用語（技術或いは科学用語を包含）はこの発明が属する従来技術で普遍的な技術によって一般的に収容されることと同一の意味を有する。一般的な辞書によって定義された用語は関連された技術及び／或いは本出願の本文に意味することと同一な意味を有することと解釈され得り、そしてここで明確に定義された表現ではなくても概念化されるか、或いは過度に形式的に解釈されないべきである。
【００４３】
本明細書で使用された用語は実施形態を説明するためのことであり、本発明を制限しようとすることではない。本明細書で単数形は文句で特別に言及しない限り、複数形も含む。明細書で使用される‘含む’及び／又はこの動詞の多様な活用形、例えば‘包含’‘包含する’、‘含み’、‘包含し’等は言及された造成、成分、構成要素、段階、動作及び／又は素子は１つ以上の他の造成、成分、構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。本明細書で‘及び／又は’という用語は羅列された構成の各々又はこれらの多様な組合を示す。
【００４４】
一方、本明細書の全体で使用される‘〜部’、‘〜器’、‘〜ブロック’、‘〜モジュール’等の用語は少なくとも１つの機能や動作を処理する単位を意味することができる。例えば、ソフトウェア、ＦＰＧＡ、又はＡＳＩＣのようなハードウェア構成要素を意味することができる。しかし、‘〜部’、‘〜器’、‘〜ブロック’、‘〜モジュール’等がソフトウェア又はハードウェアに限定される意味ではない。‘〜部’、‘〜器’、‘〜ブロック’、‘〜モジュール’はアドレッシングすることができる格納媒体として構成されることも得り、１つ又はその以上のプロセッサーを再生させるように構成されることもあり得る。
【００４５】
したがって、一例として‘〜部’、‘〜器’、‘〜ブロック’、‘〜モジュール’はソフトウェア構成要素、客体指向ソフトウェア構成要素、クラス構成要素及びタスク構成要素のような構成要素と、プロセス、関数、属性、プロシージャー、サブルーチン、プログラムコードのセグメント、ドライバー、ファームウェア、マイクロコード、回路、データ、データベース、データ構造、テーブル、アレイ、及び変数を含む。構成要素と‘〜部’、‘〜器’、‘〜ブロック’、‘〜モジュール’内で提供される機能とはさらに小さい数の構成要素及び‘〜部’、‘〜器’、‘〜ブロック’、‘〜モジュール’に結合されるか、或いは追加的な構成要素と‘〜部’、‘〜器’、‘〜ブロック’、‘〜モジュール’とにさらに分離され得る。
【００４６】
本発明の実施形態は、時間増幅器に含まれたＳＲラッチの電源を調節して前記時間増幅器の利得及び入力範囲の中で少なくとも１つを調節することができる。また、本発明の実施形態は、時間増幅器の利得と入力範囲とを全て調節するする場合、利得と入力範囲とが互いに影響を及ばず、独立的に調節されるようにする。
【００４７】
以下、本明細書に添付された図面を参照して本発明の実施形態を詳細に説明する。
【００４８】
図１は本発明の一実施形態による時間増幅器の回路図である。
【００４９】
図１に示したように、前記時間増幅器１００はＳＲラッチ１２１、１２２を包含することができる。
【００５０】
前記ＳＲラッチ１２１、１２２はＳＲラッチに入力される２つの入力間の時間差にしたがって決定されたタイミングに出力を提供することができる。前記ＳＲラッチ１２１、１２２が出力を提供するタイミングはＳＲラッチを構成するトランジスターの準安定性による２つの入力間の時間差にしたがって決定され得る。
【００５１】
また、前記時間増幅器１００は前記ＳＲラッチ１２１、１２２の電源端に連結されて、ＳＲラッチの動作を決定する動作決定部を包含することができる。
【００５２】
図２は本発明の一実施形態による動作決定部が図示された時間増幅器１００の回路図である。
【００５３】
図２に示したように、前記時間増幅器１００はＳＲラッチ１２１、１２２の電源端に連結されてＳＲラッチの動作を決定する動作決定部１３１、１３２、１３３、１３４を包含することができる。
【００５４】
図１及び図２に図示された時間増幅器１００をより具体的に説明すれば、前記時間増幅器１００は第１の遅延部１１１、第２の遅延部１１２、第１のＳＲラッチ１２１、第２のＳＲラッチ１２２、第１のＳＲラッチ動作決定部１３１、１３２、第２のＳＲラッチ動作決定部１３３、１３４、第１のＸＯＲゲート１４１、及び第２のＸＯＲゲート１４２を包含することができる。
【００５５】
前記第１の遅延部１１１は第１の入力信号ＩＮ１を既設定された時間Ｔｏｆｆぐらい遅延させて、第１の遅延入力信号を出力することができる。前記第２の遅延部１１２は第２の入力信号ＩＮ２を既設定された時間Ｔｏｆｆぐらい遅延させて、第２の遅延入力信号を出力することができる。
【００５６】
前記第１の遅延部１１１及び前記第２の遅延部１１２の各々は少なくとも１つのバッファを包含することができる。前記バッファの個数は前記時間Ｔｏｆｆにしたがって決定され得る。
【００５７】
前記第１のＳＲラッチ１２１は前記第１の遅延入力信号と前記第２の入力信号ＩＮ２との間の時間差にしたがって決定されたタイミングに出力を提供することができる。前記第２のＳＲラッチ１２２は前記第１の入力信号ＩＮ１と前記第２の遅延入力信号との間の時間差にしたがって決定されたタイミングに出力を提供することができる。
【００５８】
図１及び図２に図示されたＳＲラッチ１２１、１２２は２つのＮＡＮＤゲート、即ちＮＡＮＤ演算を遂行する第１のＮＡＮＤゲート１２１１、１２２１及び第２のＮＡＮＤゲート１２１２、１２２２を含んで構成されるが、実施形態にしたがって前記ＳＲラッチは図３に示したように２つのＮＯＲゲート、即ちＮＯＲ演算を遂行する第１のＮＯＲゲート１２３１及び第２のＮＯＲゲート１２３２を含んで構成されることもあり得る。
【００５９】
前記動作決定部１３１、１３２、１３３、１３４はＳＲラッチ１２１、１２２の電源端に連結されて前記ＳＲラッチの動作を決定することができる。例えば、第１のＳＲラッチ動作決定部１３１、１３２は第１のＳＲラッチ１２１の電源端に連結されて前記第１のＳＲラッチの動作を決定することができ、第２のＳＲラッチ動作決定部１３３、１３４は第２のＳＲラッチ１２２の電源端に連結されて前記第２のＳＲラッチの動作を決定することができる。
【００６０】
本発明の一実施形態によれば、前記動作決定部はＳＲラッチの電源入力端に連結された第１の動作決定部を包含することができる。例えば、前記第１のＳＲラッチ動作決定部は第１のＳＲラッチ１２１の電源入力端に連結された第１の動作決定部１３１を包含することができる。また、前記第２のＳＲラッチ動作決定部は第２のＳＲラッチ１２２の電源入力端に連結された第３動作決定部１３３を包含することができる。
【００６１】
一実施形態によれば、図２に示したように、前記第１の動作決定部１３１及び前記第３動作決定部１３３の各々はトランジスターを包含することができる。前記トランジスターはゲートに印加されるバイアス電圧ＶｈｅａｄにしたがってＳＲラッチ１２１、１２２の電源入力を決定することができる。
【００６２】
図４は本発明の一実施形態による第１の動作決定部１３１が連結された第１のＳＲラッチ１２１の回路図である。
【００６３】
本発明の一実施形態は、前記トランジスターのゲートに印加されるバイアス電圧Ｖｈｅａｄを調節することによって時間増幅器１００の利得を調節することができる。言い換えれば、本発明の一実施形態による時間増幅器１００の利得は前記バイアス電圧Ｖｈｅａｄによって決定され得る。
【００６４】
一実施形態によれば、前記バイアス電圧Ｖｈｅａｄが高くなるほど、時間増幅器１００の利得が大きくなり得る。反対に、前記バイアス電圧Ｖｈｅａｄが低くなるほど、時間増幅器１００の利得が小さくなり得る。
【００６５】
本発明の他の実施形態によれば、前記第１の動作決定部１３１及び前記第３動作決定部１３３の各々は電流ミラーを包含することができる。
【００６６】
図５は本発明の他の実施形態による第１の動作決定部１３１が連結された第１のＳＲラッチ１２１の回路図である。
【００６７】
図５に示したように、本発明の他の実施形態によれば、第１の動作決定部１３１は電流ミラーを包含することができる。前記電流ミラーはゲートに印加されるバイアス電圧ＶｈｅａｄにしたがってＳＲラッチ１２１の電源入力を決定することができる。
【００６８】
この実施形態によれば、本発明は電流ミラーのバイアス電圧Ｖｈｅａｄを調節することによって時間増幅器１００の利得を調節することができる。
【００６９】
本発明のその他の実施形態によれば、前記第１の動作決定部１３１及び前記第３動作決定部１３３の各々は可変抵抗を包含することができる。
【００７０】
図６は本発明のその他の実施形態による第１の動作決定部１３１が連結された第１のＳＲラッチ１２１の回路図である。
【００７１】
図６に示したように、本発明のその他の実施形態によれば、第１の動作決定部１３１は可変抵抗を包含することができる。前記可変抵抗は抵抗値にしたがってＳＲラッチ１２１の電源入力を決定することができる。
【００７２】
この実施形態によれば、本発明は可変抵抗の抵抗値を調節することによって時間増幅器１００の利得を調節することができる。
【００７３】
前述したように、本発明の実施形態は時間増幅器１００に含まれたＳＲラッチ１２１、１２２の電源入力端に動作決定部１３１、１３３を連結し、前記動作決定部を通じて前記ＳＲラッチの電源を調節することによって前記時間増幅器の利得を調節することができる。
【００７４】
本発明の一実施形態によれば、前記動作決定部はＳＲラッチの電源出力端に連結された第２の動作決定部を包含することができる。例えば、図２を参照すれば、第１のＳＲラッチ動作決定部は第１のＳＲラッチ１２１の電源出力端に連結された第２の動作決定部１３２を包含することができる。また、第２のＳＲラッチ動作決定部は第２のＳＲラッチ１２２の電源出力端に連結された第４動作決定部１３４を包含することができる。
【００７５】
一実施形態によれば、前記第２の動作決定部１３２及び前記第４動作決定部１３４の各々は電流ミラーを包含することができる。
【００７６】
例えば、図２及び図４に示したように、前記第２の動作決定部１３２及び前記第４動作決定部１３４の各々は電流ミラーを包含でき、前記電流ミラーはゲートに印加されるバイアス電圧ＶｆｏｏｔにしたがってＳＲラッチ１２１、１２２の電源出力を決定することができる。
【００７７】
この実施形態によれば、本発明は前記電流ミラーのバイアス電圧Ｖｆｏｏｔを調節することによって時間増幅器１００の使用可能である入力範囲を調節することができる。
【００７８】
ここで、時間増幅器の使用可能である入力範囲は、前記時間増幅器が一定な利得を維持できる入力値の範囲を示し、該当入力範囲で前記時間増幅器の入力値（２つの入力信号の間の時間差）と出力値（２つの出力信号の間の時間差）とは線型性を維持することができる。しかし、該当入力範囲を外れる入力値に対して、前記時間増幅器の利得は変更されて入力値に対する出力値は非線形性を有するようになる。
【００７９】
この実施形態によれば、本発明は前記電流ミラーのバイアス電圧Ｖｆｏｏｔを調節することによって時間増幅器１００の入力値に対する出力値の線型性が保障される入力値範囲を調節することができ、その結果、時間増幅器１００の使用可能である入力範囲を調節することができるようになる。言い換えれば、本発明の一実施形態による時間増幅器１００の使用可能である入力範囲は前記バイアス電圧Ｖｆｏｏｔによって決定され得る。
【００８０】
一実施形態によれば、前記バイアス電圧Ｖｆｏｏｔが低くなるほど、時間増幅器１００の線型性が向上されて使用可能である入力範囲が広くなり得る。反対に、前記バイアス電圧Ｖｆｏｏｔが高くなるほど、時間増幅器１００の線型性が低下されて使用可能である入力範囲が狭くなり得る。
【００８１】
本発明の他の実施形態によれば、前記第２の動作決定部１３２及び前記第４動作決定部１３４の各々はトランジスターを包含することができる。
【００８２】
図７は本発明の他の実施形態による第２の動作決定部１３２が連結された第１のＳＲラッチ１２１の回路図である。
【００８３】
図７に示したように、本発明の他の実施形態によれば、第２の動作決定部１３２はトランジスターを包含することができる。前記トランジスターはゲートに印加されるバイアス電圧ＶｆｏｏｔにしたがってＳＲラッチ１２１の電源出力を決定することができる。
【００８４】
この実施形態によれば、本発明はトランジスターのバイアス電圧Ｖｆｏｏｔを調節することによって時間増幅器１００の使用可能である入力範囲を調節することができる。
【００８５】
本発明のその他の実施形態によれば、前記第２の動作決定部１３２及び前記第４動作決定部１３４の各々は可変抵抗を包含することができる。
【００８６】
図８は本発明のその他の実施形態による第２の動作決定部１３２が連結された第１のＳＲラッチ１２１の回路図である。
【００８７】
図８に示したように、本発明のその他の実施形態によれば、第２の動作決定部１３２は可変抵抗を包含することができる。前記可変抵抗は抵抗値にしたがってＳＲラッチ１２１の電源出力を決定することができる。
【００８８】
この実施形態によれば、本発明は可変抵抗の抵抗値を調節することによって時間増幅器１００の使用可能である入力範囲を調節することができる。
【００８９】
前述したように、本発明の実施形態は時間増幅器１００に含まれたＳＲラッチ１２１、１２２の電源出力端に動作決定部１３２、１３４を連結し、前記動作決定部を通じて前記ＳＲラッチの電源を調節することによって前記時間増幅器の線型性及びそれにしたがう使用可能である入力範囲を調節することができる。
【００９０】
図９は本発明の他の実施形態による時間増幅器１００の回路図である。
【００９１】
図９に示したように、本発明の他の実施形態による時間増幅器１００は利得計算部１５１及び第１の制御部１６１をさらに包含することができる。
前記利得計算部１５１は時間増幅器１００の利得を計算することができる。前記第１の制御部１６１は前記計算された利得が既設定された目標利得に到達するようにＳＲラッチ１２１、１２２の電源入力端に連結された動作決定部（即ち、第１の動作決定部１３１及び第３動作決定部１３３）を制御することができる。
【００９２】
一実施形態によれば、前記利得計算部１５１は時間増幅器１００の２つの入力信号ＩＮ１、ＩＮ２の間の時間差ＴＩＮ、及び時間増幅器１００の２つの出力信号ＯＵＴ１、ＯＵＴ２の間の時間差ＴＯＵＴを検出することができる。その後、前記利得計算部１５１は前記２つの出力信号の間の時間差ＴＯＵＴを前記２つの入力信号の間の時間差ＴＩＮに分けて時間増幅器１００の利得を計算することができる。
【００９３】
一実施形態によれば、前記第１の制御部１６１は前記利得が目標利得より小さい場合、ＳＲラッチ１２１、１２２の電源入力端に連結された動作連結部１３１、１３３、例えば図２に図示されたトランジスターのバイアス電圧Ｖｈｅａｄを増加させて、時間増幅器１００の利得を高くすることができる。
【００９４】
また、前記第１の制御部１６１は前記利得が目標利得より大きい場合、ＳＲラッチ１２１、１２２の電源入力端に連結された動作連結部１３１、１３３、例えば図２に図示されたトランジスターのバイアス電圧Ｖｈｅａｄを減少させて、時間増幅器１００の利得を低くすることができる。
【００９５】
図１０は本発明のその他の実施形態による時間増幅器１００の回路図である。
【００９６】
図１０に示したように、本発明のその他の実施形態による時間増幅器１００は時間差検出部１５２及び第２の制御部１６２をさらに包含することができる。
【００９７】
前記時間差検出部１５２は時間増幅器１００の２つの入力信号ＩＮ１、ＩＮ２の間の時間差ＴＩＮを検出することができる。前記第２の制御部１６２は前記２つの入力信号の間の時間差ＴＩＮが既設定された限界時間差より大きい場合、前記限界時間差が大きくなるようにＳＲラッチ１２１、１２２の電源出力端に連結された動作決定部（即ち、第２の動作決定部１３２及び第４動作決定部１３４）を制御することができる。
【００９８】
ここで、前記限界時間差は時間増幅器１００の入力値に対する出力値の線型性が保障される入力値の最大値を示す。前記時間増幅器１００の入力値が限界時間差より小さいか、或いは同一であれば、前記入力値は時間増幅器１００の使用可能である入力範囲内に含まれて予め定まれた利得ぐらい増幅されることができる。しかし、前記時間増幅器１００の入力値が限界時間差より大きくなれば、前記入力値は時間増幅器１００の使用可能である入力範囲を外れて予め定まれた利得と異なる利得に増幅されることができる。
【００９９】
一実施形態によれば、前記第２の制御部１６２は前記２つの入力信号の間の時間差ＴＩＮが限界時間差より大きい場合、ＳＲラッチ１２１、１２２の電源出力端に連結された動作決定部、例えば図２に図示された電流ミラーのバイアス電圧Ｖｆｏｏｔを減少させて、時間増幅器１００の使用可能である入力範囲を延ばすことができる。
【０１００】
このように、時間増幅器１００の使用可能である入力範囲が広くなることによって限界時間差が大きくなり、２つの入力信号の間の時間差ＴＩＮが前記限界時間差より小さいか、或いは同一になれば、望む利得を得られる。
【０１０１】
一実施形態によれば、前記第１の制御部１６１及び前記第２の制御部１６２は一体に構成されて１つの制御部として具現されることもあり得る。
【０１０２】
図１１は本発明の一実施形態による時間増幅器の制御方法を説明するフローチャートである。
【０１０３】
図１１に示したように、本発明の一実施形態によれば、時間増幅器の制御方法２００は時間増幅器１００の利得を計算する段階（Ｓ２１０）、前記計算された利得を既設定された目標利得と比較する段階（Ｓ２２１、Ｓ２２２）、及び前記計算された利得が前記目標利得と異なる場合、前記時間増幅器１００に含まれたＳＲラッチの電源を調節する段階（Ｓ２３１，２３２）を包含することができる。
【０１０４】
図１２は本発明の一実施形態による利得計算過程を説明するフローチャートである。
【０１０５】
図１２に示したように、前記時間増幅器１００の利得を計算する段階（Ｓ２１０）は、前記時間増幅器１００の２つの入力信号の間の時間差ＴＩＮ及び前記時間増幅器１００の２つの出力信号の間の時間差ＴＯＵＴを検出する段階（Ｓ２１１）、及び前記２つの出力信号の間の時間差ＴＯＵＴを前記２つの入力信号の間の時間差ＴＩＮとに分ける段階（Ｓ２１２）を包含することができる。
【０１０６】
一実施形態によれば、前記ＳＲラッチの電源を調節する段階は、前記ＳＲラッチ１２１、１２２の電源入力端に連結されたトランジスターのバイアス電圧Ｖｈｅａｄを調節する段階を包含することができる。
【０１０７】
前記トランジスターのバイアス電圧Ｖｈｅａｄを調節する段階は、前記計算された利得が目標利得より小さい場合（Ｓ２２１ではい）、前記バイアス電圧Ｖｈｅａｄを増加させる段階（Ｓ２３１）、及び前記計算された利得が目標利得より大きい場合（Ｓ２２２ではい）、前記バイアス電圧Ｖｈｅａｄを減少させる段階（Ｓ２３２）を包含することができる。
【０１０８】
他の実施形態によれば、前記ＳＲラッチの電源を調節する段階は、前記ＳＲラッチ１２１、１２２の電源入力端に連結された電流ミラーのバイアス電圧Ｖｈｅａｄを調節する段階を包含することができる。
【０１０９】
その他の実施形態によれば、前記ＳＲラッチの電源を調節する段階は、前記ＳＲラッチ１２１、１２２の電源入力端に連結された可変抵抗の抵抗値を調節する段階を包含することができる。
【０１１０】
図１３は本発明の他の実施形態による時間増幅器の制御方法を説明するフローチャートである。
【０１１１】
図１３に示したように、本発明の他の実施形態によれば、時間増幅器の制御方法３００は時間増幅器１００の２つの入力信号ＩＮ１、ＩＮ２の間の時間差ＴＩＮを検出する段階（Ｓ３１０）、前記２つの入力信号の間の時間差ＴＩＮを既設定された限界時間差と比較する段階（Ｓ３２０）、及び前記２つの入力信号の間の時間差ＴＩＮが前記限界時間差より大きい場合（Ｓ３２０ではい）、前記時間増幅器１００に含まれたＳＲラッチ１２１、１２２の電源を調節する段階を包含することができる。
一実施形態によれば、前記ＳＲラッチの電源を調節する段階は、前記ＳＲラッチ１２１、１２２の電源出力端に連結された電流ミラーのバイアス電圧Ｖｆｏｏｔを調節する段階を包含することができる。
【０１１２】
前記電流ミラーのバイアス電圧Ｖｆｏｏｔを調節する段階は、前記２つの入力信号の間の時間差ＴＩＮが前記限界時間差より大きい場合、前記バイアス電圧Ｖｆｏｏｔを減少させる段階（Ｓ３３０）を包含することができる。
【０１１３】
他の実施形態によれば、前記ＳＲラッチの電源を調節する段階は、前記ＳＲラッチ１２１、１２２の電源出力端に連結されたトランジスターのバイアス電圧Ｖｆｏｏｔを調節する段階を包含することができる。
【０１１４】
その他の実施形態によれば、前記ＳＲラッチの電源を調節する段階は、前記ＳＲラッチ１２１、１２２の電源出力端に連結された可変抵抗の抵抗値を調節する段階を包含することができる。
【０１１５】
前述した本発明の実施形態による時間増幅器の制御方法は、コンピューターで実行されるためのプログラムに製作されてコンピューターが読み出すことができる記録媒体に格納され得る。前記コンピューターが読み出すことができる記録媒体はコンピューターシステムによって読み出すことができるデータが格納されるすべての種類の格納装置を含む。コンピューターが読み出すことができる記録媒体の例としてはＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ格納装置等がある。
【０１１６】
以上、時間増幅器のＳＲラッチに提供される電源を調節することによって前記時間増幅器の利得又は入力範囲を調節することができる時間増幅器及びその制御方法が説明された。
【０１１７】
本発明の実施形態によれば、必要によって時間増幅器の利得又は入力範囲を調節することができ、利得と入力範囲との全てを調節する場合、各々を独立的に調節することができるので、優れた性能の時間増幅器を具現することができる。
【符号の説明】
【０１１８】
１００・・・時間増幅器
１１１・・・第１の遅延部
１１２・・・第２の遅延部
１２１・・・第１のＳＲラッチ
１２２・・・第２のＳＲラッチ
１３１・・・第１の動作決定部
１３２・・・第２の動作決定部
１３３・・・第３動作決定部
１３４・・・第４動作決定部
１４１・・・第１のＸＯＲゲート
１４２・・・第２のＸＯＲゲート
１５１・・・利得計算部
１５２・・・時間差検出部
１６１・・・第１の制御部
１６２・・・第２の制御部
【図１】
2014211439.tif 000003
【図２】
2014211439.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2014211439.tif 000011
【図１０】
2014211439.tif 000012
【図１１】
2014211439.tif 000013
【図１２】
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【図１３】
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