(57)【要約】【課題】シリコン（１１１）基板にＧａＮ層を形成した構造の半導体装置における、シリコン（１１１）基板の割れを抑制する。【解決手段】半導体装置のシリコン（１１１）基板１０が、ＧａＮ系デバイスが形成される表側主面１１と、表側主面１１と対向する裏側主面１２と、４つの側面１３〜１６とを有している。２つの側面１３、１５は、Ｓｉ（１１０）面と実質的に垂直である。残りの２つの側面１４、１６は、該Ｓｉ（１１０）面と垂直な側面に対して実質的に６０°の角度をなす。【選択図】図２
2014107458.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ（１１１）面に平行な表側主面と、前記表側主面に対向する裏側主面と、前記表側主面と前記裏側主面とを接続する第１〜第４側面とを有するシリコン基板と、
前記表側主面に形成されたＧａＮ系デバイス
とを具備し、
前記ＧａＮ系デバイスは、ＧａＮ層を有しており、
前記第１及び第２側面は、実質的にＳｉ（１１０）面に垂直な面であり、
前記第３及び第４側面は、前記第１及び第２側面に対して実質的に６０°をなす面である
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
更に、前記シリコン基板の上方に設けられたパッドを備え、
前記パッドの平面形状は、４つの辺を有する平行四辺形であり、
前記パッドの前記４つの辺のうちの第１辺及び第２辺は、前記第１及び第２側面に実質的に平行であり、
前記パッドの前記４つの辺のうちの第３辺及び第４辺は、前記第３及び第４側面に実質的に平行である
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記ＧａＮ系デバイスは、前記ＧａＮ層を含む活性領域を有しており、
前記活性領域の平面形状は、４つの辺を有する平行四辺形であり、
前記活性領域の前記４つの辺のうちの第１辺及び第２辺は、前記第１及び第２側面に実質的に平行であり、
前記活性領域の前記４つの辺のうちの第３辺及び第４辺は、前記第３及び第４側面に実質的に平行である
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記ＧａＮ系デバイスは、更に、前記活性領域を横断するゲート電極を有しており、
前記ゲート電極は、ゲート幅方向が前記第１及び第２側面に平行である、又は、ゲート幅方向が前記第３及び第４側面に平行であるように配置される
半導体装置。
【請求項５】
請求項２に記載の半導体装置であって、
前記ＧａＮ系デバイスは、前記ＧａＮ層を含む活性領域を有しており、
前記活性領域の平面形状は、４つの辺を有しており、
前記活性領域の前記４つの辺のうちの第１辺及び第２辺は、前記第１及び第２側面に実質的に平行であり、
前記活性領域の前記４つの辺のうちの第３辺及び第４辺は、前記第１及び第２側面に実質的に垂直である
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記ＧａＮ系デバイスは、更に、前記活性領域を横断するゲート電極を有しており、
前記ゲート電極は、ゲート幅方向が前記第１及び第２側面に実質的に平行である、又は、ゲート幅方向が前記第１及び第２側面に実質的に垂直であるように配置される
半導体装置。
【請求項７】
複数の半導体チップが配置され、且つ、Ｓｉ（１１０）面に平行なオリエンテーションフラットを有する半導体ウェハであって、
前記複数の半導体チップのそれぞれは、
Ｓｉ（１１１）面に平行な表側主面と、前記表側主面に対向する裏側主面とを有するシリコン基板と、
前記表側主面に形成されたＧａＮ系デバイス
とを備えており、
前記複数の半導体チップのうちの隣接する２つの半導体チップの間にはスクライブレーンが規定されており、
前記スクライブレーンは、前記複数の半導体チップがダイシングにより分離されたときに、前記複数の半導体チップのそれぞれについて、前記シリコン基板が、前記表側主面と前記裏側主面とを接続する第１〜第４側面とを有するように規定されており、
前記第１及び第２側面は、前記オリエンテーションフラットに実質的に垂直な面であり、
前記第３及び第４側面は、前記第１及び第２側面に対して実質的に６０°をなす面である
半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体ウェハに関し、特に、シリコン（１１１）基板にＧａＮ系デバイスが形成された構造の半導体装置及び半導体ウェハに関する。
【背景技術】
【０００２】
省エネルギー化の観点から、インバータなどの電力変換、制御装置のキーコンポーネントであるパワーデバイスの低損失化が求められている。スイッチング素子として用いられるパワーデバイスの電力損失には、オン状態の電流経路に存在する電気抵抗（オン抵抗）による導通損失と、オン状態とオフ状態の切り替え時に発生するスイッチング損失がある。低損失化にはオン抵抗の低減とスイッチングの高速化が必要である。
【０００３】
現在、半導体デバイスとしては、シリコン（Ｓｉ）からなるＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）やＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）が広く用いられている。これらのシリコンデバイスは、材料物性に起因する性能限界に近づいており、高耐圧を維持した上で、今後の更なる低オン抵抗化と高速化は困難になりつつある。
【０００４】
そこで、窒化ガリウム（ＧａＮ）に代表される窒化物半導体を用いることにより、シリコンデバイスを超える性能のデバイスを実現することへの期待が高まりつつある。ワイドギャップ半導体であるＧａＮは、炭化シリコン（ＳｉＣ）と同様に、シリコンと比較してバンドギャップが約３倍大きく、絶縁破壊電界は１桁大きい。オン抵抗の材料限界は絶縁破壊電界の３乗に反比例するため、ＧａＮデバイスでは、理論上、シリコンデバイスのオン抵抗に対して約３桁低いオン抵抗が期待されている。また、飽和電子速度も大きいため、デバイスの高速化に適している。加えて、ＧａＮの熱伝導率は、ＳｉＣに比べれば劣るものの、シリコンよりも大きい。パワーデバイスの性能指数であるバリガ指数は、他の半導体の値を上回ることから、ＧａＮ系デバイスは、パワーデバイスへの応用に対して非常に高いポテンシャルをもつ材料といえる。
【０００５】
ＳｉＣと比較してＧａＮの優れた特徴は、窒化アルミニウムガリウム（ＡｌＧａＮ）などとの間に大きなバンド不連続を有する良好なヘテロ接合を形成できることである。ＡｌＧａＮ／ＧａＮ／ＨＦＥＴ（Heterojunction FET）は、ＡｌＧａＮとＧａＮとのヘテロ接合界面に発生する高濃度の２次元電子ガス（２ＤＥＧ：2-dimentional Electron Gas）を利用するデバイスである。このようなヘテロ接合を含む構造では、窒化物半導体の自発分極とピエゾ分極によって、不純物ドープを行わなくてもヘテロ接合界面に１×１０１３個／ｃｍ２より大きい高濃度キャリアを比較的容易に発生することができる。２ＤＥＧの高いキャリア濃度と高い電子飽和速度、及び高い絶縁破壊電界により、ＧａＮ系デバイスは、低オン抵抗、高速、高耐圧を達成することができる。なお、ＧａＮをヘテロ接合型電界効果トランジスタに使用することは、例えば、特許文献１（特開２００５−１３６１６１号公報）に開示されている。また、ＧａＮ系デバイスの優位性については、例えば、特許文献２（特開２００８−２４４２９５号公報）に開示されている。
【０００６】
以上に議論されているように、ＧａＮは、スイッチングデバイスの材料として将来が有望視されているが、現在は、シリコンウェハーほど大量に量産されておらず、また、その工程が複雑であるため、ウエハーコストが高いという問題がある。ＧａＮ基板を製造する方法は、例えば、特許文献３（特開２０１１−９７０６５号公報）に開示されているが、この公報に開示されているような、下地基板にＧａＮ結晶を成長させる手法では、コストの低下は期待できない。
【０００７】
この問題に対処するための一つのアプローチとして、シリコン（１１１）基板の上にＧａＮデバイスを形成することが提案されている。ここでシリコン（１１１）基板とは、基板の表側主面がＳｉ（１１１）面であるような基板のことである。ここで、半導体デバイスとしてより一般的に用いられるシリコン（１００）基板ではなく、シリコン（１１１）基板が用いられるのは、シリコン（１１１）基板とＧａＮ層の間では、格子の不整合をより小さくできるためである。
【０００８】
図１は、シリコン（１１１）基板の面方位と、その上に形成されたＧａＮ層の面方位の関係を示す図である。図１の左図では、シリコン（１１１）基板の中心付近に原点Ｏが規定されており、図１の説明では、方向が原点Ｏを基準として定義される。シリコン（１１１）基板は、一般に、オリエンテーションフラット（以下、「オリフラ」と呼ぶ）を有しており、オリフラは、Ｓｉ（１１０）面と平行である。原点Ｏからオリフラに向かう方向がＳｉ［１−１０］方向であり、その逆方向がＳｉ［−１１０］である。ここで、結晶学における表記においては、本来、記号“−”を方向を表わす数字の上に付すべきであるが、本明細書では、表記の都合上、数字の前に付すことにする。
【０００９】
シリコン（１１１）面にＧａＮ膜を形成する場合、（０００１）面配向でＧａＮ膜を形成することで（即ち、ＧａＮ膜の表側主面がＧａＮ（０００１）面になるようにＧａＮ膜を形成することで）、格子の不整合を小さくすることができる。この場合、ＧａＮ膜の３つの並進ベクトルａ１〜ａ３が、Ｓｉ（１１１）面の面内方向であり、且つ、互いに１２０°の角度をなす方向に向く（なお、残りの１つの並進ベクトルｃは、Ｓｉ（１１１）面に垂直な方向を向く）。３つの並進ベクトルａ１〜ａ３のうちの一つ（図１では、並進ベクトルａ３）が、Ｓｉ［−１１０］方向に一致する。この場合、ＧａＮ（１０１０）面、ＧａＮ（０１１０）面が、いずれも、シリコン（１１１）基板のオリフラに対して３０度の角度をなす、言い換えれば、オリフラに対して垂直な面に対して６０度の角度をなすことになる。
【００１０】
一つの問題は、シリコン（１１１）基板にＧａＮ層を含む積層体を形成した構造は、機械的強度に劣り、基板が割れやすいことである。シリコンとＧａＮの熱膨張係数は大きく異なるので、シリコン（１１１）基板にＧａＮ層を形成すると、シリコン基板に大きな応力が作用する。この応力は、シリコン（１１１）基板の割れを誘起してしまう。基板が割れやすいと、例えばパッケージング工程において半導体チップをハンドリングした時などに半導体チップにチッピングが発生しやすくなり、製品の歩留まりの低減を招く。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−１３６１６１号公報
【特許文献２】特開２００８−２４４２９５号公報
【特許文献３】特開２０１１−９７０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このように、シリコン（１１１）基板にＧａＮ層を形成した構造は、機械的強度が弱く、シリコン基板に大きな応力が作用するために、シリコン（１１１）基板が割れたり、チッピングしたりしやすいという課題がある。
【００１３】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施形態では、半導体装置のシリコン（１１１）基板が、ＧａＮ系デバイスが形成される表側主面と、該表側主面と対向する裏側主面と、４つの側面とを有している。該４つの側面のうちの２つの側面は、Ｓｉ（１１０）面と実質的に垂直である。残り２つの側面は、該Ｓｉ（１１０）面と垂直な側面に対して実質的に６０°の角度をなす。
【発明の効果】
【００１５】
上記実施形態によれば、シリコン（１１１）基板にＧａＮ層を形成した構造の半導体装置における、シリコン（１１１）基板の割れを抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】シリコン（１１１）基板とＧａＮ層との面方位の関係を示す図である。
【図２】一実施形態の半導体チップ（半導体装置）が配置された半導体ウェハの構造を示す図である。
【図３】各半導体チップのシリコン（１１１）基板の構造を示す斜視図である。
【図４】第１の実施形態における各半導体チップの構造を示す平面図である。
【図５】ＧａＮ系デバイスの構造を示す断面図である。
【図６】第２の実施形態における各半導体チップの構造を示す平面図である。
【図７Ａ】第２の実施形態におけるパッドの構造を示す拡大平面図である。
【図７Ｂ】第１の実施形態におけるパッドの構造を示す拡大平面図である。
【図８Ａ】第３の実施形態における各半導体チップの構造を示す平面図である。
【図８Ｂ】第３の実施形態における各半導体チップの他の構造を示す平面図である。
【図９Ａ】ＧａＮ系デバイスの製造工程を示す断面図である。
【図９Ｂ】ＧａＮ系デバイスの製造工程を示す断面図である。
【図９Ｃ】ＧａＮ系デバイスの製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
まず、本実施形態の概要について説明する。本実施形態では、シリコン（１１１）基板にＧａＮ系デバイスが形成された構造の半導体装置について、基板が割れやすい面方位を考慮した構造が提案される。発明者らの経験によれば、ＧａＮ層を形成したシリコン（１１１）基板は、（Ｓｉ（１１０）面に平行な面である）オリフラに対して垂直な面、及び、オリフラに対して各々３０度傾いた面で割れやすい。言い換えれば、ＧａＮ層を形成したシリコン（１１１）基板は、オリフラに対して垂直な面、及び、該垂直な面に対して各々６０度傾いた面で割れやすい。ここで、割れやすい面とは、即ち、へき開しやすい面であることに留意されたい。
【００１８】
このような経験に基づき、本実施形態では、下記の構造の半導体装置が提案される。本実施形態の半導体装置では、シリコン（１１１）基板が、ＧａＮ系デバイスが形成される表側主面と、該表側主面と対向する裏側主面と、オリフラと実質的に垂直で互いに平行な２つの側面と、該オリフラと垂直な側面に対して実質的に６０°の角度をなし、互いに平行な２つの主面とを有している。「実質的に」とは、ダイシング工程などにおける加工誤差の範囲内にあることを意味している。このような半導体装置は、シリコン（１１１）基板の側面が、いずれも、へき開しやすい面と実質的に平行であるため、チッピングしにくく、機械的強度に優れている。以下、本実施形態の半導体装置について詳細に説明する。
【００１９】
（第１の実施形態）
図２は、第１の実施形態における半導体装置、具体的には、第１の実施形態における半導体チップ２が配置された半導体ウェハ１の構成を示す平面図である。半導体ウェハ１は、シリコン（１１１）基板を備えており、該シリコン（１１１）基板の上に、ＧａＮ系デバイスが形成されている。該ＧａＮ系デバイスの構造については後述する。半導体ウェハ１には、シリコン（１１０）面に平行なオリフラ１ａが形成されている。隣接する半導体チップ２の間にはスクライブレーンが設けられており、ダイシング工程では、このスクライブレーンで隣接する半導体チップ２が分離される。
【００２０】
図３は、ダイシング工程後の半導体チップ２に含まれるシリコン（１１１）基板１０の構造を示す斜視図である。半導体チップ２は、表側主面１１と、裏側主面１２と、側面１３〜１６とを有している。表側主面１１は、ＧａＮ系デバイスが形成される面であり、Ｓｉ（１１１）面に平行な面である。裏側主面１２は、表側主面１１に対向する面である。側面１３〜１６は、表側主面１１及び裏側主面１２に対して実質的に垂直な面である。
【００２１】
図２に図示されているように、シリコン（１１１）基板１０の４つの側面のうち、側面１３、１５は、オリフラ１ａに実質的に垂直な面、言い換えれば、Ｓｉ（１１０）面に垂直な面である。即ち、側面１３、１５は、Ｓｉ（１１２）面に平行な面である（図１参照）。一方、側面１４、１６は、側面１３、１５に対して実質的に６０°をなす面である。言い換えれば、側面１４、１６は、オリフラ１ａに対して３０°をなす面、更に言い換えれば、Ｓｉ（１１０）面に対して３０°をなす面である。後述されるように、シリコン（１１１）基板１０の４つの側面１３〜１６が、このような方向に向けられていることで、シリコン（１１１）基板１０の割れを抑制することができる。
【００２２】
図４は、シリコン（１１１）基板１０に形成されるＧａＮ系デバイス２１、及び、パッド２２の構造を示す平面図である。図４においては、オリフラ１ａと平行で、シリコン（１１１）基板１０の面内方向である方向にＸ軸方向が定義され、オリフラ１ａと垂直で、シリコン（１１１）基板１０の面内方向である方向にＹ軸方向が定義されている。
【００２３】
ＧａＮ系デバイス２１は、活性領域２３と、ゲート電極２４とを備えている。活性領域２３の平面形状（即ち、シリコン（１１１）基板１０に垂直な方向から見た形状）は、Ｘ軸方向に平行な２辺及びＹ軸方向に平行な２辺を有する矩形である。ゲート電極２４は、活性領域２３を横断するように形成されており、活性領域２３とゲート電極２４とは、ＭＯＳＦＥＴを形成している。ゲート電極２４は、Ｘ軸方向に延伸するように設けられている。即ち、図４では、該ＭＯＳＦＥＴのゲート幅方向がＸ軸方向であり、ゲート長方向がＹ軸方向である。
【００２４】
パッド２２は、ＧａＮ系デバイス２１に電気的に接続されており、外部からＧａＮ系デバイス２１に電気信号を供給し、又は、ＧａＮ系デバイス２１から外部に電気信号を出力するために使用される。パッド２２は、シリコン（１１１）基板１０の上方に設けられている。図４では、各パッド２２の平面形状は、Ｘ軸方向に平行な２辺及びＹ軸方向に平行な２辺を有する矩形である。なお、後述されるように、パッド２２、活性領域２３及びゲート電極２４の平面形状は、様々に変形可能である。
【００２５】
図５は、ＧａＮ系デバイス２１のうちの一のＭＯＳＦＥＴの構造を示す断面図である。シリコン（１１１）基板１０の表側主面１１には、バッファ層２５が形成されており、そのバッファ層２５の上面にｉ−ＧａＮ層（ノンドープのＧａＮ層）２６が形成される。ｉ−ＧａＮ層２６の上面には、ソース領域、ドレイン領域として機能するｉ−ＡｌＧａＮ層２７が形成されている。活性領域２３は、これらのｉ−ＧａＮ層２６とｉ−ＡｌＧａＮ層２７とで構成されている。一方のｉ−ＡｌＧａＮ層２７の上面にはドレイン電極２８が形成され、他方のｉ−ＡｌＧａＮ層２７の上面にはソース電極２９が形成されている。
【００２６】
加えて、該ＭＯＳＦＥＴを他の素子から分離する素子分離領域３０が、ｉ−ＧａＮ層２６及びｉ−ＡｌＧａＮ層２７の側方に位置して設けられている。素子分離領域３０は、後述されるように、ｉ−ＧａＮ層及びｉ−ＡｌＧａＮ層にボロンを注入することで形成されている。
【００２７】
ｉ−ＧａＮ層２６の上面のｉ−ＡｌＧａＮ層２７に被覆されていない部分を被覆するように、ゲート絶縁膜３２が形成され、そのゲート絶縁膜３２の上に、上述のゲート電極２４が形成されている。加えて、ｉ−ＡｌＧａＮ層２７の上面のゲート電極２４の近傍の位置を覆うように、シリコン窒化膜３１が形成されている。ゲート絶縁膜３２は、シリコン窒化膜３１の上面を部分的に覆うように形成されている。
【００２８】
このような構成のＭＯＳＦＥＴは、ゲート電極２４、ドレイン電極２８及びソース電極２９に、それぞれ、ゲート電圧、ドレイン電圧及びソース電圧を適切に印加することで動作する。
【００２９】
以上に述べられた本実施形態の半導体チップ２は、シリコン（１１１）基板１０が割れにくく、機械的強度に優れている。本実施形態では、該半導体チップ２のシリコン（１１１）基板１０の側面１３、１５が、オリフラ１ａ（即ち、シリコン（１１０）面）と実質的に垂直な面であり、側面１４、１６が、オリフラ１ａに対して実質的に各々３０度傾いた面である。言い換えれば、シリコン（１１１）基板１０の側面１３〜１６は、いずれも、へき開しやすい面と実質的に平行である。ここで、ＧａＮ層を形成したシリコン（１１１）基板は、オリフラに対して垂直な面、及び、オリフラに対して各々３０度傾いた面でへき開しやすいことに留意されたい。このため、本実施形態の半導体チップ２は、シリコン（１１１）基板１０が割れにくく（即ち、チッピングしにくく）、機械的強度に優れている。
【００３０】
（第２の実施形態）
図６は、第２の実施形態における半導体チップ２の構造を示す平面図である。第２の実施形態の半導体チップ２においても、シリコン（１１１）基板１０の側面１３、１５が、オリフラ１ａ（即ち、シリコン（１１０）面）と実質的に垂直な面であり、側面１４、１６が、オリフラ１ａに対して実質的に各々３０度傾いた面である構造が採用される。このような構造を採用することで、シリコン（１１１）基板１０が割れにくくなり、機械的強度において有利であることは上述された通りである。なお、第２の実施形態における半導体チップ２も、図２で示されている配置で半導体ウェハ１に集積化される。
【００３１】
加えて、第２の実施形態では、半導体チップ２におけるＧａＮ系デバイス２１及びパッド２２の面積効率を向上させるための平面レイアウトが提示される。上述のように、第１の実施形態では、図４に図示されているように、ＧａＮ系デバイス２１の活性領域２３の平面形状は、Ｘ軸方向に平行な２辺及びＹ軸方向に平行な２辺を有する矩形であり、ゲート電極２４は、Ｘ軸方向に延伸するように設けられている。ここで、Ｙ軸方向は、シリコン（１１１）基板１０の面内方向であり、且つ、側面１３、１５に平行な方向であり、Ｘ軸方向は、シリコン（１１１）基板１０の面内方向であり、且つ、側面１３、１５に垂直な方向である。ここで、シリコン（１１１）基板１０の側面１４、１６が側面１３、１５に対して６０°の角度をなしているので、図４に図示されている平面レイアウトでは、ＧａＮ系デバイス２１及びパッド２２を密に配置することができない。即ち、第１の実施形態の半導体チップ２には、ＧａＮ系デバイス２１及びパッド２２が配置できない領域の面積が増加してしまうという問題が生じる。第２の実施形態では、このような問題を解決するための平面レイアウトが提示される。
【００３２】
より具体的には、第２の実施形態では、ＧａＮ系デバイス２１の活性領域２３が、その平面形状が平行四辺形であるように形成される。ここで、該平行四辺形の４つの辺２３ａ〜２３ｄのうち２つの辺２３ａ、２３ｃは、シリコン（１１１）基板１０の側面１３、１５に実質的に平行であり、辺２３ｂ、２３ｄは、側面１４、１６に実質的に平行である。なお、本明細書でいう「平行四辺形」は、「菱形」も含む概念であることに留意されたい。即ち、辺２３ａ〜２３ｄは、同一の長さであってもよい。第２の実施形態では、活性領域２３をこのような平面形状で形成することにより、同一サイズの半導体チップ２に対して、第１の実施形態と比較してより大きな面積の活性領域２３を半導体チップ２に形成することができる。
【００３３】
また、活性領域２３を横断するように形成されるゲート電極２４は、シリコン（１１１）基板１０の側面１４、１６に平行な方向に延伸するように形成されている。即ち、該ゲート電極２４が、そのゲート幅方向（ＭＯＳＦＥＴにおいて電流が流れる方向と垂直な方向）が側面１４、１６に平行であるように配置される。この場合、ゲート電極２４のゲート長方向（ＭＯＳＦＥＴにおいて電流が流れる方向）において対向する端２４ａ、２４ｂが、側面１４、１６に実質的に平行である。なお、ゲート電極２４は、そのゲート幅方向が側面１３、１５に実質的に平行であるように配置されてもよい。この場合、ゲート電極２４のゲート長方向において対向する端２４ａ、２４ｂが、側面１３、１５に平行になる。
【００３４】
更に、図７Ａに図示されているように、パッド２２は、その平面形状が平行四辺形であるように形成される。ここで、該平行四辺形の４つの辺４１〜４４のうち２つの辺４１、４３は、シリコン（１１１）基板１０の側面１３、１５に実質的に平行であり、辺４２、４４は、側面１４、１６に実質的に平行である。第２の実施形態では、パッド２２をこのような平面形状で形成することにより、同一サイズの半導体チップ２に対し、パッド２２が矩形である第１の実施形態と比較して、パッド２２をより高い密度で半導体チップ２に配置することができる。即ち、図７Ｂに図示されているように、パッド２２が矩形であり、辺４２、４４がＸ軸方向に平行であると、辺４２、４４が側面１４、１６に対して斜めになり、何も配置されない領域の面積が増加してしまう。図７Ａに示されているように、パッド２２の辺４２、４４を側面１４、１６に対して平行にすることで、パッド２２がＹ軸方向において占有する高さＬＹが同一であっても、パッド２２の配置の面積効率を向上させることができる。
【００３５】
（第３の実施形態）
図８Ａ、図８Ｂは、第３の実施形態における半導体チップ２の構造を示す平面図である。第３の実施形態の半導体チップ２においても、シリコン（１１１）基板１０の側面１３、１５が、オリフラ１ａ（即ち、シリコン（１１０）面）と実質的に垂直な面であり、側面１４、１６が、オリフラ１ａに対して実質的に各々３０度傾いた面である構造が採用される。このような構造を採用することで、シリコン（１１１）基板１０が割れにくくなり、機械的強度において有利であることは上述された通りである。なお、第３の実施形態における半導体チップ２も、図２で示されている配置で半導体ウェハ１に集積化される。
【００３６】
ここで、第３の実施形態においては、ＧａＮ系デバイス２１の活性領域２３の平面形状、及び、ゲート電極２４のうちの活性領域２３の上方にある部分の平面形状が、（第１の実施形態と同様に）Ｘ軸方向に実質的に平行な２辺及びＹ軸方向に実質的に平行な２辺を有する矩形であるように形成される。このようなＧａＮ系デバイス２１の平面レイアウトは、ＧａＮ層、ＡｌＧａＮ層の特性が、面方位に依存して変化する場合があることに基づいている。例えば、図１に図示されているように、シリコン（１１１）面に形成されたＧａＮ層は、ＧａＮ［１１−２０］方向がＳｉ［１−１０］方向に平行になり、ＧａＮ［−１１００］方向がＳｉ［１１−２］方向に平行になるような配向で形成される。ＧａＮ系デバイス２１において、ＧａＮ［１１−２０］方向又はその逆方向に電流を流す場合（即ち、Ｙ軸方向に平行に電流を流す場合）、図８Ａに図示されているように、活性領域２３の平面形状は、Ｘ軸方向に平行な２辺及びＹ軸方向に平行な２辺を有する矩形であることが望ましい。この場合、ゲート電極２４は、そのゲート幅方向がＸ軸方向であるように配置される。一方、ＧａＮ［−１１００］方向又はその逆方向に電流を流す場合（即ち、Ｘ軸方向に平行に電流を流す場合）、図８Ｂに図示されているように、ゲート電極２４は、そのゲート幅方向がＹ軸方向であるように配置される。
【００３７】
その一方で、パッド２２は、第２の実施形態と同様に、その平面形状が平行四辺形であるように形成される。ここで、該平行四辺形の４つの辺のうち２つの辺は、シリコン（１１１）基板１０の側面１３、１５に実質的に平行であり、残り２つの辺は、側面１４、１６に実質的に平行である。第３の実施形態では、パッド２２をこのような平面形状で形成することにより、パッド２２をより高い密度で半導体チップ２に配置することができる。
【００３８】
続いて、上述の実施形態におけるＧａＮ系デバイス２１の製造方法について簡単に説明する。図９Ａ〜図９Ｃは、ＧａＮ系デバイス２１の製造方法の一例を示す断面図である。
【００３９】
まず、図９Ａに図示されているように、シリコン（１１１）基板１０の表側主面１１に、バッファ層２５が形成され、そのバッファ層２５の上面に、ｉ−ＧａＮ層２６が形成される（工程１）。バッファ層２５がシリコン（１１１）基板１０とｉ−ＧａＮ層２６との間に挿入されていることにより、シリコンとＧａＮの結晶格子の違いを緩和させることができる。続いて、ｉ−ＡｌＧａＮ層２７が堆積される（工程２）。
【００４０】
その後、図９Ｂに図示されているように、ｉ−ＧａＮ層２６、ｉ−ＡｌＧａＮ層２７のうち、活性領域２３として使用される部分を被覆するレジストパターン５１が形成され、レジストパターン５１をマスクとしてｉ−ＧａＮ層２６及びｉ−ＡｌＧａＮ層２７へのボロン注入が行われる（工程３）。これにより、ｉ−ＧａＮ層２６及びｉ−ＡｌＧａＮ層２７のうち、レジストパターン５１に被覆されていない部分が素子分離領域３０に転換される。
【００４１】
続いて、ｉ−ＡｌＧａＮ層２７及び素子分離領域３０の上にシリコン窒化膜３１が形成され、シリコン窒化膜３１の一部がエッチングにより除去されて開口が形成される（工程４）。該開口は、後の工程でゲート絶縁膜３２が形成される位置に設けられる。
【００４２】
その後、図９Ｃに図示されているように、ｉ−ＡｌＧａＮ層２７のうちシリコン窒化膜３１の開口の内部に位置する部分がエッチングされ、更に、ゲート絶縁膜３２がｉ−ＧａＮ層２６に接するように形成される（工程５）。ゲート絶縁膜３２は、例えば、Ａｌ２Ｏ３で形成される。続いて、ゲート電極２４が、金属膜で形成される。続いて、シリコン窒化膜３１が部分的に除去されてｉ−ＡｌＧａＮ層２７の一部が露出され、ドレイン電極２８、ソース電極２９が、ｉ−ＡｌＧａＮ層２７の上に形成される（工程６）。以上の工程により、目的のＧａＮ系デバイス２１の構造が完成する。
【００４３】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４４】
１        ：半導体ウェハ
１ａ      ：オリエンテーションフラット
２        ：半導体チップ
１０      ：基板
１１      ：表側主面
１２      ：裏側主面
１３〜１６：側面
２１      ：ＧａＮ系デバイス
２２      ：パッド
２３      ：活性領域
２３ａ〜２３ｄ：辺
２４      ：ゲート電極
２４ａ、２４ｂ    ：端
２５      ：バッファ層
２６      ：ＧａＮ層
２７      ：ＡｌＧａＮ層
２８      ：ドレイン電極
２９      ：ソース電極
３０      ：素子分離領域
３１      ：シリコン窒化膜
３２      ：ゲート絶縁膜
４１〜４４：辺
５１      ：レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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