(57)【要約】【課題】本発明は、積層セラミック電子部品に関する。【解決手段】本発明の一実施形態による積層セラミック電子部品は、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部と上記容量部から上記第１の側面に露出するように延長形成された第１のリード部を有する第１の内部電極と、上記誘電体層を介して上記第１の内部電極と交互に積層され且つ上記第１の内部電極と絶縁され、上記容量部から第１の側面に露出するように延長形成された第２のリード部を有する第２の内部電極と、上記第１のリード部及び第２のリード部とそれぞれ連結されて形成される第１の外部電極及び第２の外部電極と、上記セラミック本体の第１の側面に形成される絶縁層と、を含み、上記第１のリード部の上記セラミック本体の長さ方向の長さは上記第２のリード部の上記セラミック本体の長さ方向の長さに比べて長い。【選択図】図４
2014107532.tif 000002
【特許請求の範囲】
【請求項１】
誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、
前記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部と前記容量部から前記第１の側面に露出するように延長形成された第１のリード部を有する第１の内部電極と、
前記誘電体層を介して前記第１の内部電極と交互に積層され且つ前記第１の内部電極と絶縁され、前記容量部から第１の側面に露出するように延長形成された第２のリード部を有する第２の内部電極と、
前記第１のリード部及び第２のリード部とそれぞれ連結されて形成される第１の外部電極及び第２の外部電極と、
前記セラミック本体の第１の側面に形成される絶縁層と、
を含み、
前記第１のリード部の前記セラミック本体の長さ方向の長さは前記第２のリード部の前記セラミック本体の長さ方向の長さに比べて長い、積層セラミック電子部品。
【請求項２】
前記第１及び第２の内部電極の前記セラミック本体の長さ方向の長さをＬ、前記第１のリード部の前記セラミック本体の長さ方向の長さをＬ１、及び前記第２のリード部の前記セラミック本体の長さ方向の長さをＬ２と定義すると、０．０５≦Ｌ２／（Ｌ−Ｌ１）≦０．９を満足する、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１及び第２の内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第１の外部電極は、前記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記第２の外部電極は、前記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成される、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択された一つ以上を含む、請求項１に記載の積層セラミック電子部品。
【請求項７】
前記絶縁層は、前記第１及び第２の内部電極の露出部を全て覆うように形成される、請求項１に記載の積層セラミック電子部品。
【請求項８】
前記絶縁層は、前記セラミック本体の第１の側面から測定される第１及び第２の外部電極の高さより小さく形成される、請求項１に記載の積層セラミック電子部品。
【請求項９】
誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、
前記セラミック本体の内部に容量を形成するための容量部を形成する重なり領域を有し前記重なり領域が第１の側面に露出するように形成され、前記容量部から第１の側面に露出するように延長形成された第１のリード部を有する第１の内部電極、及び前記誘電体層を介して前記第１の内部電極と交互に積層され且つ前記第１の内部電極と絶縁され、前記容量部から第１の側面に露出するように延長形成された第２のリード部を有する第２の内部電極を含む第１のユニットと、
前記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部と前記容量部から前記第１の側面に露出するように延長形成された第３のリード部を有する第３の内部電極、及び前記誘電体層を介して前記第３の内部電極と交互に積層され且つ前記第３の内部電極と絶縁され、前記容量部から第１の側面に露出するように延長形成された第４のリード部を有する第４の内部電極を含む第２のユニットと、
前記第１及び第３のリード部と連結されて形成される第１の外部電極、及び前記第２及び第４のリード部と連結されて形成される第２の外部電極と、
前記セラミック本体の第１の側面に形成される絶縁層と、
を含み、
前記第１のユニットと第２のユニットは前記誘電体層を介して交互に積層される、積層セラミック電子部品。
【請求項１０】
前記第１から第４の内部電極の前記セラミック本体の長さ方向の長さをＬ、前記第１の内部電極が前記第１の側面に露出した領域の前記セラミック本体の長さ方向の長さをＬ３、及び前記第４のリード部の前記セラミック本体の長さ方向の長さをＬ４と定義すると、０．０５≦Ｌ４／（Ｌ−Ｌ３）≦０．９を満足する、請求項９に記載の積層セラミック電子部品。
【請求項１１】
前記第１及び第２の内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項９に記載の積層セラミック電子部品。
【請求項１２】
前記第１の外部電極は、前記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成される、請求項９に記載の積層セラミック電子部品。
【請求項１３】
前記第２の外部電極は、前記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成される、請求項９に記載の積層セラミック電子部品。
【請求項１４】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択された一つ以上を含む、請求項９に記載の積層セラミック電子部品。
【請求項１５】
前記絶縁層は、前記第１及び第２の内部電極の露出部を全て覆うように形成される、請求項９に記載の積層セラミック電子部品。
【請求項１６】
前記絶縁層は、前記セラミック本体の第１の側面から測定される第１及び第２の外部電極の高さより小さく形成される、請求項９に記載の積層セラミック電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電極間のショート不良を改善すると共に、電圧印加の際に積層セラミック電子部品によって発生するアコースティックノイズを低減することができる積層セラミック電子部品に関する。
【背景技術】
【０００２】
セラミック材料を用いる電子部品としては、キャパシタ、インダクター、圧電素子、バリスター又はサーミスター等がある。
【０００３】
このようなセラミック電子部品のうち積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所を有する。
【０００４】
このような積層セラミックキャパシタは、コンピューター、個人携帯用端末機（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）又は携帯電話等の多様な電子製品の回路基板に装着されて電気を充電又は放電させる重要な役割をするチップ型のコンデンサーであり、使用用途及び容量に応じて多様なサイズと積層形態を有する。
【０００５】
特に、最近では、電子製品の小型化につれ、電子製品に用いられる積層セラミックキャパシタの超小型化及び超高容量化も求められている。
【０００６】
よって、製品の超小型化のために誘電体層及び内部電極の厚さを薄くし、超高容量化のために多数の誘電体層を積層した積層セラミックキャパシタが製造されている。
【０００７】
一方、外部電極が全て下面に位置する積層セラミックキャパシタがある。このような構造の積層セラミックキャパシタは、実装密度及び容量に優れ、ＥＳＬが低いという長所を有するが、セラミック本体の切断時に切断ストレスによって対向する内部電極の位置ずれ現象による内部電極間のショート不良が発生し易いという短所がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】日本特開２００６−０８６３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、内部電極間のショート不良を改善すると共に、電圧印加の際に積層セラミック電子部品によって発生するアコースティックノイズを低減することができる積層セラミック電子部品を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施形態によれば、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部と上記容量部から上記第１の側面に露出するように延長形成された第１のリード部を有する第１の内部電極と、上記誘電体層を介して上記第１の内部電極と交互に積層され且つ上記第１の内部電極と絶縁され、上記容量部から第１の側面に露出するように延長形成された第２のリード部を有する第２の内部電極と、上記第１のリード部及び第２のリード部とそれぞれ連結されて形成される第１の外部電極及び第２の外部電極と、上記セラミック本体の第１の側面に形成される絶縁層と、を含み、上記第１のリード部の上記セラミック本体の長さ方向の長さは上記第２のリード部の上記セラミック本体の長さ方向の長さに比べて長い積層セラミック電子部品を提供する。
【００１１】
上記第１及び第２の内部電極の上記セラミック本体の長さ方向の長さをＬ、上記第１のリード部の上記セラミック本体の長さ方向の長さをＬ１、及び上記第２のリード部の上記セラミック本体の長さ方向の長さをＬ２と定義すると、０．０５≦Ｌ２／（Ｌ−Ｌ１）≦０．９を満足することができる。
【００１２】
上記第１及び第２の内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【００１３】
上記第１の外部電極は、上記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成されることができる。
【００１４】
上記第２の外部電極は、上記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成されることができる。
【００１５】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択された一つ以上を含むことができる。
【００１６】
上記絶縁層は、互いに重なる第１及び第２の内部電極の露出部を全て覆うように形成されることができる。
【００１７】
上記絶縁層は、上記セラミック本体の第１の側面から測定される第１及び第２の外部電極の高さより小さく形成されることができる。
【００１８】
本発明の他の実施形態によれば、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記セラミック本体の内部に容量を形成するための容量部を形成する重なり領域を有し上記重なり領域が第１の側面に露出するように形成され、上記容量部から第１の側面に露出するように延長形成された第１のリード部を有する第１の内部電極、及び上記誘電体層を介して上記第１の内部電極と交互に積層され且つ上記第１の内部電極と絶縁され、上記容量部から第１の側面に露出するように延長形成された第２のリード部を有する第２の内部電極を含む第１のユニットと、上記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部と上記容量部から上記第１の側面に露出するように延長形成された第３のリード部を有する第３の内部電極、及び上記誘電体層を介して上記第３の内部電極と交互に積層され且つ上記第３の内部電極と絶縁され、上記容量部から第１の側面に露出するように延長形成された第４のリード部を有する第４の内部電極を含む第２のユニットと、上記第１及び第３のリード部と連結されて形成される第１の外部電極、及び上記第２及び第４のリード部と連結されて形成される第２の外部電極と、上記セラミック本体の第１の側面に形成される絶縁層と、を含み、上記第１のユニットと第２のユニットは上記誘電体層を介して交互に積層される積層セラミック電子部品を提供する。
【００１９】
上記第１から第４の内部電極の上記セラミック本体の長さ方向の長さをＬ、上記第１の内部電極が上記第１の側面に露出した領域の上記セラミック本体の長さ方向の長さをＬ３、及び上記第４のリード部の上記セラミック本体の長さ方向の長さをＬ４と定義すると、０．０５≦Ｌ４／（Ｌ−Ｌ３）≦０．９を満足することができる。
【００２０】
上記第１及び第２の内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【００２１】
上記第１の外部電極は、上記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成されることができる。
【００２２】
上記第２の外部電極は、上記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成されることができる。
【００２３】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択された一つ以上を含むことができる。
【００２４】
上記絶縁層は、互いに重なる第１及び第２の内部電極の露出部を全て覆うように形成されることができる。
【００２５】
上記絶縁層は、上記セラミック本体の第１の側面から測定される第１及び第２の外部電極の高さより小さく形成されることができる。
【発明の効果】
【００２６】
本発明の一実施形態によれば、第１及び第２の内部電極がセラミック本体の一側面に交互に露出するようにすることにより、内部電極間のショート不良を改善することができる。
【００２７】
本発明の一実施形態によれば、容量部を形成する第１及び第２の内部電極の重なり領域が増加して積層セラミックキャパシタの容量が増加することができる。
【００２８】
また、外部から異なる極性の電圧が印加される第１及び第２の内部電極間の距離が近くなるため、カレントループ（Ｃｕｒｒｅｎｔ  ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【００２９】
また、本発明の一実施形態による積層セラミックキャパシタによれば、印刷回路基板上の実装面積を最小化し、アコースティックノイズを顕著に減少させることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示す斜視図である。
【図２】図１の分解斜視図である。
【図３】図１の第１の内部電極と第１の外部電極の結合構造を示す断面図である。
【図４】図１の第２の内部電極と第２の外部電極の結合構造を示す断面図である。
【図５】図１の第１及び第２の内部電極と第１及び第２の外部電極の結合構造を示す断面図である。
【図６】図１の第１の側面からみた積層セラミックキャパシタの内部構造を概略的に示す概略図である。
【図７】本発明の他の実施形態による積層セラミックキャパシタの概略的な構造を示す斜視図である。
【図８】図７の分解斜視図である。
【図９】図７の第１の内部電極と第１の外部電極の結合構造を示す断面図である。
【図１０】図７の第２の内部電極と第２の外部電極の結合構造を示す断面図である。
【図１１】図７の第１及び第２の内部電極と第１及び第２の外部電極の結合構造を示す断面図である。
【図１２】図７の第３の内部電極と第１の外部電極の結合構造を示す断面図である。
【図１３】図７の第４の内部電極と第２の外部電極の結合構造を示す断面図である。
【図１４】図７の第３及び第４の内部電極と第１及び第２の外部電極の結合構造を示す断面図である。
【図１５】図７の第１の側面からみた積層セラミックキャパシタの内部構造を概略的に示す概略図である。
【発明を実施するための形態】
【００３１】
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３２】
図１は、本発明の一実施形態による積層セラミックキャパシタの概略的な構造を示す斜視図である。
【００３３】
図２は、図１の分解斜視図である。
【００３４】
図３は、図１の第１の内部電極と第１の外部電極の結合構造を示す断面図である。
【００３５】
図４は、図１の第２の内部電極と第２の外部電極の結合構造を示す断面図である。
【００３６】
図５は、図１の第１及び第２の内部電極と第１及び第２の外部電極の結合構造を示す断面図である。
【００３７】
図６は、図１の第１の側面からみた積層セラミックキャパシタの内部構造を概略的に示す概略図である。
【００３８】
本実施形態による積層セラミックキャパシタは、２端子垂直積層型キャパシタであることができる。「垂直積層型（ｖｅｒｔｉｃａｌｌｙ  ｌａｍｉｎａｔｅｄ  ｏｒ  ｖｅｒｔｉｃａｌ  ｍｕｌｔｉｌａｙｅｒ）」とは、キャパシタ内に積層された内部電極が回路基板の実装領域面に垂直に配置されることを意味し、「２端子（２‐ｔｅｒｍｉｎａｌ）」とは、キャパシタの端子として２個の端子が回路基板に接続されることを意味する。
【００３９】
図１〜図７を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、上記セラミック本体の内部に形成される内部電極１２１、１２２と、上記セラミック本体の一面に形成される絶縁層１４０及び外部電極１３１、１３２と、を含むことができる。
【００４０】
本実施形態において、セラミック本体１１０は、対向する第１の主面５及び第２の主面６と、上記第１の主面５と第２の主面６とを連結する第１の側面１及び第２の側面２と、第１の端面３及び第２の端面４と、を有することができる。上記セラミック本体１１０の形状は、特に制限されず、図示されているように六面体形状であることができる。本発明の一実施形態によれば、セラミック本体の第１の側面１は回路基板の実装領域に配置される実装面となることができる。
【００４１】
本発明の一実施形態によれば、ｘ‐方向は第１及び第２の外部電極が所定の間隔を置いて形成される方向であり、ｙ‐方向は内部電極が誘電体層を介して積層される方向であり、ｚ‐方向は内部電極が回路基板に実装される方向である。
【００４２】
本発明の一実施形態によれば、上記セラミック本体１１０は、複数の誘電体層１１１が積層されて形成されることができる。上記セラミック本体１１０を構成する複数の誘電体層１１１は焼結された状態で、隣接する誘電体層間の境界は確認できない程度に一体化されている。
【００４３】
上記誘電体層１１１は、セラミックパウダー、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミックパウダーは高誘電率を有する物質であり、上記セラミックパウダーとしてはチタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料等を用いることができるが、これに制限されるものではない。
【００４４】
本発明の一実施形態によれば、セラミック本体１１０の内部には内部電極が形成されることができる。
【００４５】
図３〜図５を参照すると、第１の極性の第１の内部電極１２１と第２の極性の第２の内部電極１２２とを一対とし、一つの誘電体層１１１を介して対向するようにｙ‐方向に配置されることができる。
【００４６】
本発明の一実施形態によれば、第１及び第２の内部電極１２１、１２２は、積層セラミックキャパシタの実装面、即ち、第１の側面１に垂直に配置されることができる。
【００４７】
本発明において、第１及び第２とは互いに異なる極性を意味する。
【００４８】
本発明の一実施形態によれば、第１及び第２の内部電極１２１、１２２は、導電性金属を含む導電性ペーストによって形成されることができる。
【００４９】
上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができるが、これに制限されるものではない。
【００５０】
誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法又はグラビア印刷法等の印刷法を用いて導電性ペーストで内部電極層を印刷することができる。
【００５１】
内部電極層が印刷されたセラミックグリーンシートを交互に積層し焼成してセラミック本体を形成することができる。
【００５２】
本発明の一実施形態による積層セラミックキャパシタ１００は、上記セラミック本体１１０の内部に形成され、容量を形成するための重なり領域を有する容量部１２０と上記容量部１２０から上記第１の側面１に露出するように延長形成された第１のリード部１２１ａを有する第１の内部電極１２１と、上記誘電体層１１１を介して上記第１の内部電極１２１と交互に積層され且つ上記第１の内部電極１２１と絶縁され、上記容量部１２０から第１の側面１に露出するように延長形成された第２のリード部１２２ａを有する第２の内部電極１２２と、を含むことができる。
【００５３】
第１及び第２の内部電極１２１、１２２は互いに異なる極性の外部電極と連結されるためにそれぞれ第１及び第２のリード部１２１ａ、１２２ａを有し、上記第１及び第２のリード部１２１ａ、１２２ａは上記セラミック本体１１０の第１の側面１に露出することができる。
【００５４】
本発明の一実施形態によれば、積層セラミックキャパシタは垂直積層型であり、第１及び第２のリード部１２１ａ、１２２ａはセラミック本体の同一面に露出することができる。
【００５５】
本発明の一実施形態によれば、内部電極のリード部とは、内部電極を形成する導体パターンにおいて幅（Ｗ）が増加してセラミック本体の一面に露出した領域を意味する。
【００５６】
上記第１及び第２の内部電極１２１、１２２は重なり領域によって静電容量を形成し、互いに異なる極性の外部電極と連結される第１及び第２のリード部１２１ａ、１２２ａは重なり領域を有しない。
【００５７】
上記のように、第１及び第２のリード部１２１ａ、１２２ａは重ならずに絶縁されているため、セラミック本体の切断時に切断ストレスによって対向する内部電極の位置ずれ現象による内部電極間のショート不良が発生することを改善することができる。
【００５８】
本発明の一実施形態によれば、上記第１のリード部１２１ａの上記セラミック本体１１０の長さ方向の長さは、上記第２のリード部１２２ａの上記セラミック本体１１０の長さ方向の長さに比べて長い。
【００５９】
上記第１のリード部１２１ａと第２のリード部１２２ａは互いに重ならないため、上記第１の内部電極１２１と上記第２の内部電極１２２は絶縁されることができる。
【００６０】
上記第１のリード部１２１ａの上記セラミック本体１１０の長さ方向の長さを上記第２のリード部１２２ａの上記セラミック本体１１０の長さ方向の長さに比べて長くすることにより、セラミック本体を焼成する段階で残炭を除去する経路をさらに確保することができる。
【００６１】
これにより、内部電極の連結性がより向上し、積層セラミックキャパシタの容量が増加する効果が得られる。
【００６２】
図５を参照すると、上記第１及び第２の内部電極１２１、１２２の上記セラミック本体１１０の長さ方向の長さをＬ、上記第１のリード部１２１ａの上記セラミック本体１１０の長さ方向の長さをＬ１、及び上記第２のリード部１２２ａの上記セラミック本体１１０の長さ方向の長さをＬ２と定義すると、０．０５≦Ｌ２／（Ｌ−Ｌ１）≦０．９を満足することができる。
【００６３】
上記のように、上記第１及び第２の内部電極１２１、１２２の長さＬ、上記第１のリード部１２１ａの長さＬ１、及び上記第２のリード部１２２ａの長さＬ２が０．０５≦Ｌ２／（Ｌ−Ｌ１）≦０．９を満足するように調節することにより、容量増加及びショート不良減少効果が得られる。
【００６４】
上記Ｌ２／（Ｌ−Ｌ１）が０．０５未満の場合は、セラミック本体１１０の第１の側面に露出する第１及び第２のリード部１２１ａ、１２２ａの長さが小さいため、十分な残炭経路の確保が困難であり、容量増加効果が足りない可能性がある。
【００６５】
上記Ｌ２／（Ｌ−Ｌ１）が０．９を超える場合は、セラミック本体１１０の第１の側面に露出する第１及び第２のリード部１２１ａ、１２２ａ間の間隔が狭いため、ショート不良が発生する恐れがある。
【００６６】
図６を参照すると、上記のように、第１及び第２の内部電極１２１、１２２が上記セラミック本体１１０の第１の側面１に交互に露出していることが確認できる。
【００６７】
図３〜図５を参照すると、セラミック本体１１０の第１の側面１に引き出された第１の内部電極１２１の第１のリード部１２１ａと連結されるように第１の外部電極１３１が形成され、セラミック本体１１０の第１の側面１に引き出された第２の内部電極１２２の第２のリード部１２２ａと連結されるように第２の外部電極１３２が形成されることができる。
【００６８】
上記第１の外部電極１３１は、第１のリード部１２１ａと連結されるために上記セラミック本体の第１の側面１に形成され、上記セラミック本体の第１の端面３に延長形成されることができるが、これに制限されるものではない。
【００６９】
また、上記第２の外部電極１３２は、第２のリード部１２２ａと連結されるために上記セラミック本体の第１の側面１に形成され、上記セラミック本体の第２の端面４に延長形成されることができるが、これに制限されるものではない。
【００７０】
即ち、上記第１の外部電極１３１は、上記セラミック本体１１０の第１の主面５、第２の主面６及び第２の側面２のうち一つ以上に延長形成されることができる。
【００７１】
また、上記第２の外部電極１３２は、上記セラミック本体１１０の第１の主面５、第２の主面６及び第２の側面２のうち一つ以上に延長形成されることができる。
【００７２】
したがって、本発明の一実施形態によれば、上記第１の外部電極１３１は、上記セラミック本体１１０の第１の側面１に引き出された第１の内部電極１２１の第１のリード部１２１ａと連結され、且つ上記セラミック本体１１０の長さ方向の一側端部を取り囲むように形成されることができる。
【００７３】
また、上記第２の外部電極１３２は、上記セラミック本体１１０の第１の側面１に引き出された第２の内部電極１２２の第２のリード部１２２ａと連結され、且つ上記セラミック本体１１０の長さ方向の他側端部を取り囲むように形成されることができる。
【００７４】
上記第１及び第２の外部電極１３１、１３２は、導電性金属を含む導電性ペーストによって形成されることができる。
【００７５】
上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、又はこれらの合金であることができるが、これに制限されるものではない。
【００７６】
上記導電性ペーストは絶縁性物質をさらに含み、例えば、上記絶縁性物質はガラスであることができるが、これに制限されるものではない。
【００７７】
上記第１及び第２の外部電極１３１、１３２を形成する方法は特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成することができ、メッキ等の別の方法を用いることもできる。
【００７８】
本発明の一実施形態によれば、図５に示されているように、セラミック本体１１０の第１の側面１には絶縁層１４０が形成されることができる。
【００７９】
上記絶縁層１４０は、第１及び第２の外部電極１３１、１３２の間に形成されることができる。
【００８０】
上記絶縁層１４０は、第１の側面に露出した第１のリード部１２１ａを覆うように形成され、第１の側面に露出した第１及び第２の内部電極１２１，１２２の重なり領域を全て覆うように形成されることができる。
【００８１】
本発明の一実施形態によれば、図５に示されているように、上記絶縁層１４０は、第１及び第２の外部電極の間のセラミック本体の一面を完全に埋めるように形成されることができる。
【００８２】
なお、図示されてはいないが、本発明の一実施形態によれば、絶縁層１４０は、第１のリード部１２１ａのみを覆うように形成され、第１及び第２の外部電極１３１、１３２と所定の間隔を置いて形成されることができる。
【００８３】
本発明の一実施形態によれば、絶縁層１４０は、第１の外部電極１３１又は第２の外部電極１３２の高さより小さく形成されることができる。上記絶縁層及び外部電極の高さは、実装面、即ち、第１の側面を基準として測定されることができる。
【００８４】
本実施形態によれば、上記絶縁層の高さが第１及び第２の外部電極の高さより低いため、積層セラミックキャパシタ１００が回路基板上に安定的に実装されることができる。
【００８５】
また、第１及び第２の外部電極１３１、１３２は、セラミック本体の第１の側面の一部に形成されることができる。
【００８６】
上記絶縁層１４０は、特に制限されず、例えば、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択された一つ以上を含むことができる。
【００８７】
本発明の一実施形態によれば、上記絶縁層１４０は、セラミックスラリーで形成されることができる。
【００８８】
上記セラミックスラリーの量及び形状を調節することにより絶縁層１４０の形成位置及び高さを調節することができる。
【００８９】
上記絶縁層１４０は、焼成工程によりセラミック本体が形成された後、上記セラミック本体にセラミックスラリーを塗布し焼成することにより形成されることができる。
【００９０】
別の方法としては、セラミック本体を形成するセラミックグリーンシート上に絶縁層を形成するセラミックスラリーを塗布し、セラミックグリーンシートと一緒に焼成することにより形成されることができる。
【００９１】
上記セラミックスラリーの形成方法は特に制限されず、例えば、スプレー方式で噴射するか又はローラーを用いて塗布することができる。
【００９２】
上記絶縁層１４０は、セラミック本体の一面に露出した第１のリード部１２１ａを覆うことにより内部電極間の短絡を防止し、耐湿特性低下等の内部欠陥を防止することができる。
【００９３】
図７は、本発明の他の実施形態による積層セラミックキャパシタの概略的な構造を示す斜視図である。
【００９４】
図８は、図７の分解斜視図である。
【００９５】
図９は、図７の第１の内部電極と第１の外部電極の結合構造を示す断面図である。
【００９６】
図１０は、図７の第２の内部電極と第２の外部電極の結合構造を示す断面図である。
【００９７】
図１１は、図７の第１及び第２の内部電極と第１及び第２の外部電極の結合構造を示す断面図である。
【００９８】
図１２は、図７の第３の内部電極と第１の外部電極の結合構造を示す断面図である。
【００９９】
図１３は、図７の第４の内部電極と第２の外部電極の結合構造を示す断面図である。
【０１００】
図１４は、図７の第３及び第４の内部電極と第１及び第２の外部電極の結合構造を示す断面図である。
【０１０１】
図１５は、図７の第１の側面からみた積層セラミックキャパシタの内部構造を概略的に示す概略図である。
【０１０２】
図７〜図１５を参照すると、本発明の他の実施形態による積層セラミック電子部品は、誘電体層１１１を含み、対向する第１及び第２の主面５、６、対向する第１及び第２の側面１、２、及び対向する第１及び第２の端面３、４を有するセラミック本体１１０と、上記セラミック本体１１０の内部に容量を形成するための容量部１２０を形成する重なり領域を有し上記重なり領域が第１の側面１に露出するように形成され、上記容量部１２０から第１の側面１に露出するように延長形成された第１のリード部１２３ａを有する第１の内部電極１２３、及び上記誘電体層１１１を介して上記第１の内部電極１２３と交互に積層され且つ上記第１の内部電極１２３と絶縁され、上記容量部１２０から第１の側面１に露出するように延長形成された第２のリード部１２４ａを有する第２の内部電極１２４を含む第１のユニットＩと、上記セラミック本体１１０の内部に形成され、容量を形成するための重なり領域を有する容量部１２０と上記容量部１２０から上記第１の側面１に露出するように延長形成された第３のリード部１２５ａを有する第３の内部電極１２５、及び上記誘電体層１１１を介して上記第３の内部電極１２５と交互に積層され且つ上記第３の内部電極１２５と絶縁され、上記容量部１２０から第１の側面１に露出するように延長形成された第４のリード部１２６ａを有する第４の内部電極１２６を含む第２のユニットIIと、上記第１及び第３のリード部１２３ａ、１２５ａと連結されて形成される第１の外部電極１３１、及び上記第２及び第４のリード部１２４ａ、１２６ａと連結されて形成される第２の外部電極１３２と、上記セラミック本体１１０の第１の側面に形成される絶縁層１４０と、を含み、上記第１のユニットＩと第２のユニットIIは上記誘電体層１１１を介して交互に積層されることができる。
【０１０３】
上記第１から第４の内部電極の上記セラミック本体の長さ方向の長さをＬ、上記第１の内部電極が上記第１の側面に露出した領域の上記セラミック本体の長さ方向の長さをＬ３、及び上記第４のリード部の上記セラミック本体の長さ方向の長さをＬ４と定義すると、０．０５≦Ｌ４／（Ｌ−Ｌ３）≦０．９を満足することができる。
【０１０４】
上記第１及び第２の内部電極は、上記セラミック本体の実装面に対して垂直に配置されることができる。
【０１０５】
上記第１の外部電極は、上記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成されることができる。
【０１０６】
上記第２の外部電極は、上記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成されることができる。
【０１０７】
上記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択された一つ以上を含むことができる。
【０１０８】
上記絶縁層は、互いに重なる第１及び第２の内部電極の露出部を全て覆うように形成されることができる。
【０１０９】
上記絶縁層は、上記セラミック本体の第１の側面から測定される第１及び第２の外部電極の高さより小さく形成されることができる。
【０１１０】
上述した本発明の一実施形態と異なる構成要素を中心に説明し、同じ構成要素に関する詳細な説明は省略する。
【０１１１】
本発明の一実施形態による積層セラミックキャパシタ１００は、上記セラミック本体１１０の内部に容量を形成するための容量部１２０を形成する重なり領域を有し上記重なり領域が第１の側面１に露出するように形成され、上記容量部１２０から第１の側面１に露出するように延長形成された第１のリード部１２３ａを有する第１の内部電極１２３、及び上記誘電体層１１１を介して上記第１の内部電極１２３と交互に積層され且つ上記第１の内部電極１２３と絶縁され、上記容量部１２０から第１の側面１に露出するように延長形成された第２のリード部１２４ａを有する第２の内部電極１２４を含む第１のユニットＩと、上記セラミック本体１１０の内部に形成され、容量を形成するための重なり領域を有する容量部１２０と上記容量部１２０から上記第１の側面１に露出するように延長形成された第３のリード部１２５ａを有する第３の内部電極１２５、及び上記誘電体層１１１を介して上記第３の内部電極１２５と交互に積層され且つ上記第３の内部電極１２５と絶縁され、上記容量部１２０から第１の側面１に露出するように延長形成された第４のリード部１２６ａを有する第４の内部電極１２６を含む第２のユニットIIと、を含むことができる。
【０１１２】
上記第１のユニットＩは、上記セラミック本体１１０の内部に容量を形成するための容量部１２０を形成する重なり領域を有し上記重なり領域が第１の側面１に露出するように形成され、上記容量部１２０から第１の側面１に露出するように延長形成された第１のリード部１２３ａを有する第１の内部電極１２３と、上記誘電体層１１１を介して上記第１の内部電極１２３と交互に積層され且つ上記第１の内部電極１２３と絶縁され、上記容量部１２０から第１の側面１に露出するように延長形成された第２のリード部１２４ａを有する第２の内部電極１２４と、を含むことができる。
【０１１３】
第１及び第２の内部電極１２３、１２４は互いに異なる極性の外部電極と連結されるためにそれぞれ第１及び第２のリード部１２３ａ、１２４ａを有し、上記第１及び第２のリード部１２３ａ、１２４ａは上記セラミック本体１１０の第１の側面１に露出することができる。
【０１１４】
本発明の一実施形態によれば、積層セラミックキャパシタは垂直積層型であり、第１及び第２のリード部１２３ａ、１２４ａはセラミック本体の同一面に露出することができる。
【０１１５】
本発明の一実施形態によれば、内部電極のリード部とは、内部電極を形成する導体パターンにおいて幅（Ｗ）が増加してセラミック本体の一面に露出した領域を意味する。
【０１１６】
通常、第１及び第２の内部電極は重なり領域によって静電容量を形成し、互いに異なる極性の外部電極と連結されるリード部は重なり領域を有しない。
【０１１７】
本発明の一実施形態によれば、容量部１２０を形成する重なり領域が第１の側面１に露出するように形成されることができ、上記第１の内部電極１２３が上記容量部１２０から第１の側面１に露出するように延長形成された第１のリード部１２３ａを有し、上記第２の内部電極１２４が上記容量部１２０から第１の側面１に露出するように延長形成された第２のリード部１２４ａを有することができる。
【０１１８】
上記第１のリード部１２３ａと第２のリード部１２４ａは互いに重ならないため、上記第１の内部電極１２３と上記第２の内部電極１２４は絶縁されることができる。
【０１１９】
上記のように、本発明の一実施形態によれば、上記セラミック本体１１０の内部に容量部１２０を形成する重なり領域が第１の側面１に露出するように形成されることにより、積層セラミックキャパシタ１００の容量が増加することができる。
【０１２０】
また、外部から異なる極性の電圧が印加される第１及び第２の内部電極間の距離が近くなるため、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【０１２１】
上記第２のユニットIIは、上記セラミック本体１１０の内部に形成され、容量を形成するための重なり領域を有する容量部１２０と上記容量部１２０から上記第１の側面１に露出するように延長形成された第３のリード部１２５ａを有する第３の内部電極１２５と、上記誘電体層１１１を介して上記第３の内部電極１２５と交互に積層され且つ上記第３の内部電極１２５と絶縁され、上記容量部１２０から第１の側面１に露出するように延長形成された第４のリード部１２６ａを有する第４の内部電極１２６と、を含むことができる。
【０１２２】
第３及び第４の内部電極１２５、１２６は互いに異なる極性の外部電極と連結されるためにそれぞれ第３及び第４のリード部１２５ａ、１２６ａを有し、上記第３及び第４のリード部１２５ａ、１２６ａは上記セラミック本体１１０の第１の側面１に露出することができる。
【０１２３】
本発明の一実施形態によれば、積層セラミックキャパシタは垂直積層型であり、第３及び第４のリード部１２５ａ、１２６ａはセラミック本体の同一面に露出することができる。
【０１２４】
本発明の一実施形態によれば、内部電極のリード部とは、内部電極を形成する導体パターンにおいて幅（Ｗ）が増加してセラミック本体の一面に露出した領域を意味する。
【０１２５】
上記第３及び第４の内部電極１２５、１２６は重なり領域によって静電容量を形成し、互いに異なる極性の外部電極と連結される第３及び第４のリード部１２５ａ、１２６ａは重なり領域を有しない。
【０１２６】
上記のように、第３及び第４のリード部１２５ａ、１２６ａは重ならずに絶縁されているため、セラミック本体の切断時に切断ストレスによって対向する内部電極の位置ずれ現象による内部電極間のショート不良が発生することを改善することができる。
【０１２７】
本発明の他の実施形態によれば、上記第１のリード部１２３ａと上記第２のリード部１２４ａは、上記第３及び第４のリード部１２５ａ、１２６ａよりも長さが長く、上記セラミック本体１１０の第１の側面に露出するため、セラミック本体を焼成する段階で残炭を除去する経路をさらに確保することができる。
【０１２８】
これにより、内部電極の連結性がより向上し、積層セラミックキャパシタの容量が増加する効果が得られる。
【０１２９】
図１４を参照すると、上記第１から第４の内部電極１２３、１２４、１２５、１２６の上記セラミック本体１１０の長さ方向の長さをＬ、上記第１の内部電極１２３が上記第１の側面１に露出した領域の上記セラミック本体１１０の長さ方向の長さをＬ３、及び上記第４のリード部１２６ａの上記セラミック本体１１０の長さ方向の長さをＬ４と定義すると、０．０５≦Ｌ４／（Ｌ−Ｌ３）≦０．９を満足することができる。
【０１３０】
上記のように、上記第１から第４の内部電極１２３、１２４、１２５、１２６の長さＬ、上記第１の内部電極１２３が上記第１の側面１に露出した領域の長さＬ３、及び上記第４のリード部１２６ａの長さＬ４が０．０５≦Ｌ４／（Ｌ−Ｌ３）≦０．９を満足するように調節することにより、容量増加及びショート不良減少効果が得られる。
【０１３１】
上記Ｌ４／（Ｌ−Ｌ３）が０．０５未満の場合は、セラミック本体１１０の第１の側面に露出する第１の内部電極１２３の長さが小さいため、十分な残炭経路の確保が困難であり、容量増加効果が足りない可能性がある。
【０１３２】
上記Ｌ４／（Ｌ−Ｌ３）が０．９を超える場合は、セラミック本体１１０の第１の側面に露出する第１の内部電極１２３及び第４のリード部１２６ａ間の間隔が狭いため、ショート不良が発生する恐れがある。
【０１３３】
図１５を参照すると、上記のように、第１のユニットＩと第２のユニットIIが誘電体層を介して上記セラミック本体１１０の内部に積層されて第１の側面１に交互に露出していることが確認できる。
【０１３４】
下記表１は、本発明の一実施形態による積層セラミックキャパシタにおいて、第１及び第２の内部電極の上記セラミック本体の長さ方向の長さＬ、第１のリード部の上記セラミック本体の長さ方向の長さＬ１、及び第２のリード部の上記セラミック本体の長さ方向の長さＬ２による静電容量及びショート発生率を比較した表である。
【０１３５】
【表１】
2014107532.tif 000003
【０１３６】
上記表１を参照すると、本発明の一実施形態による積層セラミックキャパシタにおいて、本発明の数値範囲を外れる場合は、静電容量低下又はショート発生率が増加することが分かる。
【０１３７】
これに対し、本発明の数値範囲を満足する場合は、静電容量増加及びショート発生率が低下することが分かる。
【０１３８】
下記表２は、本発明の他の実施形態による積層セラミックキャパシタにおいて、第１から第４の内部電極の上記セラミック本体の長さ方向の長さＬ、上記第１の内部電極が上記第１の側面に露出した領域の上記セラミック本体の長さ方向の長さＬ３、及び上記第４のリード部の上記セラミック本体の長さ方向の長さＬ４による静電容量及びショート発生率を比較した表である。
【０１３９】
【表２】
2014107532.tif 000004
【０１４０】
上記表２を参照すると、本発明の他の実施形態による積層セラミックキャパシタにおいて、本発明の数値範囲を外れる場合は、静電容量低下又はショート発生率が増加することが分かる。
【０１４１】
これに対し、本発明の数値範囲を満足する場合は、静電容量増加及びショート発生率が低下することが分かる。
【０１４２】
本発明の一実施形態によれば、第１及び第２の内部電極は第１の側面に露出する部分にも重なり領域が形成されるため、積層セラミックキャパシタの容量が増加することができる。
【０１４３】
また、第１及び第２の内部電極がセラミック本体の一側面に交互に露出するようにすることにより、内部電極間のショート不良を改善することができる。
【０１４４】
また、外部から異なる極性の電圧が印加される第１及び第２の内部電極間の距離が近くなるため、カレントループ（ｃｕｒｒｅｎｔ ｌｏｏｐ）が短くなり、これにより、等価直列インダクタンス（ＥＳＬ、Ｅｑｕｉｖａｌｅｎｔ  Ｓｅｒｉｅｓ  Ｉｎｄｕｃｔａｎｃｅ）が低くなることができる。
【０１４５】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１４６】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１２０  容量部
１２１、１２３  第１の内部電極
１２２、１２４  第２の内部電極
１２１ａ、１２３ａ  第１のリード部
１２２ａ、１２４ａ  第２のリード部
１２５、１２６  第３及び第４の内部電極
１２５ａ、１２６ａ  第３及び第４のリード部
１３１、１３２  第１及び第２の外部電極
１４０  絶縁層
Ｉ  第１のユニット
II  第２のユニット
【図１】
2014107532.tif 000005
【図２】
2014107532.tif 000006
【図３】
2014107532.tif 000007
【図４】
2014107532.tif 000008
【図５】
2014107532.tif 000009
【図６】
2014107532.tif 000010
【図７】
2014107532.tif 000011
【図８】
2014107532.tif 000012
【図９】
2014107532.tif 000013
【図１０】
2014107532.tif 000014
【図１１】
2014107532.tif 000015
【図１２】
2014107532.tif 000016
【図１３】
2014107532.tif 000017
【図１４】
2014107532.tif 000018
【図１５】
2014107532.tif 000019
【手続補正書】
【提出日】平成26年1月22日(2014.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、
前記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部と前記容量部から前記第１の側面に露出するように延長形成された第１のリード部を有する第１の内部電極と、
前記誘電体層を介して前記第１の内部電極と交互に積層され且つ前記第１の内部電極と絶縁され、前記容量部から第１の側面に露出するように延長形成された第２のリード部を有する第２の内部電極と、
前記第１のリード部及び第２のリード部とそれぞれ連結されて形成される第１の外部電極及び第２の外部電極と、
前記セラミック本体の第１の側面に形成される絶縁層と、
を含み、
前記第１のリード部の前記セラミック本体の長さ方向の長さは前記第２のリード部の前記セラミック本体の長さ方向の長さに比べて長く、
前記第１及び第２の内部電極の前記セラミック本体の長さ方向の長さをＬ、前記第１のリード部の前記セラミック本体の長さ方向の長さをＬ１、及び前記第２のリード部の前記セラミック本体の長さ方向の長さをＬ２と定義すると、０．０５≦Ｌ２／（Ｌ−Ｌ１）≦０．９を満足する、
積層セラミック電子部品。
【請求項２】
前記第１及び第２の内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１の外部電極は、前記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成される、請求項１または２に記載の積層セラミック電子部品。
【請求項４】
前記第２の外部電極は、前記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成される、請求項１から３のいずれか一項に記載の積層セラミック電子部品。
【請求項５】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択された一つ以上を含む、請求項１から４のいずれか一項に記載の積層セラミック電子部品。
【請求項６】
前記絶縁層は、前記第１及び第２の内部電極の露出部を全て覆うように形成される、請求項１から５のいずれか一項に記載の積層セラミック電子部品。
【請求項７】
前記絶縁層は、前記セラミック本体の第１の側面から測定される第１及び第２の外部電極の高さより小さく形成される、請求項１から６のいずれか一項に記載の積層セラミック電子部品。
【請求項８】
前記第１の内部電極と前記第２の内部電極とが交互に積層される方向において、前記第１のリード部と前記第２のリード部との間に、前記第１のリード部も前記第２のリード部もない空間が設けられ、前記空間は前記セラミック本体を構成する誘電体層により埋められる、
請求項１から７のいずれか一項に記載の積層セラミック電子部品。
【請求項９】
誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、
前記セラミック本体の内部に容量を形成するための容量部を形成する重なり領域を有し前記重なり領域が第１の側面に露出するように形成され、前記容量部から第１の側面に露出するように延長形成された第１のリード部を有する第１の内部電極、及び前記誘電体層を介して前記第１の内部電極と交互に積層され且つ前記第１の内部電極と絶縁され、前記容量部から第１の側面に露出するように延長形成された第２のリード部を有する第２の内部電極を含む第１のユニットと、
前記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部と前記容量部から前記第１の側面に露出するように延長形成された第３のリード部を有する第３の内部電極、及び前記誘電体層を介して前記第３の内部電極と交互に積層され且つ前記第３の内部電極と絶縁され、前記容量部から第１の側面に露出するように延長形成された第４のリード部を有する第４の内部電極を含む第２のユニットと、
前記第１及び第３のリード部と連結されて形成される第１の外部電極、及び前記第２及び第４のリード部と連結されて形成される第２の外部電極と、
前記セラミック本体の第１の側面に形成される絶縁層と、
を含み、
前記第１のユニットと第２のユニットは前記誘電体層を介して交互に積層され、
前記第１から第４の内部電極の前記セラミック本体の長さ方向の長さをＬ、前記第１の内部電極が前記第１の側面に露出した領域の前記セラミック本体の長さ方向の長さをＬ３、及び前記第４のリード部の前記セラミック本体の長さ方向の長さをＬ４と定義すると、０．０５≦Ｌ４／（Ｌ−Ｌ３）≦０．９を満足する、
積層セラミック電子部品。
【請求項１０】
前記第１及び第２の内部電極は、前記セラミック本体の実装面に対して垂直に配置される、請求項８に記載の積層セラミック電子部品。
【請求項１１】
前記第１の外部電極は、前記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成される、請求項８または９に記載の積層セラミック電子部品。
【請求項１２】
前記第２の外部電極は、前記セラミック本体の第１の主面、第２の主面及び第２の側面のうち一つ以上に延長形成される、請求項８から１０のいずれか一項に記載の積層セラミック電子部品。
【請求項１３】
前記絶縁層は、エポキシ、耐熱性高分子、ガラス及びセラミックからなる群から選択された一つ以上を含む、請求項８から１１のいずれか一項に記載の積層セラミック電子部品。
【請求項１４】
前記絶縁層は、前記第１及び第２の内部電極の露出部を全て覆うように形成される、請求項８から１２のいずれか一項に記載の積層セラミック電子部品。
【請求項１５】
前記絶縁層は、前記セラミック本体の第１の側面から測定される第１及び第２の外部電極の高さより小さく形成される、請求項８から１３のいずれか一項に記載の積層セラミック電子部品。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の一実施形態によれば、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部と上記容量部から上記第１の側面に露出するように延長形成された第１のリード部を有する第１の内部電極と、上記誘電体層を介して上記第１の内部電極と交互に積層され且つ上記第１の内部電極と絶縁され、上記容量部から第１の側面に露出するように延長形成された第２のリード部を有する第２の内部電極と、上記第１のリード部及び第２のリード部とそれぞれ連結されて形成される第１の外部電極及び第２の外部電極と、上記セラミック本体の第１の側面に形成される絶縁層と、を含み、上記第１のリード部の上記セラミック本体の長さ方向の長さは上記第２のリード部の上記セラミック本体の長さ方向の長さに比べて長く、第１及び第２の内部電極のセラミック本体の長さ方向の長さをＬ、第１のリード部のセラミック本体の長さ方向の長さをＬ１、及び第２のリード部のセラミック本体の長さ方向の長さをＬ２と定義すると、０．０５≦Ｌ２／（Ｌ−Ｌ１）≦０．９を満足する、積層セラミック電子部品を提供する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
上記絶縁層は、上記セラミック本体の第１の側面から測定される第１及び第２の外部電極の高さより小さく形成されることができる。また、第１の内部電極と第２の内部電極とが交互に積層される方向において、第１のリード部と第２のリード部との間に、第１のリード部も第２のリード部もない空間が設けられ、空間はセラミック本体を構成する誘電体層により埋められるとしてもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の他の実施形態によれば、誘電体層を含み、対向する第１及び第２の主面、対向する第１及び第２の側面、及び対向する第１及び第２の端面を有するセラミック本体と、上記セラミック本体の内部に容量を形成するための容量部を形成する重なり領域を有し上記重なり領域が第１の側面に露出するように形成され、上記容量部から第１の側面に露出するように延長形成された第１のリード部を有する第１の内部電極、及び上記誘電体層を介して上記第１の内部電極と交互に積層され且つ上記第１の内部電極と絶縁され、上記容量部から第１の側面に露出するように延長形成された第２のリード部を有する第２の内部電極を含む第１のユニットと、上記セラミック本体の内部に形成され、容量を形成するための重なり領域を有する容量部と上記容量部から上記第１の側面に露出するように延長形成された第３のリード部を有する第３の内部電極、及び上記誘電体層を介して上記第３の内部電極と交互に積層され且つ上記第３の内部電極と絶縁され、上記容量部から第１の側面に露出するように延長形成された第４のリード部を有する第４の内部電極を含む第２のユニットと、上記第１及び第３のリード部と連結されて形成される第１の外部電極、及び上記第２及び第４のリード部と連結されて形成される第２の外部電極と、上記セラミック本体の第１の側面に形成される絶縁層と、を含み、上記第１のユニットと第２のユニットは上記誘電体層を介して交互に積層され、第１から第４の内部電極のセラミック本体の長さ方向の長さをＬ、第１の内部電極が第１の側面に露出した領域のセラミック本体の長さ方向の長さをＬ３、及び第４のリード部のセラミック本体の長さ方向の長さをＬ４と定義すると、０．０５≦Ｌ４／（Ｌ−Ｌ３）≦０．９を満足する、積層セラミック電子部品を提供する。