(57)【要約】【課題】配線抵抗に起因する出力電力の低下を抑制することができるカスコードアンプを得る。【解決手段】トランジスタＴｒ１ａ〜Ｔｒ１ｆがトランジスタＴｒ２ａ〜Ｔｒ２ｆにそれぞれカスコード接続されている。配線Ｗｇ１がトランジスタＴｒ１ａ〜Ｔｒ１ｆのゲートに順に接続されている。並列に接続された配線Ｗｇ２，Ｗｇ３がトランジスタＴｒ２ａ〜Ｔｒ２ｆのゲートに順に接続されている。容量Ｃ１が配線Ｗｇ２の一端と接地点との間に接続されている。【選択図】図１
2014096696.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１トランジスタと、
前記複数の第１トランジスタにそれぞれカスコード接続された複数の第２トランジスタと、
前記複数の第１トランジスタの制御端子に順に接続された第１の配線と、
前記複数の第２トランジスタの制御端子に順に接続された第２の配線と、
前記第２の配線の一端と接地点との間に接続された容量とを備え、
前記第２の配線は並列に接続された２本以上の配線を有することを特徴とするカスコードアンプ。
【請求項２】
前記第１の配線は並列に接続された２本以上の配線を有することを特徴とする請求項１に記載のカスコードアンプ。
【請求項３】
複数の第１トランジスタと、
前記複数の第１トランジスタにそれぞれカスコード接続された複数の第２トランジスタと、
前記複数の第１トランジスタの制御端子に順に接続された第１の配線と、
前記複数の第２トランジスタの制御端子に順に接続された第２の配線と、
前記第２の配線の一端と接地点との間に接続された第１容量と、
前記第２の配線の他端と接地点との間に接続された第２容量とを備えることを特徴とするカスコードアンプ。
【請求項４】
複数の第１トランジスタと、
前記複数の第１トランジスタにそれぞれカスコード接続された複数の第２トランジスタと、
前記複数の第１トランジスタの制御端子に順に接続された第１の配線と、
前記複数の第２トランジスタの制御端子に順に接続された第２の配線と、
前記複数の第２トランジスタの前記制御端子と接地点との間にそれぞれ接続された複数の容量とを備えることを特徴とするカスコードアンプ。
【請求項５】
前記カスコードアンプは差動アンプであることを特徴とする請求項４に記載のカスコードアンプ。
【請求項６】
前記複数の第１トランジスタ及び前記複数の第２トランジスタはｎチャネルＭＯＳトランジスタであることを特徴とする請求項１〜５の何れか１項に記載のカスコードアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に携帯電話等の移動体通信機器に用いられるカスコードアンプに関する。
【背景技術】
【０００２】
現在、ＣＤＭＡをはじめとする携帯電話用電力増幅器において低コスト化を実現する１つの手段として、ＣＭＯＳプロセスを用いたカスコードアンプの開発が活発になってきている（例えば、特許文献１参照）。
【０００３】
図１６は、カスコードアンプの基本構成を示す回路図である。点線枠内がカスコードアンプであり、それ以外は電力増幅器を構成するために必要な回路素子である。トランジスタＴｒ１、Ｔｒ２はｎチャネルＭＯＳトランジスタであり、カスコード接続されている。カスコード接続されたトランジスタを用いた増幅器をカスコードアンプと呼ぶ。
【０００４】
トランジスタＴｒ１のゲートが入力整合回路を介してＲＦ入力信号端子ＩＮに接続され、かつゲートバイアス端子Ｖｇ１に接続されている。トランジスタＴｒ１のソースは接地されている。即ち、トランジスタＴｒ１はソース接地トランジスタである。
【０００５】
トランジスタＴｒ２のゲートが容量Ｃ１を介して接地され、かつゲートバイアス端子Ｖｇ２に接続されている。即ち、トランジスタＴｒ２はゲート接地トランジスタである。トランジスタＴｒ２のソースがトランジスタＴｒ１のドレインに接続されている。トランジスタＴｒ２のドレインは線路Ｌ１を介してカスコードアンプのドレイン電源端子Ｖｄに接続され、かつ出力整合回路を介してＲＦ出力信号端子ＯＵＴに接続されている。線路Ｌ１は特定の電気長を有しインダクタとして作用する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−２５９７６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
電力増幅器を構成するカスコードアンプのトランジスタは、ゲート幅が大きく、複数のセルに分割される。この場合、各セルのゲート接地トランジスタのゲートはゲート配線により接続され、そのゲート配線の一端と接地点の間に容量が接続される。しかし、ゲート配線の配線抵抗がゲート幅（トランジスタサイズ）の拡大と共に大きくなるため、ゲート幅を拡大しても出力電力が増加しないという問題があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は配線抵抗に起因する出力電力の低下を抑制することができるカスコードアンプを得るものである。
【課題を解決するための手段】
【０００９】
本発明に係るカスコードアンプは、複数の第１トランジスタと、前記複数の第１トランジスタにそれぞれカスコード接続された複数の第２トランジスタと、前記複数の第２トランジスタの制御端子に順に接続された配線と、前記配線の一端と接地点との間に接続された容量とを備え、前記配線は並列に接続された２本以上の配線を有することを特徴とする。
【発明の効果】
【００１０】
本発明により、配線抵抗に起因する出力電力の低下を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係るカスコードアンプを示す上面図である。
【図２】本発明の実施の形態１に係るカスコードアンプを示す回路図である。
【図３】比較例１に係るカスコードアンプを示す上面図である。
【図４】比較例１に係るカスコードアンプを示す回路図である。
【図５】比較例１に係るカスコードアンプの配線抵抗と電力利得の関係を示す図である。
【図６】比較例１に係るカスコードアンプの配線抵抗と出力電力の関係を示す図である。
【図７】比較例２に係るカスコードアンプを示す回路図である。
【図８】配線抵抗が無視できる理想状態での比較例２に係るカスコードアンプの入力電力と出力電力の関係を示す図である。
【図９】配線抵抗を考慮した場合の比較例２に係るカスコードアンプの入力電力と出力電力の関係を示す図である。
【図１０】本発明の実施の形態２に係るカスコードアンプを示す上面図である。
【図１１】本発明の実施の形態２に係るカスコードアンプを示す回路図である。
【図１２】本発明の実施の形態３に係るカスコードアンプを示す上面図である。
【図１３】本発明の実施の形態３に係るカスコードアンプを示す回路図である。
【図１４】本発明の実施の形態４に係るカスコードアンプを示す回路図である。
【図１５】比較例３に係るカスコードアンプを示す回路図である。
【図１６】カスコードアンプの基本構成を示す回路図である。
【発明を実施するための形態】
【００１２】
本発明の実施の形態に係るカスコードアンプについて図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１３】
実施の形態１．
図１は、本発明の実施の形態１に係るカスコードアンプを示す上面図である。図２は、本発明の実施の形態１に係るカスコードアンプを示す回路図である。トランジスタＴｒ１ａ〜Ｔｒ１ｆがトランジスタＴｒ２ａ〜Ｔｒ２ｆにそれぞれカスコード接続されている。これらのトランジスタはｎチャネルＭＯＳトランジスタである。
【００１４】
配線Ｗｇ１がＴｒ１ａ〜Ｔｒ１ｆのゲートに順に接続されている。配線Ｗｇ２，Ｗｇ３がＴｒ２ａ〜Ｔｒ２ｆのゲートに順に接続されている。配線Ｗｇ２，Ｗｇ３は互いに並列に接続されている。容量Ｃ１が配線Ｗｇ２，Ｗｇ３の一端とＧＮＤとの間に接続されている。
【００１５】
Ｔｒ１ａ〜Ｔｒ１ｆのソースが配線Ｗｓを介してＧＮＤに接続されている。Ｔｒ１ａ〜Ｔｒ１ｆのドレインが配線Ｗｓｄを介してそれぞれＴｒ２ａ〜Ｔｒ２ｆのソースに接続されている。Ｔｒ２ａ〜Ｔｒ２ｆのドレインが配線Ｗｄを介してＲＦ出力信号端子ＯＵＴに接続されている。
【００１６】
配線Ｗｇ２はビアＶＩＡ１，ＶＩＡ３及び配線Ｗｇ４を介してＶｇ２端子に接続され、配線Ｗｇ３はビアＶＩＡ２，ＶＩＡ３及び配線Ｗｇ４を介してＶｇ２端子に接続されている。なお、ビアＶＩＡ１〜ＶＩＡ３はＬＳＩプロセスの多層配線プロセスで上層配線と下層配線間を接続するためのビアである。
【００１７】
配線Ｗｇ１は各トランジスタのゲート間で配線抵抗Ｒｇ１ａ〜Ｒｇ１ｆを有する。配線Ｗｇ２は各トランジスタのゲート間で配線抵抗Ｒｇ２ａ〜Ｒｇ２ｆを有する。配線Ｗｇ３は各トランジスタのゲート間で配線抵抗Ｒｇ３ａ〜Ｒｇ３ｆを有する。抵抗Ｒｃ１はＶｇ２端子から容量Ｃ１までの配線抵抗と容量Ｃ１自身の寄生抵抗の合計である。抵抗Ｒｇ１ａはＶｇ１端子からＴｒ１ａのゲートまでの配線抵抗である。抵抗Ｒｇ２ａはＶｇ２端子からＴｒ２ａのゲートまでの配線抵抗とビアＶＩＡ１，ＶＩＡ３のコンタクト抵抗の合計である。抵抗Ｒｇ３ａはＶｇ２端子からＴｒ２ａのゲートまでの配線抵抗とビアＶＩＡ２，ＶＩＡ３のコンタクト抵抗の合計である。
【００１８】
続いて、本実施の形態の効果を比較例１，２と比較して説明する。図３は、比較例１に係るカスコードアンプを示す上面図である。図４は、比較例１に係るカスコードアンプを示す回路図である。比較例１では、実施の形態１の配線Ｗｇ３が無く、配線Ｗｇ２だけがＴｒ２ａ〜Ｔｒ２ｆのゲートに順に接続されている。
【００１９】
図５は、比較例１に係るカスコードアンプの配線抵抗と電力利得の関係を示す図である。配線Ｗｇ２の配線抵抗が大きくなると電力利得が低下すると共に、出力電力の最大値が低下することが分かる。
【００２０】
図６は、比較例１に係るカスコードアンプの配線抵抗と出力電力の関係を示す図である。トランジスタセルが６個の場合の方が３個の場合よりも出力電力が小さくなることが分かる。即ち、比較例１では、ゲート幅（トランジスタサイズ）を大きくしても、むしろ出力電力が小さくなってしまう。
【００２１】
図７は、比較例２に係るカスコードアンプを示す回路図である。この回路は、比較例１の回路に、カスコードアンプ全体から出力される電力をモニタする電力計ＰＭ０と、カスコードアンプの各セルから出力される電力をモニタする電力計ＰＭ１〜ＰＭ６とを追加したものである。
【００２２】
図８は、配線抵抗が無視できる理想状態での比較例２に係るカスコードアンプの入力電力と出力電力の関係を示す図である。電力計ＰＭ１〜６でモニタされる電力は同じである。
【００２３】
図９は、配線抵抗を考慮した場合の比較例２に係るカスコードアンプの入力電力と出力電力の関係を示す図である。電力計ＰＭ１〜６でモニタされる電力は異なり、カスコードアンプの各セルが不均一動作している。
【００２４】
このように比較例１，２では、配線Ｗｇ２の配線抵抗が無視できる理想状態ではゲート幅が大きいほど出力電力が大きくなるが、配線抵抗を考慮するとゲート幅が大きいほど出力電力が小さくなるという問題がある。例えばＴｒ２ａとＴｒ２ｆについてゲートと容量Ｃ１との間の配線抵抗を比較した場合、Ｔｒ２ｆの方がＴｒ２ａよりＲｇ２ｂ＋Ｒｇ２ｃ＋Ｒｇ２ｄ＋Ｒｇ２ｅ＋Ｒｇ２ｆだけ抵抗値が高くなる。このため、Ｔｒ１ｆとＴｒ２ｆとで構成されるカスコードアンプの電力利得が低下し、かつ取り出しうる最大出力電力が低下する。
【００２５】
これに対して、本実施の形態では、２本の配線Ｗｇ２，Ｗｇ３がＴｒ２ａ〜Ｔｒ２ｆのゲートに並列に接続されている。これにより配線抵抗を半分にすることができるため、ゲート幅が大きなカスコードアンプでも配線抵抗に起因する出力電力の低下を抑制することができる。また、ゲート間での配線抵抗の差が小さくなるため、カスコードアンプの各セル間の不均一動作も抑制することができる。
【００２６】
なお、本実施の形態では２本の配線Ｗｇ２，Ｗｇ３がＴｒ２ａ〜Ｔｒ２ｆのゲートに並列に接続されているが、これに限らず２本以上の配線をＴｒ２ａ〜Ｔｒ２ｆのゲートに並列に接続することにより効果を得ることができる。
【００２７】
また、Ｔｒ１ａ〜Ｔｒ１ｆのゲートに接続された配線Ｗｇ１の配線抵抗によっても、各トランジスタのゲートに入力される電力に差が生じ不均一動作の原因となりうる。そこで、同様に、２本以上の配線をＴｒ１ａ〜Ｔｒ１ｆのゲートに並列に接続することにより、入力電力の差異が小さくなり不均一動作を抑制することができる。
【００２８】
実施の形態２．
図１０は、本発明の実施の形態２に係るカスコードアンプを示す上面図である。図１１は、本発明の実施の形態２に係るカスコードアンプを示す回路図である。実施の形態１とは異なり、第１容量Ｃ１ａが配線Ｗｇ２の一端と接地点との間に接続され、第２容量Ｃ１ｂが配線Ｗｇ２の他端と接地点との間に接続されている。抵抗Ｒｃ１ａはＶｇ２端子と第１容量Ｃ１ａとの間の配線とビアホールの寄生抵抗の合計であり、抵抗Ｒｃ１ｂはＴｒ２ｆのゲートと第２容量Ｃ１ｂとの間の配線とビアホールの寄生抵抗の合計である。
【００２９】
本実施の形態ではＲＦ接地用の容量を２個に分割することにより、容量１個あたりの寄生抵抗を低減できる。そして、配線Ｗｇ２の両端に容量Ｃ１ａ，Ｃ１ｂを配置することにより、レイアウト中心付近のＴｒ２ｃと容量Ｃ１ａ又はＣ１ｂとの間の配線抵抗を比較例１のＴｒ２ｆと容量Ｃ１との間の配線抵抗の半分にすることができる。このため、配線抵抗に起因する出力電力の低下を抑制することができる。また、ゲート間での配線抵抗の差が小さくなるため、カスコードアンプの各セル間の不均一動作も抑制することができる。
【００３０】
実施の形態３．
図１２は、本発明の実施の形態３に係るカスコードアンプを示す上面図である。図１３は、本発明の実施の形態３に係るカスコードアンプを示す回路図である。実施の形態１とは異なり、容量Ｃ１ａ〜Ｃ１ｆがＴｒ２ａ〜Ｔｒ２ｆのゲートとＧＮＤとの間にそれぞれ接続されている。配線Ｗｇ５ａ〜Ｗｇ５ｆがＴｒ２ａ〜Ｔｒ２ｆのゲートと容量Ｃ１ａ〜Ｃ１ｆをそれぞれ接続する。抵抗Ｒｃ１ａ〜Ｒｃ１ｆはそれぞれ配線Ｗｇ５ａ〜Ｗｇ５ｆの寄生抵抗とビアホールの寄生抵抗の合計である。
【００３１】
本実施の形態では接地容量をセル毎に６個に分割することにより、容量１個あたりのレイアウト面積が小さくなって配線抵抗を低減できる。そして、ゲートと接地容量を接続する配線が複数本となるため配線抵抗を小さくすることができる。このため、配線抵抗に起因する出力電力の低下を抑制することができる。さらに、トランジスタセルごとに接地容量を設けることにより、ランジスタ間を接続する配線Ｗｇ２の配線抵抗Ｒｇ２ｂ〜Ｒｇ２ｆの影響が無視できるため、カスコードアンプの各セル間の不均一動作も抑制することができる。
【００３２】
実施の形態４．
図１４は、本発明の実施の形態４に係るカスコードアンプを示す回路図である。このカスコードアンプは差動アンプである。トランジスタＴｒ１ａ，Ｔｒ１ｂとトランジスタＴｒ２ａ，Ｔｒ２ｂのカスコードアンプとトランジスタＴｒ３ａ，Ｔｒ３ｂとトランジスタＴｒ４ａ，Ｔｒ４ｂのカスコードアンプが差動ペアを形成している。容量Ｃ２ａ，Ｃ２ｂ，Ｃ４ａ，Ｃ４ｂがそれぞれＴｒ２ａ，Ｔｒ２ｂ，Ｔｒ４ａ，Ｔｒ４ｂのゲートとＧＮＤとの間にそれぞれ接続されている。
【００３３】
本実施の形態の効果を比較例３と比較して説明する。図１５は、比較例３に係るカスコードアンプを示す回路図である。比較例３では、Ｔｒ２ａ，Ｔｒ２ｂ，Ｔｒ４ａ，Ｔｒ４ｂのゲートの接続点ｎ１と接地点との間に接地容量として１つの容量Ｃ１が接続されている。しかし、ゲート幅（トランジスタサイズ）の拡大と共に配線抵抗Ｒｃ１，Ｒｇ２ａ，Ｒｇ２ｂ，Ｒｇ４ａ，Ｒｇ４ｂの影響が大きくなるため、接地容量を大きくしなければ仮想接地を実現できない。
【００３４】
これに対して、本実施の形態では接地容量をセル毎に４個に分割することにより、容量１個あたりのレイアウト面積が小さくなって配線抵抗を低減できる。そして、ゲートと接地容量を接続する配線が複数本となるため配線抵抗を小さくすることができる。このため、比較的小さな接地容量で差動アンプのゲートの接続点ｎ１での仮想接地を実現することができる。
【符号の説明】
【００３５】
Ｃ１，Ｃ１ａ，Ｃ１ｂ，Ｃ１ａ〜Ｃ１ｆ  容量
Ｔｒ１ａ〜Ｔｒ１ｆ  トランジスタ（第１トランジスタ）
Ｔｒ２ａ〜Ｔｒ２ｆ  トランジスタ（第２トランジスタ）
Ｗｇ１，Ｗｇ２，Ｗｇ３  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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