(57)【要約】【課題】出力電圧の変動が少ないレギュレータを提供する。【解決手段】ＰＭＯＳトランジスタＱ７は入力電圧ＶＩＮを入力電圧ＶＩＮより低い出力電圧ＶＯＵＴに変換して出力する。第１バイアス回路１５は基準電圧ＶＲＥＦより低い第1バイアス電圧Ｖｂ１を生成し、第２バイアス回路１６は出力電圧ＶＯＵＴに相関する電圧より低い第２バイアス電圧Ｖｂ２を生成する。差動回路１４は差動対を構成するＮＭＯＳトランジスタＱ１、Ｑ２と、それに相補的に接続されたＰＭＯＳトランジスタＱ４、Ｑ３を有し、制御電極にそれぞれ基準電圧ＶＲＥＦ、出力電圧ＶＯＵＴに相関する電圧、第２バイアス電圧Ｖｂ２、第１バイアス電圧Ｖｂ１が入力され、基準電圧ＶＲＥＦと出力電圧ＶＯＵＴに相関する電圧との差に応じた制御信号ＶｃをＰＭＯＳトランジスタＱ７の制御電極に出力する。カレントミラー回路１７はＮＭＯＳトランジスタＱ１、Ｑ２に接続されている。【選択図】  図１
2014146094.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を前記入力電圧より低い出力電圧に変換して出力する第１導電型の第１トランジスタと、
基準電圧より低い第1バイアス電圧を生成する第１バイアス回路と、
前記出力電圧に相関する電圧より低い第２バイアス電圧を生成する第２バイアス回路と、
制御電極に前記基準電圧が入力される第２導電型の第２トランジスタと、前記第２トランジスタと差動対を構成するとともに、制御電極に前記出力電圧に相関する電圧が入力される第２導電型の第３トランジスタと、前記第２トランジスタに相補的に接続され、制御電極に前記第２バイアス電圧が入力される第１導電型の第４トランジスタと、前記第３トランジスタに相補的に接続され、制御電極に前記第１バイアス電圧が入力される第１導電型の第５トランジスタとを有し、前記基準電圧と前記出力電圧に相関する電圧との差に応じた比較信号を制御信号として前記第１トランジスタの制御電極に出力する差動回路と、
前記第２および第３トランジスタに接続されたカレントミラー回路と、
を具備することを特徴とするレギュレータ。
【請求項２】
前記第１バイアス回路は第１レベルシフト回路と前記第１レベルシフト回路に電流を供給する第１電流源とを有し、前記第２バイアス回路は第２レベルシフト回路と前記第２レベルシフト回路に電流を供給する第２電流源とを有することを特徴とする請求項１に記載のレギュレータ。
【請求項３】
前記第１レベルシフト回路および第２レベルシフト回路はそれぞれ、ダイオード接続された第１導電型のトランジスタとダイオード接続された第２導電型のトランジスタとの直列回路であることを特徴とする請求項２に記載のレギュレータ。
【請求項４】
前記第１レベルシフト回路は前記第２トランジスタの制御電極と前記第５トランジスタの制御電極の間に接続され、前記第２レベルシフト回路は前記第３トランジスタの制御電極と前記第４トランジスタの制御電極の間に接続されていることを特徴とする請求項２に記載のレギュレータ。
【請求項５】
前記出力電圧に重畳された高周波信号を増幅し、増幅された前記高周波信号を前記第２トランジスタおよび前記第３トランジスタの一方に供給する第２導電型の第６トランジスタと、
前記第６トランジスタに電流を供給する第３電流源と、
前記第３電流源に並列接続され、前記高周波信号に応じた電荷を蓄積し、電荷蓄積量に応じて前記第６トランジスタを介して前記第２トランジスタおよび前記第３トランジスタの一方に流れる電流を制御するキャパシタと、
を更に具備することを特徴とする請求項１に記載のレギュレータ。
【請求項６】
前記第２トランジスタおよび前記第３トランジスタの他方に接続された第４電流源を更に具備することを特徴とする請求項５に記載のレギュレータ。
【請求項７】
前記第２トランジスタおよび前記第３トランジスタの他方と前記第４電流源との間に接続され、制御電極に前記基準電圧が入力される第２導電型の第７トランジスタを更に具備することを特徴とする請求項６に記載のレギュレータ。
【請求項８】
前記第３トランジスタと前記第５トランジスタの接続ノードに接続されたキャパシタを更に具備することを特徴とする請求項１に記載のレギュレータ。
【請求項９】
前記第３トランジスタと前記第５トランジスタの接続ノードに接続されたキャパシタを更に具備することを特徴とする請求項７に記載のレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、レギュレータに関する。
【背景技術】
【０００２】
レギュレータは出力電圧と基準電圧とを比較し、出力電圧と基準電圧が一致するように比較結果を出力トランジスタに帰還する差動回路を有している。従来、この差動回路は定電流で駆動される一対の差動トランジスタと、差動トランジスタを駆動する電流源と、差動トランジスタの動作電流をバランスさせるためのカレントミラー回路を有している。
【０００３】
このレギュレータでは、負荷の変動に対する応答速度は、差動回路の動作速度に依存する。差動回路の動作速度は動作電流が大きいほど速くなる。従って、負荷が急変した時に出力電圧の変動をできるだけ抑制するためには、差動回路を常時大電流で動作させておく必要がある。
【０００４】
その結果、レギュレータの消費電力が増加するという問題がある。レギュレータを内蔵し、低電圧で動作する集積回路では、消費電力の増大によるレギュレータの発熱に起因して、動作に支障をきたす恐れがある。
【０００５】
例えば、レギュレータを内蔵し、低電圧で動作するＣＰＵでは、許容電源電圧範囲が狭くなっている一方で、動作モードによって負荷電流が大きく変動する。内蔵されるレギュレータには、出力電圧の変動量を、例えば５０ｍＶ以下に抑制する性能が求められている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２４０６４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
出力電圧の変動が少ないレギュレータを提供することを目的とする。
【課題を解決するための手段】
【０００８】
一つの実施形態によれば、レギュレータでは、第１導電型の第１トランジスタは入力電圧を前記入力電圧より低い出力電圧に変換して出力する。第１バイアス回路は基準電圧より低い第1バイアス電圧を生成する。第２バイアス回路は前記出力電圧に相関する電圧より低い第２バイアス電圧を生成する。差動回路は、制御電極に前記基準電圧が入力される第２導電型の第２トランジスタと、前記第２トランジスタと差動対を構成するとともに、制御電極に前記出力電圧に相関する電圧が入力される第２導電型の第３トランジスタと、前記第２トランジスタに相補的に接続され、制御電極に前記第２バイアス電圧が入力される第１導電型の第４トランジスタと、前記第３トランジスタに相補的に接続され、制御電極に前記第１バイアス電圧が入力される第１導電型の第５トランジスタとを有し、前記基準電圧と前記出力電圧に相関する電圧との差に応じた比較信号を制御信号として前記第１トランジスタの制御電極に出力する。カレントミラー回路は、前記第２および第３トランジスタに接続されている。
【図面の簡単な説明】
【０００９】
【図１】実施形態１に係るレギュレータを示す回路図。
【図２】実施形態１に係るレギュレータの動作を説明するためのタイミングチャート。
【図３】実施形態１に係るレギュレータの動作を説明するためのタイミングチャート。
【図４】実施形態１に係る比較例のレギュレータを示す回路図。
【図５】実施形態１に係る別のレギュレータを示す回路図。
【図６】実施形態１に係る別のレギュレータを示す回路図。
【図７】実施形態１に係る別のレギュレータを示す回路図。
【図８】実施形態２に係るレギュレータを示す回路図。
【図９】実施形態２に係るレギュレータの動作を説明するためのタイミングチャート。
【図１０】実施形態２に係るレギュレータの動作を説明するためのタイミングチャート。
【図１１】実施形態２に係る別のレギュレータを示す回路図。
【図１２】実施形態２に係る別のレギュレータを示す回路図。
【図１３】実施形態３に係るレギュレータを示す回路図。
【図１４】実施形態４に係るレギュレータを示す回路図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１１】
（実施形態１）
本実施形態に係るレギュレータについて図１乃至図３を用いて説明する。図１は本実施形態のレギュレータを示す回路図、図２は負荷が増加した時の動作を示すタイミングチャート、図３は負荷が減少した時の動作を示すタイミングチャートである。
【００１２】
図１に示すように、本実施形態のレギュレータ１０は、トランジスタとして絶縁ゲート電界効果トランジスタを用いた低ドロップアウト（Low Dropout Regulator:ＬＤＯ）レギュレータである。
【００１３】
本明細書では、絶縁ゲート電界効果トランジスタをＭＯＳトランジスタ、ｐチャネル（第１導電型）ＭＯＳトランジスタをＰＭＯＳトランジスタ、ｎチャネル（第２導電型）ＭＯＳトランジスタをＮＭＯＳトランジスタと記す。
【００１４】
レギュレータ１０は、入力電圧ＶＩＮを有する電源（図示せず）に接続される電源線（高電位線）１１と接地線（低電位線）１２の間に接続されている。レギュレータ１０は、出力回路１３と、差動回路１４と、第１バイアス回路１５と、第２バイアス回路１６を備えている。
【００１５】
出力回路１３は制御信号Ｖｃに基づいて入力電圧ＶＩＮを入力電圧ＶＩＮより低い出力電圧ＶＯＵＴに変換して出力する。差動回路１４は、出力電圧ＶＯＵＴと基準電圧ＶＲＥＦを比較し、比較結果に応じて制御信号Ｖｃを出力回路１３に帰還する。
【００１６】
第１バイアス回路１５は、基準電圧ＶＲＥＦをレベルシフトして第１バイアス電圧Ｖｂ１を差動回路１４に出力する。第２バイアス回路１６は、出力電圧ＶＯＵＴをレベルシフトして第２バイアス電圧Ｖｂ２を差動回路１４に出力する。
【００１７】
更に、レギュレータ１０は、差動増幅回路１４に動作電流を流し込むためのカレントミラー回路１７と、レギュレータ１０の高周波特性を改善するための位相補償回路１８を備えている。
【００１８】
基準電圧ＶＲＥＦは基準電圧入力端子１９に入力され、出力電圧ＶＯＵＴは電圧出力端子２０に出力される。負荷ＲＬ（図示せず）は、電圧出力端子２０と接地線１２の間に接続される。出力キャパシタＣｏｕｔ（図示せず）が、電圧出力端子２０と接地線１２の間に接続されていてもよい。
【００１９】
次に、各回路の構成について説明する。  
出力回路１３は、ＰＭＯＳトランジスタ（第１トランジスタ）Ｑ７を有している。ＰＭＯＳトランジスタＱ７は、ソース電極が電源線１１に接続され、ドレイン電極が電圧出力端子２０に接続され、ゲート電極（制御電極）が後述する差動回路１４の出力端子１４ｃに接続されている。
【００２０】
差動回路１４は、非反転入力端子１４ａ、反転入力端子１４ｂ、出力端子１４ｃ、第１バイアス入力端子１４ｄおよび第２バイアス入力端子１４ｅを備えている。
【００２１】
差動回路１４は、差動対を構成するＮＭＯＳトランジスタ（第２トランジスタ）Ｑ１およびＮＭＯＳトランジスタ（第３トランジスタ）Ｑ２と、ＮＭＯＳトランジスタＱ１に相補的に接続されたＰＭＯＳトランジスタ（第４トランジスタ）Ｑ４と、ＮＭＯＳトランジスタＱ２に相補的に接続されたＰＭＯＳトランジスタ（第５トランジスタ）Ｑ３を有している。
【００２２】
ＮＭＯＳトランジスタＱ１のソース電極がＰＭＯＳトランジスタＱ４のソース電極に接続され、ＮＭＯＳトランジスタＱ２のソース電極がＰＭＯＳトランジスタＱ３のソース電極に接続されている。
【００２３】
ＮＭＯＳトランジスタＱ１のゲート電極は非反転入力端子１４ａに接続され、ＮＭＯＳトランジスタＱ２のゲート電極は反転入力端子１４ｂに接続さている。ＮＭＯＳトランジスタＱ１のドレイン電極は出力端子１４ｃに接続されている。
【００２４】
ＰＭＯＳトランジスタＱ３のゲート電極が第１バイアス入力端子１４ｄに接続され、ＰＭＯＳトランジスタＱ４のゲート電極が第２バイアス入力端子１４ｅに接続されている。
【００２５】
ＰＭＯＳトランジスタＱ３のドレイン電極およびＰＭＯＳトランジスタＱ４のドレイン電極が接地線１２に接続されている。
【００２６】
非反転入力端子１４ａに基準電圧ＶＲＥＦが入力され、反転入力端子１４ｂに出力電圧ＶＯＵＴが入力され、出力端子１４ｃから制御信号Ｖｃが出力される。
【００２７】
第１バイアス回路１５は、基準電圧入力端子１９と接地線１２の間に接続され、第１バイアス電圧Ｖｂ１を第１バイアス入力端子１４ｄに出力する。第１バイアス回路１５は、第１レベルシフト回路２１と、第１レベルシフト回路２１に電流を供給する第１電流源２２とを有している。
【００２８】
第１レベルシフト回路２１は、ドレイン電極とゲート電極が接続（ダイオード接続）されたＮＭＯＳトランジスタＱ８とドレイン電極とゲート電極が接続されたＰＭＯＳトランジスタＱ９の直列回路である。
【００２９】
同様に、第２バイアス回路１６は、電圧出力端子２０と接地線１２の間に接続され、第２バイアス電圧Ｖｂ２を第２バイアス入力端子１４ｅに出力する。第２バイアス回路１６は、第２レベルシフト回路２３と、第２レベルシフト回路２３に電流を供給する第２電流源２４とを有している。
【００３０】
第２レベルシフト回路２３は、ドレイン電極とゲート電極が接続されたＮＭＯＳトランジスタＱ１０とドレイン電極とゲート電極が接続されたＰＭＯＳトランジスタＱ１１の直列回路である。
【００３１】
カレントミラー回路１７は、電源線１１と差動増幅回路１４の間に接続され、ゲート電極同士が接続されたＰＭＯＳトランジスタＱ５およびＰＭＯＳトランジスタＱ６を有している。
【００３２】
ＰＭＯＳトランジスタＱ５はソース電極が電源線１１に接続され、ドレイン電極がＮＭＯＳトランジスタＱ１のドレイン電極に接続されている。ＰＭＯＳトランジスタＱ６はソース電極が電源線１１に接続され、ドレイン電極がゲート電極およびＮＭＯＳトランジスタＱ２のドレイン電極に接続されている。
【００３３】
本明細書では、一対のＮＭＯＳトランジスタＱ１、Ｑ２のドレイン電極と、カレントミラー回路１７を接続する信号経路を一対の差動出力線１４ｆと呼ぶ。
【００３４】
位相制御回路１８は、電源線１１とＰＭＯＳトランジスタＱ７のゲート電極との間に接続され、抵抗Ｒ１とキャパシタＣ１の直列回路を有している。位相制御回路１８はカットオフ周波数が１／（２π√（Ｃ１Ｒ１））のハイパスフィルターである。
【００３５】
次に、各回路の動作について説明する。  
第１バイアス回路１５では、第１電流源２２により、常時アイドリング電流Ｉ１が流れている。第１レベルシフト回路２１は、基準電圧ＶＲＥＦをＮＭＯＳトランジスタＱ８のしきい値Ｖｔｈ８とＰＭＯＳトランジスタＱ９のしきい値Ｖｔｈ９の和だけレベルシフトする。
【００３６】
従って、第１バイアス電圧Ｖｂ１はＶＲＦＥ−（Ｖｔｈ８＋Ｖｔｈ９）で表わされる。基準電圧ＶＲＥＦは一定なので、第１バイアス電圧Ｖｂ１も基準電圧ＶＲＥＦと同じく一定である。
【００３７】
第２バイアス回路１６では、第２電流源２４により常時アイドリング電流Ｉ２が流れている。第２レベルシフト回路２３は、出力電圧ＶＯＵＴをＮＭＯＳトランジスタＱ１０のしきい値Ｖｔｈ１０とＰＭＯＳトランジスタＱ１１のしきい値Ｖｔｈ１１の和だけレベルシフトする。
【００３８】
従って、第２バイアス電圧Ｖｂ２はＶＯＵＴ−（Ｖｔｈ１０＋Ｖｔｈ１１）で表わされる。出力電圧ＶＯＵＴが変動すると、第２バイアス電圧Ｖｂ２も出力電圧ＶＯＵＴと同じように変動する。
【００３９】
差動回路１４では、ＰＭＯＳトランジスタＱ３は、第１バイアス電圧Ｖｂ１に応じてＮＭＯＳトランジスタＱ２の動作電流Ｉ３を定める電流源として機能する。ＰＭＯＳトランジスタＱ４は、第２バイアス電圧Ｖｂ２に応じてＮＭＯＳトランジスタＱ１の動作電流Ｉ４を定める電流源として機能する。
【００４０】
アイドリング電流Ｉ１およびアイドリング電流Ｉ２は、等しく設定されている（Ｉ１＝Ｉ２）。アイドリング電流Ｉ１は第１レベルシフト回路２１が動作するのに必要な電流であればよい。同様に、アイドリング電流Ｉ２は、第２レベルシフト回路２３が動作するのに必要な電流であればよい。
【００４１】
基準電圧ＶＲＥＦと出力電圧ＶＯＵＴが等しい定常状態では、動作電流Ｉ３および動作電流Ｉ４は等しい（Ｉ３＝Ｉ４）。アイドリング電流Ｉ１およびアイドリング電流Ｉ２は、動作電流Ｉ３および動作電流Ｉ４より十分小さい値である。
【００４２】
即ち、本実施例のレギュレータ１０では、差動回路１４は、ＮＭＯＳトランジスタＱ１のゲート電極とＰＭＯＳトランジスタＱ３のゲート電極が第１レベルシフト回路２１を介して接続され、ＮＭＯＳトランジスタＱ２のゲート電極とＰＭＯＳトランジスタＱ４のゲート電極が第２レベルシフト回路２３を介して接続された襷掛けに構成されている。
【００４３】
ＮＭＯＳトランジスタＱ１およびＮＭＯＳトランジスタＱ２の動作電流は、それぞれ基準電圧ＶＲＥＦと出力電圧ＶＯＵＴの両方に依存している。
【００４４】
次に、レギュレータ１０の動作について、図２および図３を参照して説明する。  
図２および図３において、横軸は時間、縦軸は電圧または電流を示している。横軸の時間ｔ１までは、基準電圧ＶＲＥＦと出力電圧ＶＯＵＴが等しいとき（第１定常状態）を示している。時間ｔ１から時間ｔ２の間は、負荷の変動により出力電圧ＶＯＵＴが変動しているとき（過渡状態）を示している。時間ｔ２以降は、出力電圧ＶＯＵＴが回復して、再び基準電圧ＶＲＥＦと出力電圧ＶＯＵＴが等しいとき（第２定常状態）を示している。
【００４５】
縦軸は、順に出力電流ＩＯＵＴ、出力電圧ＶＯＵＴ、ＰＭＯＳトランジスタＱ４のゲート・ソース間電圧Ｖｇｓ４およびドレイン電流Ｉｄｓ４、ＭＯＳトランジスタＱ３のドレイン電流Ｉｄｓ３、ＰＭＯＳトランジスタＱ７のゲート・ソース間電圧Ｖｇｓ７およびドレイン電流Ｉｄｓ７を示している。
【００４６】
レギュレータ１０は、基準電圧ＶＲＥＦに等しい出力電圧ＶＯＵＴを電圧出力端子２０に出力し、負荷ＲＬに出力電流ＩＯＵＴが流れている。
【００４７】
第１定常状態および第２定常状態における動作は以下のようになる。  
ＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ８、Ｑ１０、およびＰＭＯＳトランジスタＱ３−Ｑ６、Ｑ９、Ｑ１１のそれぞれのゲート・ソース間電圧Ｖｇｓ、ドレイン電流Ｉｄは一定である。ＰＭＯＳトランジスタＱ７のゲート・ソース間電圧Ｖｇｓ７、ドレイン電流Ｉｄｓ７は負荷に応じて定まる。
【００４８】
過渡状態における動作は以下のようになる。始めに、負荷が急増し、出力電流ＩＯＵＴが増加した場合について説明する。
【００４９】
図２（ａ）に示すように、時間ｔ１で負荷が急増し、出力電流ＩＯＵＴがΔＩだけステップ状に増加したとする。
【００５０】
図２（ｂ）に示すように、出力電流ＩＯＵＴが増加すると、レギュレータ１０の応答速度が有限であるため、レギュレータ１０内に電圧降下が生じ、出力電圧ＶＯＵＴは低下し始める。出力電圧ＶＯＵＴの低下に応じて、第２バイアス回路１６の第２バイアス電圧Ｖｂ２が低下する。
【００５１】
図２（ｃ）に示すように、第２バイアス電圧Ｖｂ２が低下すると、ＰＭＯＳトランジスタＱ４のゲート・ソース間電圧Ｖｇｓ４が増加する。
【００５２】
図２（ｄ）に示すように、ゲート・ソース間電圧Ｖｇｓ４が増加すると、ＰＭＯＳトランジスタＱ４のドレイン電流Ｉｄｓ４が増加する。ドレイン電流Ｉｄｓ４の増加により、ＰＭＯＳトランジスタＱ４のオン抵抗が低下する。
【００５３】
このことは、アイドリング電流Ｉ２に制限されずに、差動対トランジスタであるＮＭＯＳトランジスタＱ１を通して電流を引き抜くことができることを意味している。
【００５４】
図２（ｅ）に示すように、出力電圧ＶＯＵＴが低下すると、差動対トランジスタであるＮＭＯＳトランジスタＱ２のゲート・ソース間電圧Ｖｇｓ２が低下、即ちＰＭＯＳトランジスタＱ３のゲート・ソース間電圧Ｖｇｓ３が低下し、ドレイン電流Ｉｄｓ３が減少する。
【００５５】
カレントミラー回路１７はＰＭＯＳトランジスタＱ６を流れる電流（入力電流）およびＰＭＯＳトランジスタＱ５を流れる電流（出力電流）が等しくなるように作用するので、ドレイン電流Ｉｄｓ４が増加し、ドレイン電流Ｉｄｓ３が減少すると、ドレイン電流Ｉｄｓ４とドレイン電流Ｉｄｓ３の差を補償するように、出力トランジスタであるＰＭＯＳトランジスタＱ７のゲート容量に蓄えられていた電荷が急速に引き抜かれ、出力端子１４ｃの電圧が低下する。
【００５６】
図２（ｆ）に示すように、出力端子１４ｃの電圧が低下すると、ＰＭＯＳトランジスタＱ７のゲート・ソース間電圧Ｖｇｓ７が増加する。
【００５７】
図２（ｇ）に示すように、ゲート・ソース間電圧Ｖｇｓ７が増加すると、ＰＭＯＳトランジスタＱ７のドレイン電流Ｉｄｓ７が増加する。その結果、出力電圧ＶＯＵＴは減少から増加に転じ、時間ｔ２で出力電圧Ｖｏｕｔは基準電圧ＶＲＥＦに回復する。
【００５８】
次に、負荷が急減し、出力電流ＩＯＵＴが減少した場合について説明する。基本的に図２（ａ）乃至図２（ｇ）で説明した動作と反対の動作である。
【００５９】
図３（ａ）に示すように、時間ｔ１で負荷が急減し、出力電流ＩＯＵＴがΔＩだけステップ状に減少したとする。
【００６０】
図３（ｂ）に示すように、出力電流ＩＯＵＴが減少すると、レギュレータ１０の応答速度が有限であるため、レギュレータ１０内の電圧降下が減少し、出力電圧ＶＯＵＴは増加し始める。出力電圧ＶＯＵＴの増加に応じて、第２バイアス回路１６の第２バイアス電圧Ｖｂ２が増加する。
【００６１】
図３（ｃ）に示すように、第２バイアス電圧Ｖｂ２が増加すると、ＰＭＯＳトランジスタＱ４のゲート・ソース間電圧Ｖｇｓ４が減少する。
【００６２】
図３（ｄ）に示すように、ゲート・ソース間電圧Ｖｇｓ４が減少すると、ＰＭＯＳトランジスタＱ４のドレイン電流Ｉｄｓ４が減少する。ドレイン電流Ｉｄｓ４の減少により、ＰＭＯＳトランジスタＱ４のオン抵抗が増加する。
【００６３】
図３（ｅ）に示すように、出力電圧ＶＯＵＴが増加すると、差動対トランジスタであるＮＭＯＳトランジスタＱ２のゲート・ソース間電圧Ｖｇｓ２が増加、即ちＰＭＯＳトランジスタＱ３のゲート・ソース間電圧Ｖｇｓ３が増加し、ドレイン電流Ｉｄｓ３が増加する。
【００６４】
このことは、アイドリング電流Ｉ１に制限されずに、差動対トランジスタであるＮＭＯＳトランジスタＱ２を通して電流を引き抜くことができることを意味している。
【００６５】
カレントミラー回路１７はＰＭＯＳトランジスタＱ６を流れる電流（入力電流）およびＰＭＯＳトランジスタＱ５を流れる電流（出力電流）が等しくなるように作用するので、ドレイン電流Ｉｄｓ４が減少し、ドレイン電流Ｉｄｓ３が増加すると、ドレイン電流Ｉｄｓ４とドレイン電流Ｉｄｓ３の差を補償するように、出力トランジスタであるＰＭＯＳトランジスタＱ７のゲート容量に電荷が急速に蓄えられ、出力端子１４ｃの電圧が増加する。
【００６６】
図３（ｆ）に示すように、出力端子１４ｃの電圧が増加すると、ＰＭＯＳトランジスタＱ７のゲート・ソース間電圧Ｖｇｓ７が減少する。
【００６７】
図３（ｇ）に示すように、ゲート・ソース間電圧Ｖｇｓ７が減少すると、ＰＭＯＳトランジスタＱ７のドレイン電流Ｉｄｓ７が減少する。その結果、出力電圧ＶＯＵＴは増加から減少に転じ、時間ｔ２で出力電圧ＶＯＵＴは基準電圧ＶＲＥＦに回復する。
【００６８】
図４は比較例のレギュレータを示す回路図である。図４に示すように、比較例のレギュレータ３０は、出力回路１３と、差動回路３１と、分圧回路３２と、カレントミラー回路１７を備えている。ここでは、出力回路１３およびカレントミラー回路１７は上述したとおりであり、その説明は省略する。
【００６９】
差動回路３１は、非反転入力端子３１ａと、反転入力端子３１ｂと、出力端子３１ｃを有している。差動回路３１は、一対の差動トランジスタであるＮＭＯＳトランジスタＱ１、Ｑ２と、電流源３３を有している。電流源３３はＮＭＯＳトランジスタＱ１、Ｑ２を一定の電流Ｉ５で駆動する。
【００７０】
分圧回路３２は、電圧出力端子２０と接地線１２の間に接続され、抵抗３４と抵抗３５の直列回路を有している。分圧回路３２は、出力電圧Ｖｏｕｔを抵抗３４、３５で分圧した電圧Ｖｂ３を出力する。
【００７１】
差動回路３１は、非反転入力端子３１ａに基準電圧ＶＲＥＦが入力され、反転入力端子３１ｂに分圧電圧Ｖｄ３が入力され、出力端子３１ｃに制御電圧Ｖｃを出力する。
【００７２】
比較例のレギュレータ３０では、第１および第２定常状態、過渡状態に係わらず、常時一定の動作電流Ｉ５が流れている。レギュレータ３０の過渡応答特性を高めるためには、動作電流Ｉ５を大きく設定しておくことが必要である。
【００７３】
一方、本実施形態のレギュレータ１０では、第１および第２定常状態における動作電流Ｉａ１は、Ｉａ１＝Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４である。過渡状態における動作電流Ｉａ２は、最大図２および図３に示すΔＩｄｓ４とΔＩｄｓ３の差の絶対値だけ増加する。  
即ち、Ｉａ２＝Ｉａ１＋｜ΔＩｄｓ４−ΔＩｄｓ３｜である。
【００７４】
比較例のレギュレータ３０では、本実施形態のレギュレータ１０と同じ過渡応答特性を得るためには、動作電流Ｉ５を少なくとも動作電流Ｉａ２と同程度にしておかねばならない。その結果、消費電力が増大する。
【００７５】
本実施形態のレギュレータ１０では、第１および第２定常状態における動作電流Ｉａ１は、差動回路１４が動作する範囲であればよいので、レギュレータ３０の動作電流Ｉ５より十分低くすることが可能である。従って、低消費電力で、高速な応答が可能なレギュレータ１０を得ることが可能である。
【００７６】
以上説明したように、本実施例のレギュレータ１０は、襷掛けに構成された差動回路１４を有している。その結果、負荷が変動した時だけ、動作電流を増加させて過渡応答特性を高めることができる。従って、出力電圧の変動の少ないレギュレータが得られる。
【００７７】
ここでは、基準電圧ＶＲＥＦと出力電圧ＶＯＵＴが等しい場合について説明したが、基準電圧ＶＲＥＦと出力電圧ＶＯＵＴが等しくなくても構わない。図５は基準電圧ＶＲＥＦより高い出力電圧ＶＯＵＴを有するレギュレータを示す回路図である。
【００７８】
図５に示すように、レギュレータ４０は、出力端子２０と接地線１２の間に接続された分圧回路４１を有している。分圧回路４１は抵抗４２と抵抗４３の直列回路である。分圧回路４１は出力電圧ＶＯＵＴを抵抗４２と抵抗４３により分割し、分割電圧を抵抗４２と抵抗４３の接続ノード４１ａから出力する。出力端子２０と接続ノード４１ａの間に、スピードアップ用のキャパシタ４４が接続されている。
【００７９】
差動回路１４の反転入力端子１４ｂは、接続ノード４１ａに接続されている。第２バイアス回路１６は、接続ノード４１ａと接地線１２の間に接続されている。
【００８０】
レギュレータ４０の出力電圧ＶＯＵＴは、ＶＲＥＦ（Ｒ４２＋Ｒ４３）／Ｒ４３で表わされる。ここで、Ｒ４２は抵抗４２の抵抗値、Ｒ４３は抵抗４３の抵抗値である。
【００８１】
レギュレータ４０の動作は、レギュレータ１０の動作と同じであり、その説明は省略する。
【００８２】
また、第1バイアス回路１５および第２バイアス回路１６が、レベルシフト回路と電流源の直列回路である場合について説明したが、第1回路１５および第２バイアス回路１６は特に限定されない。図６は、第1、第２バイアス回路が抵抗分割回路であるレギュレータを示す回路図である。
【００８３】
図６に示すように、レギュレータ５０は第1バイアス回路５１および第２バイアス回路５２を有している。第1バイアス回路５１は、抵抗５３と抵抗５４の直列回路である。第２バイアス回路５２は、抵抗５５と抵抗５６の直列回路である。
【００８４】
第1バイアス回路５１は、基準電圧ＶＲＥＦを抵抗５３と抵抗５４により分割し、分割電圧を第１バイアス入力端子１４ｄに出力する。第１バイアス電圧Ｖｂ１は、ＶＲＥＦ（Ｒ５３＋Ｒ５４）／Ｒ５４で表わされる。ここで、Ｒ５３は抵抗５３の抵抗値、Ｒ５４は抵抗５４の抵抗値である。
【００８５】
同様に、第２バイアス回路５２は、出力電圧ＶＯＵＴを抵抗５５と抵抗５６により分割し、分割された電圧を第２バイアス入力端子１４ｅに出力する。第２バイアス電圧Ｖｂ２は、ＶＯＵＴ（Ｒ５５＋Ｒ５６）／Ｒ５６で表わされる。ここで、Ｒ５５は抵抗５５の抵抗値、Ｒ５６は抵抗５６の抵抗値である。
【００８６】
レギュレータ５０の動作は、レギュレータ１０の動作と同じであり、その説明は省略する。
【００８７】
第１導電型がｐチャネル、第２導電型がｎチャネルである場合について説明したが、第１導電型がｎチャネル、第２導電型がｐチャネルでも、本実施例は同様に実施することができる。図７は第１導電型がｎチャネル、第２導電型がｐチャネルであるレギュレータを示す回路図である。
【００８８】
図７に示すように、レギュレータ６０は、ＮＭＯＳトランジスタＱ１、Ｑ２、Ｑ８、Ｑ１０と、ＰＭＯＳトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ９、Ｑ１１を有している。
【００８９】
レギュレータ６０の回路はレギュレータ１０の回路の極性を反転した回路である。レギュレータ６０の動作は、レギュレータ１０と同じであり、その説明は省略する。
【００９０】
また、トランジスタがＭＯＳトランジスタである場合について説明したが、バイポーラトランンジスタでも、本実施例は同様に実施することができる。トランジスタがバイポーラトランンジスタであるレギュレータの回路および動作は、レギュレータ１０の回路および動作と類似であり、その説明は省略する。
【００９１】
（実施形態２）
本実施形態に係るレギュレータについて図８乃至図１０を用いて説明する。図８は本実施形態のレギュレータを示す回路図、図９は出力電圧ＶＯＵＴの変動が小振幅時の動作を示すタイミングチャート、図１０は出力電圧ＶＯＵＴの変動が大振幅時の動作を示すタイミングチャートである。
【００９２】
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、レギュレータに、高周波特性を改善するための高周波回路を付加したことにある。
【００９３】
即ち、図８に示すように、本実施形態のレギュレータ７０は、高周波特性を改善するための高周波回路７１として出力電圧ＶＯＵＴに重畳される高周波信号を増幅するＮＭＯＳトランジスタ（第６トランジスタ）７２と、ＮＭＯＳトランジスタ７２に動作電流を供給する第３電流源７３と、出力電圧ＶＯＵＴに重畳される高周波成分の検知能力を高めるための位相補償キャパシタ７４を有している。
【００９４】
ＮＭＯＳトランジスタ７２は、ドレイン電極がＮＭＯＳトランジスタのドレイン電極に接続され、ゲート電極が電圧出力端子２０に接続されている。第３電流源７３は、ＮＭＯＳトランジスタ７２のソース電極と接地線１２の間に接続されている。位相補償キャパシタ７４は、ＮＭＯＳトランジスタ７２のソース電極と接地線１２の間に接続されている。
【００９５】
ＮＭＯＳトランジスタ７２は、出力電圧ＶＯＵＴに重畳される高周波信号を増幅する。第３電流源７３は、ＮＭＯＳトランジスタ７２に動作電流を供給する。位相補償キャパシタ７４は、出力電圧ＶＯＵＴに重畳された高周波信号に応じた電荷を蓄積し、蓄積電荷量に応じてＮＭＯＳトランジスタ７２を介してＮＭＯＳトランジスタＱ２（一対の差動出力線１４ｆの一方）に流れる電流を制御する。
【００９６】
図１に示すレギュレータ１０は、高周波信号に対する利得が少ないので、高周波での応答が鈍いという問題がある。本実施形態のレギュレータ７０は、高周波信号に対して高い利得を有し、高周波での応答が鋭いように構成されている。
【００９７】
次に、レギュレータ７０の交流的な動作を説明する。負荷変動により出力電流ＩＯＵＴが急激に増加すると、過渡現象により出力電圧ＶＯＵＴに高周波信号が重畳される。出力電圧ＶＯＵＴに重畳された高周波信号は、瞬時にＮＭＯＳトランジスタＱ２およびＭＯＳトランジスタ７２のゲート電極に伝達される。
【００９８】
位相補償キャパシタ７４には、予めＮＭＯＳトランジスタ７２を介して電荷が蓄積されている。位相補償キャパシタ７４に電荷が蓄積されている効果で、ＮＭＯＳトランジスタ７２のソース電圧は一定なので、ＮＭＯＳトランジスタ７２のゲート・ソース間電圧Ｖｇｓ７２が小さくなる。従って、ＮＭＯＳトランジスタ７２のドレイン電流は減少する。
【００９９】
このとき、出力電圧ＶＯＵＴの低下に従って、ＮＭＯＳトランジスタＱ２のゲート電圧が低下し、ＮＭＯＳトランジスタＱ２のドレイン電流も減少するが、ＮＭＯＳトランジスタ７２のドレイン電流の減少はＮＭＯＳトランジスタＱ２のドレイン電流の減少よりはるかに早く生じる。
【０１００】
これにより、出力回路１３のＰＭＯＳトランジスタＱ７のゲート・ソース間電圧Ｖｇｓ７の増大が加速され、ＰＭＯＳトランジスタＱ７のドレイン電流Ｉｄｓ７が高速に増加する。
【０１０１】
このように、レギュレータ７０は、出力電圧ＶＯＵＴに高周波信号が重畳された場合は、その高周波信号のゲインを増大するような制御を行う。この制御は、きわめて迅速に行われるので、レギュレータ７０の広帯域化が可能である。
【０１０２】
図９は負荷変動が小さい場合における本実施形態のレギュレータ７０の動作を図１に示す実施形態１のレギュレータ１０と対比して示すタイミングチャートである。
【０１０３】
図９（ａ）は、出力電流ＩＯＵＴを示している。図９（ｂ）および図９（ｃ）は、実施形態１のレギュレータ１０における出力電圧ＶＯＵＴおよび出力回路１３のＰＭＯＳトランジスタＱ７のゲート電流Ｉｇ７を示している。ここで、図９（ａ）および図９（ｂ）は、実質的に図２（ａ）および図２（ｂ）と同じ動作を示している。
【０１０４】
図９（ｄ）および図９（ｅ）は、本実施形態のレギュレータ７０における出力電圧ＶＯＵＴおよびＰＭＯＳトランジスタＱ７のゲート電流Ｉｇ７を示している。
【０１０５】
図９（ａ）に示すように、時間ｔ１で負荷が急増し、出力電流ＩＯＵＴがステップ状にΔＩ増加したとする。このとき、出力電流ＩＯＵＴの急増による過渡現象により、出力電圧ＶＯＵＴに高周波信号（図示せず）が重畳される。
【０１０６】
本実施形態のレギュレータ７０では、図９（ｅ）に示すように、出力電圧ＶＯＵＴに重畳された高周波信号は、瞬時にＮＭＯＳトランジスタＱ２およびＭＯＳトランジスタ７２のゲート電極に伝達されるので、ＰＭＯＳトランジスタＱ７のゲート容量に蓄積されている電荷が引き抜かれ、ゲート電流Ｉｇ７として流れる。ゲート電流Ｉｇ７はゲート容量の放電時定数に応じて時間ｔ２でピーク（ΔＩｇ２）を示し、時間ｔ４でゼロに戻る。
【０１０７】
図９（ｄ）に示すように、ゲート電流Ｉｇ７に応じてゲート電圧が低下し、ゲート・ソース間電圧Ｖｇｓ７が増加し、ドレイン電流Ｉｄｓ７が増加するのに応じて、出力電圧ＶＯＵＴは時間ｔ２でピーク（ΔＶ２）を示し、時間ｔ４で基準電圧ＶＲＥＦまで回復する。
【０１０８】
一方、実施形態１のレギュレータ１０では、高周波回路７１を有していないので、高周波信号に対する利得が低い。そのため、図９（ｃ）に示すように、出力電圧ＶＯＵＴに重畳された高周波信号は、瞬時にＮＭＯＳトランジスタＱ２のゲート電極に伝達されても、ゲート電流Ｉｇ７の変化はゆるやかである。ゲート電流Ｉｇ７は時間ｔ２より遅い時間ｔ３でピーク（ΔＩｇ１）を示し、時間ｔ４より遅い時間ｔ５でゼロに戻る。
【０１０９】
図９（ｂ）に示すように、出力電圧ＶＯＵＴは時間ｔ３でピーク（ΔＶ１）を示し、時間ｔ５で基準電圧ＶＲＥＦまで回復する。
【０１１０】
即ち、本実施形態のレギュレータ７０と実施形態１のレギュレータ１０の間には、ΔＩｇ１＜ΔＩｇ２、ΔＶ１＞ΔＶ２の関係がある。本実施形態のレギュレータ７０は、実施形態１のレギュレータ１０より応答速度が向上するので、出力電圧ＶＯＵＴの変動がより少なくなる。
【０１１１】
図１０は負荷変動が大きい場合における本実施形態のレギュレータ７０の動作を図１に示す実施形態１のレギュレータ１０および図４に示す比較例のレギュレータ３０と対比して示すタイミングチャートである。
【０１１２】
図１０（ａ）は出力電流ＩＯＵＴを示している。図１０（ｂ）および図１０（ｃ）は比較例のレギュレータ３０における出力電圧ＶＯＵＴおよびＰＭＯＳトランジスタＱ７のゲート電流Ｉｇ７を示している。
【０１１３】
図１０（ｄ）および図１０（ｅ）は実施形態１のレギュレータ１０における出力電圧ＶＯＵＴおよびＰＭＯＳトランジスタＱ７のゲート電流Ｉｇ７を示している。ここで、図１０（ｄ）および図１０（ｅ）は、実質的に図９（ｂ）および図９（ｃ）と同じ動作を示している。
【０１１４】
図１０（ｆ）および図１０（ｇ）は本実施形態のレギュレータ７０における出力電圧ＶＯＵＴおよびＰＭＯＳトランジスタＱ７のゲート電流Ｉｇ７を示している。ここで、図１０（ｆ）および図１０（ｇ）は、実質的に図９（ｄ）および図９（ｅ）と同じ動作を示している。
【０１１５】
まず、比較例のレギュレータ３０の動作について説明する。比較例のレギュレータ３０は、上述したように差動回路３１に常時一定の動作電流Ｉ５が流れており、且つ高周波回路７１を有していない。
【０１１６】
図１０（ｂ）に示すように、出力電圧ＶＯＵＴが低下すると、ゲート電流Ｉｇ７の変化はゆっくりである。
【０１１７】
ゲート電流Ｉｇ７には動作電流Ｉ５に応じて定まる限界（Ｉｇｍａｘ）がある。従って、ゲート電流Ｉｇ７が、例えば時間ｔ２と時間ｔ３の間でＩｇｍａｘに達したとすると、ゲート電流Ｉｇ７はＩｇｍａｘで飽和（ΔＩｇｅｘ）する。即ち、ＰＭＯＳトランジスタＱ７のゲート容量にチャージされている電荷の引き抜きに長い時間を要することになる。
【０１１８】
出力電圧ＶＯＵＴに重畳された高周波信号は、瞬時にＮＭＯＳトランジスタＱ２のゲート電極に伝達されるが、高周波信号に対する利得が低いため、動作に与える影響は無視できる。
【０１１９】
図１０（ｂ）に示すように、出力電圧ＶＯＵＴは時間ｔ３および時間ｔ４の間でピーク（ΔＶｅｘ）を示し、時間ｔ５より遅い時間ｔ６で基準電圧ＶＲＥＦまで回復する。
【０１２０】
一方、実施形態１のレギュレータ１０および本実施例のレギュレータ７０では、上述したようにアイドリング電流Ｉ２に制限されずに、差動対トランジスタであるＮＭＯＳトランジスタＱ１を通して電流を引き抜くことができるので、ゲート電流Ｉｇ７をＩｇｍａｘより大きくすることができる。
【０１２１】
即ち、本実施形態のレギュレータ７０、実施形態１のレギュレータ１０および比較例のレギュレータ３０の間にはΔＩｇｅｘ＜ΔＩｇ１＜ΔＩｇ２、ΔＶ１＞ΔＶ２＞ΔＶｅｘの関係がある。
【０１２２】
本実施形態のレギュレータ７０は、負荷の変動量が小さくても大きくても、出力電圧ＶＯＵＴの変動を少なくすることができる。
【０１２３】
以上説明したように、本実施形態のレギュレータ７０では、差動回路１４の反転入力側に、出力電圧ＶＯＵＴに重畳される高周波信号を増幅して、ＮＭＯＳトランジスタＱ２に流れる電流を制御する高周波回路７１が設けられている。高周波回路７１は、高周波信号を増幅するＮＭＯＳトランジスタ７２と、位相補償キャパシタ７４を有している。
【０１２４】
その結果、出力電圧ＶＯＵＴに重畳される高周波信号を瞬時に出力回路１３のＰＭＯＳトランジスタＱ７のゲート電極に帰還させて増幅することができる。従って、広い帯域を有するレギュレータ７０が得られる。
【０１２５】
また、本実施形態では、ＮＭＯＳトランジスタＱ１、Ｑ２、７２、ＰＭＯＳトランジスＱ３、Ｑ４、位相補償キャパシタ７４および第１乃至第３電流源２２、２４、７３の各素子パラメータを調整することで、位相補償回路１８を別個に設けなくてもレギュレータが高周波で発振する恐れがなくなる。
【０１２６】
従って、位相補償回路１８が不要になるとともに、出力キャパシタＣｏｕｔとしてセラミックコンデンサを用いることができるようになる。
【０１２７】
ここでは、差動回路１４の反転入力側に、高周波回路７１を設けた場合について説明したが、差動回路１４の非反転入力側にも高周波回路を設けて対称構成にすることもできる。
【０１２８】
図１１および図１２は、差動回路１４の反転入力側と非反転入力側を対称構成にしたレギュレータを示す回路図である。
【０１２９】
図１１に示すように、レギュレータ８０は、差動回路１４の非反転入力側に設けられた高周波回路８１としてＮＭＯＳトランジスタＱ１のドレイン電極と接地線１２の間に接続された第４電流源８２を有している。
【０１３０】
第４電流源８２は、対称性を持たせるために、第３電流源７３と同じ電気的特性にするのが望ましい。これにより、ＮＭＯＳトランジスタＱ１、Ｑ２、ＰＭＯＳトランジスタＱ３、Ｑ４のソース電極との間の経路の電圧とを揃えることができるので、第１乃至第４電流源２２、２４、７３、８２の相対精度が高くなる。また、差動回路１４の対称性が向上したことにより、出力電圧ＶＯＵＴのオフセット電圧を低減することができる。
【０１３１】
図１２は、更に対象性を高めたレギュレータを示す回路図である。図１２に示すように、レギュレータ９０は、差動回路１４の非反転入力側にも高周波成分増幅用のＮＭＯＳトランジスタを設けることにより、出力電圧ＶＯＵＴのオフセット電圧を更に低減するように構成されている。
【０１３２】
レギュレータ９０は、差動回路１４の非反転入力側に設けられた高周波回路９１として第４電流源８２とＮＭＯＳトランジスタＱ１のドレイン電極との間にＮＭＯＳトランジスタ（第７トランジスタ）９２を挿入している。
【０１３３】
ＮＭＯＳトランジスタ９２のドレイン電極はＮＭＯＳトランジスタＱ２のドレイン電極に接続され、ＮＭＯＳトランジスタ９２のソース電極は第４電流源８２に接続され、ＮＭＯＳトランジスタ９２のゲート電極は基準電圧入力端子１９に接続されている。ＮＭＯＳトランジスタ９２のゲート電極はＮＭＯＳトランジスタＭ２のゲートにも接続されている。
【０１３４】
ＮＭＯＳトランジスタ９２のゲート電圧は基準電圧ＶＲＥＦであるため、ソース電圧も基準電圧ＶＲＥＦに応じた電圧になり、第４電流源８２とＮＭＯＳトランジスタ９２との接続経路の電圧を定電圧化することができる。これにより、差動回路１４の対称性が更に向上し、出力電圧ＶＯＵＴのオフセット電圧が更に低減される。
【０１３５】
図１２に示すレギュレータ９０の場合は、オフセット調整のために、ＮＭＯＳトランジスタＱ１、Ｑ２、ＰＭＯＳトランジスタＱ３、Ｑ４のサイズ比（ゲート長Ｌとゲート幅Ｗの比：Ｌ／Ｗ）を変更するか、あるいは、カレントミラー回路１７の一対のＰＭＯＳトランジスタＱ５、Ｑ６のサイズ比を変更するのが望ましい。
【０１３６】
（実施形態３）
本実施形態に係るレギュレータについて図１３を用いて説明する。図１３は本実施形態のレギュレータを示す回路図である。
【０１３７】
本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、レギュレータに、高周波特性を改善するための高周波回路として位相補償キャパシタを付加したことにある。
【０１３８】
即ち、本実施例のレギュレータ１００は、ＮＭＯＳトランジスタＱ２とＰＭＯＳトンジスタＱ３の接続ノード１００ａと接地線１２の間に出力電圧ＶＯＵＴの高周波成分の検知を高めるための位相補償キャパシタ１０１が接続されている。
【０１３９】
位相補償キャパシタ１０１は、出力電圧ＶＯＵＴに重畳された高周波信号に応じた電荷を蓄積し、蓄積電荷量に応じてＮＭＯＳトランジスタＱ２を介してＮＭＯＳトランジスタＱ２（一対の差動出力線１４ｆの一方）に流れる電流を制御する。
【０１４０】
次に、レギュレータ１００の交流的な動作を説明する。負荷変動により出力電流ＩＯＵＴが急激に増加すると、過渡現象により出力電圧ＶＯＵＴに高周波信号が重畳される。
【０１４１】
このとき、出力電圧ＶＯＵＴの低下に従って、ＮＭＯＳトランジスタＱ２のゲート電圧が低下するが、出力電圧ＶＯＵＴに重畳された高周波信号は、瞬時にＮＭＯＳトランジスタＱ２のゲート電極に伝達される。
【０１４２】
位相補償コンデンサ１０１には、予めＮＭＯＳトランジスタＱ２を介して電荷が蓄積されている。位相補償コンデンサ１０１に電荷が蓄積されている効果で、ＮＭＯＳトランジスタＱ２のソース電圧は一定なので、ＮＭＯＳトランジスタＱ２のゲート・ソース間電圧Ｖｇｓ２が小さくなる。従って、ＮＭＯＳトランジスタＱ２のドレイン電流は減少する。
【０１４３】
また、第２レベルシフト回路２３を介して、ＰＭＯＳトランジスタＱ４のゲート電圧も低下するので、ＰＭＯＳトランジスタＱ４を介して、ＮＭＯＳトランジスタＱ１のゲート・ソース間電圧が大きくなる。従って、ＮＭＯＳトランジスタＱ１のドレイン電流が増加する。
【０１４４】
ＮＭＯＳトランジスタＱ１、Ｑ２の各ドレイン電極（一対の差動出力線）にはカレントミラー回路１７が接続されている。これにより、出力回路１３のＰＭＯＳトランジスタＱ７のゲート・ソース間電圧Ｖｇｓ７が大きくなり、ＰＭＯＳトランジスタＱ７のドレイン電流Ｉｄｓ７が増加する。
【０１４５】
このように、レギュレータ１００は、出力電圧ＶＯＵＴに高周波信号が重畳された場合は、その高周波信号のゲインを増大するような制御を行う。この制御は、きわめて迅速に行われるので、レギュレータ１００の広帯域化が可能である。
【０１４６】
以上説明したように、本実施形態のレギュレータ１００では、差動回路１４の反転入力側に位相補償キャパシタ１０１が設けられている。その結果、出力電圧ＶＯＵＴに重畳された高周波信号を瞬時に出力回路１３のＰＭＯＳトランジスタＱ７のゲート電極に帰還させて増幅することができる。従って、広い帯域を有するレギュレータ１００が得られる。
【０１４７】
ここでは、位相補償キャパシタ１０１および出力キャパシタＣｏｕｔの一端が接地線１２に接続された場合について説明したが、位相補償キャパシタ１０１および出力キャパシタＣｏｕｔの一端は必ずしも接地線１２に接続されている必要はない。
【０１４８】
位相補償キャパシタ１０１および出力キャパシタＣｏｕｔの一端は、インピーダンスの低い安定した電圧経路に接続されていれば、同様の効果を得ることができる。
【０１４９】
図５に示した分圧回路４１を有するレギュレータ４０においても、同様の効果を得ることができる。分圧回路４１の抵抗４２にスピードアップキャパシタ４４が並列接続されているので、出力電圧ＶＯＵＴに重畳された高周波信号は、スピードアップキャパシタ４４でバイパスされ、瞬時にＮＭＯＳトランジスタＱ２のゲート電極に伝達される。
【０１５０】
（実施形態４）
本実施形態に係るレギュレータについて図１４を用いて説明する。図１４は本実施形態のレギュレータを示す回路図である。本実施形態において、上記実施形態１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施形態が実施形態１と異なる点は、レギュレータが高周波特性を改善するために実施形態２で説明した高周波回路と実施形態３で説明した高周波回路の両方を有することにある。
【０１５１】
即ち、図１４に示すように、本実施形態のレギュレータ１１０は、上述した図１２に示すレギュレータ９０と図１３に示すレギュレータ１００とを組み合わせた構成を有している。従って、レギュレータ１１０の構成およびその動作についての説明は省略する。
【０１５２】
本実施形態のレギュレータ１１０では、高周波回路７１のＮＭＯＳトランジスタ７２により出力電圧ＶＯＵＴに重畳された高周波信号を増幅し、出力電圧ＶＯＵＴの高周波成分の検知を高める位相補償キャパシタ７４と、出力電圧ＶＯＵＴの高周波成分の検知を高める位相補償キャパシタ１０１による効果が加算され、ＮＭＯＳトランジスタＱ２のドレイン電流を制御する動作が強化される。
【０１５３】
以上説明したように、本実施形態のレギュレータ１１０では、出力電圧ＶＯＵＴに高周波信号が重畳された場合は、その高周波信号のゲインを増大するような制御が強化される。従って、より広い帯域を有するレギュレータ１１０が得られる。
【０１５４】
本実施形態のレギュレータとして、図８に示すレギュレータ７０および図１１に示すレギュレータ８０に図１３に示すレギュレータ１００を組み合わせたレギュレータとすることもできる。
【０１５５】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１５６】
なお、以下の付記に記載されているような構成が考えられる。  
（付記１）  前記第１導電型がｐ型であり、前記第２導電型がｎ型である請求項１に記載のレギュレータ。
【０１５７】
（付記２）  前記第１導電型がｎ型であり、前記第２導電型がｐ型である請求項１に記載のレギュレータ。
【０１５８】
（付記３）  前記第1乃至第５トランジスタは、絶縁ゲート電界効果トランジスタまたはバイポーラトランジスタである請求項１に記載のレギュレータ。
【０１５９】
（付記４）  前記第１バイアス回路は第１の抵抗と第２の抵抗の直列回路であり、前記第２バイアス回路は第３の抵抗と第４の抵抗の直列回路である請求項１に記載のレギュレータ。
【０１６０】
（付記５）  前記第１の抵抗は前記第２トランジスタの制御電極と前記第５トランジスタの制御電極の間に接続され、前記第３抵抗は前記第３トランジスタの制御電極と前記第４トランジスタの制御電極の間に接続されている付記４に記載のレギュレータ。
【０１６１】
（付記６）  前記出力電圧に相関する電圧は、前記出力電圧を抵抗分割した電圧である請求項１に記載のレギュレータ。
【０１６２】
（付記７）  入力電圧を前記入力電圧より低い出力電圧に変換して出力する第１導電型の第１トランジスタと、
基準電圧より低い第1バイアス電圧を生成する第１バイアス回路と、
前記出力電圧に相関する電圧より低い第２バイアス電圧を生成する第２バイアス回路と、
制御電極に前記基準電圧が入力される第２導電型の第２トランジスタと、前記第２トランジスタと差動対を構成するとともに、制御電極に前記出力電圧に相関する電圧が入力される第２導電型の第３トランジスタと、前記第２トランジスタに相補的に接続され、制御電極に前記第２バイアス電圧が入力される第１導電型の第４トランジスタと、前記第３トランジスタに相補的に接続され、制御電極に前記第１バイアス電圧が入力される第１導電型の第５トランジスタとを有し、前記基準電圧と前記出力電圧に相関する電圧との差に応じた比較信号を制御信号として前記第１トランジスタの制御電極に出力する差動回路と、
前記第２および第３トランジスタに接続されたカレントミラー回路と、
前記出力電圧に重畳された高周波信号を増幅し、増幅された前記高周波信号を前記第２トランジスタおよび前記第３トランジスタの一方に供給する第２導電型の第６トランジスタと、
前記第６トランジスタに電流を供給する第３電流源と、
前記第３電流源に並列接続され、前記高周波信号に応じた電荷を蓄積し、電荷蓄積量に応じて前記第６トランジスタを介して前記第２トランジスタおよび前記第３トランジスタの一方に流れる電流を制御するキャパシタと、
を具備するレギュレータ。
【符号の説明】
【０１６３】
１０、３０、４０、５０、６０、７０、８０、９０、１００、１１０  レギュレータ
１１  電源線
１２  接地線
１３  出力回路
１４、３１  差動回路
１５、５１  第１バイアス回路
１６、５２  第２バイアス回路
１７  カレントミラー回路
１８  位相補償回路
１９  基準電圧入力端子
２０  電圧出力端子
２１  第１レベルシフト回路
２３  第２レベルシフト回路
２２  第１電流源
２４  第２電流源
３３  電流源
７３  第３電流源
８２  第４電流源
３２、４１  分圧回路
７１、８１、９１  高周波回路
Ｒ１、３４、３５、４２、４３、５３、５４、５５、５６  抵抗
Ｃ１、４４  キャパシタ
７４、１０１  位相補償キャパシタ
Ｑ１、Ｑ２、Ｑ８、Ｑ１０、７２、９２  ＮＭＯＳトランジスタ
Ｑ３〜Ｑ７、Ｑ９、Ｑ１１  ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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