(57)【要約】【課題】絶縁耐圧性の確保と単位面積当たりの容量値の向上を両立させることができるキャパシタを提供すること。【解決手段】半導体装置は、第１配線層と、第１層間絶縁膜を介して第１配線層上に形成された第２配線層と、を備える。第１配線層は、第１電位が印加される第１導体と、第１電位とは異なる第２電位が印加される第２導体と、を備える。第２配線層は、第１電位が印加される第３導体と、第２電位が印加される第４導体と、を備える。第１配線層と第２配線層の積層方向において、第１導体は、第３導体と第４導体のいずれともオーバーラップしておらず、且つ、第２導体は、第３導体と第４導体のいずれともオーバーラップしていない。【選択図】図６
2014107348.tif 000002
【特許請求の範囲】
【請求項１】
第１配線層と、
第１層間絶縁膜を介して前記第１配線層上に形成された第２配線層と
を備え、
前記第１配線層は、
第１電位が印加される第１導体と、
前記第１電位とは異なる第２電位が印加される第２導体と
を備え、
前記第２配線層は、
前記第１電位が印加される第３導体と、
前記第２電位が印加される第４導体と
を備え、
前記第１配線層における前記第１導体と前記第２導体との間の間隔はＳ１であり、
前記第２配線層における前記第３導体と前記第４導体との間の間隔はＳ２であり、
前記第１導体と前記第４導体との間の間隔及び前記第２導体と前記第３導体との間の間隔のうち最小値はＶ１であり、
前記第１配線層と前記第２配線層の積層方向において、前記第１導体あるいは前記第２導体の上面と前記第３導体あるいは前記第４導体の下面との間の距離の最小値はＴ１であり、
Ｖ１＞Ｔ１、及び、Ｖ１２＜（ＭＡＸ（Ｓ１，Ｓ２））２＋Ｔ１２の関係が成り立つ
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
更に、
前記第１配線層に形成された第１インターディジタル型キャパシタと、
前記第２配線層に形成された第２インターディジタル型キャパシタと
を備え、
前記第１インターディジタル型キャパシタは、前記積層方向に直交する第１面内方向において交互に配置された前記第１導体と前記第２導体を備え、
前記第２インターディジタル型キャパシタは、前記第１面内方向において交互に配置された前記第３導体と前記第４導体を備える
半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
更に、
第２層間絶縁膜を介して前記第２配線層上に形成された第３配線層
を備え、
前記第３配線層は、
前記第１電位が印加される第５導体と、
前記第２電位が印加される第６導体と
を備え、
前記第３配線層における前記第５導体と前記第６導体との間の間隔はＳ３であり、
前記第３導体と前記第６導体との間の間隔及び前記第４導体と前記第５導体との間の間隔のうち最小値はＶ２であり、
前記積層方向において、前記第３導体あるいは前記第４導体の上面と前記第５導体あるいは前記第６導体の下面との間の距離の最小値はＴ２であり、
Ｖ２＞Ｔ２、及び、Ｖ２２＜（ＭＡＸ（Ｓ２，Ｓ３））２＋Ｔ２２の関係が成り立つ
半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記積層方向において、前記第１導体と前記第６導体は少なくとも部分的にオーバーラップしており、前記第２導体と前記第５導体は少なくとも部分的にオーバーラップしている
半導体装置。
【請求項５】
第１配線層と、
第１層間絶縁膜を介して前記第１配線層上に形成された第２配線層と
を備え、
前記第１配線層は、
第１電位が印加される第１導体と、
前記第１電位とは異なる第２電位が印加される第２導体と
を備え、
前記第２配線層は、
前記第１電位が印加される第３導体と、
前記第２電位が印加される第４導体と
を備え、
前記第１配線層と前記第２配線層の積層方向において、前記第１導体は、前記第３導体と前記第４導体のいずれともオーバーラップしておらず、且つ、前記第２導体は、前記第３導体と前記第４導体のいずれともオーバーラップしていない
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
更に、
前記第１配線層に形成された第１インターディジタル型キャパシタと、
前記第２配線層に形成された第２インターディジタル型キャパシタと
を備え、
前記第１インターディジタル型キャパシタは、前記積層方向に直交する第１面内方向において交互に配置された前記第１導体と前記第２導体を備え、
前記第２インターディジタル型キャパシタは、前記第１面内方向において交互に配置された前記第３導体と前記第４導体を備える
半導体装置。
【請求項７】
請求項５に記載の半導体装置であって、
更に、
第２層間絶縁膜を介して前記第２配線層上に形成された第３配線層
を備え、
前記第３配線層は、
前記第１電位が印加される第５導体と、
前記第２電位が印加される第６導体と
を備え、
前記積層方向において、前記第３導体は、前記第５導体と前記第６導体のいずれともオーバーラップしておらず、且つ、前記第４導体は、前記第５導体と前記第６導体のいずれともオーバーラップしていない
半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記積層方向において、前記第１導体と前記第６導体は少なくとも部分的にオーバーラップしており、前記第２導体と前記第５導体は少なくとも部分的にオーバーラップしている
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを備える半導体装置に関する。
【背景技術】
【０００２】
大容量且つ小面積のキャパシタとして、「インターディジタル型キャパシタ（interdigital
capacitor）」が知られている。インターディジタル型キャパシタは、２つのくし型電極がかみ合った構造を有する。単位面積当たりの容量値を更に増大させるため、２個のインターディジタル型キャパシタが積層される場合もある（例えば、特許文献１参照）。
【０００３】
図１は、特許文献１に開示されているキャパシタの構造を概略的に示している。第１配線層において、２つのくし型電極４−１、４−２がかみ合うように配置されており、それにより１個のインターディジタル型キャパシタが形成されている。それら２つのくし型電極４−１、４−２には、それぞれ異なる電位が印加される。また、第２配線層において、２つのくし型電極４−３、４−４がかみ合うように配置されており、それにより別のインターディジタル型キャパシタが形成されている。それら２つのくし型電極４−３、４−４には、それぞれ異なる電位が印加される。更に、くし型電極４−１、４−３は、接続導体８−１を介して電気的に接続されており、同電位となる。また、くし型電極４−２、４−４は、接続導体８−２を介して電気的に接続されており、同電位となる。
【０００４】
図２及び図３は、図１中の線Ａ−Ａ’に沿った断面構造の例を示している。図２及び図３において、くし型電極４−１、４−２が形成される第１配線層とくし型電極４−３、４−４が形成される第２配線層との間には、層間絶縁膜７が形成されている。第１配線層のくし型電極４−１、４−２と第２配線層のくし型電極４−３、４−４とは、その層間絶縁膜７を介して対向するように配置される。より詳細には、図２に示される例の場合、同電位のくし型電極４−１、４−３同士が対向しており、また、同電位のくし型電極４−２、４−４同士が対向している。一方、図３に示される例の場合、異電位のくし型電極４−１、４−４同士が対向しており、また、異電位のくし型電極４−２、４−３同士が対向している。
【０００５】
このように、インターディジタル型キャパシタを積層することによって、水平方向だけでなく垂直方向の容量も利用することが可能となる。このことは、単位面積当たりの容量値を増大させる観点から好ましい。
【０００６】
他の関連技術として、特許文献２は、容量素子を構成する第１電極及び第２電極を形成するためのリソグラフィ工程で重ね合わせズレが生じた場合にも容量ばらつきを抑制できる技術を開示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−２８３０７６号公報
【特許文献２】特開２０１０−２１２６２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図３で示されたような異電位のくし型電極同士が対向するような配置の場合、単位面積当たりの容量値を最も増大させることができる。しかしながら、近年の半導体装置の微細化に伴い、層間絶縁膜の厚さが小さくなってきており、垂直方向の絶縁耐圧が十分に得られなくなっている。このような状況において、図３で示されたような配置を適用することは困難となっている。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。
【課題を解決するための手段】
【００１０】
一実施の形態において、半導体装置が提供される。その半導体装置は、第１配線層と、第１層間絶縁膜を介して第１配線層上に形成された第２配線層と、を備える。第１配線層は、第１電位が印加される第１導体と、第１電位とは異なる第２電位が印加される第２導体と、を備える。第２配線層は、第１電位が印加される第３導体と、第２電位が印加される第４導体と、を備える。第１配線層における第１導体と第２導体との間の間隔はＳ１であり、第２配線層における第３導体と第４導体との間の間隔はＳ２である。第１導体と第４導体との間の間隔及び第２導体と第３導体との間の間隔のうち最小値はＶ１である。第１配線層と第２配線層の積層方向において、第１導体あるいは第２導体の上面と第３導体あるいは第４導体の下面との間の距離の最小値はＴ１である。このとき、「Ｖ１＞Ｔ１」、及び、「Ｖ１２＜（ＭＡＸ（Ｓ１，Ｓ２））２＋Ｔ１２」の関係が成り立つ。
【００１１】
他の実施の形態において、半導体装置が提供される。その半導体装置は、第１配線層と、第１層間絶縁膜を介して第１配線層上に形成された第２配線層と、を備える。第１配線層は、第１電位が印加される第１導体と、第１電位とは異なる第２電位が印加される第２導体と、を備える。第２配線層は、第１電位が印加される第３導体と、第２電位が印加される第４導体と、を備える。第１配線層と第２配線層の積層方向において、第１導体は、第３導体と第４導体のいずれともオーバーラップしておらず、且つ、第２導体は、第３導体と第４導体のいずれともオーバーラップしていない。
【発明の効果】
【００１２】
本開示の半導体装置によれば、絶縁耐圧性の確保と単位面積当たりの容量値の向上を両立させることが可能となる。
【図面の簡単な説明】
【００１３】
【図１】図１は、特許文献１に開示されているキャパシタの構造を概略的に示している。
【図２】図２は、図１中の線Ａ−Ａ’に沿った断面構造の一例を示している。
【図３】図３は、図１中の線Ａ−Ａ’に沿った断面構造の他の例を示している。
【図４】図４は、第１の実施の形態に係る半導体装置の構造を示す平面図である。
【図５】図５は、第１の実施の形態に係る半導体装置の構造を示す斜視図である。
【図６】図６は、図５中の線Ａ−Ａ’に沿った断面構造の一例を示している。
【図７Ａ】図７Ａは、第１の実施の形態に係る半導体装置の製造プロセスを示す断面図である。
【図７Ｂ】図７Ｂは、第１の実施の形態に係る半導体装置の製造プロセスを示す断面図である。
【図７Ｃ】図７Ｃは、第１の実施の形態に係る半導体装置の製造プロセスを示す断面図である。
【図７Ｄ】図７Ｄは、第１の実施の形態に係る半導体装置の製造プロセスを示す断面図である。
【図７Ｅ】図７Ｅは、第１の実施の形態に係る半導体装置の製造プロセスを示す断面図である。
【図７Ｆ】図７Ｆは、第１の実施の形態に係る半導体装置の製造プロセスを示す断面図である。
【図８】図８は、第２の実施の形態に係る半導体装置の構造を示す断面図である。
【図９】図９は、第３の実施の形態に係る半導体装置の構造を示す断面図である。
【図１０】図１０は、第４の実施の形態に係る半導体装置の構造を示す断面図である。
【図１１】図１１は、第５の実施の形態に係る半導体装置の構造を示す断面図である。
【図１２】図１２は、第６の実施の形態に係る半導体装置の構造を示す回路図である。
【発明を実施するための形態】
【００１４】
添付図面を参照して、実施の形態に係る半導体装置を説明する。
【００１５】
１．第１の実施の形態
１−１．構造
図４は、本実施の形態に係る半導体装置の構造を示す平面図である。本実施の形態に係る半導体装置は、インターディジタル型キャパシタを備えている。インターディジタル型キャパシタは、２つのくし型電極がかみ合った構造を有する。より詳細には、インターディジタル型キャパシタは、第１くし型電極１０と第２くし型電極２０を備えている。第１くし型電極１０には第１電位が印加され、第２くし型電極２０には第１電位とは異なる第２電位が印加される。
【００１６】
第１くし型電極１０は、くしの歯の部分に相当する複数の第１導体１０Ａと、それら複数の第１導体１０Ａに共通に接続された第１共通導体１０Ｂを備えている。複数の第１導体１０Ａは、Ｘ方向に沿って延在しており、互いに平行に形成されている。第１共通導体１０Ｂは、Ｘ方向と直交するＹ方向に沿って延在している。
【００１７】
第２くし型電極２０は、くしの歯の部分に相当する複数の第２導体２０Ａと、それら複数の第２導体２０Ａに共通に接続された第２共通導体２０Ｂを備えている。複数の第２導体２０Ａは、Ｘ方向に沿って延在しており、互いに平行に形成されている。第２共通導体２０Ｂは、Ｘ方向と直交するＹ方向に沿って延在している。
【００１８】
第１くし型電極１０と第２くし型電極２０は、互いに絶縁されているが、互いにかみ合うように配置されている。より詳細には、第１電位の第１導体１０Ａと第２電位の第２導体２０Ａが、Ｙ方向において交互に現れるように配置されている。隣り合う第１導体１０Ａと第２導体２０Ａとの間の間隔（Ｙ方向）は、“Ｓ”である。また、第１導体１０Ａと第２共通導体２０Ｂとの間の間隔（Ｘ方向）、及び、第２導体２０Ａと第１共通導体１０Ｂとの間の間隔（Ｘ方向）は、“Ｑ”である。
【００１９】
図５は、本実施の形態に係る半導体装置の構造を示す斜視図である。図５に示されるように、本実施の形態によれば、図４で示されたようなインターディジタル型キャパシタが複数積層されている。
【００２０】
例えば、第１配線層４０−１に第１インターディジタル型キャパシタが形成されており、第２配線層４０−２に第２インターディジタル型キャパシタが形成されている。第２配線層４０−２は、層間絶縁膜３１を介して第１配線層４０−１上に形成されている。第１配線層４０−１と第２配線層４０−２の積層方向は、上記の面内方向（Ｘ方向、Ｙ方向）と直交するＺ方向である。
【００２１】
第１配線層４０−１に形成されている第１インターディジタル型キャパシタの第１くし型電極１０及び第２くし型電極２０は、以下、それぞれ、第１くし型電極１０−１及び第２くし型電極２０−１と参照される。第１くし型電極１０−１の第１導体１０Ａは、以下、第１導体１０Ａ−１と参照される。第２くし型電極２０−１の第２導体２０Ａは、以下、第２導体２０Ａ−１と参照される。
【００２２】
第２配線層４０−２に形成されている第２インターディジタル型キャパシタの第１くし型電極１０及び第２くし型電極２０は、以下、それぞれ、第１くし型電極１０−２及び第２くし型電極２０−２と参照される。第１くし型電極１０−２の第１導体１０Ａは、以下、第１導体１０Ａ−２と参照される。第２くし型電極２０−２の第２導体２０Ａは、以下、第２導体２０Ａ−２と参照される。
【００２３】
同じ第１電位が印加される第１くし型電極１０−１、１０−２間は、第１接続導体１５で接続されている。より詳細には、第１接続導体１５は、第１配線層４０−１と第２配線層４０−２との間の層間絶縁膜３１を貫通するように形成されている。そして、その第１接続導体１５が、第１配線層４０−１の第１くし型電極１０−１と第２配線層４０−２の第１くし型電極１０−２のそれぞれの第１共通導体１０Ｂに接続されている。
【００２４】
また、同じ第２電位が印加される第２くし型電極２０−１、２０−２間は、第２接続導体２５で接続されている。より詳細には、第２接続導体２５は、第１配線層４０−１と第２配線層４０−２との間の層間絶縁膜３１を貫通するように形成されている。そして、その第２接続導体２５が、第１配線層４０−１の第２くし型電極２０−１と第２配線層４０−２の第２くし型電極２０−２のそれぞれの第２共通導体２０Ｂに接続されている。
【００２５】
図６は、図５中の線Ａ−Ａ’に沿った断面構造の一例を示している。層間絶縁膜３０上の第１配線層４０−１に、第１導体１０Ａ−１と第２導体２０Ａ−１が形成されている。第１導体１０Ａ−１と第２導体２０Ａ−１は、Ｙ方向において交互に配置されている。隣り合う第１導体１０Ａ−１と第２導体２０Ａ−１との間の間隔（Ｙ方向）は、“Ｓ１”である。この間隔Ｓ１は、第１導体１０Ａ−１と第２導体２０Ａ−１との間で十分な絶縁耐圧が得られるように設計されている。
【００２６】
第１配線層４０−１上に層間絶縁膜３１が形成されている。その層間絶縁膜３１上の第２配線層４０−２に、第１導体１０Ａ−２と第２導体２０Ａ−２が形成されている。第１導体１０Ａ−２と第２導体２０Ａ−２は、Ｙ方向において交互に配置されている。隣り合う第１導体１０Ａ−２と第２導体２０Ａ−２との間の間隔（Ｙ方向）は、“Ｓ２”である。この間隔Ｓ２は、第１導体１０Ａ−２と第２導体２０Ａ−２との間で十分な絶縁耐圧が得られるように設計されている。
【００２７】
また、第１配線層４０−１の導体と第２配線層４０−２の導体に関して、２つのパラメータ“Ｔ１”及び“Ｖ１”が定義される。
【００２８】
距離Ｔ１は、導体間のＺ方向距離（Ｚ方向に沿った距離）の最小値である。具体的には、距離Ｔ１は、第１配線層４０−１の導体（１０Ａ−１あるいは２０Ａ−１）の上面と第２配線層４０−２の導体（１０Ａ−２あるいは２０Ａ−２）の下面との間のＺ方向距離の最小値である。距離Ｔ１は、第１配線層４０−１と第２配線層４０−２との間に形成されている層間絶縁膜３１の厚さであるとも言える。
【００２９】
間隔Ｖ１は、異電位の導体間の間隔の最小値である。具体的には、間隔Ｖ１は、第１電位の第１導体１０Ａ−１と第２電位の第２導体２０Ａ−２との間の間隔、及び、第２電位の第２導体２０Ａ−１と第１電位の第１導体１０Ａ−２との間の間隔のうち最小値である。以下に説明されるように、この間隔Ｖ１は、「絶縁耐圧性の確保」と「単位面積当たりの容量値増加」の観点から規定される。
【００３０】
仮に間隔Ｖ１が距離Ｔ１と等しい場合（Ｖ１＝Ｔ１）、第１電位の導体（１０Ａ−１、１０Ａ−２）と第２電位の導体（２０Ａ−１、２０Ａ−２）が対向し、これは既出の図３で示された場合に相当する。しかしながら、近年の半導体装置の微細化に伴い、層間絶縁膜３１の厚さが小さくなってきており、Ｚ方向の絶縁耐圧が十分に得られなくなっている。このような状況において第１電位の導体（１０Ａ−１、１０Ａ−２）と第２電位の導体（２０Ａ−１、２０Ａ−２）が対向すると、絶縁破壊が生じる可能性がある。特に、対向面積が大きいキャパシタの場合はこの問題が顕著である。そこで、絶縁耐圧性の確保のため、本実施の形態によれば、次の関係式（１）で表される条件が課される。
【００３１】
（１）Ｖ１＞Ｔ１
【００３２】
この関係式（１）は、次のように言い換えることもできる。すなわち、Ｚ方向において、第１電位の第１導体１０Ａ−１は、第２電位の第２導体２０Ａ−２とオーバーラップしていない。同様に、第２電位の第２導体２０Ａ−１は、第１電位の第１導体１０Ａ−２とオーバーラップしていない。このような関係式（１）が満たされることにより、層間絶縁膜３１が薄くなっても、Ｚ方向の絶縁耐圧性を確保することが可能となる。
【００３３】
上記の関係式（１）は、間隔Ｖ１の下限を規定している。一方、間隔Ｖ１の上限は、次の通りである。すなわち、間隔Ｖ１が増加するにつれて図６で示された構造の容量値が減少するため、間隔Ｖ１をいたずらに大きくする必要はない。単位面積当たりの容量値増加の観点から、次の関係式（２）で表される条件が課される。
【００３４】
（２）Ｖ１２＜（ＭＡＸ（Ｓ１，Ｓ２））２＋Ｔ１２
【００３５】
第１配線層４０−１における間隔Ｓ１と第２配線層４０−２における間隔Ｓ２が等しい場合（Ｓ１＝Ｓ２＝Ｓ）、上記の関係式（２）は、次の関係式（３）で表される。
【００３６】
（３）Ｖ１２＜Ｓ２＋Ｔ１２
【００３７】
この関係式（３）は、次のように言い換えることもできる。すなわち、Ｚ方向において、第１電位の第１導体１０Ａ−１は、第１電位の第１導体１０Ａ−２とオーバーラップしていない。同様に、第２電位の第２導体２０Ａ−１は、第２電位の第２導体２０Ａ−２とオーバーラップしていない。
【００３８】
既出の図２で示された場合は、「Ｖ１２＝Ｓ２＋Ｔ１２」の場合に相当する。しかしながら、これは、絶縁耐圧の観点からは過剰であり、且つ、単位面積当たりの容量値も最小となる。本実施の形態のように上記の関係式（２）、（３）が成り立つ場合、単位面積当たりの容量値は、図２で示された場合よりも大きくなる。
【００３９】
以上に説明されたように、本実施の形態によれば、絶縁耐圧性の確保と単位面積当たりの容量値の向上を両立させることが可能となる。
【００４０】
尚、図４で示された間隔Ｑに関しては、端部における電界集中を抑制する観点から、「Ｑ≧Ｖ１」の関係式を満たすことが好ましい。
【００４１】
１−３．製造プロセス
次に、図７Ａ〜図７Ｆを参照して、本実施の形態に係る半導体装置の製造プロセスを説明する。例えば、一般的な配線形成方法であるダマシン法が適用可能である。
【００４２】
まず、図７Ａに示されるように、層間絶縁膜３０が形成される。次に、図７Ｂに示されるように、フォトリソグラフィ技術により、所望の配線パターンに応じた溝３０Ｔが層間絶縁膜３０の表面に形成される。次に、図７Ｃに示されるように、金属膜５０（例えばＣｕ膜）が、例えばメッキ法により全面に形成される。続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）が実施され、溝３０Ｔ内部以外の金属膜５０が除去される。その結果、溝３０Ｔ内部の金属膜５０が残り、これが第１配線層４０−１の導体（１０Ａ−１、２０Ａ−１）となる。つまり、層間絶縁膜３０の表面の溝３０Ｔに埋め込まれるように、第１配線層４０−１の導体（１０Ａ−１、２０Ａ−１）が形成される。
【００４３】
第２配線層４０−２に関しても同様である。図７Ｅに示されるように、導体１０Ａ−１、２０Ａ−１及び層間絶縁膜３０上に、層間絶縁膜３１が形成される。そして、図７Ｆに示されるように、上記の第１配線層４０−１の場合と同様に、層間絶縁膜３１の表面の溝に埋め込まれるように、第２配線層４０−２の導体（１０Ａ−２、２０Ａ−２）が形成される。
【００４４】
このようなプロセスで形成された第１配線層４０−１と第２配線層４０−２に関して、距離Ｔ１は、次のように定義される。すなわち、距離Ｔ１は、第１配線層４０−１の導体（１０Ａ−１あるいは２０Ａ−１）の上面と第２配線層４０−２の導体（１０Ａ−２あるいは２０Ａ−２）の下面との間のＺ方向距離の最小値である。距離Ｔ１は、第１配線層４０−１と第２配線層４０−２との間に形成されている層間絶縁膜３１の厚さであるとも言える。
【００４５】
２．第２の実施の形態
インターディジタル型キャパシタの積層数が３以上となった場合も、第１の実施の形態と同様の議論が適用される。例えば、図８は、積層数が３の場合の断面構造を示している。第１配線層４０−１と第２配線層４０−２に関しては、第１の実施の形態と同じである。
【００４６】
第２配線層４０−２上に、層間絶縁膜３２を介して第３配線層４０−３が形成されている。第３配線層４０−３には、第３インターディジタル型キャパシタが形成されている。第３インターディジタル型キャパシタの第１導体１０Ａ及び第２導体２０Ａは、以下、それぞれ、第１導体１０Ａ−３及び第２導体２０Ａ−３と参照される。
【００４７】
層間絶縁膜３２上の第３配線層４０−３に、第１導体１０Ａ−３と第２導体２０Ａ−３が形成されている。第１導体１０Ａ−３と第２導体２０Ａ−３は、Ｙ方向において交互に配置されている。隣り合う第１導体１０Ａ−３と第２導体２０Ａ−３との間の間隔（Ｙ方向）は、“Ｓ３”である。この間隔Ｓ３は、第１導体１０Ａ−３と第２導体２０Ａ−３との間で十分な絶縁耐圧が得られるように設計されている。
【００４８】
また、第２配線層４０−２の導体と第３配線層４０−３の導体に関して、２つのパラメータ“Ｔ２”及び“Ｖ２”が定義される。
【００４９】
距離Ｔ２は、導体間のＺ方向距離（Ｚ方向に沿った距離）の最小値である。具体的には、距離Ｔ２は、第２配線層４０−２の導体（１０Ａ−２あるいは２０Ａ−２）の上面と第３配線層４０−３の導体（１０Ａ−３あるいは２０Ａ−３）の下面との間のＺ方向距離の最小値である。距離Ｔ２は、第２配線層４０−２と第３配線層４０−３との間に形成されている層間絶縁膜３２の厚さであるとも言える。
【００５０】
間隔Ｖ２は、異電位の導体間の間隔の最小値である。具体的には、間隔Ｖ２は、第１電位の第１導体１０Ａ−２と第２電位の第２導体２０Ａ−３との間の間隔、及び、第２電位の第２導体２０Ａ−２と第１電位の第１導体１０Ａ−３との間の間隔のうち最小値である。第１の実施の形態と同様に、間隔Ｖ２に関して、次の関係式（４）、（５）で表される条件が課される。
【００５１】
（１）Ｖ２＞Ｔ２
（２）Ｖ２２＜（ＭＡＸ（Ｓ２，Ｓ３））２＋Ｔ２２
【００５２】
この関係式（４）、（５）は、次のように言い換えることもできる。すなわち、Ｚ方向において、第１電位の第１導体１０Ａ−２は、第１電位の第１導体１０Ａ−３及び第２電位の第２導体２０Ａ−３のいずれともオーバーラップしていない。同様に、第２電位の第２導体２０Ａ−２は、第１電位の第１導体１０Ａ−３及び第２電位の第２導体２０Ａ−３のいずれともオーバーラップしていない。
【００５３】
これにより、第１の実施の形態と同じ効果が得られる。また、単位面積当たりの容量値が更に増加する。
【００５４】
３．第３の実施の形態
図９は、第３の実施の形態に係る半導体装置の構造を示す断面図である。基本的な構造は、図８で示された第２の実施の形態の場合と同じである。第３の実施の形態は、追加的に次の特徴を有している。
【００５５】
すなわち、第１配線層４０−１と第３配線層４０−３との間で、異電位の導体同士が少なくとも部分的にオーバーラップしている。より詳細には、第１配線層４０−１における第１導体１０Ａ−１と第３配線層４０−３における第２導体２０Ａ−３が、Ｚ方向において、少なくとも部分的にオーバーラップしている。また、第１配線層４０−１における第２導体２０Ａ−１と第３配線層４０−３における第１導体１０Ａ−３が、Ｚ方向において、少なくとも部分的にオーバーラップしている。
【００５６】
これにより、第１配線層４０−１と第３配線層４０−３との間の容量値が増加する。すなわち、単位面積当たりの容量値が更に増加する。尚、第１配線層４０−１と第３配線層４０−３との間の絶縁耐圧性は十分であり、少なくとも既出の図３で示された場合よりは優れている。
【００５７】
４．第４の実施の形態
図１０は、第４の実施の形態に係る半導体装置の構造を示す断面図である。既出の実施の形態で示されたインターディジタル型キャパシタと共に、ＭＯＳトランジスタ１１０が形成されている。より詳細には、半導体基板１００上にＭＯＳトランジスタ１１０が形成されている。その半導体基板１００及びＭＯＳトランジスタ１１０を覆うように層間絶縁膜３０が形成されている。
【００５８】
ＭＯＳトランジスタ１１０のソース／ドレイン拡散層は、コンタクト１２０に接続されている。そのコンタクト１２０は、層間絶縁膜３０を貫通するように形成されており、第１配線層４０−１に形成された第１配線１３０−１に接続されている。第１配線１３０−１は、ビア１４０を介して、第２配線層４０−２に形成された第２配線１３０−２に接続されている。
【００５９】
ＭＯＳトランジスタ１１０とインターディジタル型キャパシタは、互いにオーバーラップするように配置されていてもよいし、そうでなくてもよい。それらがオーバーラップするように配置されている場合、回路面積が縮小される。一方、それらがオーバーラップしない場合、ＭＯＳトランジスタ１１０とインターディジタル型キャパシタとの間の耐圧が向上する。
【００６０】
５．第５の実施の形態
図１１は、第５の実施の形態に係る半導体装置の構造を示す断面図である。既出の実施の形態で示されたインターディジタル型キャパシタと共に、ＭＯＳトランジスタ１１０及びＭＯＳ容量１５０が形成されている。ＭＯＳトランジスタ１１０は、第４の実施の形態の場合と同様である。ＭＯＳ容量１５０は、半導体基板１００上に形成されている。
【００６１】
ＭＯＳ容量１５０とインターディジタル型キャパシタは、互いにオーバーラップするように配置されていてもよいし、そうでなくてもよい。それらがオーバーラップするように配置されている場合、回路面積が縮小される。一方、それらがオーバーラップしない場合、ＭＯＳ容量１５０とインターディジタル型キャパシタとの間の耐圧が向上する。
【００６２】
６．第６の実施の形態
フラッシュメモリ混載の半導体集積回路を考える。一般的に、フラッシュメモリのデータ書き込み・消去には、１０Ｖ程度の高電圧が使用される。そのような高電圧を半導体集積回路内部で生成するために、昇圧回路が用いられる。
【００６３】
図１２は、昇圧回路の一例であるＤｉｃｋｓｏｎ型のチャージポンプ回路の構成を示している。クロック信号ＣＬＫがＬｏｗの時、トランジスタＴｒ１がＯＮし、トランジスタＴｒ２がＯＦＦする。その結果、キャパシタＣ１が充電され、キャパシタＣ１の端子間の電位差はおよそＶｄｄとなる。その後、クロック信号ＣＬＫがＨｉｇｈに切り替わると、トランジスタＴｒ１がＯＦＦし、トランジスタＴｒ２がＯＮになる。このとき、出力電位Ｖｐｐは、クロック信号ＣＬＫの電位（Ｖｄｄ）にキャパシタＣ１の端子間の電位差（Ｖｄｄ）が加算された２Ｖｄｄとなる。また、キャパシタＣ２の端子間の電位差も２Ｖｄｄとなる。
【００６４】
このような高電圧を生成する昇圧回路のキャパシタＣ１、Ｃ２には、高い耐圧が要求される。高耐圧のキャパシタとしては、一般に、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のキャパシタが用いられる。しかしながら、耐圧確保のためにＭＯＳキャパシタを直列に接続した場合、キャパシタ全体としての面積が増大してしまい、好ましくない。
【００６５】
そこで、そのようなＭＯＳキャパシタの一部又は全部を既出の実施の形態に係るインターディジタル型キャパシタで置き換えることにより、キャパシタ面積を縮小することが可能となる。つまり、高電圧生成回路中の高耐圧キャパシタとして既出の実施の形態に係るインターディジタル型キャパシタを使用することは、面積縮小の観点から好適である。ＭＯＳキャパシタと既出の実施の形態に係るインターディジタル型キャパシタを重ねて配置することも可能である。
【００６６】
より一般化して、高電圧を扱う回路中の高耐圧キャパシタとして既出の実施の形態に係るインターディジタル型キャパシタを使用することは、面積縮小の観点から好適である。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６８】
１０、１０−１、１０−２    第１くし型電極
１０Ａ、１０Ａ−１、１０Ａ−２、１０Ａ−３  第１導体
１０Ｂ  第１共通導体
１５    第１接続導体
２０、２０−１、２０−２    第２くし型電極
２０Ａ、２０Ａ−１、２０Ａ−２、２０Ａ−３  第２導体
２０Ｂ  第２共通導体
２５    第２接続導体
３０、３１、３２    層間絶縁膜
４０−１  第１配線層
４０−２  第２配線層
４０−３  第３配線層
５０    金属膜
１００    半導体基板
１１０    ＭＯＳトランジスタ
１２０    コンタクト
１３０−１  第１配線
１３０−２  第２配線
１４０    ビア
１５０    ＭＯＳ容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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