(57)【要約】      （修正有）【課題】電子装置における、デジタル階調と時間階調とを組み合わせた駆動方法において、高いデューティー比を確保し、かつアドレス期間よりも短いサステイン期間を有する場合にも正常に画像（映像）の表示が可能であり、かつ信号波形のなまりの影響を受けにくい新規の駆動方法を提供する。【解決手段】アドレス期間よりも短いサステイン期間を有するサブフレーム期間１０２において、サステイン期間１０４の終了後、次のサブフレーム期間のアドレス期間が開始されるまでの期間、強制的にクリア期間１０５を設けて、サステイン期間１０４の長さを、アドレス期間１０３の長さとは無関係に設定することを可能とする。この非表示期間は、保持容量線の電位を変えることにより行うため、陰極配線の電位を変えることで非表示期間を設ける方法と異なり、信号波形のなまりによる影響を受けない。【選択図】図１
2014041357.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、絶縁層と、第１及び第２の材と、第１及び第２の基板と、を有し、
前記発光素子は、前記第１の基板の上方の第１の電極と、前記第１の電極の上方の発光層と、前記発光層の上方の第２の電極と、を有し、
前記発光素子は、前記第２の電極を透過して発光することができる機能を有することを特徴とする発光装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置の構成に関する。本発明は、特に、絶縁体上に作成される薄膜トラ
ンジスタ（ＴＦＴ）を有するアクティブマトリクス型電子装置の駆動方法およびそれを用
いる電子装置に関する。
【背景技術】
【０００２】
近年、ＬＣＤ（液晶ディスプレイ）に替わるフラットパネルディスプレイとして、エレ
クトロルミネッセンス（ＥＬ）素子を画素部に用いたＥＬディスプレイが注目を集めてお
り、活発な研究が行われている。
【０００３】
ＬＣＤには、駆動方式として大きく分けて２つのタイプがあった。１つは、ＳＴＮ−Ｌ
ＣＤなどに用いられているパッシブマトリクス型であり、もう１つは、ＴＦＴ−ＬＣＤな
どに用いられているアクティブマトリクス型であった。ＥＬディスプレイにおいても、同
様に、大きく分けて２種類の駆動方式がある。１つはパッシブマトリクス型、もう１つが
アクティブマトリクス型である。
【０００４】
パッシブマトリクス型の場合は、ＥＬ素子の上部と下部とに、電極となる配線が配置さ
れている。そして、その配線に電圧を順に加えて、ＥＬ素子に電流を流すことによって点
灯させている。一方、アクティブマトリクス型の場合は、各画素にＴＦＴを有し、各画素
内で信号を保持出来るようになっている。
【０００５】
ＥＬディスプレイに用いられているアクティブマトリクス型電子装置の構成例を図１４
に示す。図１４（Ａ）は全体回路構成図であり、基板１４５０の中央に画素部１４５３を
有している。画素部の左右には、ゲート信号線を制御するためのゲート信号線側駆動回路
１４５２が配置されている。ゲート信号線駆動回路１４５２は、片側配置でも良いが、回
路動作の効率や信頼性を考慮すると、両側配置とするのが望ましい。画素部１４５３の上
側には、ソース信号線を制御するためのソース信号線側駆動回路１４５１が配置されてい
る。１画素分の拡大図を図１４（Ｂ）に示す。１４０１は、画素に信号を書き込む時のス
イッチング素子として機能するＴＦＴ（以下、スイッチング用ＴＦＴという）である。１
４０２はＥＬ素子１４０３に供給する電流を制御するための素子（電流制御素子）として
機能するＴＦＴ（以下、エレクトロルミネッセンス駆動用ＴＦＴといい、ＥＬ駆動用ＴＦ
Ｔと表記する）である。ＴＦＴの動作としてソース接地が良いこと、ＥＬ素子１４０３の
製造上の制約などから、ＥＬ駆動用ＴＦＴにはＰチャネル型を用い、ＥＬ素子１４０３の
陽極と電流供給線１４０７との間にＥＬ駆動用ＴＦＴ１４０２を配置する方式が一般的で
あり、多く採用されている。１４０４は、ソース信号線１４０６から入力される信号（電
圧）を保持するための保持容量である。図１４（Ｂ）での保持容量１４０４の一方の端子
は、電流供給線１４０７に接続されているが、専用の配線を用いることもある。スイッチ
ング用ＴＦＴ１４０１のゲート端子は、ゲート信号線１４０５に、ソース端子は、ソース
信号線１４０６に接続されている。また、ＥＬ駆動用ＴＦＴ１４０２のドレイン端子はＥ
Ｌ素子１４０３の陽極もしくは陰極に、ソース端子は電流供給線１４０７に接続されてい
る。
【０００６】
ＥＬ素子は、エレクトロルミネッセンス（Electro Luminescence：電場を加えることで発
生するルミネッセンス）が得られる有機化合物を含む層（以下、ＥＬ層と記す）と、陽極
と、陰極とを有する。有機化合物におけるルミネッセンスには、一重項励起状態から基底
状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）と
があるが、本発明はどちらの発光を用いた発光装置にも適用可能である。
【０００７】
なお、本明細書では、陽極と陰極の間に設けられた全ての層をＥＬ層と定義する。ＥＬ
層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれ
る。基本的にＥＬ素子は、陽極／発光層／陰極が順に積層された構造を有しており、この
構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸
送層／陰極等の順に積層した構造を有していることもある。
【０００８】
また、本明細書中では、陽極、ＥＬ層及び陰極で形成される素子をＥＬ素子と呼ぶ。
【０００９】
次に、同図１４を参照して、アクティブマトリクス型電子装置の回路の動作について説
明する。まず、ゲート信号線１４０５が選択されると、スイッチング用ＴＦＴ１４０１の
ゲート電極に電圧が印加され、スイッチング用ＴＦＴ１４０１が導通状態になる。すると
、ソース信号線１４０６の信号（電圧）が保持容量１４０４に蓄積される。保持容量１４
０４の電圧は、ＥＬ駆動用ＴＦＴ１４０２のゲート・ソース間電圧ＶGSとなるため、保持
容量１４０４の電圧に応じた電流がＥＬ駆動用ＴＦＴ１４０２とＥＬ素子１４０３に流れ
る。その結果、ＥＬ素子１４０３が点灯する。
【００１０】
ＥＬ素子１４０３の輝度、つまりＥＬ素子１４０３を流れる電流量は、ＥＬ駆動用ＴＦＴ
１４０２のＶGSによって制御出来る。ＶGSは、保持容量１４０４の電圧であり、それはソ
ース信号線１４０６に入力される信号（電圧）である。つまり、ソース信号線１４０６に
入力される信号（電圧）を制御することによって、ＥＬ素子１４０３の輝度を制御する。
最後に、ゲート信号線１４０５を非選択状態にして、スイッチング用ＴＦＴ１４０１のゲ
ートを閉じ、スイッチング用ＴＦＴ１４０１を非導通状態にする。その時、保持容量１４
０４に蓄積された電荷は保持される。よって、ＥＬ駆動用ＴＦＴ１４０２のＶGSは、その
まま保持され、ＶGSに応じた電流が、ＥＬ駆動用ＴＦＴ１４０２を経由してＥＬ素子１４
０３に流れ続ける。
【００１１】
以上の内容に関しては、SID99 Digest : P372 :“Current Status and future of Ligh
t-Emitting Polymer Display Driven by Poly-Si TFT”、ASIA DISPLAY98 : P217 :“Hig
h Resolution Light Emitting Polymer Display Driven by Low Temperature Polysilico
n Thin Film Transistor with Integrated Driver”、Euro Display99 Late News : P27 
:“3.8 Green OLED with Low Temperature Poly-Si TFT”などに報告されている。
【００１２】
ところで、ＥＬディスプレイの階調表現の方法には、アナログ階調方式とデジタル階調
方式とがある。前者のアナログ階調方式の場合、ＥＬ駆動用ＴＦＴ１４０２のゲート・ソ
ース間電圧ＶGSを変化させて，ＥＬ素子１４０３に流れる電流を制御し、アナログ的に輝
度を変化させる方法である。対して、後者のデジタル階調方式では、ＥＬ駆動用ＴＦＴの
ゲート・ソース間電圧ＶGSは、ＥＬ素子に全く電流が流れない範囲（点灯開始電圧以下）
か、あるいは最大電流が流れる範囲（輝度飽和電圧以上）の２段階でのみ動作する。すな
わちＥＬ素子は、点灯状態と消灯状態のみをとる。
【００１３】
ＥＬディスプレイにおいては、ＴＦＴのしきい値等の特性のばらつきが表示に影響しに
くいデジタル階調方式が主に用いられる。しかし、デジタル階調方式の場合、そのままで
は２階調表示しか出来ないため、別の方式と組み合わせて、多階調化を図る技術が複数提
案されている。
【００１４】
そのうちの１つは、面積階調方式とデジタル階調方式を組み合わせる方式である。面積
階調方式とは、点灯している部分の面積を制御して、階調を出す方式である。つまり、１
つの画素を複数のサブ画素に分割し、点灯しているサブ画素の数や面積を制御して、階調
を表現している。この方式の欠点としては、サブ画素の数を多くすることが出来ないため
、高解像度化や、多階調化が難しいことである。面積階調方式については、Euro Display
99 Late News : P71 :“TFT-LEPD with Image Uniformity by Area Ratio Gray Scale”
、IEDM 99 : P107 :“Technology for Active Matrix Light Emitting Polymer Displays
”、などに報告がされている。
【００１５】
もう１つの多階調化を図る方式として、時間階調方式とデジタル階調方式を組み合わせ
る方式がある。時間階調方式とは、点灯している時間の差を利用して、階調を出す方式で
ある。つまり、１フレーム期間を、複数のサブフレーム期間に分割し、点灯しているサブ
フレーム期間の数や長さを制御して、階調を表現している。
【００１６】
デジタル階調方式と面積階調方式と時間階調方式を組み合わせた場合については、IDW'
99 : P171 :“Low-Temperature Poly-Si TFT Driven Light-Emitting-Polymer Displays 
and Digital Gray Scale for Uniformity”に報告されている。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図１５は、デジタル階調と時間階調とをくみあわせた駆動方法におけるタイミングチャ
ートである。図１５（Ａ）はアドレス（書き込み）期間とサステイン（点灯）期間とが、
サブフレーム期間内で完全に分離しているのに対し、図１５（Ｂ）では分離していない。
【００１８】
通常，時間階調を利用した駆動方法では，各ビット毎にアドレス（書き込み）期間とサ
ステイン（点灯）期間とを設ける必要がある。アドレス（書き込み）期間とサステイン（
点灯）期間とが完全に分離した駆動方法（各サブフレーム期間において、１画面分のアド
レス（書き込み）期間が完全に終了してからサステイン（点灯）期間に入る方法）では，
１フレーム期間内でアドレス（書き込み）期間の占める割合が大きくなり，またアドレス
（書き込み）期間内でも、ある行のゲート信号線が選択されている期間は、図１５（Ａ）
に示すように、他の行は書き込みも点灯も行われない状態にある期間１５０１が生ずるた
め、デューティー比（１フレーム期間内におけるサステイン（点灯）期間の長さの割合）
が大きく低下する。アドレス（書き込み）期間を短くするには動作クロックを上げる以外
になく、回路の動作マージン等を考えると、多階調化には限界がある。対して、アドレス
（書き込み）期間とサステイン（点灯）期間とを分離しない駆動方法では、たとえばｋ行
目のゲート信号線選択期間の終了後、直ちにｋ行目のＥＬ素子はサステイン（点灯）期間
に入るため、他の行のゲート信号線選択期間の間にも、いずれかの画素は点灯しているこ
とになる。よって、よりデューティー比を高くするのには有利な駆動方法といえる。
【００１９】
しかし、アドレス（書き込み）期間とサステイン（点灯）期間とが分離していない場合
、以下のような問題が生ずる。１つのアドレス（書き込み）期間の長さは、１行目のゲー
ト信号線選択期間の開始から、最終行のゲート信号線選択期間の終了までである。ある時
点では、異なる２つのゲート信号線の選択は行うことが出来ないため、アドレス（書き込
み）期間とサステイン（点灯）期間とが分離していない駆動方法においては、サステイン
（点灯）期間は、少なくともアドレス（書き込み）期間と同じ（正確には、『ゲート信号
線１行目にて信号の書き込みが終了してから最終行での信号の書き込みが終了するまで』
の長さ）かそれ以上の長さを必要とする。よって、多階調化を図る際には、サステイン（
点灯）期間の最小単位が限られてしまう。図１５（Ｂ）において、最小ビット分のサブフ
レーム期間ＳＦ4でのアドレス（書き込み）期間Ｔａ4が終了するまでの期間と、次のフレ
ーム期間での最初のアドレス（書き込み）期間が開始してからの期間が重複しないだけの
、１５０２で示される部分の長さが、この最小単位となり、これよりも短いサステイン（
点灯）期間を有する場合は、正常に表示を行うことが出来ない。よって、デジタル階調方
式と時間階調方式を組み合わせた場合、サステイン（点灯）期間は２のべき乗の比をもっ
て長さが決まることから、１フレーム期間の長さを考えると、多階調化が困難になる。
【００２０】
本発明は、主にデジタル階調と時間階調とを組み合わせた駆動方法において、高いデュ
ーティー比を確保し、かつアドレス（書き込み）期間よりも短いサステイン（点灯）期間
を有する場合にも正常に画像（映像）の表示を可能とする新規の駆動方法を提供すること
を課題とする。
【課題を解決するための手段】
【００２１】
上述した課題を解決するために、本発明においては以下の手段を講じた。
【００２２】
本発明の電子装置の駆動方法は、アドレス（書き込み）期間よりも短いサステイン（点
灯）期間を有するサブフレーム期間において、サステイン（点灯）期間の終了後、次のサ
ブフレーム期間のアドレス（書き込み）期間が開始されるまでの期間、強制的にＥＬ素子
の非表示期間を設けてアドレス（書き込み）期間の重複を回避することにより、サステイ
ン（点灯）期間の長さを、アドレス（書き込み）期間の長さとは無関係に設定することを
可能とする。これにより、多階調化によって下位ビットのサステイン（点灯）期間が短く
なった場合にも、アドレス（書き込み）期間の重複を回避し、正常な画像（映像）に表示
が可能となる。
【００２３】
以下に、本発明の電子装置の構成について記載する。
【００２４】
請求項１に記載の本発明の電子装置の駆動方法は、
１フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、
前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・
・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有する電子装置の
駆動方法において、
前記ｎ個のサブフレーム期間のうち少なくとも１個のサブフレーム期間において、前記
アドレス（書き込み）期間と前記サステイン（点灯）期間が重複している期間を有し、
サブフレーム期間ＳＦm（１≦ｍ≦ｎ）でのアドレス（書き込み）期間Ｔａmと、サブフ
レーム期間ＳＦm+1でのアドレス（書き込み）期間Ｔａm+1とが重複する場合に、前記サブ
フレーム期間ＳＦmでのサステイン（点灯）期間ＳＦmの終了後、前記アドレス（書き込み
）期間Ｔａm+1の開始までの期間にクリア期間Ｔｃmを有することを特徴としている。
【００２５】
請求項２に記載の本発明の電子装置の駆動方法は、
１フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、
前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・
・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有する電子装置の
駆動方法において、
前記ｎ個のサブフレーム期間のうち少なくとも１個のサブフレーム期間において、前記
アドレス（書き込み）期間と前記サステイン（点灯）期間が重複している期間を有し、
ｊ（０＜ｊ）フレーム目のサブフレーム期間ＳＦnでのアドレス（書き込み）期間Ｔａn
と、ｊ＋１フレーム目のサブフレーム期間ＳＦ1でのアドレス（書き込み）期間Ｔａ1とが
重複する場合に、ｊフレーム目のサブフレーム期間ＳＦnでのサステイン（点灯）期間Ｓ
Ｆnの終了後、前記ｊ＋１フレーム目のサブフレーム期間ＳＦ1でのアドレス（書き込み）
期間Ｔａ1の開始までの期間にクリア期間Ｔｃnを有することを特徴としている。
【００２６】
請求項３に記載の本発明の電子装置の駆動方法は、
１フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、
前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・
・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有する電子装置の
駆動方法において、
あるサブフレーム期間ＳＦk（１≦ｋ≦ｎ）において、アドレス（書き込み）期間の長
さをｔａk、サステイン（点灯）期間の長さをｔｓk、１ゲート信号線選択期間の長さをｔ
g（ｔａk、ｔｓk、ｔg＞０）として、ｔａk＞ｔｓkが成立するとき、
ＳＦkの有するクリア期間の長さをｔｃk（ｔｃk＞０）とすると、
常に、ｔｃk≧ｔａk−（ｔｓk＋ｔg）が成立することを特徴としている。
【００２７】
請求項４に記載の本発明の電子装置の駆動方法は、
請求項１乃至請求項３のいずれか１項に記載の電子装置の駆動方法において、
前記クリア期間において入力されるクリア信号は、保持容量線駆動回路からの信号の入
力によって、保持容量線の電位を上げる、もしくは保持容量線の電位を下げることによっ
て与えられることを特徴としている。
【００２８】
請求項５に記載の本発明の電子装置の駆動方法は、
請求項４に記載の電子装置の駆動方法において、
前記クリア期間中は、画像信号に関わらずＥＬ素子が消灯することを特徴としている。
【００２９】
請求項６に記載の本発明の電子装置は、
ソース信号線側駆動回路と、ゲート信号線側駆動回路と、保持容量線駆動回路と、画素
部とを有し、
前記画素部は、複数のソース信号線と、複数のゲート信号線と、複数の電流供給線と、
複数の保持容量線と、複数の画素とを有し、
前記複数の画素はそれぞれ、スイッチング用トランジスタと、ＥＬ駆動用トランジスタ
と、リセット用トランジスタと、保持容量と、ＥＬ素子とを有し、
前記スイッチング用トランジスタのゲート電極は、ゲート信号線と電気的に接続され、
前記スイッチング用トランジスタのソース領域とドレイン領域は、一方はソース信号線
と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接
続され、
前記リセット用トランジスタのゲート電極は、保持容量線と電気的に接続され、
前記リセット用トランジスタのソース領域とドレイン領域は、一方は前記ゲート信号線
と電気的に接続され、残る一方は前記ＥＬ駆動用トランジスタのゲート電極と電気的に接
続され、
前記保持容量は、一方の電極は前記電流供給線と電気的に接続され、残る一方の電極は
前記ＥＬ駆動用トランジスタのゲート電極と電気的に接続され、
前記ＥＬ駆動用トランジスタのソース領域とドレイン領域は、一方は電流供給線と電気
的に接続され、残る一方は、前記ＥＬ素子の一方の電極と電気的に接続されていることを
特徴としている。
【００３０】
請求項７に記載の本発明の電子装置は、
請求項６に記載の電子装置において、
前記保持容量線は、前記保持容量線駆動回路と電気的に接続され、前記保持容量線駆動
回路から、振幅を持った信号が入力されることを特徴としている。
【００３１】
請求項８に記載の本発明の電子装置は、
１フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、
前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・
・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、
前記ｎ個のサブフレーム期間のうち少なくとも１個のサブフレーム期間において、前記
アドレス（書き込み）期間と前記サステイン（点灯）期間が重複している期間を有し、
サブフレーム期間ＳＦm（１≦ｍ≦ｎ）でのアドレス（書き込み）期間Ｔａmと、サブフ
レーム期間ＳＦm+1でのアドレス（書き込み）期間Ｔａm+1とが重複する場合に、前記サブ
フレーム期間ＳＦmでのサステイン（点灯）期間ＳＦmの終了後、前記アドレス（書き込み
）期間Ｔａm+1の開始までの期間にクリア期間Ｔｃmを有する駆動方法によって動作するこ
とを特徴としている。
【００３２】
請求項９に記載の本発明の電子装置は、
１フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、
前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・
・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、
前記ｎ個のサブフレーム期間のうち少なくとも１個のサブフレーム期間において、前記
アドレス（書き込み）期間と前記サステイン（点灯）期間が重複している期間を有し、
ｊ（０＜ｊ）フレーム目のサブフレーム期間ＳＦnでのアドレス（書き込み）期間Ｔａn
と、ｊ＋１フレーム目のサブフレーム期間ＳＦ1でのアドレス（書き込み）期間Ｔａ1とが
重複する場合に、ｊフレーム目のサブフレーム期間ＳＦnでのサステイン（点灯）期間Ｓ
Ｆnの終了後、前記ｊ＋１フレーム目のサブフレーム期間ＳＦ1でのアドレス（書き込み）
期間Ｔａ1の開始までの期間にクリア期間Ｔｃnを有する駆動方法によって動作することを
特徴している。
【００３３】
請求項１０に記載の本発明の電子装置は、
１フレーム期間はｎ個のサブフレーム期間ＳＦ1、ＳＦ2、・・・、ＳＦnを有し、
前記ｎ個のサブフレーム期間はそれぞれアドレス（書き込み）期間Ｔａ1、Ｔａ2、・・
・、Ｔａnと、サステイン（点灯）期間Ｔｓ1、Ｔｓ2、・・・Ｔｓnとを有し、
あるサブフレーム期間ＳＦk（１≦ｋ≦ｎ）において、アドレス（書き込み）期間の長
さをｔａk、サステイン（点灯）期間の長さをｔｓk、１ゲート信号線選択期間の長さをｔ
g（ｔａk、ｔｓk、ｔg＞０）として、ｔａk＞ｔｓkが成立するとき、
ＳＦkの有するクリア期間の長さをｔｃk（ｔｃk＞０）とすると、
常に、ｔｃk≧ｔａk−（ｔｓk＋ｔg）が成立することを特徴としている。
【００３４】
請求項１１に記載の本発明の電子装置は、
請求項８乃至請求項１０のいずれか１項に記載の電子装置において、
前記クリア期間において入力されるクリア信号は、保持容量線駆動回路からの信号の入
力によって、保持容量線の電位を上げる、もしくは保持容量線の電位を下げることによっ
て与えられることを特徴としている。
【００３５】
請求項１２に記載の本発明の電子装置は、
請求項１１に記載の電子装置において、
前記クリア期間中は、画像信号に関わらずＥＬ素子が消灯することを特徴としている。
【発明の効果】
【００３６】
本発明の効果について述べる。まず、本発明では、ある行の画素に信号を入力している
期間にも、別の行の画素を非表示状態にすることが出来る。それにより、各々の行の画素
において、アドレス（書き込み）期間よりも短いサステイン（点灯）期間でも自由に設定
することが出来るため、多階調化が可能となる。
【００３７】
また、本発明の駆動方法においては、ＥＬ素子を非表示にする操作は、保持容量線の電
位を変化させることにより行われるので、陰極配線には、常に一定の電位が与えられる。
従来のようにパルス状の信号ではないため、陰極線の電圧波形のなまりによって生じる様
々な問題点を回避することが出来る。
【００３８】
また、画素部の構成は、トランジスタや容量、配線などを新たに追加する必要がない。
そのため、開口率を下げることなく、画質の向上が見込める。
【図面の簡単な説明】
【００３９】
【図１】実施例１に記載の、本発明の駆動方法を説明するタイミングチャート。
【図２】実施例１に記載の、本発明の駆動方法を説明するタイミングチャート。
【図３】実施例２に記載の、本発明の駆動方法を説明するタイミングチャート。
【図４】実施例３に記載の、電子装置の作成工程例を示す図。
【図５】実施例３に記載の、電子装置の作成工程例を示す図。
【図６】実施例３に記載の、電子装置の作成工程例を示す図。
【図７】実施例４に記載の、電子装置の上面図および断面図。
【図８】実施例５に記載の、電子装置の画素部の断面図。
【図９】実施例５に記載の、電子装置の作成工程例を示す図。
【図１０】実施例６に記載の、電子装置の画素部の断面図。
【図１１】実施例７に記載の、電子装置の回路構成例。
【図１２】実施例７に記載の、本発明の駆動方法を説明するタイミングチャート。
【図１３】実施例７に記載の、本発明の駆動方法を説明するタイミングチャート。
【図１４】電子装置の回路構成例。
【図１５】時間階調における、フレーム期間の分割を説明するタイミングチャート。
【図１６】電子装置の回路構成例。
【図１７】電子装置の回路構成例。
【図１８】本発明の駆動方法における、各部の信号電位を説明する図。
【図１９】本発明の駆動方法における、各部の信号電位を説明する図。
【図２０】実施例１に記載の、電子装置の回路構成例。
【図２１】実施例８に記載の、電子装置の回路構成例。
【図２２】実施例１０に記載の、本発明の電子装置の駆動方法を適用した電子機器の例。
【図２３】実施例１０に記載の、本発明の電子装置の駆動方法を適用した電子機器の例。
【発明を実施するための形態】
【００４０】
本発明の構成について説明する。
【００４１】
通常の画素部の構成は、図１６に示すように、保持容量１６０４の一方の端子は、電流
供給線１６０７に接続されており、この電流供給線は通常、一定電位に保たれている。あ
るいは、図１７に示すように、保持容量線１７１１を配置して、保持容量１７０４の一方
の端子はこの保持容量線に接続される方法もある。この場合、保持容量線１７１１の電位
は一定に保たれている。
【００４２】
本発明においては、回路構成は図１７に示すものを用いるので、特別な構造は必要ない
。ただし、その保持容量線１７１１の電位は一定ではなく、回路を用いて信号を入力でき
るようにしている点に特徴がある。
【００４３】
アドレス（書き込み）期間およびサステイン（点灯）期間においては、この保持容量線
１７１１の電位は一定電位に保っておく。そして、ＥＬ駆動用ＴＦＴ１７０３のゲート電
圧に関わらず、強制的に非表示期間を設ける場合には、保持容量線１７１１の電位を上げ
る。（ＥＬ駆動用ＴＦＴ１７０２がＰチャネル型の場合。Ｎチャネル型を用いている場合
には逆の動作をする。）これを、以後はクリア信号と表記し、クリア信号が入力されてい
る期間をクリア期間と表記する。この動作により、保持容量１７０４と電気的に接続され
ているＥＬ駆動用ＴＦＴ１７０２のゲート・ソース間電圧ＶGSも同時に引き上げられ、強
制的にＯＦＦ状態となるため、この期間は、書き込まれている信号に関わらず、ＥＬ素子
１７０３への電流の供給は停止し、クリア期間とすることが出来る。
【００４４】
なお、アドレス（書き込み）期間およびサステイン（点灯）期間において、保持容量線
１７１１を一定電位に保つ際には、ある程度低い電位にしておくのが望ましい。これは、
保持容量線を１７１１を一定電位に保つ期間をＡ期間とすると、クリア信号を入力する際
には、保持容量線の電位をＡ期間の状態からさらに上げるため、Ａ期間における電位が高
い場合は、それよりもさらに電位を高くする必要があるためである。（ＥＬ駆動用ＴＦＴ
１７０２がＰチャネル型の場合。Ｎチャネル型を用いている場合には逆の動作をするので
、Ａ期間では電位を高めに保つのが望ましい。）
【００４５】
本発明の駆動方法では、保持容量線１７１１にクリア信号を入力することで、強制的に
クリア期間を設けることが可能であるため、アドレス（書き込み）期間よりも短いサステ
イン（点灯）期間を設けたい場合にも、このクリア期間の長さを変えることで容易に実現
出来る。よって前述の、デューティー比を高く出来る効果と相まって、多階調化に大いに
有効といえる。
【００４６】
信号線から入力される信号に関係なく、ＥＬ素子１７０３を強制的に点灯しないように
するには、ＥＬ素子１７０３の陽極１７０９と陰極１７１０の間の電位差を０にする方法
、ＥＬ駆動用ＴＦＴ１７０２とＥＬ素子１７０３との間に電流遮断用ＴＦＴを追加し、こ
の電流遮断用ＴＦＴを非導通状態とすることでＥＬ素子１７０３への電流供給を遮断する
方法などが挙げられるが、これらの方法によると、入力する信号の波形になまり（パルス
の立ち上がり時あるいは立下り時に信号遅延や鈍化が生ずる現象）が生じた場合に、各期
間のタイミングにズレが生ずるため、期間が短くなるにつれて影響が大きくなる点や、追
加するＴＦＴ等によって、画素の開口率が低下するといった短所もある。これに対して本
発明の駆動方法では、保持容量線の電位を変えて、保持容量の電荷を開放することにより
、ＥＬ素子が点灯しないようにしている。よって、この非表示区間に伴う、画像（映像）
信号に関係した信号線の電位の操作は行う必要がないため、前述の信号波形のなまりが影
響することはなく、ＴＦＴ等を追加する必要もないので、開口率を低下させることもない
。
【００４７】
次に、各部の電位パターンについて説明する。図１８を参照する。また、回路は引き続
き図１７を参照する。
【００４８】
図１８において、１８０１はソース信号線１７０６の電位、１８０２はＥＬ駆動用ＴＦ
Ｔ１７０３のゲート電極の電位、１８０３はゲート信号線１７０５の電位、１８０４は保
持容量線１７１１の電位を示している。なお、図１８はスイッチング用ＴＦＴ１７０１の
極性がＮチャネル型、ＥＬ駆動用ＴＦＴ１７０２の極性がＰチャネル型の場合を示してい
る。まず、保持容量線１７１１の電位１８０４は、ある一定電位に保っておく。この電位
は、後で引き上げる操作があるため、低めに保つのが望ましい。その後、ソース信号線１
７０６、ゲート信号線１７０５には信号が入力され、各画素への書き込みが行われる。
【００４９】
ここで、図１８（Ａ）は、ＥＬ駆動用ＴＦＴ１７０２のゲート電極にＬＯ信号が入力さ
れた場合、図１８（Ｂ）は、ＥＬ駆動用ＴＦＴ１７０２のゲート電極にＨｉ信号が入力さ
れた場合を示している。図１８（Ａ）では、ゲート信号線１７０５の選択に伴い、ＥＬ駆
動用ＴＦＴ１７０２のゲート電極にＬＯ信号が入力されて電位が下がり、導通状態となり
、ＥＬ素子１７０３の点灯が開始する。対して、図１８（Ｂ）では、ゲート信号線１７０
５の選択に伴い、ＥＬ駆動用ＴＦＴ１７０２のゲート電極にＨｉ信号が入力され、非導通
状態をとるので、ＥＬ素子１７０３は点灯しない。続いて、ゲート信号線１７０５の選択
期間が終了し、ゲート信号線１７０５の電位が下がった後も、保持容量１７０４によって
ＥＬ駆動用ＴＦＴ１７０２のゲート電極に印加される電位が保たれ、図１８（Ａ）の場合
はＥＬ素子１７０３が点灯し続け、図１８（Ｂ）の場合は消灯状態が続く。
【００５０】
次に、本発明におけるクリア期間前後での各部の動作について説明する。図１８中、Ｘ
−Ｘ'の点線で示されるタイミングで、保持容量線１７１１の電位１８０４を引き上げる
。ここでは、保持容量線１７１１の電位１８０４の振幅は、ソース信号線１７０６の振幅
よりも大きく取るのが望ましい。このとき、ゲート信号線１７０５の選択期間は終了し、
スイッチング用ＴＦＴ１７０１は既に非導通状態となっており、保持容量１７０４の両端
子間の電圧はそのまま保存されるため、一方の端子に接続されている保持容量線１７１１
の電位１８０４が上がると、もう一方の端子における電位、すなわちＥＬ駆動用ＴＦＴ１
７０２のゲート電圧１８０２が上がることになる。よって、図１８（Ａ）において、Ｘ−
Ｘ'の点線で示されるタイミングで、ＥＬ駆動用ＴＦＴ１７０２のゲート電極の電位１８
０２が上がる。これにより、ＥＬ駆動用ＴＦＴ１７０２は非導通状態となり、ＥＬ素子１
７０３への電流供給が停止し、消灯状態となる。図１８（Ｂ）においても同様に、保持容
量線１７１１の電位１８０４を上げるに伴い、ＥＬ駆動用ＴＦＴ１７０２のゲート電極の
電位１８０２も上がるが、この場合は非表示状態のまま、変化は無い。
【００５１】
このような操作により、別の行の画素部で、ゲート信号線１７０５が選択され、ソース
信号線１７０６から信号の書き込みが行われている期間であっても、ＥＬ素子１７０３を
強制的に非表示状態とすることが出来る。したがって、このクリア期間の長さを変えるこ
とで、サステイン（点灯）期間を自由に設定することが出来る。
【００５２】
ところで、図１８においては、スイッチング用ＴＦＴ１７０１がＮチャネル型の場合に
ついて説明したが、Ｐチャネル型を用いた場合にも問題なく正常に本発明の駆動方法での
動作が可能である。以下に、図１９を参照して説明する。また、回路は引き続き図１７を
参照する。
【００５３】
まず、保持容量線１７１１の電位１９０４は、ある一定に保っておく。前述の場合と同
様の理由により、低めに保つのが望ましい。その後、ソース信号線１７０６、ゲート信号
線１７０５には信号が入力され、各画素への書き込みが行われる。
【００５４】
ここで、図１９（Ａ）は、ＥＬ駆動用ＴＦＴ１７０２のゲート電極にＬＯ信号が入力さ
れた場合、図１９（Ｂ）は、ＥＬ駆動用ＴＦＴ１７０２のゲート電極にＨｉ信号が入力さ
れた場合を示している。図１９（Ａ）では、ゲート信号線１７０５の選択に伴い、ＥＬ駆
動用ＴＦＴ１７０２のゲート電極にＬＯ信号が入力されて電位が下がり、導通状態となり
、ＥＬ素子１７０３の点灯が開始する。対して、図１９（Ｂ）では、ゲート信号線１７０
５の選択に伴い、ＥＬ駆動用ＴＦＴ１７０２のゲート電極にＨｉ信号が入力され、非導通
状態をとるので、ＥＬ素子１７０３は点灯しない。続いて、ゲート信号線１７０５の選択
期間が終了し、ゲート信号線１７０５の電位が下がった後も、保持容量によってＥＬ駆動
用ＴＦＴ１７０２のゲート電極に印加される電位が保たれ、図１９（Ａ）の場合はＥＬ素
子１７０３が点灯し続け、図１９（Ｂ）の場合は消灯状態が続く。
【００５５】
次に、本発明におけるクリア期間前後での各部の動作について説明する。図１９中、Ｙ
−Ｙ'の点線で示されるタイミングで、保持容量線１７１１の電位１９０４を引き上げる
。このとき、図１９（Ａ）においては、ゲート信号線１７０５の選択期間が終了し、スイ
ッチング用ＴＦＴ１７０１は既に非導通状態となっているため、保持容量１７０４の両端
子間の電圧はそのまま保存され、一方の端子に接続されている保持容量線１７１１の電位
１９０４が上がると、同時にＥＬ駆動用ＴＦＴ１７０２のゲート電圧１９０２が上がるこ
とになる。よって、図１９（Ａ）において、Ｙ−Ｙ'の点線で示されるタイミングで、Ｅ
Ｌ駆動用ＴＦＴ１７０２のゲート電極の電位１９０２が上がる。これにより、ＥＬ駆動用
ＴＦＴ１７０２は非導通状態となり、ＥＬ素子１７０３への電流供給が停止し、消灯状態
となる。図１９（Ｂ）においては、保持容量線１７１１の電位を上げるのと同時に、ＥＬ
駆動用ＴＦＴ１７０２のゲート電極の電位１９０２も上がる。このとき、スイッチング用
ＴＦＴ１７０１のソース側の電位も高くなることになる。スイッチング用ＴＦＴ１７０１
の極性はＰチャネル型であるから、ソース側電位が上がったことにより、スイッチング用
ＴＦＴ１７０１が、一時導通状態となる。そのため、スイッチング用ＴＦＴ１７０１のソ
ース・ドレイン間の電位が等しくなる方向に動く。すなわち、ＥＬ駆動用ＴＦＴ１７０２
のゲート電極電位１９０２が下がる。このとき、ゲート信号線１７０５の電位１９０３は
一定であるから、ＥＬ駆動用ＴＦＴ１７０２のゲート電極電位１９０２が下がると、同時
にスイッチング用ＴＦＴ１７０１のソース側電位が下がることになり、スイッチング用Ｔ
ＦＴ１７０１のゲート・ソース間電圧が減少する方向に動く。そして、スイッチング用Ｔ
ＦＴ１７０１のしきい値電圧を下回ると、スイッチング用ＴＦＴ１７０１は非導通状態に
戻る。スイッチング用ＴＦＴ１７０１がＰチャネル型の場合には、各部は以上のような動
作をするが、いずれの場合にも、保持容量線１７１１の電位を上げると、ＥＬ駆動用ＴＦ
Ｔ１７０２は非導通状態をとる。
【００５６】
以上より、スイッチング用ＴＦＴ１７０１の極性は、Ｎチャネル型であってもＰチャネ
ル型であっても、正常に動作が可能である。
【００５７】
なお、本実施形態においては、時間階調方式とデジタル階調方式とを組み合わせた場合
を例にとって、本発明の説明を行ってきたが、さらに面積階調方式を組み合わせた場合に
おいても、同様の方法でＥＬ素子を非表示にすることが可能である。
【実施例１】
【００５８】
以下に本発明の実施例について記述する。
【００５９】
図２０（Ａ）に、全体の回路構成の一例を示す。中央に画素部が配置されている。点線枠
２０００で囲まれた１画素分の回路図を図２０（Ｂ）に示す。画素部の上側には、ソース
信号線側駆動回路が配置されている。画素部の左側には、ゲート信号線側駆動回路が配置
されている。画素部の右側には、保持容量線駆動回路が配置されている。
【００６０】
タイミングチャートを用いて、実際の駆動方法について説明する。ここでは、デジタル
階調と時間階調とを組み合わせた方法で、ｎビットの階調表現を行う場合において、簡単
のため、ｎ＝３として、２3＝８階調の表現について述べる。なお、回路図は引き続き図
２０を参照する。
【００６１】
図１は、そのときの各行のゲート信号線と保持容量線の電位のタイミングチャートであ
る。本実施例にて用いる回路においては、スイッチング用ＴＦＴ２００１にはＮチャネル
型を用いている。よって、ゲート信号線選択期間においては、ゲート信号線２００５の電
位は高くなり、スイッチング用ＴＦＴ２００１が導通状態となる。
【００６２】
順を追って説明する。まず、ｎビットの階調を表現するためには、１フレーム期間をｎ
個のサブフレーム期間に分割する必要がある。本実施例においては、３ビットであるから
、ＳＦ1〜ＳＦ3の３つのサブフレーム期間に分割している。各サブフレーム期間はそれぞ
れ、アドレス（書き込み）期間Ｔａ1〜Ｔａ3、サステイン（点灯）期間Ｔｓ1〜Ｔｓ3を有
している。アドレス（書き込み）期間は、１画面分の書き込みを行うのに要する期間であ
るから、全て長さは等しい。また、サステイン（点灯）期間の長さは、２のべき乗で変わ
るようにする。すなわち、図１の場合は、Ｔｓ1：Ｔｓ2：Ｔｓ3＝４：２：１となる。
【００６３】
ただし、必ずしもサステイン（点灯）期間の長さを２のべき乗の比としなくとも、階調
表示は可能である。
【００６４】
本実施例のタイミングチャートは、アドレス（書き込み）期間とサステイン（点灯）期
間が完全に分離しておらず、かつアドレス（書き込み）期間よりも短いサステイン（点灯
）期間を有している。まず、ＳＦ1にて、１行づつゲート信号線２００５が選択され、そ
の間に画素に信号の書き込みが行われる。１行分の書き込みが終了する（ゲート信号線選
択期間が終了する）と、その行はサステイン（点灯）期間Ｔｓ1に入る。
【００６５】
ＳＦ1でのサステイン（点灯）期間Ｔｓ1の終了後、ＳＦ2に入り、同様にゲート信号線
２００５が１行づつ選択され、画素へ信号の書き込みが行われる。この間は、保持容量線
２０１１の電位は一定に保たれている。
【００６６】
その後、ＳＦ3に入る。ＳＦ3においては、図１に示すように、アドレス（書き込み）期
間Ｔａ3よりも、サステイン（点灯）期間Ｔｓ3が短い。よって、これまでのサブフレーム
期間と同様、アドレス（書き込み）期間の終了後にサステイン（点灯）期間に入り、サス
テイン（点灯）期間の終了後に、直ちに次のサブフレーム期間に入った場合、図２（Ａ）
に示すように、ＳＦ3のアドレス（書き込み）期間Ｔａ3が終了する前に、次のフレーム期
間でのＳＦ1のアドレス（書き込み）期間Ｔａ1が開始するため、異なるサブフレーム期間
のアドレス（書き込み）期間が重複する部分が現れる。この期間は、同時に異なる２列の
ゲート信号線が選択されることを意味しており、そのようなタイミングでは、正常に画像
（映像）の表示を行うことは出来ない。
【００６７】
そこで、図２（Ｂ）に示すように、Ｔｓ3の終了後からの一定期間（サステイン（点灯
）期間が終了した後、次のアドレス（書き込み）期間が開始されるまでの期間）に、保持
容量線２０１１の電位を上げることで、ＥＬ素子２００３が点灯しない期間を強制的に設
ける。この、ＥＬ素子２００３のクリア期間を、クリア期間（Ｔｃn  ｎ：サブフレーム
の番号）と表記する。図２（Ｂ）において、Ｔｓ3の終了後にＴｃ3が設けられていること
で、Ｔａ3と次のＴａ1の重複が回避出来るため、画像（映像）を正常に表示することが出
来る。
【００６８】
なお、このクリア期間は、あるサブフレーム期間ＳＦk（１≦ｋ≦ｎ）において、アド
レス（書き込み）期間Ｔａkよりも短いサステイン（点灯）期間Ｔｓkを有するときは、ア
ドレス（書き込み）期間の長さをｔａk、サステイン（点灯）期間の長さをｔｓk、１ゲー
ト信号線選択期間の長さをｔg（ｔａk、ｔｓk、ｔg＞０）として、ＳＦkの有するクリア
期間の長さをｔｃk（ｔｃk＞０）とすると、常に、ｔｃk≧ｔａk−（ｔｓk＋ｔg）が成立
するだけの長さを最低限必要とする。
【実施例２】
【００６９】
本実施例においては、実施例１よりも階調数が多く、かつアドレス（書き込み）期間より
も短いサステイン（点灯）期間を複数有する場合の例について述べる。回路は実施例１と
同様であるので、引き続き図２０を参照する。
【００７０】
本実施例では、５ビット（２5＝３２）階調の表現について述べる。３ビット階調表現
の場合と同様、アドレス（書き込み）期間Ｔａ1〜Ｔａ5は、全て同じ長さであり、サステ
イン（点灯）期間Ｔｓ1〜Ｔｓ5は、Ｔｓ1：Ｔｓ2：Ｔｓ3：Ｔｓ4：Ｔｓ5＝１６：８：４
：２：１としている。うち、Ｔｓ3、Ｔｓ4、Ｔｓ5の長さは、アドレス（書き込み）期間
よりも短い。
【００７１】
信号の書き込みが終了した後、直ちにＥＬ素子２００３の点灯が開始される駆動方法で
は、サステイン（点灯）期間が終了した後に、次のアドレス（書き込み）期間に入ると、
図３（Ａ）に示すように、異なるサブフレーム期間のアドレス（書き込み）期間が重複す
る部分が現れる。図中、ａで示される範囲においては、Ｔａ3とＴａ4の２つが重複し、ｂ
で示される範囲においては、Ｔａ4とＴａ5の２つが重複し、ｃで示される範囲においては
、Ｔａ4とＴａ5と、次のサブフレーム期間におけるＴａ1（Ｔａ1'と表記）の３つが重複
し、ｄで示される範囲においては、Ｔａ5とＴａ1'の２つが重複する。このように、階調
数が増加するほど、最小単位のサステイン（点灯）期間が短くなるため、３つ以上のアド
レス（書き込み）期間が重複する場合も生ずる。よって、実施例１と同様に、サステイン
（点灯）期間が終了した後、次のアドレス（書き込み）期間が開始されるまでの間に、図
３（Ｂ）に示すようにそれぞれクリア期間Ｔｃ3、Ｔｃ4、Ｔｃ5を設ける。これにより、
アドレス（書き込み）期間の重複を回避し、正常な画像（映像）の表示が出来る。
【実施例３】
【００７２】
本実施例においては、同一基板上に、画素部および画素部の周辺に設ける駆動回路のＴ
ＦＴ（Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴ）を同時に作製する方法について詳
細に説明する。
【００７３】
まず、図４（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス
などに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガ
ラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ
4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好
ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素
化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに
積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単
層膜または２層以上積層させた構造として形成しても良い。
【００７４】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法
や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５０
０３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する
。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウ
ム（ＳｉＧｅ）合金などで形成すると良い。
【００７５】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、
エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密
度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧ
レーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、
レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])
とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレ
ーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバー
ラップ率）を８０〜９８[％]として行う。
【００７６】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲ
ート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[n
m]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例
えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ort
hosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、
高周波（１３．５６[MHz]）電力密度０．５〜０．８[W/cm2]で放電させて形成することが
できる。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱ア
ニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７７】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８
と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５
０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。
【００７８】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。
この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を
防止することができる。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することができるが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート
電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構
造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相の
Ｔａ膜を容易に得ることができる。
【００７９】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フ
ッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもできる。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[
μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化
する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを
用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成す
ることにより、抵抗率９〜２０[μΩcm]を実現することができる。
【００８０】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとした
が、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、ま
たは前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい
。本実施例以外の他の組み合わせの一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形
成し、第２の導電膜をＷとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形
成し、第２の導電膜をＡｌとする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で
形成し、第２の導電膜をＣｕとする組み合わせで形成することが好ましい。
【００８１】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１の
エッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型
プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生
成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投
入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜
及びＴａ膜とも同程度にエッチングされる。
【００８２】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより
、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテ
ーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加
させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であ
るので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０
[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導
電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲ
ート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領
域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される（図４（Ａ））。
【００８３】
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する（図４（Ｂ
））。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンド
ープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜
１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的
にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合
、導電層５０１１〜５０１５がＮ型を付与する不純物元素に対するマスクとなり、自己整
合的に第１の不純物領域５０１７〜５０２５が形成される。第１の不純物領域５０１７〜
５０２５には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元
素を添加する。
【００８４】
次に、図４（Ｃ）に示すように第２のエッチング処理を行う。同様にＩＣＰエッチング
法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１[Pa]の圧力でコイル型の
電極に５００[W]のＲＦ(１３．５６[MHz])電力を供給し、プラズマを生成して行う。基板
側（試料ステージ）には５０[W]のＲＦ(１３．５６[MHz])電力を投入し、第１のエッチン
グ処理に比べ低い自己バイアス電圧を印加する。このような条件によりＷ膜を異方性エッ
チングし、かつ、それより遅いエッチング速度で第１の導電層であるＴａを異方性エッチ
ングして第２の形状の導電層５０２６〜５０３１（第１の導電層５０２６ａ〜５０３１ａ
と第２の導電層５０２６ｂ〜５０３１ｂ）を形成する。このとき、ゲート絶縁膜５００７
においては、第２の形状の導電層５０２６〜５０３１で覆われない領域はさらに２０〜５
０[nm]程度エッチングされ薄くなった領域が形成される。
【００８５】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカル
またはイオン種と反応生成物の蒸気圧から推測することができる。ＷとＴａのフッ化物と
塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5
、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴ
ａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2
が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フ
ッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相
対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、
Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しな
いためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング
速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが
可能となる。
【００８６】
そして、図５（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドー
ピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素
をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]
のドーズ量で行い、図４（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新
たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２６〜５０３０を不
純物元素に対するマスクとして用い、第２の導電層５０２６ａ〜５０３０ａの下側の領域
にも不純物元素が添加されるようにドーピングする。こうして、第２の導電層５０２６ａ
〜５０３０ａと重なる第３の不純物領域５０３２〜５０４１と、第１の不純物領域と第３
の不純物領域との間の第２の不純物領域５０４２〜５０５１とを形成する。Ｎ型を付与す
る不純物元素は、第２の不純物領域で１×１０17〜１×１０19[atoms/cm3]の濃度となる
ようにし、第３の不純物領域で１×１０16〜１×１０18[atoms/cm3]の濃度となるように
する。
【００８７】
そして、図５（Ｂ）に示すように、Ｐチャネル型ＴＦＴを形成する島状半導体層５００
４、５００６に第1の導電型とは逆の導電型の第４の不純物領域５０５２〜５０６３を形
成する。第２の導電層５０２７ｂ、５０３０ｂを不純物元素に対するマスクとして用い、
自己整合的に不純物領域を形成する。このとき、Ｎチャネル型ＴＦＴを形成する島状半導
体層５００３、５００５はレジストマスク５２００で全面を被覆しておく。不純物領域５
０５２〜５０６３にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6
）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度を２×１０
20〜２×１０21[atoms/cm3]となるようにする。
【００８８】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と
重なる第２の導電層５０２６〜５０３０がゲート電極として機能する。また、５０３１は
島状のソース信号線として機能する。
【００８９】
こうして導電型の制御を目的として図５（Ｃ）に示すように、それぞれの島状半導体層
に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用
いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニ
ール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１[ppm]以下
、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００
〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただ
し、５０２６〜５０３１に用いた配線材料が熱に弱い場合には、配線等を保護するため層
間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００９０】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間
の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水
素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として
、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９１】
次いで、図６（Ａ）に示すように、第１の層間絶縁膜５０６４を酸化窒化シリコン膜か
ら１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶
縁膜５０６５を形成した後、第１の層間絶縁膜５０６４、第２の層間絶縁膜５０６５、お
よびゲート絶縁膜５００７に対してコンタクトホールを形成し、各配線（接続配線、信号
線を含む）５０６６〜５０７１、５０７３をパターニング形成した後、接続配線５０７１
に接する画素電極５０７２をパターニング形成する。
【００９２】
第２の層間絶縁膜５０６５としては、有機樹脂を材料とする膜を用い、その有機樹脂と
してはポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用する
ことが出来る。特に、第２の層間絶縁膜５０６５は平坦化の意味合いが強いので、平坦性
に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段差を十分に平坦
化しうる膜厚でアクリル膜を形成する。好ましくは１〜５[μm]（さらに好ましくは２〜
４[μm]）とすれば良い。
【００９３】
コンタクトホールの形成は、ドライエッチングまたはウエットエッチングを用い、Ｎ型
の不純物領域５０１７〜５０２１および５０２３〜５０２５またはＰ型の不純物領域５０
５２〜５０６３に達するコンタクトホール、配線５０３１に達するコンタクトホール、電
流供給線に達するコンタクトホール（図示せず）、およびゲート電極に達するコンタクト
ホール（図示せず）をそれぞれ形成する。
【００９４】
また、配線（接続配線、信号線を含む）５０６６〜５０７１、５０７３として、Ｔｉ膜
を１００[nm]、Ｔｉを含むアルミニウム膜を３００[nm]、Ｔｉ膜１５０[nm]をスパッタ法
で連続形成した３層構造の積層膜を所望の形状にパターニングしたものを用いる。勿論、
他の導電膜を用いても良い。
【００９５】
また、本実施例では、画素電極５０７２としてＩＴＯ膜を１１０[nm]の厚さに形成し、
パターニングを行った。画素電極５０７２を接続配線５０７１と接して重なるように配置
することでコンタクトを取っている。また、酸化インジウムに２〜２０[％]の酸化亜鉛（
ＺｎＯ）を混合した透明導電膜を用いても良い。この画素電極５０７２がＥＬ素子の陽極
となる（図６（Ａ））。
【００９６】
次に、図６（Ｂ）に示すように、珪素を含む絶縁膜（本実施例では酸化珪素膜）を５０
０[nm]の厚さに形成し、画素電極５０７２に対応する位置に開口部を形成して第３の層間
絶縁膜５０７４を形成する。開口部を形成する際、ウエットエッチング法を用いることで
容易にテーパー形状の側壁とすることが出来る。開口部の側壁が十分になだらかでないと
段差に起因するＥＬ層の劣化が顕著な問題となってしまう。
【００９７】
次に、ＥＬ層５０７５および陰極（ＭｇＡｇ電極）５０７６を、真空蒸着法を用いて大
気解放しないで連続形成する。なお、ＥＬ層５０７５の膜厚は８０〜２００[nm]（典型的
には１００〜１２０[nm]）、陰極５０７６の厚さは１８０〜３００[nm]（典型的には２０
０〜２５０[nm]）とすれば良い。
【００９８】
この工程では、赤色に対応する画素、緑色に対応する画素および青色に対応する画素に
対して順次、ＥＬ層および陰極を形成する。但し、ＥＬ層は溶液に対する耐性に乏しいた
めフォトリソグラフィ技術を用いずに各色個別に形成しなくてはならない。そこでメタル
マスクを用いて所望の画素以外を隠し、必要箇所だけ選択的にＥＬ層および陰極を形成す
るのが好ましい。
【００９９】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスクを用いて
赤色発光のＥＬ層および陰極を選択的に形成する。次いで、緑色に対応する画素以外を全
て隠すマスクをセットし、そのマスクを用いて緑色発光のＥＬ層および陰極を選択的に形
成する。次いで、同様に青色に対応する画素以外を全て隠すマスクをセットし、そのマス
クを用いて青色発光のＥＬ層および陰極を選択的に形成する。なお、ここでは全て異なる
マスクを用いるように記載しているが、同じマスクを使いまわしても構わない。また、全
画素にＥＬ層および陰極を形成するまで真空を破らずに処理することが好ましい。
【０１００】
ここではＲＧＢに対応した３種類のＥＬ素子を形成する方式を用いたが、白色発光のＥ
Ｌ素子とカラーフィルタを組み合わせた方式、青色または青緑発光のＥＬ素子と蛍光体（
蛍光性の色変換層：ＣＣＭ）とを組み合わせた方式、陰極（対向電極）に透明電極を利用
してＲＧＢに対応したＥＬ素子を重ねる方式などを用いても良い。
【０１０１】
なお、ＥＬ層５０７５としては公知の材料を用いることが出来る。公知の材料としては
、駆動電圧を考慮すると有機材料を用いるのが好ましい。例えば正孔注入層、正孔輸送層
、発光層および電子注入層でなる４層構造をＥＬ層とすれば良い。また、本実施例ではＥ
Ｌ素子の陰極としてＭｇＡｇ電極を用いた例を示すが、公知の他の材料であっても良い。
【０１０２】
次いで、ＥＬ層および陰極を覆って保護電極５０７７を形成する。この保護電極５０７
７としてはアルミニウムを主成分とする導電膜を用いれば良い。保護電極５０７７はＥＬ
層および陰極を形成した時とは異なるマスクを用いて真空蒸着法で形成すれば良い。また
、ＥＬ層および陰極を形成した後で大気解放しないで連続的に形成することが好ましい。
【０１０３】
最後に、窒化珪素膜でなるパッシベーション膜５０７８を３００[nm]の厚さに形成する
。実際には保護電極５０８８がＥＬ層を水分等から保護する役割を果たすが、さらにパッ
シベーション膜５０７８を形成しておくことで、ＥＬ素子の信頼性をさらに高めることが
出来る。
【０１０４】
こうして図６（Ｂ）に示すような構造のアクティブマトリクス型電子装置が完成する。
なお、本実施例におけるアクティブマトリクス型電子装置の作成工程においては、回路の
構成および工程の関係上、ゲート電極を形成している材料であるＴａ、Ｗによってソース
信号線を形成し、ソース、ドレイン電極を形成している配線材料であるＡｌによってゲー
ト信号線を形成しているが、異なる材料を用いても良い。
【０１０５】
ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも
最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作特性も向上し
うる。また結晶化工程においてＮｉ等の金属触媒を添加し、結晶性を高めることも可能で
ある。それによって、ソース信号線駆動回路の駆動周波数を１０[MHz]以上にすることが
可能である。
【０１０６】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有する
ＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のＮチャネル型ＴＦＴとして用いる。なお
、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、線順次駆動
におけるラッチ、点順次駆動におけるトランスミッションゲートなどが含まれる。
【０１０７】
本実施例の場合、Ｎチャネル型ＴＦＴの活性層は、ソース領域、ドレイン領域、ＧＯＬ
Ｄ領域、ＬＤＤ領域およびチャネル形成領域を含み、ＧＯＬＤ領域はゲート絶縁膜を介し
てゲート電極と重なっている。
【０１０８】
また、ＣＭＯＳ回路のＰチャネル型ＴＦＴは、ホットキャリア注入による劣化が殆ど気
にならないので、特にＬＤＤ領域を設けなくても良い。勿論、Ｎチャネル型ＴＦＴと同様
にＬＤＤ領域を設け、ホットキャリア対策を講じることも可能である。
【０１０９】
その他、駆動回路において、チャネル形成領域を双方向に電流が流れるようなＣＭＯＳ
回路、即ち、ソース領域とドレイン領域の役割が入れ替わるようなＣＭＯＳ回路が用いら
れる場合、ＣＭＯＳ回路を形成するＮチャネル型ＴＦＴは、チャネル形成領域の両サイド
にチャネル形成領域を挟む形でＬＤＤ領域を形成することが好ましい。このような例とし
ては、点順次駆動に用いられるトランスミッションゲートなどが挙げられる。また駆動回
路において、オフ電流値を極力低く抑える必要のあるＣＭＯＳ回路が用いられる場合、Ｃ
ＭＯＳ回路を形成するＮチャネル型ＴＦＴは、ＬＤＤ領域の一部がゲート絶縁膜を介して
ゲート電極と重なる構成を有していることが好ましい。このような例としては、やはり、
点順次駆動に用いられるトランスミッションゲートなどが挙げられる。
【０１１０】
なお、実際には図６（Ｂ）の状態まで完成したら、さらに外気に曝されないように、気
密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィル
ム等）や透光性のシーリング材でパッケージング（封入）することが好ましい。その際、
シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性材料（例えば酸化バリウム）
を配置したりするとＥＬ素子の信頼性が向上する。
【０１１１】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は
回路から引き回された端子と外部信号端子とを接続するためのコネクタ（フレキシブルプ
リントサーキット：ＦＰＣ）を取り付けて製品として完成する。このような出荷出来る状
態にまでした状態を本明細書中では電子装置という。
【０１１２】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を５枚（島状半導体層パターン、第１配線パターン（ゲート配線、島状のソー
ス配線、容量配線）、ｎチャネル領域のマスクパターン、コンタクトホールパターン、第
２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短
縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【実施例４】
【０１１３】
本実施例においては、本発明の電子装置を作製した例について説明する。
【０１１４】
図７（Ａ）は本発明を用いた電子装置の上面図であり、図７（Ａ）をＸ−Ｘ'面で切断
した断面図を図７（Ｂ）に示す。図７（Ａ）において、４００１は基板、４００２は画素
部、４００３はソース信号線側駆動回路、４００４はゲート信号線側駆動回路であり、そ
れぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外
部機器へと接続される。
【０１１５】
このとき、画素部においては、好ましくは駆動回路および画素部を囲むようにしてカバ
ー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図７
（Ｂ）に図示）が設けられている。
【０１１６】
また、図７（Ｂ）は本実施例の電子装置の断面構造であり、基板４００１、下地膜４０
１２の上に駆動回路用ＴＦＴ（但し、ここではＮチャネル型ＴＦＴとＰチャネル型ＴＦＴ
を組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部用ＴＦＴ４０１４（
但し、ここではＥＬ素子への電流を制御するＥＬ駆動用ＴＦＴだけ図示している）が形成
されている。これらのＴＦＴは公知の構造（トップゲート構造あるいはボトムゲート構造
）を用いれば良い。
【０１１７】
公知の作製方法を用いて駆動回路用ＴＦＴ４０１３、画素部用ＴＦＴ４０１４が完成し
たら、樹脂材料でなる層間絶縁膜（平坦化膜）４０１５の上に画素部用ＴＦＴ４０１４の
ドレインと電気的に接続する透明導電膜でなる画素電極４０１６を形成する。透明導電膜
としては、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジ
ウムと酸化亜鉛との化合物を用いることができる。そして、画素電極４０１６を形成した
ら、絶縁膜４０１７を形成し、画素電極４０１６上に開口部を形成する。
【０１１８】
次に、ＥＬ層４０１８を形成する。ＥＬ層４０１８は公知のＥＬ材料（正孔注入層、正
孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造または
単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用いる場
合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法または
インクジェット法等の簡易な方法を用いることが可能である。
【０１１９】
本実施例では、シャドウマスクを用いて蒸着法によりＥＬ層を形成する。シャドウマス
クを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層および青
色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ
）とカラーフィルタを組み合わせた方式、白色発光層とカラーフィルタを組み合わせた方
式があるがいずれの方法を用いても良い。勿論、単色発光の電子装置とすることもできる
。
【０１２０】
ＥＬ層４０１８を形成したら、その上に陰極４０１９を形成する。陰極４０１９とＥＬ
層４０１８の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真
空中でＥＬ層４０１８と陰極４０１９を連続成膜するか、ＥＬ層４０１８を不活性雰囲気
で形成し、大気解放しないで陰極４０１９を形成するといった工夫が必要である。本実施
例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述の
ような成膜を可能とする。
【０１２１】
なお、本実施例では陰極４０１９として、ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミ
ニウム）膜の積層構造を用いる。具体的にはＥＬ層４０１８上に蒸着法で１［nm］厚のＬ
ｉＦ（フッ化リチウム）膜を形成し、その上に３００［nm］厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極４０１９は４
０２０で示される領域において配線４００７に接続される。配線４００７は陰極４０１９
に所定の電圧を与えるための電源線であり、導電性ペースト材料４０２１を介してＦＰＣ
４００８に接続される。
【０１２２】
４０２０に示された領域において陰極４０１９と配線４００７とを電気的に接続するた
めに、層間絶縁膜４０１５および絶縁膜４０１７にコンタクトホールを形成する必要があ
る。これらは層間絶縁膜４０１５のエッチング時（画素電極用コンタクトホールの形成時
）や絶縁膜４０１７のエッチング時（ＥＬ層形成前の開口部の形成時）に形成しておけば
良い。また、絶縁膜４０１７をエッチングする際に、層間絶縁膜４０１５まで一括でエッ
チングしても良い。この場合、層間絶縁膜４０１５と絶縁膜４０１７が同じ樹脂材料であ
れば、コンタクトホールの形状を良好なものとすることができる。
【０１２３】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜４０２２、充
填材４０２３、カバー材４００９が形成される。
【０１２４】
さらに、ＥＬ素子部を囲むようにして、カバー材４００９と基板４００１の内側にシーリ
ング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシー
リング材）４０１０が形成される。
【０１２５】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても
機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、
シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート
）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果
を保持できるので好ましい。また充填材４０２３の内部に、酸素を捕捉する効果を有する
酸化防止剤等を配置することで、ＥＬ層の劣化を抑えても良い。
【０１２６】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーを
ＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０１２７】
スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和すること
ができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設
けてもよい。
【０１２８】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ
（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる
。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十［μm］のアルミニウ
ムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ま
しい。
【０１２９】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材４００９が透光
性を有する必要がある。
【０１３０】
また、配線４００７はシーリング材４０１１および密封材４０１０と基板４００１との
隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７につい
て説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密
封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０１３１】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４
０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー
材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良
い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成され
ている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０-2［Torr
］以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の
中の気圧よりも高くして、充填材を空隙の中に充填する。
【実施例５】
【０１３２】
ここで本発明の電子装置における画素部のさらに詳細な断面構造を図８に示す。
【０１３３】
図８において、基板４５０１上に設けられたスイッチング用ＴＦＴ４５０２は本実施例
ではＮチャネル型ＴＦＴを用いる。本実施例ではダブルゲート構造としているが、構造お
よび作製プロセスに大きな違いはないので説明は省略する。但し、ダブルゲート構造とす
ることで実質的に２つのＴＦＴが直列された構造となり、オフ電流値を低減することがで
きるという利点がある。なお、本実施例ではダブルゲート構造としているが、シングルゲ
ート構造でも構わないし、トリプルゲート構造やそれ以上のゲート本数を持つマルチゲー
ト構造でも構わない。また、Ｐチャネル型ＴＦＴを用いて形成しても構わない。
【０１３４】
また、ＥＬ駆動用ＴＦＴ４５０３はＮチャネル型ＴＦＴを用いる。スイッチング用ＴＦ
Ｔ４５０２のドレイン配線４５０４は配線（図示せず）によってＥＬ駆動用ＴＦＴ４５０
３のゲート電極４５０６に電気的に接続されている。
【０１３５】
ところで、電子装置の駆動電圧が高い（１０[Ｖ]以上）場合には、駆動回路を構成する
ＴＦＴが、特にＮチャネル型においてホットキャリア等による劣化の危険性が高いため、
実施例３の図６（Ｂ）に示すように、Ｎチャネル型ＴＦＴのドレイン側、あるいはソース
側とドレイン側との両方に、ゲート絶縁膜を介してゲート電極に重なる位置にＬＤＤ領域
（ＧＯＬＤ領域）を設ける構造が極めて有効となる。対して、駆動電圧が低い（１０[Ｖ]
以下）場合には、ホットキャリアによる劣化の心配はほとんど無いため、本実施例の図８
にて示すように、特にＧＯＬＤ領域を設ける必要はない。ただし、画素部におけるスイッ
チング用ＴＦＴ４５０２には、ＯＦＦ電流を低く抑えるために、Ｎチャネル型ＴＦＴのド
レイン側、あるいはソース側とドレイン側との両方に、ゲート絶縁膜を介してゲート電極
に重ならない位置にＬＤＤ領域を設ける構造が極めて有効となる。このとき、ＥＬ駆動用
ＴＦＴ４５０３に関しては、特にＬＤＤ領域を設ける必要性は無いが、スイッチング用Ｔ
ＦＴ４５０２にＬＤＤ領域を形成する際に、ＥＬ駆動用ＴＦＴ４５０３の部分をレジスト
で覆うためには専用のマスクが必要となる。よって、本実施例においては、マスク枚数の
増加を避けるため、ＥＬ駆動用ＴＦＴ４５０３を、スイッチング用ＴＦＴ４５０２と同じ
構造（ＬＤＤ領域を有する構造）で形成した。
【０１３６】
ここで、本実施例にて示す構造を有するＴＦＴの作成工程について述べる。説明には図
９を参照する。
【０１３７】
実施例３にしたがって、図４（Ｂ）の状態まで終了したものを図９（Ａ）に示す。ここ
までの工程で、第１の不純物領域４７０１〜４７０５が形成される。続いて、Ｔａ膜から
なる第１の導電膜、Ｗ膜からなる第２の導電膜を、図９（Ｂ）に示すようにエッチングし
、図９（Ａ）で島状半導体層に形成された第１の不純物領域の内側に、第１の不純物領域
よりも低濃度である第２の不純物領域４７０６〜４７１１を形成する。ここで形成された
第２の不純物領域４７０６〜４７１１は前述のＬＤＤ領域となる。
【０１３８】
以後は、再び実施例３にしたがって、図５（Ｂ）以降で示される工程を経て、アクティ
ブマトリクス基板を完成させれば良い。
【０１３９】
また、本実施例ではＥＬ駆動用ＴＦＴ４５０３をシングルゲート構造で図示しているが
、複数のＴＦＴを直列に接続したマルチゲート構造としても良い。さらに、複数のＴＦＴ
を並列につなげて実質的にチャネル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱による劣化対策として有効である。
【０１４０】
また、ＥＬ駆動用ＴＦＴ４５０３のゲート電極４５０６を含む配線（図示せず）は、Ｅ
Ｌ駆動用ＴＦＴ４５０３のドレイン配線４５１２と絶縁膜を介して一部で重なり、その領
域では保持容量が形成される。この保持容量はＥＬ駆動用ＴＦＴ４５０３のゲート電極４
５０６にかかる電圧を保持する機能を有する。
【０１４１】
スイッチング用ＴＦＴ４５０２およびＥＬ駆動用ＴＦＴ４５０３の上には第１の層間絶
縁膜４５１４が設けられ、その上に樹脂絶縁膜でなる第２の層間絶縁膜４５１５が形成さ
れる。
【０１４２】
４５１７は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、ＥＬ駆動用
ＴＦＴ４５０３のドレイン領域に一部が覆い被さるように形成され、電気的に接続される
。画素電極４５１７としてはアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な
導電膜またはそれらの積層膜を用いることが好ましい。勿論、他の導電膜との積層構造と
しても良い。
【０１４３】
次に有機樹脂膜４５１６を画素電極４５１７上に形成し、画素電極４５１７に面する部
分をパターニングした後、ＥＬ層４５１９が形成される。なおここでは図示していないが
、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を作り分けても良い。発光層と
する有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。代表的なポリマー系材料とし
ては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系
、ポリフルオレン系などが挙げられる。
【０１４４】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H.Shenk, H.B
ecker, O.Gelsen, E.Kluge, W.Kreuder and H.Spreitzer :“Polymers for Light Emitti
ng Diodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公
報に記載されたような材料を用いれば良い。
【０１４５】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０［
nm］（好ましくは４０〜１００［nm］）とすれば良い。
【０１４６】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてＥＬ層（発光およびそのためのキャリアの移動を行わせるための層）を形成すれば良
い。
【０１４７】
例えば、本実施例ではポリマー系材料を発光層として用いる例を示したが、低分子系有
機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料
を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。
【０１４８】
陽極４５２３まで形成された時点でＥＬ素子４５１０が完成する。なお、ここでいうＥ
Ｌ素子４５１０とは、画素電極（陰極）４５１７と、発光層４５１９と、正孔注入層４５
２２および陽極４５２３で形成された保持容量とを指す。
【０１４９】
ところで、本実施例では、陽極４５２３の上にさらにパッシベーション膜４５２４を設
けている。パッシベーション膜４５２４としては窒化珪素膜または窒化酸化珪素膜が好ま
しい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸化による
劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を併せ持つ。これに
より電子装置の信頼性が高められる。
【０１５０】
以上のように本実施例において説明してきた電子装置は図８のような構造の画素からな
る画素部を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入
に強いＥＬ駆動用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示
が可能な電子装置が得られる。
【０１５１】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５１９で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の逆方向に向かって放射される。
【実施例６】
【０１５２】
本実施例においては、実施例５の図８に示した画素部において、ＥＬ素子４５１０の構
造を反転させた構造について説明する。説明には図１０を用いる。なお、図８の構造と異
なる点はＥＬ素子の部分とＴＦＴ部分だけであるので、その他の説明は省略することとす
る。
【０１５３】
図１０において、スイッチング用ＴＦＴ４５０２は実施例５にて記述した方法で形成さ
れたＮチャネル型ＴＦＴを用いる。ＥＬ駆動用ＴＦＴ４５０３は公知の方法で形成された
Ｐチャネル型ＴＦＴを用いる。ここで、スイッチング用ＴＦＴとＥＬ駆動用ＴＦＴとは、
その極性の同じ物を用いることが望ましい。
【０１５４】
本実施例では、画素電極（陽極）４５２５として透明導電膜を用いる。具体的には酸化
インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸化ス
ズとの化合物でなる導電膜を用いても良い。
【０１５５】
そして、樹脂膜でなる第３の層間絶縁膜４５２６が形成された後、発光層４５２８が形
成される。その上にはカリウムアセチルアセトネート（ａｃａｃＫと表記される）でなる
電子注入層４５２９、アルミニウム合金でなる陰極４５３０が形成される。
【０１５６】
その後、実施例５と同様に、有機ＥＬ材料の酸化を防止するためのパッシベーション膜
４５３２が形成され、こうしてＥＬ素子４５３１が形成される。
【０１５７】
本実施例において説明した構造を有するＥＬ素子の場合、発光層４５２８で発生した光
は、矢印で示されるようにＴＦＴが形成された基板の方に向かって放射される。
【実施例７】
【０１５８】
本発明の駆動方法を実施するには、図１７に示したように、画素部に保持容量線１７１
１を配置する必要がある。このような構造では、図１６に示したような、保持容量１６０
４の一方の端子を電流供給線１６０７に接続した構造の画素部と比べて、配線数が増加す
るため、開口率の面で不利となる。よって本実施例においては、電流供給線をゲート信号
線で共用することにより、画素部の配線数を減らした構造の画素を用いて、本発明の駆動
方法を実施する例について述べる。なお、本実施例にて示す、電流供給線とゲート信号線
との共用構造を有する画素に関しては、特願２０００−０８７６８３に記載されているも
のを用いる。
【０１５９】
図１１を参照する。図１１は、電流供給線とゲート信号線との共用構造を有する画素を
用いて、本発明の駆動方法を実施するための回路構成例である。基板１１５０の中央部に
画素部１１５４が配置されている。画素部１１５４の上側には、ソース信号線側駆動回路
１１５１が配置されている。画素部１１５４の左側には、ゲート信号線側駆動回路１１５
１１５２が配置されている。画素部の右側には、保持容量線駆動回路１１５３が配置され
ている。図１１（Ｂ）は、この１画素分の回路図である。１１０１はスイッチング用ＴＦ
Ｔ、１１０２はＥＬ駆動用ＴＦＴ、１１０３はＥＬ素子、１１０４は保持容量、１１０５
はゲート信号線、１１０６はゲート信号線１１０５の１行前のゲート信号線、１１０７は
ソース信号線、１１０８は保持容量線である。
【０１６０】
構造上の特徴は、ＥＬ駆動用ＴＦＴ１１０２のソース領域とドレイン領域のうちの一方
が、１行前のゲート信号線１１０６に接続されている点である。図１１０（Ｂ）において
、ゲート信号線１１０６がｋ−１行目、ゲート信号線１１０５がｋ行目に走査されるとす
ると、まずｋ−１行目のゲート信号線１１０６の走査があり、それが終了したのち、直ち
にｋ行目のゲート信号線１１０５の走査が行われるが、ｋ行目のゲート信号線１１０５の
走査中は、ｋ−１行目のゲート信号線１１０６は既に走査は終了し、一定電位となってい
る。この点に着目し、ｋ行目のゲート信号線１１０５によって制御されるＥＬ素子１１０
３への電流の供給を、ｋ−１行目のゲート信号線１１０６を利用して行うというものであ
る。
【０１６１】
ところで、ＥＬ駆動用ＴＦＴ１１０２は、Ｎチャネル型、Ｐチャネル型のいずれの極性
のものを用いても良い。ただし前述のように、ソース接地のよいこと、ＥＬ素子の構造上
の制約などの点を考慮すると、Ｐチャネル型を用いることが望ましい。本実施例では、Ｅ
Ｌ駆動用ＴＦＴ１１０２はＰチャネル型を用いるものとして説明する。
【０１６２】
また、理由は後述するが、スイッチング用ＴＦＴ１１０１は、この場合ＥＬ駆動用ＴＦ
Ｔ１１０２と同じ極性のＴＦＴを用いる必要がある。
【０１６３】
以下に、実際の駆動に関する説明を行う。図１２、図１３にタイミングチャートを示す
。例は３ビット階調の表示であり、サステイン（点灯）期間Ｔｓ3は、アドレス（書き込
み）期間よりも短い。実施例１の回路と、本実施例の回路では、画素部の構造に相違があ
るが、アドレス（書き込み）期間の重複を回避するため、保持容量線１１０８の電位を上
げることでクリア期間（クリア期間）を設けるというように、実施例１にて説明した通り
の駆動が可能である。ｋ−１行目のゲート信号線１１０６は、選択期間終了後に一定電位
となり、次の選択期間が来るまでの期間、ｋ行目のゲート信号線１１０５によって制御さ
れるＥＬ素子１１０３に電流の供給を行う。
【０１６４】
ここで、先のＴＦＴの極性に関して述べる。前に、スイッチング用ＴＦＴ１１０１とＥ
Ｌ駆動用ＴＦＴ１１０２の極性は同じくする必要があると述べた。つまり本実施例の場合
では、ＥＬ駆動用ＴＦＴ１１０２はＰチャネル型を用いているから、スイッチング用ＴＦ
Ｔ１１０１もＰチャネル型とする必要があるということである。仮にスイッチング用ＴＦ
Ｔ１１０１がここでＮチャネル型であったとすると、このスイッチング用ＴＦＴ１１０１
を導通させるには、スイッチング用ＴＦＴ１１０１のゲート電極にＨｉ信号が入力されな
ければならない。つまり、ゲート信号線１１０５、１１０６は、選択状態のときＨｉ電位
、非選択状態のときＬＯ電位となる。ＥＬ駆動用ＴＦＴ１１０２はＰチャネル型であるか
ら、ＥＬ素子１１０３に電流を供給するには、ＥＬ素子の陽極１１１０よりも、ＥＬ駆動
用ＴＦＴ１１０２のソース側、つまりゲート信号線１１０６の電位が高くなっていなけれ
ばならない。よって、前述のように、スイッチング用ＴＦＴ１１０１がＮチャネル型の場
合、それを駆動するようなゲート信号線の電位の取り方では、非選択期間においてＬＯ電
位を取るため、ＥＬ素子１１０３に電流の供給を行うことが出来なくなる。よってＥＬ駆
動用ＴＦＴ１１０２がＰチャネル型の場合は、スイッチング用ＴＦＴ１１０１もＰチャネ
ル型とする必要がある。
【０１６５】
なお、本実施例の回路構成において、ｋ行目のゲート信号線１１０５によって制御され
る画素のＥＬ素子１１０３への電流の供給は、ｋ−１行目のゲート信号線１１０６に接続
することで行っているが、非選択状態にあるゲート信号線であれば、どのゲート信号線を
用いても同様の駆動は可能である。ゲート信号線の信号波形のなまりが生ずる場合等を考
えると、隣接しているゲート信号線ではなく、１列以上の間を空けたゲート信号線によっ
て電流供給を行うのが望ましいが、接続用の配線が増加することで開口率の低下を招くた
め、これらは回路構成、ＴＦＴ素子の特性等により、最良の方法を選択すれば良い。
【実施例８】
【０１６６】
本発明において、保持容量線の電位を制御する保持容量線駆動回路は、実施例１の例で
は独立した回路を配置する構成をとっているが、図２１（Ａ）に示すように、１つの回路
として構成しても良い。ところで、ゲート信号線側駆動回路は、画素部の両側に配置する
のが駆動する上では望ましい。よって、図２１（Ｂ）に示すように、ゲート信号線側駆動
回路と保持容量線駆動回路とを１つの回路として構成し、両側配置としても良い。
【実施例９】
【０１６７】
本発明において、三重項励起子からの燐光を発光に利用できるＥＬ材料を用いることで、
外部発光量子効率を飛躍的に向上させることができる。これにより、ＥＬ素子の低消費電
力化、長寿命化、および軽量化が可能になる。
【０１６８】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。
（T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular S
ystems, ed.K.Honda,（Elsevier Sci.Pub., Tokyo,1991）p.437.）
上記の論文により報告されたＥＬ材料（クマリン色素）の分子式を以下に示す。
【０１６９】
【化１】
2014041357.tif 000003
【０１７０】
（M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forre
st, Nature 395（1998）p.151.）
上記の論文により報告されたＥＬ材料（Ｐｔ錯体）の分子式を以下に示す。
【０１７１】
【化２】
2014041357.tif 000004
【０１７２】
（M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett
.,75（1999）p.4.）
（T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.W
akimoto, S.Mayaguchi, Jpn.Appl.Phys., 38（12B）（1999）L1502.）
上記の論文により報告されたＥＬ材料（Ｉｒ錯体）の分子式を以下に示す。
【０１７３】
【化３】
2014041357.tif 000005
【０１７４】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの
蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。なお、
本実施例の構成は、実施例１〜実施例８のいずれの構成とも自由に組みあせて実施するこ
とが可能である。
【実施例１０】
【０１７５】
本発明の電子装置の駆動方法を応用したＥＬディスプレイは、自発光型であるため液晶
ディスプレイに比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々
な電子機器の表示部として用いることが出来る。例えば、ＴＶ放送等を大画面で鑑賞する
には対角３０インチ以上（典型的には４０インチ以上）のＥＬディスプレイの表示部にお
いて本発明の電子装置の駆動方法を用いると良い。
【０１７６】
なお、ＥＬディスプレイには、パソコン用表示装置、ＴＶ放送受信用表示装置、広告表
示用表示装置等の全ての情報表示用表示装置が含まれる。また、その他にも様々な電子機
器の表示部に本発明の電子装置の駆動方法を用いることが出来る。
【０１７７】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグル型表示
装置（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオ
ーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯
情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録
媒体を備えた画像再生装置（具体的にはデジタルビデオディスク（ＤＶＤ）等の記録媒体
を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、
斜め方向から見ることの多い携帯情報端末は視野角の広さが重要視されるため、ＥＬディ
スプレイを用いることが望ましい。それら電子機器の具体例を図２２および図２３に示す
。
【０１７８】
図２２（Ａ）はＥＬディスプレイであり、筐体３３０１、支持台３３０２、表示部３３
０３等を含む。本発明の電子装置および駆動方法は表示部３３０３にて用いることが出来
る。ＥＬディスプレイは自発光型であるためバックライトが必要なく、液晶ディスプレイ
よりも薄い表示部とすることが出来る。
【０１７９】
図２２（Ｂ）はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３
１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の
電子装置および駆動方法は表示部３３１２にて用いることが出来る。
【０１８０】
図２２（Ｃ）はヘッドマウントＥＬディスプレイの一部（右片側）であり、本体３３２
１、信号ケーブル３３２２、頭部固定バンド３３２３、表示部３３２４、光学系３３２５
、表示装置３３２６等を含む。本発明の電子装置および駆動方法は表示装置３３２６にて
用いることが出来る。
【０１８１】
図２２（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、
本体３３３１、記録媒体（ＤＶＤ等）３３３２、操作スイッチ３３３３、表示部（ａ）３
３３４、表示部（ｂ）３３３５等を含む。表示部（ａ）３３３４は主として画像情報を表
示し、表示部（ｂ）３３３５は主として文字情報を表示するが、本発明の電子装置および
駆動方法はこれら表示部（ａ）３３３４、表示部（ｂ）３３３５にて用いることが出来る
。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０１８２】
図２２（Ｅ）はゴーグル型表示装置（ヘッドマウントディスプレイ）であり、本体３３
４１、表示部３３４２、アーム部３３４３を含む。本発明の電子装置および駆動方法は表
示部３３４２にて用いることが出来る。
【０１８３】
図２２（Ｆ）はパーソナルコンピュータであり、本体３３５１、筐体３３５２、表示部
３３５３、キーボード３３５４等を含む。本発明の電子装置および駆動方法は表示部３３
５３にて用いることが出来る。
【０１８４】
なお、将来的にＥＬ材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ
等で拡大投影してフロント型あるいはリア型のプロジェクターに用いることも可能となる
。
【０１８５】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回
線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増
してきている。ＥＬ材料の応答速度は非常に高いため、ＥＬディスプレイは動画表示に好
ましい。
【０１８６】
また、ＥＬディスプレイは発光している部分が電力を消費するため、省消費電力化のた
めには発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情
報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部にＥＬディスプ
レイを用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆
動することが望ましい。
【０１８７】
図２３（Ａ）は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４
０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の電子
装置および駆動方法は表示部３４０４にて用いることが出来る。なお、表示部３４０４は
黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑えることが出来る。
【０１８８】
図２３（Ｂ）は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示
部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の電子装置および駆動方法
は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示す
が、携帯型や家庭用の音響再生装置に用いても良い。なお、表示部３４１４は黒色の背景
に白色の文字を表示することで消費電力を抑えられる。これは携帯型の音響再生装置にお
いて特に有効である。
【０１８９】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが
可能である。また、本実施例の電子機器は実施例１〜実施例９に示したいずれの構成を適
用しても良い。
【図１】
2014041357.tif 000006
【図２】
2014041357.tif 000007
【図３】
2014041357.tif 000008
【図４】
2014041357.tif 000009
【図５】
2014041357.tif 000010
【図６】
2014041357.tif 000011
【図７】
2014041357.tif 000012
【図８】
2014041357.tif 000013
【図９】
2014041357.tif 000014
【図１０】
2014041357.tif 000015
【図１１】
2014041357.tif 000016
【図１２】
2014041357.tif 000017
【図１３】
2014041357.tif 000018
【図１４】
2014041357.tif 000019
【図１５】
2014041357.tif 000020
【図１６】
2014041357.tif 000021
【図１７】
2014041357.tif 000022
【図１８】
2014041357.tif 000023
【図１９】
2014041357.tif 000024
【図２０】
2014041357.tif 000025
【図２１】
2014041357.tif 000026
【図２２】
2014041357.tif 000027
【図２３】
2014041357.tif 000028