(57)【要約】【課題】    ターンオフ時に、残留キャリアによるテール電流で生じる損失を低減したＩＧＢＴを提供する。【解決手段】    コレクタ側に、ｐ−型半導体領域（１）およびｐ＋型半導体領域（２）を設け、ｐ＋型半導体領域（２）にオーミック接触すると共にｐ−型半導体領域（１）とショットキー接合を形成する下部電極（１４）を備えることによりＩＧＢＴとショットキーダイオードとが一体化した構造を設けて、ターンオフ時の残留キャリアをショットキーダイオードを介して放出することで、テール電流で生じる損失を低減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｐ型の第１半導体領域（１）と、
前記第１半導体領域（１）よりもキャリア濃度が高いｐ型の第２半導体領域（２）と、
前記第２半導体領域（２）の上に配置されたｎ型の第３半導体領域（３）と、
前記第１半導体領域（１）および前記第３半導体領域（３）の上に配置されたｎ型の第４半導体領域（４）と、
前記第４半導体領域（４）の上に形成されたチャネル領域となるｐ型の第５半導体領域（５）と、
前記第５半導体領域（５）の表面に設けられソース領域となるｎ型の第６半導体領域（７）と、
前記第５半導体領域（５）の表面に設けられ、前記第５半導体領域（５）よりもキャリア濃度が高いｐ型の第７半導体領域（８）と、
前記第４半導体領域（４），前記第５半導体領域（５）および前記第６半導体領域（７）の各表面上に、ゲート絶縁膜（９）を介して設けられるゲート電極（１０）と、
前記第２半導体領域（２）にオーミック接触すると共に、前記第１半導体領域（１）とショットキー接合を形成する第１主電極（１４）と、
前記第６半導体領域（７）および前記第７半導体領域（８）とオーミック接触する第２主電極（１３）と、
を備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第１半導体領域（１）の平面パターン形状がドット状であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記第１半導体領域（１）の平面パターン形状がストライプ状であることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、ゲート構造がトレンチゲート構造であることを特徴とする半導体装置。
【請求項５】
請求項１〜３のいずれか１項に記載の半導体装置において、ゲート構造がプレーナゲート構造であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴとショットキーダイオードとが同一チップ内に形成される半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）は、ゲート電極に加える電圧でコレクタ電極とエミッタ電極の間に流す電流を制御するスイッチング素子である。制御できる電力は数十ワットから数十万ワットに及び、スイッチング周波数も数十ヘルツから百キロヘルツ超と幅広い。この特徴を生かして、エアコンや電子レンジなど家庭用小電力機器から、鉄道や製鉄所のインバータなど大電力機器まで広く使われている。
【０００３】
特許文献１には、ターンオフ時の跳ね上がり電圧を抑制し、逆バイアス安全動作領域（Reverse Biased Safe Operating Area、以下ＲＢＳＯＡと略す）を拡大するＩＧＢＴが開示されている。本従来ＩＧＢＴの断面構造を図６に示す。
【０００４】
図６において１５はコレクタ電極、１６はコレクタ電極１５と低抵抗接触するｐ＋層、１７はｐ＋層１６よりキャリア濃度が低いｎ＋層、１８はｎ＋層１７よりキャリア濃度が低いｎ−層、１９はｎ−層１８よりキャリア濃度が低いｎ−−層、２０はｐ層、２１はｎ＋層、２２はｎ＋層２１およびｐ層２０に低抵抗接触するエミッタ電極、２３はゲート絶縁膜、２４は層間絶縁膜、２５はゲート電極である。
【０００５】
図６のＩＧＢＴにおいては、ＩＧＢＴの電流を遮断する、いわゆるターンオフ時に、ｐ層２０とｎ−−層１９の境界からｎ−−層１９側に空乏層が伸びる。この空乏層が不純物濃度の高いｎ＋層２１に達すると残留キャリアが急激に消滅して、電流が急減する。電流が急減すると、この電流変化率ｄｉ／ｄｔと回路中に存在する寄生インダクタンスＬｓによりＩＧＢＴの両端に高い跳ね上がり電圧Ｖｓｐ（＝Ｌｓ×ｄｉ／ｄｔ）が印加され、損失が増大する。そのため、図６に示すＩＧＢＴではｎ−層１８を設けて、空乏層の伸びを緩和し、電流の急激な減少による過大な電圧の跳ね上がりを防止している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１０−１８９９５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の図６の半導体装置（ＩＧＢＴ）には、以下に示すような問題がある。
【０００８】
図７に図６の半導体装置（ＩＧＢＴ）のターンオフ時の主電流（コレクタ電流）波形を示す。コレクタ電流は、時刻ｔ１のＩＧＢＴオフにより減少し始めるが、時刻ｔ２になると電流の減少は緩やかになり時刻ｔ３まで裾を引くようにゆっくりと減少してゆく。この時刻ｔ２からｔ３の期間の電流をテール電流と呼ぶ。
【０００９】
テール電流は主に半導体装置（ＩＧＢＴ）内部の残留キャリアによるもので、キャリアの残留領域、すなわち図６のｎ−層（１８）の領域のキャリア寿命により電流の大きさが決まる。このテール電流低減のためには、図６のｎ−層（１８）のキャリア濃度を大きくし、ライフタイムを小さくする方法があるが、ｎ−層（１８）のキャリア濃度を大きくすると、ターンオフ時の跳ね上がり電圧を制御できずＲＢＳＯＡが狭くなる問題がある。加えて、エミッタ側のｐｎ接合での電界が大きくなり耐圧が低下する問題もある。
【００１０】
本発明の課題は、上記問題を解決し、ターンオフ時に、残留キャリアによるテール電流で生じる損失を低減した半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、コレクタ側に、ｐ型の第１半導体領域と、第１半導体領域よりもキャリア濃度が高いｐ型の第２半導体領域と、第１半導体領域にオーミック接触すると共に第２半導体領域とショットキー接合を形成する第１主電極とを備えることにより、ＩＧＢＴとショットキーダイオードとが一体化した構造を有する。
【発明の効果】
【００１２】
本発明によれば、ＲＢＳＯＡを向上しながらも、ターンオフ時の残留キャリアをショットキーダイオードを介して放出することで、テール電流で生じる損失を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態に係るＩＧＢＴとショットキーダイオードを一体化した半導体装置の断面構成を示す図である。
【図２】本発明の第１実施形態に係る半導体装置の裏面側の平面（下部電極を透視した）を示す図である。
【図３】本発明の第２実施形態に係るＩＧＢＴとショットキーダイオードを一体化した半導体装置の裏面側の平面（下部電極を透視した）を示す図である。
【図４】本発明の第３実施形態に係るＩＧＢＴとショットキーダイオードを一体化した半導体装置の断面構成を示す図である。
【図５】本発明の第１実施形態に係る半導体装置のターンオフ時の電流波形の説明図である。
【図６】従来技術のＩＧＢＴの断面構造を示す図である。
【図７】従来技術のＩＧＢＴのターンオフ時の電流波形の説明図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図面を用いて説明する。
実施形態１
図１は、本発明の第１実施形態である半導体装置の断面構成図である。
【００１５】
図２は、本実施形態の裏面側の平面（下部電極を透視した）を示す図である。
【００１６】
これらの図を含め各図において、ｐ−，ｐ，ｐ＋は半導体がｐ型であり、かつこの順にキャリア濃度が相対的に高くなることを示す。また、ｎ−−，ｎ−，ｎ，ｎ＋は、半導体がｎ型であり、かつこの順にキャリア濃度が相対的に高くなることを示す。
【００１７】
図１に示す半導体装置は、ＩＧＢＴとショットキーダイオードとが一体化されたものである。半導体装置の内のアクティブ領域にＩＧＢＴ及びショットキーダイオードが形成され、その外周を囲むように備えられる外周領域に主面上の耐圧を確保する為のＦＬＲ（Field Limiting Ring）が形成されているが、図１ではアクティブ領域の一部、具体的にはＩＧＢＴ形成領域とショットキーダイオード形成領域についてのみ図示してある。
【００１８】
図１に示されるように、ショットキーダイオード形成領域に備えられるｐ−型半導体領域１と、ＩＧＢＴ形成領域に形成されるｐ＋型半導体領域２と、ｐ＋型半導体領域２の上に配置されたｎ型半導体領域３が備えられていると共に、この上に配置されたｎ−型のドリフト層４が備えられている。例えば、ｐ−型半導体領域１とＰ＋型半導体領域はボロンなどのｐ型不純物がドーピングされている。ｎ型半導体領域３はリンまたはヒ素などのｎ型不純物がドーピングされている。
【００１９】
また、ドリフト層４の上にはチャネル領域となるｐ型半導体領域５が形成されている。このｐ型半導体領域５にはボロンなどのｐ型不純物がドーピングされている。
【００２０】
そして、ｐ型半導体領域５を貫通してドリフト層４に達するように形成されたトレンチ６によってｐ型半導体領域５は複数に分離されている。
【００２１】
また、トレンチ６の互いに対向する側面の上部には、ソース領域となるｎ＋型半導体領域７が設けられている。ｎ＋型半導体領域７にはリンまたはヒ素などのｎ型不純物がドーピングされて形成されている。このｎ＋型半導体領域７は、相互に離間しており、ｎ＋型半導体領域７相互の間には、ｐ＋型半導体領域８が設けられている。このｐ＋型半導体領域３には、ボロンなどのｐ型不純物がドーピングされている。
【００２２】
トレンチ６には、内面を覆うゲート絶縁膜９とこのゲート絶縁膜９の表面に形勢されたドープトｐｏｌｙ−Ｓｉ等により構成されるゲート電極１０とが埋め込まれている。このゲート電極１０は、図１とは別断面にて互いに、図示されていないゲート配線に電気的に接続されている。
【００２３】
層間絶縁膜１２にはコンタクトホールが形成されており、このコンタクトホールを通じて、ｐ＋型半導体領域８及びｎ＋型半導体領域７が露出され、層間絶縁膜１２と、ｐ＋型半導体領域８及びｎ＋型半導体領域７の表面上を覆うように上部電極１３が、形成され電気的に接続されている。この上部電極１３はＩＧＢＴにおけるエミッタ電極として機能する。例えば上部電極はＡｌにて構成されており、ｎ＋型半導体領域７及びｐ＋型半導体領域８とオーミック接触している。
【００２４】
なお、本実施形態において、ｐ型半導体領域５は、トレンチを挟む二つの領域に分かれ、一方の領域すなわち図中の中央部のｐ型半導体領域５には、上述したようにｎ＋型半導体領域７及びｐ＋型半導体領域８が設けられ、他方の領域すなわち図中右側および左側のｐ型半導体領域５にはｎ＋型半導体領域７及びｐ＋型半導体領域８が設けられないと共に上部電極１３がオーミック接触されずにフローティング状態となっている。これにより、中央部のｐ型半導体領域５に隣接するドリフト層４内にキャリアが蓄積され、ＩＧＢＴのオン電圧が低減される。
【００２５】
さらに、ｐ＋型半導体領域２及びｐ−型半導体領域１の裏面側には、下部電極１４が形成されている。下部電極１４は、ｐ＋型半導体領域２とオーミック接触し、ＩＧＢＴ領域のコレクタ電極として機能する。また、下部電極１４とｐ−型半導体領域１は、ショットキー接合を形成し、下部電極１４とｐ−型半導体領域１とドリフト層４によりショットキーダイオード領域が形成されている。従って、下部電極１４は、ショットキーダイオード領域のアノード電極として機能するものである。
【００２６】
なお、本実施形態においては、図２に示すように、ｐ＋型半導体領域２の平面内において、ドット状の平面パターン形状を有するｐ−型半導体領域１が、複数個設けられる。ここで、隣り合う２個のｐ−型半導体領域１の間隔をほぼ等間隔とし、ｐ＋型半導体領域２の平面内において、複数個のｐ−型半導体領域１のドット状パターンが一様な密度で配列されている。
【００２７】
図５は、本実施形態の半導体装置についてターンオフ時のコレクタ電流波形の例を示す。なお、比較のために図７で示した従来半導体装置のテール電流を点線で示す。
【００２８】
本実施形態では、ドリフト層４内における下部電極１４側に蓄積された過剰キャリアが、下部電極１４とｐ−型半導体領域１とのショットキー接合を介して排出されるため、従来に比べ、テール電流が低減される。これにより、ターンオフ損失が低減される。
【００２９】
本実施形態の半導体装置は、基本的には従来と同様の製造方法によって製造される。例えば、ｎ型半導体基板を準備し、この主表面にチャネル領域となるｐ型半導体領域５を形成する工程を行った後、トレンチ６を形成し、このトレンチ６に内にゲート絶縁膜９及びゲート電極１０を形成することでトレンチゲート構造を形成する。そして、ｐ＋半導体領域８及びソース領域となるｎ＋型半導体領域７を形成する。また、層間絶縁膜１２の形成工程や、コンタクト形成工程を行った後、上部電極１３を形成する。そして、ｎ型半導体基板を裏面側から研削し薄膜化した後、裏面にホトリソグラフィ技術とｐ型不純物やｎ型不純物のイオン注入及び活性化アニールによって、ｎ型半導体領域３とＩＧＢＴ領域のコレクタ領域となるｐ＋半導体領域２及びショットキーダイオード領域のアノード領域となるｐ−半導体領域１を形成し、さらに下部電極１４を形成することによって基本的な素子構造が構成される。これにより、図１に示した本実施形態の半導体装置を製造することができる。
実施形態２
図３は、本発明の第２実施形態である半導体装置の裏面側の平面（下部電極を透視した）を示す図である。本実施形態も、実施形態１と同様に、ＩＧＢＴとショットキーダイオードを一体化した半導体装置である。
【００３０】
本実施形態においては、ショットキーダイオード形成領域に備えられるｐ−型半導体領域１と、ＩＧＢＴ形成領域に形成されるｐ＋型半導体領域２と、ｐ＋型半導体領域２の上に配置されたｎ型半導体領域３の平面パターン形状を、図３に示すようにストライプ状にしている。ただし、ＩＧＢＴ領域とショットキーダイオード領域の面積比率は実施形態１と同様の比率にしている。
実施形態３
図４は、本発明の第３実施形態である半導体装置の断面構成図である。
【００３１】
本実施形態は、ゲート構造が、実施形態１のトレンチゲート構造とは異なり、プレーナゲート構造となっている点が前述の実施形態とは異なる。なお、本実施形態の半導体装置の裏面側の平面パターン形状は、図２または図３の形状が用いられる。
【符号の説明】
【００３２】
１      ｐ−半導体領域（アノード領域）
２      ｐ＋半導体領域（コレクタ領域）
３      ｎ型半導体領域
４      ドリフト層
５      ｐ型半導体領域（チャネル領域）
６      トレンチ
７      ｎ＋型半導体領域（ソース領域）
８      ｐ＋半導体領域
９      ゲート絶縁膜
１０    ゲート電極
１１    コンタクトホール
１２    層間絶縁膜
１３    上部電極
１４    下部電極
１５    コレクタ電極
１６    ｐ＋層
１７    ｎ＋層
１８    ｎ−層
１９    ｎ−−層
２０    ｐ層
２１    ｎ＋層
２２    エミッタ電極
２３    絶縁膜
２４    層間絶縁膜
２５    ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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