(57)【要約】【課題】ソフトオープン不良を効率的に検知するとともに不良の素子単体の電流特性を容易に確認可能な半導体装置の試験方法を提供する。【解決手段】一実施の形態による半導体装置の試験方法では、試験回路１０として複数のリング発振器ＲＯを含む半導体装置１を準備し、各リング発振器ＲＯを順に発振状態にしたときにリング発振器ＲＯに流れる電源電流を測定する。さらに、電源電流が正常時と異なるリング発振器ＲＯについて、リング発振器ＲＯに含まれる各ＣＭＯＳインバータＩＮＶ０〜ＩＮＶ３１を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流電圧特性を個別に測定する。【選択図】図１
2014035284.tif 000002
【特許請求の範囲】
【請求項１】
個別に発振状態に切替え可能なｍ個のリング発振器を試験回路として含む半導体装置を準備するステップを備え、
各前記リング発振器は、ループ状に接続された複数段のＣＭＯＳインバータを含み、
第ｉ番目（１≦ｉ≦ｍ）のリング発振器のみを発振状態にしたときに、前記第ｉ番目のリング発振器を構成するＣＭＯＳインバータ全体に供給される電源電流を測定するステップと、
前記第ｉ番目のリング発振器において測定された前記電源電流が正常値と異なるか否かを判定するステップと、
前記電源電流が正常値と異なるリング発振器について、各前記ＣＭＯＳインバータを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流電圧特性を個別に測定するステップとをさらに備えた、半導体装置の試験方法。
【請求項２】
前記半導体装置は、第１および第２の外部接続端子をさらに含み、
各前記ＣＭＯＳインバータを構成するＰＭＯＳトランジスタのソースおよびＮＭＯＳトランジスタのソースは、前記第１および第２の外部端子とそれぞれ接続され、
前記電源電流を測定するステップでは、前記第１および第２の外部端子間を流れる電流が測定される、請求項１に記載の半導体装置の試験方法。
【請求項３】
前記電流電圧特性を個別に測定するステップは、前記電源電流が正常値と異なるリング発振器を構成するＣＭＯＳインバータの段数をｎ段としたとき、
前記第２の外部接続端子をフローティングにした状態で第ｊ段目（１≦ｊ≦ｎ）のＣＭＯＳインバータを構成するＰＭＯＳトランジスタの電流電圧特性を測定するステップと、
前記第１の外部接続端子をフローティングにした状態で第ｋ段目（１≦ｋ≦ｎ）のＣＭＯＳインバータを構成するＮＭＯＳトランジスタの電流電圧特性を測定するステップとを含む、請求項２に記載の半導体装置の試験方法。
【請求項４】
試験回路を備えた半導体装置であって、
前記試験回路は、
第１〜第４の外部接続端子と、
複数のリング発振器とを含み、
各前記リング発振器は、
ループ状の信号経路上に設けられ、各段のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのソースが前記第１および第２の外部接続端子とそれぞれ接続されたｎ段（ｎは偶数）のＣＭＯＳインバータと、
前記信号経路上で第ｎ段目のＣＭＯＳインバータの後段に設けられ、対応の制御信号が活性化されているときインバータとして動作する論理ゲートと、
奇数段目のＣＭＯＳインバータの入力側の信号経路および第ｎ段目のＣＭＯＳインバータの出力側の信号経路に一端が個別に接続され、他端が前記第３の外部接続端子に接続されたｎ／２＋１個の第１のスイッチ素子と、
偶数段目のＣＭＯＳインバータの入力側の信号経路に一端が個別に接続され、他端が前記第４の外部接続端子に接続されたｎ／２個の第２のスイッチ素子とを含む、半導体装置。
【請求項５】
前記ｎ段のＣＭＯＳインバータの各々の出力ノードは、後段のＣＭＯＳインバータまたは論理ゲートの入力ノードと配線を介して直結される、請求項４に記載の半導体装置。
【請求項６】
前記試験回路は、第５〜第８の外部接続端子をさらに含み、
各前記リング発振器は、さらに、
奇数段目のＣＭＯＳインバータの入力側の信号経路および第ｎ段目のＣＭＯＳインバータの出力側の信号経路に一端が個別に接続され、他端が前記第５の外部接続端子に接続されたｎ／２＋１個の第３のスイッチ素子と、
偶数段目のＣＭＯＳインバータの入力側の信号経路に一端が個別に接続され、他端が前記第６の外部接続端子に接続されたｎ／２個の第４のスイッチ素子と、
各前記ＣＭＯＳインバータを構成するＰＭＯＳトランジスタのソースに一端が個別に接続され、他端が前記第７の外部接続端子に接続されたｎ個の第５のスイッチ素子と、
各前記ＣＭＯＳインバータを構成するＮＭＯＳトランジスタのソースに一端が個別に接続され、他端が前記第８の外部接続端子に接続されたｎ個の第６のスイッチ素子とを含む、請求項４または５に記載の半導体装置。
【請求項７】
前記ｎ段のＣＭＯＳインバータの各々において、ＰＭＯＳトランジスタのソースと前記第１の外部接続端子との間およびＮＭＯＳトランジスタのソースと前記第２の外部接続端子との間の少なくとも一方には、１または複数の抵抗素子が設けられる、請求項４または５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、試験回路（テスト回路）を備えた半導体装置およびその試験回路を用いた試験方法に関する。
【背景技術】
【０００２】
素子の不良の発生頻度および不良素子の電流電圧特性を検出する手段として、素子をアレイ（Array）状に並べたデコーダＴＥＧ（Test  Element  Group）と呼ばれる試験回路が一般的に使用される。デコーダＴＥＧでは各素子の電流電圧特性を１つずつ測定するために、不良の発生確率が比較的小さい場合、膨大な測定時間が必要になり現実的ではない。
【０００３】
検出効率を上げるために、ロジックＴＥＧも一般に用いられる。高速に測定可能である一方、不良箇所を特定するのが困難である。さらには、検出した不良箇所の電流電圧特性をモニタするためには、チップ表面を除膜しプローブ検査を行う必要があるため、不良解析の結果が得られるまでに時間がかかりすぎる点が課題となっている。
【０００４】
上述した半導体装置の試験回路に関連する先行技術文献として以下の文献がある。
特開平５−２９７０７７号公報（特許文献１）に開示される試験回路では、リングオシレータの回路劣化と単体素子の劣化の両方を検出するために、リングオシレータを構成するインバータごとにパッドを設けたり、リングオシレータの信号経路にスイッチを設けたりする。この文献では、レーザトリミングなどで配線を直接切断することで単体素子を分離する方法も開示されている。
【０００５】
特開平９−９７８７４号公報（特許文献２）に開示される試験回路は、測定対象となる半導体素子をリングオシレータに接続するか否かをスイッチで切替えるように構成される。これにより、半導体素子に交流的動作をさせて劣化させることと素子単体の直流的測定との両方を可能にする。
【０００６】
実開昭５８−１９５８８３号公報（特許文献３）に開示される高温リング発振動作試験装置は、試料の電源電流を個別に検知する手段と、検知した電源電流に基づいて試料の故障を個別に検知し、故障した試料を試験回路から切り離す手段とを含む。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平５−２９７０７７号公報
【特許文献２】特開平９−９７８７４号公報
【特許文献３】実開昭５８−１９５８８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、製品検査では不良と判定されず、出荷された後で素子の劣化が進み不良化する例がしばしば見られる。出荷後に不良化した素子は、多くの場合、製造当初から高抵抗であるが断線には至っていない状態（「ソフトオープン不良」と称される）であったと推定される。
【０００９】
ソフトオープン不良の素子は、交流特性では劣化しているが論理回路としては正常に動作している。このため、従来の試験回路では、ソフトオープン不良を効率的に検知すること、さらには不良素子の電流特性を確認することが困難であった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態による半導体装置の試験方法では、試験回路として複数のリング発振器を含む半導体装置を準備し、各リング発振器を順に発振状態にしたときにリング発振器に流れる電源電流を測定する。さらに、電源電流が正常時と異なるリング発振器について、リング発振器に含まれる各ＣＭＯＳインバータを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流電圧特性を個別に測定する。
【発明の効果】
【００１１】
上記の一実施の形態による半導体装置の試験方法では、ソフトオープン不良を効率的に検知するとともに不良な素子単体の電流特性を容易に確認することができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態１による半導体装置に設けられた試験回路の構成を概略的に示す回路図である。
【図２】図１の各リング発振器においてＣＭＯＳインバータの周辺を詳しく示す回路図である。
【図３】図１、図２の試験回路による試験手順を示すフローチャートである。
【図４】図３のＤＣ測定を行なうステップの手順を詳しく示すフローチャートである。
【図５】実施の形態２による半導体装置に備えられた試験回路の全体構成を示すブロック図である。
【図６】図５の各リング発振器の構成を示す回路図である。
【図７】図５、図６の各部の信号波形を模式的に示すタイミング図である。
【図８】実施の形態３において追加されたスイッチ素子および外部接続端子を説明するための図である。
【図９】実施の形態３による半導体装置に備えられた試験回路の全体構成を示すブロック図である。
【図１０】図９の各リング発振器の構成を示す回路図である。
【図１１】図９、図１０の各部の信号波形を模式的に示すタイミング図である。
【図１２】実施の形態４による試験回路に含まれるリング発振器の構成を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１４】
＜実施の形態１＞
［試験回路の構成および動作］
図１は、実施の形態１による半導体装置に設けられた試験回路の構成を概略的に示す回路図である。実施の形態１の試験回路１０では、不良トランジスタの有無を高速に検出し（スクリーニング）、不良が存在する場合には、不良箇所を非破壊で詳細に分析することができる。以下、具体的に説明する。
【００１５】
図１を参照して、半導体装置１に設けられた試験回路１０は、複数のリング発振器ＲＯ０〜ＲＯ２（総称する場合または不特定のものを示す場合には、リング発振器ＲＯと記載する）と制御回路１９とを含む。各リング発振器ＲＯをリング発振器ブロックＲＯまたは簡単にブロックＲＯとも称する。図１では、３ブロック構成となっているが、実際には試験回路１０は多数のブロックで構成される。
【００１６】
各リング発振器ＲＯのループ状の信号経路ＳＰには、３２段のＣＭＯＳ（Complementary  Metal-Oxide  Semiconductor）インバータＩＮＶ０〜ＩＮＶ３１と、最終段のＣＭＯＳインバータＩＮＶ３１の後段に設けられたＮＡＮＤゲートＧＮとを含む。図１の例では、１ブロック当たり３２段のＣＭＯＳインバータとしているが、発振すれば足りるため何段で構成してもよい。
【００１７】
制御回路１２は、リング発振器ＲＯ０〜ＲＯ２を順に発振状態に切替えるために設けられている。図１の場合、制御回路１２は、リング発振イネーブル信号ＲＥＮとブロック選択信号Ｂ０〜Ｂ１とを受ける。リング発振イネーブル信号ＲＥＮがハイレベル（Ｈレベル）のとき（リング発振モード）、ブロック選択信号Ｂ０〜Ｂ１によって選択されたブロックが発振可能になる。
【００１８】
より詳細には、制御回路１２は、リング発振器ＲＯ０〜ＲＯ２にそれぞれ対応するＡＮＤゲートＧＣ０〜ＧＣ２を含む。ＡＮＤゲートＧＣ０〜ＧＣ１には、リング発振イネーブル信号ＲＥＮが共通に入力されるとともに、ブロック選択信号Ｂ０〜Ｂ１がそれぞれ入力される。各ＡＮＤゲートの出力信号は、対応するリング発振器ＲＯに設けられたＮＡＮＤゲートＧＮの第１の入力端子に入力される。ＮＡＮＤゲートＧＮの第２の入力端子には、最終段のＣＭＯＳインバータＩＮＶ３１の出力信号が入力される。したがって、各リング発振器において、ＮＡＮＤゲートＧＮは、リング発振イネーブル信号ＲＥＮがＨレベルでありかつ対応のブロック選択信号がＨレベルのときインバータとして動作する。
【００１９】
リング発振器ＲＯ０〜ＲＯ２において、各ＣＭＯＳインバータおよびＮＡＮＤゲートＧＮには、半導体装置１の外部に設けられた試験装置２から電源電圧および接地電圧が供給される。試験装置２は、リング発振器ＲＯ０〜ＲＯ２に含まれるＣＭＯＳインバータおよびＮＡＮＤゲートＧＮ全体に供給する電源電流を検出する電流計３を含む。
【００２０】
たとえば、リング発振器ＲＯ０の１つのＣＭＯＳインバータＩＮＶ１がソフトオープン不良になっていた（たとえば、ＭＯＳトランジスタのソースまたはドレインが接続されているコンタクトの抵抗値が増加していた）とする。そうすると、ＣＭＯＳインバータＩＮＶ１を流れる電流が減少するために、ＣＭＯＳインバータＩＮＶ１による遅延量が増大する。そして、この遅延量の増大によってリング発振器ＲＯ０の発振周波数が低下するため、リング発振器ＲＯ０に供給される電源電流が減少する。したがって、この電源電流の減少を検出することによって、ソフトオープン不良の存在を精度よく検出することができる。
【００２１】
このように、リング発振モードは、各リング発振器ブロックを順に発振させながら電源電流を測定し、電源電流が正常値よりも低下していないかどうかを判定する。これによって、図１の場合には、トランジスタ６４個単位（ＣＭＯＳインバータ１個あたり２個のＭＯＳトランジスタを含む）で一括して不良箇所の有無をスクリーニングすることができる。電源電流の異常が検出されたブロックについては、次に、トランジスタ単体ごとにＤＣ測定を行なう（単体測定モード）。
【００２２】
図２は、図１の各リング発振器においてＣＭＯＳインバータの周辺を詳しく示す回路図である。図２では、特にＣＭＯＳインバータＩＮＶ０〜ＩＮＶ１の部分を取り出して示している。
【００２３】
図１、図２を参照して、各リング発振器ＲＯは、ループ状の信号経路ＳＰに設けられたｎ段（図１の場合、ｎ＝３２）のＣＭＯＳインバータＩＮＶ０〜ＩＮＶｎ−１と、１個のＮＡＮＤゲートＧＮとを含む。各段のＣＭＯＳインバータを構成するＰＭＯＳ（Positive-channel  MOS）トランジスタのソースは電源線ＬＶ１を介してＶＤＤＲ端子と接続される。各段のＣＭＯＳインバータを構成するＮＭＯＳ（Negative-channel  MOS）トランジスタのソースは電源線ＬＶ２を介してＶＳＳＲ端子と接続される。各ＣＭＯＳインバータの出力ノード（ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのドレイン）と、後段とＣＭＯＳインバータまたはＮＡＮＤゲートＧＮの入力ノード（ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲート）とは、配線を介して直結されている。
【００２４】
各リング発振器ＲＯは、さらに、ｎ＋１個のスイッチ素子ＳＷＡ０〜ＳＷＡｎ（総称する場合または不特定のものを示す場合、スイッチ素子ＳＷＡと記載する）を含む。このうち、ｎ／２＋１個のスイッチ素子ＳＷＡ０，ＳＷＡ２，…の一端は、奇数段目のＣＭＯＳインバータＩＮＶ０，ＩＮＶ２，…の入力側の信号経路ＳＰおよび第ｎ段目のＣＭＯＳインバータＩＮＶｎ−１の出力側の信号経路ＳＰに個別に接続される。スイッチ素子ＳＷＡ０，ＳＷＡ２，…の他端は、信号線ＬＴ１を介してＴＳＴ１端子に接続される。残りのｎ／２個のスイッチ素子ＳＷＡ１，ＳＷＡ３，…の一端は、偶数段目のＣＭＯＳインバータＩＮＶ１，ＩＮＶ３，…の入力側の信号経路ＳＰに個別に接続される。スイッチ素子ＳＷＡ１，ＳＷＡ３，…の他端は、信号線ＬＴ２を介してＴＳＴ２端子に接続される。
【００２５】
図２の場合、スイッチ素子ＳＷＡは、トランスミッションゲートによって構成される。トランスミッションゲートのオンおよびオフを制御するための制御信号は、図１の試験装置２から与えられる。試験装置２は、リング発振モードでは、リング発振イネーブル信号ＲＥＮをＨレベルにするとともにスイッチ素子ＳＷＡを全てオフ状態にする。試験装置２は、単体測定モードでは、リング発振イネーブル信号ＲＥＮをロウレベル（Ｌレベル）にし、測定対象のＣＭＯＳインバータの入力側および出力側の信号経路ＳＰに一端が接続されたスイッチ素子ＳＷＡのみをオン状態にする。
【００２６】
以下、具体例として、単体測定モードで初段のＣＭＯＳインバータＩＮＶ０を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流電圧特性を測定する場合について説明する。まず、ＰＭＯＳトランジスタの電流電圧特性を測定する場合、ＣＭＯＳインバータＩＮＶ０の入力側および出力側の信号経路に一端が接続されたスイッチ素子ＳＷＡ０およびＳＷＡ１のみがオン状態になる。さらに、図２に示すように、ＶＳＳＲ端子がフローティングＦＬになり、ＴＳＴ１端子にゲート電圧Ｖｇが印加され、ＶＤＤＲ端子にソース電圧Ｖｓが印加され、ＴＳＴ２端子にドレイン電圧Ｖｄが印加される。この状態で、ＶＤＤＲ端子（Ｉｍ＋）からＴＳＴ２端子（Ｉｍ−）に流れる電流が測定される。
【００２７】
次に、ＮＭＯＳトランジスタの電流電圧特性を測定する場合、ＣＭＯＳインバータＩＮＶ０の入力側および出力側の信号経路に一端が接続されたスイッチ素子ＳＷＡ０およびＳＷＡ１のみがオン状態になる。さらに、ＶＤＤＲ端子がフローティングＦＬになり、ＴＳＴ１端子にゲート電圧Ｖｇが印加され、ＶＳＳＲ端子にソース電圧Ｖｓが印加され、ＴＳＴ２端子にドレイン電圧Ｖｄが印加される。この状態で、ＴＳＴ２端子（Ｉｍ＋）からＶＳＳＲ端子（Ｉｍ−）に流れる電流が測定される。
【００２８】
上記において、測定に関係しないほうの電源線をフローティング状態にする理由は、信号を次段のインバータに伝搬させないようにするためである。図１の場合、単体測定モードでは、ＮＡＮＤゲートＧＮの出力はＨレベルに固定されている。したがって、ＰＭＯＳトランジスタの測定時に電源線ＬＶ２をＬレベルにし、ＮＭＯＳトランジスタの測定時に電源線ＬＶ１をＨレベルにしてしまうと、奇数段目のＣＭＯＳインバータＩＮＶ０，ＩＮＶ２，…の入力ノードがＨレベルになり、偶数段目のＣＭＯＳインバータＩＮＶ１，ＩＮＶ３，…の入力ノードがＬレベルになるので、単体測定ができなくなる。
【００２９】
［試験手順］
図３は、図１、図２の試験回路による試験手順を示すフローチャートである。図４は、図３のＤＣ測定を行なうステップの手順を詳しく示すフローチャートである。以下、図１〜図４を参照して、これまでの説明を総括して試験回路１０を用いた試験手順について説明する。
【００３０】
まず、図１の半導体装置１と試験装置２とが接続され、試験装置２に電源が投入される。これにより、試験装置２から半導体装置１の試験回路１０に電源電圧および接地電圧が供給される（ステップＳ１）。以下のステップは、試験装置２に組み込まれたマイクロコンピュータがプログラムに従って実行する。
【００３１】
最初にリング発振モード（スクリーニングモード）に切り替えられる（ステップＳ２）。リング発振モードでは、リング発振イネーブル信号ＲＥＮがＨレベルになるとともに、図２のスイッチ素子ＳＷＡが全てオフ状態になる。
【００３２】
次に、発振状態にすべきリング発振器ブロックＲＯが１つ選択される（ステップＳ３）。具体的にリング発振器ＲＯを発振させる場合には、ＮＡＮＤゲートＧＮに入力される制御信号をＨレベルにする。この状態で、リング発振器ＲＯを構成するＣＭＯＳインバータＩＮＶ０〜ＩＮＶｎ−１およびＮＡＮＤゲートＧＮの全体を流れる電源電流が測定される（ステップＳ４）。以上のステップＳ３，Ｓ４は、複数のリング発振器ブロックＲＯの最後のブロックまで（ステップＳ５でＮＯとなるまで）、１ブロックずつ順に実行される。
【００３３】
次に、正常値と異なる異常な電源電流を示したブロックＲＯがなかったか否かが判定される（ステップＳ６）。この判定ステップＳ６は、ステップＳ４の後に実行してもよい。判定の結果、異常な電源電流を示したリング発振器ブロックＲＯがなかった場合には（ステップＳ７でＮＯ）、試験は終了する。
【００３４】
異常な電源電流を示すリング発振器ブロックＲＯが見つかった場合には（ステップＳ７でＹＥＳ）、単体測定モードに切り替えられる（ステップＳ８）。単体測定モードでは、リング発振イネーブル信号ＲＥＮがＬレベルになり、測定対象のＣＭＯＳインバータの入力側および出力側の信号経路に一端が接続されたスイッチ素子ＳＷＡのみがオン状態になる。
【００３５】
具体的に、単体測定モードでは、異常な電源電流を示した特性不良のリング発振器ブロックのアドレスが選択される（ステップＳ９）。そして、この不良ブロックについて１トランジスタずつＤＣ測定が行なわれる（ステップＳ１０）。
【００３６】
具体的にＤＣ測定（ステップＳ１０）では、まず、ＣＭＯＳインバータが１つ選択される。そして、選択されたＣＭＯＳインバータの入力側および出力側の信号経路に一端が接続されたスイッチ素子ＳＷＡのみがオン状態になる（ステップＳ１１）。
【００３７】
選択されたＣＭＯＳインバータについて、ＰＭＯＳトランジスタの特性が測定される（ステップＳ１２）。具体的には、ＶＳＳＲ端子をフローティングにし、ＶＤＤＲ端子にソース電圧が印加され、ＴＳＴ１端子およびＴＳＴ２端子の一方にドレイン電圧、他方にゲート電圧が印加される。この状態で、ＶＤＤＲ端子に流入する電流が測定される。測定中にはゲート電圧およびソース・ドレイン間電圧を変化させる。
【００３８】
同様に、選択されたＣＭＯＳインバータについて、ＮＭＯＳトランジスタの特性が測定される（ステップＳ１３）。具体的には、ＶＤＤＲ端子をフローティングにし、ＶＳＳＲ端子にソース電圧が印加され、ＴＳＴ１端子およびＴＳＴ２端子の一方にドレイン電圧、他方にゲート電圧が印加される。この状態で、ＶＳＳＲ端子から流出する電流が測定される。測定中にはゲート電圧およびソース・ドレイン間電圧を変化させる。
【００３９】
以上のステップＳ１１〜Ｓ１３は、ＣＭＯＳインバータの最後まで（ステップＳ１４でＮＯとなるまで）、１インバータずつ順に実行される。各ＣＭＯＳインバータを構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタについてＤＣ測定が完了したら処理は終了する。
【００４０】
上記のステップＳ１０（Ｓ１１〜Ｓ１４）は、スクリーニングモードで不良なブロックが見つかったら、すぐにその時点で実行するようにしてもよい。ステップＳ１２，Ｓ１３の実行される順序は逆順でもよく、さらには、不良ブロックに含まれる全てのＰＭＯＳトランジスタについてＤＣ測定した後に、不良ブロックに含まれる全てのＮＭＯＳトランジスタについてＤＣ測定をするようにしてもよい。
【００４１】
［実施の形態１の効果］
上記のとおり、リング発振モードでは、２ｎ個のＭＯＳトランジスタ（図１の場合、ｎ＝３２）ごとに一括して高速に不良トランジスタの有無を検出できる。ｎ個のＣＭＯＳインバータ全体を流れる電源電流の変化によって異常を検出しているので、リング発振信号の周波数をモニタする必要がない。このため、分周器および周波数カウンタなどの測定回路を必要としない。従来に比べて測定時間の大幅な短縮が実現される。
【００４２】
不良なリング発振器ブロックが見つかった場合には、単体測定モードに切り替えられ、不良ブロックの２ｎ個のＭＯＳトランジスタについてＤＣ測定が個別に実行される。この際、素子を分離するために配線をレーザトリミングしたりする必要はなく、非破壊でＤＣ測定が行なえる。
【００４３】
さらには、スイッチ素子ＳＷＡのオンおよびオフを制御したり、リング発振器ブロックを選択したりするために必要な制御信号用の外部接続端子（パッド）を除くと、ＤＣ測定のためには４つの外部接続端子（ＶＤＤＲ端子、ＶＳＳＲ端子、ＴＳＴ１端子、およびＴＳＴ２端子）しか設けられていない。このため、従来に比べて外部接続端子数（パッド数）を削減できる。
【００４４】
ＤＣ測定中には電源線ＬＶ１，ＬＶ２の一方をフローティングにすることで信号の伝搬を阻止しているので、素子単体を分離するためにリング発振器の信号経路には、スイッチ素子を配置する必要がない。すなわち、実施の形態１による各リング発振器ＲＯでは、各ＣＭＯＳインバータの出力ノードと、後段とＣＭＯＳインバータまたはＮＡＮＤゲートＧＮの入力ノードとは、配線を介して直結される。このため、リング発振モードにおいて、リング発振器ＲＯごとの電源電流のばらつきを抑えることができる。
【００４５】
＜実施の形態２＞
［試験回路の構成］
図５は、実施の形態２による半導体装置に備えられた試験回路の全体構成を示すブロック図である。実施の形態２では、リング発振器ブロックＲＯの個数を実施の形態１の場合よりも増やした場合について説明する。リング発振器ブロックＲＯを選択するためのアドレス信号をデコードするためにデコーダ回路１４，１５が新たに設けられる。以下では、実施の形態１と異なる点について詳しく説明し、実施の形態１と共通する部分については同一の参照符号を付して説明を繰り返さない場合がある。
【００４６】
図５を参照して、試験回路１０Ａは、８行８列のリング発振器ＲＯ（リング発振器群２０とも称する）と、デコーダ回路１４，１５と、１９個の外部接続端子とを含む。ｉ行ｊ列目のリング発振器ブロックＲＯをＲＯ＜ｊ−１，ｉ−１＞と記載する。
【００４７】
外部接続端子として、実施の形態１で説明したＶＤＤＲ端子、ＶＳＳＲ端子、ＴＳＴ１端子、およびＴＳＴ２端子の他に、リング発振イネーブル信号ＲＥＮを受けるＲＥＮ端子、ＤＣ測定イネーブル信号ＤＣＥＮを受けるＤＣＥＮ端子が設けられる。リング発振モードでは、リング発振イネーブル信号ＲＥＮがＨレベルになり、ＤＣ測定イネーブル信号ＤＣＥＮがＬレベルになる。単体測定モードでは、リング発振イネーブル信号ＲＥＮがＬレベルになり、ＤＣ測定イネーブル信号ＤＣＥＮがＨレベルになる。
【００４８】
外部接続端子として、さらに、リング発振器群２０の列選択のための３ビットの列アドレス信号ＢＸ＜０＞，ＢＸ＜１＞，ＢＸ＜２＞を受ける端子と、リング発振器群２０の行選択のための３ビットの行アドレス信号ＢＹ＜０＞，ＢＹ＜１＞，ＢＹ＜２＞を受ける端子とが設けられる。列アドレス信号ＢＸ＜０＞，ＢＸ＜１＞，ＢＸ＜２＞はデコーダ回路１５によって３ビット（ｂｉｔ）の信号から８ビットの信号にデコードされる。デコード後の８ビットの信号では、選択列の信号のみＨレベルになる。同様に、行アドレス信号ＢＹ＜０＞，ＢＹ＜１＞，ＢＹ＜２＞はデコーダ回路１４によって３ビットの信号から８ビットの信号にデコードされる。デコード後の８ビットの信号では、選択行の信号のみＨレベルになる。
【００４９】
外部接続端子として、さらに、各リング発振器ＲＯの内部に設けられたスイッチ素子ＳＷＡのオンおよびオフを制御するための５ビットのアドレス信号ＡＤＤ＜０＞〜ＡＤＤ＜４＞を受ける端子が設けられる。アドレス信号ＡＤＤ＜０＞〜ＡＤＤ＜４＞をデコードするデコーダ回路１３は、各リング発振器ＲＯの内部に設けられている。
【００５０】
外部接続端子として、さらに、ＶＤＤ端子およびＶＳＳ端子が設けられる。ＶＤＤ端子およびＶＳＳ端子は、リング発振器の発振回路（ＣＭＯＳインバータＩＮＶ０〜ＩＮＶｎ−１およびＮＡＮＤゲートＧＮによって構成される回路部分）以外の周辺回路に供給する電源電圧および接地電圧をそれぞれ受ける。これらの電源電圧および接地電圧の各リング発振器ＲＯへの供給経路については図示を省略している。
【００５１】
図６は、図５の各リング発振器の構成を示す回路図である。図６を参照して、各リング発振器ＲＯは、ループ状に接続されたｎ段（ｎ＝３２）のＣＭＯＳインバータおよびＮＡＮＤゲートＧＮを有する発振回路１１と、ｎ＋１個のスイッチ素子ＳＷＡ０〜ＳＷＡｎと、制御回路１２とを含む。発振回路１１およびスイッチ素子ＳＷＡ０〜ＳＷＡｎの構成は図１、図２で説明した実施の形態１の場合と同じであるので説明を繰り返さない。発振回路１１は、図５のＶＤＤＲ端子およびＶＳＳＲ端子を介して電源電圧の供給を受ける。
【００５２】
制御回路１２は、ＮＡＮＤゲートＧＡ０〜ＧＡｎ，ＧＢ０〜ＧＢｎと、ＡＮＤゲートＧＣ，ＧＤ，ＧＥと、インバータＩＡ０〜ＩＡｎ，ＩＢ０〜ＩＢｎ，ＩＣ０〜ＩＣｎと、ＤＣ測定用デコーダ回路１３とを含む。
【００５３】
ＡＮＤゲートＧＥは、デコード後の対応する列アドレス信号ＢＸおよび行アドレス信号ＢＹを受ける。したがって、ＡＮＤゲートＧＥの出力信号は、リング発振器ＲＯが選択された場合（対応の列アドレス信号ＢＸおよび行アドレス信号ＢＹがいずれもＨレベルの場合）にＨレベルになる。
【００５４】
ＡＮＤゲートＧＣは、リング発振イネーブル信号ＲＥＮとＡＮＤゲートＧＥの出力信号とを受ける。したがって、ＡＮＤゲートＧＣの出力信号は、リング発振モードでありかつリング発振器ＲＯが選択されているときＨレベルの信号を出力する。ＡＮＤゲートＧＣの出力信号は、実施の形態１の場合と同様に、発振回路１１のＮＡＮＤゲートＧＮに入力される。
【００５５】
ＡＮＤゲートＧＤは、ＤＣ測定イネーブル信号ＤＣＥＮとＡＮＤゲートＧＥの出力信号とを受ける。したがって、ＡＮＤゲートＧＤの出力信号は、単体測定モードでありかつリング発振器ＲＯが選択されているときＨレベルの信号を出力する。ＡＮＤゲートＧＣの出力信号は、ＮＡＮＤゲートＧＡ０〜ＧＡｎの各第１の入力端子に入力される。
【００５６】
デコーダ回路１３は、５ビットのアドレス信号ＡＤＤ＜０＞〜ＡＤＤ＜４＞を３２ビットのアドレス信号Ａ０〜Ａ３１にデコードする。デコード後のアドレス信号Ａ０〜Ａ３１は、選択された１つの信号のみがＨレベルになる。
【００５７】
デコーダ回路１３から出力されたアドレス信号Ａ０は、インバータＩＢ０，ＩＣ０を介してＮＡＮＤゲートＧＢ０の第１、第２の入力端子に入力され、さらに、インバータＩＢ１を介してＮＡＮＤゲートＧＢ１の第１の入力端子に入力される。アドレス信号Ａｉ（１≦ｉ≦３１）は、インバータＩＣｉを介してＮＡＮＤゲートＧＢｉの第２の入力端子に入力されるとともに、インバータＩＢｉ＋１を介してＮＡＮＤゲートＧＢｉ＋１の第１の入力端子に入力される。ＮＡＮＤゲートＧＢ３２の第２の入力端子には、インバータＩＣ３２を介してアドレス信号Ａ３１が入力される。したがって、アドレス信号Ａｊ（０≦ｊ≦３１）がＨレベルのときには、ＮＡＮＤゲートＧＢｊおよびＧＢｊ＋１の出力信号がＨレベルになり、他のＮＡＮＤゲートＧＢはＬレベルのままである。
【００５８】
ＮＡＮＤゲートＧＡ０〜ＧＡ３２の第１の入力端子にはＡＮＤゲートＧＤの出力信号が入力される。ＮＡＮＤゲートＧＡ０〜ＧＡ３２の第２の入力端子には、ＮＡＮＤゲートＧＢ０〜ＧＢ３２の出力信号がそれぞれ入力される。
【００５９】
ＮＡＮＤゲートＧＡ０〜ＧＡ３２は、スイッチ素子ＳＷＡ０〜ＳＷＡｎにそれぞれ対応する。ＮＡＮＤゲートＧＡｋ（０≦ｋ≦３２）の出力信号は、対応のスイッチ素子（トランスミッションゲート）ＳＷＡｋを構成するＰＭＯＳトランジスタのゲートに入力されるとともに、対応のインバータＩＡｋを介して対応のスイッチ素子（トランスミッションゲート）ＳＷＡｋを構成するＮＭＯＳトランジスタのゲートに入力される。したがって、アドレス信号Ａｊ（０≦ｊ≦３１）がＨレベルのときには、スイッチ素子ＳＷＡｊ，ＳＷＡｊ＋１がオン状態になる。
【００６０】
以上の制御回路１２の構成によって、リング発振モード（ＲＥＮ＝Ｈｉｇｈ、ＤＣＥＮ＝Ｌｏｗ）では、列アドレス信号ＢＸおよび行アドレス信号ＢＹによって選択された発振回路１１のみが発振状態になる。このとき、ＶＤＤＲ端子から流入する電源電流がモニタされ、電源電流の値に基づいて選択されたリング発振器ＲＯが不良であるか否かが判定される。
【００６１】
単体測定モード（ＲＥＮ＝Ｌｏｗ、ＤＣＥＮ＝Ｈｉｇｈ）では、オン状態となるスイッチ素子ＳＷＡがアドレス信号ＡＤＤ＜０＞〜ＡＤＤ＜４＞によって選択される。選択されたスイッチ素子ＳＷＡがオンとなった状態で、ＶＤＤＲ端子、ＶＳＳＲ端子、ＴＳＴ１端子、およびＴＳＴ２端子を介して、選択されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流電圧特性がそれぞれ測定される。
【００６２】
たとえば、ＣＭＯＳインバータＩＮＶ１が測定対象の場合について説明する。この場合、ＡＤＤ＜１＞がＨレベルとなり、ＡＤＤ＜０＞，ＡＤＤ＜２＞〜ＡＤＤ＜４＞がＬレベルとなるアドレス信号が入力される。デコード後のアドレス信号Ａ１がＨレベルとなり、その他のアドレス信号Ａ０，Ａ２〜Ａ３１がＬレベルとなる。この結果、スイッチ素子ＳＷＡ１，ＳＷＡ２がオン状態になる。ＰＭＯＳトランジスタの特性を測定するときには、ＶＳＳＲ端子がフローティングＦＬになり、ＴＳＴ２端子にゲート電圧Ｖｇが印加され、ＶＤＤＲ端子にソース電圧Ｖｓが印加され、ＴＳＴ１端子にドレイン電圧Ｖｄが印加される。この状態で、ＶＤＤＲ端子（Ｉｍ＋）からＴＳＴ１端子（Ｉｍ−）に流れる電流が測定される。ＮＭＯＳトランジスタを測定するときには、ＶＤＤＲ端子がフローティングＦＬになり、ＴＳＴ２端子にゲート電圧Ｖｇが印加され、ＶＳＳＲ端子にソース電圧Ｖｓが印加され、ＴＳＴ１端子にドレイン電圧Ｖｄが印加される。この状態で、ＴＳＴ１端子（Ｉｍ＋）からＶＳＳＲ端子（Ｉｍ−）に流れる電流が測定される。
【００６３】
［試験手順］
図７は、図５、図６の各部の信号波形を模式的に示すタイミング図である。図７では、上から順に、ＶＤＤＲ端子電圧、ＶＳＳＲ端子電圧、ＶＤＤ端子電圧、ＶＳＳ端子電圧、５ビットのアドレス信号ＡＤＤ＜４：０＞、３ビットの列アドレス信号ＢＸ＜２：０＞、３ビットの行アドレス信号ＢＹ＜２：０＞、ＴＳＴ１端子電圧、ＴＳＴ２端子電圧、ＲＥＮ信号、およびＤＣＥＮ信号の各波形が示される。以下、図５〜図７を参照して、実施の形態２による試験回路１０Ａの動作についてこれまでの説明を総括して説明する。
【００６４】
１．リング発振モード（スクリーニングモード）：
図７の時刻ｔ１で、ＶＤＤＲ端子、ＶＤＤ端子に電源電圧（Ｈレベル）が印加され、ＶＳＳＲ端子、ＶＳＳ端子に接地電圧（Ｌレベル）が印加される。
【００６５】
次の時刻ｔ２で、列アドレス信号ＢＸ＜２：０＞および行アドレス信号ＢＹ＜２：０＞として初期アドレス“０”および“０”がそれぞれ入力される。これによって、リング発振させるブロックＲＯ＜０，０＞が選択される。
【００６６】
次の時刻ｔ３で、リング発振イネーブル信号ＲＥＮがＨレベルに切替わることによって、選択ブロックＲＯ＜０，０＞がリング発振する。なお、ＤＣ測定イネーブル信号ＤＣＥＮはＬレベルのままである。
【００６７】
次の時刻ｔ４で、ＶＤＤＲ端子からＶＳＳＲ端子に流れる電源電流が測定される。
次の時刻ｔ５で、列アドレス信号ＢＸ＜２：０＞がインクリメントされ、次のリング発振ブロックＲＯ＜１，０＞が選択される。
【００６８】
次の時刻ｔ６で、ＶＤＤＲ端子からＶＳＳＲ端子に流れる電源電流が測定される。
以下同様に、時刻ｔ７では、次のリング発振ブロックＲＯ＜２，０＞が選択された状態で、ＶＤＤＲ端子からＶＳＳＲ端子に流れる電源電流が測定される。時刻ｔ８では、最後のリング発振ブロックＲＯ＜７，７＞が選択された状態で、ＶＤＤＲ端子からＶＳＳＲ端子に流れる電源電流が測定される。
【００６９】
２．単体測定モード：
次の時刻ｔ９で、リング発振イネーブル信号ＲＥＮがＬレベルに切替わり、ＤＣ測定イネーブル信号ＤＣＥＮがＨレベルに切替わることによって単体測定モードに移行する。さらに、他のブロックと比較して電源電流が小さいブロックＲＯがあれば、列アドレス信号ＢＸ＜２：０＞および行アドレス信号ＢＹ＜２：０＞によってそのブロックＲＯが選択される（以下、選択ブロックＲＯと称する）。さらに、アドレス信号ＡＤＤ＜４：０＞が初期アドレス“０”に設定される。これによって、選択ブロックのスイッチ素子ＳＷＡ０，ＳＷＡ１のみがオン状態になる。
【００７０】
次の時刻ｔ１０で、ＶＤＤＲ端子にソース電圧Ｖｓ（Ｈレベル）が印加され、ＶＳＳＲ端子が開放され（フローティングＦＬ）、ＴＳＴ２端子にドレイン電圧Ｖｄ（Ｌレベル）が印加され、ＴＳＴ１端子にゲート電圧Ｖｇが印加される。
【００７１】
次の時刻ｔ１１で、ＶＤＤＲ端子からＴＳＴ２端子に流れる電流が測定される。電流測定はＶＤＤＲ端子電圧およびＴＳＴ１電圧を変化させながら実行される。これによって、選択ブロックのＣＭＯＳインバータＩＮＶ０を構成するＰＭＯＳトランジスタの電流電圧特性が測定される。
【００７２】
次の時刻ｔ１２で、ＶＤＤＲ端子が開放され、ＶＳＳＲ端子にソース電圧（Ｌレベル）が印加され、ＴＳＴ２端子にドレイン電圧Ｖｄ（Ｈレベル）が印加され、ＴＳＴ１端子にゲート電圧Ｖｇが印加される。
【００７３】
次の時刻ｔ１３で、ＴＳＴ２端子からＴＳＳＲ端子に流れる電流が測定される。電流測定はＴＳＴ２端子電圧およびＴＳＴ１端子電圧を変化させながら実行される。これによって、選択ブロックのＣＭＯＳインバータＩＮＶ０を構成するＮＭＯＳトランジスタの電流電圧特性が測定される。
【００７４】
次の時刻ｔ１４で、アドレス信号ＡＤＤ＜４：０＞がインクリメントされ、次のアドレス“１”が設定される。これによって、選択ブロックのスイッチ素子ＳＷＡ１，ＳＷＡ２のみがオン状態になる。時刻ｔ１４では、さらに、ＶＤＤＲ端子にソース電圧Ｖｓ（Ｈレベル）が印加され、ＶＳＳＲ端子が開放され、ＴＳＴ１端子にドレイン電圧Ｖｄ（Ｌレベル）が印加され、ＴＳＴ２端子にゲート電圧Ｖｇが印加される。
【００７５】
次の時刻ｔ１５で、ＶＤＤＲ端子からＴＳＴ１端子に流れる電流が測定される。電流測定はＶＤＤＲ端子電圧およびＴＳＴ２電圧を変化させながら実行される。これによって、選択ブロックのＣＭＯＳインバータＩＮＶ１を構成するＰＭＯＳトランジスタの電流電圧特性が測定される。
【００７６】
次の時刻ｔ１６で、ＶＤＤＲ端子が開放され、ＶＳＳＲ端子にソース電圧（Ｌレベル）が印加され、ＴＳＴ１端子にドレイン電圧Ｖｄ（Ｈレベル）が印加され、ＴＳＴ２端子にゲート電圧Ｖｇが印加される。
【００７７】
次の時刻ｔ１７で、ＴＳＴ１端子からＶＳＳＲ端子に流れる電流が測定される。電流測定はＴＳＴ１端子電圧およびＴＳＴ２端子電圧を変化させながら実行される。これによって、選択ブロックのＣＭＯＳインバータＩＮＶ１を構成するＮＭＯＳトランジスタの電流電圧特性が測定される。
【００７８】
以下同様のアドレス設定、端子電圧設定、および電流測定が繰り返される。時刻ｔ１８では、アドレス信号ＡＤＤ＜４：０＞が最後のアドレス“３１”に設定された状態で、ＣＭＯＳインバータＩＮＶ３１を構成するＰＭＯＳトランジスタの電流電圧特性が測定され、時刻ｔ１９では、ＣＭＯＳインバータＩＮＶ３１を構成するＮＭＯＳトランジスタの電流電圧特性が測定される。
【００７９】
［実施の形態２の効果］
以上の実施の形態２の試験回路を備えた半導体装置によれば、実施の形態１の場合と同様の作用効果を奏する。
【００８０】
なお、図６のデコーダ回路１３に代えて、カウント回路によってアドレス信号Ａ０〜Ａ３１を設定することもできる。この場合、アドレス信号ＡＤＤ＜４：０＞用の５個の外部接続端子（パッド）に代えて、クロック信号用とリセット信号用の２個の外部接続端子を設ければよいので、外部接続端子数をさらに削減することができる。
【００８１】
＜実施の形態３＞
実施の形態１，２の試験回路１０，１０Ａでは、スイッチ素子ＳＷＡ（トランスミッションゲート）のオン抵抗により、電圧降下が発生するために、正確な電流電圧特性の測定が困難となる場合ある。実施の形態３では、スイッチ素子および外部接続端子を追加することによって、ＤＣ測定時に電流端子と電圧端子を分離した四端子法で測定可能にする。これによって、トランスミッションゲートのオン抵抗の影響を除いて正確な電圧電流特性の測定を行なうことができる。なお、以下の説明において、実施の形態１，２と共通する部分については同一の参照符号を付して詳しい説明を繰り返さない場合がある。
【００８２】
［試験回路の構成］
図８は、実施の形態３において追加されたスイッチ素子および外部接続端子を説明するための図である。図８では、ＣＭＯＳインバータＩＮＶ０〜ＩＮＶ１の周辺部分を取り出して示している。発振回路はｎ段（ｎ＝３２）のＣＭＯＳインバータＩＮＶ０〜ＩＮＶｎ−１とＮＡＮＤゲートＧＮによって構成され、図１、図６の場合と同じである。
【００８３】
図８を参照して、各リング発振器ＲＯは、ループ状の信号経路ＳＰに設けられたｎ段（ｎ＝３２）のＣＭＯＳインバータＩＮＶ０〜ＩＮＶｎ−１と、１個のＮＡＮＤゲートＧＮとを含む。各段のＣＭＯＳインバータを構成するＰＭＯＳ（Positive-channel  MOS）トランジスタのソースは電源線ＬＶ１を介してＶＤＤＲ端子と接続される。各段のＣＭＯＳインバータを構成するＮＭＯＳ（Negative-channel  MOS）トランジスタのソースは電源線ＬＶ２を介してＶＳＳＲ端子と接続される。
【００８４】
各リング発振器ＲＯは、さらに、ｎ＋１個のスイッチ素子ＳＷＡ０〜ＳＷＡｎ（総称する場合または不特定のものを示す場合、スイッチ素子ＳＷＡと記載する）を含む。スイッチ素子ＳＷＡ０〜ＳＷＡｎは、ＰＭＯＳトランジスタによって構成される。このうち、ｎ／２＋１個のスイッチ素子ＳＷＡ０，ＳＷＡ２，…の一端は、奇数段目のＣＭＯＳインバータＩＮＶ０，ＩＮＶ２，…の入力側の信号経路ＳＰおよび第ｎ段目のＣＭＯＳインバータＩＮＶｎ−１の出力側の信号経路ＳＰに個別に接続される。スイッチ素子ＳＷＡ０，ＳＷＡ２，…の他端は、信号線ＬＴ１を介してＴＳＴ１端子に接続される。残りのｎ／２個のスイッチ素子ＳＷＡ１，ＳＷＡ３，…の一端は、偶数段目のＣＭＯＳインバータＩＮＶ１，ＩＮＶ３，…の入力側の信号経路ＳＰに個別に接続される。スイッチ素子ＳＷＡ１，ＳＷＡ３，…の他端は、信号線ＬＴ３を介してＴＳＴ３端子に接続される。
【００８５】
各リング発振器ＲＯは、さらに、ｎ＋１個のスイッチ素子ＳＷＢ０〜ＳＷＢｎ（総称する場合または不特定のものを示す場合、スイッチ素子ＳＷＢと記載する）を含む。スイッチ素子ＳＷＢ０〜ＳＷＢｎは、ＮＭＯＳトランジスタによって構成される。このうち、ｎ／２＋１個のスイッチ素子ＳＷＢ０，ＳＷＢ２，…の一端は、奇数段目のＣＭＯＳインバータＩＮＶ０，ＩＮＶ２，…の入力側の信号経路ＳＰおよび第ｎ段目のＣＭＯＳインバータＩＮＶｎ−１の出力側の信号経路ＳＰに個別に接続される。スイッチ素子ＳＷＢ０，ＳＷＢ２，…の他端は、信号線ＬＴ２を介してＴＳＴ２端子に接続される。残りのｎ／２個のスイッチ素子ＳＷＢ１，ＳＷＢ３，…の一端は、偶数段目のＣＭＯＳインバータＩＮＶ１，ＩＮＶ３，…の入力側の信号経路ＳＰに個別に接続される。スイッチ素子ＳＷＢ１，ＳＷＢ３，…の他端は、信号線ＬＴ４を介してＴＳＴ４端子に接続される。
【００８６】
各リング発振器ＲＯは、さらに、ｎ個のスイッチ素子ＳＷＣ０〜ＳＷＣｎ−１（総称する場合または不特定のものを示す場合、スイッチ素子ＳＷＣと記載する）を含む。各スイッチ素子ＳＷＣはトランスミッションゲートによって構成される。スイッチ素子ＳＷＣ０〜ＳＷＣｎ−１の各一端は、ＣＭＯＳインバータＩＮＶ０〜ＩＮＶｎ−１を構成するＰＭＯＳトランジスタのソースにそれぞれ接続される。スイッチ素子ＳＷＣ０〜ＳＷＣｎ−１の各他端は、電源線ＬＶ３を介してＶＤＤＡ端子に接続される。
【００８７】
各リング発振器ＲＯは、さらに、ｎ個のスイッチ素子ＳＷＤ０〜ＳＷＤｎ−１（総称する場合または不特定のものを示す場合、スイッチ素子ＳＷＤと記載する）を含む。各スイッチ素子ＳＷＤはトランスミッションゲートによって構成される。スイッチ素子ＳＷＤ０〜ＳＷＤｎ−１の各一端は、ＣＭＯＳインバータＩＮＶ０〜ＩＮＶｎ−１を構成するＮＭＯＳトランジスタのソースにそれぞれ接続される。スイッチ素子ＳＷＤ０〜ＳＷＤｎ−１の各他端は、電源線ＬＶ４を介してＶＳＳＡ端子に接続される。
【００８８】
以下、具体例として、単体測定モードで初段のＣＭＯＳインバータＩＮＶ０のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流電圧特性を測定する場合について説明する。まず、ＰＭＯＳトランジスの電流電圧特性を測定する場合、ＣＭＯＳインバータＩＮＶ０の入力側および出力側の信号経路に一端が接続されたスイッチ素子ＳＷＡ０，ＳＷＢ０，ＳＷＡ１，ＳＷＢ１と、ＣＭＯＳインバータＩＮＶ０を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各ソースに接続されたスイッチ素子ＳＷＣ０，ＳＷＤ０とがオン状態になる。さらに、図８に示すように、ＶＳＳＲ端子およびＶＳＳＡ端子がフローティングＦＬになり、ＴＳＴ１，ＴＳＴ２端子にゲート電圧Ｖｇが印加され、ＶＤＤＲ端子にソース電圧Ｖｓが印加され、ＴＳＴ４端子にドレイン電圧Ｖｄが印加される。この状態で、ＶＤＤＡ端子（Ｉｍ＋）からＴＳＴ３端子（Ｉｍ−）に流れる電流が測定される。
【００８９】
次に、ＮＭＯＳトランジスタの電流電圧特性を測定する場合も、スイッチ素子ＳＷＡ０，ＳＷＢ０，ＳＷＡ１，ＳＷＢ１，ＳＷＣ０，ＳＷＤ０のみがオン状態になる。ＶＤＤＲ端子およびＶＤＤＡ端子がフローティングＦＬになり、ＴＳＴ１，ＴＳＴ２端子にゲート電圧Ｖｇが印加され、ＶＳＳＲ端子にソース電圧Ｖｓが印加され、ＴＳＴ３端子にドレイン電圧Ｖｄが印加される。この状態で、ＴＳＴ４端子（Ｉｍ＋）からＶＳＳＡ端子（Ｉｍ−）に流れる電流が測定される。
【００９０】
図９は、実施の形態３による半導体装置に備えられた試験回路の全体構成を示すブロック図である。図９の試験回路１０Ｂは、外部接続端子ＴＳＴ３，ＴＳＴ４，ＶＤＤＡ，ＶＳＳＡと、これらの外部接続端子から各リング発振器ＲＯへの配線とをさらに含む点で図５の試験回路１０Ａと異なる。図９のその他の点は図５の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００９１】
図１０は、図９の各リング発振器の構成を示す回路図である。図１０を参照して、各リング発振器ＲＯは、ループ状に接続されたｎ段（ｎ＝３２）のＣＭＯＳインバータおよびＮＡＮＤゲートＧＮを有する発振回路１１と、ｎ＋１個のスイッチ素子ＳＷＡ０〜ＳＷＡｎと、ｎ＋１個のスイッチ素子ＳＷＢ０〜ＳＷＢｎと、ｎ個のスイッチ素子ＳＷＣ０〜ＳＷＣｎ−１と、ｎ個のスイッチ素子ＳＷＤ０〜ＳＷＤｎ−１と、制御回路１２Ａとを含む。発振回路１１の構成は図１、図６で示した実施の形態１の場合と同じである。スイッチ素子ＳＷＡ０〜ＳＷＡｎ，ＳＷＢ０〜ＳＷＢｎ，ＳＷＣ０〜ＳＷＣｎ−１，ＳＷＤ０〜ＳＷＤｎ−１の構成は、図８で既に説明したのでここでは説明を繰り返さない。
【００９２】
制御回路１２Ａの構成は図６で説明した制御回路１２と同じであるが、ＮＡＮＤゲートＧＡ０〜ＧＡｎの出力端子の接続が図６の場合と異なる。すなわち、ＮＡＮＤゲートＧＡ０の出力端子は、スイッチ素子ＳＷＡ０を構成するＰＭＯＳトランジスタのゲートに接続されるとともに、インバータＩＡ０を介してスイッチ素子ＳＷＢ０を構成するＮＭＯＳトランジスタのゲートに接続される。
【００９３】
ＮＡＮＤゲートＧＡｉ（１≦ｉ≦３２）の出力端子は、スイッチ素子ＳＷＡｉを構成するＰＭＯＳトランジスタのゲート、スイッチ素子ＳＷＣｉ−１を構成するＰＭＯＳトランジスタのゲート、およびスイッチ素子ＳＷＤｉ−１を構成するＰＭＯＳトランジスタのゲートに接続される。ＮＡＮＤゲートＧＡｉ（１≦ｉ≦３２）の出力端子は、さらに、インバータＩＡｉを介して、スイッチ素子ＳＷＢｉを構成するＮＭＯＳトランジスタのゲート、スイッチ素子ＳＷＣｉ−１を構成するＮＭＯＳトランジスタのゲート、およびスイッチ素子ＳＷＤｉ−１を構成するＮＭＯＳトランジスタのゲートに接続される。
【００９４】
以上の制御回路１２Ａの構成によって、アドレス信号Ａｊ（０≦ｊ≦３１）がＨレベルのときには、スイッチ素子ＳＷＡｊ，ＳＷＡｊ＋１，ＳＷＢｊ，ＳＷＢｊ＋１，ＳＷＣｊ，ＳＷＤｊがオン状態になる。
【００９５】
たとえば、ＣＭＯＳインバータＩＮＶ１が測定対象の場合について説明する。この場合、ＡＤＤ＜１＞がＨレベルとなり、ＡＤＤ＜０＞，ＡＤＤ＜２＞〜ＡＤＤ＜４＞がＬレベルとなるアドレス信号が入力される。デコード後のアドレス信号Ａ１がＨレベルとなり、その他のアドレス信号Ａ０，Ａ２〜Ａ３１がＬレベルとなる。この結果、スイッチ素子ＳＷＡ１，ＳＷＡ２，ＳＷＢ１，ＳＷＢ２，ＳＷＣ１，ＳＷＤ１がオン状態になる。ＰＭＯＳトランジスタを測定するときには、ＶＳＳＲ端子およびＶＳＳＡがフローティングＦＬになり、ＴＳＴ３端子およびＴＳＴ４端子にゲート電圧Ｖｇが印加され、ＶＤＤＲ端子にソース電圧Ｖｓが印加され、ＴＳＴ２端子にドレイン電圧Ｖｄが印加される。この状態で、ＶＤＤＡ端子（Ｉｍ＋）からＴＳＴ１端子（Ｉｍ−）に流れる電流が測定される。ＮＭＯＳトランジスタを測定するときには、ＶＤＤＲ端子およびＶＤＤＡ端子がフローティングＦＬになり、ＴＳＴ３端子およびＴＳＴ４端にゲート電圧Ｖｇが印加され、ＶＳＳＲ端子にソース電圧Ｖｓが印加され、ＴＳＴ１端子にドレイン電圧Ｖｄが印加される。この状態で、ＴＳＴ２端子（Ｉｍ＋）からＶＳＳＡ端子（Ｉｍ−）に流れる電流が測定される。
【００９６】
［試験手順］
図１１は、図９、図１０の各部の信号波形を模式的に示すタイミング図である。図１１では、上から順に、ＶＤＤＲ端子電圧、ＶＳＳＲ端子電圧、ＶＤＤＡ端子電圧、ＶＳＳＡ端子電圧、ＶＤＤ端子電圧、ＶＳＳ端子電圧、アドレス信号ＡＤＤ＜４：０＞、列アドレス信号ＢＸ＜２：０＞、行アドレス信号ＢＹ＜２：０＞、ＴＳＴ１端子電圧、ＴＳＴ２端子電圧、ＴＳＴ３端子電圧、ＴＳＴ４端子電圧、ＲＥＮ信号、およびＤＣＥＮ信号の各波形が示される。以下、図９〜図１１を参照して、実施の形態３による試験回路１０Ｂを用いた試験の手順についてこれまでの説明を総括して説明する。
【００９７】
１．リング発振モード（スクリーニングモード）：
図１１の時刻ｔ１で、ＶＤＤＲ端子、ＶＤＤ端子に電源電圧（Ｈレベル）が印加され、ＶＳＳＲ端子、ＶＳＳ端子に接地電圧（Ｌレベル）が印加される。
【００９８】
次の時刻ｔ２で、列アドレス信号ＢＸ＜２：０＞および行アドレス信号ＢＹ＜２：０＞として初期アドレス“０”および“０”がそれぞれ入力される。これによって、リング発振させるブロックＲＯ＜０，０＞が選択される。
【００９９】
次の時刻ｔ３で、リング発振イネーブル信号ＲＥＮがＨレベルに切替わることによって、選択ブロックＲＯ＜０，０＞がリング発振する。なお、ＤＣ測定イネーブル信号ＤＣＥＮはＬレベルのままである。
【０１００】
次の時刻ｔ４で、ＶＤＤＲ端子からＶＳＳＲ端子に流れる電源電流が測定される。
次の時刻ｔ５で、列アドレス信号ＢＸ＜２：０＞がインクリメントされ、次のリング発振ブロックＲＯ＜１，０＞が選択される。
【０１０１】
次の時刻ｔ６で、ＶＤＤＲ端子からＶＳＳＲ端子に流れる電源電流が測定される。
以下同様に、時刻ｔ７では、次のリング発振ブロックＲＯ＜２，０＞が選択された状態で、ＶＤＤＲ端子からＶＳＳＲ端子に流れる電源電流が測定される。時刻ｔ８では、最後のリング発振ブロックＲＯ＜７，７＞が選択された状態で、ＶＤＤＲ端子からＶＳＳＲ端子に流れる電源電流が測定される。
【０１０２】
２．単体測定モード：
次の時刻ｔ９で、リング発振イネーブル信号ＲＥＮがＬレベルに切替わり、ＤＣ測定イネーブル信号ＤＣＥＮがＨレベルに切替わることによって単体測定モードに移行する。さらに、他のブロックと比較して電源電流が小さいブロックＲＯがあれば、列アドレス信号ＢＸ＜２：０＞および行アドレス信号ＢＹ＜２：０＞によってそのブロックＲＯが選択される（以後、選択ブロックＲＯと称する）。さらに、アドレス信号ＡＤＤ＜４：０＞が初期アドレス“０”に設定される。これによって、選択ブロックのスイッチ素子ＳＷＡ０，ＳＷＡ１，ＳＷＢ０，ＳＷＢ１，ＳＷＣ０，ＳＷＤ０のみがオン状態になる。
【０１０３】
次の時刻ｔ１０で、ＶＤＤＲ端子にソース電圧Ｖｓ（Ｈレベル）が印加され、ＶＳＳＲ端子およびＶＳＳＡ端子が開放され、ＴＳＴ４端子にドレイン電圧Ｖｄ（Ｌレベル）が印加され、ＴＳＴ１端子およびＴＳＴ２端子にゲート電圧Ｖｇが印加される。
【０１０４】
次の時刻ｔ１１で、ＶＤＤＡ端子からＴＳＴ３端子に流れる電流が測定される。電流測定はＶＤＤＲ端子電圧およびＴＳＴ１端子およびＴＳＴ２端子の電圧を変化させながら実行される。これによって、選択ブロックのＣＭＯＳインバータＩＮＶ０を構成するＰＭＯＳトランジスタの電流電圧特性が測定される。
【０１０５】
次の時刻ｔ１２で、ＶＤＤＲ端子およびＶＤＤＡ端子が開放され、ＶＳＳＲ端子にソース電圧（Ｌレベル）が印加され、ＴＳＴ３端子にドレイン電圧Ｖｄ（Ｈレベル）が印加され、ＴＳＴ１端子およびＴＳＴ２端子にゲート電圧Ｖｇが印加される。
【０１０６】
次の時刻ｔ１３で、ＴＳＴ４端子からＴＳＳＡ端子に流れる電流が測定される。電流測定はＴＳＴ１〜ＴＳＴ３端子電圧を変化させながら実行される。これによって、選択ブロックのＣＭＯＳインバータＩＮＶ０を構成するＮＭＯＳトランジスタの電流電圧特性が測定される。
【０１０７】
次の時刻ｔ１４で、アドレス信号ＡＤＤ＜４：０＞がインクリメントされ、次のアドレス“１”が設定される。これによって、選択ブロックのスイッチ素子ＳＷＡ１，ＳＷＡ２，ＳＷＢ１，ＳＷＢ２，ＳＷＣ１，ＳＷＤ１のみがオン状態になる。時刻ｔ１４では、さらに、ＶＤＤＲ端子にソース電圧Ｖｓ（Ｈレベル）が印加され、ＶＳＳＲ端子およびＶＳＳＡ端子が開放され、ＴＳＴ２端子にドレイン電圧Ｖｄ（Ｌレベル）が印加され、ＴＳＴ３端子およびＴＳＴ４端子にゲート電圧Ｖｇが印加される。
【０１０８】
次の時刻ｔ１５で、ＶＤＤＡ端子からＴＳＴ１端子に流れる電流が測定される。電流測定はＶＤＤＲ端子電圧およびＴＳＴ３端子およびＴＳＴ４端子の電圧を変化させながら実行される。これによって、選択ブロックのＣＭＯＳインバータＩＮＶ１を構成するＰＭＯＳトランジスタの電流電圧特性が測定される。
【０１０９】
次の時刻ｔ１６で、ＶＤＤＲ端子およびＶＤＤＡ端子が開放され、ＶＳＳＲ端子にソース電圧（Ｌレベル）が印加され、ＴＳＴ１端子にドレイン電圧Ｖｄ（Ｈレベル）が印加され、ＴＳＴ３端子およびＴＳＴ４端子にゲート電圧Ｖｇが印加される。
【０１１０】
次の時刻ｔ１７で、ＴＳＴ２端子からＶＳＳＡ端子に流れる電流が測定される。電流測定はＴＳＴ１端子、ＴＳＴ３端子およびＴＳＴ４端子の電圧を変化させながら実行される。これによって、選択ブロックのＣＭＯＳインバータＩＮＶ１を構成するＮＭＯＳトランジスタの電流電圧特性が測定される。
【０１１１】
以下同様のアドレス設定、端子電圧設定、および電流測定が繰り返される。時刻ｔ１８では、アドレス信号ＡＤＤ＜４：０＞が最後のアドレス“３１”に設定された状態で、ＣＭＯＳインバータＩＮＶ３１を構成するＰＭＯＳトランジスタの電流電圧特性が測定され、時刻ｔ１９では、ＣＭＯＳインバータＩＮＶ３１を構成するＮＭＯＳトランジスタの電流電圧特性が測定される。
【０１１２】
［実施の形態３の効果］
以上の実施の形態３の試験回路を備えた半導体装置によれば、実施の形態１，２の場合と同様の作用効果を奏する。特に、実施の形態３の場合には、スイッチ素子および外部接続端子を追加することによって、ＤＣ測定時に電流端子と電圧端子を分離した四端子法で測定可能にしたので、トランスミッションゲートのオン抵抗の影響を除いて正確な電圧電流特性の測定を行なうことができる。
【０１１３】
＜実施の形態４＞
図１２は、実施の形態４による試験回路に含まれるリング発振器の構成を説明するための図である。
【０１１４】
図１２を参照して、図１２のリング発振器ＲＯは、各ＣＭＯＳインバータを構成するＰＭＯＳトランジスタのソースと電源線ＬＶ１との間およびＮＭＯＳトランジスタのソースと電源線ＬＶ２との間に抵抗素子ＲＡ，ＲＢがそれぞれ設けられる点で、図２に示したリング発振器ＲＯと異なる。抵抗素子ＲＡ，ＲＢはいずれか一方のみが設けられていてもよいし、１個に限らず複数の抵抗素子が設けられていてもよい。抵抗素子ＲＡ，ＲＢは、たとえば、直列接続されたコンタクトまたは配線抵抗が一例として挙げられる。
【０１１５】
抵抗素子ＲＡ，ＲＢを追加することによって、抵抗素子のソフトオープン不良も検出することができる。図１２のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【０１１６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１１７】
１  半導体装置、２  試験装置、３  電流計、１０，１０Ａ，１０Ｂ  試験回路、１１  発振回路、１２，１２Ａ，１９  制御回路、１３，１４，１５  デコーダ回路、ＧＮ  ＮＡＮＤゲート、ＩＮＶ０〜ＩＮＶｎ  ＣＭＯＳインバータ、ＬＴ１，ＬＴ２，ＬＴ３，ＬＴ４  信号線、ＬＶ１，ＬＶ２，ＬＶ３，ＬＶ４  電源線、ＲＡ，ＲＢ  抵抗素子、ＲＯ  リング発振器、ＳＰ  信号経路、ＳＷＡ０〜ＳＷＡｎ，ＳＷＢ０〜ＳＷＢｎ，ＳＷＣ０〜ＳＷＣｎ−１，ＳＷＤ０〜ＳＷＤｎ−１  スイッチ素子、ＴＳＴ１〜ＴＳＴ４，ＶＤＤＲ，ＶＳＳＲ，ＶＤＤＡ，ＶＳＳＡ  外部接続端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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