(57)【要約】【課題】リーク電流に起因するノイズを低減することができる固体撮像装置および撮像装置を提供する。【解決手段】第１基板20上のトランジスタはN型トランジスタで構成され、第２基板21上のトランジスタのうち、アナログメモリ110に接続されたサンプリングトランジスタ108およびアナログメモリリセットトランジスタ112はP型トランジスタで構成されている。サンプリングトランジスタ108およびアナログメモリリセットトランジスタ112のバックゲートの電位とアナログメモリ110のリセット時の電位との差の大きさはN型トランジスタのバックゲートの電位とアナログメモリ110のリセット時の電位との差の大きさよりも小さい。【選択図】図４
2014041972.tif 000002
【特許請求の範囲】
【請求項１】
画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、
前記画素は、
前記第１の基板に配置された複数の光電変換部と、
第１導電型のウェル層に形成され、前記複数の光電変換部で発生した信号を増幅して増幅信号を出力する第１のトランジスタと、
前記第２の基板に配置され、前記第１のトランジスタから出力された前記増幅信号を蓄積する信号蓄積回路と、
前記第２の基板に配置され、前記信号蓄積回路にソース端子またはドレイン端子が接続され、前記第１導電型とは異なる第２導電型のウェル層に形成された第２のトランジスタと、
を含み、
前記第２のトランジスタのバックゲートの電位と前記信号蓄積回路のリセット時の電位との差の大きさが前記第１のトランジスタのバックゲートの電位と前記信号蓄積回路のリセット時の電位との差の大きさよりも小さい
ことを特徴とする固体撮像装置。
【請求項２】
前記第２の基板に配置され、第１導電型のウェル層に形成された第３のトランジスタを含み、
前記第２の基板において、隣接する画素間で第１導電型のウェル層または第２導電型のウェル層が共有される
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記第１のトランジスタは前記第１の基板に配置され、
前記画素を構成する回路要素のうち、前記第２の基板に配置された全ての回路要素は第２導電型のウェル層に形成されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
請求項１に記載の固体撮像装置を有する撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素を構成する回路素子が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置、およびこの固体撮像装置を備えた撮像装置に関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
【０００３】
従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
【０００４】
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
【０００５】
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、チップ面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
【０００６】
この問題を解決するために、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置によりチップ面積の増大を防ぐ方法が特許文献1に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２１９３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献1においては、従来のグローバルシャッタ機能を有する画素を構成する回路要素を2つの基板に分けて配置している（特許文献1の図9）。このため、チップ面積の増大を避けることが可能である。また、光電変換部が形成された第１の基板とは別の第２の基板に蓄積容量部が形成されており、蓄積容量部に直接光が入射することはないため、蓄積容量部に直接入射する光により発生するノイズによる信号品質の劣化を避けることが可能である。
【０００９】
しかし、一般的に蓄積容量部ではリーク電流に起因するノイズが発生しており、このノイズによる信号品質の劣化が生じるという問題がある。このリーク電流の原因の1つとして、信号を保持する容量に接続されたトランジスタの活性化領域とバックゲート間の寄生ダイオードに印加される逆バイアスが大きくなることが考えられる。
【００１０】
本発明は、上述した課題に鑑みてなされたものであって、リーク電流に起因するノイズを低減することができる固体撮像装置および撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上記の課題を解決するためになされたもので、画素を構成する回路要素が配置された第１の基板と第２の基板とが電気的に接続されている固体撮像装置であって、前記画素は、前記第１の基板に配置された複数の光電変換部と、第１導電型のウェル層に形成され、前記複数の光電変換部で発生した信号を増幅して増幅信号を出力する第１のトランジスタと、前記第２の基板に配置され、前記第１のトランジスタから出力された前記増幅信号を蓄積する信号蓄積回路と、前記第２の基板に配置され、前記信号蓄積回路にソース端子またはドレイン端子が接続され、前記第１導電型とは異なる第２導電型のウェル層に形成された第２のトランジスタと、を含み、前記第２のトランジスタのバックゲートの電位と前記信号蓄積回路のリセット時の電位との差の大きさが前記第１のトランジスタのバックゲートの電位と前記信号蓄積回路のリセット時の電位との差の大きさよりも小さいことを特徴とする固体撮像装置である。
【００１２】
また、本発明は、上記の固体撮像装置を有する撮像装置である。
【発明の効果】
【００１３】
本発明によれば、第２のトランジスタのバックゲートの電位と信号蓄積回路のリセット時の電位との差の大きさを第１のトランジスタのバックゲートの電位と信号蓄積回路のリセット時の電位との差の大きさよりも小さくすることによって、リーク電流に起因するノイズを低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態によるデジタルカメラの構成を示すブロック図である。
【図２】本発明の第１の実施形態による固体撮像装置の構成を示すブロック図である。
【図３】本発明の第１の実施形態による固体撮像装置の断面図および平面図である。
【図４】本発明の第１の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。
【図５】本発明の第１の実施形態による固体撮像装置が備える単位画素の動作を示すタイミングチャートである。
【図６】本発明の第１の実施形態による固体撮像装置が備える単位画素のレイアウトを示す参考図である。
【図７】本発明の第１の実施形態による固体撮像装置が備える単位画素のレイアウトを示す参考図である。
【図８】本発明の第２の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。
【図９】本発明の第２の実施形態による固体撮像装置が備える単位画素の動作を示すタイミングチャートである。
【図１０】本発明の第２の実施形態による固体撮像装置が備えるソースフォロワ回路の出力範囲を示す参考図である。
【図１１】本発明の第３の実施形態による固体撮像装置が備える単位画素の回路構成を示す回路図である。
【図１２】本発明の第３の実施形態による固体撮像装置が備えるソースフォロワ回路の出力範囲を示す参考図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照し、本発明の実施形態を説明する。
【００１６】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図1は、本実施形態による撮像装置の一例であるデジタルカメラの構成を示している。図1に示すように、デジタルカメラ7は、固体撮像装置1と、レンズユニット部2と、画像処理装置3と、記録装置4と、カメラ制御装置5と、表示装置6とを有する。
【００１７】
レンズユニット部2は、レンズ等の光学系を有し、被写体からの光が形成する被写体像を固体撮像装置1に結像させる。レンズユニット部2のズーム、フォーカス、絞りなどの駆動はカメラ制御装置5によって制御される。固体撮像装置1は、レンズユニット部2を介してデジタルカメラ7内に入射した被写体の光を画像信号に変換するMOS型撮像装置である。固体撮像装置1の駆動はカメラ制御装置5によって制御される。この固体撮像装置1に関する詳細な説明については、後述する。
【００１８】
画像処理装置3は固体撮像装置1から出力された画像信号に対して信号の増幅や画像データへの変換などの処理を行い、変換された画像データに対して各種の補正や圧縮などの処理を行う。記録装置4は、半導体メモリなどの着脱可能な記録媒体であり、画像データの記録および読み出しを行う。表示装置6は、固体撮像装置1から出力された画像信号に基づく画像データ、または記録装置4から読み出された画像データに基づく画像を表示する液晶などの表示装置である。
【００１９】
図2は、固体撮像装置1の構成を示している。図2に示すように、固体撮像装置1は、制御信号発生回路1-1と、垂直読み出し制御回路1-2と、水平読み出し制御回路1-3と、複数の単位画素1-5で構成された画素アレイ部1-4と、カラム信号処理部1-6と、出力回路1-8とを有する。
【００２０】
制御信号発生回路1-1は、垂直読み出し制御回路1-2、水平読み出し制御回路1-3、およびカラム信号処理部1-6を制御するための制御信号を発生し、これらに制御信号を供給する。垂直読み出し制御回路1-2は、画素アレイ部1-4内のそれぞれの単位画素1-5を行単位で制御し、各単位画素1-5の画素信号を、列毎に設けられている垂直信号線1-9に出力させる。垂直読み出し制御回路1-2が行う単位画素1-5の制御には、単位画素1-5のリセット動作、蓄積動作、信号読み出し動作などが含まれる。この制御を行うため、垂直読み出し制御回路1-2は、それぞれの単位画素1-5へ制御信号（制御パルス）を出力し、単位画素1-5を行毎に独立して制御する。
【００２１】
画素アレイ部1-4では、複数の単位画素1-5が2次元の行列状に配列されている。図2では、7行×7列の49個の単位画素1-5が配列されているが、図2に示す単位画素1-5の配列は一例であり、行数および列数は2以上であればよい。
【００２２】
カラム信号処理部1-6は、列毎に設けられている垂直信号線1-9に接続されており、カラム増幅回路1-10を有する。カラム増幅回路1-10は、垂直信号線1-9に出力された画素信号に対してノイズ抑圧やA/D変換前の信号増幅などの信号処理を行う。水平読み出し制御回路1-3は、カラム信号処理部1-6の出力信号を水平信号線1-7に順次読み出す。水平信号線1-7に読み出された信号は、出力回路1-8を介して固体撮像装置1の外部へ出力される。
【００２３】
図3は固体撮像装置1の断面構造（図3（a））および平面構造（図3（b））を示している。固体撮像装置1は、単位画素1-5を構成する回路要素（光電変換部や、トランジスタ、容量等）が配置された2枚の基板（第１基板20、第２基板21）が重なった構造を有する。単位画素1-5を構成する回路要素は第１基板20と第２基板21に分配して配置されている。第１基板20と第２基板21は、単位画素1-5の駆動時に2枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００２４】
第１基板20の2つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Lが照射される側の主面側に光電変換部が形成されており、第１基板20に照射された光は光電変換部に入射する。第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面には、第２基板21との接続用の電極である多数のマイクロパッド22が形成されている。1画素毎あるいは複数画素毎に1つのマイクロパッド22が配置される。また、第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド22と対応する位置には、第１基板20との接続用の電極である多数のマイクロパッド23が形成されている。
【００２５】
マイクロパッド22とマイクロパッド23の間にはマイクロバンプ24が形成されている。第１基板20と第２基板21は、マイクロパッド22とマイクロパッド23が互いに対向するように重ねて配置され、マイクロパッド22とマイクロパッド23間がマイクロバンプ24によって電気的に接続されるように一体化されている。マイクロパッド22、マイクロバンプ24、マイクロパッド23は、第１基板20と第２基板21を接続する接続部を構成する。第１基板20に配置されている光電変換部で発生した信号電荷に基づく信号は、マイクロパッド22、マイクロバンプ24、マイクロパッド23を介して第２基板21へ出力される。
【００２６】
第１基板20の2つの主面のうち、光Lが照射される側の主面とは反対側の主面の周辺部には、マイクロパッド22と同様の構造を有するマイクロパッド25が形成されている。第２基板21の2つの主面のうち、第１基板20と対向する側の主面において、マイクロパッド25と対応する位置には、マイクロパッド23と同様の構造を有するマイクロパッド26が形成されている。マイクロパッド25とマイクロパッド26の間にはマイクロバンプ27が形成されている。第１基板20に配置された回路要素、または第２基板21に配置された回路要素を駆動するための電源電圧等は、マイクロパッド25、マイクロバンプ27、マイクロパッド26を介して第１基板20から第２基板21へ、または第２基板21から第１基板20へ供給される。
【００２７】
第２基板21の2つの主面のうち一方の主面の周辺部には、第１基板20、第２基板21以外の系とのインターフェースとして使用されるパッド28が形成されている。パッド28に代えて、第２基板21を貫通する貫通電極を設け、貫通電極を外部接続用の電極として使用してもよい。図3に示す例では第１基板20と第２基板21の主面の面積が異なるが、第１基板20と第２基板21の主面の面積が同じであってもよい。また、マイクロバンプを設けずに、第１基板20の表面に設けたマイクロパッド（第１の電極）と、第２基板21の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１基板20と第２基板21を接続してもよい。
【００２８】
単位画素1-5を構成する回路要素は第１基板20と第２基板21に分散して配置されている。単位画素1-5以外の制御信号発生回路1-1、垂直読み出し制御回路1-2、水平読み出し制御回路1-3、カラム信号処理部1-6、出力回路1-8に関しては、それぞれ第１基板20と第２基板21のどちらに配置されていてもよい。また、制御信号発生回路1-1、垂直読み出し制御回路1-2、水平読み出し制御回路1-3、カラム信号処理部1-6、出力回路1-8のそれぞれを構成する回路要素が第１基板20と第２基板21に分散して配置されていてもよい。単位画素1-5以外の構成についても第１基板20と第２基板21の間で信号の授受が必要となる場合があるが、単位画素1-5と同様にマイクロパッドとマイクロバンプを使用して第１基板20と第２基板21を接続したり、マイクロパッド同士を直接接続して第１基板20と第２基板21を接続したりすることが可能である。
【００２９】
図4は、単位画素1-5の構成を示している。単位画素1-5は光電変換部101と、転送トランジスタ102と、FD（フローティングディフュージョン）103と、FDリセットトランジスタ104と、増幅トランジスタ105と、電流源106と、クランプ容量107と、サンプリングトランジスタ108と、アナログメモリリセットトランジスタ112と、第２増幅トランジスタ109と、アナログメモリ110と、選択トランジスタ111とを有する。また、単位画素1-5の外部において、垂直信号線1-9に第２電流源113が接続されている。
【００３０】
光電変換部101の一端は接地されている。転送トランジスタ102のソース端子は光電変換部101の他端に接続されている。転送トランジスタ102のゲート端子は垂直読み出し制御回路1-2に接続されており、転送パルスφTXが供給される。
【００３１】
FD103の一端は転送トランジスタ102のドレイン端子に接続されており、FD103の他端は接地されている。FDリセットトランジスタ104のドレイン端子は電源電圧VDDに接続されており、FDリセットトランジスタ104のソース端子は転送トランジスタ102のドレイン端子に接続されている。FDリセットトランジスタ104のゲート端子は垂直読み出し制御回路1-2に接続されており、FDリセットパルスφRSTが供給される。
【００３２】
増幅トランジスタ105のドレイン端子は電源電圧VDDに接続されている。増幅トランジスタ105の入力部であるゲート端子は転送トランジスタ102のドレイン端子に接続されている。電流源106の一端は増幅トランジスタ105のソース端子に接続されており、電流源106の他端は接地されている。一例として、ドレイン端子が増幅トランジスタ105のソース端子に接続され、ソース端子が接地され、ゲート端子が垂直読み出し制御回路1-2に接続されたトランジスタで電流源106を構成してもよい。クランプ容量107の一端は増幅トランジスタ105のソース端子および電流源106の一端に接続されている。
【００３３】
サンプリングトランジスタ108のドレイン端子はクランプ容量107の他端に接続されている。サンプリングトランジスタ108のゲート端子は垂直読み出し制御回路1-2に接続されており、サンプルパルスφSHが供給される。
【００３４】
アナログメモリリセットトランジスタ112のソース端子は電源電圧VDDに接続されており、アナログメモリリセットトランジスタ112のドレイン端子はサンプリングトランジスタ108のソース端子に接続されている。アナログメモリリセットトランジスタ112のゲート端子は垂直読み出し制御回路1-2に接続されており、クランプ＆メモリリセットパルスφCLが供給される。
【００３５】
アナログメモリ110の一端はサンプリングトランジスタ108のソース端子に接続されており、アナログメモリ110の他端は接地されている。第２増幅トランジスタ109のドレイン端子は電源電圧VDDに接続されている。第２増幅トランジスタ109の入力部であるゲート端子はサンプリングトランジスタ108のソース端子に接続されている。選択トランジスタ111のドレイン端子は第２増幅トランジスタ109のソース端子に接続されており、選択トランジスタ111のソース端子は垂直信号線1-9に接続されている。選択トランジスタ111のゲート端子は垂直読み出し制御回路1-2に接続されており、選択パルスφSELが供給される。第２電流源113は単位画素1-5の外部に配置されており、その一端は、垂直信号線1-9を介して各単位画素1-5の選択トランジスタ111に接続されている。第２電流源113の他端は接地されている。
【００３６】
光電変換部101は、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ102は、光電変換部101に蓄積された信号電荷をFD103に転送するトランジスタである。転送トランジスタ102のオン／オフは、垂直読み出し制御回路1-2からの転送パルスφTXによって制御される。FD103は、光電変換部101から転送された信号電荷を一時的に保持・蓄積する容量である。
【００３７】
FDリセットトランジスタ104は、FD103をリセットするトランジスタである。FDリセットトランジスタ104のオン／オフは、垂直読み出し制御回路1-2からのFDリセットパルスφRSTによって制御される。FDリセットトランジスタ104と転送トランジスタ102を同時にオンにすることによって、光電変換部101をリセットすることも可能である。FD103／光電変換部101のリセットは、FD103／光電変換部101に蓄積されている電荷量を制御してFD103／光電変換部101の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。
【００３８】
増幅トランジスタ105は、ゲート端子に入力される信号であって、FD103に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。電流源106は、増幅トランジスタ105の負荷として機能し、増幅トランジスタ105を駆動する電流を増幅トランジスタ105に供給する。増幅トランジスタ105と電流源106はソースフォロワ回路を構成する。
【００３９】
クランプ容量107は、増幅トランジスタ105から出力される増幅信号の電圧レベルをクランプ（固定）する容量である。サンプリングトランジスタ108は、クランプ容量107の他端の電圧レベルをサンプルホールドし、アナログメモリ110に蓄積するトランジスタである。サンプリングトランジスタ108のオン／オフは、垂直読み出し制御回路1-2からのサンプルパルスφSHによって制御される。
【００４０】
アナログメモリリセットトランジスタ112は、アナログメモリ110をリセットするトランジスタである。アナログメモリ110のリセットは、アナログメモリ110に蓄積されている電荷量を制御してアナログメモリ110の状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ110は、サンプリングトランジスタ108によってサンプルホールドされたアナログ信号を保持・蓄積する。
【００４１】
アナログメモリ110の容量は、FD103の容量よりも大きな容量に設定される。アナログメモリ110には、単位面積当たりのリーク電流（暗電流）の少ない容量であるMIM（Metal Insulator Metal）容量やMOS（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００４２】
第２増幅トランジスタ109は、ゲート端子に入力される信号であって、アナログメモリ110に蓄積されている信号電荷に基づく信号を増幅した増幅信号をソース端子から出力するトランジスタである。第２電流源113は、第２増幅トランジスタ109の負荷として機能し、垂直信号線1-9を介して電流を供給する。第２増幅トランジスタ109と第２電流源113はソースフォロワ回路を構成する。
【００４３】
選択トランジスタ111は、単位画素1-5を選択し、第２増幅トランジスタ109によって増幅された信号を垂直信号線1-9に出力するトランジスタである。選択トランジスタ111のオン／オフは、垂直読み出し制御回路1-2からの選択パルスφSELによって制御される。
【００４４】
図4に示す回路要素のうち、光電変換部101は第１基板20に配置され、アナログメモリ110は第２基板21に配置され、他の回路要素は第１基板20と第２基板21のいずれかに配置される。図4の破線D1は第１基板20と第２基板21の境界線を示している。第１基板20には、光電変換部101と、転送トランジスタ102と、FD103と、FDリセットトランジスタ104と、増幅トランジスタ105とが配置されている。第２基板21には、電流源106と、クランプ容量107と、サンプリングトランジスタ108と、アナログメモリリセットトランジスタ112と、アナログメモリ110と、選択トランジスタ111とが配置されている。
【００４５】
本実施形態において、第１基板20に配置された各トランジスタはN型（第１導電型）トランジスタで構成されている。また、第２基板21に配置されたトランジスタについては、アナログメモリ110に接続されたサンプリングトランジスタ108およびアナログメモリリセットトランジスタ112はP型（第２導電型）トランジスタで構成され、第２増幅トランジスタ109および選択トランジスタ111はN型トランジスタで構成されている。
【００４６】
次に、図5を参照し、単位画素1-5の動作を説明する。図5は、垂直読み出し制御回路1-2から行毎に単位画素1-5に供給される制御信号を示すと共に、アナログメモリ110の一端の電位VMEMを示している。以下では、全ての単位画素1-5を指す場合、全画素と記載する。
【００４７】
［期間T1の動作］
期間T1，T2，T3は全画素で共通の期間であり、全画素で同時に動作が行われる。まず、転送パルスφTX、FDリセットパルスφRSTがL（Low）レベルからH（High）レベルに変化することで、転送トランジスタ102とＦＤリセットトランジスタ104がオンとなる。これによって、全画素の光電変換部101がリセットされる。続いて、転送パルスφTXとFDリセットパルスφRSTがＨレベルからＬレベルに変化することで、転送トランジスタ102とＦＤリセットトランジスタ104がオフとなる。これによって、全画素のリセットが終了し、全画素の露光（信号電荷の蓄積）が一括して開始される（露光期間の開始）。
【００４８】
［期間T2の動作］
まず、メモリリセットパルスφCLがHレベルからLレベルに変化することで、アナログメモリリセットトランジスタ112がオンとなる。これによって、全画素のアナログメモリ110がリセットされる。同時に、サンプルパルスφSHがHレベルからLレベルに変化することで、サンプリングトランジスタ108がオンとなる。これによって、全画素のクランプ容量107の他端の電位が電源電圧VDDにリセットされると共に、全画素のサンプリングトランジスタ108がクランプ容量107の他端の電位のサンプルホールドを開始する。
【００４９】
続いて、FDリセットパルスφRSTがLレベルからHレベルに変化することで、FDリセットトランジスタ104がオンとなる。これによって、全画素のFD103がリセットされる。さらに、FDリセットパルスφRSTがHレベルからLレベルに変化することで、FDリセットトランジスタ104がオフとなる。これによって、全画素のFD103のリセットが終了する。FD103のリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングでFD103のリセットを行うことによって、FD103のリーク電流によるノイズを低減することができる。
【００５０】
続いて、メモリリセットパルスφCLがLレベルからHレベルに変化することで、アナログメモリリセットトランジスタ112がオフとなる。これによって、全画素のアナログメモリ110のリセットが終了する。この時点でクランプ容量107は、増幅トランジスタ105から出力される増幅信号（FD103のリセット後の増幅信号）をクランプしている。
［期間T3の動作］
まず、転送パルスΦTXがLレベルからHレベルに変化することで、転送トランジスタ102がオンとなる。これによって、光電変換部101に蓄積されている信号電荷が、転送トランジスタ102を介してFD103に転送され、FD103に蓄積される。これによって、全画素の露光（信号電荷の蓄積）が終了する。続いて、転送パルスφTXがHレベルからLレベルに変化することで、転送トランジスタ102がオフとなる。
【００５１】
続いて、サンプルパルスφSHがLレベルからHレベルに変化することで、サンプリングトランジスタ108がオフとなる。これによって、全画素のサンプリングトランジスタ108がクランプ容量107の他端の電位のサンプルホールドを終了する。
［期間T4，T5の動作］ 
期間T4，T5では、アナログメモリ110に蓄積されている信号電荷に基づく信号が行毎に順次読み出される。まず、期間T4では、選択パルスφSELがLレベルからHレベルに変化することで、選択トランジスタ111がオンとなる。これによって、アナログメモリ110に蓄積された信号電荷に基づく画素信号レベルが垂直信号線1-9へ出力される。
【００５２】
期間T5では、メモリリセットパルスφCLがHレベルからLレベルに変化することで、アナログメモリリセットトランジスタ112がオンとなる。これによって、アナログメモリ110に蓄積された信号がリセットされ（アナログメモリ110の電位が電源電圧VDDとなり）、垂直信号線1-9へリセットレベルが出力される。
【００５３】
カラム信号処理部1-6は、期間T4に読み出された画素信号レベルと期間T5で読み出されたリセットレベルとの差分を演算することで、アナログメモリ110から画素信号の読み出しを行う際に発生する読み出しノイズの除去を行う。そして、画素信号を読み出す対象の行の選択パルスφSELがHレベルからLレベルに変化すると共に、メモリリセットパルスφCLがLレベルからHレベルに変化することで、選択トランジスタ111およびアナログメモリリセットトランジスタ112がオフとなり、画素信号の読み出しが完了する。この動作が1行ずつ順次行われることで、全ての画素の画素信号が読み出される。上記の動作では、全画素の光電変換部101に蓄積された信号電荷が一括して転送されるので、信号電荷の蓄積の同時性を実現することができる。
【００５４】
以下では、アナログメモリ110の一端の電位VMEMの変化について説明する。図5において、期間T2にメモリリセットパルスφCLがLレベルとなることで、アナログメモリ110の電位VMEMは電源電圧VDDとなる。その後、メモリリセットパルスφCLがHレベルとなり、期間T3で転送パルスφTXがHレベルとなることで、アナログメモリ110の電位VMEMは、電源電圧VDDから、光電変換部101に蓄積された信号電荷に対応する電圧ΔVsigだけ下がる。そして、サンプルパルスφSHがLレベルとなることでサンプリングトランジスタ108がオフ状態となって信号保持期間に入る。その後、期間T5で再度メモリリセットパルスφCLがHレベルとなることで、アナログメモリ110の電位VMEMは電源電圧VDDとなり、信号保持期間が終了する。
【００５５】
特許文献1では、蓄積容量部に接続されるトランジスタはN型トランジスタで構成されており、グランド電圧をGNDとすると、トランジスタのバックゲートの電位はGNDである。蓄積される信号電荷が少なければ、蓄積容量部に印加される電位は、リセット電位であるVDDに近づく。これは、蓄積容量部に接続されるトランジスタのバックゲート-拡散領域間の電位差がVDD-GNDとなることを意味し、比較的大きな逆バイアスがバックゲート-拡散領域間の寄生ダイオードに印加されることになる。特に信号レベルが小さいときはリーク電流が多くなり、信号品質が著しく劣化する。
【００５６】
一方、本実施形態では、信号保持期間中のアナログメモリ110の電位VMEMは、電源電圧VDDからΔVsigだけ下がった電位となる。アナログメモリ110に接続されているサンプリングトランジスタ108およびアナログメモリリセットトランジスタ112のバックゲートの電位は電源電圧VDDであり、バックゲート-ソース間の電位差はΔVsigとなる。この電位差ΔVsigが、特許文献1におけるバックゲート-ソース間の電位差VDD-GNDよりも小さければ、リーク電流は小さくなり、それによる信号品質の劣化が少なくなる。また、ΔVsigが小さい程、リーク電流がより小さくなり、信号品質の劣化がより少なくなる。
【００５７】
本実施形態では、P型トランジスタで構成されたサンプリングトランジスタ108およびアナログメモリリセットトランジスタ112のバックゲートの電位（上記の例ではVDD）とアナログメモリ110のリセット電位（上記の例ではVDD）との差の大きさが、第１基板20における転送トランジスタ102、FDリセットトランジスタ104、増幅トランジスタ105を構成するN型トランジスタのバックゲートの電位（上記の例ではGND）とアナログメモリ110のリセット電位（上記の例ではVDD）との差の大きさよりも小さくなるように単位画素1-5が構成されていればよい。このような構成において、上記のΔVsigがVDD-GNDよりも小さい場合、上述したようにリーク電流が小さくなり、それによる信号品質の劣化が少なくなる。
【００５８】
本実施形態では、サンプリングトランジスタ108およびアナログメモリリセットトランジスタ112の両方がP型トランジスタで構成されているが、これらの一方がP型トランジスタで構成され、他方がN型トランジスタで構成されていてもよい。この場合も、これらの両方をN型トランジスタで構成する場合よりも、リーク電流が小さくなり、それによる信号品質の劣化が少なくなる。  
【００５９】
次に、本実施形態における第２基板21に配置された単位画素1-5のレイアウトを説明する。第２基板21に配置された単位画素1-5では、第２増幅トランジスタ109と選択トランジスタ111はN型トランジスタで構成され、アナログメモリリセットトランジスタ112とサンプリングトランジスタ108はP型トランジスタで構成されている。N型トランジスタは、P型またはN型の半導体基板に形成されたPウェル上に形成され、そのPウェルの表面に形成されたN型の拡散領域を含む。P型トランジスタは、P型またはN型の半導体基板に形成されたNウェル上に形成され、そのNウェルの表面に形成されたP型の拡散領域を含む。
【００６０】
一般的に、Pウェル上に形成されたトランジスタとNウェル上に形成されたトランジスタの間隔は、同一ウェル上に形成されたトランジスタの間隔よりも大きくする必要がある。このため、単一基板上の単位画素を、PウェルとNウェルが混在するように形成すると面積が増大する。
【００６１】
図6は、第２基板21における単位画素1-5のレイアウトを示している。単位画素1-5が4行4列に配置されている例を説明する。領域SpはPウェルが形成される領域であり、領域SnはNウェルが形成される領域である。第２基板21を平面的に見た場合に、帯状の領域Spと領域Snが交互に配置され、垂直方向に隣接する単位画素1-5間で領域Spと領域Snが共有されている。例えば、隣接する単位画素1-5a，1-5b間で領域Spが共有され、隣接する単位画素1-5b，1-5c間で領域Snが共有されている。
【００６２】
これにより、第２基板21に配置された単位画素1-5にPウェルとNウェルが混在している場合でも、ウェル領域を共有することで、単位画素1-5毎に各ウェルを形成する場合よりも領域Spと領域Snの境界の数を減らすことが可能となる。すなわち、隣接する単位画素1-5におけるトランジスタの間隔を狭くすることができる。
【００６３】
上述したように、本実施形態によれば、アナログメモリ110にソース端子またはゲート端子が接続されたトランジスタ（本実施形態ではサンプリングトランジスタ108とアナログメモリリセットトランジスタ112）のバックゲート-拡散領域間の寄生ダイオードに印加される電位差が小さくなるので、リーク電流の発生を抑制し、信号品質の劣化を低減することができる。さらに、隣接する単位画素1-5において、Pウェルが形成される領域SpもしくはNウェルが形成される領域Snを共有することで、単位画素1-5の面積の拡大を抑制することができる。
【００６４】
なお、本実施形態では領域Spと領域Snの境界が横方向に伸びているが、隣接する単位画素1-5で領域Spもしくは領域Snを共有することができればよく、それに限るものではない。例えば、境界が縦方向に伸びている場合や、図7に示すように4画素の一部に領域Spもしくは領域Snを配置するなどの場合でも、単位画素1-5の面積の拡大を抑制することができる。
【００６５】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。本実施形態による撮像装置の構成は、単位画素1-5を除いて、第１の実施の形態による撮像装置の構成と同様である。
【００６６】
図8は、本実施形態における単位画素1-5の構成を示している。単位画素1-5は光電変換部201と、転送トランジスタ202と、FD203と、FDリセットトランジスタ204と、増幅トランジスタ205と、電流源206と、クランプ容量207と、サンプリングトランジスタ208と、アナログメモリリセットトランジスタ212と、第２増幅トランジスタ209と、アナログメモリ210と、選択トランジスタ211とを有する。また、単位画素1-5の外部において、垂直信号線1-9に第２電流源213が接続されている。
【００６７】
第１の実施形態と第２の実施形態では、単位画素1-5の構成は以下のように異なる。第１の実施形態では、第１基板20に配置されたトランジスタはN型トランジスタで構成されており、第２基板21に配置されたサンプリングトランジスタ108とアナログメモリリセットトランジスタ112はP型トランジスタで構成されている。一方、第２の実施形態では、サンプリングトランジスタ208とアナログメモリリセットトランジスタ212に加えて、第２増幅トランジスタ209と選択トランジスタ211もP型トランジスタで構成されている。また、破線D2が示すように、電流源206は第１基板20に配置されており、N型トランジスタで構成されている。
【００６８】
これにより、単位画素1-5を構成するトランジスタのうち、第１基板20に配置されたトランジスタは全てN型トランジスタとなり、第２基板21に配置されたトランジスタは全てP型トランジスタとなる。また、アナログメモリリセットトランジスタ212のソース端子は基準電圧VREFに接続されている。また、第２増幅トランジスタ209がP型トランジスタで構成されているため、第２増幅トランジスタ209とソースフォロワ回路を構成する第２電流源213もP型トランジスタで構成する必要がある。
【００６９】
図9は、垂直読み出し制御回路1-2から行毎に単位画素1-5に供給される制御信号を示すと共に、アナログメモリ210の一端の電位VMEMを示している。第２基板21に配置された選択トランジスタ211はP型トランジスタであるため、ゲート端子に入力される制御パルスがLレベルのときオン状態、Hレベルのときオフ状態であり、オン状態とオフ状態が、N型トランジスタで構成された場合と逆になる。したがって、図4における各制御信号のLレベルとHレベルを入れ替えたものが、図9となる。また、図9では、アナログメモリ210のリセット電位がVDDからVREFに変更されている。上記以外は、図4と同様であり、駆動方法は変わらないため、詳細な動作に関する説明を省略する。
【００７０】
上記のように、単位画素1-5を構成するトランジスタは、第１基板20と第２基板21の各基板において、同型のトランジスタで構成される。これにより、第１基板20に配置される単位画素1-5をPウェルで形成することが可能となり、第２基板21に配置される単位画素1-5をNウェルで形成することが可能となる。
【００７１】
図10は、第２基板21に配置されるトランジスタをP型トランジスタで構成した場合のソースフォロワ回路の出力範囲を示している。ソースフォロワ回路の出力の上限は、電流源が正常動作するために必要な電圧以下となり、入力電圧が電源電圧VDDである場合、ソースフォロワ回路から信号を出力することができない。本実施形態における基準電圧VREF（VREF<VDD）は、アナログメモリ210のリセットレベルとなり、かつ、第２電流源213が正常動作可能となる電圧であり、できる限り電源電圧VDDに近い値となるように設定するのがよい。
【００７２】
信号保持期間中のアナログメモリ210の一端の電位VMEMは、基準電圧VREFから、光電変換部201に蓄積された信号電荷に対応する電圧ΔVsigだけ下がった電位となる。アナログメモリ210に接続されているサンプリングトランジスタ208およびアナログメモリリセットトランジスタ212のバックゲートの電位は電源電圧VDDであり、それらのトランジスタのバックゲート-ソース間の電位差はVDD-(VREF-  ΔVsig)となる。この電位差が、特許文献1におけるバックゲート-ソース間の電位差VDD-GNDよりも小さければ、リーク電流は小さくなり、それによる信号品質の劣化が少なくなる。また、VREFがVDDに近い値となる程、あるいは、ΔVsigが小さい程、リーク電流がより小さくなり、信号品質の劣化がより少なくなる。
【００７３】
本実施形態では、P型トランジスタで構成されたサンプリングトランジスタ208およびアナログメモリリセットトランジスタ212のバックゲートの電位（上記の例ではVDD）とアナログメモリ210のリセット電位（上記の例ではVREF）との差の大きさが、第１基板20における転送トランジスタ202、FDリセットトランジスタ204、増幅トランジスタ205を構成するN型トランジスタのバックゲートの電位（上記の例ではGND）とアナログメモリ210のリセット電位（上記の例ではVREF）との差の大きさよりも小さくなるように単位画素1-5が構成されていればよい。上記の例では、VDD-VREF<VREF-GNDであり、VREF<VDDであるため、VDD-VREF<VDD-GNDである。このような構成において、上記のVDD-(VREF-ΔVsig)がVDD-GNDよりも小さい場合、上述したようにリーク電流が小さくなり、それによる信号品質の劣化が少なくなる。
【００７４】
本実施形態では、サンプリングトランジスタ208およびアナログメモリリセットトランジスタ212の両方がP型トランジスタで構成されているが、これらの一方がP型トランジスタで構成され、他方がN型トランジスタで構成されていてもよい。この場合も、これらの両方をN型トランジスタで構成する場合よりも、リーク電流が小さくなり、それによる信号品質の劣化が少なくなる。
【００７５】
上述したように、本実施形態によれば、第１基板20と第２基板21の各基板上の単位画素1-5を構成するためのウェルが単一であるため、回路面積の増加を抑制することができる。また、リセットレベルを基準電圧VREFとすることで、ソースフォロワ回路の出力範囲も確保しつつ、リーク電流の発生を抑制し、信号品質の劣化を低減することができる。
【００７６】
（第３の実施形態）
次に、本発明の第３の実施形態を説明する。本実施形態による撮像装置の構成は、単位画素1-5を除いて、第１の実施の形態による撮像装置の構成と同様である。
【００７７】
図11は、本実施形態における単位画素1-5の構成を示している。単位画素1-5は光電変換部301と、転送トランジスタ302と、FD303と、FDリセットトランジスタ304と、増幅トランジスタ305と、電流源306と、クランプ容量307と、サンプリングトランジスタ308と、アナログメモリリセットトランジスタ312と、第２増幅トランジスタ309と、アナログメモリ310と、選択トランジスタ311とを有する。また、単位画素1-5の外部において、垂直信号線1-9に第２電流源313が接続されている。
【００７８】
図11の破線D3は第１基板20と第２基板21の境界線を示している。図11では、図8においてPウェル上に形成されていた第１基板20上のトランジスタや光電変換部などの回路要素がNウェル上に形成されており、図8においてNウェル上に形成されていた第２基板２１上のトランジスタなどの回路要素がPウェル上に形成されている。つまり、第１基板20上に形成されたN型トランジスタはP型（第１導電型）トランジスタに置き換えられ、バックゲートの電位はグランド電圧GNDから電源電圧VDDに変更される。また、第２基板21上に形成されたP型（第２導電型）トランジスタはN型トランジスタに置き換えられ、バックゲートの電位は電源電圧VDDからグランド電圧GNDに変更される。
【００７９】
信号保持期間中のアナログメモリ310の一端の電位VMEMは、基準電圧VREFから、光電変換部301に蓄積された信号電荷に対応する電圧ΔVsigだけ上がった電位となる。また、アナログメモリ310に接続されているサンプリングトランジスタ308およびアナログメモリリセットトランジスタ312のバックゲートの電位はグランド電圧GNDであり、バックゲート-ソース間の電位差はVREF+ΔVsig-GND  となる。
【００８０】
図11のように単位画素1-5が構成されている場合、第２増幅トランジスタ309はN型トランジスタとなり、垂直信号線1-9へ信号を出力する手段はN型トランジスタによるソースフォロワ回路となる。図12は、N型トランジスタで構成されたソースフォロワ回路の出力範囲を示している。図10に示した、P型トランジスタで構成されたソースフォロワ回路とは異なり、ソースフォロワ回路の出力範囲は、電流源が正常駆動可能となる電圧以上かつ電源電圧VDD以下となる。このため、基準電圧VREFは、電流源が駆動するために必要な電圧以上となる必要がある。
【００８１】
本実施形態では、N型トランジスタで構成されたサンプリングトランジスタ308およびアナログメモリリセットトランジスタ312のバックゲートの電位（上記の例ではGND）とアナログメモリ310のリセット電位（上記の例ではVREF）との差の大きさが、第１基板20における転送トランジスタ302、FDリセットトランジスタ304、増幅トランジスタ305を構成するP型トランジスタのバックゲートの電位（上記の例ではVDD）とアナログメモリ110のリセット電位（上記の例ではVREF）との差の大きさよりも小さくなるように単位画素1-5が構成されていればよい。このような構成において、上記のVREF+ΔVsig-GNDがVDD-GNDよりも小さい場合、リーク電流が小さくなり、それによる信号品質の劣化が少なくなる。また、VREFがGNDに近い値となる程、あるいは、ΔVsigが小さい程、リーク電流がより小さくなり、信号品質の劣化がより少なくなる。
【００８２】
本実施形態では、サンプリングトランジスタ308およびアナログメモリリセットトランジスタ312の両方がN型トランジスタで構成されているが、これらの一方がN型トランジスタで構成され、他方がP型トランジスタで構成されていてもよい。この場合も、これらの両方をP型トランジスタで構成する場合よりも、リーク電流が小さくなり、それによる信号品質の劣化が少なくなる。
【００８３】
上述したように、本実施形態によれば、電流源に必要な電圧を確保しながら、トランジスタのバックゲートと基準電圧VREFの電位差を小さくすることで、図10におけるP型トランジスタとN型トランジスタを置き換えた場合においても同様の効果を得ることができる。
【００８４】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、本発明を適用した撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。また、上記では、2枚の基板が接続部で接続されている固体撮像装置の構成を示したが、3枚以上の基板が接続部で接続されていてもよい。3枚以上の基板が接続部で接続される固体撮像装置の場合、3枚以上の基板のうち2枚の基板が第１の基板と第２の基板に相当する。
【符号の説明】
【００８５】
1・・・固体撮像装置、2・・・レンズユニット部、3・・・画像処理装置、4・・・記録装置、5・・・カメラ制御装置、6・・・表示装置、7・・・デジタルカメラ、1-1・・・制御信号発生回路、1-2・・・垂直読み出し制御回路、1-3・・・水平読み出し制御回路、1-4・・・画素アレイ部、1-5・・・単位画素、1-6・・・カラム信号処理部、1-8・・・出力回路、101，201，301・・・光電変換部、102，202，302・・・転送トランジスタ、103，203，303・・・ FD、104，204，304・・・ FDリセットトランジスタ、105，205，305・・・増幅トランジスタ（第１のトランジスタ）、106，206，306・・・電流源、107，207，307・・・クランプ容量、108，208，308・・・サンプリングトランジスタ（第２のトランジスタ）、109，209，309・・・第２増幅トランジスタ（第３のトランジスタ）、110，210，310・・・アナログメモリ（信号蓄積回路）、111，211，311・・・選択トランジスタ（第３のトランジスタ）、112，212，312・・・アナログメモリリセットトランジスタ（第２のトランジスタ）、113，213，313・・・第２電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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