(57)【要約】【課題】１フレームの焦点検出信号の露光タイミングにおける同時性を確保した固体撮像装置において、高Ｓ／Ｎの焦点検出信号を取得可能にする。【解決手段】固体撮像装置３０３における第１の基板は、第１／第２の光電変換部と、第１／第２の光電変換部のそれぞれの信号電荷を接続部に転送する転送部と、第１／第２の光電変換部に光を入射させるマイクロレンズと、を有する。固体撮像装置３０３における第２の基板は、第１／第２の光電変換部の一方／他方から接続部に転送された信号電荷を保持する第１／第２のメモリ部と、第１のメモリ部に保持された信号電荷と第２のメモリ部に保持された信号電荷とを平均化する平均化部と、を有する。第１／第２のメモリ部のそれぞれに保持された信号電荷に基づく信号が焦点検出信号として別々に読み出され、平均化部によって平均化された信号電荷に基づく信号が撮像信号として読み出される。【選択図】図１
2014107797.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板と、第２の基板と、前記第１の基板および前記第２の基板を接続する接続部と、を有し、
前記第１の基板は、
第１の光電変換部と、
第２の光電変換部と、
前記第１の光電変換部および前記第２の光電変換部のそれぞれの信号電荷を前記接続部に転送する転送部と、
前記第１の光電変換部および前記第２の光電変換部に光を入射させるマイクロレンズと、
を有し、
前記第２の基板は、
前記第１の光電変換部および前記第２の光電変換部の一方から前記接続部に転送された信号電荷を保持する第１のメモリ部と、
前記第１の光電変換部および前記第２の光電変換部の他方から前記接続部に転送された信号電荷を保持する第２のメモリ部と、
前記第１のメモリ部に保持された信号電荷と前記第２のメモリ部に保持された信号電荷とを平均化する平均化部と、
を有し、
前記第１の基板および前記第２の基板の一方もしくは両方は、前記第１のメモリ部および前記第２のメモリ部のそれぞれに保持された信号電荷に基づく焦点検出信号を別々に読み出す第１のモードと、前記平均化部によって平均化された信号電荷に基づく撮像信号を読み出す第２のモードとの制御を行う制御部を有する
ことを特徴とする固体撮像装置。
【請求項２】
行列状に配置された複数の単位画素を有し、
それぞれの単位画素に対応して前記第１の光電変換部および前記第２の光電変換部が配置され、
前記第１のモードは、
前記複数の単位画素で同時に、前記第１の光電変換部および前記第２の光電変換部の一方から信号電荷を前記接続部に転送して前記第１のメモリ部に保持するステップと、
前記複数の単位画素で同時に、前記第１の光電変換部および前記第２の光電変換部の他方から信号電荷を前記接続部に転送して前記第２のメモリ部に保持するステップと、
同一の垂直位置の単位画素において、前記第１のメモリ部に保持された信号電荷に基づく焦点検出信号と、前記第２のメモリ部に保持された信号電荷に基づく焦点検出信号とを順次読み出すステップと、
を有することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
請求項１に記載の固体撮像装置と、
前記固体撮像装置から出力される前記焦点検出信号に基づく瞳分割像のズレを検出して焦点検出を行う焦点検出部と、
前記固体撮像装置から出力される前記撮像信号を処理する画像処理部と、
を有することを特徴とする電子カメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、焦点検出用の信号を出力する固体撮像装置、およびこれを用いた電子カメラに関する。
【背景技術】
【０００２】
近年、ビデオカメラや電子スチルカメラが広く一般に普及している。これらのカメラには、ＣＣＤ型や増幅型の固体撮像装置（固体撮像素子）が使用されている。固体撮像装置は、二次元の行列状に配置された複数の画素を有し、各画素に配置される光電変換部が入射光に応じた電荷を生成し蓄積する。
【０００３】
増幅型の固体撮像装置は、画素の光電変換部で生成・蓄積された信号電荷を画素に設けられた画素アンプ部に導き、画素アンプ部を経由して、信号電荷に対応した電気信号を画素から出力する。この増幅型の固体撮像装置として、画素アンプ部にＭＯＳトランジスタを用いたＣＭＯＳ型固体撮像装置などが提案されている。
【０００４】
特許文献１に開示されている従来の固体撮像装置では、１つの画素毎に光電変換部および画素アンプ部と、それらの間に配置され一時的に電荷を蓄積する電荷格納部とが設けられている。このような従来の固体撮像装置では、全画素が同時に露光された後、生成された信号電荷は、全画素同時に光電変換部から電荷格納部に転送されて蓄積される。そして、行ごとにフローティング拡散領域または制御電極がリセットされ、相関二重サンプリング処理が施された信号が出力される。このように、特許文献１に開示されている固体撮像装置は、相関二重サンプリングが施された全画素同時露光が可能となる。
【０００５】
デジタルカメラなどの電子カメラにおいて、焦点検出技術の１つとして瞳分割位相差方式が知られている。瞳分割位相差方式は、撮影レンズを通過した光束を瞳分割して一対の分割像を形成し、そのパターンのズレを検出することで、撮影レンズのデフォーカス量を検出するものである。
【０００６】
そして、瞳分割位相差方式を固体撮像装置に適用した提案がなされている。例えば特許文献２には、画像信号を生成する画素（画像信号用画素）と、焦点検出用の信号（焦点検出信号）を生成する画素（焦点検出用画素）とを有する固体撮像装置が提案されている。焦点検出用画素は、２つの光電変換部を有している。また、焦点検出用画素は、互いに隣接しないように配置されている。そして、焦点検出信号を得る際には、２つの光電変換部のうちの一方の光電変換部の信号を焦点検出用画素の出力部から読み出すのと同時に、他方の光電変換部の信号を隣接する画像信号用画素の出力部から読み出す。
【０００７】
このことにより、特許文献２に記載の固体撮像装置は、焦点検出用画素の２つの光電変換部における露光時間の長さとタイミングを同一にすることが可能となっている。しかしながら、特許文献２に提案された固体撮像装置は、同一行においては、露光のタイミングが同一であるものの、異なる行の間では焦点検出信号の露光のタイミングが異なっていた。すなわち、有効画素の焦点検出における露光タイミングの同時性が無く、このため、１フレームにおいて、合焦の位置が変動してしまうという問題点があった。
【０００８】
この問題点を解消する方法として、特許文献３に、１フレームでの焦点検出における露光タイミングの同時性が確保される固体撮像装置が提案されている。詳しくは、この固体撮像装置は、二次元状に配置された複数の画素の少なくとも一部が複数の光電変換部を有し、これら複数の光電変換部のそれぞれに対応して、光電変換部から電荷を受け取って蓄積する複数の電荷格納部と、複数の電荷格納部から電荷を受け取って蓄積するフローティング拡散領域とを有する。また、複数の光電変換部から対応するそれぞれの電荷格納部に電荷を転送する第１の転送部と、複数の電荷格納部からフローティング拡散領域に電荷を転送する第２の転送部と、複数の光電変換部に入射光を導くマイクロレンズとが設けられている。
【０００９】
そして、入射光は、画素に配置される複数の光電変換部で信号電荷に変換され、それらの信号電荷は、それぞれの光電変換部に対応する電荷格納部に独立に転送され蓄積される。この構成により、全画素で同時に露光を行うことが可能となる。さらに、この信号電荷を焦点検出用の信号として用いることが可能となり、１フレームの焦点検出信号の露光タイミングにおける同時性が確保される。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−１１１５９０号公報
【特許文献２】特開２００３−２４４７１２号公報
【特許文献３】特開２００７−２４３７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献３で提案された固体撮像装置では、電荷格納部は光電変換部の近傍に配置されるため、光電変換部から溢れた電荷や光電変換部に入射した光によって発生した電荷が電荷格納部に流入して、ノイズになってしまう。
【００１２】
本発明は、上述した課題に鑑みてなされたものであって、１フレームの焦点検出信号の露光タイミングにおける同時性を確保した固体撮像装置において、高Ｓ／Ｎの焦点検出信号を取得可能にすることを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上記の課題を解決するためになされたもので、第１の基板と、第２の基板と、前記第１の基板および前記第２の基板を接続する接続部と、を有し、前記第１の基板は、第１の光電変換部と、第２の光電変換部と、前記第１の光電変換部および前記第２の光電変換部のそれぞれの信号電荷を前記接続部に転送する転送部と、前記第１の光電変換部および前記第２の光電変換部に光を入射させるマイクロレンズと、を有し、前記第２の基板は、前記第１の光電変換部および前記第２の光電変換部の一方から前記接続部に転送された信号電荷を保持する第１のメモリ部と、前記第１の光電変換部および前記第２の光電変換部の他方から前記接続部に転送された信号電荷を保持する第２のメモリ部と、前記第１のメモリ部に保持された信号電荷と前記第２のメモリ部に保持された信号電荷とを平均化する平均化部と、を有し、前記第１の基板および前記第２の基板の一方もしくは両方は、前記第１のメモリ部および前記第２のメモリ部のそれぞれに保持された信号電荷に基づく焦点検出信号を別々に読み出す第１のモードと、前記平均化部によって平均化された信号電荷に基づく撮像信号を読み出す第２のモードとの制御を行う制御部を有することを特徴とする固体撮像装置である。
【００１４】
また、本発明は、上記の固体撮像装置と、前記固体撮像装置から出力される前記焦点検出信号に基づく瞳分割像のズレを検出して焦点検出を行う焦点検出部と、前記固体撮像装置から出力される前記撮像信号を処理する画像処理部と、を有することを特徴とする電子カメラである。
【発明の効果】
【００１５】
本発明によれば、信号電荷を保持する第１のメモリ部および第２のメモリ部は、第１の光電変換部および第２の光電変換部が配置される第１の基板とは異なる第２の基板に配置されているので、光電変換部から溢れた電荷や光電変換部に入射した光によって発生した電荷が第１のメモリ部および第２のメモリ部に流入することを抑圧し、ノイズの発生を抑圧することが可能となるので、高Ｓ／Ｎの焦点検出信号を取得することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態による電子カメラの構成を示すブロック図である。
【図２】本発明の第１の実施形態による電子カメラが備える固体撮像装置の断面図である。
【図３】本発明の第１の実施形態による電子カメラが備える固体撮像装置の構成を示すブロック図である。
【図４】本発明の第１の実施形態による電子カメラが備える固体撮像装置における単位画素セルの回路構成を示す回路図である。
【図５】本発明の第１の実施形態による電子カメラが備える固体撮像装置の構成を示すブロック図である。
【図６】本発明の第１の実施形態による電子カメラが備える固体撮像装置における単位記憶セルの回路構成を示す回路図である。
【図７】本発明の第１の実施形態による電子カメラが備える固体撮像装置における単位画素セルおよび単位記憶セルと各色との対応関係を示す参考図である。
【図８】本発明の第１の実施形態による電子カメラが備える固体撮像装置における単位画素セルおよび単位記憶セルの動作を示すタイミングチャートである。
【図９】本発明の第１の実施形態による電子カメラが備える固体撮像装置における単位画素セルおよび単位記憶セルの動作を示すタイミングチャートである。
【図１０】本発明の第１の実施形態による電子カメラが備える固体撮像装置における単位画素セルおよび単位記憶セルの動作を示すタイミングチャートである。
【図１１】本発明の第２の実施形態による電子カメラが備える固体撮像装置における単位画素セルおよび単位記憶セルと各色との対応関係を示す参考図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照し、本発明の実施形態を説明する。
【００１８】
（第１の実施形態）
まず、本発明の第１の実施形態を説明する。図１は、本実施形態による電子カメラ３０１の構成を示している。この電子カメラ３０１は、撮影レンズ３０２、レンズ制御部３０２ａ、固体撮像装置３０３、撮像制御部３０４、信号処理部３０５、Ａ／Ｄ変換部３０６、メモリ３０７、マイクロプロセッサ３０９、操作部３０９ａ、焦点検出部３１０、記録部３１１、記録媒体３１１ａ、画像圧縮部３１２、および画像処理部３１３を有する。
【００１９】
電子カメラ３０１には、撮影レンズ３０２が装着される。レンズ制御部３０２ａは、撮影レンズ３０２の焦点や絞りを制御する。この撮影レンズ３０２の像空間には、固体撮像装置３０３の撮像面が配置される。固体撮像装置３０３は、撮影レンズ３０２を通過して撮像面に入射した光を電気信号に変換する。固体撮像装置３０３の動作は撮像制御部３０４によって制御される。固体撮像装置３０３から出力される信号は、撮像信号または焦点検出信号である。それぞれの信号は、信号処理部３０５で処理され、Ａ／Ｄ変換部３０６でデジタル化された後、メモリ３０７に一旦蓄積される。
【００２０】
信号処理部３０５およびＡ／Ｄ変換部３０６は、固体撮像装置３０３に内蔵されていてもよい。メモリ３０７は、バス３０８に接続される。バス３０８には、レンズ制御部３０２ａ、撮像制御部３０４、マイクロプロセッサ３０９、焦点検出部３１０、記録部３１１、画像圧縮部３１２、および画像処理部３１３も接続される。マイクロプロセッサ３０９には、レリーズ釦などを有する操作部３０９ａが接続される。また、記録部３１１には記録媒体３１１ａが着脱自在に装着される。
【００２１】
マイクロプロセッサ３０９は、操作部３０９ａのレリーズ釦が半押しされる操作に同期して撮像制御部３０４を駆動する。撮像制御部３０４は、固体撮像装置３０３に配置された画素から焦点検出信号を読み出し、メモリ３０７に蓄積する。
【００２２】
本実施形態では、全ての有効画素は焦点検出信号を生成する。また、全ての有効画素は、焦点検出信号を生成するタイミングとは異なるタイミングで撮像信号を生成する。これに限らず、焦点検出信号を生成する画素は、固体撮像装置３０３に配置される画素のうち、少なくとも一部であれば良い。この場合において、その他の画素は焦点検出信号を出力せずに撮像信号を出力する。
【００２３】
撮像制御部３０４の指令によって固体撮像装置３０３から焦点検出信号が出力され、焦点検出信号がメモリ３０７に蓄積されると、焦点検出部３１０は、焦点検出信号を用いて焦点検出演算処理を実施し、デフォーカス量を算出する。
【００２４】
後述するように、本実施形態の固体撮像装置３０３では、焦点検出信号を出力する単位画素が２つの光電変換部を有している。そして、これら２つの光電変換部上には共通する１つのマイクロレンズが配置されている。これら２つの光電変換部から出力される２つの焦点検出信号が一対（一組）となり、デフォーカス量は、この一組の焦点検出信号によって以下のように算出される。
【００２５】
合焦状態の被写体の一点から出た光束は、撮影レンズ３０２の射出瞳のそれぞれ異なる位置を通過した後、撮像面に点像を結ぶために再び集束する。そのため、合焦状態にある場合、上記２つの光電変換部は、被写体の同じ一点から出た瞳分割光束を受光する。したがって、各光電変換部から得られる一組の瞳分割像の像パターンが略一致し、位相差は、ほぼゼロとなる。
【００２６】
一方、前ピン状態（被写体よりも前にピントが合っている状態）の被写体から出た光束は、撮影レンズ３０２の射出瞳のそれぞれ異なる位置を通過した後、撮像面の手前で交差し、合焦位置からずれた画素位置に到達する。この場合、一組の瞳分割像は、瞳分割方向にずれた位相差を示す。逆に、後ピン状態（被写体よりも後ろにピントが合っている状態）の被写体像から出た光束は、撮影レンズ３０２の射出瞳のそれぞれ異なる位置を通過した後、集束不足のまま合焦位置からずれた画素位置に到達する。この場合、一組の瞳分割像は、前ピン状態と逆方向にずれた位相差を示す。以上のように、撮影レンズ３０２の合焦状況に応じて、２つの光電変換部から得られる瞳分割像の位相差が変化する。
【００２７】
焦点検出部３１０は、メモリ３０７内の焦点検出信号を分配して、一組の瞳分割像の像パターンを求める。焦点検出部３１０は、これらの像パターンについてパターンマッチング処理を実施して位相差（像ズレ）を検出する。そして、焦点検出部３１０は、この位相差に基づいて、撮影レンズ３０２のデフォーカス量を検出する。
【００２８】
焦点検出部３１０によって検出されたデフォーカス量は、レンズ制御部３０２ａに通知される。レンズ制御部３０２ａは、このデフォーカス量に基づいて撮影レンズ３０２を駆動し、撮影レンズ３０２を被写体に合焦させる。その後、マイクロプロセッサ３０９は、操作部３０９ａのレリーズ釦が全押しされる操作に同期して、撮像制御部３０４を介して、撮像信号を読み出す動作を開始する。
【００２９】
撮像制御部３０４は、画素から撮像信号を読み出し、メモリ３０７に蓄積する。その後、マイクロプロセッサ３０９は、操作部３０９ａを介して入力される指令に基づき、必要に応じて画像処理部３１３や画像圧縮部３１２に所望の画像処理を行わせ、処理後の信号を記録部３１１へ出力させ、記録媒体３１１ａに記録させる。
【００３０】
図２は、固体撮像装置３０３の構成を示している。固体撮像装置３０３は、画素を構成する回路要素（光電変換素子や、トランジスタ、容量等）が配置された２枚の基板（第１の基板１０１、第２の基板１０２）が重なった構造を有する。画素を構成する回路要素は第１の基板１０１と第２の基板１０２に分配されて配置されている。第１の基板１０１と第２の基板１０２は、画素の駆動時に２枚の基板間で電気信号を授受可能なように電気的に接続されている。
【００３１】
第１の基板１０１の２つの主面（側面よりも相対的に表面積が大きい表面）のうち、光Ｌが照射される側の主面側に光電変換素子が形成されており、第１の基板１０１に照射された光は光電変換素子に入射する。光電変換素子上には、光電変換素子に光を入射させるマイクロレンズ４０が形成されている。第１の基板１０１の２つの主面のうち、光Ｌが照射される側の主面とは反対側の主面には、第２の基板１０２との接続用の電極である多数のマイクロパッドが第１の基板１０１側の出力端子６として形成されている。また、第２の基板１０２の２つの主面のうち、第１の基板１０１と対向する側の主面において、出力端子６と対応する位置には、第１の基板１０１との接続用の電極である多数のマイクロパッドが第２の基板１０２側の入力端子１４として形成されている。
【００３２】
出力端子６と入力端子１４の間にはマイクロバンプ４１が形成されている。第１の基板１０１と第２の基板１０２は、マイクロパッドである出力端子６と入力端子１４が互いに対向するように重ねて配置され、出力端子６と入力端子１４間がマイクロバンプ４１によって電気的に接続されるように一体化されている。出力端子６、マイクロバンプ４１、入力端子１４は、第１の基板１０１と第２の基板１０２を接続する接続部を構成する。第１の基板１０１に配置されている光電変換素子で発生した信号電荷に基づく信号は、出力端子６、マイクロバンプ４１、入力端子１４を介して第２の基板１０２へ出力される。第１の基板１０１の２つの主面のうち、光Ｌが入射する主面の周辺部には、第１の基板１０１、第２の基板１０２以外の系とのインターフェイスとして使用されるパッド４２が形成されている。
【００３３】
図２ではマイクロパッド間にマイクロバンプを設けて第１の基板１０１と第２の基板１０２を接続しているが、これに限らない。例えば、マイクロバンプを設けずに、第１の基板１０１の表面に設けたマイクロパッド（第１の電極）と、第２の基板１０２の表面に設けたマイクロパッド（第２の電極）とを直接貼り合わせることにより第１の基板１０１と第２の基板１０２を接続してもよい。
【００３４】
画素以外の構成についても第１の基板１０１と第２の基板１０２の間で信号の授受が必要となる場合があるが、画素の場合と同様にマイクロパッドとマイクロバンプを使用して第１の基板１０１と第２の基板１０２を接続したり、マイクロパッド同士を直接接続して第１の基板１０１と第２の基板１０２を接続したりすることが可能である。
【００３５】
本実施形態の固体撮像装置３０３は、複数の読み出し方式（モード）による信号の読み出しに対応している。読み出し方式とは、画素における露光から信号の読み出しまでの一連のシーケンスである。具体的には、焦点検出用の信号（焦点検出信号）の読み出し方式（第１のモード）および画像用の信号（撮像信号）の読み出し方式（第２のモード）である。
【００３６】
図３は、第１の基板１０１の構成を示している。第１の基板１０１は、単位画素セル３１、水平駆動回路３２Ａ、垂直駆動回路３３Ａ、カラム回路部３４Ａ、制御回路３５Ａ、および出力回路３６Ａを有している。
【００３７】
単位画素セル３１は複数の単位画素３７を有している。本実施形態の例では単位画素セル３１は、それぞれ光電変換素子を有する２つの単位画素３７で構成されており、２つの光電変換素子の上面には１つのマイクロレンズ４０（図２）が配置されている。したがって、各光電変換素子は、焦点検出信号を生成することができる。また、２つの光電変換素子の信号を平均化すれば、撮像信号を得ることができる。
【００３８】
単位画素３７は２次元の行列状に配置されており、いずれかの単位画素セル３１（グループ）に属する。図３に示す単位画素の配列は一例であり、行数および列数は２以上であればよい。本実施形態では、固体撮像装置３０３が有する全ての単位画素３７からなる領域を信号の読み出し対象領域とするが、固体撮像装置３０３が有する全ての単位画素３７からなる領域の一部を読み出し対象領域としてもよい。読み出し対象領域は、少なくとも有効画素領域の全画素を含むことが望ましい。また、読み出し対象領域は、有効画素領域の外側に配置されているオプティカルブラック画素（常時遮光されている画素）を含んでもよい。オプティカルブラック画素から読み出した信号は、例えば暗電流成分の補正に使用される。
【００３９】
制御回路３５Ａは、入力クロックや、動作モードなどを指令するデータを第１の基板１０１の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路３３Ａは、単位画素３７の配列における行を選択し、行毎に設けられた制御信号線４３Ａを介して、その行の単位画素３７に対して、単位画素３７の動作を制御するための制御信号を供給する。垂直駆動回路３３Ａは、制御信号を単位画素３７に供給することによって、単位画素３７の動作を制御する。
【００４０】
垂直駆動回路３３Ａによる制御に従って、単位画素３７は、列毎に設けられた垂直信号線１０Ａに信号を出力する。垂直信号線１０Ａは、単位画素３７から読み出された信号を、列毎に設けられたカラム回路部３４Ａに出力する。
【００４１】
カラム回路部３４Ａは、垂直信号線１０Ａに読み出された信号にＣＤＳ（Correlated Double Sampling：固定パターンノイズ除去の処理）や信号増幅などの処理を行う。カラム回路部３４ＡがＡＤ変換を行ってもよい。水平駆動回路３２Ａは、カラム回路部３４Ａを順番に選択し、カラム回路部３４Ａが処理した信号を出力回路３６Ａから出力する。本実施形態では、第１の基板１０１のみを動作させて出力回路３６Ａから撮像信号を出力することが可能であるが、この動作は本実施形態の特徴的な部分ではないため、詳細な説明を省略する。出力端子６については、後述する。
【００４２】
図４は、第１の基板１０１の単位画素セル３１における回路構成を示している。以下の説明では、各トランジスタに関しては、トランジスタの極性を任意に変更することが可能であるので、各トランジスタのソースとドレインは固定されない。このため、各トランジスタのソースとドレインの一方を一端、他方を他端と表現する。
【００４３】
光電変換素子１Ａ，１Ｂは、それぞれ対応する２つの転送トランジスタ２Ａ，２Ｂの一端に接続される。転送トランジスタ２Ａ，２Ｂのゲートは、転送パルスが供給される転送配線７Ａ，７Ｂに接続される。転送トランジスタ２Ａ，２Ｂの他端は、リセットトランジスタ３の一端に共通に接続される。また、転送トランジスタ２Ａ，２Ｂの他端とリセットトランジスタ３の一端との間に電荷保持部ＦＤの一端が接続される。電荷保持部ＦＤの一端は増幅トランジスタ４のゲートにも接続される。電荷保持部ＦＤの他端はグランド電位に接続される。
【００４４】
リセットトランジスタ３の他端は電源配線１３に接続され、リセットトランジスタ３のゲートは、リセットパルスが供給されるリセット配線８に接続される。増幅トランジスタ４の一端は電源配線１３に接続される。選択トランジスタ５の一端は増幅トランジスタ４の他端に接続され、選択トランジスタ５の他端は垂直信号線１０Ａに接続される。選択トランジスタ５のゲートは、選択パルスが供給される選択配線９に接続される。増幅トランジスタ４と選択トランジスタ５との接続の中点が出力端子６に接続される。
【００４５】
垂直信号線１０Ａの一端は負荷トランジスタ１２Ａの一端に接続される。垂直信号線１０Ａの他端はカラム回路部３４Ａに接続される。負荷トランジスタ１２Ａは、垂直信号線１０Ａに対応して列毎に設けられている。負荷トランジスタ１２Ａの他端はグランド電位に接続される。負荷トランジスタ１２Ａのゲートは、負荷配線１１Ａに接続される。上記の転送配線７Ａ，７Ｂ，リセット配線８、選択配線９、および負荷配線１１Ａは制御信号線４３Ａを構成する。
【００４６】
光電変換素子１Ａ，１Ｂは、例えばフォトダイオードであり、入射した光に基づく信号電荷を生成（発生）し、生成（発生）した信号電荷を保持・蓄積する。転送トランジスタ２Ａ，２Ｂは、光電変換素子１Ａ，１Ｂに蓄積された信号電荷を電荷保持部ＦＤに転送するトランジスタである。転送トランジスタ２Ａ，２Ｂのオン／オフは、垂直駆動回路３３Ａから転送配線７Ａ，７Ｂを介して供給される転送パルスによって制御される。電荷保持部ＦＤは、増幅トランジスタ４の入力部を構成しており、光電変換素子１Ａ，１Ｂから転送された信号電荷を一時的に保持・蓄積する浮遊拡散容量である。
【００４７】
リセットトランジスタ３は、電荷保持部ＦＤをリセットするトランジスタである。リセットトランジスタ３のオン／オフは、垂直駆動回路３３Ａからリセット配線８を介して供給されるリセットパルスによって制御される。電荷保持部ＦＤのリセットは、電荷保持部ＦＤに蓄積されている電荷量を制御して電荷保持部ＦＤの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。リセットトランジスタ３と転送トランジスタ２Ａ，２Ｂを同時にオンにすることによって、光電変換素子１Ａ，１Ｂをリセットすることも可能である。
【００４８】
増幅トランジスタ４は、ゲートに入力される、電荷保持部ＦＤに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ５は、垂直信号線１０Ａに信号を出力する単位画素セル３１を選択し、増幅トランジスタ４の出力を垂直信号線１０Ａに伝えるトランジスタである。選択トランジスタ５のオン／オフは、垂直駆動回路３３Ａから選択配線９を介して供給される選択パルスによって制御される。グローバルシャッタ動作では、選択トランジスタ５がオフとなり、信号を読み出す経路として、第１の基板１０１と第２の基板１０２を経由する経路が選択される。
【００４９】
負荷トランジスタ１２Ａは、増幅トランジスタ４の負荷として動作し、増幅トランジスタ４を駆動する電流を供給するトランジスタである。負荷トランジスタ１２Ａの状態は、垂直駆動回路３３Ａから負荷配線１１Ａを介して供給される電圧信号によって制御される。出力端子６は、増幅トランジスタ４から出力された増幅信号を第２の基板１０２に出力する。
【００５０】
光電変換素子１Ａ，１Ｂ、転送トランジスタ２Ａ，２Ｂ、リセットトランジスタ３、増幅トランジスタ４、および選択トランジスタ５により、２画素をまとめた１つの単位画素セル３１が構成される。リセットトランジスタ３、増幅トランジスタ４、および選択トランジスタ５は２つの単位画素３７で共有される。
【００５１】
図５は、第２の基板１０２の構成を示している。第２の基板１０２は、単位記憶セル３８、水平駆動回路３２Ｂ、垂直駆動回路３３Ｂ、カラム回路部３４Ｂ、制御回路３５Ｂ、および出力回路３６Ｂを有している。
【００５２】
単位記憶セル３８は複数の単位記憶部３９を有している。本実施形態の例では単位記憶セル３８は、２つの単位記憶部３９で構成されている。単位記憶部３９は２次元の行列状に配置されており、いずれかの単位記憶セル３８（グループ）に属する。それぞれの単位記憶部３９は単位画素３７に対応している。本実施形態の例では、単位画素３７と単位記憶部３９を区別しているが、単位画素３７と単位記憶部３９を合わせて画素としてもよい。図５に示す単位記憶部の配列は一例であり、行数および列数は２以上であればよい。
【００５３】
制御回路３５Ｂは、入力クロックや、動作モードなどを指令するデータを第２の基板１０２の外部から受け取り、受け取った入力クロックやデータに従って、以下の各部の動作に必要なクロックやパルスを供給する。垂直駆動回路３３Ｂは、単位記憶部３９の配列における行を選択し、行毎に設けられた制御信号線４３Ｂを介して、その行の単位記憶部３９に対して、単位記憶部３９の動作を制御するための制御信号を供給する。垂直駆動回路３３Ｂは、制御信号を単位記憶部３９に供給することによって、単位記憶部３９の動作を制御する。
【００５４】
垂直駆動回路３３Ｂによる制御に従って、単位記憶部３９は、列毎に設けられた垂直信号線１０Ｂに信号を出力する。垂直信号線１０Ｂは、単位記憶部３９から読み出された信号を、列毎に設けられたカラム回路部３４Ｂに出力する。カラム回路部３４Ｂは、垂直信号線１０Ｂに読み出された信号にＣＤＳや信号増幅などの処理を行う。カラム回路部３４ＢがＡＤ変換を行ってもよい。水平駆動回路３２Ｂは、カラム回路部３４Ｂを順番に選択し、カラム回路部３４Ｂが処理した信号を出力回路３６Ｂから出力する。入力端子１４については、後述する。
【００５５】
本実施形態では、垂直駆動回路３３Ａ，３３Ｂが２つの基板に分かれて配置されているが、これらが同一の基板に配置されていてもよい。例えば、垂直駆動回路３３Ａ，３３Ｂが第１の基板１０１に配置され、垂直駆動回路３３Ｂから第２の基板１０２に制御信号が供給されるようになっていてもよい。制御回路３５Ａ，３５Ｂについても同様である。
【００５６】
図６は、第２の基板１０２の単位記憶セル３８における回路構成を示している。入力端子１４は、単位画素セル３１の出力端子６に直接または間接的に接続される端子であり負荷トランジスタ１２Ｂの一端に接続される。負荷トランジスタ１２Ｂの他端はグランド電位に接続される。負荷トランジスタ１２Ｂのゲートは、負荷配線１１Ｂに接続される。
【００５７】
クランプ容量２１の一端は入力端子１４に接続される。サンプルトランジスタ２２Ａ，２２Ｂの一端はクランプ容量２１の他端に接続される。サンプルトランジスタ２２Ａ，２２Ｂのゲートは、サンプルパルスが供給されるサンプル配線５１Ａ，５１Ｂに接続される。
【００５８】
リセットトランジスタ２３Ａ，２３Ｂの一端は電源配線５３Ａ，５３Ｂに接続され、リセットトランジスタ２３Ａ，２３Ｂの他端はサンプルトランジスタ２２Ａ，２２Ｂの他端に接続される。リセットトランジスタ２３Ａ，２３Ｂのゲートは、リセットパルスが供給されるリセット配線５２Ａ，５２Ｂに接続される。
【００５９】
アナログメモリ２４Ａ，２４Ｂの一端はサンプルトランジスタ２２Ａ，２２Ｂの他端に接続され、アナログメモリ２４Ａ，２４Ｂの他端はグランド電位に接続される。増幅トランジスタ２５Ａ，２５Ｂの一端は電源配線５３Ａ，５３Ｂに接続される。増幅トランジスタ２５Ａ，２５Ｂの入力部を構成するゲートはサンプルトランジスタ２２Ａ，２２Ｂの他端に接続される。
【００６０】
選択トランジスタ２６Ａ，２６Ｂの一端は増幅トランジスタ２５Ａ，２５Ｂの他端に接続され、選択トランジスタ２６Ａ，２６Ｂの他端は垂直信号線１０Ｂに接続される。選択トランジスタ２６Ａ，２６Ｂのゲートは、選択パルスが供給される選択配線５４Ａ，５４Ｂに接続される。
【００６１】
垂直信号線１０Ｂの一端は負荷トランジスタ２７の一端に接続される。垂直信号線１０Ｂの他端はカラム回路部３４Ｂに接続される。負荷トランジスタ２７は、垂直信号線１０Ｂに対応して列毎に設けられている。負荷トランジスタ２７の他端はグランド電位に接続される。負荷トランジスタ２７のゲートは、負荷配線５５Ｂに接続される。
【００６２】
平均化トランジスタ２８Ａの一端はサンプルトランジスタ２２Ａの他端に接続され、平均化トランジスタ２８Ａの他端はサンプルトランジスタ２２Ｂの他端に接続される。平均化トランジスタ２８Ａのゲートは、サンプルパルスが供給されるサンプル配線２９Ａに接続される。
【００６３】
上記の負荷配線１１Ｂ、サンプル配線５１Ａ，５１Ｂ、リセット配線５２Ａ，５２Ｂ、選択配線５４Ａ，５４Ｂ、負荷配線５５Ｂ、およびサンプル配線２９Ａは制御信号線４３Ｂを構成する。
【００６４】
入力端子１４には、第１の基板１０１の出力端子６から出力された信号が入力される。負荷トランジスタ１２Ｂは、増幅トランジスタ４の負荷として動作し、増幅トランジスタ４を駆動する電流を増幅トランジスタ４に供給するトランジスタである。負荷トランジスタ１２Ｂの状態は、垂直駆動回路３３Ｂから負荷配線１１Ｂを介して供給される電圧信号によって制御される。
【００６５】
クランプ容量２１は、入力端子１４に入力された信号の電圧レベルをクランプ（固定）する容量である。サンプルトランジスタ２２Ａ，２２Ｂは、クランプ容量２１の他端の電圧レベルをサンプルホールドし、アナログメモリ２４Ａ，２４Ｂに蓄積するトランジスタである。サンプルトランジスタ２２Ａ，２２Ｂのオン／オフは、垂直駆動回路３３Ｂからサンプル配線５１Ａ，５１Ｂを介して供給されるサンプルパルスによって制御される。
【００６６】
リセットトランジスタ２３Ａ，２３Ｂは、アナログメモリ２４Ａ，２４Ｂをリセットするトランジスタである。リセットトランジスタ２３Ａ，２３Ｂのオン／オフは、垂直駆動回路３３Ｂからリセット配線５２Ａ，５２Ｂを介して供給されるリセットパルスによって制御される。アナログメモリ２４Ａ，２４Ｂのリセットは、アナログメモリ２４Ａ，２４Ｂに蓄積されている電荷量を制御してアナログメモリ２４Ａ，２４Ｂの状態（電位）を基準状態（基準電位、リセットレベル）に設定することである。アナログメモリ２４Ａ，２４Ｂは、サンプルトランジスタ２２Ａ，２２Ｂによってサンプルホールドされたアナログ信号を保持・蓄積する。
【００６７】
アナログメモリ２４Ａ，２４Ｂの容量は、電荷保持部ＦＤの容量よりも大きな容量に設定される。アナログメモリ２４Ａ，２４Ｂには、単位面積当たりのリーク電流（暗電流）の少ない容量であるＭＩＭ（Metal Insulator Metal）容量やＭＯＳ（Metal Oxide Semiconductor）容量を使用することがより望ましい。これによって、ノイズに対する耐性が向上し、高品質な信号が得られる。
【００６８】
増幅トランジスタ２５Ａ，２５Ｂは、ゲートに入力される、アナログメモリ２４Ａ，２４Ｂに蓄積されている信号電荷に基づく信号を増幅した増幅信号を他端から出力するトランジスタである。選択トランジスタ２６Ａ，２６Ｂは、単位記憶部３９を選択し、増幅トランジスタ２５Ａ，２５Ｂの出力を垂直信号線１０Ｂに伝えるトランジスタである。選択トランジスタ２６Ａ，２６Ｂのオン／オフは、垂直駆動回路３３Ｂから選択配線５４Ａ，５４Ｂを介して供給される選択パルスによって制御される。
【００６９】
グローバルシャッタ動作では、選択トランジスタ２６Ａ，２６Ｂがオンとなり、信号を読み出す経路として、第１の基板１０１と第２の基板１０２を経由する経路が選択される。
【００７０】
負荷トランジスタ２７は、増幅トランジスタ２５Ａ，２５Ｂの負荷として動作し、増幅トランジスタ２５Ａ，２５Ｂを駆動する電流を供給するトランジスタである。負荷トランジスタ２７の状態は、垂直駆動回路３３Ｂから負荷配線５５Ｂを介して供給される電圧信号によって制御される。
【００７１】
平均化トランジスタ２８Ａは、アナログメモリ２４Ａに蓄積されている信号電荷とアナログメモリ２４Ｂに蓄積されている信号電荷とを平均化する平均化処理を行う。平均化トランジスタ２８Ａのオン／オフは、垂直駆動回路３３Ｂからサンプル配線２９Ａを介して供給されるサンプルパルスによって制御される。
【００７２】
負荷トランジスタ１２Ｂ、クランプ容量２１、サンプルトランジスタ２２Ａ，２２Ｂ、リセットトランジスタ２３Ａ，２３Ｂ、アナログメモリ２４Ａ，２４Ｂ、増幅トランジスタ２５Ａ，２５Ｂ、選択トランジスタ２６Ａ，２６Ｂ、および平均化トランジスタ２８Ａにより、２つの単位記憶部３９をまとめた１つの単位記憶セル３８が構成される。負荷トランジスタ１２Ｂ、クランプ容量２１、および平均化トランジスタ２８Ａは、２つの単位記憶部３９で共有される。
【００７３】
単位画素セル３１における単位画素３７および単位記憶セル３８における単位記憶部３９の配列は、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のそれぞれに対応した４つの単位画素３７および単位記憶部３９を配列の単位とする、いわゆるベイヤー配列で構成される。図７（ａ）は単位画素３７と各色との対応関係を示し、図７（ｂ）は焦点検出用の信号を得る場合の単位記憶部３９と各色との対応関係を示している。図７（ａ），（ｂ）に示されるように、１つの単位画素セル３１を構成する２つの単位画素３７の信号が、それぞれ単位記憶部３９に記憶され、それぞれを個別に読み出すことにより焦点検出信号が得られる。図７（ｃ）は、撮像信号を得る場合の単位記憶セル３８と各色との対応関係を示している。図７（ｃ）に示されるように、1つの単位記憶セル３８を構成する２つの単位記憶部３９の信号を平均化して読み出すことにより、撮像信号が得られる。
【００７４】
次に、第１の基板１０１と第２の基板１０２の両方を通して信号を読み出す場合の単位画素セル３１および単位記憶セル３８の動作（グローバルシャッタ動作）を、図８を参照して説明する。図８は、垂直駆動回路３３Ａ，３３Ｂから単位画素セル３１および単位記憶セル３８に供給される制御信号を、各制御信号が供給される回路要素の符号と対応付けて示している。図８に示す動作は、単位記憶部３９において信号電荷の平均化処理を行うことにより、撮像信号の読み出しを行う例を示している。
【００７５】
グローバルシャッタ動作では、選択トランジスタ５を介して信号を垂直信号線１０Ａに読み出す動作は行われないため、垂直駆動回路３３Ａから選択トランジスタ５への選択パルスおよび垂直駆動回路３３Ａから負荷トランジスタ１２Ａへの電圧信号は供給されない。また、垂直駆動回路３３Ｂから負荷トランジスタ１２Ｂに所定の電圧が印加され、増幅トランジスタ４に駆動電流が供給される。
【００７６】
［期間Ｔ１の動作］
まず、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”（Ｌｏｗ）レベルから“Ｈ”（Ｈｉｇｈ）レベルに変化することで、リセットトランジスタ３がオンとなる。同時に、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａがリセットされる。
【００７７】
続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスおよび垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３および転送トランジスタ２Ａがオフとなる。これによって、光電変換素子１Ａのリセットが終了し、光電変換素子１Ａの露光（信号電荷の蓄積）が開始される。この後、上記と同様にして、光電変換素子１Ｂがリセットされ、光電変換素子１Ｂの露光が開始される。
【００７８】
［期間Ｔ２の動作］
続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ２３Ａがオンとなる。これによって、アナログメモリ２４Ａがリセットされる。同時に、垂直駆動回路３３Ｂからサンプルトランジスタ２２Ａに供給されるサンプルパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、サンプルトランジスタ２２Ａがオンとなる。これによって、クランプ容量２１の他端の電位が電源電圧にリセットされると共に、サンプルトランジスタ２２Ａがクランプ容量２１の他端の電位のサンプルホールドを開始する。
【００７９】
続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ３がオンとなる。これによって、電荷保持部ＦＤがリセットされる。続いて、垂直駆動回路３３Ａからリセットトランジスタ３に供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ３がオフとなる。これによって、電荷保持部ＦＤのリセットが終了する。電荷保持部ＦＤのリセットを行うタイミングは露光期間中であればよいが、露光期間の終了直前のタイミングで電荷保持部ＦＤのリセットを行うことによって、電荷保持部ＦＤのリーク電流によるノイズをより低減することができる。
【００８０】
続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ２３Ａがオフとなる。これによって、アナログメモリ２４Ａのリセットが終了する。この時点でクランプ容量２１は、増幅トランジスタ４から出力される増幅信号（電荷保持部ＦＤのリセット後の増幅信号）をクランプしている。
【００８１】
［期間Ｔ３の動作］
まず、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、転送トランジスタ２Ａがオンとなる。これによって、光電変換素子１Ａに蓄積されている信号電荷が、転送トランジスタ２Ａを介して電荷保持部ＦＤに転送され、電荷保持部ＦＤに蓄積される。これによって、光電変換素子１Ａの露光（信号電荷の蓄積）が終了する。期間Ｔ１における光電変換素子１Ａの露光開始から期間Ｔ３における光電変換素子１Ａの露光終了までの期間が露光期間（信号蓄積期間）である。続いて、垂直駆動回路３３Ａから転送トランジスタ２Ａに供給される転送パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、転送トランジスタ２Ａがオフとなる。
【００８２】
続いて、垂直駆動回路３３Ｂからサンプルトランジスタ２２Ａに供給されるサンプルパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、サンプルトランジスタ２２Ａがオフとなる。これによって、サンプルトランジスタ２２Ａがクランプ容量２１の他端の電位のサンプルホールドを終了する。
【００８３】
［期間Ｔ４の動作］
上述した期間Ｔ２，Ｔ３の動作は、光電変換素子１Ａを含む単位画素３７およびアナログメモリ２４Ａを含む単位記憶部３９の動作である。期間Ｔ４では、光電変換素子１Ｂを含む単位画素３７およびアナログメモリ２４Ｂを含む単位記憶部３９について、期間Ｔ２，Ｔ３の動作と同様の動作が行われる。なお、図８では、図面のスペースの制約から、各光電変換素子の露光期間の長さが異なっているが、各光電変換素子の露光期間の長さを同一とすることがより望ましい。
【００８４】
以下では、アナログメモリ２４Ａの一端の電位の変化について説明する。アナログメモリ２４Ｂの一端の電位の変化についても同様である。電荷保持部ＦＤのリセットが終了した後に光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送されることによる電荷保持部ＦＤの一端の電位の変化をΔＶｆｄ、増幅トランジスタ４のゲインをα１とすると、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送されることによる増幅トランジスタ４の他端の電位の変化ΔＶａｍｐ１はα１×ΔＶｆｄとなる。
【００８５】
アナログメモリ２４Ａとサンプルトランジスタ２２Ａの合計のゲインをα２とすると、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送された後のサンプルトランジスタ２２Ａのサンプルホールドによるアナログメモリ２４Ａの一端の電位の変化ΔＶｍｅｍはα２×ΔＶａｍｐ１、すなわちα１×α２×ΔＶｆｄとなる。ΔＶｆｄは、信号電荷の転送による電荷保持部ＦＤの一端の電位の変化量であり、電荷保持部ＦＤをリセットすることにより発生するリセットノイズを含んでいない。したがって、サンプルトランジスタ２２Ａがサンプルホールドを行うことによって、第１の基板１０１で発生するノイズの影響を低減することができる。
【００８６】
アナログメモリ２４Ａのリセットが終了した時点のアナログメモリ２４Ａの一端の電位は電源電圧ＶＤＤであるため、光電変換素子１Ａから電荷保持部ＦＤに信号電荷が転送された後、サンプルトランジスタ２２Ａによってサンプルホールドされたアナログメモリ２４Ａの一端の電位Ｖｍｅｍは以下の（１）式となる。（１）式において、ΔＶｍｅｍ＜０、ΔＶｆｄ＜０である。
Ｖｍｅｍ＝ＶＤＤ＋ΔＶｍｅｍ＝ＶＤＤ＋α１×α２×ΔＶｆｄ ・・・（１）
【００８７】
また、α２は以下の（２）式となる。（２）式において、ＣＬはクランプ容量２１の容量値であり、ＣＳＨはアナログメモリ２４Ａの容量値である。ゲインの低下をより小さくするため、クランプ容量２１の容量ＣＬはアナログメモリ２４Ａの容量ＣＳＨよりも大きいことがより望ましい。
α２＝ＣＬ／（ＣＬ＋ＣＳＨ） ・・・（２）
【００８８】
［期間Ｔ５の動作］
期間Ｔ５では、垂直駆動回路３３Ｂから平均化トランジスタ２８Ａに供給されるサンプルパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、平均化トランジスタ２８Ａがオンとなる。これによって、アナログメモリ２４Ａの一端とアナログメモリ２４Ｂの一端の電位が同一となり、各アナログメモリに蓄積されている信号電荷が平均化される。この動作は、垂直駆動回路３３Ｂから平均化トランジスタ２８Ａに供給されるサンプルパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで終了する。
【００８９】
［期間Ｔ６の動作］
期間Ｔ６では、アナログメモリ２４Ａに蓄積されている信号電荷に基づく信号が読み出される。ただし、アナログメモリ２４Ｂについては信号の読み出しは行われない。垂直駆動回路３３Ｂから選択トランジスタ２６Ａに供給される選択パルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、選択トランジスタ２６Ａがオンとなる。これによって、（１）式に示した電位Ｖｍｅｍに基づく信号が選択トランジスタ２６Ａを介して垂直信号線１０Ｂへ出力される。
【００９０】
続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｌ”レベルから“Ｈ”レベルに変化することで、リセットトランジスタ２３Ａがオンとなる。これによって、アナログメモリ２４Ａがリセットされ、リセット時のアナログメモリ２４Ａの一端の電位に基づく信号が選択トランジスタ２６Ａを介して垂直信号線１０Ｂへ出力される。
【００９１】
続いて、垂直駆動回路３３Ｂからリセットトランジスタ２３Ａに供給されるリセットパルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、リセットトランジスタ２３Ａがオフとなる。続いて、垂直駆動回路３３Ｂから選択トランジスタ２６Ａに供給される選択パルスが“Ｈ”レベルから“Ｌ”レベルに変化することで、選択トランジスタ２６Ａがオフとなる。
【００９２】
カラム回路部３４Ｂは、（１）式に示した電位Ｖｍｅｍに基づく信号と、アナログメモリ２４Ａをリセットしたときのアナログメモリ２４Ａの一端の電位に基づく信号との差分をとった差分信号を生成する。この差分信号は、（１）式に示した電位Ｖｍｅｍと電源電圧ＶＤＤとの差分に基づく信号であり、光電変換素子１Ａ，１Ｂに蓄積された信号電荷が電荷保持部ＦＤに転送された直後の電荷保持部ＦＤの一端の電位と、電荷保持部ＦＤの一端がリセットされた直後の電荷保持部ＦＤの電位との差分ΔＶｆｄに基づく信号である。したがって、アナログメモリ２４Ａをリセットすることによるノイズ成分と、電荷保持部ＦＤをリセットすることによるノイズ成分とを抑圧した、光電変換素子１Ａ，１Ｂに蓄積された信号電荷に基づく信号成分を得ることができる。
【００９３】
カラム回路部３４Ｂから出力された信号は、水平駆動回路３２Ｂによって出力回路３６Ｂから出力される。以上で、アナログメモリ２４Ａを含む単位記憶部３９からの信号の読み出しが終了する。撮像信号の読み出しを行う動作では、期間Ｔ７において、期間Ｔ６で信号の読み出しを行った単位記憶セル３８と同一の単位記憶セル３８からの信号の読み出しは行われない。
【００９４】
通常のグローバルシャッタ動作では、光電変換素子から電荷保持部ＦＤに転送された信号電荷を電荷保持部ＦＤが各画素の読み出しタイミングまで保持していなければならない。電荷保持部ＦＤが信号電荷を保持している期間中にノイズが発生すると、電荷保持部ＦＤが保持している信号電荷にノイズが重畳され、信号品質（Ｓ／Ｎ）が劣化する。
【００９５】
電荷保持部ＦＤが信号電荷を保持している期間（以下、保持期間と記載）中に発生するノイズの主な要因は、電荷保持部ＦＤのリーク電流による電荷（以下、リーク電荷と記載）と、光電変換素子以外の部分に入射する光に起因する電荷（以下、光電荷と記載）である。単位時間に発生するリーク電荷と光電荷をそれぞれｑｉｄ、ｑｐｎとし、保持期間の長さをｔｃとすると、保持期間中に発生するノイズ電荷Ｑｎは（ｑｉｄ＋ｑｐｎ）ｔｃとなる。
【００９６】
電荷保持部ＦＤの容量をＣｆｄ、アナログメモリ２４Ａの容量をＣｍｅｍとし、ＣｆｄとＣｍｅｍの比（Ｃｍｅｍ／Ｃｆｄ）をＡとする。また、前述したように、増幅トランジスタ４のゲインをα１、アナログメモリ２４Ａとサンプルトランジスタ２２Ａの合計のゲインをα２とする。露光期間中に光電変換素子１Ａで発生した信号電荷をＱｐｈとすると、露光期間の終了後にアナログメモリ２４Ａに保持される信号電荷はＡ×α１×α２×Ｑｐｈとなる。
【００９７】
光電変換素子１Ａから電荷保持部ＦＤに転送された信号電荷に基づく信号はサンプルトランジスタ２２Ａによってサンプルホールドされ、アナログメモリ２４Ａに格納される。したがって、電荷保持部ＦＤに信号電荷が転送されてからアナログメモリ２４Ａに信号電荷が格納されるまでの時間は短く、電荷保持部ＦＤで発生したノイズは無視することができる。アナログメモリ２４Ａが信号電荷を保持している期間に発生するノイズを上記と同じＱｎと仮定すると、Ｓ／ＮはＡ×α１×α２×Ｑｐｈ／Ｑｎとなる。
【００９８】
一方、電荷保持部ＦＤに保持された信号電荷に基づく信号を、増幅トランジスタ４および選択トランジスタ５を介して垂直信号線１０Ａに読み出す場合のＳ／ＮはＱｐｈ／Ｑｎとなる。したがって、電荷保持部ＦＤに保持された信号電荷に基づく信号をアナログメモリ２４Ａに蓄積してから垂直信号線１０Ｂに読み出す場合のＳ／Ｎは、電荷保持部ＦＤに保持された信号電荷に基づく信号を垂直信号線１０Ａに読み出す場合のＳ／ＮのＡ×α１×α２倍となる。Ａ×α１×α２が１よりも大きくなるようにアナログメモリ２４Ａの容量値を設定する（例えば、アナログメモリ２４Ａの容量値を電荷保持部ＦＤの容量値よりも十分大きくする）ことによって、信号品質の劣化を低減することができる。上記の内容は、アナログメモリ２４Ｂについても同様である。
【００９９】
本実施形態のグローバルシャッタ動作では、垂直方向の位置（以下、垂直位置と記載）が同一である単位画素セル３１および単位記憶セル３８の動作のタイミングは同一であるが、垂直位置が異なる単位画素セル３１および単位記憶セル３８の動作のタイミングは異なる。図９は、垂直位置（Ｖ１、Ｖ２、・・・、Ｖｎ）が異なる単位画素セル３１および単位記憶セル３８の動作のタイミングを模式的に示している。図９の垂直方向の位置が単位画素セル３１および単位記憶セル３８の配列における垂直位置を示し、水平方向の位置が時間位置を示している。
【０１００】
リセット期間は図８の期間Ｔ１に相当し、信号転送期間は図８の期間Ｔ２，Ｔ３，Ｔ４に相当し、平均化処理期間は図８の期間Ｔ５に相当し、読み出し期間は図８の期間Ｔ６，Ｔ７に相当する。
【０１０１】
図９に示すように、垂直位置が異なる単位画素セル３１および単位記憶セル３８ではリセット期間、信号転送期間、および平均化処理期間は同一である。つまり、これらの期間における動作は、垂直位置によらず、同一の動作である。一方、垂直位置が異なる単位画素セル３１および単位記憶セル３８では読み出し期間が異なる。上述したグローバルシャッタ動作では、同一の単位画素セル３１および単位記憶セル３８内の単位画素３７および単位記憶部３９毎に露光のタイミングが異なるが、単位画素セル３１および単位記憶セル３８の全体では露光の同時性を実現することができる。
【０１０２】
次に、１つの単位画素セル３１を構成する２つの単位画素３７の信号を、それぞれ単位記憶部３９に記憶し、それぞれの単位記憶部３９から信号を個別に読み出すことにより焦点検出信号を得る例を図１０に示す。図１０が図８と異なるのは、平均化トランジスタ２８Ａは常にオフであり、平均化を行わず、期間Ｔ６で、アナログメモリ２４Ａに蓄積されている信号電荷に基づく信号を読み出した後に、期間Ｔ７で、アナログメモリ２４Ｂに蓄積されている信号電荷に基づく信号を読み出していることである。上記以外の点については、図８と同様であるので、説明を省略する。焦点検出信号を得る場合、図９における平均化処理期間の処理が行われない点を除いて、図９に示す動作と同様の動作が行われる。
【０１０３】
操作部３０９ａのレリーズ釦が半押しされている状態では、図１０に示す動作が行われるが、例えば図８に示す動作と図１０に示す動作とを１フレームずつ交互に行い、図８に示す動作により取得した撮像信号を用いて画像の表示を行ってもよい。
【０１０４】
上述したように、本実施形態によれば、光電変換素子１Ａ，１Ｂが配置された第１の基板１０１とは異なる第２の基板１０２に、信号電荷を格納するアナログメモリ２４Ａ，２４Ｂが配置されているため、光電変換素子１Ａ，１Ｂから溢れた電荷や光電変換素子１Ａ，１Ｂに入射した光によって発生した電荷がアナログメモリ２４Ａ，２４Ｂに流入することを抑圧し、ノイズの発生を抑圧することが可能となる。これによって、１フレームの焦点検出信号の露光タイミングにおける同時性を確保しつつ、高Ｓ／Ｎの焦点検出信号を取得することができる。さらに、高精度の焦点検出機能を有する電子カメラを実現することができる。
【０１０５】
また、アナログメモリ２４Ａ，２４Ｂを設けたことによって、信号品質の劣化を低減することができる。特に、アナログメモリ２４Ａ，２４Ｂの容量値を電荷保持部ＦＤの容量値よりも大きくする（例えば、アナログメモリ２４Ａ，２４Ｂの容量値を電荷保持部ＦＤの容量値の５倍以上にする）ことによって、アナログメモリ２４Ａ，２４Ｂが保持する信号電荷が、電荷保持部ＦＤが保持する信号電荷よりも大きくなる。このため、アナログメモリ２４Ａ，２４Ｂのリーク電流による信号劣化の影響を小さくすることができる。
【０１０６】
また、クランプ容量２１およびサンプルトランジスタ２２Ａ，２２Ｂを設けることによって、第１の基板１０１で発生するノイズを低減することができる。第１の基板１０１で発生するノイズには、増幅トランジスタ４に接続される回路（例えばリセットトランジスタ３）の動作に由来して増幅トランジスタ４の入力部で発生するノイズ（例えばリセットノイズ）や、増幅トランジスタ４の動作特性に由来するノイズ（例えば増幅トランジスタ４の回路閾値のばらつきによるノイズ）等がある。
【０１０７】
また、アナログメモリ２４Ａ，２４Ｂをリセットしたときの信号と、光電変換素子１Ａ，１Ｂから電荷保持部ＦＤへ信号電荷を転送することによって発生する増幅トランジスタ４の出力の変動に応じた信号とを時分割で出力し、各信号の差分処理を行うことによって、第２の基板１０２で発生するノイズを低減することができる。第２の基板１０２で発生するノイズには、増幅トランジスタ２５Ａ，２５Ｂに接続される回路（例えばリセットトランジスタ２３Ａ，２３Ｂ）の動作に由来して増幅トランジスタ２５Ａ，２５Ｂの入力部で発生するノイズ（例えばリセットノイズ）等がある。
【０１０８】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図１１は、本実施形態の単位画素セル３１と単位画素３７との対応関係、および単位記憶セル３８と単位記憶部３９との対応関係を示している。図１１に示すように、本実施形態の単位画素セル３１は、４つの単位画素３７を有し、単位記憶セル３８も４つの単位記憶部３９を有する。この構成により、４つの単位記憶部３９のそれぞれに蓄積された信号を読み出して焦点検出信号を得ることができるとともに、４つの単位記憶部３９のそれぞれに蓄積された信号を平均化して撮像信号を得ることができる。
【０１０９】
本実施形態では、焦点検出部３１０は、４つの単位記憶部３９のそれぞれから得られた４つの焦点検出信号のうち一組以上の瞳分割像の像パターンに基づいて撮影レンズ３０２のデフォーカス量を検出する。本実施形態では、例えば水平方向に隣接する２つの単位記憶部３９や、垂直方向に隣接する２つの単位記憶部３９、斜め方向に隣接する２つの単位記憶部３９などから得られた２つの焦点検出信号が一組の焦点検出信号を構成する。
【０１１０】
本実施形態によれば、１フレームの焦点検出信号の露光タイミングにおける同時性を確保しつつ、高Ｓ／Ｎの焦点検出信号を取得することができるとともに、より詳細な焦点検出用信号を得ることができる。
【０１１１】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【０１１２】
１Ａ，１Ｂ  光電変換素子（光電変換部）、２Ａ，２Ｂ  転送トランジスタ（転送部）、３，２３Ａ，２３Ｂ  リセットトランジスタ、４，２５Ａ，２５Ｂ  増幅トランジスタ、５，２６Ａ，２６Ｂ  選択トランジスタ、６  出力端子、１０Ａ，１０Ｂ  垂直信号線、１２Ａ，１２Ｂ，２７  負荷トランジスタ、２１  クランプ容量、２２Ａ，２２Ｂ  サンプルトランジスタ、２４Ａ，２４Ｂ  アナログメモリ（メモリ部）、２８Ａ  平均化トランジスタ（平均化部）、３１  単位画素セル、３２Ａ，３２Ｂ  水平駆動回路、３３Ａ，３３Ｂ  垂直駆動回路、３４Ａ，３４Ｂ  カラム回路部、３５Ａ，３５Ｂ  制御回路、３６Ａ，３６Ｂ  出力回路、３７  単位画素、３８  単位記憶セル、３９  単位記憶部、４０  マイクロレンズ、４１  マイクロバンプ、４２  パッド、１０１  第１の基板、１０２  第２の基板、３０１  電子カメラ、３０２  撮影レンズ、３０２ａ  レンズ制御部、３０３  固体撮像装置、３０４  撮像制御部、３０５  信号処理部、３０６  Ａ／Ｄ変換部、３０７  メモリ、３０８  バス、３０９  マイクロプロセッサ、３０９ａ  操作部、３１０  焦点検出部、３１１  記録部、３１１ａ  記録媒体、３１２  画像圧縮部、３１３  画像処理部、ＦＤ  電荷保持部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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