(57)【要約】      （修正有）【課題】ホールを効率よく引き抜くことのでき、耐圧の低下、スイッチング速度の低下等を抑制することのできる半導体装置を提供する。【解決手段】基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極４１、ソース電極４２、ドレイン電極４３及びホール引抜き電極４４と、を有し、前記ソース電極と前記ホール引抜き電極との間、または、ソース電極の直下の領域においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な垂直界面が形成されており、前記垂直界面を形成している前記第１の半導体層の表面は、Ｎ極性面であることを特徴とする半導体装置。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極及びホール引抜き電極と、
を有し、
前記ソース電極と前記ホール引抜き電極との間、または、ソース電極の直下の領域においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な垂直界面が形成されており、
前記垂直界面を形成している前記第１の半導体層の表面は、Ｎ極性面であることを特徴とする半導体装置。
【請求項２】
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極及びホール引抜き電極と、
を有し、
前記ソース電極と前記ホール引抜き電極との間、または、ソース電極の直下の領域においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な垂直界面が形成されており、
前記垂直界面を形成している前記第１の半導体層の表面は、（０００−１）面であることを特徴とする半導体装置。
【請求項３】
前記垂直界面を形成している前記第１の半導体層の表面は、前記第１の半導体層の一部を除去することにより形成されたものであって、
前記ゲート電極、前記ソース電極及び前記ドレイン電極は、前記第１の半導体層が除去されていない領域に形成されており、
前記ホール引抜き電極は、前記第１の半導体層の一部が除去された領域に形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記基板面は、ａ面またはｍ面であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記基板面は、ｃ面と直交する面であって、ａ面とｍ面との間の面であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記基板は、ｍ面ＡｌＮ基板、ｍ面ＳｉＣ基板、γ-ＬｉＡｌＯ２（１００）基板、ｍ面ＺｎＯ基板、ｍ面サファイア基板、表面がパターン加工されたa面サファイア基板、表面がパターン加工されたＳｉ（１１２）基板、ａ面ＧａＮ基板、ａ面ＡｌＮ基板、ａ面ＺｎＯ基板、ａ面ＳｉＣ基板、ｒ面サファイア基板、ＬｉＧａＯ２（０１０）基板であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項７】
前記基板は、表面にｍ面ＡｌＮ、ｍ面ＳｉＣ、γ-ＬｉＡｌＯ２（１００）、ｍ面ＺｎＯ、ｍ面サファイア、表面がパターン加工されたa面サファイア、表面がパターン加工されたＳｉ（１１２）、ａ面ＧａＮ、ａ面ＡｌＮ、ａ面ＺｎＯ、ａ面ＳｉＣ、ｒ面サファイア、ＬｉＧａＯ２（０１０）の膜が形成された基板であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項８】
前記第２の半導体層と前記ゲート電極との間には、第２の導電型の半導体層が形成されていることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第２の半導体層と前記ホール引抜き電極との間には、第２の導電型の半導体層が形成されていることを特徴とする請求項１から８のいずれかに記載の半導体装置。（請求項９、図１３）
【請求項１０】
前記垂直界面は第１の垂直界面であって、
前記ドレイン電極の直下においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な第２の垂直界面が形成されており、
前記第２の垂直界面を形成している前記第１の半導体層の表面は、Ｇａ極性面であることを特徴とする１から９のいずれかに記載の半導体装置。
【請求項１１】
前記垂直界面は第１の垂直界面であって、
前記ドレイン電極の直下においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な第２の垂直界面が形成されており、
前記第２の垂直界面を形成している前記第１の半導体層の表面は、（０００１）面であることを特徴とする１から９のいずれかに記載の半導体装置。
【請求項１２】
前記基板の裏面には、裏面電極が形成されており、
前記ホール引抜き電極と前記裏面電極とは、前記基板を貫通する貫通電極により電気的に接続されていることを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
ところで、窒化物半導体を用いたＨＥＭＴにおいては、チャネルとなる電子走行層内において、高電界におけるインパクトイオン化により正孔（ホール）が生成され蓄積される。このように、電子走行層内において、高電界におけるインパクトイオン化により生成されたホールが蓄積されると、半導体装置における耐圧の低下、キンク効果によるドレインコンダクタンス特性の変動、スイッチング速度の低下等を招いてしまう。このため、これらの弊害を抑制する方法としては、インパクトイオン化により生じたホールを電子走行層より引き抜くことが効果的であり、特許文献１には、インパクトイオン化により電子走行層内に生じたホールを引き抜く構造の半導体装置が開示されている。
【０００４】
具体的には、特許文献１に開示されている半導体装置は、図１に示すように、表面が（０００−１）面となるＧａＮ等により形成されている基板９１０が用いられている。また、基板９１０の上に一部には、表面が（０００１）となるＡｌＮ等により形成されたＧａ面形成層９１１が形成されている。これにより、表面の一部にＧａ面形成層９１１が形成されている基板９１０に、ＧａＮからなる電子走行層９２１を結晶成長により形成する。この場合、基板９１０の上のＧａ面形成層９１１が形成されている領域においては、結晶成長したＧａＮからなる電子走行層９２１の表面は、（０００１）面となり、表面にＧａが多く存在している面となる。このように表面にＧａが多く存在している面を本願においては、Ｇａ極性面と記載する場合がある。一方、Ｇａ面形成層９１１が形成されていない領域においては、結晶成長したＧａＮからなる電子走行層９２１の表面は、（０００−１）面となり、表面にＮが多く存在している面となる。このように表面にＮが多く存在している面を本願においては、Ｎ極性面と記載する場合がある
【０００５】
次に、形成された電子走行層９２１の上に、ＡｌＧａＮからなる電子供給層９２２を形成する。更に、Ｇａ面形成層９１１が形成されている領域の電子供給層９２２の上に、ゲート電極９４１、ソース電極９４２及びドレイン電極９４３を形成し、Ｇａ面形成層９１１が形成されていない領域の電子供給層９２２の上に、ホール引抜き電極９４４を形成する。Ｇａ面形成層９１１が形成されている領域の電子走行層９２１の表面には、Ｇａが多く存在しているため、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＥＧ（Two-Dimensional Electron Gas）９２１ａが生成される。また、Ｇａ面形成層９１１が形成されていない領域の電子走行層９２１の表面には、Ｎが多く存在しているため、電子走行層９２１と電子供給層９２２との界面近傍における電子走行層９２１には、２ＤＨＧ（Two-Dimensional Hole Gas）９２１ｂが生成される。このように、電子走行層９２１において、２ＤＨＧ９２１ｂが生成されることにより、電子走行層９２１において、インパクトイオン化により生成された正孔をホール引抜き電極９４４から引き抜くことができる。これにより、半導体装置における耐圧の低下、キンク効果によるドレインコンダクタンス特性の変動、スイッチング速度の低下等を抑制することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−３６５２号公報
【非特許文献】
【０００７】
【非特許文献１】O. Ambacher, J. Smart, J. R. Shealy, N. G. Weimann, K. Chu, M. Murphy, W. J. Schaff, and L. F. Eastman,R. Dimitrov, L. Wittmer, and M. Stutzmann, W. Rieger and J. Hilsenbeck, J. Appl. Phys. Vol. 85 (1999) 3222.
【非特許文献２】N. F. Gardner, J. C. Kim, J. J. Wierer, Y. C. Shen, and M. R. Krames, Appl. Phys. Lett. 86 (2005) 111101.
【非特許文献３】P. Waltereit, O. Brandt, M. Ramsteiner, R. Uecker, P. Reiche, K.H. Ploog, J. Cryst. Growth 218 (2000) 143.
【非特許文献４】Atsushi Kobayashi, Satoshi Kawano, Yuji Kawaguchi, Jitsuo Ohta, and Hiroshi Fujioka, Appl.Phys. Lett. 90 (2007) 041908.
【非特許文献５】R. Armitage and H. Hirayama, Appl. Phys. Lett. 92 (2008) 092121.
【非特許文献６】Koji Okuno, Yoshiki Saito, Shinya Boyama, Naoyuki Nakada, Shugo Nitta, Ryoichi George Tohmon, Yasuhisa Ushida, and Naoki Shibata, Appl. Phys. Express 2 (2009) 031002.
【非特許文献７】X. Ni, M. Wu, J. Lee, X. Li, A. A. Baski et al. Appl. Phys. Lett. 95 (2009) 111102.
【非特許文献８】Masayuki Kuroda, Hidetoshi Ishida, Tetsuzo Ueda, and Tsuyoshi Tanaka, J. Appl. Phys. 102 (2007) 093703.
【非特許文献９】R. Schuber, M. M. C. Chou, P. Vincze, Th. Schimmel, and D. M. Schaadt, AIP Conf. Proc. 1399 (2011) 191.
【非特許文献１０】M. D. Craven, F. Wu, A. Chakraborty, B. Imer, U. K. Mishra et al. Appl. Phys. Lett. 84 (2004) 1281.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、このような構造の半導体装置では、電子走行層９２１等において、Ｇａ面形成層９１１が形成されている領域とＧａ面形成層９１１が形成されていない領域との境界９３１部分に転位や格子欠陥等が発生しやすい。このように電子走行層９２１等において、転位や格子欠陥が発生すると、この転位や格子欠陥にホールがトラップされてしまい、ホールを引く抜くことが困難となり、ホール引抜き電極９４４により高い電圧を印加すること等が必要となる。
【０００９】
よって、半導体材料としてＧａＮ等の窒化物半導体を用いた電界効果トランジスタ等の半導体装置において、ホールを効率よく引き抜くことのでき、耐圧の低下、スイッチング速度の低下等を抑制することのできる半導体装置が求められている。
【課題を解決するための手段】
【００１０】
本実施の形態の一観点によれば、基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極及びホール引抜き電極と、を有し、前記ソース電極と前記ホール引抜き電極との間、または、ソース電極の直下の領域においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な垂直界面が形成されており、前記垂直界面を形成している前記第１の半導体層の表面は、Ｎ極性面であることを特徴とする。
【００１１】
また、本実施の形態の他の一観点によれば、基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極及びホール引抜き電極と、を有し、前記ソース電極と前記ホール引抜き電極との間、または、ソース電極の直下の領域においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な垂直界面が形成されており、前記垂直界面を形成している前記第１の半導体層の表面は、（０００−１）面であることを特徴とする。
【発明の効果】
【００１２】
開示の半導体装置によれば、半導体材料としてＧａＮ等の窒化物半導体を用いた電界効果トランジスタ等の半導体装置において、耐圧の低下、スイッチング速度の低下等を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】従来のホール引抜き電極の形成された半導体装置の構造図
【図２】第１の実施の形態における半導体装置の上面図
【図３】第１の実施の形態における半導体装置の断面図
【図４】第１の実施の形態における半導体装置における効果の説明図
【図５】ＧａＮの結晶構造の説明図
【図６】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図８】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図９】第１の実施の形態における半導体装置の製造方法の工程図（４）
【図１０】第１の実施の形態における半導体装置の変形例１の上面図
【図１１】第１の実施の形態における半導体装置の変形例１の断面図
【図１２】第１の実施の形態における半導体装置の変形例２の断面図
【図１３】第２の実施の形態における半導体装置の構造図
【図１４】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１５】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１６】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１７】第２の実施の形態における半導体装置の製造方法の工程図（４）
【図１８】第３の実施の形態における半導体装置の構造図
【図１９】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図２０】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図２１】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図２２】第４の実施の形態における半導体装置の構造図
【図２３】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図２４】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図２５】第５の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図２６】第５の実施の形態における電源装置の回路図
【図２７】第５の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１４】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１５】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について、図２及び図３に基づき説明する。尚、図２は、本実施の形態における半導体装置の上面図であり、図３は、図２における一点鎖線２Ａ−２Ｂにおいて切断した断面図である。
【００１６】
本実施の形態における半導体装置は、基板１０の上に、第１の半導体層である電子走行層２１、第２の半導体層である電子供給層２２が形成されている。本実施の形態においては、電子走行層２１は、ＧａＮ層により形成されており、電子供給層２２は、ｎ−ＡｌＧａＮ層により形成されている。電子供給層２２の上には、ゲート電極４１、ソース電極４２、ドレイン電極４３及びホール引抜き電極４４が形成されている。尚、ソース電極４２及びドレイン電極４３等の周囲には、素子ごとに各々分離するための素子分離領域３０が形成されている。
【００１７】
基板１０は、例えば、図３に示されるように、ｍ面（１−１００）ＧａＮ基板が用いられており、ｍ面は非極性面であるため、この上に形成される電子走行層２１であるＧａＮ層の表面は非極性面となる。また、電子走行層２１においては、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている領域２０ａと、ホール引抜き電極４４が形成されている領域２０ｂとの間には、基板１０面に対し略垂直となる垂直界面２０ｃが形成されている。このような垂直界面２０ｃを形成している電子走行層２１の表面には、Ｎが多く存在しておりＮ極性面となっている。従って、電子走行層２１と電子供給層２２との垂直界面２０ｃ近傍においては、分極が相反し、電子走行層２１には２ＤＨＧ２１ｂが生成される。ホール引抜き電極４４は、電子走行層２１の側面を覆う電子供給層２２を介して形成されている。即ち、ホール引抜き電極４４と垂直界面２０ｃとの間には、電子供給層２２が形成されている。
【００１８】
本実施の形態においては、垂直界面２０ｃを形成している電子走行層２１の面を電子走行層２１の側面と記載する場合がある。また、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている領域２０ａは、ドライエッチングにより電子走行層２１が除去されていない領域であるため、ドライエッチングにより電子走行層２１が除去されていない領域２０ａと記載する場合がある。また、垂直界面２０ｃは、基板１０面に対して垂直である場合の他、電子走行層２１の側面が基板１０面の垂線に対し若干傾斜しているもののＮ極性面となっている状態のものを含むものとする。このように形成される垂直界面２０ｃは、ソース電極４２とホール引抜き電極４４との間、または、ソース電極４２の直下の領域に形成される。
【００１９】
尚、ゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている領域２０ａにおいては、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。
【００２０】
本実施の形態における半導体装置においては、ホール引抜き電極４４には、負または０Ｖの電位が印加されている。従って、領域２０ａと領域２０ｂとの間の垂直界面２０ｃの近傍には、２ＤＨＧ２１ｂが生成されるため、領域２０ａにホールが生じた場合においても、効率よくホール引抜き電極４４よりホールを引き抜くことができる。また、領域２０ａと領域２０ｂとの垂直界面２０ｃの近傍においては、格子欠陥や転位等が生じていないため、垂直界面２０ｃの近傍において、ホールがトラップされてしまうことはない。従って、本実施の形態における半導体装置においては、耐圧を向上させることができ、スイッチング速度を向上させること等ができる。
【００２１】
図４は、本実施の形態における半導体装置の効果を説明するためのものであり、オフとなるようなゲート電圧を印加した場合のドレイン電圧とドレイン電流との関係を示すものである。４Ａは、図２及び図３に示される本実施の形態における半導体装置の特性である。また、４Ｂは、図１に示される構造の半導体装置における特性を示すものであり、４Ｃは、ホール引抜き電極が形成されていない半導体装置における特性を示すものである。図４における４Ｂ及び４Ｃに示されるように、図１に示される構造のホール引抜き電極を形成することにより、耐圧等を向上させることができる。また、図４における４Ａ及び４Ｂに示されるように、半導体装置の構造を本実施の形態における半導体装置の構造とすることにより、図１に示される構造の半導体装置よりも、耐圧等を向上させることができる。
【００２２】
上記においては、基板１０として、表面がｍ面となるｍ面ＧａＮ基板を用いた場合について説明した。しかしながら、基板１０は、表面がｍ面となる基板、また、ｍ面と同様の非極性面となるａ面等であってもよい。具体的には、ｍ面ＡｌＮ基板、ｍ面ＳｉＣ基板、γ-ＬｉＡｌＯ２（１００）基板、ｍ面ＺｎＯ基板、ｍ面サファイア基板、表面がパターン加工されたa面サファイア基板、表面がパターン加工されたＳｉ（１１２）基板等を用いてもよい。また、ａ面ＧａＮ基板、ａ面ＡｌＮ基板、ａ面ＺｎＯ基板、ａ面ＳｉＣ基板、ｒ面サファイア基板、ＬｉＧａＯ２（０１０）基板等であってもよい。尚、表面がパターン加工された基板とは、表面に所定の凹凸等が形成されている基板を意味するものとする。
【００２３】
また、基板１０の表面は、ｍ面やａ面等の非極性面以外にも、ｃ面と直交する面であって、ｍ面とａ面との間の面、例えば、図５に示されるように、ｃ面と直交する面であって、ｍ面（１−１００）とａ面（１１−２０）との間の面であってもよい。また、ｃ面と直交する面であって、図５には不図示のｍ面（１０−１０）とａ面（１１−２０）との間の面であってもよい。尚、図５は、ＧａＮの結晶構造を示すものである。
【００２４】
また、基板１０は、シリコン基板等の上に、上述した表面がｍ面やａ面等となる膜が形成されている基板であってもよい。具体的には、表面にｍ面ＡｌＮ、ｍ面ＳｉＣ、γ-ＬｉＡｌＯ２（１００）、ｍ面ＺｎＯ、ｍ面サファイア、表面がパターン加工されたa面サファイア、表面がパターン加工されたＳｉ（１１２）等の膜が形成された基板であってもよい。また、表面にａ面ＧａＮ、ａ面ＡｌＮ、ａ面ＺｎＯ、ａ面ＳｉＣ、ｒ面サファイア、ＬｉＧａＯ２（０１０）等の膜が形成された基板であってもよい。従って、基板１０は、表面がｍ面やａ面等となるＧａＮ等を結晶成長させるためのいわゆるテンプレートと称される基板であってもよい。
【００２５】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００２６】
最初に、図６（ａ）に示すように、基板１０の上に、プラズマアシスト分子線エピタキシー（ＰＡＭＢＥ）により、電子走行層２１となる厚さが１．５μｍのアンドープＧａＮ層をエピタキシャル成長により形成する。基板１０には、ｍ面（１−１００）ＧａＮ基板が用いられている。電子走行層２１をＰＡＭＢＥにより形成する際には、原料としてＧａとアンモニア（ＮＨ３）を用いて、基板温度が７２０℃の条件で形成する。電子走行層２１は、ＰＡＭＢＥ以外にも、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）により形成してもよい。尚、本実施の形態においては、一例として基板１０がｍ面（１−１００）ＧａＮ基板の場合について説明するが、基板１０の表面は、上述したｍ面、a面等であってもよい。
【００２７】
次に、図６（ｂ）に示すように、電子走行層２１の上に、レジストパターン６１を形成する。具体的には、電子走行層２１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、レジストパターン６１を形成する。尚、レジストパターン６１は、電子走行層２１の一部を除去することにより形成される側面が、Ｎ極性面となるように形成する。
【００２８】
次に、図６（ｃ）に示すように、レジストパターン６１が形成されていない領域における電子走行層２１の一部をドライエッチングにより除去する。このエッチングにより、電子走行層２１の一部が除去され、ドライエッチングにより露出した電子走行層２１の側面により垂直界面２０ｃとなる面が形成される。この垂直界面２０ｃとなる面の表面は、例えば、Ｎ極性面（０００−１）であり、これに対向する平行な面はＧａ極性面（０００１）となる。尚、垂直界面２０ｃは、後述するソース電極４２が形成される側、即ち、ソース電極４２とホール引抜き電極４４との間、または、ソース電極４２の直下の領域に形成される。この後、有機アルカリ、例えば、テトラメチルアンモニウムハイドライド（ＴＭＡＨ）溶液を用いて、表面処理を行うとともにレジストパターン６１を除去する。
【００２９】
次に、図７（ａ）に示すように、電子走行層２１の上に、電子供給層２２を形成する。具体的には、電子供給層２２は、ＡｌＧａＮ層を厚さが２５ｎｍとなるまでＰＡＭＢＥによるエピタキシャル成長により形成する。この際形成される電子供給層２２は、ＡｌｘＧａ１−ｘＮと記載した場合に、Ｘが０．１５以上、０．２５以下である。電子供給層２２をＰＡＭＢＥにより形成する際には、原料としてＡｌとＧａとアンモニアが用いられており、ｎ型となる不純物元素としてＳｉが約５×１０１８ｃｍ−３の濃度となるようにドープされている。電子供給層２２は、ＰＡＭＢＥ以外にも、ＭＯＶＰＥにより形成してもよい。これにより、ドライエッチングにより電子走行層２１が除去されていない領域２０ａにおいては、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１に、２ＤＥＧ２１ａが生成される。また、ドライエッチングにより形成された電子走行層２１の側面となる垂直界面２０ｃ近傍における電子走行層２１には、２ＤＨＧ２１ｂが生成される。
【００３０】
次に、図７（ｂ）に示すように、素子分離領域３０を形成する。具体的には、電子供給層２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域３０が形成される領域を除く領域にレジストパターン６２を形成する。この後、レジストパターン６２が形成されていない領域に、ボロン、アルゴン等のイオンをイオン注入することにより、素子分離領域３０を形成する。尚、素子分離領域３０は、塩素系のエッチングガスを用いたドライエッチングによりメサを形成することにより形成してもよい。この後、レジストパターン６２は、有機溶剤等により除去する。
【００３１】
次に、図７（ｃ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域に開口部６３ａ及び６３ｂを有するレジストパターン６３を形成する。具体的には、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に、開口部６３ａ及び６３ｂを有するレジストパターン６３を形成する。
【００３２】
次に、図８（ａ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、レジストパターン６３が形成されている面に、真空蒸着等によりＴｉ／Ａｌの積層された金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン６３の上の金属膜をレジストパターン６３とともに、リフトオフにより除去する。これにより、レジストパターン６３の開口部６３ａ及び６３ｂに成膜されていた金属膜が残り、電子供給層２２の上に、ソース電極４２及びドレイン電極４３が形成される。このようにして、領域２０ａにおける電子供給層２２の上には、ソース電極４２及びドレイン電極４３が形成される。この後、６００℃の温度で、ラピッドサーマルアニール（ＲＴＡ）を行うことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせる。
【００３３】
次に、図８（ｂ）に示すように、ゲート電極４１及びホール引抜き電極４４が形成される領域に開口部６４ａ及び６４ｂを有するレジストパターン６４を形成する。具体的には、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１及びホール引抜き電極４４が形成される領域に開口部６４ａ及び６４ｂを有するレジストパターン６４を形成する。
【００３４】
次に、図８（ｃ）に示すように、ゲート電極４１及びホール引抜き電極４４を形成する。具体的には、レジストパターン６４が形成されている面に、真空蒸着等によりＮｉ／Ａｕの積層された金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン６４の上の金属膜をレジストパターン６４とともに、リフトオフにより除去する。これにより、レジストパターン６４の開口部６４ａ及び６４ｂに成膜されていた金属膜が残り、電子供給層２２の上に、ゲート電極４１及びホール引抜き電極４４が形成される。このようにして形成されるゲート電極４１は、領域２０ａにおける電子供給層２２の上に形成され、ホール引抜き電極４４は、垂直界面２０ｃとなる電子走行層２１の側面において、電子供給層２２を介して形成される。尚、Ｎｉは仕事関数が比較的大きく、Ｇａ極性面においては、ショットキー障壁を形成し、Ｎ極性面においては、オーミック性を示す。また、オーミック性を改善するため、４００℃の温度で５分間、アニールを行ってもよい。
【００３５】
次に、図９に示すように、電子供給層２２の上を含む領域に、パッシベーションのための絶縁層５０を形成する。具体的には、電子供給層２２が形成されている面に、プラズマＣＶＤ（Chemical Vapor Deposition）等によりＳｉＮ膜等の絶縁膜を成膜する。この後、この絶縁膜の上に、各々の電極においてコンタクト領域に開口を有する不図示のレジストパターンを形成する。更にこの後、レジストパターンの形成されていない領域の絶縁膜をドライエッチングにより除去することにより、本実施の形態における半導体装置を作製することができる。尚、この後、レジストパターンを有機溶剤等により除去する。
【００３６】
（変形例１）
本実施の形態における半導体装置は、図１０及び図１１に示されるように、図９に示される半導体装置において、更に、ソース電極４２とホール引抜き電極４４とが電気的に接続されている構造のものであってもよい。即ち、図１０及び図１１に示される本実施の形態の変形例となる半導体装置のように、ソース配線４５によりソース電極４２とホール引抜き電極４４とが電気的に接続されている構造のものであってもよい。尚、図１０は、この変形例の上面図であり、図１１は、図１０における一点鎖線１０Ａ−１０Ｂにおいて切断した断面図である。
【００３７】
この変形例における半導体装置においては、ソース電極４２とホール引抜き電極４４とが同じソース配線４５により接続されており接地されている。よって、ホール引抜き電極４４には０Ｖが印加される。本実施の形態における半導体装置では、ソース電極４２とホール引抜き電極４４との間において、格子欠陥や転位等が形成されにくいため、ホール引抜き電極４４に接地電位を印加しただけでも、効率よくホールを引き抜くことができる。尚、この変形例における半導体装置においては、ゲート電極４１にはゲート配線４６が接続されており、ドレイン電極４３にはドレイン配線４７が接続されている。
【００３８】
（変形例２）
また、本実施の形態における半導体装置は、図１２に示されるように、基板１０は、前述した構造の基板であるシリコン基板１１の上に、表面がｍ面、またはａ面等となる結晶膜１２が形成されているものであってもよい。更に、シリコン基板１１に代えて、サファイア基板、ＳｉＣ基板等を用いてもよい。
【００３９】
尚、上記においては、窒化物半導体としてＡｌＧａＮ／ＧａＮを用いた場合について説明したが、窒化物半導体としてＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等の材料を用いてもよい。例えば、ＡｌＧａＮ／ＩｎＧａＮ、ＩｎＡｌＮ／ＧａＮ、ＩｎＡｌＧａＮ／ＩｎＧａＮ等を用いたものであってもよい。
【００４０】
〔第２の実施の形態〕
次に、第２の実施の形態について図１３に基づき説明する。本実施の形態における半導体装置は、電子供給層２２とゲート電極４１との間に、ｐ−ＧａＮによりｐ型層１５０ａが形成されており、電子供給層２２とホール引抜き電極４４との間に、ｐ−ＧａＮによりｐ型層１５０ｂが形成されている構造のものである。本実施の形態における半導体装置においては、電子供給層２２とゲート電極４１との間に、ｐ型層１５０ａが形成されているため、ゲート電極４１の直下における２ＤＥＧ２１ａを消失させることができ、ノーマリーオフにすることができる。また、電子供給層２２とホール引抜き電極４４との間に、ｐ−ＧａＮによりｐ型層１５０ｂが形成されているため、界面２０ｃに生成される２ＤＨＧ２１ｂの濃度を高めることができ、ホールの引抜きをより効率よく行うことができる。本実施の形態においては、ｐ型層１５０ａ、１５０ｂの双方を形成している場合について説明したが、いずれか一方を形成した構造のものであってもよい。このような場合には、上記におけるｐ型層１５０ａ、または、ｐ型層１５０ｂを形成したことにより得られる効果のいずれか一方の効果を得ることができる。
【００４１】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００４２】
最初に、図１４（ａ）に示すように、基板１０の上に、ＰＡＭＢＥにより、電子走行層２１となる厚さが１．５μｍのアンドープＧａＮ層をエピタキシャル成長により形成する。基板１０には、ｍ面（１−１００）ＧａＮ基板が用いられている。電子走行層２１をＰＡＭＢＥにより形成する際には、原料としてＧａとアンモニアを用いて、基板温度が７２０℃の条件で形成する。
【００４３】
次に、図１４（ｂ）に示すように、電子走行層２１の上に、レジストパターン６１を形成する。具体的には、電子走行層２１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、レジストパターン６１を形成する。尚、レジストパターン６１は、電子走行層２１の一部を除去することにより形成される側面が、Ｎ極性面となるように形成する。
【００４４】
次に、図１４（ｃ）に示すように、レジストパターン６１が形成されていない領域における電子走行層２１の一部をドライエッチングにより除去する。このエッチングにより、電子走行層２１の一部が除去され、ドライエッチングにより露出した電子走行層２１の側面により垂直界面２０ｃとなる面が形成される。この垂直界面２０ｃとなる面の表面は、Ｎ極性面（０００−１）であり、これに対向する平行な面はＧａ極性面（０００１）となる。尚、垂直界面２０ｃは、後述するソース電極４２が形成される側、即ち、ソース電極４２とホール引抜き電極４４との間、または、ソース電極４２の直下の領域に形成される。この後、有機アルカリ、例えば、テトラメチルアンモニウムハイドライド（ＴＭＡＨ）溶液を用いて、表面処理を行うとともにレジストパターン６１を除去する。
【００４５】
次に、図１５（ａ）に示すように、電子走行層２１の上に、電子供給層２２及びｐ型膜１５０を順次形成する。具体的には、電子供給層２２は、ＡｌＧａＮ層を厚さが２５ｎｍとなるまでＰＡＭＢＥによるエピタキシャル成長により形成する。この際形成される電子供給層２２は、ＡｌｘＧａ１−ｘＮと記載した場合に、Ｘが０．１５以上、０．２５以下である。電子供給層２２をＰＡＭＢＥにより形成する際には、原料としてＡｌとＧａとアンモニアが用いられており、ｎ型となる不純物元素としてＳｉが約５×１０１８ｃｍ−３の濃度となるようにドープされている。また、ｐ型膜１５０は、所望の膜厚となるまでＰＡＭＢＥによるエピタキシャル成長により形成し、ＧａＮにｐ形となる不純物元素としてＭｇが約１×１０１９ｃｍ−３の濃度となるようにドープされている。これにより、ドライエッチングにより形成された電子走行層２１の側面となる垂直界面２０ｃ近傍における電子走行層２１には、２ＤＨＧ２１ｂが生成される。
【００４６】
次に、図１５（ｂ）に示すように、素子分離領域３０を形成する。具体的には、ｐ型膜１５０の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域３０が形成される領域を除く領域にレジストパターン６２を形成する。この後、レジストパターン６２が形成されていない領域に、ボロン、アルゴン等のイオンをイオン注入することにより、素子分離領域３０を形成する。尚、素子分離領域３０は、塩素系のエッチングガスを用いたドライエッチングによりメサを形成することにより形成してもよい。この後、レジストパターン６２は、有機溶剤等により除去する。
【００４７】
次に、図１５（ｃ）に示すように、ｐ型膜１５０においてｐ型層１５０ａ及び１５０ｂが形成される領域に、レジストパターン１６０を形成する。具体的には、ｐ型膜１５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ｐ型膜１５０においてｐ型層１５０ａ及び１５０ｂが形成される領域に、レジストパターン１６０を形成する。
【００４８】
次に、図１６（ａ）に示すように、レジストパターン１６０が形成されていない領域のｐ型膜１５０をドライエッチング等により除去することにより、残存するｐ型膜１５０によりｐ型層１５０ａ及び１５０ｂを形成する。これにより、領域２０ａにおいては、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、ｐ型層１５０ａの直下を除き、２ＤＥＧ２１ａが生成される。この後、レジストパターン１６０は、有機溶剤等により除去する。
【００４９】
次に、図１６（ｂ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域に開口部６３ａ及び６３ｂを有するレジストパターン６３を形成する。具体的には、電子供給層２２及びｐ型層１５０ａ及び１５０ｂの上に、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部６３ａ及び６３ｂを有するレジストパターン６３を形成する。
【００５０】
次に、図１６（ｃ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、レジストパターン６３が形成されている面に、真空蒸着等によりＴｉ／Ａｌの積層された金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン６３の上の金属膜をレジストパターン６３とともに、リフトオフにより除去する。これにより、レジストパターン６３の開口部６３ａ及び６３ｂに成膜されていた金属膜が残り、電子供給層２２の上に、ソース電極４２及びドレイン電極４３が形成される。このようにして、領域２０ａにおける電子供給層２２の上には、ソース電極４２及びドレイン電極４３が形成される。この後、６００℃の温度で、ラピッドサーマルアニール（ＲＴＡ）を行うことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせる。
【００５１】
次に、図１７（ａ）に示すように、ゲート電極４１及びホール引抜き電極４４が形成される領域に開口部６４ａ及び６４ｂを有するレジストパターン６４を形成する。具体的には、電子供給層２２、ｐ型層１５０ａ及び１５０ｂの上に、フォトレジストを塗布し、露光装置による露光、現像を行う。これにより、ゲート電極４１及びホール引抜き電極４４が形成される領域に開口部６４ａ及び６４ｂを有するレジストパターン６４を形成する。
【００５２】
次に、図１７（ｂ）に示すように、ゲート電極４１及びホール引抜き電極４４を形成する。具体的には、レジストパターン６４が形成されている面に、真空蒸着等によりＮｉ／Ａｕの積層された金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン６４の上の金属膜をレジストパターン６４とともに、リフトオフにより除去する。これにより、レジストパターン６４の開口部６４ａ及び６４ｂに成膜されていた金属膜が残り、ゲート電極４１及びホール引抜き電極４４が形成される。これにより、ｐ型層１５０ａの上にはゲート電極４１が形成され、垂直界面２０ｃとなる電子走行層２１の側面においては、電子供給層２２及びｐ型層１５０ｂを介してホール引抜き電極４４が形成される。
【００５３】
この後、第１の実施の形態と同様に、パッシベーションのための絶縁層５０を形成してもよい。尚、上記以外の内容については、第１の実施の形態と同様である。
【００５４】
〔第３の実施の形態〕
次に、第３の実施の形態について図１８に基づき説明する。本実施の形態は、ドレイン電極４３の直下の領域において、電子走行層２１と電子供給層２２との界面となる第２の垂直界面２２０ｄを基板１０面に対して略垂直に形成した構造のものである。具体的には、本実施の形態における半導体装置は、ドライエッチングにより電子走行層２１が除去されていない領域２２０ａの電子走行層２１の側面に、第１の垂直界面２２０ｃとなる面と第２の垂直界面２２０ｄとなる面とが形成されている構造のものである。このように形成された第１の垂直界面２２０ｃとなる面と第２の垂直界面２２０ｄとなる面は、ともに基板１０面に略垂直な面である。また、領域２２０ａにおける電子供給層２２の上には、ゲート電極４１、ソース電極４２、ドレイン電極４３の一部が形成されている。尚、第１の垂直界面２２０ｃは、第１の実施の形態及び第２の実施の形態における垂直界面２０ｃに相当するものであり、ソース電極４２とホール引抜き電極４４との間、または、ソース電極４２の直下の領域に形成される。
【００５５】
本実施の形態においては、第１の垂直界面２２０ｃと第２の垂直界面２２０ｄとは、対向しており略平行である。よって、第１の垂直界面２２０ｃにおける電子走行層２１の面が（０００−１）面であってＮ極性面であり、第２の垂直界面２２０ｄにおける電子走行層２１の面は（０００１）面であってＧａ極性面である。このように、ドレイン電極４３の直下において、電子走行層２１のＧａ極性面となる面により第２の垂直界面２２０ｄを形成することにより、第２の垂直界面２２０ｄ近傍における２ＤＥＧ２１ａにおける電子の濃度を他の部分よりも高くすることができる。これにより、オン抵抗を低くすることができる。
【００５６】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００５７】
最初に、図１９（ａ）に示すように、基板１０の上に、ＰＡＭＢＥにより、電子走行層２１となる厚さが１．５μｍのアンドープＧａＮ層をエピタキシャル成長により形成する。基板１０には、ｍ面（１−１００）ＧａＮ基板が用いられている。電子走行層２１をＰＡＭＢＥにより形成する際には、原料としてＧａとアンモニアを用いて、基板温度が７２０℃の条件で形成する。電子走行層２１は、ＰＡＭＢＥ以外にも、ＭＯＶＰＥにより形成してもよい。
【００５８】
次に、図１９（ｂ）に示すように、電子走行層２１の上に、レジストパターン２６１を形成する。具体的には、電子走行層２１の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、レジストパターン２６１を形成する。尚、レジストパターン２６１は、電子走行層２１の一部を除去することにより形成される２つの側面が、Ｎ極性面とＧａ極性面となるように形成する。
【００５９】
次に、図１９（ｃ）に示すように、レジストパターン２６１が形成されていない領域における電子走行層２１の一部をドライエッチングにより除去する。このエッチングにより、電子走行層２１の一部が除去され、ドライエッチングにより露出した電子走行層２１の側面により第１の垂直界面２２０ｃとなる面及び第２の垂直界面２２０ｄとなる面が形成される。第１の垂直界面２２０ｃとなる面の表面は、例えば、Ｎ極性面（０００−１）であり、第２の垂直界面２２０ｄとなる面の表面は、Ｇａ極性面（０００１）である。尚、第１の垂直界面２２０ｃは、後述するソース電極４２が形成される側、即ち、ソース電極４２とホール引抜き電極４４との間、または、ソース電極４２の直下の領域に形成され、第２の垂直界面２２０ｄは、後述するドレイン電極４３の直下に形成される。この後、有機アルカリ、例えば、テトラメチルアンモニウムハイドライド（ＴＭＡＨ）溶液を用いて、表面処理を行うとともにレジストパターン６１を除去する。
【００６０】
次に、図２０（ａ）に示すように、電子走行層２１の上に、電子供給層２２を形成する。具体的には、電子供給層２２は、ＡｌＧａＮ層を厚さが２５ｎｍとなるまでＰＡＭＢＥによるエピタキシャル成長により形成する。この際形成される電子供給層２２は、ＡｌｘＧａ１−ｘＮと記載した場合に、Ｘが０．１５以上、０．２５以下である。電子供給層２２をＰＡＭＢＥにより形成する際には、原料としてＡｌとＧａとアンモニアが用いられており、ｎ型となる不純物元素としてＳｉが約５×１０１８ｃｍ−３の濃度となるようにドープされている。これにより、ドライエッチングにより電子走行層２１が除去されていない領域２２０ａにおいては、電子走行層２１と電子供給層２２との界面近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。また、ドライエッチングにより形成された電子走行層２１の側面により形成される第１の垂直界面２２０ｃ近傍における電子走行層２１には、２ＤＨＧ２１ｂが生成される。更に、ドライエッチングにより形成された電子走行層２１の側面となる第２の垂直界面２２０ｄ近傍における電子走行層２１には、２ＤＥＧ２１ａが生成される。この第２の垂直界面２２０ｄ近傍における電子走行層２１に生成された２ＤＥＧ２１ａの電子の濃度は、電子走行層２１に生成された他の部分の２ＤＥＧ２１ａの電子の濃度よりも高い。
【００６１】
次に、図２０（ｂ）に示すように、素子分離領域３０を形成する。具体的には、電子供給層２２の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域３０が形成される領域を除く領域にレジストパターン６２を形成する。この後、レジストパターン６２が形成されていない領域に、ボロン、アルゴン等のイオンをイオン注入することにより、素子分離領域３０を形成する。尚、素子分離領域３０は、塩素系のエッチングガスを用いたドライエッチングによりメサを形成することにより形成してもよい。この後、レジストパターン６２は、有機溶剤等により除去する。
【００６２】
次に、図２０（ｃ）に示すように、ソース電極４２及びドレイン電極４３が形成される領域に開口部６３ａ及び６３ｂを有するレジストパターン６３を形成する。具体的には、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極４２及びドレイン電極４３が形成される領域に開口部６３ａ及び６３ｂを有するレジストパターン６３を形成する。
【００６３】
次に、図２１（ａ）に示すように、ソース電極４２及びドレイン電極４３を形成する。具体的には、レジストパターン６３が形成されている面に、真空蒸着等によりＴｉ／Ａｌの積層された金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン６３の上の金属膜をレジストパターン６３とともに、リフトオフにより除去する。これにより、レジストパターン６３の開口部６３ａ及び６３ｂに成膜されていた金属膜が残り、電子供給層２２の上に、ソース電極４２及びドレイン電極４３が形成される。このようにして、領域２２０ａにおける電子供給層２２の上には、ソース電極４２が形成され、電子供給層２２を介した第２の垂直界面２２０ｄの上には、ドレイン電極４３が形成される。この後、６００℃の温度で、ラピッドサーマルアニール（ＲＴＡ）を行うことにより、ソース電極４２及びドレイン電極４３をオーミックコンタクトさせる。
【００６４】
次に、図２１（ｂ）に示すように、ゲート電極４１及びホール引抜き電極４４が形成される領域に開口部６４ａ及び６４ｂを有するレジストパターン６４を形成する。具体的には、電子供給層２２の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極４１及びホール引抜き電極４４が形成される領域に開口部６４ａ及び６４ｂを有するレジストパターン６４を形成する。
【００６５】
次に、図２１（ｃ）に示すように、ゲート電極４１及びホール引抜き電極４４を形成する。具体的には、レジストパターン６４が形成されている面に、真空蒸着等によりＮｉ／Ａｕの積層された金属膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターン６４の上の金属膜をレジストパターン６４とともに、リフトオフにより除去する。これにより、レジストパターン６４の開口部６４ａ及び６４ｂに成膜されていた金属膜が残り、電子供給層２２の上に、ゲート電極４１及びホール引抜き電極４４が形成される。このようにして形成されるゲート電極４１は、領域２２０ａにおける電子供給層２２の上に形成され、ホール引抜き電極４４は、第１の垂直界面２２０ｃとなる電子走行層２１の側面において、電子供給層２２を介して形成される。尚、Ｎｉは仕事関数が比較的大きく、Ｇａ極性面においては、ショットキー障壁を形成し、Ｎ極性面においては、オーミック性を示す。また、オーミック性を改善するため、４００℃の温度で５分間、アニールを行ってもよい。
【００６６】
この後、第１の実施の形態と同様にパッシベーションのための絶縁層５０を形成してもよい。尚、上記以外の内容については、第１の実施の形態と同様である。
【００６７】
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態について、図２２に基づき説明する。本実施の形態における半導体装置は、第１の実施の形態における半導体装置において、基板１０の裏面に裏面電極３７０を形成し、裏面電極３７０とホール引抜き電極４４とを基板１０等を貫通する貫通電極３７１により電気的に接続した構造のものである。本実施の形態においては、このような構造とすることにより、ソースインダクタンスを低減することができ、また、ホール引抜き電極４４より引き抜いたホールを裏面電極３７０より、グランドに効率よく排出することができ、高周波特性を改善することができる。
【００６８】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。本実施の形態における半導体装置は、第１の実施の形態における半導体装置等を加工することにより製造されるものであるため、図１１に示される半導体装置より説明する。
【００６９】
最初に、図２３（ａ）に示すように、図１１に示される半導体装置のゲート電極４１、ソース電極４２及びドレイン電極４３が形成されている側に、熱可塑性の接着剤３８０により、サポート基板３８１を貼り付ける。この後、基板１０の裏面を１００μｍの厚さになるまで研磨する。尚、サポート基板３８１は、例えば、サファイア基板等により形成されている。
【００７０】
次に、図２３（ｂ）に示すように、基板１０の裏面に金属によりマスク３８２を形成する。マスク３８２は、Ｎｉにより形成されており、後述するビアホール３８３が形成される領域には、開口部３８２ａが形成されている。マスク３８２は、開口部３８２ａが形成される領域にフォトレジスト等からなるレジストパターン形成し、Ｎｉの無電解メッキ等を行うことにより形成することが可能である。また、シードメタルスパッタをし、開口部３８２ａが形成される領域にフォトレジスト等からなるレジストパターン形成し、Ｎｉの電解メッキをし、シードメタルのイオンミーリングによる除去等を行うことにより形成することも可能である。
【００７１】
次に、図２３（ｃ）に示すように、ドライエッチングによりマスク３８２の開口部３８２ａにおける基板１０、電子走行層２１及び電子供給層２２を除去し、ホール引抜き電極４４を露出させる。これにより、ビアホール３８３を形成する。尚、このドライエッチングにおいては、エッチングガスとして塩素を含むガスが用いられる。
【００７２】
次に、図２４（ａ）に示すように、Ａｕの無電解メッキ、または、シードメタルスパッタ、Ａｕの電解メッキを行うことにより、ビアホール３８３の内部をＡｕ等により埋め込み貫通電極３７１を形成する。更に、連続してＡｕの無電解メッキ、または、電解メッキを行うことにより、基板１０の裏面に裏面電極３７０を形成する。
【００７３】
次に、図２４（ｂ）に示すように、熱を加えることによりサポート基板３８１を剥がし、洗浄等により付着していた接着剤３８０を除去する。これにより、本実施の形態における半導体装置を作製することができる。
【００７４】
尚、基板１０が、ＳｉＣ基板、ＡｌＮ基板等を含むものである場合には、同様の方法により、ドライエッチングによりビアホール３８３を形成することができる。また、基板１０がサファイア基板等を含むものである場合には、サファイアは極めて硬く、酸等の化学物質に対して高い耐性を有する材料であるため、高出力レーザドリル等を用いることによりビアホール３８３を形成してもよい。
【００７５】
また、本実施の形態は、第２の実施の形態及び第３の実施の形態における半導体装置に適用可能である。また、上記以外の内容については、第１の実施の形態等と同様である。
【００７６】
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００７７】
本実施の形態における半導体デバイスは、第１から第４の実施の形態における半導体装置のいずれかをディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２５に基づき説明する。尚、図２５は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
【００７８】
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態における半導体装置に相当するものである。
【００７９】
次に、ゲート電極４４１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４４２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４４３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４４１はゲート電極パッドであり、第１から第４の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４４２はソース電極パッドであり、第１から第４の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４４３はドレイン電極パッドであり、第１から第４の実施の形態における半導体装置のドレイン電極４３と接続されている。
【００８０】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００８１】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第４の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
【００８２】
最初に、図２６に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図２６に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図２６に示す例では３つ）４６８を備えている。図２６に示す例では、第１から第４の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００８３】
次に、図２７に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図２７に示す例では、パワーアンプ４７３は、第１から第４の実施の形態における半導体装置のいずれかを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図２７に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００８４】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００８５】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極及びホール引抜き電極と、
を有し、
前記ソース電極と前記ホール引抜き電極との間、または、ソース電極の直下の領域においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な垂直界面が形成されており、
前記垂直界面を形成している前記第１の半導体層の表面は、Ｎ極性面であることを特徴とする半導体装置。
（付記２）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極、ソース電極、ドレイン電極及びホール引抜き電極と、
を有し、
前記ソース電極と前記ホール引抜き電極との間、または、ソース電極の直下の領域においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な垂直界面が形成されており、
前記垂直界面を形成している前記第１の半導体層の表面は、（０００−１）面であることを特徴とする半導体装置。
（付記３）
前記垂直界面を形成している前記第１の半導体層の表面は、前記第１の半導体層一部を除去することにより形成されたものであって、
前記ゲート電極、前記ソース電極及び前記ドレイン電極は、前記第１の半導体層が除去されていない領域に形成されており、
前記ホール引抜き電極は、前記第１の半導体層の一部が除去された領域に形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第１の半導体層における前記基板面と平行な面は、無極性面であることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記第１の半導体層における前記基板面と平行な面は、ａ面またはｍ面であることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第１の半導体層における前記基板面と平行な面は、ｃ面と直交する面であって、ａ面とｍ面との間の面であることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記７）
前記基板面は、ａ面またはｍ面であることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記基板面は、ｃ面と直交する面であって、ａ面とｍ面との間の面であることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記９）
前記基板は、ｍ面ＡｌＮ基板、ｍ面ＳｉＣ基板、γ-ＬｉＡｌＯ２（１００）基板、ｍ面ＺｎＯ基板、ｍ面サファイア基板、表面がパターン加工されたa面サファイア基板、表面がパターン加工されたＳｉ（１１２）基板、ａ面ＧａＮ基板、ａ面ＡｌＮ基板、ａ面ＺｎＯ基板、ａ面ＳｉＣ基板、ｒ面サファイア基板、ＬｉＧａＯ２（０１０）基板であることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記１０）
前記基板は、表面にｍ面ＡｌＮ、ｍ面ＳｉＣ、γ-ＬｉＡｌＯ２（１００）、ｍ面ＺｎＯ、ｍ面サファイア、表面がパターン加工されたa面サファイア、表面がパターン加工されたＳｉ（１１２）、ａ面ＧａＮ、ａ面ＡｌＮ、ａ面ＺｎＯ、ａ面ＳｉＣ、ｒ面サファイア、ＬｉＧａＯ２（０１０）の膜が形成された基板であることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記１１）
前記第２の半導体層は、第１の導電型であることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第１の導電型は、ｎ型であることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記第２の半導体層と前記ゲート電極との間には、第２の導電型の半導体層が形成されていることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１４）
前記第２の半導体層と前記ホール引抜き電極との間には、第２の導電型の半導体層が形成されていることを特徴とする付記１から１３のいずれかに記載の半導体装置。
（付記１５）
前記第２の導電型は、ｐ型であることを特徴とする付記１３または１４に記載の半導体装置。
（付記１６）
前記垂直界面は第１の垂直界面であって、
前記ドレイン電極の直下においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な第２の垂直界面が形成されており、
前記第２の垂直界面を形成している前記第１の半導体層の表面は、Ｇａ極性面であることを特徴とする付記１から１５のいずれかに記載の半導体装置。
（付記１７）
前記垂直界面は第１の垂直界面であって、
前記ドレイン電極の直下においては、前記第１の半導体層と前記第２の半導体層とにより、前記基板面に略垂直な第２の垂直界面が形成されており、
前記第２の垂直界面を形成している前記第１の半導体層の表面は、（０００１）面であることを特徴とする付記１から１５のいずれかに記載の半導体装置。
（付記１８）
前記ホール引抜き電極は、接地されていることを特徴とする付記１から１７のいずれかに記載の半導体装置。
（付記１９）
前記基板の裏面には、裏面電極が形成されており、
前記ホール引抜き電極と前記裏面電極とは、前記基板を貫通する貫通電極により電気的に接続されていることを特徴とする付記１から１８のいずれかに記載の半導体装置。
（付記２０）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１９のいずれかに記載の半導体装置。
（付記２１）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から２０のいずれかに記載の半導体装置。
（付記２２）
付記１から２１のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２３）
付記１から２１のいずれかに記載の半導体装置を有することを特徴とする増幅器。
【符号の説明】
【００８６】
１０        基板
２０ａ      領域
２０ｂ      領域
２０ｃ      垂直界面
２１        電子走行層（第１の半導体層）
２１ａ      ２ＤＥＧ
２１ｂ      ２ＤＨＧ
２２        電子供給層（第２の半導体層）
３０        素子分離領域
４１        ゲート電極
４２        ソース電極
４３        ドレイン電極
５０        絶縁層
【図１】
2014146705.tif 000003
【図２】
2014146705.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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