(57)【要約】【課題】必要性の低い位相調整動作の実行を抑制することによって位相調整動作に伴う消費電力を低減可能な半導体装置および出力信号調整方法を提供する。【解決手段】半導体装置は、入力信号に基づいて出力信号を生成し入力信号と出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部と、位相差が所定値を含む許容範囲から外れているかを判定する判定動作の要否を示す動作制御信号を出力する信号出力部と、動作制御信号に応じて判定動作を実行し位相差が許容範囲から外れている場合に、位相調整部に調整動作を実行させる制御部と、を含む。【選択図】図３
2014211930.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基づいて出力信号を生成し、また、前記入力信号と前記出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部と、
前記位相差が前記所定値を含む許容範囲から外れているかを判定する判定動作の実行の要否を示す動作制御信号を出力する信号出力部と、
前記動作制御信号に応じて前記判定動作を実行し、前記位相差が前記許容範囲から外れている場合に、前記位相調整部に前記調整動作を実行させる制御部と、を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記制御部は、前記位相差が前記許容範囲から外れている場合に、調整用信号を前記位相調整部に出力し、
前記位相調整部は、前記調整用信号を受けた場合に、前記調整動作を実行する、出力信号生成装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記制御部は、前記動作制御信号が出力されている間に入力された前記入力信号である判定対象入力信号と、前記判定対象入力信号に基づいて生成された前記出力信号である判定対象出力信号と、の位相差が、前記許容範囲から外れている場合に、前記位相調整部に前記調整動作を実行させる、半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置において、
メモリセルをさらに含み、
前記信号出力部は、さらに、前記メモリセルにおけるセルフリフレッシュの動作タイミングを特定するセルフリフレッシュ信号を生成する、半導体装置。
【請求項５】
入力信号に基づいて出力信号を生成し、また、前記入力信号と前記出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部を含む半導体装置が行う出力信号調整方法であって、
前記位相差が前記所定値を含む許容範囲から外れているかを判定する判定動作の要否を示す動作制御信号を出力し、
前記動作制御信号に応じて前記判定動作を実行し、前記位相差が前記許容範囲から外れている場合に、前記位相調整部に前記調整動作を実行させる、出力信号調整方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および出力信号調整方法に関し、特には、位相が調整された出力信号を生成する半導体装置および出力信号調整方法に関する。
【背景技術】
【０００２】
パーソナルコンピュータ等のメモリとして、クロック信号に同期した動作を行うシンクロナスメモリが広く使用されている。そして、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、出力データを外部クロック信号に対して同期させるための内部クロック信号（例えば、入出力用クロック信号）を生成するＤＬＬ（Delay Locked Loop）回路が搭載されている。
【０００３】
ＤＬＬ回路は、外部クロック信号と内部クロック信号の位相差に基づいてカウント値が更新されるカウンタ回路と、カウンタ回路のカウンタ値に基づいて外部クロック信号を遅延させて内部クロック信号を生成する遅延回路と、を有する。
【０００４】
該カウント値、すなわち遅延回路における遅延量は、当該カウント値を決定したタイミングにおいてはデータの同期を実現できるが、時間の経過により、特に電源変動によって出力トランジスタの動作電流が変化すると、データ出力のタイミングが変化し、データの同期が崩れてしまう。従って、上記カウント値の調整は一度きりで完結ではなく、間欠的に行われることが知られている。
【０００５】
以下、カウンタ回路のカウント値を更新し更新されたカウント値に基づいて外部クロック信号を遅延させる動作を、「位相調整動作」と称する。
【０００６】
特許文献１には、必要性の低い位相調整動作の実行を抑制することによって消費電力を低減するＤＬＬ回路付き半導体装置が記載されている。特許文献１に記載の半導体装置は、所定以上の加速度で電源電圧が変動したときに、位相調整動作を実行する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−６１４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
現在、必要性の低い位相調整動作の実行を抑制することによって位相調整動作に伴う消費電力を低減するための新たな手法が望まれている。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、
入力信号に基づいて出力信号を生成し、また、前記入力信号と前記出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部と、
前記位相差が前記所定値を含む許容範囲から外れているかを判定する判定動作の実行の要否を示す動作制御信号を出力する信号出力部と、
前記動作制御信号に応じて前記判定動作を実行し、前記位相差が前記許容範囲から外れている場合に、前記位相調整部に前記調整動作を実行させる制御部と、を含む。
【００１０】
本発明の出力信号調整方法は、
入力信号に基づいて出力信号を生成し、また、前記入力信号と前記出力信号との位相差を所定値に設定する調整動作を実行可能な位相調整部を含む半導体装置が行う出力信号調整方法であって、
前記位相差が前記所定値を含む許容範囲から外れているかを判定する判定動作の実行の要否を示す動作制御信号を出力し、
前記動作制御信号に応じて前記判定動作を実行し、前記位相差が前記許容範囲から外れている場合に、前記位相調整部に前記調整動作を実行させる。
【発明の効果】
【００１１】
本発明では、動作制御信号に応じて、入力信号と出力信号との位相差が許容範囲から外れているかを判定する判定動作が実行され、該位相差が許容範囲から外れている場合に、位相調整動作が実行される。
【００１２】
このため、判定動作の動作頻度を動作制御信号によって制御することが可能になり、例えば、動作制御信号に関わらず入力信号ごとに判定動作を実行する場合に比べて、判定動作の頻度を低くすることが可能になる。よって、位相調整動作を行う際に必要な判定動作に伴う電力消費を少なくすることが可能になる。
【００１３】
また、入力信号と出力信号との位相差が許容範囲に含まれる場合には、位相調整動作は実施されない。したがって、入力信号と出力信号との位相差が許容範囲に含まれる状況での位相調整動作の実行、つまり、必要性の低い位相調整動作の実行を抑制することが可能になる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態の半導体装置１００を示した図である。
【図２】位相調整回路１０７ａを示した図である。
【図３】位相調整制御回路１０７ｂとリフレッシュ制御回路１１０を示した図である。
【図４】判定回路１３の一例を示した図である。
【図５】ワンショットパルス発生回路１３ｄの一例を示した図である。
【図６】位相調整回路１０７ａと位相調整制御回路１０７ｂとリフレッシュ制御回路１１０との動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明の一実施形態について図面を参照して説明する。
【００１６】
図１は、本発明の一実施形態の半導体装置１００を示した図である。本実施形態では、半導体装置１００として、ＲＡＭ（Random Access Memory）が用いられる。
【００１７】
半導体装置１００は、外部端子として、クロック端子群１０１と、コマンド端子群１０２と、アドレス端子群１０３と、データ入出力端子群１０４と、電源端子群１０５と、を含む。
【００１８】
また、半導体装置１００は、クロック入力回路１０６と、入出力用クロック生成部１０７と、コマンド入力回路１０８と、コマンドデコード回路１０９と、リフレッシュ制御回路１１０と、アドレス入力回路１１１と、アドレスラッチ回路１１２と、モードレジスタ１１３と、メモリセルアレイ１１４と、ロウデコーダ１１５と、カラムデコーダ１１６と、ＦＩＦＯ（First-In First-Out）回路１１７と、入出力回路１１８と、内部電源発生回路１１９と、を含む。
【００１９】
クロック端子群１０１は、外部クロック信号ＣＫおよび／ＣＫを受ける。
【００２０】
なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号またはローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫと外部クロック信号／ＣＫとは互いに相補の信号である。
【００２１】
クロック入力回路１０６は、クロック端子群１０１から外部クロック信号ＣＫおよび／ＣＫを受け、外部クロック信号ＣＫおよび／ＣＫを用いて、外部クロック信号ＣＫおよび／ＣＫに同期した内部クロック信号ＩＣＬＫを生成する。クロック入力回路１０６は、内部クロック信号ＩＣＬＫを、入出力用クロック生成部１０７に出力する。
【００２２】
入出力用クロック生成部１０７は、内部クロック信号ＩＣＬＫの位相を調整することによって、入出力用クロック信号ＬＣＬＫを生成する。内部クロック信号ＩＣＬＫは、入力信号の一例であり、入出力用クロック信号ＬＣＬＫは、出力信号の一例である。
【００２３】
入出力用クロック生成部１０７は、位相調整回路１０７ａと、位相調整制御回路１０７ｂと、を含む。
【００２４】
位相調整回路１０７ａは、位相調整部の一例であり、例えばＤＬＬ回路である。位相調整回路１０７ａは、内部クロック信号ＩＣＬＫを受けるごとに、内部クロック信号ＩＣＬＫに基づいて入出力用クロック信号ＬＣＬＫを生成する。また、位相調整回路１０７ａは、内部クロック信号ＩＣＬＫと入出力用クロック信号ＬＣＬＫとの位相差を所定値に設定する位相調整動作を実行する。
【００２５】
位相調整制御回路１０７ｂは、リフレッシュ制御回路１１０と協同して、位相調整回路１０７ａが位相調整動作を実行する調整タイミングを決定する。本実施形態では、位相調整制御回路１０７ｂおよびリフレッシュ制御回路１１０での調整タイミングの決定動作に特徴がある。なお、位相調整制御回路１０７ｂおよびリフレッシュ制御回路１１０での調整タイミングの決定動作については後述する。
【００２６】
位相調整制御回路１０７ｂは、その調整タイミングで、イネーブル信号ＥＮＡを位相調整回路１０７ａに出力する。イネーブル信号ＥＮＡは、調整用信号の一例である。位相調整回路１０７ａは、イネーブル信号ＥＮＡを受けると、位相調整動作を実行する。
【００２７】
位相調整回路１０７ａにて生成された入出力用クロック信号ＬＣＬＫは、ＦＩＦＯ回路１１７および入出力回路１１８に供給される。ＦＩＦＯ回路１１７および入出力回路１１８については後述する。
【００２８】
コマンド端子群１０２は、コマンド信号を受ける。コマンド信号は、例えば、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、および、外部リセット信号／ＲＥＳＥＴなどである。
【００２９】
コマンド入力回路１０８は、コマンド端子群１０２からコマンド信号を受け、コマンド信号をコマンドデコード回路１０９に出力する。また、コマンド入力回路１０８は、リセット信号ＲＥＳＥＴを位相調整回路１０７ａと位相調整制御回路１０７ｂとに出力し、イニシャル（初期化）信号ＩＮＩＴを位相調整制御回路１０７ｂに出力する。リセット信号ＲＥＳＥＴは主に半導体装置１００への電源投入後における各回路（フリップフロップ等）のリセットに用いられるものであり、この時に入出力用クロック生成部１０７はイニシャル信号ＩＮＩＴを受けて入出力用クロックを生成（位相調整）する。
【００３０】
コマンドデコード回路１０９は、コマンド信号を受ける。コマンドデコード回路１０９は、コマンド信号の保持、コマンド信号のデコード、および、コマンド信号のカウントなどを行うことによって、内部コマンド信号を生成する。コマンドデコード回路１０９は、内部コマンド信号として、例えば、セルフリフレッシュコマンドＳＲＥＦ、アクティブコマンド（行選択コマンド）、書込みコマンド及び読出しコマンド（列選択コマンド）等を生成する。
【００３１】
リフレッシュ制御回路１１０は、信号出力部の一例である。
【００３２】
リフレッシュ制御回路１１０は、例えば、オシレータ回路であり、コマンドデコード回路１０９からセルフリフレッシュコマンドＳＲＥＦを受ける。リフレッシュ制御回路１１０は、セルフリフレッシュコマンドＳＲＥＦを受けると、ロウデコーダ１１５にセルフリフレッシュ信号ＳＥＬＦ＿ＣＬＫを供給する。
【００３３】
本実施形態では、リフレッシュ制御回路１１０は、位相調整制御回路１０７ｂと共に、位相調整回路１０７ａでの位相調整動作を制御するためにも使用される。この制御動作の詳細については後述する。
【００３４】
アドレス端子群１０３は、アドレス信号を受ける。
【００３５】
アドレス入力回路１１１は、アドレス端子群１０３からアドレス信号を受け、アドレス信号をアドレスラッチ回路１１２に出力する。
【００３６】
アドレスラッチ回路１１２は、アドレス入力回路１１１からアドレス信号を受ける。アドレスラッチ回路１１２は、コマンドデコード回路１０９がモードレジスタセットコマンドを出力する際に、アドレス信号の一部を、モード信号としてモードレジスタ１１３に出力する。また、アドレスラッチ回路１１２は、アドレス信号のうちロウアドレスをロウデコーダ１１５に出力し、アドレス信号のうちカラムアドレスをカラムデコーダ１１６に出力する。
【００３７】
モードレジスタ１１３は、半導体装置１００の動作パラメータ（例えば、バースト長またはＣＡＳレイテンシ）が設定されるレジスタである。モードレジスタ１１３は、上記モード信号に応じて動作パラメータを設定する。
【００３８】
メモリセルアレイ１１４は、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のメモリセルＭＣと、を含む。各メモリセルＭＣは、対応するワード線ＷＬ及びビット線ＢＬにて特定される。ビット線ＢＬは、それぞれ、自ビット線ＢＬに対応するセンスアンプ（不図示）に接続されている。
【００３９】
ロウデコーダ１１５は、アドレスラッチ回路１１２からのロウアドレスと、コマンドデコード回路１０９からのアクティブコマンドを受ける。また、ロウデコーダ１１５は、リフレッシュ制御回路１１０から、セルフリフレッシュ信号ＳＥＬＦ＿ＣＬＫを受ける。
【００４０】
ロウデコーダ１１５は、アクティブコマンドを受けると、メモリセルアレイ１１４内の複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択し、該ワード線ＷＬに接続される複数のメモリセルＭＣのデータは其々に対応する複数のセンスアンプにおいて増幅／ラッチされる。
【００４１】
また、ロウデコーダ１１５は、セルフリフレッシュ信号ＳＥＬＦ＿ＣＬＫを受けると、複数のワード線ＷＬの中から、ロウアドレスに応じたワード線ＷＬを選択し、選択されたワード線ＷＬに対応する複数のメモリセルＭＣのデータを複数のセンスアンプで増幅し、それを複数のメモリセルＭＣに書き戻すセルフリフレッシュを実行する。
【００４２】
カラムデコーダ１１６は、アドレスラッチ回路１１２からのカラムアドレスと、コマンドデコード回路１０９からの書込みコマンドまたは読出しコマンドと、を受け、複数のセンスアンプの中から、カラムアドレスに応じたセンスアンプを選択する。
【００４３】
読出し動作時（読出しコマンド発生時）には、複数のセンスアンプによって其々増幅されたデータの内、カラムデコーダ１１６にて選択された複数のセンスアンプの複数のデータがＦＩＦＯ回路１１７、入出力回路１１８を介してデータ入出力端子１０４から出力される。一方、書込み動作時（書込みコマンド発生時）には、データ入出力端子１０４が受ける複数のデータは入出力回路１１８、ＦＩＦＯ回路１１７を介し、更にカラムデコーダ１１６によって選択される複数のセンスアンプを其々介して、対応する複数のメモリセルＭＣに其々書き込まれる。
【００４４】
ＦＩＦＯ回路１１７は、入出力用クロック生成部１０７から入出力用クロック信号ＬＣＬＫを受け、入出力用クロック信号ＬＣＬＫに同期して、メモリセルアレイ１１４と入出力回路１１８との間で、リードデータとライトデータのやり取りを行う。ＦＩＦＯ回路１１７は、特に、読出し動作時にはパラレルに読み出された複数のデータをシリアルに変換し、書込み動作時にはその逆を実行する。
【００４５】
データ入出力端子群１０４は、リードデータの出力と、ライトデータの入力と、を行う。データ入出力端子群１０４は、入出力回路１１８に接続されている。
【００４６】
入出力回路１１８は、位相調整回路１０７から入出力用クロック信号ＬＣＬＫを受け、リード動作時においては入出力用クロック信号ＬＣＬＫに同期してリードデータをデータ入出力端子群１０４に出力する。
【００４７】
電源端子群１０５は、電源電圧の高電位側の電圧ＶＤＤと、電源電圧の低電位側の電圧ＶＳＳと、を受ける。
【００４８】
内部電源発生回路１１９は、電源端子群１０５から電圧ＶＤＤおよび電圧ＶＳＳを受け、電圧ＶＰＰ、電圧ＶＰＥＲＩ、電圧ＶＰＥＲＤ、電圧ＶＡＲＹ等の、其々の用途に沿った内部電源電圧を発生する。電圧ＶＰＰはＶＤＤ以上の昇圧電圧、電圧ＶＰＥＲＩはメモリセルアレイを除いた領域に用いる電圧、電圧ＶＡＲＹは特にメモリセルアレイで用いる電圧、電圧ＶＰＥＲＤは位相調整回路１０７ａで用いる電圧である。
【００４９】
次に、位相調整回路１０７ａについて説明する。
【００５０】
図２は、位相調整回路１０７ａを示した図である。図２において、位相調整回路１０７ａは、信号調整回路１と、レプリカ回路２と、位相比較回路３と、更新タイミング発生回路４と、カウンタ回路５と、を含む。
【００５１】
信号調整回路１は、例えば、ディレイラインであり、内部クロック信号ＩＣＬＫを遅延させることによって入出力用クロック信号ＬＣＬＫを生成する。信号調整回路１には、電圧ＶＰＥＲＤが供給される。但し、内部電圧である電圧ＶＰＥＲＤで動作する事は本発明においては必須でなく、電圧ＶＤＤを用いても良い。
【００５２】
特に限定されるものではないが、信号調整回路１は、相対的に粗い調整ピッチで内部クロック信号ＩＣＬＫを遅延させるコースディレイラインと、相対的に細かい調整ピッチで内部クロック信号ＩＣＬＫを遅延させるファインディレイラインを含むことが好ましい。
【００５３】
入出力用クロック信号ＬＣＬＫは、図１に示したＦＩＦＯ回路１１７および入出力回路１１８と、レプリカ回路２に供給される。
【００５４】
レプリカ回路２は、信号調整回路１から出力端子群１０４までの実際の信号ルート（以下、単に「信号ルート」と称する）による遅延量と等価の遅延量を有する回路である。この遅延量は、主には入出力回路１１８に含まれる出力バッファでの遅延量である。
【００５５】
レプリカ回路２は、入出力用クロック信号ＬＣＬＫを信号ルートによる遅延量だけ遅延したレプリカクロック信号ＲＣＬＫを出力する。これにより、レプリカクロック信号ＲＣＬＫの位相は、データ入出力端子群１０４から出力される信号の位相と実質的に一致する。
【００５６】
位相比較回路３は、イネーブル信号ＥＮＡの入力に伴い起動し、ロック信号ＬＯＣＫの入力に伴い動作を停止する。
【００５７】
ロック信号ＬＯＣＫは、内部クロック信号ＩＣＬＫの位相とレプリカクロック信号ＲＣＬＫの位相が一致した際、即ち位相調整が完了した時にカウンタ回路５から出力される。
【００５８】
位相比較回路３は、起動すると、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差を検出する。
【００５９】
上述の通り、レプリカクロック信号ＲＣＬＫの位相は、データ入出力端子群１０４からの出力信号の位相と一致するよう、信号調整回路１によって調整される。しかしながら、電圧や温度など信号調整回路１の遅延量に影響を与えるパラメータの変動や、内部クロック信号ＩＣＬＫ自体の周波数変動などによって、両者の位相は刻々と変化する。
【００６０】
位相比較回路３はこのような変化を検出し、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいるかあるいは遅れているかを判定する。この判定は、位相比較回路３が動作している間、内部クロック信号ＩＣＬＫの周期ごとに行われる。
【００６１】
この判定結果は、位相判定信号ＵＤとしてカウンタ回路５に供給される。例えば、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいる場合には、位相判定信号ＵＤが“Ｈ”となり、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲＣＬＫが遅れている場合には、位相判定信号ＵＤが“Ｌ”となる。
【００６２】
更新タイミング発生回路４は、位相比較回路３と同様に、イネーブル信号ＥＮＡの入力に伴い起動し、ロック信号ＬＯＣＫの入力に伴い動作を停止する。
【００６３】
更新タイミング発生回路４は、起動すると、内部クロック信号ＩＣＬＫを分周することにより、ワンショットパルスであるカウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇを生成する。カウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇは、カウンタ回路５に出力され、カウンタ回路５のカウント値を更新するタイミングを示す同期信号として用いられる。したがって、カウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇの活性化周期は、位相調整回路１０７ａのサンプリング周期として定義される。
【００６４】
カウンタ回路５は、イネーブル信号ＥＮＡの入力に伴い起動し、ロック信号ＬＯＣＫの出力に伴い動作を停止する。
【００６５】
カウンタ回路５は、動作中、信号調整回路１の遅延量を設定する。
【００６６】
カウンタ回路５は、カウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇに同期して、そのカウント値が更新される。カウント値の増減は、位相比較回路３から供給される位相判定信号ＵＤに基づいて定められる。
【００６７】
本実施形態では、位相判定信号ＵＤが“Ｈ”である場合、カウンタ回路５はカウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇに同期してそのカウント値をアップカウントし、これにより、信号調整回路１の遅延量を増大させる。逆に、位相判定信号ＵＰが“Ｌ”である場合、カウンタ回路５はカウントタイミング信号Ｃｏｕｎｔ＿ｔｉｍｉｎｇに同期してそのカウント値をダウンカウントし、これにより、信号調整回路１の遅延量を減少させる。
【００６８】
カウンタ回路５は、ダウンカウントとアップカウントを交互に所定回数（例えば２回）繰り返すと、内部クロック信号ＩＣＬＫの位相とレプリカクロック信号ＲＣＬＫの位相とが一致したと判定し、その時のカウント値を保持しつつ、活性化したロック信号ＬＯＣＫを出力し、その後動作を停止する。なお、カウンタ回路５は動作停止中もカウント値を保持する。
【００６９】
また、カウンタ回路５にはリセット信号ＲＥＳＥＴも供給される。リセット信号ＲＥＳＥＴが活性化すると、カウンタ回路５は、カウント値をプリセット値に初期化する。
【００７０】
次に、本実施形態の特徴部分である位相調整制御回路１０７ｂおよびリフレッシュ制御回路１１０について説明する。
【００７１】
図３は、図２に示した位相調整回路１０７ａでの位相調整動作を実行するか否かを制御するイネーブル信号ＥＮＡを生成する位相調整制御回路１０７ｂおよびリフレッシュ制御回路１１０を示した図である。
【００７２】
図３に示した回路では、判定回路１３は、リフレッシュ制御回路１１０からの動作制御信号ＩＯＳＣに従って、内部クロック信号ＩＣＬＫと入出力用クロック信号ＬＣＬＫとの位相差が所定値を含む許容範囲から外れているかを判定する判定動作の頻度を制御する。このため、動作制御信号ＩＯＳＣによって、不要な判定動作を削減することが可能になる。そして、判定回路１３が、該位相差は許容範囲から外れていないと判定した場合には、ＤＬＬ活性化回路１４は、位相調整回路１０７ａでの位相調整動作が実行されないように、イネーブル信号ＥＮＡを制御する。このため、必要性の低い位相調整動作を実行することによって、不要な電力の消費を抑制することが可能になる。
【００７３】
図４は、判定回路１３の一例を示した図であり、図５は、図４に示された判定回路１３内のワンショットパルス発生回路１３ｄの一例を示した図である。
【００７４】
以下、判定回路１３として図４に示された判定回路が使用され１ショットパルス発生回路１３ｄとして図５に示された１ショットパルス発生回路１３ｄが使用された図３に示された回路の動作を、図６に示したタイミングチャートを参照して説明する。
【００７５】
時刻ｔ０では、半導体装置１００と接続された不図示の制御回路は、まず、電源投入後のいわゆるイニシャルシーケンス時に、位相調整回路１０７ａを活性化するために、外部リセット信号をコマンド端子群１０２の対応する一つに出力し、さらに、イニシャルシーケンスであることを示す外部イニシャル信号をコマンド端子群１０２に出力する。
【００７６】
外部リセット信号と外部イニシャル信号は、それぞれ、コマンド端子群１０２を介してコマンド入力回路１０８に供給される。
【００７７】
コマンド入力回路１０８は、コマンド端子群１０２から外部リセット信号を受けると、活性化したリセット信号ＲＥＳＥＴ（図６の信号Ｐ１）を、位相調整回路１０７ａと位相調整制御回路１０７ｂとに出力する。また、コマンド入力回路１０８は、コマンド端子群１０２から外部イニシャル信号を受けると、活性化したイニシャル信号ＩＮＩＴ（図６の信号Ｐ２）を、位相調整制御回路１０７ｂに出力する。
【００７８】
位相調整回路１０７ａ（図２参照）では、カウンタ回路５が、活性化したリセット信号ＲＥＳＥＴを受け、活性化したリセット信号ＲＥＳＥＴに応じて、カウント値をプリセット値に初期化する。
【００７９】
一方、位相調整制御回路１０７ｂ（図３参照）では、ＳＲラッチ１１が、活性化したリセット信号ＲＥＳＥＴを受け、活性化したリセット信号ＲＥＳＥＴに応じて、出力端子Ｑからの出力信号を非活性化（“Ｌ”）する。ＳＲラッチ１１の出力端子Ｑからの出力信号が非活性化（“Ｌ”）すると、判定タイミング制御回路１２は、非活性状態となり、制御信号ＣＨＫＥＮを非活性化（“Ｌ”）する。
【００８０】
その後、位相調整制御回路１０７ｂでは、ＤＬＬ活性化回路１４は、活性化したイニシャル信号ＩＮＩＴを受けると、活性化したイニシャル信号ＩＮＩＴに応じて、活性化したイネーブル信号ＥＮＡ（図６の信号Ｐ３）を、位相調整回路１０７ａ出力する。
【００８１】
位相調整回路１０７ａ（図２参照）では、位相比較回路３と更新タイミング発生回路４とカウンタ回路５は、それぞれ、活性化したイネーブル信号ＥＮＡを受けると、位相調整動作（図６のフェーズＰ１０１）を開始する。
【００８２】
その後、位相調整回路１０７ａでの位相調整動作によって、内部クロック信号ＩＣＬＫの位相とレプリカクロック信号ＲＣＬＫの位相が一致した状況になると（時刻ｔ１）、カウンタ回路５は、活性化したロック信号ＬＯＣＫ（図６の信号Ｐ４）を、位相比較回路３と更新タイミング発生回路４とＳＲラッチ１１に出力し、その後動作を停止する。
【００８３】
位相比較回路３と更新タイミング発生回路４は、活性化したロック信号ＬＯＣＫを受けると、動作を停止する。
【００８４】
また、ＳＲラッチ１１（図３参照）は、活性化したロック信号ＬＯＣＫを受けると、出力端子Ｑからの出力信号を活性化する。
【００８５】
ＳＲラッチ１１の出力端子Ｑからの出力信号が活性化すると、判定タイミング制御回路１２は、活性状態となり、所定の時間間隔ごとに（例えば、内部クロック信号ＩＣＬＫを所定回数カウントするごとに）、動作制御信号ＩＯＳＣの出力タイミングを定める活性化した制御信号ＣＨＫＥＮ（図６における、時刻ｔ２での信号Ｐ５、時刻ｔ３での信号Ｐ６、時刻ｔ４での信号Ｐ７）を、リフレッシュ制御回路１１０に出力する。
【００８６】
リフレッシュ制御回路１１０は、活性化した制御信号ＣＨＫＥＮを受けるごとに、所定時間幅（例えば、１．５ｔＣＫ程度の時間幅）を有する１ショットパルスである活性化した動作制御信号ＩＯＳＣ（図６における、時刻ｔ２での信号Ｐ８、時刻ｔ３での信号Ｐ９、時刻ｔ４での信号Ｐ１０）を、判定回路１３内のＡＮＤ回路１３ａおよび１３ｂ（図４参照）に出力する。所定時間幅は、例えば、１．５ｔＣＫ程度の時間幅である。なお、ｔＣＫは、内部クロック信号ＩＣＬＫの周期である。
【００８７】
このように、メモリセルのセルフリフレッシュの動作タイミングを特定するセルフリフレッシュ信号を生成するリフレッシュ制御回路１１０が、判定動作の実行を制御する動作制御信号ＩＯＳＣを生成する信号出力部を兼ねる。
【００８８】
ＡＮＤ回路１３ａは、活性化した動作制御信号ＩＯＳＣを受けている間に入力された内部クロック信号ＩＣＬＫを通し、また、ＡＮＤ回路１３ｂは、活性化した動作制御信号ＩＯＳＣを受けている間に入力された入出力用クロック信号ＬＣＬＫを通す。
【００８９】
つまり、ＡＮＤ回路１３ａは、活性化した動作制御信号ＩＯＳＣを用いて、複数の内部クロック信号ＩＣＬＫから、判定動作に使用される内部クロック信号ＩＣＬＫを選択する。
【００９０】
また、ＡＮＤ回路１３ｂは、活性化した動作制御信号ＩＯＳＣを用いて、複数の入出力用クロック信号ＬＣＬＫから、判定動作に使用される入出力クロック信号ＬＣＬＫ（信号ＬＣＬＫＣＨＫ）を選択する（図６における、信号Ｐ１１、信号Ｐ１２、信号Ｐ１３）。
【００９１】
ＡＮＤ回路１３ａを通過した内部クロックＩＣＬＫは、遅延回路１３ｃによって、遅延時間ｔＤＥＬＡＹ＝「ｎ×ｔＣＫ−α」だけ遅延され、信号ＰＨＣＨＫとなる（図６における、信号Ｐ１４、信号Ｐ１５、信号Ｐ１６）。
【００９２】
なお、αはレプリカ回路２の遅延時間である。また、ｎは「ｎ×ｔＣＫ−α」の値を正の値とする自然数（例えば、「ｎ×ｔＣＫ−α」にて特定される値のうちで最小の正の値をとるときの自然数ｎ）である。
【００９３】
信号ＰＨＣＨＫと信号ＬＣＬＫＣＨＫは、それぞれ、ワンショットパルス発生回路１３ｄ内のクロックドインバータ回路１３ｄ１（図５参照）に入力される。
【００９４】
クロックドインバータ回路１３ｄ１は、信号ＰＨＣＨＫと信号ＬＣＬＫＣＨＫの各々の“Ｈ”期間がオーバーラップする場合、つまり、内部クロック信号ＩＣＬＫと入出力クロック信号ＬＣＬＫとの位相差が許容範囲内である場合、出力を“Ｌ”にする。
【００９５】
クロックドインバータ回路１３ｄ１の出力が“Ｌ”のとき、ワンショットパルス発生部１３ｄ内のＡＮＤ回路１３ｄ３ｃの出力である信号ＤＥＴＥＣＴは“Ｌ”となる。
【００９６】
また、クロックドインバータ回路１３ｄ１の出力は、ラッチ回路１３ｄ２にてラッチされる。なお、ラッチ回路１３ｄ２は、クロックドインバータ回路１３ｄ１の出力レベルの反転を妨げないように設定されている。例えば、ラッチ回路１３ｄ２を構成するトランジスタのサイズは、クロックドインバータ回路１３ｄ１を構成するトランジスタのサイズよりも小さくなっている。
【００９７】
図６において、信号ＰＨＣＨＫである信号Ｐ１４と、信号ＬＣＬＫＣＨＫである信号Ｐ１１とは、“Ｈ”期間がオーバーラップするため、この場合、クロックドインバータ回路１３ｄ１の出力は“Ｌ”となり、よって、信号ＤＥＴＥＣＴは“Ｌ”となる。ＤＬＬ活性化回路１４は、信号ＤＥＴＥＣＴが“Ｌ”のときには、イネーブル信号ＥＮＡを活性化しない。
【００９８】
よって、信号ＰＨＣＨＫと信号ＬＣＬＫＣＨＫの各々の“Ｈ”期間がオーバーラップする場合、つまり、内部クロック信号ＩＣＬＫと入出力クロック信号ＬＣＬＫとの位相差が許容範囲内である場合、必要性の低い位相調整動作は実行されず、必要性の低い位相調整動作に伴う電流消費を抑制できる。
【００９９】
一方、信号ＰＨＣＨＫである信号Ｐ１５と、信号ＬＣＬＫＣＨＫである信号Ｐ１２とは、“Ｈ”期間がオーバーラップしない。この場合、クロックドインバータ回路１３ｄ１の出力は“Ｈ”となる。
【０１００】
クロックドインバータ回路１３ｄ１の出力が“Ｈ”になると、遅延回路１３ｄ３ａとインバータ回路１３ｄ３ｂとＡＮＤ回路１３ｄ３ｃによって、遅延回路１３ｄ３ａの遅延量の期間“Ｈ”となる信号ＤＥＴＥＣＴが生成される（図６の信号Ｐ１７）。
【０１０１】
ＤＬＬ活性化回路１４は、信号ＤＥＴＥＣＴが“Ｈ”になると、活性化したイネーブル信号ＥＮＡ（図６の信号Ｐ１８）を、位相調整回路１０７ａ出力する。
【０１０２】
位相調整回路１０７ａは、活性化したイネーブル信号ＥＮＡ（図６の信号Ｐ１８）に応じて、位相調整動作を実行する（図６のフェーズＰ１０２）。
【０１０３】
よって、信号ＰＨＣＨＫと信号ＬＣＬＫＣＨＫの各々の“Ｈ”期間がオーバーラップしない場合、つまり、内部クロック信号ＩＣＬＫと入出力クロック信号ＬＣＬＫとの位相差が許容範囲から外れている場合、位相調整動作を行って位相差を小さくできる。
【０１０４】
また、図６において、信号ＰＨＣＨＫである信号Ｐ１６と、信号ＬＣＬＫＣＨＫである信号Ｐ１３とは、“Ｈ”期間がオーバーラップするため、必要性の低い位相調整動作は実行されず、必要性の低い位相調整動作に伴う電流消費を抑制できる。
【０１０５】
次に、本実施形態の効果を説明する。
【０１０６】
位相調整制御回路１０７ｂは、動作制御信号ＩＯＳＣに応じて、内部クロック信号ＩＣＬＫと入出力クロック信号ＬＣＬＫとの位相差が許容範囲から外れているかを判定する判定動作を実行し、該位相差が許容範囲から外れている場合に、位相調整回路１０７ａに位相調整動作を実行させる。
【０１０７】
このため、判定動作の動作間隔を動作制御信号ＩＯＳＣによって制御することが可能になり、例えば、動作制御信号ＩＯＳＣに関わらず内部クロック信号ＩＣＬＫごとに判定動作を実行する場合に比べて、判定動作の頻度を低くすることが可能になる。よって、位相調整動作を行う際に必要な判定動作に伴う電力消費を少なくすることが可能になる。
【０１０８】
また、該位相差が許容範囲に含まれる場合には、位相調整動作は実施されない。したがって、該位相差が許容範囲に含まれる状況での位相調整動作の実行、つまり、必要性の低い位相調整動作の実行を抑制することが可能になる。
【０１０９】
本実施形態では、位相調整制御回路１０７ｂは、該位相差が許容範囲から外れている場合に、活性化したイネーブル信号ＥＮＡを位相調整回路１０７ａに出力する。位相調整回路１０７ａは、活性化したイネーブル信号ＥＮＡを受けた場合に、位相調整動作を実行する。
【０１１０】
このため、活性化したイネーブル信号ＥＮＡを用いて、位相調整動作の実行を制御することが可能になる。
【０１１１】
また、本実施形態では、セルフリフレッシュ信号を生成するリフレッシュ制御回路１１０が動作制御信号ＩＯＳＣを生成する信号出力部を兼ねるので、構成の簡略化を図ることができる。
【０１１２】
なお、動作制御信号ＩＯＳＣを生成する信号出力部として、リフレッシュ制御回路１１０と異なる回路（例えば、制御信号ＣＨＫＥＮを元にして動作制御信号ＩＯＳＣを生成する専用回路）が用いられてもよい。
【０１１３】
また、判定回路１３において、ＡＮＤ回路１３ａの出力を遅延する遅延回路１３ｃの代わりに、ＡＮＤ回路１３ｂの出力をレプリカ回路２の遅延時間αだけ遅延する遅延回路が設けられてもよい。
【０１１４】
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
【符号の説明】
【０１１５】
１００      半導体装置
１０１      クロック端子群
１０２      コマンド端子群
１０３      アドレス端子群
１０４      データ入出力端子群
１０５      電源端子群
１０６      クロック入力回路
１０７      入出力用クロック生成部
１０７ａ    位相調整回路
１０７ｂ    位相調整制御回路
１０８      コマンド入力回路
１０９      コマンドデコード回路
１１０      リフレッシュ制御回路
１１１      アドレス入力回路
１１２      アドレスラッチ回路
１１３      モードレジスタ
１１４      メモリセルアレイ
１１５      ロウデコーダ
１１６      カラムデコーダ
１１７      ＦＩＦＯ回路
１１８      入出力回路
１１９      内部電源発生回路
ＢＬ      ビット線
ＷＬ      ワード線
ＭＣ      メモリセル
１      信号調整回路
２      レプリカ回路
３      位相比較回路
４      更新タイミング発生回路
５      カウンタ回路
１１      ＳＲラッチ
１２      判定タイミング制御回路
１３      判定回路
１３ａ、１３ｂ  ＡＮＤ回路
１３ｃ    遅延回路
１３ｄ    ワンショットパルス発生回路
１３ｄ１  クロックドインバータ回路
１３ｄ２  ラッチ回路
１３ｄ３  ワンショットパルス発生部
１３ｄ３ａ  遅延回路
１３ｄ３ｂ  インバータ回路
１３ｄ３ｃ  ＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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