(57)【要約】【課題】シュリンクされた画素用パターンの、基準位置に対するずれの量を、より高精度に管理することができるマスクおよびその製造方法、ならびに半導体装置を提供する。【解決手段】マスクＭＳＫは、基板ＳＢと、有効画素形成用領域と、基準用パターン形成用領域とを備える。有効画素形成用領域には、画素を構成する画素構成部材を形成するための画素用パターンＰＴＮ１ｍが配置される。基準用パターン形成用領域には、有効画素形成用領域において画素用パターンＰＴＮ１ｍが本来配置される基準位置を示すための基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍが配置される。画素用パターンＰＴＮ１ｍは、基準位置よりも有効画素形成用領域の中央側にずれるように配置される。【選択図】図１
2014107383.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する基板と、
前記基板の前記主表面に配置された有効画素形成用領域と、
前記主表面において前記有効画素形成用領域を取り囲む基準用パターン形成用領域とを備え、
前記有効画素形成用領域には、画素を構成する画素構成部材を形成するための画素用パターンが配置され、
前記基準用パターン形成用領域には、前記有効画素形成用領域において前記画素用パターンが本来配置される基準位置を示すための基準用パターンが配置され、
前記画素用パターンは、前記基準位置よりも前記有効画素形成用領域の中央側にずれるように配置される、マスク。
【請求項２】
前記基準用パターンは、前記有効画素形成用領域の外周線を介在して、前記画素用パターンと対向するように配置され、
前記基準用パターンは、前記基準用パターンに対向する前記画素用パターンが本来配置される、前記外周線に沿う方向に関する前記基準位置を示すように配置される、請求項１に記載のマスク。
【請求項３】
前記基準用パターン形成用領域において、前記基準用パターンの周囲に、前記基準用パターンと間隔をあけてダミー形成用パターンが形成されている、請求項１に記載のマスク。
【請求項４】
前記基準用パターンは、前記主表面において前記外周線に対して垂直に延びる仮想の直線を対称線とする対称な平面形状を有する、請求項２に記載のマスク。
【請求項５】
主表面を有する半導体基板と、
前記半導体基板の前記主表面に配置された有効画素領域と、
前記主表面において前記有効画素領域を取り囲む基準部配置領域とを備え、
前記有効画素領域には、画素を構成する画素構成部材が配置され、
前記基準部配置領域には、前記有効画素領域において前記画素構成部材が本来配置される基準位置を示すための基準部が配置され、
前記画素構成部材は、前記基準位置よりも前記有効画素領域の中央側にずれるように配置される、半導体装置。
【請求項６】
前記基準部は、前記有効画素領域の外周線を介在して、前記画素構成部材と対向するように配置され、
前記基準部は、前記基準部に対向する前記画素構成部材が本来配置される、前記外周線に沿う方向に関する前記基準位置を示すように配置される、請求項５に記載の半導体装置。
【請求項７】
前記基準部配置領域において、前記基準部の周囲に、前記基準部と間隔をあけてダミー構造が形成されている、請求項５に記載の半導体装置。
【請求項８】
前記基準部は、前記主表面において前記外周線に対して垂直に延びる仮想の直線を対称線とする対称な平面形状を有する、請求項６に記載の半導体装置。
【請求項９】
主表面を有する基板を準備する工程と、
前記基板の前記主表面のうち、画素を構成する画素構成部材を形成するための画素用パターンが形成される有効画素形成用領域に前記画素用パターンを描画するための、第１のレイヤに描かれた第１のデータを準備する工程と、
前記基板の前記主表面のうち、前記有効画素形成用領域を取り囲み、前記有効画素形成用領域において前記画素用パターンが本来配置される基準位置を示すための基準用パターンが形成される基準用パターン形成用領域に前記基準用パターンを描画するための、前記第１のレイヤとは異なる第２のレイヤに描かれた第２のデータを準備する工程と、
前記第１のデータを用いて前記有効画素形成用領域に前記画素用パターンを、前記基準位置よりも前記有効画素形成用領域の中央側にずれるように描画する工程と、
前記第２のデータを用いて前記基準用パターン形成用領域に前記基準用パターンを描画する工程とを備える、マスクの製造方法。
【請求項１０】
主表面を有する基板を準備する工程と、
前記基板の前記主表面のうち、画素を構成する画素構成部材を形成するための画素用パターンが形成される有効画素形成用領域に前記画素用パターンを描画するための第１のデータと、前記基板の前記主表面のうち、前記有効画素形成用領域を取り囲み、前記有効画素形成用領域において前記画素用パターンが本来配置される基準位置を示すための基準用パターンが形成される基準用パターン形成用領域に前記基準用パターンを描画するための第２のデータとを準備する工程と、
前記有効画素形成用領域と、前記基準用パターン形成用領域とを識別するための識別データを準備する工程と、
前記第１のデータに前記識別データを重畳させた状態で、前記第１のデータを用いて前記有効画素形成用領域に前記画素用パターンを、前記基準位置よりも前記有効画素形成用領域の中央側にずれるように描画する工程と、
前記第２のデータを用いて前記基準用パターン形成用領域に前記基準用パターンを描画する工程とを備える、マスクの製造方法。
【請求項１１】
主表面を有する基板を準備する工程と、
前記基板の前記主表面のうち、画素を構成する画素構成部材を形成するための画素用パターンが形成される有効画素形成用領域に前記画素用パターンを描画するための、第１のセルに描かれた第１のデータを準備する工程と、
前記基板の前記主表面のうち、前記有効画素形成用領域を取り囲み、前記有効画素形成用領域において前記画素用パターンが本来配置される基準位置を示すための基準用パターンが形成される基準用パターン形成用領域に前記基準用パターンを描画するための、前記第１のセルとは異なる第２のセルに描かれた第２のデータを準備する工程と、
前記第１のデータを用いて前記有効画素形成用領域に前記画素用パターンを、前記基準位置よりも前記有効画素形成用領域の中央側にずれるように描画する工程と、
前記第２のデータを用いて前記基準用パターン形成用領域に前記基準用パターンを描画する工程とを備え、
前記第１のセルと前記第２のセルとは同一のレイヤで描かれる、マスクの製造方法。
【請求項１２】
主表面を有する基板を準備する工程と、
前記基板の前記主表面のうち、画素を構成する画素構成部材を形成するための画素用パターンが形成される有効画素形成用領域と、前記基板の前記主表面のうち、前記有効画素形成用領域を取り囲み、前記有効画素形成用領域において前記画素用パターンが本来配置される基準位置を示すための基準用パターンが形成される基準用パターン形成用領域との、前記基板の前記主表面における座標の範囲を特定する工程と、
前記有効画素形成用領域に前記画素用パターンを描画するための第１のデータと、前記基準用パターン形成用領域に前記基準用パターンを描画するための第２のデータとを準備する工程と、
前記座標の範囲を識別しながら、前記第１のデータを用いて前記有効画素形成用領域に前記画素用パターンを、前記基準位置よりも前記有効画素形成用領域の中央側にずれるように描画する工程と、
前記座標の範囲を識別しながら、前記第２のデータを用いて前記基準用パターン形成用領域に前記基準用パターンを描画する工程とを備える、マスクの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクおよびその製造方法、ならびに半導体装置に関し、特に、いわゆるシュリンク領域を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の形成において、異なる２つのパターンを重ね合わせ形成するプロセスの際の重ね合わせ位置のずれを抑制する観点から、ずれの量を検証するためのパターンが用いられることがある。このパターンとしては、たとえば特開平１０−３３５２０５号公報（特許文献１）、特開平９−１７７１５号公報（特許文献２）、特開平１１−１４５０４７号公報（特許文献３）および特開２００８−２０５３１２号公報（特許文献４）に開示されるいわゆるノギスパターンがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−３３５２０５号公報
【特許文献２】特開平９−１７７１５号公報
【特許文献３】特開平１１−１４５０４７号公報
【特許文献４】特開２００８−２０５３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサにおいては、複数の画素が配置される有効画素領域において、当該複数の画素を構成する遮光膜などが、有効画素領域の外側の有効外領域の遮光膜などに比べて、有効画素領域の中央側にずれるように配置されることが好ましい。このようにすれば、遮光膜は所望の画素以外の画素に入ろうとする光などの遮光すべき光のみを遮光し、所望の画素に入ろうとする光の遮光を抑制する効果が高まり、結果として遮光膜が適正に遮光する効率が高まる。
【０００５】
しかしながら現状、有効画素領域に画素が配置されるべき位置を高精度に示す手法が確立されていない。上記の各特許文献が示すノギスパターンの思想を応用して、有効画素領域と有効画素領域の外部の領域とのそれぞれを形成する際の重ね合わせのずれの量を管理することが考えられるが、上記の各特許文献はいずれも、異なる２つのパターン間のずれの相対量を管理する手法であるにすぎない。
【０００６】
したがって、上記の各特許文献の開示する手法によっては、上記重ね合わせのずれの量を高精度に管理することはできても、有効画素領域とその外部の領域とのそれぞれが形成されるべき基準位置に対するずれの量を検証することができない。具体的には、たとえば２つのパターンの位置が双方とも同じ位相となるようにずれた場合には、さも重ね合わせ精度が極めて高くなるよう加工できたかのように錯覚する可能性がある。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態によれば、マスクは、基板と、有効画素形成用領域と、基準用パターン形成用領域とを備える。基準用パターン形成用領域には、有効画素形成用領域において画素用パターンが本来配置される基準位置を示すための基準用パターンが配置される。画素用パターンは、基準位置よりも有効画素形成用領域の中央側にずれるように配置される。
【０００９】
他の実施の形態によれば、半導体装置は、半導体基板と、有効画素領域と、基準部配置領域とを備える。基準部配置領域には、有効画素領域において画素構成部材が本来配置される基準位置を示すための基準部が配置される。画素構成部材は、基準位置よりも有効画素形成用領域の中央側にずれるように配置される。
【００１０】
さらに他の実施の形態のマスクの製造方法によれば、まず主表面を有する基板が準備される。基板の主表面のうち、画素を構成する画素構成部材を形成するための画素用パターンが形成される有効画素形成用領域に画素用パターンを描画するための、第１のレイヤに描かれた第１のデータが準備される。有効画素形成用領域を取り囲み、有効画素形成用領域において画素用パターンが本来配置される基準位置を示すための基準用パターンが形成される基準用パターン形成用領域に基準用パターンを描画するための、第１のレイヤとは異なる第２のレイヤに描かれた第２のデータが準備される。第１のデータを用いた描画がなされる。第２のデータを用いて基準用パターン形成用領域に基準用パターンが描画される。
【００１１】
さらに他の実施の形態のマスクの製造方法によれば、まず主表面を有する基板が準備される。有効画素形成用領域に画素用パターンを描画するための第１のデータが準備される。有効画素形成用領域を取り囲み、有効画素形成用領域において画素用パターンが本来配置される基準位置を示すための基準用パターンが形成される基準用パターン形成用領域に基準用パターンを描画するための第２のデータが準備される。有効画素形成用領域と、基準用パターン形成用領域とを識別するための識別データが準備される。第１のデータに識別データを重畳させた状態で第１のデータを用いた描画がなされる。第２のデータを用いて基準用パターン形成用領域に基準用パターンが描画される。
【００１２】
さらに他の実施の形態のマスクの製造方法によれば、まず上記のマスクの製造方法と同様に基板が準備される。有効画素形成用領域に画素用パターンを描画するための第１のセルに描かれた第１のデータが準備され、基準用パターン形成用領域に基準用パターンを描画するための第２のセルに書かれた第２のデータが準備される。第２のデータを用いて基準用パターン形成用領域に基準用パターンが描画される。第１のセルと第２のセルとは同一のレイヤで描かれる。
【００１３】
さらに他の実施の形態のマスクの製造方法によれば、まず上記のマスクの製造方法と同様に基板が準備され、有効画素形成用領域と基準用パターン形成用領域との、基板の主表面における座標の範囲が特定される。有効画素形成用領域に画素用パターンを描画するための第１のデータと、基準用パターン形成用領域に基準用パターンを描画するための第２のデータとが準備される。座標の範囲を特定しながら第１のデータを用いた描画がなされる。座標の範囲を特定しながら第２のデータを用いて基準用パターン形成用領域に基準用パターンが描画される。
【発明の効果】
【００１４】
一実施の形態によれば、基準用パターンにより、画素用パターンの基準位置に対するずれの量をより高精度に管理することができるマスクを提供することができる。
【００１５】
他の実施の形態によれば、基準部により、画素構成部材の基準位置に対するずれの量をより高精度に管理することができる半導体装置を提供することができる。
【００１６】
さらに他の実施の形態のマスクの製造方法によれば、基準用パターンにより、画素用パターンの基準位置に対するずれの量をより高精度に管理することができるマスクを提供することができる。その他の各実施の形態のマスクの製造方法についても基本的に上記のマスクの製造方法と同様の効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１のマスクの概略平面図である。
【図２】実施の形態１のマスクの有効画素形成用領域の、基準用パターン形成用領域に対する位置のずれを説明するための概略平面図である。
【図３】実施の形態１のマスクを用いて形成された半導体チップの概略平面図である。
【図４】半導体チップの有効画素領域に光が入射される態様を示す概略断面図である。
【図５】実施の形態２のマスクの第１例の概略平面図である。
【図６】実施の形態２のマスクの第２例の概略平面図である。
【図７】実施の形態２（図５）のマスクの有効画素形成用領域の、基準用パターン形成用領域に対する位置のずれを説明するための概略平面図である。
【図８】実施の形態２のマスクの第３例の概略平面図である。
【図９】実施の形態２（図５）のマスクを用いて形成された半導体チップの概略平面図である。
【図１０】実施の形態３の製造方法において用いられる、実施の形態１のマスクを形成するためのレイヤを説明するための概略平面図である。
【図１１】実施の形態３の製造方法において用いられる、実施の形態２のマスクを形成するためのレイヤを説明するための概略平面図である。
【図１２】実施の形態３の製造方法を説明するためのフローチャートである。
【図１３】実施の形態４の製造方法において用いられる、実施の形態１のマスクを形成するためのレイヤを説明するための概略平面図である。
【図１４】実施の形態４の製造方法において用いられる、実施の形態２のマスクを形成するためのレイヤを説明するための概略平面図である。
【図１５】実施の形態４の製造方法を説明するためのフローチャートである。
【図１６】実施の形態５の製造方法において用いられる、実施の形態１のマスクを形成するためのセルを説明するための概略平面図である。
【図１７】実施の形態５の製造方法において用いられる、実施の形態２のマスクを形成するためのセルを説明するための概略平面図である。
【図１８】実施の形態５の製造方法を説明するためのフローチャートである。
【図１９】実施の形態６の製造方法において用いられる、実施の形態１のマスクを形成するためのレイヤを説明するための概略平面図である。
【図２０】実施の形態６の製造方法において用いられる、実施の形態２のマスクを形成するためのレイヤを説明するための概略平面図である。
【図２１】実施の形態６の製造方法を説明するためのフローチャートである。
【発明を実施するための形態】
【００１８】
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず一実施の形態の半導体装置の加工に用いられるマスクの構成について、図１、図２を用いて説明する。
【００１９】
図１を参照して、一実施の形態のマスクＭＳＫは、たとえばＣＭＯＳイメージセンサを形成するために用いられるマスクである。マスクＭＳＫは、たとえばＣＭＯＳイメージセンサに形成されるフォトダイオードなどの画素を構成する遮光膜、インナーレンズまたはカラーフィルタの薄膜を形成するために用いられる。
【００２０】
マスクＭＳＫは、上記の遮光膜やインナーレンズ、カラーフィルタなどを形成するためのパターンが、一般公知の材料（ガラスなど）により形成された基板ＳＢの一方の主表面に複数配置された構成を有している。
【００２１】
具体的には、マスクＭＳＫの主表面はいわゆる画素形成用領域であり、ＣＭＯＳイメージセンサの画素領域を形成するための領域である。画素形成用領域には、有効画素形成用領域と、基準用パターン形成用領域とを有している。
【００２２】
有効画素形成用領域は、ＣＭＯＳイメージセンサを構成する実際の画素が形成される有効画素領域を形成するための領域である。たとえばマスクＭＳＫが矩形の平面形状を有する場合、その矩形の主表面の中央部に有効画素形成用領域が配置される。
【００２３】
基準用パターン形成用領域は、基板ＳＢの主表面において有効画素形成用領域を取り囲むように、言い換えれば基板ＳＢの主表面における有効画素形成用領域の外周部に配置されている。有効画素形成用領域と基準用パターン形成用領域との境界は、有効画素形成用領域の外周線としての境界線ＢＬ１ｍ，ＢＬ２ｍ，ＢＬ３ｍ，ＢＬ４ｍであり、これらの境界線ＢＬ１ｍ〜ＢＬ４ｍを形成する矩形に囲まれるように有効画素形成用領域が、これらの境界線ＢＬ１ｍ〜ＢＬ４ｍの外側に基準用パターン形成用領域が、それぞれ配置されている。
【００２４】
有効画素形成用領域には、複数の画素用パターンＰＴＮ１ｍが配置されている。ここでは画素用パターンＰＴＮ１ｍとして、たとえば遮光膜などの、画素を構成する画素構成部材を形成するためのパターンが、一般公知の材料（クロムなど）により形成されたものが複数、行列状に配置されている。この画素用パターンＰＴＮ１ｍにより、ＣＭＯＳイメージセンサの画素構成部材が形成される。
【００２５】
基準用パターン形成用領域には、複数の非画素用パターンＰＴＮ２ｍが配置されている。非画素用パターンＰＴＮ２ｍは、画素用パターンＰＴＮ１ｍ以外のパターンであり、画素構成部材以外の部材（たとえば後述する基準部など）を形成するためのパターンである。
【００２６】
非画素用パターンＰＴＮ２ｍは、境界線ＢＬ１ｍ〜ＢＬ４ｍの両端の近傍に対向する領域に配置されており、言い換えれば非画素用パターンＰＴＮ２ｍのグループが、各境界線ＢＬ１ｍ〜ＢＬ４ｍのそれぞれに対向する領域に２か所ずつ、合計８か所に配置されている。
【００２７】
それぞれの非画素用パターンＰＴＮ２ｍのグループは、１つの基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍと、複数（ここでは５つ）のダミー形成用パターンＤＭｍとから構成されている。
【００２８】
基準用パターンＰＴＮ２１ｍ，ＰＴＮ２２ｍは境界線ＢＬ１ｍに対向する領域に、基準用パターンＰＴＮ２３ｍ，ＰＴＮ２４ｍは境界線ＢＬ２ｍに対向する領域に、それぞれ配置されている。また基準用パターンＰＴＮ２５ｍ，ＰＴＮ２６ｍは境界線ＢＬ３ｍに対向する領域に、基準用パターンＰＴＮ２７ｍ，ＰＴＮ２８ｍは境界線ＢＬ４ｍに対向する領域に、それぞれ配置されている。すなわち基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍは、有効画素形成用領域の境界線ＢＬ１ｍ〜ＢＬ４ｍを介在して、画素用パターンＰＴＮ１ｍと対向するように配置されている。
【００２９】
図１においては有効画素形成用領域の複数の画素用パターンＰＴＮ１ｍ同士の間隔と基準用パターン形成用領域の非画素用パターンＰＴＮ２ｍ同士の間隔とはほぼ等しい態様で示されている。そして画素用パターンＰＴＮ１ｍと非画素用パターンＰＴＮ２ｍとは平面的にすべて同じ大きさであり、境界線ＢＬ１ｍ〜ＢＬ４ｍを介在して互いに対向する画素用パターンＰＴＮ１ｍと非画素用パターンＰＴＮ２ｍとは互いにツライチになるように（互いに境界線ＢＬ１ｍ〜ＢＬ４ｍに沿う方向に関する座標が等しくなるように）配置されている。
【００３０】
たとえば基準用パターンＰＴＮ２１ｍと、境界線ＢＬ１ｍを介在して基準用パターンＰＴＮ２１ｍと対向する画素用パターンＰＴＮ１ｍ（画素用パターンＰＴＮ１１ｍ）とは、境界線ＢＬ１ｍに沿う図の左右方向に関する座標が等しくなるように配置されている。画素用パターンＰＴＮ１１ｍ（基準用パターンＰＴＮ２１ｍ）は、たとえば図１の横方向に９行並ぶ画素用パターンＰＴＮ１ｍのうち左端から２番目の行の位置に配置される。他の基準用パターンＰＴＮ２２ｍ〜ＰＴＮ２８ｍについても同様に、たとえば画素用パターンＰＴＮ１ｍの行（または列）の端から２番目の行（または列）と等しい座標の位置に配置されている。
【００３１】
しかし実際には、隣り合う画素用パターンＰＴＮ１ｍ同士の間隔と隣り合う非画素用パターンＰＴＮ２ｍ同士の（図の行方向または列方向に関する）間隔とは等しくない。具体的には、図２を参照して、画素用パターンＰＴＮ１ｍは非画素用パターンＰＴＮ２ｍに対して全体的に有効画素形成用領域の中央側にずれるように（中央側に集中するように）配置されている。すなわち隣り合う１対の画素用パターンＰＴＮ１ｍの間隔は、隣り合う１対の非画素用パターンＰＴＮ２ｍの間隔より短くなっている。その結果、たとえば基準用パターンＰＴＮ２１ｍと、境界線ＢＬ１ｍを介在して基準用パターンＰＴＮ２１ｍと対向する画素用パターンＰＴＮ１１ｍとは、境界線ＢＬ１ｍに沿う図の左右方向に関する座標が異なる。
【００３２】
基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍは、それぞれが境界線ＢＬ１ｍ〜ＢＬ４ｍを介在して対向する有効画素形成用領域の画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍが、境界線ＢＬ１ｍ〜ＢＬ４ｍに沿う方向に関して本来配置される基準位置を示すように配置されている。具体的には、たとえば基準用パターンＰＴＮ２１ｍは、画素用パターンＰＴＮ１１ｍが境界線ＢＬＫ１ｍに沿う図の左右方向に関して本来配置される基準位置と等しい位置に配置されている。ここで本来配置される基準位置とは、有効画素形成用領域の画素用パターンＰＴＮ１ｍの（境界線を介在して対向する）非画素用パターンＰＴＮ２ｍに対する位置のずれを考慮する必要がない（画素用パターンＰＴＮ１ｍに全くずれが存在しない）場合における画素用パターンＰＴＮ１ｍの配置される位置を意味する。したがって図１における画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍは、これが本来存在すべき基準位置（基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍが配置される位置）よりも中央側に集中するようにずれて配置されている。
【００３３】
基準用パターン形成用領域において、基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍの周囲には、基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍと間隔をあけてダミー形成用パターンＤＭｍが形成されている。ダミー形成用パターンＤＭｍはここでは平面視における基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍの第１の方向（たとえば図の行方向）、第２の方向（たとえば図の列方向）および第３の方向（たとえば図の約４５°斜め方向）に配置される。ただし基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍは、境界線ＢＬ１ｍ〜ＢＬ４ｍを介在してそれぞれが対向する画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍとの、境界線ＢＬ１ｍ〜ＢＬ４ｍに交差する方向の間隔が、隣り合う１対の画素用パターンＰＴＮ１ｍの間隔とほぼ等しくなるように配置される。このため各基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍの、境界線ＢＬ１ｍ〜ＢＬ４ｍ側にはダミー形成用パターンＤＭｍが配置されるスペースがなく、ダミー形成用パターンＤＭｍは配置されない。その結果ここでは、各基準用パターンの周囲には５つのダミー形成用パターンＤＭｍが配置される。ただしこれに限らず、より多数のダミー形成用パターンＤＭｍが配置されてもよい。
【００３４】
ダミー形成用パターンＤＭｍと基準用パターンとの、上記第１または第２の方向に関する間隔は、隣り合う１対の画素用パターンＰＴＮ１ｍの上記第１または第２の方向に関する間隔よりも長く、画素用パターンＰＴＮ１ｍが基準用パターンに対して全くずれないように配置される場合と同じ間隔となっている。
【００３５】
画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍの基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍに対する位置のずれは、以下の２つの要因により生じる。１つ目は上記のように、画素用パターンＰＴＮ１ｍが、非画素用パターンＰＴＮ２ｍに対して全体的に有効画素形成用領域の中央側にずれるように配置されるためである。全体的に有効画素形成用領域の中央側に詰め寄るように配置されるため、各画素用パターンＰＴＮ１ｍの間隔がたとえば各非画素用パターンＰＴＮ２ｍの間隔に比べて小さくなる。
【００３６】
複数の画素用パターンＰＴＮ１ｍが全体的に有効画素形成用領域の中央側にずれるように配置されることから、あたかも有効画素形成用領域がこのように中央側にずれない場合に比べて基板ＳＢの主表面の中央側にシュリンクしたように見える。このため以下において画素用パターンＰＴＮ１ｍが中央側に集中した状態をシュリンクということにする。
【００３７】
位置のずれの要因の２つ目は、加工の精度により、有効画素形成用領域の画素用パターンＰＴＮ１ｍを形成する際に、非画素用パターンＰＴＮ２ｍの位置に対する誤差が発生するためである。これは手作業や設備の寸法精度など多種の要因により発生するものである。これらの要因が組み合わさることにより図２に示すように、有効画素形成用領域において、たとえば本来の位置がｃ１である点がｃ２へと図の右方向にｚだけ位置ずれする。
【００３８】
また図２に示すように、画素用パターンＰＴＮ１１ｍの左側の縁部は、基準用パターンＰＴＮ２１ｍに対して図の右方向にａだけずれており、画素用パターンＰＴＮ１２ｍの右側の縁部は、基準用パターンＰＴＮ２２ｍに対して図の右方向にｂだけずれている。
【００３９】
基準用パターンＰＴＮ２１ｍの左側の縁部と基準用パターンＰＴＮ２２ｍの右側の縁部との、図の左右方向に関する距離をＬとする。このとき、シュリンク率をＳとすれば
【００４０】
【数１】
2014107383.tif 000003
【００４１】
【数２】
2014107383.tif 000004
【００４２】
となる。これらの数式は、上記の位置のずれの２つの要因を組み合わせることにより導き出される。
【００４３】
また、上記の数式より、シュリンク率Ｓは
【００４４】
【数３】
2014107383.tif 000005
【００４５】
となりかつ、ずれ量ｚは
【００４６】
【数４】
2014107383.tif 000006
【００４７】
となる。
なおここでは画素用パターンＰＴＮ１ｍおよび非画素用パターンＰＴＮ２ｍ（基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍおよびダミー形成用パターンＤＭｍ）は図を簡略化するために矩形の平面形状を有しているが、これに限らず、これらのパターンは任意の平面形状を取り得る。
【００４８】
図３を参照して、一実施の形態の半導体チップＣＨＰは、図１および図２のマスクＭＳＫを用いて形成される半導体装置としてのＣＭＯＳイメージセンサである。半導体チップＣＨＰは、一般公知の材料（たとえばシリコンの単結晶）により形成された半導体基板ＳＵＢの一方の主表面に配置されている。
【００４９】
半導体基板ＳＵＢの一方の主表面には、画素領域と、周辺回路領域とを有している。画素領域はＣＭＯＳイメージセンサのフォトダイオードなどの画素が配置される、半導体チップＣＨＰの主要部分である。たとえば半導体チップＣＨＰが矩形の平面形状を有する場合、その矩形の主表面の中央部に画素領域が配置される。
【００５０】
また周辺回路領域は、たとえば半導体チップＣＨＰの外部の回路との電気信号の入出力などを行なうための回路が配置される領域である。周辺回路領域は、半導体基板ＳＵＢの主表面において画素領域を取り囲むように、言い換えれば半導体基板ＳＵＢの主表面における画素領域の外周部に配置されている。画素領域と周辺回路領域との境界は、画素領域の外周線としての境界線Ｂ１ｃ，Ｂ２ｃ，Ｂ３ｃ，Ｂ４ｃであり、これらの境界線Ｂ１ｃ〜Ｂ４ｃを形成する矩形に囲まれるように画素領域が、これらの境界線Ｂ１ｃ〜Ｂ４ｃの外側に周辺回路領域が、それぞれ配置されている。
【００５１】
画素領域には、有効画素領域と、基準部配置領域とを有している。有効画素領域は、たとえば画素領域が矩形の平面形状を有する場合、その矩形の主表面の中央部に配置される。有効画素領域は画素が光を吸収して電気信号に変換する、フォトダイオードとして有効な機能を有する、画素領域の主要部分である。
【００５２】
基準部配置領域は、画素領域の主表面において有効画素領域を取り囲むように、言い換えれば半導体基板ＳＵＢの主表面における有効画素領域の外周部に配置されている。有効画素領域と基準部配置領域との境界は、有効画素領域の外周線としての境界線ＢＬ１ｃ，ＢＬ２ｃ，ＢＬ３ｃ，ＢＬ４ｃであり、これらの境界線ＢＬ１ｃ〜ＢＬ４ｃを形成する矩形に囲まれるように有効画素領域が、これらの境界線ＢＬ１ｃ〜ＢＬ４ｃの外側に基準部配置領域が、それぞれ配置されている。
【００５３】
有効画素領域には、複数の画素構成部材ＰＴＮ１ｃが配置されている。画素構成部材ＰＴＮ１ｃはマスクＭＳＫの画素用パターンＰＴＮ１ｍにより形成される、遮光膜やインナーレンズ、カラーフィルタなどの画素の構成要素であり、これが画素用パターンＰＴＮ１ｍと同様に複数、行列状に配置されている。
【００５４】
図３の有効画素領域には、画素としてのフォトダイオードＰＤが配置されている。ここでは一例として、行列状に配置される１対の画素構成部材ＰＴＮ１ｃの間に挟まれる位置にフォトダイオードＰＤが図示されるが、これは図を簡略化するためであり、フォトダイオードＰＤの構成はこのような態様に限られない。
【００５５】
基準部配置領域には、複数の非画素構成部材ＰＴＮ２ｃが配置されている。非画素構成部材ＰＴＮ２ｃは、画素構成部材ＰＴＮ１ｃと同一の層として配置されるが画素の構成要素ではない部材である。
【００５６】
非画素構成部材ＰＴＮ２ｃは、境界線ＢＬ１ｃ〜ＢＬ４ｃの両端の近傍に対向する領域に配置されており、言い換えれば非画素構成部材ＰＴＮ２ｃのグループが、各境界線ＢＬ１ｃ〜ＢＬ４ｃのそれぞれに対向する領域に２か所ずつ、合計８か所配置されている。
【００５７】
それぞれの非画素構成部材ＰＴＮ２ｃのグループは、１つの基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃと、複数（ここでは５つ）のダミー構造ＤＭｃとから構成されている。基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃは基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍにより、ダミー構造ＤＭｃはダミー形成用パターンＤＭｍにより、それぞれ形成される。
【００５８】
このように画素構成部材ＰＴＮ１ｃはマスクＭＳＫの画素用パターンＰＴＮ１ｍにより、非画素構成部材ＰＴＮ２ｃはマスクＭＳＫの非画素用パターンＰＴＮ２ｍにより形成される。このため、画素構成部材ＰＴＮ１ｃおよび非画素構成部材ＰＴＮ２ｃは基本的に画素用パターンＰＴＮ１ｍおよび非画素用パターンＰＴＮ２ｍと同様の構成となっている。
【００５９】
具体的には、画素構成部材ＰＴＮ１ｃ（画素構成部材ＰＴＮ１１ｃ〜ＰＴＮ１８ｃを含む）は、非画素構成部材ＰＴＮ２ｃに対して全体的に有効画素領域の中央側にずれるように、すなわちシュリンクするように配置されている。一方、非画素構成部材ＰＴＮ２ｃの特に基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃは、それぞれが境界線ＢＬ１ｃ〜ＢＬ４ｃを介在して、有効画素領域の画素構成部材ＰＴＮ１１ｃ〜ＰＴＮ１８ｃと対向するように配置されている。基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃのそれぞれは、有効画素領域の画素構成部材ＰＴＮ１１ｃ〜ＰＴＮ１８ｃが、境界線ＢＬ１ｍ〜ＢＬ４ｍに沿う方向に関して本来配置される基準位置を示すように配置されている。
【００６０】
また基準部配置領域において、基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃの周囲には、基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃと間隔をあけてダミー構造ＤＭｃが形成されている。
【００６１】
その他の画素構成部材ＰＴＮ１ｃおよび非画素構成部材ＰＴＮ２ｃの各部の構成は、基本的に上記の画素用パターンＰＴＮ１ｍおよび非画素用パターンＰＴＮ２ｍの各部と同様の構成である。
【００６２】
なおここでは画素構成部材ＰＴＮ１ｃおよび非画素構成部材ＰＴＮ２ｃ（基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃおよびダミー構造ＤＭｃ）は図を簡略化するために矩形の平面形状を有しているが、これに限らず、これらのパターンは任意の平面形状を取り得る。
【００６３】
次に一実施の形態の作用効果について説明する。まず図４を参照して、一実施の形態のマスクＭＳＫおよび半導体チップＣＨＰの有効画素（形成用）領域においてパターンなどをシュリンクさせる意義について説明する。
【００６４】
図４を参照して、たとえば半導体チップＣＨＰの上方に配置されたレンズＬＮＳを通って半導体チップＣＨＰ（ＣＭＯＳイメージセンサ）の特にフォトダイオードＰＤ（有効画素領域）に入射する、レンズＬＮＳの真上からの光は、以下のようにレンズＬＮＳを透過する。レンズＬＮＳの中央部を通る光は、レンズＬＮＳによる屈折をほとんど受けずに有効画素領域の中央部のフォトダイオードＰＤに入射する。これに対して、レンズＬＮＳの端部からレンズＬＮＳに入射する光は、レンズＬＮＳにより屈折して、図４の上下方向に対して大きな角度を有する方向に進行する。このように、光がレンズＬＮＳに入射する位置がレンズＬＮＳの中央部から離れるにつれて、当該光がレンズＬＮＳにより大きく屈折する。
【００６５】
ここで有効画素領域に配置される個々のフォトダイオードＰＤには、その上方に遮光膜が配置されている。この遮光膜は、半導体チップＣＨＰの主表面において、所望のフォトダイオードＰＤの隣りに配置されるフォトダイオードＰＤに意図せず光が入射することを抑制するものであり、図４中に遮光膜ＰＴＮとして示される。たとえば図３の画素構成部材ＰＴＮ１ｃが図４の遮光膜ＰＴＮに相当する。したがって遮光膜ＰＴＮは、たとえばフォトダイオードＰＤと平面的に隣り合う領域に配置されることがある。
【００６６】
ところが上記のようにレンズＬＮＳの作用により入射する光が大きく屈折すれば、特に有効画素領域の端部において、遮光膜ＰＴＮが、遮光すべき光のみならず、所望のフォトダイオードＰＤに入射されるべき光の一部までも遮光する可能性がある。
【００６７】
このような問題を解決するためには、半導体チップＣＨＰ内の遮光膜ＰＴＮを有効画素領域において平面的に中心側にずれるようにシュリンクさせることが好ましい。このようにすれば、有効画素領域の平面視における比較的外側に遮光膜ＰＴＮが配置されなくなるため、有効画素領域の端部のレンズＬＮＳにより大きく屈折した光が意図せず遮光膜ＰＴＮにより遮られる可能性を低減することができる。上記においてマスクＭＳＫの画素用パターンＰＴＮ１ｍおよび半導体チップＣＨＰの画素構成部材ＰＴＮ１ｃがシュリンクされることはこのような意義を有する。
【００６８】
ところがたとえばマスクＭＳＫの画素用パターンＰＴＮ１ｍが本来配置される基準位置に対してシュリンクによりずれる量が高精度に把握できなければ、当該ずれる量を高精度に管理することが困難となる。しかしながらこれまで、本来配置される基準位置を示す手段が確立されていなかった。
【００６９】
そこで一実施の形態において、シュリンクされない場合の基準位置を示す基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍが設けられる。基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍはシュリンクを考慮せずに形成することができるため、通常の設計仕様により容易に形成可能である。このため、画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍの基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍに対する位置のずれを測定することにより、画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍの基準位置からのずれの量を高精度に把握し、当該ずれの量を所望の値となるよう制御することができる。
【００７０】
基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍは境界線ＢＬ１ｍ〜ＢＬ４ｍを介在して、画素用パターンＰＴＮ１１ｍと対向するように配置される。そして基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍは、境界線ＢＬに沿う方向に関して本来配置される基準位置を示す。画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍと基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍとの距離が短くなるため、画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍの位置をより正確に把握することができる。
【００７１】
一実施の形態においては、ダミー形成用パターンＤＭｍが基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍの周りを囲むように配置される。このため、基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍがパターニングにより形成される際に光近接効果やマイクロローディング効果などにより形状が変動する可能性を低減することができる。
【００７２】
すなわち、平面視における端部に存在し周囲にダミーパターンが形成されないパターンは、光近接効果やマイクロローディング効果などにより形状が変動する可能性がある。ところがマスクＭＳＫにおいて基準位置を示す重要な役割を担う基準用パターンＰＴＮ２１ｍ〜２８ｍの周りをダミー形成用パターンＤＭｍで囲むことにより、基準用パターンＰＴＮ２１ｍ〜２８ｍを平面視における中央部に配置することができる。このようにすれば、周囲のダミー形成用パターンＤＭｍが基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍのダメージから保護する役割を果たすことにより、基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍの形状変化を抑制することができる。
【００７３】
なお上記のように、各基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍの、境界線ＢＬ１ｍ〜ＢＬ４ｍ側にはダミー形成用パターンＤＭｍが配置されるスペースがなく、ダミー形成用パターンＤＭｍは配置されない。しかし各基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍの境界線ＢＬ１ｍ〜ＢＬ４ｍ側には、境界線ＢＬ１ｍ〜ＢＬ４ｍを超えた有効画素形成用領域に、基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍと同様の構成を有する画素用パターンＰＴＮ１ｍが配置される。すなわち基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍは境界線ＢＬ１ｍ〜ＢＬ４ｍ側の方向についてはこの画素用パターンＰＴＮ１ｍに囲まれる。この画素用パターンＰＴＮ１ｍはダミー形成用パターンＤＭｍと同様の役割を有するため、上記の基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍの形状変化を抑制する効果をより高めることができる。
【００７４】
また半導体チップＣＨＰにおいて上記のマスクＭＳＫと同様の構成を有することにより、上記のマスクＭＳＫが有する作用効果と同様の作用効果を奏する。
【００７５】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、基準用パターンおよび基準部の平面形状において異なっている。まず本実施の形態のマスクの構成について、図５、図６を用いて説明する。
【００７６】
図５を参照して、本実施の形態のマスクＭＳＫは、基本的に実施の形態１のマスクＭＳＫと同様の構成を有している。しかし図５のマスクＭＳＫは、基準用パターン形成用領域に配置される非画素用パターンＰＴＮ２ｍの平面形状が矢印状（楔形形状）となっている。
【００７７】
具体的には、非画素用パターンＰＴＮ２ｍは、境界線ＢＬ１ｍ〜ＢＬ４ｍの両端の近傍に対向する領域に配置されており、各境界線ＢＬ１ｍ〜ＢＬ４ｍのそれぞれに対向する領域に非画素用パターンＰＴＮ２ｍが２つずつ、合計８つ配置されている。ただしそれぞれの非画素用パターンＰＴＭ２ｍには単一の基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍのみが配置されている。したがって図５のマスクＭＳＫにおいてはダミー形成用パターンＤＭｍが配置されていない。ただし図５のマスクＭＳＫにおいて基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍが配置される場所は、図１のマスクＭＳＫと同じであり、具体的には、画素用パターンＰＴＮ１ｍの行（または列）の端から２番目の行（または列）と等しい座標の位置に配置されている。
【００７８】
基準用パターンＰＴＮ２ｍ（ＰＴＮ２１ｍ〜ＰＴＮ２８ｍ）は、マスクＭＳＫの基板ＳＢの主表面において、境界線ＢＬ１ｍ〜ＢＬ４ｍのそれぞれに対して垂直に延びる仮想の直線ｌを対称線とする対称な平面形状を有している。図５の基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍが示す楔形の平面形状は、上記の対称の条件を満たす形状の一例として用いられている。したがって、たとえば図６を参照して、本実施の形態の基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍは、図５に示す楔形形状の代わりに、菱形の平面形状を有していてもよい。この場合も、当該菱形の基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍは、境界線ＢＬ１ｍ〜ＢＬ４ｍに垂直な仮想の直線を対称線として対称な平面形状を有する。
【００７９】
図５および図６は、有効画素形成用領域の画素用パターンＰＴＮ１１ｍのシュリンクおよび有効画素形成用領域の位置ずれを考慮していない。しかし実際には、図７を参照して、本実施の形態においても実施の形態１と同様に、画素用パターンＰＴＮ１ｍは非画素用パターンＰＴＮ２ｍに対して全体的に有効画素形成用領域の中央側にずれるように（中央側に集中するように）配置されている。
【００８０】
なお図６のように菱形の基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍについても実際には図７に示すようなシュリンクおよび位置ずれが存在するがここではその図示が省略されている。
【００８１】
基準用パターンＰＴＮ２１ｍの中央部（仮想の直線ｌ）と基準用パターンＰＴＮ２２ｍの中央部（仮想の直線ｌ）との、図の左右方向に関する距離をＬとする。このとき、シュリンク率をＳとすれば、基準用パターンＰＴＮ２１ｍの中央部と画素用パターンＰＴＮ１１ｍの中央部との距離ａ０は
【００８２】
【数５】
2014107383.tif 000007
【００８３】
となり、基準用パターンＰＴＮ２２ｍの中央部と画素用パターンＰＴＮ１２ｍの中央部との距離ｂ０は
【００８４】
【数６】
2014107383.tif 000008
【００８５】
となる。ここでａ１は基準用パターンＰＴＮ２１ｍの中央部と画素用パターンＰＴＮ１１ｍの縁部との距離であり、ｂ１は基準用パターンＰＴＮ２２ｍの中央部と画素用パターンＰＴＮ１２ｍの縁部との距離である。
【００８６】
図５〜図７においてはダミー形状用パターンＤＭｍが配置されていないが、図８を参照して、本実施の形態においても実施の形態１と同様に基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍの周りにこれらを取り囲むようにダミー形状用パターンＤＭｍが配置されてもよい。
【００８７】
図９を参照して、図５のマスクＭＳＫを用いて形成される本実施の形態の半導体チップＣＨＰは、基本的に実施の形態１の半導体チップＣＨＰと同様の構成を有している。しかし図９の半導体チップＣＨＰは、基準部配置領域に配置される非画素構成部材ＰＴＮ２ｃ（基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃ）の平面形状が矢印状（楔形形状）となっている。図９の半導体チップＣＨＰは図５のマスクＭＳＫにより形成されるため、画素構成部材ＰＴＮ１ｃおよび非画素構成部材ＰＴＮ２ｃは基本的に画素用パターンＰＴＮ１ｍおよび非画素用パターンＰＴＮ２ｍと同様の構成となっている。本実施の形態の半導体チップＣＨＰは、たとえば図６のマスクＭＳＫにより形成された、菱形の非画素構成部材ＰＴＮ２ｃ（基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃ）を有するものであってもよい。
【００８８】
次に本実施の形態の作用効果について説明する。
本実施の形態のマスクＭＳＫの非画素用パターンＰＴＮ２ｍは、境界線ＢＬ１ｍ〜ＢＬ４ｍに対して垂直に延びる仮想の直線ｌを対称線とする対称な平面形状を有する。すなわち非画素用パターンＰＴＮ２ｍは、仮想の直線ｌに垂直な方向について、仮想の直線ｌの左側および右側の双方において同じ距離だけパターンが配置された態様となっている。したがって本実施の形態の非画素用パターンＰＴＮ２ｍには、仮想の直線ｌの左側と右側との双方に、光近接効果およびマイクロローディング効果がほぼ同様に加わる。このため本実施の形態の非画素用パターンＰＴＮ２ｍには、仮想の直線ｌの左側と右側との双方において、光近接効果およびマイクロローディング効果に起因する変形などが互いに逆方向に発生する。
【００８９】
したがって、たとえ非画素用パターンＰＴＮ２ｍの仮想の直線ｌの左側および右側において光近接効果などにより形状が変化したとしても、非画素用パターンＰＴＮ２ｍの中央部である仮想の直線ｌにおいては仮想の直線ｌの左側の形状変化と右側の形状変化とが互いに相殺され、形状や位置の変化が起こらなくなる。つまり少なくとも仮想の直線ｌが所望の位置に確保されることにより、たとえば図５に示す楔形の非画素用パターンＰＴＮ２ｍおよび図６に示す菱形の非画素用パターンＰＴＮ２ｍの先端部（尖った部分）の位置は基準位置としての信頼性が高くなり、この位置を利用して画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍの基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍに対する位置のずれを高精度に測定することができる。
【００９０】
上記のように本実施の形態においては、少なくとも仮想の直線ｌ上の非画素用パターンＰＴＮ２ｍの位置が確保できればよく、仮想の直線ｌ上以外の領域の非画素用パターンＰＴＮ２ｍが変形等しても問題はない。このため図５などに示すように、本実施の形態の非画素用パターンＰＴＮ２ｍのグループにはダミー形成用パターンＤＭｍが配置されなくてもよい。ただし図８のように本実施の形態の非画素用パターンＰＴＮ２ｍのグループについても実施の形態１と同様に、１つの基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍと、複数（ここでは５つ）のダミー形成用パターンＤＭｍとから構成されれば、基準用パターンＰＴＮ２１ｍの変形を抑制することができるため、さらに高精度に基準位置を示すことができる。
【００９１】
また半導体チップＣＨＰにおいて上記のマスクＭＳＫと同様の構成を有することにより、上記のマスクＭＳＫが有する作用効果と同様の作用効果を奏する。
【００９２】
（実施の形態３）
実施の形態１〜２のマスクＭＳＫの第１の製造方法は以下のとおりである。ここでは特に、ＣＡＤ上における設計（レイアウト）の手法について述べる。
【００９３】
図１０および図１１を参照して、本実施の形態においては、マスクＭＳＫに有効画素形成用領域（およびそのパターン）を形成するためのＣＡＤ上のデータの集まりであるレイヤと、マスクＭＳＫに基準用パターン形成用領域（およびそのパターン）を形成するためのＣＡＤ上のレイヤとが別のレイヤとして準備される。
【００９４】
すなわち、有効画素形成用領域を形成するためのレイヤはシュリンク領域のレイヤＬＹＲ１であり、基準用パターン形成用領域を形成するためのレイヤは非シュリンク領域のレイヤＬＹＲ２である。これは有効画素形成用領域に形成される画素用パターンＰＴＮ１ｍはシュリンクされるのに対し、基準用パターン形成用領域に形成される非画素用パターンＰＴＮ２ｍはシュリンクされないためである。
【００９５】
シュリンク領域のレイヤには、画素用パターンＰＴＮ１ｍ（画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍを含む）を形成するための画素用データＰＴＮ１が含まれており、画素用データＰＴＮ１には画素用データＰＴＮ１１〜ＰＴＮ１８が含まれている。画素用データＰＴＮ１１〜ＰＴＮ１８のそれぞれは、画素用パターンＰＴＮ１１ｍ〜ＰＴＮ１８ｍを形成するためのデータに対応する。
【００９６】
非シュリンク領域のレイヤには、非画素用パターンＰＴＮ２ｍすなわち基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍと、ダミー形成用パターンＤＭｍとを形成するための非画素用データＰＴＮ２が含まれており、非画素用データＰＴＮ２には基準用データＰＴＮ２１〜ＰＴＮ２８およびダミー形成用パターンＤＭｍを形成するためのデータが含まれている。基準用データＰＴＮ２１〜ＰＴＮ２８のそれぞれは、基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍを形成するためのデータに対応する。
【００９７】
図１０に示す図１（実施の形態１）のマスクＭＳＫ、および図１１に示す図５（実施の形態２）のマスクＭＳＫの双方ともに、本実施の形態のようにシュリンク領域のレイヤと非シュリンク領域のレイヤとの２つのレイヤを用いることにより形成することができる。
【００９８】
なおここでは、レイヤＬＹＲ１，ＬＹＲ２に存在するデータの集まりをイメージしやすくするために、各データをマスクＭＳＫなどと同様に行列状に配置されるように図示している。
【００９９】
次に、図１２を参照しながら、本実施の形態のマスクＭＳＫの製造方法（ＣＡＤを用いた設計手法）について説明する。
【０１００】
図１２を参照して、まずマスク用の基板ＳＢが準備される（Ｓ００）。次に図１０および図１１に示すようなシュリンク領域のデータ（第１のデータ）が集まることができる第１のレイヤと、非シュリンク領域のデータ（第２のデータ）が集まることができる第２のレイヤとのそれぞれが準備される（Ｓ１０）。
【０１０１】
次に第１のレイヤには、画素構成部材ＰＴＮ１ｃ（図３、図９参照）を形成するための画素用パターンＰＴＮ１ｍが形成される有効画素形成用領域に画素用パターンＰＴＮ１ｍを描画するための、シュリンクデータＰＴＮ１（第１のデータ）が描かれる（Ｓ２０）。
【０１０２】
次に第２のレイヤには、画素用パターンＰＴＮ１ｍが本来配置される基準位置を示すための（基準部ＰＴＮ２１ｃ〜ＰＴＮ２８ｃを形成するための）基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍが形成される基準用パターン形成用領域に基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍを描画するための、非シュリンクデータＰＴＮ２（第２のデータ）が描かれる（Ｓ３０）。
【０１０３】
以上をより簡潔に言い換えれば、シュリンク領域のレイヤである第１のレイヤにシュリンク領域のデータである第１のデータＰＴＮ１（ＰＴＮ１１〜ＰＴＮ１８）が描かれ、非シュリンク領域のレイヤである第２のレイヤに非シュリンク領域のデータである第２のデータＰＴＮ２（ＰＴＮ２１〜ＰＴＮ２８）が描かれる。ここでの第２のデータＰＴＮ２には、ダミー形成用パターンＤＭｍを形成するためのデータが含まれる。
【０１０４】
なお工程（Ｓ２０）と工程（Ｓ３０）との順序は不問であり、工程（Ｓ３０）が工程（Ｓ２０）より先になされてもよいし、工程（Ｓ２０）と工程（Ｓ３０）とが同時になされてもよい。
【０１０５】
次に、シュリンク領域のデータである第１のデータを用いて、マスク用基板ＳＢへの画素用パターンＰＴＮ１ｍ（ＰＴＮ１１ｍ〜ＰＴＮ１８ｍ）の描画がなされる（Ｓ４０）。このとき、画素用パターンＰＴＮ１ｍは、シュリンクがない場合に本来配置される位置よりも有効画素形成用領域の中央側にずれるようにシュリンクするよう制御される（Ｓ４１）。
【０１０６】
次に、非シュリンク領域のデータである第２のデータを用いて、マスク用基板ＳＢへの非画素用パターンＰＴＮ２ｍ（基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍおよびダミー形成用パターンＤＭｍ）の描画がなされる（Ｓ５０）。ここでの描画はシュリンクされずに、基準位置を示すことが可能となるように、通常の手法により容易に描画される。
【０１０７】
なお工程（Ｓ４０）と工程（Ｓ５０）との順序は不問であり、工程（Ｓ５０）が工程（Ｓ４０）より先になされてもよいし、工程（Ｓ４０）と工程（Ｓ５０）とが同時になされてもよい。
【０１０８】
本実施の形態のようにシュリンク領域のデータと非シュリンク領域のデータとを異なるレイヤに描くことにより、実際のマスクＭＳＫの基板ＳＢへの描画の際にシュリンク領域のデータのみを非シュリンク領域のデータに対してシュリンクさせることができる。また非シュリンク領域のデータは通常の基準位置を示すように描画することができるので、特別な手法を用いずに容易に形成することができる。したがって、実施の形態１〜２に示す高精度なマスクＭＳＫを提供することができる。
【０１０９】
（実施の形態４）
実施の形態１〜２のマスクＭＳＫの第２の製造方法は以下のとおりである。ここでも特に、ＣＡＤ上における設計（レイアウト）の手法について述べる。
【０１１０】
図１３および図１４を参照して、本実施の形態においては、たとえば単一のレイヤ内に、有効画素形成用領域の画素用パターンＰＴＮ１ｍを形成するためのデータと、基準用パターン形成用領域の非画素用パターンＰＴＮ２ｍを形成するためのデータとが混在している。しかしこれらのデータのうちたとえば画素用パターンＰＴＮ１ｍを形成するためのデータのみに、当該データをシュリンクさせたうえでマスクＭＳＫの基板ＳＢに形成すべきことを示す識別データが重畳される。この識別データの存在により、実際に基板ＳＢにパターンＰＴＮ１ｍ，ＰＴＮ２ｍが描画される際には、シュリンク領域用のデータのみ、非シュリンク領域用のデータに対してシュリンクするよう制御されたうえで描画される。
【０１１１】
以上の点において本実施の形態は、上記の実施の形態３と異なっており、他の構成要素などは実施の形態３と同様であるため、その説明を省略する。
【０１１２】
次に、図１５を参照しながら、本実施の形態のマスクＭＳＫの製造方法（ＣＡＤを用いた設計手法）について説明する。
【０１１３】
図１５を参照して、まずマスク用の基板ＳＢが準備される（Ｓ００）。
次に図１３および図１４に示すように、有効画素形成用領域（シュリンク領域）に画素用パターンＰＴＮ１ｍを描画するための第１のデータと、基準用パターン形成用領域（非シュリンク領域）に非画素用パターンＰＴＮ２ｍを描画するための第２のデータとが描かれるための、たとえば単一のレイヤが準備される（Ｓ１０）。
【０１１４】
次に、工程（Ｓ１０）において準備されたレイヤに描かれる、上記の第１のデータと第２のデータとが準備される（Ｓ２０）。
【０１１５】
次に、有効画素形成用領域（シュリンク領域）に画素用パターンＰＴＮ１ｍを描画するための第１のデータと、基準用パターン形成用領域（非シュリンク領域）に非画素用パターンＰＴＮ２ｍを描画するための第２のデータとを識別するための識別データが準備される（Ｓ３０）。識別データとは具体的には、たとえば第１のデータのみに重畳するためのデータである。このようにすれば、識別データが重畳されていれば第１のデータであり、識別データが重畳されていなければ第２のデータであることを識別することができる。ただし逆に、第２のデータのみに重畳するための識別データが準備されてもよい。この場合は、識別データが重畳されていれば第２のデータであり、識別データが重畳されていなければ第１のデータであることを識別することができる。ただし以下においては、第１のデータに識別データが重畳されたものとして説明を進める。
【０１１６】
次に、シュリンク領域の第１のデータのみに、工程（Ｓ３０）において準備された識別データが重畳される（Ｓ４０）。すなわち第１のデータに識別データが、重ね合わせるように描画される。このようにすれば、たとえ第１のデータと第２のデータとが混在しても、識別データが重畳されたデータは第１のデータであり、識別データが重畳されないデータは第２のデータであることを容易に判別することができる。
【０１１７】
次に、上記第１のデータのみに識別データが重畳された状態で、図１２の工程（Ｓ４０）と同様に、マスク用基板ＳＢへの画素用パターンＰＴＮ１ｍ（ＰＴＮ１１ｍ〜ＰＴＮ１８ｍ）の描画がなされる（Ｓ５０）。このとき、図１２の工程（Ｓ４１）と同様にシュリンクするよう制御される（Ｓ５１）。
【０１１８】
次に、非シュリンク領域のデータである第２のデータを用いて、図１２の工程（Ｓ５０）と同様に、マスク用基板ＳＢへの非画素用パターンＰＴＮ２ｍ（基準用パターンＰＴＮ２１ｍ〜ＰＴＮ２８ｍおよびダミー形成用パターンＤＭｍ）の描画がなされる（Ｓ６０）。
【０１１９】
なおここでも工程（Ｓ５０）と工程（Ｓ６０）との順序は不問であり、工程（Ｓ６０）が工程（Ｓ５０）より先になされてもよいし、工程（Ｓ５０）と工程（Ｓ６０）とが同時になされてもよい。
【０１２０】
本実施の形態のようにシュリンク領域のデータに、これを非シュリンク領域のデータと識別するための識別データを重畳させることにより、シュリンク領域のデータと非シュリンク領域のデータとを同一のレイヤに描いたとしても、実際のマスクＭＳＫの基板ＳＢへの描画の際にシュリンク領域のデータのみを非シュリンク領域のデータに対してシュリンクさせることができる。その結果、実施の形態１〜２に示す高精度なマスクＭＳＫを提供することができる。
【０１２１】
（実施の形態５）
実施の形態１〜２のマスクＭＳＫの第３の製造方法は以下のとおりである。ここでも特に、ＣＡＤ上における設計（レイアウト）の手法について述べる。
【０１２２】
図１５および図１６を参照して、本実施の形態においては、たとえば単一のレイヤ内に、第１のセルＣＥ１と第２のセルＣＥ２との２つのセルが含まれている。このうち第１のセルには、有効画素形成用領域（シュリンク領域）の画素用パターンＰＴＮ１ｍを描画するためのデータ（画素用データＰＴＮ１）が含まれており、第２のセルには、基準用パターン形成用領域（非シュリンク領域）に基準用パターンＰＴＮ２ｍを描画するためのデータ（非画素用データＰＴＮ２）が含まれている。
【０１２３】
すなわち、有効画素形成用領域を形成するためのセルはシュリンク領域のセルＣＥ１であり、基準用パターン形成用領域を形成するためのセルは非シュリンク領域のセルＣＥ２である。
【０１２４】
このように本実施の形態においては、ＣＡＤ上のデータの集まりであるレイヤの中に、さらに小さいデータの集まりの単位であるセルが含まれている。
【０１２５】
以上の点において本実施の形態は、上記の実施の形態３と異なっており、他の構成要素などは実施の形態３と同様であるため、その説明を省略する。
【０１２６】
次に、図１８を参照しながら、本実施の形態のマスクＭＳＫの製造方法（ＣＡＤを用いた設計手法）について説明する。
【０１２７】
図１８を参照して、まずマスク用の基板ＳＢが準備される（Ｓ００）。
次に、図１６および図１７に示すように、有効画素形成用領域（シュリンク領域）に画素用パターンＰＴＮ１ｍを描画するための第１のデータと、基準用パターン形成用領域（非シュリンク領域）に基準用パターンＰＴＮ２ｍを描画するための第２のデータとが描かれるための、たとえば単一のレイヤが準備される（Ｓ１０）。この工程は図１５の工程（Ｓ１０）と同様である。
【０１２８】
次に上記レイヤに、有効画素形成用領域（シュリンク領域）のセルとしての第１のセルＣＥ１と、基準用パターン形成用領域（非シュリンク領域）のセルとしての第２のセルＣＥ２とが描かれる。またシュリンク領域のセルＣＥ１には、有効画素形成用領域（シュリンク領域）に画素用パターンＰＴＮ１ｍを描画するための第１のデータが描画される（Ｓ２０）。
【０１２９】
また非シュリンク領域のセルＣＥ２には、基準用パターン形成用領域（非シュリンク領域）に非画素用パターンＰＴＮ２ｍを描画するための第２のデータが描画される（Ｓ３０）。
【０１３０】
以下、たとえば実施の形態３（図１２）の工程（Ｓ４０）、（Ｓ４１）、（Ｓ５０）と同様の処理により、マスク用基板への描画がなされる（Ｓ４０〜Ｓ５０）。
【０１３１】
本実施の形態のようにシュリンク領域のデータと非シュリンク領域のデータとを、同一のレイヤ内の異なるセルに描いた場合においても、たとえば実施の形態３のようにシュリンク領域のデータと非シュリンク領域のデータとが異なるレイヤに描かれた場合と同様の効果を奏する。すなわち実際のマスクＭＳＫの基板ＳＢへの描画の際にシュリンク領域のデータのみを非シュリンク領域のデータに対してシュリンクさせることができ、実施の形態１〜２に示す高精度なマスクＭＳＫを提供することができる。
【０１３２】
なお本実施の形態を応用し、たとえば実施の形態４においてレイヤ内のデータにシュリンク領域または非シュリンク領域を認識するためのデータを重畳させているが、そのようにする代わりに、単一のセル内のデータにシュリンク領域または非シュリンク領域を認識するためのデータを重畳させてもよい。
【０１３３】
（実施の形態６）
実施の形態１〜２のマスクＭＳＫの第４の製造方法は以下のとおりである。ここでも特に、ＣＡＤ上における設計（レイアウト）の手法について述べる。
【０１３４】
図１９および図２０を参照して、本実施の形態においては、たとえば単一のレイヤ内に、有効画素形成用領域の画素用パターンＰＴＮ１ｍを形成するためのデータと、基準用パターン形成用領域の非画素用パターンＰＴＮ２ｍを形成するためのデータとが混在している。そしてそれぞれのデータがマスクＭＳＫの基板ＳＢ上において描画されるべき位置の座標が決められている。
【０１３５】
本実施の形態においては、有効画素形成用領域の画素用パターンＰＴＮ１ｍを描画するための第１のデータ（シュリンク領域のデータ）と、基準用パターン形成用領域の非画素用パターンＰＴＮ２ｍを描画するための第２のデータ（非シュリンク領域のデータ）とを、それぞれのデータが描画される位置の座標により識別する。そしてシュリンク領域のデータのみ、非シュリンク領域用のデータに対してシュリンクするよう制御されたうえで描画される。
【０１３６】
たとえば図１９および図２０に示すように、当該レイヤがマスクＭＳＫのｘ1≦ｘ≦ｘ2でありかつｙ1≦ｙ≦ｙ2である座標範囲内に描画される場合には、これはシュリンク領域内に描画されるため、その元のデータは第１のデータ（シュリンク領域のデータ）であるといえる。また当該レイヤがマスクＭＳＫの上記の座標範囲外に描画される場合には、その元のデータは第２のデータ（非シュリンク領域のデータ）であるといえる。
【０１３７】
すなわち実施の形態４においては各データに重畳された識別データによりシュリンク領域のデータか否かを識別するのに対し、本実施の形態においては各データが描画される位置の座標を識別することによりシュリンク領域のデータか否かを識別する。
【０１３８】
以上の点において本実施の形態は、上記の実施の形態４と異なっており、他の構成要素などは実施の形態４と同様であるため、その説明を省略する。
【０１３９】
次に、図２１を参照しながら、本実施の形態のマスクＭＳＫの製造方法（ＣＡＤを用いた設計手法）について説明する。
【０１４０】
図２１を参照して、まずマスク用の基板ＳＢが準備される（Ｓ００）。
次に図２１に示すように、マスク用の基板ＳＢにおいて、有効画素形成用領域（シュリンク領域）と基準用パターン形成用領域（非シュリンク領域）との座標の範囲が特定される（Ｓ１０）。ここでは上記のように、ｘ1≦ｘ≦ｘ2でありかつｙ1≦ｙ≦ｙ2である座標範囲内がシュリンク領域であり、それ以外の座標範囲が非シュリンク領域であると特定される。
【０１４１】
次に、有効画素形成用領域（シュリンク領域）に画素用パターンＰＴＮ１ｍを描画するための第１のデータと、基準用パターン形成用領域（非シュリンク領域）に非画素用パターンＰＴＮ２ｍを描画するための第２のデータとが描かれるための、たとえば単一のレイヤが準備される（Ｓ２０）。この工程は図１５の工程（Ｓ１０）と同様である。
【０１４２】
次に、工程（Ｓ２０）において準備されたレイヤに描かれる、上記の第１のデータと第２のデータとが準備される（Ｓ３０）。この工程は図１５の工程（Ｓ２０）と同様である。
【０１４３】
以下、たとえば実施の形態３（図１２）の工程（Ｓ４０）、（Ｓ４１）、（Ｓ５０）と同様の処理により、マスク用基板への描画がなされる（Ｓ４０〜Ｓ５０）。このとき、座標の範囲を識別しながら、シュリンク領域または非シュリンク領域のいずれの領域のデータであるかを識別し、シュリンク領域のデータのみシュリンクしながら描画される。
【０１４４】
本実施の形態のようにシュリンク領域と非シュリンク領域との座標の範囲を特定してこれを識別させることによっても、他の実施の形態と同様に、実際のマスクＭＳＫの基板ＳＢへの描画の際にシュリンク領域のデータのみを非シュリンク領域のデータに対してシュリンクさせることができる。その結果、実施の形態１〜２に示す高精度なマスクＭＳＫを提供することができる。
【０１４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４６】
上述した実施の形態と一部重複する部分もあるが、実施の形態に記載された内容の一部を以下に記載する。
【０１４７】
（１）マスクの製造方法は、主表面を有する基板を準備する工程を備える。基板の主表面のうち、画素を構成する画素構成部材を形成するための画素用パターンが形成される有効画素形成用領域に画素用パターンを描画するための第１のデータを準備する工程を備える。基板の主表面のうち、有効画素形成用領域を取り囲み、有効画素形成用領域において画素用パターンが本来配置される基準位置を示すための基準用パターンが形成される基準用パターン形成用領域に基準用パターンを描画するための第２のデータを準備する工程を備える。有効画素形成用領域と、基準用パターン形成用領域とを識別するための識別データを準備する工程を備える。第１のデータに識別データを重畳させた状態で、第１のデータを用いて有効画素形成用領域に画素用パターンを、基準位置よりも有効画素形成用領域の中央側にずれるように描画する工程を備える。第２のデータを用いて基準用パターン形成用領域に基準用パターンを描画する工程を備える。
【０１４８】
（２）マスクの製造方法は、主表面を有する基板を準備する工程を備える。基板の主表面のうち、画素を構成する画素構成部材を形成するための画素用パターンが形成される有効画素形成用領域に画素用パターンを描画するための、第１のセルに描かれた第１のデータを準備する工程を備える。基板の主表面のうち、有効画素形成用領域を取り囲み、有効画素形成用領域において画素用パターンが本来配置される基準位置を示すための基準用パターンが形成される基準用パターン形成用領域に基準用パターンを描画するための、第１のセルとは異なる第２のセルに描かれた第２のデータを準備する工程を備える。第１のデータを用いて有効画素形成用領域に画素用パターンを、基準位置よりも有効画素形成用領域の中央側にずれるように描画する工程を備える。第２のデータを用いて基準用パターン形成用領域に基準用パターンを描画する工程を備える。第１のセルと第２のセルとは同一のレイヤで描かれる。
【０１４９】
（３）マスクの製造方法は、主表面を有する基板を準備する工程を備える。基板の主表面のうち、画素を構成する画素構成部材を形成するための画素用パターンが形成される有効画素形成用領域と、基板の主表面のうち、有効画素形成用領域を取り囲み、有効画素形成用領域において画素用パターンが本来配置される基準位置を示すための基準用パターンが形成される基準用パターン形成用領域との、基板の主表面における座標の範囲を特定する工程を備える。有効画素形成用領域に画素用パターンを描画するための第１のデータと、基準用パターン形成用領域に基準用パターンを描画するための第２のデータとを準備する工程を備える。座標の範囲を識別しながら、第１のデータを用いて有効画素形成用領域に画素用パターンを、基準位置よりも有効画素形成用領域の中央側にずれるように描画する工程を備える。座標の範囲を識別しながら、第２のデータを用いて基準用パターン形成用領域に基準用パターンを描画する工程を備える。
【符号の説明】
【０１５０】
Ｂ１ｃ，Ｂ２ｃ，Ｂ３ｃ，Ｂ４ｃ，ＢＬ１ｃ，ＢＬ２ｃ，ＢＬ３ｃ，ＢＬ４ｃ，ＢＬ１ｍ，ＢＬ２ｍ，ＢＬ３ｍ，ＢＬ４ｍ  境界線、ＣＥ１，ＣＥ２  セル、ＣＨＰ  半導体チップ、ＤＭｃ  ダミー構造、ＤＭｍ  ダミー形成用パターン、ＬＮＳ  レンズ、ＬＹＲ１  シュリンク領域のレイヤ、ＬＹＲ２  非シュリンク領域のレイヤ、ＭＳＫ  マスク、ＰＤ  フォトダイオード、ＰＴＮ１，ＰＴＮ１１，ＰＴＮ１２，ＰＴＮ１３，ＰＴＮ１４，ＰＴＮ１５，ＰＴＮ１６，ＰＴＮ１７，ＰＴＮ１８  画素用データ、ＰＴＮ２  非画素用データ、ＰＴＮ２１，ＰＴＮ２２，ＰＴＮ２３，ＰＴＮ２４，ＰＴＮ２５，ＰＴＮ２６，ＰＴＮ２７，ＰＴＮ２８  基準用データ、ＰＴＮ１ｃ  画素構成部材、ＰＴＮ２ｃ  非画素構成部材、ＰＴＮ２１ｃ，ＰＴＮ２２ｃ，ＰＴＮ２３ｃ，ＰＴＮ２４ｃ，ＰＴＮ２５ｃ，ＰＴＮ２６ｃ，ＰＴＮ２７ｃ，ＰＴＮ２８ｃ  基準部、ＰＴＮ１ｍ，ＰＴＮ１１ｍ，ＰＴＮ１２ｍ，ＰＴＮ１３ｍ，ＰＴＮ１４ｍ，ＰＴＮ１５ｍ，ＰＴＮ１６ｍ，ＰＴＮ１７ｍ，ＰＴＮ１８ｍ  画素用パターン、ＰＴＮ２ｍ  非画素用パターン、ＰＴＮ２１ｍ，ＰＴＮ２２ｍ，ＰＴＮ２３ｍ，ＰＴＮ２４ｍ，ＰＴＮ２５ｍ，ＰＴＮ２６ｍ，ＰＴＮ２７ｍ，ＰＴＮ２８ｍ  基準用パターン、ＳＢ  基板、ＳＵＢ  半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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