(57)【要約】【課題】向上されたデータ密度を提供する多重レベルの不揮発性メモリセルにデータが効果的に格納されるようにする不揮発性メモリのプログラミング方法が提供される。【解決手段】不揮発性メモリは物理ページに配置されたマルチレベルメモリセルアレイを含む。不揮発性メモリのプログラミング方法は、第１データを受信し、分割された第１データを生成するために物理ページの単一ビットページ容量にしたがって第１データを分割する段階、分割された第１データを複数の物理ページに単一ビットデータとしてプログラミングする段階、及び第２データを受信し第２データを複数の物理ページのうち選択された物理ページに多重ビットデータとしてプログラミングし、第２データは選択された物理ページのマルチレベルメモリセルに同時にプログラミングされる段階を含む。【選択図】図９
2014035786.tif 000002
【特許請求の範囲】
【請求項１】
物理ページに配置されたマルチレベルメモリセルアレイを含み、前記マルチレベルメモリセルの各々は２以上の整数Ｎに対してＮビットのデータを格納する不揮発性メモリのプログラミング方法において、
第１データを受信し、前記物理ページの単一ビットページ容量にしたがって前記第１データを分割して分割された第１データを生成する段階と、
前記分割された第１データを複数の物理ページに単一ビットデータとしてプログラミングする段階と、
第２データを受信し、前記第２データを前記複数の物理ページの中で選択された物理ページにマルチビットデータとしてプログラミングする段階と、を含み、
前記第２データは前記選択された物理ページの前記マルチレベルメモリセルに同時にプログラミングされるプログラミング方法。
【請求項２】
前記Ｎは３であり、
前記分割された第１データは前記複数の物理ページの第１論理ページに最下位ビットデータとして格納される、請求項１に記載のプログラミング方法。
【請求項３】
前記第２データは前記選択された物理ページの第２論理ページに中間ビットデータとして、そして前記選択された物理ページの第３論理ページに最上位ビットデータとして同時にプログラミングされる、請求項２に記載のプログラミング方法。
【請求項４】
前記マルチレベルメモリセルアレイは、
第１方向に各々伸張される複数のセルストリングと、
第２方向に伸張される複数のワードラインと、
第３方向に伸張される複数のビットラインと、を含む３次元メモリセルアレイである、請求項１に記載のプログラミング方法。
【請求項５】
前記複数の物理ページ各々の前記マルチレベルメモリセルは前記複数のワードラインのうち１つによって共通的に制御され、前記３次元メモリセルアレイ内で同一の高さに配置される、請求項４に記載のプログラミング方法。
【請求項６】
前記複数のセルストリングの各々は前記複数のビットラインのうち１つに接続され、ストリング選択トランジスターと接地選択トランジスターとの間に直列に配列された複数のマルチレベルメモリセルを含み、
前記複数のマルチレベルメモリセルの各々は個別的に前記複数のワードラインのうち１つによって制御され、前記ストリング選択トランジスターの各々はストリング選択ラインによって制御され、前記接地選択トランジスターの各々は接地選択ラインによって制御される、請求項４に記載のプログラミング方法。
【請求項７】
前記複数の物理ページの各々は１つのストリング選択ラインによって選択される、請求項６に記載のプログラミング方法。
【請求項８】
前記マルチレベルメモリセルの各々はチャージトラップフラッシュメモリセルである、請求項４に記載のプログラミング方法。
【請求項９】
前記第２データを前記選択された物理ページにマルチビットデータとしてプログラミングする段階がＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）を使用する、請求項１に記載のプログラミング方法。
【請求項１０】
前記第２データを前記選択された物理ページにマルチビットデータとしてプログラミングする段階が、前記分割された第１データを前記選択された物理ページにプログラミングした以後、及び介在される削除演算が前記選択された物理ページで遂行される以前に遂行される、請求項１に記載のプログラミング方法。
【請求項１１】
物理ページに配置されたマルチレベルメモリセルアレイを有する不揮発性メモリを含み、前記マルチレベルメモリセルの各々は２以上の整数Ｎに対してＮビットのデータを格納し、前記物理ページの各々は単一ビットページ容量１ｂＰＣによって定義され、全体ビットページ容量ＴｂＰＣは（Ｎ×１ｂＰＣ）と同一であり、残余ビットページ容量ＲｂＰＣは（ＴｂＰＣ−１ｂＰＣ）と同一であり、メモリシステムのデータ管理方法において、
１より大きい整数Ｑ、そして正の整数であるＸ、Ｙ及びＲに対して、
Ｘビットの第１データを第１選択物理ページに単一ビットデータとして格納するために必要である前記第１選択物理ページの数ＱをＱ＝［（Ｘ÷１ｂＰＣ）＋１｛残りがある場合｝］に決定し、
分割された第１データを生成するために前記第１データをＱ個に分割し、
前記分割された第１データを前記第１選択物理ページに単一ビットデータとしてプログラミングすることによって、前記第１データを格納する第１プログラミング演算を実行する段階と、
前記第１プログラミング演算を実行した後、Ｙビットの第２データを前記第１選択物理ページの中で選択された第２選択物理ページにＮ−１の多重ビットデータとして格納するのに必要である前記第２選択物理ページの数ＲをＲ＝［（Ｙ÷ＲｂＰＣ）＋１｛残りがある場合｝］に決定し、
分割された第２データを生成するために前記第２データをＲ個に分割し、
前記分割された第２データを前記第２選択物理ページにＮ−１の多重ビットデータとしてプログラミングし、前記分割された第２データを前記第２選択物理ページの前記マルチレベルメモリセルに同時にプログラミングすることによって、前記第２データを格納する第２プログラミング演算を実行する段階と、を含むデータ管理方法。
【請求項１２】
前記第２選択物理ページの全てが前記第２プログラミング演算の間に共にプログラミングされる、請求項１１に記載のデータ管理方法。
【請求項１３】
前記Ｒは１より大きくて、
前記第２選択物理ページの各々が第２プログラミング演算の間に順次的にプログラミングされる、請求項１１に記載のデータ管理方法。
【請求項１４】
前記Ｎは３であり、
前記分割された第１データが前記第１選択物理ページの第１論理ページに最下位ビットデータとして格納される、請求項１１に記載のデータ管理方法。
【請求項１５】
前記第２選択物理ページの各々に対して、前記分割された第２データが、第２論理ページに中間ビットデータとして、及び第３論理ページに最上位ビットデータとして同時にプログラミングされる、請求項１４に記載のデータ管理方法。
【請求項１６】
前記第１プログラミング演算と前記第２プログラミング演算のうち少なくとも１つはＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）を使用する、請求項１１に記載のデータ管理方法。
【請求項１７】
前記メモリシステムが、前記第１プログラミング演算の間に前記第１データを受信及び分割し、前記第２プログラミング演算の間に前記第２データを受信及び分割するメモリコントローラを含む、請求項１１に記載のデータ管理方法。
【請求項１８】
前記マルチレベルメモリセルアレイが３次元メモリセルアレイである、請求項１１に記載のデータ管理方法。
【請求項１９】
複数個の前記物理ページの前記マルチレベルメモリセルが、前記３次元メモリセルアレイを横切る複数のワードラインのうち１つによって共通に制御され、前記３次元メモリセルアレイ内の同一の高さに配置される、請求項１８に記載のデータ管理方法。
【請求項２０】
前記物理ページの各々が、前記３次元メモリセルアレイを横切るストリング選択ラインを使用する複数個の物理ページから選択される、請求項１９に記載のデータ管理方法。
【請求項２１】
物理ページに配置されたマルチレベルメモリセルアレイを含む不揮発性メモリのデータ管理方法において、
第１プログラミング演算の間に第１データを受信し、分割された第１データを生成するために前記物理ページの単一ビットページ容量にしたがって前記第１データを分割し、前記分割された第１データを選択された物理ページの前記マルチレベルメモリセルの中で第１論理ページのみに単一ビットデータとしてプログラミングする段階と、
前記第１プログラミング演算の後の第２プログラミング演算の間に第２データを受信し、前記第２データを前記選択された物理ページの中で少なくとも１つにある前記マルチレベルメモリセルの中で第２及び第３論理ページに多重ビットデータに同時にプログラミングする段階と、を含むデータ管理方法。
【請求項２２】
前記第１プログラミング演算の間に、削除状態を示す削除臨界電圧分布の中で１つと第１プログラミング状態を示す第１臨界電圧分布を使用して、単一ビットデータを前記マルチレベルメモリセルの前記第１論理ページにプログラミングする、請求項２１に記載のデータ管理方法。
【請求項２３】
前記第２プログラミング演算の間に、
前記削除臨界電圧分布を維持する段階と、
前記削除臨界電圧分布から、第２、第３、及び第４プログラミング状態を各々示す第２、第３、及び第４臨界電圧分布のうち１つに遷移する段階と、
前記第１臨界電圧分布を維持する段階と、
前記第１臨界電圧分布から、第５、第６、及び第７プログラミング状態を各々示す第５、第６、及び第７臨界電圧分布のうち１つに遷移する段階と、によって、
多重ビットデータが前記マルチレベルメモリセルの前記第１、前記第２、及び前記第３論理ページに同時にプログラミングされる、請求項２２に記載のデータ管理方法。
【請求項２４】
物理ページに配置されたマルチレベルメモリセルアレイを含み、前記マルチレベルメモリセルの各々はＮビットのデータを格納する不揮発性メモリと、
ホストから第１データを受信される第１プログラミング演算の間に、分割された第１データを生成するために前記物理ページの単一ビットページ容量にしたがって前記第１データを分割し、前記分割された第１データを第１選択物理ページに単一ビットデータとしてプログラミングし、
さらに前記ホストから第２データを受信される第２プログラミング演算の間に、前記第２データを前記第１選択物理ページの中で選択された第２選択物理ページに多重ビットデータとしてプログラミングするように設定されたコントローラと、を含み、
前記多重ビットデータが前記第２選択物理ページの前記マルチレベルメモリセルに同時にプログラミングされる、メモリシステム。
【請求項２５】
前記不揮発性メモリは、第１ラッチ、第２ラッチ、及び第３ラッチを含むページバッファをさらに含み、
前記分割された第１データは前記第１選択物理ページにプログラミングされる前に前記第１ラッチに格納され、前記第２データは前記第２選択物理ページにプログラミングされる前に前記第２ラッチと前記第３ラッチに格納される、請求項２４に記載のメモリシステム。
【請求項２６】
前記分割された第１データが最下位ビットデータであり、前記第２ラッチに格納される前記第２データが中間ビットデータであり、前記第３ラッチに格納される前記第２データが最上位ビットデータである、請求項２５に記載のメモリシステム。
【請求項２７】
前記コントローラが、前記中間ビットデータと前記最上位ビットデータを前記第２選択物理ページの前記マルチレベルメモリセルに同時にプログラミングするように設定される、請求項２６に記載のメモリシステム。
【請求項２８】
前記コントローラが、前記第２プログラミング演算の間に前記中間ビットデータと前記最上位ビットデータを前記第２選択物理ページにプログラミングする前に、
前記最下位ビットデータを前記第１ラッチにコピーバックし、
その後、前記第１ラッチ、前記第２ラッチ、及び前記第３ラッチに各々格納された前記最下位ビットデータ、前記中間ビットデータ、及び前記最上位ビットデータを前記第２選択物理ページの前記マルチレベルメモリセルにワン−ショットプログラミング演算で同時にプログラミングするようにさらに設定される、請求項２７に記載のメモリシステム。
【請求項２９】
前記マルチレベルメモリセルアレイは、
各々第１方向に伸張される複数のセルストリングと、
第２方向に伸張される複数のワードラインと、
第３方向に伸張される複数のビットラインと、を含む３次元メモリセルアレイである、請求項２４に記載のメモリシステム。
【請求項３０】
前記複数のセルストリングの各々は、前記複数のビットラインの中で１つに接続され、ストリング選択トランジスターと接地選択トランジスターとの間に直列に接続された複数のマルチレベルメモリセルを含み、
前記複数のマルチレベルメモリセルの各々は前記複数のワードラインの中で１つによって制御され、
前記ストリング選択トランジスターの各々はストリング選択ラインによって制御され、
前記接地選択トランジスターの各々は接地選択ラインによって制御される、請求項２９に記載のメモリシステム。
【請求項３１】
前記ストリング選択ラインの各々と前記接地選択ラインの各々が前記第２方向に伸張される、請求項２９に記載のメモリシステム。
【請求項３２】
前記コントローラと前記不揮発性メモリとの間で伝送されるデータをバッファリングするように設定されるバッファメモリをさらに含む、請求項２４に記載のメモリシステム。
【請求項３３】
前記コントローラ、前記バッファメモリ、及び前記不揮発性メモリがソリッドステートドライブとして作動するように設定される、請求項３２に記載のメモリシステム。
【請求項３４】
前記コントローラと前記不揮発性メモリがメモリカードに設定される、請求項２４に記載のメモリシステム。
【請求項３５】
物理ページに配置されたマルチレベルメモリセルアレイを含む不揮発性メモリを含む、メモリシステムのコントローラとして、
ホストから第１データを受信される第１プログラミング演算の間に、分割された第１データを生成するために前記物理ページの単一ビットページ容量にしたがって前記第１データを分割し、前記分割された第１データを第１選択物理ページに単一ビットデータとしてプログラミングし、
前記ホストから第２データを受信される第２プログラミング演算の間に、前記第２データを前記第１選択物理ページの中で選択された第２選択物理ページに多重ビットデータとしてプログラミングし、
前記多重ビットデータは前記第２選択物理ページの前記マルチレベルメモリセルに同時にプログラミングされるように設定された、コントローラ。
【請求項３６】
前記メモリセルアレイが３次元メモリセルアレイである、請求項３５に記載のコントローラ。
【請求項３７】
物理ページに配置された３次元のマルチレベルメモリセルアレイを含み、
前記マルチレベルメモリセルの各々がＮビットのデータを格納し、
前記３次元のマルチレベルメモリセルが、各々第１方向に伸張される複数のセルストリング、第２方向に伸張される複数のワードライン、及び第３方向に伸張される複数のビットラインを含み、
前記複数のセルストリングの各々が、前記複数のビットラインの中で１つに接続され、ストリング選択トランジスターと接地選択トランジスターとの間に直列に接続された複数の前記マルチレベルメモリセルを含み、
複数の前記マルチレベルメモリセルの各々が前記複数のワードラインの中で１つによって制御され、
前記ストリング選択トランジスターの各々がストリング選択ラインによって制御され、
前記接地選択トランジスターの各々が接地選択ラインによって制御される不揮発性メモリと、
ホストから第１データを受信する第１プログラミング演算の間に、分割された第１データを生成するために前記物理ページの単一ビットページ容量にしたがって前記第１データを分割し、前記分割された第１データを第１選択物理ページに単一ビットデータとしてプログラミングし、
さらに前記ホストから第２データを受信される第２プログラミング演算の間に、前記第２データを前記第１選択物理ページの中で選択された第２選択物理ページに多重ビットデータとしてプログラミングし、
前記多重ビットデータが前記第２選択物理ページの前記マルチレベルメモリセルに同時にプログラミングされるように設定されるコントローラと、を含むメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置とそのプログラミング方法に関する。より詳細には、本発明はマルチレベルの不揮発性メモリセルを含む半導体メモリ装置とそのプログラミング方法に関する。特定の実施形態によれば、本発明の概念は３次元に配列された不揮発性メモリセルを有する半導体メモリ装置とそのプログラミング方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は一般的にそれらの動作特徴によって、揮発性又は不揮発性に分類され得る。揮発性メモリ装置は電源供給が遮断されれば、格納されたデータを喪失する反面、不揮発性メモリ装置は電源供給が遮断されても格納されたデータが維持される。
【０００３】
不揮発性半導体メモリ装置としては様々な種類があるが、例えば、マスクＲＯＭ（Ｍａｓｋ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＭＲＯＭ）、プログラム可能であるＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＰＲＯＭ）、消去及びプログラム可能であるＲＯＭ（Ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＰＲＯＭ）、電気的に消去及びプログラム可能であるＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＥＥＰＲＯＭ）等がある。
【０００４】
フラッシュメモリはＥＥＰＲＯＭの特別な形態の１つとして、コンピューター、携帯電話機、ＰＤＡ、デジタルカメラ、カムコーダー、録音機、ＭＰ３プレーヤー、携帯用コンピューター、娯楽器、ファックス、スキャナー、プリンター、及びこれと類似な機器等、多様な範囲のデジタルシステムに使用されるように採択されてきた。現代の電子機器にフラッシュメモリが幅広く使用されるように推奨される要因のうちの１つは、フラッシュメモリの高いデータ密度である。データ密度は、メモリ装置やメモリシステムが占める単位面積当たりに格納できるデジタルデータビットの数として理解できる。
【０００５】
フラッシュメモリ装置のような不揮発性メモリ装置のデータ密度を増加させるための最近の試図は関連プログラミング技術と同様に所謂マルチ−レベルメモリセル（Ｍｕｌｔｉ−ｌｅｖｅｌ  ｍｅｍｏｒｙ  ｃｅｌｌ、ＭＬＣ）の発展及び利用をもたらした。マルチ−レベルメモリセル又はＭＬＣという用語は一般的に１ビットを越える二進データを格納できる不揮発性メモリセルの一種を示すのに利用される。反対に、シングルレベルメモリセル（Ｓｉｎｇｌｅ−ｌｅｖｅｌ  ｍｅｍｏｒｙ  ｃｅｌｌ）又はＳＬＣは１ビットの二進データ（例えば、１又は０）の１ビットを格納するするためのものである。大部分の装置で、メモリセル（又はメモリセルの集合）に関するマルチレベルメモリセルと単一レベルメモリセルとの間の差異点はメモリセルの物理的構造又は成分構造よりは、メモリセルに適用される特定なプログラミング技法、削除技法、読出し技法にさらに関連がある。しかしながら、単一レベルメモリセルではなければ、マルチレベルメモリセルに配列された不揮発性メモリセルの供給は全体データ密度の顕著な増加をもたらした。
【０００６】
フラッシュメモリ装置のような不揮発性メモリ装置のデータ密度をさらに増加させるための他の最近の試図は、所謂３次元（３Ｄ）メモリセルアレイの発展をもたらした。歴史的に、メモリセル配列は２次元平面上に配置されることとして具現されてきた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国特許公開第１０−２０１１−０００８５５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態はメモリ装置、メモリシステム、コントローラ、及び向上されたデータ密度を提供する多重レベルの不揮発性メモリセルにデータが効果的に格納されるようにする不揮発性メモリのプログラミング方法を多様に提供する。
【課題を解決するための手段】
【０００９】
本発明は一実施形態で、物理ページに配置されたマルチレベルメモリセルアレイを含み、前記マルチレベルメモリセルの各々はＮビット（Ｎは２以上の整数）のデータを格納する不揮発性メモリのプログラミング方法であって、第１データを受信し、前記物理ページの単一ビットページ容量にしたがって前記第１データを分割して分割された第１データを生成する段階と、前記分割された第１データを複数の物理ページに単一ビットデータとしてプログラミングする段階と、第２データを受信し、前記第２データを前記複数の物理ページの中で選択された物理ページにマルチビットデータとしてプログラミングする段階と、を含み、前記第２データは前記選択された物理ページの前記マルチレベルメモリセルに同時にプログラミングされるプログラミング方法を提供する。
【００１０】
本発明は他の実施形態で、物理ページに配置されたマルチレベルメモリセルアレイを有する不揮発性メモリを含み、前記マルチレベルメモリセルの各々は２以上の整数Ｎに対してＮビットのデータを格納し、前記物理ページの各々は単一ビットページ容量（Ｓｉｎｇｌｅ−ｂｉｔ  Ｐａｇｅ  Ｃａｐａｃｉｔｙ，  １ｂＰＣ）によって定義され、全体ビットページ容量（Ｔｏｔａｌ−ｂｉｔ  Ｐａｇｅ  Ｃａｐａｃｉｔｙ，  ＴｂＰＣ）は（Ｎ×１ｂＰＣ）と同一であり、残余ビットページ容量ＲｂＰＣは（ＴｂＰＣ−１ｂＰＣ）と同一であり、メモリシステムのデータ管理方法であってＸビット（Ｘは正の整数）の第１データを第１選択物理ページに単一ビットデータとして格納するために必要である前記第１選択物理ページの数Ｑ（Ｑは１より大きい整数）をＱ＝［（Ｘ÷１ｂＰＣ）＋１｛残りがある場合｝］に決定し、分割された第１データを生成するために前記第１データをＱ個に分割し、前記分割された第１データを前記第１選択物理ページに単一ビットデータとしてプログラミングすることによって、前記第１データを格納する第１プログラミング演算を実行する段階と、前記第１プログラミング演算を実行した後、Ｙビット（Ｙは正の整数）の第２データを前記第１選択物理ページの中で選択された第２選択物理ページにＮ−１の多重ビットデータとして格納するのに必要である前記第２選択物理ページの数ＲをＲ＝［（Ｙ÷ＲｂＰＣ）＋１｛残りがある場合｝］に決定し、分割された第２データを生成するために前記第２データをＲ個に分割し、前記分割された第２データを前記第２選択物理ページにＮ−１の多重ビットデータとしてプログラミングし、前記分割された第２データを前記第２選択物理ページの前記マルチレベルメモリセルに同時にプログラミングすることによって、前記第２データを格納する第２プログラミング演算を実行する段階と、を含むデータ管理方法を提供する。
【００１１】
本発明は他の実施形態で、物理ページに配置されたマルチレベルメモリセルアレイを含む不揮発性メモリのデータ管理方法であって、第１プログラミング演算の間に第１データを受信し、分割された第１データを生成するために前記物理ページの単一ビットページ容量にしたがって前記第１データを分割し、前記分割された第１データを選択された物理ページの前記マルチレベルメモリセルの中で第１論理ページのみに単一ビットデータとしてプログラミングする段階と、前記第１プログラミング演算の後の第２プログラミング演算の間に第２データを受信し、前記第２データを前記選択された物理ページの中で少なくとも１つにある前記マルチレベルメモリセルの中で第２及び第３論理ページに多重ビットデータに同時にプログラミングする段階と、を含むデータ管理方法を提供する。
【００１２】
本発明は他の実施形態で、物理ページに配置されたマルチレベルメモリセルアレイを含み、前記マルチレベルメモリセルの各々はＮビットのデータを格納する不揮発性メモリと、ホストから第１データを受信される第１プログラミング演算の間に、分割された第１データを生成するために前記物理ページの単一ビットページ容量にしたがって前記第１データを分割し、前記分割された第１データを第１選択物理ページに単一ビットデータとしてプログラミングし、さらに前記ホストから第２データを受信される第２プログラミング演算の間に、前記第２データを前記第１選択物理ページの中で選択された第２選択物理ページに多重ビットデータとしてプログラミングするように設定されたコントローラと、を含み、前記多重ビットデータは前記第２選択物理ページの前記マルチレベルメモリセルに同時にプログラミングされるメモリシステムを提供する。
【００１３】
本発明は他の実施形態で、物理ページに配置されたマルチレベルメモリセルアレイを含む不揮発性メモリを含む、メモリシステムのコントローラであって、ホストから第１データを受信される第１プログラミング演算の間に、分割された第１データを生成するために前記物理ページの単一ビットページ容量にしたがって前記第１データを分割し、前記分割された第１データを第１選択物理ページに単一ビットデータとしてプログラミングし、前記ホストから第２データを受信される第２プログラミング演算の間に、前記第２データを前記第１選択物理ページの中で選択された第２選択物理ページに多重ビットデータとしてプログラミングし、前記多重ビットデータは前記第２選択物理ページの前記マルチレベルメモリセルに同時にプログラミングされるように設定されたコントローラを提供する。
【００１４】
本発明は他の実施形態で、物理ページに配置された３次元のマルチレベルメモリセルアレイを含み、前記マルチレベルメモリセルの各々はＮビットのデータを格納し、前記３次元のマルチレベルメモリセルは、各々第１方向に伸張される複数のセルストリング、第２方向に伸張される複数のワードライン、及び第３方向に伸張される複数のビットラインを含み、前記複数のセルストリングの各々は、前記複数のビットラインのうち１つに接続され、ストリング選択トランジスターと接地選択トランジスターとの間に直列に接続された複数の前記マルチレベルメモリセルを含み、複数の前記マルチレベルメモリセルの各々は前記複数のワードラインのうち１つによって制御され、前記ストリング選択トランジスターの各々はストリング選択ラインによって制御され、前記接地選択トランジスターの各々は接地選択ラインによって制御される不揮発性メモリと、ホストから第１データを受信する第１プログラミング演算の間に、分割された第１データを生成するために前記物理ページの単一ビットページ容量にしたがって前記第１データを分割し、前記分割された第１データを第１選択物理ページに単一ビットデータとしてプログラミングし、さらに前記ホストから第２データを受信される第２プログラミング演算の間に、前記第２データを前記第１選択物理ページの中で選択された第２選択物理ページに多重ビットデータとしてプログラミングし、前記多重ビットデータは前記第２選択物理ページの前記マルチレベルメモリセルに同時にプログラミングされるように設定されるコントローラと、を含むメモリシステムを提供する。
【発明の効果】
【００１５】
本発明の特定実施形態はホストデータが２Ｎの大きさで提供されても、奇数ビットのマルチレベルメモリセルが提供するデータ格納容量を効率的に使用するようにする。本発明の特定の実施形態は、マルチレベルメモリセルを含む不揮発性メモリ装置によって必ず遂行しなければならない補助管理演算（例えば、ガーベッジコレクション演算）の回数を減少させる。本発明の特定の実施形態は、３次元メモリセルアレイを含む不揮発性メモリ装置に有益に適用され得る。
【００１６】
以下では、図面と共に記載された参照符号によって本発明の特定実施形態を説明する。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態による不揮発性メモリ装置を示したブロック図である。
【図２】本発明の一実施形態によるメモリシステムを説明したブロック図である。
【図３】本発明の一実施形態による図１のメモリセルアレイの他の例をさらに説明した図である。
【図４】図３の３次元メモリセルアレイの１メモリブロックを説明する透視図である。
【図５】本発明の一実施形態による図４のメモリブロックに関連した部分の等価回路図である。
【図６】図４にあるメモリブロックのメモリセルに対する物理ページの定義をさらに説明するための概念図である。
【図７】図４にあるメモリブロックのメモリセルに対する物理ページの定義をさらに説明するための他の概念図である。
【図８】本発明の一実施形態による不揮発性メモリ装置に関連されたプログラミング演算の中で使用され得る一連の電圧に対する内容を説明する図である。
【図９】本発明の一実施形態による不揮発性メモリ装置のプログラミング方法を要約したフローチャートである。
【図１０】本発明の一実施形態による不揮発性メモリ装置のプログラミング方法に若干の細部事項が追加されたことを要約した他のフローチャートである。
【図１１】本発明の一実施形態によるメモリシステムの動作を概略的に説明するブロック図である。
【図１２】図１１のメモリシステムの動作をさらに説明する概念図である。
【図１３】図９乃至図１２のメモリシステム動作の中で、単一レベルメモリセルのプログラミング技法にしたがってプログラミングされたメモリセルの論理的状態を示す概念図である。
【図１４】図９乃至図１２のメモリシステムの動作をさらに説明するブロック図である。
【図１５】図９乃至図１２のメモリシステムの動作をさらに説明するブロック図である。
【図１６】図９乃至図１２のメモリシステムの動作をさらに説明するブロック図である。
【図１７】図９乃至図１２のメモリシステム動作の中で、マルチレベルメモリセルのプログラミング技法にしたがってプログラミングされたメモリセルの論理的状態を示す概念図である。
【図１８】本発明の一実施形態によるメモリシステムの動作を概略的に説明するブロック図である。
【図１９】本発明の他の実施形態にしたがうメモリシステムを説明するブロック図である。
【図２０】本発明の一実施形態によるソリッドステートドライブを説明するブロック図である。
【図２１】本発明の一実施形態によるメモリカードを示す図である。
【図２２】本発明の一実施形態によるコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００１８】
以下では、図面に記載された参照符号と共に幾つかの追加的な細部事項を通じて本発明の特定の実施形態を説明する。しかし、本発明は様々な他の形態で例示することができ、説明された実施形態のみに限定されてはならない。むしろ、これらの実施形態は、本発明の開示が十分かつ完全で、本発明の独創的な概念が当業者に完璧に伝達されるように、例として提供されている。したがって、従来から理解されてきた手続、要素、技法は以下のの実施形態で詳細に説明されないこともあり得る。特別な言及がない限り、図面と詳細な説明の全般での参照番号と表示は同一の種類又は類似な要素を示すために使用されるものである。
【００１９】
ここで使用される多様な要素、構成、区域、層及び／又は領域を説明するために“第１”、“第２”、“第３”等の用語を使用することがあるが、これらの用語によっては、これらの要素、構成、区域、層及び／又は領域は限定されるべきではない。これらの用語は単に１つの要素、構成、区域、層又は領域を他の区域、層又は領域と区別するために使用されるにすぎない。したがって、本発明の教示から逸脱せずに、第１要素、構成、区域、層又は領域を第２要素、構成、区域、層又は領域と称することもありうる。
【００２０】
ここで、“下の”、“低の”、“より低い”、“低部分の”、“上の”、“上部分の”、及びこのように空間的に関連する用語は、図で説明される１つの要素又は特徴と他の要素又は特徴の間の関係を記述する説明を簡単にするために使用され得る。空間的に関連する用語は図で説明される方向に加えて、使用中又は作動中の装置の他の方向を包含するように意図されていることが理解できる。例えば、図の装置をひっくり返すと、他の構成又は特徴の“低に”又は“下に”又は“低部分に”あると記述さた構成は、その他の構成又は特徴の“上に”位置することになる。したがって、例としての“下の”、“低部分の”という用語は上と下の方向を両方を包含することができる。装置は９０°ぐらい回転されることもあり、この時、使用される空間的に関連する説明の語句は９０°の回転によって解釈する。加えて、ある層が２層の間に存在すると言うときは、それが当該２層の間の唯一な層か、または、間に挟まれる１つ又はそれ以上の層が存在することもできる。
【００２１】
ここで使用される用語は単に特定の実施形態を説明するためであり、本発明の概念を限定しようとする意図ではない。ここで、使用される“１”、“１つの”、そして、“一”のような単数形は、文脈で明確に示されなければ、複数形の意味も包含する。“構成する”、“含む”という用語は、この明細書において使用されるときは、言及された特徴、数値、段階と、作動、要素及び／又は構成の存在を示すが、１つ又はそれ以上の他の特徴、数値、段階と、作動、要素、構成及び／又はそれの集合の存在や付加を妨げるものではない。ここで使用される“及び／又は”という用語は、１つ又はそれ以上の関連する列挙された項目の任意および全ての組合せを含む。また、“例として”という用語は１つの例又は実例を指すものである。
【００２２】
一要素又は層が他の要素又は層に“置かれる”、“接続される”、“結合される”、又は“隣接する”と言及される時には、他の要素又は層に直接的に置かれるか、接続されるか、或いは結合されるか、隣接されることであり得り、或いはその間に、挟まれる要素又は層が存在することができる。一方、一要素が他の要素又は層に“直接置かれる”、“直接接続される”、“直接結合される”、又は“直ちに隣接する”ことと言及される時には、間に挟まれる要素又は層が存在しないことを意味する。
【００２３】
他の定義がなければ、ここで使用されるすべての用語（技術的及び科学的用語を包む）は本発明が属する技術分野の通常の技術者によって通常理解されることを意味する。通常使用される辞典で定義される用語は、関連技術分野及び／又は本明細書の文脈における意味にしたがって一貫した意味を有すると解釈され、明確に定義されなければ、理想的な意味または過度に形式的な意味に解釈されてはならない。
【００２４】
図１は本発明の一実施形態による不揮発性メモリ装置を説明するブロック図である。図１によれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、アドレスデコーダー１２０、ページバッファ１３０、制御ロジック１４０を含む。本発明の特定の実施形態では、メモリセルアレイ１１０が３次元メモリセルアレイで具現され得る。
【００２５】
メモリセルアレイ１１０はワードラインＷＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬを通じてアドレスデコーダー１２０に接続される。またメモリセルアレイ１１０はビットラインＢＬを通じてページバッファ１３０に接続される。
【００２６】
特定実施形態で３次元メモリセルアレイが提供されていると仮定すれば、メモリセルアレイ１１０は複数のメモリブロックＢＬＫｓにしたがって配置され得るが、各々のメモリブロックは行として定義された方向、列として定義された方向、及び基板に垂直である方向に配置される。この３つの方向は任意に定義されるが、一般的に各方向が他の方向と互いに直交するようにして３次元メモリセルアレイの構造を定義する。メモリセルアレイ１１０の特定の実施形態ではセルストリングが基板に垂直である方向に形成され得る。
【００２７】
このような配列によれば、メモリセルアレイ１１０のメモリセルは対応するストリング選択ラインＳＳＬによって選択され得る。
【００２８】
次の実施形態では、本発明の実施形態にしたがうメモリセルアレイのメモリセルが２又はそれ以上のビットのデータを格納できるマルチレベルメモリセルであると仮定する。即ち、２又はそれ以上のビットのデータが１つのマルチレベルメモリセルに共に格納され、読み出すようにする技法を使用して、各々のメモリセルが調節され、プログラミングされ、削除され、読み出されると仮定する。特定の実施形態で各々のメモリセルは、格納される電荷の量によって各々定まる２又はそれ以上の臨界電圧分布にしたがって、２又はそれ以上のデータ状態を格納できるチャージトラップフラッシュ（Ｃｈａｒｇｅ  Ｔｒａｐ  Ｆｌａｓｈ、ＣＴＦ）メモリセルであり得る。他の実施形態で各々のメモリセルは、物質の異なる相（Ｐｈａｓｅ）によって２又はそれ以上のデータ状態を示す相変化メモリセルであるか、或いは他の磁気的な特性によって２又はそれ以上のデータ状態を示す磁気的なメモリセルであるか、或いは異なる抵抗値によって２又はそれ以上のデータ状態を示す抵抗性メモリセルであるか、又は異なる物質特性によって２又はそれ以上のデータ状態を示す強誘電性メモリセルであり得る。
【００２９】
アドレスデコーダー１２０は制御ロジック１４０の制御にしたがって作動する。一般的な作動の時、アドレスデコーダー１２０は制御ロジック１４０の制御信号と外部から提供されるアドレスＡＤＤＲを受信し、それに対する応答としてメモリセルアレイ１１０へ特定制御電圧を供給する。一例として、アドレスデコーダー１２０は実行される特定の作動（例えば、プログラミング、読出し、又は削除）に基づいて、デコーディングされた行アドレスにしたがってメモリセルアレイ１１０へワードライン電圧、ストリング選択ライン電圧、及び／又は接地選択ライン電圧を供給する。
【００３０】
追加的に、アドレスデコーダー１２０は受信されたアドレスの一部に提供された列アドレスをデコーディングし、デコーディングされた列アドレスをページバッファ１３０へ伝送することができる。それで、図１に説明された実施形態で、アドレスデコーダー１２０は行デコーダー、列デコーダー、アドレスバッファ、及び関連する回路を形成するのに充分な構成（通常的に理解される）要素を含むと仮定される。
【００３１】
同様に、ページバッファ１３０は制御ロジック１４０の制御にしたがって作動する。ページバッファ１３０は一般的な作動の中で、アドレスデコーダー１２０から受信したデコーディングされた列アドレスに応答して、複数のビットラインの中で１つのビットラインＢＬを選択する。
【００３２】
特定演算の間に、ページバッファ１３０は外部から提供されたデータＤＡＴＡを受信して、メモリセルアレイ１１０にプログラミングされるようにする。他の演算の間に、ページバッファ１３０はメモリセルアレイ１１０で読み出したデータを受信して、外部装置へ出力されるようにする。本発明の実施形態に従う他の演算の間に、ページバッファ１３０はメモリセルアレイ１１０の一領域で読み出したデータをプログラミングする前に、メモリセルアレイ１１０の他の領域に格納できる。
【００３３】
通常理解できるが、ページバッファ１３０は複数のページバッファユニットを包含することができる。ページバッファユニットは各々１つ又はそれ以上のビットラインＢＬに接続され得る。各々のページバッファユニットはプログラミング演算の間にビットラインＢＬに不均一に接続され得り、読出し及びプログラム検証演算の間に接続されたビットラインＢＬの電圧を感知することができる。
【００３４】
制御ロジック１４０は不揮発性メモリ装置１００の全般的な作動を制御するために構成される。通常理解できるように、制御ロジック１４０は外部から提供される１つ又はそれ以上の制御信号ＣＴＲＬ及び／又はコマンドＣＭＤに応答して作動する。
【００３５】
図１で説明した実施形態で、本発明の特定の実施形態は第１データと第２データを合理的に指定するデータ管理アプローチに特徴がある。例として、第１データは第１プログラミング演算に関連して受信されたプログラムデータであるが、第２データは第２プログラミング演算に関連して受信されたプログラムデータであり得る。しかし、以後説明される本発明の規則にしたがって、２つのデータ集合が他の処理過程と十分に区別できる限り、第１データと第２データの異なる定義も可能である。
【００３６】
このように理解して、第１プログラミング演算の間に、制御ロジック１４０の制御にしたがって第１データが外部装置からページバッファ１３０へ提供され、これと同時にアドレスデコーダー１２０が第１データに関連された第１アドレスを受信したと仮定する。制御ロジック１４０は第１データを受信した後、第１データをより小さな大きさになった複数個の“分割された第１データ”集合に分割するためページバッファ１３０を利用することができる。分割された第１データを生成する過程の一部として、制御ロジック１４０は受信されたアドレスを調節し、メモリセルアレイ１１０に分割された第１データをプログラミングできるように適切に分割されたアドレスを生成するために、アドレスデコーダー１２０を利用することもできる。
【００３７】
特に本発明の特定実施形態はメモリセルアレイ１１０内にあるメモリセルの１つの物理ページの“単一ビットページ容量”にしたがって、受信された第１データを分割する。本技術分野の熟練しれた技術者は、何らかのメモリセルアレイはメモリセルアレイ内部にあるメモリセルの特別な接続によって、“物理的”に設定されることができることを理解できる。そのような接続をメモリセルの“ページ”と称することができる。一例で、メモリセルの物理ページは普通ワードライン、ストリング選択ライン、又はワードラインとストリング選択ラインの組合せのような特定の制御ラインに共通に接続されるメモリセルを包含することができる。これの代わりに、又は付加的に、メモリセルの物理ページは普通１つのワードラインに接続されたメモリセルにしたがって指定された行に接続されるメモリセルを包含することができる。それで、複数の物理ページは１つのワードラインに接続され得る。
【００３８】
“物理ページ”という単語の“物理”が指称することは、論理ページのようなメモリセルの特定の分類を指定する他のアプローチと区別される。ここで、再び、本技術分野の熟練された技術者は物理ページ（例えば、特定の物理的接続構造として定義されること）と論理ページ（例えば、特定のアドレス又はデータアクセス構造として定義されること）との間の差異を理解できる。これによって、本発明の実施形態に従うメモリセルアレイは、メモリセルの指定された接続にそれぞれ関係する物理ページを包含する。例として、第１物理ページは第１ワードラインに接続されるメモリセルであり、第２物理ページは第２ワードラインに接続されるメモリセルであり得る。
【００３９】
各物理ページがマルチレベルメモリセルの接続で構成されれば、各物理ページは数個の論理ページを包含することができる。それで、物理ページの“単一ビットページ容量（Ｓｉｎｇｌｅ−ｂｉｔ  Ｐａｇｅ  Ｃａｐａｃｉｔｙ、１ｂＰＣ）”という用語は物理ページのメモリセル（多重ビットデータ格納能力は考慮しない）の個数を示す。したがって、８Ｋ個のマルチレベルメモリセルを含む物理ページは８Ｋの単一ビットページ容量を有するようになる。これに比べて、３ビットデータを格納するようにプログラミングできるマルチレベルメモリセルを使用したと仮定すれば、同一の物理ページは２４Ｋ（メモリセル毎に３ビット×物理ページの８Ｋ個のマルチレベルメモリセル）の”全体ビットページ容量（Ｔｏｔａｌ−ｂｉｔ  Ｐａｇｅ  Ｃａｐａｃｉｔｙ、ＴｂＰＣ）を有するようになる。同一の物理ページの“残余ビットページ容量（Ｒｅｍａｉｎｄｅｒ−ｂｉｔ  Ｐａｇｅ  Ｃａｐａｃｉｔｙ、ＲｂＰＣ）”は全体ビットページ容量で単一ビットページ容量を引いたもの、即ち、（ＴｂＰＣ−１ｂＰＣ＝ＲｂＰＣ）であると理解できる。
【００４０】
しかし、特定の物理ページは本発明によるメモリセルアレイ内に置かれ、ページバッファ１３０によって受信された第１データは分割された第１データを生成するために分割され、分割された第１データ集合は単一ビットプログラミング技法を利用して各々メモリセルアレイ１１０内部にある複数の物理ページのうちの１つに単一ビットデータとして格納される。以上から、受信されたデータが多様な単一ビットプログラミング技法と演算、又は多重ビットプログラミング技法と演算を通じてマルチレベルメモリセルに単一ビットデータ又は多重ビットデータとしてプログラミングされることが分かる。興味深いことに、単一ビットプログラミング演算は多重ビットプログラミング演算に比べてさらに良いデータ保障性を提供する反面、多重ビットプログラミング演算は単一ビットプログラミング演算に比べて単位時間当たりさらに多いデータを格納する能力がある。
【００４１】
それで、分割された第１データの各々に対応する単一ビットデータは本発明の実施形態によって複数の物理ページにわたってマルチレベルメモリセルに格納される。特定の実施形態で、各々の分割された第１データは、分割された第１データを格納する複数の物理ページの各の論理ページに最下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ、ＬＳＢ）データにプログラミングされる。
【００４２】
第１データが複数の物理ページに分割された第１データとして処理されプログラミングされた後、制御ロジック１４０の制御にしたがってページバッファ１３０によって第２データが受信される。その後、制御ロジック１４０は多重ビットプログラミング演算を利用して第２データを多重ビットデータとして格納するために、分割された第１データを格納する複数の物理ページのうち少なくとも１つを選択する。第２データが１つの物理ページの残余ビットページ容量を超過する大きさを有する場合には、分割された第１データを格納する１つ以上の複数の物理ページに分けられる。このような第２データの分割は１つの物理ページの残余ビットページ容量を使用して作られる。
【００４３】
第２データが物理ページの残余ビットページ容量の正の整数倍と同一でない大きさを有する場合には、複数の物理ページのうち１つの追加的な物理ページが第２データの残る部分を格納するのに使用され得る。同様に、第１データが単一ビットページ容量の正の整数倍と同一でない大きさを有する場合には、１つの追加的な物理ページが第１データの残りを格納するのに使用され得る。このように、本発明の実施形態によって提供されるデータ管理アプローチは、ホストが入力するデータのビット構造と不揮発性メモリのメモリセル容量との間の潜在的な不一致に関係無く、適正な大きさと構造とを有する第１データと第２データを効率的に処理できる。
【００４４】
先の説明から、第１プログラミング演算実行の中で、各々の“第１選択物理ページ”のマルチレベルメモリセルは単一ビットプログラミング演算によって、プログラミングされた単一ビットデータと整合する二進状態（“１”又は”０”）を有すると理解できる。その後、制御ロジック１４０は第２データを第１選択物理ページのうち選択された少なくとも１つの第２物理ページにあるマルチレベルメモリセルに多重ビットデータとして追加的に格納するようにする第２プログラミング演算を実行する。さらに本発明の実施形態にしたがって、第２データの第２プログラミング演算は第２データの様々なビットが各々の第２選択物理ページに同時にプログラミングされるようにする多重ビットプログラミング技法を使用して実行される。
【００４５】
例として、３ビットのマルチレベルメモリセルの使用を仮定すれば、第２データは２つの論理ページ（例えば、中間ビット（Ｃｅｎｔｒａｌ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ、ＣＳＢ）データと最上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ、ＭＳＢ）データ））にしたがって第２選択物理ページのマルチレベルメモリセルにプログラミングされ得る。この場合、以前に第１論理ページにプログラミングされた最下位ビットデータを有する各々のマルチレベルメモリセルは、中間ビットと最上位ビットデータに同時にプログラミングされる第２及び第３論理ページを有することになる。それで、第２データに対する次の第２プログラミング演算では、各々のマルチレベルメモリセルに格納されるデータビットの数が１つから３つに増加される。この時点で、中間ビットデータと最上位ビットデータが“同時にプログラミングされる”という時には、順次的プログラミング演算を使用して中間ビットデータと最上位ビットデータが順次的にプログラミングされることを意味しないことを明確にする必要がある。むしろ、多重ビットデータがマルチレベルメモリセルに同時にプログラミングされるというのは、中間ビットデータと最上位ビットデータが単一プログラミング演算によってマルチレベルメモリセルに同時にプログラミングされることを意味する。この差異は図９乃至図１７に対する参照と共により詳細に説明される。
【００４６】
先の例で、最下位ビット、中間ビット、及び最上位ビットデータを格納する３ビットマルチレベルメモリセルの使用を仮定した。しかし、本発明の範囲はこの例のみに限定されず、本発明の特定の実施形態では４又はそれ以上のビットのデータを格納できるマルチレベルメモリセルが包含され得る。
【００４７】
注目すべきは、少なくとも１つの物理ページに関連して作られた多重ビットプログラミング演算の前に、複数の物理ページに関連して作られた単一ビットプログラミング演算を使用すれば、本質的に第１及び第２データの格納に要求されるプログラミング演算の回数を減少させる点である。それで、全体プログラミング速度（又はデータ格納速度）が向上し、消耗される電力が減少する。
【００４８】
さらに注目すべきは、本発明の実施形態は奇数ビット（例えば、３ビット）のマルチレベルメモリセルで構成されたメモリセルアレイを使用する物理ページの大きさに関する特定の仮定の下に、ホストから受信された２Ｎの大きさのデータのプログラミングを効果的に管理する点である。本発明の実施形態によって提供されるデータ互換性管理（又は効率的データ管理）アプローチは、図１１乃至図１５を参照して、幾つかの追加的な細部事項と共に説明される。
【００４９】
図２は本発明の実施形態にしたがうメモリシステムを説明するブロック図である。図２によれば、メモリシステム１２００はコントローラ１２１０と不揮発性メモリ１２２０を含む。ホストシステム１１００はメモリシステム１２００とデータを交換（プログラミング及び読出し）する。不揮発性メモリ１２２０は上で説明した図１のメモリ１００のように構成され得り、特定の実施形態では３次元メモリセルアレイを包含することができる。不揮発性メモリ１２２０は特定の演算の間にコントローラ１２１０から制御信号ＣＴＲＬ、コマンドＣＭＤ、アドレスＡＤＤＲ、及びデータＤＡＴＡを受信し、演算結果としてコントローラ１２１０へデータを返還するように設定され得る。
【００５０】
コントローラ１２１０は不揮発性メモリ１２２０の中で選択されたメモリセルに対する読出し、プログラミング、及び削除演算の命令を制御するために使用され得り、ホスト１１００とのインターフェイスとして寄与するために使用され得る。したがって、コントローラ１２１０はホスト１１００から受信したデータが不揮発性メモリ１２２０にプログラミングされるようにすることができ、不揮発性メモリ１２２０から読み出したデータをホスト１１００へ返還するようにすることができる。
【００５１】
本発明の特定実施形態で、不揮発性メモリ１２２０は物理ページの定義（即ち、物理ページの単位）にしたがってプログラミング演算を実行する。それで、コントローラ１２１０がホスト１１００から第１データ（即ち、第１プログラミング演算に関連されたプログラムデータ）を受信する時、第１データを物理ページの単一ビットページ容量にしたがって（例えば、不揮発性メモリ１２２０内で先に言った物理ページが定義された通り、１つの物理ページに含まれたマルチレベルメモリセルの数にしたがって）分割する。一旦、分割された第１データが生成されれば、コントローラ１２１０は分割された第１データを複数の物理ページに単一ビットデータとしてプログラミングする。
【００５２】
これによって、分割された第１データを複数の物理ページの各々の最下位ビットページに格納することができるが、ここで各々の最下位ビットページの単一ビットページ容量は物理的メモリに含まれたマルチレベルメモリセルの数と同一である。例として、ホスト１１００から１６ＫＢの第１データが受信され、不揮発性メモリ１２２０の１つの物理ページは８ＫＢの単一ビットページ容量を有する最下位ビットページを含み、物理ページの全体ビットページ容量は２４ＫＢ（３ビットマルチレベルメモリセル×８ＫＢ）であると仮定する。このような仮定によれば、第１データはコントローラ１２１０によって、２つ（１６ＫＢ／８ＫＢ＝２）に分割され、コントローラ１２１０によって分割された第１データを単一ビットデータとして格納するために２つの物理ページが選択される。
【００５３】
その後、コントローラ１２１０は分割された第１データを不揮発性メモリ１２２０へ送り、分割されたデータを選択された２つの物理ページに単一ビットデータとして格納するために不揮発性メモリ１２２０を制御（即ち、３ビットマルチレベルメモリセルに最下位ビットデータを格納するための単一ビットプログラミング演算を使用）する。それで、分割された第１データは複数の（第１選択）物理ページにしたがって単一ビットデータとして格納される。先の仮定の下で、分割された第１データは複数の物理ページにしたがって最下位ビットデータに指定されるように定義された論理ページに最下位ビットデータとして格納される。
【００５４】
一旦、第１プログラミング演算が完了すれば、分割された第１データは複数の物理ページのマルチレベルメモリセルの最下位ビットページに維持されるか、アクセスされるか、又は修正されることができる。僅かに時間がたった後、第２プログラミング演算に関連された第２データがコントローラ１２１０によって受信される。次に、第２データを、複数の物理ページのうち少なくとも１つに、対応するマルチレベルメモリセルに同時にプログラミングされている多重ビットデータとしてプログラムすることができる。このようにするために、コントローラ１２１０は第２データの大きさと第１選択物理ページの各々の残余ビットページ容量を比較して、不揮発性メモリ１２２０内にある第１選択物理ページの中で選択される第２選択物理ページの数を決定する。例として、不揮発性メモリ１２２０のマルチレベルメモリセルが３ビットマルチレベルメモリセルであり、各々の物理ページが１６ＫＢ（２４ＫＢの全体ビットページ容量−８ＫＢの単一ビットページ容量）の残余ビットページ容量を有すると仮定する。また、第２データが１６ＫＢの大きさであると仮定すると、第２選択物理ページのマルチレベルメモリセルに１６ＫＢのデータを２ビットデータ（例えば、中間ビットと最上位ビット論理ページ）として同時に格納するために、２つの第１選択物理ページから第２選択物理ページとして指定する。
【００５５】
さらに、不揮発性メモリ１２２０の各マルチレベルメモリセルがチャージトラップフラッシュメモリセルであると仮定すれば、ワードライン干渉が類似なフローティングゲートメモリセルのプログラミングに比べて顕著に減少する。したがって、たとえ多重ビットデータが第２プログラミング演算の間に同時にプログラミングされても、ワードライン干渉によるプログラミング失敗の可能性は大いに減少する。
【００５６】
それで、本発明の実施形態は、ホスト１１００によって提供される２Ｎの大きさのデータと不揮発性メモリ１２２０の３ビットの大きさのマルチレベルメモリセルとの間の内在的な不一致にもかかわらず、すべての可能であるデータ格納容量（即ち、マルチレベルメモリセルの各物理ページのデータ格納容量）の効率的な使用を提供することを先の例から理解できる。
【００５７】
先の例から逸脱して、今は第２データが３２ＫＢの大きさを有すると仮定する。これによって、２つの第１選択物理ページ全てが第２選択物理ページに指定され、２つの第２選択物理ページの各々は１６ＫＢの第２データを格納するのに使用される。コントローラ１２１０による第２データの分割は第２選択物理ページ各々の残余ビットページ容量にしたがって行われる。
【００５８】
再び強調すれば、２Ｎの大きさの（第１及び第２）データを提供するホスト１１００と３ビットマルチレベルメモリセル（２Ｎデータ基盤のメモリセルではない１つの例）を含む不揮発性メモリ１２２０内の物理ページの定義の間の全体データ互換性は、本発明の実施形態と一致するプログラミング方法の使用によって著しく向上する。これはレガシ（ｌｅｇａｃｙ）ホスト装置やレガシデータファイル定義が２Ｎデータ構造を形成し、現代の不揮発性メモリ装置の供給者によって影響を受けるか、或いは修正されないデータ伝送を仮定する場合に特に重要である。
【００５９】
先に言及したように、本発明の開示に一致する特定な不揮発性メモリ装置は、他の長所の中でもメモリ装置が提供するデータ密度を顕著に増加させる長所を有するための目的として３次元メモリセルアレイを包含することができる。このような実施形態の広い範囲をさらに説明するために、今は図３、図４、及び図５に関連して代表的な３次元ＮＡＮＤフラッシュメモリセルアレイを説明する。しかし、本発明の範囲は３次元ＮＡＮＤフラッシュメモリセルアレイのみに限定されず、他の種類の不揮発性メモリセルを含む他の３次元メモリセルアレイに拡張され得る。
【００６０】
図３は本発明の一実施形態による図１のメモリセルアレイ１１０として使用され得る３次元メモリセルアレイを説明する概念図である。図３によれば、メモリセルアレイ１１０は各々が３次元構造（又は垂直構造や積層構造）を形成するＢＬＫ１からＢＬＫｚまでの複数のメモリブロックを含む。それで、ＢＬＫ１からＢＬＫｚまでのメモリブロックの各々は互いに直交する第１、第２及び第３方向に伸張されるメモリセル構造を含む。図３には示していないが、ＢＬＫ１からＢＬＫｚまでのメモリブロックの各々は第２方向に伸張されて第１及び第３方向にしたがって各々互いに空間的に離れて位置する複数のセルストリングを包含することができる。
【００６１】
通常理解されるが、メモリブロックにあるセルストリングは複数のビットライン、複数のストリング選択ライン、複数のワードライン、１つ又はそれ以上の接地選択ライン、及び共通ソースラインに多様に接続され得る。ＢＬＫ１からＢＬＫｚまでの複数のメモリブロックにあるセルストリングは多様な接続構造にしたがって複数のビットラインを共有する。例として、複数のビットラインは第１方向にしたがって伸張されることができ、したがってＢＬＫ１からＢＬＫｚまでの複数のメモリブロックによって共有され得る。
【００６２】
ＢＬＫ１からＢＬＫｚまでのメモリブロックの各々は受信されたアドレスに応答して図１のアドレスデコーダー１２０の演算によって選択され得る。その後、選択されたメモリブロックにある特定メモリセルに対して削除、プログラミング、及び読出し演算が遂行できる。
【００６３】
図４は、図３に示したＢＬＫ１からＢＬＫｚまでの複数のメモリブロックのうち１つをさらに説明する透視図である。図４は、図３に示した３つの方向と一致して、３次元メモリセルアレイ構造の特定要素と幾つかの追加的な細部事項を示す。
【００６４】
３次元メモリセルアレイは基板１１１上に形成される。図４に図示された例で、基板１１１は第１導電型（例えば、Ｐタイプ）を有すると仮定される。例として、基板１１１は３族元素から選択された１つ又はそれ以上の元素（例えば、ホウ素）から形成されたＰウェルであり得る。特定実施形態で、基板１１１はＮウェル内で形成されるポケットＰウェルであることもあり得る。
【００６５】
第１方向に伸張される複数の共通ソース領域（Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｒｅｇｉｏｎ、ＣＳＲ）が基板１１１上に提供される。共通ソース領域ＣＳＲは第２方向にしたがって互いに空間的に離れて位置する。この共通ソース領域ＣＳＲは、電気的に接続されると、共通ソースライン（Ｃｏｍｍｏｎ  Ｓｏｕｒｃｅ  Ｌｉｎｅ、ＣＳＬ）を形成する。共通ソース領域ＣＳＲは基板１１１の第１導電型と他の第２導電型（例えば、Ｎタイプ）を有すると仮定される。
【００６６】
隣接する共通ソース領域ＣＳＲの間には、絶縁物質１１２と１１２ａが第３方向（即ち、基板１１１と垂直である方向）にしたがって基板１１１上で順次的に提供される。絶縁物質１１２と１１２ａの他の層は第３方向にしたがって空間的に離れて位置し、絶縁物質１１２と１１２ａは第１及び第２方向にしたがって平面形態に伸張される。特定の実施形態で、絶縁物質１１２と１１２ａを１つ又はそれ以上の半導体酸化膜から形成することができ、基板１１１に直接接触する絶縁物質１１２ａの厚さは他の絶縁物質１１２の厚さより薄いことがあり得る。
【００６７】
２つの隣接する共通ソース領域ＣＳＲの間には、複数のピラーＰＬが第１方向にしたがって順次的に配置されて、複数の絶縁物質１１２と１１２ａを第２方向に対して貫通するようにする。例として、ピラーＰＬは絶縁物質１１２と１１２ａを通過して基板１１１と接触することもできる。
【００６８】
図４に説明された実施形態で、２つの隣接する共通ソース領域ＣＳＲの間のピラーＰＬは第１方向にしたがって空間的に離れて位置し、第１方向に伸張される線にしたがって１列に配置される。ピラーＰＬは他の物質を使用して形成され得る。例として、各ピラーＰＬはチャンネル膜１１４とチャンネル膜１１４の内部に提供される内部物質１１５を包含することができる。
【００６９】
各々のチャンネル膜１１４を第１導電型の半導体物質（例えば、シリコン）から形成することができる。各々の内部物質１１５をシリコン酸化物のような絶縁物質から形成することができる。この代わりに、各々の内部物質１１５を空気層から形成することもできる。
【００７０】
隣接する２つの共通ソース領域ＣＳＲの間には、各絶縁物質１１２と１１２ａの表面の上に情報格納膜１１６が各々提供され、情報格納膜１１６の側端はピラーＰＬに露出される。情報格納膜１１６は電荷を選択的に捕獲するか、或いは放出することによって情報を格納できる物質である。
【００７１】
隣接する２つの共通ソース領域ＣＳＲの間と絶縁物質１１２及び１１２ａの間には、ＣＭ１からＣＭ８までの導電物質が情報格納膜１１６に各々電気的に接触するように提供される。それで、図４に説明された実施形態で、ＣＭ１からＣＭ８までの導電物質は第１方向にしたがって伸張されて、共通ソース領域ＣＳＲ上にあるＣＭ１からＣＭ８までの導電物質がワードラインカット（ＷＬ  Ｃｕｔ）によって分離され得る。共通ソース領域ＣＳＲはワードラインカットによって、露出されることができるが、ワードラインカットは第１方向にしたがって伸張される。
【００７２】
ＣＭ１からＣＭ８までの導電物質を金属性導電物質及び／又はポリシリコンのような非金属性導電物質から形成することができる。
【００７３】
絶縁物質１１２と１１２ａの中で最も上の層に置かれる絶縁物質の上方の表面に提供される情報格納膜１１６は除去される。即ち、絶縁物質１１２と１１２ａに対してピラーＰＬの反対方向に提供される情報格納膜１１６は除去される。
【００７４】
複数のドレーン３２０は各々複数のピラーＰＬに対して提供される。各々のドレーン３２０を第２導電型の半導体物質（例えば、シリコン）から形成することができ、ピラーＰＬのチャンネル膜１１４の上方の方向に伸張され得る。
【００７５】
第２方向にしたがって伸張されるビットラインＢＬはドレーン３２０に電気的に接触するように提供され、第１方向にしたがって空間的に離れて位置する。図４で説明した実施形態で、ドレーン３２０とビットラインＢＬは接触プラグ（図示せず）を通じて接続される。ビットラインＢＬを、１つ又はそれ以上の金属性導電物質及び／又はポリシリコンのような１つ又はそれ以上の非金属性導電物質から形成することができる。
【００７６】
図４に示したように、ＣＭ１からＣＭ８までの導電物質は根本的に、基板１１１の上の各々第１から第８までの高さを定義する。勿論、基板１１１上の垂直高さの指定は相対的な幾何学的な関係を任意に叙述する。本発明は上方／下方、垂直／水平、上／下等の特定な方向に対して限定されない。このような相対的な幾何学的な敍述用語は単なる本発明の特定実施形態の特性、製作、及び使用を明確に説明するために使用される。
【００７７】
複数のピラーＰＬは情報格納膜１１６とＣＭ１からＣＭ８までの複数の導電物質と共に複数のセルストリングを構成することができる。各々のピラーＰＬは情報格納膜１１６とＣＭ１からＣＭ８の中で隣接する導電物質と共にセルストリングを構成することができる。
【００７８】
ピラーＰＬは行と列として定義された方向にしたがって基板１１１上へ提供され得る。例として、第８導電物質ＣＭ８は数個の行を構成できる反面、第８導電物質ＣＭ８に接続されたピラーは様々な行の中で１つの特定な行のみを選択するのに使用され得る。ビットラインＢＬは列を構成することができる。したがって、同一のビットラインＢＬに接続されるピラーは列を構成する。ピラーＰＬは情報格納膜１１６とＣＭ１からＣＭ８までの複数の導電物質と共に、行と列方向にしたがって配置される複数のストリングを構成することができる。各々のセルストリングは基板１１１に対して垂直である方向に積層された複数のセルトランジスターＣＴを包含することができる。
【００７９】
図５は本発明の一実施形態にしたがって図４の３次元メモリセルアレイをさらに説明する等価回路の図である。ここで、メモリブロックＢＬＫａ１はセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２を含み、セルストリングの各々はストリング選択トランジスター（Ｓｔｒｉｎｇ  Ｓｅｌｅｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ、ＳＳＴ）、接地選択トランジスター（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ、ＧＳＴ）、及びＭＣ１からＭＣ６までのメモリセルを含む。各々のセルストリングで、ＭＣ１からＭＣ６までのメモリセルはストリング選択トランジスターＳＳＴと接地選択トランジスターＧＳＴとの間に接続される。
【００８０】
セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２にある接地選択トランジスターＧＳＴの制御ゲートは接地選択ライン（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ、ＧＳＬ）に共通に接続される。接地選択トランジスターＧＳＴの一端はメモリセルＭＣ１に接続され、他端は共通ソースラインＣＳＬに共通に接続される。
【００８１】
セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２にあるメモリセルＭＣ１はワードラインＷＬ１に共通に接続（即ち、１グループとして電気的に制御）され、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２にあるメモリセルＭＣ２はワードラインＷＬ２に共通に接続され、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２にあるメモリセルＭＣ３はワードラインＷＬ３に共通に接続され、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２にあるメモリセルＭＣ４はワードラインＷＬ４に共通に接続され、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２にあるメモリセルＭＣ５はワードラインＷＬ５に共通に接続され、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２にあるメモリセルＭＣ６はワードラインＷＬ６に共通に接続される。
【００８２】
セルストリングＣＳ１１とＣＳ１２で、ストリング選択トランジスターＳＳＴの制御ゲートはストリング選択ラインＳＳＬ１に接続される。セルストリングＣＳ２１とＣＳ２２で、ストリング選択トランジスターＳＳＴの制御ゲートはストリング選択ラインＳＳＬ２に接続される。セルストリングＣＳ１１とＣＳ２１で、各ストリング選択トランジスターＳＳＴの一端はビットラインＢＬ１に接続され、他端はメモリセルＭＣ６に接続される。セルストリングＣＳ１２とＣＳ２２で、ストリング選択トランジスターＳＳＴの一端はビットラインＢＬ２に接続され、他端はメモリセルＭＣ６に接続される。
【００８３】
この例示的な構成から分かるように、ワードライン、ビットライン等のような要素の接続に関連して、３次元メモリセルアレイ内で複数の行、列、及び高さが定義される。それで、“行方向”はストリング選択ラインＳＳＬ１とＳＳＬ２が伸張される方向に定義されて、セルストリングＣＳ１１とＣＳ１２は第１行を形成するために行方向に配置され、セルストリングＣＳ２１とＣＳ２２は第２行を形成するために行方向に配置される。
【００８４】
“列方向”はビットラインＢＬ１とＢＬ２が伸張される方向に定義され得る。それで、セルストリングＣＳ１１とＣＳ２１は第１列を形成するために列方向に配置され、セルストリングＣＳ１２とＣＳ２２は第２列を形成するために列方向に配置される。
【００８５】
各高さは接地選択トランジスターＧＳＴ及び／又はストリング選択トランジスターＳＳＴからの特定距離として定義され得る。
【００８６】
これによって、ＭＣ１からＭＣ６までのメモリセルは３次元の積層された構造で、行と列方向ならびに高さに対して配置され得る。例として、図４及び５に説明された実施形態で同一の高さにあるメモリセルはワードラインに共通に接続され、異なる高さにあるメモリセルは異なるワードラインに接続される。同一の行にあるストリング選択トランジスターＳＳＴはＳＳＬ１又はＳＳＬ２の１つのストリング選択ラインに共通に接続され、異なる行にあるストリング選択トランジスターＳＳＴはＳＳＬ１とＳＳＬ２の異なるストリング選択ラインに接続される。同一の列にあるストリング選択トランジスターＳＳＴはＢＬ１又はＢＬ２の同一のビットラインに接続され、異なる列にあるストリング選択トランジスターＳＳＴはＢＬ１とＢＬ２の異なるビットラインに接続される。
【００８７】
本発明の特定の実施形態で、ＭＣ１からＭＣ６までの各々のメモリセルは対応するように定義された臨界電圧分布に関連して２又はそれ以上ビットのデータを格納できるマルチレベルメモリセルである。
【００８８】
図４及び図５は４つのセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２を含み、各々のセルストリングはＭＣ１からＭＣ６までの６つのメモリセルを含む単一メモリブロックＢＬＫａ１を説明する。しかし、本発明の範囲はこの簡単な例のみに限定されない。例えば、行方向又は列方向に２又はそれ以上のセルストリングが提供され得り、又はセルストリングの同一の高さで２又はそれ以上のメモリセルが提供され得る。同様に、図４は接地選択トランジスターＧＳＴが１つの接地選択ラインに共通に接続される例を説明しているが、必ずこのようにする必要はない。同一の行にあるストリング選択トランジスターＳＳＴ、接地選択トランジスターＧＳＴは１つの接地選択ラインに共通に接続され得り、異なる行にある接地選択トランジスターＧＳＴは異なる接地選択ラインに接続されることもあり得る。
【００８９】
図５で説明した実施形態で、各々のセルストリングはストリング選択トランジスターＳＳＴと接地選択トランジスターＧＳＴを含む。しかし、各々のセルストリングは２又はそれ以上のストリング選択トランジスター及び／又は２又はそれ以上の接地選択トランジスターを包含することができる。
【００９０】
さらに、各々のセルストリングは１つ又はそれ以上のダミーメモリセルを包含することができる。
【００９１】
図６は、図４及び図５で例示的に提示されたメモリブロックにあるワードラインの連結状態の下で、メモリセルの物理ページを定義する１つのアプローチを説明する概念図である。図４、図５、及び図６によれば、ＭＣ１からＭＣ６までの各メモリセルは各々の論理ページ（例えば、最下位ビットページ、中間ビットページ、及び最上位ビットページ）にしたがって単一ビットの最下位ビットデータ、中間ビットデータ、及び最上位ビットデータを格納できる３ビットマルチレベルメモリセルであると仮定される。図４及び図５の３次元メモリセルアレイの第１ワードラインＷＬ１に共通に接続される図６の第１、第２、及び第３メモリセルは各々第１行、第２行、及び第３行にしたがって配置される。それで、マルチレベルメモリセルの様々な行は、３次元メモリセルアレイ内部の同一のワードラインに共通に接続される。例として、与えられたメモリセルアレイの定義に合うように、ワードラインに共通に接続された複数の行の中で同一の行に接続されたメモリセルは、特定全体ビットページ容量と単一ビットページ容量を有する１つの物理ページと看做される。
【００９２】
それで、図６に説明される例で、第１、第２、及び第３メモリセルは別個の物理ページに配置される。各々の物理ページは複数個の単一ビットの論理ページ（例えば、最下位ビットページ、中間ビットページ、及び最上位ビットページ）を含む。さらに、第１ワードラインに共通に接続された複数個の物理ページは各々ストリング選択ラインＳＳＬ１、ＳＳＬ２、及びＳＳＬ３を利用して選択され得る。図７の概念的な図示はこのようなアプローチも若干の細部事項を加えて説明することである。
【００９３】
図７は複数個のページに配置されて図４及び５のメモリセルアレイ内部のストリング選択ラインに共通に接続されるマルチレベルメモリセルの接続を説明する。図４、図５、及び図７によれば、第１ストリング選択ラインＳＳＬ１は複数の物理ページに接続され、各物理ページは別個のワードライン（例えば、ＷＬ４、ＷＬ５、及びＷＬ６）に接続される。ここで、再び、第１、第２及び第３メモリセル各々は各論理ページ（例えば、最下位ビットページ、中間ビットページ、最上位ビットページ）にしたがって単一ビットの最下位ビットデータ、中間ビットデータ、及び最上位ビットデータを格納できる３ビットマルチレベルメモリセルであると仮定される。
【００９４】
図８は図１乃至図７の３次元不揮発性メモリ装置のマルチレベルメモリセルに対するプログラミング演算の間に使用され得る特定制御電圧を説明する図である。図８で、水平軸は時間Ｔを示し、垂直軸は印加電圧のレベルＶを示す。
【００９５】
図８によれば、プログラム電圧ＶＰＧＭはＷＬ１からＷＬ６までのワードラインの中で選択されたいずれか１つのワードラインへ印加され得る。その後、ＶＦＹ１からＶＦＹ７までの検証電圧が選択されたワードラインへ順次的に印加され得る。これと同時に、ＶＦＹ１からＶＦＹ７までの検証電圧は多重ページデータをプログラミングするための電圧であり得る。ＶＦＹ１からＶＦＹ７までの検証電圧はプログラミングされたメモリセルの臨界電圧が目標レベルに到達したか否かを決定するための電圧であり得る。
【００９６】
プログラミングが失敗されたメモリセルが確認されれば、プログラム電圧ＶＰＧＭは定義された増加量ΔＶぐらい増加された後、選択されたワードラインへ再び印加され得る。その後、ＶＦＹ１からＶＦＹ７までの検証電圧が選択されたワードラインへ順次的に印加され得る。
【００９７】
プログラム電圧ＶＰＧＭとＶＦＹ１からＶＦＹ７までの検証電圧は、すべてのメモリセルが通過（即ち、成功的にプログラミング）する時間まで、選択されたワードラインのマルチレベルメモリセルへ反復的に印加され、ここで、プログラム電圧ＶＰＧＭは続く反復毎にΔＶぐらい増加され得る。通常理解されるが、このような類型のプログラミング演算は一般的にＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）と称され、ＩＳＰＰには様々なの他のアプローチがあるが、図８に説明された例がその１つである。
【００９８】
図９は本発明の特定実施形態にしたがって使用され得るプログラミング方法の１つを要約したフローチャートである。図９に説明された方法では不揮発性メモリの観点を仮定し、次の図１０に関連された方法の説明ではコントローラの観点を仮定する。
【００９９】
図２及び図９によれば、メモリシステム１２００はコントローラ１２１０を通じてホスト１１００のような外部ソースから第１データを受信（Ｓ１１０）する。第１データは第１プログラミング演算の一部分としてメモリシステム１２００へ提供され得り、このような説明をするために第１データはメモリシステム１２００の不揮発性メモリ１２２０で定義された物理ページの単一ビットページ容量より大きい２Ｎの大きさを有することと仮定される。
【０１００】
第１データはメモリシステム１２００によって受信される時、既にメモリシステム１２００の不揮発性メモリ１２２０の物理ページの単一ビットページ容量にしたがって分割されている。したがって、分割された第１データは単一ビットプログラミング技法を使用して不揮発性メモリ１２２０にある複数の物理ページに格納（Ｓ１２０）される。
【０１０１】
例として、各々の物理ページはワードラインに接続されたメモリセルの（および、場合によっては複数の行の中の）行に共通に接続される一連のメモリセルを包含することができる。上述したように、各々の物理ページは複数の論理ページ（例えば、最下位ビットページ、中間ビットページ、及び最上位ビットページ）を包含することができる。さらに、もし３次元メモリセルアレイが使用されたと仮定すれば、メモリシステム１２００はストリング選択ラインＳＳＬを選択することによって、ワードラインに接続された複数の物理ページの中で１つを選択することができる。したがって、分割された第１データを複数の物理ページに単一ビットデータとしてプログラミングする第１プログラミング演算のために、この物理ページは“第１選択物理ページ”であると称される。
【０１０２】
分割された第１データを受信した後の時点で、メモリシステム１２００はコントローラ１２１０を通じてホスト１１００のような外部ソースから第２データを受信（Ｓ１３０）する。第２データは第２プログラミング演算の一部分としてメモリシステム１２００へ提供され、このような説明をするために第２データは２Ｎの大きさを有することと仮定される。この大きさは第１データの大きさとは異なるが、やはり物理ページの単一ビットページ容量よりは大きい。
【０１０３】
これによって、第２データは第１選択物理ページの残余ビットページ容量にしたがって分割され、少なくとも１つの第１選択物理ページ（“第２選択物理ページ”に該当）は第２データを多重ビットプログラミング技法に格納（Ｓ１４０）するのに使用される。多重ビットデータの第２プログラミング演算は、各々の第２選択物理ページのマルチレベルメモリセルに格納される多重ビットデータの様々なビットに対して同時に遂行される。
【０１０４】
それで、分割された第１データは単一ビットプログラミング技法を利用して説明した例に仮定された３ビットマルチレベルメモリセルにプログラミングされる。第１選択物理ページの各マルチレベルメモリセルは状態（即ち、“１”又は“０”のデータ値）を削除するか、或いは書き込むようにプログラミングされる。その後、第２選択物理ページの各マルチレベルメモリセルは３ビットデータ値‘１１１’、‘１１０’、‘１０１’、‘０１１’、‘１００’、‘０１０’、‘００１’、及び‘０００’に対応する８つの状態の中で１つにプログラミングされ、その後、第２データは３ビットマルチレベルメモリセルに多重ビットプログラミング技法を使用してプログラミングされる。単一ビットデータ値で３ビットデータ値までの第２選択物理ページにあるマルチレベルメモリセルの臨界電圧分布の変動は、各々のマルチレベルメモリセルに格納された３ビットの中で２ビットに対して同時に発生する。言い換えれば、第２プログラミング演算は所謂“ワン−ショットプログラミング演算（ｏｎｅ−ｓｈｏｔ  ｐｒｏｇｒａｍｍｉｎｇ  ｏｐｅｒａｔｉｏｎ）”である。
【０１０５】
説明した例で、第１選択物理ページのマルチレベルメモリセルにプログラミングされた単一ビットデータは最下位ビットデータである反面、第２選択物理ページにプログラミングされた多重ビットデータは中間ビットデータと最上位ビットデータであり得る。
【０１０６】
しかし、マルチレベルメモリセルの３ビット特性に対する先の仮定は本発明の範囲を限定するものではない。もし４ビットマルチレベルメモリセルが使用されれば、１番目のビットのみに対して第１プログラミング演算を遂行した後、第２プログラミング演算をマルチレベルメモリセルの２番目のビットから４番目のビットまで同時に遂行することができる。同様に、５ビットやさらに多いビットのマルチレベルメモリセルは本発明の実施形態によって提供される長所を活用することができる。
【０１０７】
図１０は本発明の特定の実施形態にしたがって、コントローラ１２１０の観点で図９のプログラミング方法を要約したフローチャートである。続いて説明される例でも同様な仮定が適用される。
【０１０８】
メモリシステム１２００のコントローラ１２１０はホスト１１００から第１データを受信（Ｓ２１０）し、不揮発性メモリ１２２０で定義された物理ページの単一ビットページ容量にしたがって第１データを分割（Ｓ２２０）する。その後、分割された第１データは複数の第１選択物理ページに単一ビットデータとして格納（Ｓ２３０）される。
【０１０９】
分割された第１データを受信した後の時点で、メモリシステム１２００のコントローラ１２１０はホスト１１００から第２データを受信（Ｓ２４０）する。コントローラ１２１０は第１選択物理ページの残余ビットページ容量と第２データの大きさを比較し、第２データを多重ビットデータとして格納するのに必要である第１選択物理ページ（第２選択物理ページ）の数を決定する。その後、第２データは第２選択物理ページに多重ビットデータとしてプログラミングされるが、この時、多重ビットデータの中で少なくとも２ビットが第２選択物理ページのマルチレベルメモリセルに同時にプログラミング（Ｓ２５０）される。
【０１１０】
先に言及したように、図９及び図１０で説明したプログラミング方法は、第１及び第２データの２Ｎ大きさと不揮発性メモリ装置におけるマルチレベルメモリセルの奇数ビット（例えば、３ビット）のデータ格納容量との間に不一致がありうるにもかかわらず、使用できるメモリ空間の非常に効率的な活用を提供する。結果的に、不揮発性メモリで使用できるデータ格納空間の浪費を避けるために必要なガーベッジコレクション演算が少なくなり、それによりメモリシステムの演算効率が向上する。ハウスキーピング演算が少なくなることにより、不揮発性メモリセルの有効な寿命が延び、全体電力消耗量が減る。
【０１１１】
本技術分野の熟練された技術者は先の説明から、第３及び後続のプログラミング演算がどのように同様に取り扱われるかを容易に理解することができる。各プログラミング演算は、利用可能であればデータ格納空間を有する第１選択物理ページを利用して実行され得る。第１選択物理ページに使用できるデータ格納空間がない場合には、前で説明した方式にしたがって“新しい”第１選択物理ページが作られる。したがって、適正な大きさと構造とを有するプログラムデータは効率的に処理されプログラミングされ得る。データプログラミングとデータ格納効率を失うことなく、レガシデータの定義に適応することができる。
【０１１２】
本発明の実施形態にしたがうプログラミング方法のその他の例は、図１１乃至図１７に関連して説明する。
【０１１３】
図１１は本発明の一実施形態によるユーザ装置２０００を説明するブロック図である。図１１によれば、ユーザ装置２０００は一般的にホスト２１００とメモリシステム２２００を含む。メモリシステム２２００はコントローラ２２１０と不揮発性メモリ２２２０を含む。不揮発性メモリ２２２０はページバッファ２２２１と少なくとも２又はそれ以上の物理ページ２２２２と２２２３を含むメモリセルアレイを含む。
【０１１４】
ホスト２１００は２ＮＫＢの大きさを有するデータを不揮発性メモリへ伝送するデジタル装置として仮定され、ここで、Ｎは１より大きい整数である。
【０１１５】
物理ページ２２２２と２２２３の各々は８ＫＢの単一ビットページ容量を有することと仮定される。ここで、単一ビットページ容量とは、物理ページの各メモリセルが単一レベルセルで構成される場合の物理ページのデータ容量を示す。それで、各物理ページ２２２２と２２２３の単一ビットページ容量は物理ページに含まれるメモリセルの数に決定される。したがって、もし各物理ページ２２２２と２２２３が８Ｋ個のメモリセルを含めば、各物理ページ２２２２と２２２３の単一ビットページ容量は８ＫＢになる。データを格納するのに実際に使用される物理ページのメモリセルのみが単一ビットページ容量の決定に考慮される。したがって、ダミーメモリセルはこの目的では考慮されない。
【０１１６】
各物理ページ２２２２と２２２３に含まれる各メモリセルが３ビットマルチレベルメモリセルであると仮定する場合、各物理ページ２２２２と２２２３の全体ビットページ容量はマルチレベルメモリセルのビット数と単一ビットページ容量の掛け算であるので、各物理ページ２２２２と２２２３は２４ＫＢ（３×８ＫＢ）の全体ビットページ容量を有すると仮定される。
【０１１７】
図１１で説明するように、ホスト２１００は第１プログラミング演算の間に１６ＫＢの大きさを有する第１データＤａｔａ１をメモリシステム２２００へ伝達すると仮定される。これに対する応答で、コントローラ２２１０は１６ＫＢの第１データを物理ページ２２２２と２２２３の単一ビットページ容量である８ＫＢにしたがって分割する。その後、分割された第１データを別に分けて各々が８ＫＢの大きさになるようにして、物理ページ２２２２と２２２３（第１選択物理ページ）のマルチレベルメモリセルに単一ビットデータとしてプログラミングする。説明された例では物理ページが同一の単一ビットページ容量を有するが、必ずこのようになる必要はない。
【０１１８】
特定の実施形態で、コントローラ２２１０は不揮発性メモリ２２００を特徴づけるメタ情報を参照して、各物理ページ２２２２と２２２２３の単一ビットページ容量を決定することができる。
【０１１９】
図１２は本発明の特定の実施形態にしたがって図１１で説明したプログラミングの例をさらに説明する図である。図１２によれば、各物理ページ２２２２と２２２３は複数個の論理ページ（例えば、最下位ビットページ、中間ビットページ、及び最上位ビットページ）に対して定義されたと仮定される。
【０１２０】
分割された第１データは第１プログラミング演算の間に単一ビットプログラミング演算を利用してページバッファ２２２１を通じて第１及び第２物理ページ２２２２と２２２３に別に格納される。
【０１２１】
それで、第１プログラミング演算の間に、分割されたデータは第１及び第２物理ページ２２２２と２２２３の最下位ビットページに各々格納される。第１及び第２物理ページ２２２２と２２２３の各最下位ビットページは８ＫＢのデータ容量を有するので、８ＫＢの大きさを有する２つの分割された第１データは第１及び第２物理ページ２２２２と２２２３の最下位ビットページを完全に満たす。
【０１２２】
図１３は図１２の第１プログラミング演算結果をさらに説明する概念図である。図１３によれば、第１プログラミング演算の後、第１及び第２物理ページの各マルチレベルメモリセルの論理的状態は削除状態Ｅ０又はプログラミングされた状態Ｐ１である。
【０１２３】
図１４は図１１乃至図１３のプログラミングの例の説明を拡張した図である。
【０１２４】
第１プログラミング演算の後、第２プログラミング演算の間に、ホスト２１００は第２データＤａｔａ２をメモリシステム２２００へ送る。ここで、再び、第２データの大きさは１６ＫＢであると仮定される。
【０１２５】
コントローラ２２１０は第２データを受信すると、第２データの大きさと“第１選択物理ページ”（即ち、以前に格納された単一ビットデータを有する物理ページ２２２２と２２２３）に指定された物理ページの残余ビットページ容量を比較する。第１選択物理ページ２２２２と２２２３の残余ビットページ容量は１６ＫＢであるので、第１選択物理ページのうち１つのみが第２選択物理ページ（例えば、物理ページ２２２２）として必要である。
【０１２６】
これによって、第２データ全体は第２プログラミング演算の間に第２選択物理ページ２２２２に多重ビット（例えば、２ビット）データとして格納される。先の説明に合うように、第２データは第２プログラミング演算の間に第１物理ページ２２２２の中間ビットページと最上位ビットページにプログラミングされ、第１及び第２プログラミング演算の間には第１物理ページ２２２２のマルチレベルメモリセルで何らかの削除演算も遂行されればならない。前のように、第２プログラミング演算の多重ビットデータは第１物理ページ２２２２の中間ビットページと最上位ビットページに同時にプログラミングされなければならない。
【０１２７】
図１５及び図１６は本発明の特定の実施形態にしたがう図１１乃至図１４の第２プログラミング演算をさらに説明する図である。
【０１２８】
図１５によれば、第１物理ページ２２２２は既に第１プログラミング演算によって、単一ビットの最下位ビットページデータを格納しているが、中間ビットページと最上位ビットページは使用しないか、或いは空いている（例えば、削除された状態）。第２プログラミング演算の間に、第２データはコントローラ２２１０でページバッファ２２２１へ伝送されるが、ここで、ページバッファ２２２１は入力されるプログラムデータを一時的に格納するようにする複数のラッチ２２２１ａ、２２２１ｂ、及び２２２１ｃを含むと仮定される。
【０１２９】
ページバッファ２２２１は第１物理ページ２２２２に格納された最下位ビットページを読み出して、それを最下位ビットラッチ２２２１ｃに格納でき、第２データＤａｔａ２は各々ページバッファ２２２１の中間ビットラッチと最上位ビットラッチである２２２１ｂと２２２１ａに格納され得る。
【０１３０】
図１６によれば、ページバッファ２２２１は第２プログラミング演算の間に複数のラッチ２２２１ａ、２２２１ｂ、及び２２２１ｃに格納されたデータに基づいて、第１物理ページ２２２２に第２データをプログラミングする。第２プログラミング演算の間に、物理ページ２２２２の各マルチレベルメモリセルにはページバッファ２２２１に格納された３ビットデータ（最下位ビット、中間ビット、最上位ビット）を利用して８つの論理的状態のうち１つがプログラミングされることができるが、複数個のデータビット（ここでは、中間ビットと最上位ビット）は同時にプログラミングされる。
【０１３１】
特定の実施形態で、第２プログラミング演算はＩＳＰＰアプローチによって定義される反復ループを利用して遂行できる。
【０１３２】
図１７は第２プログラミング演算の間にのマルチレベルメモリセルの論理的状態の間の遷移をさらに説明する概念図である。図１７には第１物理ページ２２２２に含まれるメモリセルの論理的状態の変動が説明されている。
【０１３３】
第１物理ページ２２２２のマルチレベルメモリセルは第１プログラミング演算以後、第１データ（削除状態Ｅ０又はプログラミングされた状態Ｐ１）の１ビットを格納できる。削除状態Ｅ０は最下位ビットデータ値が“１”であることと関連してもよく、プログラミングされた状態Ｐ１は最下位ビットデータ値が“０”であることと関連する。
【０１３４】
第２プログラミング演算の間に、第２データの２つのデータビットがマルチレベルメモリセルに追加的に格納される。それで、マルチレベルメモリセルには、各々‘１１１’、‘１１０’、‘１０１’、‘０１１’、‘１００’、‘０１０’、‘００１’、及び‘０００’の３ビット（最下位ビット、中間ビット、及び最上位ビット）データ値に対応されるＥ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７の８つの論理的状態の中で１つがプログラミングされる。
【０１３５】
第２プログラミング演算の間に、第１物理ページ２２２２のマルチレベルメモリセルにはＥ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、及びＰ７の８つの論理的状態のうち１つがプログラミングされ、複数個のデータビット（例えば、中間ビットと最上位ビット）がマルチレベルメモリセルに同時にプログラミングされる。
【０１３６】
図１８は本発明の特定の実施形態にしたがう図１１乃至図１４の第２プログラミング演算の他の例をさらに説明するブロック図である。
【０１３７】
図１８によれば、ユーザ装置３０００はホスト３１００とメモリシステム３２００を含む。図１８のユーザ装置３０００は図１１のユーザ装置と同様に構成されることができる。
【０１３８】
上から説明した通り、メモリシステム３２００はホスト３１００によって提供された第１データを分割し、複数の第１選択物理ページ３２２２と３２２３にしたがって分割された第１データをプログラミングすることができる。第１プログラミング演算以後、メモリシステム３２００は第２プログラミング演算の一部分としてホスト３１００から第２データＤａｔａ２を受信できる。しかし、ここでは第２データが３２ＫＢの大きさを有することと仮定される。
【０１３９】
これによって、コントローラ３２１０は第１選択物理ページのうち選択する第２選択物理ページの数を決定するために、第１選択物理ページの残余ビットページ容量を使用して第２データを分ける。図１１でのように、第１選択物理ページ３２２２と３２２３の全体ビットページ容量は２４ＫＢであると仮定される。それで、８ＫＢの単一ビットページ容量の観点で、第１選択物理ページ３２２２と３２２３の残余ビットページ容量は１６ＫＢであると仮定される。
【０１４０】
第２データの大きさが３２ＫＢであるので、第１選択物理ページ３２２２と３２２３との両方が第２選択物理ページに指定され、各々は１６ＫＢの第２データを格納するのに使用される。説明された例で、コントローラ３２１０は第２データＤａｔａ２を２つの分離された第２データに分離することと仮定される。以後、ページバッファ３２２１は分離された第２データを第２選択物理ページ３２２２と３２２３に順次的に又は同時にプログラミングする。
【０１４１】
特定の実施形態で、不揮発性メモリ３２２０はストリング選択ラインを利用して第２選択物理ページを選択することができる。即ち第２選択物理ページ３２２２と３２２３は共通のストリング選択ラインによって接続された物理ページであり得る。しかし、他の実施形態で、第２選択物理ページ３２２２と３２２３は互に異なるストリング選択ラインに接続された物理ページであり得る。
【０１４２】
コントローラ３２１０は不揮発性メモリ３２２０を制御して、２つの１６ＫＢの第２データを第２選択物理ページ３２２２と３２２３に各々プログラミングすることができる。コントローラ３２１０は多重ビットデータを各々の第２選択物理ページ３２２２と３２２３の複数の論理ページに同時にプログラミングする。
【０１４３】
図１９は本発明の他の実施形態にしたがうメモリシステムを説明するブロック図である。図１９によれば、メモリシステム４０００は不揮発性メモリ装置４１００とコントローラ４２００で構成される。不揮発性メモリ装置４１００は複数の不揮発性メモリチップを包含し、メモリチップは複数のグループを形成する。各グループにある不揮発性メモリチップは１つの共通チャンネルを通じてコントローラ４２００と通信するように構成されることができる。説明される実施形態で、複数の不揮発性メモリチップはＣＨ１からＣＨｋまでの複数のチャンネルを通じてコントローラ４２００と通信する。
【０１４４】
各々の不揮発性メモリチップは、本発明の一実施形態による不揮発性メモリ装置１００と同様に構成することができる。即ち、不揮発性メモリ装置４１００は基板１１１上で提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２を包含でき、各々のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２は基板１１１と垂直である方向に積層される複数のセルトランジスターを包含することができる。
【０１４５】
図１９では１つのチャンネルが複数の不揮発性メモリチップに接続される状態が説明される。しかし、メモリシステム４０００を、１つのチャンネルが１つの不揮発性メモリチップに接続されるように修正することができる。
【０１４６】
不揮発性メモリ装置４１００及びコントローラ４２００は、コントローラ４２００が共通のチャンネルを通じて複数の不揮発性メモリチップと通信する点を除外すれば、図２の不揮発性メモリ装置及びコントローラと実質的に類似である。
【０１４７】
図２０は本発明の一実施形態によるソリッドステートドライブ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を説明するブロック図である。図２０によれば、ユーザ装置５０００はホスト５１００とソリッドステートドライブ５２００を含む。ソリッドステートドライブ５２００はソリッドステートドライブコントローラ５２１０、バッファメモリ５２２０、及び不揮発性メモリ装置５２３０を含む。
【０１４８】
ソリッドステートドライブコントローラ５２１０はホスト５１００とソリッドステートドライブ５２００との間に物理的な相互接続を提供する。ソリッドステートドライブコントローラ５２１０はホスト５１００のバスフォーマットに対応する、ソリッドステートドライブ５２００とのインターフェイスを提供する。特に、ソリッドステートドライブコントローラ５２１０はホスト５１００から提供されたコマンドをデコーディングし、デコーディングされた結果に基づいて不揮発性メモリ装置５２３０に接続することができる。
【０１４９】
ソリッドステートドライブコントローラ５２１０はホスト５１００と不揮発性メモリ装置５２３０に接続され得る。ソリッドステートドライブコントローラ５２１０はホスト５１００からの要請に応答して不揮発性メモリ装置５２３０に接続するように構成されることができる。ソリッドステートドライブコントローラ５２１０はホスト５１００と不揮発性メモリ装置５２３０の間のインターフェイスを提供することができる。ソリッドステートドライブコントローラ５２１０は不揮発性メモリ装置５２３０を制御するファームウェアを駆動するように構成されることができる。ソリッドステートドライブコントローラ５２１０は不揮発性メモリ装置５２３０に制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを提供するように構成されることができる。
【０１５０】
ソリッドステートドライブコントローラ５２１０はホスト５１００から受信された第１データを分割し、第１プログラミング演算の間に分割された第１データを不揮発性メモリ装置５２３０の複数の第１選択物理ページに単一ビットデータとして格納するのに使用され得る。これは図１１のコントローラ３２１０が分割された第１データを格納する第１プログラミング演算と実質的に同様に遂行される。
【０１５１】
第１プログラミング演算以後、ソリッドステートドライブコントローラ５２１０はホスト５１００から第２データを受信できる。ソリッドステートドライブコントローラ５２１０は不揮発性メモリ装置５２３０を制御して、第２データが第２プログラミング演算の間に複数の第１選択物理ページのうち少なくとも１つに多重ビットデータとしてプログラミングされるようにすることができる。第２プログラミング演算は図９の参照に提供された説明に合うように遂行できる。
【０１５２】
ホスト５１００のバスフォーマットはＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）、ＳＣＳＩ（Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｙｓｔｅｍ  Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ  ｅｘｐｒｅｓｓ、ＡＴＡ、ＰＡＴＡ（Ｐａｒａｌｌｅｌ  ＡＴＡ）、ＳＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ）、ＳＡＳ（Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ）、等を包含することができる。
【０１５３】
バッファメモリ５２２０はホスト５１００から提供されたデータを一時的に格納するか、或いは不揮発性メモリ装置５２３０からデータを読み出すことができる。不揮発性メモリ装置５２３０に存在するデータがキャッシュされている場合には、ホスト５１００の読出し要求の時、バッファメモリ５２２０がキャッシュされたデータをホスト５１００へ直接提供するキャッシュ機能を支援できる。一般的にホスト５１００のバスフォーマット（例えば、ＳＡＴＡ又はＳＡＳ）のデータ伝送速度はソリッドステートドライブ５２００のメモリチャンネルのデータ伝送速度より速い。即ち、ホスト５１００のインターフェイス速度が顕著に速い場合には、大きい格納容量を有するバッファメモリ５２２０を提供することによって速度差による効率低下を最小化することができる。
【０１５４】
バッファメモリ５２２０は大容量補助記憶装置として使用されるソリッドステートドライブ５２００に充分なバッファリングを提供するために、同期式ＤＲＡＭで構成されることができる。しかし、バッファメモリ５２２０はこれに限定されない。
【０１５５】
不揮発性メモリ装置５２３０はソリッドステートドライブ５２００の格納媒体として提供され得る。例として、不揮発性メモリ装置５２３０は大容量のＮＡＮＤフラッシュメモリ装置で構成されることができる。不揮発性メモリ装置５２３０は複数のメモリ装置で構成されることができる。このような場合、メモリ装置はソリッドステートドライブコントローラ５２１０にチャンネル単位に各々接続され得る。格納媒体として、不揮発性メモリ装置５２３０はＮＡＮＤフラッシュメモリで構成されることができるが、不揮発性メモリ装置５２３０はＮＡＮＤフラッシュメモリ装置に限定されない。例えば、ソリッドステートドライブ５２００の格納媒体はＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭ、ＮＯＲフラッシュメモリ、及びこのような種類の異なることで構成されることもあり得る。さらに、本発明は他の類型のメモリ装置を混合して共に使用するメモリシステムに適用されることもあり得る。
【０１５６】
不揮発性メモリ装置５２３０は図１及び２で説明された不揮発性メモリ装置と実質的に同様に構成されることができる。
【０１５７】
図２１は本発明の一実施形態によるメモリカードを説明する図である。図２１によれば、メモリカード６０００は不揮発性メモリ装置６１００、コントローラ６２００、及び接続端子６３００を含む。
【０１５８】
不揮発性メモリ装置６１００は本発明の特定の実施形態にしたがう図１の不揮発性メモリ装置と同様に構成されることができる。即ち、不揮発性メモリ装置６１００は基板１１１上へ提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２を包含でき、各々のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、及びＣＳ２２は基板１１１と垂直である方向に積層される複数のセルトランジスターを包含することができる。
【０１５９】
コントローラ６２００は不揮発性メモリ装置６１００に接続され得る。コントローラ６２００は不揮発性メモリ装置６１００に接続するように構成されることができる。コントローラ６２００は不揮発性メモリ装置６１００へインターフェイスを提供するように構成されることができる。コントローラ６２００は不揮発性メモリ装置６１００へ制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを提供するように構成されることができる。
【０１６０】
接続端子６３００はメモリカード６０００とホストを電気的に接続することができる。
【０１６１】
コントローラ６２００は接続端子６３００を通じてホストから受信された第１データを分割し、第１プログラミング演算の間に分割された第１データを不揮発性メモリ装置６１００の複数の物理ページに格納するのに使用され得る。これは図１１のコントローラ３２１０によって遂行される第１プログラミング演算と実質的に同様に遂行される。
【０１６２】
第１プログラミング演算の後、コントローラ６２００はホストから第２データを受信できる。コントローラ６２００は不揮発性メモリ装置６１００を制御して、第１データがプログラミングされた複数の物理ページのうち少なくとも１つに、第２データが第２プログラミング演算の間にプログラミングされるようにすることができる。第２プログラミング演算は図９を参照して説明した通り遂行できる。
【０１６３】
メモリカード６０００はＰＣ（ＰＣＭＣＩＡ）カード、ＣＦカード、ＳＭ又はＳＭＣカード、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳ装置、等のようなメモリカードで構成することができる。
【０１６４】
図２２は本発明の一実施形態によるコンピューティングシステムを説明するブロック図である。図２２によれば、コンピューティングシステム７０００は中央処理装置７１００、ＲＡＭ７２００、ユーザインターフェイス７３００、モデム７４００、システムバス７５００、及びメモリシステム７６００を含む。
【０１６５】
メモリシステム７６００はシステムバス７５００を通じて７１００から７４００までの要素に電気的に接続され得る。ユーザインターフェイス７３００を通じて提供されたデータ又は中央処理装置７１００によって処理されたデータはメモリシステム７６００に格納され得る。
【０１６６】
メモリシステム７６００は不揮発性メモリ装置７６１０とコントローラ７６２０を包含することができる。メモリシステム７６００は本発明の実施形態にしたがう１０００から４０００までのメモリシステム、ソリッドステートドライブ５０００、及びメモリカード６０００のうちいずれか１つであり得る。
【０１６７】
例として実施形態を参照して本発明の概念が説明したが、請求項の範囲を逸脱せず、多様な変形と修正を行うことができるのは本発明の技術分野の熟練された技術者に自明である。したがって、上述した実施形態は制限的ではなく、例示的なこととして理解しなければならない。
【符号の説明】
【０１６８】
１００・・・不揮発性メモリ装置
１１０・・・メモリセルアレイ
１２０・・・アドレスデコーダー
１３０・・・ページバッファ
１４０・・・制御ロジック
ＢＬＫ１〜ＢＬＫｚ・・・メモリブロック
１１１・・・基板
１１２、１１２ａ・・・絶縁物質
ＰＬ・・・ピラー
１１４・・・チャンネル膜
１１５・・・内部物質
１１６・・・情報格納膜
ＣＭ１〜ＣＭ８・・・第１乃至第８導電物質
ＷＬ  Ｃｕｔ・・・ワードラインカット
ＣＳＲ・・・共通ソース領域
３０・・・ドレーン
ＢＬ、ＢＬ１、ＢＬ２・・・ビットライン    
ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２・・・セルストリング
ＧＳＴ・・・接地選択トランジスター
ＧＳＬ・・・接地選択ライン
ＭＣ１〜ＭＣ６・・・メモリセル
ＷＬ１〜ＷＬ６・・・ワードライン
ＣＳＬ・・・共通ソースライン
ＳＳＴ・・・ストリング選択トランジスター
ＳＳＬ１、ＳＳＬ２・・・ストリング選択ライン
ＢＬＫａ１・・・等価回路
１１００、２１００、３１００・・・ホスト
１２００、２２００、３２００、４０００・・・メモリシステム
５０００・・・ソリッドステートドライブ
６０００・・・メモリカード    
７０００・・・コンピューティングシステム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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