(57)【要約】【課題】パワートランジスタによるスイッチング速度の確保と、ノイズの軽減を両立させる。【解決手段】半導体装置１００は、パワートランジスタ１１０と、外部に露出しているゲートパッド１５０を備える。ゲートパッド１５０と、パワートランジスタ１１０のゲート電極との間に第１の抵抗Ｒ１が接続されており、ゲートパッド１５０と、パワートランジスタ１１０のソース電極（第１の電極）との間に第２の抵抗Ｒ２が接続されている。第２の抵抗Ｒ２と並列して、第１の抵抗Ｒ１の、ゲート電極と接続される片端と、パワートランジスタ１１０のソース電極（第１の電極）との間に、第１の容量が接続されている。【選択図】図１
2014107417.tif 000002
【特許請求の範囲】
【請求項１】
パワートランジスタと、
制御電極パッドと、
一端が前記制御電極パッドに接続され、他端が、前記パワートランジスタの制御電極に接続される第１の抵抗と、
一端が前記制御電極パッドに接続され、他端がと前記パワートランジスタの第１の電極に接続される第２の抵抗と、
第１の容量と第２の容量の少なくとも一方を備え、
前記第１の容量を備えるときは、前記第１の容量は、前記第２の抵抗と並列して、前記第１の抵抗と前記制御電極間の接点と、前記第１の電極との間に接続され、
前記第２の容量を備えるときは、前記第２の容量は、前記第２の抵抗と並列して、前記第１の抵抗と前記制御電極パッドの接点と、前記第１の電極との間に接続される、
半導体装置。
【請求項２】
前記第１の抵抗、前記第２の抵抗、前記第１の容量、前記第２の容量は、ポリシリコン層を含む、
請求項１に記載の半導体装置。
【請求項３】
前記制御電極パッドから基板を俯瞰した際に、
前記第１の抵抗と前記第２の抵抗は、互いに離れて、前記制御電極パッドに沿って形成されており、
前記第１の容量は、前記第１の抵抗の前記制御電極パッドに近い側の反対側に、前記第１の抵抗を囲むように形成されており、
前記第２の容量は、前記制御電極パッドの外縁から、前記制御電極パッドから遠ざかる方向に伸びるように形成されている、
請求項２に記載の半導体装置。
【請求項４】
前記第１の抵抗と前記第２の抵抗は、前記ポリシリコン層に含まれる高抵抗ポリシリコンにより形成され、
前記第１の容量と前記第２の容量は、前記ポリシリコン層に含まれる低抵抗ポリシリコンにより形成される、
請求項３に記載の半導体装置。
【請求項５】
前記第１の抵抗と前記第１の容量と前記第２の容量は、共に、前記ポリシリコン層に含まれる低抵抗ポリシリコンにより形成され、
前記第１の抵抗を形成する低抵抗ポリシリコンの部分は、該第１の抵抗の抵抗値に応じた幅を有する、
請求項３に記載の半導体装置。
【請求項６】
前記第２の抵抗は、前記ポリシリコン層に含まれる高抵抗ポリシリコンにより形成される、
請求項５に記載の半導体装置。
【請求項７】
前記パワートランジスタは、ＭＯＳ電界効果トランジスタである、
請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記パワートランジスタは、絶縁ゲートバイポーラトランジスタである、
請求項１から６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、例えばパワートランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路において、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ（ＢＴ：Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などのパワートランジスタ（Ｐｏｗｅｒ  Ｔｒａｎｓｉｓｔｏｒ）は、欠かせない存在であり、様々な視点からの技術が提案されている。
【０００３】
例えば、特許文献１には、ＩＧＢＴを用いて構成された半導体集積回路に対して入力保護回路を設けることにより、入力端子に印加されるサージ電圧による入力トランジスタのゲートの絶縁破壊を防ぐ技術が開示されている（「発明の技術的背景」、図７、図８）。
【０００４】
この技術による入力保護回路は、入力保護抵抗と保護素子を備える。入力保護抵抗は、入力端子と入力トランジスタのゲート間に設けられており、保護素子は、トランジスタである。保護素子としてのトランジスタは、ソースが、入力保護抵抗の一端及び入力トランジスタのゲートに接続されており、ゲートとドレインは、アースに接続されている。
【０００５】
この入力保護回路によれば、サージ電圧が生じた場合に、保護素子としてのトランジスタがブレークダウンすることにより、電荷がアースに逃がされる。
【０００６】
また、特許文献２には、半導体チップが並列接続される半導体装置において、内蔵ゲート抵抗をゲートパッド下に形成し、パルス電流の電流密度を下げる技術が開示されている。
【０００７】
また、特許文献３も、ゲートパッドと入力トランジスタのゲート間に抵抗が接続された半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開昭６２−７１２７５号公報
【特許文献２】特開２００３−１９７９１４号公報
【特許文献３】特開平５-３３５５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電子機器のモータ制御の出力段として使用されるパワートランジスタは、通常、ＰＷＭ制御（ＰＷＭ：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）が適用されることが多いため、スイッチング回数が非常に多い。
【００１０】
電子機器の電力損失が、パワートランジスタのスイッチング時間に影響されるため、電子機器の電力損失を減らすためには、スイッチング時間の短いパワートランジスタが求められている。
【００１１】
一方、パワートランジスタのスイッチング時間を短くすれば、出力端子間の電流密度が増加するため、電子機器の配線のインダクタンス成分により瞬間的に逆起電力が発生し、ノイズが大きくなるという問題がある。このノイズについて、国際無線障害特別委員会で規格が定められている。例えば、近年注目されている７５ＭＨｚ〜１１０ＭＨｚ程度のＦＭ帯域に対して、ノイズが−４０ｄＢ以下となるように規定されている。
【００１２】
特許文献１に開示された入力保護回路は、サージ電圧が大きいときに、保護素子としてのダイオード（１９）及びダイオードに接続されたトランジスタ（２０）がブレークダウンすることにより、電荷をアース（基準電位Ｖｓｓ）に逃すように動作する。しかし、特許文献１に開示された技術は、ＦＭ帯域のノイズに対しては、何ら考慮されていない。
【００１３】
また、チップ内に抵抗を内蔵する技術例えば特許文献２に開示された技術は、半導体チップ内に形成されたゲート抵抗により半導体チップを流れる電流密度を下げている。この技術は、半導体チップ内に形成されたゲート抵抗の抵抗値が大きければ、ノイズを軽減することができるものの、スイッチング時間が長くなる。一方、半導体チップ内に形成されたゲート抵抗の抵抗値が小さければ、スイッチング時間を短縮できるものの、ノイズが大きくなってしまうというジレンマがある。
【００１４】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
一実施の形態による半導体装置は、パワートランジスタと、外部に露出している制御電極パッドを備える。制御電極パッドと、パワートランジスタの制御電極との間に第１の抵抗が接続されており、制御電極パッドと、パワートランジスタの第１の電極との間に第２の抵抗が接続されている。
【００１６】
該半導体装置において、さらに、第１の容量と第２の容量のいずれか一方または両方が設けられている。第１の容量は、第１の抵抗の一端（例えば制御電極と接続される片端）と、パワートランジスタの第１の電極の間に接続されるものである。第２の容量は、第１の抵抗の他端（例えば制御電極パッドと接続される片端）と、パワートランジスタの第１の電極との間に接続されるものである。
【００１７】
なお、上記実施の形態の半導体装置を半導体チップや半導体集積回路に置き換えて表現したものや、該半導体装置を形成する方法なども、実施の形態としては有効である。
【発明の効果】
【００１８】
前記一実施の形態の半導体装置によれば、パワートランジスタによるスイッチング時間速度の確保と、ノイズ（特にＦＭ帯域のノイズ）の軽減を両立させることができる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態にかかる半導体装置の等価回路図である。
【図２】図１に示す半導体装置によるノイズ軽減のメカニズムを説明するための図である。
【図３】図１に示す半導体装置の俯瞰図である。
【図４】図１に示す半導体装置からゲートパッドとソース電極を除いた場合の俯瞰図である。
【図５】ＭＯＳＦＥＴセルの構成を示す図である。
【図６】図３におけるＡ１−Ａ２断面を示す図である。
【図７】第２の実施の形態にかかる半導体装置の俯瞰図である。
【図８】第２の実施の形態の半導体装置からゲートパッドとソース電極を除いた場合の俯瞰図である。
【図９】図７におけるＢ１−Ｂ２断面を示す図である。
【図１０】第３の実施の形態にかかる半導体装置の等価回路図である。
【図１１】図１０に示す半導体装置の俯瞰図である。
【図１２】図１０に示す半導体装置からゲートパッドとソース電極を除いた場合の俯瞰図である。
【図１３】図１１におけるＥ１−Ｅ２断面を示す図である。
【図１４】第４の実施の形態にかかる半導体装置の等価回路図である。
【図１５】図１４に示す半導体装置の俯瞰図である。
【図１６】図１４に示す半導体装置からゲートパッドとソース電極を除いた場合の俯瞰図である。
【図１７】図１４に示す半導体装置のポリシリコン層のパターン形状を説明するための図である。
【図１８】図１４に示す半導体装置が得られる効果を説明するための図である。
【図１９】第５の実施の形態にかかる半導体装置の俯瞰図である。
【図２０】第５の実施の形態の半導体装置からゲートパッドとソース電極を除いた場合の俯瞰図である。
【図２１】図１０に示す第３の実施の形態にかかる半導体装置の変形例を説明するための図である（その１）。
【図２２】図１０に示す第３の実施の形態にかかる半導体装置の変形例を説明するための図である（その２）。
【発明を実施するための形態】
【００２０】
以下、図面を参照して実施の形態を説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００２１】
＜第１の実施の形態＞
図１は、第１の実施の形態にかかる半導体装置１００の等価回路図を示す。半導体装置１００は、パワートランジスタを備える。本実施の形態において、例として、パワートランジスタがＭＯＳＦＥＴであるとする。
【００２２】
半導体装置１００は、１つのチップに集積されており、ＭＯＳＦＥＴ１１０、ゲート配線１４２、ソース配線１４４、ドレイン配線１４６、ゲートパッド（制御電極パッド）１５０、第１の抵抗Ｒ１、第２の抵抗Ｒ２、第１の容量Ｃ１を備える。
【００２３】
ＭＯＳＦＥＴ１１０は、複数のＭＯＳＦＥＴセル１２０を有する。ＭＯＳＦＥＴセルを、単に「セル」ともいう。
【００２４】
ゲート配線１４２は、ＭＯＳＦＥＴ１１０の各セル１２０のゲート端子（制御端子）と接続され、ソース配線１４４は、ＭＯＳＦＥＴ１１０の各セル１２０のソース端子（第１の端子）と接続され、ドレイン配線１４６は、ＭＯＳＦＥＴ１１０の各セル１２０のドレイン端子（第２の端子）と接続されている。
【００２５】
ゲートパッド１５０は、チップ上面に露出している。
第１の抵抗Ｒ１の両端は、ゲートパッド１５０とゲート配線１４２に夫々接続される。第２の抵抗Ｒ２の両端は、ゲートパッド１５０とソース配線１４４に夫々接続される。第１の容量Ｃ１は、第１の抵抗Ｒ１と並列し、その両端が、第１の抵抗Ｒ１のゲート配線１４２と接続される片端と、ソース配線１４４に夫々接続される。
【００２６】
半導体装置１００の図１に示す構成により、パワートランジスタによるスイッチング時間の短縮と、ノイズ（特にＦＭ帯域のノイズ）の軽減を両立させることができる。図２を参照して説明する。
【００２７】
ＭＯＳＦＥＴ１１０は、ゲート・ソース間にパルス電圧を印加して、ドレイン・ソース間のオン・オフを制御するが、その際、チップの回路を構成するインダクタンス等でドレイン端子に逆起電力が発生し、電圧の振動が生じる。この振動は、ＭＯＳＦＥＴ１１０のゲート・ドレイン間の寄生容量を介して、ゲート端子にも発生する。ＦＭ帯域のノイズは、この振動の発生時に生じることが観察されている。
【００２８】
図２は、ＭＯＳＦＥＴ１１０のゲート・ソース間に印加された電圧を示す。この電圧が高い方向に振動した場合（振動域Ｕの場合）、ゲートラインの電荷は、第１の抵抗Ｒ１から第２の抵抗Ｒ２を経由してソース端子へ流れる。この際の電荷の流れる経路は、図１において太線で示される経路Ｌ２である。ゲートラインには、ゲート電極１２２、ゲート連結部１３０およびゲート配線１４２が含まれる。
【００２９】
また、ＭＯＳＦＥＴ１１０のゲート・ソース間に印加された電圧が低い方向に振動した場合（振動域Ｌの場合）、ゲートラインの電荷は、ゲート端子から第１の抵抗Ｒ１を経由してＭＯＳＦＥＴ１１０に向かう方向に流れる。この際の電荷の流れる経路は、図１において太線で示される経路Ｌ１である。
【００３０】
この際、第１の抵抗Ｒ１と第１の容量Ｃ１によりＣＲフィルターが形成されるため、ＦＭ帯域のノイズが低減される。
【００３１】
第１の抵抗Ｒ１と第１の容量Ｃ１によりカットオフされる周波数ｆａは、式（１）に示すように、第１の抵抗Ｒ１と第１の容量Ｃ１の値で決まる。
fa = 1/(2*π*C1*R1)        (1)
【００３２】
例えば、カットオフしたいノイズの周波数が８０ＭＨｚである場合には、Ｒ１とＣ１を夫々５Ωと、４００ｐＦとすればよい。
【００３３】
第２の抵抗Ｒ２については、振動域Ｕのときに、ゲートラインの電荷をソース端子に流す働きをしつつ、振動域Ｌのときは、ゲートラインの電荷をソース端子に流さないことが望ましい。そのため、ゲート・ソース間に流れる電流を考慮して、その値を５０ＫΩ〜２００ＫΩ程度とすることが適切である。
【００３４】
半導体装置１００をこのような構成にすることにより、ＭＯＳＦＥＴ１１０のソース・ゲート間の印加電圧が振動域Ｌである場合に、ＦＭ帯域のノイズをカットオフすることができる。また、第１の抵抗Ｒ１の抵抗値を５Ω程度に抑えることができるため、スイッチング速度も確保できる。
【００３５】
さらに、ゲートパッド１５０とソース配線１４４（ソース電極１２４）との間に第２の抵抗Ｒ２を設けて、振動域Ｕの場合に、ゲートラインの電荷をソース端子に流すようにしたので、ゲート電極に高いノイズ電圧がかからないように保護できる。
【００３６】
なお、特許文献１に開示された技術は、入力端子にサージ電圧が印加されたときに、保護素子としてのダイオードやダイオード接続したＭＯＳトランジスタがブレークダウンして、入力端子に印加されたサージ電圧をアース（基準電位Ｖｓｓ）に放電するものである。保護素子がブレークダウンしていないときには、該文献第３図の等価回路となり、抵抗１３、１５、１８と、保護素子の寄生容量２３、２４、２５により、ＣＲフィルターが形成されているように見える。しかし、該技術は、ＦＭ帯域のノイズ軽減を課題としていないため、この帯域のノイズ軽減のためのＣＲフィルターに必要な容量をどう設計すべきかについて、何ら考慮していない。単なる寄生容量では、通常、数ｐＦ未満程度にしかならないため、ＦＭ帯域よりも２桁高い帯域のノイズしかカットすることができず、ＦＭ帯域のノイズの軽減効果は期待できない。
【００３７】
これに対して、本実施の形態によれば、後述するように、ソース電極１２４の直下に形成した容量絶縁膜７０とポリシリコン層とにより、第１の容量Ｃ１を形成しているので、所望の大きな容量値を得ることができる。従って、ＦＭ帯域にノイズ低減に適したＣＲフィルターを形成することができる。
【００３８】
また、本実施の形態によれば、振動域Ｕのノイズに対して、ゲートラインの電荷をソース端子に流す第２の抵抗Ｒ２を設けてノイズ低減している。しかし、特許文献１の第３図の等価回路には、入力端子とアースとの間に抵抗が存在しないので、振動域Ｕのノイズを低減することはできない。
【００３９】
一方、特許文献１において、保護素子がブレークダウンしたときには、該文献第２図の等価回路となり、ＣＲフィルターは形成されない。
【００４０】
本願発明者は、実験を行い、第１の抵抗Ｒ１、第２の抵抗Ｒ２、第１の容量Ｃ１が設けられていない比較例の半導体装置と半導体装置１００とのノイズレベルの比較を行った。その結果、比較例の半導体装置に対して、半導体装置１００のノイズレベルが１２〜１７ｄＢ程度改善され、国際無線障害特別委員会で定められているＦＭ帯域の規格が満たされていることを確認できている。
【００４１】
ここで、半導体装置１００の具体的な構成例と形成方法を説明する。
図３は、半導体装置１００の俯瞰図であり、ゲートパッド１５０から基板を俯瞰した際の、ゲートパッド１５０、ソース電極１２４、第１の抵抗Ｒ１、第２の抵抗Ｒ２、第１の容量Ｃ１、ゲート配線１４２の位置関係を示す。エッジ９０は、チップのエッジである。
【００４２】
なお、第１の抵抗Ｒ１、第２の抵抗Ｒ２、第１の容量Ｃ１は、ゲートパッド１５０とソース電極１２４より下の層に設けられている。ゲートパッド、ソース電極１２４、ゲート配線１４２は、例えばアルミニウム等の金属層で形成されている。ここで、ソース電極１２４は、図１のソース配線１４４として機能する。
【００４３】
第１の抵抗Ｒ１と第２の抵抗Ｒ２は、ゲートパッド１５０を囲むように、互いに離れて設けられている。後に詳細に説明するが、本実施の形態の半導体装置１００において、第１の抵抗Ｒ１と第２の抵抗Ｒ２は、高抵抗ポリシリコンにより形成される。
【００４４】
ゲートパッド１５０の下に、ゲートコンタクト部１２３が設けられている。このゲートコンタクト部１２３は、低抵抗ポリシリコンにより形成され、第１の抵抗Ｒ１は、第１の容量Ｃ１を介して、ＭＯＳＦＥＴ１１０のゲート電極１２２と接続される。
【００４５】
第２の抵抗Ｒ２の両端に、２つのコンタクト部（１７２、１７４）が設けられている。第２の抵抗Ｒ２は、コンタクト部１７２を介してゲートパッド１５０と接続され、コンタクト部１７４を介してソース電極１２４と接続される。
【００４６】
また、第１の容量Ｃ１は、第１の抵抗Ｒ１を囲むように設けられ、ソース電極１２４と接続されている。第１の容量Ｃ１は、低抵抗ポリシリコンにより形成されている。
【００４７】
図４は、図３からゲートパッド１５０とソース電極１２４を除いた図であり、高抵抗ポリシリコンにより構成される第１の抵抗Ｒ１、第２の抵抗Ｒ２、低抵抗ポリシリコンにより構成される第１の容量Ｃ１、ゲートコンタクト部１２３、ゲート電極１２２の位置関係を示す。
【００４８】
図４は、上述した各機能ブロックの位置関係をより明確に示している。なお、図示のように、各ゲート電極１２２は、その両端がゲート連結部１３０に接続されている。ゲート連結部１３０は、低抵抗ポリシリコンにより形成されている。
【００４９】
半導体装置１００の形成時に、まず、半導体基板上に、ＭＯＳＦＥＴ１１０の各セル１２０が形成される。図５は、図４におけるＤ１−Ｄ２の断面図に該当し、ＭＯＳＦＥＴセル１２０の断面構成の一例を示す。図４にはストライプ状の少数のゲート電極１２２しか図示していないが、実際には数多くのゲート電極１２２が形成される。また、平面形状もストライプ状に限らず、格子状や網目状でも良い。
【００５０】
図５に示すように、ドレイン領域となるｎ＋層６０の上に、ドレインドリフト領域となるｎ−層５０が形成され、ｎ−層５０の上にチャネル領域となるｐウェル層４０が形成される。ｐウェル層４０の上部に、ソース領域となるｎ＋層８５が形成される。ゲートトレンチ１２１は、ｎ＋層８５の上面からｎ−層５０内部に達するように形成され、その中にゲート酸化膜８０を介してゲート電極１２２が形成される。
【００５１】
図６は、図３におけるＡ１−Ａ２間の断面図である。図示のように、Ｐウェル領域４０の上面に絶縁膜２０が形成され、絶縁膜２０の上に、低抵抗ポリシリコン部が形成される。この低抵抗ポリシリコン部は、ゲートコンタクト部１２３と、第１の容量Ｃ１を構成する。
【００５２】
また、絶縁膜２０の上に、２つの高抵抗ポリシリコン部も形成される。１つの高抵抗ポリシリコン部は、第２の抵抗Ｒ２を構成し、もう１つの高抵抗ポリシリコン部は、第１の抵抗Ｒ１を構成する。
【００５３】
低抵抗ポリシリコン部と高抵抗ポリシリコン部は、ポリシリコン層を形成してパターニングした後、高抵抗ポリシリコン部をマスクして低抵抗ポリシリコン部に不純物を導入し、低抵抗ポリシリコン部をマスクして高抵抗ポリシリコン部に不純物を導入することにより形成することができる。低抵抗ポリシリコン部と高抵抗ポリシリコン部への不純物の導入順序は、逆であってもよい。
【００５４】
また、高抵抗のポリシリコン層を形成してパターニングした後に、高抵抗ポリシリコン部をマスクして低抵抗ポリシリコン部に不純物を導入するようにしてもよい。
【００５５】
上記いずれの場合においても、ポリシリコン層のパターンニングは、不純物の導入後でもよい。
【００５６】
次いで、第１の容量Ｃ１の周りに、酸化膜などにより、容量絶縁膜７０が形成される。
また、セル１２０では、ゲート電極１２２の上に、酸化膜などにより、層間絶縁膜３０が形成される（図５参照）。この層間絶縁膜３０を、容量絶縁膜７０として用いてもよい。
【００５７】
容量絶縁膜７０を層間絶縁膜３０と同一工程で形成した場合、層間絶縁膜３０の厚さが比較的厚いため、大きな容量値を得るためには面積を大きくする必要があるが、工程数及びコストの削減ができる。
【００５８】
対して、小さな面積で大きな容量値を得ようとする場合は、容量絶縁膜７０を層間絶縁膜３０とは別工程で形成し、膜厚を薄くしたり、窒化膜などの高誘電率を有する絶縁膜により容量絶縁膜７０を形成した方が良い。
【００５９】
その後、容量絶縁膜７０にコンタクトホールが形成され、第１の抵抗Ｒ１のゲートパッド１５０側のコンタクト部１６２、第２の抵抗Ｒ２のゲートパッド１５０側のコンタクト部１７２、第２の抵抗Ｒ２のソース電極１２４側のコンタクト部１７４が形成される（図３、図６参照）。
【００６０】
また、ＭＯＳＦＥＴセル１２０においては、層間絶縁膜３０にコンタクトホールが形成され、ソース電極１２４をｎ＋層（ソース領域）８５及びｐウェル層（チャネル領域）４０に接続するためのコンタクトと、ゲート配線１４２をゲート連結部１３０に接続するためのコンタクトが形成される（図５参照）。
【００６１】
そして、例えばアルミニウム等の導電層により、ゲートパッド１５０、ゲート配線１４２及びソース電極１２４が形成される。その後、半導体装置１００のチップ上面に、ポリイミド膜等にて表面保護膜１０が形成される。なお、この表面保護膜１０は、無くても構わない。
【００６２】
最後に、ｎ＋層６０が適宜薄層化され、半導体装置１００のチップ裏面に、ドレイン電極（第２の電極）１２６が形成される（図５参照）。
【００６３】
上述した工程を経て、ゲートパッド１５０とゲート電極１２２の間に第１の抵抗Ｒ１が形成され、第１の抵抗Ｒ１のゲートパッド１５０側のコンタクト部と、ソース電極１２４との間に第２の抵抗Ｒ２が形成される。また、第１の抵抗Ｒ１のゲート側のコンタクト部と、ソース電極１２４との間に、容量Ｃ１が形成される。
【００６４】
以上に説明した半導体装置１００の具体的な構成例では、第１の抵抗Ｒ１と第１の容量Ｃ１が近接して配置されるため、ＣＲフィルター回路の効果が具現化しやすい。
【００６５】
＜第２の実施の形態＞
第１の実施の形態の半導体装置１００において、第１の容量Ｃ１は、低抵抗ポリシリコンにより形成され、第１の抵抗Ｒ１と第２の抵抗Ｒ２は、高抵抗ポリシリコンにより形成される。第１の抵抗Ｒ１を低抵抗ポリシリコンで形成してもよい。これについて、本第２の実施の形態を用いて説明する。なお、本第２の実施の形態にかかる半導体装置２００の等価回路は、図１に示すものと同様である。
【００６６】
図７は、本第２の実施の形態の半導体装置２００の俯瞰図であり、図８は、図７に対して、ゲートパッド１５０とソース電極１２４を取り除いた場合の半導体装置２００の俯瞰図である。
【００６７】
図７と図８に示すように、半導体装置２００において、低抵抗ポリシリコンにより構成された第１の容量Ｃ１とゲートコンタクト部１２３の間に、第１の抵抗Ｒ１の抵抗値に応じた幅の低抵抗ポリシリコン部が形成されている。すなわち、本実施の形態において、第１の抵抗Ｒ１は、幅の狭い低抵抗ポリシリコンにより形成される。
【００６８】
図９は、図７のＢ１−Ｂ２断面を示す。図示のように、まず、ｐウェル層４０の上に絶縁膜２０が形成される。
【００６９】
そして、絶縁膜２０の上に、第１の容量Ｃ１、第１の抵抗Ｒ１、ゲートコンタクト部１２３を構成する低抵抗ポリシリコン部が形成される。その後、高抵抗ポリシリコンにより第２の抵抗Ｒ２が形成される。
【００７０】
本実施の形態にかかる半導体装置２００は、半導体装置１００と同様の効果を得ることができる。
【００７１】
＜第３の実施の形態＞
図１０は、第３の実施の形態にかかる半導体装置３００の等価回路図を示す。図１０から分かるように、半導体装置３００は、第１の容量Ｃ１の代わりに、第２の容量Ｃ２が設けられている点を除き、半導体装置１００または半導体装置２００と同様である。
【００７２】
第２の容量Ｃ２は、第１の抵抗Ｒ１の両端のうちの、ゲートパッド１５０と接続される片端と、ソース配線１４４との間に接続される。
【００７３】
図２のときに説明したように、ＭＯＳＦＥＴ１１０のゲート・ソース間に印加された電圧を示す。この電圧が高い方向に振動した場合（振動域Ｕの場合）、ゲートラインの電荷は、第１の抵抗Ｒ１から第２の抵抗Ｒ２を経由してソース端子へ流れる。この際の電荷の流れる経路は、図１において太線で示される経路Ｌ２である。
【００７４】
半導体装置３００において、この際、第１の抵抗Ｒ１と第２の容量Ｃ２によりＣＲフィルターが形成されるため、ＦＭ帯のノイズが低減される。
【００７５】
第１の抵抗Ｒ１と第２の容量Ｃ２によりカットオフされる周波数ｆｂは、式（２）に示すように、第１の抵抗Ｒ１と第２の容量Ｃ２の値で決まる。
fb = 1/(2*π*C2*R1)        (2)
【００７６】
半導体装置１００または半導体装置２００のときと同様に、例えば、カットオフしたいノイズの周波数が８０ＭＨｚである場合には、Ｒ１とＣ２を夫々５Ωと、４００ｐＦとすればよい。
【００７７】
第２の抵抗Ｒ２については、前述したように、振動域Ｕのときに、ゲートラインの電荷をソース端子に流す働きをしつつ、振動域Ｌのときは、ゲートラインの電荷をソース端子に流さないことが望ましい。そのため、ゲート・ソース間に流れる電流を考慮して、その値を５０ＫΩ〜２００ＫΩ程度とすることが適切である。
【００７８】
このように、第１の抵抗Ｒ１と第２の容量Ｃ２により、ＭＯＳＦＥＴ１１０のソース・ゲート間の印加電圧が振動域Ｌである場合に、ＦＭ帯域のノイズをカットオフすることができる。また、第１の抵抗Ｒ１の抵抗が上述したように５Ω程度であるため、スイッチング速度も確保できる。
【００７９】
さらに、ゲートパッド１５０とソース配線１４４（ソース電極１２４）との間に第２の抵抗Ｒ２を設けて、振動域Ｕの場合に、ゲートラインの電荷をソース端子に流すようにしたので、ゲート電極に高いノイズ電圧がかからないように保護できる。
【００８０】
ここで、半導体装置３００の具体的な構成例と形成方法を説明する。該例において、第１の抵抗Ｒ１は、半導体装置２００のときと同様に、幅の狭められた低抵抗ポリシリコンで形成される。勿論、半導体装置１００のときと同様に、第１の抵抗Ｒ１を高抵抗ポリシリコンで形成してもよい。
【００８１】
図１１は、半導体装置３００の俯瞰図であり、図１２は、半導体装置３００からゲートパッド１５０とソース電極１２４を除いた場合の俯瞰図である。
【００８２】
図１１と図１２に示すように、半導体装置３００において、第１の容量Ｃ１が形成されておらず、第２の容量Ｃ２が形成されている。該第２の容量Ｃ２は、ゲートコンタクト部１２３と接続されており、ゲートコンタクト部１２３から遠ざかる方向に伸びている。なお、第２の容量Ｃ２は、低抵抗ポリシリコンにより形成される。
【００８３】
図１１におけるＢ１−Ｂ２の断面は、図９に示す半導体装置２００のＢ１−Ｂ２断面と同様の構造であるため、説明を省略する。
【００８４】
図１３は、図１１におけるＥ１−Ｅ２断面を示す図である。図示のように、ｐウェル層４０の上に、絶縁膜２０が形成されている。
【００８５】
絶縁膜２０の上に、第１の抵抗Ｒ１、ゲートコンタクト部１２３、第２の容量Ｃ２を形成する低抵抗ポリシリコン部が形成される。そして、高抵抗ポリシリコンにより第２の抵抗Ｒ２が形成される。
【００８６】
容量絶縁膜７０の形成後、ゲートパッド１５０と接続するためのコンタクトホール（コンタクト部１６２）が形成され、続いて、ゲートパッド１５０とソース電極１２４が形成される。
【００８７】
これらの工程を経て、コンタクト部１６２とソース電極１２４の間に、第２の容量Ｃ２が形成される。
【００８８】
以上に説明した半導体装置３００の具体的な構成例では、第１の抵抗Ｒ１と第２の容量Ｃ２が近接して配置されるため、ＣＲフィルター回路の効果が具現化しやすい。
【００８９】
本願発明者は、実験を行い、第１の抵抗Ｒ１と第２の抵抗Ｒ２、及び第１の容量Ｃ１と第２の容量Ｃ２が設けられていない比較例の半導体装置と半導体装置３００とのノイズレベルの比較を行った。その結果、比較例の半導体装置に対して、半導体装置１００のノイズレベルが１０〜１５ｄＢ程度改善され、国際無線障害特別委員会で定められているＦＭ帯域の規格が満たされていることを確認できている。
【００９０】
＜第４の実施の形態＞
半導体装置１００と半導体装置２００は、ＭＯＳＦＥＴ１１０のソース・ゲート間の印加電圧が振動域Ｌである場合に、ＦＭ帯域のノイズをカットオフすることができる。半導体装置３００は、ＭＯＳＦＥＴ１１０のソース・ゲート間の印加電圧が振動域Ｕである場合に、ＦＭ帯域のノイズをカットオフすることができる。本第４の実施の形態にかかる半導体装置４００は、振動域Ｕと振動域Ｌのいずれの場合においても、ＦＭ帯域のノイズをカットオフすることができる。
【００９１】
図１４は、第４の実施の形態にかかる半導体装置の等価回路図である。図１４から分かるように、半導体装置４００では、第１の容量Ｃ１と第２の容量Ｃ２の両方が設けられている。
【００９２】
そのため、振動域Ｕのときには、ノイズが第１の抵抗Ｒ１と第２の容量Ｃ２により形成されたＣＲフィルターでカットオフされ、振動域Ｌのときには、ノイズが第１の抵抗Ｒ１と第１の容量Ｃ１により形成されたＣＲフィルターでカットオフされる。その原理については、半導体装置１００〜３００のときに説明した通りであり、ここで説明を繰り返さない。
【００９３】
図１５は、半導体装置４００の俯瞰図であり、図１６は、半導体装置４００からゲートパッド１５０とソース電極１２４を除いた場合の俯瞰図である。なお、半導体装置４００では、第１の抵抗Ｒ１は、半導体装置１００のときと同様に、高抵抗ポリシリコンで形成されている。
【００９４】
また、分かりやすいように、図１７において、半導体装置４００のポリシリコン層のパターンを示している。該図において、低抵抗ポリシリコンと高抵抗ポリシリコンを区別せずに示している。
【００９５】
半導体装置４００は、半導体装置２００と半導体装置３００を合わせたものであるため、その形成方法や断面構造の例については、説明を省略する。
【００９６】
半導体装置４００は、半導体装置１００〜３００の全ての効果を得ることができる。本願発明者は、実験を行い、第１の抵抗Ｒ１と第２の抵抗Ｒ２、及び第１の容量Ｃ１と第２の容量Ｃ２が設けられていない比較例の半導体装置と半導体装置４００とのノイズレベルの比較を行った。その結果、比較例の半導体装置に対して、半導体装置１００のノイズレベルが１５〜２０ｄＢ程度改善され、国際無線障害特別委員会で定められているＦＭ帯域の規格が満たされていることを確認できている。
【００９７】
図１８を参照して、半導体装置４００の効果をさらに説明する。図１８において、横軸は、半導体装置のチップに内蔵された抵抗（半導体装置４００では第１の抵抗Ｒ１）の抵抗値と、スイッチング速度を示し、横軸は、ノイズレベルの指数を示す。
【００９８】
図１８における曲線Ｑ１は、例えば特許文献２に開示された、ゲート抵抗を内蔵した従来の半導体装置のノイズレベルと、該ゲート抵抗の抵抗値及びスイッチング速度との関係を示し、曲線Ｑ２は、半導体装置４００のノイズレベルと、第１の抵抗Ｒ１の抵抗値及びスイッチング速度との関係を示す。
【００９９】
図１８から分かるように、内蔵抵抗の抵抗値が同一である場合、半導体装置４００は、従来の半導体装置より大幅にノイズレベルを軽減することができる。そのため、スイッチング速度の確保とノイズの軽減を両立させることができる。
【０１００】
＜第５の実施の形態＞
第５の実施の形態にかかる半導体装置５００も、第１の容量Ｃ１と第２の容量Ｃ２の両方が設けられており、第１の抵抗Ｒ１が低抵抗ポリシリコンにより形成されている。
【０１０１】
図１９は、半導体装置５００の俯瞰図であり、図２０は、半導体装置５００からゲートパッド１５０とソース電極１２４を除いた場合の俯瞰図である。図１９と図２０から分かるように、半導体装置５００では、第１の抵抗Ｒ１は、幅の狭められた低抵抗ポリシリコンにより形成されている。この点を除き、半導体装置５００は、半導体装置４００と同様である。
【０１０２】
半導体装置５００は、半導体装置２００と半導体装置３００の組合せであり、半導体装置４００と同様の効果を得ることができる。
【０１０３】
以上の説明から分かるように、第１の容量Ｃ１と第２の容量Ｃ２の両方が設けられた場合、最も良いノイズ軽減効果を得ることができる。なお、第１の容量Ｃ１と第２の容量Ｃ２のノイズ低減効果は次のようになる。ゲート・ソース間に電圧が印加されるタイミング、つまりゲート端子から第１の抵抗Ｒ１の方向に電流が流れるタイミングにノイズの発生頻度が高いことから、第１の容量Ｃ１の方が、第２の容量Ｃ２よりも、ノイズの軽減効果が大きい。つまり、第１の抵抗Ｒ１とゲート配線１４２間の接続点に接続された第１の容量Ｃ１の方が、ゲートパッド１５０と第１の抵抗Ｒ１間の接続点に接続された第２の容量Ｃ２よりもノイズ低減効果が大きい。このことから、第１の容量Ｃ１の容量値を第２の容量Ｃ２よりも大きくした方が、ノイズ低減効果が高いことがわかる。もし、面積の制約等により、第１の容量Ｃ１と第２の容量Ｃ２のいずれか一方しか設けられない場合は、第１の容量Ｃ１を形成した方が良い。
【０１０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能である。これらの変更を加えられたものも本発明の権利範囲にあることは、いうまでもない。
【０１０５】
例えば、上述した各実施の形態において、第２の容量Ｃ２は、ゲートパッド１５０の両側に設けられており、ゲートパッド１５０の両側からエッジ９０に向かう方向に伸びるようになっているが、ゲートパッド１５０の片側にのみ設けるようにしてもよい。これについて、図１０〜図１３に示す半導体装置３００の変形例となる半導体装置３００Ａを用いて説明する。なお、半導体装置３００Ａの等価回路図は、図１０に示す半導体装置３００の等価回路図と同様である。
【０１０６】
図２１は、半導体装置３００Ａからゲートパッド１５０とソース電極１２４を除いた場合の俯瞰図である。図２１と図１２を比較すると明らかなように、半導体装置３００では、第２の容量Ｃ２がゲートパッド１５０の両側に設けられ、該両側からエッジ９０に向かって伸びるようになっている。これに対して、半導体装置３００Ａでは、第２の容量Ｃ２は、ゲートパッド１５０の片側にのみ設けられており、該片側からエッジ９０に向かって伸びるようになっている。
【０１０７】
半導体装置３００Ａのこのような構成は、半導体装置３００と比べて、第２の容量Ｃ２の形成面積を減少させることができるため、セルの数量を増やすことができ、半導体装置のオン抵抗を下げることができる。
【０１０８】
勿論、半導体装置４００に対しても、半導体装置３００Ａと同様に第２の容量Ｃ２を形成してもよい。
【０１０９】
また、上述した各半導体装置において、ゲートパッド１５０がチップのほぼ中央に位置するが、ゲートパッド１５０をチップのエッジ９０の近傍に設けてもよい。これについて、半導体装置３００Ａの変形例となる半導体装置３００Ｂを用いて説明する。
【０１１０】
図２２は、半導体装置３００Ｂからゲートパッド１５０とソース電極１２４を除いた場合の俯瞰図である。図示のように、半導体装置３００Ｂにおいて、ゲートパッド１５０は、エッジ９０（ここではエッジ９０の右辺）の近傍に設けられており、第１の抵抗Ｒ１は、ゲートパッド１５０の、エッジ９０に近い右縁とは反対側の左縁側にのみ設けられている。また、第２の容量Ｃ２も、ゲートパッド１５０の左縁側にのみ設けられており、エッジ９０の左辺に向かって伸びるようになっている。
【０１１１】
半導体装置３００Ｂのように、ゲートパッド１５０をエッジ９０の近傍に設けることにより、第２の容量Ｃ２の形成面積を増やすことができるという利点がある。
【０１１２】
以上の各実施の形態及び変形例では、パワートランジスタの例として、ＭＯＳＦＥＴを用いたが、ＭＯＳＦＥＴを他の種類のパワートランジスタ、例えば、ＩＧＢＴや、絶縁ゲートバイポーラトランジスタやバイポーラトランジスタに置き換えても、同様にノイズ低減効果を得ることができる。なお、ＩＧＢＴの場合は、ＭＯＳＦＥＴにおけるソース電極（第１の電極）／ドレイン電極（第２の電極）を、それぞれエミッタ電極（第１の電極）／コレクタ電極（第２の電極）に置き換えて適用すれば良い。ＭＯＳＦＥＴの場合もＩＧＢＴの場合も、ゲート電極が制御電極となる。バイポーラトランジスタの場合は、エミッタ電極／コレクタ電極／ベース電極が、それぞれ第１の電極／第２の電極／制御電極となる。
【０１１３】
また、上述した各具体的な構成例では、ゲートパッド１５０とソース電極１２４が同一の導電材料で構成され、ゲート配線１４２が形成されている。半導体チップのサイズが小さい場合や、ゲート電極１２２及びゲート連結部１３０の抵抗値が十分小さい場合には、ゲート配線１４２は無くても良い。この場合、ゲート配線１４２の占める面積分だけ半導体チップを更に小型化ができるメリットがある。
【符号の説明】
【０１１４】
１０  表面保護膜、２０  絶縁膜
３０  層間絶縁膜、４０  ｐウェル層
５０  ｎ−層、６０  ｎ＋層
７０  容量絶縁膜、８０  ゲート酸化膜
８５  ｎ＋層、９０  エッジ
１００、２００、３００、３００Ａ、３００Ｂ、４００、５００  半導体装置
１１０  ＭＯＳＦＥＴ、１２０  ＭＯＳＦＥＴセル
１２１  ゲートトレンチ、１２２  ゲート電極
１２３  ゲートコンタクト部、１２４  ソース電極
１２６  ドレイン電極、１３０  ゲート連結部
１４２  ゲート配線、１４４  ソース配線
１４６  ドレイン配線、１５０  ゲートパッド
１６２、１７２、１７４  コンタクト部
Ｃ１  第１の容量、Ｃ２  第２の容量
Ｒ１  第１の抵抗、Ｒ２  第２の抵抗
【図１】
2014107417.tif 000003
【図２】
2014107417.tif 000004
【図３】
2014107417.tif 000005
【図４】
2014107417.tif 000006
【図５】
2014107417.tif 000007
【図６】
2014107417.tif 000008
【図７】
2014107417.tif 000009
【図８】
2014107417.tif 000010
【図９】
2014107417.tif 000011
【図１０】
2014107417.tif 000012
【図１１】
2014107417.tif 000013
【図１２】
2014107417.tif 000014
【図１３】
2014107417.tif 000015
【図１４】
2014107417.tif 000016
【図１５】
2014107417.tif 000017
【図１６】
2014107417.tif 000018
【図１７】
2014107417.tif 000019
【図１８】
2014107417.tif 000020
【図１９】
2014107417.tif 000021
【図２０】
2014107417.tif 000022
【図２１】
2014107417.tif 000023
【図２２】
2014107417.tif 000024