(57)【要約】【課題】貫通電流の発生を防止することのできる出力回路を提供する。【解決手段】実施形態の出力回路は、出力用ＮＭＯＳトランジスタＮ１００のドレイン端子に入力電圧ＶＤＩＮが印加され、ソース端子ＯＵＴにＬＣ回路および回生用ダイオードＤが接続され、出力用ＮＭＯＳトランジスタＮ１００のゲート端子にアノード端子が接続されたダイオードＤ１と、ダイオードＤ１のカソード端子にドレイン端子が接続され、接地電位端子ＧＮＤにソース端子が接続されたＮＭＯＳトランジスタＮ１と、出力用ＮＭＯＳトランジスタＮ１００のゲート端子とソース端子との間に直列に接続されたＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３と、を備え、制御回路１が、出力用ＮＭＯＳトランジスタＮ１００が非導通のときにＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３を導通させ、その導通期間よりも短い期間ＮＭＯＳトランジスタＮ１を導通させる。【選択図】  図１
2014117063.tif 000002
【特許請求の範囲】
【請求項１】
ドレイン端子へ入力電圧が印加され、ソース端子にＬＣ回路および回生用ダイオードが接続される出力用ＮＭＯＳトランジスタと、
スイッチング制御信号を前記入力電圧よりも高い電圧へ昇圧して前記出力用ＮＭＯＳトランジスタのゲート端子へ印加するＰＭＯＳトランジスタと
を有する出力回路であって、
前記出力用ＮＭＯＳトランジスタの前記ゲート端子にアノード端子が接続されたダイオードと、
前記ダイオードのカソード端子にドレイン端子が接続され、接地電位端子にソース端子が接続された第１のＮＭＯＳトランジスタと、
前記出力用ＮＭＯＳトランジスタの前記ゲート端子と前記ソース端子との間に直列に接続された第２のＮＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタと、
前記出力用ＮＭＯＳトランジスタが非導通のときに前記第２のＮＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタを導通させ、その導通期間よりも短い期間前記第１のＮＭＯＳトランジスタを導通させる制御回路と
を備えることを特徴とする出力回路。
【請求項２】
前記制御回路が、
前記スイッチング制御信号を反転させて、前記第２のＮＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタのゲート端子へ印加する第１の制御信号を生成する第１のインバータと、
前記第１の制御信号を遅延させる遅延回路と、
前記遅延回路の出力を反転させる第２のインバータと、
前記第１の制御信号と前記第２のインバータの出力信号の論理積演算を行い、前記第１のＮＭＯＳトランジスタのゲート端子へ印加する第２の制御信号を生成するＡＮＤゲートと
を備えることを特徴とする請求項１に記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、出力回路に関する。
【背景技術】
【０００２】
ダイオード整流方式の降圧型スイッチングレギュレータでは、インダクタとキャパシタで構成されるＬＣ回路へ充電電流を印加する出力回路に、ゲート端子へ入力されるスイッチング制御信号により導通が制御されるＭＯＳトランジスタが用いられる。このとき、ＭＯＳトランジスタのドレイン端子へ入力電圧が印加され、ソース端子にＬＣ回路およびダイオードが接続される。
【０００３】
このＭＯＳトランジスタとして、従来はＰＭＯＳトランジスタが用いられることが多かったが、近年はスイッチング特性に優れたＮＭＯＳトランジスタが用いられるようになっている。ただし、ＮＭＯＳトランジスタを用いる場合、入力電圧よりも高い電圧をゲート端子へ印加する必要があるため、スイッチング制御信号を昇圧する昇圧回路が必要となる。
【０００４】
出力回路にＮＭＯＳトランジスタを用いた場合、ゲート端子への入力電圧が０ＶになってＮＭＯＳトランジスタがオフしたときに、ＬＣ回路のインダクタに蓄積されたエネルギーが回生電流としてダイオードに流れ、ＮＭＯＳトランジスタのソース端子が負電位になることがある。その結果、ＮＭＯＳトランジスタのゲート・ソース間に電圧差が生じ、ＮＭＯＳトランジスタに入力電源からの貫通電流が流れ、降圧型スイッチングレギュレータの変換効率を悪化させるという問題が生じる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−３３６００６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、貫通電流の発生を防止することのできる出力回路を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の出力回路は、ドレイン端子へ入力電圧が印加され、ソース端子にＬＣ回路および回生用ダイオードが接続される出力用ＮＭＯＳトランジスタと、スイッチング制御信号を前記入力電圧よりも高い電圧へ昇圧して前記出力用ＮＭＯＳトランジスタのゲート端子へ印加するＰＭＯＳトランジスタとを有する。この出力回路は、前記出力用ＮＭＯＳトランジスタの前記ゲート端子にアノード端子が接続されたダイオードと、前記ダイオードのカソード端子にドレイン端子が接続され、接地電位端子にソース端子が接続された第１のＮＭＯＳトランジスタと、前記出力用ＮＭＯＳトランジスタの前記ゲート端子と前記ソース端子との間に直列に接続された第２のＮＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタと、を備え、制御回路が、前記出力用ＮＭＯＳトランジスタが非導通のときに前記第２のＮＭＯＳトランジスタおよび前記第３のＮＭＯＳトランジスタを導通させ、その導通期間よりも短い期間前記第１のＮＭＯＳトランジスタを導通させる。
【図面の簡単な説明】
【０００８】
【図１】実施形態の出力回路の構成の例を示す回路図。
【図２】実施形態の出力回路の制御信号の位相関係を示す図。
【図３】実施形態の出力回路の動作の例を示す波形図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【００１０】
（実施形態）
図１は、実施形態の出力回路の構成の例を示す回路図である。
【００１１】
本実施形態の出力回路は、ダイオード整流方式の降圧型スイッチングレギュレータの出力段を構成する回路であって、ドレイン端子に入力電圧ＶＤＩＮが印加され、ソース端子ＯＵＴにインダクタンスＬおよびキャパシタＣにより構成されるＬＣ回路および回生用ダイオードＤが接続される出力用ＮＭＯＳトランジスタＮ１００と、スイッチング制御信号ＳＷＣの位相を調整してスイッチング制御信号ＳＷＰおよびスイッチング制御信号ＳＷＮを出力する制御信号生成部１００と、スイッチング制御信号ＳＷＰを入力電圧ＶＤＩＮよりも高い電圧ＶＤＨへ昇圧して反転させたスイッチング制御信号ＳＷＰＨを出力するレベルシフタ２００と、スイッチング制御信号ＳＷＰＨにより導通が制御され、高電圧ＶＤＨへ昇圧されたスイッチング制御信号ＳＧを出力用ＮＭＯＳトランジスタＮ１００のゲート端子へ印加するＰＭＯＳトランジスタＰ１００と、を有している。
【００１２】
ここで、スイッチング制御信号ＳＷＰが“１”となるとスイッチング制御信号ＳＷＰＨが“０”となり、ＰＭＯＳトランジスタＰ１００が導通して、スイッチング制御信号ＳＧのレベルが高電圧ＶＤＨとなる。これにより、出力用ＮＭＯＳトランジスタＮ１００は導通し、ＬＣ回路へ充電電流を出力する。
【００１３】
また、本実施形態の出力回路は、出力用ＮＭＯＳトランジスタＮ１００のゲート端子にアノード端子が接続されたダイオードＤ１と、ダイオードＤ１のカソード端子にドレイン端子が接続され、接地電位端子ＧＮＤにソース端子が接続されたＮＭＯＳトランジスタＮ１と、出力用ＮＭＯＳトランジスタＮ１００のゲート端子とソース端子との間に直列に接続されたＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３と、出力用ＮＭＯＳトランジスタＮ１００が非導通のときにＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３を導通させ、その導通期間よりも短い期間ＮＭＯＳトランジスタＮ１を導通させる制御回路１と、を備える。
【００１４】
なお、ＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３のソース端子とゲート端子の間には、ゲート電圧をクランプする保護ダイオードＤＰが挿入されている。
【００１５】
制御回路１の構成の例として、図１では、制御信号生成部１００より出力されるスイッチング制御信号ＳＷＮを反転させて、ＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３のゲート端子へ印加する制御信号ＳＷ１を生成するインバータＩＶ１と、制御信号ＳＷ１を遅延させる遅延回路１１と、遅延回路１１の出力を反転させるインバータＩＶ２と、制御信号ＳＷ１とインバータＩＶ２の出力信号ＤＬＹの論理積演算を行い、ＮＭＯＳトランジスタＮ１のゲート端子へ印加する制御信号ＳＷ２を生成するＡＮＤゲートＡＮＤと、を備える例を示す。
【００１６】
図２に、スイッチング制御信号ＳＷＣと、制御信号生成部１００および制御回路１により生成される各信号の位相関係を示す。
【００１７】
制御信号生成部１００は、ＰＭＯＳトランジスタＰ１００とＮＭＯＳトランジスタＮ１にスイッチング時の貫通電流が流れないように、スイッチング制御信号ＳＷＣの位相を調整して、スイッチング制御信号ＳＷＰおよびスイッチング制御信号ＳＷＮを出力する。
【００１８】
ここで、ロジック回路の電源電圧をＶＤＤとすると、スイッチング制御信号ＳＷＰＨは、ＶＤＤレベルのスイッチング制御信号ＳＷＰを高電圧ＶＤＨへレベルシフトさせて、反転させた信号である。
【００１９】
制御回路１から出力される制御信号ＳＷ１は、スイッチング制御信号ＳＷＮの反転信号である。
【００２０】
制御信号ＳＷ２は、制御信号ＳＷ１と信号ＤＬＹのＡＮＤゲート出力である。すなわち、制御信号ＳＷ２は、制御信号ＳＷ１と同時に立ち上がり、制御信号ＳＷ１よりも早く立ち下がる信号である。
【００２１】
本実施形態では、制御回路１の制御により、スイッチング制御信号ＳＷＰＨが“１”となって出力用ＮＭＯＳトランジスタＮ１００が非導通となったときに、制御信号ＳＷ１が“１”となる。このとき、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴの電圧が電源電圧ＶＤＤまで下がると、ＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３が導通し、出力用ＮＭＯＳトランジスタＮ１００のゲート端子とソース端子ＯＵＴとの間には、ＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３による短絡経路が形成される。
【００２２】
そのため、出力用ＮＭＯＳトランジスタＮ１００が非導通となることによりＬＣ回路のインダクタＬに蓄積されたエネルギーが回生電流としてダイオードＤに流れ、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴが負電位になっても、出力用ＮＭＯＳトランジスタＮ１００のゲート端子も同じ負電位となる。
【００２３】
一方、制御信号ＳＷ２も、制御信号ＳＷ１と同時に“１”となっていて、ＮＭＯＳトランジスタＮ１が導通している。これにより、ＮＭＯＳトランジスタＮ１は、出力用ＮＭＯＳトランジスタＮ１００のゲート端子から電荷を引き抜く動作を行っている。
【００２４】
しかし、ＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３による短絡経路が形成されて出力用ＮＭＯＳトランジスタＮ１００のゲート端子が負電位になると、ダイオードＤ１は逆バイアスとなる。そのため、ダイオードＤ１に電流が流れなくなり、ＮＭＯＳトランジスタＮ１による出力用ＮＭＯＳトランジスタＮ１００のゲート端子からの電荷引き抜き動作は行われなくなる。
【００２５】
したがって、出力用ＮＭＯＳトランジスタＮ１００のゲート端子は負電位のままであり、ソース端子ＯＵＴとの間に電位差が生じず、出力用ＮＭＯＳトランジスタＮ１００に入力電圧ＶＤＩＮ電源からの貫通電流が流れることはない。
【００２６】
図３に、本実施形態の出力回路の動作の例を波形図で示す。
【００２７】
スイッチング制御信号ＳＷＰＨが“０”から“１”へ変化すると、ＰＭＯＳトランジスタＰ１００は非導通となる。これにより、出力用ＮＭＯＳトランジスタＮ１００は、“導通状態”から“非導通状態”へ変化する。
【００２８】
このとき、ＬＣ回路のインダクタＬに蓄積されたエネルギーが回生電流としてダイオードＤに流れると、出力用ＮＭＯＳトランジスタＮ１００のソース端子ＯＵＴの電位は、入力電圧ＶＤＩＮから負電位Ｖｍへと変化する。
【００２９】
ここで、制御回路１から出力される制御信号ＳＷ１が“０”から“１”へ変化すると、ＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３が導通し、出力用ＮＭＯＳトランジスタＮ１００のゲート端子とソース端子ＯＵＴとの間には短絡経路が形成される。
【００３０】
その結果、出力用ＮＭＯＳトランジスタＮ１００のゲート端子の電位ＳＧは、ソース端子ＯＵＴと同じ負電位Ｖｍとなる。
【００３１】
一方、制御信号ＳＷ２が入力されるＮＭＯＳトランジスタＮ１は、出力用ＮＭＯＳトランジスタＮ１００のゲート端子から電荷を引き抜く動作を行う。
【００３２】
しかし、ＮＭＯＳトランジスタＮ２およびＮＭＯＳトランジスタＮ３が導通し、出力用ＮＭＯＳトランジスタＮ１００のゲート端子とソース端子ＯＵＴとの間には短絡経路が形成されると、出力用ＮＭＯＳトランジスタＮ１００のゲート端子の電位ＳＧは、ソース端子ＯＵＴと同じ負電位Ｖｍとなる。
【００３３】
そのため、ＮＭＯＳトランジスタＮ１に接続されるダイオードＤ１が逆バイアスとなり、ＮＭＯＳトランジスタＮ１による出力用ＮＭＯＳトランジスタＮ１００のゲート端子から電荷を引き抜く動作は阻止される。
【００３４】
したがって、出力用ＮＭＯＳトランジスタＮ１００のゲート電圧ＳＧは負電位Ｖｍのままであり、ソース端子ＯＵＴとの間に電位差が生じない。そのため、出力用ＮＭＯＳトランジスタＮ１００のドレイン電流Ｉｎに電流が流れることはない。
【００３５】
出力用ＮＭＯＳトランジスタＮ１００のゲート電圧ＳＧは、次にスイッチング制御信号ＳＷＰＨが“０”へ変化するまで、負電位Ｖｍに保たれる。
【００３６】
これに対して、図３に参考波形として、仮にダイオードＤ１の接続がなかった場合の、出力用ＮＭＯＳトランジスタＮ１００のゲート端子の電位ＳＧ’および出力用ＮＭＯＳトランジスタＮ１００に流れるドレイン電流Ｉｎ’の波形を示す。
【００３７】
ダイオードＤ１の接続がなかった場合、制御信号ＳＷ２が“１”の期間、出力用ＮＭＯＳトランジスタＮ１００のゲート端子の電位ＳＧ’は、接地電位ＧＮＤとなり、出力用ＮＭＯＳトランジスタＮ１００のドレイン電流Ｉｎ’に貫通電流が流れる。
【００３８】
このような本実施形態によれば、出力用ＮＭＯＳトランジスタＮ１００の出力が負電位である期間、出力用ＮＭＯＳトランジスタＮ１００に貫通電流が流れることを防止することができる。これにより、スイッチングレギュレータの出力段として、スイッチング電力損失を大きく改善することができる。
【００３９】
以上説明した実施形態の出力回路によれば、貫通電流の発生を防止することができる。
【００４０】
また、説明した実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４１】
１  制御回路
１１  遅延回路
Ｎ１〜Ｎ３  ＮＭＯＳトランジスタ
Ｄ１  ダイオード
ＩＶ１、ＩＶ２  インバータ
ＡＮＤ  ＡＮＤゲート
Ｎ１００  出力用ＮＭＯＳトランジスタ
Ｐ１００  ＰＭＯＳトランジスタ
１００  制御信号生成部
２００  レベルシフタ
【図１】
2014117063.tif 000003
【図２】
2014117063.tif 000004
【図３】
2014117063.tif 000005