(57)【要約】【課題】ＳＳＣＧが所望の変調率で動作しているか確認することができる半導体集積回路および変調率測定方法を提供する。【解決手段】ＳＳＣＧ２の出力クロックをカウンタ４でカウントする。そして、ＳＳＣＧ２の変調周期を等分割数設定部６で等分割し、その等分割数と変調周期設定部３に設定された変調周期に基づいて等分割設定数を算出して等分割された期間の長さを求める。そして、その等分割された期間をカウンタ５でカウントして等分割設定数に一致したときのカウンタ４のカウント値をレジスタ群８に格納、保持させ、変調周期分のカウント値から最大値と最小値を抽出して出力する。【選択図】図１
2014107324.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１のクロックから所定の変調周期かつ所定の変調率で周波数を変調させた変調クロックを出力するスペクトラム拡散クロック発振回路を有する半導体集積回路において、
前記所定の変調周期を複数の期間に等分割する分割部と、
前記分割部で等分割された複数の期間それぞれの前記変調クロック数を計測する計測部と、
前記計測部で計測された前記変調クロック数から最大値と最小値を抽出する抽出部と、
を有することを特徴とする半導体集積回路。
【請求項２】
前記計測部が、
前記変調クロック数をカウントする第１カウンタと、
前記変調クロックとは異なる第２のクロックのクロック数をカウントする第２カウンタと、
前記第２カウンタのカウント値が前記分割部が等分割した期間と一致したか検出する検出部と、
前記検出部が一致を検出した場合は、前記第１カウンタのカウント値を当該期間の計測値として出力した後に前記第１カウンタおよび前記第２カウンタのカウント値をリセットする制御部と、
を有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記分割部が、前記変調周期と前記等分割の分割数に基づいて、前記等分割した期間を前記第２のクロック数で換算した値として算出する算出部を有することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記抽出部が、前記計測部で計測された各期間の前記変調クロック数を格納する格納部を有し、
前記抽出部が、前記格納部に格納された複数の前記変調クロック数をそれぞれ比較して前記最大値と前記最小値を抽出する、
ことを特徴とする請求項１乃至３のうちいずれか一項に記載の半導体集積回路。
【請求項５】
前記抽出部が、前記計測部で計測された値と前に前記計測部で計測された値を順次比較することで前記最大値と前記最小値を抽出することを特徴とする請求項１乃至３のうちいずれか一項に記載の半導体集積回路。
【請求項６】
前記最大値と前記最小値が前記等分割された期間のどの期間で計測された値かを特定する特定部を有することを特徴とする請求項１乃至５のうちいずれか一項に記載の半導体集積回路。
【請求項７】
前記分割部が、前記変調周期を等分割する分割数が設定される分割数設定部を有することを特徴とする請求項１乃至６のうちいずれか一項に記載の半導体集積回路。
【請求項８】
前記抽出部で抽出した前記最大値と前記最小値を外部に設けられたコントローラへ出力するコントローラ出力部を有することを特徴とする請求項１乃至７のうちいずれか一項に記載の半導体集積回路。
【請求項９】
入力される第１のクロックから所定の変調周期かつ所定の変調率で周波数を変調させた変調クロックを出力するスペクトラム拡散クロック発振回路を有する半導体集積回路の変調率測定方法において、
前記所定の変調周期を複数の期間に等分割し、前記等分割された複数の期間それぞれの前記変調クロック数を計測する計測工程と、
前記計測工程で計測された前記変調クロック数から最大値と最小値を抽出する抽出工程と、
を含むことを特徴とする変調率測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
スペクトラム拡散クロック発振回路を有する半導体集積回路およびスペクトラム拡散クロック発振回路の変調率測定方法に関する。
【背景技術】
【０００２】
近年、電子機器がより高速・高性能化するに伴い、電子機器内で使用する電子回路の動作周波数がより高速化している。
【０００３】
このような高速で動作する電子回路の影響により電子機器が発生する電磁波によるＥＭＩ（Electro Magnetic Interference）ノイズが大きな問題となっている。このＥＭＩノイズは、他の電子機器の誤動作、性能劣化といった影響を及ぼす。このＥＭＩノイズは、ある単一のクロック周波数で動作していることが起因となり発生しており、このノイズを低減するためには電子機器の基板上での対策や伝送路への対策が行われてきた。しかし、近年は、電子回路を構成する半導体集積回路内にスペクトラム拡散クロック発振回路（Spread Spectrum Clock Generator：以下ＳＳＣＧとする）を用いて動作クロックを変調させピーク周波数を拡散させることによる対策が取られるようになっている。
【０００４】
この種のＳＳＣＧを搭載したＡＳＩＣ（Application Specific Integrated Circuit）などの半導体集積回路において、ＳＳＣＧから出力されるクロックが実際に変調していることを確認するためには、オシロスコープやスペクトラムアナライザー等の外部測定装置を用いて波形をアナログ的に観測するため、評価に時間がかかるという問題があった。
【０００５】
このような問題に対して特許文献１には、ＳＳＣＧの出力クロックでカウントアップするカウンタを用いて、ＳＳＣＧのＯＮ時とＯＦＦ時のそれぞれにおけるカウント値を計測し、計測値を比較する。その比較の結果一致か不一致かを出力することで、ＳＳＣＧの変調動作が行われているかを確認する半導体装置が記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高速ロジックテスターを用いた観測では変調率が微小であるために、ＳＳＣＧのＯＮまたはＯＦＦの動作を確認することは可能だが、実際に設定した変調率で動作していることの確認は困難であるという問題があった。
【０００７】
また、特許文献１に記載されている半導体装置も、ＳＳＣＧの変調動作が行われているかの確認はできるものの、実際に設定した変調率で動作していることの確認はできない。
【０００８】
本発明はかかる問題を解決することを目的としている。
【０００９】
即ち、ＳＳＣＧが所望の変調率で動作しているか確認することができる半導体集積回路および変調率測定方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記に記載された課題を解決するために請求項１に記載された発明は、入力される第１のクロックから所定の変調周期かつ所定の変調率で周波数を変調させた変調クロックを出力するスペクトラム拡散クロック発振回路を有する半導体集積回路において、前記所定の変調周期を複数の期間に等分割する分割部と、前記分割部で等分割された複数の期間それぞれの前記変調クロック数を計測する計測部と、前記計測部で計測された前記変調クロック数から最大値と最小値を抽出する抽出部と、を有することを特徴とする半導体集積回路である。
【発明の効果】
【００１１】
請求項１に記載の発明によれば、ＳＳＣＧの変調周期を等分割し、その等分割された期間内の変調クロック数を計測し、計測された値の最大最小値を抽出する。したがって、最大値が変調率の上限周波数、最小値が変調率の下限周波数に対応するために、ＳＳＣＧを有する半導体集積回路においてＳＳＣＧを動作させたときに、最大値と最小値によって変調周波数の変調率を安定して効率よく確認することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施形態にかかる半導体集積回路の構成図である。
【図２】ダウンスプレッドの説明図である。
【図３】センタースプレッドの説明図である。
【図４】図１に示されたＳＳＣＧの変調率の確認動作を示したフローチャートである。
【図５】センタースプレッドとダウンスプレッドの分割例である。
【図６】図１に示された半導体集積回路の動作タイミングを示したタイミングチャートである。
【図７】図１に示された半導体体集積回路の他の構成を示した構成図である。
【図８】本発明の第２の実施形態にかかる半導体集積回路の構成図である。
【発明を実施するための形態】
【００１３】
以下、本発明の一実施形態を、図１乃至図７を参照して説明する。図１は、本発明の第１の実施形態にかかる半導体集積回路の構成図である。図２は、ダウンスプレッドの説明図である。図３は、センタースプレッドの説明図である。図４は、図１に示されたＳＳＣＧの変調率の確認動作を示したフローチャートである。図５は、センタースプレッドとダウンスプレッドの分割例である。図６は、図１に示された半導体集積回路の動作タイミングを示したタイミングチャートである。図７は、図１に示された半導体体集積回路の他の構成を示した構成図である。
【００１４】
（第１実施形態）
図１に、本発明の第１の実施形態にかかる半導体集積回路１の要部構成図を示す。半導体集積回路１は、ＳＳＣＧ２と、変調周期設定部３と、カウンタ４、５と、等分割数設定部６と、比較器７、９と、レジスタ群８と、出力レジスタ１０と、出力制御部１１と、を備えている。なお、半導体集積回路１は、上述した構成要素以外にも、ＳＳＣＧ２から出力されるクロック信号に同期して動作する機能ブロックを備えているが図示は省略する。
【００１５】
ＳＳＣＧ２は、上述したようにスペクトラム拡散クロック発振回路である。つまり、外部から入力される第１のクロック信号であるＲＥＦＣＬＫ１の周波数を、変調周期設定部３に設定した変調周期かつ予め定めた所定の変調率で変調させて出力する回路である。このＳＳＣＧ２によれば、出力するクロック信号（変調クロック）の周波数スペクトラムのピーク値を下げ、放射雑音を低減することができる。なお、変調率は、回路設計時に定めた固定値でもよいし、変更可能として外部からＳＳＣＧ２に設定できるようにしてもよい。
【００１６】
ここで、ＳＳＣＧ２の変調動作について図２と図３を参照して説明する。ＳＳＣＧの動作には、ダウンスプレッドとセンタースプレッドがある。ダウンスプレッドは、図２に示したように、出力されるクロック信号が、ターゲット周波数（Ｔａｒｇｅｔ  Ｆｒｅｑ）を最大として変調率αの周波数変調（変動）が変調周期βで行われる。つまり、変調していない元の周波数を基準として、それ以下でスペクトラムを拡散（クロック変調）させるものである。このダウンスプレッドは、例えば、ＳＳＣＧの後段にあたるＡＳＩＣやマイコン等の保証周波数以下で使用する場合に最適である。
【００１７】
センタースプレッドは、図３に示したように、出力されるクロック信号が、ターゲット周波数を中心として上限下限が変調率αの周波数変調が変調周期βで行われる。つまり、拡散していない元の周波数を中心としてスペクトラムを拡散（クロック変調）させるものである。このセンタースプレッドは、例えば、ＳＳＣＧの後段のＡＳＩＣやマイコン等の保証周波数に対し、使用周波数にマージンがある場合に最適である。
【００１８】
変調周期設定部３は、例えばレジスタで構成され、ＳＳＣＧ２の変調周期が外部から設定可能となっている。変調周期設定部３は、変調周期が外部から設定がなされない場合には予め定めたデフォルト値が用いられるようにしてもよい。
【００１９】
計測部、第１のカウンタとしてのカウンタ４は、ＳＳＣＧ２が出力するクロック信号によってカウントアップするカウンタである。また、カウンタ４は、比較器７の比較結果に基づいてカウント値がレジスタ群８に出力されるとともにカウント値がリセットされる。
【００２０】
第２のカウンタとしてのカウンタ５は、ＳＳＣＧ２が出力するクロック信号とは異なる第２のクロック信号であるＲＥＦＣＬＫ２によってカウントアップするカウンタである。また、カウンタ５は、比較器７の比較結果に基づいてカウント値がリセットされる。
【００２１】
分割部、算出部、分割数設定部としての等分割数設定部６は、例えばレジスタを備え、変調周期設定部３に設定された変調周期を複数の期間に等分割する分割数が外部から設定可能となっている。また、等分割数設定部６は、設定された分割数と、変調周期設定部３に設定された変調周期と、外部から入力されるＲＥＦＣＬＫ２の周波数から変調周期の分割区間の長さをＲＥＦＣＬＫ２に換算した値を等分割設定値として算出し保持する。即ち、変調周期と分割数に基づいて、等分割した期間を第２のクロック数で換算した値として算出する。また、等分割数設定部６は、等分割数が外部から設定がなされない場合には予め定めたデフォルト値が用いられるようにしてもよい。また、分割数ではなく等分割設定値を直接設定するようにしてもよい。
【００２２】
検出部、制御部としての比較器７は、カウンタ５のカウント値と、等分割数設定部６で保持している等分割設定数とを比較し、双方が一致した場合には、カウンタ４のカウント動作を停止させる。その後レジスタ群８がカウンタ４の値を内部に取り込み保持した後にカウンタ４およびカウンタ５をリセットする。即ち、第２カウンタのカウント値が分割部が等分割した期間と一致したか検出している。また、検出部が一致を検出した場合に、第１カウンタのカウント値を当該期間の計測値として出力した後に第１カウンタおよび第２カウンタのカウント値をリセットしている。
【００２３】
格納部としてのレジスタ群８は、複数のレジスタＡ〜レジスタＨ（ＲｅｇＡ〜ＲｅｇＨ）で構成され、カウンタ４のカウント値が格納される。即ち、計測部で計測された各期間の変調クロック数を格納している。図１では８つのレジスタで構成されているので、最大８分割まで対応可能である。
【００２４】
抽出部としての比較器９は、レジスタ群８に格納されている値を順次比較し、最大値と最小値を出力レジスタ１０に格納する。即ち、格納部に格納された複数の変調クロック数をそれぞれ比較して最大値と最小値を抽出している。
【００２５】
出力レジスタ１０は、レジスタＸ、Ｙ（ＲｅｇＸ、ＲｅｇＹ）で構成されている。出力レジスタ１０は、例えばレジスタＸに比較器９から出力された最大値、レジスタＹに比較器９から出力された最小値が格納される。
【００２６】
出力制御部１１は、例えば外部入力端子などからの制御に基づいて出力レジスタ１０の内容を外部に出力する。
【００２７】
次に、上述した構成の半導体集積回路１におけるＳＳＣＧ２の変調率測定動作について図４のフローチャートを参照して説明する。
【００２８】
まず、ステップＳ１において、カウンタの動作を開始させてステップＳ２に進む。本ステップでは、ＲＥＦＣＬＫ１をリファレンスクロックとしてＳＳＣＧ２が動作する。そして、このＳＳＣＧ２から出力するクロック信号でカウンタ４をカウントアップさせる。一方、ＳＳＣＧ２から出力されるクロック信号と異なる周波数のクロック信号であるＲＥＦＣＬＫ２でカウンタ５をカウントアップさせる。なお、本実施形態ではＲＥＦＣＬＫ２は、外部から入力され、ＳＳＣＧ２から出力されるクロック信号に比べ十分に小さな周波数のクロック信号となっている。
【００２９】
次に、ステップＳ２において、比較器７が、カウンタ５でカウントアップされる値と等分割数設定部６で算出された等分割された期間の長さを示す値を比較する。そして比較結果が一致した場合（ＹＥＳの場合）はステップＳ３に進み、一致しない場合（ＮＯの場合）は一致するまで本ステップを繰り返す。
【００３０】
次に、ステップＳ３において、比較器７が、ステップＳ２で比較結果が一致したので、カウンタ４（ＳＳＣＧカウンタ）のカウントアップ動作を停止させてステップＳ４に進む。
【００３１】
次に、ステップＳ４において、ステップＳ３で停止させたカウンタ４のカウント値をレジスタ群８へ格納して保持しステップＳ５に進む。つまり、レジスタ群８がカウンタ４のカウント値を取り込み保持する。なお、レジスタ群８は、後述するカウント動作が終了するまでは、カウンタ４から値が転送される度に値を格納するレジスタをレジスタＡ、レジスタＢ、といった順序で変更する。これは、例えば、レジスタ群８に図示しないアドレスポインタ等を備え、カウンタ４から値が転送される度に当該アドレスポインタがインクリメントするような構成とすればよい。
【００３２】
次に、ステップＳ５において、比較器７が、カウンタ４のカウントアップ動作の繰返し数が変調周期に一致するかを確認し、一致する場合（ＹＥＳの場合）はステップＳ７に進み、一致しない場合（ＮＯの場合）はステップＳ６に進む。カウンタ４のカウントアップ動作の繰返し数が変調周期に一致するかは、例えば、ステップＳ１〜Ｓ５の繰り返し回数が等分割数設定部６に設定されている等分割数と一致するかで判断すればよい。
【００３３】
次に、ステップＳ６において、カウンタ４のカウントアップ動作の繰返しが変調周期に一致しないので、比較器７が、カウンタ４、５をリセットしステップＳ１へ戻る。即ち、検出部が一致を検出した場合に、第１カウンタのカウント値を当該期間の計測値として出力した後に第１カウンタおよび第２カウンタのカウント値をリセットしている。
【００３４】
一方、ステップＳ７においては、カウンタ４のカウントアップ動作の繰返しが変調周期に一致するので、比較器７が、カウンタ４、５の動作を終了させてステップＳ８に進む。以上のステップＳ１〜Ｓ７で、所定の変調周期を複数の期間に等分割し、等分割された複数の期間それぞれの変調クロック数を計測する計測工程として機能する。
【００３５】
次に、ステップＳ８において、比較器９が、レジスタ群８に格納（保持）されているカウント値を順次比較して最大値と最小値を選択して出力レジスタ１０に出力してステップＳ９に進む。即ち、計測工程で計測された変調クロック数から最大値と最小値を抽出する抽出工程として機能する。
【００３６】
次に、ステップＳ９において、出力レジスタ１０が、ステップＳ８でレジスタ群８から出力された最大値と最小値を保持してステップＳ１０に進む。
【００３７】
次に、ステップＳ１０において、出力制御部１１が、外部入力端子などからの制御に基づいて出力レジスタ１０の内容を外部に出力する。
【００３８】
次に、上述したフローチャートにおける各回路の動作タイミングについて、図５および図６のタイミングチャートを参照して説明する。
【００３９】
図５は、変調周期の分割例である。図５（ａ）はセンタースプレッドの分割例で、図５（ｂ）はダウンスプレッドの分割例であり、どちらもＡ１〜Ｈ１の８つの期間に分割した場合の例である。
【００４０】
次に、図６に示したタイミングチャートを説明する。図６のタイミングチャートに示した信号のうち、ＣＬＫＳＳＣはＳＳＣＧ２の出力クロック信号、ＣＯＵＮＴ４はカウンタ４の値、Ｔｒｉｇは比較器７が出力する制御信号、ＣＯＵＮＴ５はカウンタ５の値である。
【００４１】
図６に示した分割期間Ａ１，Ｂ１，Ｃ１は、図５に示した変調周期を等分割した期間に相当する。各期間の長さは、変調周期設定部３に設定された変調周期および等分割数設定部６に設定された変調分割数に基づいて算出された値（等分割設定数）で決定される。図６の例では、変調周期βを等分割数８で割った値をＲＥＦＣＬＫ２の周波数で換算した値となる。
【００４２】
カウンタ５のカウント値が等分割数設定部６に設定された等分割設定数に一致する（図中ＯＫ）と、比較器７が、カウンタ４のカウント動作を止める制御信号であるＴｒｉｇをアサートする。このＴｒｉｇによって止められたカウンタ４の値Ａを、レジスタ群８の対応するレジスタＡへ格納し保持させる。その後、２回目のカウント動作に移行する。２回目には期間Ｂ１のカウント動作を行う。また、新しいカウント動作に移行する際には、それぞれカウンタ４、５はリセットされる。これらの動作は等分割区間が変調周期（図５の期間Ｈ１終了）に到達するまで繰り返し、変調周期に到達したら繰返し動作は終了する。
【００４３】
以降は、図４のフローチャートに示したように、等分割された全ての期間のカウント値をレジスタ群８に保持した後、レジスタ群８の各レジスタに保持されているデータを順にリードしそれら値を比較する。このとき、格納されていたレジスタ値の中で最大および最小の値を検出し、出力レジスタ１０へ保持する。
【００４４】
出力レジスタ１０に保持された結果は、テスト出力として外部バス等に出力して、期待値との比較や人手によるチェックによって期待する値かどうかを比較することで定められた変動率で動作しているかどうかが確認できる。
【００４５】
格納するカウンタ値が大きいということは、その期間内にクロックが多くトグルしていることを意味する。そのため、最大値は、ＳＳＣＧ２から出力されるクロックの最高周波数を示し、最小値は最低周波数を示す。例えば、図５の場合、区間Ａ１やＨ１が出力周波数の最大区間となり、区間Ｄ１やＥ１が出力周波数の最小区間となることから、出力レジスタ１０に保持される最大値は、図５では期間Ａ１やＨ１となり、最小値は、期間Ｄ１やＥ１となる。したがって、最大値と最小値によりＳＳＣＧ２から出力される周波数変調度が確認できる。
【００４６】
本実施形態によれば、ＳＳＣＧ２の出力クロックをカウンタ４でカウントする。そして、ＳＳＣＧ２の変調周期を等分割数設定部６で等分割し、その等分割数と変調周期設定部３に設定された変調周期に基づいて等分割設定数を算出して等分割された期間の長さを求める。そして、その等分割された期間をカウンタ５でカウントして等分割設定数に一致したときのカウンタ４のカウント値をレジスタ群８に格納、保持させ、変調周期分のカウント値から最大値と最小値を抽出して出力するようにしている。このようにすることにより、最大値が変調率の上限周波数、最小値が変調率の下限周波数に対応するために、ＳＳＣＧ２を有する半導体集積回路１においてＳＳＣＧ２を動作させたときに、変調周波数の変調率を安定して効率よく測定、確認することができる。
【００４７】
また、等分割数設定部６が、変調周期を等分割数で割った値をＳＳＣＧ２の出力クロックと異なるクロック信号であるＲＥＦＣＬＫ２の周波数で換算して等分割設定数を算出しているので、等分割設定数をＳＳＣＧ２の影響を受けずに設定することができる。
【００４８】
なお、出力レジスタ１０はテスター観測点として外部バス等に出力してＬＳＩ（Large Scale Integration）テスターでテストできるようにしていたが、図７に示すような構成としてもよい。図７は、出力レジスタ１０の出力を外部に設けたＣＰＵ（Central Processing Unit）２０がレジスタリードコマンド等によりＣＰＵバスを通して読み出せるように構成されている。即ち、出力レジスタ１０が抽出部で抽出した最大値と最小値を外部に設けられたコントローラへ出力するコントローラ出力部として機能する。このようにすることにより、ＬＳＩテスト時に限らず実機ボード上でもＳＳＣＧ２の変調率を確認することができ、デバッグ効率を向上させることができる。
【００４９】
また、等分割数は８に限らずもっと細かくてもよい。例えば１６にすれば、図５の各期間に対して、その半分のカウント値となる。したがって、より精度よく周波数を確認することが可能となる。また、カウント値を格納するのはレジスタ群８のようなレジスタに限らずＲＡＭ（Random Access Memory）などのメモリでもよい。また、出力レジスタ１０もメモリで構成してもよい。
【００５０】
また、上述した構成では、変調率に限らず、変調周期も確認することができる。それは、レジスタ群８を構成するレジスタはレジスタＡ〜Ｈの順にカウンタ４のカウント値が順次格納される。つまり、８分割であればレジスタＡ〜Ｈの順に変調率の変動に沿った１周期分のカウント値が格納されている。そこで、最大、最小のカウントが保持されているレジスタがどこなのかを特定することで、その変調周期の半周期が分かり、変調周期を確認することが出来る。
【００５１】
例えば、レジスタＡ：期間Ａ１が最大に対して、レジスタＤ：期間Ｄ１が最小ならばその周期が設定どおりであることがわかる。このとき、レジスタＡが最大だが、レジスタＦ：Ｆ１が最小ならその変調周期は設定した変調周期よりも大きいことがわかる。
【００５２】
具体的には、最大値と最小値となったレジスタ群８レジスタに対応するアドレスポインタの値も出力レジスタ１０に格納できるようにすれば、最大、最小のカウントが保持されているレジスタがどこなのかを特定できる。出力レジスタ１０にはアドレスポインタ用のレジスタを追加すればよい。即ち、比較器９が、最大値と最小値が等分割された期間のどの期間で計測された値かを特定する特定部として機能する。
【００５３】
このように、変調周期も同時に測定して確認することができれば、テストにかかる時間を短縮することができるとともに、テストの信頼性を向上させることができる。
【００５４】
（第２実施形態）
次に、本発明の第２の実施形態にかかる半導体集積回路１を図８を参照して説明する。なお、前述した第１の実施形態と同一部分には、同一符号を付して説明を省略する。図８は、本発明の第２の実施形態にかかる半導体集積回路の構成図である。
【００５５】
本実施形態にかかる半導体集積回路１は、レジスタ群８と比較器９に代えて比較制御部１２を備えている点が第１の実施形態と異なる。
【００５６】
比較制御部１２は、カウンタ４の動作が停止しカウンタ値を保持するタイミングで以前のデータを保持している出力レジスタ１０のデータとの大小比較をその都度繰り返し行い、出力レジスタ１０のデータを変更する。即ち、計測部で計測された値と前に計測部で計測された値を順次比較することで最大値と最小値を抽出する。
【００５７】
具体的動作例を図５を用いて説明する。なお、レジスタＸを最大値、レジスタＹを最小値が格納されるレジスタとする。まず、期間Ａ１のカウント値がカウンタ４から出力された場合は、１つ目の値のため比較を行わずレジスタＸ、Ｙに期間Ａ１のカウント値を格納する。次に、期間Ａ２のカウント値がカウンタ４から出力された場合は、期間Ａ２のカウント値とレジスタＸ、Ｙに格納されている期間Ａ１のカウント値を比較する。期間Ａ２のカウント値がレジスタＸよりも大きい場合はレジスタＸの値を期間Ａ２のカウント値に更新する。期間Ａ２のカウント値がレジスタＹよりも小さい場合はレジスタＹの値を期間Ａ２のカウント値に更新する。そして、これを繰り返すことで、レジスタＸ、Ｙには変調周期における最大値と最小値が格納される。
【００５８】
本実施形態によれば、レジスタ群８と比較器９に代えて比較制御部１２を備えているので、カウント動作終了後に全データの比較が必要のなく、動作サイクル数や回路規模を小さくすることができる。
【００５９】
なお、上述した実施形態では、ＳＳＣＧ２の変調率を測定するためにカウンタ４、５やレジスタ群８などのハードウェアを半導体集積回路１に組み込んでいたが、例えば半導体集積回路１がＣＰＵを備えている場合は、変調周期設定部３、カウンタ４、５、等分割数設定部６、比較器７、９、レジスタ群８、出力レジスタ１０、出力制御部１１として機能させるプログラムとして構成してもよい。この場合、ＣＰＵとＳＳＣＧ２およびＲＥＦＣＬＫ２に相当する信号が入力できれば、変調率測定方法をソフトウェア（コンピュータで実行されるプログラム）で実現できる。
【００６０】
また、上述した実施形態では、外部のＬＳＩテスターやＣＰＵ２０等で、設定した変調率で動作しているか否かを判定していたが、半導体集積回路１内部に判定回路等を設けてもよい。例えば、内部に変調率の期待値を設定できるレジスタ等と比較器を備え、出力レジスタ１０の値と期待値とを比較器で比較してその結果を出力するようにしてもよい。
【００６１】
また、本発明は、上述した実施形態の説明で明らかなように、ダウンスプレッド、センタースプレッドのいずれにも適用することができる。
【００６２】
また、本発明は上記実施形態に限定されるものではない。即ち、当業者は、従来公知の知見に従い、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。かかる変形によってもなお本発明の半導体集積回路の構成を具備する限り、勿論、本発明の範疇に含まれるものである。
【符号の説明】
【００６３】
１          半導体集積回路
２          ＳＳＣＧ（スペクトラム拡散クロック発振回路）
４          カウンタ（計測部、第１カウンタ）
５          カウンタ（第２カウンタ）
６          等分割数設定部（分割部、分割数設定部）
７          比較器（検出部、制御部、算出部）
８          レジスタ群（格納部）
９          比較器（抽出部、特定部）
１０        出力レジスタ（コントローラ出力部、格納部）
１２        比較制御部（抽出部）
２０        ＣＰＵ（コントローラ）
Ｓ１〜Ｓ７  カウント動作開始〜カウント動作終了（計測工程）
Ｓ８        保持カウント値選択（抽出工程）
Ｓ１０      最大値、最小値レジスタ保持
【先行技術文献】
【特許文献】
【００６４】
【特許文献１】特許４７２６５８５号公報
【図１】
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【図２】
2014107324.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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