(57)【要約】【課題】基板上に２層以上の構成要素を集積するために利用されるフォトマスクパターンを簡便に設計することができる設計装置、設計方法及びプログラムを提供すること。【解決手段】フォトマスクパターンを設計する設計装置１において、第１ユニットと、第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成部１１と、第１ユニットを利用して第１フォトマスクパターンを作成する第１フォトマスク作成部１２と、第１フォトマスクパターンを構成する第１ユニットを第２ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成部１３を備える。【選択図】図１
2014194976.tif 000002
【特許請求の範囲】
【請求項１】
フォトマスクパターンを設計する設計装置において、
第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成部と、
前記第１ユニットを利用して第１フォトマスクパターンを作成する第１フォトマスク作成部と、
前記第１フォトマスクパターンを構成する前記第１ユニットを前記第２ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成部を備える設計装置。
【請求項２】
フォトマスクパターンを設計する設計装置において、
第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成部と、
前記第１ユニットと前記第２ユニットを混在させて第１フォトマスクパターンを作成する第１フォトマスク作成部と、
前記第１フォトマスクパターンを構成する、前記第１ユニットを前記第２ユニットに置換し、前記第２ユニットを前記第１ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成部を備える設計装置。
【請求項３】
前記第１ユニットは、シリコン基板上に転写された際にｎＭＯＳトランジスタを構成し、
前記第２ユニットは、シリコン基板上に転写された際にｐＭＯＳトランジスタを構成する請求項１又は２に記載の設計装置。
【請求項４】
フォトマスクパターンを設計する設計方法において、
第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成工程と、
前記第１ユニットを利用して第１フォトマスクパターンを作成する第１フォトマスク作成工程と、
前記第１フォトマスクパターンを構成する前記第１ユニットを前記第２ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成工程を備える設計方法。
【請求項５】
フォトマスクパターンを設計する設計方法において、
第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成工程と、
前記第１ユニットと前記第２ユニットを混在させて第１フォトマスクパターンを作成する第１フォトマスク作成工程と、
前記第１フォトマスクパターンを構成する、前記第１ユニットを前記第２ユニットに置換し、前記第２ユニットを前記第１ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成工程を備える設計方法。
【請求項６】
フォトマスクパターンを設計するための工程をコンピュータに実行させるためのプログラムにおいて、
第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成工程と、
前記第１ユニットを利用して第１フォトマスクパターンを作成する第１フォトマスク作成工程と、
前記第１フォトマスクパターンを構成する前記第１ユニットを前記第２ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成工程をコンピュータに実行させるためのプログラム。
【請求項７】
フォトマスクパターンを設計するための工程をコンピュータに実行させるためのプログラムにおいて、
第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成工程と、
前記第１ユニットと前記第２ユニットを混在させて第１フォトマスクパターンを作成する第１フォトマスク作成工程と、
前記第１フォトマスクパターンを構成する、前記第１ユニットを前記第２ユニットに置換し、前記第２ユニットを前記第１ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成工程をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フォトマスクのパターンを設計する設計装置、設計方法及びプログラムに関する。
【背景技術】
【０００２】
半導体集積回路の高集積化のために、トランジスタを含む回路基板を積層する積層型半導体装置が知られている。
積層の手段としては、シリコン貫通電極（ＴＳＶ）を用いたものやＳＯＩ基板を利用したもの（特許文献１）等がある。従来は、基板間を接続する電極のサイズは、数１０μｍ以上であり、一般的なトランジスタのサイズよりも大きいため、複数のトランジスタを有する回路ブロックごとに１つの接続電極を用いて、この回路ブロックごとに回路間を接続していた（特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１１４１５５号公報
【特許文献２】特開２００９−１９４３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、プロセス技術の進展により、接続電極のサイズが数μｍ以下のものも作製が可能になり、集積回路の高集積化のために、別基板に形成した単体のトランジスタ同士を積層して接続することも可能になってきた。しかし、このように構成要素が２層以上の基板にまたがる回路の設計手法は確立されておらず、個々の回路ごとに立体的な配置を決める必要があるため、設計が複雑化し、小規模な回路は形成できても、大規模な回路の形成は困難であるという問題があった。
【０００５】
本発明は、基板上に２層以上の構成要素を集積するために利用されるフォトマスクパターンを簡便に設計することができる設計装置、設計方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る設計装置は、フォトマスクパターンを設計する設計装置において、第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成部と、前記第１ユニットを利用して第１フォトマスクパターンを作成する第１フォトマスク作成部と、前記第１フォトマスクパターンを構成する前記第１ユニットを前記第２ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成部を備える構成である。
【０００７】
かかる構成によれば、設計装置は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を第１ユニットのみで作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。よって、設計装置は、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【０００８】
本発明に係る設計装置は、フォトマスクパターンを設計する設計装置において、第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成部と、前記第１ユニットと前記第２ユニットを混在させて第１フォトマスクパターンを作成する第１フォトマスク作成部と、前記第１フォトマスクパターンを構成する、前記第１ユニットを前記第２ユニットに置換し、前記第２ユニットを前記第１ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成部を備える構成である。
【０００９】
かかる構成によれば、設計装置は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を第１ユニットと第２ユニットを混在させて作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換し、かつ、第２ユニットを第１ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。よって、設計装置は、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【００１０】
設計装置では、前記第１ユニットは、シリコン基板上に転写された際にｎＭＯＳトランジスタを構成し、前記第２ユニットは、シリコン基板上に転写された際にｐＭＯＳトランジスタを構成する構成でもよい。
【００１１】
かかる構成によれば、設計装置は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を、ｎＭＯＳトランジスタを構成する第１ユニットのみで作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換することによって第２層目を形成するためのｐＭＯＳトランジスタを構成するフォトマスクパターン（第２フォトマスクパターン）を作成できる。
また、設計装置は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を、ｎＭＯＳトランジスタを構成する第１ユニットとｐＭＯＳトランジスタを構成する第２ユニットを混在させて作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換し、かつ、第２ユニットを第１ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。
よって、設計装置は、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【００１２】
本発明に係る設計方法は、フォトマスクパターンを設計する設計方法において、第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成工程と、前記第１ユニットを利用して第１フォトマスクパターンを作成する第１フォトマスク作成工程と、前記第１フォトマスクパターンを構成する前記第１ユニットを前記第２ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成工程を備える構成である。
【００１３】
かかる構成によれば、設計方法は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を第１ユニットのみで作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。よって、設計方法は、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【００１４】
本発明に係る設計方法は、フォトマスクパターンを設計する設計方法において、第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成工程と、前記第１ユニットと前記第２ユニットを混在させて第１フォトマスクパターンを作成する第１フォトマスク作成工程と、前記第１フォトマスクパターンを構成する、前記第１ユニットを前記第２ユニットに置換し、前記第２ユニットを前記第１ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成工程を備える構成である。
【００１５】
かかる構成によれば、設計方法は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を第１ユニットと第２ユニットを混在させて作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換し、かつ、第２ユニットを第１ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。よって、設計方法は、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【００１６】
本発明に係るフォトマスクパターンを設計するための工程をコンピュータに実行させるためのプログラムは、フォトマスクパターンを設計するための工程をコンピュータに実行させるためのプログラムにおいて、第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成工程と、前記第１ユニットを利用して第１フォトマスクパターンを作成する第１フォトマスク作成工程と、前記第１フォトマスクパターンを構成する前記第１ユニットを前記第２ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成工程を備える構成である。
【００１７】
かかる構成によれば、プログラムは、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を第１ユニットのみで作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。よって、プログラムは、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【００１８】
本発明に係るフォトマスクパターンを設計するための工程をコンピュータに実行させるためのプログラムは、第１ユニットと、前記第１ユニットに対して相補的な関係にある第２ユニットを作成するユニット作成工程と、前記第１ユニットと前記第２ユニットを混在させて第１フォトマスクパターンを作成する第１フォトマスク作成工程と、前記第１フォトマスクパターンを構成する、前記第１ユニットを前記第２ユニットに置換し、前記第２ユニットを前記第１ユニットに置換することにより第２フォトマスクパターンを作成する第２フォトマスク作成工程とを備える構成である。
【００１９】
かかる構成によれば、プログラムは、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を第１ユニットと第２ユニットを混在させて作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換し、かつ、第２ユニットを第１ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。よって、プログラムは、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【発明の効果】
【００２０】
本発明によれば、基板上に２層以上の構成要素を集積するために利用されるフォトマスクパターンを簡便に設計することができる。
【図面の簡単な説明】
【００２１】
【図１】設計装置の構成を示すブロック図である。
【図２】ＣＭＯＳインバータの第１の構成を示す断面図である。
【図３】第１ユニットと第２ユニットの構成を示す図である。
【図４】第１フォトマスクパターンと第２フォトマスクパターンの一例を示す図である。
【図５】ＣＭＯＳインバータの第１の構成の変形例を示す断面図である。
【図６】ＣＭＯＳインバータの第２の構成を示す断面図である。
【図７】第１フォトマスクパターンと第２フォトマスクパターンの一例を示す図である。
【図８】ｆａｃｅ−ｔｏ−ｂｏｔｔｏｍ型の積層型半導体の構成を示す平面図である。
【図９】ｆａｃｅ−ｔｏ−ｆａｃｅ型の積層型半導体の構成を示す平面図である。
【発明を実施するための形態】
【００２２】
本実施形態に係る設計装置１は、回路を構成するｎＭＯＳトランジスタとｐＭＯＳトランジスタに対して、上下基板間の接続に必要な接続電極を含めたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの要素をパターン化し、それぞれの要素を異なる基板の同一の場所又は対称な位置に配置するためのフォトマスクの作成に関するものである。
以下、本発明の実施形態について説明する。
【００２３】
設計装置１は、フォトマスクパターンを設計する装置であって、図１に示すように、ユニット作成部１１と、第１フォトマスク作成部１２と、第２フォトマスク作成部１３を備える。
ユニット作成部１１は、第１ユニットと、第１ユニットに対して相補的な関係にある第２ユニットを作成する。
第１フォトマスク作成部１２は、第１ユニットを利用して第１フォトマスクパターンを作成する。
第２フォトマスク作成部１３は、第１フォトマスクパターンを構成する第１ユニットを第２ユニットに置換することにより第２フォトマスクパターンを作成する。
【００２４】
かかる構成によれば、設計装置１は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を第１ユニットのみで作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。よって、設計装置１は、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【００２５】
また、上述では、第１フォトマスクパターンは、第１ユニットから構成され、第２フォトマスクパターンは、第２ユニットから構成されているものとして説明したがこれに限られず、各パターンに第１ユニットと第２ユニットが混在していてもよい。
このような構成の場合、第１フォトマスク作成部１２は、第１ユニットと第２ユニットを混在させて第１フォトマスクパターンを作成する。
第２フォトマスク作成部１３は、第１フォトマスクパターンを構成する、第１ユニットを第２ユニットに置換し、第２ユニットを第１ユニットに置換することにより第２フォトマスクパターンを作成する。
【００２６】
かかる構成によれば、設計装置１は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を第１ユニットと第２ユニットを混在させて作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換し、かつ、第２ユニットを第１ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。よって、設計装置１は、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【００２７】
また、第１ユニットは、シリコン基板上に転写された際にｎＭＯＳトランジスタを構成する要素である。
第２ユニットは、シリコン基板上に転写された際にｐＭＯＳトランジスタを構成する要素である。
【００２８】
かかる構成によれば、設計装置１は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を、ｎＭＯＳトランジスタを構成する第１ユニットのみで作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換することによって第２層目を形成するためのｐＭＯＳトランジスタを構成するフォトマスクパターン（第２フォトマスクパターン）を作成できる。
【００２９】
また、設計装置１は、基板上に第１層目を形成するためのフォトマスクパターン（第１フォトマスクパターン）を、ｎＭＯＳトランジスタを構成する第１ユニットとｐＭＯＳトランジスタを構成する第２ユニットを混在させて作成し、この第１フォトマスクパターンを利用して、第１ユニットを第２ユニットに置換し、かつ、第２ユニットを第１ユニットに置換することによって第２層目を形成するためのフォトマスクパターン（第２フォトマスクパターン）を作成できる。
【００３０】
よって、設計装置１は、簡便にフォトマスクパターンを作成することができるので、構成要素が２層以上の基板にまたがる回路の新設計を提案し、小規模のみならず、大規模な回路の形成に資することができる。
【００３１】
＜第１実施例＞
ここで、具体的な構成について説明する。
本実施例に係る設計装置１により設計したフォトマスクパターンを利用すると、図２に示すような、積層型半導体（ＣＭＯＳインバータ）１００を製造することができる。
ＣＭＯＳインバータ１００は、図２に示すように、ＳＯＩ基板の支持基板１０１上に、ｎＭＯＳトランジスタ１０２とｐＭＯＳトランジスタ１０３が積層されている。
【００３２】
具体的には、ＣＭＯＳインバータ１００は、ｎＭＯＳトランジスタ１０２側の基板の上にｐＭＯＳトランジスタ１０３側の基板が積層されている。また、ＣＭＯＳインバータ１００は、ｎＭＯＳトランジスタ１０２の表面（ｆａｃｅ）とｐＭＯＳトランジスタ１０３の裏面（ｂｏｔｔｏｍ）が接続されたｆａｃｅ−ｔｏ−ｂｏｔｔｏｍ型の積層型半導体である。
【００３３】
ｎＭＯＳトランジスタ１０２のゲートと、ｐＭＯＳトランジスタ１０３のゲートは、ともに信号入力用パッド（ＩＮ）１０４ａに接続される。
ｎＭＯＳトランジスタ１０２のドレインと、ｐＭＯＳトランジスタ１０３のドレインは、ともに信号出力用パッド（ＯＵＴ）１０４ｂに接続される。
ｎＭＯＳトランジスタ１０２のソースは、ＶＳＳパッド１０４ｄに接続される。
ｐＭＯＳトランジスタ１０３のソースは、ＶＤＤパッド１０４ｃに接続される。
【００３４】
また、信号入力用パッド（ＩＮ）１０４ａ、信号出力用パッド（ＯＵＴ）１０４ｂ、ＶＤＤパッド１０４ｃ及びＶＳＳパッド１０４ｄは、ｐＭＯＳトランジスタ１０３側に形成される。
【００３５】
なお、ｎＭＯＳトランジスタ１０２とｐＭＯＳトランジスタ１０３は、貫通電極を用いて接続されてもよいし、インタポーザ（中継基板）を用いて接続されてもよい。また、支持基板１０１とｎＭＯＳトランジスタ１０２との間、及びｎＭＯＳトランジスタ１０２とｐＭＯＳトランジスタ１０３との間には、絶縁層１０５が形成されている。
【００３６】
ＣＭＯＳインバータ１００は、ｎＭＯＳトランジスタ１０２とｐＭＯＳトランジスタ１０３が積層された構造により、インバータとしての機能を発揮する。
【００３７】
ここで、上述したＣＭＯＳインバータ１００を製造するために用いられる第１フォトマスクパターンと第２フォトマスクパターンの構成について説明する。
第１フォトマスクパターン４０は、第１ユニット２０から構成されている。また、第２フォトマスクパターン５０は、第２ユニット３０から構成されている。
【００３８】
第１ユニット２０は、図３（ａ）に示すように、基板上に、ゲートを形成するゲート要素２１と、ドレインを形成するドレイン要素２２と、ソースを形成するソース要素２３と、信号入力用パッド（ＩＮ）１０４ａを形成するＩＮ要素２４と、信号出力用パッド（ＯＵＴ）１０４ｂを形成するＯＵＴ要素２５と、ＶＤＤパッド１０４ｃを形成するＶＤＤ要素２６と、ＶＳＳパッド１０４ｄを形成するＶＳＳ要素２７とを備える。
【００３９】
第２ユニット３０は、図３（ｂ）に示すように、基板上に、ゲートを形成するゲート要素３１と、ドレインを形成するドレイン要素３２と、ソースを形成するソース要素３３と、信号入力用パッド（ＩＮ）１０４ａを形成するＩＮ要素３４と、信号出力用パッド（ＯＵＴ）１０４ｂを形成するＯＵＴ要素３５と、ＶＤＤパッド１０４ｃを形成するＶＤＤ要素３６と、ＶＳＳパッド１０４ｄを形成するＶＳＳ要素３７とを備える。
【００４０】
また、第１ユニット２０と第２ユニット３０を上下に重ねたときに、ＩＮ要素２４とＩＮ要素３４、ＯＵＴ要素２５とＯＵＴ要素３５、ＶＤＤ要素２６とＶＤＤ要素３６、ＶＳＳ要素２７とＶＳＳ要素３７が重なるように、各ユニットにおいて、各要素が配置される。
【００４１】
複数の第１ユニット２０を組み合わせて、第１フォトマスクパターン４０が作成される。
例えば、第１フォトマスクパターン４０は、図４（ａ）に示すように、６つの第１ユニット２０の組み合わせにより作成される。
また、第１フォトマスクパターン４０は、ある第１ユニット２０のドレイン要素２２と、当該第１ユニット２０に隣接する第１ユニット２０のゲート要素２１を接続する。よって、第１フォトマスクパターン４０を用いて製造されるＣＭＯＳインバータ１００は、隣接するｎＭＯＳトランジスタ１０２の信号入力用パッド（ＩＮ）と信号出力用パッド（ＯＵＴ）が接続されることになる。
【００４２】
また、第２フォトマスクパターン５０は、第１フォトマスクパターン４０のレイアウトを利用（例えば、コピー）して、第１ユニット２０を第２ユニット３０に置換することにより作成される（図４（ｂ）を参照）。
【００４３】
半導体製造装置は、このように作成された第１フォトマスクパターン４０と第２フォトマスクパターン５０を用いて、図２に示す断面構造を有するＣＭＯＳインバータ１００を製造することができる。
【００４４】
また、このようにして製造されたＣＭＯＳインバータ１００は、第１層目がｎＭＯＳトランジスタ１０２のみで構成され、第２層目がｐＭＯＳトランジスタ１０３のみから構成されるので、素子の作製工程とコストを削減することができる。
【００４５】
なお、本実施例では、第１層目がｎＭＯＳトランジスタ１０２で構成され、第２層目がｐＭＯＳトランジスタ１０３で構成されるものとして説明したが、これに限られず、第１層目がｐＭＯＳトランジスタ１０３で構成され、第２層目がｎＭＯＳトランジスタ１０２で構成されてもよい。
【００４６】
また、信号入力用パッド（ＩＮ）１０４ａ、信号出力用パッド（ＯＵＴ）１０４ｂ、ＶＤＤパッド１０４ｃ及びＶＳＳパッド１０４ｄは、図５に示すように、ｎＭＯＳトランジスタ１０２側に形成されてもよい。このような場合、ＣＭＯＳインバータ１００は、ｎＭＯＳトランジスタ１０２の裏面から電極を形成して拡散層（ソース、ドレイン）の裏面に接続することができる。
【００４７】
＜第２実施例＞
また、ＣＭＯＳインバータ１００は、図６に示すように、支持基板１０１ａの上に積層されたｎＭＯＳトランジスタ１０２の表面（ｆａｃｅ）と、支持基板１０１ｂの上に積層されたｐＭＯＳトランジスタ１０３の表面（ｆａｃｅ）とが接続されたｆａｃｅ−ｔｏ−ｆａｃｅ型の積層型半導体であってもよい。なお、支持基板１０１ａ又は支持基板１０１ｂのいずれか一方は、削り取られてもよい。
【００４８】
ｆａｃｅ−ｔｏ−ｆａｃｅ型の積層型半導体を製造する場合の手順について以下に説明する。
複数の第１ユニット２０を組み合わせて、第１フォトマスクパターン４０が作成される。例えば、第１フォトマスクパターン４０は、図７（ａ）に示すように、６つの第１ユニット２０の組み合わせにより作成される。
【００４９】
また、第１フォトマスクパターン４０は、ある第１ユニット２０のドレイン要素２２と、当該第１ユニット２０に隣接する第１ユニット２０のゲート要素２１を接続する。よって、第１フォトマスクパターン４０を用いて製造されるＣＭＯＳインバータ１００は、隣接するｎＭＯＳトランジスタ１０２の信号入力用パッド（ＩＮ）と信号出力用パッド（ＯＵＴ）が接続されることになる。
【００５０】
また、第２フォトマスクパターン５０は、第１フォトマスクパターン４０のレイアウトを利用（例えば、コピー）して、第１ユニット２０を第２ユニット３０に置換し、その後、チップの中心（図７中の中心Ｏ）を通る軸（図７中の軸Ｙ）に対して鏡像反転するように作成される（図７（ｂ）を参照）。
【００５１】
半導体製造装置は、このように作成された第１フォトマスクパターン４０と第２フォトマスクパターン５０を用いて、図６に示す断面構造を有するＣＭＯＳインバータ１００を製造することができる。
【００５２】
つぎに、ＣＭＯＳインバータ１００をパッケージ基板に搭載するときに、パッケージの端子と接続されるＣＭＯＳインバータ１００の端子（ボンディングパッド）について説明する。
【００５３】
ＣＭＯＳインバータ１００がｆａｃｅ−ｔｏ−ｂｏｔｔｏｍ型の積層型半導体の場合（図２及び図５を参照）には、図８（ａ）に示すように、上側基板（ｐＭＯＳトランジスタ１０３で構成された基板）のサイズを下側基板（ｎＭＯＳトランジスタ１０２で構成された基板）よりも一回り縮小化したり、また、図８（ｂ）に示すように、上側基板と下側基盤のサイズを同一にすることが考えられる。
【００５４】
図８（ａ）に示す構成を採用する場合には、ＣＭＯＳインバータ１００は、上側基板及び下側基板それぞれでボンディングパッドを露出することが可能である。よって、このような構成の場合には、ＣＭＯＳインバータ１００は、貫通電極を使って上下基板間を接続せずに、それぞれのパッドをボンディングパッドに接続することもできる。又は、貫通電極を使って上下基板間を接続したＣＭＯＳインバータ１００を組み合わせた回路を形成し、回路全体に共通して供給する必要のある電極については、上側基板及び下側基板それぞれのボンディングパッドから供給することができる。
【００５５】
なお、信号入力用ボンディングパッド（ＩＮ）２０１ａには、ｐＭＯＳトランジスタ１０３の信号入力用パッド（ＩＮ）の少なくとも１つが接続され、信号出力用ボンディングパッド（ＯＵＴ）２０１ｂには、ｐＭＯＳトランジスタ１０３の信号出力用パッド（ＯＵＴ）の少なくとも１つが接続され、ＶＤＤボンディングパッド２０１ｃには、ｐＭＯＳトランジスタ１０３のＶＤＤパッドの少なくとも１つが接続され、ＶＳＳボンディングパッド２０１ｄには、ｐＭＯＳトランジスタ１０３のＶＳＳパッドの少なくとも１つが接続される。
【００５６】
また、信号入力用ボンディングパッド（ＩＮ）２０２ａには、ｎＭＯＳトランジスタ１０２の信号入力用パッド（ＩＮ）の少なくとも１つが接続され、信号出力用ボンディングパッド（ＯＵＴ）２０２ｂには、ｎＭＯＳトランジスタ１０２の信号出力用パッド（ＯＵＴ）の少なくとも１つが接続され、ＶＤＤボンディングパッド２０２ｃには、ｎＭＯＳトランジスタ１０２のＶＤＤパッドの少なくとも１つが接続され、ＶＳＳボンディングパッド２０２ｄには、ｎＭＯＳトランジスタ１０２のＶＳＳパッドの少なくとも１つが接続される。
【００５７】
図８（ｂ）に示す構成を採用する場合には、ＣＭＯＳインバータ１００は、上側基板（ｐＭＯＳトランジスタ１０３で構成された基板）上のボンディングパッドのみ露出するため、例えば、貫通電極を使って上下基板間を接続する必要がある。
【００５８】
なお、信号入力用ボンディングパッド（ＩＮ）２０３ａには、ｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３の信号入力用パッド（ＩＮ）の少なくとも１つが接続され、信号出力用ボンディングパッド（ＯＵＴ）２０３ｂには、ｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３の信号出力用パッド（ＯＵＴ）の少なくとも１つが接続され、ＶＤＤボンディングパッド２０３ｃには、ｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のＶＤＤパッドの少なくとも１つが接続され、ＶＳＳボンディングパッド２０３ｄには、ｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のＶＳＳパッドの少なくとも１つが接続される。
【００５９】
また、ＣＭＯＳインバータ１００がｆａｃｅ−ｔｏ−ｆａｃｅ型の積層型半導体の場合（図６を参照）について図９を参照しながら説明する。なお、図９は、ＣＭＯＳインバータ１００の平面図である。また、図９中の斜線部分は、ｐＭＯＳトランジスタ１０３の支持基板１０１ｂを示している。
【００６０】
図９に示すように、上側基板（ｐＭＯＳトランジスタ１０３で構成された基板）のサイズを下側基板（ｎＭＯＳトランジスタ１０２で構成された基板）よりも一回り縮小化する構造が考えられる。
なお、図９に示す構成を採用する場合には、ＣＭＯＳインバータ１００は、下側基板（ｎＭＯＳトランジスタ１０２で構成された基板）上のボンディングパッドのみ露出するため、例えば、貫通電極を使って上下基板間を接続する必要がある。
【００６１】
このような構造の場合、信号入力用ボンディングパッド（ＩＮ）２０４ａには、ｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３の信号入力用パッド（ＩＮ）の少なくとも１つが接続され、信号出力用ボンディングパッド（ＯＵＴ）２０４ｂには、ｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３の信号出力用パッド（ＯＵＴ）の少なくとも１つが接続され、ＶＤＤボンディングパッド２０４ｃには、ｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のＶＤＤパッドの少なくとも１つが接続され、ＶＳＳボンディングパッド２０４ｄには、ｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３のＶＳＳパッドの少なくとも１つが接続される。
【００６２】
以下に、本実施例に係る設計装置１の効果の一例を列挙する。
設計装置１は、ＬＳＩ設計用のＣＡＤツールを備えており、ｎＭＯＳトランジスタ１０２の要素を第１ユニットとして登録し、かつ、ｐＭＯＳトランジスタ１０３の要素を第２ユニットとして登録し、第１ユニット及び第２ユニットを適宜組み合わせることにより第１フォトマスクパターンを作成し、第１フォトマスクパターンを利用して第２フォトマスクパターンを作成する。よって、設計装置１は、ｎＭＯＳトランジスタ１０２及びｐＭＯＳトランジスタ１０３を異なる基板の同一の場所又は対称な位置に配置するためのフォトマスクパターンを簡便に作成することができるので、平面方向にＣＭＯＳインバータ回路を作成する従来の回路構成法と同じ手順を利用して、積層方向にＣＭＯＳインバータ回路を構成することができる。
【００６３】
また、設計装置１が備えるＬＳＩ設計用のＣＡＤツールは、第１ユニットを第２ユニットに置換したり、第２ユニットを第１ユニットに置換したり、また、作成したパターン全体を反転するような機能を備えている。よって、設計装置１は、第１ユニットと第２ユニットの構成を登録することにより、積層化に必要な部分の作業を自動化することが可能であり、大規模な回路の構成も容易となるメリットがある。
【００６４】
なお、上述では、第１フォトマスクパターン４０と第２フォトマスクパターンを用いてＣＭＯＳインバータ１００（ＮＯＴ回路）を構成する例を示したが、これに限られず、第１ユニット２０と第２ユニット３０を適宜組み合わせて、例えば、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロップ回路、カウンタ回路、リングオシレータ回路を構成してもよい。また、基板は、ＳＯＩに限られず、シリコン基板を用いてもよい。
【００６５】
また、本実施例では、主にフォトマスクパターンを設計する設計装置の構成と動作について説明したが、これに限られず、各構成要素を備え、基板上に２層以上の構成要素を集積するために利用されるフォトマスクパターンを簡便に設計するための方法、及びプログラムとして構成されてもよい。
【００６６】
さらに、設計装置の機能を実現するためのプログラムをコンピュータで読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによって実現してもよい。
【００６７】
ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータで読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。
【００６８】
さらに「コンピュータで読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時刻の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時刻プログラムを保持しているものも含んでもよい。また、上記プログラムは、前述した機能の一部を実現するためのものであってもよく、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであってもよい。
【符号の説明】
【００６９】
１  設計装置
１１  ユニット作成部
１２  第１フォトマスク作成部
１３  第２フォトマスク作成部
２０  第１ユニット
２１、３１  ゲート要素
２２、３２  ドレイン要素
２３、３３  ソース要素
２４、３４  ＩＮ要素
２５、３５  ＯＵＴ要素
２６、３６  ＶＤＤ要素
２７、３７  ＶＳＳ要素
３０  第２ユニット
４０  第１フォトマスクパターン
５０  第２フォトマスクパターン
１００  ＣＭＯＳインバータ
１０１、１０１ａ、１０１ｂ  支持基板
１０２  ｎＭＯＳトランジスタ
１０３  ｐＭＯＳトランジスタ
１０４ａ  信号入力用パッド（ＩＮ）
１０４ｂ  信号出力用パッド（ＯＵＴ）
１０４ｃ  ＶＤＤパッド
１０４ｄ  ＶＳＳパッド
２０１ａ〜２０４ａ  信号入力用ボンディングパッド（ＩＮ）
２０１ｂ〜２０４ｂ  信号出力用ボンディングパッド（ＯＵＴ）
２０１ｃ〜２０４ｃ  ＶＤＤボンディングパッド
２０１ｄ〜２０４ｄ  ＶＳＳボンディングパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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