(57)【要約】【課題】ハードウェア資源を節約しつつ、特定の資源でのレイテンシの発生を抑止してシステムの処理の高速化を図る通信システム及び通信方法を提供する。【解決手段】通信システム１Ａは、センターチップ２と、センターチップ２に接続されたチップＡ３１、チップＢ３２、・・・チップｍ３ｍとを備え、センターチップ２は、ＤＲＡＭ８と、データの送信経路を選択する方向指示部９１，９２，・・・９ｍと、方向指示部９１，９２，・・・９ｍとＤＲＡＭ８との間にデータの経路を形成するダイレクトバス１０１，１０２，・・・１０ｍと、チップＡ３１、チップＢ３２、・・・チップｍ３ｍ同士のデータの経路を形成するリングバス１１とを備え、一の方向指示部例えば方向指示部９１は、一のチップ例えばチップＡ３１から供給されたＤＲＡＭ８宛てのデータをダイレクトバス１０１に送信し、他のチップ例えばチップＢ３２宛てのデータをリングバス１１に送信する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の機器相互間の通信を可能とする通信システムであって、
前記複数の機器において、
前記機器相互間の通信において介在する少なくとも一の中央機器と、
それぞれが少なくとも一の前記中央機器と通信可能に接続された端末機器とを備え、
前記中央機器は、
データの処理及び／又は記録に用いる特定内部資源と、
前記特定内部資源と前記端末機器との間に介在しデータの送信経路を選択する経路選択手段と、
前記経路選択手段と前記特定内部資源との間にデータの経路を形成する第一の経路と、
該第一の経路とは別に、前記端末機器同士のデータの経路を形成する第二の経路とを備え、
前記経路選択手段は、一の前記端末機器から供給された前記特定内部資源宛てのデータを前記第一の経路に送信し、一の前記端末機器から供給された他の前記端末機器宛てのデータを前記第二の経路に送信することを特徴とする通信システム。
【請求項２】
前記第一の経路は、前記経路選択手段と前記特定内部資源とを直接接続するデータバスによって形成され、
前記第二の経路は、環状に形成されたデータバスによって形成されていることを特徴とする請求項１に記載の通信システム。
【請求項３】
前記経路選択手段は一の前記中央機器に複数形成されて、前記第一の経路は、前記特定内部資源とそれぞれの前記経路選択手段との間に設けられていることを特徴とする請求項１又は２に記載の通信システム。
【請求項４】
前記特定内部資源は前記中央機器の主記憶装置であることを特徴とする請求項１乃至３の何れか一つに記載の通信システム。
【請求項５】
前記機器は、ＩＣチップであることを特徴とする請求項１乃至４の何れか一つに記載の通信システム。
【請求項６】
前記機器としての前記ＩＣチップは、遊技機に設けられることを特徴とする請求項５に記載の通信システム。
【請求項７】
複数の機器相互間の通信において介在する少なくとも一の中央機器と、
それぞれが少なくとも一の前記中央機器と通信可能に接続された端末機器とを備え、
前記中央機器は、
データの処理及び／又は記録に用いる特定内部資源と、
前記特定内部資源と前記端末機器との間に介在しデータの送信経路を選択する経路選択手段と、
前記経路選択手段と前記特定内部資源との間にデータの経路を形成する第一の経路と、
該第一の経路とは別に、前記端末機器同士のデータの経路を形成する第二の経路とを備えた通信システムにおける通信方法であって、
前記経路選択手段において、一の前記端末機器から供給された前記特定内部資源宛てのデータを前記第一の経路に送信し、一の前記端末機器から供給された他の前記端末機器宛てのデータを前記第二の経路に送信する手順を備えたことを特徴とする通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップや各種デバイスや各種ノード等におけるコネクティビティを確保する技術に関する。
【背景技術】
【０００２】
画像や音声の処理、機械の動作制御、通信等の多様な分野において、各種処理を行わせるためには、ＩＣチップ等の集積回路を始め、各種のデバイスやノードが用いられる。従来は、複数のチップをバスや各種インターフェースを介して接続する技術が知られている（例えば特許文献１参照）。また、接続したチップ相互間で相互に情報を交信し、メモリ資源をチップ相互間で利用可能にする、接続されたチップ相互間のコネクティビティを確保する技術が知られている（例えば、非特許文献１参照）。一方、複数のチップやコンピュータ等のノードを接続させた際に、特定のノードに設けられた特定の資源、例えばシステムメモリ等を、全てのノードにて共有する必要が生ずる場合がある。そして従来は、複数のノード（コンピュータ）間の相互接続において、それぞれのノードにプロセッサを設け、メモリインターフェースを複数のプロセッサにて共有しうるものとし、複数のプロセッサが外部バスを介して特定のノードに設けられたシステムメモリへパケットを移送させる技術が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６９１００９２号明細書
【特許文献２】特開２００１−３４４２２２号公報（段落［００１４］，［図１］等）。
【非特許文献１】Ｃ２ＣＴＭ  Ｃｈｉｐ  ｔｏ  Ｃｈｉｐ  ＬｉｎｋＴＭ  Ｉｎｔｅｒ−Ｃｈｉｐ  Ｃｏｎｎｅｃｔｉｖｉｔｙ  ＩＰ  （ＵＲＬ：ｈｔｔｐ：／／ｗｗｗ．ａｒｔｅｒｉｓ．ｃｏｍ／ｃ２ｃ＿ｃｈｉｐ−ｔｏ−ｃｈｉｐ＿ｆｏｒ＿ＤＲＡＭ＿ｍｅｍｏｒｙ＿ｓｈａｒｉｎｇ）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１や非特許文献１においては、チップ等同士を接続させても、チップ同士の状態や接続状態の変化に際して柔軟に適応することは難しいという問題がある。また、上記特許文献１や非特許文献１はチップ相互間の接続以外の接続態様に適用することは難しいという問題がある。
【０００５】
一方、上記特許文献２においては、一のノードに設けたシステムメモリを複数のノードのプロセッサで共有することができるが、ノード相互間の通信を行うために、ノード間の通信に用いるネットワークの他に、システムメモリを共有するための外部バスをノード相互間に設けなければならず、ノード相互間を接続するハードウェア資源が大きくなるという問題がある。一方、上記特許文献２の構成において、外部バスに替えて、ノード間の通信に用いるネットワークをシステムメモリの共有に用いることも考えられるが、ノード間の通信のデータと、プロセッサとシステムメモリとの間で送受信されるデータとがネットワークにて衝突する事態が起きて、プロセッサとシステムメモリとの間で送受信されるデータのレイテンシが生じ易くなる。このレイテンシの発生は、ノードの全体、ひいてはシステム全体の処理の遅延につながるという問題がある。
【０００６】
本発明は上記課題に鑑みてなされたものであり、チップ相互間、チップ内のデバイス相互間、チップ以外の各種デバイス相互間、各種ノード相互間等において、複数の構成要件の良好なコネクティビティを確保して接続でき、また、ハードウェア資源を節約しつつ、特定の資源におけるレイテンシの発生を抑止してシステムの処理の高速化を図ることができる通信システムを提供することを課題としている。
【課題を解決するための手段】
【０００７】
かかる課題を解決するために、請求項１に記載の発明は、複数の機器相互間の通信を可能とする通信システムであって、前記複数の機器において、前記機器相互間の通信において介在する少なくとも一の中央機器と、それぞれが少なくとも一の前記中央機器と通信可能に接続された端末機器とを備え、前記中央機器は、データの処理及び／又は記録に用いる特定内部資源と、前記特定内部資源と前記端末機器との間に介在しデータの送信経路を選択する経路選択手段と、前記経路選択手段と前記特定内部資源との間にデータの経路を形成する第一の経路と、該第一の経路とは別に、前記端末機器同士のデータの経路を形成する第二の経路とを備え、前記経路選択手段は、一の前記端末機器から供給された前記特定内部資源宛てのデータを前記第一の経路に送信し、一の前記端末機器から供給された他の前記端末機器宛てのデータを前記第二の経路に送信することを特徴とする。
【０００８】
請求項２に記載の発明は、請求項１に記載の構成に加え、前記第一の経路は、前記経路選択手段と前記特定内部資源とを直接接続するデータバスによって形成され、前記第二の経路は、環状に形成されたデータバスによって形成されていることを特徴とする。
【０００９】
請求項３に記載の発明は、請求項１又は２に記載の構成に加え、前記経路選択手段は一の前記中央機器に複数形成されて、前記第一の経路は、前記特定内部資源とそれぞれの前記経路選択手段との間に設けられていることを特徴とする。
【００１０】
請求項４に記載の発明は、請求項１乃至３の何れか一つに記載の構成に加え、前記特定内部資源は前記中央機器の主記憶装置であることを特徴とする。
【００１１】
請求項５に記載の発明は、請求項１乃至４の何れか一つに記載の構成に加え、前記機器は、ＩＣチップであることを特徴とする。
【００１２】
請求項６に記載の発明は、請求項５に記載の構成に加え、前記機器としての前記ＩＣチップは、遊技機に設けられることを特徴とする。
【００１３】
請求項７に記載の発明は、複数の機器相互間の通信において介在する少なくとも一の中央機器と、それぞれが少なくとも一の前記中央機器と通信可能に接続された端末機器とを備え、前記中央機器は、データの処理及び／又は記録に用いる特定内部資源と、前記特定内部資源と前記端末機器との間に介在しデータの送信経路を選択する経路選択手段と、前記経路選択手段と前記特定内部資源との間にデータの経路を形成する第一の経路と、該第一の経路とは別に、前記端末機器同士のデータの経路を形成する第二の経路とを備えた通信システムにおける通信方法であって、前記経路選択手段において、一の前記端末機器から供給された前記特定内部資源宛てのデータを前記第一の経路に送信し、一の前記端末機器から供給された他の前記端末機器宛てのデータを前記第二の経路に送信する手順を備えたことを特徴とする。
【発明の効果】
【００１４】
請求項１、請求項７に記載の発明によれば、中央機器に設けられた経路選択手段が、一の端末機器から供給された特定内部資源宛てのデータを第一の経路に送信し、一の端末機器から供給された他の端末機器宛てのデータを第二の経路に送信するため、第一の経路を専用線として用い特定内部資源までの通信を行うと共に、第二の経路を機器相互間の多様なデータの送受信に用いる汎用の通信線として用いることができる。そのため、それぞれの端末機器から特定内部資源まで汎用の通信線とは別の専用線を設けなくても、端末機器と特定内部資源とのデータの送受信における遅延を抑止すると共に、機器同士の汎用の通信を円滑に行うことができる。これにより、複数の構成要件の良好なコネクティビティを確保して接続でき、また、ハードウェア資源を節約しつつ、特定の資源におけるレイテンシの発生を抑止してシステムの処理の高速化を図ることができる。
【００１５】
請求項２に記載の発明によれば、第一の経路が、経路選択手段と特定内部資源との専用線として形成されると共に、第二の経路が、環状の通信線として形成されるので、端末機器と特定内部資源との通信における遅延を確実に抑止し、かつ機器相互間において、環状の通信線を循環させつつ確実にデータの送受信を行うことができる。
【００１６】
請求項３に記載の発明によれば、第一の経路は、特定内部資源とそれぞれの経路選択手段との間に設けられていることにより、端末機器が複数ある場合であっても、同一の第一の経路の使用が複数の端末機器によって競合する事態が抑止され、端末機器と特定内部資源との通信における遅延を確実に抑止することができる。
【００１７】
請求項４に記載の発明によれば、特定内部資源は中央機器の主記憶装置であることにより、主記憶装置で処理を行うデータの送受信の高速化を図ることで、主記憶装置を複数の機器で共有するシステムにおいて、システム全体の処理の遅延を抑止することができる。
【００１８】
請求項５に記載の発明によれば、通信可能な複数のＩＣチップ相互間で、ハードウェア資源を節約しつつ、特定の資源におけるレイテンシの発生を抑止してシステムの処理の高速化を図ることができる。
【００１９】
請求項６に記載の発明によれば、遊技機に複数設けられて相互に通信可能なＩＣチップにおいて、ハードウェア資源を節約しつつ、特定の資源におけるレイテンシの発生を抑止してシステムの処理の高速化を図ることができる。
【図面の簡単な説明】
【００２０】
【図１】この発明の実施の形態１に係る通信システムの全体構成を示す図である。
【図２】同実施の形態に係る通信システムの方向指示部における処理の概要を示す概念図である。
【図３】同実施の形態に係る通信システムの処理手順を示すフローチャートである。
【図４】同実施の形態に係る通信システムを遊技機に適用した場合の概念図である。
【図５】この発明の実施の形態２に係る通信システムの方向指示部における処理の概要を示す概念図である。
【発明を実施するための形態】
【００２１】
［発明の実施の形態１］
図１乃至図４に、この発明の実施の形態１を示す。
【００２２】
この実施の形態１の通信システム１Ａは、図１に示すように、複数の「機器」たとえばチップを相互に接続するために用いられるものである。
【００２３】
［基本構成］
図１に、この実施の形態１の通信システム１Ａの基本構成を示す。また、図４に、同通信システム１Ａを遊技機に適用した場合の概念図を示す。
【００２４】
この実施の形態１の通信システム１Ａは、複数のチップを外部バスで接続して構成される。
【００２５】
図１に示す、この実施の形態１の通信システム１Ａを構成する、「機器」及び「中央機器」としてのセンターチップ２、及び、「機器」及び「端末機器」としての、ｍ個（ｍ＞１）のチップＡ３１、チップＢ３２，・・・チップｍ３ｍは、それぞれ、例えばパチンコ機等の遊技機や娯楽機器において、画像処理や音声処理や役物の動作制御等に用いられるＩＣチップである。センターチップ２，チップＡ３１、チップＢ３２，・・・チップｍ３ｍは、遊技機１００の盤面に配設されたＬＣＤ等のディスプレイ１０１に表示される動画の表示制御や、遊技機１００の本体に配設されたＬＥＤ等の照明機器１０２の点灯制御、スピーカ１０３から発生される音声の出力制御、役物１０４を動作させるモータ１０５の動作制御等に用いられる。チップＡ３１、チップＢ３２，・・・チップｍ３ｍは、それぞれが、動画の表示制御、点灯制御、音声の出力制御等に特化したものであってもよいし、動画の表示と照明機器１０２の点灯等のように、複数の制御対象を一のチップ例えばチップＡ３１が制御するものであってもよいし、複数のチップ例えばチップＡ３１、チップＢ３２が一の制御対象例えば動画の表示制御を行うものであってもよい。
【００２６】
図１に示す通り、この実施の形態１の通信システム１Ａにおいては、センターチップ２と、チップＡ３１，チップＢ３２・・・チップｍ３ｍが設けられている。センターチップ２とそれぞれのチップＡ３１，チップＢ３２，・・・チップｍ３ｍとは、外部バス４１，４２，・・・４ｍによって接続されている。この外部バス４１，４２，・・・４ｍは、センターチップ２とそれぞれのチップＡ３１，チップＢ３２，・・・チップｍ３ｍとの間でのデータの送受信に用いられるデータバスである。
【００２７】
図１に示す通り、センターチップ２は少なくとも一つのＣＰＵ５を備え、ＲＯＭ６、ＥＥＰＲＯＭ７等と共にリングバス１１に接続されている。
【００２８】
センターチップ２には、「特定内部資源」としてのＤＲＡＭ８が設けられている。このＤＲＡＭ８は、センターチップ２の「主記憶装置」を構成し、データ処理時の一時記憶領域等として用いられる。この実施の形態１において、ＤＲＡＭ８は、センターチップ２自身のＣＰＵ５による処理と、チップＡ３１，チップＢ３２，・・・チップｍ３ｍのそれぞれに設けられたＣＰＵ（図示せず）による処理とにおいて共用される。
【００２９】
センターチップ２には、「接続手段」としての、複数の方向指示部９１，９２，・・・９ｍが設けられている。この方向指示部９１，９２，・・・９ｍは、チップＡ３１，チップＢ３２，・・・チップｍ３ｍと同数すなわちｍ個設けられている。この方向指示部９１，９２，・・・９ｍは、ＤＲＡＭ８とチップＡ３１，チップＢ３２，・・・チップｍ３ｍとの間に介在し、チップＡ３１，チップＢ３２，・・・チップｍ３ｍとセンターチップ２との間で送受信されるデータ等や、センターチップ２の内部で送受信されるデータ等の送信経路を選択する。
【００３０】
方向指示部９１，９２，・・・９ｍとＤＲＡＭ８とは、それぞれ、「第一の経路」としてのダイレクトバス１０１，１０２，・・・１０ｍで接続されている。このダイレクトバス１０１，１０２，・・・１０ｍは、センターチップ２のチップ内部バスであって、それぞれの方向指示部９１，９２，・・・９ｍとＤＲＡＭ８とを直接接続し、それぞれの方向指示部９１，９２，・・・９ｍとＤＲＡＭ８との間における専用線としてのデータバスを構成する。
【００３１】
センターチップ２の内部においては、ダイレクトバス１０１，１０２，・・・１０ｍとは別に、「第二の経路」としてのリングバス１１が設けられている。このリングバス１１は、環状に形成されたセンターチップ２のチップ内部バスであって、データの循環路を形成するデータバスを構成する。リングバス１１の内部でデータを循環させるためには、例えば周知のトークンをリングバス１１内で循環させるなど、どのような構成を用いてもよい。
【００３２】
前述の通り、リングバス１１にはセンターチップ２のＣＰＵ５、ＲＯＭ６、ＥＥＰＲＯＭ７等が接続されている。また、後述の通り、リングバス１１は外部バス４１，４２，・・・４ｍを介してチップＡ３１，チップＢ３２，・・・チップｍ３ｍにも接続されている。リングバス１１は、データ等の循環路を形成し、チップＡ３１，チップＢ３２，・・・チップｍ３ｍ相互間でのデータ等の送受信や、センターチップ２のＣＰＵ５，ＲＯＭ６，ＥＥＰＲＯＭ７等の相互間における、データ等の送受信のための汎用線を形成する。
【００３３】
リングバス１１とそれぞれの外部バス４１，４２，・・・４ｍとは、接続部１２１，１２２，・・・１２ｍにおいて接続されている。この接続部１２１，１２２，・・・１２ｍは、それぞれ外部バス４１，４２，・・・４ｍとの通信インターフェースを構成し、外部バス４１，４２，・・・４ｍとセンターチップ２のチップ内部バス例えばリングバス１１との間のデータの送受信を実現する。
【００３４】
それぞれの接続部１２１，１２２，・・・１２ｍとそれぞれの方向指示部９１，９２，・・・９ｍとは、連絡バス１３１，１３２，・・・１３ｍによって接続されている。この連絡バス１３１，１３２，・・・１３ｍは、センターチップ２のチップ内部バスであって、データバスを構成する。
【００３５】
チップＡ３１，チップＢ３２，・・・チップｍ３ｍは、少なくとも一つのＣＰＵ（図示せず）とチップ内部バス（図示せず）とを備え、それぞれがデータ等の処理を行う。上述の通り、チップＡ３１，チップＢ３２，・・・チップｍ３ｍは、外部バス４１，４２，・・・４ｍ等を介してセンターチップ２のＤＲＡＭ８に接続され、ＤＲＡＭ８を共用する。なお、チップＡ３１，チップＢ３２，・・・チップｍ３ｍは、ＤＲＡＭ８とは別に、個々にＤＲＡＭ等の主記憶装置を有していてもよい。
【００３６】
［方向指示部における処理の概要］
上述の通り、方向指示部９１，９２，・・・９ｍはデータ等の送信経路を選択する。具体的には、それぞれの方向指示部９１，９２，・・・９ｍは、例えば下記（方法１）（方法２）に示すような手順でデータの送信先を選択する。
【００３７】
（方法１）
図２の概念図に示すように、それぞれのチップＡ３１，チップＢ３２，・・・チップｍ３ｍや、センターチップ２のＣＰＵ５、ＲＯＭ６、ＥＥＰＲＯＭ７、ＤＲＡＭ８等には、それぞれ一意のアドレスが付与されている。
【００３８】
また、センターチップ２のＣＰＵ５、ＲＯＭ６、ＥＥＰＲＯＭ７、ＤＲＡＭ８等や、チップＡ３１，チップＢ３２，・・・チップｍ３ｍが送受信されるデータ３１は、データ本体部３２と、ヘッダ部３３とからなる。このヘッダ部３３には、送信先のアドレスをアドレス情報として記録する機能を有する。なお、このデータ３１は、フレームやパケットのように、通信用に所定のデータ長ごとに分割されたものでもよいし、分割されていない一連のものであってもよい。また、ヘッダ部３３には、送信元の機器のアドレス情報も記録されていてもよい。
【００３９】
そして、それぞれの方向指示部９１，９２，・・・９ｍは、図２に例示する参照テーブル２１を有する。また、接続部１２１，１２２，・・・１２ｍは、データ３１の分岐路を形成するが、受信したデータ３１を、方向指示部９１，９２，・・・９ｍの指定する方向に送信するための構成（例えば、参照テーブル２１と同様のテーブルや、テーブルとの照合結果によってデータの送信方向を決定する構成等）を有する。なお、図２においては、方向指示部９１の参照テーブル２１において、“方向”の列に方向指示部９１を基準とした送信方向が記録された状態が示されているが、他の方向指示部（例えば図２に示す方向指示部９２）の参照テーブル（図２に図示せず）の“方向”の列においては、それぞれの方向指示部（例えば方向指示部９２）を基準とした送信方向が記録されている。
【００４０】
それぞれの方向指示部９１，９２，・・・９ｍは、データ３１のヘッダ部３３に記録されたアドレス情報を読み取り、このアドレス情報と参照テーブル２１とを照合して送信先（ＤＲＡＭ８か、リングバス１１に接続されたセンターチップ２の）ＣＰＵ５、ＲＯＭ６、ＥＥＰＲＯＭ７等か、チップＡ３１，チップＢ３２，・・・チップｍ３ｍか）を識別し、送信方向を決定する。そして、方向指示部９１，９２，・・・９ｍは、参照テーブル２１の指定する送信方向にそのデータ３１を送信する。
【００４１】
具体的には、例えば、チップＡ３１から送信された、ヘッダ部３３に“ｐｑｒｓ”のアドレス情報が記録されたデータ３１を受信した方向指示部９１は、そのアドレス情報を参照テーブル２１と照合し、参照テーブル２１の１行目２１１の指定に基づき、そのデータ３１をダイレクトバス１０１を介してＤＲＡＭ８に送信する。
【００４２】
また例えば、チップＡ３１から送信された、ヘッダ部３３に“ＡＡＡＢ”のアドレス情報が記録されたデータ３１を受信した方向指示部９１は、そのアドレス情報を参照テーブル２１と照合し、参照テーブル２１の３行目２１２の指定に基づき、そのデータ３１を、連絡バス１３１、接続部１２１、リングバス１１、接続部１２２、外部バス４２を介してチップＢ３２に送信する。
【００４３】
また例えば、ＤＲＡＭ８から送信された、ヘッダ部３３に“ｕｖｗｘ”のアドレス情報が記録されたデータ３１を受信した方向指示部９１は、そのアドレス情報を参照テーブル２１と照合し、参照テーブル２１の４行目２１３の指定に基づき、そのデータ３１を、連絡バス１３１、接続部１２１、リングバス１１を介して（途中で接続部１２２，・・・１２ｍを中継して）ＣＰＵ５に送信する。
【００４４】
（方法２）
それぞれのチップＡ３１，チップＢ３２，・・・チップｍ３ｍや、センターチップ２等には、チップ相互間を識別するための一意の外部アドレスが付与され、センターチップ２の内部の構成（ＣＰＵ５、ＲＯＭ６、ＥＥＰＲＯＭ７，ＤＲＡＭ８等）には、センターチップ２内部の構成を識別するための一意の内部アドレスが付与されている。
【００４５】
チップＡ３１，チップＢ３２，・・・チップｍ３ｍや、センターチップ２，及び、センターチップ２の内部の構成は、他のチップ宛て（例えばチップＡ３１からチップＢ３２宛て）に送信するデータには外部アドレスを付加し、センターチップ２の内部の構成（例えばＣＰＵ５からＤＲＡＭ８宛て）に送信するデータには内部アドレスを付与する。それぞれのチップ例えばチップＡ３１からＤＲＡＭ８に送信するデータ３１のヘッダ部３３には、センターチップ２の外部アドレスとＤＲＡＭ８の内部アドレスをそれぞれ記録する。
【００４６】
方向指示部９１，９２，・・・９ｍは、それぞれ、外部アドレスと内部アドレスに基づいてデータ３１の送信方向を決定するための情報が記録された参照テーブル２１を有する。それぞれの方向指示部９１，９２，・・・９ｍは、取得したデータ３１のヘッダ部３３に記録された内部アドレスや外部アドレスと参照テーブル２１を照合し、（方法１）と同様にデータの送信方向を決定して送信する。
【００４７】
なお、上記（方法１）（方法２）以外の方法であっても、方向指示部９１，９２，・・・９ｍにおいてデータ等の送信経路を正しく選択できるならば、どのような方法でデータの送信先を選択してもよい。
【００４８】
［処理手順］
図３は、この実施の形態１の通信システム１Ａの動作手順を示すフローチャートである。以下、同フローチャートに基づいて処理手順を説明する。
【００４９】
まず、図３のフローチャートに基づいて、センターチップ２以外のチップがデータの送受信対象に含まれる場合について説明する。
【００５０】
一のチップ例えばチップＡ３１がセンターチップ２のＤＲＡＭ８においてデータ３１（のデータ本体部３２）の一時記憶等を行う場合、チップＡ３１は、データ本体部３２に、ＤＲＡＭ８のアドレス情報“ｐｑｒｓ”を記録した（上記（方法２）の場合は、更にセンターチップ２のアドレス情報を記録した）ヘッダ部３３を付加したデータ３１を、外部バス４１、接続部１２１、連絡バス１３１を介してセンターチップ２の方向指示部９１に送信する（ステップＳ１）。方向指示部９１は、そのデータ３１のヘッダ部３３のアドレス情報と参照テーブル２１と照合する（ステップＳ２）。
【００５１】
照合の結果、アドレス情報がＤＲＡＭ８のアドレスに一致することを検出した方向指示部９１は（ステップＳ３の“Ｙｅｓ”）、そのデータ３１を、ダイレクトバス１０１を介してＤＲＡＭ８に送信する（ステップＳ４）。ＤＲＡＭ８においてはそのデータ３１（のデータ本体部３２）の一時記憶等が行われる。
【００５２】
一方、このステップＳ４ののちにＤＲＡＭ８がデータ３１をチップＡ３１に送信される場合、ＤＲＡＭ８は、データ本体部３２に、チップＡ３１のアドレス“ＡＡＡＢ”が記録された（上記（方法２）の場合は、更にチップＡ３１ＣＰＵ（図示せず）等のアドレス情報が記録された）ヘッダ部３３を付加して、同様の手順にて、元の通信経路とは逆方向にデータを送信する。
【００５３】
即ち、ＤＲＡＭ８が送信したデータ３１は、ダイレクトバス１０１を介して方向指示部９１に送信される（ステップＳ１）。方向指示部９１は、データ３１のヘッダ部３３のアドレス情報と参照テーブル２１とを照合し（ステップＳ２）、アドレス情報がチップＡ３１のアドレス（すなわちＤＲＡＭ８以外のアドレス）に一致することを検出した方向指示部９１は（ステップＳ３の“Ｎｏ”）、照合結果に基づいて、そのデータ３１を、連絡バス１３１、接続部１２１、外部バス４１を介してチップＡ３１に送信する（ステップＳ５）。
【００５４】
一方、一のチップ例えばチップＡ３１が他のチップ例えばチップＢ３２にデータを送信する場合、チップＡ３１は、データ本体部３２に、チップＢ３２のアドレス“ＡＡＡＢ”が記録されたヘッダ部３３を付加したデータ３１を、外部バス４１、接続部１２１、連絡バス１３１を介してセンターチップ２の方向指示部９１に送信する（ステップＳ１）。方向指示部９１は、データ３１のヘッダ部３３のアドレス情報と参照テーブル２１とを照合する（ステップＳ２）。アドレス情報がチップＢ３２（すなわちＤＲＡＭ８以外）であることを検出した方向指示部９１は（ステップＳ３の“Ｎｏ”）、照合結果に基づいて、そのデータ３１を、リングバス１１を介してチップＢ３２に送信する（ステップＳ５）。具体的には、方向指示部９１は、そのデータ３１を、連絡バス１３１、接続部１２１を介してリングバス１１に送信する。そのデータ３１は、リングバス１１を循環し、接続部１２２、外部バス４２を介してチップＢ３２に送信される。
【００５５】
このステップＳ５ののち、チップＢ３２がそのデータをチップＡ３１に送り返す場合は、チップＢ３２はヘッダ部３３にチップＡ３１のアドレスを記録したデータ３１を送信する（ステップＳ１）。このデータは、外部バス４２、接続部１２２、連絡バス１３２を介してセンターチップ２の方向指示部９２に送信される。方向指示部９２は、ヘッダ部３３のアドレス情報と方向指示部９２の参照テーブル（図２に図示せず）を照合する（ステップＳ２）。アドレス情報がチップＡ３１（すなわちＤＲＡＭ８以外）であることを検出した方向指示部９２は（ステップＳ３の“Ｎｏ”）、照合結果に基づいて、そのデータ３１を、リングバス１１を介してチップＡ３１に送信する（ステップＳ５）。具体的には、方向指示部９２は、そのデータ３１を、連絡バス１３２、接続部１２２を介してリングバス１１に送信する。そのデータ３１は、リングバス１１を循環し、接続部１２１、外部バス４１を介してチップＡ３１に送信される。なお、チップＢ３２が送り返した（ステップＳ１）データ３１が元の送信経路を辿って再度方向指示部９１に送信され、方向指示部９１の参照テーブル２１の照合（ステップＳ２）によってデータ３１がチップＡ３１に送信する（ステップＳ５）構成であってもよい。
【００５６】
次に、図３のフローチャートに基づいて、センターチップ２内部の構成のみがデータの送受信対象である場合について説明する。
【００５７】
ます、センターチップ２のＤＲＡＭ８を含む構成、例えばＣＰＵ５がＤＲＡＭ８とデータの送受信を行う場合、ＣＰＵ５は、データ本体部３２にＤＲＡＭ８のアドレス情報“ｐｑｒｓ”を記録したヘッダ部３３を付加したデータ３１を、リングバス１１、接続部１２１、連絡バス１３１を介してを介してセンターチップ２の方向指示部９１に送信する（ステップＳ１）。センターチップ２においては、方向指示部９１がそのデータ３１のヘッダ部３３のアドレス情報と参照テーブル２１とを照合する（ステップＳ２）。
【００５８】
照合の結果、アドレス情報がＤＲＡＭ８のアドレスに一致することを検出した方向指示部９１は（ステップＳ３の“Ｙｅｓ”）、そのデータ３１を、ダイレクトバス１０１を介してＤＲＡＭ８に送信する（ステップＳ４）。ＤＲＡＭ８においてはそのデータを受信し、データの一時記憶等が行われる。
【００５９】
ステップＳ４ののちにＤＲＡＭ８のデータ３１がＣＰＵ５に送信される場合、ＤＲＡＭ８は、データ本体部３２にチップＣＰＵ５のアドレス“ｕｖｗｘ”が記録されたヘッダ部３３を付加して、同様の手順にて、元の通信経路とは逆方向にデータを送信する（ステップＳ１〜ステップＳ２〜ステップＳ３の“Ｎｏ”〜ステップＳ５）。
【００６０】
一方、センターチップ２のＤＲＡＭ８を含まない構成同士、例えばＣＰＵ５がＥＥＰＲＯＭ７とデータの送受信を行う場合、ＣＰＵ５は、データ本体部３２に、ＥＥＰＲＯＭ７のアドレス“ｕｖｗｚ”が記録されたヘッダ部３３を付加したデータ３１をリングバス１１に送信する。送信されたデータは、リングバス１１、接続部１２１、連絡バス１３１を介して方向指示部９１に送信される（ステップＳ１）。方向指示部９１は、データ３１のヘッダ部３３のアドレス情報と参照テーブル２１とを照合し（ステップＳ２）、アドレス情報がＥＥＰＲＯＭ７のアドレス（すなわちＤＲＡＭ８以外のアドレス）であることを検出した方向指示部９１は（ステップＳ３の“Ｎｏ”）、そのデータ３１を、連絡バス１３１、接続部１２１、リングバス１１を介してＥＥＰＲＯＭ７に送信する（ステップＳ５）。
【００６１】
一方、このステップＳ５ののちにＥＥＰＲＯＭ７がデータ３１をＣＰＵ５に送り返す場合、ＥＥＰＲＯＭ７は、データ本体部３２に、ＣＰＵ５のアドレス“ｕｖｗｘ”が記録されたヘッダ部３３を付加して、同様の手順にて、元の通信経路とは逆方向にデータを送信する（ステップＳ１〜ステップＳ２〜ステップＳ３の“Ｎｏ”〜ステップＳ５）。
【００６２】
以上、この実施の形態においては、センターチップ２に設けられた方向指示部９１，９２，・・・９ｍが、一のチップ例えばチップＡ３１から供給されたＤＲＡＭ８宛てのデータをダイレクトバス１０１に送信し、一のチップ例えばチップＡ３１から供給された他のチップ例えばチップＢ３２宛てのデータをリングバス１１に送信するため、ダイレクトバス１０１，１０２，・・・１０ｍを専用線として用いＤＲＡＭ８までの通信を行うと共に、リングバス１１をそれぞれのチップＡ３１，チップＢ３２，・・・チップｍ３ｍや、センターチップ２のＣＰＵ５、ＲＯＭ６、ＥＥＰＲＯＭ７等の相互間の多様なデータの送受信に用いる汎用の通信線として用いることができる。そのため、それぞれのチップＡ３１，チップＢ３２，・・・チップｍ３ｍからＤＲＡＭ８まで汎用の通信線とは別の専用線を設けなくても、チップＡ３１，チップＢ３２，・・・チップｍ３ｍとＤＲＡＭ８とのデータの送受信における遅延を抑止すると共に、チップＡ３１，チップＢ３２，・・・チップｍ３ｍ同士や、センターチップ２のＣＰＵ５、ＲＯＭ６、ＥＥＰＲＯＭ７等同士の汎用の通信を円滑に行うことができる。これにより、複数の構成要件の良好なコネクティビティを確保して接続でき、また、ハードウェア資源を節約しつつ、特定の資源におけるレイテンシの発生を抑止してシステムの処理の高速化を図ることができる。
【００６３】
この実施の形態においては、ダイレクトバス１０１，１０２，・・・１０ｍが、方向指示部９１，９２，・・・９ｍとＤＲＡＭ２との専用線として形成されると共に、リングバス１１が、環状の通信線として形成されるので、チップＡ３１，チップＢ３２，・・・チップｍ３ｍとＤＲＡＭ８までとの通信における遅延を確実に抑止し、かつチップＡ３１，チップＢ３２，・・・チップｍ３ｍ相互間や、センターチップ２のＣＰＵ５、ＲＯＭ６、ＥＥＰＲＯＭ７等相互間において、環状の通信線を循環させつつ確実にデータの送受信を行うことができる。
【００６４】
この実施の形態においては、ダイレクトバス１０１，１０２，・・・１０ｍは、ＤＲＡＭ８とそれぞれの方向指示部９１，９２，・・・９ｍとの間に設けられていることにより、チップＡ３１，チップＢ３２，・・・チップｍ３ｍが複数ある場合であっても、同一のダイレクトバス１０１，１０２，・・・１０ｍの使用が複数のチップＡ３１，チップＢ３２，・・・チップｍ３ｍによって競合する事態が抑止され、チップＡ３１，チップＢ３２，・・・チップｍ３ｍとＤＲＡＭ８との通信における遅延を確実に抑止することができる。
【００６５】
従来は、ＤＲＡＭ８との通信と、ＤＲＡＭ８以外との通信においてセンターチップ２のチップ内部バスを共用する場合には、大きなレイテンシの発生を抑止することは難しかった。しかし、この実施の形態１においては、高速な伝送が要求される通信（即ちＤＲＡＭ８を使用する場合の通信）はダイレクトバス７１，７２，・・・７ｍによるスター型結線、比較的低速な伝送でも許容される通信（例えばチップＡ３１，チップＢ３２・・・チップｍ３ｍ相互間のデータのやりとり）においてはリングバス８によるリング型結線を使い分けることで、通常のバス型結線や、スター型やリング型のみの結線では起こりがちなレイテンシの発生を抑止しつつ、センターチップ２とチップＡ３１，チップＢ３２・・・チップｍ３ｍ相互間で確実に通信を行うことができる。
【００６６】
この実施の形態においては、特定内部資源はセンターチップ２のＤＲＡＭ８であることにより、ＤＲＡＭ８で処理を行うデータの送受信の高速化を図ることで、ＤＲＡＭ８を複数の機器で共有するシステムにおいて、システム全体の処理の遅延を抑止することができる。
【００６７】
この実施の形態においては、通信可能な複数のＩＣチップであるチップＡ３１，チップＢ３２，・・・チップｍ３ｍ，センターチップ２相互間で、ハードウェア資源を節約しつつ、特定の資源におけるレイテンシの発生を抑止してシステムの処理の高速化を図ることができる。
【００６８】
［発明の実施の形態２］
図５に、この発明の実施の形態２を示す。
【００６９】
この実施の形態２の通信システム１Ｂにおいては、センターチップ２の方向指示部９１，９２，・・・９ｍが、実施の形態１における接続部１２１，１２２，・・・１２ｍの位置に設けられている。従って、例えば方向指示部９１には、外部バス４１、連絡バス１３１、リングバス１１が接続されている。そして、この通信システム１Ｂには、実施の形態１における接続部１２１，１２２，・・・１２ｍ及び連絡バス１３１，１３２，・・・１３ｍの構成は存在しない。それぞれの方向指示部９１，９２，・・・９ｍには、実施の形態１と同様の参照テーブル２１が設けられている。それ以外の構成は実施の形態１と同じである。
【００７０】
この実施の形態２の通信システム１Ｂにおいては、それぞれの方向指示部たとえば方向指示部９に、外部バス４１、連絡バス１３１、リングバス１１が接続される箇所に設けられているので、それぞれの参照テーブル１２の構成を単純化できる。即ち、それぞれの方向指示部９１，９２，・・・９ｍの参照テーブル２１には、直近のノードまでの経路を記録すれば、全ての経路選択が可能になる。これにより、システムや参照テーブル２１を簡易な構成としつつ、確実にデータを送受信することができる。
【００７１】
なお、上記各実施の形態において、センターチップ２は一つのみ設けた構成としたが、センターチップ２が複数存在する構成であってもよい。
【００７２】
また、上記各実施の形態において、「特定内部資源」はＤＲＡＭ８としたが、これに限らず、複数のチップＡ３１，チップＢ３２・・・チップｍ３ｍで共用しうるものならばどのようなものでもよい。例えば、「特定内部資源」がＤＲＡＭ８に替えてＳＲＡＭであってもよいし、ＣＰＵ５やＥＥＰＲＯＭ７であってもよいし、磁気ディスク等の外部記憶媒体であってもよい。
【００７３】
また、上記各実施の形態は、センターチップ２と、複数例えばｍ個（ｍ＞１）のチップＡ３１，チップＢ３２・・・チップｍ３ｍを接続した構成としたが、チップ以外のデバイスやノードを接続した場合に用いることもできる。
【００７４】
また、上記各実施の形態においては、通信システム１Ａ，１Ｂは遊技機１００等に用いるものとしたが、これ以外の各種機器、例えば自動車や各種機械の電子制御や他のあらゆる用途に用いられるものであってもよいし、遊技機や遊技機以外の機器において、画像処理や音声処理以外、例えばモータの回転制御等、あらゆる処理に用いられるものであってもよい。また、ＩＣチップ以外の電子機器や通信機器等であってもよい。
【００７５】
上記各実施の形態は本発明の例示であり、本発明が上記実施の形態のみに限定されることを意味するものではないことは、いうまでもない。
【符号の説明】
【００７６】
１Ａ，１Ｂ・・・通信システム
２・・・センターチップ（機器、中央機器、ＩＣチップ）
３１，３２，・・・３ｍ・・・チップＡ、チップＢ、・・・チップｍ（機器、端末機器、ＩＣチップ）
８・・・ＤＲＡＭ（特定内部資源、主記憶装置）
９１，９２，・・・９ｍ・・・方向指示部（経路選択手段）
１０１，１０２，・・・１０ｍ・・・ダイレクトバス（第一の経路）
１１・・・リングバス（第二の経路）
１００・・・遊技機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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