(57)【要約】      （修正有）【課題】アンチヒューズのプログラムゲートをサイズの小さいメタルコンタクトに取り替えて形成した半導体素子及びその製造方法を提供する。【解決手段】半導体素子は、周辺回路領域の半導体基板１０１の上部に形成され破裂（ｒｕｐｔｕｒｅ）される第１ゲート絶縁膜１２１ａを含むメタルコンタクト構造物と、前記メタルコンタクト構造物一側の前記半導体基板の上部に形成されたゲート構造物１００ａとを含む。【選択図】図２
2014041991.tif 000002
【特許請求の範囲】
【請求項１】
周辺回路領域の半導体基板の上部に形成され破裂される第1ゲート絶縁膜を含むメタルコンタクト構造物と、
前記メタルコンタクト構造物一側の前記半導体基板の上部に形成されたゲート構造物と
を含むことを特徴とする半導体素子。
【請求項２】
前記ゲート構造物一側の第1接合領域の上部に形成される第1メタルコンタクトをさらに含むことを特徴とする請求項1に記載の半導体素子。
【請求項３】
前記第1メタルコンタクトはビットラインコンタクトであることを特徴とする請求項2に記載の半導体素子。
【請求項４】
前記メタルコンタクト構造物は、
前記第1ゲート絶縁膜と、
前記第1ゲート絶縁膜の上部に形成された第2メタルコンタクトと、
前記第2メタルコンタクトの上部に形成されたメタル配線と
を含むことを特徴とする請求項2に記載の半導体素子。
【請求項５】
前記第1ゲート絶縁膜は、
前記ゲート構造物一側の前記半導体基板の第2接合領域の上部に形成されることを特徴とする請求項4に記載の半導体素子。
【請求項６】
前記ゲート構造物は、
前記半導体基板の上部に予め定めた厚さに形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜の上部に形成された導電膜と、
前記導電膜の上部に形成されたハードマスク窒化膜と
を含むことを特徴とする請求項4に記載の半導体素子。
【請求項７】
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より薄い厚さを有することを特徴とする請求項6に記載の半導体素子。
【請求項８】
前記第1ゲート絶縁膜は、20〜30Åの厚さを有することを特徴とする請求項1に記載の半導体素子。
【請求項９】
前記第2ゲート絶縁膜は、50〜60Åの厚さを有することを特徴とする請求項6に記載の半導体素子。
【請求項１０】
前記第2ゲート絶縁膜は、半導体素子のセル領域のゲート絶縁膜の厚さと同一であることを特徴とする請求項6に記載の半導体素子。
【請求項１１】
前記第1ゲート絶縁膜が破裂すると、前記第2ゲート絶縁膜の下部を介しチャンネルが形成されることを特徴とする請求項6に記載の半導体素子。
【請求項１２】
前記メタルコンタクト構造物は印加される電圧により破裂されるプログラムゲートで駆動され、前記ゲート構造物はセレクトゲートで駆動されることを特徴とする請求項1に記載の半導体素子。
【請求項１３】
半導体基板の上部にゲート構造物を形成するステップと、
前記ゲート構造物の側面の前記半導体基板の上部に第1ゲート絶縁膜を含むメタルコンタクト構造物を形成するステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項１４】
前記ゲート構造物を形成した後、
前記ゲート構造物をマスクにして前記半導体基板の上部に不純物イオン注入を行い、前記ゲート構造物の間の第1接合領域、及び前記ゲート構造物外側の第2接合領域を形成するステップをさらに含むことを特徴とする請求項13に記載の半導体素子の製造方法。
【請求項１５】
前記第1接合領域の上部に第1メタルコンタクトを形成するステップをさらに含むことを特徴とする請求項14に記載の半導体素子の製造方法。
【請求項１６】
前記メタルコンタクト構造物を形成するステップは、
前記半導体基板の上部に前記第1ゲート絶縁膜を形成するステップと、
前記第1ゲート絶縁膜の上部に第2メタルコンタクトを形成するステップと
を含むことを特徴とする請求項15に記載の半導体素子の製造方法。
【請求項１７】
前記第1ゲート絶縁膜は、前記第2接合領域の上部に形成することを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項１８】
前記ゲート構造物を形成するステップは、
前記半導体基板の上部に第2ゲート絶縁膜を形成するステップと、
前記第2ゲート絶縁膜の上部に導電膜を形成するステップと、
前記導電膜の上部にハードマスク窒化膜を形成するステップと
を含むことを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項１９】
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より薄く形成することを特徴とする請求項18に記載の半導体素子の製造方法。
【請求項２０】
前記第1ゲート絶縁膜は、前記セル領域のゲート絶縁膜と同じ厚さを有するように形成することを特徴とする請求項18に記載の半導体素子の製造方法。
【請求項２１】
前記第1ゲート絶縁膜は20〜30Åの厚さを有するように形成し、前記第2ゲート絶縁膜は50〜60Åの厚さを有するようにすることを特徴とする請求項18に記載の半導体素子の製造方法。
【請求項２２】
周辺回路領域の半導体基板の上部に形成され、第1電圧が印加されると破裂される第1ゲート絶縁膜を含むメタルコンタクト構造物と、
前記メタルコンタクト構造物一側の前記半導体基板の上部に形成され、第2電圧が印加されると下部にチャンネル領域が形成される第1ゲート構造物と、
前記第1ゲート構造物一側の前記半導体基板の上部に形成され第3電圧が印加される第2ゲート構造物と、
前記第2ゲート構造物一側の前記半導体基板の上部に形成され前記第3電圧が印加される第2メタルコンタクト構造物と
を含むことを特徴とする半導体素子。
【請求項２３】
前記第1ゲート構造物と前記第2ゲート構造物の間に形成されるメタルコンタクトをさらに含むことを特徴とする請求項22に記載の半導体素子。
【請求項２４】
前記第1電圧は高電圧で、前記第3電圧は低電圧であり、前記第2電圧は前記第1電圧と前記第3電圧の中間値であることを特徴とする請求項22に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係わり、特にアンチヒューズのプログラムゲートをサイズの小さいメタルコンタクトに取り替えて形成する技術に関する。
【背景技術】
【０００２】
最近、コンピューターのような情報媒体の急速な普及に伴い半導体装置も飛躍的に発展している。その機能面において、半導体装置は高速で動作するとともに大容量の格納能力が求められる。これに伴い、半導体装置は集積度、信頼度及び応答速度などを向上させる方向に製造技術が発展している。
【０００３】
半導体装置は、主にシリコン材質の基板上に設けられた回路パターンを繰り返して形成し、集積回路を有するセル等を形成するファブリケーション（Fabrication；FAB）工程と、前記セル等が形成された基板をチップ（Chip）単位でパッケージング（Packaging）するアセンブリ（Assembly）工程とを含む。なお、前記ファブリケーション工程とアセンブリ工程との間には、前記基板上に形成するセル等の電気的特性を検査するための工程（Electrical Die Sorting；EDS）を行う。
【０００４】
前記検査工程は、基板上に形成したセル等の電気的に良好な状態又は不良な状態を有するのかを判別する工程である。前記検査工程を介して不良な状態を有するセル等を前記アセンブリ工程を行う前に取り除くことにより、アセンブリ工程で消耗される努力及び費用を節減することができる。さらに、前記不良な状態を有するセル等を早期に見付け、これをリペア（Repair）工程を介して再生することができる。
【０００５】
ここで、リペア工程に対しさらに詳しく説明する。
【０００６】
半導体素子の製造工程中に欠陥が発生する場合、素子の歩留まりを向上させる目的で、素子の設計時に欠陥のある素子又は回路を取り替えるため余分（Redundancy）のセルを付加し、このような余分のセルを集積回路に接続させるためヒューズを共に設計する。ここに、特定のヒューズ等のみをカッティング（Cutting）することにより、リペアするセル等の位置情報を生成するのである。
【０００７】
しかし、ウェーハレベルでの欠陥セル等をリペアするリペア工程を行うとしても、パッケージ工程を行ってしまえば、ウェーハレベルで全然異常のなかったチップ（Chip）等で1ビット又は2ビット欠陥が発生することになるが、これによる不良率が大凡10%ほど発生するので、パッケージ以後のリペア工程の導入が求められた。特に、幾つかのチップをパッケージングするMCP（Multi-chip Package）の場合、1ビット又は2ビット欠陥により、DRAMだけでなく相対的に高価なフラッシュRAMもまた使用できなくなるので、パッケージ以後のリペア工程の導入が必須である。
【０００８】
しかし、パッケージング以後にはレーザリペア装備を用いることができないため、パッケージ以前のリペア工程とは異なる新しい方式のヒューズ構成が求められる。
【０００９】
以下では、パッケージ以後のリペア工程に用いるヒューズに対し説明する。
【００１０】
前記パッケージング以後に用いるヒューズは通常アンチヒューズ（Anti-fuse）と言い、これはパッケージ以前のヒューズは切断によりリペアを行う反面、パッケージング以後に用いるヒューズは切断でない相互接続によりリペアを行うためである。即ち、アンチヒューズとはパッケージ以前のヒューズに対する相対的な意味で、正常状態では電気的に開放（open）されていながら必要に応じて高電圧を印加し、導電体の間の絶縁体を破壊すると短絡（short）状態となるヒューズを言う。このようなアンチヒューズは周辺回路領域（Periphery）に形成し、アンチヒューズのための余分のセル等もまた周辺回路領域に形成し、通常リフレッシュ（refresh）が不要なSRAMセルで形成する。
【００１１】
このようなアンチヒューズは、パッケージレベルでリペア（repair）を可能にするだけでなく、ネットダイの増加、製品特性の改善及び高集積化に伴う既存のレーザヒューズの装備、及び工程の依存度を克服するため多く利用されるはずである。
【００１２】
このためには、アンチヒューズは破壊（rupture）成功の可否と、ゲート酸化膜の信頼性とを安定的に確保することが何より重要である。
【００１３】
さらに、DRAMの密度（density）が増加するに伴い必要なヒューズの個数が増加することになり、これはヒューズサイズの増加を齎し結局ネットダイが減少されるとの問題点を有するようになる。
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明では、アンチヒューズのプログラムゲートをメタルコンタクトに取り替えて形成した半導体素子及びその製造方法の提供を図る。
【課題を解決するための手段】
【００１５】
本発明に係わる半導体素子は、周辺回路領域の半導体基板の上部に形成され破裂（rupture）される第1ゲート絶縁膜を含むメタルコンタクト構造物と、前記メタルコンタクト構造物一側の前記半導体基板の上部に形成されたゲート構造物とを含む。
【００１６】
さらに、前記ゲート構造物一側の第1接合領域の上部に形成される第1メタルコンタクトをさらに含む。
【００１７】
さらに、前記メタルコンタクトはビットラインコンタクトであることを特徴とする。
【００１８】
さらに、前記メタルコンタクト構造物は、前記半導体基板の上部に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜の上部に形成された第2メタルコンタクトと、前記第2メタルコンタクトの上部に形成されたメタル配線とを含む。
【００１９】
さらに、前記第1ゲート絶縁膜は、前記ゲート構造物一側の前記半導体基板の第2接合領域の上部に形成されることを特徴とする。
【００２０】
さらに、前記ゲート構造物は、前記半導体基板の上部に予め定めた厚さに形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜の上部に形成された導電膜と、前記導電膜の上部に形成されたハードマスク窒化膜とを含む。
【００２１】
さらに、前記第1ゲート絶縁膜は前記第2ゲート絶縁膜より薄い厚さを有することを特徴とする。
【００２２】
さらに、前記第1ゲート絶縁膜は20〜30Åの厚さを有するようにし、前記第2ゲート絶縁膜は50〜60Åの厚さを有するようにすることを特徴とする。
【００２３】
さらに、前記第2ゲート絶縁膜は半導体素子のセル領域のゲート絶縁膜の厚さと同一であることを特徴とする。
【００２４】
さらに、前記第1ゲート絶縁膜が破裂（rupture）すると、前記第2ゲート絶縁膜の下部を介しチャンネルが形成されることを特徴とする。
【００２５】
さらに、前記メタルコンタクト構造物はプログラムゲート（program gate）で駆動され、前記ゲート構造物はセレクトゲート（select gate）で駆動されることを特徴とする。
【００２６】
本発明に係わる半導体素子の製造方法は、半導体基板の上部にゲート構造物を形成するステップと、前記ゲート構造物の側面の前記半導体基板の上部に第1ゲート絶縁膜を含むメタルコンタクト構造物を形成するステップとを含む。
【００２７】
さらに、前記ゲート構造物を形成した後、前記ゲート構造物をマスクにして前記半導体基板の上部に不純物イオン注入を行い、前記ゲート構造物の間の第1接合領域、及び前記ゲート構造物外側の第2接合領域を形成するステップをさらに含むことを特徴とする。
【００２８】
さらに、前記第1接合領域の上部に第1メタルコンタクトを形成するステップをさらに含む。
【００２９】
さらに、前記メタルコンタクト構造物を形成するステップは、前記半導体基板の上部に第1ゲート絶縁膜を形成するステップと、前記第1ゲート絶縁膜の上部に第2メタルコンタクトを形成するステップとを含む。
【００３０】
さらに、前記第1ゲート絶縁膜は前記第2接合領域の上部に形成することを特徴とする。
【００３１】
さらに、前記ゲート構造物を形成するステップは、前記半導体基板の上部に第2ゲート絶縁膜を形成するステップと、前記第2ゲート絶縁膜の上部に導電膜を形成するステップと、前記導電膜の上部にハードマスク窒化膜を形成するステップとを含むことを特徴とする。
【００３２】
さらに、前記第1ゲート絶縁膜は前記第2ゲート絶縁膜より薄く形成することを特徴とする。
【００３３】
さらに、前記第1ゲート絶縁膜は前記セル領域のゲート絶縁膜と同じ厚さを有するように形成することを特徴とする。
【００３４】
さらに、前記第1ゲート絶縁膜は20〜30Åの厚さを有するように形成し、前記第2ゲート絶縁膜は50〜60Åの厚さを有するようにすることを特徴とする。
【００３５】
本発明に係わる半導体素子は、周辺回路領域の半導体基板の上部に形成され、第1電圧が印加されると破裂（rupture）される第1ゲート絶縁膜を含むメタルコンタクト構造物と、前記メタルコンタクト構造物一側の前記半導体基板の上部に形成され、第2電圧が印加されると下部にチャンネル領域が形成される第1ゲート構造物と、前記第1ゲート構造物一側の前記半導体基板の上部に形成され第3電圧が印加される第2ゲート構造物と、前記第2ゲート構造物一側の前記半導体基板の上部に形成され前記第3電圧が印加される第2メタルコンタクト構造物とを含む。
【００３６】
さらに、前記第1ゲート構造物と前記第2ゲート構造物の間に形成されるメタルコンタクトをさらに含む。
【００３７】
さらに、前記第1電圧は高電圧で、前記第3電圧は低電圧であり、前記第2電圧は前記第1電圧と前記第3電圧の中間値であることを特徴とする。
【発明の効果】
【００３８】
本発明は次のような効果がある。
【００３９】
第一、プログラムゲートをサイズの小さいメタルコンタクトに取り替えることにより、ヒューズサイズを減少させ得るとの効果がある。
【００４０】
第二、プログラムゲートとして用いられるメタルコンタクト下部のゲート絶縁膜を薄く形成し、セレクトゲート下部のゲート絶縁膜を厚く形成することによりプログラムゲートのブレークダウンを容易にするとともに、セレクトトランジスタの信頼性を向上させることができるとの効果がある。
【００４１】
第三、ソース/ドレイン領域のイオン注入後、ソース/ドレイン領域の上部にゲート絶縁膜及びメタルコンタクトを形成することにより、ソース/ドレイン領域の上部でブレークダウン（breakdown）が生じるようにしてブレークダウン電流の不安定を解消することができるとの効果がある。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態に係わるアンチヒューズの平面図である。
【図２】本発明の実施形態に係わるアンチヒューズの断面図である。
【図３ａ】本発明の実施形態に係わるアンチヒューズの工程断面図である。
【図３ｂ】本発明の実施形態に係わるアンチヒューズの工程断面図である。
【図３ｃ】本発明の実施形態に係わるアンチヒューズの工程断面図である。
【図３ｄ】本発明の実施形態に係わるアンチヒューズの工程断面図である。
【図３ｅ】本発明の実施形態に係わるアンチヒューズの工程断面図である。
【図３ｆ】本発明の実施形態に係わるアンチヒューズの工程断面図である。
【発明を実施するための形態】
【００４３】
以下、本発明の一部の実施形態を例示的な図面を介して詳しく説明する。各図の構成要素に参照符号を付加するにおいて、同一の構成要素に対しては、たとえ異なる図面上に表示されるとしても可能な限り同一の符号を有するようにしていることに留意しなければならない。さらに、本発明の実施形態を説明するにおいて、関連した公知構成又は機能に対する具体的な説明が本発明の実施形態に対する理解を妨害すると判断される場合、その詳細な説明は省略する。
【００４４】
アンチヒューズアレイ（antifuse array）は、プログラムトランジスタ（program transistor）とセレクトトランジスタ（select transistor）、メタルコンタクト（metal contact）が複数個羅列されて構成され、任意の選択されたセルをプログラミングするため、1つのプログラムトランジスタ、セレクトトランジスタ、ビットライン（メタルコンタクト）をそれぞれ選択しなければならない。
【００４５】
即ち、プログラムゲートに高電圧が印加されると、ビットラインを介して印加された低電圧とのレベル差によりプログラムトランジスタのゲート絶縁膜が破裂（rupture）される。このとき、セレクトゲートに一定の電圧が印加されるとセレクトゲートの下部にチャンネル領域が形成され、プログラムゲートに印加された高電圧がセレクトゲート下部のチャンネル領域を介してセレクトゲート側面のビットライン（メタルコンタクト）を介し出力されるようにする。
【００４６】
このとき、本発明は、プログラムゲートの代りにサイズの小さいメタルコンタクトを形成することにより、ヒューズサイズのネットダイを増加させることができる。
【００４７】
さらに、アンチヒューズのプログラムトランジスタのゲート絶縁膜は、ブレークダウン（breakdown）又は破裂（rupture）が容易であるように薄く形成されなければならず、セレクトトランジスタのゲート絶縁膜は信頼性のために予め定めた厚さ以上に形成されなければならない。
【００４８】
したがって、プログラムトランジスタのゲート絶縁膜とセレクトトランジスタのゲート絶縁膜との厚さを異なるように形成するためには、プログラムトランジスタのゲート絶縁膜形成のための工程と、セレクトトランジスタのゲート絶縁膜形成のための工程とを別に行わなければならない。ここに、各ゲート絶縁膜の形成工程のためのマスクマージンを形成しなければならないので、マスクマージンほどのプログラムゲートとセレクトゲートの間の空間を要することになる。
【００４９】
ここに、本発明ではプログラムゲートの代りにサイズの小さいメタルコンタクトを形成することにより、ネットダイを満足させるとともにセレクトゲートの形成後メタルコンタクト下部のゲート絶縁膜を形成するので、セレクトゲートのゲート絶縁膜は厚く形成し、プログラムゲートに用いられるメタルコンタクト下部のゲート絶縁膜は薄く形成することにより、メタル下部のゲート絶縁膜はブレークダウンが容易に生じ、セレクトトランジスタの信頼性を向上させることができるようにする。
【００５０】
さらに、アンチヒューズのプログラムゲート及びセレクトゲートの下部にチャンネル領域が形成されるよう、ゲートの両側に一部オーバーラップされるイオン注入領域（ドレイン/ソース領域）が形成されるようになる。このとき、アンチヒューズのプログラムトランジスタのゲート絶縁膜の破裂（rupture）時にチャンネル（channel）領域上部のゲート絶縁膜が破裂される場合、 N型のゲートパターンとP型の半導体基板の電流及び電圧のカーブがダイオード特性を見せ、ゲート抵抗が増加するようになってゲート絶縁膜の破裂（rupture）時にブレークダウン電圧レベルが不安定になる。
【００５１】
ここに、本発明ではプログラムゲートの代りに、プログラムトランジスタとセレクトトランジスタが共有するドレイン/ソース領域の上部にゲート絶縁膜、メタルコンタクト及びメタル配線を形成することにより、プログラムトランジスタとセレクトトランジスタが共有するドレイン/ソース領域上部のゲート絶縁膜で破裂（rupture）を発生させることにより、ブレークダウン電圧レベルの差を減少させてアンチヒューズの安定的な動作を可能にする。
【００５２】
以下、図1乃至図3fを参照しつつ、本発明の実施形態を具体的に説明する。
【００５３】
図1は本発明の実施形態に係わるアンチヒューズ（antifuse）の平面図であり、図2は図1のA-A'断面を切断した断面図である。
【００５４】
図1に示す通り、横軸にビットラインBLが一定の間隔に離隔して配列され、ビットラインBLと垂直方向にメタル配線131a、131b及びセレクトゲート構造物100a、100bが配列される。このとき、メタルコンタクト127cを中心にメタルコンタクト127cの一側にメタル配線131aとセレクトゲート構造物100aが並列に位置し、メタルコンタクト127cの他側にセレクトゲート構造物100bとメタル配線131bが並列に位置する。ここに、メタルコンタクト127cを中心にメタル配線、セレクトゲート構造物が左右対称をなすようにする。ここで、メタルコンタクト127cはビットライン（BL）と連結されるビットラインコンタクトになる。
【００５５】
さらに、メタル配線131a、131bはセレクトゲート構造物100a、100bの一側に形成されたメタルコンタクト123a、123bとそれぞれ連結される。
【００５６】
図1のA-A'断面を切断した断面図である図2を参照しつつ、本発明のアンチヒューズの構造をさらに詳しく説明する。
【００５７】
半導体基板101の上部にゲート絶縁膜105a、105b、導電膜107a、107b、バリア膜109a、109b、タングステンシリサイド111a、111b、ハードマスク窒化膜113a、113bを順次形成した後、ゲート食刻工程を進めてゲートパターニングを行いセレクトゲート構造物100a、100bを形成する。
【００５８】
セレクトゲート構造物100a、100bの一側にメタルコンタクト構造物が形成される。メタルコンタクト構造物は、ゲート絶縁膜121a、121b及びメタルコンタクト123a、123bが順次積層された構造を有する。このとき、ゲート絶縁膜121a、121bはセレクトゲート構造物100a、100bのゲート絶縁膜105a、105bより厚さが半分以下に薄く形成され、接合領域103a、103bの上部に形成されるようにする。
【００５９】
セレクトゲート構造物100a、100bの間の接合領域103cの上部にビットラインと連結されるメタルコンタクト127cが形成される。
【００６０】
このように、本発明に係わるアンチヒューズは、メタルコンタクト127cを中心にメタルコンタクトとセレクトゲートが左右対称に形成される構造を有する。
【００６１】
以下、前記のような構造のアンチヒューズの動作を説明する。
【００６２】
先ず、プログラムゲートに用いられるメタルコンタクト123a上に形成されたメタル配線131aを介して高電圧が印加されゲート絶縁膜121aが破裂（rupture）されると、セレクトゲート100a上部のメタルコンタクト127aを介して印加された一定の電圧により、セレクトゲート100a下部の接合領域103a、103cの間にチャンネル領域が形成される。ここに、このチャンネル領域を介して電流が流れ、メタルコンタクト127cに電流が流れるようになる（図2の矢印を参照）。
【００６３】
このとき、選択されていない他のセレクトゲート構造物100bに低電圧が印加されるようにする。
【００６４】
このように、プログラムゲートの代りにメタルコンタクトを用いる構造を有する本発明のアンチヒューズは、プログラムゲートとして用いられるメタルコンタクト下部のゲート絶縁膜121a、121bを薄く形成することによりヒューズ破裂（rupture）を容易にし、セレクトゲート構造物100a、100bのゲート絶縁膜105a、105bは厚く形成することによりセレクトゲート特性の劣化を防止することができる。
【００６５】
以下、図3a乃至図3fを参照しつつ、本発明の実施形態に係わるアンチヒューズの製造方法を説明する。
【００６６】
先ず、図3aに示す通り、半導体基板101に素子分離膜102を形成して活性領域とフィールド領域を分離する。そして、半導体基板101の上部にゲート構造物形成のためのフォトレジストパターン（図示省略）を形成し、半導体基板101の上部にゲート絶縁膜105a、105b、導電膜107a、107b、バリア膜109a、109b、タングステンシリサイド111a、111b、ハードマスク窒化膜113a、113bを順次形成した後、ゲート食刻工程を進めてゲートパターニングを行いセレクトゲート構造物100a、100bを形成する。その後、構造物の全面に窒化膜を蒸着したあと食刻工程を進め、セレクトゲート構造物100a、100bの側壁にスペーサ115a、115bを形成する。このとき、ゲート絶縁膜105a、105bは活性領域上に窒素（N2）をイオン注入したあと熱酸化して形成し、その厚さは50〜60Åに形成するようにするのが好ましい。導電膜107a、107bは、ポリシリコンなどの物質で形成される。
【００６７】
ここで、セレクトゲート構造物100a、100bは予め定めた間隔ほど離隔されて複数個に形成され、それぞれセル選択のためのセレクトゲート（select gate）として用いられる。
【００６８】
その後、セレクトゲート構造物100a、100bをマスクにして露出した活性領域上に不純物をイオン注入（ion implantation）し、ドレイン/ソース領域である接合領域103a〜103cを形成する。
【００６９】
次いで、図3bに示す通り、セレクトゲート構造物100a、100bを含む半導体基板101の全面に層間絶縁膜117を形成した後、フォトレジストパターン（図示省略）を形成し層間絶縁膜117を食刻して接合領域103a、103bが露出するようにし、露出した接合領域103a、103bの上部にメタルコンタクトホール119a、119bを形成する。このとき、メタルコンタクトホール119a、119bは、セレクトゲート構造物100a、100bの外側の接合領域103a、103b上部にそれぞれ形成されるようにする。
【００７０】
さらに、層間絶縁膜117は酸化膜で形成するのが好ましい。酸化膜はHDP（High Density Plasma）酸化膜、BPSG（Boron Phosphorus Silicate Glass）膜、PSG（Phosphorus Silicate Glass）膜、BSG（Boron Silicate Glass）膜、TEOS（Tetra Ethyle Ortho Silicate）膜、USG（Un-doped Silicate Glass）膜、FSG（Fluorinated Silicate Glass）膜、CDO（Carbon Doped Oxide）膜及びOSG（Organo Silicate Glass）膜でなるグループ中で選択された何れか1つで形成するか、これらが少なくとも2層以上積層された積層膜で形成することができる。又は、SOD（Spin On Dielectric）膜のようにスピンコーティング（Spin Coating）方式で塗布される膜で形成することができる。
【００７１】
次いで、図3cに示す通り、メタルコンタクトホール119a、119b内部の底に露出した半導体基板（活性領域）上にゲート絶縁膜121a、121bを形成する。
【００７２】
このとき、ゲート絶縁膜121a、121bは露出した活性領域上に窒素（N2）をイオン注入したあと熱酸化して形成することができ、窒化膜（nitride）、酸化膜（oxide）などに形成されてもよく、ゲート絶縁膜121a、121bの厚さは20〜30Åに形成するようにするのが好ましい。
【００７３】
その後、図3dに示す通り、メタルコンタクトホール119a、119bのゲート絶縁膜121a、121b上部を導電物質で充填して層間絶縁膜117の全面に蒸着した後、層間絶縁膜117の上部が露出するように平坦化を行ってメタルコンタクト123a、123bを形成する。このとき、平坦化は化学機械的研磨（CMP；Chemical Mechanical Polishing）工程などを含む。
【００７４】
その後、図3eに示す通り、セレクトゲート構造物100a、100b上部の層間絶縁膜117、ハードマスク窒化膜113a、113b、タングステンシリサイド111a、111bを食刻してメタルコンタクトホール125a、125bを形成し、同時にセレクトゲート構造物100a、100bの間の接合領域103c上部の層間絶縁膜117を食刻して接合領域103cが露出するようにメタルコンタクトホール125cを形成する。
【００７５】
次いで、図3fに示す通り、図3eで形成されたメタルコンタクトホール125a〜125c内に導電物質を充填して層間絶縁膜117の全面に導電物質を蒸着した後、層間絶縁膜117の上部が露出するように平坦化を行ってメタルコンタクト127a 〜127cを形成する。
【００７６】
このように、アンチヒューズのプログラムゲートの代わりに本発明のメタルコンタクト123a、123bを形成することにより、ヒューズサイズを減少させ、プログラムゲートで駆動されるメタルコンタクト123a、123b下部のゲート絶縁膜121a、121bを薄く形成して破裂（rupture）を容易にするとともに、セレクトゲートに用いられるセレクトゲート構造物100a、100bのゲート絶縁膜105a、105bは厚く形成することにより、セレクトトランジスタの信頼性を向上させることができる。
【００７７】
さらに、本発明のプログラムゲートに用いられるメタルコンタクト123a、123b下部のゲート絶縁膜121a、121bは、接合領域103a、103bの上部に形成されることにより接合領域103a、103bの上部でのみブレークダウンが生じるようにしてブレークダウン電圧レベルの不安定を解消することができる。
【００７８】
以上の説明は、本発明の技術思想を例示的に説明したものに過ぎないものであって、本発明の属する技術分野で通常の知識を有する者であれば本発明の本質的な特性から脱しない範囲で多様な修正及び変形が可能なはずである。したがって、本発明に開示された実施形態等は本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施形態により本発明の技術思想の範囲が限定されるものではない。本発明の保護範囲は、請求の範囲により解釈されなければならず、それと同等の範囲内にある全ての技術思想は本発明の権利範囲に含まれるものと解釈されなければならないはずである。
【符号の説明】
【００７９】
101  半導体基板                     
103a、103b、103c  接合領域
105a、105b  ゲート絶縁膜     
107a、107b  導電膜
109a、109b  バリア膜                    
111a、111b  タングステンシリサイド      
113a、113b  ハードマスク窒化膜      
115a、115b  スペーサ
117  層間絶縁膜                     
100a、100b  セレクトゲート構造物
119a、119b、125a、125b、125c  メタルコンタクトホール
121a、121b  ゲート絶縁膜
123a、123b、127a、127b、127c  メタルコンタクト
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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