(57)【要約】【課題】装置内部で画像データを伝送する場合の伝送効率を向上させる。【解決手段】Ｎ個の第１のクロック変換部が、パラレルデータとしての画像データを、特定のクロック周期の画像データに変換する。クロック変換部で変換されたＮ個の画像データを、シリアル変換部が１系統のシリアルデータに変換して出力する。そして、シリアルデータに変換された画像データを、パラレル変換部が、Ｎ個の所定ビット数のパラレルデータに変換する。パラレル変換部で変換された画像データを、第２のクロック変換部が元のクロック周期に変換すると共に、変換後の画像データのクロック周期を同期データに同期した位相に設定する。【選択図】図２
2014096655.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータとしての画像データを、特定のクロック周期の画像データとするＮ個（Ｎは整数）の第１のクロック変換部と、
前記第１のクロック変換部が変換したＮ個の画像データを１系統のシリアルデータに変換して出力するシリアル変換部と、
前記シリアル変換部が変換した画像データが入力され、Ｎ個の所定ビット数のパラレルデータに変換するパラレル変換部と、
画像データの同期データを生成する同期データ生成部と、
前記パラレル変換部が変換したＮ個の画像データを、前記特定のクロック周期から元のクロック周期に変換すると共に、変換後の画像データのクロック周期を前記同期データ生成部が生成した同期データに同期した位相に設定するＮ個の第２のクロック変換部と、
を備える
情報処理装置。
【請求項２】
前記第１のクロック変換部は、前記特定のクロック周期の画像データの有効な期間を示すイネーブル信号を画像データに付加し、
前記第２のクロック変換部は、画像データに付加されたイネーブル信号で有効が示された期間の画像データを取り出して、元のクロック周期に変換する
請求項１記載の情報処理装置。
【請求項３】
前記第１のクロック変換部は、Ｍビット（Ｍは整数）のパラレルデータに前記イネーブル信号を付加することで、Ｍ＋１ビットの画像データとする
請求項２記載の情報処理装置。
【請求項４】
前記Ｎ個の第１のクロック変換部に供給されるＮ個の画像データは、１つの画像データをＮ個に分割した画像データである
請求項１記載の情報処理装置。
【請求項５】
前記Ｎ個の第１のクロック変換部に供給されるＮ個の画像データは、それぞれ異なるフォーマットの画像データである
請求項１記載の情報処理装置。
【請求項６】
フォーマットが異なるＮ個の画像データは、それぞれ画素数が異なる画像データである
請求項５記載の情報処理装置。
【請求項７】
前記同期データ生成部が生成する同期データは、情報処理装置の外部から入力した基準信号に同期したタイミングの同期データである
請求項１記載の情報処理装置。
【請求項８】
撮像部と、
前記撮像部が撮像して得たＮ個（Ｎは整数）の画像データがパラレルデータとして供給され、そのパラレルデータとしての画像データを、特定のクロック周期の画像データとする第１のクロック変換部と、
前記第１のクロック変換部が変換したＮ個の画像データを１系統のシリアルデータに変換して出力するシリアル変換部と、
前記シリアル変換部が変換した画像データが入力され、Ｎ個の所定ビット数のパラレルデータに変換するパラレル変換部と、
画像データの同期データを生成する同期データ生成部と、
前記パラレル変換部が変換したＮ個の画像データを、前記特定のクロック周期から元のクロック周期に変換すると共に、変換後の画像データのクロック周期を前記同期データ生成部が生成した同期データに同期した位相に設定するＮ個の第２のクロック変換部と、
前記第２のクロック変換部が変換した画像データを出力する出力部とを備える
撮像装置。
【請求項９】
パラレルデータとしてのＮ個（Ｎは整数）の画像データを、特定のクロック周期の画像データに変換することと、
前記特定のクロック周期のＮ個の画像データを、１系統のシリアルデータに変換することと、
前記シリアルデータに変換されたＮ個の画像データを、Ｎ個の所定ビット数のパラレルデータに変換することと、
Ｎ個の前記所定ビット数のパラレルデータを、前記特定のクロック周期から元のクロック周期に変換すると共に、変換後の画像データのクロック周期を同期データに同期した位相に設定することとを含む
情報処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、画像データを出力する情報処理装置および撮像装置、ならびに情報処理装置に適用される情報処理方法に関する。
【背景技術】
【０００２】
撮像装置などの情報処理装置が扱う画像データは、高解像度化に伴って、画素数が増大する傾向にある。例えば、撮像装置として、１フレームの水平画素数×垂直ライン数が、約４０００×約２０００の画像解像度を持つ、いわゆる４Ｋ解像度や４Ｋ２Ｋ解像度と称される画像が撮像できるものが開発されている。
【０００３】
４Ｋ解像度の画像データは、従来のＨＤ（High Definition）フォーマットの画像データに比べて、１フレームの画素数が約４倍である。このため、４Ｋ解像度の画像データ（以下、「４Ｋ画像データ」と称する）を伝送する際には、１フレーム期間に約４倍の数の画素のデータを伝送する必要があり、転送レートがＨＤフォーマットの画像データの約４倍になる。このような転送レートが高い画像データを他の機器に伝送することは、現状では困難が伴う。
【０００４】
４Ｋ解像度の画像データを伝送する手法の１つとしては、４本の伝送路を用意して４分割伝送することが知られている。すなわち、例えば撮像装置と他の装置とを接続する際に、４本の伝送ケーブルで接続し、撮像装置内の画像処理部が、４Ｋ画像データを４分割して、ＨＤフォーマットの４つの分割画像データを生成する。そして、撮像装置が、ＨＤフォーマットの４つの分割画像データを、４本の伝送ケーブルに個別に出力する。撮像装置から伝送される画像データを受信した装置では、４本の伝送ケーブルで個別に伝送された画像データを１つに結合して、元の４Ｋ画像データを復元する。
このように４分割することで、それぞれの伝送ケーブルでの転送レートが、ＨＤフォーマットの画像データを伝送する場合の転送レートとほぼ同じになり、既存の伝送フォーマットを適用して４Ｋ画像データの伝送が可能になる。
【０００５】
特許文献１には、４Ｋ画像データを４分割して伝送する手法の一例についての記載がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−２５９３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、撮像装置などの情報処理装置の内部では、デジタル画像データをパラレルデータとして伝送するのが一般的である。例えば、１画素のデータが２４ビットで構成される場合、撮像装置内では、その２４ビットのデータを２４本のラインでパラレルデータとして伝送する。
【０００８】
ここで、撮像装置が、４Ｋ画像データを４分割した４つのＨＤフォーマットの分割画像データを同時に処理する場合を想定する。そして、それぞれの分割画像データの１画素が２４ビットのデータであるとき、画像データは２４×４で合計９６ビットのデータになる。
９６ビットのデータをパラレルデータとして伝送するためには、９６本のラインで各処理部を接続する必要がある。ところが、撮像装置の内部で、９６本のラインで各処理部を接続するのは、基板上に配線パターンを配置する面積や、各処理部の接続端子の確保などを考えると現実的ではない。
【０００９】
したがって、撮像装置などの画像データを扱う装置は、画像データの画素数の増大に伴って、装置内部での画像データの伝送を効率化する必要性が生じている。
【００１０】
本開示の目的は、装置内部で画像データを伝送する場合の伝送効率を向上することにある。
【課題を解決するための手段】
【００１１】
本開示の情報処理装置は、Ｎ個（Ｎは整数）の第１のクロック変換部と、シリアル変換部と、パラレル変換部と、Ｎ個の第２のクロック変換部と、同期データ生成部とを備える。
第１のクロック変換部は、パラレルデータとしての画像データを、特定のクロック周期の画像データに変換する。
シリアル変換部は、第１のクロック変換部が変換したＮ個の画像データを１系統のシリアルデータに変換して出力する。
パラレル変換部は、シリアル変換部が変換した画像データが入力され、Ｎ個の所定ビット数のパラレルデータに変換する。
同期データ生成部は、画像データの同期データを生成する。
第２のクロック変換部は、パラレル変換部が変換した画像データを、特定のクロック周期から元のクロック周期に変換すると共に、変換後の画像データのクロック周期を同期データ生成部が生成した同期データに同期した位相に設定する。
【００１２】
本開示の撮像装置は、撮像部と、Ｎ個（Ｎは整数）の第１のクロック変換部と、シリアル変換部と、パラレル変換部と、Ｎ個の第２のクロック変換部と、同期データ生成部と、出力部とを備える。
撮像部は、撮像して画像データを出力する。
第１のクロック変換部は、撮像部が撮像して得た画像データがパラレルデータとして供給され、パラレルデータとしての画像データを、特定のクロック周期の画像データに変換する。
シリアル変換部は、第１のクロック変換部が変換した画像データを１系統のシリアルデータに変換して出力する。
パラレル変換部は、シリアル変換部が変換した画像データが入力され、Ｎ個の所定ビット数のパラレルデータに変換する。
同期データ生成部は、画像データの同期データを生成する。
第２のクロック変換部は、パラレル変換部が変換した画像データを、特定のクロック周期から元のクロック周期に変換すると共に、変換後の画像データのクロック周期を同期データ生成部が生成した同期データに同期した位相に設定する。
出力部は、第２のクロック変換部が変換した画像データを出力する。
【００１３】
本開示の情報処理方法は、パラレルデータとしてのＮ個（Ｎは整数）の画像データが、特定のクロック周期の画像データに変換される。そして、特定のクロック周期の画像データが、１系統のシリアルデータに変換される。そして、シリアルデータに変換された画像データが、Ｎ個の所定ビット数のパラレルデータに変換される。さらに、所定ビット数のパラレルデータが、特定のクロック周期から元のクロック周期に変換される。この変換の際には、変換後の画像データのクロック周期を同期データに同期した位相に設定する。
【００１４】
本開示によると、パラレルデータとしての画像データがシリアルデータに変換されて伝送されるので、シリアルデータの伝送路を使用して装置内で効率よく画像データを伝送することができる。
【発明の効果】
【００１５】
本開示によると、装置の内部で画像データをシリアルデータとして伝送でき、例えば画素数の大きな画像データであっても、基板上の少ない配線パターンで伝送ができ、効率よく画像データの伝送ができる。
【図面の簡単な説明】
【００１６】
【図１】本開示の第１の実施の形態の例による撮像装置の全体構成を示すブロック図である。
【図２】本開示の第１の実施の形態による画像データの伝送例を示すブロック図である。
【図３】本開示の第１の実施の形態の例による画像データの選択例を示す図である。
【図４】本開示の第１の実施の形態の例による出力インタフェース部を示すブロック図である。
【図５】本開示の第１の実施の形態の例による出力インタフェース部での処理を示すフローチャートである。
【図６】本開示の第１の実施の形態の例による出力部を示すブロック図である。
【図７】本開示の第１の実施の形態の例による出力部での処理を示すフローチャートである。
【図８】本開示の第１の実施の形態の例による画像データの伝送タイミングを示すタイミング図である。
【図９】本開示の第１の実施の形態の画像データの伝送タイミングの別の例（ライン他院で伝送する例）を示すタイミング図である。
【図１０】本開示の第２の実施の形態の例による画像データの伝送タイミングを示すタイミング図である。
【図１１】本開示の第２の実施の形態による画像データの伝送タイミングの別の例を示すタイミング図である。
【発明を実施するための形態】
【００１７】
本開示の実施の形態の例を、以下の順序で説明する。
１．第１の実施の形態の例
１−１．撮像装置の全体構成例（図１）
１−２．画像データの伝送例（図２）
１−３．画像データの選択例（図３）
１−４．出力インタフェース部の構成例および動作例（図４，図５）
１−５．出力部の構成例および動作例（図６，図７）
１−６．処理タイミングの例（図８，図９）
２．第２の実施の形態の例
２−１．画像データの伝送例
２−２．処理タイミングの例（図１０，図１１）
３．変形例
【００１８】
＜１．第１の実施の形態の例＞
［１−１．撮像装置の全体構成例］
図１は、本開示の第１の実施の形態の例の情報処理装置の構成例を示す図である。第１の実施の形態の例では、情報処理装置として、撮像装置に適用した例を示す。図１に示す撮像装置１は、コンピュータがプログラムを実行することにより、後述する内部ブロックが連携して行う信号処理方法を実現する。
【００１９】
撮像装置１は、レンズ等からなる光学系２によって撮像面に結像された被写体の像光より画像データを出力する撮像素子３と、画像データを処理する画像データ処理部４とを備える。撮像素子３は、ＣＣＤ（Charge Coupled Device）イメージセンサ，ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等よりなる。撮像素子３は、４Ｋ画像データを撮像するのに十分な画素数を有するものが使用される。
【００２０】
また、撮像装置１は、撮像素子３での撮像や画像データ処理部４での処理などを制御するシステム制御部５と、ユーザの操作入力を受け付けて操作信号をシステム制御部５に出力する操作部６とを備える。また、撮像装置１は、２Ｋ画像データのコーデックを行う２Ｋコーデック部７ａと、４Ｋ画像データのコーデックを行う４Ｋコーデック部７ｂと、ＳＤ画像データのコーデックを行うＳＤコーデック部７ｃとを備える。各コーデック部７ａ，７ｂ，７ｃは、撮像素子３が出力する画像データを、対応したフォーマットの画像データにコーデックする。
【００２１】
２Ｋコーデック部７ａがコーデックする２Ｋ画像データは、水平画素数×垂直ライン数が約２０００×約１０００のＨＤフォーマットの画像データ（または同等の解像度の画像データ）である。４Ｋコーデック部７ｂがコーデックする４Ｋ画像データは、水平画素数×垂直ライン数が約４０００×約２０００の画像データである。ＳＤコーデック部７ｃがコーデックするＳＤ（Standard Definition）画像データは、水平画素数×垂直ライン数が７２０×４８０などのＳＤフォーマットの画像データ（または同等の解像度の画像データ）である。
【００２２】
また、それぞれのコーデック部７ａ，７ｂ，７ｃが各フォーマットの画像データをコーデックする際には、画素データを原色データ（ＲＧＢデータ）とする場合と、画素データを輝度データと色差データ（ＹＣデータ）とする場合がある。また、それぞれのフォーマットには、２４Ｈｚ，５０Ｈｚ，６０Ｈｚなどの様々のフレーム周波数が存在する。さらに、それぞれのフレーム周波数で、プログレッシブ方式とインターレース方式の場合とがある。以下の説明では、画像データのフォーマットを説明する際に、５０Ｐや６０Ｐのように、Ｐを付与して示すとき、プログレッシブ方式であることを示し、５０Ｉや６０ＩのようにＩを付与して示すとき、インターレース方式であることを示す。５０Ｐや５０Ｉの数字は、フレーム周波数を示す。
【００２３】
なお、４Ｋコーデック部７ｂは、４Ｋ画像データを生成したとき、その４Ｋ画像データを４分割して４つの２Ｋ画像データを生成することも可能である。この４分割画像データを生成する場合にも、４分割のやり方で複数の分割方法がある。例えば、１フレーム内の画素を、左上、右上、左下、右下の４つの領域に分割する場合と、１フレーム内の画素を順番に４つの画像データに割り振る場合とがある。
【００２４】
また、撮像装置１は、リムーバブルメディア１１が装着されるメディアインタフェース８を備える。メディアインタフェース８は、各コーデック部７ａ，７ｂ，７ｃから受け取った画像データをリムーバブルメディア１１に書込む。また、メディアインタフェース８は、リムーバブルメディア１１から読み出した画像データを、その画像データに対応した規格の各コーデック部７ａ，７ｂ，７ｃに供給する。
【００２５】
また、撮像装置１は、ビューファインダ９と液晶ディスプレイ１０を備える。ビューファインダ９と液晶ディスプレイ１０が表示可能な画像の解像度は、４Ｋ画像や２Ｋ画像よりも小さいため、４Ｋ画像や２Ｋ画像の解像度を、これらのビューファインダ９と液晶ディスプレイ１０の解像度に合わせて変換する必要がある。
【００２６】
また、撮像装置１には、外部に４Ｋ画像データ又は２Ｋ画像データを出力し、４Ｋ画像又は２Ｋ画像を表示可能なモニタ１２が取付けられる。モニタ１２は、解像度が変換されていない４Ｋ画像を表示可能であるため、実際に撮影した内容を確認できる。
【００２７】
画像データ処理部４は、撮像素子３から入力した画像データの補正を行う補正部２１と、補正された画像データからＲ，Ｇ，Ｂの原色などに色分離処理を行う色分離部２２とを備える。また、画像データ処理部４は、色分離部２２が出力する画像データの現像処理を行う第１の現像部２３と第２の現像部２５を備える。ここでの現像処理とは、色分離部２２が出力する画像データの色などを調整して、各フォーマット用の適正な画像データに変換する処理である。第１の現像部２３は、４Ｋ画像データの現像処理を行う。
【００２８】
また、画像データ処理部４は、色分離部２２が出力する画像データの解像度変換を行う第１の解像度変換部２４を備える。第１の解像度変換部２４は、４Ｋ画像データを２Ｋ画像データに変換する処理を行う。この第１の解像度変換部２４で変換された２Ｋ画像データが第２の現像部２５に供給され、第２の現像部２５が２Ｋ画像データの現像処理を行う。
【００２９】
また、画像データ処理部４は、２Ｋ画像データを、ビューファインダ９が表示するサイズの画像データに解像度を変換する第２の解像度変換部２６を備える。さらに、画像データ処理部４は、２Ｋ画像データを、液晶ディスプレイ１０が表示可能な画サイズの画像データに解像度を変換する第３の解像度変換部２７を備える。
【００３０】
また、画像データ処理部４は、画像データ処理部４内の各部の動作を制御する制御部２８と、２Ｋコーデック部７ａ及び４Ｋコーデック部７ｂのインタフェースとなるコーデックインタフェース２９とを備える。また、画像データ処理部４は、ビューファインダ９のインタフェースとなるビューファインダーインタフェース３０と、液晶ディスプレイ１０のインタフェースとなる液晶ディスプレイインタフェース３１とを備える。また、画像データ処理部４は、モニタ１２のインタフェースとなるモニタインタフェース３２を備える。
【００３１】
また、画像データ処理部４は、メモリ３３を備える。メモリ３３は、４Ｋ画像データなどの画像データを保存することができる。
【００３２】
また、画像データ処理部４は、出力インタフェース３４を備え、出力インタフェース３４から出力された画像データが、撮像装置１の出力部１３に供給される。出力インタフェース３４は、各コーデック部７ａ，７ｂ，７ｃがコーデックした画像データなどを出力部１３に出力する。
【００３３】
出力部１３は、画像データの出力端子を備え、その出力端子を介して接続された外部の情報処理装置（不図示）に、撮像装置１からの画像データを伝送する。出力部１３は、４Ｋ画像データや２Ｋ画像データなどの様々なフォーマットの画像データの出力が可能である。出力部１３は少なくとも４つの出力端子を備える。そして、例えば４Ｋ画像データを出力する際には、４Ｋ画像データを４分割した４つの２Ｋ画像データが、４つの出力端子から出力される。また、４つの出力端子が、それぞれ別のフォーマットの画像データを出力することも可能である。出力部１３が出力する画像データのフォーマットは、システム制御部５からの指示で決まる。
【００３４】
画像データ処理部４は、ＬＳＩ（Large Scale Integration）と称される集積回路で構成され、出力インタフェース３４についてもＬＳＩが内蔵する。画像データ処理部４内の出力インタフェース３４は、出力部１３に画像データを伝送する際に、パラレルデータ化して伝送する。
【００３５】
［１−２．画像データの伝送例］
図２は、画像データ処理部４内の出力インタフェース３４と、出力部１３との間での画像データの伝送例を示す構成図である。先に説明したように、出力部１３は４つの出力端子を備え、出力インタフェース３４は、その４つの出力端子から出力するための４系統の画像データを出力部１３に伝送する。
【００３６】
図２に示すように、出力インタフェース３４は、４系統の画像データのクロック周波数を変換する４つのクロック変換部１１１〜１１４を備える。出力インタフェース３４に供給される４系統の画像データは、それぞれの画像データのフォーマットのクロック周波数のパラレルデータである。
【００３７】
図２の例では、第１のクロック変換部１１１に、ＨＤフォーマットのＹＣデータ形式で６０Ｐ（フレーム周波数６０Ｈｚのプログレッシブ方式）の画像データが供給される。この第１のクロック変換部１１１に供給される画像データは、１画素が２０ビットで構成され、画素クロックが１４８．５ＭＨｚである。
また、第２のクロック変換部１１２に、ＨＤフォーマットのＲＧＢデータ形式で３０Ｐ（フレーム周波数３０Ｈｚのプログレッシブ方式）の画像データが供給される。この第２のクロック変換部１１２に供給される画像データは、１画素が２０ビットで構成され、画素クロックが１４８．５ＭＨｚである。
また、第３のクロック変換部１１３に、ＨＤフォーマットのＹＣデータ形式で６０Ｉ（フレーム周波数６０Ｈｚのインターレース方式）の画像データが供給される。この第３のクロック変換部１１３に供給される画像データは、１画素が２０ビットで構成され、画素クロックが７４．２５ＭＨｚである。
また、第４のクロック変換部１１４に、ＳＤフォーマットのＹＣデータ形式で６０Ｉ（フレーム周波数６０Ｈｚのインターレース方式）の画像データが供給される。この第４のクロック変換部１１４に供給される画像データは、１画素が１０ビットで構成され、画素クロックが２７ＭＨｚである。
【００３８】
なお、図２に示す４つの画像データのフォーマットは一例であり、後述するように様々なフォーマットの画像データの組み合わせが適用可能である。また、クロック変換部１１１〜１１４に供給される画像データは、４つ未満の画像データの場合もある。
【００３９】
４つのクロック変換部１１１〜１１４は、それぞれ別のクロック周波数を、特定の１つのクロック周波数に変換する。この例では、各クロック変換部１１１〜１１４は、入力した画像データの画素クロックの周波数を、１４８．５ＭＨｚに変換する。この１４８．５ＭＨｚはＨＤフォーマットの画像データである場合の１つのクロック周波数である。クロック変換部１１１〜１１４に入力した画像データがＨＤフォーマットでクロック周波数１４８．５ＭＨｚであるときには、各クロック変換部１１１〜１１４は、クロック周波数を変換せずにそのまま出力する。
【００４０】
４つのクロック変換部１１１〜１１４が出力する画像データには、クロック周波数の変換に伴って、画像データが配置される有効期間と、画像データが配置されない無効期間とが生じる。各クロック変換部１１１〜１１４は、この有効期間と無効期間を示すデータであるイネーブル信号を生成し、そのイネーブル信号が出力画像データに付加する。
【００４１】
そして、各クロック変換部１１１〜１１４が出力するクロック周波数１４８．５ＭＨｚの画像データが、ビット数変換部１２１〜１２４に供給される。それぞれのビット数変換部１２１〜１２４には、上述したイネーブル信号を含めて２１ビットのパラレルデータとして画像データが供給され、その２１ビットに３ビット無効なビットを付加して２４ビットのパラレルデータに変換する。
【００４２】
各ビット数変換部１２１〜１２４が出力するクロック周波数１４８．５ＭＨｚで２４ビットのパラレル画像データは、パラレル／シリアル変換部１３０に供給される。パラレル／シリアル変換部１３０は、それぞれ２４ビットずつ合計９６ビットのパラレル画像データを、１系列のシリアルデータに変換する。パラレル／シリアル変換部１３０が出力するシリアル画像データは、４×２４ビット×１４８．５ＭＨｚ＝１４．２５６Ｇｂｐｓの転送レートになる。
【００４３】
パラレル／シリアル変換部１３０が出力するシリアル画像データは、出力部１３内のシリアル／パラレル変換部２１０に伝送される。シリアル／パラレル変換部２１０は、供給されるシリアル画像データを、パラレル画像データに変換すると共に、４つの画像データに分割する。シリアル／パラレル変換部２１０が変換したパラレル画像データは、それぞれ画素クロック周波数が１４８．５ＭＨｚで１画素ごとに２１ビットのデータである。２１ビットの内の１ビットは、イネーブル信号である。つまり、シリアル／パラレル変換部２１０では、出力インタフェース３４内のビット数変換部１２１〜１２４に入力した４つの画像データが復元される。ビット数変換部１２１〜１２４で付加した３ビットのデータは、シリアル／パラレル変換部２１０で取り出されない。
【００４４】
そして、シリアル／パラレル変換部２１０が出力する４つの画像データが、それぞれ別のクロック変換部２２１〜２２４に供給される。
各クロック変換部２２１〜２２４は、出力インタフェース３４側の４つのクロック変換部１１１〜１１４に入力した画像データのクロック周波数に戻す変換が行われる。このときには、各クロック変換部２２１〜２２４で、イネーブル信号を使用して有効期間のデータを取り出す処理が行われる。
【００４５】
このようにして出力部１３内の各クロック変換部２２１〜２２４が出力する最大４つの画像データが、出力端子ごとの出力処理部（不図示）に供給され、伝送フォーマットの画像データに変換される。例えば、シリアルデータとして伝送する出力端子であるとき、出力処理部に得られる画像データがシリアルデータに変換される。そして、各出力処理部で変換された画像データが、４つの出力端子から個別に出力される。
【００４６】
なお、図２に示すように、撮像装置１は、同期データ入力端子３１０を備え、出力部１３の各出力端子から出力する画像データは、この同期データ入力端子３１０に得られる基準となる同期データに同期した位相の画像データに設定される。この同期処理を行うため、外部同期入力部３１１が、同期データ入力端子３１０に得られる同期データのタイミングを捕捉する。そして、同期データ生成部３１２は、外部同期入力部３１１が捕捉した同期タイミングと一致したタイミングの同期データを作成して、各クロック変換部２２１〜２２４に供給する。各クロック変換部２２１〜２２４では、クロック周波数を変換した後の画像データのクロックタイミングが、供給される同期データで指示された同期タイミングと一致した位相となるように、クロック周期の調整を行う。同期データ生成部３１２が生成した同期データは、画像データ処理部４にも供給される。
さらに、画像データ処理部４のクロック変換部１１１〜１１４や出力部１３内のクロック変換部２２１〜２２４には、クロック発生回路３００から変換する周波数のクロックが供給される。
これらの同期データ生成部３１２やクロック発生回路３００は、画像データ処理部４側と出力部１３側とで、それぞれ別に設けるようにしてもよい。
【００４７】
図２に示すように、出力インタフェース３４と出力部１３との間で画像データの伝送処理を行う。このため、ＬＳＩで構成された画像データ処理部４内の出力インタフェース３４から画像データを出力する際に、パラレルデータとして出力させる必要がない。したがって、本開示の例のように４系統の画像データを同時に読み出す場合でも、出力インタフェース３４と出力部１３との間の配線数を非常に少なくすることができ、装置内で画像データを効率良く伝送できるようになる。図２の例では、４つの画像データを１系統のシリアルデータに変換して伝送する例を示したが、本開示の処理は、任意のＮ個（Ｎは整数）の画像データを、１系統のシリアルデータに変換して伝送する例に適用可能である。
【００４８】
［１−３．画像データの選択例］
図３は、画像データ処理部４から出力部１３に供給される４つの画像データの組み合わせの選択例を示す図である。図３において、画像データ選択部４９０は、いずれかの画像データを選択した後、図２に示したパラレル／シリアル変換およびシリアル／パラレル変換を行って、出力部１３に４つの画像データを受け渡す処理を行う。
そして、画像データ選択部４９０を経由して出力部１３に伝送された４つの画像データが、それぞれ別の物理層処理部１３ａ，１３ｂ，１３ｃ，１３ｄに供給され、それぞれの物理層処理部１３ａ〜１３ｄで、４つの出力端子から出力する画像データに変換される。各物理層処理部１３ａ〜１３ｄは、シリアルデジタルインタフェース（ＳＤＩ； Serial Digital Interface）であり、転送レートなどにより３種類の出力形式が選択可能である。
【００４９】
図３に示すように、画像データ処理部４は、様々なフォーマットの画像データを生成することができる。図３に示す例では、１１個の画像生成部４０１〜４１１は、スーパーオフに固定された画像データを出力し、１１個の画像生成部４２１〜４３１は、スーパーオン／オフのいずれかに選択された画像データを出力する。これらの画像生成部４０１〜４１１，４２１〜４３１は、画像データ処理部４内に仮想的に生成されえる画像生成部であり、実際にこれらの数の画像処理が用意されるのではない。なお、スーパーオンの画像データは、撮像して得た画像に、タイムコードなどの数字や各種案内用の文字などを重畳した画像データである。これに対してスーパーオフの画像データは、撮像して得た画像データをそのまま出力する画像データである。
【００５０】
各画像生成部４０１〜４１１，４２１〜４３１が出力する画像フォーマットの具体例について説明する。
画像生成部４０１，４２１は、画素データがＹＣデータの形式で、５０Ｐまたは６０Ｐの４Ｋ画像データを４分割した４つの画像データを生成する。ここでの４分割は、各フレームを左上、右上、左下、右下の領域で分割したものである。
画像生成部４０２，４２２は、画素データがＹＣデータの形式で、５０Ｐまたは６０Ｐの４Ｋ画像データを４分割した４つの画像データを生成する。ここでの４分割は、画像データを所定の順序で振り分けて４つのグループに分割したものである。
画像生成部４０３，４２３は、画素データがＲＧＢデータの形式で、３０Ｐ，２５Ｐ，２４Ｐのいずれかの４Ｋ画像データを４分割した４つの画像データを生成する。ここでの４分割は、各フレームを左上、右上、左下、右下の領域で分割したものである。
画像生成部４０４，４２４は、画素データがＲＧＢデータの形式で、３０Ｐ，２５Ｐ，２４Ｐのいずれかの４Ｋ画像データを４分割した４つの画像データを生成する。ここでの４分割は、画像データを所定の順序で振り分けて４つのグループに分割したものである。
画像生成部４０５，４２５は、画素データがＹＣデータの形式で、３０Ｐ，２５Ｐ，２４Ｐのいずれかの４Ｋ画像データを４分割した４つの画像データを生成する。ここでの４分割は、各フレームを左上、右上、左下、右下の領域で分割したものである。
画像生成部４０６，４２６は、画素データがＲＧＢデータの形式で、５０Ｐまたは６０Ｐの４Ｋ画像データを４分割した４つの画像データを生成する。ここでの４分割は、画像データを所定の順序で振り分けて４つのグループに分割したものである。
画像生成部４０７，４２７は、画素データがＲＧＢデータの形式で、５０Ｐまたは６０ＰのＨＤフォーマットの画像データを２分割した２つの画像データを生成する。
画像生成部４０８，４２８は、画素データがＲＧＢデータの形式で、３０Ｐ，２５Ｐ，２４ＰのいずれかのＨＤフォーマットの画像データを生成する。
画像生成部４０９，４２９は、画素データがＹＣデータの形式で、５０Ｐまたは６０ＰのＨＤフォーマットの画像データを生成する。
画像生成部４１０，４１０は、画素データがＹＣデータの形式で、３０Ｐ，２５Ｐ，２４Ｐ，５０Ｉ，６０ＩのいずれかのＨＤフォーマットの画像データを生成する。
画像生成部４１１，４１１は、画素データがＹＣデータの形式で、５０Ｉまたは６０ＩのＳＤフォーマットの画像データを生成する。
【００５１】
画像データ選択部４９０は、これらの各画像生成部４０１〜４１１，４２１〜４３１が生成した画像データの内で、最大で４つの画像データを選択して、出力部１３の物理層処理部１３ａ，１３ｂ，１３ｃ，１３ｄに受け渡す。画像データ処理部４と出力部１３との間では、図２で説明したようにシリアルデータとして伝送される。
【００５２】
画像データ選択部４９０が４つの画像データを選択する際には、どのような組み合わせで４つの画像データを得るようにしてもよい。但し、４Ｋ画像データを４分割した画像データや、ＨＤ画像データを２分割した画像データについては、４つ又は２つの分割画像データを同時に選択するのが好ましい。
４つの画像データの組み合わせの１つの例が、先に説明した図２に示す４つのクロック変換部２２１〜２２４が出力する画像データである。
【００５３】
［１−４．出力インタフェース部の構成例および動作例］
図４は、出力インタフェース３４内のクロック変換部１１１の構成例を示す図である。
図４は１つのクロック変換部１１１の構成を示すが、図２に示す他のクロック変換部１１２，１１３，１１４についても同一の構成である。
【００５４】
図４に示すように、クロック変換部１１１は、画像データが供給される入力部１１１ａと、入力部１１１ａに供給された画像データを一時記憶するバッファ１１１ｂと、バッファ１１１ｂから読み出した画像データを出力する出力部１１１ｃとを備える。
入力部１１１ａには、所定ビット数（例えば２０ビット）の画像データが供給されると共に、その入力画像データに同期したクロックが供給される。そして、供給されるクロックに同期して、入力部１１１ａがバッファ１１１ｂに画像データを書き込ませる。
この例では、１画素が２０ビットのパラレルデータとして、入力部１１１ａがバッファ１１１ｂに画像データを書き込む。
【００５５】
出力部１１１ｃには、１４８．５ＭＨｚのクロックが供給される。出力部１１１ｃは、この１４８．５ＭＨｚのクロックを使用して、バッファ１１１ｂに蓄積された画像データを読み出す。ここで、クロック変換部１１１は、イネーブル信号を生成するイネーブル生成部１１１ｄを備える。このイネーブル生成部１１１ｄは、バッファ１１１ｂでの画像データの読み出し状況に基づいて、イネーブル信号を生成する。具体的には、イネーブル生成部１１１ｄは、出力部１１１ｃがバッファ１１１ｂから画素データを読み出す期間、 “１”となるイネーブル信号を出力する。また、出力部１１１ｃがバッファ１１１ｂから画素データを読み出さない期間、 “０”となるイネーブル信号を出力する。
【００５６】
バッファ１１１ｂから読み出した画像データは、１画素が２０ビットのパラレルデータであり、その２０ビットのパラレルデータに、１ビットのイネーブル信号が付加され、２１ビットの画像データが出力部１１１ｃから出力される。
【００５７】
図５は、クロック変換部１１１内のバッファ１１１ｂから画像データの読み出しに同期して、イネーブル生成部１１１ｄがイネーブル信号を生成させる処理例を示すフローチャートである。
まず、イネーブル生成部１１１ｄは、バッファ１１１ｂに書き込まれたデータがあるか否かを判断する（ステップＳ１１）。ここで、書き込まれたデータがない場合には、新たな画素のデータが書き込まれるまで待機する。
ステップＳ１１でバッファ１１１ｂに書き込まれたデータがあると判断したときには、イネーブル生成部１１１ｄがイネーブル信号を“１”に設定する（ステップＳ１２）。そして、出力部１１１ｃが、クロックに同期してバッファ１１１ｂに書き込まれた画像データを読み出す（ステップＳ１３）。画像データの読み出し後、出力部１１１ｃはさらにバッファ１１１ｂに書き込まれたデータがあるか否かを判断し（ステップＳ１４）、書き込まれたデータがある場合には、ステップＳ１３の処理に戻り、その書き込まれたデータの読み出しを行う。
そして、ステップＳ１４でバッファ１１１ｂに書き込まれたデータがない場合には、ステップＳ１１の判断に戻り、新たな画素のデータが書き込まれるまで待機する。
【００５８】
［１−５．出力部の構成例および動作例］
図６は、出力部１３内のクロック変換部２２１の構成例を示す図である。
図６は１つのクロック変換部２２１の構成を示すが、図２に示す他のクロック変換部２２２，２２３，２２４についても同一の構成である。
【００５９】
図６に示すように、クロック変換部２２１は、画像データが供給される入力部２２１ａと、入力部２２１ａに供給された画像データを一時記憶するバッファ２２１ｂと、バッファ２２１ｂから読み出した画像データを出力する出力部２２１ｃとを備える。
入力部２２１ａには、シリアル／パラレル変換部２１０が変換した２１ビットのデータが供給される。２１ビットの内の１ビットがイネーブル信号であり、残りの２０ビットが画像データである。そして、供給される１４８．５ＭＨｚのクロックとイネーブル信号とに同期して、入力部２２１ａがバッファ２２１ｂに２０ビットの画像データを書き込ませる。
【００６０】
入力部２２１ａに得られる１ビットのイネーブル信号は、イネーブル検出部２２１ｄに供給される。このイネーブル検出部２２１ｄは、イネーブル信号が“１”であるタイミングのとき、入力画像データをバッファ２２１ｂに書き込ませる。そして、イネーブル信号が“０”であるタイミングのとき、イネーブル検出部２２１ｄは、入力画像データのバッファ２２１ｂへの書き込みを停止させる。
【００６１】
出力部２２１ｃには、出力画像データのクロックと、出力画像データの同期データが供給される。出力部２２１ｃは、供給されるクロックを使用して、バッファ２２１ｂに蓄積された画像データを読み出す。バッファ２２１ｂから読み出した画像データは、同期データを付加した状態で出力される。
【００６２】
図７は、クロック変換部２２１内の入力部２２１ａが、バッファ２２１ｂに画像データを書き込ませる処理例を示すフローチャートである。
まず、イネーブル検出部２２１ｄは、供給されるイネーブル信号が“１”か否かを判断する（ステップＳ２１）。この判断でイネーブル信号が“１”であるとき、入力部２２１ａは、入力された画像データをバッファ２２１ｂに書き込む（ステップＳ２２）。書き込みをした後、イネーブル検出部２２１ｄはステップＳ２１の判断に戻る。また、ステップＳ２１でイネーブル信号が“１”でない場合にも、イネーブル検出部２２１ｄはステップＳ２１の判断に戻って、イネーブル信号が“１”になるまで待機する。
【００６３】
［１−６．処理タイミングの例］
図８および図９は、本実施の形態の例における、クロック変換部１１１〜１１４での処理タイミングの例である。図８Ａ〜図８Ｅは、クロック変換部１１１にクロック周波数２７ＭＨｚの画像データが入力した場合の処理例である。
クロック変換部１１１には、図８Ａに示す２７ＭＨｚのクロックに同期して、図８Ｂに示すように１画素単位の画像データが入力する。図８Ｂに示すデータＤ１，Ｄ２，Ｄ３，・・・が、１画素ごとの画像データを示す。
【００６４】
このように入力した画像データは、図８Ｃに示す１４８．５ＭＨｚのクロックでクロック変換部１１１から読み出される。また、図８Ｄに示す画像データＤ１，Ｄ２，Ｄ３，・・・は、１４８．５ＭＨｚのクロックに同期して読み出される画像データである。この図８Ｄに示す出力画像データＤ１，Ｄ２，Ｄ３，・・・は、１４８．５ＭＨｚのクロックの５周期または６周期に１回だけ、画素データが配置されるデータである。
ここで、図８Ｅに示すように、その画素データが配置される期間に“１”となるイネーブル信号が生成される。このイネーブル信号で、画像データの有効期間と無効期間が示されるようになる。
【００６５】
図８Ｆ〜図８Ｊは、クロック変換部１１１にクロック周波数７４．２５ＭＨｚの画像データが入力した場合の処理例である。
クロック変換部１１１には、図８Ｆに示す７４．２５ＭＨｚのクロックに同期して、図８Ｇに示すように１画素単位の画像データＤ１，Ｄ２，Ｄ３，・・・が入力する。
【００６６】
このように入力した画像データが、図８Ｈに示す１４８．５ＭＨｚのクロックでクロック変換部１１１から読み出される。図８Ｉに示す画像データＤ１，Ｄ２，Ｄ３，・・・は、１４８．５ＭＨｚのクロックに同期して読み出される画像データである。この図８Ｉに示す出力画像データＤ１，Ｄ２，Ｄ３，・・・は、１４８．５ＭＨｚのクロックの２周期に１回だけ、画素データが配置されるデータである。
ここで、図８Ｊに示すように、その画素データが配置される期間に“１”となるイネーブル信号が生成される。
【００６７】
図８Ｋ〜図８Ｌは、クロック変換部１１１にクロック周波数１４８．５ＭＨｚの画像データが入力した場合の処理例である。
クロック変換部１１１には、図８Ｋに示す１４８．５ＭＨｚのクロックに同期して、図８Ｌに示すように１画素単位の画像データＤ１，Ｄ２，Ｄ３，・・・が入力する。
【００６８】
この場合には、変換前のクロック周波数と変換後のクロック周波数が同じである。このため、図８Ｍに示す読み出し用のクロックに同期して、図８Ｎに示すように、クロック変換部１１１から連続して画像データＤ１，Ｄ２，Ｄ３，・・・が読み出される。
また、この場合には、図８Ｏに示すイネーブル信号は、連続して“１”になる。
【００６９】
図８の例では、クロック変換部１１１に入力した各画素のデータを逐次出力するようにしたが、水平ライン単位で画素のデータを連続して出力するようにしてもよい。
図９の例は、この水平ライン単位で画素のデータを出力する例である。
図９は、クロック変換部１１１が、ＳＤ方式の２７ＭＨｚの画像データを、周波数１４８．５ＭＨｚに変換して出力する例である。図９Ａに示す周波数１４８．５ＭＨｚのクロックに同期して、図９Ｂに示すように、クロック変換部１１１が、１水平ラインを構成する画素データＤ１〜Ｄ１４４０を連続して出力する。クロック変換部１１１は、１水平ラインの最後の画素データＤ１４４０を出力した後、画素データの出力を休止する。この１水平ラインの連続読み出しと休止を繰り返す。図９Ｃに示すイネーブル信号は、画素データが読み出される期間、“１”になる。
【００７０】
この図９に示す処理を行う場合には、クロック変換部１１１が備えるバッファ１１１ｂとしては、数水平ラインの画素データを蓄積する容量が必要である。
【００７１】
また、タイミング図は示さないが、クロック変換部１１１が、１フレームの画素データの連続した出力と、画素データの読み出しの休止とを繰り返すようにしてもよい。この場合には、クロック変換部１１１が備えるバッファ１１１ｂが、１フレーム以上の画素データを蓄積する必要がある。
【００７２】
＜２．第２の実施の形態の例＞
［２−１．画像データの伝送構成例］
次に、本開示の第２の実施の形態の例を、図１０〜図１１を参照して説明する。
第２の実施の形態の例においても、第１の実施の形態の例で説明した図１および図２の構成が適用される。但し、第２の実施の形態の例では、出力インタフェース３４と、出力部１３との間での伝送に使用されるクロック周波数が図２の例と異なる。
すなわち、図２に示す構成では、クロック変換部１１１〜１１４が、１４８．５ＭＨｚの転送レートに変換した。これに対して、第２の実施の形態の例では、クロック変換部１１１〜１１４が、入力画像データを１６６ＭＨｚの転送レートに変換する。クロック変換部１１１〜１１４が１６６ＭＨｚの転送レートの画像データに変換する際には、第１の実施の形態で説明したイネーブル信号を付加して、１画素ごとに２１ビットのデータとする。そして、ビット数変換部１２１〜１２４は、その１６６ＭＨｚの転送レートの２１ビットのデータに、無効な３ビットを付加して、２４ビットに変換する。
【００７３】
パラレル／シリアル変換部１３０は、それぞれ２４ビットずつ合計９６ビットのパラレル画像データを、１系列のシリアルデータに変換する。この場合のパラレル／シリアル変換部１３０が出力するシリアル画像データは、４×２４ビット×１６６ＭＨｚ＝１５．９３６Ｇｂｐｓの転送レートになる。
【００７４】
出力部１３内のシリアル／パラレル変換部２１０は、この１５．９３６Ｇｂｐｓの転送レートのデータを受信して、パラレル画像データに変換すると共に、４つの画像データに分割する。
そして、各クロック変換部２２１〜２２４が、出力インタフェース３４側の４つのクロック変換部１１１〜１１４に入力した画像デークのクロック周波数を、１６６ＭＨｚから元に戻す変換が行われる。
【００７５】
［２−２．処理タイミングの例］
図１０および図１１は、第２の実施の形態の例における、クロック変換部１１１〜１１４での処理タイミングの例である。図１０Ａ〜図１０Ｅは、クロック変換部１１１にクロック周波数１４８．５ＭＨｚの画像データが入力した場合の処理例である。
クロック変換部１１１には、図１０Ａに示す１４８．５ＭＨｚのクロックに同期して、図１０Ｂに示すように１画素単位の画像データが入力する。図１０Ｂに示すデータＤ１，Ｄ２，Ｄ３，・・・が、１画素ごとの画像データを示す。
【００７６】
このように入力した画像データが、図１０Ｃに示す１６６ＭＨｚのクロックでクロック変換部１１１から読み出される。図１０Ｄに示す画像データＤ１，Ｄ２，Ｄ３，・・・が、１６６ＭＨｚのクロックに同期して読み出される画像データである。この図１０Ｄに示す出力画像データＤ１，Ｄ２，Ｄ３，・・・は、クロック周波数１４８．５ＭＨｚと１６６ＭＨｚの相違で生じる期間を調整するために、特定位置の画素データＤ２を２クロック期間連続して読み出す処理を行う。図１０Ｅに示すイネーブル信号は、同じ画素データが連続したとき、２回目以降の同じ画素データが配置された期間が、“０”データになる。
【００７７】
図１０Ｆ〜図１０Ｈは、クロック変換部１１１がクロック変換を行う別の例を示す。この図１０Ｆ〜図１０Ｈは、バッファ１１１ｂが出力する３つのタイミングの例を示す。すなわち、図１０Ｆに示す出力画像データに対して、図１０Ｇに示す出力画像データは１クロック期間遅延した状態である。さらに、図１０Ｈに示す出力画像データは、図１０Ｆに示す出力画像データに対してさらに２クロック期間遅延した状態である。例えば、バッファ１１１ｂが、図１０Ｆに示す状態の画像データを出力することで、画素データＤ２が２回連続するタイミングになることが回避される。
【００７８】
図１０Ｊ〜図１０Ｌは、この３つのタイミングの出力画像データを、出力部１３内のクロック変換部２２１で、１６６ＭＨｚのクロックを１４８．５ＭＨｚに変換する場合の処理例である。図１０Ｉは、読み出し用の１４８．５ＭＨｚのクロックである。
図１０Ｆのタイミングの画像データを受信したときには、図１０Ｊに示すように、クロック変換部２２１から各画素データＤ１，Ｄ２，Ｄ３，・・・が読み出される。図１０Ｋおよび図１０Ｌのタイミングの画像データは、１クロック期間ずつ遅れた状態になる。
このようにいずれのタイミングの場合にも、出力部１３では、各画素データＤ１，Ｄ２，Ｄ３，・・・が連続した画像データとして取り出す必要がある。
【００７９】
図１１は、出力部１３内のクロック変換部２２１が、同期信号を基準にして画像データのバッファ２２１ｂからの読み出しタイミングを設定する例である。
図１１Ａ，１２Ｂ，１２Ｃに示すように、１６６ＭＨｚのクロックに同期して画像データがクロック変換部２２１に供給されたとする。例えば、図１１Ｂに示すタイミングで受信したとする。
このとき、クロック変換部２２１が、図１１Ｄに示す１４８．５ＭＨｚのクロックに同期して画像データを読み出すが、図１１Ｅに示す同期基準信号で読み出しタイミングを決めて、図１１Ｆに示すように画像データを読み出す。
このように同期信号を使用して読み出しを行うことで、クロック変換部２２１は、適正なタイミングで画像データを読み出すことができる。
【００８０】
＜３．変形例＞
上述した実施の形態の例では、撮像装置に適用した例を示した。これに対して、画像データの処理を行う他の情報処理装置に各実施の形態の例で説明した処理や構成を適用してもよい。
また、各実施の形態の例で説明した画像データの転送レートやフォーマットは一例であり、その他の転送レートやフォーマットを適用してもよい。
【００８１】
なお、本開示は以下のような構成も取ることができる。
（１）
パラレルデータとしての画像データを、特定のクロック周期の画像データとするＮ個（Ｎは整数）の第１のクロック変換部と、
前記第１のクロック変換部が変換したＮ個の画像データを１系統のシリアルデータに変換して出力するシリアル変換部と、
前記シリアル変換部が変換した画像データが入力され、Ｎ個の所定ビット数のパラレルデータに変換するパラレル変換部と、
画像データの同期データを生成する同期データ生成部と、
前記パラレル変換部が変換したＮ個の画像データを、前記特定のクロック周期から元のクロック周期に変換すると共に、変換後の画像データのクロック周期を前記同期データ生成部が生成した同期データに同期した位相に設定するＮ個の第２のクロック変換部と、
を備える
情報処理装置。
（２）
前記第１のクロック変換部は、前記特定のクロック周期の画像データの有効な期間を示すイネーブル信号を画像データに付加し、
前記第２のクロック変換部は、画像データに付加されたイネーブル信号で有効が示された期間の画像データを取り出して、元のクロック周期に変換する
前記（１）記載の情報処理装置。
（３）
前記第１のクロック変換部は、Ｍビット（Ｍは整数）のパラレルデータに前記イネーブル信号を付加することで、Ｍ＋１ビットの画像データとする
前記（２）記載の情報処理装置。
（４）
前記Ｎ個の第１のクロック変換部に供給されるＮ個の画像データは、１つの画像データをＮ個に分割した画像データである
前記（１）〜（３）のいずれか１項に記載の情報処理装置。
（５）
前記Ｎ個の第１のクロック変換部に供給されるＮ個の画像データは、それぞれ異なるフォーマットの画像データである
前記（１）〜（３）のいずれか１項に記載の情報処理装置。
（６）
フォーマットが異なるＮ個の画像データは、それぞれ画素数が異なる画像データである
前記（５）記載の情報処理装置。
（７）
前記同期データ生成部が生成する同期データは、情報処理装置の外部から入力した基準信号に同期したタイミングの同期データである
前記（１）〜（６）のいずれか１項に記載の情報処理装置。
（８）
撮像部と、
前記撮像部が撮像して得たＮ個（Ｎは整数）の画像データがパラレルデータとして供給され、そのパラレルデータとしての画像データを、特定のクロック周期の画像データとする第１のクロック変換部と、
前記第１のクロック変換部が変換したＮ個の画像データを１系統のシリアルデータに変換して出力するシリアル変換部と、
前記シリアル変換部が変換した画像データが入力され、Ｎ個の所定ビット数のパラレルデータに変換するパラレル変換部と、
画像データの同期データを生成する同期データ生成部と、
前記パラレル変換部が変換したＮ個の画像データを、前記特定のクロック周期から元のクロック周期に変換すると共に、変換後の画像データのクロック周期を前記同期データ生成部が生成した同期データに同期した位相に設定するＮ個の第２のクロック変換部と、
前記第２のクロック変換部が変換した画像データを出力する出力部とを備える
撮像装置。
（９）
パラレルデータとしてのＮ個（Ｎは整数）の画像データを、特定のクロック周期の画像データに変換することと、
前記特定のクロック周期のＮ個の画像データを、１系統のシリアルデータに変換することと、
前記シリアルデータに変換されたＮ個の画像データを、Ｎ個の所定ビット数のパラレルデータに変換することと、
Ｎ個の前記所定ビット数のパラレルデータを、前記特定のクロック周期から元のクロック周期に変換すると共に、変換後の画像データのクロック周期を同期データに同期した位相に設定することとを含む
情報処理方法。
【００８２】
また、本発明は上述した実施の形態例に限られるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りその他種々の応用例、変形例を取り得ることは勿論である。
【符号の説明】
【００８３】
１…撮像装置、２…光学系、３…撮像素子、４…画像データ処理部、５…システム制御部、１３…出力部、１３ａ〜１３ｄ…物理層処理部、３４…出力インタフェース部、１１１〜１１４…クロック変換部、１２１〜１２４…ビット数変換部、１３０…パラレル／シリアル変換部、２１０…シリアル／パラレル変換部、２２１〜２２４…クロック変換部、３００…クロック発生回路、３１０…同期データ入力端子、３１１…外部同期データ入力部、３１２…同期データ生成部、４０１〜４１１，４２１〜４３１…画像データ生成部、４９０…画像データ選択部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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