(57)【要約】【課題】論理ゲート回路群のレイアウトを工夫することにより、該回路に接続される長距離配線の負荷を低減する。【解決手段】入力ノードＩＮを有する第１の論理ゲート回路１１０と、第１の論理ゲート回路１１０の後段に接続された第２の論理ゲート回路１２０と、第２の論理ゲート回路１２０の後段に接続され出力ノードＯＮを有する第３の論理ゲート回路１３０を備える。第２の論理ゲート回路１２０については多数の配線によって覆われた領域ＮＧに覆われる位置に配置し、第１及び第３の論理ゲート回路１１０，１３０については該配線によって覆われない領域ＯＫに配置する。これにより、上層配線に接続されたスルーホール導体ＴＨ１〜ＴＨ３と入力ノードＩＮ又は出力ノードＯＮとを接続する接続配線Ｌ２の配線長が短くなることから、配線負荷が低減される。【選択図】図１２
2014107451.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する回路形成領域に配置され、入力ノード及び出力ノードを有する論理ゲート回路群と、
第１の配線層に設けられ、前記回路形成領域上を前記第１の方向と交差する第２の方向に延在する複数の第１の配線と、
前記第１の配線層とは異なる第２の配線層に設けられて前記第１の方向に延在し、前記論理ゲート回路群の前記入力ノードに接続された第２の配線と、
前記論理ゲート回路群の前記出力ノードに接続された第３の配線と、を備え、
前記回路形成領域は、前記複数の第１の配線によって覆われた第１の領域と、前記複数の第２の配線によって覆われていない第２の領域とを含み、
前記論理ゲート回路群は、前記入力ノードを有する第１の論理ゲート回路と、前記第１の論理ゲート回路の後段に接続された第２の論理ゲート回路と、前記第２の論理ゲート回路の後段に接続され前記出力ノードを有する第３の論理ゲート回路とを含み、
前記第１及び第３の論理ゲート回路の少なくとも一部は前記第２の領域に配置され、
前記第２の論理ゲート回路の少なくとも一部は前記第１の領域に配置されていることを特徴とする半導体装置。
【請求項２】
前記第１の論理ゲート回路と前記第３の論理ゲート回路は、前記第１の方向に隣接して配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記入力ノードと前記第２の配線とを接続する第１の接続配線と、
前記出力ノードと前記第３の配線とを接続する第２の接続配線と、をさらに備え、
前記第１及び第２の接続配線は、前記第１及び第２の配線層とは異なる第３の配線層に設けられ、前記回路形成領域上を前記第１の方向に延在することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の方向に延在し、前記論理ゲート回路群の他の入力ノードに接続された第４の配線をさらに備え、
前記第１の論理ゲート回路は、前記入力ノードに供給される第１の入力信号及び前記他の入力ノードに供給される第２の入力信号に基づき生成した第１の中間信号を前記第２の論理ゲート回路に出力することを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第２の論理ゲート回路は、前記第１の中間信号に基づき生成した第２の中間信号を前記第３の論理ゲート回路に出力し、
前記第３の論理ゲート回路は、前記第２の中間信号に基づき生成した出力信号を前記出力ノードを介して前記第３の配線に出力することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３及び第４の配線は、前記第１の配線層に設けられていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記回路形成領域に対して前記第２の方向に隣接して設けられたメモリセルアレイ領域をさらに備え、
前記メモリセルアレイ領域は、複数のサブワード線、複数のビット線及びこれらの交点に配置された複数のメモリセルを含むメモリマットと、前記複数のサブワード線に接続されたサブワードドライバと、前記複数のビット線に接続されたセンスアンプ列とを含み、
前記サブワードドライバは、前記複数の第１の配線を介して供給されるメインワード信号によって選択的に活性化されることを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
前記メモリセルアレイ領域とは異なる領域に配置されたメインアンプをさらに備え、
前記メモリセルアレイ領域は、前記センスアンプ列に接続されたローカルデータ線と、前記メインアンプに接続されたメインデータ線と、前記ローカルデータ線と前記メインデータ線とを接続するサブアンプとをさらに含み、
前記サブアンプは、前記出力信号に基づいて制御されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の入力信号はカラムアドレスに基づいて生成され、前記第２の入力信号はロウムアドレスに基づいて生成されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
第１の方向に延在する回路形成領域に配置され、入力ノードを有する第１の論理ゲート回路と、前記第１の論理ゲート回路の後段に接続された第２の論理ゲート回路と、前記第２の論理ゲート回路の後段に接続され出力ノードを有する第３の論理ゲート回路とを含む論理ゲート回路群と、
前記回路形成領域上を前記第１の方向と交差する第２の方向に延在する複数の第１の配線と、
前記回路形成領域上を前記第１の方向に延在する第２の配線と、
前記回路形成領域上を前記第２の方向に延在する第３の配線と、
前記回路形成領域上を前記第１の方向に延在し、一端が前記入力ノードに接続された第１の接続配線と、
前記回路形成領域上を前記第１の方向に延在し、一端が前記出力ノードに接続された第２の接続配線と、
前記第２の配線と前記第１の接続配線の他端とを接続する第１のスルーホール導体と、
前記第３の配線と前記第２の接続配線の他端とを接続する第２のスルーホール導体と、を備え、
前記第２の論理ゲート回路は、前記回路形成領域の前記第１の方向における一端側及び他端側にそれぞれ配置された第１及び第２の回路部分を含み、
前記第１及び第３の論理ゲート回路は、前記第２の論理ゲート回路の前記第１及び第２の回路部分によって第１の方向に挟まれるよう配置され、
前記回路形成領域は、前記第１及び第２のスルーホール導体が配置された接続領域を有し、
前記複数の第１の配線は、前記回路形成領域の前記一端と前記接続領域の前記第１の方向における一端との間に位置する第１の配線領域、並びに、前記回路形成領域の前記他端と前記接続領域の前記第１の方向における他端との間に位置する第２の配線領域に配置されていることを特徴とする半導体装置。
【請求項１１】
前記１及び第２の配線領域における前記複数の第１の配線の配線間隔は実質的に一定であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第３の配線は第１の配線層に設けられ、
前記第２の配線は前記第１の配線層とは異なる第２の配線層に設けられ、
前記第１及び第２の接続配線は前記第１及び第２の配線層とは異なる第３の配線層に設けられていることを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記第２の論理ゲート回路の前記第１の回路部分は前記第１の配線領域によって覆われ前記第２の論理ゲート回路の前記第２の回路部分は前記第２の配線領域によって覆われていることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１及び第３の論理ゲート回路の少なくとも一部は、前記接続領域に配置されていることを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、第１の方向に延在する多数の配線に覆われるとともに、第２の方向に延在する他の配線に接続される回路形成領域を含む半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリデバイスにおいては、メモリセルアレイ領域上に多数の配線が形成される。メモリセルアレイ領域上に設けられる配線としては、特許文献１に記載されているように、メインワード線やメインＩ／Ｏ線（メインデータ線）が挙げられる。例えば、メモリセルアレイ領域のＸ方向側にロウデコーダが配置され、Ｙ方向側にメインアンプが配置されるレイアウトの場合、多数のメインワード線がメモリセルアレイ領域上をＸ方向に延在し、多数のメインデータ線がメモリセルアレイ領域上をＹ方向に延在することになる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−４９３０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、メモリセルアレイ領域内には、例えばメインワード線には接続されないものの、メインワード線よりも上層に位置する所定の配線に接続された論理ゲート回路群が含まれることがある。ここで、メインワード線がＸ方向に延在し、該所定の配線がＹ方向に延在する場合、該所定の配線と、論理ゲート回路群の入力ノード又は出力ノードとを接続するためのスルーホール導体は、メインワード線が設けられていない接続領域に形成する必要がある。
【０００５】
このように、多数のメインワード線に覆われた論理ゲート回路群においては、その入力ノードや出力ノードに接続されるスルーホール導体の形成位置が大きく制限されるため、論理ゲート回路群の内部における内部配線の引き回しが複雑になるという問題があった。特に、最終段のバッファ回路のように比較的大きな駆動能力が必要な論理ゲート回路については接続領域の近傍に配置されることが多いため、入力段を構成する論理ゲート回路については逆に接続領域から離れた場所に配置されることが多い。この場合、当該論理ゲート回路群に入力信号を供給する配線の負荷が大きくなり、信号特性が悪化するという問題があった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、第１の方向に延在する回路形成領域に配置され、入力ノード及び出力ノードを有する論理ゲート回路群と、第１の配線層に設けられ、前記回路形成領域上を前記第１の方向と交差する第２の方向に延在する複数の第１の配線と、前記第１の配線層とは異なる第２の配線層に設けられて前記第１の方向に延在し、前記論理ゲート回路群の前記入力ノードに接続された第２の配線と、前記論理ゲート回路群の前記出力ノードに接続された第３の配線と、を備え、前記回路形成領域は、前記複数の第１の配線によって覆われた第１の領域と、前記複数の第２の配線によって覆われていない第２の領域とを含み、前記論理ゲート回路群は、前記入力ノードを有する第１の論理ゲート回路と、前記第１の論理ゲート回路の後段に接続された第２の論理ゲート回路と、前記第２の論理ゲート回路の後段に接続され前記出力ノードを有する第３の論理ゲート回路とを含み、前記第１及び第３の論理ゲート回路の少なくとも一部は前記第２の領域に配置され、前記第２の論理ゲート回路の少なくとも一部は前記第１の領域に配置されていることを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、第１の方向に延在する回路形成領域に配置され、入力ノードを有する第１の論理ゲート回路と、前記第１の論理ゲート回路の後段に接続された第２の論理ゲート回路と、前記第２の論理ゲート回路の後段に接続され出力ノードを有する第３の論理ゲート回路とを含む論理ゲート回路群と、前記回路形成領域上を前記第１の方向と交差する第２の方向に延在する複数の第１の配線と、前記回路形成領域上を前記第１の方向に延在する第２の配線と、前記回路形成領域上を前記第２の方向に延在する第３の配線と、前記回路形成領域上を前記第１の方向に延在し、一端が前記入力ノードに接続された第１の接続配線と、前記回路形成領域上を前記第１の方向に延在し、一端が前記出力ノードに接続された第２の接続配線と、前記第２の配線と前記第１の接続配線の他端とを接続する第１のスルーホール導体と、前記第３の配線と前記第２の接続配線の他端とを接続する第２のスルーホール導体と、を備え、前記第２の論理ゲート回路は、前記回路形成領域の前記第１の方向における一端側及び他端側にそれぞれ配置された第１及び第２の回路部分を含み、前記第１及び第３の論理ゲート回路は、前記第２の論理ゲート回路の前記第１及び第２の回路部分によって第１の方向に挟まれるよう配置され、前記回路形成領域は、前記第１及び第２のスルーホール導体が配置された接続領域を有し、前記複数の第１の配線は、前記回路形成領域の前記一端と前記接続領域の前記第１の方向における一端との間に位置する第１の配線領域、並びに、前記回路形成領域の前記他端と前記接続領域の前記第１の方向における他端との間に位置する第２の配線領域に配置されていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、論理ゲート回路群に入力される信号の負荷及び論理ゲート回路群から出力される信号の負荷の両方を低減することができることから、これら入出力信号の信号特性を改善することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置の構成を示す略平面図である。
【図２】メモリセルアレイ領域ＡＲＹの一部を拡大して示す略平面図である。
【図３】メモリセルアレイ領域ＡＲＹの一部をさらに拡大して示す略平面図である。
【図４】図３に示すユニットＵの回路図である。
【図５】サブアンプＳＵＢａの回路図である。
【図６】サブアンプＳＵＢｂの回路図である。
【図７】論理ゲート回路群１００とこれに対応するサブアンプＳＵＢａとの接続関係を説明するための模式図である。
【図８】論理ゲート回路群１００の回路図である。
【図９】制御回路ＹＣＴＬと複数の論理ゲート回路群１００との接続関係を説明するための模式図である。
【図１０】論理ゲート回路群１００とメインワード線ＭＷＬとの関係を説明するための模式的な平面図である。
【図１１】論理ゲート回路群１００の具体的なレイアウト図であり、（ａ）は第２及び第３配線層のレイアウトを示し、（ｂ）は第１配線層及び拡散層のレイアウトを示している。
【図１２】図１１（ａ），（ｂ）に示すレイアウトの模式図である。
【図１３】論理ゲート回路群１００の比較例によるレイアウトを説明するための図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置の構成を示す略平面図である。本実施形態は本発明をＤＲＡＭに適用した一例であるが、本発明はＤＲＡＭへの適用に限定されるものではない。
【００１２】
図１に示す半導体装置は、４つのメモリバンクＢＫ０〜ＢＫ３が形成されたメモリ領域ＭＡと、メモリ領域ＭＡのＹ方向両側に位置する周辺回路領域とを含む半導体チップによって構成されている。
【００１３】
周辺回路領域には半導体チップの周縁部に沿って配置されたパッドエリアＰＡＤを含む第１周辺回路領域ＰＳＩＤＥと、第１周辺回路領域ＰＳＩＤＥとは反対側の半導体チップの周縁部に沿って配置されたパッドエリアＰＡＤを含む第２周辺回路領域ＦＳＩＤＥとが含まれている。多くのＤＲＡＭにおいては、半導体チップの中央にパッドエリアが設けられているが、データＩＯピンの数が多い場合（例えば３２ピン）には、半導体チップの中央にパッドエリアを設けることが困難となる。このような場合、図示のように、半導体チップの周縁部に複数のパッドエリアが設けられる。
【００１４】
第１周辺回路領域ＰＳＩＤＥには、パッドエリアＰＡＤに設けられたデータＩ／Ｏピンにリードデータを出力するための出力バッファや、当該データＩ／Ｏピンを介して供給されたライトデータを受け付ける入力レシーバなどが形成されている。第２周辺回路領域ＦＳＩＤＥには、パッドエリアＰＡＤに設けられたアドレスピンを介して入力されたアドレスを受け付ける入力レシーバや、該アドレスをラッチするアドレスラッチ回路などが形成されている。
【００１５】
メモリ領域ＭＡは、第１周辺回路領域ＰＳＩＤＥと第２周辺回路領域ＦＳＩＤＥとの間に配置されている。メモリ領域ＭＡに形成されたメモリバンクＢＫ０〜ＢＫ３は、第１周辺回路領域ＰＳＩＤＥと第２周辺回路領域ＦＳＩＤＥとを結ぶ方向（Ｙ方向）に沿って順番に配列されている。
【００１６】
メモリ領域ＭＡ内に設けられたメモリバンクＢＫ０〜ＢＫ３の各々は、メモリセルアレイ領域ＡＲＹと、メモリセルアレイ領域ＡＲＹとＸ方向（Ｙ方向と直交する方向）に隣接して設けられたロウデコーダＸＤＥＣを含むロウデコーダ領域と、メモリセルアレイ領域ＡＲＹとＹ方向に隣接して設けられたカラムデコーダＹＤＥＣを含むカラムデコーダ領域と、カラムデコーダ領域とＹ方向に隣接して設けられた複数のメインアンプＡＭＰを含むメインアンプ領域とを備えている。
【００１７】
図２は、メモリセルアレイ領域ＡＲＹの一部を拡大して示す略平面図である。
【００１８】
図２に示すように、メモリセルアレイ領域ＡＲＹはマトリックス状に配置された多数のメモリマットＭＡＴを有している。メモリマットとは、後述するサブワード線及びビット線が延在する範囲である。Ｘ方向に隣り合う２つのメモリマットＭＡＴ間には、サブワードドライバ領域ＳＷが設けられている。一方、Ｙ方向に隣り合う２つのメモリマットＭＡＴ間には、センスアンプ領域ＳＡＡが設けられている。
【００１９】
また、Ｙ方向に延在するサブワードドライバ領域ＳＷの列と、Ｘ方向に延在するセンスアンプ領域ＳＡＡの列とが交差する領域には、サブワードクロス領域ＳＸが設けられている。サブワードクロス領域ＳＸには後述するメインデータ線を駆動するサブアンプなどが配置される。
【００２０】
図２に示すように、本実施形態による半導体装置においては各メモリセルアレイ領域ＡＲＹがＸ方向に２分割されており、これら２分割されたメモリセルアレイ領域ＡＲＹ間にバッファ領域ＢＵＦが配置されている。詳細については後述するが、バッファ領域ＢＵＦには、複数の論理ゲート回路群１００がＹ方向に配列されており、これら論理ゲート回路群１００の動作は、ロウデコーダ領域に配置された制御回路ＸＣＴＬ及びメインアンプ領域に配置された制御回路ＹＣＴＬによって制御される。図２に示すように、各論理ゲート回路群１００は、Ｘ方向に延在するセンスアンプ領域ＳＡＡの列ごとに設けられている。
【００２１】
図３は、メモリセルアレイ領域ＡＲＹの一部をさらに拡大して示す略平面図である。
【００２２】
図３に示すように、メモリセルアレイ領域ＡＲＹ内には、Ｘ方向に延びるローカルデータ線ＬＩＯＴ，ＬＩＯＢと、Ｙ方向に延びるメインデータ線ＭＩＯＴ，ＭＩＯＢが設けられている。ローカルデータ線ＬＩＯＴ，ＬＩＯＢ及びメインデータ線ＭＩＯＴ，ＭＩＯＢは、階層的に構築されたデータＩ／Ｏ線である。
【００２３】
ローカルデータ線ＬＩＯＴ，ＬＩＯＢは、メモリセルＭＣから読み出されたリードデータをメモリセルアレイ領域ＡＲＹ内で伝達するために用いられる。ローカルデータ線ＬＩＯＴ，ＬＩＯＢは、一対の配線を用いてリードデータを伝送するディファレンシャル型のデータＩ／Ｏ線である。ローカルデータ線ＬＩＯＴ，ＬＩＯＢは、センスアンプ領域ＳＡＡ及びサブワードクロス領域ＳＸ上においてＸ方向に延在している。
【００２４】
メインデータ線ＭＩＯＴ，ＭＩＯＢは、リードデータをメモリセルアレイ領域ＡＲＹからメインアンプＡＭＰに伝達するために用いられる。メインデータ線ＭＩＯＴ，ＭＩＯＢもまた、一対の配線を用いてリードデータを伝送するディファレンシャル型のデータＩ／Ｏ線である。メインデータ線ＭＩＯＴ，ＭＩＯＢは、メモリセルアレイ領域ＡＲＹ及びセンスアンプ領域ＳＡＡ上においてＹ方向に延在している。Ｙ方向に延びる多数のメインデータ線ＭＩＯＴ，ＭＩＯＢは平行に設けられ、メインアンプ領域に設けられたメインアンプＡＭＰに接続されている。
【００２５】
メモリマットＭＡＴ内には、サブワード線ＳＷＬとビット線ＢＬＴ又はＢＬＢとの交点にメモリセルＭＣが配置されている。メモリセルＭＣは、対応するビット線ＢＬＴ又はＢＬＢとプレート配線（例えばグランド配線）との間にセルトランジスタＴｒとセルキャパシタＣとが直列に接続された構成を有している。セルトランジスタＴｒはＮチャネル型ＭＯＳトランジスタからなり、そのゲート電極は対応するサブワード線ＳＷＬに接続されている。
【００２６】
サブワードドライバ領域ＳＷには、多数のサブワードドライバＳＷＤが設けられている。各サブワードドライバＳＷＤは、ロウアドレスに基づいて、対応するサブワード線ＳＷＬをそれぞれ駆動する。
【００２７】
また、サブワードドライバＳＷＤにはメインワード線ＭＷＬ及びワードドライバ選択線ＦＸＢが接続されている。一つのサブワードドライバＳＷＤ上には例えば８本のワードドライバ選択線ＦＸＢが配線され、一本のメインワード線ＭＷＬで選択される４個のサブワードドライバＳＷＤのうち、一対のワードドライバ選択線ＦＸＢによっていずれか１個を選択することによって１本のサブワード線ＳＷＬが活性化される。図２に示すように、メモリセルアレイ領域ＡＲＹの上部には、Ｘ方向に延在する多数のメインワード線ＭＷＬが設けられている。このため、メモリセルアレイ領域ＡＲＹにおける当該配線層は、大部分がメインワード線ＭＷＬによって占有されている。メインワード線ＭＷＬはロウデコーダＸＤＥＣによって駆動される配線であり、ロウアドレスに基づいて選択的に活性化される。
【００２８】
センスアンプ領域ＳＡＡには、多数のセンスアンプＳＡ、イコライズ回路ＥＱ及びカラムスイッチＹＳＷが設けられている。各センスアンプＳＡ及び各イコライズ回路ＥＱは、対応するビット線対ＢＬＴ，ＢＬＢに接続されている。センスアンプＳＡはこれらのビット線対ＢＬＴ，ＢＬＢに生じている電位差を増幅し、イコライズ回路ＥＱはビット線対ＢＬＴ，ＢＬＢを同電位にイコライズする。センスアンプＳＡによって増幅されたリードデータは、まずローカルデータ線ＬＩＯＴ，ＬＩＯＢに伝達され、そこからさらにメインデータ線ＭＩＯＴ，ＭＩＯＢに伝達される。
【００２９】
カラムスイッチＹＳＷは、対応するセンスアンプＳＡとローカルデータ線ＬＩＯＴ，ＬＩＯＢとの間に設けられており、対応するカラム選択線ＹＳＬがハイレベルに活性化することで両者を接続する。カラム選択線ＹＳＬの一端はカラムデコーダＹＤＥＣに接続されており、カラム選択線ＹＳＬはカラムアドレスに基づいて活性化する。
【００３０】
また、センスアンプ領域ＳＡＡには、複数のサブアンプＳＵＢａも配置されている。各サブアンプＳＵＢａは、対応するローカルデータ線ＬＩＯＴ，ＬＩＯＢとメインデータ線ＭＩＯＴ，ＭＩＯＢとを接続するとともに、これらデータ線間の電位差を増幅する役割を果たす。したがって、各サブアンプＳＵＢａは、リード動作時においては対応するローカルデータ線ＬＩＯＴ，ＬＩＯＢ上のデータをメインデータ線ＭＩＯＴ，ＭＩＯＢに伝送し、ライト動作時においては対応するメインデータ線ＭＩＯＴ，ＭＩＯＢ上のデータをローカルデータ線ＬＩＯＴ，ＬＩＯＢに伝送する。
【００３１】
サブワードクロス領域ＳＸには、複数のサブアンプＳＵＢｂが設けられている。サブアンプＳＵＢｂはサブワードクロス領域ＳＸごとに複数個設けられており、対応するローカルデータ線ＬＩＯＴ，ＬＩＯＢ間の電位差を増幅する役割を果たす。サブアンプＳＵＢａ，ＳＵＢｂの具体的に回路構成については後述する。
【００３２】
上述の通り、メインデータ線ＭＩＯＴ，ＭＩＯＢはメモリマットＭＡＴを横断するように設けられている。そして、各メインデータ線ＭＩＯＴ，ＭＩＯＢの一端はメインアンプ領域に設けられたメインアンプＡＭＰに接続されている。これにより、センスアンプＳＡで読み出したデータはローカルデータ線ＬＩＯＴ，ＬＩＯＢを介してサブアンプＳＵＢａに転送され、さらにメインデータ線ＭＩＯＴ，ＭＩＯＢを介してメインアンプＡＭＰに送られる。メインアンプＡＭＰは、メインデータ線ＭＩＯＴ，ＭＩＯＢを介して供給されるデータをさらに増幅する。
【００３３】
以上の回路構成を有する半導体装置は、半導体基板上にメモリセルトランジスタ層、セルキャパシタ層、複数の配線層等を順に形成する周知の半導体プロセスにより作製される。本実施形態においては、複数の配線層として、メモリセルトランジスタ層に属する第１配線層、主としてＹ方向に延びるカラム選択線ＹＳＬが配線される第２配線層、主としてＸ方向に延びるメインワード線ＭＷＬ及びローカルデータ線ＬＩＯＴ，ＬＩＯＢが配線される第３配線層、主としてＹ方向に延びるメインデータ線及び各種電源配線が配線される第４配線層が、半導体基板側からこの順で設けられている。
【００３４】
図４は、図３に示すユニットＵの回路図である。
【００３５】
ユニットＵは、センスアンプＳＡ、イコライズ回路ＥＱ及びカラムスイッチＹＳＷからなる単位回路であり、対をなすビット線ＢＬＴ，ＢＬＢごとに設けられる。図４に示すように、センスアンプＳＡは、クロスカップルされたＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２によって構成されている。トランジスタＰ１，Ｐ２のソースはドライブ配線ＳＡＰに接続され、トランジスタＮ１，Ｎ２のソースはドライブ配線ＳＡＮに接続されている。そして、トランジスタＰ１，Ｎ１のドレイン（トランジスタＰ２，Ｎ２のゲート電極）は対応するビット線対ＢＬＴに接続され、トランジスタＰ２，Ｎ２のドレイン（トランジスタＰ１，Ｎ１のゲート電極）は対応するビット線対ＢＬＢに接続されている。かかる構成により、ドライブ配線ＳＡＰにアレイ電位（ＶＡＲＹ）が供給され、ドライブ配線ＳＡＮに接地電位（ＶＳＳ＜ＶＡＲＹ）が供給されると、ビット線対ＢＬＴ，ＢＬＢに生じている電位差が増幅され、一方がアレイ電位（ＶＡＲＹ）、他方が接地電位（ＶＳＳ）に駆動される。
【００３６】
また、イコライズ回路ＥＱは、ビット線ＢＬＴとＢＬＢとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ３と、ビット線ＢＬＴとＢＬＢとの間に直列接続されたＮチャンネル型ＭＯＳトランジスタＮ４，Ｎ５によって構成されている。これらトランジスタＮ３〜Ｎ５のゲート電極にはイコライズ信号ＥＱＴが供給される。また、トランジスタＮ４，Ｎ５の接続点にはプリチャージ電位ＶＢＬＰが供給される。これにより、イコライズ信号ＥＱＴが活性化すると、ビット線対ＢＬＴ，ＢＬＢはプリチャージ電位ＶＢＬＰにイコライズされる。ここで、プリチャージ電位ＶＢＬＰとは、アレイ電位（ＶＡＲＹ）と接地電位（ＶＳＳ）との中間電位である。
【００３７】
カラムスイッチＹＳＷは、ビット線ＢＬＴとローカルデータ線ＬＩＯＴとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ６と、ビット線ＢＬＢとローカルデータ線ＬＩＯＢとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ７によって構成されている。これらトランジスタＮ６，Ｎ７のゲート電極には対応するカラム選択信号ＹＳが供給される。カラム選択信号ＹＳは、カラム選択線ＹＳＬを介して供給される。これにより、カラム選択信号ＹＳが活性化すると、選択されたビット線対ＢＬＴ，ＢＬＢが対応するローカルデータ線ＬＩＯＴ，ＬＩＯＢに接続される。
【００３８】
図５は、サブアンプＳＵＢａの回路図である。
【００３９】
図５に示すように、サブアンプＳＵＢａは、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＮ１１，Ｎ１２と、これらトランジスタＮ１１，Ｎ１２のソースと接地電位ＶＳＳとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ１３と、ローカルデータ線ＬＩＯＴ，ＬＩＯＢとメインデータ線ＭＩＯＴ，ＭＩＯＢとの間にそれぞれ接続されたＮチャンネル型ＭＯＳトランジスタＮ１４，Ｎ１５によって構成されている。トランジスタＮ１４，Ｎ１５のゲート電極には制御信号ＳＩＧ３ａ又はＳＩＧ３ｂが供給されており、これが活性化すると、対応するローカルデータ線ＬＩＯＴ，ＬＩＯＢとメインデータ線ＭＩＯＴ，ＭＩＯＢが接続される。
【００４０】
また、トランジスタＮ１１のドレイン（トランジスタＮ１２のゲート電極）は対応するローカルデータ線ＬＩＯＴに接続され、トランジスタＮ１２のドレイン（トランジスタＮ１１のゲート電極）は対応するローカルデータ線ＬＩＯＢに接続されている。これにより、トランジスタＮ１３のゲート電極に供給される制御信号ＳＩＧ４ａ又はＳＩＧ４ｂが活性化すると、ローカルデータ線ＬＩＯＴ，ＬＩＯＢの一方が接地電位ＶＳＳに駆動され、トランジスタＮ１４，Ｎ１５がオンしている期間においては、これらトランジスタを介してメインデータ線ＭＩＯＴ，ＭＩＯＢの一方が接地電位ＶＳＳに駆動される。
【００４１】
図６は、サブアンプＳＵＢｂの回路図である。
【００４２】
図６に示すように、サブアンプＳＵＢｂは、クロスカップルされたＰチャンネル型ＭＯＳトランジスタＰ２１，Ｐ２２と、それぞれトランジスタＰ２１，Ｐ２２に並列接続されたＰチャンネル型ＭＯＳトランジスタＰ２３，Ｐ２４と、これらトランジスタＰ２１〜Ｐ２４のソースと内部電源電位ＶＰＥＲＩとの間に接続されたＮチャンネル型ＭＯＳトランジスタＮ２１と、ローカルデータ線ＬＩＯＴ，ＬＩＯＢ間に接続されたＰチャンネル型ＭＯＳトランジスタＰ２５と、ローカルデータ線ＬＩＯＴ，ＬＩＯＢ間に直列接続されたＮチャンネル型ＭＯＳトランジスタＮ２２，Ｎ２３によって構成されている。
【００４３】
トランジスタＰ２１のドレイン（トランジスタＰ２２のゲート電極）は対応するローカルデータ線ＬＩＯＴに接続され、トランジスタＰ２２のドレイン（トランジスタＰ２１のゲート電極）は対応するローカルデータ線ＬＩＯＢに接続されている。これにより、トランジスタＮ２１のゲート電極に供給される制御信号ＳＩＧ２が活性化すると、ローカルデータ線ＬＩＯＴ，ＬＩＯＢの一方が内部電源電位ＶＰＥＲＩに駆動され、図５に示したサブアンプＳＵＢａ内のトランジスタＮ１４，Ｎ１５がオンしている期間においては、これらトランジスタを介してメインデータ線ＭＩＯＴ，ＭＩＯＢの一方が内部電源電位ＶＰＥＲＩに駆動される。
【００４４】
また、トランジスタＰ２３〜Ｐ２５のゲート電極には、制御信号ＳＩＧ３ｃが供給されている。これにより、制御信号ＳＩＧ３ｃが非活性化し、制御信号ＳＩＧ２が活性化している期間においては、ローカルデータ線ＬＩＯＴ，ＬＩＯＢが内部電源電位ＶＰＥＲＩにプリチャージされる。さらに、トランジスタＮ２２，Ｎ２３のゲート電極にはイコライズ信号ＥＱＴが供給されており、これが活性化するとローカルデータ線ＬＩＯＴ，ＬＩＯＢはプリチャージ電位ＶＢＬＰにイコライズされる。
【００４５】
上述した各制御信号のうち、制御信号ＳＩＧ２についてはロウアドレスに基づき、図２に示した制御回路ＸＣＴＬによって生成される。」また、制御信号ＳＩＧ３ａ〜ＳＩＧ３ｃ，ＳＩＧ４ａ，ＳＩＧ４ｂについては図２に示した論理ゲート回路群１００によって生成される。
【００４６】
図７は、論理ゲート回路群１００とこれに対応するサブアンプＳＵＢａとの接続関係を説明するための模式図である。
【００４７】
図７に示すように、論理ゲート回路群１００から出力される制御信号のうち、制御信号ＳＩＧ３ａ，ＳＩＧ４ａと制御信号ＳＩＧ３ｂ，ＳＩＧ４ｂは、Ｘ方向に延在する複数のセンスアンプ領域ＳＡＡに対して交互に割り当てられる。つまり、奇数番目のセンスアンプ領域ＳＡＡに含まれるサブアンプＳＵＢａには制御信号ＳＩＧ３ａ，ＳＩＧ４ａが供給され、偶数番目のセンスアンプ領域ＳＡＡに含まれるサブアンプＳＵＢａには制御信号ＳＩＧ３ｂ，ＳＩＧ４ｂが供給される。図示しないが、制御信号ＳＩＧ３ｃについては各サブアンプＳＵＢｂに対して共通に供給される。
【００４８】
図８は、論理ゲート回路群１００の回路図である。
【００４９】
図８に示すように、論理ゲート回路群１００は、制御信号ＳＩＧ２，ＳＩＧ５ａ，ＳＩＧ５ｂ，ＳＩＧＷ，ＳＩＧ３０，ＳＩＧ４０を受け、これらに基づいて制御信号ＳＩＧ３ａ〜ＳＩＧ３ｃ，ＳＩＧ４ａ，ＳＩＧ４ｂを生成する。論理ゲート回路群１００に入力される制御信号のうち、制御信号ＳＩＧ２はロウアドレスに基づき制御回路ＸＣＴＬによって生成される信号であり、制御信号ＳＩＧ５ａ，ＳＩＧ５ｂ，ＳＩＧＷ，ＳＩＧ３０，ＳＩＧ４０はカラムアドレスに基づき制御回路ＹＣＴＬによって生成される信号である。
【００５０】
ここで、論理ゲート回路群１００を構成する複数の論理ゲート回路のうち、論理ゲート回路群１００に入力される制御信号を受けるものを「第１の論理ゲート回路１１０」、第１の論理ゲート回路１１０の後段に接続され、第１の論理ゲート回路１１０から出力される中間信号を受けるものを「第２の論理ゲート回路１２０」、第２の論理ゲート回路１２０の後段に接続され、第２の論理ゲート回路１２０から出力される中間信号を受けて制御信号ＳＩＧ３ａ〜ＳＩＧ３ｃ，ＳＩＧ４ａ，ＳＩＧ４ｂを出力するものを「第３の論理ゲート回路１３０」と分類する。
【００５１】
第１の論理ゲート回路１１０は、いわゆる入力段に相当する論理ゲート回路であることから、入力負荷ができるだけ少なくなるよう設計することが望ましい。特に、制御信号ＳＩＧＷ，ＳＩＧ３０，ＳＩＧ４０については、図９に示すように多数の論理ゲート回路群１００に対して共通接続された距離の長い配線Ｌ４を介して制御回路ＹＣＴＬから供給されるため、配線の負荷が比較的大きい。このため、制御信号ＳＩＧＷ，ＳＩＧ３０，ＳＩＧ４０の信号品質を高めるためには、第１の論理ゲート回路１１０の入力負荷が小さくなるよう設計することは非常に重要である。
【００５２】
一方、第３の論理ゲート回路１３０は、いわゆる出力段に相当する論理ゲート回路であることから、高い駆動能力が要求される。このため、第３の論理ゲート回路１３０については、制御信号ＳＩＧ３ａ〜ＳＩＧ３ｃ，ＳＩＧ４ａ，ＳＩＧ４ｂを伝送する配線のできる限り近傍にレイアウトすることが望ましい。
【００５３】
これらに対し、第２の論理ゲート回路１２０は、第１の論理ゲート回路１１０及び第３の論理ゲート回路１３０に比べて制約が少なく、比較的自由なレイアウト設計が可能である。後述するように、本実施形態においてはこれら第１〜第３の論理ゲート回路１１０，１２０，１３０の上記特徴を考慮するとともに、論理ゲート回路群１００と入出力配線とを接続するための接続領域が多数のメインワード線ＭＷＬによって制限される点を考慮した上で、論理ゲート回路群１００内におけるレイアウトを定めている。
【００５４】
図１０は、論理ゲート回路群１００とメインワード線ＭＷＬとの関係を説明するための模式的な平面図である。
【００５５】
図１０においてハッチングが付された領域ＮＧは、Ｘ方向に延在する多数のメインワード線ＭＷＬが配置された配線領域である。また、ハッチングが付されていない領域ＯＫは、メインワード線ＭＷＬが配置されていない領域（接続領域）である。本実施形態においては、制御信号ＳＩＧＷ，ＳＩＧ３０，ＳＩＧ４０が伝送される配線Ｌ４は例えば第４配線層に形成され、メインワード線ＭＷＬは第４配線層よりも下層に位置する第３配線層に形成されている。このため、第４配線層に設けられた配線Ｌ４を論理ゲート回路群１００に接続するためには、スルーホール導体ＴＨ１を領域ＯＫに配置する必要がある。領域ＮＧにはメインワード線ＭＷＬが介在するため、スルーホール導体ＴＨ１を配置することができないためである。
【００５６】
また、制御信号ＳＩＧ２を伝送する配線Ｌ３ａは、メインワード線ＭＷＬと同じ第３配線層に形成され、スルーホール導体ＴＨ２を介して論理ゲート回路群１００に接続される。さらに、論理ゲート回路群１００から出力される制御信号ＳＩＧ３ａ〜ＳＩＧ３ｃ，ＳＩＧ４ａ，ＳＩＧ４ｂは、スルーホール導体ＴＨ３を介して、第３配線層に形成された配線Ｌ３ｂに供給される。したがって、スルーホール導体ＴＨ２，ＴＨ３についても領域ＯＫに配置する必要がある。
【００５７】
図１０に示すように、本実施形態においては各論理ゲート回路群１００のＹ方向における一端側及び他端側が領域ＮＧに相当し、これら領域ＮＧにＹ方向から挟まれたわずかな隙間が領域ＯＫとなる。領域ＯＫのＹ方向における幅が狭い理由は、多数のメインワード線ＭＷＬがＸ方向に延在しているからである。なお、領域ＮＧにおいて第３配線層に形成されているのはメインワード線ＭＷＬだけでなく、電源配線なども含まれる。一般に電源配線は信号配線よりも配線幅が太く設計される。領域ＮＧにおいて第３配線層に形成されたこれらの配線は、配線効率を高めるため、隣接する配線間の間隔（配線スペース）が実質的に一定とされている。
【００５８】
図１１は論理ゲート回路群１００の具体的なレイアウト図であり、（ａ）は第２及び第３配線層のレイアウトを示し、（ｂ）は第１配線層及び拡散層のレイアウトを示している。また、図１２は、図１１（ａ），（ｂ）に示すレイアウトの模式図である。
【００５９】
図１１（ａ）及び図１２に示すように、論理ゲート回路群１００が形成された回路形成領域２００は、Ｙ方向に延在する電源配線ＶＬ及び接地配線ＳＬに挟まれ、Ｙ方向を長手方向とする矩形状を有している。そして、図１１（ｂ）及び図１２に示すように、論理ゲート回路群１００に含まれる各論理ゲート回路が回路形成領域２００内においてＹ方向に配列されている。
【００６０】
ここで、図１２に示す領域２１０，２２０，２３０は、図８に示した第１の論理ゲート回路１１０、第２の論理ゲート回路１２０及び第３の論理ゲート回路１３０がそれぞれ配置される領域である。各領域内に図示された論理ゲート回路のシンボルマークは、図８に示した各論理ゲート回路に対応している。
【００６１】
図１２に示すように、第２の論理ゲート回路１２０が配置される領域２２０は、メインワード線ＭＷＬが形成された領域ＮＧに完全に覆われている。より具体的に説明すると、第２の論理ゲート回路１２０は２つの回路部分に分割されており、一方の回路部分については回路形成領域２００のＹ方向における一端側に配置された領域２２１に配置され、他方の回路部分については回路形成領域２００のＹ方向における他端側に配置された領域２２２に配置されている。これら領域２２１，２２２はいずれもメインワード線ＭＷＬに覆われている。ここで、メインワード線ＭＷＬに覆われた領域ＮＧのうち、回路形成領域２００のＹ方向における一端側を覆う部分を領域ＮＧ１とし、回路形成領域２００のＹ方向における他端側を覆う部分を領域ＮＧ２とした場合、領域２２１については領域ＮＧ１によって完全に覆われ、領域２２２については領域ＮＧ２によって完全に覆われている。
【００６２】
これに対し、第１及び第３の論理ゲート回路１１０，１３０が配置される領域２１０，２３０については、一部が領域ＮＧによって覆われているものの、残りの部分についてはメインワード線ＭＷＬに覆われておらず、したがって領域ＯＫに該当する。領域２１０，２３０は、２つの領域２２１，２２２に挟まれており、したがって回路形成領域２００のＹ方向における略中央部分に位置している。このように、本実施形態においては第１の論理ゲート回路１１０と第３の論理ゲート回路１３０がＹ方向に隣接して配置されている。なお、領域ＮＧ１と領域ＮＧ２との間の一部にも領域ＮＧ３が存在するが、これはメインワード線ＭＷＬではなく、図１１（ａ）に示すように電源配線ＶＬ（又はＳＬ）が形成された領域に該当する。
【００６３】
図１２に示すように、制御信号ＳＩＧＷ，ＳＩＧ３０，ＳＩＧ４０が供給される配線Ｌ４は、領域ＯＫにおいてスルーホール導体ＴＨ１に接続される。スルーホール導体ＴＨ１は、第４配線層に形成された配線Ｌ４と第２配線層に形成された接続配線Ｌ２とを接続する導体であり、これらの間に位置する第３配線層を通過するため、当然ながら第３配線層にいかなる配線も設けられていない位置に形成する必要がある。スルーホール導体ＴＨ１を領域ＯＫに配置する必要があるのはこのためである。
【００６４】
同様に、制御信号ＳＩＧ３ａ〜ＳＩＧ３ｃ，ＳＩＧ４ａ，ＳＩＧ４ｂが出力される配線Ｌ３ｂは、領域ＯＫにおいてスルーホール導体ＴＨ３に接続される。スルーホール導体ＴＨ３は、第３配線層に形成された配線Ｌ３ｂと第２配線層に形成された接続配線Ｌ２とを接続する導体である。したがって、スルーホール導体ＴＨ３についても領域ＯＫに配置する必要がある。また、図１２には図示しないが、制御信号ＳＩＧ２が供給される配線Ｌ３ａについても、領域ＯＫにおいてスルーホール導体ＴＨ２に接続される。スルーホール導体ＴＨ２についても領域ＯＫに配置する必要がある。
【００６５】
接続配線Ｌ２はＹ方向に延在する配線であり、一端がスルーホール導体ＴＨ１〜ＴＨ３のいずれかに接続され、他端が論理ゲート回路群１００の入力ノードＩＮ又は出力ノードＯＮに接続される。ここで、論理ゲート回路群１００の入力ノードＩＮとは第１の論理ゲート回路１１０の入力ノードに相当し、論理ゲート回路群１００の出力ノードＯＮとは第３の論理ゲート回路１３０の出力ノードに相当する。第１の論理ゲート回路１１０と第２の論理ゲート回路１２０を接続する配線や、第２の論理ゲート回路１２０と第３の論理ゲート回路１３０を接続する配線についても、図示しないが第２配線層に設けられた接続配線Ｌ２が用いられる。
【００６６】
そして、本実施形態においては、論理ゲート回路群１００の入力ノードＩＮを有する第１の論理ゲート回路１１０と、論理ゲート回路群１００の出力ノードＯＮを有する第３の論理ゲート回路１３０が回路形成領域２００のＹ方向における略中央領域に纏めて配置されていることから、スルーホール導体ＴＨ１〜ＴＨ３を形成可能な領域ＯＫの幅が狭いにも関わらず、第２配線層を用いた接続配線Ｌ２の引き回しを最小限にとどめることが可能となる。これにより、図９を用いて説明したように、多数の論理ゲート回路群１００に対して共通接続された長距離配線Ｌ４の負荷が低減されるため、該配線Ｌ４を介して供給される制御信号ＳＩＧＷ，ＳＩＧ３０，ＳＩＧ４０の信号品質を高めることが可能となる。
【００６７】
図１３は、論理ゲート回路群１００の比較例によるレイアウトを説明するための図である。
【００６８】
図１３に示す例では、論理ゲート回路群１００内における信号の流れに沿って各論理ゲート回路がレイアウトされている。ここで、出力ノードＯＮを有する第３の論理ゲート回路１３０を領域ＯＫの近傍である中央領域に配置すると、入力ノードＩＮを有する第１の論理ゲート回路１１０がＹ方向における両端にレイアウトされてしまう。この場合、スルーホール導体ＴＨ１と入力ノードＩＮを接続するための接続配線Ｌ２の配線長が長くなるため、配線Ｌ４の負荷が大きくなってしまう。
【００６９】
これに対し、本実施形態においてはこのような問題が解消され、配線Ｌ４の負荷が低減されている。このため、制御信号ＳＩＧＷ，ＳＩＧ３０，ＳＩＧ４０がいわゆるクリティカルパスを構成する場合であっても、アクセスの遅れなどを防止することが可能となる。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７１】
例えば、上記実施形態では、領域２２０が領域ＮＧによって完全に覆われているが、本発明においてこの点は必須でなく、領域２２０の少なくとも一部が領域ＮＧによって覆われていれば足りる。
【符号の説明】
【００７２】
１００    論理ゲート回路群
１１０    第１の論理ゲート回路
１２０    第２の論理ゲート回路
１３０    第３の論理ゲート回路
２００    回路形成領域
２１０，２２０，２２１，２２２，２３０    領域
ＡＭＰ    メインアンプ
ＡＲＹ    メモリセルアレイ領域
ＢＫ０〜ＢＫ３    メモリバンク
ＢＬＴ，ＢＬＢ    ビット線
ＢＵＦ    バッファ領域
ＥＱ      イコライズ回路
ＦＳＩＤＥ，ＰＳＩＤＥ    周辺回路領域
ＩＮ      入力ノード
Ｌ２      接続配線
Ｌ３ａ，Ｌ３ｂ，Ｌ４    配線
ＬＩＯＴ，ＬＩＯＢ    ローカルデータ線
ＭＡ      メモリ領域
ＭＡＴ    メモリマット
ＭＣ      メモリセル
ＭＩＯＴ，ＭＩＯＢ    メインデータ線
ＭＷＬ    メインワード線
ＮＧ，ＮＧ１，ＮＧ２，ＮＧ３    領域（配線領域）
ＯＫ      領域（接続領域）
ＯＮ      出力ノード
ＰＡＤ    パッドエリア
ＳＡ      センスアンプ
ＳＡＡ    センスアンプ領域
ＳＡＮ，ＳＡＰ    ドライブ配線
ＳＵＢａ，ＳＵＢｂ    サブアンプ
ＳＷ      サブワードドライバ領域
ＳＷＤ    サブワードドライバ
ＳＷＬ    サブワード線
ＳＸ      サブワードクロス領域
ＴＨ１〜ＴＨ３    スルーホール導体
Ｕ        ユニット
ＸＣＴＬ，ＹＣＴＬ    制御回路
ＸＤＥＣ  ロウデコーダ
ＹＤＥＣ  カラムデコーダ
ＹＳＬ    カラム選択線
ＹＳＷ    カラムスイッチ
【図１】
2014107451.tif 000003
【図２】
2014107451.tif 000004
【図３】
2014107451.tif 000005
【図４】
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【図５】
2014107451.tif 000007
【図６】
2014107451.tif 000008
【図７】
2014107451.tif 000009
【図８】
2014107451.tif 000010
【図９】
2014107451.tif 000011
【図１０】
2014107451.tif 000012
【図１２】
2014107451.tif 000013
【図１３】
2014107451.tif 000014
【図１１】
2014107451.tif 000015