(57)【要約】【課題】コマンド実行の中止及び再開を安全に実行することができる不揮発性メモリ装置の消去動作制御方法を提供する。【解決手段】不揮発性メモリ装置であって、ワードライン及びビットラインに接続されたメモリセルを含みデータが保存されるメモリセルアレイと、メモリセルアレイのストリング選択ライン、接地選択ライン、及びワードラインを選択的に活性化するローデコーダと、プログラム動作時に外部データを臨時保存し、保存されたデータによりビットラインを特定電圧に設定し、読み出し動作又は検証動作時にビットラインを介して選択されたメモリセルに保存されたデータを感知するページバッファと、ローデコーダ及びページバッファを制御する制御ロジックとを有し、コマンド実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を制御ロジックと分離された保存空間にバックアップする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリ装置であって、
ワードライン及びビットラインに接続されたメモリセルを含みデータが保存されるメモリセルアレイと、
前記メモリセルアレイのストリング選択ライン、接地選択ライン、及びワードラインを選択的に活性化するローデコーダと、
プログラム動作時に外部データを臨時保存し、保存されたデータにより前記ビットラインを特定電圧に設定し、読み出し動作又は検証動作時にビットラインを介して選択されたメモリセルに保存されたデータを感知するページバッファと、
前記ローデコーダ及び前記ページバッファを制御する制御ロジックとを有し、
コマンド実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を前記制御ロジックと分離された保存空間にバックアップすることを特徴とする不揮発性メモリ装置。
【請求項２】
前記不揮発性メモリ装置は、前記ホストからコマンド実行の再開要請を受けると、前記保存空間に保存された前記チップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記コマンド実行は、消去コマンド又はプログラムコマンドの実行を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記保存空間は、前記不揮発性メモリ装置の外部にある外部保存装置又はメモリコントローラを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記制御ロジックは、前記コマンド実行の中止要請を受けると前記コマンド中止時のチップ情報を、入出力回路を介して前記メモリコントローラ又は前記外部保存装置に保存し、
前記コマンド実行の再開要請を受けると前記メモリコントローラ又は前記外部保存装置に保存されたチップ情報を、前記入出力回路を介して受信し、受信されたチップ情報に基づいてチップの条件を設定することを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記不揮発性メモリ装置は、前記コマンド実行の中止要請を受けると前記制御ロジックから前記コマンド中止時のチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記入出力回路に提供し、前記コマンド実行の再開要請を受けると前記入出力回路からチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記制御ロジックに提供するバッファ回路をさらに有することを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記保存空間は、前記不揮発性メモリ装置内にあるメモリセルアレイであることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記制御ロジックは、前記コマンド実行の中止要請を受けると前記コマンド中止時のチップ情報を、前記ページバッファを介して前記メモリセルアレイに保存し、
前記コマンド実行の再開要請を受けると前記メモリセルアレイに保存されたチップ情報を、前記ページバッファを介して受信し、受信されたチップ情報に基づいてチップの条件を設定することを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記不揮発性メモリ装置は、前記コマンド実行の中止要請を受けると前記制御ロジックから前記コマンド中止時のチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記ページバッファに提供し、前記コマンド実行の再開要請を受けると前記ページバッファからチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記制御ロジックに提供するバッファ回路をさらに有することを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記不揮発性メモリ装置は、前記コマンド中止時のチップ情報を保存するためのバッファ回路をさらに有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１１】
前記不揮発性メモリ装置は、垂直ＮＡＮＤ型フラッシュメモリ装置であることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１２】
前記チップ情報は、消去パルス電圧、高電圧パルス、コア駆動時間、消去動作ループが実行される回数、消去モードに含まれた単位動作、及びメモリチップの検証結果の内の少なくとも１つを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１３】
不揮発性メモリ装置の消去動作制御方法であって、
正常消去動作を含むコマンドを実行する段階と、
中止コマンドの入力がされたか否かを判断する段階と、
中止コマンドの入力がされた場合、前記正常消去動作を含むコマンド実行を中止する段階と、
コマンド実行中止当時のチップ情報を制御ロジックから外部保存装置にバックアップする段階と、
前記正常消去動作以外の他の動作モードを実行する段階と、
コマンド実行中止当時のチップ情報を前記外部保存装置から前記制御ロジックに復元する段階と、
消去スタートコマンドに応答して再開消去動作を実行する段階とを有することを特徴とする不揮発性メモリ装置の消去動作制御方法。
【請求項１４】
前記正常消去動作を実行する段階は、消去スタートコマンドを入力する段階と、
ブロックアドレスを入力する段階と、
消去確認コマンドを入力する段階と、
消去動作パラメータの初期値を入力する段階とを含むことを特徴とする請求項１３に記載の不揮発性メモリ装置の消去動作制御方法。
【請求項１５】
前記再開消去動作を実行する段階は、消去スタートコマンドを入力する段階と、
ブロックアドレスを入力する段階と、
消去確認コマンドを入力する段階と、
消去動作パラメータの初期値を入力する段階とを含むことを特徴とする請求項１４に記載の不揮発性メモリ装置の消去動作制御方法。
【請求項１６】
前記不揮発性メモリ装置の消去動作制御方法は、中止コマンドの入力がない場合、ブロック消去が完了したか否かを判断する段階と、
前記ブロック消去が完了しない場合、ブロック消去を継続実行する段階とをさらに有することを特徴とする請求項１３に記載の不揮発性メモリ装置の消去動作制御方法。
【請求項１７】
正常消去動作を含むコマンドを実行する段階と、
中止コマンドが入力されたか否かを判断する段階と、
中止コマンドが入力された場合、コマンド実行中止当時のチップ情報を制御ロジックから制御ロジックと分離された保存空間にバックアップする段階と、
前記正常消去動作を含むコマンドの実行を中止する段階と、
前記正常消去動作ではない動作モードを実行する段階と、
再開消去スタートコマンドに応答して再開消去動作を実行する段階と、
コマンド実行中止当時のチップ情報を前記保存空間から前記制御ロジックに復元する段階とを有することを特徴とする不揮発性メモリ装置の消去動作制御方法。
【請求項１８】
前記正常消去動作を実行する段階は、消去スタートコマンドを入力する段階と、
ブロックアドレスを入力する段階と、
消去確認コマンドを入力する段階と、
消去動作パラメータの初期値を入力する段階とを含むことを特徴とする請求項１７に記載の不揮発性メモリ装置の消去動作制御方法。
【請求項１９】
前記再開消去動作を実行する段階は、消去スタートコマンドを入力する段階と、
ブロックアドレスを入力する段階と、
消去確認コマンドを入力する段階と、
消去動作パラメータの初期値を入力する段階とを含むことを特徴とする請求項１８に記載の不揮発性メモリ装置の消去動作制御方法。
【請求項２０】
前記チップ情報は、前記再開消去スタートコマンドに応答して前記保存空間から前記制御ロジックに自動復元されることを特徴とする請求項１７に記載の不揮発性メモリ装置の消去動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、特に、不揮発性メモリ装置及び不揮発性メモリ装置のコマンド実行を制御する方法に関する。
【背景技術】
【０００２】
半導体製品は、その体積がますます小型化しながらも高容量のデータ処理をしなければならない。
このような半導体製品に用いるメモリ装置の動作速度を高めて集積度を高める必要がある。このような要求を満足させるために３次元に配列されるメモリセルを備えた３次元半導体メモリ装置が開発されている。
最近では垂直チャンネル構造を有するメモリセルで構成された垂直ＮＡＮＤ型フラッシュメモリ装置が提案されている。
【０００３】
従って、垂直ＮＡＮＤ型フラッシュメモリ装置のような不揮発性メモリ装置のコマンド実行エラーを防止する方法を求めなければならないという課題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６，５９８，１１３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は上記従来の不揮発性メモリ装置における課題に鑑みてなされたものであって、本発明の目的は、コマンド実行の中止及び再開を安全に実行することができる不揮発性メモリ装置を提供することにある。
【０００６】
本発明の他の目的は、コマンド実行の中止及び再開を安全に実行することができる不揮発性メモリ装置の消去動作制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による不揮発性メモリ装置は、不揮発性メモリ装置であって、ワードライン及びビットラインに接続されたメモリセルを含みデータが保存されるメモリセルアレイと、前記メモリセルアレイのストリング選択ライン、接地選択ライン、及びワードラインを選択的に活性化するローデコーダと、プログラム動作時に外部データを臨時保存し、保存されたデータにより前記ビットラインを特定電圧に設定し、読み出し動作又は検証動作時にビットラインを介して選択されたメモリセルに保存されたデータを感知するページバッファと、前記ローデコーダ及び前記ページバッファを制御する制御ロジックとを有し、コマンド実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を前記制御ロジックと分離された保存空間にバックアップすることを特徴とする。
【０００８】
前記不揮発性メモリ装置は、前記ホストからコマンド実行の再開要請を受けると、前記保存空間に保存された前記チップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定することが好ましい。
前記コマンド実行は、消去コマンド又はプログラムコマンドの実行を含むことが好ましい。
前記保存空間は、前記不揮発性メモリ装置の外部にある外部保存装置又はメモリコントローラを含むことが好ましい。
前記制御ロジックは、前記コマンド実行の中止要請を受けると前記コマンド中止時のチップ情報を、入出力回路を介して前記メモリコントローラ又は前記外部保存装置に保存し、前記コマンド実行の再開要請を受けると前記メモリコントローラ又は前記外部保存装置に保存されたチップ情報を、前記入出力回路を介して受信し、受信されたチップ情報に基づいてチップの条件を設定することが好ましい。
前記不揮発性メモリ装置は、前記コマンド実行の中止要請を受けると前記制御ロジックから前記コマンド中止時のチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記入出力回路に提供し、前記コマンド実行の再開要請を受けると前記入出力回路からチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記制御ロジックに提供するバッファ回路をさらに有することが好ましい。
【０００９】
前記保存空間は、前記不揮発性メモリ装置内にあるメモリセルアレイであることが好ましい。
前記制御ロジックは、前記コマンド実行の中止要請を受けると前記コマンド中止時のチップ情報を、前記ページバッファを介して前記メモリセルアレイに保存し、前記コマンド実行の再開要請を受けると前記メモリセルアレイに保存されたチップ情報を、前記ページバッファを介して受信し、受信されたチップ情報に基づいてチップの条件を設定することが好ましい。
前記不揮発性メモリ装置は、前記コマンド実行の中止要請を受けると前記制御ロジックから前記コマンド中止時のチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記ページバッファに提供し、前記コマンド実行の再開要請を受けると前記ページバッファからチップ情報を受信してバッファリングし、バッファリングされたチップ情報を前記制御ロジックに提供するバッファ回路をさらに有することが好ましい。
前記不揮発性メモリ装置は、前記コマンド中止時のチップ情報を保存するためのバッファ回路をさらに有することが好ましい。
前記不揮発性メモリ装置は、垂直ＮＡＮＤ型フラッシュメモリ装置であることが好ましい。
前記チップ情報は、消去パルス電圧、高電圧パルス、コア駆動時間、消去動作ループが実行される回数、消去モードに含まれた単位動作、及びメモリチップの検証結果の内の少なくとも１つを含むことが好ましい。
【００１０】
上記目的を達成するためになされた本発明による不不揮発性メモリ装置の消去動作制御方法は、不揮発性メモリ装置の消去動作制御方法であって、正常消去動作を含むコマンドを実行する段階と、中止コマンドの入力がされたか否かを判断する段階と、中止コマンドの入力がされた場合、前記正常消去動作を含むコマンド実行を中止する段階と、コマンド実行中止当時のチップ情報を制御ロジックから外部保存装置にバックアップする段階と、前記正常消去動作以外の他の動作モードを実行する段階と、コマンド実行中止当時のチップ情報を前記外部保存装置から前記制御ロジックに復元する段階と、消去スタートコマンドに応答して再開消去動作を実行する段階とを有することを特徴とする。
【００１１】
前記正常消去動作を実行する段階は、消去スタートコマンドを入力する段階と、ブロックアドレスを入力する段階と、消去確認コマンドを入力する段階と、消去動作パラメータの初期値を入力する段階とを含むことが好ましい。
前記再開消去動作を実行する段階は、消去スタートコマンドを入力する段階と、ブロックアドレスを入力する段階と、消去確認コマンドを入力する段階と、消去動作パラメータの初期値を入力する段階とを含むことが好ましい。
前記不揮発性メモリ装置の消去動作制御方法は、中止コマンドの入力がない場合、ブロック消去が完了したか否かを判断する段階と、前記ブロック消去が完了しない場合、ブロック消去を継続実行する段階とをさらに有することが好ましい。
【００１２】
また、上記目的を達成するためになされた本発明による不揮発性メモリ装置の消去動作制御方法は、正常消去動作を含むコマンドを実行する段階と、中止コマンドが入力されたか否かを判断する段階と、中止コマンドが入力された場合、コマンド実行中止当時のチップ情報を制御ロジックから制御ロジックと分離された保存空間にバックアップする段階と、前記正常消去動作を含むコマンドの実行を中止する段階と、前記正常消去動作ではない動作モードを実行する段階と、再開消去スタートコマンドに応答して再開消去動作を実行する段階と、コマンド実行中止当時のチップ情報を前記保存空間から前記制御ロジックに復元する段階とを有することを特徴とする。
【００１３】
前記正常消去動作を実行する段階は、消去スタートコマンドを入力する段階と、ブロックアドレスを入力する段階と、消去確認コマンドを入力する段階と、消去動作パラメータの初期値を入力する段階とを含むことが好ましい。
前記再開消去動作を実行する段階は、消去スタートコマンドを入力する段階と、ブロックアドレスを入力する段階と、消去確認コマンドを入力する段階と、消去動作パラメータの初期値を入力する段階とを含むことが好ましい。
前記チップ情報は、前記再開消去スタートコマンドに応答して前記保存空間から前記制御ロジックに自動復元されることが好ましい。
【発明の効果】
【００１４】
本発明に係る不揮発性メモリ装置及びその消去動作制御方法によれば、コマンド実行の中止要請を受けるとコマンド中止時のチップ情報を制御ロジックと分離された保存空間にバックアップし、コマンド実行の再開要請を受けると保存空間に保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定する。
よって、不揮発性メモリ装置はコマンド実行エラーを防止することができるという効果がある。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施形態による不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
【図２】本発明の第２の実施形態による不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
【図３】本発明の第３の実施形態による不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
【図４】本発明の第４の実施形態による不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
【図５】本発明の第５の実施形態による不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
【図６】本発明の第６の実施形態による不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
【図７】本発明の一実施形態による不揮発性メモリ装置の構造を示す斜視図である。
【図８】図７の不揮発性メモリ装置のセル領域を示す斜視図である。
【図９】図８のセル領域を構成するセルトランジスタの例を示す斜視図である。
【図１０】図８のセル領域を構成するセルトランジスタの例を示す斜視図である。
【図１１】図７の不揮発性メモリ装置のメモリセルアレイの１つの例を示す回路図である。
【図１２】本発明の実施形態による不揮発性メモリ装置の消去動作方法の例を説明するためのフローチャートである。
【図１３】本発明の実施形態による不揮発性メモリ装置の消去動作方法の例を説明するためのフローチャートである。
【図１４】本発明の一実施形態による不揮発性メモリ装置の消去動作の中止と再開動作を説明するためのタイミング図である。
【図１５】本発明の一実施形態による不揮発性メモリ装置の消去動作の中止と再開動作を説明するためのタイミング図である。
【図１６】本発明の他の実施形態による不揮発性メモリ装置の消去動作の中止と再開動作を説明するためのタイミング図である。
【図１７】本発明の他の実施形態による不揮発性メモリ装置の消去動作の中止と再開動作を説明するためのタイミング図である。
【図１８】本発明のさらに他の実施形態による不揮発性メモリ装置の消去動作の中止と再開動作を説明するためのタイミング図である。
【図１９】本発明のさらに他の実施形態による不揮発性メモリ装置の消去動作の中止と再開動作を説明するためのタイミング図である。
【図２０】本発明の実施形態による不揮発性メモリ装置を含むメモリモジュールを示す斜視図である。
【図２１】本発明の実施形態による不揮発性メモリ装置を含むメモリモジュールを示す斜視図である。
【図２２】本発明の実施形態による不揮発性メモリ装置を含むメモリモジュールを示す斜視図である。
【図２３】本発明の実施形態による複数の半導体レイヤを備える積層構造の半導体装置を概略的に示す斜視図である。
【図２４】本発明の実施形態による不揮発性メモリ装置を含むメモリシステムの１つの例を示すブロック図である。
【図２５】本発明の実施形態による不揮発性メモリ装置及び光接続装置を含むメモリシステムの１つの例を示すブロック図である。
【図２６】本発明の実施形態による不揮発性メモリ装置を含む情報処理システムの１つの例を示すブロック図である。
【図２７】本発明の実施形態による不揮発性メモリ装置を含む情報処理システムの他の例を示すブロック図である。
【発明を実施するための形態】
【００１６】
次に、本発明に係る不揮発性メモリ装置及びその消去動作制御方法を実施するための形態の具体例を図面を参照しながら説明する。
【００１７】
本明細書に開示する本発明の実施形態に対して、特定の構造的ないし機能的説明は単に本発明の実施形態を説明するための目的で例示したものであって、本発明の実施例は多様な形態に実施することができ、本明細書で説明した実施形態に限定されるものとして解釈してはいけない。
【００１８】
本発明は、多様な変更を加えることができ、多様な形態を有することができるので、特定実施形態を図面に例示して詳細に説明することとする。
しかしながら、これは本発明を特定の開示形態に対して限定するものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むものと理解すべきである。
【００１９】
第１、第２などの用語は、多様な構成要素を説明するために用いるが、該構成要素は該用語によって限定されてはいけない。前記用語は１つの構成要素を他の構成要素から区別する目的としてのみ用いる。例えば、本発明の権利範囲から離脱しないまま、第１構成要素は第２構成要素に命名することができ、同様に第２構成要素も第１構成要素に命名することができる。
【００２０】
ある構成要素が他の構成要素に「連結されて」いるとか「接続されて」いるとした場合には、その他の構成要素に直接的に連結されているか、または接続されることができるが、間に他の構成要素が存在することもあると理解すべきである。
一方、ある構成要素が他の構成要素に「直接連結されて」いるとか「直接接続されて」いるとした場合には、間に他の構成要素が存在しないと理解すべきである。
構成要素との関係を説明する他の表現、すなわち「〜間に」と「すぐ〜間に」又は「〜に隣接する」と「〜に直接隣接する」なども同様に解釈すべきである。
【００２１】
本明細書に使用する用語は、単に特定の実施形態を説明するために用いられたもので、本発明を限定しようとする意図ではない。
単数の表現は、文脈上明白に異なったものでない限り、複数の表現も含む。
本出願において、「含む」又は「有する」などの用語は、開示した特徴、数字、段階、動作、構成要素、部分品又はそれを組み合わせたものが存在することを指定するものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部分品又はそれを組み合わせたものなどの存在又は付加可能性をあらかじめ排除しないものとして理解すべきである。
【００２２】
他に定義がない限り、技術的や科学的な用語を含み、ここに用いるすべての用語は本発明が属する技術分野にて通常の知識を有する者によって一般的に理解するものと同一意味を有する。
一般的に用いられる、事前に定義されているものと同一用語は関連技術の文脈上、有する意味と一致する意味を有するものとして解釈すべきであり、本明細書において明白に定義しない限り、理想的や過度に形式的な意味として解釈しない。
【００２３】
一方、ある実施形態が他に実現可能な場合に、特定ブロック内に銘記された機能又は動作が順序図に銘記された順序と異なるように示すことができる。例えば、連続する２つのブロックが実際では実質的に同時に実行することも可能であり得、係わる機能又は動作によっては前記ブロックを逆に実行することも可能であり得る。
【００２４】
図１は、本発明の第１の実施形態による不揮発性メモリ装置を含むメモリシステム１０００を示すブロック図である。
図１を参照すると、メモリシステム１０００は、不揮発性メモリ装置１００、メモリコントローラ２００、及び外部保存装置３００を含む。
【００２５】
不揮発性メモリ装置１００は、メモリセルアレイ（１１０ａ、１１０ｂ）、ローデコーダ１２０、ページバッファ（１３０ａ、１３０ｂ）、制御ロジック１４０、高電圧発生回路１５０、及び入出力回路１７０を含む。
【００２６】
メモリセルアレイ（１１０ａ、１１０ｂ）は、ワードライン及びビットラインに接続されたメモリストリング（ｓｔｒｉｎｇ）を含み、データを保存する。
【００２７】
制御ロジック１４０は、制御コードを発生して高電圧発生回路１５０に提供し、ページバッファ（１３０ａ、１３０ｂ）及びローデコーダ１２０の動作を制御する。
【００２８】
高電圧発生回路１５０は、制御ロジック１４０から制御コードを受信し、制御コードに応答して高電圧Ｖｐｐ及びプログラム電圧Ｖｐｇｍを発生する。
【００２９】
ローデコーダ１２０は、メモリセルアレイ（１１０ａ、１１０ｂ）のストリング選択ライン、接地選択ライン、及びワードラインを選択的に活性化する。
また、ローデコーダ１２０は、アドレス信号に基づいてワードライン駆動信号、ストリング選択電圧、及び接地選択電圧を発生し、ワードライン駆動信号、ストリング選択電圧、及び接地選択電圧をそれぞれワードライン、ストリング選択ライン、及び接地選択ラインに伝達する。
【００３０】
ページバッファ（１３０ａ、１３０ｂ）は、プログラム動作時に外部データを臨時保存し、保存されたデータによりメモリセルアレイ（１１０ａ、１１０ｂ）のビットラインを特定電圧（例えば、電源電圧又は接地電圧）としてそれぞれ設定する。
ページバッファ（１３０ａ、１３０ｂ）は、読み出し又は検証動作時にビットラインを介して選択されたメモリセルに保存されたデータを感知する。
読み出し動作時に、ページバッファ（１３０ａ、１３０ｂ）により感知されたデータは入出力回路１７０を介して外部に出力する（図示せず）。不揮発性メモリ装置１００は、入出力回路１７０を介してメモリコントローラ２００とアドレス信号、制御信号、及びデータを送受信する。
【００３１】
不揮発性メモリ装置１００は、消去（ｅｒａｓｅ）コマンドなどコマンドの実行中にホストからコマンド実行の中止（ｓｕｓｐｅｎｄ）要請を受けるとコマンド中止時のチップ情報を不揮発性メモリ装置１００の外部にある外部保存装置３００にバックアップ（ｂａｃｋｕｐ）する。
【００３２】
チップ情報は、消去動作及び／又は他のコマンドに対する情報を含むことができ、例えば、消去パルス電圧（ｅｒａｓｅ  ｐｕｌｓｅ  ｖｏｌｔａｇｅ）、高電圧パルス（ｈｉｇｈ−ｖｏｌｔａｇｅ  ｐｕｌｓｅ）、コア駆動時間（ｔｉｍｅ  ｆｏｒ  ｄｒｉｖｉｎｇ  ａ  ｃｏｒｅ）、消去動作ループ（ｅｒａｓｅ  ｏｐｅｒａｔｉｏｎ  ｌｏｏｐ）が実行される回数、消去モードに含まれた単位動作、及びコマンドの実行が中止された場合にメモリチップの検証結果（ｖｅｒｉｆｉｃａｔｉｏｎ  ｒｅｓｕｌｔ）などを含むことができる。
不揮発性メモリ装置１００は、ホストからコマンド実行の再開（ｒｅｓｕｍｅ）要請を受けると外部保存装置３００に保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定する（コマンド実行中止当時のチップ情報を復元する（ｒｅｓｔｏｒｅ））。
【００３３】
制御ロジック１４０は、コマンド実行の中止要請を受けるとコマンド中止時のチップ情報を入出力回路１７０及びメモリコントローラ２００を介して外部保存装置３００に保存し、コマンド実行の再開要請を受けると外部保存装置３００に保存されたチップ情報をメモリコントローラ２００及び入出力回路１７０を介して受信し、受信されたチップ情報に基づいてチップの条件を設定する。
図１には、制御ロジック１４０と外部保存装置３００との間にあるバックアップ経路Ｐ＿ＢＵと復元（ｒｅｓｔｏｒｅ）経路Ｐ＿ＲＥＳが示してある。
【００３４】
不揮発性メモリ装置１００は、垂直ＮＡＮＤ型フラッシュメモリ装置とすることができる。
不揮発性メモリ装置１００は、ビットラインに接続されたメモリストリングを含む垂直チャンネル構造のメモリセルアレイを含むことができる。
【００３５】
図２は、本発明の第２の実施形態による不揮発性メモリ装置を含むメモリシステム１０００ａを示すブロック図である。
図２の不揮発性メモリ装置１００ａは、図１の不揮発性メモリ装置１００に比べてバッファ回路１７５をさらに含む。
【００３６】
図２のメモリシステム１０００ａでは、図１のメモリシステム１０００とは異なって、コマンド中止時のチップ情報を不揮発性メモリ装置１００ａに含まれたバッファ回路１７５を介して外部保存装置３００に保存し、外部保存装置３００に保存されたチップ情報を、バッファ回路１７５を介して受信する。
【００３７】
図３は、本発明の第３の実施形態による不揮発性メモリ装置を含むメモリシステム２０００を示すブロック図である。
図３を参照すると、メモリシステム２０００は、不揮発性メモリ装置１００及びメモリコントローラ２００ａを含む。メモリコントローラ２００ａは、バッファ回路２０２を含む。
【００３８】
不揮発性メモリ装置１００は、消去コマンドなどコマンド実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を不揮発性メモリ装置１００の外部にあるメモリコントローラ２００ａにバックアップし、またホストからコマンド実行の再開要請を受けるとメモリコントローラ２００ａに保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定する。
コマンド中止時のチップ情報は、メモリコントローラ２００ａのバッファ回路２０２に保存される。
【００３９】
図４は、本発明の第４の実施形態による不揮発性メモリ装置を含むメモリシステム３０００を示すブロック図である。
図４のメモリシステム３０００の不揮発性メモリ装置１００ｂはバッファ回路１７５ａを含む。
【００４０】
図４のメモリシステム３０００で制御ロジック１４０は、コマンド実行の中止要請を受けるとコマンド中止時のチップ情報を制御ロジック１４０と分離し、不揮発性メモリ装置１００ｂ内にあるバッファ回路１７５ａに保存し、コマンド実行の再開要請を受けるとバッファ回路１７５ａに保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定する。
【００４１】
図５は、本発明の第５の実施形態による不揮発性メモリ装置を含むメモリシステム４０００を示すブロック図である。
図５を参照すると、メモリシステム４０００は、不揮発性メモリ装置１００ｃ及びメモリコントローラ２００ｂを含む。不揮発性メモリ装置１００ｃはメモリセルアレイ（２１０ａ、２１０ｂ）、ローデコーダ１２０、ページバッファ（１３０ａ、１３０ｂ）、制御ロジック１４０、高電圧発生回路１５０、入出力回路１７０ａ、及びバッファ回路１７５ｂを含む。
【００４２】
不揮発性メモリ装置１００ｃは、消去コマンドなどコマンドの実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を不揮発性メモリ装置１００ｃの内部にあるメモリセルアレイ２１０ａにバックアップし、またホストからコマンド実行の再開要請を受けるとメモリセルアレイ２１０ａに保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定する。
【００４３】
制御ロジック１４０は、コマンド実行の中止要請を受けるとコマンド中止時のチップ情報をバッファ回路１７５ｂ及びページバッファ１３０ａを介してメモリセルアレイ２１０ａに保存し、コマンド実行の再開要請を受けるとメモリセルアレイ２１０ａに保存されたチップ情報をページバッファ１３０ａ及びバッファ回路１７５ｂを介して受信し、受信されたチップ情報に基づいてチップの条件を設定する。
図５には、制御ロジック１４０とメモリセルアレイ２１０ａとの間にあるバックアップ経路Ｐ＿ＢＵと復元経路Ｐ＿ＲＥＳが示してある。
【００４４】
図５には、チップ情報をメモリセルアレイ２１０ａに保存する場合について示しているが、これとは異なり、不揮発性メモリ装置１００ｃは消去コマンドなど、コマンドの実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を不揮発性メモリ装置１００ｃの内部にあるメモリセルアレイ２１０ｂにバックアップし、再び、ホストからコマンド実行の再開要請を受けるとメモリセルアレイ２１０ｂに保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定することもできる。
つまり、制御ロジック１４０は、コマンド実行の中止要請を受けるとコマンド中止時のチップ情報をバッファ回路１７５ｂ及びページバッファ１３０ｂを介してメモリセルアレイ２１０ｂに保存し、コマンド実行の再開要請を受けるとメモリセルアレイ２１０ｂに保存されたチップ情報をページバッファ１３０ｂ及びバッファ回路１７５ｂを介して受信し、受信されたチップ情報に基づいてチップの条件を設定することもできる。
【００４５】
図６は、本発明の第６の実施形態による不揮発性メモリ装置を含むメモリシステム５０００を示すブロック図である。
図６を参照すると、メモリシステム５０００は、不揮発性メモリ装置１００ｄ及びメモリコントローラ２００ｂを含む。
不揮発性メモリ装置１００ｄは、メモリセルアレイ（２１０ａ、２１０ｂ）、ローデコーダ１２０、ページバッファ（１３０ａ、１３０ｂ）、制御ロジック１４０、高電圧発生回路１５０、及び入出力回路１７０ａを含む。
【００４６】
不揮発性メモリ装置１００ｄは、消去コマンドなどコマンドの実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を不揮発性メモリ装置１００ｄの内部にあるメモリセルアレイ２１０ａにバックアップし、再び、ホストからコマンド実行の再開要請を受けるとメモリセルアレイ２１０ａに保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定する。
【００４７】
制御ロジック１４０は、コマンド実行の中止要請を受けるとコマンド中止時のチップ情報を、ページバッファ１３０ａを介してメモリセルアレイ２１０ａに保存し、コマンド実行の再開要請を受けるとメモリセルアレイ２１０ａに保存されたチップ情報を、ページバッファ１３０ａを介して受信し、受信されたチップ情報に基づいてチップの条件を設定する。
図６にはバックアップ経路Ｐ＿ＢＵと復元経路Ｐ＿ＲＥＳが示してある。
【００４８】
図６は、チップ情報をメモリセルアレイ２１０ａに保存する場合について示しているが、これとは異なり、不揮発性メモリ装置１００ｄは消去コマンドなどコマンドの実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を不揮発性メモリ装置１００ｄの内部にあるメモリセルアレイ２１０ｂにバックアップする。同様に、再び、ホストからコマンド実行の再開要請を受けるとメモリセルアレイ２１０ｂに保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定することができる。つまり、制御ロジック１４０は、コマンド実行の中止要請を受けるとコマンド中止時のチップ情報を、ページバッファ１３０ｂを介してメモリセルアレイ２１０ｂに保存し、コマンド実行の再開要請を受けるとメモリセルアレイ２１０ｂに保存されたチップ情報を、ページバッファ１３０ｂを介して受信し、受信されたチップ情報に基づいてチップの条件を設定することもできる。
【００４９】
図７は、本発明の一実施形態による不揮発性メモリ装置の構造を示す斜視図である。
図７を参照すると、不揮発性メモリ装置１は、メモリセルが含まれるセル領域２と、メモリセルを動作させる周辺回路が含まれる周辺領域３とを含む。
【００５０】
セル領域２は、半導体基板２０上においてＺ方向に垂直積層され、Ｘ−Ｙ平面をなすプレート状の複数個のコントロールゲート２７、複数個のコントロールゲート２７の下部に提供された下部選択ゲート２３、複数個のコントロールゲート２７の上部に提供された複数個の上部選択ゲート２５と、上部選択ゲート２５上に積層され、Ｙ方向に延長された複数個のビットライン２１、そして半導体基板２０上においてＺ方向に垂直延長された複数個の活性ピラー（ａｃｔｉｖｅ  ｐｉｌｌａｒ）２９を含む。
複数個の活性ピラー２９のそれぞれは、半導体基板２０からビットライン２１まで延長されて下部選択ゲート２３と上部選択ゲート２５とコントロールゲート２７を貫通するように提供されてチャンネルとして用いられる。
半導体基板２０は、Ｐ型シリコン基板とすることができる。活性ピラー２９は、半導体基板２０と同一類似の物質から構成され、同一導電型とすることができる。半導体基板２０は反対導電型、たとえばＮ型のソース領域２０ｓを含む。
【００５１】
周辺領域３は、複数個の上部選択ゲート２５を上部選択ライン駆動回路に接続する複数個の第１ライン３２と、複数個のコントロールゲート２７をワードライン駆動回路に接続する複数個の第２ライン３３と、下部選択ゲート２３を下部選択ライン駆動回路に接続する第３ライン３４とを含む。
複数個の第１ライン３２と複数個の上部選択ゲート２５との間にはこれを電気的に接続する複数個の第１コンタクトプラグ３２ａが提供され、複数個の第２ライン３３と複数個のコントロールゲート２７との間にはこれを電気的に接続する複数個の第２コンタクトプラグ３３ａが提供され、第３ライン３４と下部選択ゲート２３との間にはこれを電気的に接続する第３コンタクトプラグ３４ａが提供される。
【００５２】
下部選択ゲート２３と上部選択ゲート２５のうちいずれか１つは、Ｘ−Ｙ平面をなすプレート状に提供され、他の１つはＸ方向に延長された分離型のライン状に提供される。
他の例として、下部選択ゲート２３と上部選択ゲート２５のそれぞれはＸ方向に延長された分離型のライン状に提供することができる。
本実施形態によれば、下部選択ゲート２３は、Ｘ−Ｙ平面をなすプレート状であり、上部選択ゲート２５はＸ方向に延長された分離型のライン状とする。
【００５３】
ゲート（２３、２５、２７）は、階段状構造で提供される。
階段状構造により、複数個の第３コンタクトプラグ３４ａを複数個のコントロールゲート２７にそれぞれ接続される領域を提供する複数個のワードラインパッド３７が定義される。本明細書でワードラインパッド３７は下層のコントロールゲート２７のうちにあり上層のコントロールゲート２７で覆われてないので、露出された表面と定義することができる。階段状構造はコントロールゲート２７の左右両側に実現することができる。
【００５４】
図８は、図７の不揮発性メモリ装置のセル領域を示す斜視図であり、図９及び図１０は、図８のセル領域を構成するセルトランジスタの例を示す斜視図である。
図８を参照すると、活性ピラー２９とコントロールゲート２７はメモリトランジスタ２８を定義し、活性ピラー２９と下部選択ゲート２３は下部選択トランジスタ２４を定義し、活性ピラー２９と上部選択ゲート２５は上部選択トランジスタ２６を定義する。
【００５５】
本実施形態の不揮発性メモリ装置１は、１つの活性ピラー２９に形成された複数個のメモリトランジスタ２８と上部選択トランジスタ２６、下部選択トランジスタ２４が直列に接続されて１つのセルストリング２２を構成するＮＡＮＤフラッシュ（ＮＡＮＤ  Ｆｌａｓｈ）メモリ装置とすることができる。
本実施形態において１つのセルストリング２２は、４個のメモリトランジスタ２８を有するが、１つのセルストリング２２のメモリトランジスタ２８の数はこれに限定されず、メモリ容量に依存して任意の数、たとえば８個、１６個、３２個などとすることができる。活性ピラー２９はその断面が円状である円柱状とすることができ、またはその断面が四角形である四角柱状など、その柱状は任意とすることができる。
【００５６】
メモリトランジスタ２８及び上下部選択トランジスタ（２６、２４）は、活性ピラー２９にソース／ドレインが存在しない、いわゆる空乏型（ｄｅｐｌｅｔｉｏｎ）トランジスタとして提供することができる。他の例として、メモリトランジスタ２８及び上下部選択トランジスタ（２６、２４）は活性ピラー２９にソース／ドレインが存在する、いわゆるエンハンスメント型（ｅｎｈａｎｃｅｍｅｎｔ）トランジスタで提供することもできる。
【００５７】
複数個の活性ピラー２９は、複数個のコントロールゲート２７を貫通するＺ方向の軸を有していて、これにより複数個のコントロールゲート２７と複数個の活性ピラー２９との間の交点は３次元的に分布する。本発明の実施形態のメモリトランジスタ２８はこのような３次元的に分布された交点にそれぞれ形成される。
【００５８】
図９を参照すると、活性ピラー２９とコントロールゲート２７との間には電荷保存膜を含むゲート絶縁膜３０が配置される。
電荷保存膜は、電荷をトラップする絶縁膜を含む。例えば、ゲート絶縁膜３０がシリコン酸化膜とシリコン窒化膜（または、シリコン酸化窒化膜）とシリコン酸化膜が積層された、いわゆるＯＮＯ膜の場合、電荷はシリコン窒化膜又はシリコン酸化窒化膜にトラップされて維持される。
他の例として、電荷保存膜は、導電体で構成されたフローティングゲートを含むことができる。
【００５９】
図１０を参照すると、活性ピラー２９はその内部にアイソレータ３９を有する、いわゆるマカロニ（ｍａｃａｒｏｎｉ）状とすることができる。
アイソレータ３９は、柱状とすることができる。アイソレータ３９が活性ピラー２９の内部を占めるので、活性ピラー２９は図９の構造に比べてさらに薄い厚さを有することができ、これはキャリアのトラップサイト（ｔｒａｐ  ｓｉｔｅ）を減少させることができる。
【００６０】
図８を再度参照すると、上下部選択トランジスタ（２６、２４）は、図９又は図１０に示したように、同一類似の構造を有することができる。
上下部選択トランジスタ（２６、２４）のゲート絶縁膜３０は、シリコン酸化膜やシリコン窒化膜から構成される。
【００６１】
図１１は、図７の不揮発性メモリ装置のメモリセルアレイの１つの例を示す回路図である。
図１１及び図７を参照すると、本実施形態の不揮発性メモリ装置１において複数個のコントロールゲート２７は、複数個のワードライン（ＷＬ０〜ＷＬ３）に相当し、複数個の上部選択ゲート２５は複数個のストリング選択ライン（ＳＳＬ０〜ＳＳＬ２）に相当し、下部選択ゲート２３は接地選択ラインＧＳＬに相当し、半導体基板２０のソース領域２０ｓは共通ソースラインＣＳＬに相当する。セルストリング２２は複数個のビットライン（ＢＬ０〜ＢＬ２）のそれぞれに複数個接続することができる。
【００６２】
複数個のコントロールゲート２７のそれぞれは、２次元的の平板型構造をなすことができるので、複数個のワードライン（ＷＬ０〜ＷＬ３）のそれぞれは平面構造を有しながらセルストリング２２に対して実質的に垂直とすることができる。複数個のワードライン（ＷＬ０〜ＷＬ３）には複数個のメモリトランジスタ２８が３次元的に分布される。
【００６３】
上部選択ゲート２５は、Ｘ方向に延長された分離型配線構造をなすことができるので、複数個のストリング選択ライン（ＳＳＬ０〜ＳＳＬ２）は複数個のビットライン（ＢＬ０〜ＢＬ２）をＸ方向に横切るように配置される。Ｙ方向に配列された複数個のストリング選択ライン（ＳＳＬ０〜ＳＳＬ２）のそれぞれは、Ｘ方向に配列された複数個のビットライン（ＢＬ０〜ＢＬ２）のそれぞれと電気的に接続されるので、１つのセルストリング２２が独立的に選択される。
【００６４】
下部選択ゲート２３は、２次元的の平板型構造をなすことができるので、接地選択ラインＧＳＬは、平面構造を有しながらセルストリング２２に対して実質的に垂直とすることができる。
接地選択ラインＧＳＬは、活性ピラー２９と半導体基板２０との間の電気的接続を制御する。
【００６５】
本実施形態の不揮発性メモリ装置１においてプログラム動作は、選択されたワードラインＷＬと活性ピラー２９との間に電圧差を設定して電荷を電荷保存膜に注入することで実現する。
一例として、選択されたワードラインＷＬにプログラム電圧Ｖｐｒｏｇを印加することで、ファウラノードハイム（ｆｏｗｌｅｒ−ｎｏｒｄｈｅｉｍ）トンネリング現象を用いて活性ピラー２９からプログラムしようとするワードラインＷＬに属したメモリトランジスタ２８の電荷保存膜に電子を注入してプログラムを実現する。
選択されたワードラインＷＬに印加されたプログラム電圧は、非選択ワードラインに属したメモリトランジスタをプログラムさせることができるので、ブスティング技術を用いて意図しないプログラムを防止することができる。
【００６６】
判読動作は、判読しようとするメモリトランジスタ２８が接続されたワードラインＷＬに、たとえば０ボルト（ｖｏｌｔ）に設定し、他のワードラインＷＬには読み出し電圧Ｖｒｅａｄを設定する。
その結果、判読しようとするメモリトランジスタ２８の閾値電圧Ｖｔｈが０ボルトより大きいか、または小さいかによってビットラインＢＬに電流が充電されるか否かが決定され、これによりビットラインＢＬの電流を感知することで、判読しようとするメモリトランジスタ２８のデータ情報を判読することができる。
【００６７】
消去動作は、ゲート誘導ドレイン漏洩電流ＧＩＤＬを用いてブロック単位に実行することができる。
一例として、選択されたビットラインＢＬと基板２０に消去電圧Ｖｅｒａｓｅを印加することで、活性ピラー２９の電位を上昇させる。
このとき、活性ピラー２９の電位は多少遅延しながら上昇する。これに伴って、下部選択ゲート２３の端子からＧＩＤＬが発生し、ＧＩＤＬにより生成された電子は基板２０に放出され、生成された正孔は活性ピラー２９に放出される。
これにより消去電圧（Ｖｅｒａｓｅ）付近の電位がメモリトランジスタ２８のチャンネル、すなわち活性ピラー２９に伝達される。このとき、ワードラインＷＬの電位を０ボルトに設定すると、メモリトランジスタ２８に蓄積された電子が抜け出すようになり、データ消去が実現される。一方、意図しない消去動作が実行されないように非選択ブロックのワードラインをフローティングすることができる。
【００６８】
図１２及び図１３は、本発明の実施形態による不揮発性メモリ装置の消去動作方法の例を説明するためのフローチャートである。
図１２を参照すると、不揮発性メモリ装置の消去動作制御方法は、次の動作を含む。
【００６９】
１）消去スタート（ｅｒａｓｅ  ｓｔａｒｔ）コマンドを入力する（ステップＳ１）。
２）ブロックアドレスを入力する（ステップＳ２）。
３）消去確認（ｅｒａｓｅ  ｃｏｎｆｉｒｍ）コマンドを入力する（ステップＳ３）。
４）消去動作パラメータの初期値（Ｖｅｒｓ＝Ｖｉｎｉｔｉａｌ、Ｖｅｒｓ＝Ｖｅｒｓ１  ａｎｄ  ＥＣ＝０）を入力する（ステップＳ４）。
５）中止コマンド（ｓｕｓｐｅｎｄ  ｃｏｍｍａｎｄ）が入力されたか否かを判断する（ステップＳ５）。
６）中止コマンドが入力されなかった場合、ブロック消去の完了がしたか否かを判断する（ステップＳ６）。
７）ブロック消去が完了した場合、終了し、ブロック消去が完了しなかった場合ブロック消去を継続し（ステップＳ７）、ステップＳ５にもどる。
８）中止コマンドが入力された場合、中止ポインタ（ｓｕｓｐｅｎｄ  ｐｏｉｎｔｅｒ）をチェックする（ステップＳ８）。
９）中止ポインタが該当の位置になければ、続いて中止ポインタをチェックし、中止ポインタが該当の位置にあればコマンドの実行を中止する（ステップＳ９）。
１０）コマンド実行中止（ｓｕｓｐｅｎｄ）当時のチップ情報を制御ロジックから制御ロジックと分離された保存空間にバックアップする（ステップＳ１０）。
１１）プログラム（ｐｒｏｇｒａｍ）、リード（ｒｅａｄ）又は消去（ｅｒａｓｅ）動作を実行する（ステップＳ１１）。
１２）コマンド実行中止当時のチップ情報を保存空間から制御ロジックで復元する（ｒｅｓｔｏｒｅ）（ステップＳ１２）。
１３）消去スタート（ｅｒａｓｅ  ｓｔａｒｔ）コマンドを入力する（ステップＳ１３）。
１４）ブロックアドレスを入力する（ステップＳ１４）。
１５）消去確認（ｅｒａｓｅ  ｃｏｎｆｉｒｍ）コマンドを入力する（ステップＳ１５）。
１６）消去動作パラメータの初期値（Ｖｅｒｓ＝Ｖｉｎｉｔｉａｌｘ、  Ｖｅｒｓ＝Ｖｅｒｓｘ  ａｎｄ  ＥＣ＝ｘ）を入力し（ステップＳ１６）、ステップＳ５にもどる。
【００７０】
図１２のフローチャートのステップＳ１０で、制御ロジックと分離された保存空間は不揮発性メモリ装置の外部にある保存装置とすることができ、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、及びＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような揮発性メモリチップ、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、相変化メモリ（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ；  ＰＲＡＭ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、またはＲＲＡＭ（登録商標）（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような不揮発性メモリチップ、又はこれらの組み合わせを備えることができる。
【００７１】
また、本発明の実施形態による不揮発性メモリ装置を含むメモリシステムは、特定コマンドを不揮発性メモリ装置に印加してチップ情報を制御ロジックから外部保存装置にバックアップすることができる。
【００７２】
また、図１２のフローチャートのステップＳ１０で、保存空間は、不揮発性メモリ装置の内部にあり、制御ロジックと分離されたメモリセルアレイ又はバッファ回路とすることができる。
【００７３】
図１２のフローチャートのステップＳ１２で、本発明の実施形態による不揮発性メモリ装置を含むメモリシステムは、特定コマンドを不揮発性メモリ装置に印加してチップ情報を外部保存装置から制御ロジックに復元できる。
【００７４】
図１２において、コマンド実行中止当時のチップ情報は、コマンド実行中止当時の消去パルス電圧の大きさ、コマンド実行中止当時のメモリチップで使用する高電圧パルスの電圧大きさ、コマンド実行中止当時のコアの駆動時間、コマンド実行中止当時の実行ループ回数、コマンド実行中止当時の消去動作モードの単位動作、コマンド実行中止当時のメモリチップの検証結果（ｖｅｒｉｆｉｃａｔｉｏｎ  ｒｅｓｕｌｔ）を含むことができる。
消去動作モードの単位動作は、「Ｅｒａｓｅ  Ｅｘｅｃｕｔｉｏｎ」、「Ｅｒａｓｅ  Ｓｅｔｕｐ」、「Ｅｒａｓｅ  Ｒｅｃｏｖｅｒｙ」、「Ｖｅｒｉｆｙ  Ｒｅａｄ」、「Ｐｏｓｔ  Ｐｒｏｇｒａｍ」などの動作を含むことができる。
【００７５】
図１３を参照すると、不揮発性メモリ装置の消去動作方法は、次の動作を含む。
１）消去スタートコマンドを入力する（ステップＳ１）。
２）ブロックアドレスを入力する（ステップＳ２）。
３）消去確認コマンドを入力する（ステップＳ３）。
４）消去動作パラメータの初期値（Ｖｅｒｓ＝Ｖｉｎｉｔｉａｌ、Ｖｅｒｓ＝Ｖｅｒｓ１  ａｎｄ  ＥＣ＝０）を入力する（ステップＳ４）。
５）中止コマンドが入力されたか否かを判断する（ステップＳ５）。
６）中止コマンドが入力されなかった場合、ブロック消去が完了したか否かを判断する（ステップＳ６）。
７）ブロック消去が完了した場合、終了し、ブロック消去が完了しなかった場合ブロック消去を継続し（ステップＳ７）、ステップＳ５に戻る。
８）中止コマンドが入力されたら、中止ポインタをチェックする（ステップＳ８）。
９）中止ポインタが該当の位置になければ継続して中止ポインタをチェックし、中止ポインタが該当の位置にあればチップ情報を制御ロジックから制御ロジックと分離された保存空間にバックアップする（ステップＳ２１）。
１０）中止コマンドを実行する（ステップＳ２２）。
１１）プログラム、リード、又は消去動作を実行する（ステップＳ２３）。
１２）再開消去スタート（ｒｅｓｕｍｅ  ｅｒａｓｅ  ｓｔａｒｔ）コマンドを入力する（ステップＳ２４）。
１３）ブロックアドレスを入力する（ステップＳ２５）。
１４）消去確認コマンドを入力する（ステップＳ２６）。
１５）チップ情報を保存空間から制御ロジックに復元する（Ｓ２７）。
１６）消去動作パラメータの初期値（Ｖｅｒｓ＝Ｖｉｎｉｔｉａｌｘ、Ｖｅｒｓ＝Ｖｅｒｓｘ  ａｎｄ  ＥＣ＝ｘ）を入力し（ステップＳ２８）、ステップＳ５段階に戻る。
【００７６】
図１３のフローチャートのステップＳ２１において、保存空間は、不揮発性メモリ装置の内部にあり、制御ロジックと分離されたメモリセルアレイ又はバッファ回路とすることができる。
【００７７】
図１３のフローチャートのステップＳ２７において、本発明の実施形態による不揮発性メモリ装置を含むメモリシステムに再開消去スタート（ｒｅｓｕｍｅ  ｅｒａｓｅ  ｓｔａｒｔ）コマンドが印加されると、自動にチップ情報が不揮発性メモリ装置の内部にあって、制御ロジックと分離されたメモリセルアレイ又はバッファ回路から制御ロジックに復元（ｒｅｓｔｏｒｅ）することができる。
【００７８】
図１２及び図１３には、不揮発性メモリ装置の消去動作方法を示したが、本発明はプログラムコマンド、リードコマンドなど、消去コマンド以外のコマンドの実行方法についても適用することができる。
【００７９】
図１４及び図１５は、本発明の一実施形態による不揮発性メモリ装置の消去動作の中止と再開動作を説明するためのタイミング図である。
図１４には、消去中止（ｅｒａｓｅ  ｓｕｓｐｅｎｄ）動作モードにおいて入出力Ｉ／Ｏ信号（ＩＯｘ）の発生時点、ＲｎＢｘの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
図１５には、消去再開（ｅｒａｓｅ  ｒｅｓｕｍｅ）動作モードにおいて入出力Ｉ／Ｏ信号（ＩＯｘ）の発生時点、ＲｎＢｘの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
【００８０】
図１４を参照すると、入出力Ｉ／Ｏ信号（ＩＯｘ）は、消去コマンド（ＥＲＡＳＥ）、中止コマンド（ＳＵＳＰＥＮＤ）、状態コマンド（ＳＴＡＴＵＳ）、及びチップ情報出力コマンド（Ｃｈｉｐ  Ｉｎｆｏ．Ｏｕｔ）を含む。
中止コマンドは、ＲｎＢｘがロジックローである場合に入力され、消去コマンド、状態コマンド、及びチップ情報出力コマンドは、ＲｎＢｘがロジックハイである場合に入力される。
状態コマンドは、消去ベリファイ（ｅｒａｓｅ  ｖｅｒｉｆｙ）結果を含むことができる。不揮発性メモリ装置は、チップ情報出力コマンドに応答してチップ情報をロジックから外部保存装置にバックアップする。
【００８１】
バッファ回路のレジスタは、「０」の値を維持している。
制御ロジックのレジスタデータ値は初期化（ｉｎｉｔ．）で「０」の値を維持しているところから、第１ループ（ｌｏｏｐ１）の「１」の値を有する。
第１ループ（ｌｏｏｐ１）の端部分に中止ポインタ（ｓｕｓｐｅｎｄ  ｐｏｉｎｔ）が位置している。
図１４及び図１５においてレジスタ中に表示された「ｘ」は、「ｄｏｎ’ｔ  ｃａｒｅ」条件を示す。
【００８２】
消去中止動作モードと消去再開動作モードとの間の区間において、不揮発性メモリ装置の該当のメモリブロックは、リード、プログラム、消去、又はチップパワーオフ動作モードで動作することができ、他のブロックでは再開消去動作モードで動作することができる。
【００８３】
図１５を参照すると、入出力Ｉ／Ｏ信号（ＩＯｘ）は、チップ情報入力コマンド（ＣｈｉｐＩｎｆｏ．Ｉｎ）及び消去コマンド（ＥＲＡＳＥ）又は再開消去コマンド（ＲｅｓｕｍｅＥｒａｓｅ）を含む。
消去コマンド及びチップ情報入力コマンドは、ＲｎＢｘがロジックハイである場合に入力される。
不揮発性メモリ装置は、チップ情報入力コマンドに応答してチップ情報を外部保存装置から制御ロジックに復元する。
【００８４】
バッファ回路のレジスタは、「１」の値を維持している間に、ＲｎＢｘがロジックハイに変わる場合に「０」の値に変わる。
制御ロジックのレジスタデータ値は、ＲｎＢｘがロジックローに変わった後、「２」、「３」、「４」に変わり、第２ループ（ｌｏｏｐ２）、第３ループ（ｌｏｏｐ３）、及び第４ループ（ｌｏｏｐ４）を実行する。
【００８５】
図１６及び図１７は、本発明の他の実施形態による不揮発性メモリ装置の消去動作の中止と再開動作を説明するためのタイミング図である。
図１６には、消去中止動作モードにおいて入出力Ｉ／Ｏ信号（ＩＯｘ）の発生時点、ＲｎＢｘの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
図１７には、消去再開動作モードにおいて入出力Ｉ／Ｏ信号（ＩＯｘ）の発生時点、ＲｎＢｘの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
【００８６】
図１６を参照すると、入出力Ｉ／Ｏ信号（ＩＯｘ）は、消去コマンド（ＥＲＡＳＥ）及び中止コマンド（ＳＵＳＰＥＮＤ）を含む。
中止コマンドは、ＲｎＢｘがロジックローである場合に入力され、消去コマンドはＲｎＢｘがロジックハイである場合に入力される。
不揮発性メモリ装置は、制御ロジックから不揮発性メモリ装置内にある制御ロジックと分離されたバッファ回路にバックアップする。
【００８７】
制御ロジックのレジスタデータ値は、初期化（ｉｎｉｔ．）で「０」の値を維持しているところから、第１ループ（ｌｏｏｐ１）にて「１」の値を有する。
第１ループ（ｌｏｏｐ１）の端部分に中止ポインタ（ｓｕｓｐｅｎｄ  ｐｏｉｎｔ）が位置している。
図１５及び図１６においてレジスタ中に表示された「ｘ」は「ｄｏｎ’ｔ  ｃａｒｅ」条件を示す。
ＲｎＢｘがロジックローにおいて中止ポインタが発生すると、制御ロジックから不揮発性メモリ装置内にあるバッファ回路にバックアップが進行する。バッファ回路のレジスタは、「０」の値を維持しているところから、中止ポインタが発生すると「１」の値に変わる。
【００８８】
消去中止動作モードと消去再開動作モードとの間の区間において、不揮発性メモリ装置の該当のメモリブロックは、リード、プログラム、消去、又はチップパワーオフ動作モードで動作することができ、他のブロックでは、再開消去動作モードで動作することができる。
【００８９】
図１７を参照すると、入出力Ｉ／Ｏ信号（ＩＯｘ）は、消去コマンド（ＥＲＡＳＥ）を含む。
消去コマンドは、ＲｎＢｘがロジックハイの場合に入力される。不揮発性メモリ装置は、消去コマンドに応答して自動でチップ情報を不揮発性メモリ装置内にあるバッファ回路から制御ロジックに復元する。
【００９０】
バッファ回路のレジスタは、「１」の値を維持しているところから、ＲｎＢｘがロジックハイに変わると、「０」の値に変わる。
制御ロジックのレジスタデータ値は、ＲｎＢｘがロジックローに変わった後、「２」、「３」、「４」に変わり、第２ループ（ｌｏｏｐ２）、第３ループ（ｌｏｏｐ３）、及び第４ループ（ｌｏｏｐ４）を実行する。
【００９１】
図１８及び図１９は、本発明のさらに他の実施形態による不揮発性メモリ装置の消去動作の中止と再開動作を説明するためのタイミング図である。
図１８には、消去中止動作モードにおいて入出力Ｉ／Ｏ信号（ＩＯｘ）の発生時点、ＲｎＢｘの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
図１９には、消去再開動作モードにおいて入出力Ｉ／Ｏ信号（ＩＯｘ）の発生時点、ＲｎＢｘの信号波形、バッファ回路のレジスタデータの値、制御ロジックのレジスタデータ値を示す。
【００９２】
図１８を参照すると、入出力Ｉ／Ｏ信号（ＩＯｘ）は、消去コマンド（ＥＲＡＳＥ）及び中止コマンド（ＳＵＳＰＥＮＤ）を含む。
中止コマンドはＲｎＢｘがロジックローの場合に入力され、消去コマンドはＲｎＢｘがロジックハイの場合に入力される。
不揮発性メモリ装置は、制御ロジックから不揮発性メモリ装置内にある制御ロジックと分離されたメモリセルにバックアップする。メモリセルはＮＡＮＤ型フラッシュメモリセルとすることができる。
【００９３】
制御ロジックのレジスタデータ値は、初期化（ｉｎｉｔ．）で「０」の値を維持しているところから、第１ループ（ｌｏｏｐ１）にて「１」の値を有する。
第１ループ（ｌｏｏｐ１）の端部分に中止ポインタ（ｓｕｓｐｅｎｄ  ｐｏｉｎｔ）が位置している。
図１８及び図１９においてレジスタ中に表示された「ｘ」は「ｄｏｎ’ｔ  ｃａｒｅ」条件を示す。
ＲｎＢｘがロジックローにおいて中止ポインタが発生すると、制御ロジックから不揮発性メモリ装置内にあるメモリセルアレイにバックアップが進行する。
バッファ回路のレジスタは「０」の値を維持しているところから、中止ポインタが発生すると「１」の値に変わる。
【００９４】
消去中止動作モードと消去再開動作モードとの間の区間において、不揮発性メモリ装置の該当メモリブロックは、リード、プログラム、消去、又はチップパワーオフ動作モードで動作することができ、他のブロックでは再開消去動作モードで動作することができる。
【００９５】
図１９を参照すると、入出力Ｉ／Ｏ信号（ＩＯｘ）は、消去コマンド（ＥＲＡＳＥ）を含む。
消去コマンドは、ＲｎＢｘがロジックハイの場合に入力される。不揮発性メモリ装置は、消去コマンドに応答して自動でチップ情報を不揮発性メモリ装置内にあるメモリセルから制御ロジックに復元する。
【００９６】
バッファ回路のレジスタは、「１」の値を維持しているところから、ＲｎＢｘがロジックハイに変わると「０」の値に変わる。
制御ロジックのレジスタデータ値は、ＲｎＢｘがロジックローに変わった後「２」、「３」、「４」に変わり、第２ループ（ｌｏｏｐ２）、第３ループ（ｌｏｏｐ３）、及び第４ループ（ｌｏｏｐ４）を実行する。
制御ロジックは復元を開始する前にメモリセルからチップ情報を読み出す。
【００９７】
上述したような本実施形態による不揮発性メモリ装置１の動作方法は、本発明の技術的思想を例示的に説明するためのものであって、本発明の技術的特徴がこれに限定されるものではない。
この分野の通常の知識を有する者であれば公知された技術に基づいて前記動作方法の変形を容易に実現することは自明なので、動作方法に係る本発明の技術的特徴は公知された技術に基づいて多様に変形されて実現されることは当然である。
【００９８】
図２０〜図２２は、本発明の実施形態による不揮発性メモリ装置を含むメモリモジュールを示す斜視図である。
図２０を参照すると、メモリモジュール６１００は、印刷回路基板６１１０、複数の不揮発性メモリチップ６１２０、及びコネクタ６１３０を含む。
複数の不揮発性メモリチップ６１２０は、印刷回路基板６１１０の上面と下面に搭載することができる。コネクタ６１３０は、導電線（図示せず）を介して複数の複数の不揮発性メモリチップ６１２０と電気的に接続される。また、コネクタ６１３０は外部ホストのスロットに接続される。
【００９９】
図２１を参照すると、メモリモジュール６２００は、印刷回路基板６２１０、複数の不揮発性メモリチップ６２２０、コネクタ６２３０、及び複数のバッファ６２４０を含む。
複数のバッファ６２４０は、それぞれの複数の不揮発性メモリチップ６２２０のそれぞれとコネクタ６２３０との間に配置することができる。
【０１００】
複数の不揮発性メモリチップ６２２０とバッファ６２４０は、印刷回路基板６２１０の上面及び下面に搭載することができる。
印刷回路基板６２１０の上面及び下面に形成される複数の不揮発性メモリチップ６２２０とバッファ６２４０は複数のビア（ｖｉａ）ホールを介して接続される。
【０１０１】
図２２を参照すると、メモリモジュール６３００は、印刷回路基板６３１０、複数の不揮発性メモリチップ６３２０、コネクタ６３３０、複数のバッファ６３４０、及びコントローラ６３５０を含む。
【０１０２】
複数の不揮発性メモリチップ６３２０とバッファ６３４０は、印刷回路基板６３１０の上面及び下面に搭載することができる。
印刷回路基板６３１０の上面及び下面に形成される複数の不揮発性メモリチップ６３２０とバッファ６３４０は複数のビアホールを介して接続される。
【０１０３】
図２３は、複数の半導体レイヤを備える積層構造の半導体装置を示す概略斜視図である。
図２０〜図２２のモジュール構造においてそれぞれの不揮発性メモリチップは、それぞれ複数の半導体レイヤ（ＬＡ１〜ＬＡｎ）を備えることができる。
【０１０４】
積層構造の半導体装置６４００において、積層構造の複数の半導体レイヤ（ＬＡ１〜ＬＡｎ）は貫通電極（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ；ＴＳＶ）６４２０を介して相互接続される。
半導体レイヤ（ＬＡ１〜ＬＡｎ）は、それぞれのビットラインに接続されたメモリストリングを含む垂直チャンネル構造のメモリセルアレイ６４１０を含む。
【０１０５】
図２４は、本発明の実施形態による不揮発性メモリ装置を含むメモリシステム６５００の１つの例を示すブロック図である。
図２４を参照すると、メモリシステム６５００はメモリコントローラ６５１０及びフラッシュメモリ装置６５２０を含む。
メモリコントローラ６５１０は、アドレス信号（ＡＤＤ）及びコマンド（ＣＭＤ）を発生させてバスを介してフラッシュメモリ装置６５２０に提供する。
データ（ＤＱ）はバスを介してメモリコントローラ６５１０からフラッシュメモリ装置６５２０に伝送されるか、またはバスを介してフラッシュメモリ装置４５２０からメモリコントローラ４５１０に伝送される。
【０１０６】
フラッシュメモリ装置６５２０は、本発明の実施形態によるフラッシュメモリ装置とすることができ、消去コマンドなどコマンドの実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を制御ブロックと分離された保存空間にバックアップし、またホストからコマンド実行の再開要請を受けると制御ブロックと分離された保存空間に保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定（復元）する。よって、フラッシュメモリ装置６５２０を含むメモリシステム６５００は安全にコマンドの中止と再開を実行することができる。
【０１０７】
図２５は、本発明の実施形態による不揮発性メモリ装置及び光接続装置を含むメモリシステム６６００の１つの例を示すブロック図である。
図２５を参照すると、メモリシステム６６００は、コントローラ６６２０、フラッシュメモリ装置６６３０、及びコントローラ６６２０とフラッシュメモリ装置６６３０をインタコネクションする複数の光接続装置（Ｏｐｔｉｃａｌ  Ｌｉｎｋ）６６１０ａ、６６１０ｂを含む。
コントローラ６６２０は、コントロールユニット６６２１、第１送信部６６２２、及び第１受信部６６２３を含む。コントロールユニット６６２１は、制御信号（ＳＮ１）を第１送信部６６２２に伝送する。
【０１０８】
第１送信部６６２２は、第１光変調器（６６２２＿１）を含むことができ、第１光変調器（６６２２＿１）は電気信号である制御信号（ＳＮ１）を第１光送信信号（ＯＴＰ１）に変換して光接続装置６６１０ａに伝送する。
【０１０９】
第１受信部６６２３は、第１光復調器（６６２３＿１）を含むことができ、第１光復調器（６６２３＿１）は光接続装置６６１０ｂから受信した第２光受信信号（ＯＰＴ２’）を電気信号であるデータ信号（ＳＮ２）に変換してコントロールユニット６６２１に伝送する。
【０１１０】
フラッシュメモリ装置６６３０は、第２受信部６６３１、メモリセルアレイ６６３２、及び第２送信部６６３３を含む。
第２受信部６６３１は、第２光復調器（６６３１＿１）を含むことができ、第２光復調器（６６３１＿１）は光接続装置６６１０ａから受信した第１光受信信号（ＯＰＴ’）を電気信号である制御信号（ＳＮ１）に変換してメモリセルアレイ６６３２に伝送する。
【０１１１】
メモリセルアレイ６６３２では、制御信号（ＳＮ１）の制御によりデータを書き込みするか、又はメモリセルアレイ６６３２から出力されたデータ信号（ＳＮ２）を第２送信部６６３３に伝送する。
【０１１２】
第２送信部６６３３は、第２光変調器（６６３３＿１）を含むことができ、第２光変調器（６６３３＿１）は電気信号であるデータ信号（ＳＮ２）を第２光データ信号（ＯＰＴ２）に変換して光接続装置６６１０ｂに伝送する。
【０１１３】
フラッシュメモリ装置６６３０は、本発明の実施形態による不揮発性メモリ装置とすることができ、消去コマンドなどコマンドの実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を制御ブロックと分離された保存空間にバックアップし、またホストからコマンド実行の再開要請を受けると制御ブロックと分離された保存空間に保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定（復元）する。よって、フラッシュメモリ装置６６３０を含むメモリシステム６６００は、安全にコマンドの中止と再開を実行することができる。
図２４及び図２５に示すメモリシステムは、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）を含むことができる。
【０１１４】
図２６は、本発明の実施形態による不揮発性メモリ装置を含む情報処理システム６７００の１つの例を示すブロック図である。
図２６を参照すると、モバイル機器やデスクトップコンピュータなどのコンピュータシステム６７００にフラッシュメモリ装置６７１１が装着される。
コンピュータシステム６７００は、システムバス６７６０に電気的に接続されるメモリシステム６７１０、モデム６７２０、中央処理装置（ＣＰＵ）６７５０、ＲＡＭ６７４０、及びユーザインターフェース６７３０を備えることができる。
【０１１５】
メモリシステム６７１０は、フラッシュメモリ装置６７１１とメモリコントローラ６７１２を含む。
フラッシュメモリ装置６７１１には、中央処理装置（ＣＰＵ）６７５０により処理されたデータ又は外部から入力されたデータが保存される。
コンピュータシステム６７００は、モバイル（ｍｏｂｉｌｅ）装置又はデスクトップ（ｄｅｓｋ−ｔｏｐ）コンピュータとすることができる。
【０１１６】
フラッシュメモリ装置６７１１は、本発明の実施形態による不揮発性メモリ装置とすることができ、消去コマンドなどのコマンドの実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を制御ブロックと分離された保存空間にバックアップし、またホストからコマンド実行の再開要請を受けると制御ブロックと分離された保存空間に保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定（復元）する。よって、フラッシュメモリ装置６７１１を含むメモリシステム６７１０は、安全にコマンドの中止と再開を実行することができる。
【０１１７】
図２６には示していないが、情報処理システム６７００には、アプリケーションチップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ）、入出力装置などが、さらに提供されることは、この分野の通常的な知識を有する者であれば自明である。
【０１１８】
図２７は、本発明の実施形態による不揮発性メモリ装置を含む情報処理システム６８００の他の例を示すブロック図である。
図２７を参照すると、モバイル機器やデスクトップコンピュータなどのコンピュータシステム６８００にフラッシュメモリ装置６８１０が装着される。
コンピュータシステム６８００は、システムバス６８６０に電気的に接続されるフラッシュメモリ装置６８１０、中央処理処置（ＣＰＵ）６８５０、及びユーザインターフェース６８３０を備えることができる。
【０１１９】
フラッシュメモリ装置６８１０は、本発明の実施形態による不揮発性メモリ装置とすることができ、消去コマンドなどのコマンドの実行中にホストからコマンド実行の中止要請を受けるとコマンド中止時のチップ情報を制御ブロックと分離された保存空間にバックアップし、またホストからコマンド実行の再開要請を受けると制御ブロックと分離された保存空間に保存されたチップ情報を受信し、受信されたチップ情報に基づいてチップの条件を設定（復元）する。よって、フラッシュメモリ装置６８１０を含むコンピュータシステム６８００は、安全にコマンドの中止と再開を実行することができる。
【０１２０】
本発明は、垂直（ｖｅｒｔｉｃａｌ）ＮＡＮＤ型フラッシュメモリ装置で発生する消去時間の長くなる現象に起因するコマンドの実行エラーを防止することができる。
例えば、消去コマンドの中止時にチップの情報を制御ロジックと分離されたメモリ空間にバックアップし、再開時に保存空間に保存されたチップの情報に基づいてチップの動作条件を設定（復元）することができる。
【０１２１】
上記では、不揮発性メモリ装置の消去、コマンドの中止、及び再開動作について主に記述した。
しかし、本発明は、プログラムコマンド、リードコマンドなどの消去コマンド以外のコマンドの中止及び再開動作についても同様に適用することができる。
【０１２２】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１２３】
本発明は、半導体装置、特に不揮発性メモリ装置及びこれを含むメモリシステム、並びにこれらを含む電子装置に好適に利用することができる。
【符号の説明】
【０１２４】
１００、１００ａ〜ｄ    不揮発性メモリ装置
１１０ａ、１１０ｂ、２１０ａ、２１０ｂ    メモリセルアレイ
１２０    ローデコーダ
１３０ａ、１３０ｂ    ページバッファ
１４０    制御ロジック
１５０    高電圧発生回路
１７０、１７０ａ    入出力回路
１７５、１７５ａ、１７５ｂ    バッファ回路
２００、２００ａ、２００ｂ、６５１０、６７１２    メモリコントローラ
２０２    バッファ回路
３００    外部保存装置
１０００、１０００ａ、２０００、３０００、４０００、５０００、６５００、６６００、６７１０    メモリシステム
６１００、６２００、６３００    メモリモジュール
６１１０、６２１０、６３１０    印刷回路基板
６１２０、６２２０、６３２０    不揮発性メモリチップ
６１３０、６２３０、６３３０    コネクタ
６２４０、６３４０    バッファ
６３５０    コントローラ
６４００    積層半導体装置
６４１０、６６３２    メモリセルアレイ
６４２０    貫通電極
６５２０、６６３０、６７１１、６８１０    フラッシュメモリ装置
６６１０ａ、６６１０ｂ    光接続装置
６６２０    コントローラ
６６２１    コントロールユニット
６６２２    第１送信部
６６２２＿１    第１光変調器
６６２３    第１受信部
６６２３＿１    第１光復調器
６６３１    第２受信部
６６３１＿１    第２光復調器
６６３３    第２送信部
６６３３＿１    第２光変調器
６７００、６８００    情報処理システム
６７２０    モデム
６７３０、６８３０    ユーザインターフェース
６７４０    ＲＡＭ
６７５０、６８５０    中央処理装置（ＣＰＵ）
６７６０、６８６０    システムバス
【図１】
2014035788.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2014035788.tif 000017
【図１６】
2014035788.tif 000018
【図１７】
2014035788.tif 000019
【図１８】
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【図１９】
2014035788.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2014035788.tif 000027
【図２６】
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【図２７】
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