(57)【要約】【課題】積層して製造する半導体装置の製造時間が短縮できる半導体装置及びチップのリペア方法を提供することを目的としている。【解決手段】第１のチップが形成されている第１のウェハと第２のチップが形成されている第２のウェハとを積層し第１のチップと第２のチップとの間をビアで接続し積層されたウェハをダイシングして形成される半導体装置であって第１のチップは第１のチップが正常であるか否かを示す情報と第１のウェハが積層された順番を示す積層情報とを保持する第１の記憶部を備え、第２のチップは第２のチップが正常であるか否かを示す情報と第２のウェハが積層された順番を示す積層情報を保持する第２の記憶部と、第１のチップに第１のチップが異常であることを示す情報が保持されている場合、第１のチップを第２のチップへ置換する置換回路とを備える。【選択図】図２
2014146394.tif 000002
【特許請求の範囲】
【請求項１】
第１のチップが形成されている第１のウェハと、第２のチップが形成されている第２のウェハとを積層し、前記第１のチップと前記第２のチップとの間をビアで接続し、積層されたウェハをダイシングして形成される半導体装置であって、
前記第１のチップは、
当該第１のチップが正常であるか否かを示す情報と、前記第１のウェハが積層された順番を示す積層情報とを保持する第１の記憶部、
を備え、
前記第２のチップは、
当該第２のチップが正常であるか否かを示す情報と、前記第２のウェハが積層された順番を示す積層情報を保持する第２の記憶部と、
前記第１のチップに、当該第１のチップが異常であることを示す情報が保持されている場合、前記第１のチップを前記第２のチップへ置換する置換回路と、
を備えることを特徴とする半導体装置。
【請求項２】
複数の前記第１のウェハに各々、形成されている前記第１のチップは、
各々、前記第１の記憶部を備え、
複数の前記第２のウェハに各々、形成されている前記第２のチップは、
各々、前記第２の記憶部を備え、
前記第２のチップは、
前記複数の前記第１のウェハにおける前記第１のチップ毎の前記第１の記憶部に保持されている当該第１のチップが異常であることを示す情報の数が、前記複数の前記第２のウェハにおける前記第２のチップ毎の前記第２の記憶部に保持されている当該第２のチップが正常であることを示す情報の数以下である場合、前記第１のチップを前記第２のチップへ置換することを示すフラグが書き込まれる第３の記憶部
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のチップは、
前記複数の前記第２のウェハにおける前記第２のチップ毎の前記第２の記憶部に保持されている当該第２のチップが正常であることを示し、かつ前記第３の記憶部に前記第１のチップを前記第２のチップへ置換することを示すフラグが書き込まれていない場合、前記置換に使用しないことを示すフラグが前記第３の記憶部に書き込まれる
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１のウェハに第１のチップを形成する工程と、
ウェハの状態で前記第１のチップの内部回路を検査する工程と、
前記第１のチップに前記検査の結果を書き込む工程と、
第２のウェハに第２のチップを形成する工程と、
ウェハの状態で前記第２のチップの内部回路を検査する工程と、
前記第２のチップに前記検査の結果を書き込む工程と、
前記第１のウェハと前記第２のウェハとを積層させる工程と、
ウェハの状態で、前記積層させた前記第１のウェハに形成されている前記第１のチップと前記第２のウェハに形成されている前記第２のチップ間にビアを形成する工程と、
ウェハの状態で、前記積層された前記第１のチップと前記第２のチップに書き込まれている前記検査の結果を読み出して再検査を行う工程と、
前記複数の前記第１のウェハにおける前記第１のチップ毎の第１の記憶部に保持されている当該第１のチップが異常であることを示す情報の数が、前記複数の前記第２のウェハにおける前記第２のチップ毎の第２の記憶部に保持されている当該第２のチップが正常であることを示す情報の数以下であるとき、前記第１のチップを前記第２のチップへ置換することを示すフラグを第３の記憶部に書き込む工程と、
を含むことを特徴とするチップのリペア方法。
【請求項５】
第１のウェハに第１のチップを形成する工程と、
ウェハの状態で前記第１のチップの内部回路を検査する工程と、
前記第１のチップに前記検査の結果を書き込む工程と、
第２のウェハに第２のチップを形成する工程と、
ウェハの状態で前記第２のチップの内部回路を検査する工程と、
前記第２のチップに前記検査の結果を書き込む工程と、
前記第１のウェハと前記第２のウェハとを積層させる工程と、
ウェハの状態で、前記積層させた前記第１のウェハに形成されている前記第１のチップと前記第２のウェハに形成されている前記第２のチップ間にビアを形成する工程と、
ウェハの状態で、前記積層された前記第１のチップと前記第２のチップに書き込まれている前記検査の結果を読み出して再検査を行う工程と、
前記複数の前記第１のウェハにおける前記第１のチップ毎の第１の記憶部に保持されている当該第１のチップが異常であることを示す情報の数が、前記複数の前記第２のウェハにおける前記第２のチップ毎の第２の記憶部に保持されている当該第２のチップが正常であることを示す情報の数以下である場合、前記第１のチップを前記第２のチップへ置換することを示すフラグを第３の記憶部に書き込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、チップのリペア方法、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、製品の小型化や低消費電力および高速化等に合わせて、製品に使用される半導体の小型化、薄型化、低消費電力化に対する要望がある。このような要望に対して、複数のパッケージを積層したり、複数のシリコンチップを１個のパッケージに収めたりする半導体がある。このように複数のシリコンチップを１つのパッケージに納める技術として、２次元的にレイアウトする２次元実装と、３次元的にレイアウトする３次元実装がある。
【０００３】
３次元実装を実現する技術として、従来、積層された複数のシリコンチップをワイヤでボンディングするワイヤボンディングが用いられている。そして、近年、ワイヤボンディングの配線スペースを無くし、より短い配線で有線接続する技術として、積層された複数のシリコンチップにＴＳＶ（シリコン貫通電極；Ｔｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を貫通させて配線する実装技術が提案されている（例えば、非特許文献１参照）。
【０００４】
また、特許文献１に記載の技術は、積み重ねられるダイ間をビアで接続し、このビアが接続される接続部に複数の情報を伝達する部分を有している。そして、特許文献１に記載の技術は、接続部の第１の部分に欠陥がある場合、接続部の第１の部分に伝わる情報を、接続部の第２の部分に置換する。ここで、欠陥とは、例えば接続部の部分が接地電圧に短絡していたり、供給電力に短絡している状態である。特許文献１に記載の技術は、ダイが収納されているＩＣ（集積回路）パッケージ内に、欠陥を確認し、欠陥がない部分に置換する回路を有している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２０１１−５０３７５９号公報
【非特許文献】
【０００６】
【非特許文献１】吉永、野村、3次元LSI実装のためのTSV技術の研究開発動向、科学技術動向  ２０１０年４月号、科学技術政策研究所、２０１０、ｐ２３〜ｐ３４
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載の技術では、接続部の部分に欠陥があった場合に他の部分へ置換できても、ダイ自体に欠陥があった場合には、パッケージ化したＩＣパッケージが使用できないため、パッケージ化された半導体装置は廃棄されていた。このため、積み重ねてビアを形成しパッケージ化しても、欠陥のあるダイがある場合に歩留まりが改善されないという課題があった。
【０００８】
本発明は上記の点に鑑みてなされたものであり、積層して製造する半導体装置の製造時間が短縮できる半導体装置、及びチップのリペア方法を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の一態様に係る半導体装置は、第１のチップが形成されている第１のウェハと、第２のチップが形成されている第２のウェハとを積層し、前記第１のチップと前記第２のチップとの間をビアで接続し、積層されたウェハをダイシングして形成される半導体装置であって、前記第１のチップは、当該第１のチップが正常であるか否かを示す情報と、前記第１のウェハが積層された順番を示す積層情報とを保持する第１の記憶部、を備え、前記第２のチップは、当該第２のチップが正常であるか否かを示す情報と、前記第２のウェハが積層された順番を示す積層情報を保持する第２の記憶部と、前記第１のチップに、当該第１のチップが異常であることを示す情報が保持されている場合、前記第１のチップを前記第２のチップへ置換する置換回路と、を備えることを特徴としている。
【００１０】
上記目的を達成するため、本発明の一態様に係るチップのリペア方法は、第１のウェハに第１のチップを形成する工程と、ウェハの状態で前記第１のチップの内部回路を検査する工程と、前記第１のチップに前記検査の結果を書き込む工程と、第２のウェハに第２のチップを形成する工程と、ウェハの状態で前記第２のチップの内部回路を検査する工程と、前記第２のチップに前記検査の結果を書き込む工程と、前記第１のウェハと前記第２のウェハとを積層させる工程と、ウェハの状態で、前記積層させた前記第１のウェハに形成されている前記第１のチップと前記第２のウェハに形成されている前記第２のチップ間にビアを形成する工程と、ウェハの状態で、前記積層された前記第１のチップと前記第２のチップに書き込まれている前記検査の結果を読み出して再検査を行う工程と、前記複数の前記第１のウェハにおける前記第１のチップ毎の第１の記憶部に保持されている当該第１のチップが異常であることを示す情報の数が、前記複数の前記第２のウェハにおける前記第２のチップ毎の第２の記憶部に保持されている当該第２のチップが正常であることを示す情報の数以下であるとき、前記第１のチップを前記第２のチップへ置換することを示すフラグを第３の記憶部に書き込む工程と、を含むことを特徴としている。
【００１１】
上記目的を達成するため、本発明の一態様に係る半導体装置の製造方法は、第１のウェハに第１のチップを形成する工程と、ウェハの状態で前記第１のチップの内部回路を検査する工程と、前記第１のチップに前記検査の結果を書き込む工程と、第２のウェハに第２のチップを形成する工程と、ウェハの状態で前記第２のチップの内部回路を検査する工程と、前記第２のチップに前記検査の結果を書き込む工程と、前記第１のウェハと前記第２のウェハとを積層させる工程と、ウェハの状態で、前記積層させた前記第１のウェハに形成されている前記第１のチップと前記第２のウェハに形成されている前記第２のチップ間にビアを形成する工程と、ウェハの状態で、前記積層された前記第１のチップと前記第２のチップに書き込まれている前記検査の結果を読み出して再検査を行う工程と、前記複数の前記第１のウェハにおける前記第１のチップ毎の第１の記憶部に保持されている当該第１のチップが異常であることを示す情報の数が、前記複数の前記第２のウェハにおける前記第２のチップ毎の第２の記憶部に保持されている当該第２のチップが正常であることを示す情報の数以下である場合、前記第１のチップを前記第２のチップへ置換することを示すフラグを第３の記憶部に書き込む工程と、を含むことを特徴としている。
【発明の効果】
【００１２】
本発明によれば、積層して製造する半導体装置の製造時間が短縮できる。
【図面の簡単な説明】
【００１３】
【図１】本実施形態に係る半導体装置の断面図である。
【図２】本実施形態に係る半導体装置におけるチップおよび冗長チップの構成と接続の一例を説明する図である。
【図３】本実施形態に係るチップ選択イネーブル回路一例の構成図である。
【図４】本実施形態に係るチップリペア回路の一例の構成図である。
【図５】本実施形態に係るチップ選択イネーブル回路におけるヒューズ回路に格納されるフラグを半導体製造装置が書き込むデータの一例を説明する図である。
【図６】本実施形態に係るチップリペア回路におけるヒューズ回路に格納されるフラグを半導体製造装置が書き込むデータの一例を説明する図である。
【図７】本実施形態に係る半導体装置の概略の製造工程を説明する図である。
【図８】本実施形態に係る１つの半導体装置になる組み合わせのチップ群を説明する図である。
【図９】比較例に係る積層半導体の製造、検査工程の一例を説明する図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置１の断面図である。図１において、紙面の横方向をｘ軸方向とし、紙面の縦方向をｙ軸方向とする。
図１に示すように、半導体装置１は、ｎ（ｎは１以上の整数）個のチップ（第１のチップ）１０−１〜１０−ｎ、冗長チップ（第２のチップ）２０−１〜２０−２、支持体４０、接点５０、および封止材６０を含んで構成される。
【００１５】
チップ１０−１〜１０−ｎは、メイン回路、チップ選択イネーブル回路、チップリペア回路を備えている。メイン回路は、例えばメモリ回路である。チップ選択イネーブル回路、チップリペア回路については、後述する。チップ１０−１〜１０−ｎおよび冗長チップ２０−１〜２０−２は、ＴＳＶ（シリコン貫通電極；Ｔｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）３０により接続されている。
【００１６】
冗長チップ２０−１〜２０−２は、チップ１０−１〜１０−ｎと同様の構成のメイン回路を有し、チップ選択イネーブル回路、チップリペア回路を備えている。
また、チップ１０−１〜１０−ｎおよび冗長チップ２０−１〜２０−２は、全て同じ構成であってもよい。
【００１７】
ＴＳＶによる配線３０は、チップ１０−１〜１０−ｎおよび冗長チップ２０−１〜２０−２を接続するビア（電極）である。ＴＳＶによる配線３０は、導電性材料で形成されている。
支持体４０は、セラミックまたは有機パッケージ基板である。
【００１８】
接点５０は、チップ１０−１〜１０−ｎと冗長チップ２０−１〜２０−２が、他の素子の信号線、配線等と接続することを可能にするために支持体４０に結合されている。接点５０は、例えば、はんだボールである。他の素子とは、プロセッサやメモリコントローラーなどである。
封止材６０は、支持体４０の少なくとも一部およびチップ１０−１〜１０−ｎと冗長チップ２０−１〜２０−２を保護している。封止材６０の内部は、充填材、あるいは空洞の場合、ガス、液体またはそれらの組み合わせで満たされていてもよい。充填材は高分子材料を含んでいてもよい。
【００１９】
図２は、本実施形態に係る半導体装置１におけるチップ１０−１〜１０−ｎおよび冗長チップ２０−１〜２０−２の構成と接続の一例を説明する図である。なお、図２において、ウェハに各々、チップ１０−１〜１０−ｎおよび冗長チップ２０−１〜２０−２が形成されているうち、各々、積層されるチップ１０−１〜１０−ｎおよび冗長チップ２０−１〜２０−２のみを示している。
【００２０】
図２に示すように、半導体装置１は、チップ１０−１〜１０−ｎおよび冗長チップ２０−１〜２０−２は、ＴＳＶによる配線３０−１、ＴＳＶによる配線３０−２により接続されている。
チップ１０−１〜１０−ｎおよび冗長チップ２０−１〜２０−２は、各々、チップ選択イネーブル回路１００、およびチップリペア回路２００を備えている。
チップ選択イネーブル回路１００は、図２の右上に示すように、スイッチ回路１０１、ヒューズ回路１０２、およびスイッチ回路１０３を備えている。チップ選択イネーブル回路１００は、チップ１０−１〜１０−ｎまたは冗長チップ２０−１〜２０−２が、何層目に積層されるかを示す積層情報、ウェハテストの結果がフェイルであることを示すフェイルフラグがヒューズ回路１０２に格納される。フェイルフラグは、チップ１０−１〜１０−ｎおよび冗長チップ２０−１〜２０−２を含むウェハの接着後、ＴＳＶプローブ、または通常のパッド（Ｐａｄ）から参照することができる。なお、チップ選択イネーブル回路１００の各回路の構成、回路間の接続については、図３を用いて後述する。
【００２１】
チップリペア回路２００は、図２の右下に示すように、スイッチ回路２０１、およびヒューズ回路２０２を備えている。チップリペア回路２００は、チップ１０−１〜１０−ｎのうち何層目に積層されたチップと、冗長チップ２０−１または２０−２とを置換する（リペアするともいう）かを示す置換情報と、リペアを行ったことを示すリペアイネーブル情報が、ヒューズ回路２０２に格納されている。なお、チップリペア回路２００の各回路の構成、回路間の接続については、図４を用いて後述する。
【００２２】
ＴＳＶによる配線３０−１は、チップ選択信号用ＴＳＶによる配線３０−１１と冗長チップ用のチップ選択信号用ＴＳＶによる配線３０−１２、チップフェイルフラグ用ＴＳＶによる配線３０−１３、および冗長チップ用のチップフェイルフラグ用ＴＳＶによる配線３０−１４を備えている。
ＴＳＶによる配線３０−２は、チップ選択信号用のＴＳＶによる配線である。
【００２３】
図３は、本実施形態に係るチップ選択イネーブル回路１００一例の構成図である。図３に示すように、チップ選択イネーブル回路１００は、スイッチ回路１０１、ヒューズ回路１０２、スイッチ回路１０３、インバータ１１１、ＦＥＴ（電界効果トランジスタ）１１２、およびＦＥＴ１１３を備えている。なお、図３に示す例では、図２において、半導体装置１が４つのチップ１０−１〜１０−４と、２つの冗長チップ２０−１〜２０−２を備える例である。また、ＦＥＴ１１２、ＦＥＴ１１３、スイッチ回路１０１のＦＥＴ１０１ａ〜１０１ｆ、およびスイッチ回路１０３のＦＥＴ１０３ａ〜１０３ｆは、ｎチャネルＭＯＳ型の電界効果トランジスタである。
【００２４】
ヒューズ回路１０２は、フェイルフラグ（Ｆｌａｇ）１０２ａ、積層情報（Ｃ１）１０２ｂ、積層情報（Ｃ２）１０２ｃ、積層情報（Ｃ３）１０２ｄ、積層情報（Ｃ４）１０２ｅ、積層情報（ＲＣ１）１０２ｆ、積層情報（ＲＣ２）１０２ｇを備えている。
なお、以下の説明では、チップ１０−１〜１０−ｎ、冗長チップ２０−１、２０−２を特定しない場合、チップと称する。
【００２５】
フェイルフラグ（Ｆｌａｇ）１０２ａは、ウェハテストの結果、ヒューズ回路１０２を有するチップが不良（フェイル）であることを示すフラグである。チップがフェイルであることを示す場合、フラグはハイレベルである。ここで、ハイレベルとは、ヒューズ回路１０２に供給される電源電圧の電圧値と同じ電圧値である。フェイルフラグ（Ｆｌａｇ）１０２ａは、インバータ１１１の入力端子、ＦＥＴ１１３のゲート端子、スイッチ回路１０１のＦＥＴ１０１ａ〜１０１ｆの各ソース端子、およびスイッチ回路１０３のＦＥＴ１０３ａ〜１０３ｆの各ドレイン端子と接続されている。
【００２６】
積層情報（Ｃ１）１０２ｂは、チップが１層目に積層されることを示すフラグである。チップが１層目に積層されることを示す場合、フラグはハイレベルである。積層情報（Ｃ１）１０２ｂは、スイッチ回路１０１のＦＥＴ１０１ａのゲート端子、およびスイッチ回路１０３のＦＥＴ１０１ａのゲート端子が接続されている。
積層情報（Ｃ２）１０２ｃは、チップが２層目に積層されることを示すフラグである。チップが２層目に積層されることを示す場合、フラグはハイレベルである。積層情報（Ｃ２）１０２ｃは、スイッチ回路１０１のＦＥＴ１０１ｂのゲート端子、およびスイッチ回路１０３のＦＥＴ１０１ｂのゲート端子が接続されている。
【００２７】
積層情報（Ｃ３）１０２ｄは、チップが３層目に積層されることを示すフラグである。チップが３層目に積層されることを示す場合、フラグはハイレベルである。積層情報（Ｃ３）１０２ｂは、スイッチ回路１０１のＦＥＴ１０１ｃのゲート端子、およびスイッチ回路１０３のＦＥＴ１０１ｃのゲート端子が接続されている。
積層情報（Ｃ４）１０２ｅは、チップが４層目に積層されることを示すフラグである。チップが４層目に積層されることを示す場合、フラグはハイレベルである。積層情報（Ｃ４）１０２ｅは、スイッチ回路１０１のＦＥＴ１０１ｄのゲート端子、およびスイッチ回路１０３のＦＥＴ１０１ｄのゲート端子が接続されている。
【００２８】
積層情報（ＲＣ１）１０２ｆは、チップがリペアの１層目に積層されることを示すフラグである。チップがリペアの１層目に積層されることを示す場合、フラグはハイレベルである。積層情報（ＲＣ１）１０２ｆは、スイッチ回路１０１のＦＥＴ１０１ｅのゲート端子、およびスイッチ回路１０３のＦＥＴ１０１ｅのゲート端子が接続されている。
積層情報（ＲＣ２）１０２ｇは、チップがリペアの２層目に積層されることを示すフラグである。チップがリペアの２層目に積層されることを示す場合、フラグはハイレベルである。積層情報（ＲＣ２）１０２ｇは、スイッチ回路１０１のＦＥＴ１０１ｇのゲート端子、およびスイッチ回路１０３のＦＥＴ１０１ｆのゲート端子が接続されている。
【００２９】
インバータ１１１は、出力端子がＦＥＴ１１３のゲート端子に接続されている。
ＦＥＴ１１２は、ソース端子が接地され、ドレイン端子がＦＥＴ１１３のソース端子に接続されている。なお、ＦＥＴ１１２のドレイン端子とＦＥＴ１１３のソース端子との交点は、チップ選択信号Ｃｈｉｐ＿ｉｎｔである。
ＦＥＴ１１３は、ドレイン端子がスイッチ回路１０１のＦＥＴ１０１ａ〜１０１ｆのソース端子に接続されている。
【００３０】
スイッチ回路１０１は、ＦＥＴ１０１ａ〜１０１ｆを備えている。
ＦＥＴ１０１ａは、ドレイン端子がチップ選択信号用ＴＳＶの配線内のＣＳ１と接続されている。ＦＥＴ１０１ｂは、ドレイン端子がチップ選択信号用ＴＳＶの配線内のＣＳ２と接続されている。ＦＥＴ１０１ｃは、ドレイン端子がチップ選択信号用ＴＳＶの配線内のＣＳ３と接続されている。ＦＥＴ１０１ｄは、ドレイン端子がチップ選択信号用ＴＳＶの配線内のＣＳ４と接続されている。ＦＥＴ１０１ｅは、ドレイン端子がチップ選択信号用ＴＳＶの配線内のＲＣＳ１と接続されている。ＦＥＴ１０１ｆは、ドレイン端子がチップ選択信号用ＴＳＶの内のＲＣＳ２と接続されている。なお、チップ選択信号ＣＳ１〜ＲＣＳ２は、ウェハをテストする半導体製造装置からの入力信号である。
【００３１】
スイッチ回路１０３は、ＦＥＴ１０３ａ〜１０３ｆを備えている。
ＦＥＴ１０３ａは、ソース端子がチップフェイル信号用ＴＳＶの配線内のＦＬ１と接続されている。ＦＥＴ１０３ｂは、ソース端子がチップフェイル信号用ＴＳＶの配線内のＦＬ２と接続されている。ＦＥＴ１０３ｃは、ソース端子がチップフェイル信号用ＴＳＶの配線内のＦＬ３と接続されている。ＦＥＴ１０３ｄは、ソース端子がチップフェイル信号用ＴＳＶの配線内のＦＬ４と接続されている。ＦＥＴ１０３ｅは、ソース端子がチップフェイル信号用ＴＳＶの配線内のＲＦＬ１と接続されている。ＦＥＴ１０３ｆは、ソース端子がチップフェイル信号用ＴＳＶの配線内のＲＦＬ２と接続されている。なお、チップフェイル信号ＦＬ１〜ＲＦＬ２は、ウェハをテストする半導体製造装置への出力信号である。
【００３２】
フェイルフラグ（Ｆｌａｇ）１０２ａが、ハイレベルの場合、スイッチ回路１０３の各ＦＥＴ１０３ａ〜１０３ｆのドレイン端子には、ハイレベルが供給される。このため、積層情報（Ｃ１）〜積層情報（ＲＣ２）に『１』のフラグが書き込まれている積層情報に接続されているスイッチ回路１０３におけるＦＥＴ１０３ａ〜１０３ｆのうちの１つがオン状態になる。一例として、積層情報（Ｃ１）に『１』が書き込まれているチップ１０−１のフェイルフラグが『１』の場合、半導体想像装置には、ＦＬ１のみ『１』、他のＦＬ２〜ＲＦＬ２が『０』である。
また、チップ選択信号ＣＳ１〜ＲＣＳ２により選択された積層情報（Ｃ１）〜積層情報（ＲＣ２）と一致するＦＥＴ１０１ａ〜１０１ｆのうちの１つがオン状態になり、ＦＥＴ１１３のドレイン端子にハイレベルが供給される。またフェイルフラグ（Ｆｌａｇ）１０２ａが、ハイレベルの場合、インバータ１１１の出力、すなわちＦＥＴ１１３のゲート端子はローレベルである。このため、ＦＥＴ１１３はオフ状態である。ＦＥＴ１１２のゲート端子がハイレベルであるため、ＦＥＴ１１２がオン状態になり、ドレイン端子の電位はソース端子の電位と同じになる。これにより、ＣＳ＿ｉｎｔ信号はローレベルとなる。
【００３３】
図４は、本実施形態に係るチップリペア回路２００の一例の構成図である。図４に示すように、チップリペア回路２００は、スイッチ回路２０１−１、ヒューズ回路２０２−１、スイッチ回路２０１−２、およびヒューズ回路２０２−２を備えている。
【００３４】
ヒューズ回路２０２−１は、イネーブル（Ｅｎａｂｌｅ）２０２−１ａ、リイネーブル（ＲＥｎａｂｌｅ）２０２−１ｂ、置換層情報（Ｒ１）２０２−１ｃ、置換情報（Ｒ２）２０２−１ｄ、置換層情報（Ｒ３）２０２−１ｅ、および置換層情報（Ｒ４）２０２−１ｆを備えている。
ヒューズ回路２０２−２は、イネーブル（Ｅｎａｂｌｅ）２０２−２ａ、リイネーブル（ＲＥｎａｂｌｅ）２０２−２ｂ、置換層情報（Ｒ１）２０２−２ｃ、置換情報（Ｒ２）２０２−２ｄ、置換層情報（Ｒ３）２０２−２ｅ、および置換層情報（Ｒ４）２０２−２ｆを備えている。また、スイッチ回路２０１−１のＦＥＴ２０１−１ｃ〜ＦＥＴ２０１−１ｈ、スイッチ回路２０１−２のＦＥＴ２０１−２ｃ〜２０１−２ｈは、ｎチャネルＭＯＳ型の電界効果トランジスタである。
図４に示すように、ヒューズ回路２０２−１とヒューズ回路２０２−２の構成は同じであるため、以下ではヒューズ回路２０２−１の構成について説明する。
【００３５】
イネーブル（Ｅｎａｂｌｅ）２０２−１ａは、チップをリペアすることを示すフラグである。チップをリペアすることを示す場合、フラグはハイレベルである。イネーブル（Ｅｎａｂｌｅ）２０２−１ａは、スイッチ回路２０１−１のインバータ２０１−１ａの入力端子に接続されている。
リイネーブル（ＲＥｎａｂｌｅ）２０２−１ｂは、冗長チップ２０−１と置換することを示すフラグである。冗長チップ２０−１と置換することを示す場合、フラグはハイレベルである。リイネーブル（ＲＥｎａｂｌｅ）２０２−１ｂは、スイッチ回路２０１−１のＮＯＲ２０１−１ｂの一方の入力端子とＦＥＴ２０１−１ｄのゲート端子とに接続されている。
【００３６】
置換層情報（Ｒ１）２０２−１ｃは、１層目に積層されているチップを置換することを示すフラグである。１層目に積層されているチップを置換することを示す場合、フラグはハイレベルである。置換層情報（Ｒ１）２０２−１ｃは、スイッチ回路２０１−１のＦＥＴ２０１−１ｅのゲート端子が接続されている。
置換層情報（Ｒ２）２０２−１ｄは、２層目に積層されているチップを置換することを示すフラグである。２層目に積層されているチップを置換することを示す場合、フラグはハイレベルである。置換層情報（Ｒ２）２０２−１ｄは、スイッチ回路２０１−１のＦＥＴ２０１−１ｆのゲート端子が接続されている。
【００３７】
置換層情報（Ｒ３）２０２−１ｅは、３層目に積層されているチップを置換することを示すフラグである。３層目に積層されているチップを置換することを示す場合、フラグはハイレベルである。置換層情報（Ｒ３）２０２−１ｅは、スイッチ回路２０１−１のＦＥＴ２０１−１ｇのゲート端子が接続されている。
置換層情報（Ｒ４）２０２−１ｆは、４層目に積層されているチップを置換することを示すフラグである。４層目に積層されているチップを置換することを示す場合、フラグはハイレベルである。置換層情報（Ｒ４）２０２−１ｆは、スイッチ回路２０１−１のＦＥＴ２０１−１ｈのゲート端子が接続されている。
【００３８】
スイッチ回路２０１−１は、インバータ２０１−１ａ、ＮＯＲ２０１−１ｂ、ＦＥＴ２０１−１ｄ〜２０１−１ｈを備えている。
スイッチ回路２０１−２は、インバータ２０１−２ａ、ＮＯＲ２０１−２ｂ、ＦＥＴ２０１−２ｄ〜２０１−２ｈを備えている。
図４に示すように、スイッチ回路２０１−１とスイッチ回路２０１−２の構成は同じであるため、以下ではスイッチ回路２０１−１の構成について説明する。
【００３９】
インバータ２０１−１ａは、出力端子がＮＯＲ２０１−１ｂの他方の入力端子に接続されている。
ＮＯＲ２０１−１ｂは、出力端子がＦＥＴ２０１−１ｃのゲート端子に接続されている。
ＦＥＴ２０１−１ｃは、ソース端子が接地され、ドレイン端子がＦＥＴ２０１−１ｄのソース端子に接続されている。ＦＥＴ２０１−１ｃのドレイン端子とＦＥＴ２０１−１ｄのソース端子との交点は、冗長チップ２０−１用のチップ選択信号ＲＣＳ１に接続されている。
ＦＥＴ２０１−１ｄは、ドレイン端子がＦＥＴ２０１−１ｅ〜２０１−１ｈの各ソース端子と接続されている。
【００４０】
ＦＥＴ２０１−１ｅは、ドレイン端子がチップ選択信号用ＴＳＶの配線内のＣＳ１と接続されている。ＦＥＴ２０１−１ｆは、ドレイン端子がチップ選択信号用ＴＳＶの配線内のＣＳ２と接続されている。ＦＥＴ２０１−１ｇは、ドレイン端子がチップ選択信号用ＴＳＶの配線内のＣＳ３と接続されている。ＦＥＴ２０１−１ｆは、ドレイン端子がチップ選択信号用ＴＳＶの配線内のＣＳ４と接続されている。
【００４１】
例えば、チップ１０−１が不良であり、冗長チップ２０−１と置換する場合を例に説明する。この場合、他のチップ１０−２〜１０−２、冗長チップ２０−１、２０−２は正常であるとする。
ヒューズ回路２０２−１において、チップ１０−１に対応するフラグＲ１が『１』であり、Ｒ２〜Ｒ４が『０』である。このため、スイッチ回路２０１−１のうち、ＦＥＴ２０１−１ｅのみがオン状態になる。
イネーブル（Ｅｎａｂｌｅ）２０２−１ａが、ハイレベルの場合、スイッチ回路１０３のインバータ２０１−１ａにはハイレベルが入力される。また、リイネーブル（ＲＥｎａｂｌｅ）２０２−１ｂがハイレベルである。これにより、ＮＯＲ２０１−１ｃには、ローレベルとハイレベルとが入力される。このため、ＮＯＲ２０１−１ｃは、ローレベルを出力する。ＦＥＴ２０１−１ｃのゲート端子がローレベルのため、ＦＥＴ２０１−１ｃはオフ状態である。リイネーブル（ＲＥｎａｂｌｅ）２０２−１ｂがハイレベルであるため、ＦＥＴ２０１−１ｄはオン状態になる。これにより、ＲＣＳ１はＣＳ１と同じ電位になる。
【００４２】
図５は、本実施形態に係るチップ選択イネーブル回路１００におけるヒューズ回路１０２に格納されるフラグを半導体製造装置が書き込むデータの一例を説明する図である。図５において、ＲＣ１、ＲＣ２、およびＣ１〜Ｃ４がアドレスを示している。また、フェイルフラグ（Ｆｌａｇ）には、ウェハテストの結果に応じて、フェイルの場合がハイレベル（１、真）か、または正常な場合はローレベル（０、偽）が選択される。
符号５０１は、冗長チップ２０−２が備えるチップ選択イネーブル回路１００におけるヒューズ回路１０２に格納されるフラグを半導体製造装置が書き込むデータである。符号５０１に示すように、書き込みデータは、ＲＣ１、ＲＣ２、およびＣ１〜Ｃ４のうちＲＣ２のみが『１』（ハイレベル、真）、フェイルフラグ（『１』または『０』）である。一例として、冗長チップ２０−２が備えるチップ選択イネーブル回路１００におけるヒューズ回路１０２にフラグを書き込むデータは、（ＲＣＳ２、ＲＳＣ１、ＣＳ４、ＣＳ３、ＣＳ２、ＣＳ１）＝（１、０、０、０、０、０）を半導体製造装置は、チップ選択用信号用ＴＳＶの配線に出力する。半導体製造装置は、別途、選択されたチップにおけるチップ選択イネーブル回路１００のフェイルフラグにハイレベルの情報を書き込む。
【００４３】
符号５０２は、冗長チップ２０−１が備えるチップ選択イネーブル回路１００におけるヒューズ回路１０２に格納されるフラグを半導体製造装置が書き込むデータである。符号５０２に示すように、書き込みデータは、ＲＣ１、ＲＣ２、およびＣ１〜Ｃ４のうちＲＣ１のみが『１』（ハイレベル、真）、フェイルフラグ（『１』または『０』）である。
【００４４】
符号５０３は、チップ１０−４が備えるチップ選択イネーブル回路１００におけるヒューズ回路１０２に格納されるフラグを半導体製造装置が書き込むデータである。符号５０３に示すように、書き込みデータは、ＲＣ１、ＲＣ２、およびＣ１〜Ｃ４のうちＣ４のみが『１』（ハイレベル、真）、フェイルフラグ（『１』または『０』）である。
符号５０４は、チップ１０−３が備えるチップ選択イネーブル回路１００におけるヒューズ回路１０２に格納されるフラグを半導体製造装置が書き込むデータである。符号５０４に示すように、書き込みデータは、ＲＣ１、ＲＣ２、およびＣ１〜Ｃ４のうちＣ３のみが『１』（ハイレベル、真）、フェイルフラグ（『１』または『０』）である。
【００４５】
符号５０５は、チップ１０−２が備えるチップ選択イネーブル回路１００におけるヒューズ回路１０２に格納されるフラグを半導体製造装置が書き込むデータである。符号５０５に示すように、書き込みデータは、ＲＣ１、ＲＣ２、およびＣ１〜Ｃ４のうちＣ２のみが『１』（ハイレベル、真）、フェイルフラグ（『１』または『０』）である。
符号５０６は、チップ１０−１が備えるチップ選択イネーブル回路１００におけるヒューズ回路１０２に格納されるフラグを半導体製造装置が書き込むデータである。符号５０６に示すように、書き込みデータは、ＲＣ１、ＲＣ２、およびＣ１〜Ｃ４のうちＣ１のみが『１』（ハイレベル、真）、フェイルフラグ（『１』または『０』）である。
【００４６】
図６は、本実施形態に係るチップリペア回路２００におけるヒューズ回路２０２に格納されるフラグを半導体製造装置が書き込むデータの一例を説明する図である。図６に示した例は、２層目のチップ１０−２のチップ選択イネーブル回路１００におけるヒューズ回路１０２に格納されるフェイルフラグがハイレベルであり、リペアチップ２０−２と置換する例である。また、冗長チップ２０−１および２０−２は、ウェハテストの結果、正常であった場合の例である。
【００４７】
符号６０１は、冗長チップ２０−２が備えるチップリペア回路２００におけるヒューズ回路２０２に格納される各フラグを半導体製造装置が書き込むデータである。
符号６０１に示すように、ヒューズ回路２０２−２には、置換にこの冗長チップ２０−２を用いるため、チップ１０−２に対応するフラグＲ２が『１』に選択され、他のＲ１、Ｒ３、Ｒ４が『０』に選択される。また、リペアに使用されるためイネーブル（Ｅｎａｂｌｅ）が『１』に選択され、リイネーブル（ＲＥｎａｂｌｅ）が『１』に選択される。
符号６０２に示すように、ヒューズ回路２０２−１には、置換にこの冗長チップ２０−１を用いないため、チップ１０−１〜１０−４に対応するフラグＲ１〜Ｒ４が全て『０』に選択され、リペアに使用されないためイネーブル（Ｅｎａｂｌｅ）が『１』に選択され、リイネーブル（ＲＥｎａｂｌｅ）が『０』に選択される。
【００４８】
図７は、本実施形態に係る半導体装置１の概略の製造工程を説明する図である。図８は、積層されたウェハｂ１〜ｂｎ（ｎは１以上の整数）に、各々積層方向に対して同じ位置に形成されている積層半導体Ｃ１であるチップｃ１〜ｃｎを示している。このチップｃ１〜ｃｎは、図２に示したチップ１０−１〜１０−ｎ、および冗長チップ２０−１〜２０−２に相当する。すなわち、積層半導体Ｃ１に対してＴＳＶによる配線が形成され、積層半導体Ｃ１の中にウェハテストでフェイルのチップがあった場合、以下のように冗長チップと置換する。なお、ウェハｂ１〜ｂｎは、例えばシリコンウェハである。
【００４９】
（ステップＳ１）不図示の半導体製造装置は、ウェハ基板ｂ１〜ｂｎ上の複数のチップ（半導体装置）ｃ毎に、メイン回路とチップ選択イネーブル回路およびチップリペア回路を形成する。半導体製造装置は、ステップＳ１が終了後、処理をステップＳ２に進める。
【００５０】
（ステップＳ２）半導体製造装置は、ウェハ基板ｂ１〜ｂｎの検査を行う。半導体製造装置は、各ウェハ基板ｂ１〜ｂｎのチップｃ毎のチップ選択イネーブル回路に、各々、ウェハ情報、検査結果に基づくフェイル情報を設定する。ここで、ウェハ情報とは、各ウェハ基板ｂ１〜ｂｎが、各々、積層される層を示す情報、メイン用として使用することを示す情報、またはリペア用に使用することを示す情報である。フェイル情報とは、検査の結果、チップｃの回路が正常ではないと判別された場合に不良を示す情報である。半導体製造装置は、ステップＳ２が終了後、処理をステップＳ３に進める。
【００５１】
（ステップＳ３）半導体製造装置は、ステップＳ２においてチップ選択イネーブル回路に設定されている層へ、検査後の各ウェハ基板ｂ１〜ｂｎを積層して接着する。一例として、１層目がリペア用に設定されているウェハ基板ｂ１であり、２層目がリペア用に設定されているウェハ基板ｂ２であり、ｎ層目がメイン用に設定されているウェハ基板ｂｎである。半導体製造装置は、ステップＳ３が終了後、処理をステップＳ４に進める。
【００５２】
（ステップＳ４）半導体製造装置は、積層されたチップに対して、各々、ＴＳＶを配線する。半導体製造装置は、ステップＳ４が終了後、処理をステップＳ５に進める。
（ステップＳ５）半導体製造装置は、ＴＳＶを配線後の各積層半導体に対して、再検査を行う。一例として、半導体製造装置は、積層半導体Ｃ１の各層に積層されているチップからイネーブル情報を読み出す。次に、半導体製造装置は、ダイシング後、１つの半導体装置になる組み合わせのチップ群毎に、フェイル情報の数をカウントする。ここで、１つの半導体装置になる組み合わせのチップ群とは、図３に示すように、１層目のウェハ基板ｂ１におけるチップｃ１、２層目のウェハ基板ｂ２におけるチップｃ２、・・・、ｎ層目のウェハ基板ｂｎにおけるチップｃｎの組み合わせによるチップ群Ｃ１である。図３は、本実施形態に係る１つの半導体装置になる組み合わせのチップ群を説明する図である。
次に、半導体製造装置は、メイン用のウェハ基板におけるフェイル情報の数ｆ１と、リペア用のウェハ基板におけるフェイル情報の数ｆ２とを比較する。次に、半導体製造装置は、リペア用のウェハ基板におけるフェイル情報の数ｆ２を用いて、リペア用のウェハ基板における正常なチップの数ｆ２’を算出する。そして、半導体製造装置は、リペア用のウェハ基板における正常なチップの数ｆ２’が、メイン用のウェハ基板におけるフェイル情報の数ｆ１以上であるとき、チップ群を良品であると判別する。半導体製造装置は、ステップＳ５が終了後、処理をステップＳ６に進める。
【００５３】
（ステップＳ６）半導体製造装置は、ステップＳ５の再検査で良品であると判別した積層半導体に対して、メイン用のウェハ基板におけるフェイル情報の数ｆ１が０ではない場合、置換する情報を、積層半導体Ｃ１の各チップのチップリペア回路に設定する。ここで、置換する情報は、フェイル情報が読み出されたメイン用のウェハ基板と、フェイル情報が読み出されていないリペア用のウェハ基板とを置換する情報である。半導体製造装置は、ステップＳ６が終了後、処理をステップＳ７に進める。
【００５４】
（ステップＳ７）半導体製造装置は、各チップ群を、ダイシングソーでウェハを切削して切り出し、チップ化する（ダイシング処理）。半導体製造装置は、ステップＳ７が終了後、処理をステップＳ８に進める。
（ステップＳ８）半導体製造装置は、切り出したチップ群に対してパッケージ処理を行う。
以上で、半導体装置１の製造工程を終了する。
【００５５】
なお、ステップＳ５において、再検査した結果、積層半導体のうち、メイン用のウェハ基板のチップｃが全て正常の場合、半導体製造装置は、リペア用のウェハ基板におけるチップｃを使用しないため、リペア用のウェハ基板におけるチップｃに対してフェイルフラグを書き込む。
また、ステップＳ５において、再検査した結果、半導体製造装置は、積層半導体のうち、リペア用のウェハ基板におけるチップｃのうち、リペアに使用しなかったリペア用のウェハ基板におけるチップｃに対してフェイルフラグを書き込む。
【００５６】
図９は、比較例に係る積層半導体の製造、検査工程の一例を説明する図である。
（ステップＳ１０１）半導体製造装置は、チップｃが形成されたウェハｂの検査を行う。
（ステップＳ１０２）半導体製造装置は、ダイシングソーでウェハｂを切削して切り出し、チップ化する。
（ステップＳ１０３）半導体製造装置は、良品のチップｃのみを選択して、選択した複数のチップを積層する。半導体製造装置は、積層した積層半導体に対してＴＳＶの配線を形成する。
【００５７】
図９に示した比較例における製造工程、検査工程により積層半導体を製造する場合、チップの内、良品のみを選択して積層させる。そして、比較例の場合、積層された１つ１つの積層半導体毎に、ＴＳＶを形成する必要があるので、製造に要する時間がかかる。このため、積層半導体を製造するためのコストが本実施形態による積層半導体の製造工程、検査工程より高い。
【００５８】
以上のように、本実施形態の半導体装置１では、第１のチップ１０−１が形成されている第１のウェハと、第２のチップ２０−１が形成されている第２のウェハとを積層し、第１のチップと第２のチップとの間をビア（３０−１、３０−２）で接続し、積層されたウェハをダイシングして形成される半導体装置であって、第１のチップ１０−１は、当該第１のチップ１０−１が正常であるか否かを示す情報と、第１のウェハが積層された順番を示す積層情報とを保持する第１の記憶部（ヒューズ回路１０２）、を備え、第２のチップ２０−１は、当該第２のチップ２０−１が正常であるか否かを示す情報と、第２のウェハが積層された順番を示す積層情報を保持する第２の記憶部（ヒューズ回路１０２）と、第１のチップ１０−１に、当該第１のチップ１０−１が異常であることを示す情報が保持されている場合、第１のチップ１０−１を第２のチップ２０−１へ置換する置換回路（チップリペア回路）と、を備える。
【００５９】
これにより本実施形態の積層半導体では、各ウェハの各チップのチップ選択イネーブル回路１００に、フェイルフラグを書き込んだ後、ウェハの状態のまま積層される。そして、積層された後、各チップのチップ選択イネーブル回路１００に書き込まれているフェイルフラグを読み出すことで再検査を行い、再検査の結果に応じて、異常のあるチップを正常なリペア用チップと置換する。これにより、本実施形態の半導体装置は、製造工程、検査工程を比較例より短縮することができる。この結果、本実施形態の半導体装置は、比較例より製造コストを低減することができる。
【００６０】
また、本実施形態によれば、ステップＳ５（図７参照）に示したように、半導体制動装置が積層されたウェハのまま再検査を行うため、検査に用いるための積層半導体装置を保持させるハンドラー等の新たな開発が不要である。一方、比較例のように積層されダイシング処理された積層半導体装置を検査するためには、積層半導体装置を保持させるハンドラー等の新たな開発が必要である。この結果、本実施形態の半導体装置は、比較例より製造コストを低減することができる。
【００６１】
なお、本実施形態では、各ウェハに形成されているチップ全てに、チップ選択イネーブル回路１００と、チップリペア回路２００を形成する例を説明したが、これに限られない。チップ選択イネーブル回路１００とチップリペア回路２００は、複数の積層されるチップのうち、正常な１層のチップのみが備えるようにしてもよい。
また、複数の積層されるチップの中に制御用回路を有する制御チップが含まれる場合、チップ選択イネーブル回路１００とチップリペア回路２００は、制御チップが備えるようにしてもよい。
【符号の説明】
【００６２】
１…半導体装置、１０−１〜１０−ｎ…チップ、２０−１〜２０−２…冗長チップ、３０…ＴＳＶ、４０…支持体、５０…接点、６０…筐体、１００…チップ選択イネーブル回路、２００…チップリペア回路、１０１、１０３、２０１−１、２０１−２…スイッチ回路、１０２、２０２−１、２０２−２…ヒューズ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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