(57)【要約】【課題】サブスレッショルド・スウィングの劣化を防止した半導体装置を提供する。【解決手段】本実施形態によれば、半導体装置は、半導体層に離間して設けられた、第１導電型の第１拡散層、及び前記第１導電型とは逆導電型の第２導電型の第２拡散層と、前記第１拡散層と前記第２拡散層との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体層の表面部に、前記第１拡散層に隣接して設けられた前記第２導電型のポケット領域と、前記ポケット領域の少なくとも一部を覆うように前記半導体層に設けられた前記第１導電型の第１エクステンション領域と、を備える。前記第１エクステンション領域の前記第２拡散層側端部は、前記ポケット領域の前記第２拡散層側端部よりも前記第２拡散層側に位置している。【選択図】図３
2014146647.tif 000002
【特許請求の範囲】
【請求項１】
半導体層に離間して設けられた、第１導電型の第１拡散層、及び前記第１導電型とは逆導電型の第２導電型の第２拡散層と、
前記第１拡散層と前記第２拡散層との間の前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体層の表面部に、前記第１拡散層に隣接して設けられた前記第２導電型のポケット領域と、
前記ポケット領域の少なくとも一部を覆うように前記半導体層に設けられた前記第１導電型の第１エクステンション領域と、
前記半導体層の表面部に、前記第１拡散層に隣接して設けられた前記第１導電型の第２エクステンション領域と、
を備え、
前記第１エクステンション領域の前記第２拡散層側端部は、前記ポケット領域の前記第２拡散層側端部よりも前記第２拡散層側に位置し、
前記第２エクステンション領域の前記第２拡散層側端部は、前記ポケット領域の前記第２拡散層側端部よりも前記第１拡散層側に位置し、
前記第２エクステンション領域の不純物濃度は、前記第１エクステンション領域の不純物濃度より高く、
前記第１エクステンション領域は前記第１拡散層に接していることを特徴とする半導体装置。
【請求項２】
半導体層に離間して設けられた、第１導電型の第１拡散層、及び前記第１導電型とは逆導電型の第２導電型の第２拡散層と、
前記第１拡散層と前記第２拡散層との間の前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体層の表面部に、前記第１拡散層に隣接して設けられた前記第２導電型のポケット領域と、
前記ポケット領域の少なくとも一部を覆うように前記半導体層に設けられた前記第１導電型の第１エクステンション領域と、
を備え、
前記第１エクステンション領域の前記第２拡散層側端部は、前記ポケット領域の前記第２拡散層側端部よりも前記第２拡散層側に位置していることを特徴とする半導体装置。
【請求項３】
前記半導体層の表面部に、前記第１拡散層に隣接して設けられた前記第１導電型の第２エクステンション領域をさらに備え、
前記第２エクステンション領域の前記第２拡散層側端部は、前記ポケット領域の前記第２拡散層側端部よりも前記第１拡散層側に位置していることを特徴とする半導体装置。
【請求項４】
前記第２エクステンション領域の不純物濃度は、前記第１エクステンション領域の不純物濃度より高いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１エクステンション領域は前記第１拡散層に接していることを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
【請求項６】
前記第１拡散層と前記第１エクステンション領域との間に前記ポケット領域が設けられており、前記第１エクステンション領域は前記第１拡散層から離間して設けられていることを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
トンネル電界効果トランジスタ（ＴＦＥＴ）は、ソースとドレインの半導体の極性が異なる、非対称な拡散層を有した消費電力の小さいＬＳＩ応用が可能なトランジスタである。ソース側にソースとは逆の導電性を有するポケット領域を挿入したｐ−ｎ−ｉ−ｎ型ＴＦＥＴが知られている。
【０００３】
しかし、従来のｐ−ｎ−ｉ−ｎ型ＴＦＥＴは、反転層とポケット領域とが接合して接合リークが増大し、サブスレッショルド・スウィング（Sub-threshold Swing、以下ＳＳと記載する）が劣化するという問題があった。また、寄生的なｎ−ｉ−ｎ型構造に由来するＭＯＳＦＥＴのモードが現れ、急峻なＳＳを実現できないという問題があった
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許公開２０１１／０３０３９５０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、サブスレッショルド・スウィングの劣化を防止した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体装置は、半導体層に離間して設けられた、第１導電型の第１拡散層、及び前記第１導電型とは逆導電型の第２導電型の第２拡散層と、前記第１拡散層と前記第２拡散層との間の前記半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体層の表面部に、前記第１拡散層に隣接して設けられた前記第２導電型のポケット領域と、前記ポケット領域の少なくとも一部を覆うように前記半導体層に設けられた前記第１導電型の第１エクステンション領域と、を備える。前記第１エクステンション領域の前記第２拡散層側端部は、前記ポケット領域の前記第２拡散層側端部よりも前記第２拡散層側に位置している。
【図面の簡単な説明】
【０００７】
【図１】比較例によるトンネルトランジスタの模式図。
【図２】比較例によるエネルギーバンド図。
【図３】第１の実施形態による半導体装置の概略構成図。
【図４】第１の実施形態によるエネルギーバンド図。
【図５Ａ】第１の実施形態による半導体装置の製造方法を説明する工程断面図。
【図５Ｂ】第１の実施形態による半導体装置の製造方法を説明する工程断面図。
【図５Ｃ】第１の実施形態による半導体装置の製造方法を説明する工程断面図。
【図６】第２の実施形態による半導体装置の概略構成図。
【図７Ａ】第２の実施形態による半導体装置の製造方法を説明する工程断面図。
【図７Ｂ】第２の実施形態による半導体装置の製造方法を説明する工程断面図。
【図７Ｃ】第２の実施形態による半導体装置の製造方法を説明する工程断面図。
【図７Ｄ】第２の実施形態による半導体装置の製造方法を説明する工程断面図。
【図８Ａ】第３の実施形態による半導体装置の製造方法を説明する工程断面図。
【図８Ｂ】第３の実施形態による半導体装置の製造方法を説明する工程断面図。
【図８Ｃ】第３の実施形態による半導体装置の製造方法を説明する工程断面図。
【図９Ａ】第４の実施形態による半導体装置の製造方法を説明する工程断面図。
【図９Ｂ】第４の実施形態による半導体装置の製造方法を説明する工程断面図。
【図９Ｃ】第４の実施形態による半導体装置の製造方法を説明する工程断面図。
【発明を実施するための形態】
【０００８】
本発明の実施形態の説明に先立ち、発明者らが本発明をなすに至った経緯について説明する。
【０００９】
図１はトンネルトランジスタの模式図であり、Ｐ型のソース領域（ソース電極）１２及びＮ型のドレイン領域（ドレイン電極）１４が、ゲート電極１６を挟むように基板１０内に設けられている。ソース領域１２とドレイン領域１４との間において、ソース領域１２に隣接してＰ型のソースエクステンション領域１８及びＮ型のポケット領域２０が形成されている。ソースエクステンション領域１８はソース領域１２と同じ極性を有し、ポケット領域２０はソース領域１２と逆の極性を有している。ポケット領域２０は、半導体基板１０の表面部に形成されており、ゲート電極１６の端部下方まで延びている。また、ポケット領域２０の下側はソースエクステンション領域１８に接触しており、ドレイン側端部は基板１０の半導体層と接触している。言い換えれば、ソース−ドレイン方向（図中横方向）において、ポケット領域２０のドレイン側端部は、ソースエクステンション領域１８のドレイン側端部と同じ位置か、又はソースエクステンション領域１８のドレイン側端部よりもドレイン側に位置している。
【００１０】
ゲート電極１６はゲート絶縁膜２２を介して基板１０上に設けられている。また、ゲート電極１６の側壁部には側壁絶縁膜２４が設けられている。
【００１１】
このトンネルトランジスタのオフ時及びオン時のエネルギーバンド図を図２に示す。バンド図は、ソースのトンネルが生じる領域からドレインへの伝導方向に沿って示されている。
【００１２】
ソース電極１２を０Ｖとし、ドレイン電極１４に正の電位を与えた場合、ゲート電極１６に与えられる電位にもとづいて、ソース−ドレイン間に流れる電流値が変化する。ゲート電極１６にバイアスＶｇ＝０Ｖを与えたとき、電流値が非常に小さいオフ状態が実現し、図２の実線に対応するバンドが得られる。ここで、Ｅｃは伝導帯のエネルギーを示し、Ｅｖは価電子帯のエネルギーを示している。ポケット領域２０が形成されているため、バンドのソース領域に凹凸が存在する。
【００１３】
ゲート電極１６に正の電位（Ｖｇ＞０）を与えた場合、チャネル中のバンドは価電子帯側へ曲げられ、図２の破線に対応するバンドが得られる。チャネルの伝導帯の最低エネルギーがソースの価電子帯の最高エネルギーを下回った際、ソースの価電子帯を占有する電子はチャネル中の伝導帯へ移動し、バンド間トンネリング（BTBT：Band to Band Tunneling）が生じる。このトンネルした電子がチャネルの伝導帯に移動すると、その電子は、電場および濃度勾配による影響を受け、輸送されてドレイン電極に到達し、電流が流れる。一方、ソース中の価電子帯において、トンネリングした後には正孔が生じる。この正孔はソース中の電場及び濃度勾配に従ってソース電極へと到達する。
【００１４】
しかしながら、図２のようなオン状態が実現された場合、図２中の矢印に示すように、チャネル中の電子はエネルギーのバリアを乗り越える必要があり、このような動作モードにおいては、ＳＳ（サブスレッショルド・スウィング）は、ＭＯＳＦＥＴの理論的限界値が下限となり、急峻なＳＳを実現できなかった。また、チャネル反転層とポケット領域２０とが接合して接合リークが増大することで、ＳＳが劣化していた。
【００１５】
以下の実施形態では、上記のような課題を解決する。以下、本発明の実施の形態を図面に基づいて説明する。
【００１６】
（第１の実施形態）図３は第１の実施形態に係る半導体装置の断面図である。半導体装置は、半導体基板（半導体層）１００上に形成されたゲート絶縁膜１０２と、ゲート絶縁膜１０２上に形成されたゲート電極１１０と、半導体基板１００内にゲート電極１１０を挟むように形成されたＰ型のソース領域（ソース電極）１０４及びＮ型のドレイン領域（ドレイン電極）１０６とを備えたＮ型トンネルトランジスタである。半導体基板１００は、例えば、ＳＯＩ基板である。
【００１７】
ゲート電極１１０の両側壁部には、側壁絶縁膜１２０が形成されている。
【００１８】
図３に示すように、ソース領域１０４とドレイン領域１０６との間において、ソース領域１０４に隣接してＰ型のソースエクステンション領域１０４ｂ及びＮ型のポケット領域１０４ｃが形成されている。ソースエクステンション領域１０４ｂはソース領域１０４と同じ極性を有し、ポケット領域１０４ｃはソース領域１０４と逆の極性を有している。
【００１９】
ポケット領域１０４ｃは、半導体基板１００の表面部に形成されており、ゲート電極１１０の端部下方まで延びている。また、ポケット領域１０４ｃ（のドレイン側）はソースエクステンション領域１０４ｂに覆われている。言い換えれば、ソース−ドレイン方向（図中横方向）において、ソースエクステンション領域１０４ｂのドレイン側端部は、ポケット領域１０４ｃのドレイン側端部よりもドレイン側に位置している。
【００２０】
ソース領域１０４、ドレイン領域１０６、ゲート電極１１０の上面部にはそれぞれシリサイド層１０４ａ、１０６ａ、１１０ａが形成されている。
【００２１】
図３に示すＮ型トンネルトランジスタのオフ時及びオン時のエネルギーバンド図を図４に示す。バンド図は、ソースのトンネルが生じる領域からドレインへの伝導方向に沿って示されている。
【００２２】
ソース電極１０４を０Ｖとし、ドレイン電極１０６に正の電位を与えた場合、ゲート電極１１０に与えられる電位にもとづいて、ソース−ドレイン間に流れる電流値が変化する。ゲート電極１１０にバイアスＶｇ＝０Ｖを与えたとき、電流値が非常に小さいオフ状態が実現し、図４の実線に対応するバンドが得られる。ここで、Ｅｃは伝導帯のエネルギーを示し、Ｅｖは価電子帯のエネルギーを示している。ソース−ドレイン方向においてソースエクステンション領域１０４ｂをポケット領域１０４ｃに隣接させることにより、ポケット領域１０４ｃは完全に空乏化された状態になり、バンドに凹凸が無くなる。
【００２３】
ゲート電極１１０に正の電位（Ｖｇ＞０）を与えた場合、図４の破線に対応するバンドが得られる。図３に示すトンネルトランジスタはＢＴＢＴが縦方向（チャネル−ゲート方向）である。ソースからチャネルへトンネルした電子はエネルギーバリアが存在しないため、ＭＯＳＦＥＴモードで実現されるような制約は無く、急峻なＳＳが実現される。
【００２４】
また、本実施形態によれば、ポケット領域１０４ｃがソースエクステンション領域１０４ｂに覆われているため、チャネル反転層とポケット領域１０４ｃとが接合して接合リークが増大することを抑制できる。
【００２５】
このように、本実施形態によれば、サブスレッショルド・スウィングの劣化を防止することができる。
【００２６】
次に、本実施形態による半導体装置の製造方法を図５Ａ（ａ）〜（ｃ）、図５Ｂ（ｄ）〜（ｆ）、図５Ｃ（ｇ）〜（ｉ）を用いて説明する。
【００２７】
まず、図５Ａ（ａ）に示すように、半導体基板１００となるＢＯＸ（Buried Oxide）−ＳＯＩ（Silicon on Insulator）構造のＳＯＩ基板上に、熱酸化法により、ゲート絶縁膜１０２となるシリコン酸化膜１０２０を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、シリコン酸化膜１０２０上に、ゲート電極１１０用の電極材１１００を堆積する。電極材は例えばポリシリコンであり、リン等のＮ型不純物がドーピングされている。さらに、電極材上にＳｉ３Ｎ４膜等の絶縁膜（ゲートハードマスク材）１５０を形成する。
【００２８】
半導体基板１００は、III−Ｖ化合物半導体基板等を用いてもよい。また、ゲート絶縁膜１０２及びゲート電極１１０は、熱酸化膜／ポリシリコンの積層構造でなく、ｈｉｇｈ−ｋ／メタルの積層構造にしてもよい。
【００２９】
次に、図５Ａ（ｂ）に示すように、絶縁膜１５０上にレジスト１５２を塗布し、リソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、絶縁膜１５０を加工する。そして、絶縁膜１５０をマスクとして電極材１１００及びシリコン酸化膜１０２０を加工し、ゲート電極１１０及びゲート絶縁膜１０２を形成する。ゲート電極１１０及びゲート絶縁膜１０２の形成前にレジスト１５２を剥離してもよい。
【００３０】
次に、図５Ａ（ｃ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１５４を形成する。そして、イオン注入を行ってソースエクステンション領域１０４ｂを形成する。この時、イオン種はＢ又はＢＦ２等を用い、ゲート電極１１０の下方までまわりこむように、半導体基板１００に対してビームを傾けて注入される。例えば、イオン注入は注入角度を変えて２回行い、高チルト角の注入量は低チルト角の注入量に比べ小さくする。
【００３１】
次に、図５Ｂ（ｄ）に示すように、ヒ素又はリンを用いてイオン注入を行い、半導体基板１００の表面部にポケット領域１０４ｃを形成する。イオン注入は低チルト角又は半導体基板１００に対し垂直に行う。イオン注入の後、ＲＴＡ等のアニール処理を行い、結晶回復を行う。
【００３２】
ソース側のシリコンを選択的にエッチングした後に、ソース側のみにｎ型不純物を含むシリコンをエピタキシャル成長させてポケット領域１０４ｃを形成するようにしてもよい。
【００３３】
図５Ａ（ｃ）に示す工程では、図５Ｂ（ｄ）に示す工程よりも高いチルト角でイオン注入を行っているため、ソース−ドレイン方向（図中横方向）において、ソースエクステンション領域１０４ｂのドレイン側端部は、ポケット領域１０４ｃのドレイン側端部よりもドレイン側に位置する。
【００３４】
次に、図５Ｂ（ｅ）に示すように、レジスト１５４を剥離した後、ゲート電極１１０の両側面に、側壁絶縁膜１２０を形成する。側壁絶縁膜１２０は、例えば、ＣＶＤにより半導体基板１００上の全面に側壁絶縁膜１２０用のＴＥＯＳ膜を堆積し、ＲＩＥによりこのＴＥＯＳ膜を異方的にエッチングすることで形成される。
【００３５】
次に、図５Ｂ（ｆ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１５６を形成する。そして、イオン注入を行ってソース領域１０４を形成する。この時、イオン種はＢ又はＢＦ２等を用いる。
【００３６】
次に、図５Ｃ（ｇ）に示すように、レジスト１５６を剥離した後、リソグラフィ法によりソース側を覆うレジスト１５８を形成する。そして、イオン注入を行ってドレイン領域１０６を形成する。この時、イオン種はＡｓ又はＰ等を用いる。
【００３７】
そして、レジスト１５８を剥離した後、ＲＴＡ等のアニール処理を行い、不純物を活性化させる。
【００３８】
次に、図５Ｃ（ｈ）に示すように、ウェットエッチングにより、ゲート電極１１０上の絶縁膜１５０を剥離する。
【００３９】
次に、図５Ｃ（ｉ）に示すように、サリサイド工程により、シリサイド層１０４ａ、１０６ａ、１１０ａを自己整合的に形成する。シリサイド層は、例えば、ＮｉＳｉ、ＮｉＳｉ２、Ｃｏ２Ｓｉ等の低抵抗なシリコンとの合金である。
【００４０】
このようにして、図３に示すような、ポケット領域１０４ｃがソースエクステンション領域１０４ｂに覆われ、サブスレッショルド・スウィングの劣化を防止したトンネルトランジスタが製造される。
【００４１】
（第２の実施形態）上記第１の実施形態では、トンネルトランジスタはＢＴＢＴが縦方向（チャネル−ゲート方向）であったが、図６に示すように、ＢＴＢＴが横方向（ソース−ドレイン方向）となる構成にしてもよい。本実施形態は、図３に示す第１の実施形態と比較して、半導体基板１００の表面部に第２ソースエクステンション領域１０４ｄが設けられている点が異なる。図６において、図３に示す第１の実施形態と同一部分には同一符号を付して説明を省略する。
【００４２】
第２ソースエクステンション領域１０４ｄは、ソース領域１０４及びソースエクステンション領域１０４ｂと同じ極性（ここではＰ型）を有している。また、第２ソースエクステンション領域１０４ｄの不純物濃度は、ソースエクステンション領域１０４ｂの不純物濃度よりも高くなっている。
【００４３】
図６に示すＮ型トンネルトランジスタのオフ時及びオン時のエネルギーバンド図は、図４と同様のものとなる。そのため、上記第１の実施形態と同様に、サブスレッショルド・スウィングの劣化を防止することができる。
【００４４】
次に、本実施形態による半導体装置の製造方法を図７Ａ（ａ）〜（ｃ）、図７Ｂ（ｄ）〜（ｆ）、図７Ｃ（ｇ）〜（ｉ）、図７Ｄ（ｊ）、（ｋ）を用いて説明する。
【００４５】
まず、図７Ａ（ａ）に示すように、半導体基板１００となるＢＯＸ（Buried Oxide）−ＳＯＩ（Silicon on Insulator）構造のＳＯＩ基板上に、熱酸化法により、ゲート絶縁膜１０２となるシリコン酸化膜１０２０を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、シリコン酸化膜１０２０上に、ゲート電極１１０用の電極材１１００を堆積する。電極材は例えばポリシリコンであり、リン等のＮ型不純物がドーピングされている。さらに、電極材上にＳｉ３Ｎ４膜等の絶縁膜（ゲートハードマスク材）１５０を形成する。
【００４６】
半導体基板１００は、III−Ｖ化合物半導体基板等を用いてもよい。また、ゲート絶縁膜１０２及びゲート電極１１０は、熱酸化膜／ポリシリコンの積層構造でなく、ｈｉｇｈ−ｋ／メタルの積層構造にしてもよい。
【００４７】
次に、図７Ａ（ｂ）に示すように、絶縁膜１５０上にレジスト１５２を塗布し、リソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、絶縁膜１５０を加工する。そして、絶縁膜１５０をマスクとして電極材１１００及びシリコン酸化膜１０２０を加工し、ゲート電極１１０及びゲート絶縁膜１０２を形成する。ゲート電極１１０及びゲート絶縁膜１０２の形成前にレジスト１５２を剥離してもよい。
【００４８】
次に、図７Ａ（ｃ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１５４を形成する。そして、イオン注入を行ってソースエクステンション領域１０４ｂを形成する。この時、イオン種はＢ又はＢＦ２等を用い、ゲート電極１１０の下方までまわりこむように、半導体基板１００に対してビームを傾けて注入される。
【００４９】
次に、図７Ｂ（ｄ）に示すように、レジスト１５４を剥離した後、ゲート電極１１０の両側面に、側壁絶縁膜（オフセットスペーサ）１２２を形成する。側壁絶縁膜１２２は、例えば、ＣＶＤにより半導体基板１００上の全面に側壁絶縁膜１２２用のＴＥＯＳ膜を堆積し、ＲＩＥによりこのＴＥＯＳ膜を異方的にエッチングすることで形成される。側壁絶縁膜１２２にはＳｉ３Ｎ４膜等の他の絶縁膜を用いてもよい。
【００５０】
次に、図７Ｂ（ｅ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１６０を形成する。そして、ヒ素又はリンを用いてイオン注入を行い、半導体基板１００の表面部にポケット領域１０４ｃを形成する。イオン注入は低チルト角で行ってもよいし、半導体基板１００に対して垂直に行ってもよい。ソース−ドレイン方向（図中横方向）において、ソースエクステンション領域１０４ｂのドレイン側端部は、ポケット領域１０４ｃのドレイン側端部よりもドレイン側に位置する。
【００５１】
次に、図７Ｂ（ｆ）に示すように、Ｂ又はＢＦ２等を用いてイオン注入を行い、半導体基板１００の表面部に第２ソースエクステンション領域１０４ｄを形成する。ここでイオン注入のドーズ量は、図７Ａ（ｃ）に示す工程におけるイオン注入のドーズ量よりも大きくする。イオン注入後、ＲＴＡ等のアニール処理を行い、結晶回復を行う。
【００５２】
次に、図７Ｃ（ｇ）に示すように、レジスト１６０を剥離した後、ゲート電極１１０の両側面に、側壁絶縁膜１２２を介して、側壁絶縁膜１２０を形成する。側壁絶縁膜１２０は、例えば、ＣＶＤにより半導体基板１００上の全面に側壁絶縁膜１２０用のＴＥＯＳ膜を堆積し、ＲＩＥによりこのＴＥＯＳ膜を異方的にエッチングすることで形成される。
【００５３】
次に、図７Ｃ（ｈ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１５６を形成する。そして、イオン注入を行ってソース領域１０４を形成する。この時、イオン種はＢ又はＢＦ２等を用いる。
【００５４】
次に、図７Ｃ（ｉ）に示すように、レジスト１５６を剥離した後、リソグラフィ法によりソース側を覆うレジスト１５８を形成する。そして、イオン注入を行ってドレイン領域１０６を形成する。この時、イオン種はＡｓ又はＰ等を用いる。そして、レジスト１５８を剥離した後、ＲＴＡ等のアニール処理を行い、不純物を活性化させる。
【００５５】
次に、図７Ｄ（ｊ）に示すように、ウェットエッチングにより、ゲート電極１１０上の絶縁膜１５０を剥離する。
【００５６】
次に、図７Ｄ（ｋ）に示すように、サリサイド工程により、シリサイド層１０４ａ、１０６ａ、１１０ａを自己整合的に形成する。シリサイド層は、例えば、ＮｉＳｉ、ＮｉＳｉ２、Ｃｏ２Ｓｉ等の低抵抗なシリコンとの合金である。
【００５７】
このようにして、図６に示すような、ポケット領域１０４ｃがソースエクステンション領域１０４ｂに覆われ、サブスレッショルド・スウィングの劣化を防止し、ＢＴＢＴが横方向（ソース−ドレイン方向）となるトンネルトランジスタが製造される。
【００５８】
（第３の実施形態）上記第１の実施形態では半導体基板１００としてＳＯＩ基板を用いる例について説明したが、バルク基板を用いてもよい。バルク基板を用いたトンネルトランジスタの製造方法を図８Ａ（ａ）〜（ｃ）、図８Ｂ（ｄ）〜（ｆ）、図８Ｃ（ｇ）〜（ｉ）を用いて説明する。
【００５９】
まず、図８Ａ（ａ）に示すように、半導体基板１００となるバルクＳｉ基板にボロン等のＰ型の不純物を注入し、アニールを行うことでチャネル領域１００ａを形成する。そして、半導体基板１００上に、熱酸化法により、ゲート絶縁膜１０２となるシリコン酸化膜１０２０を形成する。続いて、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、シリコン酸化膜１０２０上に、ゲート電極１１０用の電極材１１００を堆積する。電極材は例えばポリシリコンであり、リン等のＮ型不純物がドーピングされている。さらに、電極材上にＳｉ３Ｎ４膜等の絶縁膜（ゲートハードマスク材）１５０を形成する。
【００６０】
チャネル領域１００ａは、不純物が添加されたＳｉをエピタキシャル成長させることで形成してもよい。
【００６１】
次に、図８Ａ（ｂ）に示すように、絶縁膜１５０上にレジスト１５２を塗布し、リソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、絶縁膜１５０を加工する。そして、絶縁膜１５０をマスクとして電極材１１００及びシリコン酸化膜１０２０を加工し、ゲート電極１１０及びゲート絶縁膜１０２を形成する。ゲート電極１１０及びゲート絶縁膜１０２の形成前にレジスト１５２を剥離してもよい。
【００６２】
次に、図８Ａ（ｃ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１５４を形成する。そして、イオン注入を行ってソースエクステンション領域１０４ｂを形成する。この時、イオン種はＢ又はＢＦ２等を用い、ゲート電極１１０の下方までまわりこむように、半導体基板１００に対してビームを傾けて注入される。上記第１の実施形態では、イオン注入は注入角度を変えて２回行っていたが、本実施形態では、高チルト角のイオン注入を省略することができる。
【００６３】
次に、図８Ｂ（ｄ）に示すように、ヒ素又はリンを用いてイオン注入を行い、半導体基板１００の表面部にポケット領域１０４ｃを形成する。イオン注入は低チルト角又は半導体基板１００に対し垂直に行う。イオン注入の後、ＲＴＡ等のアニール処理を行い、結晶回復を行う。
【００６４】
次に、図８Ｂ（ｅ）に示すように、レジスト１５４を剥離した後、ゲート電極１１０の両側面に、側壁絶縁膜１２０を形成する。側壁絶縁膜１２０は、例えば、ＣＶＤにより半導体基板１００上の全面に側壁絶縁膜１２０用のＴＥＯＳ膜を堆積し、ＲＩＥによりこのＴＥＯＳ膜を異方的にエッチングすることで形成される。
【００６５】
次に、図８Ｂ（ｆ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１５６を形成する。そして、イオン注入を行ってソース領域１０４を形成する。この時、イオン種はＢ又はＢＦ２等を用いる。
【００６６】
次に、図８Ｃ（ｇ）に示すように、レジスト１５６を剥離した後、リソグラフィ法によりソース側を覆うレジスト１５８を形成する。そして、イオン注入を行ってドレイン領域１０６を形成する。この時、イオン種はＡｓ又はＰ等を用いる。
【００６７】
そして、レジスト１５８を剥離した後、ＲＴＡ等のアニール処理を行い、不純物を活性化させる。
【００６８】
次に、図８Ｃ（ｈ）に示すように、ウェットエッチングにより、ゲート電極１１０上の絶縁膜１５０を剥離する。
【００６９】
次に、図８Ｃ（ｉ）に示すように、サリサイド工程により、シリサイド層１０４ａ、１０６ａ、１１０ａを自己整合的に形成する。シリサイド層は、例えば、ＮｉＳｉ、ＮｉＳｉ２、Ｃｏ２Ｓｉ等の低抵抗なシリコンとの合金である。
【００７０】
このようにして、Ｎ型のポケット領域１０４ｃがＰ型不純物領域に覆われ、サブスレッショルド・スウィングの劣化を防止したトンネルトランジスタが製造される。
【００７１】
（第４の実施形態）上記第１の実施形態では半導体基板１００としてＳＯＩ基板を用いる例について説明したが、薄膜ＳＯＩ基板を用いてもよい。薄膜ＳＯＩ基板を用いたトンネルトランジスタの製造方法を図９Ａ（ａ）〜（ｃ）、図９Ｂ（ｄ）〜（ｆ）、図９Ｃ（ｇ）〜（ｉ）を用いて説明する。
【００７２】
まず、図９Ａ（ａ）に示すように、半導体基板１００となる薄膜ＳＯＩ基板上に、熱酸化法により、ゲート絶縁膜１０２となるシリコン酸化膜１０２０を形成する。続いて、ＣＶＤ法により、シリコン酸化膜１０２０上に、ゲート電極１１０用の電極材１１００を堆積する。電極材は例えばポリシリコンであり、リン等のＮ型不純物がドーピングされている。さらに、電極材上にＳｉ３Ｎ４膜等の絶縁膜（ゲートハードマスク材）１５０を形成する。
【００７３】
次に、図９Ａ（ｂ）に示すように、絶縁膜１５０上にレジスト１５２を塗布し、リソグラフィとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、絶縁膜１５０を加工する。そして、絶縁膜１５０をマスクとして電極材１１００及びシリコン酸化膜１０２０を加工し、ゲート電極１１０及びゲート絶縁膜１０２を形成する。ゲート電極１１０及びゲート絶縁膜１０２の形成前にレジスト１５２を剥離してもよい。
【００７４】
次に、図９Ａ（ｃ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１５４を形成する。そして、イオン注入を行ってソースエクステンション領域１０４ｂを形成する。この時、イオン種はＢ又はＢＦ２等を用い、ゲート電極１１０の下方までまわりこむように、半導体基板１００に対してビームを傾けて注入される。
【００７５】
次に、図９Ｂ（ｄ）に示すように、レジスト１５４を剥離した後、ゲート電極１１０の両側面に、側壁絶縁膜（オフセットスペーサ）１２２を形成する。側壁絶縁膜１２２は、例えば、ＣＶＤにより半導体基板１００上の全面に側壁絶縁膜１２２用のＴＥＯＳ膜を堆積し、ＲＩＥによりこのＴＥＯＳ膜を異方的にエッチングすることで形成される。側壁絶縁膜１２２にはＳｉ３Ｎ４膜等の他の絶縁膜を用いてもよい。
【００７６】
次に、図９Ｂ（ｅ）に示すように、リソグラフィ法によりドレイン側を覆うレジスト１６０を形成する。そして、ヒ素又はリンを用いてイオン注入を行い、半導体基板にポケット領域１０４ｃを形成する。イオン注入は低チルト角で行ってもよいし、半導体基板１００に対して垂直に行ってもよい。ソース−ドレイン方向（図中横方向）において、ソースエクステンション領域１０４ｂのドレイン側端部は、ポケット領域１０４ｃのドレイン側端部よりもドレイン側に位置する。
【００７７】
次に、図９Ｂ（ｆ）に示すように、Ｂ又はＢＦ２等を用いてイオン注入を行い、半導体基板１００にソース領域１０４を形成する。イオン注入後、ＲＴＡ等のアニール処理を行い、結晶回復を行う。
【００７８】
次に、図９Ｃ（ｇ）に示すように、レジスト１６０を剥離した後、ゲート電極１１０の両側面に、側壁絶縁膜１２２を介して、側壁絶縁膜１２０を形成する。側壁絶縁膜１２０は、例えば、ＣＶＤにより半導体基板１００上の全面に側壁絶縁膜１２０用のＴＥＯＳ膜を堆積し、ＲＩＥによりこのＴＥＯＳ膜を異方的にエッチングすることで形成される。
【００７９】
次に、図９Ｃ（ｈ）に示すように、リソグラフィ法によりソース側を覆うレジスト１５８を形成する。そして、イオン注入を行ってドレイン領域１０６を形成する。この時、イオン種はＡｓ又はＰ等を用いる。そして、レジスト１５８を剥離した後、ＲＴＡ等のアニール処理を行い、不純物を活性化させる。
【００８０】
次に、図９Ｃ（ｉ）に示すように、ウェットエッチングにより、ゲート電極１１０上の絶縁膜１５０を剥離する。そして、サリサイド工程により、シリサイド層１０４ａ、１０６ａ、１１０ａを自己整合的に形成する。シリサイド層は、例えば、ＮｉＳｉ、ＮｉＳｉ２、Ｃｏ２Ｓｉ等の低抵抗なシリコンとの合金である。
【００８１】
このようにして、ポケット領域１０４ｃがソースエクステンション領域１０４ｂに覆われ、サブスレッショルド・スウィングの劣化を防止し、薄膜ＳＯＩ基板を用いたトンネルトランジスタが製造される。
【００８２】
上記第１〜第４の実施形態では、Ｎ型トンネルトランジスタについて説明したが、不純物の種類を任意に変えることで、Ｐ型トンネルトランジスタにも適用することができる。
【００８３】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００８４】
１００  半導体基板
１０２  ゲート絶縁膜
１０４  ソース領域
１０４ｂ  ソースエクステンション領域
１０４ｃ  ポケット領域
１０６  ドレイン領域
１１０  ゲート電極
１２０  側壁絶縁膜
【図１】
2014146647.tif 000003
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
2014146647.tif 000008
【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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