(57)【要約】【課題】  半導体装置及びその製造方法に関し、再配線形成に伴う金属残渣による配線間のショートや耐圧の低下を防止する。【解決手段】  埋込配線が疎な領域に表面に、バリア膜が形成された研磨促進用の凹部パターンを設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子が形成された半導体基板と、
前記半導体基板の表面に形成された埋込配線と、
前記埋込配線が疎な領域に表面にバリア膜が形成された凹部パターンを有することを特徴とする半導体装置。
【請求項２】
前記凹部パターンの平面形状が、矩形または円状形のいずれかであり、
前記矩形の短辺または、円状形の短軸長が前記埋込配線の最小配線幅の３倍以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記凹部パターンの密度が、前記最少配線幅で形成された配線の最大密度部分の１０％乃至１００％であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記凹部パターンと前記埋込配線の間隔が、前記埋込配線の高さの２倍以上であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
素子及び外部接続用ランドが形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に少なくとも埋込配線形成用のトレンチと、前記トレンチの密度が疎な領域に凹部パターンを形成する工程と、
前記トレンチ及び前記凹部パターンを含む露出表面にバリア膜及びめっきシード層を形成する工程と、
少なくとも前記凹部パターンを除く領域にＣｕを最大成分とするＣｕ系導電体をめっき法により選択的に成膜して前記トレンチを完全に埋め込む工程と、
前記Ｃｕ系導電体、めっきシード層及びバリア膜の不要部分を研磨により除去して埋込配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであり、例えば、再配線構造形成の際における短絡防止に関するものである。
【背景技術】
【０００２】
近年、電子機器に対する小型化、高性能化及び低価格化等の要求に伴い、半導体チップの微細化や多端子化とともに、半導体チップを搭載する回路基板の微細化、多層化、及び該回路基板上での電子部品の高密度実装化が進められている。そのため、半導体チップの多端子化、これら端子の狭ピッチ化に伴い、多層回路基板にも微細配線化が求められている。
【０００３】
このような要請に応えるために、複数種の半導体チップをモールド樹脂で一体化する疑似ＳＯＣ(Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ)が注目を集めている（例えば、特許文献１参照）。このような疑似ＳＯＣを形成する際には、その表面に再配線構造を形成する必要がある。
【０００４】
このような再配線構造を形成する際には、ダマシン法を用いて埋め込みＣｕ配線を形成することが検討されている。しかし、ダマシン法によりＣｕ配線を形成した場合には、配線の密な領域は、エロージョン（浸食）が進み配線或いはビアの高さが低くなるが、配線の疎な領域では、配線或いはビアの高さが高くなってしまうという問題がある。
【０００５】
そこで、このような問題を解決するために、配線が密な部分に研磨ストッパ膜を設けることが提案されている（例えば、特許文献２参照）。ここで、図９を参照して、従来の改良型ダマシン法による配線形成方法を説明する。まず、図９(ａ)に示すように、シリコン基板（図示は省略）上に、樹脂層８１を介して配線８２，８３を設け、再び樹脂層８４で被覆する。次いで、表面にＳｉＮ等の研磨ストッパ膜８５を設ける。
【０００６】
次いで、図９(ｂ)に示すように、配線が密な領域以外の研磨ストッパ膜８５を選択的エッチングにより除去する。次いで、図９(ｃ)に示すように、配線８２，８３に達する配線用のトレンチ８６或いはビアホール８７を形成する。
【０００７】
次いで、図９(ｄ)に示すように、全面に、バリア膜及びめっきシード層（いずれも図示を省略）を設けたのち、電解めっき法によりＣｕめっき膜を堆積させる。次いで、ＣＭＰ（化学機械研磨）法により、余分なＣｕめっき膜を除去して、ビア８８或いは埋込配線８９を形成する。なお、研磨は研磨ストッパ膜８５で停止して、研磨ストッパ膜８５をエッチングで除去しても良いし或いは研磨ストッパ膜８５自体を研磨により除去しても良い。
【０００８】
このように、配線が密な領域に研磨ストッパ膜を設けることによって、Ｃｕ配線或いはビアの高さの均一化が可能になる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−０６４９５４号公報
【特許文献２】特開２００１−２３０２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、上述のように配線が密な領域に研磨ストッパ膜を設けた場合に、配線が疎な領域において、ＣＭＰ工程後にメタルが残る場合がある。そして、この残るパターンを予想することが困難であり、この残渣が配線間を短絡させてしまう可能性がある。
【００１１】
即ち、従来、ＬＳＩ再配線、ウェーハレベルパッケージ、或いは、疑似ＳＯＣにおいて、樹脂からなる層間絶縁膜に形成したトレンチ内にＣｕを充填してダマシン配線を形成する際に、樹脂上にバリアメタル兼メッキシードとしてＴｉ／Ｃｕを成膜している。
【００１２】
しかし、配線が疎の領域においてはトレンチ間の間隔が広いため、Ｔｉ膜の研磨が不十分となり残渣が発生する場合があり、この残渣が配線間のショートや耐圧の劣化の原因となっていた。ここで、この事情を図１０を参照して説明する。
【００１３】
図１０は、従来の改良ダマシン法における問題点の説明図であり、図１０（ａ）は概念的平面図であり、図１０（ｂ）は、図１０（ａ）におけるＡ-Ｂを結ぶ一点鎖線に沿った概念的断面図である。埋込配線９５が疎な領域においては、研磨速度が遅くなるので埋込配線９５の間にバリア膜残渣９６が生じてしまう。なお、図における符号９１，９２，９３は、夫々接続ポスト、樹脂層及び永久絶縁膜であり、図９をより現実的な構成として示している。
【００１４】
したがって、半導体装置及びその製造方法において、再配線形成に伴う金属残渣による配線間のショートや耐圧の低下を防止することを目的とする。
【課題を解決するための手段】
【００１５】
開示する一観点からは、素子が形成された半導体基板と、前記半導体基板の表面に形成された埋込配線と、前記埋込配線が疎な領域に表面にバリア膜が形成された凹部パターンを有することを特徴とする半導体装置が提供される。
【００１６】
また、開示する別の観点からは、素子及び外部接続用ランドが形成された半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に少なくとも埋込配線形成用のトレンチと、前記トレンチの密度が疎な領域に凹部パターンを形成する工程と、前記トレンチ及び前記凹部パターンを含む露出表面にバリア膜及びめっきシード層を形成する工程と、少なくとも前記凹部パターンを除く領域にＣｕを最大成分とするＣｕ系導電体をめっき法により選択的に成膜して前記トレンチを完全に埋め込む工程と、前記Ｃｕ系導電体、めっきシード層及びバリア膜の不要部分を研磨により除去して埋込配線を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１７】
開示の半導体装置及びその製造方法によれば、再配線形成に伴う金属残渣による配線間のショートや耐圧の低下を防止することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態の半導体装置の説明図である。
【図２】凹部パターンの密度の説明図である。
【図３】本発明の実施例１の半導体装置の製造工程の途中までの説明図である。
【図４】本発明の実施例１の半導体装置の製造工程の図３以降の途中までの説明図である。
【図５】本発明の実施例１の半導体装置の製造工程の図４以降の途中までの説明図である。
【図６】本発明の実施例１の半導体装置の製造工程の図５以降の説明図である。
【図７】本発明の実施例１の半導体装置のＣＭＰ直後の説明図である。
【図８】本発明の実施例２の疑似ＳＯＣの概念的断面図である。
【図９】従来の改良型ダマシン法による配線形成方法説明図である。
【図１０】従来の改良型ダマシン法における問題点の説明図である。
【発明を実施するための形態】
【００１９】
ここで、図１を参照して、本発明の実施の形態の半導体装置を説明する。図１は本発明の実施の形態の半導体装置の説明図であり、図１（ａ）は概念的平面図であり、図１（ｂ）は、図１（ａ）におけるＡ−Ｂを結ぶ一点鎖線に沿った概略的断面図である。図１に示すように、素子が形成された半導体基板１の表面に形成された絶縁層５に埋め込まれた埋込配線９が疎な領域に表面に研磨促進パターンとなるバリア膜８が形成された凹部パターン７を設ける。なお、図１における符号２，３，４，６は、それぞれ、外部接続用ランド、カバー膜、接続ポスト、トレンチである。
【００２０】
この場合、凹部パターン７の平面形状は、矩形または円状形のいずれかとし、矩形の短辺または、円状形の短軸長を埋込配線９の最小配線幅Ｗの３倍以上とすることが望ましい。したがって、埋込配線９の最小配線幅Ｗが５μｍの場合、凹部パターン７の最短部長Ｌは１５μｍ以上にする。典型的には、一辺が１５μｍ乃至５０μｍの正方形或いは直径が１５μｍ×５０μｍの円形とするが、長方形でも、台形でも、楕円でもどのような形状でも良い。
【００２１】
また、凹部パターン７と埋込配線９の間隔ｄは、埋込配線９の高さの２倍以上とすることが望ましい。即ち、絶縁層５が樹脂層である場合に、樹脂層にトレンチ６と凹部パターン７を形成する際のキュア工程において、両者の間隔ｄが狭い場合、キュア時の絶縁膜の収縮による応力によりトレンチ６の深さが深いほど、トレンチ６の側壁が傾き、埋込配線９の形状が歪むことになる。したがって、埋込配線９を設計通りに形成するためには、両者の間隔ｄをトレンチ６の高さの２倍以上とする必要がある。
【００２２】
また、凹部パターン７の密度は、最少配線幅で形成された埋込配線９の最大密度部分の１０％乃至１００％、より好適には４０％乃至１００％にすることが望ましい。ここで、図２を参照して凹部パターン７の密度を説明する。埋込配線９が１：１のＬ＆Ｓパターンで形成される場合を最大密度とすると、埋込配線の面積占有率は５０％になる。
【００２３】
上述のように、埋込配線９の最小配線幅Ｗが５μｍの場合、凹部パターン７の最短部長Ｌは１５μｍ以上となるので、凹部パターン７を一辺が１５μｍの正方形とした場合を考える。互いに隣接する凹部パターン７の間隔Ｄを２１．３μｍにした場合には、凹部パターン７の面積占有率は約５０％になり、最少配線幅で形成された埋込配線９の最大密度部分の１００％に相当する。また、互いに隣接する凹部パターン７の間隔Ｄを６７．１μｍにした場合には、凹部パターン７の面積占有率は約５％になり、最少配線幅で形成された埋込配線９の最大密度部分の１０％に相当する。最少配線幅で形成された埋込配線９の最大密度部分の４０％にするためには、互いに隣接する凹部パターン７の間隔Ｄを３３．６μｍにすれば良い。
【００２４】
このような、研磨促進パターンとなる凹部パターン７を設けることによって、埋込配線９が疎な領域の平坦部において、バリア膜８の残渣が発生することがなく、それによって、配線間の短絡や耐圧の低下が発生することがない。
【００２５】
このように、表面にバリア膜８を有する凹部パターン７を形成するためには、トレンチ６をＣｕを最大成分とするＣｕ系導電体で埋め込む工程において、凹部パターンをめっき防止膜で覆って電解メッキを行えば良い。なお、互いに隣接する凹部パターン７の間の領域は、めっき防止膜を設けずにＣｕ系導電体が成膜するようにすることが望ましく、それによって、めっきの膜厚の均一性が向上する。
【００２６】
このような、再配線構造に伴う研磨促進用の凹部パターンの適用は単一の半導体装置に限られるものではなく、少なくとも一つの特性が他と異なる複数の半導体チップを樹脂モールドにより一体化した擬似ＳＯＣにも適用されるものである。さらには、多層回路基板にも設けられるものである。
【実施例１】
【００２７】
次に、図３乃至図７を参照して、本発明の実施例１の半導体装置の製造工程を説明する。まず、図３（ａ）に示すように、内部に素子を形成したＬＳＩチップ２１の表面に外部接続用ランド２２を設け、ＳｉＮからなるカバー膜２３で覆う。
【００２８】
次いで、図３（ｂ）に示すように、Ｃｕポスト２４を選択めっきで形成した後、ポリイミド樹脂からなる樹脂絶縁膜２５を設け、Ｃｕポスト２４の頂面を露出させる。次いで、図４（ｃ）に示すように、全面に感光性絶縁樹脂ＷＰＲ−１２０１（ＪＳＲ社製商品型番）をポストベーク後の厚さが６〜７μｍになるように塗布して感光性樹脂絶縁膜２６を形成する。
【００２９】
次いで、図４（ｄ）に示すように、最小線幅が５μｍになるように、露光・現像してトレンチ２７を形成する。この時、配線が疎な領域には研磨促進用の凹部パターン２８を同時に形成する。ここでは、トレンチ２７と凹部パターン２８との間隔がトレンチ２７の深さの２倍以上になるように、１５μｍの間隙を設ける。また、凹部パターン２８の平面形状は１５μｍ×１５μｍの正方形とし、互いに隣接する凹部パターン２８の間隔は３０μｍとする。
【００３０】
次いで、２００℃で１時間のキュアを行って感光性樹脂絶縁膜２６を永久絶縁膜２９にする。この時、トレンチ２７と凹部パターン２８との間隔を１５μｍとしているので、トレンチ２７の形状が凹部パターン２８に引っ張られて歪むことがなく、幅が５μｍで高さが５．５〜６．５μｍのトレンチ２７となる。
【００３１】
次いで、図５（ｅ）に示すように、スパッタ法を用いて、厚さが３０ｎｍ〜２００ｎｍのＴｉ膜３０を密着層兼バリア膜とし、厚さが３０ｎｍ〜２００ｎｍのＣｕ膜３１をめっきシード層として順次成膜する。なお、ここでは、Ｔｉ膜３０及びＣｕ膜３１の厚さは、５０ｎｍ及び１００ｎｍとする。
【００３２】
次いで、図５（ｆ）に示すように、凹部パターン２８を覆うようにレジストを用いてめっき防止膜３２を形成する。この時、成膜するめっき層の膜厚を均一にするために、隣接凹部パターン２８の間にはめっき防止膜３２を設けずに、Ｃｕ膜３１を露出させる。
【００３３】
次いで、図６（ｇ）に示すように、電解めっき法により厚さが１０μｍ以上のＣｕめっき膜３３を堆積させて、トレンチ２７を完全に埋め込む。
【００３４】
次いで、図６（ｈ）に示すように、めっき防止膜３２を除去したのち、ＣｕスラリＨＳ−３Ｃ９３５（日立化成製商品型番）のみを用いて永久絶縁膜２９の厚さが５μｍとなるまでＣＭＰを行うことで、最小配線間隔が５μｍ、配線高さが５μｍの矩形断面の埋込配線３４が形成される。図７はＣＭＰ直後の半導体装置の説明図であり、図７(ａ)は概念的平面図であり、図７(ｂ)は図７(ａ)におけるＡ−Ａ′を結ぶ一点鎖線に沿った概念的断面図である。この時、凹部パターン２８が研磨促進パターンとなるので、埋込配線３４が疎な領域の平坦部の表面にバリア膜残渣が残ることがない。
【００３５】
以上、説明したように、本発明の実施例１においては、配線が疎な領域に研磨促進用の凹部パターンを設けているので、配線が疎な領域において研磨が十分に行われ、バリア膜残渣が発生することがなく、それによって、配線間の短絡や耐圧低下が防止される。
【実施例２】
【００３６】
次に、図８を参照して、本発明の実施例２の疑似ＳＯＣを説明するが、配線及び研磨促進パターンの形成工程は上記の実施例１と同様であるので、ここでは再配線形成後の疑似ＳＯＣの断面図のみを示す。
【００３７】
図８は、本発明の実施例２の疑似ＳＯＣの概念的断面図であり、まず、支持基板（図示は省略）上に、接続用ランド４２１〜４２３を形成した複数の異種の半導体チップ４１1〜４１３を貼り付けてモールド樹脂４３でモールドする。ここでは、半導体チップ４１１〜４１３をそれぞれＣＰＵ、センサ、メモリとする。
【００３８】
支持基板から剥離した後、接続用ランド４２１〜４２３にＣｕポスト４４を形成したのち、ポリイミド樹脂から樹脂絶縁膜４５で覆うとともに、Ｃｕポスト４４の頂面を露出させる。以降は、上記の実施例１と同様に、最終的には永久絶縁膜５１となる感光性絶縁膜を塗布したのち、露光・現像してトレンチ及び研磨促進用の凹部パターン５２を形成する。次いで、密着層５３及びめっきシード層５４を介してＣｕめっき膜で埋め込んだのち、ＣＭＰ法により平坦化して埋込配線５５を形成する。
【００３９】
次いで、再び、最終的には永久絶縁膜５６となる感光性絶縁膜を塗布したのち、露光・現像してビアホールを形成する。次いで、密着層５８及びめっきシード層５９を介してＣｕめっき膜で埋め込んだのち、ＣＭＰ法により平坦化してプラグ６０を形成する。この時、プラグが疎な領域に研磨促進用の凹部パターン５７を設けても良い。
【００４０】
次いで、最終的には永久絶縁膜６１となる感光性絶縁膜を塗布したのち、露光・現像してトレンチ及び研磨促進用の凹部パターン６２を形成する。次いで、密着層６３及びめっきシード層６４を介してＣｕめっき膜で埋め込んだのち、ＣＭＰ法により平坦化して埋込配線６５を形成する。このような工程を必要とする層数だけ繰り返す。
【００４１】
次いで、最終的には永久絶縁膜６６となる感光性絶縁膜を塗布したのち、露光・現像してビアホールを形成する。次いで、密着層６７及びめっきシード層６８を介してＣｕめっき膜で埋め込んだのち、ＣＭＰ法により平坦化してプラグ６９を形成する。最後に、パッド７０を形成し、このパッド７０の周囲にソルダーレジスト７１を設けることにより疑似ＳＯＣが完成する。
【００４２】
このように、本発明の実施例２では、疑似ＳＯＣの再配線構造を形成する際に、研磨促進用の凹部パターンを設けているので、埋込配線間の短絡を防止することができる。また、研磨ストッパを設ける必要もない。
【００４３】
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）素子が形成された半導体基板と、前記半導体基板の表面に形成された埋込配線と、前記埋込配線が疎な領域に表面にバリア膜が形成された凹部パターンを有することを特徴とする半導体装置。
（付記２）前記凹部パターンの平面形状が、矩形または円状形のいずれかであり、前記矩形の短辺または、円状形の短軸長が前記埋込配線の最小配線幅の３倍以上であることを特徴とする付記１に記載の半導体装置。
（付記３）前記凹部パターンの密度が、前記最少配線幅で形成された配線の最大密度部分の１０％乃至１００％であることを特徴とする付記１または付記２に記載の半導体装置。（付記４）前記凹部パターンと前記埋込配線の間隔が、前記埋込配線の高さの２倍以上であることを特徴とする付記１乃至付記３のいずれか１に記載の半導体装置。
（付記５）前記埋込配線を埋め込む絶縁層が、樹脂であることを特徴とする付記１乃至付記４のいずれか１に記載の半導体装置。
（付記６）素子が形成された少なくとも一つが異なった種類の複数の半導体チップと、前記複数の半導体チップをモールドして一体化する樹脂層と、前記半導体チップの表面に形成され前記複数の半導体チップ間を電気的に接続する埋込配線と、前記埋込配線が疎な領域に表面にバリア膜が形成された凹部パターンを有することを特徴とする半導体装置。
（付記７）素子及び外部接続用ランドが形成された半導体基板上に絶縁層を形成する工程と、前記絶縁層に少なくとも埋込配線形成用のトレンチと、前記トレンチの密度が疎な領域に凹部パターンを形成する工程と、前記トレンチ及び前記凹部パターンを含む露出表面にバリア膜及びめっきシード層を形成する工程と、少なくとも前記凹部パターンを除く領域にＣｕを最大成分とするＣｕ系導電体をめっき法により選択的に成膜して前記トレンチを完全に埋め込む工程と、前記Ｃｕ系導電体、めっきシード層及びバリア膜の不要部分を研磨により除去して埋込配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記８）前記トレンチを埋め込む工程において、互いに隣接する前記凹部パターンの間に前記Ｃｕ系導電体を成膜させることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）前記凹部パターンと前記埋込配線の間隔が、前記埋込配線の高さの２倍以上であることを特徴とする付記７または付記８に記載の半導体装置の製造方法。
（付記１０）素子が形成された少なくとも一つが異なった種類の複数の半導体チップを樹脂でモールとする工程と、前記複数の半導体チップ及び樹脂の表面に絶縁膜を形成する工程と、前記絶縁膜に少なくとも前記複数の半導体チップ間を電気的に接続する埋込配線形成用のトレンチと、前記トレンチの密度が疎な領域に凹部パターンを形成する工程と、前記トレンチ及び前記凹部パターンを含む露出表面にバリア膜及びめっきシード層を形成する工程と、少なくとも前記凹部パターンを除く領域にＣｕを最大成分とするＣｕ系導電体をめっき法により選択的に成膜して前記トレンチを完全に埋め込む工程と、前記Ｃｕ系導電体、めっきシード層及びバリア膜の不要部分を研磨により除去して埋込配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【符号の説明】
【００４４】
１  半導体基板
２  外部接続用ランド
３  カバー膜
４  接続ポスト
５  絶縁層
６  トレンチ
７  凹部パターン
８  バリア膜
９  埋込配線
２１  ＬＳＩチップ
２２  外部接続用ランド
２３  カバー膜
２４  Ｃｕポスト
２５  樹脂絶縁膜
２６  感光性樹脂絶縁膜
２７  トレンチ
２８  凹部パターン
２９  永久絶縁膜
３０  Ｔｉ膜
３１  Ｃｕ膜
３２  めっき防止膜
３３  Ｃｕめっき膜
３４  埋込配線
４１１〜４１３  半導体チップ
４２１〜４２３  接続用ランド
４３  モールド樹脂
４４  Ｃｕポスト
４５  樹脂絶縁膜
５１,５６,６１,６６  永久絶縁膜
５２,５７,６２  凹部パターン
５３,５８,６３,６７  密着層
５４，５９，６４，６８  めっきシード層
５５，６５  埋込配線
６０，６９  プラグ
７０  パッド
７１  ソルダーレジスト
８１  樹脂層
８２，８３  配線
８４  樹脂層
８５  研磨ストッパ膜
８６  トレンチ
８７  ビアホール
８８  ビア
８９  埋込配線
９１  接続ポスト
９２  樹脂層
９３  永久絶縁膜
９４  バリア膜
９５  埋込配線
９６  バリア膜残渣
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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