(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】多数個取り基板１７のチップ搭載領域を含む上面１７ａに封止材１０を配置して複数のプリスタックランド３ｄのそれぞれの表面を封止材１０で覆い、複数の電極パッド２ｃに形成された複数の導電性部材１１を有する半導体チップ２を、多数個取り基板１７の上記チップ搭載領域上に配置し、かつ半田層１１ａを介して複数の導電性部材１１と複数のリード３ｃを電気的に接続する。さらに複数の導電性部材１１と複数のリード３ｃのフリップチップ接合部５を封止材１０で封止し、その後、複数のプリスタックランド３ｄの表面を露出させる。【選択図】図７
2014146649.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含む半導体装置の製造方法：
（ａ）第１面、前記第１面に設けられたチップ搭載領域、前記チップ搭載領域に形成された複数のリード、前記チップ搭載領域の周囲に配置された複数の第１ランド、前記第１面とは反対側の第２面、および前記第２面に形成された複数の第２ランドを有する配線基板を準備する工程；
（ｂ）前記（ａ）工程の後、前記チップ搭載領域を含む前記配線基板の前記第１面に封止材を配置し、前記複数の第１ランドのそれぞれの表面を前記封止材で覆う工程；
（ｃ）前記（ｂ）工程の後、主面、前記主面に形成された複数の電極、前記複数の電極にそれぞれ形成された複数の突起状電極、および前記主面とは反対側の裏面を有する半導体チップを、前記半導体チップの前記主面が前記配線基板の前記第１面と対向するように、前記チップ搭載領域上に配置し、前記半導体チップに荷重を加え、半田材を介して前記複数の突起状電極と前記複数のリードをそれぞれ電気的に接続し、さらに、前記複数の突起状電極と前記複数のリードのそれぞれの接合部を前記封止材で封止する工程；
（ｄ）前記（ｃ）工程の後、前記複数の第１ランドのそれぞれの前記表面を前記封止材から露出させる工程；
（ｅ）前記（ｄ）工程の後、前記配線基板の前記複数の第２ランドに複数の外部端子をそれぞれ形成する工程。
【請求項２】
前記複数の第１ランドのそれぞれは、銅から成り、
前記（ｄ）工程では、前記複数の第１ランドのそれぞれの前記表面を覆う前記封止材にレーザ光を照射することで、前記表面上に形成された前記封止材を除去し、
前記（ｄ）工程の後、前記封止材から露出した前記複数の第１ランドのそれぞれの前記表面に導電性部材を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数の第２ランドは、前記配線基板の前記第２面における中央部と、前記中央部の周囲に位置する周縁部に、それぞれ設けられており、
前記（ｃ）工程では、ツールの凸部を前記半導体チップの前記裏面に押し当てる、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記（ｅ）工程の後、テストソケットの収納部内に前記半導体装置を配置し、前記封止材のうちの前記半導体チップの前記裏面における前記周縁部を覆う部分に荷重を加えることで、前記半導体装置の前記複数の外部端子と前記テストソケットの複数のテストピンをそれぞれ接触させる、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記（ｅ）工程の後、テストソケットの収納部内に前記半導体装置を配置し、前記封止材のうち、前記半導体チップと前記複数の第１ランドの間に位置し、かつ前記半導体チップの実装高さよりも厚い部分に荷重を加えることで、前記半導体装置の前記複数の外部端子と前記テストソケットの複数のテストピンをそれぞれ接触させる、請求項３に記載の半導体装置の製造方法。
【請求項６】
前記複数の第１ランドは、前記複数の第２ランドのうちの前記配線基板の前記第２面における前記中央部に配置された一部よりも前記配線基板の前記周縁部側に配置されている、請求項３に記載の半導体装置の製造方法。
【請求項７】
前記（ｃ）工程では、前記ツールの前記凸部を前記半導体チップの前記裏面の全体に押し当てる、請求項３に記載の半導体装置の製造方法。
【請求項８】
前記（ｂ）工程では、前記封止材としてフィルム状の封止材を前記配線基板の前記第１面に配置する、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術、さらには、電子装置およびその製造技術に関し、特に、封止材を介して半導体チップを配線基板上に搭載する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体素子が基板上にフリップチップ接続され、基板と半導体素子の間にアンダーフィル樹脂が充填されている積層型半導体装置の構造が、例えば、特開２００８−１６６３７３号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１６６３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者は、例えば上記特許文献１の図２に示すような、ある半導体装置（組立体、半導体パッケージ）上に別の半導体装置（組立体、半導体パッケージ）を配置（積層、搭載）する、所謂、ＰＯＰ（Package On Package) の実装高さを低くすることを検討している。
【０００５】
ＰＯＰの実装高さを低くする手段としては、例えば、使用する配線基板（インタポーザ基板）の厚さを薄くすることが考えられる。
【０００６】
しかし、配線基板の厚さを薄くすると、ＰＯＰの実装高さを所望の高さの範囲内に収めることはできるものの、配線基板の剛性（強度）が低下する。
【０００７】
ここで、配線基板上に搭載される半導体チップの膨張係数は、配線基板の膨張係数と異なる。そのため、例えば下段側に配置される半導体装置の配線基板の厚さを薄くする（例えば、０．３ｍｍ以下）とこの配線基板の剛性が低下するため、完成した下段側の半導体装置（下段パッケージ）には反りが生じる。この結果、この下段側に配置される半導体装置よりも上段側に配置される半導体装置（上段パッケージ）を配置することが困難となる。
【０００８】
本願において開示される実施の形態の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態による半導体装置の製造方法は、配線基板を準備する工程、上記配線基板のチップ搭載領域を含む第１面に封止材を配置して複数の第１ランドのそれぞれの表面を封止材で覆う工程、を有するものである。さらに複数の電極に形成された複数の突起状電極を有する半導体チップを、配線基板のチップ搭載領域上に配置し、かつ半田材を介して複数の突起状電極と複数のリードを電気的に接続し、複数の突起状電極と複数のリードの接合部を封止材で封止する工程、複数の第１ランドのそれぞれの表面を露出させる工程、を有するものである。
【発明の効果】
【００１１】
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】実施の形態の電子装置の構造の一例を示す断面図および拡大部分断面図である。
【図２】図１に示す電子装置の下段パッケージの組み立てで用いられる配線基板の平面図である。
【図３】図２に示すＡ−Ａ線に沿った断面図である。
【図４】図１に示す電子装置の下段パッケージの組み立ての封止材配置時の構造の一例を示す平面図である。
【図５】図４に示すＡ−Ａ線に沿った断面図である。
【図６】図１に示す電子装置の下段パッケージの組み立てのダイボンディング時の構造の一例を示す平面図である。
【図７】図６に示すＡ−Ａ線に沿った断面図である。
【図８】図１に示す電子装置の下段パッケージの組み立ての開口部形成時の構造の一例を示す平面図である。
【図９】図８に示すＡ−Ａ線に沿った断面図である。
【図１０】図１に示す電子装置の下段パッケージの組み立ての外部端子形成時の構造の一例を示す平面図である。
【図１１】図１０に示すＡ−Ａ線に沿った断面図である。
【図１２】図１に示す電子装置の下段パッケージの組み立ての個片化時の構造の一例を示す平面図である。
【図１３】図１２に示すＡ−Ａ線に沿った断面図である。
【図１４】図１に示す電子装置の下段パッケージの組み立てのテスト工程におけるソケット内へのパッケージ配置時の構造の一例を示す断面図である。
【図１５】図１４に示すソケット内へのパッケージ収納時の構造の一例を示す断面図である。
【図１６】図１４に示す下段パッケージ上に上段パッケージを搭載する方法の一例を示す断面図である。
【図１７】実施の形態の変形例１の電子装置の構造を示す断面図である。
【図１８】実施の形態の変形例２の電子装置の下段パッケージの組み立ての封止材配置時の構造を示す平面図である。
【図１９】図１８に示すＡ−Ａ線に沿った断面図である。
【図２０】実施の形態の変形例３の電子装置の下段パッケージの組み立てのダイボンディング後の構造を示す平面図である。
【図２１】図２０に示すＡ−Ａ線における１つのデバイス形成部の構造を示す拡大断面図である。
【図２２】実施の形態の変形例４の電子装置の下段パッケージの組み立てのダイボンディング時の構造を示す平面図である。
【図２３】図２２に示すＡ−Ａ線における１つのデバイス形成部の構造を示す拡大断面図である。
【図２４】図２２に示す下段パッケージのソケット内への収納時の構造を示す断面図である。
【図２５】実施の形態の変形例５の電子装置の下段パッケージの組み立てのダイボンディング時の構造を示す平面図である。
【図２６】図２５に示すＡ−Ａ線における１つのデバイス形成部の構造を示す拡大断面図である。
【図２７】図２５に示す下段パッケージのソケット内への収納時の構造を示す断面図である。
【図２８】実施の形態の変形例７の半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１４】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１５】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１６】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１９】
（実施の形態）
＜電子装置＞
図１は実施の形態の電子装置の構造の一例を示す断面図と拡大部分断面図である。
【００２０】
図１に示す電子装置は、半導体チップが搭載された半導体パッケージ上に、別の半導体チップが搭載された半導体パッケージを搭載もしくは積層したＰＯＰ（パッケージオンパッケージ）型の電子装置（以降、単にＰＯＰと言う）である。
【００２１】
図１に示す本実施の形態のＰＯＰ１は、半導体チップ２が搭載された半導体装置である下段パッケージ６と、別の半導体チップ４が搭載された半導体装置である上段パッケージ７とによって構成され、下段パッケージ６のパッケージ基板（配線基板）３と上段パッケージ７のパッケージ基板（配線基板）１２とを導電性部材を介して電気的に接続することにより、システムを構成するものである。したがって、ＰＯＰ１は、電子装置でもあり、さらに半導体システムと呼ぶこともできる。
【００２２】
また、ＰＯＰ１は、例えば下段パッケージ６のパッケージ基板３の下面側に設けられた外部端子１６を介して外部電子機器のマザーボード等の実装基板に実装される。ＰＯＰ１の複数の上記外部端子１６は、例えば半田ボールであるが、形状・材質はこれに限るものではない。
【００２３】
本実施の形態のＰＯＰ１では、上段パッケージ７に搭載される半導体チップ４が、例えばメモリ系の半導体チップであり、一方、下段パッケージ６に搭載される半導体チップ２が、例えば上段側のメモリ系の半導体チップ４を制御するロジック系の半導体チップであるが、それぞれの半導体チップの機能は、これらに限定されるものではない。
【００２４】
＜半導体装置（下段パッケージ）＞
下段パッケージ６は、基材とも呼ばれるパッケージ基板３と、パッケージ基板３上にフリップチップ実装された半導体チップ２と、半導体チップ２を封止する封止材１０と、複数の外部端子１６とを有している。
【００２５】
すなわち、半導体チップ２が、パッケージ基板３の上面（チップ搭載面、主面）３ａにフリップチップ実装され、さらにパッケージ基板３の上面３ａ側において、半導体チップ２、および半導体チップ２とパッケージ基板３とのフリップチップ接合部５が封止材１０によって樹脂封止されている。
【００２６】
ここで、パッケージ基板３は、例えばビルドアップ工法によって製造された４層の配線層構造の多層配線基板であり、平面形状が四角形から成る上面３ａと、この上面３ａと反対側の下面（実装面、裏面）３ｂとを有している。上面３ａには、複数のリード（ボンディングリード、電極、端子）３ｃ、および上段パッケージ７との接続用の複数のプリスタックランド（端子、電極）３ｄが設けられており、複数のプリスタックランド３ｄが複数のリード３ｃの外側に配置されている。
【００２７】
また、上面３ａの表層には絶縁膜であるソルダレジスト膜３ｆが形成され、その複数の開口部３ｉのそれぞれにリード３ｃやプリスタックランド３ｄが露出している。
【００２８】
一方、下面３ｂには、複数の外部端子１６が接続される複数のランド３ｅが設けられている。下面３ｂの表層にも絶縁膜であるソルダレジスト膜３ｆが形成され、その複数の開口部３ｊのそれぞれにランド３ｅが露出している。
【００２９】
なお、複数のランド３ｅには、平面視で、複数のプリスタックランド３ｄより内側の位置に配置された複数のランド３ｅａと、複数のプリスタックランド３ｄの下部の位置に配置された複数のランド３ｅｂとがある。
【００３０】
また、多層配線構造のパッケージ基板３の内部には、上面３ａ側のリード３ｃやプリスタックランド３ｄと、下面３ｂ側のランド３ｅとを電気的に接続する配線部（配線）３ｇが絶縁層３ｈを介して設けられている。
【００３１】
なお、下段パッケージ６において、半導体チップ２は、パッケージ基板３の上面３ａのリード３ｃに対して、導電性部材１１を介してフリップチップ接合されている。すなわち、半導体チップ２の主面（素子形成面、表面、上面）２ａに設けられた複数の電極パッド（ボンディングパッド、端子、電極）２ｃと、パッケージ基板３の上面３ａの複数のリード３ｃとが、複数の導電性部材１１を介して電気的に接続されている。ここで、導電性部材１１は、例えば銅ポストバンプである。
【００３２】
上記銅ポストバンプは、銅を主成分とする柱状もしくは突起状電極であるが、柱状電極は、銅以外の金属から成るものであってもよく、柱状の金属製の電極であればよい。また、フリップチップ接合用の電極としては、銅ポストバンプ等の柱状電極に限らず、半田バンプや金バンプ等を用いてもよい。
【００３３】
また、半導体チップ２の詳細な構成としては、例えばシリコン（Ｓｉ）からなる半導体基板の主面に複数の半導体素子（トランジスタ）が形成され、この主面上に複数の配線層および複数の絶縁層が交互に形成された多層配線層を備えており、複数の電極パッド２ｃは、複数の配線層のうちの最上層の配線層の一部からなる。そのため、本実施の形態における半導体チップ２の主面２ａとは、この複数の電極パッド２ｃが形成されている面も含まれている。
【００３４】
図１の拡大部分断面図に示すように、フリップチップ接合部５では、各リード３ｃ上に形成された半田層１１ａと、半導体チップ２の電極パッド２ｃ上に形成された導電性部材１１とが電気的に接続されている。
【００３５】
また、下段パッケージ６では、パッケージ基板３の上面３ａに、半導体チップ２を封止し、かつフリップチップ接合部５を保護する封止材１０がその全面に亘って配置されている。封止材１０は、例えば熱硬化性樹脂である。
【００３６】
なお、封止材１０は、半導体チップ２の側面周囲に配置され、かつ半導体チップ２の裏面（主面２ａと反対側の面）２ｂと同じ高さに厚く形成された段差部１０ａを備えている。すなわち、封止材１０は、半導体チップ２の側面周囲と、その外側のプリスタックランド３ｄが配置された基板の周縁部とで、厚さが異なっており、段差部１０ａに比べて複数のプリスタックランド３ｄが形成された領域の封止材１０の方が遥かに薄く形成されている。また、封止材１０のプリスタックランド３ｄ上は、開口しており、図９に示す開口部１０ｂそれぞれにプリスタックランド３ｄが露出している。
【００３７】
さらに、封止材１０は、半導体チップ２の主面２ａとパッケージ基板３の上面３ａとの間の空間にも配置されており、これにより、半導体チップ２を接着し、かつフリップチップ接合部５を保護している。
【００３８】
なお、下段パッケージ６は、パッケージ基板３の上面３ａにその全面に亘って封止材１０が配置されているため、パッケージ基板３の剛性が高められており、その結果、下段パッケージ６の反りを低減化することができる。
【００３９】
＜半導体装置（上段パッケージ）＞
上段パッケージ７は、そのパッケージ基板１２の上面（表面、チップ搭載面）１２ａにダイボンド材１３を介して半導体チップ４が搭載されている。半導体チップ４は、パッケージ基板１２に対してワイヤ接続されるため、その主面（表面、上面）４ａを上方に向けて搭載されており、裏面（素子形成面と反対側の面、下面）４ｂがパッケージ基板１２の上面１２ａと対向し、ダイボンド材１３と接合している。
【００４０】
また、半導体チップ４は、その主面４ａに複数の電極パッド（ボンディングパッド、端子、電極）４ｃが設けられており、これら複数の電極パッド４ｃがパッケージ基板１２の上面１２ａに形成されたリード（ボンディングリード、電極、端子）１２ｃと複数のワイヤ１５を介して電気的に接続されている。なお、半導体チップ４の詳細な構成や半導体チップ４の主面４ａの定義については、上記した半導体チップ２の詳細な構成と同様であるため、ここでの説明は省略する。
【００４１】
ワイヤ１５は、例えば金（Ａｕ）ワイヤまたは銅（Ｃｕ）ワイヤである。
【００４２】
また、半導体チップ４および複数のワイヤ１５は、熱硬化性樹脂等の封止用樹脂から成り、かつパッケージ基板１２の上面１２ａ側に形成された封止体１４によって封止されている。
【００４３】
なお、上段パッケージ７のパッケージ基板１２は、例えば２層の配線層構造の多層配線基板である。パッケージ基板１２は、平面形状が四角形から成る上面１２ａと、この上面１２ａと反対側の下面（裏面）１２ｂとを有している。上面１２ａには、半導体チップ４の電極パッド４ｃとのワイヤ接続用の複数のリード１２ｃが設けられており、一方、下面１２ｂには、下段パッケージ６のパッケージ基板３の上面３ａの複数のプリスタックランド３ｄのそれぞれと接続するための複数のランド（端子、電極）１２ｄが、絶縁層１２ｅを介して設けられている。
【００４４】
つまり、上段パッケージ７のパッケージ基板１２の複数のランド１２ｄは、下段パッケージ６のパッケージ基板３の複数のプリスタックランド３ｄと同じ配列で設けられている。
【００４５】
また、上面１２ａの表層には絶縁膜であるソルダレジスト膜１２ｆが形成され、その複数の開口部１２ｇのそれぞれにリード１２ｃが露出しており、一方、下面１２ｂの表層にもソルダレジスト膜１２ｆが形成され、その複数の開口部１２ｈのそれぞれにランド１２ｄが露出している。
【００４６】
このような上段パッケージ７が、複数の外部端子（導電性部材）９を介して下段パッケージ６上に搭載され、これによって電子装置であるＰＯＰ１が構成されている。すなわち、下段パッケージ６と上段パッケージ７とが複数の外部端子９を介して電気的に接続されている。ここでは、下段パッケージ６のパッケージ基板３の上面３ａの複数のプリスタックランド３ｄと、上段パッケージ７のパッケージ基板１２の下面１２ｂの複数のランド１２ｄとが、複数の外部端子９を介して電気的に接続されている。ここで、外部端子９は、例えば半田ボールである。
【００４７】
なお、本実施の形態では、下段パッケージ６のパッケージ基板３が４層の配線層構造の多層配線基板であり、上段パッケージ７のパッケージ基板１２が２層の配線層構造の多層配線基板である場合を説明したが、各基板の配線層数はこれらに限定されるものではない。
【００４８】
また、パッケージ基板３，１２それぞれの複数のリード３ｃ，１２ｃ、ランド３ｅ，１２ｄ，プリスタックランド３ｄおよび配線部３ｇは、例えば銅（Ｃｕ）を主成分とする材料から成る。
【００４９】
＜半導体装置（下段パッケージ）の製造方法＞
図２は図１に示す電子装置の下段パッケージの組み立てで用いられる配線基板の平面図、図３は図２に示すＡ−Ａ線に沿った断面図、図４は図１に示す電子装置の下段パッケージの組み立ての封止材配置時の構造の一例を示す平面図、図５は図４に示すＡ−Ａ線に沿った断面図である。また、図６は図１に示す電子装置の下段パッケージの組み立てのダイボンディング時の構造の一例を示す平面図、図７は図６に示すＡ−Ａ線に沿った断面図、図８は図１に示す電子装置の下段パッケージの組み立ての開口部形成時の構造の一例を示す平面図、図９は図８に示すＡ−Ａ線に沿った断面図である。さらに、図１０は図１に示す電子装置の下段パッケージの組み立ての外部端子形成時の構造の一例を示す平面図、図１１は図１０に示すＡ−Ａ線に沿った断面図、図１２は図１に示す電子装置の下段パッケージの組み立ての個片化時の構造の一例を示す平面図、図１３は図１２に示すＡ−Ａ線に沿った断面図である。
【００５０】
１．配線基板（多数個取り基板）準備
本実施の形態では、図２および図３に示す多数個取り基板１７を用いて半導体装置を組み立てる場合を説明するが、予め個片化された配線基板を用いて半導体装置を組み立てることも可能である。
【００５１】
まず、多数個取り基板１７を準備する。多数個取り基板１７は、上面（表面、チップ搭載面）１７ａと、上面１７ａとは反対側の下面（裏面、実装面）１７ｂとを有している。さらに、多数個取り基板１７は、複数のデバイス形成部１７ｃ、複数のデバイス形成部１７ｃのうちの互いに隣り合うデバイス形成部１７ｃの間に設けられた切断部（除去部、ダイシング部）１７ｄ、および平面視において複数のデバイス形成部１７ｃの周囲に設けられた枠部１７ｅを備えている。
【００５２】
また、上面１７ａの複数のデバイス形成部１７ｃのそれぞれは、その中央部にチップ搭載領域１７ｆが設けられており、各チップ搭載領域１７ｆには、複数のリード３ｃが形成されている。さらに、チップ搭載領域１７ｆの周囲、言い換えると、デバイス形成部１７ｃの周縁部には、複数のリード３ｃとそれぞれ電気的に接続された複数のプリスタックランド３ｄが形成されている。
【００５３】
また、多数個取り基板１７は、複数のリード３ｃおよびプリスタックランド３ｄのそれぞれが露出するように上面１７ａ上に形成された絶縁膜であるソルダレジスト膜３ｆを有している。
【００５４】
また、多数個取り基板１７の下面１７ｂには、上面１７ａの複数のリード３ｃと電気的に接続された複数のランド３ｅが形成されており、さらに、複数のランド３ｅのそれぞれが露出するように下面１７ｂ上にソルダレジスト膜３ｆが形成されている。
【００５５】
なお、各デバイス形成部１７ｃにおいて、図３に示すように、各リード３ｃのそれぞれの表面には、半田層１１ａまたは半田材が形成されている。
【００５６】
また、各デバイス形成部１７ｃ内に形成される下面１７ｂ側の複数のランド３ｅは、平面視で、上面１７ａ側のチップ搭載領域１７ｆと重なる複数のランド３ｅを含んでいる。言い換えると、上面１７ａ側のプリスタックランド３ｄの列数よりも、下面１７ｂ側のランド３ｅの列数の方が多い。
【００５７】
なお、多数個取り基板１７において、複数のリード３ｃ，プリスタックランド３ｄおよびランド３ｅは、導電性部材から成り、本実施の形態では、例えば銅（Ｃｕ）を主成分とする材料から成る。
【００５８】
２．封止材配置
図４および図５に示すように、多数個取り基板１７の上面１７ａに封止材１０を配置し、この上面１７ａに封止材１０を貼り付ける。本実施の形態では、封止材１０として、フィルム状の封止材１０を多数個取り基板１７の上面１７ａの全面に配置する場合を説明する。
【００５９】
すなわち、図３の各デバイス形成部１７ｃにおいて、チップ搭載領域１７ｆおよびその周囲の複数のプリスタックランド３ｄが設けられている領域にフィルム状の封止材（ＮＣＦ（Non-Conductive Film)）１０を配置し、これにより、チップ搭載領域１７ｆと複数のプリスタックランド３ｄのそれぞれの表面を封止材１０で覆う。なお、複数のプリスタックランド３ｄそれぞれの表面は、ＰＯＰ１の組み立て工程の上段パッケージ７の搭載工程で上段パッケージ７の外部端子９が接続される面である。
【００６０】
また、封止材１０は、絶縁性の材料から成るものであり、例えば熱硬化性のエポキシ系樹脂等である。さらに、封止材１０は、半導体チップ２の接着剤でもある。また、封止材１０の厚さは、半導体チップ２の厚さより薄い方が好ましい。チップ厚より薄いことで、後述する複数のプリスタックランド３ｄの表面をレーザー照射によって開口する工程で、各プリスタックランド３ｄを容易に露出させることができる。
【００６１】
なお、本実施の形態のように、フリップチップ接合を行う突起状電極の材料として金（Ａｕ）や銅（Ｃｕ）を用い、さらに、半田層１１ａもしくは半田材を介してリード３ｃと接合させる方式では、突起状電極とリード３ｃとのフリップチップ接合部５の熱が冷めた際に、破断等の接合不良が発生し易い。そこで、ダイボンド工程前に封止材１０をチップ搭載領域１７ｆに配置しておき、フリップチップ接合部５を早い段階で封止もしくは保護しておくと良い。
【００６２】
また、封止材１０を多数個取り基板１７の上面１７ａに貼り付けることにより、多数個取り基板１７の強度を高めることができ、多数個取り基板１７の反りの低減化を図ることができる。特に、上面１７ａの全面に亘って貼り付けることにより、多数個取り基板１７の強度をより高めることができ、更なる反りの低減化を図ることができる。
【００６３】
なお、本実施の形態では、封止材１０として、ＮＣＦを用いる場合を説明するが、封止材１０は、ＮＣＦに限らず、ペースト状の封止材であるＮＣＰ（Non-Conductive Paste) を用いてもよい。
【００６４】
ただし、フィルム状の封止材１０の方が、貼るまたは塗布する領域（形状）や膜厚の制御等の対応がし易いため、フィルム状の封止材１０を採用することが好ましい。
【００６５】
３．ダイボンド
ダイボンド工程では、図６および図７に示すように、まず、吸着ツール２０によって半導体チップ２の裏面２ｂを吸着し、さらにダイボンド用のステージ８によって支持された図３に示す多数個取り基板１７の上面１７ａのデバイス形成部１７ｃのチップ搭載領域１７ｆ上に半導体チップ２を搬送し、搬送後、吸着を停止してチップ搭載領域１７ｆ上に配置する。なお、半導体チップ２は、その主面２ａに複数の電極パッド２ｃが形成されている。
【００６６】
その後、半導体チップ２のフリップチップ接合を行う。すなわち、半導体チップ２の主面２ａが多数個取り基板１７のデバイス形成部１７ｃの上面１７ａと対向するように、複数の導電性部材１１を介して複数のデバイス形成部１７ｃのチップ搭載領域１７ｆのそれぞれの上面１７ａ上に半導体チップ２を搭載または配置する。
【００６７】
さらに、ツール汚染対策用の耐熱シート２２を介して加熱ツール２１を半導体チップ２の裏面２ｂに押し当て、半導体チップ２に荷重（ここでは垂直荷重が好ましい）を印加し、かつ半導体チップ２を介してフリップチップ接合部５を加熱する。この加熱により、多数個取り基板１７の各リード３ｃ上の半田層１１ａまたは半田材を溶融し、半田を導電性部材１１に濡れ上がらせて半田材と導電性部材１１を電気的に接続する。
【００６８】
なお、耐熱シート２２を用いずに直接、加熱ツール２１を半導体チップ２に押し当ててフリップチップ接合を行っても良い。ただし、加熱ツール２１の汚染対策を考慮した場合は、耐熱シート２２を使用し、封止材１０が加熱ツール２１に付着しないようにすることが好ましい。
【００６９】
また、加熱ツール２１には、熱源が埋め込まれている。さらに、加熱ツール２１の半導体チップ２に接触させる押圧面２１ａは、平坦面となっており、加熱ツール２１から半導体チップ２に熱が伝わり易いようになっている。
【００７０】
また、半導体チップ２の電極パッド２ｃ上の導電性部材１１に熱を印加できるようにバンプ直上にも加熱ツール２１が配置されていなければならないため、加熱ツール２１の大きさをチップサイズより小さくすることは好ましくない。すなわち、加熱ツール２１の大きさは、半導体チップ２の外形サイズより大きい方が好ましい。
【００７１】
また、多数個取り基板１７のリード３ｃ上の半田層１１ａの溶融は、ステージ８側から多数個取り基板１７を介して熱を印加して行ってもよいし、ステージ８と加熱ツール２１の両側から熱を印加してもよい。
【００７２】
さらに、加熱ツール２１もしくはステージ８、あるいはその両者から熱を印加することにより、封止材１０も溶かして半導体チップ２と多数個取り基板１７との隙間、さらにはフリップチップ接合部５を封止材１０で封止する。
【００７３】
これにより、ダイボンド工程を完了する。
【００７４】
４．開口部形成
開口部形成工程では、図８および図９に示すように、多数個取り基板１７の上面１７ａの複数のプリスタックランド３ｄのそれぞれの表面を露出させる。本実施の形態では、図９に示すように、複数のプリスタックランド３ｄのそれぞれの表面を覆う封止材１０にレーザ光２６を照射することで、各プリスタックランド３ｄの表面上に形成された封止材１０を除去する。そして、封止材１０を除去することで封止材１０に開口部１０ｂを形成し、この開口部１０ｂから各プリスタックランド３ｄを露出させる。
【００７５】
なお、各プリスタックランド３ｄが銅（Ｃｕ）を主成分とする材料から成ることにより、この銅材が、封止材１０にレーザ光２６を照射して開口を形成した際のレーザ光２６のストッパと成る。ここで、各プリスタックランド３ｄ上の封止材１０を除去する方法としては、エッチングにより除去することも可能である。
【００７６】
その後、封止材１０から露出した複数のプリスタックランド３ｄのそれぞれの表面（露出面）に導電性部材２５を配置（形成）する（図１６参照）。ここで、本実施の形態の導電性部材２５は、例えば鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田から成るが、鉛（Ｐｂ）を有する半田材を使用してもよい。これにより、プリスタックランド３ｄの表面が酸化するのを抑制できる。なお、プリスタックランド３ｄの表面に形成する材料としては、導電性部材２５であれば上記の半田材に限らないが、上段パッケージ７の外部端子９との接合性を考慮すると、上記のような半田材を用いることが好ましい。また、導電性部材２５の配置（形成）方法としては、めっき法により形成してもよい。
【００７７】
５．外部端子形成
外部端子形成工程では、図１０および図１１に示すように、多数個取り基板１７の下面１７ｂの図３に示す各デバイス形成部１７ｃにおける複数のランド（ランド３ｅａ，３ｅｂ）３ｅに複数の外部端子１６をそれぞれ形成または接続する。なお、外部端子１６は、例えば半田ボール等のボール状電極であるが、その形状はボール状に限定されるものではない。
【００７８】
なお、外部端子１６は、複数のランド３ｅのそれぞれの表面に半田材がコーティングされた端子であってもよく、その場合、半導体装置は、ＬＧＡ（Land Grid Array)である。
【００７９】
また、上記半田ボールや各半田材等、本実施の形態で使用する半田材は、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）等である。ここで、鉛フリー半田とは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨＳ（Restriction of Hazardous Substances)指令の基準として定められている。
【００８０】
６．個片化
個片化工程では、図１２および図１３に示すように個片化を行う。ここでは、回転する切断刃であるダイシング用のブレード２３を用いて個片化を行う。詳細には、多数個取り基板１７の表裏を反転させ、多数個取り基板１７の下面１７ｂ側を上方に向けた状態で、下方を向いた上面１７ａ側をダイシング用治具２４によって保持し、この状態で、図１３に示すように多数個取り基板１７の上方からブレード２３を進入・回転させてダイシングを行う。すなわち、個片化を行う。
【００８１】
この時、本実施の形態では、封止材１０が多数個取り基板１７の上面１７ａ側の全面に形成されているため、多数個取り基板１７の切断部１７ｄと、封止材１０のうちのこの切断部１７ｄと重なる部分とを切断し、複数のデバイス形成部１７ｃそれぞれに個片化する。
【００８２】
なお、個片化は、ブレード２３を用いたダイシングによる切断に限らず、金型による切断を行ってもよい。
【００８３】
これにより、図１に示す下段パッケージ６の組み立て完了となる。
【００８４】
＜半導体装置（下段パッケージ）のテスト方法＞
図１４は図１に示す電子装置の下段パッケージの組み立てのテスト工程におけるソケット内へのパッケージ配置時の構造の一例を示す断面図、図１５は図１４に示すソケット内へのパッケージ収納時の構造の一例を示す断面図である。
【００８５】
テスト工程では、図１４に示すように、まず、テストソケット１８の収納部１８ｂ内に下段パッケージ６を配置する。ここでは、収納部１８ｂの各凹部１８ｃにそれぞれの外部端子１６を配置する。
【００８６】
下段パッケージ６には、上記のように、封止材１０がパッケージ基板３の上面３ａに形成されているため、反りは抑制できているが、仮に反りを抑制しきれなかった場合が考えられる。
【００８７】
なお、上述の反りは、フリップチップ接合時の熱の影響により生じたものであり、パッケージ基板（または多数個取り基板１７）３はチップ搭載面側に凸状に反ったものである。すなわち、半導体チップ２、封止材１０、パッケージ基板３の各材料の膨張係数が異なるため、フリップチップ工程における熱の影響でパッケージ基板３の中央部が上面３ａ側に向かって突出した状態となっている。
【００８８】
また、本実施の形態の下段パッケージ６では、複数のランド３ｅの一部が、複数のプリスタックランド３ｄより内側に配置されている。詳細には、複数のランド３ｅのうちの一部（ランド３ｅａ）は、パッケージ基板３の下面３ｂにおける中央部、言い換えると、下面３ｂのうちの半導体チップ２と重なる領域に設けられており、複数のプリスタックランド３ｄは、このランド３ｅａよりも配線基板の周縁部側に配置されている。そして、この複数のランド３ｅａのそれぞれにも外部端子１６が形成されている。
【００８９】
このような構成において上述の反りが下段パッケージ６に生じると、パッケージ基板３の下面３ｂにおける中央部に設けられる外部端子１６には、テストピンであるソケットピン１８ｄが接触しにくくなっている。
【００９０】
しかしながら、本実施の形態の下段パッケージ６の組み立てでは、ダイボンド工程において、多数個取り基板１７の上面１７ａの全面に亘って封止材１０が貼り付けられているため、図１５に示すように、テストソケット１８において上蓋１８ａを閉めた際に、上蓋１８ａに設けられた突起部１８ａｂでチップ近傍の周辺部を荷重Ｐによって押すことができる。
【００９１】
したがって、下段パッケージ６に対してパッケージ基板３の中央部寄りの位置を押すことで、ソケットピン１８ｄと接触しづらいチップ下の位置に配置された複数の外部端子１６のソケットピン１８ｄに対するコンタクト性を向上させることができる。すなわち、本実施の形態の下段パッケージ６では、テスト時において、外部端子１６（複数の外部端子１６のうち、パッケージ基板３の下面３ｂの中央部に設けられたランド３ｅ上に形成された外部端子１６）に対しても、導通を確保することができる。
【００９２】
なお、本願発明者は、下段パッケージ６に上段パッケージ７を搭載して成るＰＯＰ１において、ＰＯＰ１の実装高さを低くする（例えば、１．２〜１．０ｍｍ）ことを検討している。この対策として、パッケージ基板３の厚さを、例えば０．３ｍｍ以下に薄くすることが考えられる。しかしこの場合、パッケージ基板３の剛性（強度）が低下し、パッケージ基板３に反りが生じることが判った。
【００９３】
さらに、ＰＯＰ１の高機能化に伴い、外部端子１６もしくはランド３ｅの数は増加する傾向にあり、これまでは下段パッケージ６のパッケージ基板３の下面３ｂにおける周縁部にのみ配置していた外部端子１６を、パッケージ基板３のより中央部に近い位置（チップ下の領域）にも配置する必要が生じてくる。
【００９４】
この時、テスト工程において、上述のようにパッケージ基板３のより中央部に近い位置（チップ下の領域）では、基板がチップ搭載面側に凸状に反った場合、ソケットピン１８ｄとの導通を確保できないランド３ｅａもしくは外部端子１６が発生し易くなることが判った。なお、この導通不良対策として、パッケージ基板３のできるだけ中央部に近い位置を上蓋１８ａ等のツールで押さえ付けたいが、直接、チップに荷重を加えると、チップクラックの原因となる。
【００９５】
さらに、接着材である封止材１０の表面は、パッケージ基板３の上面３ａ（または、半導体チップ２の裏面２ｂ）に対して傾斜しており、また、封止材１０のチップからのはみ出し量も少ない（図２１の距離Ｌが距離Ｍより大幅に短くなっている）。その結果、ツールを押し当てることが困難であり、したがって、パッケージ基板３の反りが発生し易い中央部付近の外部端子１６で、ソケットピン１８ｄとのコンタクト不良が起こり易いことが判った。
【００９６】
しかしながら、本実施の形態の組み立てでは、パッケージ基板３の全面に亘って封止材１０が貼り付けられていることにより、パッケージ基板３の強度が高められて基板の反りの低減化が図られている。
【００９７】
これにより、下段パッケージ６の実装性を高めることができる。
【００９８】
また、パッケージ基板３の全面に亘って封止材１０が貼り付けられているため、下段パッケージ６をテストソケット１８に収容した際に、チップ近傍の周辺部を押し付けることができ、チップ下の位置の複数の外部端子１６のソケットピン１８ｄに対するコンタクト性を向上させることができる。
【００９９】
その結果、下段パッケージ６のテストの精度を高めることができ、下段パッケージ６およびＰＯＰ１の信頼性を向上させることができる。
【０１００】
＜電子装置（ＰＯＰ）の製造方法＞
図１６は図１４に示す下段パッケージ上に上段パッケージを搭載する方法の一例を示す断面図である。
【０１０１】
本実施の形態では、下段パッケージ６上に搭載される別の半導体装置が上段パッケージ７であり、この上段パッケージ７に搭載された半導体チップ４が、例えばメモリチップの場合について説明する。したがって、上段パッケージ７を下段パッケージ６上に積層し、お互いが電気的に接続されていることにより、１つのＰＯＰ１にて１つのシステムを構築した電子装置（または半導体装置）となっている。
【０１０２】
ここで、上段パッケージ７は、下面１２ｂに形成された複数のランド１２ｄを有するパッケージ基板１２と、パッケージ基板１２の上面１２ａ上に搭載された半導体チップ（例えば、メモリチップ）４と、半導体チップ４の複数の電極パッド４ｃとパッケージ基板１２の複数のリード１２ｃをそれぞれ電気的に接続する複数のワイヤ（導電性部材）１５とを有している。さらに、上段パッケージ７は、半導体チップ４や複数のワイヤ１５を封止する封止体１４と、複数のランド１２ｄにそれぞれ形成された複数の外部端子９とを有している。
【０１０３】
そこで、下段パッケージ６上に上段パッケージ７を搭載する際には、下段パッケージ６の複数のプリスタックランド３ｄと、上段パッケージ７の複数の外部端子９とをそれぞれ電気的に接続する。
【０１０４】
その際、下段パッケージ６の複数のプリスタックランド３ｄのそれぞれに、予め導電性部材（例えば半田材）２５を塗布しておき、これら導電性部材２５と上段パッケージ７の外部端子９とを溶融して半田接続することで、上段パッケージ７と下段パッケージ６とを電気的に接続する。
【０１０５】
＜変形例＞
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１０６】
（変形例１）
図１７は実施の形態の変形例１の電子装置の構造を示す断面図である。
【０１０７】
図１７の変形例１は、下段パッケージ６における封止材１０の厚さをさらに厚くしたものであり、例えば複数のプリスタックランド３ｄ上の封止材１０の厚さを、フリップチップ接合された半導体チップ２の裏面２ｂの高さ、つまり半導体チップ２の実装高さと同じ高さ（厚さ）にする。
【０１０８】
すなわち、半導体チップ２の外側の位置であるプリスタックランド３ｄ上の位置における封止材１０の厚さが、半導体チップ２の実装高さと同じになるように封止材１０の厚さを半導体チップ２の厚さよりも厚くしたものである。
【０１０９】
これにより、下段パッケージ６をテストソケット１８に収容して上蓋１８ａを閉じた際に、下段パッケージ６のチップ近傍、すなわちパッケージ基板１２の中央部寄りの箇所を押し付けることができる。その結果、テストソケット１８のソケットピン１８ｄの外部端子１６へのコンタクト性を向上させることができる。
【０１１０】
（変形例２）
図１８は実施の形態の変形例２の電子装置の下段パッケージの組み立ての封止材配置時の構造を示す平面図、図１９は図１８のＡ−Ａ線に沿った断面図である。
【０１１１】
封止材１０を貼り付ける領域は、多数個取り基板１７の上面１７ａの全面でなくてもよく、テスト工程におけるコンタクト性のみを考慮した場合、図１８および図１９に示すように、デバイス形成部１７ｃごとに、個片化された大きさの封止材１０を配置してもよい。
【０１１２】
言い換えると、多数個取り基板１７の上面１７ａの一部（例えば、ダイシング部１７ｄ、またはダイシング部を含む周縁部）が封止材１０によって覆われていなくてもよい。
【０１１３】
この場合、多数個取り基板１７における強度は若干劣るものの、各パッケージ基板３上においては、その全面に封止材１０が貼り付けられるため、上記実施の形態と同様に、テスト工程におけるコンタクト性は向上させることができる。
【０１１４】
さらに、ダイシング時に、封止材１０は切断しないため、封止材１０等の異物飛散の量を低減化することができる。
【０１１５】
（変形例３）
図２０は実施の形態の変形例３の電子装置の下段パッケージの組み立てのダイボンディング後の構造を示す平面図、図２１は図２０に示すＡ−Ａ線における１つのデバイス形成部の構造を示す拡大断面図である。
【０１１６】
本変形例３は、下段パッケージ６においてプリスタックランド３ｄ上に封止材１０を配置しない場合の例を示すものであり、必ずしもプリスタックランド３ｄ上を封止材１０で覆わなくてもよい。
【０１１７】
この場合、封止材１０を貼り付ける領域は、図２１に示すように、半導体チップ２の端部と封止材１０の端部との距離Ｌ＞封止材１０の端部とプリスタックランド３ｄの内側端部、その際、複数列に亘って、かつパッケージ基板３の各辺に沿って形成されている場合は、最内周列に位置するプリスタックランド３ｄとの距離Ｍ（Ｌ＞Ｍ）を満たす範囲である。
【０１１８】
つまり、半導体チップ２が搭載された領域、ここでは図３に示すチップ搭載領域１７ｆと、その周囲における最内周列のプリスタックランド３ｄの手前までの領域とに封止材１０を貼り付け、各プリスタックランド３ｄは封止材１０で覆わなくてもよい。
【０１１９】
この場合にも、パッケージ基板３の強度を高めることができ、パッケージ基板３の反りの低減化を図ることができる。
【０１２０】
なお、上述のチップ搭載領域１７ｆだけでなく、その周囲に配置された複数のプリスタックランド３ｄのうちの最内周列に配置されたプリスタックランド３ｄの手前までの領域にも封止材１０を配置する場合には、フィルム状の封止材１０（ＮＣＦ）に比べて制御がしづらいペースト状の封止材１０（ＮＣＰ（Non-Conductive Paste) ）を塗布することも可能である。
【０１２１】
（変形例４）
図２２は実施の形態の変形例４の電子装置の下段パッケージの組み立てのダイボンディング時の構造を示す平面図、図２３は図２２に示すＡ−Ａ線における１つのデバイス形成部の構造を示す拡大断面図、図２４は図２２に示す下段パッケージのソケット内への収納時の構造を示す断面図である。
【０１２２】
本変形例４は、下段パッケージ６の組み立てのダイボンド工程において、図２３に示すように、凸部２１ｂを有する加熱ツール２１を用いて、半導体チップ２の裏面２ｂを押圧するものである。
【０１２３】
この時、凸部２１ｂの押圧面（接触面とも言う）２１ａの外形サイズは、半導体チップ２の裏面２ｂの外形サイズより小さい。そのため、加熱ツール２１の凸部２１ｂは、半導体チップ２の裏面２ｂの一部（中央部）を押圧する。つまり、ダイボンド時、加熱ツール２１の凸部２１ｂを半導体チップ２の裏面２ｂの一部（中央部）に押し当てて加圧する。
【０１２４】
これにより、パッケージ基板３のリード３ｃと半導体チップ２の導電性部材１１とが半田接合され、フリップチップ接合が完了する。
【０１２５】
その際、半導体チップ２の裏面２ｂの周縁部には、封止材１０の被覆部１０ｃが形成される。すなわち、図２２に示すように、半導体チップ２の裏面２ｂの周縁部は、封止材１０の被覆部１０ｃによって覆われた状態となる。
【０１２６】
その後、テスト工程においては、図２４に示すように、テストソケット１８の収納部１８ｂ内に下段パッケージ６を配置し、上蓋１８ａを閉じた際に、上蓋１８ａに設けられた突起部１８ａｃにより、封止材１０のうちの半導体チップ２の裏面２ｂにおける周縁部を覆う部分である被覆部１０ｃに荷重Ｐが印加される。
【０１２７】
これにより、下段パッケージ６の複数の外部端子１６とテストソケット１８の複数のソケットピン１８ｄがそれぞれ接触し、この状態で下段パッケージ６の電気的テストが行われる。
【０１２８】
なお、図２４に示すように、パッケージ基板３の下面３ｂにおける中央部と、上記中央部の周囲に位置する周縁部にそれぞれ複数の外部端子１６が設けられている下段パッケージ６において反りが生じた場合には、中央部、すなわちチップ下部に配置された複数の外部端子１６は、ソケットピン１８ｄに接触しづらくなる。
【０１２９】
しかしながら、本変形例４の下段パッケージ６では、テストソケット１８に収納した際に、半導体チップ２の周縁部上の被覆部１０ｃに荷重が加わるため、基板の中央部近傍を押圧することができる。そのため、チップ下部の複数の外部端子１６と、複数のソケットピン１８ｄとのコンタクト性を高めることができ、テストの信頼性も高めることができる。
【０１３０】
（変形例５）
図２５は実施の形態の変形例５の電子装置の下段パッケージの組み立てのダイボンディング時の構造を示す平面図、図２６は図２５に示すＡ−Ａ線における１つのデバイス形成部の構造を示す拡大断面図、図２７は図２５に示す下段パッケージのソケット内への収納時の構造を示す断面図である。
【０１３１】
本変形例５も、下段パッケージ６の組み立てのダイボンド工程において、図２６に示すように、凸部２１ｂを有する加熱ツール２１を用いて、半導体チップ２の裏面２ｂを押圧するものである。
【０１３２】
なお、本変形例５では、加熱ツール２１の凸部２１ｂの押圧面２１ａの外形サイズは、半導体チップ２の裏面２ｂの外形サイズより大きい。そのため、加熱ツール２１の凸部２１ｂは、半導体チップ２の裏面２ｂの全体（全面）を押圧する。つまり、ダイボンド時、加熱ツール２１の凸部２１ｂを半導体チップ２の裏面２ｂの全体に押し当てて加圧する。
【０１３３】
これにより、パッケージ基板３のリード３ｃと半導体チップ２の導電性部材１１とが半田接合され、フリップチップ接合が完了する。なお、図２６に示すように、加熱ツール２１の凸部２１ｂによって半導体チップ２の裏面２ｂの全体を押圧するため、例え導電性部材１１が、半導体チップ２の主面２ａの周縁部側に位置していたとしても、確実に導電性部材１１の直上からも熱と荷重を印加できる。そのため、導電性部材１１に熱が伝わり易く、その結果、フリップチップ接合の接合性を高めることができる。
【０１３４】
また、加熱ツール２１によって押圧された際に、半導体チップ２の側面周囲には、加熱ツール２１の凸部２１ｂによって形成された封止材１０の段差部１０ａと、この段差部１０ａよりさらに高い位置の段差部１０ｄとが形成される。すなわち、図２５および図２６に示すように、半導体チップ２の裏面２ｂより高い位置、つまりチップ実装高さよりも厚い部分で、かつ平面視で、半導体チップ２と複数のプリスタックランド３ｄの間の位置に封止材１０の段差部１０ｄが形成された状態となる。
【０１３５】
その後、テスト工程においては、図２７に示すように、テストソケット１８の収納部１８ｂ内に下段パッケージ６を配置し、上蓋１８ａを閉じた際に、上蓋１８ａに設けられた突起部１８ａｃにより、封止材１０のうちの半導体チップ２の裏面２ｂより高い位置の段差部１０ｄに荷重Ｐが印加される。
【０１３６】
これにより、下段パッケージ６の複数の外部端子１６とテストソケット１８の複数のソケットピン１８ｄがそれぞれ接触し、この状態で下段パッケージ６の電気的テストが行われる。なお、本変形例５においても、図２７に示すように、パッケージ基板３の下面３ｂにおける中央部と、上記中央部の周囲に位置する周縁部にそれぞれ複数の外部端子１６が設けられている下段パッケージ６において反りが生じた場合には、中央部、すなわちチップ下部に配置された複数の外部端子１６は、ソケットピン１８ｄに接触しづらくなる。
【０１３７】
しかしながら、本変形例５の下段パッケージ６においても、テストソケット１８に収納した際に、半導体チップ２の周縁部上の被覆部１０ｃに荷重が加わるため、基板の中央部近傍を押圧することができる。そのため、チップ下部の複数の外部端子１６と、複数のソケットピン１８ｄとのコンタクト性を高めることができ、変形例４と同様に、テストの信頼性も高めることができる。
【０１３８】
（変形例６）
上記実施の形態では、完成品がＰＯＰ１の場合を一例として説明したが、上記完成品は、ＰＯＰ１に限らず、テスト工程完了後の下段パッケージ６を完成品として出荷してもよい。
【０１３９】
（変形例７）
図２８は実施の形態の変形例７の半導体装置の構造を示す断面図である。
【０１４０】
上記実施の形態では、完成品がＰＯＰ１の場合を一例として説明したが、上記完成品は、ＰＯＰ１に限らず、図２８に示すようなフリップチップタイプで、かつプリスタックランドを有していないＢＧＡ（Ball Grid Array)２７であってもよい。
【０１４１】
なお、ＢＧＡ２７においても、パッケージ基板３の上面３ａに封止材１０が貼り付けられている。
【０１４２】
（変形例８）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
【０１４３】
その他、実施の形態に記載された内容の一部を以下に記載する。
（項１）
以下の工程を含む半導体装置の製造方法：
（ａ）第１半導体装置を準備する工程；
ここで、前記第１半導体装置は、以下の工程（ａ１）乃至（ａ５）により製造される；
（ａ１）第１上面、前記第１上面に設けられた第１チップ搭載領域、前記第１チップ搭載領域に形成された複数の第１ボンディングリード、前記第１チップ搭載領域の周囲に配置された複数の第１プリスタックランド、前記第１上面とは反対側の第１下面、および前
記第１下面に形成された複数の第１バンプランドを有する第１配線基板を準備する工程；
（ａ２）前記（ａ１）工程の後、前記第１チップ搭載領域を含む前記第１配線基板の前記第１上面に封止材を配置し、前記複数の第１プリスタックランドのそれぞれの表面を前記封止材で覆う工程；
（ａ３）前記（ａ２）工程の後、第１主面、前記第１主面に形成された複数の第１ボンディングパッド、前記複数の第１ボンディングパッドにそれぞれ形成された複数の第１突起状電極、および前記第１主面とは反対側の第１裏面を有する第１半導体チップを、前記第１半導体チップの前記第１主面が前記第１配線基板の前記第１上面と対向するように、前記第１チップ搭載領域上に配置し、前記第１半導体チップに荷重を加え、半田材を介して前記複数の第１突起状電極と前記複数の第１ボンディングリードをそれぞれ電気的に接続し、さらに、前記複数の第１突起状電極と前記複数の第１ボンディングリードのそれぞれの接合部を前記封止材で封止する工程；
（ａ４）前記（ａ３）工程の後、前記複数の第１プリスタックランドのそれぞれの前記表面を前記封止材から露出させる工程；
（ａ５）前記（ａ４）工程の後、前記第１配線基板の前記複数の第１バンプランドに複数の第１外部端子をそれぞれ形成する工程；
（ｂ）第２半導体装置を準備する工程；
ここで、前記第２半導体装置は、
（ｂ１）第２上面、前記第２上面に形成された複数の第２ボンディングリード、前記第２上面とは反対側の第２下面、および前記第２下面に形成された複数の第２バンプランドを有する第２配線基板と、
（ｂ２）第２主面、前記第２主面に形成された複数の第２ボンディングパッド、および前記第２主面とは反対側の第２裏面を有し、前記第２配線基板の前記第２上面上に搭載された第２半導体チップと、
（ｂ３）前記複数の第２ボンディングパッドと前記複数の第２ボンディングリードをそれぞれ電気的に接続する複数の導電性部材と、
（ｂ４）前記第２半導体チップを封止する封止体と、
（ｂ５）前記複数の第２バンプランドにそれぞれ形成された複数の第２外部端子と、
を含み、
（ｃ）前記（ａ）および（ｂ）工程の後、前記第１半導体装置上に前記第２半導体装置を搭載する工程；
ここで、前記（ｃ）工程では、前記複数の第２外部端子と前記複数の第１プリスタックランドをそれぞれ電気的に接続する。
【符号の説明】
【０１４４】
１  ＰＯＰ
２  半導体チップ
２ａ  主面（素子形成面、表面、上面）
２ｂ  裏面（下面）
２ｃ  電極パッド（ボンディングパッド、端子、電極）
３  パッケージ基板（配線基板）
３ａ  上面（チップ搭載面、主面）
３ｂ  下面（実装面、裏面）
３ｃ  リード（ボンディングリード、電極、端子）
３ｄ  プリスタックランド（端子、電極）
３ｅ，３ｅａ，３ｅｂ  ランド（端子、電極）
３ｆ  ソルダレジスト膜
３ｇ  配線部（配線）
３ｈ  絶縁層
３ｉ，３ｊ  開口部
４  半導体チップ
４ａ  主面（素子形成面、表面、上面）
４ｂ  裏面（下面）
４ｃ  電極パッド（ボンディングパッド、端子、電極）
５  フリップチップ接合部
６  下段パッケージ
７  上段パッケージ
８  ステージ
９  外部端子（導電性部材）
１０  封止材
１０ａ  段差部
１０ｂ  開口部
１０ｃ  被覆部
１０ｄ  段差部
１１  導電性部材（柱状電極、突起状電極）
１１ａ  半田層
１２  パッケージ基板（配線基板）
１２ａ  上面（表面、チップ搭載面）
１２ｂ  下面（裏面）
１２ｃ  リード（ボンディングリード、電極、端子）
１２ｄ  ランド（端子、電極）
１２ｅ  絶縁層
１２ｆ  ソルダレジスト膜
１２ｇ，１２ｈ  開口部
１３  ダイボンド材
１４  封止体
１５  ワイヤ
１６  外部端子
１７  多数個取り基板（配線基板）
１７ａ  上面（表面、チップ搭載面）
１７ｂ  下面（裏面、実装面）
１７ｃ  デバイス形成部
１７ｄ  切断部（除去部、ダイシング部）
１７ｅ  枠部
１７ｆ  チップ搭載領域
１８  テストソケット
１８ａ  上蓋
１８ａｂ，１８ａｃ  突起部
１８ｂ  収納部
１８ｃ  凹部
１８ｄ  ソケットピン
２０  吸着ツール
２１  加熱ツール
２１ａ  押圧面
２１ｂ  凸部
２２  耐熱シート
２３  ブレード
２４  ダイシング用治具
２５  導電性部材
２６  レーザ光
２７  ＢＧＡ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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