(57)【要約】【課題】  一定のデューティを保持するクロック信号生成方法を提供する。【解決手段】  クロック信号生成方法は、クロック信号のデューティを表わすデューティコードとクロック信号の周期を表わす周期コードとを受信する段階と、デューティコードを周期コードに正規化し、当該正規化されたデューティコードを出力する段階と、を含む。周期コードＰＣＯＤＥは、アンサインド・コードであって、８’ｈ００から８’ｈＦＦまで順次に増加する。また、デューティコードＤＣＯＤＥは、サインド・コードであって、デューティサイクル５０％を基準に８’ｈ００から８’ｈ７Ｆまでにデューティが増加し、８’ｈＦＦから８’ｈ８０までにデューティが減少する。ＭＳＢ変更回路は、デューティコードＤＣＯＤＥのＭＳＢを変更し、デューティコードＤＣＯＤＥを周期コードＰＣＯＤＥに変更する。【選択図】  図２
2014146323.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号のデューティを表わすデューティコードとクロック信号の周期を表わす周期コードとを受信する段階と、
前記デューティコードを前記周期コードに正規化し、正規化されたデューティコードを出力する段階と、
を含むことを特徴とするクロック信号生成方法。
【請求項２】
前記正規化されたデューティコードを出力する段階は、
前記デューティコードのＭＳＢを変更する段階と、
変更されたデューティコードと前記周期コードとをそれぞれ第１方向にシフトする段階と、
前記第１方向にシフトされたデューティコードと前記第１方向にシフトされた周期コードとを乗算し、乗算コードを生成する段階と、
前記乗算コードを前記第１方向と反対方向である第２方向にシフトし、前記正規化されたデューティコードを生成する段階と、
を含むことを特徴とする請求項１に記載のクロック信号生成方法。
【請求項３】
前記周期コードに応答し、クロック信号の立上りタイミングを調節する段階と、
前記正規化されたデューティコードに応答し、前記クロック信号の立下りタイミングを調節する段階と、
前記調節された立上りタイミング及び立下りタイミングを有する前記クロック信号を生成する段階と、
をさらに含むことを特徴とする請求項１に記載のクロック信号生成方法。
【請求項４】
前記クロック信号の前記立下りタイミングは、前記周期コードと前記正規化されたデューティコードとに応答し調節されることを特徴とする請求項３に記載のクロック信号生成方法。
【請求項５】
基準クロック信号と前記周期コードとに応答して、クロック信号の立上りタイミングを調節する段階と、
前記調節された立上りタイミング及び立下りタイミングを有する前記クロック信号を生成するため、前記基準クロック信号、前記周期コード、及び、前記正規化されたデューティコードに応答し、前記クロック信号の立下りタイミングを調節する段階と、
をさらに含むことを特徴とする請求項１に記載のクロック信号生成方法。
【請求項６】
前記タイミング調節された前記クロック信号を生成する段階は、
分周された第１クロック信号を生成するため、前記周期コードに相応する分周比で基準クロック信号を分周する段階と、
分周された第２クロック信号を生成するため、前記分周比で前記基準クロック信号を分周する段階と、
前記分周された第１クロック信号をセット信号として受信し、前記分周された第２クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節された前記クロック信号を生成する段階と、
を含むことを特徴とする請求項３に記載のクロック信号生成方法。
【請求項７】
前記分周比は、帯小数であることを特徴とする請求項６に記載のクロック信号生成方法。
【請求項８】
正規化されたデューティコードを出力するため、クロック信号のデューティを表わすサインド・デューティコードを前記クロック信号の周期を表わすアンサインド周期コードに正規化する正規化されたデューティコード生成回路を備えることを特徴とするクロック信号生成装置。
【請求項９】
タイミング調節された前記クロック信号を生成するため、前記周期コードに応答しクロック信号の立上りタイミングを調節し、前記正規化されたデューティコードに応答し前記クロック信号の立下りタイミングを調節するオシレータをさらに備えることを特徴とする請求項８に記載のクロック信号生成装置。
【請求項１０】
前記オシレータは、前記周期コードと前記正規化されたデューティコードとに応答し前記クロック信号の前記立下りタイミングを調節することを特徴とする請求項９に記載のクロック信号生成装置。
【請求項１１】
前記正規化されたデューティコード生成装置は、
前記デューティコードのＭＳＢを変更するＭＳＢ変更回路と、
第１方向に前記ＭＳＢ変更回路の出力コードをビット単位でシフトする第１シフト演算子と、
前記第１方向に周期コードをビット単位でシフトする第２シフト演算子と、
前記第１シフト演算子の出力コードと前記第２シフト演算子の出力コードとを乗算する乗算器と、
前記正規化されたデューティコードを生成するため、前記第１方向と反対方向である第２方向に乗算器の出力コードをビット単位でシフトする第３シフト演算子と、
を有することを特徴とする請求項８に記載のクロック信号生成装置。
【請求項１２】
前記オシレータは、
基準クロック信号を前記周期コードに相応する第１帯小数に分周し、当該分周された第１クロック信号を生成する第１周波数合成器と、
前記基準クロック信号を前記第１帯小数に分周し、当該分周された第２クロック信号を生成する第２周波数合成器と、
前記分周された第１クロック信号をセット信号として受信し、前記分周された第２クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節されたクロック信号を出力するＳＲラッチと、
を有することを特徴とする請求項９に記載のクロック信号生成装置。
【請求項１３】
対を成す前記分周された第１クロック信号の立上りエッジと前記分周された第２クロック信号の立上りエッジとの差は、前記正規化されたデューティコードに相応する第２帯小数と同一であることを特徴とする請求項１２に記載のクロック信号生成装置。
【請求項１４】
正規化されたデューティコードを出力するため、クロック信号のデューティを表わすデューティコードを前記クロック信号の周期を表わす周期コードに正規化する正規化されたデューティコード生成回路と、
前記周期コードに基づいて調節された立上りタイミングと前記正規化されたデューティコードに基づいて調節された立下りタイミングとを有するクロック信号を生成するオシレータと、
第１ピンを通じて前記クロック信号を外部にドライビングするドライバと、
第２ピンを通じて入力されたアナログ信号をデジタルコードに変換するアナログ−デジタル変換器（ＡＤＣ）と、
基準コードと前記デジタルコードとに基づいて、前記デューティコードを生成するデューティコード生成回路と、
を備えることを特徴とする電力管理集積回路。
【請求項１５】
前記デューティコードは、サインド・コードであり、前記周期コードは、アンサインド・コードであることを特徴とする請求項１４に記載の電力管理集積回路。
【請求項１６】
前記オシレータは、前記周期コードと前記正規化されたデューティコードとに基づいて、前記クロック信号の前記立下りタイミングを調節することを特徴とする請求項１４に記載の電力管理集積回路。
【請求項１７】
前記正規化されたデューティコード生成回路は、
前記デューティコードのＭＳＢを変更するＭＳＢ変更回路と、
第１方向に前記ＭＳＢ変更回路の出力コードをビット単位でシフトする第１シフト演算子と、
前記第１方向に前記周期コードをビット単位でシフトする第２シフト演算子と、
前記第１シフト演算子の出力コードと前記第２シフト演算子の出力コードとを乗算する乗算器と、
前記第１方向と逆方向である第２方向に前記乗算器の出力コードをビット単位でシフトする前記正規化されたデューティコードを生成する第３シフト演算子と、
を有することを特徴とする請求項１４に記載の電力管理集積回路。
【請求項１８】
前記オシレータは、
基準クロック信号を前記周期コードに相応する第１帯小数に分周し、当該分周された第１クロック信号を生成する第１周波数合成器と、
前記基準クロック信号を前記第１帯小数に分周し、当該分周された第２クロック信号を生成する第２周波数合成器と、
前記分周された第１クロック信号をセット信号として受信し、前記分周された第２クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節されたクロック信号を出力するＳＲラッチと、
を有することを特徴とする請求項１４に記載の電力管理集積回路。
【請求項１９】
対を成す前記分周された第１クロック信号の立上りエッジと前記分周された第２クロック信号の立上りエッジとの差は、前記正規化されたデューティコードに相応する第２帯小数と同一であることを特徴とする請求項１８に記載の電力管理集積回路。
【請求項２０】
請求項１４の電力管理集積回路と、
前記第１ピンと前記第２ピンとの間に接続されたインダクターと、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２１】
前記正規化されたデューティコード生成回路は、
前記デューティコードのＭＳＢを変更するＭＳＢ変更回路と、
第１方向に前記ＭＳＢ変更回路の出力コードをビット単位でシフトする第１シフト演算子と、
前記第１方向に前記周期コードをビット単位でシフトする第２シフト演算子と、
前記第１シフト演算子の出力コードと前記第２シフト演算子の出力コードとを乗算する乗算器と、
前記第１方向と逆方向である第２方向に前記乗算器の出力コードをビット単位でシフトする前記正規化されたデューティコードを生成する第３シフト演算子と、
を有することを特徴とする請求項２０に記載のＤＣ−ＤＣコンバータ。
【請求項２２】
前記オシレータは、
基準クロック信号を前記周期コードに相応する第１帯小数に分周し、当該分周された第１クロック信号を生成する第１周波数合成器と、
前記基準クロック信号を前記第１帯小数に分周し、当該分周された第２クロック信号を生成する第２周波数合成器と、
前記分周された第１クロック信号をセット信号として受信し、前記分周された第２クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節されたクロック信号を出力するＳＲラッチと、
を含むことを特徴とする請求項２０に記載のＤＣ−ＤＣコンバータ。
【請求項２３】
アプリケーションプロセッサと、
第１ピンに接続されたインダクターを通じて前記アプリケーションプロセッサに動作電圧を供給する電力管理集積回路と、を備え、
前記電力管理集積回路は、
デューティを表わすデューティコードを、周期を表わす周期コードに正規化し、当該正規化されたデューティコードを出力する正規化されたデューティコード生成回路と、
前記周期コードに基づいて調節された立上りタイミングと前記正規化されたデューティコードに基づいて調節された立下りタイミングとを有するクロック信号を生成するオシレータと、
前記クロック信号を前記第１ピンに伝送するドライバと、
第２ピンを通じて前記インダクターからフィードバックされる前記動作電圧をデジタルコードに変換するアナログ−デジタル変換器と、
前記アプリケーションプロセッサから出力された基準コードと前記デジタルコードとに基づいて、前記デューティコードを生成するデューティコード生成回路と、
を有することを特徴とする移動通信装置。
【請求項２４】
前記オシレータは、前記周期コードと前記正規化されたデューティコードとに応答して、前記クロック信号の前記立下りタイミングを調節することを特徴とする請求項２３に記載の移動通信装置。
【請求項２５】
前記正規化されたデューティコード生成回路は、
前記デューティコードのＭＳＢを変更するＭＳＢ変更回路と、
前記ＭＳＢ変更回路の出力コードを第１方向にシフトする第１シフト演算子と、
前記周期コードを前記第１方向にシフトする第２シフト演算子と、
前記第１シフト演算子の出力コードと前記第２シフト演算子の出力コードとを乗算する乗算器と、
前記乗算器の出力コードを、前記第１方向と逆方向である第２方向にシフトする前記正規化されたデューティコードを生成する第３シフト演算子と、
を有することを特徴とする請求項２３に記載の移動通信装置。
【請求項２６】
前記オシレータは、
基準クロック信号を前記周期コードに相応する帯小数に分周し、当該分周された第１クロック信号を生成する第１周波数合成器と、
前記基準クロック信号を前記帯小数に分周し、当該分周された第２クロック信号を生成する第２周波数合成器と、
前記分周された第１クロック信号をセット信号として受信し、前記分周された第２クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節されたクロック信号を出力するＳＲラッチと、
を有することを特徴とする請求項２３に記載の移動通信装置。
【請求項２７】
正規化されたデューティコードを出力するため、周期的な信号のデューティを表わすサインド・デューティコードを周期的な信号の周期を表わすアンサインド・デューティコードに正規化する正規化されたデューティコード生成回路と、
前記正規化されたデューティコードに応答し、前記周期と前記デューティとを有する周期的な信号を生成する周期的な信号生成器と、
を備えることを特徴とする信号生成装置。
【請求項２８】
前記周期的な信号は、クロック信号を含むことを特徴とする請求項２７に記載の信号生成装置。
【請求項２９】
前記周期的な信号の前記デューティは、前記周期が変わるまで保持されることを特徴とする請求項２７に記載の信号生成装置。
【請求項３０】
前記周期的な信号の立上りタイミングは、前記周期コードに応答して調節され、前記周期的な信号の立下りタイミングは、前記正規化されたデューティコードに応答し調節されることを特徴とする請求項２７に記載の信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号生成方法、クロック信号生成装置、電力管理集積回路、ＤＣ−ＤＣコンバータ、移動通信装置、及び、信号生成装置に関する。
【背景技術】
【０００２】
デジタルシステムでは、周波数合成器が使われる。電子回路、特に、同期デジタルシステムで周波数合成器は、クロック信号を生成するために使われる。周波数合成器として、位相同期ループ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ；以下、ＰＬＬと称する）と遅延同期ループ（Ｄｅｌａｙ−Ｌｏｃｋｅｄ  Ｌｏｏｐ；以下、ＤＬＬと称する）とが使われる。ＰＬＬは、電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ；以下、ＶＣＯと称する）を含むが、ＤＬＬは、ＶＣＯの代わりに、遅延ライン（Ｄｅｌａｙ  Ｌｉｎｅ）を含む。特許文献１には、基準クロック信号に同期した周波数逓倍信号を出力する同期逓倍クロック信号生成回路の出力信号の位相誤差を低減するクロック信号生成回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−０５９１８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、一定のデューティを保持するクロック信号生成方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明のクロック信号生成方法は、クロック信号のデューティを表わすデューティコードとクロック信号の周期を表わす周期コードとを受信する段階と、デューティコードを周期コードに正規化し、正規化されたデューティコードを出力する段階と、を含む。
【０００６】
正規化されたデューティコードを出力する段階は、デューティコードのＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）を変更する段階と、変更されたデューティコードと周期コードとをそれぞれ第１方向にシフトする段階と、第１方向にシフトされたデューティコードと第１方向にシフトされた周期コードとを乗算し乗算コードを生成する段階と、乗算コードを第１方向とは反対方向である第２方向にシフトし、正規化されたデューティコードを生成する段階と、を含む。
【０００７】
本発明のクロック信号生成方法は、周期コードに応答しクロック信号の立上りタイミングを調節する段階と、正規化されたデューティコードに応答しクロック信号の立下りタイミングを調節する段階と、調節された立上りタイミング及び調節された立下りタイミングを有するクロック信号を生成する段階と、をさらに含む。クロック信号の立下りタイミングは、周期コードと正規化されたデューティコードとに応答し調節される。
【０００８】
本発明のクロック信号生成方法は、基準クロック信号と周期コードとに応答し、クロック信号の立上りタイミングを調節する段階と、調節された立上りタイミング及び立下りタイミングを有するクロック信号を生成するため、基準クロック信号、周期コード、及び、正規化されたデューティコードに応答して、クロック信号の立下りタイミングを調節する段階と、をさらに含む。
【０００９】
タイミング調節されたクロック信号を生成する段階は、分周された第１クロック信号を生成するため周期コードに相応する分周比で基準クロック信号を分周する段階と、分周された第２クロック信号を生成するため分周比で基準クロック信号を分周する段階と、分周された第１クロック信号をセット信号として受信し、分周された第２クロック信号をリセット信号として受信し、デューティを有するタイミング調節されたクロック信号を生成する段階と、を含む。分周比は、帯小数（ｍｉｘｅｄ  ｄｅｃｉｍａｌ）であり得る。
【００１０】
本発明のクロック信号生成装置は、正規化されたデューティコードを出力するため、クロック信号のデューティを表わすサインド・デューティコードをクロック信号の周期を表わすアンサインド周期コードに正規化する正規化されたデューティコード生成回路を備える。
【００１１】
本発明のクロック信号生成装置は、タイミング調節されたクロック信号を生成するために、周期コードに応答して、クロック信号の立上りタイミングを調節し、正規化されたデューティコードに応答して、クロック信号の立下りタイミングを調節するオシレータをさらに備える。オシレータは、周期コードと正規化されたデューティコードとに応答して、クロック信号の立下りタイミングを調節する。
【００１２】
正規化されたデューティコード生成装置は、デューティコードのＭＳＢを変更するＭＳＢ変更回路と、第１方向にＭＳＢ変更回路の出力コードをビット単位でシフトする第１シフト演算子と、第１方向に周期コードをビット単位でシフトする第２シフト演算子と、第１シフト演算子の出力コードと前記第２シフト演算子の出力コードとを乗算する乗算器と、正規化されたデューティコードを生成するため第１方向と反対方向である第２方向に乗算器の出力コードをビット単位でシフトする第３シフト演算子と、を有する。
【００１３】
オシレータは、基準クロック信号を周期コードに相応する第１帯小数に分周し、当該分周された第１クロック信号を生成する第１周波数合成器と、基準クロック信号を前記第１帯小数に分周し、当該分周された第２クロック信号を生成する第２周波数合成器と、分周された第１クロック信号をセット信号として受信し、前記分周された第２クロック信号をリセット信号として受信し、前記デューティを有する前記タイミング調節されたクロック信号を出力するＳＲラッチと、を有する。
【００１４】
本発明のクロック信号生成装置では、対を成す分周された第１クロック信号の立上りエッジと分周された第２クロック信号の立上りエッジとの差は、正規化されたデューティコードに相応する第２帯小数と同一である。
【００１５】
本発明の電力管理集積回路は、正規化されたデューティデューティコードを出力するため、クロック信号のデューティを表わすデューティコードをクロック信号の周期を表わす周期コードに正規化する正規化されたデューティコード生成回路と、周期コードに基づいて調節された立上りタイミングと正規化されたデューティコードに基づいて調節された立下りタイミングとを有するクロック信号を生成するオシレータと、クロック信号を第１ピンを通じて外部にドライビングするドライバと、第２ピンを通じて入力されたアナログ信号をデジタルコードに変換するアナログ−デジタル変換器と、基準コードとデジタルコードとに基づいて、デューティコードを生成するデューティコード生成回路と、を備える。
【００１６】
デューティコードは、サインド・コード（ｓｉｇｎｅｄ  ｃｏｄｅ）であり、周期コードは、アンサインド・コード（ｕｎｓｉｇｎｅｄ  ｃｏｄｅ）である。オシレータは、周期コードと正規化されたデューティコードとに基づいて、クロック信号の立下りタイミングを調節する。
【００１７】
正規化されたデューティコード生成回路は、デューティコードのＭＳＢを変更するＭＳＢ変更回路と、第１方向にＭＳＢ変更回路の出力コードをビット単位でシフトする第１シフト演算子と、第１方向に周期コードをビット単位でシフトする第２シフト演算子と、第１シフト演算子の出力コードと第２シフト演算子の出力コードとを乗算する乗算器と、第１方向と逆方向である第２方向に乗算器の出力コードをビット単位でシフトする正規化されたデューティコードを生成する第３シフト演算子と、を有する。
【００１８】
オシレータは、基準クロック信号を周期コードに相応する第１帯小数に分周し、当該分周された第１クロック信号を生成する第１周波数合成器と、基準クロック信号を第１帯小数に分周し、当該分周された第２クロック信号を生成する第２周波数合成器と、分周された第１クロック信号をセット信号として受信し、分周された第２クロック信号をリセット信号として受信し、デューティを有するタイミング調節されたクロック信号を出力するＳＲラッチと、を有する。
【００１９】
本発明の電力管理集積回路では、対を成す分周された第１クロック信号の立上りエッジと分周された第２クロック信号の立上りエッジとの差は、正規化されたデューティコードに相応する第２帯小数と同一である。
【００２０】
本発明のＤＣ−ＤＣコンバータは、電力管理集積回路と、第１ピンと第２ピンとの間に接続されたインダクターと、を備える。
【００２１】
本発明の移動通信装置は、アプリケーションプロセッサと、第１ピンに接続されたインダクターを通じてアプリケーションプロセッサに動作電圧を供給する電力管理集積回路と、を備える。電力管理集積回路は、デューティを表わすデューティコードを周期を表わす周期コードに正規化し当該正規化されたデューティコードを出力する正規化されたデューティコード生成回路と、周期コードに基づいて調節された立上りタイミングと正規化されたデューティコードに基づいて調節された立下りタイミングとを有するクロック信号を生成するオシレータと、クロック信号を第１ピンに伝送するドライバと、第２ピンを通じてインダクターからフィードバックされる動作電圧をデジタルコードに変換するアナログ−デジタル変換器と、アプリケーションプロセッサから出力された基準コードとデジタルコードとに基づいてデューティコードを生成するデューティコード生成回路と、を有する。
【００２２】
本発明の信号生成装置は、正規化されたデューティコードを出力するため周期的な信号のデューティを表わすサインド・デューティコードを周期的な信号の周期を表わすアンサインド・デューティコードに正規化する正規化されたデューティコード生成回路と、正規化されたデューティコードに応答して周期とデューティとを有する周期的な信号を生成する周期的な信号生成器と、を備える。
【発明の効果】
【００２３】
本発明のクロック信号生成方法とこれらの装置は、デューティコードを周期コードに正規化することによって、周波数に相応する周期コードが変更されても、結果的にクロック信号に一定のデューティを保持することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態によるクロック信号生成回路を示すブロック図である。
【図２】正規化されたデューティコード生成方法を説明する概念図である。
【図３】デューティコードを周期コードに正規化する方法を説明する概念図である。
【図４】デューティコードを周期コードに正規化する方法を説明する概念図であって、図３とは異なるデューティ比における概念図である。
【図５】図１に示されたオシレータを示すブロック図である。
【図６】図５のデジタルディレイラインを示すブロック図である。
【図７】図５のオシレータから生成された信号の波形を示す図面である。
【図８】一実施形態によるクロック信号生成回路を含む移動通信装置を示すブロック図である。
【図９】一実施形態によるクロック信号生成方法を説明するフローチャートである。
【発明を実施するための形態】
【００２５】
以下、添付した図面を参照して、本発明を詳しく説明する。
（一実施形態）
図１は、本発明の一実施形態によるクロック信号生成回路１００のブロック図を示す。図１を参照すれば、周波数合成器（ｆｒｅｑｕｅｎｃｙ  ｓｙｎｔｈｅｓｉｚｅｒ）の一例として使われるクロック信号生成回路１００は、正規化されたデューティコード生成回路１１０、オシレータ１３０、及びドライバ１７０を含む。実施形態によって、クロック信号生成回路１００は、集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；ＩＣ）、ＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）、または他の適用可能な製品を用いて具現されうる。
【００２６】
正規化されたデューティコード生成回路１１０は、デューティ比（ｄｕｔｙ  ｒａｔｉｏ、以下、簡単に「デューティ」という）を表わすデューティコードＤＣＯＤＥを周期を表わす周期コードＰＣＯＤＥに正規化し、正規化されたデューティコードＮＤＣＯＤＥを出力する。正規化されたデューティコード生成回路１１０は、正規化器（ｎｏｒｍａｌｉｚｅｒ）の機能を行える。
【００２７】
実施形態によって、オシレータ１３０は、基準クロック信号ＣＬＫｒｅｆと周期コードＰＣＯＤＥとの状態に応答して、クロック信号ＣＬＫＯの立上りタイミング（ｒｉｓｉｎｇ  ｔｉｍｉｎｇ）を調節するために適用され、基準クロック信号ＣＬＫｒｅｆと正規化されたデューティコードＮＤＣＯＤＥとの状態に応答して、クロック信号ＣＬＫＯの立下りタイミング（ｆａｌｌｉｎｇ  ｔｉｍｉｎｇ）を調節し、タイミング調節されたクロック信号ＣＬＫＯを生成することができる。オシレータ１３０は、数値制御周期及びデューティオシレータ（ｎｕｍｅｒｉｃａｌ  ｃｏｎｔｒｏｌｌｅｄ  ｐｅｒｉｏｄ  ＆  ｄｕｔｙ  ｏｓｃｉｌｌａｔｏｒ）に指示されうる。また、オシレータ１３０は、基準クロック信号ＣＬＫｒｅｆ、周期コードＰＣＯＤＥ、及び正規化されたデューティコードＮＤＣＯＤＥの状態に応答して、クロック信号ＣＬＫＯの立下りタイミングを調節することができる。
【００２８】
ドライバ１７０は、タイミング調節されたクロック信号ＣＬＫＯに応答して、ドライビングクロック信号ＤＣＬＫを生成する。例えば、ドライバ１７０は、インバータ（ｉｎｖｅｒｔｅｒ）として具現可能である。クロック信号ＣＬＫ０は、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号であり得る。したがって、クロック信号生成回路１００は、ＰＷＭ信号生成回路の機能を行える。
【００２９】
多様な信号に応答して、本発明が、クロック信号ＣＬＫ０の立上りタイミングと立下りタイミングとを指示しても、この反対が同様に真実であるということを認知しなければならない。例えば、クロック信号ＣＬＫ０の立下りは、基準クロック信号ＣＬＫｒｅｆ及び周期コードＰＣＯＤＥの状態に応答され、クロック信号ＣＬＫ０の立上りは、基準クロック信号ＣＬＫｒｅｆ及び正規化されたデューティコードＮＤＣＯＤＥの状態に応答されうる。
【００３０】
図２は、正規化されたデューティコード生成方法を説明する概念図である。図１と図２とを参照すれば、説明の便宜上、８ビットを基準にアンサインド・コードとサインド・コードとが説明される。例えば、サインド・コードは、特定の基準を中心に方向があるコードを意味する。
【００３１】
周期コードＰＣＯＤＥは、アンサインド・コードであって、実施形態によって、８’ｈ００から８’ｈＦＦまで順次に増加する。アンサインド・コードは、動作電圧に対応し、アンサインド・コードが増加するほど、動作電圧も増加する。
【００３２】
しかし、デューティコードＤＣＯＤＥは、サインド・コードであって、デューティサイクル５０％を基準に８’ｈ００から８’ｈ７Ｆまでにデューティが増加し、８’ｈＦＦから８’ｈ８０までにデューティが減少する。実施形態によって、８’ｈ７Ｆでデューティは、１００％であり、８’ｈ８０でデューティは、０％である。例えば、正（ｐｏｓｉｔｉｖｅ）のサインド・コードは、８’ｈ００から８’ｈ７Ｆまでと定義され、負（ｎｅｇａｔｉｖｅ）のサインド・コードは、８’ｈＦＦから８’ｈ８０までと定義されうる。
【００３３】
アンサインド・コードのＭＳＢが変更されれば、サインド・コードになる。例えば、アンサインド・コード８’ｈ００、８’ｈ７Ｆ、８’ｈ８０、及び８’ｈＦＦのそれぞれが、サインド・コードに変更されれば、８’ｈ８０、８’ｈＦＦ、８’ｈ００、及び８’ｈ７Ｆになる。すなわち、ＭＳＢ変更回路１１１は、デューティコードＤＣＯＤＥのＭＳＢ、例えば、“１”を“０”に、そして、“０”を“１”に変更する。ＭＳＢ変更回路１１１は、サインド・コードをアンサインド・コードに変更するコード変更回路の機能を行う。
【００３４】
図３と図４は、周期コードと関連してデューティコードを正規化する方法を説明する概念図である。図３で、デューティコードＤＣＯＤＥ、８’ｈ００は、デューティ５０％を表わす。図１から図３を参照すれば、デューティコードＤＣＯＤＥが、８’ｈ００である時、ＭＳＢ変更回路１１１は、コード（Ａ）、すなわち、８’ｈ８０を出力する。
【００３５】
第１シフト演算子１１３は、コード（Ａ＝８’ｈ８０）をビット単位（ｂｉｔｗｉｓｅ）で１ビット分「第１方向にシフト」としてのシフトライトし、コード（Ｂ）、すなわち、８’ｈ４０を出力する。周期コードＰＣＯＤＥが、８’ｈ４０である時、第２シフト演算子１１５は、周期コード（ＰＣＯＤＥ＝８’ｈ４０）をビット単位で１ビットシフトライトし、コード（Ｃ）、すなわち、８’ｈ２０を出力する。
【００３６】
乗算器１１７は、第１シフト演算子１１３の出力コード（Ｂ＝８’ｈ４０）と第２シフト演算子１１５の出力コード（Ｃ＝８’ｈ２０）とを乗算して、乗算コード（Ｄ）、すなわち、８’ｈ１０を出力する。この際、８’ｈ８０を１と仮定した時、８’ｈ４０は１／２であり、８’ｈ２０は１／４と出力なので、８’ｈ４０（＝１／２）と８’ｈ２０（＝１／４）との乗算は、８’ｈ１０（＝１／８）である。
【００３７】
第３シフト演算子１１９は、乗算器１１７の出力コード（Ｄ＝８’ｈ１０）をビット単位で１ビット分「第２方向にシフト」としてのシフトレフトを行い、正規化されたデューティコードＮＤＣＯＤＥ、すなわち、８’ｈ２０を生成する。すなわち、周期コード（ＰＣＯＤＥ＝８’ｈ４０）と正規化されたデューティコード（ＮＤＣＯＤＥ＝８’ｈ２０）との比（ｒａｔｉｏ）は、５０％である。各シフト演算子１１３、１１５、及び１１９は、ビット単位シフトレジスタ（ｂｉｔｗｉｓｅ  ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ）として具現可能である。
【００３８】
図３に示したように、デューティコードＤＣＯＤＥが、５０％のデューティを表わす８’ｈ００である時、周期コードＰＣＯＤＥとして８’ｈ４０が入力されれば、正規化されたデューティコード生成回路１１０は、正規化されたデューティコードＮＤＣＯＤＥとして８’ｈ２０を出力する。一方、周期コードＰＣＯＤＥとして８’ｈ８０が入力されれば、正規化されたデューティコード生成回路１１０は、正規化されたデューティコードＮＤＣＯＤＥとして８’ｈ４０を出力する。この際、周期コード（ＰＣＯＤＥ＝８’ｈ８０）と正規化されたデューティコード（ＮＤＣＯＤＥ＝８’ｈ４０）との比は、５０％である。
【００３９】
同様に、周期コードＰＣＯＤＥとして８’ｈＦＦが入力されれば、正規化されたデューティコード生成回路１１０は、正規化されたデューティコードＮＤＣＯＤＥとして８’ｈ８０を出力する。周期コード（ＰＣＯＤＥ＝８’ｈＦＦ）と正規化されたデューティコード（ＮＤＣＯＤＥ＝８’ｈ８０）との比は、ほぼ５０％である。すなわち、デューティコードＤＣＯＤＥが一定である時、動作電圧に相応する周期コードＰＣＯＤＥが変更されても、デューティコードＤＣＯＤＥは、周期コードＰＣＯＤＥに正規化されるので、正規化されたデューティコード生成回路１１０は、変更された周期コードＰＣＯＤＥにデューティコードＤＣＯＤＥに相応するデューティを反映し、正規化の結果によって正規化されたデューティコードＮＤＣＯＤＥを生成することができる。
【００４０】
図４で、デューティコードＤＣＯＤＥ、８’ｈ７Ｆは、デューティ１００％を表わす。図１、図２、及び図４を参照すれば、デューティコードＤＣＯＤＥが、８’ｈ７Ｆである時、ＭＳＢ変更回路１１１は、コード（Ａ）、すなわち、８’ｈＦＦを出力する。第１シフト演算子１１３は、コード（Ａ＝８’ｈＦＦ）をビット単位で１ビットシフトライトし、コード（Ｂ）、すなわち、８’ｈ７Ｆを出力する。周期コードＰＣＯＤＥが、８’ｈ４０である時、第２シフト演算子１１５は、周期コード（ＰＣＯＤＥ＝８’ｈ４０）をビット単位で１ビットシフトライトし、コード（Ｃ）、すなわち、８’ｈ２０を出力する。
【００４１】
乗算器１１７は、第１シフト演算子１１３の出力コード（Ｂ＝８’ｈ７Ｆ）と第２シフト演算子１１５の出力コード（Ｃ＝８’ｈ２０）とを乗算して、コード（Ｄ）、すなわち、８’ｈ２０を出力する。この際、８’ｈ８０を１と仮定した時、８’ｈ７Ｆは、８’ｈ８０に近接したコードとしてほぼ１であり、８’ｈ２０は１／４なので、８’ｈ７Ｆ（＝１）と８’ｈ２０（＝１／４）との積は、８’ｈ２０（＝１／４）である。
【００４２】
第３シフト演算子１１９は、乗算器１１７の出力コード（Ｄ＝８’ｈ２０）をビット単位で１ビットシフトレフトして正規化されたデューティコードＮＤＣＯＤＥ、すなわち、８’ｈ４０を生成する。
【００４３】
図４に示したように、デューティコードＤＣＯＤＥが、１００％のデューティを表わす８’ｈ７Ｆである時、周期コードＰＣＯＤＥとして８’ｈ４０が入力されれば、正規化されたデューティコード生成回路１１０は、正規化されたデューティコードＮＤＣＯＤＥとして８’ｈ４０を出力する。この際、周期コード（ＰＣＯＤＥ＝８’ｈ４０）と正規化されたデューティコード（ＮＤＣＯＤＥ＝８’ｈ４０）との比は、１００％である。
【００４４】
また、周期コードＰＣＯＤＥとして８’ｈ８０が入力されれば、正規化されたデューティコード生成回路１１０は、正規化されたデューティコードＮＤＣＯＤＥとして８’ｈ８０を出力する。この際、周期コード（ＰＣＯＤＥ＝８’ｈ８０）と正規化されたデューティコード（ＮＤＣＯＤＥ＝８’ｈ８０）との比は、１００％である。
【００４５】
周期コードＰＣＯＤＥとして８’ｈＦＦが入力されれば、正規化されたデューティコード生成回路１１０は、正規化されたデューティコードＮＤＣＯＤＥとして８’ｈＦＦを出力する。この際、周期コード（ＰＣＯＤＥ＝８’ｈＦＦ）と正規化されたデューティコード（ＮＤＣＯＤＥ＝８’ｈＦＦ）との比は、１００％である。すなわち、周期コードＰＣＯＤＥが変更されても、デューティコードＤＣＯＤＥは、周期コードＰＣＯＤＥに正規化されるので、正規化されたデューティコード生成回路１１０は、変更された周期コードＰＣＯＤＥにデューティコードＤＣＯＤＥに相応するデューティを反映し、正規化の結果によって正規化されたデューティコードＮＤＣＯＤＥを生成することができる。
【００４６】
一実施形態において、“デューティコードを周期コードに正規化する”とは、図３と図４とを参照して説明したように、デューティコードＤＣＯＤＥが、特定のデューティ、例えば、５０％または１００％を表わす時、周期コードＰＣＯＤＥが変更されても、正規化されたデューティコード生成回路１１０は、周期コードＰＣＯＤＥに対して特定のデューティ、例えば、５０％または１００％を表わす正規化されたデューティコードＮＤＣＯＤＥを生成することを意味する。
【００４７】
前述したように、デューティが設定されれば、正規化されたデューティコード生成回路１１０を含むクロック信号生成回路１００は、動作電圧に相応する周波数、または、周期が変更されても、常に同一なデューティを有するクロック信号ＣＬＫＯを生成することができる効果がある。すなわち、デューティは、周波数に連動される。
【００４８】
図５は、図１に示されたオシレータのブロック図を示す。図５を参照すれば、オシレータ１３０は、第１周波数合成器１４０、第２周波数合成器１５０、及びＳＲラッチ１６０を含みうる。
【００４９】
第１周波数合成器１４０は、基準クロック信号ＣＬＫｒｅｆと周期コードＰＣＯＤＥとの状態に応答して、クロック信号ＣＬＫＯの立上りタイミングを調節する。例えば、第１周波数合成器１４０は、第１整数部分１４１、第１小数部分１４３、及び第１デジタルディレイライン１４５を含みうる。
【００５０】
第１整数部分１４１は、付加的な図示しないクロック信号に応答して、周期コードＰＣＯＤＥの整数部分をラッチするラッチ１４１−１、ラッチ１４１−１の出力信号と第１小数部分１４３から出力された第１キャリーＣＡＲＲＹ１とを加算する第１加算器１４１−２、及び基準クロック信号ＣＬＫｒｅｆに応答して、第１加算器１４１−２の出力信号をカウントする第１カウンター１４１−３を含む。第１整数部分１４１は、整数分周されたクロック信号ＤＩＶ１を出力する。第１小数部分１４３は、整数分周されたクロック信号ＤＩＶ１に応答して、周期コードＰＣＯＤＥの小数部分を累積し、累積の結果によって第１キャリーＣＡＲＲＹ１と第１小数ＰＨ１とを生成する。
【００５１】
第２周波数合成器１５０は、基準クロック信号ＣＬＫｒｅｆと正規化されたデューティコードＮＤＣＯＤＥとの状態に応答して、クロック信号ＣＬＫの立下りタイミングを調節する。さらに具体的に説明すれば、第２周波数合成器１５０は、基準クロック信号ＣＬＫｒｅｆ、周期コードＰＣＯＤＥ、及び正規化されたデューティコードＮＤＣＯＤＥに基づいて、クロック信号ＣＬＫの立下りタイミングを調節することができる。例えば、第２周波数合成器１５０は、第２整数部分１５１、第２小数部分１５３、及び第２デジタルディレイライン１５５を含みうる。
【００５２】
第２整数部分１５１は、整数分周されたクロック信号ＤＩＶ１に応答して、正規化されたデューティコードＮＤＣＯＤＥの整数部分をラッチするラッチ１５１−１、ラッチ１５１−１の出力信号と第２小数部分１５３から出力された第２キャリーＣＡＲＲＹ２とを加算する第２加算器１５１−２、及び基準クロック信号ＣＬＫｒｅｆに応答して、第２加算器１５１−２の出力信号をカウントする第２カウンター１５１−３を含む。第２整数部分１５１は、整数分周されたクロック信号ＤＩＶ２を出力する。
【００５３】
第２小数部分１５３は、整数分周されたクロック信号ＤＩＶ１に応答して、正規化されたデューティコードＮＤＣＯＤＥの小数部分と第１小数ＰＨ１とを加算し、加算の結果によって第２キャリーＣＡＲＲＹ２と第２小数ＰＨ２とを生成する。
【００５４】
第１周波数合成器１４０と第２周波数合成器１５０のそれぞれの具体的な動作は、図７を参照して詳しく説明される。ＳＲラッチ１６０は、第１周波数合成器１４０によって分周された第１クロック信号ＤＩＶ１＿Ｏをセット信号ＳＥＴとして受信し、第２周波数合成器１５０によって分周された第２クロック信号ＤＩＶ２＿Ｏをリセット信号ＲＥＳＥＴとして受信し、タイミング調節されたクロック信号ＣＬＫＯを生成する。
【００５５】
図５では、ＳＲラッチ１６０の一つの実施形態として、クロス接続されたＮＡＮＤゲートとインバータを含むＳＲラッチとが示される。しかし、多様な実施形態によって、ＳＲラッチ１６０の構造は、多様に変更されうる。
【００５６】
図６は、図５のデジタルディレイラインのブロック図を示す。図６の各デジタルディレイライン１４５と１５５は、直列に接続された複数の遅延素子１４５−１〜１４５−ｎ（ｎは、自然数）と選択器ＭＵＸとを含む。
【００５７】
複数の遅延素子１４５−１〜１４５−ｎのそれぞれの遅延は、同一であり得る。複数の遅延素子１４５−１〜１４５−ｎのそれぞれは、各整数部分１４１と１５１から出力された各整数分周されたクロック信号ＤＩＶ１とＤＩＶ２を遅延させることができる。
【００５８】
選択器ＭＵＸは、各小数部分１４３と１５３から出力された複数の選択信号、例えば、小数ＰＨ１とＰＨ２を表わす複数のビットに基づいて、遅延素子１４５−１の入力信号と複数の遅延素子１４５−１〜１４５−ｎのそれぞれの出力信号とのうちから何れか１つを選択的に出力することができる。すなわち、各デジタルディレイライン１４５と１５５は、各整数分周されたクロック信号ＤＩＶ１とＤＩＶ２の遅延を調節し、各分周されたクロック信号ＤＩＶ１＿ＯとＤＩＶ２＿Ｏを出力することができる。
【００５９】
図７は、図５のオシレータから生成された信号の波形を示す。説明の便宜上、周期コードＰＣＯＤＥに相応する第１帯小数は、２．４であり、５０％のデューティのために、正規化されたデューティコードＮＤＣＯＤＥに相応する第２帯小数は、１．２と仮定する。図７に示したように、第１周波数合成器１４０から出力される２．４分周された第１クロック信号ＤＩＶ１＿Ｏの立上りタイミングは、基準時点Ｔ０を基準に２．４、４．８、７．２、９．６、及び１２．０と定義する。
【００６０】
第１周波数合成器１４０の第１整数部分１４１から出力されるクロック信号ＤＩＶ１の立上りタイミングは、各帯小数（２．４、４．８、７．２、９．６、及び１２．０）の各整数（２、４、７、９、及び１２）と定義する。また、第１デジタルディレイライン１４５は、各帯小数（２．４、４．８、７．２、９．６、及び１２．０）の各小数（０．４、０．８、０．２、０．６、及び０．０）程度クロック信号ＤＩＶ１を遅延させた後、分周された第１クロック信号ＤＩＶ１＿Ｏを出力する。
【００６１】
第２周波数合成器１５０から出力される２．４分周された第２クロック信号ＤＩＶ２＿Ｏの立上りタイミングは、基準時点Ｔ０を基準に３．６、６．０、８．４、１０．８、及び１３．２と定義する。第２周波数合成器１５０の第２整数部分１５１から出力されるクロック信号ＤＩＶ２の立上りタイミングは、各帯小数（３．６、６．０、８．４、１０．８、及び１３．２）の各整数（３、６、８、１０、及び１３）と定義する。また、第２デジタルディレイライン１５５は、各帯小数（３．６、６．０、８．４、１０．８、及び１３．２）の各小数（０．６、０．０、０．４、０．８、及び０．２）程度クロック信号ＤＩＶ２を遅延させた後、分周された第２クロック信号ＤＩＶ２＿Ｏを出力する。
【００６２】
ここで、各帯小数の各整数（ｉｎｔｅｇｅｒ）は、基準クロック信号ＣＬＫｒｅｆの順序を意味し、各帯小数の各小数（ｄｅｃｉｍａｌ）は、遅延または遅延量を意味する。各信号ＤＩＶ１、ＤＩＶ１＿Ｏ、ＤＩＶ２、ＤＩＶ２＿Ｏ、及びＣＬＫ０（２．４）の発生タイミングは、図７に示された数字に基づいて説明される。
【００６３】
基準時点Ｔ０で第１周波数合成器１４０は、２．４分周されたクロック信号ＤＩＶ１＿Ｏを出力する。最初の処理区間の間に、すなわち、２．４に該当するタイミングで（簡単に、２．４で）、２．４分周された第１クロック信号ＤＩＶ１＿Ｏが出力される時、第１整数部分１４１は、２に該当するタイミングで（簡単に、２で）、２分周されたクロック信号ＤＩＶ１を出力し、第１小数部分１４３は、第１小数（ＰＨ１＝０．４）を出力する。この際、第１デジタルディレイライン１４５は、１クロックサイクルＵＣを基準に２分周されたクロック信号ＤＩＶ１を０．４ほど遅延させた後、２．４で２．４分周された第１クロック信号ＤＩＶ１＿Ｏを出力する。
【００６４】
ＳＲラッチ１６０は、第１デジタルディレイライン１４５の出力信号ＤＩＶ１＿Ｏをセット信号ＳＥＴとして受信するので、２．４で立上りタイミングが調節されたクロック信号ＣＬＫＯを出力する。次いで、第２整数部分１５１は、２．４と１．２との和、すなわち、３．６の整数（すなわち、３）に該当するタイミングで、３分周されたクロック信号ＤＩＶ２を出力し、第２小数部分１５３は、第２小数（ＰＨ１＝０．６）を出力する。この際、第２デジタルディレイライン１５５は、１クロックサイクルＵＣを基準に３分周されたクロック信号ＤＩＶ２を０．６ほど遅延させた後、３．６で２．４分周された第２クロック信号ＤＩＶ２＿Ｏを出力する。
【００６５】
ＳＲラッチ１６０は、第２デジタルディレイライン１５５の出力信号ＤＩＶ２＿Ｏをリセット信号ＲＥＳＥＴとして受信するので、３．６の時間で立下りタイミングが調節されたクロック信号ＣＬＫＯを出力する。
【００６６】
二番目の処理区間の間に、すなわち、４．８で２．４分周された第１クロック信号ＤＩＶ１＿Ｏが出力される時、第１整数部分１４１は、４．０で３分周されたクロック信号ＤＩＶ１を出力し、第１小数部分１４３は、第１小数（ＰＨ１＝０．８）を出力する。この際、第１デジタルディレイライン１４５は、２分周されたクロック信号ＤＩＶ１を０．８ほど遅延させた後、４．８で２．４分周された第１クロック信号ＤＩＶ１＿Ｏを出力する。
【００６７】
ＳＲラッチ１６０は、第１デジタルディレイライン１４５の出力信号ＤＩＶ１＿Ｏをセット信号ＳＥＴとして受信するので、４．８で立上りタイミングが調節されたクロック信号ＣＬＫＯを出力する。次いで、第２整数部分１５１は、４．８と１．２との和、すなわち、６．０の整数（すなわち、６）に該当するタイミングで、２分周されたクロック信号ＤＩＶ２を出力し、第２小数部分１５３は、第２小数（ＰＨ１＝０．０）を出力する。この際、第２デジタルディレイライン１５５は、２分周されたクロック信号ＤＩＶ２を０．０ほど遅延させた後、６．０で２．４分周された第２クロック信号ＤＩＶ２＿Ｏを出力する。ＳＲラッチ１６０は、第２デジタルディレイライン１５５の出力信号ＤＩＶ２＿Ｏをリセット信号ＲＥＳＥＴとして受信するので、６．０で立下りタイミングが調節されたクロック信号ＣＬＫＯを出力する。
【００６８】
三番目の処理区間の間に、すなわち、７．２で２．４分周された第１クロック信号ＤＩＶ１＿Ｏが出力される時、第１整数部分１４１は、７で２分周されたクロック信号ＤＩＶ１を出力し、第１小数部分１４３は、第１小数（ＰＨ１＝０．２）を出力する。この際、第１デジタルディレイライン１４５は、２分周されたクロック信号ＤＩＶ１を０．２ほど遅延させた後、７．２で２．４分周された第１クロック信号ＤＩＶ１＿Ｏを出力する。
ＳＲラッチ１６０は、第１デジタルディレイライン１４５の出力信号ＤＩＶ１＿Ｏをセット信号ＳＥＴとして受信するので、７．２で立上りタイミングが調節されたクロック信号ＣＬＫＯを出力する。次いで、第２整数部分１５１は、７．２と１．２との和、すなわち、８．４の整数（すなわち、８）に該当するタイミングで、２分周されたクロック信号ＤＩＶ２を出力し、第２小数部分１５３は、第２小数（ＰＨ１＝０．４）を出力する。この際、第２デジタルディレイライン１５５は、２分周されたクロック信号ＤＩＶ２を０．４ほど遅延させた後、８．４で２．４分周された第２クロック信号ＤＩＶ２＿Ｏを出力する。ＳＲラッチ１６０は、第２デジタルディレイライン１５５の出力信号ＤＩＶ２＿Ｏをリセット信号ＲＥＳＥＴとして受信するので、８．４で立下りタイミングが調節されたクロック信号ＣＬＫＯを出力する。
【００６９】
四番目の処理区間の間に、すなわち、９．６で２．４分周された第１クロック信号ＤＩＶ１＿Ｏが出力される時、第１整数部分１４１は、９で３分周されたクロック信号ＤＩＶ１を出力し、第１小数部分１４３は、第１小数（ＰＨ１＝０．６）を出力する。この際、第１デジタルディレイライン１４５は、３分周されたクロック信号ＤＩＶ１を０．６ほど遅延させた後、９．６で２．４分周された第１クロック信号ＤＩＶ１＿Ｏを出力する。
【００７０】
ＳＲラッチ１６０は、第１デジタルディレイライン１４５の出力信号ＤＩＶ１＿Ｏをセット信号ＳＥＴとして受信するので、９．６で立上りタイミングが調節されたクロック信号ＣＬＫＯを出力する。次いで、第２整数部分１５１は、９．６と１．２との和、すなわち、１０．８の整数（すなわち、１０）に該当するタイミングで、３分周されたクロック信号ＤＩＶ２を出力し、第２小数部分１５３は、第２小数（ＰＨ１＝０．８）を出力する。この際、第２デジタルディレイライン１５５は、３分周されたクロック信号ＤＩＶ２を０．８ほど遅延させた後、１０．８で２．４分周された第２クロック信号ＤＩＶ２＿Ｏを出力する。ＳＲラッチ１６０は、第２デジタルディレイライン１５５の出力信号ＤＩＶ２＿Ｏをリセット信号ＲＥＳＥＴとして受信するので、１０．８で立下りタイミングが調節されたクロック信号ＣＬＫＯを出力する。
【００７１】
五番目の処理区間の間に、すなわち、１２．０で２．４分周された第１クロック信号ＤＩＶ１＿Ｏが出力される時、第１整数部分１４１は、１２で２分周されたクロック信号ＤＩＶ１を出力し、第１小数部分１４３は、第１小数（ＰＨ１＝０．０）を出力する。この際、第１デジタルディレイライン１４５は、２分周されたクロック信号ＤＩＶ１を０．０ほど遅延させた後、１２．０で２．４分周された第１クロック信号ＤＩＶ１＿Ｏを出力する。
【００７２】
ＳＲラッチ１６０は、第１デジタルディレイライン１４５の出力信号ＤＩＶ１＿Ｏをセット信号ＳＥＴとして受信するので、１２．０で立上りタイミングが調節されたクロック信号ＣＬＫＯを出力する。次いで、第２整数部分１５１は、１２．０と１．２との和、すなわち、１３．２の整数（１３）に該当するタイミングで、２分周されたクロック信号ＤＩＶ２を出力し、第２小数部分１５３は、第２小数（ＰＨ１＝０．２）を出力する。この際、第２デジタルディレイライン１５５は、２分周されたクロック信号ＤＩＶ２を０．２ほど遅延させた後、１３．２で２．４分周された第２クロック信号ＤＩＶ２＿Ｏを出力する。ＳＲラッチ１６０は、第２デジタルディレイライン１５５の出力信号ＤＩＶ２＿Ｏをリセット信号ＲＥＳＥＴとして受信するので、１３．２で立下りタイミングが調節されたクロック信号ＣＬＫＯを出力する。
【００７３】
図７に示したように、周期が２．４である時、デューティは、５０％である。対を成す分周された第１クロック信号ＤＩＶ１＿Ｏの立上りエッジと分周された第２クロック信号ＤＩＶ２＿Ｏの立上りエッジとの差（例えば、１．２）は、正規化されたデューティコードＮＤＣＯＤＥに相応する第２帯小数、例えば、１．２と同一である。
【００７４】
図８は、一実施形態によるクロック信号生成回路を含む移動通信装置のブロック図を示す。図８を参照すれば、移動通信装置２００は、電力管理集積回路（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；ＰＭＩＣ）２１０、インダクターＬ、及びアプリケーションプロセッサ２３０を含む。
【００７５】
移動通信装置２００は、ラップトップコンピュータ（Ｌａｐｔｏｐ  Ｃｏｍｐｕｔｅｒ）、携帯電話、スマートフォン（ｓｍａｒｔ  ｐｈｏｎｅ）、タブレット（Ｔａｂｌｅｔ）ＰＣ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＥＤＡ（Ｅｎｔｅｒｐｒｉｓｅ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、デジタルスチルカメラ（Ｄｉｇｉｔａｌ  Ｓｔｉｌｌ  Ｃａｍｅｒａ）、デジタルビデオカメラ（Ｄｉｇｉｔａｌ  ＶｉｄｅｏＣａｍｅｒａ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、ＰＮＤ（Ｐｅｒｓｏｎａｌ  Ｎａｖｉｇａｔｉｏｎ  ＤｅｖｉｃｅまたはＰｏｒｔａｂｌｅＮａｖｉｇａｔｉｏｎ  Ｄｅｖｉｃｅ）、携帯用ゲームコンソール（Ｈａｎｄｈｅｌｄ  Ｇａｍｅ  Ｃｏｎｓｏｌｅ）、電子ブック（ｅ−ｂｏｏｋ）、または他の適した回路構成で具現されうる。
【００７６】
ＰＭＩＣ２１０は、クロック信号生成回路１００、基準クロック信号生成器２１１、複数のピン２１２、２１３、及び２１４、アナログ−デジタル変換器（Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ；ＡＤＣ）２１５、及びデューティコード生成回路２１６を含む。
【００７７】
ＰＭＩＣ２１０とインダクターＬは、デジタル制御ＤＣ−ＤＣコンバータ（Ｄｉｇｉｔａｌ−Ｃｏｎｔｒｏｌｌｅｄ  ＤＣ−ＤＣ  Ｃｏｎｖｅｒｔｅｒ）、またはバック（Ｂｕｃｋ）コンバータの機能を行う。クロック信号生成回路１００は、基準クロック信号ＣＬＫｒｅｆをクロック信号生成回路１００に供給する。
【００７８】
第１ピン２１２は、ドライバ１７０から出力されたドライビングクロック信号ＤＣＬＫをインダクターＬに供給する。第２ピン２１３は、インダクターＬからフィードバックされる動作電圧ＶＯＵＴをＡＤＣ２１５に伝送する。第３ピン２１４は、制御ライン２１４−１を通じて入力される基準コードＣＯＤＥｒｅｆをデューティコード生成回路２１６に伝送する。
【００７９】
動作電圧ＶＯＵＴは、インダクターＬを通じてアプリケーションプロセッサ２３０に供給される。キャパシタＣは、リップル（ｒｉｐｐｌｅ）を除去するためにインダクターＬの出力端子に接続されうる。ＡＤＣ２１５は、第２ピン２１３を通じてインダクターＬからフィードバックされる動作電圧ＶＯＵＴをデジタルコードＣＯＤＥに変換する。
【００８０】
デューティコード生成回路２１６は、基準コードＣＯＤＥｒｅｆとデジタルコードＣＯＤＥとに応答して、デューティコードＤＣＯＤＥを生成し、生成されたデューティコードＤＣＯＤＥをクロック信号生成回路１００に出力する。例えば、デューティコード生成回路２１６は、基準コードＣＯＤＥｒｅｆとデジタルコードＣＯＤＥとの差、または他の関係に相応するデューティコードＤＣＯＤＥを生成することができる。
【００８１】
アプリケーションプロセッサ２３０は、動作電圧が入力され、電力管理ユニット（Ｐｏｗｅｒ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ；ＰＵＭ）２３１とＰＭＵ２３１の動作を制御するＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２３２とを含む。ＰＭＵ２３１は、ＰＣＵ２３２の制御によって基準コードＣＯＤＥｒｅｆを生成することができる。
【００８２】
図９は、一実施形態によるクロック信号生成方法を説明するフローチャートである。図１から図９を参照すれば、クロック信号生成回路１００は、デューティを表わすデューティコードＤＣＯＤＥと周期を表わす周期コードＰＣＯＤＥとを受信する（ステップＳ１１０）。
【００８３】
クロック信号生成回路１００は、周期コードＰＣＯＤＥに対してデューティコードＤＣＯＤＥを正規化し、正規化されたデューティコードＮＤＣＯＤＥを生成する（ステップＳ１２０）。クロック信号生成回路１００は、周期コードＰＣＯＤＥに基づいてクロック信号ＣＬＫＯの立上りタイミングを調節し、正規化されたデューティコードＮＤＣＯＤＥに基づいてクロック信号ＣＬＫＯの立下りタイミングを調節し（ステップＳ１３０）、タイミング調節されたクロック信号ＣＬＫＯを生成する（ステップＳ１４０）。
【００８４】
クロック信号生成回路１００は、周期コードＰＣＯＤＥと正規化されたデューティコードＮＤＣＯＤＥとに基づいてクロック信号ＣＬＫＯの立上り及び立下りタイミングを調節することができる。
【産業上の利用可能性】
【００８５】
本発明は、クロック信号生成装置、電力管理集積回路、及び、移動通信装置に利用されうる。
【符号の説明】
【００８６】
１００：クロック信号生成回路、
１１０：正規化されたデューティコード生成回路、
１１１：ＭＳＢ変更回路、
１１３、１１５、１１９：シフト演算子、
１１７：乗算器、
１３０：オシレータ、
１４０：第１周波数生成器、
１４１：第１整数部分、
１４３：第１小数部分、
１４５：第１デジタルディレイライン、
１５１：第２整数部分、
１５３：第２小数部分、
１５５：第２デジタルディレイライン、
１５０：第２周波数生成器、
１６０：ＳＲラッチ、
１７０：ドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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