(57)【要約】【課題】交流電源からインダクタを通して負荷に供給される電流を制御するスイッチング素子を制御する力率改善回路（ＰＦＣ回路）を、電流オン期間と電流オフ期間の時間分解能を高くすることなく、広範囲の電源電圧や負荷サイズに対して、出力電圧リップルなどの性能を劣化させることなく、使用できるようにする。【解決手段】ＰＦＣ回路を、負荷サイズが所定閾値より大きいときには臨界導通モードで動作させ、負荷サイズが前記所定の閾値より小さいときには電流不連続モードで動作させる。【選択図】図１
2014233110.tif 000002
【特許請求の範囲】
【請求項１】
交流電源からインダクタを通して負荷に供給される電流を制御するスイッチング素子を制御する力率改善回路であって、
インダクタ電流検出部と、負荷検出部と、スイッチング制御部と、制御モード切替部とを備え、
前記インダクタ電流検出部は、前記インダクタに流れるインダクタ電流を検出し、
前記負荷検出部は、前記負荷の負荷サイズを検出し、
前記スイッチング制御部は、臨界導通モードと電流不連続モードとを含む複数の制御モードのいずれかで、前記インダクタ電流に基づいて前記スイッチング素子を制御し、
前記制御モード切替部は、前記負荷サイズが所定の負荷閾値より重いときには、前記スイッチング制御部を前記臨界導通モードで動作させ、前記負荷サイズが前記負荷閾値より軽いときには、前記電流不連続モードで動作させる、
力率改善回路。
【請求項２】
請求項１において、
前記インダクタ電流検出部は、前記インダクタに流れるインダクタ電流が所定の電流値より小さくなったときにリスタート・トリガをアサートし、
前記スイッチング制御部は、
前記臨界導通モードでは、前記リスタート・トリガがアサートされたときに、前記スイッチング素子をオンし、その後電流オン期間を経過した後に、前記スイッチング素子をオフし、
前記電流不連続モードでは、前記リスタート・トリガがアサートされた後電流オフ期間を経過した後に、前記スイッチング素子をオンし、さらにその後前記電流オン期間を経過した後に、前記スイッチング素子をオフする、
力率改善回路。
【請求項３】
請求項２において、
前記インダクタ電流検出部は、前記リスタート・トリガがアサートされた後、所定の期間、前記リスタート・トリガのアサートをマスクする、
力率改善回路。
【請求項４】
請求項２において、
前記スイッチング制御部は、前記電流オン期間を規定する記憶素子を備える、
力率改善回路。
【請求項５】
請求項２において、
前記スイッチング制御部は、入力されるタイマ・クロック信号に同期してカウント・アップするタイマ・カウンタと、第１比較値を格納する第１比較レジスタと、第２比較値を格納する第２比較レジスタとを備え、前記タイマ・カウンタの値と前記第１比較レジスタ比較値を比較して一致したときに、前記スイッチング素子をオンし、前記タイマ・カウンタの値と前記第２比較レジスタ比較値を比較して一致したときに、前記スイッチング素子をオフし、前記リスタート・トリガがアサートされたときに前記タイマ・カウンタをリセットする、
力率改善回路。
【請求項６】
請求項５において、
前記制御モード切替部は、前記第１比較レジスタと前記第２比較レジスタにアクセス可能に構成され、
前記負荷サイズが前記負荷閾値より重いときには、前記第１比較レジスタに０を書き込み、前記第２比較レジスタに前記電流オン期間を規定する設定値を書き込むことにより、前記スイッチング制御部を前記臨界導通モードで動作させ、
前記負荷サイズが前記負荷閾値より軽いときには、前記第１比較レジスタに前記電流オフ期間を規定する設定値を書き込むことにより、前記スイッチング制御部を前記電流不連続モードで動作させる、
力率改善回路。
【請求項７】
請求項６において、
前記制御モード切替部は、
前記負荷サイズが前記負荷閾値より軽いときには、前記第２比較レジスタに前記電流オフ期間を規定する設定値と前記電流オン期間を規定する設定値との和を書き込む、
力率改善回路。
【請求項８】
請求項５において、前記力率改善回路は、ＣＰＵとメモリとＡ／Ｄ変換器とが互いにバスで接続される、マイコンで構成され、
前記スイッチング制御部は、バス・インターフェースを含み、前記バスを介して前記ＣＰＵから、前記第１比較レジスタと前記第２比較レジスタにアクセス可能に構成され、
前記制御モード切替部は、前記メモリに格納されるプログラムを実行する前記ＣＰＵによって構成され、
前記負荷検出部は、変換結果を前記バスを介して前記ＣＰＵからアクセス可能な前記ＡＤ変換器によって構成される、
力率改善回路。
【請求項９】
請求項８において、単一半導体基板上に構成される、力率改善回路。
【請求項１０】
交流電源からインダクタを通して負荷に供給される電流を制御するスイッチング素子を制御する力率改善回路であって、
インダクタ電流検出部と、負荷検出部と、スイッチング制御部と、制御モード切替部とを備え、
前記インダクタ電流検出部は、前記インダクタに流れるインダクタ電流を検出し、前記インダクタに流れるインダクタ電流が所定の電流値より小さくなったときにリスタート・トリガをアサート可能に構成され、
前記負荷検出部は、前記負荷の負荷サイズを検出可能に構成され、
前記スイッチング制御部は、入力されるタイマ・クロック信号に同期してカウント・アップするタイマ・カウンタと、第１比較値を格納する第１比較レジスタと、第２比較値を格納する第２比較レジスタとを備え、前記タイマ・カウンタの値と前記第１比較レジスタ比較値を比較して一致したときに、前記スイッチング素子をオンし、前記タイマ・カウンタの値と前記第２比較レジスタ比較値を比較して一致したときに、前記スイッチング素子をオフし、前記リスタート・トリガがアサートされたときに前記タイマ・カウンタをリセット可能に構成され、
前記制御モード切替部は、前記第１比較レジスタと前記第２比較レジスタにアクセス可能に構成され、前記負荷サイズが所定の負荷閾値より重いときには、前記第１比較レジスタに０を書き込み、前記第２比較レジスタに前記電流オン期間を規定する設定値を書き込み、前記負荷サイズが前記負荷閾値より軽いときには、前記第１比較レジスタに前記電流オフ期間を規定する設定値を書き込むことにより、制御モード切替制御を可能に構成される、
力率改善回路。
【請求項１１】
請求項１０において、
前記インダクタ電流検出部は、前記リスタート・トリガがアサートされた後、所定の期間、前記リスタート・トリガのアサートをマスク可能に構成される、
力率改善回路。
【請求項１２】
請求項１０において、前記力率改善回路は、ＣＰＵとメモリとＡ／Ｄ変換器とが互いにバスで接続される、マイコンで構成され、
前記スイッチング制御部は、バス・インターフェースを含み、前記バスを介して前記ＣＰＵから、前記第１比較レジスタと前記第２比較レジスタにアクセス可能に構成され、
前記制御モード切替部は、前記メモリに格納されるプログラムを実行する前記ＣＰＵによって構成され、
前記負荷検出部は、変換結果を前記バスを介して前記ＣＰＵからアクセス可能な前記Ａ／Ｄ変換器によって構成される、
力率改善回路。
【請求項１３】
請求項１２において、単一半導体基板上に構成される、力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、力率改善（ＰＦＣ：Power Factor Correction）回路に関し、特に重い負荷から軽い負荷まで広範囲に良好な特性を維持するために好適に利用できるものである。
【背景技術】
【０００２】
交流電源を直流に変換して電子機器に供給する電源回路（ＡＣ−ＤＣ変換回路）では、高調波電流を抑えるために、力率改善（ＰＦＣ）制御が採用される。省エネ化の市場要求を受け、ＰＦＣ制御のディジタル化が進んでいる。
【０００３】
特許文献１には、ＤＳＰ（Digital Signal Processor）で構成されたディジタル信号処理回路を備えた、ＰＦＣコンバータが開示されている。ＰＦＣコンバータの動作モードとして、電流連続モード、電流不連続モード、及び、電流臨界モード（臨界導通モードとも呼ばれる）の３種類の動作モードが示されている。ＰＦＣコンバータは、インダクタに流れる電流をスッチング素子でオン／オフ制御することにより、力率を改善する。ＰＦＣコンバータは、インダクタに流れる電流を検出し、検出されたインダクタ電流に基づいて、スイッチング素子をオンさせるオン時間とオフさせるオフ時間を、演算処理によって求めて制御する。特許文献１には、それぞれの動作モードでの演算処理の内容が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第ＷＯ２００９／００４８４７号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００６】
発明者が検討した結果、電流連続モード、電流不連続モード、及び、臨界導通モードの３種類の動作モードには、実用上、適切な電源電圧範囲や負荷の大きさの範囲があることが分かった。特許文献１には、各動作モードにおける演算処理における、オン時間とオフ時間の分解能やダイナミックレンジについて、何ら言及されていない。しかし、実用上のディジタル制御では、オン時間とオフ時間は、ディジタル値によって与えられるため、最小の１ビットで規定される時間分解能と、そのディジタル値のビット数で規定されるダイナミックレンジは、主にコストによって自ずと制約される。実用的に許容される時間分解能とダイナミックレンジを規定した上で、３種類の動作モードによる動作特性を検討したところ、一つの動作モードで、電源電圧や負荷の大きさを広い範囲でカバーしようとすると、ダイナミックレンジの不足や分解能の不足により、出力電圧リップルが増大するなどの問題が発生することがわかった。
【０００７】
特に、臨界導通モードで動作しているときに、負荷が想定以上に軽くなると、オン時間が短くなり、十分な精度で制御を行うことができなくなるため、出力電圧リップルが増大する問題が顕著になることがわかった。
【０００８】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、下記の通りである。
【００１０】
すなわち、交流電源からインダクタを通して負荷に供給される電流を制御するスイッチング素子を制御する力率改善回路であって、負荷サイズが所定閾値より重いときには臨界導通モードで動作し、負荷サイズが前記所定の閾値より軽いときには電流不連続モードで動作する。
【発明の効果】
【００１１】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、電流オン期間と電流オフ期間の時間分解能を高くすることなく、広範囲の電源電圧や負荷サイズに対して出力電圧リップルなどの性能を劣化させることなく使用可能な、力率改善回路を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施形態１に係る力率改善回路の構成を示すブロック図である。
【図２】図２は、実施形態１に係る力率改善回路の動作を示す波形図である。
【図３】図３は、実施形態１に係る力率改善回路の具体的構成例を示すブロック図である。
【図４】図４は、図３に示す具体的構成例において制御モード切替部を構成する、ＣＰＵ（Central Processing Unit）で動作するプログラムのフローチャートである。
【図５】図５は、図３に示す具体的構成例に係る力率改善回路の動作を示す波形図である。
【図６】図６は、実施形態２に係る力率改善回路の構成を示すブロック図である。
【図７】図７は、実施形態２に係る力率改善回路の動作を示す波形図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕＜臨界導通モードと電流不連続モードを切替え可能なＰＦＣ制御＞
交流電源（１３）からインダクタ（１１）を通して負荷（１４）に供給される電流を制御するスイッチング素子（１５）を制御する力率改善回路（１）であって、インダクタ電流検出部（２）と、負荷検出部（３）と、スイッチング制御部（４）と、制御モード切替部（５）とを備える。
【００１６】
前記インダクタ電流検出部は、前記インダクタに流れるインダクタ電流を検出する。前記負荷検出部は、前記負荷の負荷サイズを検出する。前記スイッチング制御部は、臨界導通モードと電流不連続モードとを含む複数の制御モードのいずれかで、前記インダクタ電流に基づいて前記スイッチング素子を制御する。前記制御モード切替部は、前記負荷サイズが所定の負荷閾値より重いときには、前記スイッチング制御部を前記臨界導通モードで動作させ、前記負荷サイズが前記負荷閾値より軽いときには、前記電流不連続モードで動作させる。
【００１７】
これにより、電流オン期間と電流オフ期間の時間分解能を高くすることなく、広範囲の電源電圧や負荷サイズに対して出力電圧リップルなどの性能を劣化させることなく使用可能な、力率改善（ＰＦＣ）回路を提供することができる。このとき、負荷サイズと負荷閾値は、負荷のコンダクタンスで規定され、負荷のコンダクタンスが大きいことを負荷が重いと言い、コンダクタンスが小さいことを負荷が軽いと言う。負荷サイズと負荷閾値をコンダクタンスの逆数である、負荷の抵抗で表現する場合には、負荷の抵抗が小さいことを負荷が重いと言い、抵抗が大きいことを負荷が軽いと言う。
【００１８】
〔２〕＜インダクタ電流のゼロ検出によるリスタート・トリガ＞
項１において、前記力率改善回路（１）は以下のように構成される。
【００１９】
前記インダクタ電流検出部は、前記インダクタに流れるインダクタ電流が所定の電流値より小さくなったときにリスタート・トリガ（２２、２３）をアサートする。
【００２０】
前記スイッチング制御部は、前記臨界導通モードでは、前記リスタート・トリガがアサートされたときに、前記スイッチング素子をオンし、その後電流オン期間を経過した後に、前記スイッチング素子をオフする。一方、前記スイッチング制御部は、前記電流不連続モードでは、前記リスタート・トリガがアサートされた後電流オフ期間を経過した後に、前記スイッチング素子をオンし、さらにその後前記電流オン期間を経過した後に、前記スイッチング素子をオフする。
【００２１】
これにより、臨界導通モードと電流不連続モードのいずれも、同じリスタート・トリガを起点としたタイミング制御によって実現され、簡単な回路またはソフトウェアで動作モードの切替えを行うことができる。
【００２２】
〔３〕＜リスタート・マスク＞
項２において、前記インダクタ電流検出部は、前記リスタート・トリガがアサートされた後、所定の期間、前記リスタート・トリガのアサートをマスク（２３）する。
【００２３】
これにより、インダクタ電流にリンギングがある場合でも、電流オフ期間を正確に制御することができる。
【００２４】
〔４〕＜オン幅一定＞
項２において、前記スイッチング制御部は、前記電流オン期間を規定する記憶素子（４２）を備える。
【００２５】
これにより、電流オン期間を、負荷サイズによらず、記憶素子に格納された一定値に保つことができ、複雑な制御を必要とせずに、負荷の変動に追随することができる。
【００２６】
〔５〕＜ＰＦＣ制御部＞
項２において、前記スイッチング制御部は、入力されるタイマ・クロック信号に同期してカウント・アップするタイマ・カウンタ（４６）と、第１比較値を格納する第１比較レジスタ（４１）と、第２比較値を格納する第２比較レジスタ（４２）とを備える。前記タイマ・カウンタの値と前記第１比較レジスタ比較値を比較して一致したときに、前記スイッチング素子をオンし、前記タイマ・カウンタの値と前記第２比較レジスタ比較値を比較して一致したときに、前記スイッチング素子をオフし、前記リスタート・トリガがアサートされたときに前記タイマ・カウンタをリセットする。
【００２７】
これにより、臨界導通モードと電流不連続モードを同じ回路で実現し、それぞれの動作モードにおけるパラメータである比較値をレジスタに設定することで、制御モードをスムーズに切替えることができる。
【００２８】
〔６〕＜臨界導通モードと電流不連続モードにおけるＣＲ１とＣＲ２の設定値＞
項５において、前記制御モード切替部は、前記第１比較レジスタと前記第２比較レジスタにアクセス可能に構成される。
【００２９】
前記制御モード切替部は、前記負荷サイズが前記負荷閾値より重いときには、前記第１比較レジスタに０を書き込み、前記第２比較レジスタに前記電流オン期間を規定する設定値を書き込むことにより、前記スイッチング制御部を前記臨界導通モードで動作させる。
【００３０】
前記制御モード切替部は、前記負荷サイズが前記負荷閾値より軽いときには、前記第１比較レジスタに前記電流オフ期間を規定する設定値を書き込むことにより、前記スイッチング制御部を前記電流不連続モードで動作させる。
【００３１】
これにより、臨界導通モードと電流不連続モードのそれぞれの動作モードにおける適切なパラメータを比較レジスタに設定することができる。
【００３２】
〔７〕＜オン幅一定のためのＣＲ１とＣＲ２の設定値＞
項６において、前記制御モード切替部は、前記負荷サイズが前記負荷閾値より軽いときには、前記第２比較レジスタに前記電流オフ期間を規定する設定値と前記電流オン期間を規定する設定値との和を書き込む。
【００３３】
これにより、電流オン期間を、負荷サイズによらず、記憶素子に格納された一定値に保つことができ、複雑な制御を必要とせずに、負荷の変動に追随することができる。
【００３４】
〔８〕＜マイコン＞
項５、項６又は項７において、前記力率改善回路は、ＣＰＵ（５０）とメモリ（５１、５２）とＡ／Ｄ変換器（３、３１）とが互いにバス（５５）で接続される、マイコン（１）で構成される。
【００３５】
前記スイッチング制御部は、バス・インターフェース（４７）を含み、前記バスを介して前記ＣＰＵから、前記第１比較レジスタと前記第２比較レジスタにアクセス可能に構成される。
【００３６】
前記制御モード切替部は、前記メモリに格納されるプログラムを実行する前記ＣＰＵによって構成される。
【００３７】
前記負荷検出部は、変換結果（３２）を前記バスを介して前記ＣＰＵからアクセス可能な前記Ａ／Ｄ変換器によって構成される。
【００３８】
これにより、制御をソフトウェアによって実現することができ、付加機能の追加などに柔軟に対応することができる。
【００３９】
〔９〕＜シングルチップ＞
項８において、前記力率改善回路は、単一半導体基板上に構成される。
【００４０】
これにより、回路が集積化され、コストを低減することができる。
【００４１】
〔１０〕＜臨界導通モードと電流不連続モードを切替え可能なＰＦＣ制御＞
交流電源（１３）からインダクタ（１１）を通して負荷（１４）に供給される電流を制御するスイッチング素子（１５）を制御する力率改善回路（１）であって、インダクタ電流検出部（２）と、負荷検出部（３）と、スイッチング制御部（４）と、制御モード切替部（５）とを備える。
【００４２】
前記インダクタ電流検出部は、前記インダクタに流れるインダクタ電流を検出し、前記インダクタに流れるインダクタ電流が所定の電流値より小さくなったときにリスタート・トリガ（２２、２３）をアサート可能に構成される。
【００４３】
前記負荷検出部は、前記負荷の負荷サイズを検出可能に構成される。
【００４４】
前記スイッチング制御部は、入力されるタイマ・クロック信号に同期してカウント・アップするタイマ・カウンタ（４６）と、第１比較値を格納する第１比較レジスタ（４１）と、第２比較値を格納する第２比較レジスタ（４２）とを備える。前記タイマ・カウンタの値と前記第１比較レジスタ比較値を比較して一致したときに、前記スイッチング素子をオンし、前記タイマ・カウンタの値と前記第２比較レジスタ比較値を比較して一致したときに、前記スイッチング素子をオフし、前記リスタート・トリガがアサートされたときに前記タイマ・カウンタをリセット可能に構成される。
【００４５】
前記制御モード切替部（５、５０）は、前記第１比較レジスタと前記第２比較レジスタにアクセス可能に構成され、以下の制御モード切替制御を可能に構成される。前記負荷サイズが所定の負荷閾値より重いとき（Ｓ６３）には、前記第１比較レジスタに０を書き込み、前記第２比較レジスタに前記電流オン期間を規定する設定値を書き込む（Ｓ６４）。一方、前記負荷サイズが前記負荷閾値より軽いとき（Ｓ６３）には、前記第１比較レジスタに前記電流オフ期間を規定する設定値を書き込む（Ｓ６５）。
【００４６】
これにより、負荷サイズが所定の負荷閾値より重いときには臨界導通モードで動作し、軽いときには電流不連続モードで動作することにより、電流オン期間と電流オフ期間の時間分解能を高くすることなく、広範囲の電源電圧や負荷サイズに対して使用可能な、力率改善（ＰＦＣ）回路を提供することができる。
【００４７】
〔１１〕＜リスタート・マスク＞
項１０において、前記インダクタ電流検出部は、前記リスタート・トリガがアサートされた後、所定の期間、前記リスタート・トリガのアサートをマスク可能に構成される（２３）。
【００４８】
これにより、インダクタ電流にリンギングがある場合でも、電流オフ期間を正確に制御することができる。
【００４９】
〔１２〕＜マイコン＞
項１０又は項１１において、前記力率改善回路は、ＣＰＵ（５０）とメモリ（５１、５２）とＡ／Ｄ変換器（３、３１）とが互いにバス（５５）で接続される、マイコンで構成される。
【００５０】
前記スイッチング制御部は、バス・インターフェース（４７）を含み、前記バスを介して前記ＣＰＵから、前記第１比較レジスタと前記第２比較レジスタにアクセス可能に構成される。
【００５１】
前記制御モード切替部は、前記メモリに格納されるプログラムを実行する前記ＣＰＵによって構成される。
【００５２】
前記負荷検出部は、変換結果を前記バスを介して前記ＣＰＵからアクセス可能な前記Ａ／Ｄ変換器によって構成される。
【００５３】
これにより、制御をソフトウェアによって実現することができ、付加機能の追加などに柔軟に対応することができる。
【００５４】
〔１３〕＜シングルチップ＞
項１２において、前記力率改善回路は、単一半導体基板上に構成される。
【００５５】
これにより、回路が集積化され、コストを低減することができる。
【００５６】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５７】
〔実施形態１〕＜臨界導通モードと電流不連続モードを切替え可能なＰＦＣ制御＞
図１は、実施形態１に係る力率改善（ＰＦＣ）回路１の構成を示すブロック図である。
【００５８】
交流電源１３からインダクタ１１を通して負荷１４に供給される電流を制御するスイッチング素子１５を制御する力率改善回路１であって、インダクタ電流検出部２と、負荷検出部３と、スイッチング制御部４と、制御モード切替部５とを備える。図１には、インダクタ１１の出力を１個のダイオード１６で半波整流して負荷１４に供給するＡＣ−ＤＣ変換回路に接続された、力率改善（ＰＦＣ）回路１を示した。説明を簡略にするために半波整流としたが、実施形態１に係る力率改善（ＰＦＣ）回路１は、全波整流を含め、他のＡＣ−ＤＣ変換回路にも接続することができる。
【００５９】
インダクタ１１は、トランス１０の１次側巻線で実現されており、２次巻線１２側に流れる電流の電流値を計測することにより、インダクタ１１に流れるインダクタ電流を検知することができる。インダクタ電流は、直接またはそれを算出するための電圧値、あるいはディジタル値に変換された後に、インダクタ電流検出端子２０を介して、ＰＦＣ回路１のインダクタ電流検出部２に入力される。
【００６０】
スイッチング素子１５は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）で構成され、ＰＦＣ回路１のＰＦＣ制御出力端子４０から出力されるＰＦＣ制御出力信号によって、オン／オフ制御される。スイッチング素子１５は、交流電源１３の一方の電極から接続されるインダクタ１１を経て交流電源１３の他方の電極へ戻る閉じた回路を形成し、オンのときに回路を短絡しオフのときに開放する。スイッチング素子１５がオンのとき、交流電源１３からインダクタ１１に電流が流れ込み、磁気エネルギーとして蓄積され、オフのときに蓄積された磁気エネルギーがインダクタ電流となって、ダイオード１６を介して負荷１４に流れる。
【００６１】
負荷１４に並列に接続され、互いに直列接続された抵抗１７＿１と１７＿２は、負荷１４に印加される電圧を分圧して、ＰＦＣ回路１の負荷検出端子３０から負荷検出部３に入力する。負荷１４に印加される電圧が、ＰＦＣ回路１の負荷検出端子３０に入力可能な電圧範囲であれば、分圧するための抵抗１７＿１と１７＿２は不要である。また、上記分圧された負荷電圧に代えて、負荷サイズを反映する、他のパラメータを入力する構成に変更することもできる。負荷サイズは、直接には負荷のコンダクタンスまたはその逆数の抵抗で規定されるが、上記のように、負荷１４に印加される電圧その他負荷サイズを反映するパラメータによって規定され得る。
【００６２】
ＰＦＣ回路１において、インダクタ電流検出部２は、インダクタ１１に流れるインダクタ電流を検出し、スイッチング制御部４に出力する。負荷検出部３は、負荷１４の負荷サイズを検出する。負荷検出部３では、入力された電圧から負荷１４に印加される電圧を算出し、さらに負荷サイズを求めることができる。負荷検出部３で負荷サイズの算出のための演算を実行し、結果を制御モード切替部５に送っても良いし、負荷検出部３では入力された電圧の測定のみを行い、負荷サイズの算出のための演算は制御モード切替部５に任せても良い。スイッチング制御部４は、臨界導通モードと電流不連続モードとを含む複数の制御モードのいずれかで、インダクタ電流検出部２で検出されたインダクタ電流に基づいてスイッチング素子１５を制御する。
【００６３】
制御モード切替部５は、負荷サイズが所定の負荷閾値より重いときには、スイッチング制御部４を臨界導通モードで動作させ、負荷サイズがその負荷閾値より軽いときには、電流不連続モードで動作させる。
【００６４】
実施形態１に係る力率改善（ＰＦＣ）回路１の動作について説明する。
【００６５】
図２は、実施形態１に係る力率改善（ＰＦＣ）回路１の動作を示す波形図である。図１には、半波整流のＡＣ−ＤＣ変換回路に接続されたＰＦＣ回路１を示したが、図２には、紙面の節約のため、全波整流を前提とした波形を示す。横軸に時間を取り、縦軸方向に上から順に、入力される交流電源１３を半周期ごとに正極側に折り返して示した交流電圧ＶＡＣ、インダクタ電流である交流電流ＩＡＣ、負荷１４の負荷抵抗ＲＬ、及び、負荷１４に印加される直流電圧ＶＤＣを示す。図２には、入力される交流電源１３を半周期ごとに１．５周期分の波形を示す。負荷１４が徐々に軽くなる場合を例示する。負荷１４は、時刻ｔ０〜ｔ２には平均Ｒ１、時刻ｔ２〜ｔ４には平均Ｒ２、時刻ｔ４〜ｔ６には平均Ｒ３へ、徐々に負荷抵抗ＲＬが大きくなる方向、即ち負荷が軽くなる方向に変化している。これに伴い、負荷１４に印加される直流電圧ＶＤＣは、時刻ｔ０〜ｔ２には平均Ｖ１、時刻ｔ２〜ｔ４には平均Ｖ２、時刻ｔ４〜ｔ６には平均Ｖ３へ、徐々に上昇する。
【００６６】
ＰＦＣ回路１は、時刻ｔ０〜ｔ４では臨界導通モードで動作している例を示す。インダクタ電流である交流電流ＩＡＣは、臨界導通モードでは、破線で電流のピーク値とゼロの間で三角波状に変化する。実線の曲線は、平均電流を示す。平均電流が交流電圧ＶＡＣと同一位相の正弦波となり、力率が改善される。時刻ｔ２〜ｔ４では時刻ｔ０〜ｔ２よりも負荷１４が軽くなったことに伴い、インダクタ電流である交流電流ＩＡＣが減少する。電流のピーク値と平均値がともに減少する。負荷１４の負荷サイズが所定の閾値より軽くなり、時刻ｔ４〜ｔ６では、ＰＦＣ回路１は電流不連続モードで動作する様子を示す。電流不連続モードでは、インダクタ電流である交流電流ＩＡＣは、ゼロの期間を持たせる。これにより、電流のピーク値はそのままで、平均値を下げることにより、より軽い負荷に対応することができる。時刻ｔ４〜ｔ６では時刻ｔ２〜ｔ４と電流のピーク値は同じであるが、交流電流ＩＡＣにゼロの期間を持たせた分だけ、三角波の面積が狭くなり電流の平均値は低下する。三角波の数を変えずに電流の平均値を下げることができるため、三角波を作るためのスイッチング素子の電流オン期間と電流オフ期間の時間分解能を高くする必要がない。
【００６７】
これにより、電流オン期間と電流オフ期間の時間分解能を高くすることなく、広範囲の電源電圧や負荷サイズに対して出力電圧リップルなどの性能を劣化させることなく使用可能な、力率改善（ＰＦＣ）回路を提供することができる。
【００６８】
実施形態１に係る力率改善（ＰＦＣ）回路１の、より具体的構成例について説明する。
【００６９】
図３は、実施形態１に係る力率改善（ＰＦＣ）回路１の具体的構成例を示すブロック図である。特に制限されないが、ＰＦＣ回路１は、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩ（Large Scale Integrated circuit）の製造技術を用いて、シリコンなどの単一半導体基板上に形成される。回路が単一チップに集積化されることにより、コストを低減することができる。
【００７０】
ＰＦＣ回路１は、インダクタ電流検出部２と、スイッチング制御部４と、ＣＰＵ５０と、ＲＯＭ５１とＲＡＭ５２で構成されるメモリと、Ａ／Ｄ変換器３１を含んで構成される負荷検出部３とが互いにバス５５で接続される、マイコンで構成される。図１に示した制御モード切替部５は、ＲＯＭ５１とＲＡＭ５２で構成されるメモリに格納されるプログラムを実行するＣＰＵ５０によって構成される。
【００７１】
ＣＰＵ５０と、ＲＯＭ５１とＲＡＭ５２で構成されるメモリは、互いにバス５５で接続されるマイコンであり、バス制御部５３と割り込み制御部５４とを備える。インダクタ電流検出部２と、スイッチング制御部４と、負荷検出部３とは、マイコンの周辺モジュールとして構成される。その他の周辺モジュールをさらに含んで構成されてもよい。図３には、インダクタ電流検出部２、スイッチング制御部４、負荷検出部３などを含む周辺モジュールが、バス５５に直接接続される例を示すが、バスブリッジを介して周辺バスとして分離されるなど、階層化されたバスによって接続されていてもよい。割り込み制御部５４には、図示を省略された、複数の割り込み要求信号が入力され、設定された優先順位や割り込みマスク情報に基づいて、ＣＰＵ５０への割り込み信号を制御する。ＲＯＭ５１とＲＡＭ５２で構成されるメモリは、ＲＯＭとＲＡＭ各１個による構成を例示したが、メモリを構成するＲＯＭとＲＡＭの構成は、適宜変更することができる。また必ずしもＰＦＣ回路１と同一半導体チップに集積されている必要はなく、外付けされていてもよい。ＲＯＭ５１はマスクＲＯＭの他、フラッシュメモリ（登録商標）などの電気的に書き換え可能なＲＯＭであってもよい。ＰＦＣ回路１は、図示されない他の周辺モジュールを含んで構成されてもよい。
【００７２】
インダクタ電流検出部２は、インダクタ１１に流れるインダクタ電流を検出し、インダクタ電流が所定の電流値より小さくなったときにリスタート・トリガ２２をアサートする、ゼロ電流検出部２１を含んで構成される。
【００７３】
負荷検出部３は、Ａ／Ｄ変換器３１とレジスタＡＤＣＲＥＧ３２とバス・インターフェース３３とを含んで構成され、負荷検出端子であるＡ／Ｄ変換器入力端子３０に入力される電圧値をディジタル値に変換して、レジスタＡＤＣＲＥＧ３２に格納する。レジスタＡＤＣＲＥＧ３２は、バス・インターフェース３３を介して、ＣＰＵ５０からアクセスすることができる。
【００７４】
スイッチング制御部４は、タイマ・カウンタ４６と、第１の比較値を格納する第１比較レジスタＣＲ１（４１）、第２の比較値を格納する第２比較レジスタＣＲ２（４２）、比較器４３と４４、及び、ＰＦＣ制御出力を保持するＰＦＣ制御出力保持部４５を備える。タイマ・カウンタ４６は、リスタート・トリガ２２がアサートされたときにリセットされ、その後、入力されるタイマ・クロック信号に同期してカウント・アップされる。ＰＦＣ制御出力保持部４５は、例えばセット・リセット可能なフリップ・フロップ（ＲＳ−Ｆ／Ｆ）で構成することができる。スイッチング制御部４は、タイマ・カウンタ４６の値と第１比較レジスタＣＲ１（４１）に保持される値とを、比較器４３で比較して、一致したときに、ＰＦＣ制御出力保持部４５をセットすることにより、スイッチング素子１５をオンする。また、スイッチング制御部４は、タイマ・カウンタ４６の値と第２比較レジスタＣＲ２（４２）に保持される値とを、比較器４４で比較して、一致したときに、ＰＦＣ制御出力保持部４５をリセットすることにより、スイッチング素子１５をオフする。
【００７５】
制御モード切替部５は、ＣＰＵ５０によるプログラム動作で実現される。第１比較レジスタＣＲ１（４１）と第２比較レジスタＣＲ２（４２）に適切な値を書き込むことにより、スイッチング素子１５をオンさせる電流オン期間とオフさせる電流オフ期間を制御することにより、臨界導通モードと電流不連続モードの切替えを行う。
【００７６】
図４は、図３に示す具体的構成例において制御モード切替部５を構成する、ＣＰＵ５０で動作するプログラムのフローチャートである。プログラムは、例えば、所定の周期で発生する定時割り込みによって起動（開始）される。開始されると、まず、ＡＤＣＲＥＧ３２にアクセスして、負荷検出端子であるＡ／Ｄ変換器入力端子３０に入力される電圧値を、Ａ／Ｄ変換器３１によってディジタル値に変換した結果を読み込む（Ｓ６１）。読み込んだ負荷検出端子３０の電圧値から、負荷サイズを算出する（Ｓ６２）。負荷サイズを所定の負荷閾値と比較して（Ｓ６３）、負荷サイズが所定の負荷閾値より重いときには、第１比較レジスタＣＲ１（４１）に０を書き込み、第２比較レジスタＣＲ２（４２）に電流オン期間を規定する設定値CTonを書き込むことにより、スイッチング制御部４を臨界導通モードで動作させる（Ｓ６４）。一方、負荷サイズが負荷閾値より軽いときには、第１比較レジスタＣＲ１（４１）に電流オフ期間を規定する設定値CToffを書き込むことにより、スイッチング制御部４を電流不連続モードで動作させる（Ｓ６５）。
【００７７】
これにより、電流オン期間と電流オフ期間の時間分解能を高くすることなく、広範囲の電源電圧や負荷サイズに対して出力電圧リップルなどの性能を劣化させることなく使用可能な、力率改善（ＰＦＣ）回路を提供することができる。
【００７８】
さらに、ステップ６５で、第２比較レジスタＣＲ２（４２）に電流オフ期間を規定する設定値CToffと電流オン期間を規定する設定値CTonの和（CToff＋CTon）を書き込むことにより、臨界導通モードと電流不連続モードで、電流オン期間を同じ値に設定することができる。臨界導通モードで負荷が想定以上に軽くなったときに、電流オン期間を小さくしてインダクタ電流の平均値を下げると、電流オン期間の時間分解能の不足により、リップルの増加などの問題が発生することは、前述の通りである。臨界導通モードで負荷が想定以上に軽くなったときに、電流オン期間をさらに小さくする代わりに、電流オフ期間を設けることにより、より軽くなった負荷に合わせて、インダクタ電流の平均値をさらに下げることができる。これが、臨界導通モードから電流不連続モードへの切替えである。
【００７９】
力率改善（ＰＦＣ）回路１の動作についてさらに詳しく説明する。
【００８０】
図５は、図３に示す具体的構成例に係る力率改善（ＰＦＣ）回路１の動作の一例を示す波形図である。横軸に時間を取り、縦軸方向に、インダクタ電流、トランスの２次巻線１２の電流波形、リスタート・トリガの波形、タイマ・カウンタ４６の値、及び、ＰＦＣ制御出力端子４０から出力されるＰＦＣ制御出力信号の波形を示す。図５には、ＰＦＣ回路１が、時刻ｔ０〜ｔ１０の間、臨界導通モードで動作し、時刻ｔ１０〜ｔ２５の間、電流不連続モードで動作する例が、示される。
【００８１】
時刻ｔ０では、第１比較レジスタＣＲ１（４１）に０が、第２比較レジスタＣＲ２（４２）に電流オン期間を規定する設定値CTonが、それぞれ書き込まれているものとする。タイマ・カウンタ４６は、時刻ｔ０でリセットされる。このとき、タイマ・カウンタ４６の値は、第１比較レジスタＣＲ１（４１）に保持されている設定値０と等しくなるので、比較器４３の出力によりＰＦＣ制御出力保持部４５に１がセットされ、ＰＦＣ制御出力端子４０からハイが出力される。スイッチング素子１５がオンになり、交流電源１３からインダクタ１１に電流が流れ込み、磁気エネルギーとして蓄積される。時刻ｔ０でリセットされた直後からタイマ・カウンタ４６は、タイマ・クロックに同期してカウント・アップされる。
【００８２】
時刻ｔ１でタイマ・カウンタ４６は、第２比較レジスタＣＲ２（４２）に保持されている設定値CTonと一致する。比較器４４の出力によりＰＦＣ制御出力保持部４５がリセットされ、ＰＦＣ制御出力端子４０からロウが出力される。スイッチング素子１５がオフされ、トランス１０に蓄積された磁気エネルギーが放出されて、ダイオード１６を介して負荷１４に流れる。時刻ｔ２で蓄積された磁気エネルギーの放出が終わって、トランス１０の２次巻線１２の電圧が反転すると、インダクタ電流検出部２のゼロ電流検出部２１によって、インダクタ電流が所定の電流値より小さくなったことが検出され、リスタート・トリガ２２がアサートされる。図５では、リスタート・トリガ２２は正論理とし、ハイに遷移する波形が例示されている。リスタート・トリガ２２がアサートされると、タイマ・カウンタ４６がリセットされ、時刻ｔ０と同じ状態に戻る。時刻ｔ２では再び、タイマ・カウンタ４６の値が、第１比較レジスタＣＲ１（４１）に保持されている設定値０と等しくなるので、比較器４３の出力によりＰＦＣ制御出力保持部４５に１がセットされ、ＰＦＣ制御出力端子４０からハイが出力される。時刻ｔ２〜ｔ４と時刻ｔ４〜ｔ６と時刻ｔ６〜ｔ８と時刻ｔ８〜ｔ１０の各期間では、時刻ｔ０〜ｔ２で説明したのと同様の動作が繰り返される。スイッチング素子１５がオンされる電流オン期間（ｔ０〜ｔ１、ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７、ｔ８〜ｔ１０）は、タイマ・カウンタ４６が０から設定値CTonまでカウント・アップする時間、即ち、タイマ・クロックの周期と設定値CTonとの積によって規定される。
【００８３】
図示した時刻ｔ０〜ｔ２５を含め、ＰＦＣ制御を行っている期間は、図４に示したプログラムにより、負荷サイズが監視される。図４に示したプログラムは、例えば、タイマ・カウンタ４６の値が、第１比較レジスタＣＲ１（４１）に保持されている設定値０と等しくなったことを検出して、割り込み制御部５４を介してＣＰＵ５０に割り込みを要求することによって、起動することができる。ＰＦＣ制御出力と同期して、Ａ／Ｄ変換を行うことにより、電流波形における同じ位相で、負荷サイズを監視することができ、検出精度を安定化させることができる。負荷１４に印加される電圧が十分に平滑され安定化されている場合には、ＰＦＣ制御出力と同期せず、定時割り込みによって監視してもよい。図５には、時刻ｔ１０において、負荷サイズが所定の負荷閾値よりも小さくなったことが検出され、第１比較レジスタＣＲ１（４１）に電流オフ期間を規定する設定値CToffが書き込まれ、第２比較レジスタＣＲ２（４２）に設定値CToffとCTonの和（CToff＋CTon）が書き込まれた（図４のＳ６３ｔｏＳ６５）状態が示される。
【００８４】
時刻ｔ１０では、時刻ｔ０と同様に、リスタート・トリガ２２がアサートされ、タイマ・カウンタ４６がリセットされるが、第１比較レジスタＣＲ１（４１）の設定値は、CToffに変更されているので、ＰＦＣ制御出力保持部４５はロウのまま、即ち、ＰＦＣ制御出力端子４０からロウが出力されたまま、タイマ・カウンタ４６のカウント・アップが開始される。時刻ｔ１１でタイマ・カウンタ４６のカウント値が、第１比較レジスタＣＲ１（４１）の設定値CToffと一致すると、この時点で、比較器４３の出力によりＰＦＣ制御出力保持部４５に１がセットされ、ＰＦＣ制御出力端子４０からハイが出力される。スイッチング素子１５がオンになり、交流電源１３からインダクタ１１に電流が流れ込み、磁気エネルギーとして蓄積される。その後、時刻ｔ１２に、タイマ・カウンタ４６の値が、第２比較レジスタＣＲ２（４２）に保持されている設定値CT0ff＋CTonと一致する。比較器４４の出力によりＰＦＣ制御出力保持部４５がリセットされ、ＰＦＣ制御出力端子４０からロウが出力される。スイッチング素子１５がオフされ、トランス１０に蓄積された磁気エネルギーが放出されて、ダイオード１６を介して負荷１４に流れる。その後時刻ｔ１２に、インダクタ電流がゼロになり、トランス１０の２次巻線１２の電圧が反転すると、インダクタ電流検出部２のゼロ電流検出部２１によって、インダクタ電流が所定の電流値より小さくなったことが検出され、リスタート・トリガ２２がアサートされる。この時点で、時刻ｔ１０と同じ状態に戻り、その後、時刻ｔ１２〜ｔ１４と時刻ｔ１４〜ｔ１６と時刻ｔ１６〜ｔ１８と時刻ｔ１８〜ｔ２０と時刻ｔ２０〜ｔ２２と時刻ｔ２２〜ｔ２５との各期間では、時刻ｔ１０〜ｔ１２で説明したのと同様の動作が繰り返される。
【００８５】
時刻ｔ１０でインダクタ電流がゼロになってから、時刻ｔ１１になるまで待って、ＰＦＣ制御出力保持部４５に１がセットされ、ＰＦＣ制御出力端子４０からハイが出力されるので、時刻ｔ１０から時刻ｔ１１までの期間は、インダクタ電流がゼロのままとなる。このように、時刻ｔ１０以降、ＰＦＣ回路１の動作は、電流不連続モードとなる。第１比較レジスタＣＲ１（４１）に設定される設定値CToffの値と、タイマ・クロックの周期の積が、インダクタ電流において電流がゼロになる期間になる。第２比較レジスタＣＲ２（４２）に設定する値は、スイッチング素子１５をオンする期間を規定する。電流オフ期間を規定する設定値CToffと臨界導通モードで電流オン期間を規定する設定値CTonの和（CToff＋CTon）とすることにより、実際の電流オン期間（ｔ１１〜ｔ１２）は、CTonとタイマ・クロックの周期の積となり、臨界導通モードにおける電流オン期間と同じ期間とすることができる。
【００８６】
これにより、電流オン期間を、負荷サイズによらず、記憶素子に格納された一定値に保つことができ、複雑な制御を必要とせずに、負荷の変動に追随することができる。
【００８７】
以上、述べてきたように、臨界導通モードと電流不連続モードのそれぞれの動作モードにおける適切なパラメータを、それぞれ第１比較レジスタＣＲ１（４１）と第２比較レジスタＣＲ２（４２）に書き込むことにより、臨界導通モードと電流不連続モードの間でのＰＦＣ回路１の動作モードを切替えることができるため、動作モードの切替えが極めて円滑に実行される。また、第１比較レジスタＣＲ１（４１）と第２比較レジスタＣＲ２（４２）の設定値を適切に定めることにより、臨界導通モードと電流不連続モードのそれぞれの動作モードにおける電流オン期間を、同じ値に設定することができ（オン幅一定）、一方、適宜変更することも任意である。
【００８８】
〔実施形態２〕＜リスタート・マスク＞
実施形態１で説明したＰＦＣ回路について本発明者がさらに詳しく検討した結果、以下のような新たな課題が発生する場合があることがわかった。即ち、インダクタ１１に流れるインダクタ電流がゼロになったことを検出するために、インダクタ電流検出端子２０に入力する波形にリンギングが発生する場合がある。インダクタ電流検出部２のゼロ電流検出部２１は、インダクタ電流が所定の電流値より小さくなったときにリスタート・トリガ２２をアサートするので、リンギングによる波形が、前記「所定の電流値」よりも大きいとき、本来１回だけアサートされるべきリスタート・トリガ２２が、複数回アサートされる恐れがある。リスタート・トリガ２２がアサートされると、タイマ・カウンタ４６は、その度にリセットされる。本来、インダクタ電流検出部２が、インダクタ電流がゼロになったのを検出した後、タイマ・カウンタ４６が即座にリセットされ、その後、第２比較レジスタＣＲ２（４２）に設定される、電流オン期間を規定する設定値CTonになるまでカウント・アップすることにより、電流オン時間を制御している。ところが、リンギングによって、タイマ・カウンタ４６が複数回リセットされると、最初にリセットされたときにスイッチング素子１５がオンされ、さらに、タイマ・カウンタ４６が最後にリセットされてから、電流オン期間を規定する設定値CTonにカウント・アップされるまでの期間、スイッチング素子１５がオンされることになる。電流オン期間は、本来のオン期間よりも、最初にリセットされてから最後にリセットされるまでの時間分だけ、長くなってしまう。この問題は、臨界導通モードでも電流不連続モードでも、同様に発生する。
【００８９】
この問題を解決するために、通常のリンギング対策を採用することはできない。その理由は以下の通りである。臨界導通モードでは、インダクタ電流がゼロになったことを検出したときに、直ちにＰＦＣ制御出力をハイにしてスイッチング素子１５をオンする必要がある。通常のリンギング対策は、トランスの２次巻線１２側に、抵抗やコンデンサにより高周波成分をカットするフィルタを挿入して、インダクタ電流検出端子２０に入力する波形を鈍らせてリンギングを抑えるものである。これは、インダクタ電流検出端子２０に入力する波形が鈍る、即ち、元々ゼロに向かって急峻に減少する波形であったものが緩やかに減少し、リンギングを発生させることなく、徐々にゼロに近づくようにする対策である。そのため、その波形に対して、所定の値より小さくなったときにリスタート・トリガ２２をアサートするゼロ電流検出部２１を動作させると、実際にインダクタ電流がゼロになった時刻よりも遅れて、リスタート・トリガ２２がアサートされることとなる。リスタート・トリガ２２によりスイッチング素子１５がオンされるので、実際にインダクタ電流がゼロになってから、スイッチング素子１５がオンされるまでの期間が、本来ゼロ（スイッチング素子１５を即座にオン）であるべきところ、長くなってしまう。そのため、上述の問題を解決すために、通常のリンギング対策を採用することはできない。
【００９０】
実施形態２に示す力率改善（ＰＦＣ）回路１では、このような新たな課題を解決するための手段を追加する。
【００９１】
図６は、実施形態２に係るＰＦＣ回路１の構成を示すブロック図である。
【００９２】
実施形態２に係るＰＦＣ回路１のゼロ電流検出部２１は、マスク回路２４を含んで構成され、リスタート・トリガ２２に代えてリスタート・マスク２３がアサートされる。これは、マスクされたリスタート・トリガである。他の構成は、図３に示した実施形態１に係るＰＦＣ回路１と同様であるので、説明を省略する。
【００９３】
インダクタ電流検出端子２０に入力された信号は、所定の値を下回ったことを検出する、ゼロ電流検出部２１に入力される。ゼロ電流検出部２１は例えば、コンパレータによって実現される。ゼロ電流検出部２１（コンパレータ）の出力であるマスク前のリスタート・トリガ２２は、マスク回路２４に入力される。マスク回路２４は、例えば、リセット／セット・フリップ・フロップ（ＲＳ−Ｆ／Ｆ）で実現され、マスク前のリスタート・トリガ２２は、そのセット端子に入力される。マスク回路２４の出力が、マスクされたリスタート・トリガである、リスタート・マスク２３としてアサートされる。マスク回路２４には、スイッチング制御部４から比較器４４の出力信号が入力され、マスク回路２４を構成するＲＳ−Ｆ／Ｆのリセット端子に入力される。
【００９４】
実施形態２に係るＰＦＣ回路１の動作について説明する。
【００９５】
図７は、実施形態２に係るＰＦＣ回路１の動作を示す波形図である。図５に示した実施形態１に係るＰＦＣ回路１の動作を示す波形図と同様に、横軸に時間を取り、縦軸方向に、インダクタ電流、トランスの２次巻線１２の電流波形、タイマ・カウンタ４６の値、及び、ＰＦＣ制御出力端子４０から出力されるＰＦＣ制御出力信号の波形を示す。縦軸方向にはさらに、マスク前のリスタート・トリガ２２の波形と、リスタート・マスク２３の波形を示す。図７には、時刻ｔ０〜ｔ１５まで、電流不連続モードの場合を示すが、臨界導通モードでも同様である。
【００９６】
トランスの２次巻線１２の電流波形には、図７に示すように、時刻ｔ３〜ｔ４、時刻ｔ６〜ｔ７、時刻ｔ９〜ｔ１０、時刻ｔ１２〜ｔ１３でリンギングが生じる場合がある。立上り側（時刻ｔ２、ｔ５、ｔ８、ｔ１１、ｔ１４）にも同様のリンギングが生じるが、立上り側のリンギング波形の図示は省略する。マスク前のリスタート・トリガ２２の波形には、リンギングが発生している時刻ｔ３〜ｔ４などの期間に、幅の狭い複数のパルス波形が観測される。リンギング波形のピークが、前記所定の値よりも大きい場合、ゼロ電流検出部２１（コンパレータ）の出力が複数回変化するからである。時刻ｔ３に、マスク前のリスタート・トリガ２２によって、マスク回路２４として動作するＲＳ−Ｆ／Ｆがセットされる。これに伴ってリスタート・マスク２３がハイに遷移し、タイマ・カウンタ４６がリセットされる。タイマ・カウンタ４６は時刻ｔ３からカウント・アップを始める。その後、時刻ｔ４においてタイマ・カウンタ４６の値が第１比較レジスタＣＲ１（４１）に設定されている設定値CToffと一致すると、この時点で、比較器４３の出力によりＰＦＣ制御出力保持部４５に１がセットされ、ＰＦＣ制御出力端子４０からハイが出力される。その後、時刻ｔ５においてタイマ・カウンタ４６の値が、第２比較レジスタＣＲ２（４２）に保持されている設定値CT0ff＋CTonと一致すると、比較器４４の出力によりＰＦＣ制御出力保持部４５がリセットされ、ＰＦＣ制御出力端子４０からロウが出力される。実施形態２のＰＦＣ回路１では、比較器４４の出力によりマスク回路２４として動作するＲＳ−Ｆ／Ｆがリセットされように構成されている。時刻ｔ５に、マスク回路２４がリセットされ、リスタート・マスク２３がロウに遷移する。
【００９７】
時刻ｔ３でマスク回路２４として動作するＲＳ−Ｆ／Ｆがセットされた後、リスタート・トリガ２２の複数回のパルスによって、マスク回路２４は複数回繰り返してセットされるが、マスク回路２４の出力はセットされたハイのまま変化せず、リスタート・マスク２３も変化しない。これにより、タイマ・カウンタ４６は、インダクタ電流がゼロになる時刻ｔ３において、適切にリセットされ、その後時刻ｔ５までのカウント・アップ中に、不必要（不適切）にリセットされることがない。その後、時刻ｔ６において、時刻ｔ３と同様の状態に戻る。時刻ｔ６〜ｔ９と時刻ｔ９〜ｔ１２も、時刻ｔ３〜ｔ６と同様の動作を繰り返す。
【００９８】
これにより、インダクタ電流にリンギングがある場合でも、電流オフ期間を正確に制御することができる。
【００９９】
図６には、ＲＳ−Ｆ／Ｆを使って構成されたマスク回路２４を示したが、マスク回路は他の種々の方法でも、実現することができる。例えば、ゼロ電流検出部２１（コンパレータ）の出力であるマスク前のリスタート・トリガ２２を、割り込み制御部５４を介してＣＰＵ５０に割り込みを発生させ、割り込み処理ルーチンによって、リスタート・トリガをマスクするのと同等の機能を構成してもよい。
【０１００】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０１】
例えば、ＣＰＵとメモリ及びバスからなるマイコンの基本部分は、如何なるアーキテクチャのプロセッサであってもよい。ＣＰＵはＤＳＰやマルチプロセッサを含む、いかなるプロセッサでも良く、バスを階層化して、キャッシュメモリやメモリ管理ユニットを備えても良く、メモリはオンチップまたは外付けのＲＯＭ、ＲＡＭまたはその組み合わせであっても良い。
【符号の説明】
【０１０２】
１  力率改善（ＰＦＣ）回路
２  インダクタ電流検出部
３  負荷検出部
４  スイッチング制御部
５  制御モード切替部
１０  トランス
１１  インダクタ（トランス１０の１次巻線）
１２  トランス１０の２次巻線
１３  交流電源
１４  負荷
１５  スイッチング素子
１６  ダイオード
１７  抵抗
２０  インダクタ電流検出端子
２１  ゼロ電流検出部
２２  リスタート・トリガ
２３  リスタート・マスク（マスクされたリスタート・トリガ）
２４  マスク回路
３０  負荷検出端子（Ａ／Ｄ変換器入力端子）
３１  Ａ／Ｄ変換器
３２  レジスタ
３３、４７  バス・インターフェース
４０  ＰＦＣ制御出力端子（タイマ出力端子）
４１、４２  比較レジスタ
４３、４４  比較器
４５  ＰＦＣ制御出力保持部（フリップ・フロップ）
４６  タイマ・カウンタ
５０  ＣＰＵ
５１  ＲＯＭ
５２  ＲＡＭ
５３  バス制御部
５４  割り込み制御部
５５  バス
Ｓ６１  Ａ／Ｄ変換結果レジスタ（ＡＤＣＲＥＧ）の読み込み
Ｓ６２  負荷サイズの算出
Ｓ６３  負荷サイズの判定
Ｓ６４  臨界導通モードに設定
Ｓ６５  電流不連続モードに設定
【図１】
2014233110.tif 000003
【図２】
2014233110.tif 000004
【図３】
2014233110.tif 000005
【図４】
2014233110.tif 000006
【図５】
2014233110.tif 000007
【図６】
2014233110.tif 000008
【図７】
2014233110.tif 000009