(57)【要約】【課題】Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタにおいて、チャネル層の結晶にダメージを与えずに低オン抵抗化を図ったヘテロ接合電界効果型トランジスタおよびその製造方法を提供する。【解決手段】Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタにおいて、バリア層中にｎ型ドーパントを選択的に熱拡散させた低抵抗領域を有し、前記低抵抗領域に電気的に接続された電極を設けたヘテロ接合電界効果型トランジスタとする。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタにおいて、バリア層中にｎ型ドーパントを選択的に熱拡散させた低抵抗領域を有し、前記低抵抗領域に電気的に接続された電極を設けたことを特徴とするヘテロ接合電界効果型トランジスタ。
【請求項２】
基板上に形成された前記バリア層中に拡散されたｎ型ドーパントの濃度プロファイルはバリア層表面を最大とし、前記基板側に向けて漸減していることを特徴とする請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記バリア層と基板の間にバリア層に接するように形成されたチャネル層中にはｎ型ドーパントが拡散していないことを特徴とする請求項１または２に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
前記バリア層はＩｎｘＡｌｙＧａ１−ｘ−ｙＮ(０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１)からなることを特徴とする請求項１から３までのいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
前記バリア層と基板の間にバリア層に接するように形成されたチャネル層がＧａＮまたはＡｌｚＧａ１−ｚＮ(０＜ｚ＜１)からなることを特徴とする請求項１から４までのいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項６】
前記ｎ型ドーパントがＳｉまたはＧｅであることを特徴とする請求項１から５までのいずれか１項に記載のヘテロ接合電界効果型トランジスタ。
【請求項７】
請求項１から６までのいずれか１項に記載のヘテロ接合電界効果型トランジスタの製造方法であって、
ｎ型ドーパントを含む膜をバリア層上に選択的に形成する工程と、
熱処理により前記バリア層中にｎ型ドーパントを導入する工程と、
前記ｎ型ドーパントを導入した領域に電気的に接続された電極を形成する工程と、
を備えたことを特徴とするヘテロ接合電界効果型トランジスタの製造方法。
【請求項８】
前記ｎ型ドーパントを含む膜はｎ型ドーパントとＡｌとの積層膜であることを特徴とする請求項７に記載のヘテロ接合電界効果型トランジスタの製造方法。
【請求項９】
前記熱処理により前記バリア層中にｎ型ドーパントを導入する工程後に、前記ｎ型ドーパントを含む膜を除去する工程を備えたことを特徴とする請求項７または８に記載のヘテロ接合電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物を含む半導体からなるヘテロ接合電界効果型トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタは、高いキャリア濃度を有することからトランジスタの高出力化が期待されている。しかしながら、窒化物半導体は広いバンドギャップと、金属との接合界面における大きなバンド不連続を有するため、ヘテロ接合電界効果型トランジスタのオーミック電極は十分に低抵抗化できず、オン抵抗が高い。
【０００３】
この課題を解決するために、下記特許文献１に示すソース／ドレイン電極下にｎ型ドーパントをイオン注入した後、活性化熱処理を行う方法が知られている。しかしながら、Ｉｎを含む窒化物半導体は、ＡｌＧａＮやＧａＮなどの窒化物半導体に比べて高温熱処理に対する結晶の安定性が低いため、イオン注入に伴う活性化熱処理でバリア層が劣化してしまい、低抵抗化が実現できない。
また、ＧａＡｓ系材料では例えば下記特許文献２、窒化物半導体系では例えば下記非特許文献１に示すリセスエッチングをする方法が低抵抗化の手法として挙げられる。しかし、これらの方法では半導体とメタル界面にコンタクトを阻害するダメージ層が形成されるために十分に低いコンタクト抵抗が得られない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１３４９３５号公報
【特許文献２】特許第４１２０８９９号公報
【特許文献３】国際公開第２００６／１２９５５３号パンフレット
【非特許文献】
【０００５】
【非特許文献１】”Systematic Characterization of Cl2 Reactive Ion Etching for Improved Ohmics in AlGaN/GaN HEMTs”、IEEE ELECTRON DEVICE LETTERS、VOL.23、NO.2、pp76-78、２００２年２月
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のことから、Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタにおいて、より有効なオン抵抗の低抵抗化が望まれている。
【０００７】
この発明は、Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタにおいて、チャネル層の結晶にダメージを与えずに低オン抵抗化を図ったヘテロ接合電界効果型トランジスタおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明は、Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタにおいて、バリア層中にｎ型ドーパントを選択的に熱拡散させた低抵抗領域を有し、前記低抵抗領域に電気的に接続された電極を設けたことを特徴とするヘテロ接合電界効果型トランジスタ等にある。
【発明の効果】
【０００９】
この発明では、低オン抵抗を実現した、Ｉｎを含む窒化物半導体をバリア層に用いたヘテロ接合電界効果型トランジスタを提供できる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの構造を示す図である。
【図２】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。
【図３】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。
【図４】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。
【図５】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。
【図６】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。
【図７】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図８】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図９】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図１０】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図１１】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図１２】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図１３】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図１４】この発明の実施の形態１におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図１５】この発明の実施の形態２におけるヘテロ接合電界効果型トランジスタの構造を示す図である。
【図１６】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの構造を示す図である。
【図１７】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図１８】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図１９】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図２０】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図２１】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図２２】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図２３】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図２４】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの変形例の構造を示す図である。
【図２５】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。
【図２６】この発明の実施の形態３におけるヘテロ接合電界効果型トランジスタの製造方法を説明するための図である。
【発明を実施するための形態】
【００１１】
以下、この発明によるヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタを各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、重複する説明は省略する。
【００１２】
実施の形態１．
図１はこの発明の一実施の形態によるヘテロ接合電界効果型トランジスタの構造を示す図である。基板１上にバッファ層２を介して、ＧａＮ、またはＡｌｚＧａ１−ｚＮ（０＜ｚ＜１）からなるチャネル層３と、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ(０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１)からなるバリア層４が形成されたとき、窒化物半導体の自発分極やピエゾ分極によりヘテロ界面に２次元電子ガス(2-Dimensional Electron Gas:2DEG)と呼ばれる高濃度のキャリアが発生する。バリア層４上にｎ型ドーパント層(ｎ型ドーパントを含む膜)１０を選択的に形成し、熱処理によりｎ型ドーパントを拡散させた低抵抗領域５を形成する。このｎ型ドーパント層１０、または低抵抗領域５のうち、少なくとも一部の領域上に、電気的に接続された、例えばＴｉ／Ａｌの積層構造からなるソース電極６、ドレイン電極７が形成される。また、バリア層４上には例えばＮｉ／Ａｕの積層構造からなるゲート電極８が形成される。９は素子分離領域である。これらの構造により、コンタクト抵抗値が低いためにオン抵抗が小さいヘテロ接合電界効果型トランジスタが実現できる。
【００１３】
上記構造により、コンタクト抵抗値を低減できる理由を述べる。バリア層４は、一般的にエピ時にｎ型ドーパントを導入していないｉ−ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ(０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１)を用いているため抵抗値が高い。さらに、ワイドバンドギャップ半導体を用いているバリア層４においては、一般的に金属との界面で電子に対するポテンシャルバリアとなる大きなバンド不連続が発生しているため、オーム性接合にはなりにくく、コンタクト抵抗は増大する傾向がある。
【００１４】
そこで上記特許文献１に示すように、ソース電極６／ドレイン電極７の下の領域にｎ型ドーパントをイオン注入法により導入し、高温で熱処理を行うことが有効であることが知られている。これは、熱処理によりｎ型ドーパントが活性化し、キャリアを発生させることが低抵抗化の理由である。しかしながら、Ｉｎを含む窒化物半導体は、ＡｌＧａＮやＧａＮなどの窒化物半導体に比べて高温熱処理に対する結晶の安定性が低い。従って、イオン注入に伴う活性化熱処理において、チャネル層３のＧａＮの最適温度で熱処理したときにはＩｎの凝集やＮの脱離などの、バリア層４の劣化が発生してしまう。一方、バリア層４のＩｎｘＡｌｙＧａ１−ｘ−ｙＮ(０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１)に最適な熱処理温度としたときにはチャネル層３中にも注入されているＳｉが活性化しないため、チャネル層３が高抵抗化してしまう。いずれにおいてもチャネル層３のキャリア濃度やキャリア移動度の低下に起因して高抵抗化してしまうため、本手法は適用できない。
【００１５】
また上記特許文献２、非特許文献１に示すように、ソース電極６／ドレイン電極７の下の領域をエッチングしてバリア層４の膜厚を低減する手法も知られている。バリア層４を薄くしたときには、量子力学的トンネル効果により電流量が増大するため、抵抗値を低減することができる。しかし、ＡｌＧａＮ、ＧａＮなどの窒化物半導体材料は化学的安定性が高いためにウェットエッチングによる手法ではエッチングできず、プラズマを用いたドライエッチングを用いる必要がある。しかしながら、ドライエッチング法では半導体層にダメージ層が形成され、ソース電極６／ドレイン電極７と半導体層の界面に高抵抗領域が形成されてしまうため、十分に低抵抗化できない。
【００１６】
また上記特許文献３に示すように、ソース電極６／ドレイン電極７の材料として、Ｔｉ、Ａｌ、Ｓｉを含む電極構造による手法も知られている。ただし、この手法においてコンタクト抵抗を低減している要因はＡｌとＳｉの混晶がソース／ドレイン電極中の金属抵抗を低減していることであり、半導体との接合においてはほぼＴｉのみが作用しているため、大幅な低抵抗化は実現できていない。
【００１７】
そこでこの発明では、ソース電極６／ドレイン電極７の下の領域にｎ型ドーパントを含む膜を形成し、熱処理によりバリア層４の一部にｎ型ドーパントを拡散させる。これによって、ｎ型ドーパントの拡散領域にはキャリアが生成されるとともに、メタルとのバンド不連続量が減少するため、ソース電極６／ドレイン電極７を形成したときに低コンタクト抵抗となる、低抵抗領域５を得ることができる。
【００１８】
次に、図２〜６に従って、図１に示すこの発明によるヘテロ接合電界効果型トランジスタの製造方法の一例を示す。
【００１９】
ＳｉＣやＳｉ、サファイア、ＧａＮなどからなる基板１上にＭＯＣＶＤ法、ＭＢＥ法などのエピタキシャル成長法を適用することで、バッファ層２、ＧａＮまたはＡｌｚＧａ１−ｚＮ（０＜ｚ＜１）からなるチャネル層３、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ(０＜ｘ≦１，０≦ｙ≦１，ｘ＋ｙ≦１)からなるバリア層４をそれぞれエピタキシャル成長させる(図２参照)。
【００２０】
リソグラフィなどを用いてパターニングした領域に、ＥＢ(Electron Beam)蒸着法やスパッタ法などを用いてＳｉまたはＧｅからなるｎ型ドーパント層１０を選択的に堆積する(図３参照)。
【００２１】
続いて、５００〜９５０℃で、より好ましくは、６００〜９００℃で熱処理を行う。これにより、ｎ型ドーパントであるＳｉやＧｅがＩｎを含む窒化物半導体からなるバリア層４中に拡散するため、キャリアが生成されるとともにバンドギャップが縮小した、低抵抗領域５が形成される(図４参照)。
【００２２】
低抵抗領域５が電流経路となるようにソース／ドレイン電極を形成したとき、バリア層４から低抵抗領域５へ流れる電子に対するバンド不連続量は小さくなっているため、このｎ型ドーパントの拡散領域である低抵抗領域５はコンタクト抵抗の低減に寄与する。また、この手法を用いるとバリア層４の表面が最もｎ型ドーパント濃度が高くなり、基板１に向けてｎ型ドーパント濃度が漸減する構造となる。例えば、上記特許文献１に記載のイオン注入法を用いた手法では、注入イオンの加速エネルギーに応じてイオン濃度が最も高い点が決まるため、この発明のようにバリア層４の再表面のｎ型ドーパント濃度を高くするためには、注入エネルギーや注入保護膜の最適化などを行う必要があり、製造上の難易度が高い。しかし、この発明の手法によれば必ず、ｎ型ドーパント層１０と接するバリア層４の表面が最もｎ型ドーパント濃度が高くなる構造になるため、バリア層４とソース／ドレイン電極界面におけるコンタクト抵抗を、最も効果的に低減できる。
【００２３】
また、一般的に５〜１０ｎｍ程度の薄い膜厚が適用されるＩｎを含む窒化物半導体を用いたバリア層４においてイオン注入法を用いたときには、たとえ低加速エネルギーで注入を行ってもバリア層４を通過してチャネル層３にもＳｉが注入されてしまうため、２ＤＥＧの移動度が低下してしまう。対してこの発明によれば、ＧａＮまたはＡｌｚＧａ１−ｚＮ（０＜ｚ＜１）からなるチャネル層３においては、結晶成長温度より十分低い温度での熱処理であるためＳｉが拡散されることはなく、良好な結晶品質を維持することができる。従って、この発明によればｎ型ドーパントが拡散する領域は融点の低いＩｎを含むバリア層４のみに限定されるため、チャネル層３に不純物が拡散することで生じる２ＤＥＧ移動度の低下は発生せず、高移動度の２ＤＥＧにより大電流動作が可能となる。また、ｎ型ドーパントの拡散は熱処理温度と時間だけで制御可能であるため、製造が容易である。これらの理由により、この発明によればコンタクト抵抗が低減され、オン抵抗が低く、高出力動作が可能なトランジスタが容易に実現できる。
【００２４】
続いて、Ｔｉ／Ａｌから成るソース電極６及びドレイン電極７を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する(図５参照)。
そして、トランジスタを作製する領域外のチャネル層３、バリア層４に例えばＡｒなどを用いたイオン注入法やエッチングなどを用いて素子分離領域９を形成する(図６参照)。図にはイオン注入法による方法を示した。
次に、Ｎｉ／Ａｕからなるゲート電極８を蒸着法やスパッタ法を用いて堆積し、リフトオフ法などにより形成する(図１参照)。
【００２５】
以上の方法により、図１に示す構造を持ったヘテロ接合電界効果型トランジスタが作製できる。以上では、トランジスタとして動作する必要最小限の要素しか記載していないが、最終的には表面パッシベーション膜形成、配線電極形成、バイアホール形成等のプロセスを経てデバイスとして用いられる。
【００２６】
なお、上記では代表的な条件について述べたが、ソース電極６、ドレイン電極７、ゲート電極８、素子分離領域９の形成プロセスの順序を入れ替えてもよい。例えば、ソース／ドレイン電極６、７を形成する前に、素子分離領域９を形成してもかまわない。
【００２７】
また、ソース電極６／ドレイン電極７は、Ｔｉ／Ａｌに変えて、例えばＴｉ、Ａｌ、Ｎｂ、Ｈｆ、Ｚｒ、Ｓｒ、Ｎｉ、Ｔａ、Ａｕ、Ｍｏ、Ｗ、Ｐｔ、Ｓｉ、Ｇｅ、またはこれらから構成される多層膜、またはこれらを含む合金を蒸着法やスパッタ法を用いて形成してもよい。
【００２８】
ゲート電極８は、Ｎｉ／Ａｕに変えて、例えばＴｉ、Ａｌ、Ｐｔ、Ａｕ、Ｎｉ、Ｐｄ等の金属、またはＩｒＳｉ、ＰｔＳｉ、ＮｉＳｉ２等のシリサイド、またはＴｉＮ、ＷＮ等の窒化物金属、またはこれらから構成される多層膜、またはこれらを含む合金を蒸着法やスパッタ法を用いて形成してもよい。
【００２９】
またゲート電極８は図７及び図８に示すように、ゲート電極８下に絶縁膜１１を有するＭＩＳ(Metal-Insulator-Semiconductor)構造(図７参照)や、Ｙ型、Ｔ型のゲート形状(図８参照)となっていてもよい。
【００３０】
また、図１では低抵抗領域５は表面側からバリア層４の中間付近領域まで形成されており、また、ソース電極６／ドレイン電極７が形成されている領域は低抵抗領域５の表面側と一致しているが、これらは必ずしもこの領域に限る必要はなく、低抵抗領域５がソース電極６／ドレイン電極７より広い面積で形成されていても(図９参照)、狭く形成されていてもよい(図１０参照)。また、表面からの深さが、バリア層４とチャネル層３の界面まで形成されていてもよい(図１１参照)。また、所望のトランジスタ特性に応じてソース電極６／ドレイン電極７のいずれか一方の下側にのみ低抵抗領域５を形成してもよく(図１２、図１３参照)、また低抵抗領域５とソース電極６／ドレイン電極７がそれぞれ一部のみで電気的に接続されていてもよい(図１４参照)。
【００３１】
実施の形態２．
図１５はこの発明の別の実施の形態によるヘテロ接合電界効果型トランジスタの構造を示す図である。図１５では、ｎ型ドーパント層がＳｉとＡｌまたはＧｅとＡｌの積層構造である点が実施の形態１と異なる。実施の形態２では、ｎ型ドーパント層１２として、選択的に形成されたＳｉとＡｌまたはＧｅとＡｌの積層膜(ｎ型ドーパント／Ａｌの積層膜)を用いる。Ａｌとの積層膜を用いたときには、Ａｌが融点６６０度の低融点金属であり、かつｎ型ドーパント元素やＧａＮ、ＡｌＧａＮとの固溶体や共晶などの合金を形成しやすいことに起因して熱処理時の拡散が実施の形態１に記載したｎ型ドーパント層１０を用いたときよりも促進される。これによって、バリア層４中に拡散されるｎ型ドーパント量が増大し、低抵抗化しやすくなる。ｎ型ドーパント層１２を形成した後、５００〜９５０℃で熱処理を行って低抵抗領域５を形成する。
【００３２】
ＳｉとＡｌまたはＧｅとＡｌの積層構造であるｎ型ドーパント層１２は、熱処理により容易に相互に混ざり合ってバリア層４へ拡散されるため、積層膜におけるそれぞれの膜厚、積層数、積層順は問わない。
【００３３】
例えばｎ型ドーパント層１２として、ＥＢ蒸着法などを用いてＳｉ  ５ｎｍ／Ａｌ  １０ｎｍ／Ｓｉ  ５ｎｍの積層膜をリフトオフ法などで形成し、８５０℃の熱処理を行えばよい。
【００３４】
実施の形態３．
図１６〜図２４はこの発明のさらに別の実施の形態によるヘテロ接合電界効果型トランジスタの構造を示す図である。図１６〜図２４に示す実施の形態では、バリア層４とｎ型ドーパント層を熱拡散処理後に除去する点が実施の形態１、２と異なるが、その他の製造プロセスについては実施の形態１、２で記載した内容と同じである。
【００３５】
上記実施の形態１の図１、７〜１４に相当し、図１６では低抵抗領域５は表面側からバリア層４の中間付近領域まで形成されており、また、ソース電極６／ドレイン電極７が形成されている領域は低抵抗領域５の表面側と一致しているが、これらは必ずしもこの領域に限る必要はなく、低抵抗領域５がソース電極６／ドレイン電極７より広い面積で形成されていても(図１７参照)、狭く形成されていてもよい(図１８参照)。また、表面からの深さが、バリア層４とチャネル層３の界面まで形成されていてもよい(図１９参照)。また、所望のトランジスタ特性に応じてソース電極６／ドレイン電極７のいずれか一方の下側にのみ低抵抗領域５を形成してもよく(図２０、図２１参照)、低抵抗領域５とソース電極６／ドレイン電極７がそれぞれ一部のみで電気的に接続されていてもよい(図２２参照)。そしてまた、ゲート電極８は、ゲート電極８下に絶縁膜１１を有するＭＩＳ(Metal-Insulator-Semiconductor)構造(図２３参照)や、Ｙ型、Ｔ型のゲート形状(図２４参照)となっていてもよい。
【００３６】
製造方法としては、バリア層４上へ選択的にＳｉまたはＧｅ、またはこれらとＡｌの積層膜からなるｎ型ドーパント層１０を形成し、熱処理を行った後、ｎ型ドーパント層１０を除去する(図２５参照)。ｎ型ドーパント膜(ｎ型ドーパント層１０)がＳｉであればフッ酸、硝酸、リン酸の混合液など、Ｇｅであれば過酸化水素水など、Ａｌとの積層膜であれば酸またはアルカリ溶液を用いたウェットエッチングを行えばよい。または再度リソグラフィによりｎ型ドーパント膜１０上を開口したパターニングを行い、Ａｒガス等を用いたドライエッチングにより除去してもよい。
【００３７】
続いて、低抵抗領域５に少なくとも一部を接してソース電極６／ドレイン電極７を形成する(図２６)。
【００３８】
実施の形態３で記載したように、金属に比べて高抵抗であるＳｉやＧｅを除去すれば、ｎ型ドーパント層１０による直列抵抗成分を無くすことができるため、さらなる低抵抗化を実現したトランジスタが製造できる。
【００３９】
なお、この発明は上記各実施の形態に限定されるものではなく、これらの可能な組み合わせを全て含むことは云うまでもない。
【符号の説明】
【００４０】
１  基板、２  バッファ層、３  チャネル層、４  バリア層、５  低抵抗領域、６  ソース電極、７  ドレイン電極、８  ゲート電極、９  素子分離領域、１０  ｎ型ドーパント層(膜)、１１  絶縁膜、１２  ｎ型ドーパント層(ｎ型ドーパント／Ａｌ積層膜)。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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