(57)【要約】【課題】基板面積の増加を抑制しつつ、動作マージンの向上に寄与する半導体装置を提供する。【解決手段】半導体装置は、其々がメモリ素子及びセルトランジスタを含む複数のメモリセルと、複数のメモリセルと其々接続される複数のローカルビット線と、グローバルビット線と、グローバルビット線及び複数のローカルビット線の間に其々設けられる複数のスイッチ回路と、複数のスイッチ回路に其々接続される複数の選択信号線と、を備える。また、複数のスイッチ回路は其々、グローバルビット線及び対応するローカルビット線との間に設けられる第１のトランジスタと、第１のトランジスタのゲート端子及び対応する選択信号線との間に設けられる第２のトランジスタと、を備え、第１及び第２のトランジスタ及びセルトランジスタの導電型は互いに等しい。【選択図】図１
2014211926.tif 000002
【特許請求の範囲】
【請求項１】
其々がメモリ素子及びセルトランジスタを含む複数のメモリセルと、
前記複数のメモリセルと其々接続される複数のローカルビット線と、
グローバルビット線と、
前記グローバルビット線及び前記複数のローカルビット線の間に其々設けられる複数のスイッチ回路と、
前記複数のスイッチ回路に其々接続される複数の選択信号線と、を備え、
前記複数のスイッチ回路は其々、前記グローバルビット線及び対応する前記ローカルビット線との間に設けられる第１のトランジスタと、前記第１のトランジスタのゲート端子及び対応する前記選択信号線との間に設けられる第２のトランジスタと、を備え、
前記第１及び第２のトランジスタ及び前記セルトランジスタの導電型は互いに等しいことを特徴とする半導体装置。
【請求項２】
前記複数のスイッチ回路は、其々の選択時に、前記第２のトランジスタを介して対応する前記選択信号線に供給される電圧に基づき前記第１のトランジスタの前記ゲート端子を第１の電圧にプリチャージする様に制御されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のスイッチ回路は、其々の選択時に、前記グローバルビット線の電位上昇に応じて前記第１のトランジスタの前記ゲート端子を前記第１の電圧から第２の電圧に昇圧して前記第１のトランジスタを導通状態とする様に制御されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のスイッチ回路は、其々の選択時に、前記グローバルビット線の電位降下に関らず前記第２のトランジスタを介した対応する前記選択信号線からの電圧供給に応じて前記１のトランジスタの前記ゲート端子を前記第１の電圧に維持して前記第１のトランジスタを導通状態とする様に制御されることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記複数のスイッチ回路は、其々の非選択時に、対応する前記選択信号線に電圧が供給されないことに基づき前記第１のトランジスタの前記ゲート端子を前記第１の電圧にプリチャージせずに前記第１のトランジスタを非導通状態とする様に制御されることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記複数のローカルビット線に其々接続される複数の第３のトランジスタを更に備え、前記複数の第３のトランジスタは、前記複数のスイッチ回路のいずれもが非選択である時に導通状態となり所定の電位を前記複数のローカルビット線に供給し、前記複数のスイッチ回路のうち少なくとも一つが選択される時に非導通状態となり前記所定の電位を前記複数のローカルビット線に供給しないことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記複数のメモリセルにおける複数のセルトランジスタは、其々の一端が対応する前記メモリ素子と接続され、他端は前記所定の電位が供給される端子と接続されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第３のトランジスタの導電型は前記セルトランジスタの導電型と等しいことを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、階層化されたビット線を含む半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置において、高速動作に対する要求に応えるため、ビット線の階層化が行われている。例えば、特許文献１において、グローバルビット線、ローカルビット線、及びそれらを接続するスイッチ回路を備える半導体記憶装置が、開示されている。特許文献１が開示するスイッチ回路には、Ｎチャネル型ＭＯＳトランジスタ（電界効果型トランジスタ）が使用されている。特許文献１が開示する回路構成により、ビット線の階層構造が実現され、選択されたスイッチ回路を経由してメモリセルへのアクセス（データライト又はデータリード）が実行される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−１５３８５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００５】
特許文献１が開示するスイッチ回路は、Ｎチャネル型ＭＯＳトランジスタをスイッチ素子として採用する。そのため、メモリセルにデータを書き込む際、Ｎチャネル型ＭＯＳトランジスタの主電極（ソース端子又はドレイン端子）に、電圧ＶＰＰを印加したとしても、他の主電極はＶＰＰ−Ｖｔｎ（ＶｔｎはＮチャネル型ＭＯＳトランジスタの閾値電圧、以下同じ）までしか昇圧できない。このような場合、メモリセルの種類によっては、メモリセルへのアクセスが正常に行えない可能性がある。メモリセルにデータを書き込む際に、Ｎチャネル型ＭＯＳトランジスタのゲートソース間電圧が減少し、データを書き込む際の電流供給能力が不足する可能性があるためである。即ち、スイッチ回路にＮチャネル型ＭＯＳトランジスタを採用すると、半導体装置の動作マージンが低下する可能性がある。
【０００６】
そこで、Ｎチャネル型ＭＯＳトランジスタにＰチャネル型ＭＯＳトランジスタを加えたスイッチ回路を使用することも考えられる。このような、スイッチ回路であれば、電圧ＶＰＰを他の主電極に供給することができ、半導体装置の動作マージンが低下することもない。しかし、通常、メモリセルを構成するセルトランジスタはＮチャネル型ＭＯＳトランジスタにより形成されることを鑑みれば、スイッチ回路にＰチャネル型ＭＯＳトランジスタを加えることには問題がある。スイッチ回路にＰチャネル型ＭＯＳトランジスタを追加するためには、半導体基板に形成するウェルを分離する必要があるため基板面積が大きくなる。
【課題を解決するための手段】
【０００７】
本発明の１つの視点によれば、其々がメモリ素子及びセルトランジスタを含む複数のメモリセルと、前記複数のメモリセルと其々接続される複数のローカルビット線と、グローバルビット線と、前記グローバルビット線及び前記複数のローカルビット線の間に其々設けられる複数のスイッチ回路と、前記複数のスイッチ回路に其々接続される複数の選択信号線と、を備え、前記複数のスイッチ回路は其々、前記グローバルビット線及び対応する前記ローカルビット線との間に設けられる第１のトランジスタと、前記第１のトランジスタのゲート端子及び対応する前記選択信号線との間に設けられる第２のトランジスタと、を備え、前記第１及び第２のトランジスタ及び前記セルトランジスタの導電型は互いに等しい半導体装置が提供される。
【発明の効果】
【０００８】
本発明の各視点によれば、基板面積の増加を抑制しつつ、動作マージンの向上に寄与する半導体装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るメモリセルマット４０とＹスイッチ回路４１の回路構成の一例を示す図である。
【図２】第１の実施形態に係る半導体装置１０の構成の一例を示す図である。
【図３】メモリセルアレイ１１の内部構成の一例を示す図である。
【図４】ロウアドレスと選択されるＹスイッチ回路４１の対応関係の一例を示す図である。
【図５】半導体装置１０のデータ書き込み時の動作の一例を示す図である。
【図６】第２の実施形態に係る半導体装置１０ａのデータ書き込み時の動作の一例を示す図である。
【発明を実施するための形態】
【００１０】
一実施形態の概要について説明する。図１〜図３に示すように、半導体装置は、其々がメモリ素子（例えば、図１の参照符号３３で示されるメモリ素子）及びセルトランジスタ（例えば、図１の参照符号３４で示されるメモリセルトランジスタ）を含む複数のメモリセルと、複数のメモリセルと其々接続される複数のローカルビット線（例えば、図１のローカルビット線ＬＢＬ０〜ＬＢＬｎ）と、グローバルビット線（例えば、図１のグローバルビット線ＧＢＬ０）と、グローバルビット線及び複数のローカルビット線の間に其々設けられる複数のスイッチ回路（例えば、図１の参照符号３０及び３１のトランジスタペアからなるスイッチ）と、複数のスイッチ回路に其々接続される複数の選択信号線（例えば、図１のカラム選択信号ＹＪＳＥＬ０〜ＹＪＳＥＬｎ）と、を備える。さらに、複数のスイッチ回路は其々、グローバルビット線及び対応するローカルビット線との間に設けられる第１のトランジスタ（例えば、図１の参照符号３０で示されるトランジスタ）と、第１のトランジスタのゲート端子及び対応する選択信号線との間に設けられる第２のトランジスタ（例えば、図１の参照符号３１で示されるトランジスタ）と、を備える。さらにまた、第１及び第２のトランジスタ及びセルトランジスタの導電型は互いに等しい。
【００１１】
複数のスイッチ回路それぞれの、グローバルビット線及び対応するローカルビット線との間に設けられた第１のトランジスタのゲート端子は、第２のトランジスタと接続される選択信号線の電位変化に応じて、第１の電位にプリチャージされる。その後、第１のトランジスタのゲート端子は、グローバルビット線の電位変化に応じて、第１の電位から第２の電位に昇圧される。グローバルビット線とローカルビット線を接続するスイッチ回路に含まれる第１のトランジスタのゲート端子を、第１の電位よりも高電位な第２の電位に昇圧することで、第１のトランジスタの電流供給能力が上昇し、メモリセルにデータを書き込む際の動作マージンが向上する。また、スイッチ回路に含まれる第１及び第２のトランジスタには、メモリセルを構成するセルトランジスタと同じ導電型の電界効果型トランジスタを使用するので、基板面積の増加が抑制できる。
【００１２】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００１３】
［第１の実施形態］
第１の実施形態について、図面を用いてより詳細に説明する。
【００１４】
図２は、第１の実施形態に係る半導体装置１０の構成の一例を示す図である。図２に示すメモリセルアレイ１１は、二次元的に配置された複数の抵抗変化型メモリセルを含む。各抵抗変化型メモリセルは、抵抗変化素子（図１の参照符号３３）とセルトランジスタ（図１の参照符号３４）から構成される。各抵抗変化素子は、高抵抗状態「０」と低抵抗状態「１」のいずれかの抵抗状態を記憶し、不揮発性記憶素子として機能する。なお、セルトランジスタ３４は、Ｎチャネル型ＭＯＳトランジスタとする。
【００１５】
半導体装置１０は、抵抗変化型メモリセルを選択し、高抵抗状態を低抵抗状態に変化させるＳＥＴ書き込み、低抵抗状態を高抵抗状態に変化させるＲＥＳＥＴ書き込み、抵抗状態の読み出しの３つの動作を行う。図２において、メモリセルアレイ１１以外のブロックは、メモリセルアレイ１１に対して、上記３つの動作を制御している。
【００１６】
アドレス入力回路１２は、アクセスする抵抗変化型メモリセルのアドレスＡＤＤを入力する。次に、アドレスラッチ回路１３は、入力されたアドレスＡＤＤをラッチし、ロウアドレスＡＤＤ＿ＲＯＷと、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮに分離する。アドレスラッチ回路１３は、ロウアドレスＡＤＤ＿ＲＯＷをロウ制御回路１４に、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮをカラム制御回路１５に、それぞれ出力する。なお、アドレスラッチ回路はロウアドレスＡＤＤ＿ＲＯＷ及びカラムアドレスＡＤＤ＿ＣＯＬＵＭＮを時分割で受けても良い。
【００１７】
ロウ制御回路１４は、ロウデコーダ（図示せず）を備え、ロウアドレスＡＤＤ＿ＲＯＷからロウ選択信号をデコードする。ロウ選択信号により選択されたワード線がアクティブになる。ロウ制御回路１４は、ロウプリデコード信号ＸＰＲＥと、サブワード駆動信号ＦＸ＿０〜ＦＸ＿７と、マットセル選択信号ＭＡＴ１＿ＥＮ〜ＭＡＴｎ＿ＥＮ（ｎは正の整数、以下同じ）と、をメモリセルアレイ１１に出力する。
【００１８】
カラム制御回路１５は、カラムデコーダ（図示せず）を備え、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮからカラム選択信号ＹＪＳＥＬをデコードする。カラム選択信号ＹＪＳＥＬにより選択されたビット線がアクティブになる。また、カラム制御回路１５は、カラム選択信号ＹＪＳＥＬ０〜ＹＪＳＥＬｎと、ディスチャージ制御信号ＬＢＬ＿ＤＩＳと、をメモリセルアレイ１１に出力する。
【００１９】
クロック入力回路１６は、外部から半導体装置１０に供給される相補の外部クロック信号ＣＫ、／ＣＫを受け、内部クロックＩＣＬＫを生成する。クロック入力回路１６は、生成した内部クロックＩＣＬＫを、ＤＬＬ（Delay Locked Loop）回路１７及びタイミングジェネレータ１８に供給する。タイミングジェネレータ１８は、内部クロックＩＣＬＫに基づき、半導体装置１０の動作に必要な種々のタイミング信号を生成し、図示しない各部へ供給する。なお、本明細書において、信号名の「／」はロウレベルがアクティブの信号であることを示す。ＤＬＬ回路１７は、内部クロックＩＣＬＫから、クロック信号ＬＣＬＫを生成し、ＦＩＦＯ回路１９、入出力回路２０に供給する。ＦＩＦＯ回路１９、入出力回路２０は、供給されたクロック信号ＬＣＬＫに同期して動作する。
【００２０】
データ入出力端子ＤＱは入出力回路２０と接続され、データ入出力端子ＤＱに書き込みデータが入力されることに応じて書き込みデータが入出力回路２０に取り込まれる。また、入出力回路２０はＦＩＦＯ回路１９と接続され、取り込まれた書き込みデータを、必要に応じて直列データに変換し、ＦＩＦＯ回路１９を介してメモリセルアレイ１１内部のリードライトバス（図３に示すリードライトバスＲＷＢＳ０〜ＲＷＢＳｎ）に出力する。そして、リードライトバス上のデータに基づいて、リードライトアンプ（ＲＷＡＭＰ；図３の参照符号４４）がＹスイッチ回路（ＹＳＷ；図３の参照符号４１）を介して選択されたビット線と導通するように制御される。
【００２１】
次に、コマンド入力回路２１は、制御信号として、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力する。コマンドデコード回路２２は、これらの制御信号をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置１０内の各部に出力する。また、モードレジスタ２３には、半導体装置１０の動作モードが設定される。
【００２２】
内部電源発生回路２４は、外部から供給される電源ＶＤＤ、ＶＳＳを入力し、半導体装置１０内の各部で必要な電圧ＶＰＰ、ＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＳＬ、ＶＰＥＲＩ等を生成し、各部へ供給する。なお、電圧ＶＲＥＡＤは、センスアンプ（図示せず）が、選択されたビット線に所定の電圧を印加し、抵抗変化素子の抵抗変化を読み取る際に使用される。電圧ＶＳＥＴは、リードライトアンプ４４に供給され、ＳＥＴ書き込み時に使用される。電圧ＶＲＥＳＥＴは、リードライトアンプ４４に供給され、ＲＥＳＥＴ書き込み時に使用される。電圧ＶＳＬは、ソース線ＳＬを介して、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬをプリチャージする際に使用される。電圧ＶＰＥＲＩは、メモリセルアレイ１１の周辺回路の電源として使用される。
【００２３】
次に、メモリセルアレイ１１の内部構成について説明する。図３は、メモリセルアレイ１１の内部構成の一例を示す図である。図３を参照すると、メモリセルアレイ１１は、メモリセルマット４０−１１〜４０−３ｎと、Ｙスイッチ回路（ＹＳＷ）４１−１１〜４１−３ｎと、サブワードドライバ（ＳＷＤ）４２−１１〜４２−４ｎと、メインワードドライバ（ＭＷＤ）４３−１〜４３−ｎと、リードライトアンプ（ＲＷＡＭＰ）４４−１〜４４−３と、論理積回路４５−１〜４５−ｎと、を含んで構成される。なお、以降の説明において、メモリセルマットを区別する特段の理由がない場合には、「メモリセルマット４０」と表記する。Ｙスイッチ回路、サブワードドライバ、メインワードドライバ、リードライトアンプ及び論理積回路についても同様の表記を行う。
【００２４】
各メモリセルマット４０に含まれるメモリセルは、ワード線及びビット線により選択される。メモリセルの選択に用いられるワード線は、メインワード線ＭＷＬと、サブワード線ＳＷＬと、に階層化されている。メインワード線ＭＷＬは、図３のＹ方向に位置するメモリセルマット４０ごとに配線される。例えば、メインワード線ＭＷＬ０は、メモリセルマット４０−１１〜４０−３１に対応して配線される。
【００２５】
メインワード線ＭＷＬを駆動する回路が、メインワードドライバ４３である。メインワードドライバ４３は、ロウ系の選択信号としてロウプリデコード信号ＸＰＲＥを受ける。ロウプリデコード信号ＸＰＲＥは、ロウアドレスＡＤＤ＿ＲＯＷの一部をデコードすることで生成される信号であって、ロウアドレスＡＤＤ＿ＲＯＷに対応して複数独立して生成される信号である。なお、ロウプリデコード信号ＸＰＲＥは、ロウ制御回路１４に含まれるプリデコーダ（図示せず）が生成する信号である。
【００２６】
各メモリセルマット４０は、複数のサブワード線ＳＷＬを含む。これらのサブワード線ＳＷＬを駆動する回路が、サブワードドライバ４２である。サブワードドライバ４２は、自身に割り当てられたメインワード線ＭＷＬが活性化されており、且つ、対応するサブワード駆動信号ＦＸが活性化している際に、対応するサブワード線ＳＷＬを駆動する。例えば、サブワードドライバ４２−２１は、サブワード駆動信号ＦＸ＿０、ＦＸ＿２、ＦＸ＿４、ＦＸ＿６を受け、これらに対応するサブワード線ＳＷＬを駆動する。また、サブワードドライバ４２−１１は、サブワード駆動信号ＦＸ＿１、ＦＸ＿３、ＦＸ＿５、ＦＸ＿７を受け、これらに対応するサブワード線ＳＷＬを駆動する。このように、各メモリセルマット４０は、１本のメインワード線ＭＷＬに対し、８本のサブワード駆動信号ＦＸ０〜ＦＸ７が割り当てられ、８本のサブワード線ＳＷＬが独立して活性化される構造を備えている。なお、サブワード駆動信号ＦＸは、ロウ制御回路１４に含まれるサブワードデコーダ（図示せず）が、ロウアドレスＡＤＤ＿ＲＯＷの他の一部に応じて生成する信号である。
【００２７】
メモリセルの選択に用いられるビット線は、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、に階層化されている。グローバルビット線ＧＢＬは、図３のＸ方向に位置するメモリセルマット４０ごとに配線される。例えば、グローバルビット線ＧＢＬ０は、メモリセルマット４０−１１〜４０−１ｎに対応して配線される。
【００２８】
各メモリセルマット４０には、複数のローカルビット線ＬＢＬが配線されている。つまり、メモリセルマット４０には、メモリセルマット４０に含まれる複数のメモリセルのうち、対応する複数のメモリセルとそれぞれ接続されるローカルビット線ＬＢＬが複数含まれる。
【００２９】
Ｙスイッチ回路４１には、グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬとの間の接続を切り替える複数のスイッチが含まれる。Ｙスイッチ回路４１は、カラム選択信号ＹＪＳＥＬ０〜ＹＪＳＥＬｎに応じて、グローバルビット線ＧＢＬに接続するローカルビット線ＬＢＬを決定する。カラム選択信号ＹＪＳＥＬ０〜ＹＪＳＥＬｎは、カラム制御回路１５がカラムアドレスＡＤＤ＿ＣＯＬＵＭＮに応じて活性化する信号である。カラム選択信号ＹＪＳＥＬ０〜ＹＪＳＥＬｎは、図３のＹ方向に位置するメモリセルマット４０ごとに配置される論理積回路４５を介して、Ｙスイッチ回路４１に供給される。
【００３０】
また、Ｙスイッチ回路４１は、論理積回路４５を介して、ディスチャージ制御信号ＬＢＬ＿ＤＩＳを入力する。ディスチャージ制御信号ＬＢＬ＿ＤＩＳが活性化すると、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの電位は電圧ＶＳＬにプリチャージされる。
【００３１】
マットセル選択信号ＭＡＴ１＿ＥＮ〜ＭＡＴｎ＿ＥＮは、図３のＹ方向に配置されたＹスイッチ回路４１のうち、いずれの回路を選択するかを定める信号である。例えば、メモリセルマット４０−１１〜４０−３１に含まれるメインワード線ＭＷＬ０が活性化する場合には、そのロウアドレスＸｎ−２：Ｘｎ＝０００に対応して、マットセル選択信号ＭＡＴ１＿ＥＮが活性化する（図４参照）。ロウ制御回路１４は、アドレスラッチ回路１３から供給されるロウアドレスＡＤＤ＿ＲＯＷに基づいて、活性化するマットセル選択信号ＭＡＴ＿ＥＮを決定し、生成する。他方、ＭＡＴ２＿ＥＮ〜ＭＡＴｎ＿ＥＮは活性化されない。
【００３２】
ロウ制御回路１４及びカラム制御回路１５が生成する各種の制御信号により、サブワード線ＳＷＬ及びローカルビット線ＬＢＬが選択され、その交点に位置するメモリセルにアクセスする。上述のように、メモリセルマット４０に含まれる各メモリセルは、抵抗変化素子３３とセルトランジスタ３４とから構成されている。各メモリセルにデータを書き込む場合には、データを書き込もうとするメモリセルに対応したサブワード線ＳＷＬが選択されることで、セルトランジスタ３４がオン状態となる。さらに、ソース線ＳＬとローカルビット線ＬＢＬとの間に電圧を印加し、抵抗変化素子３３に電流を流すことで書き込み動作を行う。より具体的には、メモリセルにデータ「０」を書き込む際には、グローバルビット線ＧＢＬに低電位の電圧ＶＲＥＳＥＴを印加する。一方、メモリセルにデータ「１」を書き込む際には、グローバルビット線ＧＢＬに高電位の電圧ＶＳＥＴを印加する。なお、メモリセルにデータを書き込む際に、グローバルビット線ＧＢＬに印加する電圧は、リードライトアンプ４４を制御することで切り替わる。リードライトアンプは電圧ＶＲＥＳＥＴ及びＶＳＥＴを受けており、書き込むべきデータに対応してグローバルビット線に供給する電圧を変化させる。
【００３３】
また、抵抗変化素子３３に電圧ＶＲＥＡＤが印加され、その際に流れる電流により、抵抗変化素子３３の抵抗状態（低抵抗状態又は高抵抗状態）を判定することで、メモリセルからデータを読み出す。
【００３４】
図１は、メモリセルマット４０とＹスイッチ回路４１の回路構成の一例を示す図である。図１を参照すると、各ローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続するスイッチは、其々Ｎチャネル型であるブートトランジスタ３０とプリチャージトランジスタ３１とから構成されている。
【００３５】
ブートトランジスタ３０は、グローバルビット線ＧＢＬ及び対応するローカルビット線ＬＢＬとの間に配置される。プリチャージトランジスタ３１は、複数のローカルビット線ＬＢＬのうち、選択されるローカルビット線を決定するカラム選択信号ＹＪＳＥＬの活性化に応じ、ブートトランジスタ３０のゲート端子をプリチャージする。
【００３６】
プリチャージトランジスタ３１の第１主電極（ソース端子及びドレイン端子の一方）は、カラム選択信号ＹＪＳＥＬ０を供給する信号線に接続されている。プリチャージトランジスタ３１の制御電極（ゲート端子）は、電圧ＶＰＰを供給する電源線に接続されている。プリチャージトランジスタ３１の第２主電極（ソース端子及びドレイン端子の他の一方）は、ブートトランジスタ３０の制御電極に接続されている。ブートトランジスタ３０の主電極は、ローカルビット線ＬＢＬ０とグローバルビット線ＧＢＬ０とに接続されている。ブートトランジスタ３０及びプリチャージトランジスタ３１からなるスイッチは、カラム選択信号ＹＪＳＥＬ０の活性化に応じて、ローカルビット線ＬＢＬ０とグローバルビット線ＧＢＬ０を接続する。なお、プリチャージトランジスタ３１の第２の主電極と、ブートトランジスタ３０の制御電極との接続ノードを、ブート接点Ａ０１として以下の説明を行う。
【００３７】
Ｙスイッチ回路４１を構成する各スイッチは、グローバルビット線ＧＢＬとローカルビット線ＬＢＬを接続する際に、ブート接点Ａ０１の電位を昇圧するセルフブート機能を備える。各スイッチのセルフブート機能に関する詳細は後述する。
【００３８】
Ｙスイッチ回路４１は、各ローカルビット線ＬＢＬのそれぞれに対応するディスチャージトランジスタ３２を備えている。ディスチャージトランジスタ３２は、ディスチャージ制御信号ＬＢＬ＿ＤＩＳが活性化することで、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬを、プリチャージするためのトランジスタである。ディスチャージトランジスタ３２は、Ｙスイッチ回路４１を構成する複数のスイッチのいずれもが非選択である場合に（ディスチャージ制御信号ＬＢＬ＿ＤＩＳが活性状態の場合に）、導通状態となり所定の電位を複数のローカルビット線ＬＢＬに供給する。また、Ｙスイッチ回路４１を構成する複数のスイッチのうち少なくとも一つが選択される場合に、ディスチャージ制御信号ＬＢＬ＿ＤＩＳは非活性状態に制御される。その結果、ディスチャージトランジスタ３２は、非導通状態となり上記所定の電位を複数のローカルビット線ＬＢＬに供給しない。なお、ディスチャージトランジスタ３２は、セルトランジスタ３４と同じ導電型であるＮチャネル型ＭＯＳトランジスタとする。
【００３９】
次に、半導体装置１０の動作について説明する。
【００４０】
図５は、半導体装置１０のデータ書き込み時の動作の一例を示す図である。ここでは、メモリセルにデータ「１」を書き込む場合の動作について、図５を参照しつつ説明する。
【００４１】
初めに、図５の時刻Ｔ０１において、カラム制御回路１５が、カラム選択信号ＹＪＳＥＬの電位を、電圧ＶＲＥＳＥＴから電圧ＶＰＰに引き上げる。カラム選択信号ＹＪＳＥＬの電位変化に応じて、ブートトランジスタ３０のゲート電位（ブート接点Ａ０１の電位）が、ＶＰＰ−Ｖｔｎ（第１の電位）に昇圧される。その際、ブート接点Ａ０１のプリチャージを行うプリチャージトランジスタ３１はオフ状態となる。その結果、ブートトランジスタ３０のゲート端子は、フローティング状態となる。つまり、ブート接点Ａ０１の電位はＶＰＰ−Ｖｔｎ（第１の電位）に維持される。
【００４２】
次に、時刻Ｔ０２において、データ「１」の書き込みを行うべく、グローバルビット線ＧＢＬに電圧ＶＳＥＴが供給される。すると、ブート接点Ａ０１の電位は、グローバルビット線ＧＢＬの電位上昇に伴うゲート容量カップリングに応じて、電位ＶＢ１（第２の電位）まで昇圧される。なお、電位ＶＢ１は、電圧ＶＳＥＴよりも高い電位である（ＶＢ１＝ＶＳＥＴ＋α；αは所定の電圧）。
【００４３】
Ｙスイッチ回路４１に含まれる各スイッチのセルフブートは以下のシーケンスにより実行される。
・ブート接点Ａ０１を第１の電位にプリチャージする。
・ブート接点Ａ０１の電位を、第１の電位に維持する。
・ブート接点Ａ０１の電位を、第１の電位から第２の電位に昇圧する。
【００４４】
なお、Ｙスイッチ回路４１を構成する複数のスイッチは、其々の非選択時に、対応するカラム選択信号ＹＪＳＥＬが非活性状態にある（カラム選択信号ＹＪＳＥＬを供給する選択信号線に電圧が供給されない）ことに基づき、ブートトランジスタ３０のゲート端子を電位ＶＢ１にプリチャージせずに、ブートトランジスタ３０を非導通状態とするように制御される。
【００４５】
このように、ブートトランジスタ３０のゲート端子は、プリチャージトランジスタ３１によりプリチャージされた後に、グローバルビット線ＧＢＬの電位変化に応じて、プリチャージレベルよりもさらに高電位に昇圧される。あるいは、ブートトランジスタ３０のゲート端子は、プリチャージトランジスタ３１によりプリチャージされた後に、ローカルビット線ＬＢＬの電位変化に応じて、プリチャージレベルよりもさらに高電位に昇圧され得る。その際には、ソース線ＳＬの電位を変化させることで、ディスチャージトランジスタ３２に接続されたローカルビット線ＬＢＬの電位を変化させる。即ち、ブートトランジスタ３０のゲート端子は、プリチャージトランジスタ３１によりプリチャージされた後に、グローバルビット線ＧＢＬ及び対応するローカルビット線ＬＢＬのいずれか一方の電位変化に応じて、プリチャージレベルよりもさらに高電位に昇圧される。
【００４６】
なお、メモリセルにデータ「０」を書き込む場合には、Ｙスイッチ回路４１に含まれるスイッチのセルフブートは実行されない。しかし、データ「０」を書き込むＲＥＳＥＴ書き込み動作時には、ブートトランジスタ３０のゲートソース間電圧は十分高く、電流供給能力が不足することもない。換言するならば、メモリセルにデータ「０」を書き込む場合には、セルフブートを実行する必要がない。なお、この際に、ブートトランジスタ３０のゲート端子は瞬時降下するが、直ぐにプリチャージトランジスタ３１を介してＶＢ１のレベルまで昇圧される。
【００４７】
以上のように、本実施形態に係る半導体装置１０は、Ｙスイッチ回路４１に含まれる各スイッチにセルフブート機能を与えることで、メモリセルにデータを書き込むのに十分な電流供給能力を得ることができる。その結果、半導体装置１０の書き込み動作時のマージンが向上する。また、メモリセルにデータが正しく書き込むことができれば、データの読み出し動作時の動作マージンも向上する。さらに、Ｙスイッチ回路４１に含まれる各スイッチには、メモリセルを構成するセルトランジスタ３４とは異なる導電型の使用することなく（本実施形態においては、Ｐチャネル型ＭＯＳトランジスタを使用することなく）、セルフブートを実現するスイッチを構成できるので、メモリセルマット４０及びＹスイッチ回路４１の間におけるウェルの分離は必要とされない。即ち、半導体装置１０の面積増加は抑制される。
【００４８】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【００４９】
本実施形態に係る半導体装置１０ａと半導体装置１０の相違点は、ブート接点Ａ０１の昇圧を２段階で行う点である。なお、半導体装置１０ａと半導体装置１０の内部構成には相違する点は存在しないため、半導体装置１０ａに関する図１〜図４に相当する説明を省略する。
【００５０】
図６は、半導体装置１０ａのデータ書き込み時の動作の一例を示す図である。図６においても、図５と同様に、メモリセルにデータ「１」を書き込む場合の動作を例示する。
【００５１】
図６の時刻Ｔ１１において、カラム制御回路１５が、カラム選択信号ＹＪＳＥＬの電位を、電圧ＶＲＥＳＥＴから電圧ＶＰＰに引き上げる。その後、時刻Ｔ１２において、リードライトアンプ４４が、グローバルビット線ＧＢＬの電位を、電圧ＶＳＬよりも低電位（例えば、電圧ＶＲＥＳＥＴ）に引き下げる。その結果、メモリセルにはデータ「０」が書き込まれる。
【００５２】
その後、時刻Ｔ１３において、リードライトアンプ４４が、グローバルビット線ＧＢＬの電位を、電圧ＶＳＬに引き上げる。その際、ブート接点Ａ０１の電位は、グローバルビット線ＧＢＬの電位上昇に伴うゲート容量カップリングに応じて、電位ＶＢ１（第２の電位）まで昇圧される。
【００５３】
さらにその後、時刻Ｔ１４において、データ「１」の書き込みを行うべく、グローバルビット線ＧＢＬに電圧ＶＳＥＴが供給される。その際、ブート接点Ａ０１の電位は、グローバルビット線ＧＢＬの電位上昇に伴うゲート容量カップリングに応じて、電位ＶＢ２（第３の電位）まで昇圧される。なお、電位ＶＢ２は、電位ＶＢ１よりも高い電位である（ＶＢ２＝ＶＢ１＋β；βは所定の電圧）。
【００５４】
以上のように、本実施形態に係る半導体装置１０ａでは、セルフブートを２段階で行い、ブート接点Ａ０１の電位をさらに上昇させる。その結果、書き込み動作時におけるＹスイッチ回路４１に含まれる各スイッチの電流供給能力が上昇し、より確実にデータの書き込みを行うことができる。本実施形態においてはセルフブートを２段階で行うという処理にはなるが、各電源電圧が小さい場合などには有利となる。
【００５５】
第１及び第２の実施形態において、所謂ＲｅＲＡＭ（Resistance Random Access Memory）を用いて説明したが、半導体メモリの種別を限定する趣旨ではない。例えば、ＭＲＡＭ（Magnetoresistive Random Access Memory）、ＤＲＡＭ、ＳＲＡＭ（Static Random Access Memory）等の揮発性メモリ、フラッシュメモリ、ＰＲＡＭ（Phase Change RAM）、ＳＴＴ−ＲＡＭ（Spin Transfer Torque RAM）等の不揮発メモリであっても、ビット線の階層化を実現するスイッチにおいてセルフブートが行える。
【００５６】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００５７】
１０、１０ａ  半導体装置
１１  メモリセルアレイ
１２  アドレス入力回路
１３  アドレスラッチ回路
１４  ロウ制御回路
１５  カラム制御回路
１６  クロック入力回路
１７  ＤＬＬ回路
１８  タイミングジェネレータ
１９  ＦＩＦＯ回路
２０  入出力回路
２１  コマンド入力回路
２２  コマンドデコード回路
２３  モードレジスタ
２４  内部電源発生回路
３０  ブートトランジスタ
３１  プリチャージトランジスタ
３２  ディスチャージトランジスタ
３３  抵抗変化素子
３４  セルトランジスタ
４０、４０−１１〜４０−３ｎ  メモリセルマット
４１、４１−１１〜４１−３ｎ  Ｙスイッチ回路
４２、４２−１１〜４２−４ｎ  サブワードドライバ
４３、４３−１〜４３−ｎ  メインワードドライバ
４４、４４−１〜４４−３  リードライトアンプ
４５、４５−１〜４５−ｎ  論理積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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