(57)【要約】【課題】チップサイズ及び端子数の増加なしにスループットの改善を図る。【解決手段】実施形態に係わる半導体記憶装置１０は、メモリコア１１と、メモリコア１１に対するデータのリード／ライトを実行する周辺回路１２と、リード／ライトのための制御信号ＣＭＤを入力するインターフェイス１３とを備える。制御信号ＣＭＤを入力する経路は、１系統化される。周辺回路１２は、制御信号ＣＭＤに基づき、第１のサイクルにおいてメモリコア１１内の第１のアドレスから第１のデータをリードし、第１のサイクル後の第２のサイクルにおいて、メモリコア１１内の第２のアドレスから第２のデータをリードすることに並行してメモリコア１１内の第３のアドレスに第３のデータをライトする。【選択図】図１
2014041673.tif 000002
【特許請求の範囲】
【請求項１】
メモリコアと、前記メモリコアに対するデータのリード／ライトを実行する周辺回路と、前記リード／ライトのための制御信号を入力するインターフェイスとを具備し、
前記制御信号を入力する経路は、１系統化され、
前記周辺回路は、
第１のサイクルにおいて前記メモリコア内の第１のアドレスから第１のデータをリードし、第２のサイクルにおいて、前記メモリコア内の第２のアドレスから第２のデータをリードすることに並行して前記メモリコア内の第３のアドレスに第３のデータをライトする
半導体記憶装置。
【請求項２】
前記第１、第２及び第３のアドレスは、それぞれ、ロウ及びカラムアドレスを備え、
前記第３のアドレスの前記ロウ及びカラムアドレスは、前記第１のアドレスの前記ロウ及びカラムアドレスと同じである
請求項１に記載の半導体記憶装置。
【請求項３】
前記第３のアドレスの前記カラムアドレスは、前記第１のアドレスの前記カラムアドレスに基づいて生成される請求項２に記載の半導体記憶装置。
【請求項４】
前記第１、第２及び第３のアドレスは、それぞれ、ロウ及びカラムアドレスを備え、
前記第３のアドレスの前記カラムアドレスは、前記インターフェイスから前記周辺回路に入力される
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１、第２及び第３のアドレスは、それぞれ、ロウ及びカラムアドレスを備え、
前記制御信号は、
前記第３のアドレスの前記カラムアドレスを、前記第１のアドレスの前記カラムアドレスに基づいて生成する第１のモード、及び、
前記第３のアドレスの前記カラムアドレスを、前記インターフェイスから前記周辺回路に入力する第２のモード
のうちの１つを指示する
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、映像技術の進歩により、大容量画像バッファなどの用途でＤＲＡＭなどの半導体記憶装置を用いたシステムのスループットの改善がいっそう重要になっている。しかし、例えば、リード・モディファイ・ライト動作を行う場合、リードとライトの同時動作が不可能な半導体記憶装置においては、スループットが著しく低下する。また、リードとライトの同時動作が可能な半導体記憶装置においては、コマンド及びアドレスの入力、並びに、データの入出力を、それぞれ２系統化する必要があるため、チップサイズ及びインターフェイス内の端子数が増加する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３４８９１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、チップサイズ及びインターフェイス内の端子数の増加なしにスループットの改善が可能な半導体記憶装置を提案する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、メモリコアと、前記メモリコアに対するデータのリード／ライトを実行する周辺回路と、前記リード／ライトのための制御信号を入力するインターフェイスとを備える。前記制御信号を入力する経路は、１系統化されている。前記周辺回路は、第１のサイクルにおいて前記メモリコア内の第１のアドレスから第１のデータをリードし、第２のサイクルにおいて、前記メモリコア内の第２のアドレスから第２のデータをリードすることに並行して前記メモリコア内の第３のアドレスに第３のデータをライトする。
【図面の簡単な説明】
【０００６】
【図１】半導体記憶装置を示す図。
【図２】第１の実施例を示す図。
【図３】メモリセルの例を示す図。
【図４】インターフェイスの仕様を示す図。
【図５】メモリコア及び周辺回路を示す図。
【図６】メモリコア内のリード／ライトデータ経路を示す図。
【図７】メモリコア及び周辺回路を示す図。
【図８】メモリコア内のリード／ライトデータ経路を示す図。
【図９】第２の実施例を示す図。
【図１０】メモリコア及び周辺回路を示す図。
【図１１】第１の実施例の変形例を示す図。
【図１２】第２の実施例の変形例を示す図。
【図１３】第３の実施例を示す図。
【図１４】第４の実施例を示す図。
【図１５】第５の実施例を示す図。
【図１６】バンク構成の例を示す図。
【図１７】インターフェイスの仕様を示す図。
【図１８】メモリコア及び周辺回路を示す図。
【図１９】メモリコア内のリード／ライトデータ経路を示す図。
【発明を実施するための形態】
【０００７】
以下、図面を参照しながら実施形態を説明する。
【０００８】
リードとライトの同時動作が可能なコンベンショナルな半導体記憶装置においては、コマンドなどの制御信号の入力を２系統化する必要がある。例えば、リード・モディファイ・ライト動作を行う場合、リードのための制御信号を入力する端子と、ライトのための制御信号を入力する端子とを、それぞれ、インターフェイス内に設ける必要がある。
【０００９】
そこで、以下の実施形態では、リード／ライトのための制御信号を入力する経路を１系統化してインターフェイス内に設け、例えば、制御信号が、リード・モディファイ・ライト動作を行うモード（第１のモード）を指示するときに、自動的に、リードとライトを並行して行う技術を提案する。
【００１０】
即ち、制御信号が第１のモードを指示するときは、第１のサイクルにおいてメモリコア内の第１のアドレスから第１のデータをリードし、第１のサイクル後の第２のサイクルにおいて、メモリコア内の第２のアドレスから第２のデータをリードすることに並行してメモリコア内の第３のアドレスに第３のデータをライトする。
【００１１】
これにより、チップサイズ及びインターフェイス内の端子数の増加なしにスループットの改善が可能な半導体記憶装置を実現できる。
【００１２】
ここで、実施形態に係わる半導体記憶装置（例えば、ＤＲＡＭ）は、汎用メモリとしてのチップを構成していてもよいし、マイコンやシステムＬＳＩなどに採用されるＩＰ(Intellectual property)を構成していてもよい。
【００１３】
従って、半導体記憶装置がチップのときは、インターフェイス内の端子は、例えば、チップ上のパッド又はパッケージのピンを意味し、半導体記憶装置がＩＰのときは、インターフェイス内の端子は、例えば、導電線のノードを意味する。
【００１４】
［半導体記憶装置］  
図１は、半導体記憶装置を示している。
【００１５】
半導体記憶装置（例えば、ＤＲＡＭ）１０は、メモリコア１１、周辺回路１２及びインターフェイス１３を有する。
【００１６】
メモリコア１１は、データの記憶を行う複数のメモリセルを備える。周辺回路１２は、メモリコア１１に対するデータのリード／ライトを実行する。
【００１７】
インターフェイス１３は、リード／ライトのための制御信号ＣＭＤ、リード／ライトの動作タイミングを制御するクロック信号ＣＫ及びリード／ライトの対象となるメモリコア１１内のアドレスを指定するアドレス信号Ａ［ｎ：０］を入力する。
【００１８】
また、インターフェイス１３は、リードデータＤＯＵＴ［ｍ：０］を出力し、ライトデータＤＩＮ［ｍ：０］を入力する。
【００１９】
ここで、Ａ［ｎ：０］は、（ｎ＋１）ビットのアドレス信号Ａ［ｎ］，Ａ［ｎ−１］，…Ａ［０］を意味し、ＤＯＵＴ［ｍ：０］は、（ｍ＋１）ビットのリードデータＤＯＵＴ［ｍ］，ＤＯＵＴ［ｍ−１］，…ＤＯＵＴ［０］を意味し、ＤＩＮ［ｍ：０］は、（ｍ＋１）ビットのライトデータＤＩＮ［ｍ］，ＤＩＮ［ｍ−１］，…ＤＩＮ［０］を意味する。
【００２０】
但し、ｎ及びｍは、共に、自然数である。
【００２１】
そして、周辺回路１２は、第１のサイクルにおいてメモリコア１１内の第１のアドレスから第１のデータをリードし、第１のサイクル後の第２のサイクルにおいて、メモリコア１１内の第２のアドレスから第２のデータをリードすることに並行してメモリコア１１内の第３のアドレスに第３のデータをライトする。
【００２２】
また、第１、第２及び第３のアドレスは、それぞれ、ロウ及びカラムアドレスを備える。第３のアドレスのロウ及びカラムアドレスは、第１のアドレスのロウ及びカラムアドレスと同じである。
【００２３】
このような構成によれば、第１のサイクルにおいて第１のアドレスからデータがすでにリードされているので、第２のサイクルにおいて第１（第３）のアドレスにデータを上書きすることができ、スループットが改善する。
【００２４】
また、制御信号が、リード・モディファイ・ライト動作を指示するときは、第２のサイクルにおいて、自動的に、リードとライトが並行して行われる。例えば、周辺回路１２内において、第３のアドレスのカラムアドレスを、第１のアドレスのカラムアドレスに基づいて生成すれば、このような並列動作が可能になる。
【００２５】
従って、チップサイズ及びインターフェイス内の端子数の増加なしにスループットの改善が可能な半導体記憶装置を実現できる。
【００２６】
［第１の実施例］  
図２は、第１の実施例に係わる動作を示している。  
この動作は、リード及びライト動作に関し、図１の半導体記憶装置を用いて実行される。
【００２７】
同図は、バースト長が４、リード・レイテンシが３を前提とする。リードデータＤＯＵＴ［ｍ：０］の出力とライトデータＤＩＮ［ｍ：０］の入力を並行して行うため、データ経路に関しては、例えば、リードデータ線とライトデータ線を別々に設ける（２系統化）。また、制御信号ＣＭＤ及びアドレス信号Ａ［ｎ：０］については、リードとライトで共通化する（１系統化）。
【００２８】
例えば、リード動作は、第１のサイクルＣＬ１から第４のサイクルＣＬ４まで連続して実行される。
【００２９】
第１のサイクルＣＬ１では、アドレス信号Ａ［ｎ：０］のカラムアドレスＣＡ“０００”を第１のアドレスラッチ部内にラッチすると共に、これをリードカラムアドレス信号ＡＣＲ［ｚ：０］として出力し、カラムアドレスＣＡ“０００”のメモリセルからデータをリードする。第１のサイクルＣＬ１でリードされたデータＱ“０００”は、第４のサイクルＣＬ４において外部に出力される。
【００３０】
また、リードカラムアドレス信号ＡＣＲ［ｚ：０］は、第１のサイクルＣＬ１の次のサイクル（第２のサイクルＣＬ２）のライトカラムアドレス信号ＡＣＷ［ｚ：０］として使用するために、第２のアドレスラッチ部内にラッチされる。
【００３１】
第２のサイクルＣＬ２では、例えば、第１のアドレスラッチ部内にラッチされたカラムアドレスＣＡ“０００”に基づいて、アドレスカウンタによりカラムアドレスＣＡ“００１”を生成すると共に、これをリードカラムアドレス信号ＡＣＲ［ｚ：０］として出力し、カラムアドレスＣＡ“００１”のメモリセルからデータをリードする。
【００３２】
これに並行して、例えば、第２のアドレスラッチ部内にラッチされたカラムアドレスＣＡ“０００”をライトカラムアドレス信号ＡＣＷ［ｚ：０］として出力し、カラムアドレスＣＡ“０００”のメモリセルにデータＤ“０００”をライトする。
【００３３】
また、リードカラムアドレス信号ＡＣＲ［ｚ：０］は、第２のサイクルＣＬ２の次のサイクル（第３のサイクルＣＬ３）のライトカラムアドレス信号ＡＣＷ［ｚ：０］として使用するために、第２のアドレスラッチ部内にラッチされる。
【００３４】
第２のサイクルＣＬ２でリードされたデータＱ“００１”は、第５のサイクルＣＬ５において外部に出力される。
【００３５】
同様にして、第３及び第４のサイクルＣＬ３，ＣＬ４が実行される。
【００３６】
第５のサイクルＣＬ５では、アドレス信号Ａ［ｎ：０］のカラムアドレスＣＡ“１００”を第１のアドレスラッチ部内にラッチすると共に、これをリードカラムアドレス信号ＡＣＲ［ｚ：０］として出力し、カラムアドレスＣＡ“１００”のメモリセルからデータをリードする。
【００３７】
これに並行して、例えば、第２のアドレスラッチ部内にラッチされたカラムアドレスＣＡ“０１１”をライトカラムアドレス信号ＡＣＷ［ｚ：０］として出力し、カラムアドレスＣＡ“０１１”のメモリセルにデータＤ“０１１”をライトする。
【００３８】
また、リードカラムアドレス信号ＡＣＲ［ｚ：０］は、第５のサイクルＣＬ５の次のサイクル（第６のサイクルＣＬ６）のライトカラムアドレス信号ＡＣＷ［ｚ：０］として使用するために、第２のアドレスラッチ部内にラッチされる。
【００３９】
第５のサイクルＣＬ５でリードされたデータＱ“１００”は、第８のサイクルＣＬ８において外部に出力される。
【００４０】
同様にして、第６乃至第９のサイクルＣＬ６〜ＣＬ９が実行される。
【００４１】
図３は、図２の動作の対象となるメモリセルの例を示している。
【００４２】
図２の動作の対象となるメモリセルＭＣ０〜ＭＣ７は、例えば、共通ワード線ＷＬに接続され、かつ、それぞれ、異なるビット線ＢＬ０〜ＢＬ７に接続される。即ち、メモリセルＭＣ０〜ＭＣ７のロウアドレスは、同じであり、メモリセルＭＣ０〜ＭＣ７のカラムアドレスＣＡ“０００”〜ＣＡ“１１１”は、異なる。
【００４３】
但し、図２の動作の対象は、このようなメモリセルに限定されるものではない。
【００４４】
例えば、図２の動作は、後述する複数バンクを持つメモリセルアレイのように、指定されたアドレスのデータをリードし、その指定されたアドレスとは異なるアドレスにライトする場合にも適用できる。
【００４５】
図４は、インターフェイスの仕様を示している。
【００４６】
半導体記憶装置１０のインターフェイス１３においては、リードデータＤＯＵＴ［ｍ：０］の出力とライトデータＤＩＮ［ｍ：０］の入力を並行して行うため、データ経路を２系統化する。これにより、スループットの向上を図る。
【００４７】
また、制御信号ＣＭＤ及びアドレス信号Ａ［ｎ：０］については、インターフェイス内の端子数の削減のため、それらの入力経路を１系統化する。
【００４８】
例えば、本例では、制御信号ＣＭＤとしての、クロックイネーブル信号ＣＫＥ、チップセレクト信号ｂＣＳ、ロウアドレス・ストローブ信号ｂＲＡＳ、カラムアドレス・ストローブ信号ｂＣＡＳ及び書き込みイネーブル信号ｂＷＥの入力を、１系統化する。
【００４９】
尚、ＣＫは、半導体記憶装置１０内のリード／ライトのタイミングを制御するクロック信号である。
【００５０】
図５は、図１に示す半導体記憶装置１０のメモリコア１１及び周辺回路１２を示している。
【００５１】
同図は、図２の仕様を実現するブロック図である。クロック信号ＣＫは、クロックジェネレータ２０に入力され、クロックジェネレータ２０は、内部クロック信号ＣＬＫを生成する。制御信号（ＣＫＥ，ｂＣＳ，ｂＲＡＳ，ｂＣＡＳ，ｂＷＥ）ＣＭＤは、内部クロック信号ＣＬＫに同期して、制御部（コマンドコントロール）２１に入力される。
【００５２】
制御部２１は、制御信号ＣＭＤに基づいて、メモリコア１１及び周辺回路１２内の各回路ブロックの動作を制御する。
【００５３】
第１のアドレスラッチ部２２は、内部クロック信号ＣＬＫに同期して、インターフェイス１３からのアドレス信号（第１のアドレス）Ａ［ｎ：０］をラッチする。アドレス信号Ａ［ｎ：０］は、ロウアドレス及びカラムアドレスを含む。
【００５４】
ロウデコーダ２３は、制御部２１からの活性化信号ＡＣＴがアクティブ状態のとき、第１のアドレスラッチ部２２内にラッチされたアドレス信号ＡＬＴＣ［ｎ：０］に基づいて、メモリセルアレイ２７内の複数のワード線のうちの１つを駆動するための駆動信号ＷＬ［ｋ：０］を出力する。
【００５５】
アドレスカウンタ部２４は、リードアドレスカウンタとして機能する。アドレスカウンタ部２４では、バースト長に応じて、複数のサイクルで使用するリードカラムアドレス信号ＡＣＲ［ｚ：０］を連続して生成する。
【００５６】
例えば、アドレスカウンタ部２４は、制御部２１からのリードイネーブル信号ＲＥＮＢがイネーブル状態のとき、第１のアドレスラッチ部２２内にラッチされたアドレス信号ＡＬＴＣ［ｚ：０］に基づいて、リードカラムアドレス信号（第１のアドレスのカラムアドレス）ＡＣＲ［ｚ：０］を生成する。
【００５７】
リードカラムアドレス信号ＡＣＲ［ｚ：０］は、例えば、第１のサイクルＣＬ１において、リード対象となるメモリセルを選択するために、カラムデコーダ２６に入力される。カラムデコーダ２６は、リードイネーブル信号ＲＥＮＢがイネーブル状態のとき、リードカラムアドレス信号ＡＣＲ［ｚ：０］に基づいて、リード対象となるメモリセルを選択するカラム選択信号ＣＳＬＲ［ｊ：０］を出力する。
【００５８】
第２のアドレスラッチ部２５は、ライトアドレスラッチとして機能する。第２のアドレスラッチ部２５は、例えば、第１のサイクルＣＬ１において、アドレスカウンタ部２４により生成されるリードカラムアドレス信号ＡＣＲ［ｚ：０］を、内部クロック信号ＣＬＫに同期して、ラッチする。
【００５９】
また、第２のアドレスラッチ部２５は、例えば、第１のサイクルＣＬ１に連続する第２のサイクルＣＬ２において、第１のサイクルＣＬ１でラッチしたリードカラムアドレス信号ＡＣＲ［ｚ：０］を、ライト対象となるメモリセルを選択するためのライトカラムアドレス信号ＡＣＷ［ｚ：０］として出力する。
【００６０】
ライトカラムアドレス信号ＡＣＷ［ｚ：０］は、カラムデコーダ２６に入力される。カラムデコーダ２６は、ライトイネーブル信号ＷＥＮＢがイネーブル状態のとき、ライトカラムアドレス信号ＡＣＷ［ｚ：０］に基づいて、ライト対象となるメモリセルを選択するカラム選択信号ＣＳＬＷ［ｊ：０］を出力する。
【００６１】
カラム選択スイッチＳＷは、カラム選択信号ＣＳＬＲ［ｊ：０］，ＣＳＬＷ［ｊ：０］によりオン／オフし、センスアンプＳＡは、リードデータ／ライトデータのバッファとして機能する。カラム選択スイッチＳＷ及びセンスアンプＳＡについては、後述する。
【００６２】
メモリセルアレイ２７からのリードデータＱｔ［ｍ：０］，Ｑｃ［ｍ：０］は、リードバッファ２８に入力される。リードバッファ２８からのリードデータＤＯＵＴｘ［ｍ：０］は、出力データラッチ部３０に転送される。出力データラッチ部３０は、内部クロック信号ＣＬＫに同期して、リードデータＤＯＵＴ［ｍ：０］を、インターフェイス１３を経由して、半導体記憶装置の外部に出力する。
【００６３】
ライトデータＤＩＮ［ｍ：０］は、内部クロック信号ＣＬＫに同期して、半導体記憶装置の外部から、インターフェイス１３を経由して、入力データラッチ部３１に入力される。入力データラッチ部３１からのライトデータＤＩＮｘ［ｍ：０］は、ライトバッファ２９に転送される。ライトバッファ２９からのライトデータＤｔ［ｍ：０］，Ｄｃ［ｍ：０］は、メモリセルアレイ２７に入力される。
【００６４】
図６は、図５のカラム選択スイッチＳＷ及びセンスアンプＳＡを示している。
【００６５】
本例では、センスアンプＳＡとリード／ライトバッファ２８，２９との間のデータ転送経路が２系統化される。
【００６６】
即ち、全てのカラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｙ］において、リードデータＱｔ［ｍ：０］，Ｑｃ［ｍ：０］は、センスアンプＳＡから、カラム選択スイッチＳＷを経由して、リードバッファ２８に入力される。
【００６７】
例えば、あるサイクルにおいてリード動作のみが行われる場合、カラム選択信号ＣＳＬＲ［０］が“Ｈ (high level)”であり、残りのカラム選択信号ＣＳＬＲ［１］〜ＣＳＬＲ［ｙ］が“Ｌ (low level)”であるとき、カラムアドレスＣＯＬ［０］のリードデータＱｔ［ｍ：０］，Ｑｃ［ｍ：０］が、センスアンプＳＡから、カラム選択スイッチＳＷを経由して、リードバッファ２８に入力される。
【００６８】
この時、ライトのためのカラム選択信号ＣＳＬＷ［０］，ＣＳＬＷ［１］，…ＣＳＬＷ［ｙ］は、全て、“Ｌ”である。
【００６９】
同様に、全てのカラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｙ］において、ライトデータＤｔ［ｍ：０］，Ｄｃ［ｍ：０］は、ライトバッファ２９から、カラム選択スイッチＳＷを経由して、センスアンプＳＡに入力される。
【００７０】
例えば、あるサイクルにおいてライト動作のみが行われる場合、カラム選択信号ＣＳＬＷ［０］が“Ｈ”であり、残りのカラム選択信号ＣＳＬＷ［１］〜ＣＳＬＷ［ｙ］が“Ｌ”であるとき、カラムアドレスＣＯＬ［０］のライトデータＤｔ［ｍ：０］，Ｄｃ［ｍ：０］が、ライトバッファ２９から、カラム選択スイッチＳＷを経由して、センスアンプＳＡに入力される。
【００７１】
この時、リードのためのカラム選択信号ＣＳＬＲ［０］，ＣＳＬＲ［１］，…ＣＳＬＲ［ｙ］は、全て、“Ｌ”である。
【００７２】
このような構成によれば、データ転送経路が２系統化されているため、例えば、第１のサイクルＣＬ１後の第２のサイクルＣＬ２において、カラム選択信号ＣＳＬＲ［１］，ＣＳＬＷ［０］を“Ｈ”にし、カラムアドレスＣＯＬ［１］のセンスアンプＳＡを、選択的に、リードバッファ２８に接続することに並行して、カラムアドレスＣＯＬ［０］のセンスアンプＳＡを、選択的に、ライトバッファ２９に接続することができる。
【００７３】
尚、本例では、リードデータＱｔ［ｍ：０］，Ｑｃ［ｍ：０］を、相補データ（２ビット）として、ライトデータＤｔ［ｍ：０］，Ｄｃ［ｍ：０］を、相補データ（２ビット）として表しているが、これに限られることはない。
【００７４】
また、リードバッファ２８は、リードイネーブル信号ＲＥＮＢがイネーブル状態のときに活性化され、ライトバッファ２９は、ライトイネーブル信号ＷＥＮＢがイネーブル状態のときに活性化される。
【００７５】
図７及び図８は、図５及び図６の変形例を示している。
【００７６】
図７は、図５に対応するブロック図であり、図８は、図６に対応する回路図である。図７及び図８が図５及び図６と異なる点は、センスアンプとリード／ライトバッファとの間のデータ転送経路にある。その他の点について、両者は、同じである。したがって、同一の構成は同一符号を付し、詳細な説明は省略する。
【００７７】
本変形例では、カラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｙ］のうち、偶数番目のカラムアドレスＣＯＬ［０］，ＣＯＬ［２］，…に関しては、センスアンプＳＡをリード／ライトバッファ３３に接続する。また、カラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｙ］のうち、奇数番目のカラムアドレスＣＯＬ［１］，ＣＯＬ［３］，…に関しては、センスアンプＳＡをリード／ライトバッファ３４に接続する。
【００７８】
即ち、偶数番目のカラムアドレスＣＯＬ［０］，ＣＯＬ［２］，…において、リード／ライトデータＤＱＡｔ［ｍ：０］，ＤＱＡｃ［ｍ：０］は、センスアンプＳＡとリード／ライトバッファ３３との間でデータ転送される。
【００７９】
例えば、偶数番目のカラム選択信号のうち、カラム選択信号ＣＳＬ［０］が“Ｈ”であり、残りのカラム選択信号ＣＳＬ［２］，…が“Ｌ”であるとき、カラムアドレスＣＯＬ［０］のリード／ライトデータＤＱＡｔ［ｍ：０］，ＤＱＡｃ［ｍ：０］が、センスアンプＳＡとリード／ライトバッファ３３との間でデータ転送される。
【００８０】
同様に、奇数番目のカラムアドレスＣＯＬ［１］，ＣＯＬ［３］，…において、リード／ライトデータＤＱＢｔ［ｍ：０］，ＤＱＢｃ［ｍ：０］は、センスアンプＳＡとリード／ライトバッファ３４との間でデータ転送される。
【００８１】
例えば、奇数番目のカラム選択信号のうち、カラム選択信号ＣＳＬ［１］が“Ｈ”であり、残りのカラム選択信号ＣＳＬ［３］，…が“Ｌ”であるとき、カラムアドレスＣＯＬ［１］のリード／ライトデータＤＱＢｔ［ｍ：０］，ＤＱＢｃ［ｍ：０］が、センスアンプＳＡとリード／ライトバッファ３４との間でデータ転送される。
【００８２】
このような構成によれば、２つのリード／ライトバッファ３３，３４が存在するため、例えば、第１のサイクルＣＬ１後の第２のサイクルＣＬ２において、カラム選択信号ＣＳＬ［０］，ＣＳＬ［１］を“Ｈ”にし、カラムアドレスＣＯＬ［１］のセンスアンプＳＡを、選択的に、リード／ライトバッファ３４内のリードバッファに接続することに並行して、カラムアドレスＣＯＬ［０］のセンスアンプＳＡを、選択的に、リード／ライトバッファ３３内のライトバッファに接続することができる。
【００８３】
ここで、リード／ライトバッファ３３，３４内のリードバッファを活性化するか、又は、ライトバッファを活性化するか、は、カラムアドレス信号ＡＣＲ［ｚ：０］，ＡＣＷ［ｚ：０］の最下位ビットＡＣＲ［０］，ＡＣＷ［０］に基づいて制御可能である。
【００８４】
例えば、図２から明らかなように、第２のサイクルＣＬ２において、ＡＣＲ［ｚ：０］の最下位ビットＡＣＲ［０］は、“１”であり、ＡＣＷ［ｚ：０］の最下位ビットＡＣＷ［０］は、“０”である。即ち、ＡＣＲ［０］及びＡＣＷ［０］は、それぞれサイクル毎に変化し、かつ、各サイクルにおいて、ＡＣＲ［０］、ＡＣＷ［０］の一方が“１”、他方が“０”になる。
【００８５】
従って、例えば、ＡＣＲ［０］が“０”のときは、リード／ライトバッファ３３内のリードバッファを活性化し、ＡＣＲ［０］が“１”のときは、リード／ライトバッファ３４内のリードバッファを活性化する。
【００８６】
また、例えば、ＡＣＷ［０］が“０”のときは、リード／ライトバッファ３３内のライトバッファを活性化し、ＡＣＷ［０］が“１”のときは、リード／ライトバッファ３４内のライトバッファを活性化する。
【００８７】
これにより、図２の仕様を実現することができる。
【００８８】
尚、本例では、偶数番目のカラムアドレスＣＯＬ［０］，ＣＯＬ［２］，…において、リード／ライトデータＤＱＡｔ［ｍ：０］，ＤＱＡｃ［ｍ：０］を、相補データ（２ビット）として表しているが、これに限られることはない。また、奇数番目のカラムアドレスＣＯＬ［１］，ＣＯＬ［３］，…において、リード／ライトデータＤＱＢｔ［ｍ：０］，ＤＱＢｃ［ｍ：０］を、相補データ（２ビット）として表しているが、これに限られることはない。
【００８９】
また、リード／ライトバッファ３３，３４内のリードバッファは、リードイネーブル信号ＲＥＮＢがイネーブル状態のときに活性化され、リード／ライトバッファ３３，３４内のライトバッファは、ライトイネーブル信号ＷＥＮＢがイネーブル状態のときに活性化される。
【００９０】
［第２の実施例］  
上述の第１の実施例では、例えば、第１のサイクルＣＬ１において、カラムアドレスＣＡ“０００”からデータをリードし、第１のサイクルＣＬ１に連続する第２のサイクルＣＬ２において、カラムアドレスＣＡ“０００”にデータをライトする。
【００９１】
しかし、このライト動作は、必ずしも、第２のサイクルＣＬ２で行う必要はない。即ち、カラムアドレスＣＡ“０００”に対するライト動作は、第２のサイクル以降のサイクルであれば、どのサイクルで行っても構わない。
【００９２】
そこで、第２の実施例では、例えば、第１のサイクルＣＬ１において、カラムアドレスＣＡ“０００”からデータをリードし、第１のサイクルＣＬ１から２つ目のサイクルである第３のサイクルＣＬ３において、カラムアドレスＣＡ“０００”にデータをライトする場合を説明する。
【００９３】
図９は、第２の実施例に係わる動作を示している。  
この動作は、図１の半導体記憶装置を用いて実行される。
【００９４】
同図も、第１の実施例と同様に、バースト長が４、リード・レイテンシが３を前提とする。
【００９５】
例えば、リード動作は、第１のサイクルＣＬ１から第４のサイクルＣＬ４まで連続して実行される。
【００９６】
第１のサイクルＣＬ１では、アドレス信号Ａ［ｎ：０］のカラムアドレスＣＡ“０００”を第１のアドレスラッチ部内にラッチすると共に、これをリードカラムアドレス信号ＡＣＲ［ｚ：０］として出力し、カラムアドレスＣＡ“０００”のメモリセルからデータをリードする。第１のサイクルＣＬ１でリードされたデータＱ“０００”は、第４のサイクルＣＬ４において外部に出力される。
【００９７】
また、リードカラムアドレス信号ＡＣＲ［ｚ：０］は、第１のサイクルＣＬ１から２つめのサイクル（第３のサイクルＣＬ３）のライトカラムアドレス信号ＡＣＷ［ｚ：０］として使用するために、第２のアドレスラッチ部内にラッチされる。
【００９８】
第２のサイクルＣＬ２では、例えば、第１のアドレスラッチ部内にラッチされたカラムアドレスＣＡ“０００”に基づいて、アドレスカウンタによりカラムアドレスＣＡ“００１”を生成すると共に、これをリードカラムアドレス信号ＡＣＲ［ｚ：０］として出力し、カラムアドレスＣＡ“００１”のメモリセルからデータをリードする。第２のサイクルＣＬ２でリードされたデータＱ“００１”は、第５のサイクルＣＬ５において外部に出力される。
【００９９】
また、リードカラムアドレス信号ＡＣＲ［ｚ：０］は、第２のサイクルＣＬ２から２つめのサイクル（第４のサイクルＣＬ４）のライトカラムアドレス信号ＡＣＷ［ｚ：０］として使用するために、第２のアドレスラッチ部内にラッチされる。
【０１００】
第３のサイクルＣＬ３では、例えば、第１のアドレスラッチ部内にラッチされたカラムアドレスＣＡ“０００”に基づいて、アドレスカウンタによりカラムアドレスＣＡ“０１０”を生成すると共に、これをリードカラムアドレス信号ＡＣＲ［ｚ：０］として出力し、カラムアドレスＣＡ“０１０”のメモリセルからデータをリードする。
【０１０１】
これに並行して、例えば、第２のアドレスラッチ部内にラッチされたカラムアドレスＣＡ“０００”をライトカラムアドレス信号ＡＣＷ［ｚ：０］として出力し、カラムアドレスＣＡ“０００”のメモリセルにデータＤ“０００”をライトする。
【０１０２】
また、リードカラムアドレス信号ＡＣＲ［ｚ：０］は、第３のサイクルＣＬ３から２つ目のサイクル（第５のサイクルＣＬ５）のライトカラムアドレス信号ＡＣＷ［ｚ：０］として使用するために、第２のアドレスラッチ部内にラッチされる。
【０１０３】
第３のサイクルＣＬ３でリードされたデータＱ“０１０”は、第６のサイクルＣＬ６において外部に出力される。
【０１０４】
図９の動作の対象となるメモリセルの例は、例えば、図３と同じであり、図９の動作のためのインターフェイスの仕様の例は、例えば、図４と同じであるため、これらについての説明は、省略する。
【０１０５】
図１０は、図１に示す半導体記憶装置１０のメモリコア１１及び周辺回路１２を示している。
【０１０６】
同図は、図５に対応している。同図が図５と異なる点は、制御部２１の構成のみである。即ち、本例では、制御部２１は、ライト・レイテンシ制御部３５を有する。ライト・レイテンシ制御部３５は、第２のアドレスラッチ部２５からライトカラムアドレスＡＣＷ［ｚ：０］を出力するタイミングを決定すると共に、制御部２１からライトイネーブル信号ＷＥＮＢを出力するタイミングを決定する。
【０１０７】
同図において、制御部２１以外の構成については、図５と同じであるため、ここでの説明を省略する。
【０１０８】
また、図１０のカラム選択スイッチＳＷ及びセンスアンプＳＡは、例えば、第１の実施例と同様に、図６に示すようになる。また、本例においても、第１の実施例と同様に、図７及び図８に示すようなデータ転送経路の変形が可能である。
【０１０９】
［第３の実施例］  
上述の第１及び第２の実施例では、例えば、ライトカラムアドレスは、半導体記憶装置の内部（周辺回路）で、自動的に、リードカラムアドレスに基づいて生成される。
【０１１０】
しかし、ライトカラムアドレスは、必ずしも、半導体記憶装置の内部で自動的に生成される必要はない。即ち、ライトカラムアドレスは、リードカラムアドレスと同様に、半導体記憶装置の外部からインターフェイスを経由して入力してもよい。
【０１１１】
そこで、第３の実施例では、例えば、ライトカラムアドレスを、半導体記憶装置の外部から入力する場合を説明する。
【０１１２】
尚、動作仕様は、図１１及び図１２に示すようになる。
【０１１３】
図１１は、第１の実施例の動作仕様（図２）に対応し、図１２は、第２の実施例の動作仕様（図９）に対応する。
【０１１４】
図１１及び図１２の特徴は、図２及び図９と比べると、ライトカラムアドレスが、リードカラムアドレスと同様に、半導体記憶装置の外部からインターフェイスを経由して入力される点にある。その他については、図２及び図３と同じであるため、ここでの詳細な説明を省略する。
【０１１５】
以下では、その動作仕様を実現するための回路例を説明する。
【０１１６】
図１３は、図１に示す半導体記憶装置１０のメモリコア１１及び周辺回路１２を示している。
【０１１７】
同図は、図２又は図９の仕様を実現するブロック図である。クロック信号ＣＫは、クロックジェネレータ２０に入力され、クロックジェネレータ２０は、内部クロック信号ＣＬＫを生成する。制御信号（ＣＫＥ，ｂＣＳ，ｂＲＡＳ，ｂＣＡＳ，ｂＷＥ）ＣＭＤは、内部クロック信号ＣＬＫに同期して、制御部（コマンドコントロール）２１に入力される。
【０１１８】
制御部２１は、制御信号ＣＭＤに基づいて、メモリコア１１及び周辺回路１２内の各回路ブロックの動作を制御する。
【０１１９】
アドレスラッチ部３６は、内部クロック信号ＣＬＫに同期して、インターフェイス１３からのアドレス信号Ａ［ｎ：０］をラッチする。アドレス信号Ａ［ｎ：０］は、ロウアドレス及びカラムアドレスを含む。
【０１２０】
ロウデコーダ２３は、制御部２１からの活性化信号ＡＣＴがアクティブ状態のとき、アドレスラッチ部３６内にラッチされたアドレス信号ＡＬＴＣ［ｎ：０］に基づいて、メモリセルアレイ２７内の複数のワード線のうちの１つを駆動するための駆動信号ＷＬ［ｋ：０］を出力する。
【０１２１】
第１のアドレスカウンタ部３７は、リードアドレスカウンタとして機能する。第１のアドレスカウンタ部３７では、バースト長に応じて、複数のサイクルで使用するリードカラムアドレス信号ＡＣＲ［ｚ：０］を連続して生成する。
【０１２２】
例えば、第１のアドレスカウンタ部３７は、制御部２１からのリードイネーブル信号ＲＥＮＢがイネーブル状態のとき、アドレスラッチ部３６内にラッチされたアドレス信号ＡＬＴＣ［ｚ：０］に基づいて、リードカラムアドレス信号ＡＣＲ［ｚ：０］を生成する。
【０１２３】
リードカラムアドレス信号ＡＣＲ［ｚ：０］は、例えば、第１のサイクルＣＬ１において、リード対象となるメモリセルを選択するために、カラムデコーダ２６に入力される。カラムデコーダ２６は、リードイネーブル信号ＲＥＮＢがイネーブル状態のとき、リードカラムアドレス信号ＡＣＲ［ｚ：０］に基づいて、リード対象となるメモリセルを選択するカラム選択信号ＣＳＬＲ［ｊ：０］を出力する。
【０１２４】
第２のアドレスカウンタ部３８は、ライトアドレスカウンタとして機能する。第２のアドレスカウンタ部３８では、バースト長に応じて、複数のサイクルで使用するライトカラムアドレス信号ＡＣＷ［ｚ：０］を連続して生成する。
【０１２５】
例えば、第２のアドレスカウンタ部３８は、制御部２１からのライトイネーブル信号ＷＥＮＢがイネーブル状態のとき、アドレスラッチ部３６内にラッチされたアドレス信号ＡＬＴＣ［ｚ：０］に基づいて、ライトカラムアドレス信号ＡＣＷ［ｚ：０］を生成する。
【０１２６】
ライトカラムアドレス信号ＡＣＷ［ｚ：０］は、例えば、第２のサイクルＣＬ２において、ライト対象となるメモリセルを選択するために、カラムデコーダ２６に入力される。カラムデコーダ２６は、ライトイネーブル信号ＷＥＮＢがイネーブル状態のとき、ライトカラムアドレス信号ＡＣＷ［ｚ：０］に基づいて、ライト対象となるメモリセルを選択するカラム選択信号ＣＳＬＷ［ｊ：０］を出力する。
【０１２７】
カラム選択スイッチＳＷは、カラム選択信号ＣＳＬＲ［ｊ：０］，ＣＳＬＷ［ｊ：０］によりオン／オフし、センスアンプＳＡは、リードデータ／ライトデータのバッファとして機能する。
【０１２８】
メモリセルアレイ２７からのリードデータＱｔ［ｍ：０］，Ｑｃ［ｍ：０］は、リードバッファ２８に入力される。リードバッファ２８からのリードデータＤＯＵＴｘ［ｍ：０］は、出力データラッチ部３０に転送される。出力データラッチ部３０は、内部クロック信号ＣＬＫに同期して、リードデータＤＯＵＴ［ｍ：０］を、インターフェイス１３を経由して、半導体記憶装置の外部に出力する。
【０１２９】
ライトデータＤＩＮ［ｍ：０］は、内部クロック信号ＣＬＫに同期して、半導体記憶装置の外部から、インターフェイス１３を経由して、入力データラッチ部３１に入力される。入力データラッチ部３１からのライトデータＤＩＮｘ［ｍ：０］は、ライトバッファ２９に転送される。ライトバッファ２９からのライトデータＤｔ［ｍ：０］，Ｄｃ［ｍ：０］は、メモリセルアレイ２７に入力される。
【０１３０】
尚、メモリセルアレイ２７内のメモリセルの例は、例えば、図３と同じであり、インターフェイスの仕様の例は、例えば、図４と同じである。
【０１３１】
また、カラム選択スイッチＳＷ及びセンスアンプＳＡは、例えば、第１の実施例と同様に、図６に示すようになる。また、本例においても、第１の実施例と同様に、図７及び図８に示すようなデータ転送経路の変形が可能である。
【０１３２】
［第４の実施例］  
第４の実施例は、上述の第１又は第２の実施例と、上述の第３の実施例との組み合わせに関する。即ち、本例では、例えば、ライトカラムアドレスを半導体記憶装置の内部で自動的に生成するモードと、ライトカラムアドレスを半導体記憶装置の外部からインターフェイスを経由して入力するモードとを切り替える。
【０１３３】
図１４は、図１に示す半導体記憶装置１０のメモリコア１１及び周辺回路１２を示している。
【０１３４】
クロック信号ＣＫは、クロックジェネレータ２０に入力され、クロックジェネレータ２０は、内部クロック信号ＣＬＫを生成する。制御信号（ＣＫＥ，ｂＣＳ，ｂＲＡＳ，ｂＣＡＳ，ｂＷＥ）ＣＭＤは、内部クロック信号ＣＬＫに同期して、制御部（コマンドコントロール）２１に入力される。
【０１３５】
制御部２１は、制御信号ＣＭＤに基づいて、メモリコア１１及び周辺回路１２内の各回路ブロックの動作を制御する。
【０１３６】
第１のアドレスラッチ部２２は、内部クロック信号ＣＬＫに同期して、インターフェイス１３からのアドレス信号Ａ［ｎ：０］をラッチする。アドレス信号Ａ［ｎ：０］は、ロウアドレス及びカラムアドレスを含む。
【０１３７】
ロウデコーダ２３は、制御部２１からの活性化信号ＡＣＴがアクティブ状態のとき、第１のアドレスラッチ部２２内にラッチされたアドレス信号ＡＬＴＣ［ｎ：０］に基づいて、メモリセルアレイ２７内の複数のワード線のうちの１つを駆動するための駆動信号ＷＬ［ｋ：０］を出力する。
【０１３８】
第１のアドレスカウンタ部３７は、リードアドレスカウンタとして機能する。第１のアドレスカウンタ部３７では、バースト長に応じて、複数のサイクルで使用するリードカラムアドレス信号ＡＣＲ［ｚ：０］を連続して生成する。
【０１３９】
例えば、第１のアドレスカウンタ部３７は、制御部２１からのリードイネーブル信号ＲＥＮＢがイネーブル状態のとき、第１のアドレスラッチ部２２内にラッチされたアドレス信号ＡＬＴＣ［ｚ：０］に基づいて、リードカラムアドレス信号ＡＣＲ［ｚ：０］を生成する。
【０１４０】
リードカラムアドレス信号ＡＣＲ［ｚ：０］は、例えば、第１のサイクルＣＬ１において、リード対象となるメモリセルを選択するために、カラムデコーダ２６に入力される。カラムデコーダ２６は、リードイネーブル信号ＲＥＮＢがイネーブル状態のとき、リードカラムアドレス信号ＡＣＲ［ｚ：０］に基づいて、リード対象となるメモリセルを選択するカラム選択信号ＣＳＬＲ［ｊ：０］を出力する。
【０１４１】
ここで、制御部２１は、制御信号ＣＭＤおよびアドレス信号ＡＬＴＣ［ｚ：０］により、ライトカラムアドレスＡＣＷ［ｚ：０］を半導体記憶装置の内部で自動的に生成するモードと外部から入力するモードとを切り替えるモード信号MODEを出力する。
【０１４２】
制御部２１が、ライトカラムアドレスＡＣＷ［ｚ：０］を半導体記憶装置の内部で自動的に生成するモードを指示するとき、第２のアドレスラッチ部２５は、ライトアドレスラッチとして機能する。
【０１４３】
この場合、第２のアドレスラッチ部２５は、例えば、第１のサイクルＣＬ１において、第１のアドレスカウンタ部３７により生成されるリードカラムアドレス信号ＡＣＲ［ｚ：０］を、内部クロック信号ＣＬＫに同期して、ラッチする。
【０１４４】
また、第２のアドレスラッチ部２５は、例えば、第１のサイクルＣＬ１に連続する第２のサイクルＣＬ２において、第１のサイクルＣＬ１でラッチしたリードカラムアドレス信号ＡＣＲ［ｚ：０］を、ライト対象となるメモリセルを選択するためのライトカラムアドレス信号ＡＣＷ［ｚ：０］として出力する。
【０１４５】
また、制御部２１が、ライトカラムアドレスＡＣＷ［ｚ：０］を半導体記憶装置の外部から入力するモードを指示するとき、第２のアドレスカウンタ部３８は、ライトアドレスカウンタとして機能する。
【０１４６】
この場合、第２のアドレスカウンタ部３８では、バースト長に応じて、複数のサイクルで使用するライトカラムアドレス信号ＡＣＷ［ｚ：０］を連続して生成する。
【０１４７】
例えば、第２のアドレスカウンタ部３８は、制御部２１からのライトイネーブル信号ＷＥＮＢがイネーブル状態のとき、第１のアドレスラッチ部２２内にラッチされたアドレス信号ＡＬＴＣ［ｚ：０］に基づいて、ライトカラムアドレス信号ＡＣＷ［ｚ：０］を生成する。
【０１４８】
そして、マルチプレクサ（ＭＵＸ）３９は、制御部２１からのモード選択信号ＭＯＤＥに基づいて、第２のアドレスラッチ部２５からのライトカラムアドレス信号ＡＣＷ［ｚ：０］及び第２のアドレスカウンタ部３８からのライトカラムアドレス信号ＡＣＷ［ｚ：０］のうちの１つを、カラムデコーダ２６に転送する。
【０１４９】
カラムデコーダ２６は、ライトイネーブル信号ＷＥＮＢがイネーブル状態のとき、ライトカラムアドレス信号ＡＣＷ［ｚ：０］に基づいて、ライト対象となるメモリセルを選択するカラム選択信号ＣＳＬＷ［ｊ：０］を出力する。
【０１５０】
カラム選択スイッチＳＷは、カラム選択信号ＣＳＬＲ［ｊ：０］，ＣＳＬＷ［ｊ：０］によりオン／オフし、センスアンプＳＡは、リードデータ／ライトデータのバッファとして機能する。
【０１５１】
メモリセルアレイ２７からのリードデータＱｔ［ｍ：０］，Ｑｃ［ｍ：０］は、リードバッファ２８に入力される。リードバッファ２８からのリードデータＤＯＵＴｘ［ｍ：０］は、出力データラッチ部３０に転送される。出力データラッチ部３０は、内部クロック信号ＣＬＫに同期して、リードデータＤＯＵＴ［ｍ：０］を、インターフェイス１３を経由して、半導体記憶装置の外部に出力する。
【０１５２】
ライトデータＤＩＮ［ｍ：０］は、内部クロック信号ＣＬＫに同期して、半導体記憶装置の外部から、インターフェイス１３を経由して、入力データラッチ部３１に入力される。入力データラッチ部３１からのライトデータＤＩＮｘ［ｍ：０］は、ライトバッファ２９に転送される。ライトバッファ２９からのライトデータＤｔ［ｍ：０］，Ｄｃ［ｍ：０］は、メモリセルアレイ２７に入力される。
【０１５３】
［第５の実施例］  
上述の第１乃至第４の実施例では、例えば、第１のサイクルＣＬ１におけるリードカラムアドレスと、第１のサイクルＣＬ１後の第２のサイクルＣＬ２におけるライトカラムアドレスとが同じである場合（例えば、リード・モディファイ・ライト動作）について説明した。
【０１５４】
しかし、第１のサイクルＣＬ１におけるリードカラムアドレスと、第２のサイクルＣＬ２におけるライトカラムアドレスとは、必ずしも、同じである必要はない。
【０１５５】
そこで、本例では、半導体記憶装置内のメモリコアが複数のバンクを備え、リード動作とライト動作とを異なるバンクにおいて行う例を説明する。この場合、例えば、第１のサイクルＣＬ１におけるリードカラムアドレス（バンクアドレス）と、第２のサイクルＣＬ２におけるライトカラムアドレス（バンクアドレス）とは、互いに異なる。
【０１５６】
図１５は、第５の実施例に係わる動作を示している。  
この動作は、図１の半導体記憶装置を用いて実行される。
【０１５７】
同図は、バースト長が４、リード・レイテンシが３を前提とする。リードデータＤＯＵＴ［ｍ：０］の出力とライトデータＤＩＮ［ｍ：０］の入力を並行して行うため、データ経路に関しては、例えば、リードデータ線とライトデータ線を別々に設ける（２系統化）。また、制御信号ＣＭＤ及びアドレス信号Ａ［ｎ：０］については、リードとライトで共通化する（１系統化）。
【０１５８】
例えば、リード動作は、第１のサイクルＣＬ１から第４のサイクルＣＬ４まで連続して実行される。
【０１５９】
第１のサイクルＣＬ１では、バンクアドレス信号ＢＡ［ｉ：０］を第１のアドレスラッチ部内にラッチすると共に、これをリードバンクカラムアドレス信号ＢＡＣＲ［ｉ：０］として出力し、バンクアドレスＢＡ“００”のバンクを選択する。
【０１６０】
また、アドレス信号Ａ［ｎ：０］のカラムアドレスＣＡ“０００”を第１のアドレスラッチ部内にラッチすると共に、これをリードカラムアドレス信号ＡＣＲ［ｚ：０］として出力し、バンクアドレスＢＡ“００”内のカラムアドレスＣＡ“０００”のメモリセルからデータをリードする。第１のサイクルＣＬ１でリードされたデータＱ“０００”は、第４のサイクルＣＬ４において外部に出力される。
【０１６１】
また、リードカラムアドレス信号ＡＣＲ［ｚ：０］は、第１のサイクルＣＬ１の次のサイクル（第２のサイクルＣＬ２）のライトカラムアドレス信号ＡＣＷ［ｚ：０］として使用するために、第２のアドレスラッチ部内にラッチされる。
【０１６２】
第２のサイクルＣＬ２では、例えば、第１のアドレスラッチ部内にラッチされたカラムアドレスＣＡ“０００”に基づいて、アドレスカウンタによりカラムアドレスＣＡ“００１”を生成すると共に、これをリードカラムアドレス信号ＡＣＲ［ｚ：０］として出力し、バンクアドレスＢＡ“００”内のカラムアドレスＣＡ“００１”のメモリセルからデータをリードする。
【０１６３】
これに並行して、外部より入力されたバンクアドレスＢＡ“０１”をライトバンクアドレス信号ＢＡＣＷ［ｉ：０］として出力し、バンクアドレスＢＡ“０１”のバンクを選択する。
【０１６４】
また、例えば、第２のアドレスラッチ部内にラッチされたカラムアドレスＣＡ“０００”をライトカラムアドレス信号ＡＣＷ［ｚ：０］として出力し、バンクアドレスＢＡ“０１”内のカラムアドレスＣＡ“０００”のメモリセルにデータＤ“０００”をライトする。
【０１６５】
また、リードカラムアドレス信号ＡＣＲ［ｚ：０］は、第２のサイクルＣＬ２の次のサイクル（第３のサイクルＣＬ３）のライトカラムアドレス信号ＡＣＷ［ｚ：０］として使用するために、第２のアドレスラッチ部内にラッチされる。
【０１６６】
第２のサイクルＣＬ２でリードされたデータＱ“００１”は、第５のサイクルＣＬ５において外部に出力される。
【０１６７】
同様にして、第３及び第４のサイクルＣＬ３，ＣＬ４が実行される。
【０１６８】
図１６は、図１５の動作の対象となるバンク構成の例を示している。
【０１６９】
本例の動作では、第１のバンクＢＫ０（例えば、バンクアドレスＢＡ００）内のアドレスのデータをリードし、第２のバンクＢＫｘ（例えば、バンクアドレスＢＡ０１）内のアドレスにデータをライトする。
【０１７０】
従って、同図に示すように、図１５のリード動作の対象となるメモリセルＭＣ００〜ＭＣ０７は、例えば、第１のバンクＢＫ０内のワード線ＷＬに接続され、図１５のライト動作の対象となるメモリセルＭＣ００〜ＭＣ０７は、例えば、第２のバンクＢＫｘ内のワード線ＷＬに接続される。
【０１７１】
即ち、リード動作の対象となるメモリセルＭＣ００〜ＭＣ０７と、リード動作の対象となるメモリセルＭＣ００〜ＭＣ０７とは、例えば、バンクアドレスが異なり、ロウアドレス及びカラムアドレスが同じである。
【０１７２】
図１７は、インターフェイスの仕様を示している。
【０１７３】
本例の仕様は、図４の仕様と比べると、バンクアドレス信号ＢＡ［ｉ：０］が、インターフェイス１３を経由して、半導体記憶装置１０の内部に入力される点が異なる。
【０１７４】
半導体記憶装置１０のインターフェイス１３においては、リードデータＤＯＵＴ［ｍ：０］の出力とライトデータＤＩＮ［ｍ：０］の入力を並行して行うため、データ経路を２系統化する。これにより、スループットの向上を図る。
【０１７５】
また、制御信号ＣＭＤ及びアドレス信号Ａ［ｎ：０］については、インターフェイス内の端子数の削減のため、それらの入力経路を１系統化する。
【０１７６】
例えば、本例では、制御信号ＣＭＤとしての、クロックイネーブル信号ＣＫＥ、チップセレクト信号ｂＣＳ、ロウアドレス・ストローブ信号ｂＲＡＳ、カラムアドレス・ストローブ信号ｂＣＡＳ及び書き込みイネーブル信号ｂＷＥの入力を、１系統化する。
【０１７７】
さらに、リード／ライトの対象となるバンクを選択するためのバンクアドレス信号ＢＡ［ｉ：０］を入力するための経路を設ける。
【０１７８】
尚、ＣＫは、半導体記憶装置１０内のリード／ライトのタイミングを制御するクロック信号である。
【０１７９】
図１８は、図１に示す半導体記憶装置１０のメモリコア１１及び周辺回路１２を示している。
【０１８０】
同図は、図１５の仕様を実現するブロック図である。クロック信号ＣＫは、クロックジェネレータ２０に入力され、クロックジェネレータ２０は、内部クロック信号ＣＬＫを生成する。制御信号（ＣＫＥ，ｂＣＳ，ｂＲＡＳ，ｂＣＡＳ，ｂＷＥ）ＣＭＤは、内部クロック信号ＣＬＫに同期して、制御部（コマンドコントロール）２１に入力される。
【０１８１】
制御部２１は、制御信号ＣＭＤに基づいて、メモリコア１１及び周辺回路１２内の各回路ブロックの動作を制御する。
【０１８２】
第１のアドレスラッチ部２２は、内部クロック信号ＣＬＫに同期して、インターフェイス１３からのバンクアドレス信号ＢＡ［ｉ：０］及びロウ及びカラムアドレス信号Ａ［ｎ：０］をラッチする。
【０１８３】
ロウデコーダ２３は、リード動作に関し、制御部２１からの活性化信号ＡＣＴがアクティブ状態のとき、第１のアドレスラッチ部２２内にラッチされたバンクアドレス信号ＢＡＬＴＣ［ｉ：０］及びロウアドレス信号ＡＬＴＣ［ｎ：０］に基づいて、メモリセルアレイ２７内の複数のバンクＢＫ０〜ＢＫｘのうちの１つを選択し、かつ、選択された１つのバンク内の複数のワード線のうちの１つを駆動するための駆動信号ＷＬ［ｋ：０］−ＢＫ０を出力する。
【０１８４】
また、ロウデコーダ２３は、ライト動作に関し、制御部２１からの活性化信号ＡＣＴがアクティブ状態のとき、第１のアドレスラッチ部２２内にラッチされたバンクアドレス信号ＢＡＬＴＣ［ｉ：０］及びロウアドレス信号ＡＬＴＣ［ｎ：０］に基づいて、メモリセルアレイ２７内の複数のバンクＢＫ０〜ＢＫｘのうちの１つを選択し、かつ、選択された１つのバンク内の複数のワード線のうちの１つを駆動するための駆動信号ＷＬ［ｋ：０］−ＢＫｘを出力する。
【０１８５】
アドレスカウンタ部２４は、リードアドレスカウンタとして機能する。アドレスカウンタ部２４では、バースト長に応じて、複数のサイクルで使用するリードカラムアドレス信号ＡＣＲ［ｚ：０］を連続して生成する。また、アドレスカウンタ部２４では、バンクカラムアドレス信号ＢＡＣＲ［ｉ：０］を生成する。
【０１８６】
例えば、アドレスカウンタ部２４は、制御部２１からの各バンクに割り当てられたリードイネーブル信号ＲＥＮＢ[ｘ：０]のうち、いずれかがイネーブル状態のとき、第１のアドレスラッチ部２２内にラッチされたバンクアドレス信号ＢＡＬＴＣ［ｉ：０］及びカラムアドレス信号ＡＬＴＣ［ｚ：０］に基づいて、バンクカラムアドレス信号ＢＡＣＲ［ｉ：０］及びリードカラムアドレス信号ＡＣＲ［ｚ：０］を生成する。
【０１８７】
バンクカラムアドレス信号ＢＡＣＲ［ｉ：０］及びリードカラムアドレス信号ＡＣＲ［ｚ：０］は、例えば、第１のサイクルＣＬ１において、リード対象となるメモリセルを選択するために、カラムデコーダ２６に入力される。
【０１８８】
カラムデコーダ２６は、各バンクに割り当てられたリードイネーブル信号ＲＥＮＢ[ｘ：０]のいずれかがイネーブル状態のとき、バンクカラムアドレス信号ＢＡＣＲ［ｉ：０］及びリードカラムアドレス信号ＡＣＲ［ｚ：０］に基づいて、例えば、図１８に示す場合には、リード対象となる選択されたバンクＢＫ０内のメモリセルを選択するカラム選択信号ＣＳＬ［ｊ：０］−０を出力する。
【０１８９】
第２のアドレスラッチ部２５は、ライトアドレスラッチとして機能する。第２のアドレスラッチ部２５は、例えば、第１のサイクルＣＬ１において、アドレスカウンタ部２４により生成されるリードカラムアドレス信号ＡＣＲ［ｚ：０］を、内部クロック信号ＣＬＫに同期して、ラッチする。
【０１９０】
また、第２のアドレスラッチ部２５は、例えば、第１のサイクルＣＬ１において、第１のアドレスラッチ部２２からのバンクアドレス信号ＢＡＬＴＣ［ｉ：０］を、内部クロック信号ＣＬＫに同期して、ラッチする。
【０１９１】
そして、第２のアドレスラッチ部２５は、例えば、第１のサイクルＣＬ１に連続する第２のサイクルＣＬ２において、第１のサイクルＣＬ１でラッチしたバンクアドレス信号ＢＡＬＴＣ［ｉ：０］及びリードカラムアドレス信号ＡＣＲ［ｚ：０］を、ライト対象となるメモリセルを選択するためのバンクカラムアドレス信号ＢＡＣＷ［ｉ：０］及びライトカラムアドレス信号ＡＣＷ［ｚ：０］として出力する。
【０１９２】
バンクカラムアドレス信号ＢＡＣＷ［ｉ：０］及びライトカラムアドレス信号ＡＣＷ［ｚ：０］は、カラムデコーダ２６に入力される。カラムデコーダ２６は、各バンクに割り当てられたライトイネーブル信号ＷＥＮＢ[ｘ：０]のいずれかがイネーブル状態のとき、バンクカラムアドレス信号ＢＡＣＷ［ｉ：０］及びライトカラムアドレス信号ＡＣＷ［ｚ：０］に基づいて、例えば、図１８に示す場合には、ライト対象となる選択されたバンクＢＫｘ内のメモリセルを選択するカラム選択信号ＣＳＬ［ｊ：０］−ｘを出力する。
【０１９３】
カラム選択スイッチＳＷは、バンクカラムアドレス信号ＢＡＣＲ［ｉ：０］，ＢＡＣＷ［ｉ：０］及びカラム選択信号ＣＳＬ［ｊ：０］−０，ＣＳＬ［ｊ：０］−ｘによりオン／オフし、センスアンプＳＡは、リードデータ／ライトデータのバッファとして機能する。カラム選択スイッチＳＷ及びセンスアンプＳＡについては、後述する。
【０１９４】
そして、例えば、バンク（メモリセルアレイ）ＢＫ０からのリードデータＤＱｔ［ｍ：０］−０，ＤＱｃ［ｍ：０］−０は、リードバッファ２８−０に入力される。リードバッファ２８−０からのリードデータＤＯＵＴｘ［ｍ：０］は、出力データラッチ部３０に転送される。出力データラッチ部３０は、内部クロック信号ＣＬＫに同期して、リードデータＤＯＵＴ［ｍ：０］を、インターフェイス１３を経由して、半導体記憶装置の外部に出力する。
【０１９５】
また、例えば、ライトデータＤＩＮ［ｍ：０］は、内部クロック信号ＣＬＫに同期して、半導体記憶装置の外部から、インターフェイス１３を経由して、入力データラッチ部３１に入力される。入力データラッチ部３１からのライトデータＤＩＮｘ［ｍ：０］は、ライトバッファ２９−ｘに転送される。ライトバッファ２９−ｘからのライトデータＤＱｔ［ｍ：０］−ｘ，ＤＱｃ［ｍ：０］−ｘは、バンク（メモリセルアレイ）ＢＫｘに入力される。
【０１９６】
図１９は、図１８のカラム選択スイッチＳＷ及びセンスアンプＳＡを示している。
【０１９７】
本例では、バンクＢＫ０内のセンスアンプＳＡとリード／ライトバッファ２８−０，２９−０との間のデータ転送経路、及び、バンクＢＫｘ内のセンスアンプＳＡとリード／ライトバッファ２８−ｘ，２９−ｘとの間のデータ転送経路を、それぞれ示している。
【０１９８】
本例では、バンクＢＫ０内のカラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｊ］に関しては、センスアンプＳＡをリードバッファ２８−０及びライトバッファ２９−０に共通に接続する。また、バンクＢＫｘ内のカラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｊ］に関しては、センスアンプＳＡをリードバッファ２８−ｘ及びライトバッファ２９−ｘに共通に接続する。
【０１９９】
即ち、バンクＢＫ０内のカラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｊ］において、リード／ライトデータＤＱｔ［ｍ：０］−０，ＤＱｃ［ｍ：０］−０は、センスアンプＳＡとリード／ライトバッファ２８−０，２９−０との間でデータ転送される。
【０２００】
例えば、カラム選択信号ＣＳＬ［０］−０が“Ｈ”であり、残りのカラム選択信号ＣＳＬ［１］−０，…ＣＳＬ［ｊ］−０が“Ｌ”であるとき、バンクＢＫ０内のカラムアドレスＣＯＬ［０］のリード／ライトデータＤＱｔ［ｍ：０］−０，ＤＱｃ［ｍ：０］−０が、センスアンプＳＡとリード／ライトバッファ２８−０，２９−０との間でデータ転送される。
【０２０１】
同様に、バンクＢＫｘ内のカラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｊ］において、リード／ライトデータＤＱｔ［ｍ：０］−ｘ，ＤＱｃ［ｍ：０］−ｘは、センスアンプＳＡとリード／ライトバッファ２８−ｘ，２９−ｘとの間でデータ転送される。
【０２０２】
例えば、カラム選択信号ＣＳＬ［０］−ｘが“Ｈ”であり、残りのカラム選択信号ＣＳＬ［１］−ｘ，…ＣＳＬ［ｊ］−ｘが“Ｌ”であるとき、バンクＢＫｘ内のカラムアドレスＣＯＬ［０］のリード／ライトデータＤＱｔ［ｍ：０］−ｘ，ＤＱｃ［ｍ：０］−ｘが、センスアンプＳＡとリード／ライトバッファ２８−ｘ，２９−ｘとの間でデータ転送される。
【０２０３】
このような構成によれば、バンクＢＫ０に対するリード／ライトバッファ２８−０，２９−０とバンクＢＫｘに対するリード／ライトバッファ２８−ｘ、２９−ｘとが存在するため、例えば、第１のサイクルＣＬ１後の第２のサイクルＣＬ２において、バンクＢＫ０内のカラムアドレスＣＯＬ［１］からリードバッファ２８−０にデータをリードすることに並行して、ライトバッファ２９−ｘからバンクＢＫ１内のカラムアドレスＣＯＬ［１］にデータをライトすることができる。
【０２０４】
これにより、図１５の仕様を実現することができる。
【０２０５】
尚、本例では、バンクＢＫ０内のカラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｊ］において、リード／ライトデータＤＱｔ［ｍ：０］−０，ＤＱｃ［ｍ：０］−０を、相補データ（２ビット）として表しているが、これに限られることはない。
【０２０６】
また、バンクＢＫｘ内のカラムアドレスＣＯＬ［０］，ＣＯＬ［１］，…ＣＯＬ［ｊ］において、リード／ライトデータＤＱｔ［ｍ：０］−ｘ，ＤＱｃ［ｍ：０］−ｘを、相補データ（２ビット）として表しているが、これに限られることはない。
【０２０７】
リードバッファ２８−０は、リードイネーブル信号ＲＥＮＢ［０］がイネーブル状態のときに活性化され、ライトバッファ２９−０は、ライトイネーブル信号ＷＥＮＢ［０］がイネーブル状態のときに活性化される。
【０２０８】
同様に、リードバッファ２８−ｘ、リードイネーブル信号ＲＥＮＢ［ｘ］がイネーブル状態のときに活性化され、ライトバッファ２９−ｘは、ライトイネーブル信号ＷＥＮＢ［ｘ］がイネーブル状態のときに活性化される。
【０２０９】
［むすび］  
実施形態によれば、チップサイズ及びインターフェイス内の端子数の増加なしにスループットの改善を図ることができる。
【０２１０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２１１】
１０：  半導体記憶装置、  １１：  メモリコア、  １２：  周辺回路、  １３：  インターフェイス、  ２０：  クロックジェネレータ、  ２１：  制御部、  ２２，２５，３６：  アドレスラッチ部、  ２３：  ロウデコーダ、  ２４，３７，３８：  アドレスカウンタ部、  ２６：  カラムデコーダ、  ２７：  メモリセルアレイ、  ２８：  リードバッファ、  ２９：  ライトバッファ、  ３０：  出力データラッチ部、  ３１：  入力データラッチ部、  ３３，３４：  リード／ライトバッファ、  ３９：  マルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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