(57)【要約】【課題】ゲート保護ダイオードが具備されていても、ＨＶスクリーニングの高電圧の印加が可能な半導体装置を提供する。【解決手段】ソース電極、ドレイン電極及びゲート電極を有する出力ＭＯＳトランジスタのゲート・ソース電極間に、ゲート保護用の保護ダイオードとスイッチ素子の直列回路が接続される。所定の時定数を有し、出力ＭＯＳトランジスタのゲート電極に印加されるパルス信号に応答してスイッチ素子のオン／オフを制御する制御回路を備える。制御回路は、ＨＶスクリーニングの高電圧パルスに応答して、スイッチ素子をオフにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース電極、ドレイン電極及びゲート電極を有する第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲート・ソース電極間に接続される、ゲート保護用の保護ダイオードとスイッチ素子の直列回路と、
所定の時定数を有し、前記第１のＭＯＳトランジスタのゲート電極に印加されるパルス信号に応答して前記スイッチ素子のオン／オフを制御する制御信号を前記スイッチ素子に供給する制御回路と、
を具備することを特徴とする半導体装置。
【請求項２】
前記制御回路は、前記第１のＭＯＳトランジスタのソース・ゲート電極間に直列に接続されるコンデンサと抵抗の直列回路からなるバイアス回路と、前記バイアス回路の出力によりオン／オフされるスイッチング回路を具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スイッチ素子は、ゲート電極、ソース電極、及びドレイン電極を有する第２のＭＯＳトランジスタであり、そのソース・ドレイン流路が前記保護ダイオードと直列接続され、そのゲート電極に前記制御回路の制御信号が供給されることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記スイッチング回路は、ＣＭＯＳインバータ回路であることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第１のＭＯＳトランジスタのゲート電極にスクリーニング用のパルス信号が印加される場合に、前記制御回路から前記スイッチ素子をオフにする制御信号が前記スイッチ素子に供給され、前記スイッチ素子がオフになることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ゲート保護ダイオードを備えた半導体装置に関する。
【背景技術】
【０００２】
従来、信頼性の低い半導体装置の出荷を防ぐ為、ＨＶ（Ｈｉｇｈ  Ｖｏｌｔａｇｅ）スクリーニングが行われている。例えば、出力ＭＯＳトランジスタのゲート電極に高電圧を印加し、品質の悪いゲート酸化膜を有する出力ＭＯＳトランジスタを意図的に破壊して、低品質の半導体装置を出荷させないスクリーニング方法である。スクリーニングは、高電圧印加後の半導体装置が正常に機能するか否か、あるいは、漏れ電流の有無等のテストを行い、良品／不良品を選別する。
【０００３】
ＨＶスクリーニングにおいては、高電圧を出力ＭＯＳトランジスタのゲート電極に印加する必要があるが、ゲート保護ダイオードを備えた出力ＭＯＳトランジスタの場合、ゲート保護ダイオードにより、ゲート・ソース電極間の電圧がクランプされる。この為、スイッチ素子をゲート保護ダイオードに接続し、同スイッチ素子をオフさせた上で高電圧を印加する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−１０６５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、特別な制御用の外部端子を増やすことなく、ゲート保護ダイオードを備えた半導体装置のスクリーニングが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、ソース電極、ドレイン電極及びゲート電極を有する第１のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲート・ソース電極間に接続されるゲート保護用の保護ダイオードとスイッチ素子の直列回路と、所定の時定数を有し、前記第１のＭＯＳトランジスタのゲート電極に印加されるパルス信号に応答して前記スイッチ素子のオン／オフを制御する制御信号を前記スイッチ素子に供給する制御回路とを具備することを特徴とする半導体装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は第１の実施形態を示す回路図である。
【図２】図２は第２の実施形態を示す回路図である。
【図３】図３は第３の実施形態を示す回路図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる半導体装置とそのスクリーニング方法を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の半導体装置の構成を示す回路図である。この実施形態の半導体装置は、電力用出力素子として、ゲート電極、ソース電極、及びドレイン電極を有するＮ型ＤＭＯＳトランジスタ（１）を有する。Ｎ型ＤＭＯＳトランジスタ（１）のゲート電極は、第１の端子（１０）に接続される。第１の端子（１０）には、Ｎ型ＤＭＯＳトランジスタ（１）を駆動する駆動信号を出力する内部回路（図示せず）からの出力信号が印加される。Ｎ型ＤＭＯＳトランジスタ（１）のソース電極は、第２の端子（２０）に接続される。第２の端子（２０）には、低電位側の基準電圧（接地電位Ｖｓｓ）が印加される。Ｎ型ＤＭＯＳトランジスタ（１）のドレイン電極は、第３の端子（３０）に接続される。第３の端子（３０）から、Ｎ型ＤＭＯＳトランジスタ（１）の出力が得られる。第３の端子（３０）には、Ｐ型ＤＭＯＳトランジスタ（１１）のドレイン電極が接続される。Ｐ型ＤＭＯＳトランジスタ(１１)のソース電極は高電位側の電圧（Ｖｄｄ）が印加される第５の端子（５０）に接続され、そのゲート電極は、第４の端子（４０）に接続される。第４の端子（４０）には、内部回路（図示せず）から、駆動信号が供給される。Ｎ型ＤＭＯＳトランジスタ（１）が低電位側の電力用出力素子として動作し、Ｐ型ＤＭＯＳトランジスタ（１１）が高電位側の電力用出力素子として動作する。
【００１０】
Ｎ型ＤＭＯＳトランジスタ（１）のゲート・ソース電極間には、ゲート保護用のツェナーダイオード（２）とスイッチ素子（３）の直列回路（４）が接続される。ゲート保護用のツェナーダイオード（２）のカソード電極は、Ｎ型ＤＭＯＳトランジスタ（１）のゲート電極に接続され、アノード電極は、スイッチ素子（３）を介して、Ｎ型ＤＭＯＳトランジスタ（１）のソース電極に接続される。
【００１１】
更に、Ｎ型ＤＭＯＳトランジスタ（１）のゲート・ソース電極間には、所定の時定数を有する制御回路（５）が接続される。制御回路（５）は、所定の時定数を有し、第１の端子(１０)に印加される電圧、すなわち、Ｎ型ＤＭＯＳトランジスタ（１）のゲート電極に印加される信号に応答してスイッチ素子（３）のオン／オフを制御する制御信号をスイッチ素子（３）に供給する。より具体的には、制御回路（５）は、第１の端子（１０）にパルス信号が印加されると、そのパルス信号の立ち上がりに応答して、スイッチ素子（３）をオフにする制御信号をスイッチ素子（３）に供給する。スイッチ素子（３）がオフの状態では、ゲート保護用のツェナーダイオード（２）のアノード電極と第２の端子（２０）間が高インピーダンスになる。この状態では、ゲート保護用のツェナーダイオード（２）によるゲート・ソース間電圧のクランプが行われない為、第１の端子（１０）に印加される電圧に基づいて、Ｎ型ＤＭＯＳトランジスタ（１）のゲート電極にＨＶスクリーニング用の高電圧を印加することが出来る。
【００１２】
ＨＶスクリーニング用の高電圧パルスは、電源電圧として通常使用する電圧（Ｖｄｄ）より高い電圧を電源端子に印加し、内部回路（図示せず）から出力されるＮ型ＤＭＯＳトランジスタ（１）の駆動信号の電圧を所望の値まで高くすることにより得られる。例えば、通常使用する電源電圧を５ボルト（Ｖ）とした場合、ＨＶスクリーニングの際には、電源電圧を、７ボルト（Ｖ）とする。
【００１３】
所定の時間が経過すると、制御回路（５）は、スイッチ素子（３）をオンにする信号を、スイッチ素子（３）に供給する。スイッチ素子（３）がオンの状態では、ツェナーダイオード（２）のアノード電極と第２の端子（２０）間が低インピーダンスになる。これにより、Ｎ型ＤＭＯＳトランジスタ（１）のゲート・ソース電極間の電圧は、ツェナーダイオード（２）によりクランプされる。従って、ツェナーダイオード（２）が、Ｎ型ＤＭＯＳトランジスタ（１）のゲート保護ダイオードとして機能する。
【００１４】
本実施形態によれば、Ｎ型ＤＭＯＳトランジスタのゲート電極に印加されるパルス信号に制御回路が応答し、ゲート保護素子に接続されるスイッチ素子のオン／オフを制御する。従って、スイッチ素子を制御する為に特別な外部端子を設けることなく、半導体装置のＨＶスクリーニング用の高電圧パルスを、ゲート保護用のツェナーダイオードが接続されたＮ型ＤＭＯＳトランジスタのゲート電極に印加することが出来る。ＨＶスクリーニング用の高電圧を印加した後、半導体装置が正常に機能するか否か、あるいは漏れ電流の有無等のテストを行い、良品／不良品を選別する。
【００１５】
（第２の実施形態）
図２は、第２の実施形態を示す回路図である。図１の実施形態と同一の構成要素には同一符号を付し、説明を省略する。制御回路（５）は、バイアス回路（６）とスイッチング回路（７）とを有する。バイアス回路（６）は、第１の端子（１０）と第２の端子（２０）間に直列接続されるコンデンサ（６１）と抵抗（６２）とを備える。スイッチング回路（７）は、ＰＭＯＳトランジスタ（７１）とＮＭＯＳトランジスタ(７２)で構成されるＣＭＯＳインバータ回路を有する。ＰＭＯＳトランジスタ（７１）のソース電極は、第１の端子（１０）に接続される。ＰＭＯＳトランジスタ（７１）のドレイン電極は、ＮＭＯＳトランジスタ（７２）のドレイン電極に接続され、ＮＭＯＳトランジスタ（７２）のソース電極は、第２の端子（２０）に接続される。ＰＭＯＳトランジスタ（７１）とＮＭＯＳトランジスタ（７２）のゲート電極は共通接続され、バイアス回路（６）を構成するコンデンサ（６１）と抵抗（６２）の接続部に接続される。
【００１６】
Ｎ型ＤＭＯＳトランジスタ（１）のゲート・ドレイン電極間には、ゲート保護用のツェナーダイオード（２）とＮＭＯＳトランジスタ（３１）を有する直列回路（４）が接続される。ＮＭＯＳトランジスタ（３１）のソース電極は第２の端子（２０）に接続され、ドレイン電極は、ツェナーダイオード（２）のアノード電極に接続される。ツェナーダイオード（２）のカソード電極は、Ｎ型ＤＭＯＳトランジスタ（１）のゲート電極に接続される。これにより、ツェナーダイオード（２）とＮＭＯＳトランジスタ（３１）のソース・ドレイン流路の直列接続が、Ｎ型ＤＭＯＳトランジスタ（１）のゲート・ドレイン電極間に直列接続される。スイッチング回路（７）の出力が、ＮＭＯＳトランジスタ（３１）のゲート電極に供給される。第３の端子（３０）には、Ｐ型ＤＭＯＳトランジスタ（１１）のドレイン電極が接続される。Ｐ型ＤＭＯＳトランジスタ(１１)のソース電極は高電位側の電圧（Ｖｄｄ）が印加される第５の端子（５０）に接続され、そのゲート電極は、第４の端子（４０）に接続される。第４の端子（４０）には、内部回路（図示せず）から、駆動信号が供給される。Ｎ型ＤＭＯＳトランジスタ（１）が低電位側の電力用出力素子として動作し、Ｐ型ＤＭＯＳトランジスタ（１１）が高電位側の電力用出力素子として動作する。
【００１７】
バイアス回路（６）を構成するコンデンサ（６１）と抵抗（６２）の直列回路は、微分回路を構成する。コンデンサ（６１）の容量をＣファラッド（Ｆ）、抵抗（６２）の抵抗値をＲオーム（Ω）とすると、バイアス回路（６）の時定数は、Ｃ×Ｒとなる。微分回路を構成するバイアス回路（６）は、第１の端子（１０）に印加される電圧、すなわち、Ｎ型ＤＭＯＳトランジスタ（１）のゲート電極に印加されるパルス信号に応答する。第１の端子（１０）に、Ｅボルト（Ｖ）の電圧値を有するパルス信号を印加すると、バイアス回路（６）は、そのパルス信号の立ち上がりに応答し、初期値（Ｅ／Ｒ）アンペア（Ａ）で、時定数（Ｃ×Ｒ）の指数関数で減少する電流が、抵抗（６２）を流れる。この電流により抵抗（６２）での電圧降下が、ＣＭＯＳインバータ回路を構成するＮＭＯＳトランジスタ（７２）の閾値を超えると、ＮＭＯＳトランジスタ（７２）がオンし、スイッチング回路（７）からＬｏｗレベルの出力信号がＮＭＯＳトランジスタ（３１）に供給される。スイッチング回路（７）をＣＭＯＳインバータ回路で構成することにより、Ｈｉｇｈレベル／Ｌｏｗレベルに波形整形された信号を、スイッチ素子を構成するＮＭＯＳトランジスタ（３１）のゲート電極に供給することが出来る。Ｌｏｗレベルの出力信号がＮＭＯＳトランジスタ（３１）のゲート電極に印加されると、ＮＭＯＳトランジスタ（３１）は，オフとなる。ＮＭＯＳトランジスタ（３１）がオフの状態の時、ゲート保護用のツェナーダイオード（２）のアノード電極と第２の端子（２０）間が高インピーダンスになる。この為、ツェナーダイオード（２）による、Ｎ型ＤＭＯＳトランジスタ（１）のゲート・ソース電極間の電圧のクランプが行われず、第１の端子（１０）にＨＶスクリーニング用の高電圧を印加することで、Ｎ型ＤＭＯＳトランジスタ（１）のゲート電極にＨＶスクリーニング用の高電圧を印加することが出来る。ＨＶスクリーニング用の高電圧を印加した後、半導体装置が正常に機能するか否か、あるいは漏れ電流の有無等のテストを行い、良品／不良品を選別する。
【００１８】
バイアス回路（６）のコンデンサ（６１）の両端の電圧が、指数関数的に上昇し、ＰＭＯＳトランジスタ（７１）の閾値を超えると、ＰＭＯＳトランジスタ（７１）はオフする。ＰＭＯＳトランジスタ（７１）がオフするとＨｉｇｈレベルの信号がＮＭＯＳトランジスタ（３１）のゲート電極に印加され、ＮＭＯＳトランジスタ（３１）がオンとなり、ツェナーダイオード（２）のアノード電極と第２の端子（２０）間が低インピーダンスになる。これにより、Ｎ型ＤＭＯＳトランジスタ（１）のゲート・ソース間電圧はツェナーダイオード（２）によりクランプされる。
【００１９】
本実施形態によれば、Ｎ型ＤＭＯＳトランジスタのゲート電極に印加されるパルス信号に制御回路が応答し、ゲート保護用のツェナーダイオードに接続されるスイッチ素子のオン／オフを制御する。従って、スイッチ素子を制御する為に特別な外部端子を設けることなく、半導体装置のＨＶスクリーニング用の高電圧パルスを、ゲート保護用のツェナーダイオードが接続されたＮ型ＤＭＯＳトランジスタのゲート電極に印加することが出来る。所定の時定数を有する制御回路は、ＨＶスクリーニング用の電圧パルスの立ち上がりに応答して、ゲート保護素子に接続されるスイッチ素子のオン／オフを制御する。
【００２０】
（第３の実施形態）
図３は、第３の実施形態を示す回路図である。図２に示す実施形態と同一の構成要素には同一符号を付し、説明を省略する。本実施形態においては、電力用出力素子として、ゲート電極、ソース電極、及びドレイン電極を有するＰ型ＤＭＯＳトランジスタ（１１）を有する。Ｐ型ＤＭＯＳトランジスタ（１１）のゲート電極は、第４の端子（４０）に接続される。第４の端子（４０）には、Ｐ型ＤＭＯＳトランジスタ（１１）を駆動する駆動信号を出力する内部回路（図示せず）からの出力信号が印加される。Ｐ型ＤＭＯＳトランジスタ（１１）のソース電極は、第５の端子（５０）に接続される。第５の端子（５０）には、高電位側の電源電圧（Ｖｄｄ）が印加される。Ｐ型ＤＭＯＳトランジスタ（１１）のドレイン電極は、第６の端子（６０）に接続される。第６の端子（６０）から、Ｐ型ＭＯＳトランジスタ（１１）の出力が得られる。第６の端子（６０）には、Ｎ型ＤＭＯＳトランジスタ（１）のドレイン電極が接続される。Ｎ型ＤＭＯＳトランジスタ(１)のソース電極は、低電位側の基準電圧（接地電位Ｖｓｓ）が印加される第２の端子（２０）に接続され、そのゲート電極は、第１の端子（１０）に接続される。第１の端子（１０）には、内部回路（図示せず）から、駆動信号が供給される。Ｐ型ＤＭＯＳトランジスタ（１１）が高電位側の電力用出力素子として動作し、Ｎ型ＤＭＯＳトランジスタ（１）が低電位側の電力用出力素子として動作する。
【００２１】
Ｐ型ＤＭＯＳトランジスタ（１１）のゲート・ソース電極間には、ゲート保護用のツェナーダイオード（２）とＰＭＯＳトランジスタ（３２）の直列回路（４）が接続される。ＰＭＯＳトランジスタ（３２）のソース電極は第５の端子（５０）に接続され、ドレイン電極は、ツェナーダイオード（２）のカソード電極に接続される。ツェナーダイオード（２）のアノード電極は、Ｐ型ＤＭＯＳトランジスタ（１１）のゲート電極に接続される。これにより、ツェナーダイオード（２）とＰＭＯＳトランジスタ（３２）のソース・ドレイン流路の直列接続が、Ｐ型ＤＭＯＳトランジスタ（１１）のゲート・ドレイン電極間に直列接続される。
【００２２】
Ｐ型ＤＭＯＳトランジスタ（１１）のゲート・ソース電極間には、所定の時定数を有する制御回路（５）が接続される。制御回路（５）は、バイアス回路（６）とスイッチング回路（７）とを有する。バイアス回路（６）は、第５の端子（５０）と第４の端子（４０）間に直列接続される抵抗（６３）とコンデンサ（６４）とを備える。スイッチング回路（７）は、ＰＭＯＳトランジスタ（７３）とＮＭＯＳトランジスタ（７４）で構成されるＣＭＯＳインバータ回路を有する。ＰＭＯＳトランジスタ（７３）のソース電極は、第５の端子（５０）に接続される。ＰＭＯＳトランジスタ（７３）のドレイン電極は、ＮＭＯＳトランジスタ（７４）のドレイン電極に接続され、ＮＭＯＳトランジスタ（７４）のソース電極は、第４の端子（４０）に接続される。ＰＭＯＳトランジスタ（７３）とＮＭＯＳトランジスタ（７４）のゲート電極は共通接続され、バイアス回路（６）を構成する抵抗（６３）とコンデンサ（６４）の接続部に接続される。スイッチング回路（７）の出力が、ＰＭＯＳトランジスタ（３２）のゲート電極に供給される。
【００２３】
バイアス回路（６）を構成する、コンデンサ（６４）と抵抗（６３）の直列回路は、微分回路を構成する。コンデンサ（６４）の容量をＣファラッド（Ｆ）、抵抗（６３）の抵抗値をＲオーム（Ω）とすると、バイアス回路（６）の時定数は、Ｃ×Ｒとなる。微分回路を構成するバイアス回路（６）は、第４の端子（４０）と第５の端子（５０）間に印加される信号に応答する。第４の端子（４０）に、第５の端子（５０）に対し、Ｅボルト（Ｖ）の電圧差を有するパルス信号（第５の端子（５０）の電圧に対し、Ｅボルト低い電圧を有するパルス信号）を印加すると、バイアス回路（６）は、そのパルス信号の立下りに応答し、初期値（Ｅ／Ｒ）アンペア（Ａ）で、時定数（Ｃ×Ｒ）の指数関数で減少する電流が、抵抗（６３）を流れる。この電流による抵抗（６３）での電圧降下が、ＰＭＯＳトランジスタ（７３）の閾値を超えると、ＰＭＯＳトランジスタ（７３）がオンし、スイッチング回路（７）からＨｉｇｈレベルの出力信号がＰＭＯＳトランジスタ（３２）のゲート電極に供給される。これにより、ＰＭＯＳトランジスタ（３２）は，オフとなる。ＰＭＯＳトランジスタ（３２）がオフの状態の時、ゲート保護用のツェナーダイオード（２）のカソード電極と第５の端子（５０）間が高インピーダンスになる。この為、ツェナーダイオード（２）による、Ｐ型ＤＭＯＳトランジスタ（１１）のゲート・ソース間電圧のクランプは行われず、ＨＶスクリーニング用のパルス電圧をＰ型ＤＭＯＳトランジスタのゲート電極に印加することが出来る。ＨＶスクリーニング用の高電圧を印加した後、半導体装置が正常に機能するか否か、あるいは漏れ電流の有無等のテストを行い、良品／不良品を選別する。
【００２４】
バイアス回路（６）のコンデンサ（６４）の両端の電圧が、指数関数的に上昇し、ＮＭＯＳトランジスタ（７４）の閾値を超えると、ＮＭＯＳトランジスタ（７４）はオンする。ＮＭＯＳトランジスタ（７４）がオンするとＬｏｗレベルの信号がＰＭＯＳトランジスタ（３２）のゲート電極に印加され、ＰＭＯＳトランジスタ（３２）がオンとなり、ツェナーダイオード（２）のカソード電極と第５の端子（５０）間が低インピーダンスになる。これにより、Ｐ型ＤＭＯＳトランジスタ（１１）のゲート・ソース間電圧はツェナーダイオード（２）によりクランプされる。
【００２５】
本実施形態によれば、Ｐ型ＤＭＯＳトランジスタのゲート電極に印加されるパルス信号に制御回路が応答し、ゲート保護用のツェナーダイオードに接続されるスイッチ素子のオン／オフを制御する。従って、スイッチ素子を制御する為に特別な外部端子を設けることなく、半導体装置のＨＶスクリーニング用の高電圧パルスを、ゲート保護用のツェナーダイオードが接続されたＰ型ＤＭＯＳトランジスタのゲート電極に印加することが出来る。所定の時定数を有する制御回路は、ＨＶスクリーニング用の電圧パルスの立ち下がりに応答して、ゲート保護素子に接続されるスイッチ素子のオン／オフを制御する。
【００２６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２７】
１  Ｎ型ＤＭＯＳトランジスタ、２  ツェナーダイオード、３  スイッチ素子、４  直列回路、５  制御回路、６  バイアス回路、７  スイッチング回路、１０  第１の端子、１１  Ｐ型ＤＭＯＳトランジスタ、２０  第２の端子、３０  第３の端子、４０  第４の端子、５０  第５の端子、６０  第６の端子、６１及び６４  コンデンサ、６２及び６３  抵抗、７１及び７３  ＰＭＯＳトランジスタ、７２及び７４  ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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