(57)【要約】【課題】ＬＤＭＯＳトランジスタを有する半導体装置の信頼性を向上させる。【解決手段】ｎ−型のエピタキシャル層ＮＥＰと、ソース領域ＳＲおよびドレイン領域ＤＲと、ソース領域ＳＲおよびドレイン領域ＤＲとの間に位置するチャネル形成領域ＣＨと、を有するように半導体装置を構成する。そして、チャネル形成領域ＣＨとドレイン領域ＤＲとの間のｎ−型のエピタキシャル層ＮＥＰ中に形成された絶縁領域ＳＴＩｄと、チャネル形成領域ＣＨ上から絶縁領域ＳＴＩｄ上までゲート絶縁膜ＧＯＸを介して形成され、絶縁領域ＳＴＩｄのソース領域ＳＲ側の端部を露出する開口部ＯＡを有するゲート電極ＧＥとを設ける。このように、ゲート電極ＧＥ中に開口部ＯＡを形成することで、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。【選択図】図１
2014107302.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層中に離間して形成されたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域との間に位置するチャネル形成領域と、
前記チャネル形成領域と前記ドレイン領域との間の前記半導体層中に形成された絶縁領域と、
前記チャネル形成領域上から前記絶縁領域上までゲート絶縁膜を介して形成され、前記絶縁領域の前記ソース領域側の端部を露出する開口部を有するゲート電極と、
を有する半導体装置。
【請求項２】
前記絶縁領域は、前記半導体層中に形成された溝の内部に埋め込まれた絶縁膜よりなる請求項１記載の半導体装置。
【請求項３】
前記ゲート電極は前記開口部の外周を連続して囲う形状である請求項１記載の半導体装置。
【請求項４】
半導体層と、
前記半導体層中に形成された絶縁領域と、
前記絶縁領域で囲まれた第１活性領域と、
前記絶縁領域で囲まれた第２活性領域と、
前記第１活性領域の一部に形成されたソース領域と、
前記第１活性領域の一部に配置され、前記ソース領域と、前記第１活性領域と前記第２活性領域との間に位置する前記絶縁領域部と、の間に位置するチャネル形成領域と、
前記第２活性領域中に形成されたドレイン領域と、
前記半導体層上にゲート絶縁膜を介して形成され、前記チャネル形成領域上から前記絶縁領域部上まで延在し、前記第１活性領域と前記絶縁領域部との境界部を露出する開口部を有するゲート電極と、
を有する半導体装置。
【請求項５】
前記絶縁領域は、前記半導体層中に形成された溝の内部に埋め込まれた絶縁膜よりなる請求項４記載の半導体装置。
【請求項６】
前記ゲート電極は前記開口部の外周を連続して囲う形状である請求項４記載の半導体装置。
【請求項７】
前記開口部の前記ゲート電極のゲート長方向と交差する第１方向の長さは、矩形状の前記第１活性領域の前記第１方向に延在する辺より長く、
前記開口部は、前記第１活性領域の前記第１方向に延在する辺のうち、前記ドレイン領域側に位置する辺の全体を露出する請求項４記載の半導体装置。
【請求項８】
前記ソース領域とドレイン領域とは、ｐ型の半導体領域である請求項４記載の半導体装置。
【請求項９】
前記開口部の前記ゲート電極のゲート長方向の幅は、前記辺を中心として両側にそれぞれ５０ｎｍ以上の位置で規定される請求項７記載の半導体装置。
【請求項１０】
前記開口部の前記第１方向の長さは、前記辺の一端から５０ｎｍ以上の位置から前記辺の他端から５０ｎｍ以上の位置までである請求項９記載の半導体装置。
【請求項１１】
前記ゲート電極は、前記第１活性領域と前記第２活性領域との間の中心まで、または前記中心を越えて延在している請求項４記載の半導体装置。
【請求項１２】
前記ソース領域は、第１半導体領域中に形成され、
前記ドレイン領域は、前記第１半導体領域とは逆の導電型であり、前記第１半導体領域と隣接して配置される第２半導体領域中に形成されている請求項４記載の半導体装置。
【請求項１３】
前記チャネル形成領域は、前記ソース領域から前記第１半導体領域と第２半導体領域との境界部までである請求項１２記載の半導体装置。
【請求項１４】
前記ゲート電極の前記ソース領域側の側壁および前記ドレイン領域側の側壁には、それぞれ第１絶縁膜よりなる側壁膜が形成され、
前記開口部の内部は、前記第１絶縁膜により埋め込まれている請求項４記載の半導体装置。
【請求項１５】
前記ゲート電極、前記ソース領域および前記ドレイン領域は、シリコンを有する半導体よりなり、
前記ゲート電極、前記ソース領域および前記ドレイン領域上には、それぞれ金属シリサイド膜が形成されている請求項１４記載の半導体装置。
【請求項１６】
前記金属シリサイド膜上に接続プラグを有する請求項１５記載の半導体装置。
【請求項１７】
前記ゲート電極の前記ソース領域側の側壁、前記ドレイン領域側の側壁および前記開口部の側壁には、それぞれ第１絶縁膜よりなる側壁膜が形成され、
前記開口部の前記側壁膜間に、第２絶縁膜が埋め込まれている請求項４記載の半導体装置。
【請求項１８】
前記ゲート電極、前記ソース領域および前記ドレイン領域は、シリコンを有する半導体よりなり、
前記ゲート電極、前記ソース領域および前記ドレイン領域上には、それぞれ金属シリサイド膜が形成されている請求項１７記載の半導体装置。
【請求項１９】
前記金属シリサイド膜上に接続プラグを有する請求項１８記載の半導体装置。
【請求項２０】
前記ゲート絶縁膜は、前記ドレイン領域側の膜厚が、前記ソース領域側の膜厚より大きい箇所を有する請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＬＤＭＯＳを有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ、ＬＤＭＩＳＦＥＴ、以下、単に「ＬＤＭＯＳ」という）には、ＲＥＳＵＲＦ（REduced SURface Field）型ＭＯＳトランジスタが一般的な構造として採用されている。この構造に対し、半導体基板の表面に厚い酸化膜を形成し、その酸化膜上にゲート電極のドレイン側エッジを配置させることにより、ゲート電極のドレイン側エッジ下の電界強度を緩和する構造が検討されている。
【０００３】
例えば、以下の特許文献１（特開２００３−６０１９４号公報）には、半導体基板上に選択酸化法により形成された第１のゲート絶縁膜と熱酸化法により形成された第２のゲート絶縁膜とから成るゲート絶縁膜とを有し、当該第１のゲート絶縁膜と第２のゲート絶縁膜に跨るようにゲート電極が形成されて成る高耐圧ＭＯＳトランジスタが開示されている。この高耐圧ＭＯＳトランジスタにおいて、第２のゲート絶縁膜は、膜厚の厚いゲート絶縁膜（１０Ａ）と、膜厚の薄いゲート絶縁膜（１２）とで構成されている（図８参照）。
【０００４】
また、以下の特許文献２（特開２００８−１６６４０９号公報）には、半導体基板の主面（１００ａ）に形成されたＨＶ−Ｎｗｅｌｌ層（４）内に、主面（１００ａ）から内部に向かう方向にＨＶ−Ｎｗｅｌｌ層（４）より浅く絶縁層が形成されたトレンチ領域（１６）を備える横型パワーＭＩＳＦＥＴが開示されている。この横型パワーＭＩＳＦＥＴにおいて、ゲート電極（Ｇ）を挟んで互いに反対側にソース層（Ｓ）とドレイン層（Ｄ）とが配置され、ゲート電極（Ｇ）とドレイン層Ｄとの間にゲート電極とは異なるダミーゲート電極（ＤＧ）が配置されている（図１、図２参照）。このダミーゲート電極は、ソース層と電気的に接続され、横型パワーＭＯＳＦＥＴのゲートとしては機能しない。
【０００５】
また、以下の特許文献３（特開２０１０−２５８２２６号公報）には、半導体基板（ＳＵＢ）と、ｎ+ソース領域（ＳＯ）と、ｎ+ドレイン領域（ＤＲ）と、ｐ型ウエル領域（ＷＬ）と、ｎ型ドリフト領域（ＤＲＩ）と、ｐ-エピタキシャル領域（ＥＰ）と、ゲート電極層（ＧＥ）と、ＳＴＩ構造（ＴＲ）、埋め込み絶縁膜（ＢＩ）とを有するＬＤＭＯＳトランジスタが開示されている（図２）。埋め込み絶縁膜（ＢＩ）は溝（ＴＲ）内を埋め込んでおり、溝（ＴＲ）は、一方壁面（ＦＳ）および他方壁面（ＳＳ）の少なくともいずれかの壁面の主表面と溝（ＴＲ）の底部（ＢＴ）との間に位置する角部（ＣＰ１Ａ、ＣＰ２Ａ）を有している。このように、溝（ＴＲ）の一方壁部（ＦＳ）を階段形状にすることにより電流集中を緩和でき、電気特性の劣化を抑制できる。
【０００６】
なお、本欄において、（括弧）内は、各特許文献に記載の符号等を示す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−６０１９４号公報
【特許文献２】特開２００８−１６６４０９号公報
【特許文献３】特開２０１０−２５８２２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明者が検討しているＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）において、ＨＣＩ（Hot Carrier Injection）評価中にゲート絶縁膜の絶縁破壊が確認され、ＬＤＭＯＳの信頼性向上に関し、更なる改善の余地があることが判明した。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本願において開示される一実施の形態に示される半導体装置は、半導体層と、半導体層中に離間して形成されたソース領域およびドレイン領域と、これらの間に位置するチャネル形成領域と、を有する。そして、さらに、チャネル形成領域とドレイン領域との間の半導体層中に形成された絶縁領域と、チャネル形成領域上から絶縁領域上までゲート絶縁膜を介して形成され、絶縁領域のソース領域側の端部を露出する開口部を有するゲート電極と、を有する。
【発明の効果】
【００１２】
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１の半導体装置の構成を示す断面図である。
【図２】実施の形態１の半導体装置の構成を示す平面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す平面図であって、図４の製造工程に対応する平面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す平面図であって、図６の製造工程に対応する平面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す平面図であって、図１０の製造工程に対応する平面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１４】実施の形態１の比較例の半導体装置の構成を示す断面図である。
【図１５】実施の形態１の比較例の半導体装置の構成を示す平面図である。
【図１６】比較例の半導体装置の動作状態における電界分布のシミュレーション結果である。
【図１７】（Ａ）、（Ｂ）は、実施の形態１の半導体装置および比較例の半導体装置のゲート電極部近傍の断面図である。
【図１８】絶縁領域とｐ型ドリフト領域との境界部の写真である。
【図１９】開口部の幅と欠陥の箇所との関係を示す平面図である。
【図２０】実施の形態２の半導体装置の構成を示す断面図である。
【図２１】実施の形態２の半導体装置の構成を示す平面図である。
【図２２】実施の形態２の半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す平面図であって、図２２の製造工程に対応する平面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す平面図であって、図２４の製造工程に対応する平面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す断面図であって、図２６に続く製造工程を示す断面図である。
【図２８】実施の形態２の半導体装置の製造工程を示す断面図であって、図２７に続く製造工程を示す断面図である。
【図２９】実施の形態２の半導体装置の製造工程を示す断面図であって、図２８に続く製造工程を示す断面図である。
【図３０】実施の形態２の半導体装置の製造工程を示す断面図であって、図２９に続く製造工程を示す断面図である。
【図３１】実施の形態３の半導体装置の構成を示す断面図である。
【図３２】実施の形態３の半導体装置の構成を示す平面図である。
【図３３】実施の形態３の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態３の半導体装置の製造工程を示す平面図であって、図３３の製造工程に対応する平面図である。
【図３５】実施の形態３の半導体装置の製造工程を示す断面図であって、図３３に続く製造工程を示す断面図である。
【図３６】実施の形態３の半導体装置の製造工程を示す平面図であって、図３５の製造工程に対応する平面図である。
【図３７】実施の形態３の半導体装置の製造工程を示す断面図であって、図３５に続く製造工程を示す断面図である。
【図３８】実施の形態３の半導体装置の製造工程を示す断面図であって、図３７に続く製造工程を示す断面図である。
【図３９】実施の形態３の半導体装置の製造工程を示す断面図であって、図３８に続く製造工程を示す断面図である。
【図４０】実施の形態３の半導体装置の製造工程を示す断面図であって、図３９に続く製造工程を示す断面図である。
【図４１】実施の形態３の半導体装置の製造工程を示す断面図であって、図４０に続く製造工程を示す断面図である。
【図４２】実施の形態３の半導体装置の製造工程を示す断面図であって、図４１に続く製造工程を示す断面図である。
【図４３】実施の形態３の半導体装置の製造工程を示す断面図であって、図４２に続く製造工程を示す断面図である。
【図４４】実施の形態３の半導体装置の製造工程を示す断面図であって、図４３に続く製造工程を示す断面図である。
【図４５】実施の形態４の応用例１の半導体装置の構成を示す断面図である。
【図４６】実施の形態４の応用例１の半導体装置の構成を示す平面図である。
【図４７】実施の形態４の応用例２の半導体装置の構成を示す断面図である。
【図４８】実施の形態４の半導体装置（応用例３）のゲート電極の第１構成を示す平面図である。
【図４９】実施の形態４の半導体装置（応用例３）のゲート電極の第２構成を示す平面図である。
【図５０】実施の形態４の半導体装置（応用例３）のゲート電極の第３構成を示す平面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１５】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００１９】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００２０】
［構造説明］
図１は、本実施の形態の半導体装置の構成を示す断面図であり、図２は、平面図である。断面図は、例えば、平面図のＡ−Ａ断面部に対応する。図１および図２に示す半導体装置は、ｐチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。なお、ＬＤＭＯＳトランジスタは、横型パワーＭＯＳＦＥＴと呼ばれることもある。
【００２１】
本実施の形態の半導体装置は、支持基板Ｓ上にｎ−型のエピタキシャル層（半導体層）ＮＥＰが形成された半導体基板ＳＵＢ上に形成されている。もちろん、半導体装置を半導体よりなる基板（半導体層）上に直接形成してもよい。
【００２２】
図１に示す半導体装置は、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）の上方にゲート絶縁膜ＧＯＸを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側（図１、図２においては、紙面の右および左方向）に形成されたソース領域（ｐ型半導体領域、ｐ型不純物領域、ｐ型拡散領域）ＳＲおよびドレイン領域（ｐ型半導体領域、ｐ型不純物領域、ｐ型拡散領域）ＤＲを有する。
【００２３】
ソース領域ＳＲは、ｎ型ウエル領域（ｎ型半導体領域）ＮＷＬ中に形成されている。ｎ型ウエル領域ＮＷＬは、ｎ−型のエピタキシャル層ＮＥＰより不純物濃度が高い領域である。このｎ型ウエル領域ＮＷＬとゲート電極ＧＥとが重なった領域がチャネル形成領域ＣＨとなる。また、ドレイン領域ＤＲは、ｐ型ドリフト領域（ｐ型半導体領域）ＰＤＲ中に形成されている。このｐ型ドリフト領域ＰＤＲは、ドレイン領域ＤＲより不純物濃度が低い領域である。また、このｐ型ドリフト領域ＰＤＲ中には、絶縁領域（フィールドドレイン領域、絶縁領域部）ＳＴＩｄが形成されている。ｎ型ウエル領域ＮＷＬとｐ型ドリフト領域ＰＤＲとは、隣接して設けられ、その境界部においてｐｎ接合を構成している。これらの領域（ｎ型ウエル領域ＮＷＬ、ｐ型ドリフト領域ＰＤＲ）は絶縁領域ＳＴＩで囲まれ、他の領域と分離されている。絶縁領域ＳＴＩ、ＳＴＩｄは、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）中の溝内に埋め込まれた絶縁膜よりなる。
【００２４】
このように、チャネル形成領域ＣＨからドレイン領域ＤＲまでの間に、ｐ型ドリフト領域ＰＤＲおよび絶縁領域（フィールドドレイン領域）ＳＴＩｄを設けることにより、ゲート電極ＧＥのドレイン領域ＤＲ側の端部での電界を緩和することができる。これにより、ＬＤＭＯＳのゲート、ドレイン間を高耐圧化することが可能となる。
【００２５】
なお、ｎ型ウエル領域ＮＷＬ中には、ソース領域ＳＲと隣接するように、ｎ＋型のボディコンタクト領域ＢＣが形成されている。
【００２６】
また、ソース領域ＳＲおよびｎ＋型のボディコンタクト領域ＢＣ上には、ソースプラグＰ１Ｓが形成され、ドレイン領域ＤＲ上には、ドレインプラグＰ１Ｄが形成されている。また、図１に示す断面には現れないが、ゲート電極ＧＥ上には、ゲートプラグＰ１Ｇが形成されている（図２参照）。これらのプラグＰ１（ソースプラグＰ１Ｓ、ドレインプラグＰ１Ｄ、ゲートプラグＰ１Ｇ）は、層間絶縁膜ＩＬ１中に形成されている。
【００２７】
ゲート電極ＧＥは、ゲート絶縁膜ＧＯＸを介して、チャネル形成領域ＣＨ上から絶縁領域ＳＴＩｄ上まで延在するように形成されている。しかしながら、このゲート電極ＧＥは、絶縁領域ＳＴＩｄのソース領域ＳＲ側の端部を露出する開口部ＯＡを有するように構成されている。言い換えれば、このゲート電極ＧＥは、絶縁領域ＳＴＩとｐ型ドリフト領域ＰＤＲとの境界部を露出する開口部ＯＡを有するように構成されている。
【００２８】
次いで、図２を参照しながら、さらに説明する。図２に示すように、上面からの平面視における形状（平面形状）が略矩形状のｐ型ドリフト領域ＰＤＲと、平面形状が略矩形状のｎ型ウエル領域ＮＷＬとが隣接して設けられている。これらの領域（ｎ型ウエル領域ＮＷＬ、ｐ型ドリフト領域ＰＤＲ）の外周には絶縁領域ＳＴＩが設けられている。このように、絶縁領域ＳＴＩにより囲まれた領域を活性領域（ＡｃＳ、ＡｃＤ）と呼ぶ。本実施の形態においては、前述したように、ｐ型ドリフト領域ＰＤＲ中に絶縁領域（フィールドドレイン領域）ＳＴＩｄが形成されているため、絶縁領域（フィールドドレイン領域）ＳＴＩｄによって活性領域が２つの領域（ＡｃＳ、ＡｃＤ）に分離された平面形状となっている。言い換えれば、絶縁領域（ＳＴＩ、ＳＴＩｄ）のうち、活性領域ＡｃＳ、ＡｃＤ間に位置する絶縁領域が絶縁領域ＳＴＩｄである。この絶縁領域ＳＴＩｄの幅（ゲート長方向の長さ、Ｘ方向の長さ）は、Ｗ１である。
【００２９】
活性領域ＡｃＳには、図２中の左側からｎ＋型のボディコンタクト領域ＢＣ、ソース領域ＳＲおよびチャネル形成領域ＣＨ（ｎ型ウエル領域ＮＷＬの露出領域）が順次配置されている（図１等も参照）。ｎ＋型のボディコンタクト領域ＢＣは、ｎ型ウエル領域ＮＷＬより不純物濃度が高い領域である。また、チャネル形成領域ＣＨ（ｎ型ウエル領域ＮＷＬの露出領域）は、ソース領域ＳＲからｎ型ウエル領域ＮＷＬとｐ型ドリフト領域ＰＤＲとの境界部までである。チャネル形成領域ＣＨの図２中の右側には、ｐ型ドリフト領域ＰＤＲの露出領域が配置されている。このｐ型ドリフト領域ＰＤＲの露出領域の図２中の右側には、絶縁領域ＳＴＩｄおよび活性領域ＡｃＤ中のドレイン領域ＤＲが順次配置されている。
【００３０】
ゲート電極ＧＥは、図２に示すように、チャネル形成領域ＣＨ（ｎ型ウエル領域ＮＷＬの露出領域）、ｐ型ドリフト領域ＰＤＲの露出領域および絶縁領域ＳＴＩｄを覆うように、平面形状の外周が略矩形状に形成されているが、前述したように、その内部に開口部ＯＡを有する。この開口部ＯＡの幅（ゲート長方向の長さ、Ｘ方向の長さ）は、Ｗ２である。このように、ゲート電極ＧＥは、開口部ＯＡの外周を連続して囲む形状（環状、ドーナツ状、枠状）である。また、ゲート電極ＧＥは、活性領域ＡｃＳ、ＡｃＤ間の中心まで、またはその中心をドレイン領域ＤＲ側に越えるように延在させることが好ましい。このように、活性領域ＡｃＳ、ＡｃＤ間の中心まで、またはその中心をドレイン領域ＤＲ側に越えるようにゲート電極ＧＥを延在させることで、絶縁領域ＳＴＩｄ下に広がる空乏層の均一性や対称性が向上し、ＬＤＭＯＳのソース、ドレイン間を高耐圧化することができる（フィールドプレート効果）。
【００３１】
また、この開口部ＯＡからは、略矩形の活性領域ＡｃＳの４辺（ＳＸａ、ＳＸｂ、ＳＹｓ、ＳＹｄ、図７参照）のうち、Ｙ方向に延在するドレイン領域ＤＲ側（図２中右側）の辺ＳＹｄの全体が露出している。言い換えれば、開口部ＯＡのＹ方向の長さは、辺ＳＹｄの長さより大きい。また、辺ＳＹｄを中心として両側（図２中の左右方向）にそれぞれ所定の距離（Ｗ１／２）離間した位置により開口部ＯＡの幅（Ｗ２、Ｘ方向の長さ）が規定される。例えば、所定の距離（Ｗ１／２）は、５０ｎｍ以上である。この場合、例えば、開口部ＯＡのＹ方向の長さは、辺ＳＹｄの一端から５０ｎｍ以上の位置から辺ＳＹｄの他端から５０ｎｍ以上の位置までとする（図１９参照）。
【００３２】
このように、ゲート電極ＧＥ中に開口部ＯＡを形成することで、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。よって、半導体装置の信頼性を向上させることができる。詳細は後述する（図１７等参照）。
【００３３】
［製法説明］
次いで、図３〜図１３を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３〜図１３は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
【００３４】
図３に示す、ｎ−型のエピタキシャル層ＮＥＰを有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢとしては、例えば、単結晶シリコン基板などを支持基板Ｓとし、例えば、ｎ−型のシリコン膜を支持基板Ｓ上にエピタキシャル成長させる。このようにして、ｎ−型のエピタキシャル層ＮＥＰを有する半導体基板ＳＵＢを形成することができる。
【００３５】
次いで、図４に示すように、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬを形成する。例えば、ｐ型ドリフト領域ＰＤＲの形成領域を開口したフォトレジスト膜（図示せず）をマスクとして半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）中にｐ型の不純物をイオン注入することによって、ｐ型ドリフト領域（ｐ型半導体領域）ＰＤＲを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。次いで、ｎ型ウエル領域ＮＷＬの形成領域を開口したフォトレジスト膜（図示せず）をマスクとして半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）中にｎ型の不純物をイオン注入することによって、ｎ型ウエル領域（ｎ型半導体領域）ＮＷＬを形成する。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。
【００３６】
図５に示すように、ｐ型ドリフト領域ＰＤＲの平面形状は略矩形であり、また、ｎ型ウエル領域ＮＷＬの平面形状は略矩形である。これらの領域は、隣接して配置され、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬの境界部が形成される。
【００３７】
次いで、図６に示すように、絶縁領域ＳＴＩ、ＳＴＩｄを形成する。この絶縁領域ＳＴＩ、ＳＴＩｄは、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。
【００３８】
例えば、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）中にフォトリソグラフィ技術およびエッチング技術を使用して、溝を形成する。フォトリソグラフィ技術とは、被エッチング膜（ここでは、ｎ−型のエピタキシャル層ＮＥＰ）上にフォトレジスト膜（図示せず）を形成し、当該フォトレジスト膜を露光・現像することにより所望の形状のフォトレジスト膜（マスク膜）を形成する技術をいう。また、被エッチング膜（ここでは、ｎ−型のエピタキシャル層ＮＥＰ）を除去することをエッチングといい、ここでは、フォトレジスト膜をマスクに下層の被エッチング膜（ここでは、ｎ−型のエピタキシャル層ＮＥＰ）が除去される。なお、エッチング工程の後、フォトレジスト膜はアッシング処理などにより除去される。
【００３９】
次いで、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）上に、溝を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積し、溝以外の酸化シリコン膜を化学的機械的研磨（ＣＭＰ；chemical mechanical polishing）法やエッチバック法などを用いて除去する。これにより、溝内に酸化シリコン膜を埋め込むことができる。
【００４０】
図７に示すように、絶縁領域ＳＴＩ、ＳＴＩｄにより囲まれた領域を活性領域といい、絶縁領域ＳＴＩ、ＳＴＩｄにより活性領域（ＡｃＳ、ＡｃＤ）が区画される。
【００４１】
活性領域ＡｃＳの平面形状は略矩形である。また、活性領域ＡｃＤの平面形状は略矩形である。活性領域ＡｃＳと活性領域ＡｃＤとは、絶縁領域ＳＴＩｄの幅Ｗ１の距離だけ離間して配置されている。また、活性領域ＡｃＳの表面には、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬの境界部が露出している。
【００４２】
また、ｐ型ドリフト領域ＰＤＲの底部は、絶縁領域ＳＴＩｄの底部より深い位置にある。よって、活性領域ＡｃＳと活性領域ＡｃＤとの間に位置する絶縁領域ＳＴＩｄは、ｐ型ドリフト領域ＰＤＲの内部に、ｐ型ドリフト領域ＰＤＲに覆われるように形成されている（図６参照）。
【００４３】
次いで、図８に示すように、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥとなる導電性膜を形成する。
【００４４】
例えば、半導体基板ＳＵＢを熱処理（熱酸化処理）することなどによって、ｎ−型のエピタキシャル層ＮＥＰの表面に酸化シリコン膜などからなるゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、熱酸化膜に代えて、ＣＶＤ法で形成した膜を用いてもよい。また、酸化膜のみならず、窒化膜や高誘電率膜（Ｈｉｇｈ−ｋ膜）を用いてもよい。なお、図８においては、ＣＶＤ法で形成したゲート絶縁膜ＧＯＸの形状が記載されている。次いで、ゲート絶縁膜ＧＯＸ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積する。これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。即ち、図９に示すように、多結晶シリコン膜（ゲート電極層）上にフォトレジスト膜ＰＲ１を形成し、フォトリソグラフィ技術を用いて露光・現像することにより、ゲート電極ＧＥの形成領域以外のフォトレジスト膜ＰＲ１を除去する。次いで、図１０に示すように、フォトレジスト膜ＰＲ１をマスクとして多結晶シリコン膜（ゲート電極層）をドライエッチングすることにより、ゲート電極ＧＥを形成する。このエッチングの際、多結晶シリコン膜の下層のゲート絶縁膜ＧＯＸもエッチングする。この後、フォトレジスト膜ＰＲ１をアッシング処理などにより除去する。
【００４５】
ここで、本実施の形態のゲート電極ＧＥは、活性領域ＡｃＳの上部から、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬの境界部を越えて、活性領域ＡｃＳと活性領域ＡｃＤとの間に位置する絶縁領域ＳＴＩｄの上部まで延在するように形成されている。さらに、本実施の形態のゲート電極ＧＥは、活性領域ＡｃＳと絶縁領域ＳＴＩｄとの境界部（辺ＳＹｄ）を露出する幅Ｗ２の開口部（スリット）ＯＡを有する（図１１）。また、このゲート電極ＧＥは、開口部ＯＡの外周を連続して囲む形状（環状、ドーナツ状、枠状）である。
【００４６】
次いで、図１２に示すように、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。例えば、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型の不純物を所定の領域にイオン注入する。ここでは、ゲート電極ＧＥの一方の側（図中左側）の活性領域ＡｃＳ中に、ｐ型の不純物をイオン注入し、また、ゲート電極ＧＥの他方の側（図中右側）の活性領域ＡｃＤ中に、ｐ型の不純物をイオン注入する。これにより、図１２に示すように、ｐ型ドリフト領域ＰＤＲの一部の表面に、ｐ＋型のドレイン領域ＤＲを形成し、ｎ型ウエル領域ＮＷＬの一部の表面に、ｐ＋型のソース領域ＳＲを形成する。ｐ＋型のソース領域ＳＲは、ゲート電極ＧＥに対して自己整合的に形成される。なお、このｐ型の不純物のイオン注入の際、開口部ＯＡをイオン注入阻止マスク（フォトレジスト膜）で覆っておく。
【００４７】
さらに、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｎ型の不純物をイオン注入する。これにより、ｎ型ウエル領域ＮＷＬ中にｎ＋型のボディコンタクト領域ＢＣを形成する。ｎ＋型のボディコンタクト領域ＢＣとｐ＋型のソース領域ＳＲとは隣接して配置され、ｐｎ接合を構成している。
【００４８】
次いで、図１３に示すように、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）上に、層間絶縁膜ＩＬ１として、酸化シリコン膜などをＣＶＤ法などを用いて形成する。この後、必要に応じてその表面をＣＭＰ法などを用いて平坦化する。
【００４９】
次に、所定の形状のフォトレジスト膜（図示せず）をエッチングマスクとして用いて、層間絶縁膜ＩＬ１をドライエッチングすることにより、層間絶縁膜ＩＬ１中にコンタクトホール（貫通孔）を形成する。
【００５０】
次いで、このコンタクトホールの内部に、導電性膜を埋め込むことにより、プラグ（コンタクト、コンタクト部、接続部、接続用導電体部、接続プラグ）Ｐ１を形成する。
【００５１】
例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に窒化チタン膜などのバリア膜を形成した後、タングステン膜をバリア膜上にコンタクトホールを埋め込む程度の膜厚で堆積し、層間絶縁膜ＩＬ１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、プラグＰ１（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成することができる。
【００５２】
図２に示すように、プラグＰ１のうち、ソース領域に形成されたプラグをソースプラグ（ソースコンタクト部）Ｐ１Ｓと、ドレイン領域に形成されたプラグをドレインプラグ（ドレインコンタクト部）Ｐ１Ｄと、ゲート電極ＧＥ上に形成されたプラグをゲートプラグ（ゲートコンタクト部）Ｐ１Ｇと示す。
【００５３】
ソースプラグＰ１Ｓは、ｐ＋型のソース領域ＳＲ上に形成されている。なお、ここでは、ソースプラグＰ１Ｓは、ｐ＋型のソース領域ＳＲ上とｎ＋型のボディコンタクト領域ＢＣ上とに形成されている。また、ドレインプラグＰ１Ｄは、ｐ＋型のドレイン領域ＤＲ上に形成されている。また、ゲートプラグＰ１Ｇは、ゲート電極ＧＥ上に形成されている。なお、図２においては、ソースプラグＰ１ＳおよびドレインプラグＰ１Ｄをそれぞれ１つ形成しているが、ソースプラグＰ１ＳおよびドレインプラグＰ１ＤをそれぞれＹ方向に所定の間隔を置いて複数配置してもよい。
【００５４】
このように、本実施の形態においては、ゲート電極ＧＥに開口部ＯＡを設けたので、半導体装置の信頼性を向上させることができる。
【００５５】
図１４は、本実施の形態の比較例の半導体装置の構成を示す断面図であり、図１５は、平面図である。図１４および図１５に示すように、ゲート電極ＧＥに開口部ＯＡを設けず、活性領域ＡｃＳの上部から活性領域ＡｃＳと活性領域ＡｃＤとの間に位置する絶縁領域（フィールドドレイン領域）ＳＴＩｄの上部まで延在するようにゲート電極ＧＥを形成した場合、ゲート絶縁膜ＧＯＸの信頼性が悪化し絶縁破壊する現象が確認された。特に、ゲート長が０．１５μｍ世代のｐチャネル型のＬＤＭＯＳにおいて、信頼性の悪化が大きく、ＬＤＭＯＳの微細化に伴ってゲート絶縁膜ＧＯＸの信頼性の悪化が顕著に現れるものとなったと考えられる。
【００５６】
図１６は、比較例の半導体装置の動作状態における電界分布のシミュレーション結果である。ドレイン電圧Ｖｄｓを−６５Ｖ、ゲート電圧Ｖｇｓを−２Ｖとしてシミュレーションを行った。図１６に示すように、絶縁領域（フィールドドレイン領域）ＳＴＩｄとｐ型ドリフト領域ＰＤＲとの境界部において、電界強度が大きい領域（灰色領域、ドット領域）が確認されるものがあった。
【００５７】
これは、急な絶縁領域ＳＴＩｄの側壁（斜面）の存在によって、ドレインからソースに向かう電界が、絶縁領域（フィールドドレイン領域）ＳＴＩｄの底部から半導体基板ＳＵＢの表面に向かって強くなったためと考察される。また、絶縁領域（フィールドドレイン領域）ＳＴＩｄの底部付近では、インパクトイオン化が生じ、これにより発生したホットエレクトロンが、急な絶縁領域ＳＴＩｄの側壁（斜面）に沿って、ゲート電極ＧＥの方向に加速されゲート絶縁膜ＧＯＸ中に注入されてしまう（図１７（Ｂ））参照）。図１７（Ａ）、（Ｂ）は、本実施の形態の半導体装置および比較例の半導体装置のゲート電極部近傍の断面図である。（Ａ）は、本実施の形態の半導体装置の場合を、（Ｂ）は、比較例の半導体装置の場合を示す。
【００５８】
即ち、図１７（Ｂ）に示すように、比較例の半導体装置においては、半導体装置の動作時に、ホットエレクトロン（ｅ）がゲート電極ＧＥの方向に加速されゲート絶縁膜ＧＯＸ中に注入されてしまう現象が継続して起こるため、ゲート絶縁膜ＧＯＸが破壊するというメカニズムが考察される。例えば、本発明者らの検討によれば、信頼性評価試験であるＨＣ（ホットキャリア）加速状態（低温、ゲート電圧として電源電圧Ｖｄｄの半分の電圧（ハーフＶｄｄ）を印加した状態）で、ゲート絶縁膜ＧＯＸの破壊の加速が確認されており、上記メカニズムを裏付ける結果となっている。
【００５９】
図１８は、絶縁領域（フィールドドレイン領域）ＳＴＩｄとｐ型ドリフト領域ＰＤＲとの境界部の写真である。絶縁領域（フィールドドレイン領域）ＳＴＩｄを構成する絶縁膜（この場合、酸化シリコン膜）と半導体基板ＳＵＢ（ｐ型ドリフト領域ＰＤＲ）を構成する半導体（この場合、シリコン）とは、熱膨張係数が異なる。この熱膨張係数の差によって、絶縁領域（フィールドドレイン領域）ＳＴＩｄと半導体基板ＳＵＢ（ｐ型ドリフト領域ＰＤＲ）との境界部には応力が集中しやすく、その直上のゲート絶縁膜中には欠陥が取り込まれやすい。このような欠陥の存在だけでも、リーク電流や耐圧の低下などの原因となり得るのに加え、このような欠陥が生じやすい箇所に、上記のようにホットエレクトロン（電荷）が注入され続けるため、ゲート絶縁膜ＧＯＸの信頼性の悪化が生じるものと考察される。
【００６０】
そこで、本実施の形態においては、図１７（Ａ）に示すように、絶縁領域（フィールドドレイン領域）ＳＴＩｄとｐ型ドリフト領域ＰＤＲとの境界部の上部のゲート電極ＧＥを除去し、開口部ＯＡとすることで、上記欠陥による影響を低減することができる。また、ホットエレクトロン（ｅ）が加速されるゲート電極ＧＥの方向が、開口部ＯＡにより、欠陥の箇所（欠陥発生領域）を避けるようにずれることとなり、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。
【００６１】
図１９は、開口部ＯＡの幅Ｗ２と欠陥の箇所との関係を示す平面図である。図１８に示す断面図においては、例えば、絶縁領域（フィールドドレイン領域）ＳＴＩｄとｐ型ドリフト領域ＰＤＲとの境界部から５０ｎｍ未満の領域に欠陥が内在している。欠陥の箇所は、例えば、ＨＲ断面ＴＥＭ（高分解能断面ＴＥＭ）により確認することができる。よって、図１９に示すように、好適な開口部ＯＡの大きさとしては、Ｙ方向の長さが、“５０ｎｍ＋活性領域ＡｃＳのＹ方向の長さ＋５０ｎｍ”以上となり、Ｘ方向の長さ（幅Ｗ２）が、“５０ｎｍ＋５０ｎｍ＝１００ｎｍ”以上となる。もちろん、欠陥が内在する領域が５０ｎｍ以上である場合には、欠陥が内在する領域に対応して開口部ＯＡの大きさを調整することが好ましい。
【００６２】
このように、欠陥を含む領域に開口部ＯＡを形成することで、上述したように、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。また、ゲート絶縁膜ＧＯＸ中の欠陥を除去することで、この欠陥に起因するリーク電流を低減することができる。このように、半導体装置（ＬＤＭＯＳ）の特性を向上させることができる。
【００６３】
（実施の形態２）
本実施の形態の半導体装置においては、ゲート電極ＧＥの側壁にサイドウォール膜ＳＷが形成され、さらに、ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲ上に金属シリサイド膜ＳＩＬが形成されている。以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００６４】
［構造説明］
図２０は、本実施の形態の半導体装置の構成を示す断面図であり、図２１は、平面図である。断面図は、例えば、平面図のＡ−Ａ断面部に対応する。図２０および図２１に示す半導体装置は、ｐチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。なお、図中の数値は、各部位の大きさの一例を示すものであり、かかる数値に限定されるものではない。
【００６５】
本実施の形態の半導体装置は、実施の形態１の半導体装置と同様に、支持基板Ｓ上にｎ−型のエピタキシャル層（半導体層）ＮＥＰが形成された半導体基板ＳＵＢ上に形成されている。もちろん、半導体装置を半導体よりなる基板（半導体層）上に直接形成してもよい。
【００６６】
図２０に示す半導体装置は、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）の上方にゲート絶縁膜ＧＯＸを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側（図２０、図２１においては、紙面の右および左方向）に形成されたソース領域（ｐ型半導体領域、ｐ型不純物領域、ｐ型拡散領域）ＳＲおよびドレイン領域（ｐ型半導体領域、ｐ型不純物領域、ｐ型拡散領域）ＤＲを有する。また、ソース領域ＳＲは、ｎ型ウエル領域ＮＷＬ中に形成され、ドレイン領域ＤＲは、ｐ型ドリフト領域ＰＤＲ中に形成されている。また、ｐ型ドリフト領域ＰＤＲ中には、絶縁領域（フィールドドレイン領域、絶縁領域部）ＳＴＩｄが形成されている。ｎ型ウエル領域ＮＷＬとｐ型ドリフト領域ＰＤＲとは、隣接して設けられ、また、これらの領域（ｎ型ウエル領域ＮＷＬ、ｐ型ドリフト領域ＰＤＲ）は絶縁領域ＳＴＩで囲まれ、他の領域と分離されている。チャネル形成領域ＣＨからドレイン領域ＤＲまでの間に、ｐ型ドリフト領域ＰＤＲおよび絶縁領域（フィールドドレイン領域）ＳＴＩｄが位置する。これらの各部位の構成は、実施の形態１の場合と同様であるため、その詳細な説明を省略する。
【００６７】
本実施の形態においても、図２０および図２１に示すように、ゲート電極ＧＥは、ゲート絶縁膜ＧＯＸを介して、チャネル形成領域ＣＨ上から絶縁領域ＳＴＩｄ上まで延在するように形成され、このゲート電極ＧＥは、絶縁領域ＳＴＩｄのソース領域ＳＲ側の端部を露出する開口部ＯＡを有するように構成されている。
【００６８】
このように、ゲート電極ＧＥ中に開口部ＯＡを形成することで、実施の形態１において詳細に説明したように、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。よって、半導体装置の特性を向上させることができる。
【００６９】
ここで、本実施の形態においては、ゲート電極ＧＥの側壁には、絶縁膜よりなるサイドウォール膜ＳＷが形成されている。具体的には、ゲート電極ＧＥのソース領域ＳＲ側の側壁およびドレイン領域ＤＲ側の側壁に、それぞれ絶縁膜（ＩＬａ）よりなるサイドウォール膜（サイドウォール絶縁膜、側壁膜、側壁絶縁膜）ＳＷが形成されている。そして、ｐ＋型のソース領域ＳＲは、ゲート電極ＧＥの側壁のサイドウォール膜ＳＷに対して自己整合的に形成される。サイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）は、例えば、０．２μｍ程度であり、ＬＤＭＯＳの動作に支障をきたすことはない。
【００７０】
また、ゲート電極ＧＥの開口部ＯＡの幅Ｗ２は、サイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）の２倍以下であり、ゲート電極ＧＥの開口部ＯＡの内部は、サイドウォール膜ＳＷを構成する絶縁膜（ＩＬａ）により埋め込まれる。ゲート電極ＧＥの開口部ＯＡの幅Ｗ２は、例えば、０．１μｍ程度である。また、開口部ＯＡを含めたゲート電極ＧＥのゲート長方向（Ｘ方向）の長さは、1．２５μｍ〜３．５μｍ程度である（図２０参照）。
【００７１】
また、本実施の形態においては、ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲ上に、それぞれ金属シリサイド膜ＳＩＬが形成されている。この金属シリサイド膜ＳＩＬにより、ゲート電極ＧＥの抵抗を低減することができる。また、ソース領域ＳＲおよびドレイン領域ＤＲの抵抗を低減することができる。また、金属シリサイド膜ＳＩＬにより、金属シリサイド膜ＳＩＬ上に形成されるプラグＰ１と各領域（ゲート電極ＧＥ、ソース領域ＳＲ、ドレイン領域ＤＲ）との接続抵抗（コンタクト抵抗）を低減することができる。
【００７２】
このように、本実施の形態においては、ゲート電極ＧＥの側壁に、サイドウォール膜ＳＷを形成することにより、ゲート電極ＧＥの側壁（特に、側壁の底部）に、金属シリサイド膜ＳＩＬが形成されることを防止することができる。これにより、ソース領域ＳＲまたはドレイン領域ＤＲとゲート電極ＧＥとのショートを防止することができる。また、ゲート電極ＧＥの開口部ＯＡを、サイドウォール膜ＳＷを構成する絶縁膜（ＩＬａ）により埋め込むことにより、開口部ＯＡ内のｐ型ドリフト領域ＰＤＲ上に金属シリサイド膜ＳＩＬが形成されることを防止することができる。
【００７３】
［製法説明］
次いで、図２２〜図３０を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図２２〜図３０は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。本実施の形態の半導体装置の製造工程は、実施の形態１で説明した製造工程と同様の工程を有するため、実施の形態１と異なる工程について特に詳細に説明する。
【００７４】
図２２に示す、ｎ−型のエピタキシャル層ＮＥＰを有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢとしては、実施の形態１の場合と同様に、例えば、単結晶シリコン基板などを支持基板Ｓとし、ｎ−型のシリコン膜を支持基板Ｓ上にエピタキシャル成長させた半導体基板ＳＵＢを利用することができる。
【００７５】
次いで、実施の形態１と同様に、平面形状が略矩形のｐ型ドリフト領域ＰＤＲおよび平面形状が略矩形のｎ型ウエル領域ＮＷＬを形成する。これらの領域は、隣接して配置され、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬの境界部が形成される（図２３）。
【００７６】
次いで、実施の形態１と同様に、ＳＴＩ法を用いて絶縁領域ＳＴＩ、ＳＴＩｄを形成する。この絶縁領域ＳＴＩ、ＳＴＩｄにより活性領域（ＡｃＳ、ＡｃＤ）が区画される（図２３）。
【００７７】
活性領域ＡｃＳの平面形状は略矩形である。また、活性領域ＡｃＤの平面形状は略矩形である。活性領域ＡｃＳと活性領域ＡｃＤとは、絶縁領域ＳＴＩｄの幅Ｗ１の距離だけ離間して配置されている。また、活性領域ＡｃＳの表面には、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬの境界部が露出している。
【００７８】
また、ｐ型ドリフト領域ＰＤＲの底部は、活性領域ＡｃＳと活性領域ＡｃＤとの間に位置する絶縁領域ＳＴＩｄの底部より深い位置にある。よって、この絶縁領域ＳＴＩｄは、ｐ型ドリフト領域ＰＤＲの内部に、ｐ型ドリフト領域ＰＤＲに覆われるように形成されている（図２２、２３参照）。
【００７９】
次いで、図２４および図２５に示すように、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥを形成する。
【００８０】
例えば、実施の形態１と同様に、半導体基板ＳＵＢを熱処理（熱酸化処理）することなどによって、ｎ−型のエピタキシャル層ＮＥＰの表面に酸化シリコン膜などからなるゲート絶縁膜ＧＯＸを形成する。次いで、実施の形態１と同様に、ゲート絶縁膜ＧＯＸ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積し、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることによりゲート電極ＧＥを形成する。
【００８１】
ここで、本実施の形態のゲート電極ＧＥは、活性領域ＡｃＳの上部から、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬの境界部を越えて、活性領域ＡｃＳと活性領域ＡｃＤとの間に位置する絶縁領域ＳＴＩｄの上部まで延在するように形成されている。さらに、本実施の形態のゲート電極ＧＥは、活性領域ＡｃＳと絶縁領域ＳＴＩｄとの境界部（辺ＳＹｄ）を露出する幅Ｗ２の開口部（スリット）ＯＡを有する（図２５）。
【００８２】
次いで、図２６および図２７に示すように、ゲート電極ＧＥの側壁に酸化シリコン膜などの絶縁膜からなるサイドウォール膜ＳＷを形成する。例えば、図２６に示すように、半導体基板ＳＵＢ上にＣＶＤ法などで酸化シリコン膜などの絶縁膜ＩＬａを堆積した後、図２７に示すように、この絶縁膜ＩＬａを異方性エッチングすることにより、ゲート電極ＧＥの側壁に絶縁膜ＩＬａよりなるサイドウォール膜ＳＷを残存させることができる。
【００８３】
ここで、サイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）を、開口部ＯＡの幅Ｗ２の半分（Ｗ２／２）以上の膜厚とすることで、開口部ＯＡの内部に絶縁膜ＩＬａを埋め込むことができる（図２７）。
【００８４】
次いで、図２８に示すように、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。例えば、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型の不純物を所定の領域にイオン注入する。ここでは、ゲート電極ＧＥの一方の側（図中左側）の活性領域ＡｃＳ中に、ｐ型の不純物を所定の領域にイオン注入し、また、ゲート電極ＧＥの他方の側（図中右側）の活性領域ＡｃＤ中に、ｐ型の不純物をイオン注入する。これにより、ｐ型ドリフト領域ＰＤＲの一部の表面に、ｐ＋型のドレイン領域ＤＲを形成し、ｎ型ウエル領域ＮＷＬの一部の表面に、ｐ＋型のソース領域ＳＲを形成する。ここで、ｐ＋型のソース領域ＳＲは、ゲート電極ＧＥの側壁のサイドウォール膜ＳＷに対して自己整合的に形成される。
【００８５】
さらに、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｎ型の不純物をイオン注入する。これにより、ｐ＋型のソース領域ＳＲと隣接するｎ＋型のボディコンタクト領域ＢＣを形成する。
【００８６】
次いで、図２９に示すように、ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲ上に金属シリサイド膜ＳＩＬを形成する。例えば、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）の全面上に、金属膜（高融点金属）としてコバルト（Ｃｏ）膜（図示せず）を形成する。次いで、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）に対して熱処理を施すことによって、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥを構成するシリコン（半導体膜）と上記金属膜とを反応させる。これにより、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥの上部に、それぞれ金属シリサイド膜（ここでは、コバルトシリサイド膜）ＳＩＬが形成される。次いで、未反応の金属膜を除去する。
【００８７】
次いで、図３０に示すように、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）上に、層間絶縁膜ＩＬ１として、酸化シリコン膜などをＣＶＤ法などを用いて形成する。この後、必要に応じてその表面をＣＭＰ法などを用いて平坦化する。次いで、実施の形態１と同様に、層間絶縁膜ＩＬ１中にプラグＰ１（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成する。ソースプラグＰ１Ｓは、ｐ＋型のソース領域ＳＲ上およびｎ＋型のボディコンタクト領域ＢＣ上の金属シリサイド膜ＳＩＬ上に形成されている。また、ドレインプラグＰ１Ｄは、ｐ＋型のドレイン領域ＤＲ上の金属シリサイド膜ＳＩＬ上に形成されている。また、ゲートプラグＰ１Ｇは、ゲート電極ＧＥ上の金属シリサイド膜ＳＩＬ上に形成されている（図２１参照）。
【００８８】
このように、ゲート電極ＧＥ中に開口部ＯＡを形成することで、実施の形態１において詳細に説明したように、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。よって、半導体装置の特性を向上させることができる。
【００８９】
また、ゲート電極ＧＥの側壁に、サイドウォール膜ＳＷを形成することにより、金属シリサイド膜ＳＩＬを所望の領域にのみ形成することができる。即ち、ゲート電極ＧＥの側壁や開口部ＯＡ内のｐ型ドリフト領域ＰＤＲ上に金属シリサイド膜ＳＩＬが形成されることを防止することができる。
【００９０】
（実施の形態３）
本実施の形態の半導体装置においては、ゲート電極ＧＥの開口部ＯＡの内部に、サイドウォール膜ＳＷが形成され、さらに、サイドウォール膜ＳＷ間にシリサイドブロック膜ＳＬＢが形成されている。以下、図面を参照しながら本実施の形態の半導体装置について詳細に説明する。
【００９１】
［構造説明］
図３１は、本実施の形態の半導体装置の構成を示す断面図であり、図３２は、平面図である。断面図は、例えば、平面図のＡ−Ａ断面部に対応する。図３１および図３２に示す半導体装置は、ｐチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。
【００９２】
本実施の形態の半導体装置は、実施の形態２の半導体装置と同様に、支持基板Ｓ上にｎ−型のエピタキシャル層（半導体層）ＮＥＰが形成された半導体基板ＳＵＢ上に形成されている。もちろん、半導体装置を半導体よりなる基板（半導体層）上に直接形成してもよい。
【００９３】
図３１に示す半導体装置は、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）の上方にゲート絶縁膜ＧＯＸを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側（図３１、図３２においては、紙面の右および左方向）に形成されたソース領域（ｐ型半導体領域、ｐ型不純物領域、ｐ型拡散領域）ＳＲおよびドレイン領域（ｐ型半導体領域、ｐ型不純物領域、ｐ型拡散領域）ＤＲを有する。また、ソース領域ＳＲは、ｎ型ウエル領域ＮＷＬ中に形成され、ドレイン領域ＤＲは、ｐ型ドリフト領域ＰＤＲ中に形成されている。また、ｐ型ドリフト領域ＰＤＲ中には、絶縁領域（フィールドドレイン領域、絶縁領域部）ＳＴＩｄが形成されている。ｎ型ウエル領域ＮＷＬとｐ型ドリフト領域ＰＤＲとは、隣接して設けられ、また、これらの領域（ｎ型ウエル領域ＮＷＬ、ｐ型ドリフト領域ＰＤＲ）は絶縁領域ＳＴＩで囲まれ、他の領域と分離されている。チャネル形成領域ＣＨからドレイン領域ＤＲまでの間に、ｐ型ドリフト領域ＰＤＲおよび絶縁領域（フィールドドレイン領域）ＳＴＩｄが位置する。これらの各部位の構成は、実施の形態１の場合と同様であるため、その詳細な説明を省略する。
【００９４】
本実施の形態においても、図３１および図３２に示すように、ゲート電極ＧＥは、ゲート絶縁膜ＧＯＸを介して、チャネル形成領域ＣＨ上から絶縁領域ＳＴＩｄ上まで延在するように形成され、このゲート電極ＧＥは、絶縁領域ＳＴＩｄのソース領域ＳＲ側の端部を露出する開口部ＯＡを有するように構成されている。
【００９５】
このように、ゲート電極ＧＥ中に開口部ＯＡを形成することで、実施の形態１において詳細に説明したように、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。よって、半導体装置の特性を向上させることができる。
【００９６】
ここで、本実施の形態においては、ゲート電極ＧＥの側壁には、絶縁膜（ＩＬａ）よりなるサイドウォール膜ＳＷが形成されている。具体的には、ゲート電極ＧＥのソース領域ＳＲ側の側壁およびドレイン領域ＤＲ側の側壁に、それぞれ絶縁膜（ＩＬａ）よりなるサイドウォール膜（サイドウォール絶縁膜、側壁膜、側壁絶縁膜）ＳＷが形成されている。さらに、ゲート電極ＧＥの開口部ＯＡの内部においても、サイドウォール膜ＳＷが形成されている。そして、開口部ＯＡ内のサイドウォール膜ＳＷ間において、ｐ型ドリフト領域ＰＤＲが露出している。このため、開口部ＯＡ内のサイドウォール膜ＳＷ間に、絶縁膜ＩＬｂよりなるシリサイドブロック膜ＳＬＢが形成されている。
【００９７】
即ち、ゲート電極ＧＥの開口部ＯＡの幅Ｗ２が、サイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）の２倍より大きい場合には、開口部ＯＡ内をサイドウォール膜ＳＷを構成する絶縁膜ＩＬａで埋め込むことはできない。このため、サイドウォール膜ＳＷ間、即ち、開口部ＯＡの底部のｐ型ドリフト領域ＰＤＲ上をシリサイドブロック膜ＳＬＢで覆っている。
【００９８】
このように、ゲート電極ＧＥの開口部ＯＡの幅Ｗ２とサイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）との関係によっては、開口部ＯＡ内のサイドウォール膜ＳＷ間をシリサイドブロック膜ＳＬＢで覆うことが好ましい。
【００９９】
また、本実施の形態においては、実施の形態２と同様に、ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲ上に、それぞれ金属シリサイド膜ＳＩＬが形成されている。この金属シリサイド膜ＳＩＬにより、ゲート電極ＧＥの抵抗を低減することができる。また、ソース領域ＳＲおよびドレイン領域ＤＲの抵抗を低減することができる。また、金属シリサイド膜ＳＩＬにより、金属シリサイド膜ＳＩＬ上に形成されるプラグＰ１と各領域（ゲート電極ＧＥ、ソース領域ＳＲ、ドレイン領域ＤＲ）との接続抵抗（コンタクト抵抗）を低減することができる。
【０１００】
このように、本実施の形態においては、ゲート電極ＧＥの側壁に、サイドウォール膜ＳＷを形成することにより、ゲート電極ＧＥの側壁（特に、側壁の底部）に、金属シリサイド膜ＳＩＬが形成されることを防止することができる。これにより、ソース領域ＳＲまたはドレイン領域ＤＲとゲート電極ＧＥとのショートを防止することができる。また、ゲート電極ＧＥの開口部ＯＡを、サイドウォール膜ＳＷおよびシリサイドブロック膜ＳＬＢにより埋め込むことにより、開口部ＯＡ内のｐ型ドリフト領域ＰＤＲ上に金属シリサイド膜ＳＩＬが形成されることを防止することができる。
【０１０１】
例えば、実施の形態１において説明したように、開口部ＯＡの幅Ｗ２は、例えば、ＨＲ断面ＴＥＭ（高分解能断面ＴＥＭ）により確認した欠陥の箇所（欠陥発生領域）に基づいて規定することが好ましい。例えば、活性領域（ＡｃＳ）の端部から幅Ｗ３の箇所において欠陥が確認されれば、開口部ＯＡの幅Ｗ２の内部に、上記幅Ｗ３が内在するように、開口部ＯＡの幅Ｗ２を設定することが好ましい。例えば、活性領域（ＡｃＳ）の端部（辺ＳＹｄ）から両側にそれぞれ上記Ｗ３を越える距離となるように、開口部ＯＡの幅Ｗ２を規定する。
【０１０２】
このように、開口部ＯＡの幅Ｗ２は、欠陥の箇所（欠陥発生領域）に基づいて規定するものである。これに対し、サイドウォール膜ＳＷは、金属シリサイド膜ＳＩＬによる、ソース領域ＳＲまたはドレイン領域ＤＲとゲート電極ＧＥとのショートを防止するために形成されるものである。例えば、サイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）の好適な範囲は、０．０３μｍ〜０．３μｍ程度の範囲である。また、サイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）が大きくなり過ぎる（例えば、１μｍ以上となる）と、ＬＤＭＯＳの動作特性を劣化させる恐れがある。
【０１０３】
よって、ゲート電極ＧＥの開口部ＯＡの幅Ｗ２が、サイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）の２倍より大きい場合には、開口部ＯＡ内をサイドウォール膜ＳＷのみならず、シリサイドブロック膜ＳＬＢで覆う必要がある。
【０１０４】
［製法説明］
次いで、図３３〜図４４を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図３３〜図４４は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。本実施の形態の半導体装置の製造工程は、実施の形態１および２で説明した製造工程と同様の工程を有するため、実施の形態１および２と異なる工程について特に詳細に説明する。
【０１０５】
図３３に示す、ｎ−型のエピタキシャル層ＮＥＰを有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢとしては、実施の形態１の場合と同様に、例えば、単結晶シリコン基板などを支持基板Ｓとし、ｎ−型のシリコン膜を支持基板Ｓ上にエピタキシャル成長させた半導体基板ＳＵＢを利用することができる。
【０１０６】
次いで、実施の形態１と同様に、平面形状が略矩形のｐ型ドリフト領域ＰＤＲおよび平面形状が略矩形のｎ型ウエル領域ＮＷＬを形成する。これらの領域は、隣接して配置され、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬの境界部が形成される。
【０１０７】
次いで、実施の形態１と同様に、ＳＴＩ法を用いて絶縁領域ＳＴＩ、ＳＴＩｄを形成する。この絶縁領域ＳＴＩ、ＳＴＩｄにより活性領域（ＡｃＳ、ＡｃＤ）が区画される（図３４）。
【０１０８】
活性領域ＡｃＳの平面形状は略矩形である。また、活性領域ＡｃＤの平面形状は略矩形である。活性領域ＡｃＳと活性領域ＡｃＤとは、絶縁領域ＳＴＩｄの幅Ｗ１の距離だけ離間して配置されている。また、活性領域ＡｃＳの表面には、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬの境界部が露出している。
【０１０９】
また、ｐ型ドリフト領域ＰＤＲの底部は、活性領域ＡｃＳと活性領域ＡｃＤとの間に位置する絶縁領域ＳＴＩｄの底部より深い位置にある。よって、この絶縁領域ＳＴＩｄは、ｐ型ドリフト領域ＰＤＲの内部に、ｐ型ドリフト領域ＰＤＲに覆われるように形成されている（図３３参照）。
【０１１０】
次いで、図３５および図３６に示すように、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥを形成する。
【０１１１】
例えば、実施の形態１と同様に、半導体基板ＳＵＢを熱処理（熱酸化処理）することなどによって、ｎ−型のエピタキシャル層ＮＥＰの表面に酸化シリコン膜などからなるゲート絶縁膜ＧＯＸを形成する。次いで、実施の形態１と同様に、ゲート絶縁膜ＧＯＸ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積し、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングすることによりゲート電極ＧＥを形成する。
【０１１２】
ここで、本実施の形態のゲート電極ＧＥは、活性領域ＡｃＳの上部から、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬの境界部を越えて、活性領域ＡｃＳと活性領域ＡｃＤとの間に位置する絶縁領域ＳＴＩｄの上部まで延在するように形成されている。さらに、本実施の形態のゲート電極ＧＥは、活性領域ＡｃＳと絶縁領域ＳＴＩｄとの境界部（辺ＳＹｄ）を露出する幅Ｗ２の開口部（スリット）ＯＡを有する（図３６）。ここで、開口部ＯＡの幅Ｗ２は、後述するサイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）の２倍を超える大きさである。
【０１１３】
次いで、図３７および図３８に示すように、ゲート電極ＧＥの側壁に酸化シリコン膜などの絶縁膜からなるサイドウォール膜ＳＷを形成する。例えば、図３７に示すように、半導体基板ＳＵＢ上にＣＶＤ法などで酸化シリコン膜などの絶縁膜ＩＬａを堆積した後、図３８に示すように、この絶縁膜ＩＬａを異方性エッチングすることにより、ゲート電極ＧＥの側壁に絶縁膜ＩＬａよりなるサイドウォール膜ＳＷを残存させる。
【０１１４】
ここで、サイドウォール膜ＳＷの膜厚（ゲート長方向の厚さ）は、開口部ＯＡの幅Ｗ２の半分（Ｗ２／２）未満の膜厚であるため、開口部ＯＡの内部において、サイドウォール膜ＳＷ間からは、ｐ型ドリフト領域ＰＤＲが露出している（図３８参照）。
【０１１５】
次いで、図３９に示すように、ソース領域ＳＲおよびドレイン領域ＤＲを形成する。例えば、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｐ型の不純物を所定の領域にイオン注入する。ここでは、ゲート電極ＧＥの一方の側（図中左側）の活性領域ＡｃＳ中に、ｐ型の不純物を所定の領域にイオン注入し、また、ゲート電極ＧＥの他方の側（図中右側）の活性領域ＡｃＤ中に、ｐ型の不純物をイオン注入する。これにより、ｐ型ドリフト領域ＰＤＲの一部の表面に、ｐ＋型のドレイン領域ＤＲを形成し、ｎ型ウエル領域ＮＷＬの一部の表面に、ｐ＋型のソース領域ＳＲを形成する。ここで、ｐ＋型のソース領域ＳＲは、ゲート電極ＧＥの側壁のサイドウォール膜ＳＷに対して自己整合的に形成される。なお、このｐ型の不純物のイオン注入の際、開口部ＯＡをイオン注入阻止マスク（フォトレジスト膜）で覆っておく。
【０１１６】
さらに、所定の形状のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして用いて、ｎ型の不純物をイオン注入する。これにより、ｐ＋型のソース領域ＳＲと隣接するｎ＋型のボディコンタクト領域ＢＣを形成する。
【０１１７】
次いで、図４０〜図４２に示すように、開口部ＯＡの上部に絶縁膜ＩＬｂよりなるシリサイドブロック膜ＳＬＢを形成する。例えば、図４０に示すように、半導体基板ＳＵＢ上にＣＶＤ法などで酸化シリコン膜などの絶縁膜ＩＬｂを堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術を用いてパターニングする。即ち、図４１に示すように、絶縁膜ＩＬｂ上にフォトレジスト膜ＰＲ２を形成し、フォトリソグラフィ技術を用いて露光・現像することにより、開口部ＯＡ上にフォトレジスト膜ＰＲ２を残存させる。次いで、図４２に示すように、フォトレジスト膜ＰＲ２をマスクとして絶縁膜ＩＬｂをドライエッチングすることにより、シリサイドブロック膜ＳＬＢを形成する。この後、フォトレジスト膜ＰＲ２をアッシング処理などにより除去する。これにより、サイドウォール膜ＳＷ間から露出したｐ型ドリフト領域ＰＤＲが、絶縁膜ＩＬｂよりなるシリサイドブロック膜ＳＬＢで覆われることとなる。
【０１１８】
次いで、図４３に示すように、ゲート電極ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲ上に金属シリサイド膜ＳＩＬを形成する。例えば、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）の全面上に、金属膜（高融点金属）としてコバルト（Ｃｏ）膜（図示せず）を形成する。次いで、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）に対して熱処理を施すことによって、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥを構成するシリコン（半導体膜）と上記金属膜とを反応させる。これにより、ソース領域ＳＲ、ドレイン領域ＤＲおよびゲート電極ＧＥの上部に、それぞれ金属シリサイド膜（ここでは、コバルトシリサイド膜）ＳＩＬが形成される。次いで、未反応の金属膜を除去する。
【０１１９】
次いで、図４４に示すように、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）上に、層間絶縁膜ＩＬ１として、酸化シリコン膜などをＣＶＤ法などを用いて形成する。この後、必要に応じてその表面をＣＭＰ法などを用いて平坦化する。次いで、実施の形態１と同様に、層間絶縁膜ＩＬ１中にプラグＰ１（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成する（図３２参照）。
【０１２０】
このように、ゲート電極ＧＥ中に開口部ＯＡを形成することで、実施の形態１において詳細に説明したように、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。よって、半導体装置の特性を向上させることができる。
【０１２１】
また、ゲート電極ＧＥの側壁に、サイドウォール膜ＳＷを形成し、さらに、開口部ＯＡ内にサイドウォール膜ＳＷおよびシリサイドブロック膜ＳＬＢを形成することにより、金属シリサイド膜ＳＩＬを所望の領域にのみ形成することができる。即ち、ゲート電極ＧＥの側壁や開口部ＯＡ内のｐ型ドリフト領域ＰＤＲ上に金属シリサイド膜ＳＩＬが形成されることを防止することができる。
【０１２２】
（実施の形態４）
本実施の形態においては、実施の形態１の半導体装置の応用例について説明する。
【０１２３】
（応用例１）
［構造説明］
図４５は、本実施の形態の応用例１の半導体装置の構成を示す断面図であり、図４６は、平面図である。図４５および図４６に示す半導体装置は、ｐチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。
【０１２４】
本実施の形態の半導体装置は、実施の形態１の半導体装置と同様に、支持基板Ｓ上にｎ−型のエピタキシャル層（半導体層）ＮＥＰが形成された半導体基板ＳＵＢ上に形成されている。そして、図４５に示す半導体装置は、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）の上方にゲート絶縁膜ＧＯＸを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側（図４５、図４６においては、紙面の右および左方向）に形成されたソース領域ＳＲおよびドレイン領域ＤＲを有する。また、ソース領域ＳＲは、ｎ型ウエル領域ＮＷＬ中に形成され、ドレイン領域ＤＲは、ｐ型ドリフト領域ＰＤＲ中に形成されている。また、ｐ型ドリフト領域ＰＤＲ中には、絶縁領域（フィールドドレイン領域、絶縁領域部）ＳＴＩｄが形成されている。ｎ型ウエル領域ＮＷＬとｐ型ドリフト領域ＰＤＲとは、隣接して設けられ、また、これらの領域（ｎ型ウエル領域ＮＷＬ、ｐ型ドリフト領域ＰＤＲ）は絶縁領域ＳＴＩで囲まれ、他の領域と分離されている。チャネル形成領域ＣＨからドレイン領域ＤＲまでの間に、ｐ型ドリフト領域ＰＤＲおよび絶縁領域（フィールドドレイン領域）ＳＴＩｄが位置する。これらの各部位の構成のうち、ゲート絶縁膜ＧＯＸの構成以外は、実施の形態１の場合と同様であるため、その詳細な説明を省略する。
【０１２５】
図４５に示す半導体装置においては、ゲート絶縁膜ＧＯＸは、薄膜部ＧＯＸａと厚膜部ＧＯＸｂとを有する。薄膜部ＧＯＸａは、ソース領域ＳＲ側に位置し、チャネル形成領域ＣＨ上に配置される。厚膜部ＧＯＸｂは、ドレイン領域ＤＲ側に位置する。ゲート電極ＧＥの開口部ＯＡは、厚膜部ＧＯＸｂ上に位置し、ここでは、開口部ＯＡ下のゲート絶縁膜ＧＯＸ（厚膜部ＧＯＸｂ）が除去されている。
【０１２６】
この応用例１の半導体装置においても、図４５および図４６に示すように、ゲート電極ＧＥは、ゲート絶縁膜ＧＯＸを介して、チャネル形成領域ＣＨ上から絶縁領域ＳＴＩｄ上まで延在するように形成され、このゲート電極ＧＥは、絶縁領域ＳＴＩｄのソース領域ＳＲ側の端部を露出する開口部ＯＡを有するように構成されている。
【０１２７】
このように、ゲート電極ＧＥ中に開口部ＯＡを形成することで、実施の形態１において詳細に説明したように、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。よって、半導体装置の特性を向上させることができる。
【０１２８】
また、ゲート絶縁膜ＧＯＸにおいて、ドレイン領域ＤＲ側の膜厚を、ソース領域ＳＲ側の膜厚より大きくすることで、ゲート絶縁膜ＧＯＸの信頼性をさらに向上させることができる。
【０１２９】
［製法説明］
この応用例１の半導体装置の製造工程において、ゲート絶縁膜ＧＯＸの形成工程以外の工程は、実施の形態１と同様の工程であるため、その詳細な説明を省略する。
【０１３０】
例えば、実施の形態１と同様に、ｎ−型のエピタキシャル層ＮＥＰを有する半導体基板ＳＵＢを準備し、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬを形成する。次いで、実施の形態１と同様に、ＳＴＩ法を用いて絶縁領域ＳＴＩを形成する。
【０１３１】
次いで、薄膜部ＧＯＸａと厚膜部ＧＯＸｂとを有するゲート絶縁膜ＧＯＸを形成する。薄膜部ＧＯＸａと厚膜部ＧＯＸｂとを有するゲート絶縁膜ＧＯＸは、以下の工程で形成することができる。例えば、半導体基板ＳＵＢを熱処理（熱酸化処理）することによって、ｎ−型のエピタキシャル層ＮＥＰの表面に酸化シリコン膜などからなる厚膜を形成する。次いで、上記厚膜のソース領域ＳＲをフォトリソグラフィ技術を用いて部分的にエッチングするなどにより除去し、露出した半導体基板ＳＵＢを、さらに、熱処理（熱酸化処理）することによって、酸化シリコン膜などからなる薄膜を形成する。これにより、薄膜部ＧＯＸａと厚膜部ＧＯＸｂとを有するゲート絶縁膜ＧＯＸを形成することができる。次いで、実施の形態１と同様に、ゲート絶縁膜ＧＯＸ上に、導電性膜として、ＣＶＤ法などにより多結晶シリコン膜（ゲート電極層）を堆積し、パターニングすることにより、開口部ＯＡを有するゲート電極ＧＥを形成する。この際、多結晶シリコン膜の下層のゲート絶縁膜ＧＯＸの厚膜部ＧＯＸｂもエッチングする。
【０１３２】
この後、実施の形態１と同様に、ソース領域ＳＲ、ドレイン領域ＤＲおよびｎ＋型のボディコンタクト領域ＢＣを形成する。次いで、実施の形態１と同様に、層間絶縁膜ＩＬ１およびプラグＰ１（Ｐ１Ｓ、Ｐ１Ｄ、Ｐ１Ｇ）を形成する。
【０１３３】
（応用例２）
［構造説明］
図４７は、本実施の形態の応用例２の半導体装置の構成を示す断面図である。図４７に示す半導体装置は、ｐチャネル型のＬＤＭＯＳトランジスタを有する半導体装置である。
【０１３４】
本実施の形態の半導体装置は、実施の形態１の半導体装置と同様に、支持基板Ｓ上にｎ−型のエピタキシャル層（半導体層）ＮＥＰが形成された半導体基板ＳＵＢ上に形成されている。そして、図４７に示す半導体装置は、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）の上方にゲート絶縁膜ＧＯＸを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側（図４７においては、紙面の右および左方向）に形成されたソース領域ＳＲおよびドレイン領域ＤＲを有する。また、ソース領域ＳＲは、ｎ型ウエル領域ＮＷＬ中に形成され、ドレイン領域ＤＲは、ｐ型ドリフト領域ＰＤＲ中に形成されている。また、ｐ型ドリフト領域ＰＤＲ中には、絶縁領域（フィールドドレイン領域、絶縁領域部）ＳＴＩｄが形成されている。ｎ型ウエル領域ＮＷＬとｐ型ドリフト領域ＰＤＲとは、隣接して設けられ、また、これらの領域（ｎ型ウエル領域ＮＷＬ、ｐ型ドリフト領域ＰＤＲ）は絶縁領域ＳＴＩで囲まれ、他の領域と分離されている。チャネル形成領域ＣＨからドレイン領域ＤＲまでの間に、ｐ型ドリフト領域ＰＤＲおよび絶縁領域（フィールドドレイン領域）ＳＴＩｄが位置する。これらの各部位のうち、絶縁領域ＳＴＩｄの構成以外は、実施の形態１の場合と同様であるため、その詳細な説明を省略する。
【０１３５】
絶縁領域ＳＴＩｄにおいては、そのソース領域ＳＲ側の側面が階段状となっている。言い換えれば、絶縁領域ＳＴＩｄのソース領域ＳＲ側の側面が段差部Ｓｔを有する。具体的には、絶縁領域ＳＴＩｄは、幅広部（Ｗ１ａ）と幅狭部（Ｗ１ｂ）とを有し、上部に位置する幅広部おいては、その幅がＷ１ａであるのに対し、下部に位置する幅狭部においては、その幅がＷ１ａより小さいＷ１ｂであり（Ｗ１ｂ＜Ｗ１ａ）、幅狭部においてソース領域ＳＲ側の側面がドレイン領域ＤＲ側に後退した形状となっている。
【０１３６】
この応用例２の半導体装置においても、図４７に示すように、ゲート電極ＧＥは、ゲート絶縁膜ＧＯＸを介して、チャネル形成領域ＣＨ上から絶縁領域ＳＴＩｄ上まで延在するように形成され、このゲート電極ＧＥは、絶縁領域ＳＴＩｄのソース領域ＳＲ側の端部を露出する開口部ＯＡを有するように構成されている。
【０１３７】
このように、ゲート電極ＧＥ中に開口部ＯＡを形成することで、実施の形態１において詳細に説明したように、ゲート絶縁膜ＧＯＸの信頼性を向上させることができる。よって、半導体装置の特性を向上させることができる。
【０１３８】
また、上記のように絶縁領域ＳＴＩｄのソース領域ＳＲ側の側面を階段状とすることにより、絶縁領域ＳＴＩｄの底部付近において、インパクトイオン化により生じたホットエレクトロン（ｅ）のゲート絶縁膜ＧＯＸ中への注入を低減することができる。これにより、ゲート絶縁膜ＧＯＸの信頼性をさらに向上させることができる。
【０１３９】
［製法説明］
この応用例２の半導体装置の製造工程において、絶縁領域ＳＴＩｄの形成工程以外の工程は、実施の形態１と同様の工程であるため、その詳細な説明を省略する。
【０１４０】
例えば、実施の形態１と同様に、ｎ−型のエピタキシャル層ＮＥＰを有する半導体基板ＳＵＢを準備し、ｐ型ドリフト領域ＰＤＲおよびｎ型ウエル領域ＮＷＬを形成する。次いでＳＴＩ法を用いて絶縁領域ＳＴＩ、ＳＴＩｄを形成する。例えば、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）中にフォトリソグラフィ技術およびエッチング技術を使用して、溝を形成する。この溝の形成の際、幅狭部（Ｗ１ｂ）に対応する領域を段差部Ｓｔに対応する位置まで掘り込んだ第１溝を形成し、フォトレジスト膜（図示せず）で埋め込んだ後、さらに、幅狭部（Ｗ１ｂ）に対応する領域を絶縁領域ＳＴＩ、ＳＴＩｄの底部に対応する位置まで掘り込んだ第２溝を形成する。この後、上記フォトレジスト膜（図示せず）を除去することにより、段差状の側面を有する溝を形成することができる。
【０１４１】
次いで、半導体基板ＳＵＢ（ｎ−型のエピタキシャル層ＮＥＰ）上に、溝を埋め込む程度の膜厚で、酸化シリコン膜をＣＶＤ法などを用いて堆積し、溝以外の酸化シリコン膜を化学的機械的研磨法やエッチバック法などを用いて除去する。これにより、溝内に酸化シリコン膜を埋め込むことができ、絶縁領域ＳＴＩおよびソース領域ＳＲ側の側面が階段状の絶縁領域ＳＴＩｄを形成することができる。
【０１４２】
この後、実施の形態１と同様に、ゲート絶縁膜ＧＯＸおよびゲート電極ＧＥを形成する。次いで、実施の形態１と同様に、ソース領域ＳＲ、ドレイン領域ＤＲおよびｎ＋型のボディコンタクト領域ＢＣを形成する。次いで、実施の形態１と同様に、層間絶縁膜ＩＬ１およびプラグＰ１（Ｐ１Ｓ、Ｐ１Ｄ等）を形成する。
【０１４３】
（応用例３）
実施の形態１の半導体装置においては、例えば、図１０および図１１を参照しながら説明したように、ゲート電極ＧＥが、開口部ＯＡの外周を連続して囲む形状（環状、ドーナツ状、枠状）に形成されている。
【０１４４】
ゲート電極ＧＥの形状として、例えば、図４８または図４９に示すように、開口部ＯＡの外周を不連続に囲む形状としてもよい。図４８は、本実施の形態の半導体装置（応用例３）のゲート電極の第１構成を示す平面図である。図４９は、本実施の形態の半導体装置（応用例３）のゲート電極の第２構成を示す平面図である。
【０１４５】
図４８に示す第１構成においては、ゲート電極ＧＥの平面形状において、図中下方に開放部（不連続部）を有する。図４９に示す第２構成においては、ゲート電極ＧＥの平面形状において、図中上方に開放部（不連続部）を有する。
【０１４６】
図５０は、本実施の形態の半導体装置（応用例３）のゲート電極の第３構成を示す平面図である。図５０に示す第３構成においては、ゲート電極ＧＥは、その平面形状において、第１部ＧＥａと第２部ＧＥｂとを有する。第１部ＧＥａは、ｎ型ウエル領域ＮＷＬとｐ型ドリフト領域ＰＤＲとの境界上に配置されている。第２部ＧＥｂは、絶縁領域ＳＴＩｄ上に配置されている。この第１部ＧＥａと第２部ＧＥｂは、電気的に接続されており、所定の距離（Ｗ２）離間して配置されている。このように、離間部（Ｗ２）からソース領域ＳＲ側の端部を露出させる構成としてもよい。第１部ＧＥａと第２部ＧＥｂの電気的接続は、例えば、プラグＰ１やその上部に形成される配線などを用いて行うことができる。
【０１４７】
上記のように、ゲート電極ＧＥの形状を変えて構成することが可能である。但し、実施の形態１（図２）の開口部ＯＡの外周を連続して囲む形状（環状、ドーナツ状、枠状）においては、ゲートプラグＰ１Ｇの形成領域を確保しやすいという点で、レイアウト的に有利である。
【０１４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４９】
例えば、上記実施の形態においては、ｐチャネル型のＬＤＭＯＳトランジスタを有する半導体装置を例に説明したが、ｎチャネル型のＬＤＭＯＳトランジスタを有する半導体装置についても同様に適用可能である。ｎチャネル型のＬＤＭＯＳトランジスタを有する半導体装置においても、ホットキャリアの注入によるゲート絶縁膜の信頼性の劣化を低減することができる。
【０１５０】
また、上記実施の形態においては、各領域（例えば、活性領域ＡｃＳや開口部ＯＡ）の形状を略矩形として説明したが、実デバイスにおいては、矩形領域が楕円形状となるなど、各領域の角部がラウンド化する場合があるが、このような形状を除外するものではない。
【０１５１】
また、上記実施の形態１においては、欠陥が内在する領域に対応して開口部ＯＡの大きさを調整する場合について説明した（図１８、図１９参照）が、欠陥が生じやすい領域に開口部ＯＡを設けることがより効果的であることを例示したものに過ぎず、ゲート電極ＧＥ下のゲート絶縁膜ＧＯＸ中には、その特性に影響を与えない程度の欠陥が存在し得るものである。
【符号の説明】
【０１５２】
ＡｃＤ  活性領域
ＡｃＳ  活性領域
ＢＣ  ボディコンタクト領域
ＣＨ  チャネル形成領域
ＤＲ  ドレイン領域
ｅ  ホットエレクトロン
ＧＥ  ゲート電極
ＧＥａ  第１部
ＧＥｂ  第２部
ＧＯＸ  ゲート絶縁膜
ＧＯＸａ  薄膜部
ＧＯＸｂ  厚膜部
ＩＬ１  層間絶縁膜
ＩＬａ  絶縁膜
ＩＬｂ  絶縁膜
ＮＥＰ  エピタキシャル層
ＮＷＬ  ｎ型ウエル領域
ＯＡ  開口部
Ｐ１  プラグ
Ｐ１Ｄ  ドレインプラグ
Ｐ１Ｇ  ゲートプラグ
Ｐ１Ｓ  ソースプラグ
ＰＤＲ  ｐ型ドリフト領域
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
Ｓ  支持基板
ＳＩＬ  金属シリサイド膜
ＳＬＢ  シリサイドブロック膜
ＳＲ  ソース領域
Ｓｔ  段差部
ＳＴＩ  絶縁領域
ＳＴＩｄ  絶縁領域
ＳＵＢ  半導体基板
ＳＷ  サイドウォール膜
ＳＹｄ  辺
Ｗ１  幅
Ｗ２  幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図１８】
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【図１９】
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