(57)【要約】 【課題】表示品位の低下を抑制する液晶表示装置を提供する。【解決手段】第１方向に並んで配置され互いに電気的に接続したセンサブロックＢ１を含む第１センサＳ１とセンサブロックＢ１間において第１方向と交差する第２方向に延びた第２センサＳ２とを含むセンサと、第１方向に延びて絶縁層を介してセンサの下層に配置された走査線１１と、第２方向に延びた信号線１２と、走査線１１および信号線１２に囲まれた領域においてセンサブロックＢ１又は第２センサＳ１と対向するように配置された画素電極６０と、を備えた第１基板１１０と、第１基板１１０と対向して配置された第２基板１２０と、第１基板１１０と第２基板１２０との間に保持された液晶層７０と、を備え、センサブロックＢ１と対向する領域における走査線１１の幅ＷＡと、第２センサＳ２と対向する領域における走査線１１の幅ＷＢとは異なる液晶表示装置。【選択図】図５
2014035434.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に並んで配置され互いに電気的に接続したセンサブロックを含む第１センサと前記センサブロック間において前記第１方向と交差する第２方向に延びた第２センサとを含むセンサと、前記第１方向に延びて絶縁層を介して前記センサの下層に配置された走査線と、前記第２方向に延びた信号線と、前記走査線および前記信号線に囲まれた領域において前記センサブロック又は前記第２センサと対向するように配置された画素電極と、を備えた第１基板と、
前記第１基板と対向して配置された第２基板と、
前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
前記センサブロックと対向した前記走査線の幅と、前記第２センサと対向した前記走査線の幅とは異なる液晶表示装置。
【請求項２】
前記第２センサを挟んで前記第１方向に並んだ前記センサブロックは、前記第２センサの下層に配置された接続電極を介して互いに電気的に接続されている請求項１記載の液晶表示装置。
【請求項３】
前記センサブロックおよび前記第２センサは、複数の前記画素電極と対向した共通電極と、複数の前記共通電極上にグリッド状に配置されたセンサ電極と、を備える請求項１又は請求項２記載の液晶表示装置。
【請求項４】
前記センサブロックと対向した前記走査線の幅は、前記第２センサと対向した前記走査線の幅よりも小さい請求項１乃至請求項３のいずれか１項記載の液晶表示装置。
【請求項５】
前記画素電極は、前記第２方向に延びたスリットを備えている請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力などの特徴を生かして、各種分野に適用されている。このような液晶表示装置は、一対の基板間に液晶層を保持した構成であり、画素電極と共通電極との間の電界によって液晶層を通過する光に対する変調率を制御し、画像を表示するものである。
【０００３】
液晶表示装置は、一対の基板の基板面と略直交する方向の縦電界を液晶層に印加して液晶の配向状態を制御する方式と、一対の基板の基板面と略平行な方向の横電界（フリンジ電界も含む）を液晶層に印加して液晶の配向状態を制御する方式とが知られている。
【０００４】
横電界を利用した液晶表示装置は、広視野角化の観点から特に注目されている。In-Plane Switching（ＩＰＳ）モードや、Fringe Field Switching（ＦＦＳ）モードなどの横電界方式の液晶表示装置は、アレイ基板に形成された画素電極と共通電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングするように構成されている。
【０００５】
また、表示部にユーザの指やペン先が接触したことを検出する接触センサを有する液晶表示装置が提案されている。接触センサは液晶表示装置の表示部にさらにセンサ電極を有するセンサ基板を重ねて形成される場合や、液晶表示装置の一対の基板の一方にセンサ電極が一体に形成される場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２３１７７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
センサ電極を一対の基板の一方に一体に形成する場合、センサ電極を配置した領域に沿って輝度ムラが発生し、表示品位が低下することがあった。
【０００８】
本発明の実施形態は上記事情を鑑みて成されたものであって、表示品位の低下を抑制する液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
実施形態によれば、第１方向に並んで配置され互いに電気的に接続したセンサブロックを含む第１センサと前記ブロック電極間において前記第１方向と交差する第２方向に延びた第２センサとを含むセンサと、前記第１方向に延びて絶縁層を介して前記センサの下層に配置された走査線と、前記第２方向に延びた信号線と、前記走査線および前記信号線に囲まれた領域において前記センサブロックおよび前記第２センサと対向するように配置された画素電極と、を備えた第１基板と、前記第１基板と対向して配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、前記センサブロックと対向する領域における前記走査線の幅と、前記第２センサと対向する領域における前記走査線の幅とは異なる液晶表示装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施形態の液晶表示装置の一構成例を説明するための斜視図である。
【図２】図２は、図１に示す液晶表示装置の線ＩＩ−ＩＩにおける断面の一例を示す図である。
【図３】図３は、アレイ基板の表示領域における共通電極の構成の一例を説明する図である。
【図４】図４は、図３の線ＩＶ−ＩＶにおけるアレイ基板の断面の一例を概略的に示す図である。
【図５】図５は、一実施形態の液晶表示装置の表示画素の一構成例を概略的に示す図である。
【図６】図６は、一実施形態の液晶表示装置の表示画素の一構成例を概略的に示す図である。
【発明を実施するための形態】
【００１１】
以下、実施形態の液晶表示装置について、図面を参照して説明する。  
図１に、本実施形態の液晶表示装置の一例を概略的に示す。液晶表示装置は、アレイ基板１１０とアレイ基板１１０と所定の間隙をおいて対向配置された対向基板１２０と、アレイ基板１１０と対向基板１２０との間に挟持された液晶層７０（図２に示す）と、マトリクス状に配置された表示画素ＰＸを含む表示領域２５と、を備える液晶表示パネルと、液晶表示パネルを背面側から照明するバックライトユニット１３０と、を備えている。
【００１２】
表示領域２５には、表示画素ＰＸの配列する行に沿って延びた走査線１１と、列に沿って延びた信号線１２と、走査線１１と信号線１２とが交差する位置近傍に配置されたスイッチング素子１４と、各表示画素ＰＸに配置された画素電極６０と、液晶層７０を介して画素電極６０と対向する共通電極３０とが配置されている。
【００１３】
液晶表示パネルの表示領域２５の周囲には、走査線駆動回路ＹＤと信号線駆動回路ＸＤとが配置されている。走査線駆動回路ＹＤは、行方向において表示領域２５を挟む位置にそれぞれ配置している。
【００１４】
走査線駆動回路ＹＤは走査線１１が延びる方向における表示領域２５の両脇に配置され、走査線駆動回路ＹＤには表示領域２５から延びる複数の走査線１１が電気的に接続されている。信号線駆動回路ＸＤには表示領域２５から延びる複数の信号線１２が電気的に接続されている。
【００１５】
アレイ基板１１０の端部には図示しないフレキシブル基板が接続され、走査線駆動回路ＹＤおよび信号線駆動回路ＸＤには、フレキシブル基板を介して図示しない外部信号源から制御信号および映像信号等が供給される。
【００１６】
図２は、図１に示す液晶表示パネルのＩＩ−ＩＩにおける断面の一例を示す図である。本実施形態の液晶表示装置は、横電界を利用して液晶層の配向状態を制御するＦＦＳモードの液晶表示装置である。
【００１７】
アレイ基板１１０は、ガラス等の透明絶縁性基板１０と、透明絶縁性基板１０上に配置された画素駆動配線と、スイッチング素子１４と、絶縁膜Ｌ１、５０と、平坦化膜２０と、共通電極３０と、センサ電極４０と、画素電極６０と、図示しない配向膜と、走査線駆動回路よび信号線駆動回路を含む駆動回路と、を備えている。画素駆動配線は、複数の表示画素ＰＸが配列する行に沿って延びる走査線１１と、複数の表示画素ＰＸが配列する列に沿って延びる信号線１２と、を備えている。
【００１８】
スイッチング素子１４は、走査線１１と信号線１２とが交差する位置近傍に配置されている。スイッチング素子１４は、透明絶縁性基板１０上に配置された図示しないアンダーコート層上に配置され、アモルファスシリコンあるいはポリシリコンの半導体層ＳＣと、ゲート電極１４ｂと、ソース電極１４ａと、ドレイン電極１４ｃと、を含む薄膜トランジスタを備えている。
【００１９】
スイッチング素子１４の半導体層ＳＣの上層にはゲート絶縁膜が配置され、ゲート絶縁膜上にスイッチング素子１４のゲート電極１４ｂが配置されている。スイッチング素子１４のソース電極１４ａとドレイン電極１４ｃとは絶縁膜Ｌ１に設けられたコンタクトホールにおいて半導体層ＳＣと接続されている。
【００２０】
スイッチング素子１４のゲート電極１４ｂは、対応する走査線１１と電気的に接続されている（あるいは一体に形成されている）。スイッチング素子１４のソース電極１４ａは、対応する信号線１２と電気的に接続されている（あるいは一体に形成されている）。スイッチング素子のドレイン電極１４ｃは、コンタクトホール２１、５１において対応する画素電極６０と電気的に接続されている。
【００２１】
走査線駆動回路ＹＤにより走査線１１が駆動されてスイッチング素子１４のゲート電極１４ｂに電圧が印加されると、ソース電極１４ａとドレイン電極１４ｃとの間が導通し、スイッチング素子１４が一定期間オン状態となる。スイッチング素子１４がオン状態である期間に、信号線１２からスイッチング素子１４を介して画素電極６０へ映像信号が供給される。
【００２２】
スイッチング素子１４上には平坦化膜２０が配置されている。本実施形態では、平坦化膜２０は透明有機絶縁膜であって、平坦化膜２０の膜厚は略３μｍである。平坦化膜２０は、コンタクトホール２１を除いて表示領域２５の全体に渡って配置されている。スイッチング素子１４のドレイン電極１４ｃ上の平坦化膜２０には、後述する画素電極６０と電気的接続を取るためのコンタクトホール２１が設けられている。平坦化膜２０上には共通電極３０およびセンサ電極４０が配置されている。共通電極３０およびセンサ電極の構成については、後に詳細に説明する。
【００２３】
共通電極３０は、例えばＩＴＯ（indium tin oxide）やＩＺＯ（indium zinc oxide）等の透明導電性材料により形成された酸化物導電膜である。表示領域２５の端部に配置された共通電極３０は額縁領域へ延びて配置され、例えば外部の信号源からフレキシブル基板を介して共通電圧が印加されている。
【００２４】
センサ電極４０は、例えばアルミニウムとモリブデンとの多層電極である。本実施形態では、センサ電極４０は、モリブデン、アルミニウム、モリブデンの順に積層されて形成されている。センサ電極４０は、後述するように共通電極３０上においてグリッド状に配置されている。
【００２５】
画素電極６０は、各表示画素ＰＸにおいて、絶縁膜５０を介して共通電極３０と対向するように配置されている。画素電極６０は、例えばＩＴＯ（indium tin oxide）やＩＺＯ（indium zinc oxide）等の透明導電性材料により形成されている。
【００２６】
対向基板１２０は、ガラス等の透明絶縁性基板２８と、透明樹脂平坦化膜２９と、複数の着色層と、図示しない配向膜とを備えている。
【００２７】
複数の着色層は、有機絶縁膜である例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のうちのいずれかのレジストによって着色された第１着色層２４ａ、第２着色層２４ｂ、第３着色層２４ｃと、黒色の第４着色層２７ａ、第５着色層２７ｂと、を備えている。
【００２８】
第１着色層２４ａは第１色画素ＰＸ１に配置され、第２着色層２４ｂは第２色画素ＰＸ２に配置され、第３着色層２４ｃは第３色画素ＰＸ３に配置されている。第４着色層２７ａは表示領域２５を囲むように配置され、額縁領域における光抜けを防止する遮光層である。第５着色層２７ｂは、アレイ基板１１０の走査線１１および信号線１２と対向する位置に格子状に配置され、表示画素ＰＸ間における光抜けを防止する遮光層である。
【００２９】
例えば、赤色表示画素と緑色表示画素と青色表示画素との３種類の色画素により、１絵素が構成される。表示領域２５には赤色表示画素と、緑色表示画素と、青色表示画素と、が走査線１１の延びる方向に周期的に並んで配置され、信号線１２が延びる方向には同種類の色画素が並んで配置されている。
【００３０】
アレイ基板１１０と対向基板１２０とは、互いの配向膜が対向するように配置されシール剤２６により固定される。配向膜の表面は、液晶層７０に含まれる液晶分子の初期配向状態を規定するように配向処理が成されている。
【００３１】
アレイ基板１１０と対向基板１２０との間には、柱状スペーサ２２が配置されている。柱状スペーサ２２によりアレイ基板１１０と対向基板１２０との距離は一定に保持される。本実施形態では、柱状スペーサ２２の高さは２μｍ以上６μｍ以下で任意に制御している。
【００３２】
シール剤２６は、表示領域２５を囲むように配置されている。液晶層７０は、アレイ基板１１０、対向基板１２０、およびシール剤２６により囲まれた領域に配置されている。
【００３３】
アレイ基板１１０および対向基板１２０の液晶層７０側と反対に位置する面には図示しない偏光板が夫々配設されている。
【００３４】
図３は、アレイ基板１１０の表示領域２５におけるセンサの一構成例を説明する図である。
【００３５】
本実施形態の液晶表示装置において、センサは、行方向（第１方向）および列方向（第２方向）並んで配置されたセンサブロックＢ１を含む第１センサＳ１と、行方向に並ぶセンサブロックＢ１間において列方向（第２方向）に延びた第２センサＳ２と、を備えている。各第１センサＳ１は、行方向に並んで配置された複数のセンサブロックＢ１を電気的に接続して構成されている。
【００３６】
図３では、センサブロックＢ１と第２センサＳ２との境界部分を拡大して示している。  
各センサブロックＢ１および第２センサＳ２は、共通電極３０とセンサ電極４０とを用いて形成されている。
【００３７】
共通電極３０は複数の画素電極６０と対向するように配置され、画素電極６０とスイッチング素子１４とがコンタクトする領域に設けられた開口３０Ａを有している。
【００３８】
センサ電極４０は、センサブロックＢ１および第２センサＳ２の各々において、複数の共通電極３０上に配置されている。センサ電極４０は、マトリクス状に並んで配置された画素電極６０の周囲を囲むグリッド状に配置されている。
【００３９】
センサ電極４０の端部は表示領域２５から表示領域２５を囲む額縁領域へ延びて配置され、例えば外部に設けられた図示しない感知回路と電気的に接続されている。本実施形態の液晶表示装置で接触位置を検出する場合、感知回路はセンサ電極４０へ所定波形の信号を供給する。ユーザの指先やペン先と第１センサＳ１および第２センサＳ２と距離に応じて、指先等と第１センサＳ１および第２センサＳ２との間に生じる容量の大きさが変化する。感知回路は、指先等とセンサとの間の容量の変化による第１センサＳ１および第２センサＳ２の電位の変化を、センサ電極４０から出力された信号の出力波形から検出して、ユーザの指先やペン先等が接触した位置に対応する第１センサＳ１および第２センサＳ２の座標位置を検出する。
【００４０】
図４は、図３の線ＩＶ−ＩＶにおけるアレイ基板１１０の断面の一例を概略的に示す図である。ここでは、第２センサＳ２が配置された領域と、行方向においてその第２センサＳ２の両側に配置されたセンサブロックＢ１との断面の一例を示している。なお、図４に示す構成のうち図２での説明と重複するものについては、同一の符号を付して説明を省略する。
【００４１】
第１センサＳ１は、行方向に並んだセンサブロックＢ１を互いに電気的に接続して構成されている。図４に示すように、第２センサＳ２の下層にはセンサブロックＢ１同士を電気的に接続する接続電極ＥＪが配置されている。センサブロックＢ１は、平坦化膜２０に設けられたコンタクトホール２２においてコンタクト電極ＥＣと電気的に接続している。コンタクト電極ＥＣは、絶縁膜Ｌ１に設けられたコンタクトホールＬ１Ｈにおいて、接続電極ＥＪと電気的に接続している。すなわち、行方向に並んだセンサブロックＢ１は、コンタクト電極ＥＣおよび接続電極ＥＪを介して互いに電気的に接続している。
【００４２】
図５および図６は、本実施形態の液晶表示装置において、表示画素ＰＸの一構成例を概略的に示す図である。図５には、第１センサＳ１のセンサブロックＢ１が配置される領域の表示画素ＰＸの一構成例を示し、図６には、第２センサＳ２が配置される領域の表示画素ＰＸの一構成例を示す。
【００４３】
画素電極６０は、走査線１１と信号線１２とに囲まれた領域に配置されている。画素電極６０は、列方向に延びたスリットＳＬを備えている。スリットＳＬは、行方向に並んで複数設けられている。本実施形態の液晶表示装置では、画素電極６０にこのようにスリットＳＬを設けることにより、画素電極６０と共通電極３０との電位差に応じた液晶層７０に基板面と略平行な電界を生じさせて、液晶層７０に含まれる液晶分子の配向状態を制御する。
【００４４】
本実施形態では、センサブロックＢ１が配置される領域と、第２センサＳ２が配置される領域とで、走査線１１の列方向における幅が異なっている。
【００４５】
すなわち、図５に示すセンサブロックＢ１と対向した走査線１１の幅ＷＡは、図６に示す第２センサＳ２と対向した走査線１１の幅ＷＢよりも小さくなっている。本実施形態では、幅ＷＢは幅ＷＡの略５倍であって、例えば幅ＷＡは２μｍであり幅ＷＢは１０μｍである。
【００４６】
ここで、本実施形態では、行方向に並ぶ複数のセンサブロックＢ１が配置される領域に並ぶ画素数と、第２センサＳ２が配置される複数の領域において行方向に並ぶ画素数の和とが異なっている。すなわち、各センサブロックＢ１が配置される領域において行方向に並ぶ画素数がＰ１であり、行方向にセンサブロックＢ１がＡ並んでいる場合、行方向に並ぶ複数のセンサブロックＢ１が配置される領域に並ぶ画素数はＰ１×Ａである。各第２センサＳ２が配置される領域に行方向に並ぶ画素数がＰ２であり、行方向に第２センサＳ２がＢ本配置される場合、第２センサＳ２が配置される複数の領域において行方向に並ぶ画素数の和はＰ２×Ｂである。このとき、本実施形態では、Ｐ１×ＡとＰ２×Ｂとが異なっている。
【００４７】
そのため、走査線１１の幅ＷＡと幅ＷＢとが同じ場合には、各走査線１１とセンサブロックＢ１が配置される領域における共通電極３０との間に生じる容量と、各走査線１１と第２センサＳ２が配置される領域における共通電極３０との間に生じる容量とが異なる大きさとなる。
【００４８】
すなわち、走査線１１と共通電極３０との間に生じる容量は下記式（１）により算出することができる。  
Ｃ＝εｏ＊Ｓ／ｄ        式（１）
ここで、εｏは走査線１１と共通電極３０との間に配置された平坦化膜２０および絶縁膜Ｌ１の誘電率であり、Ｓは走査線１１と共通電極３０とが対向する面積であり、ｄは走査線１１と共通電極３０との距離である。すなわち、走査線１１と共通電極３０との間に生じる容量は、誘電率εｏおよび面積Ｓに比例し、距離ｄに反比例する。
【００４９】
Ｐ１×ＡとＰ２×Ｂとが異なっている場合、走査線１１の幅が同じである場合、走査線１１と共通電極３０とが対向する面積Ｓは画素数に比例した値となり、誘電率εｏと距離ｄとが同じであれば走査線１１と共通電極３０との間に生じる容量が異なることとなる。その結果、走査線１１に印加される信号による共通電極３０の電位の変化量もセンサブロックＢ１が配置される領域と第２センサＳ２が配置される領域とで異なる大きさとなり、第１センサＳ１および第２センサＳ２とが配置された部分に沿って輝度ムラが生じることがあった。
【００５０】
例えば、行方向に並ぶ複数のセンサブロックＢ１が配置される領域に並ぶ画素数が４２０絵素（４２０×３画素）であり、第２センサＳ２が配置される複数の領域において行方向に並ぶ画素数の和が１８絵素（１８×３画素）であるとき、走査線１１の幅ＷＡと幅ＷＢとが同じである場合、センサブロックＢ１が配置される領域において走査線１１と共通電極３０との間に生じる容量（以下、容量Ｃ１と称する）は、第２センサＳ２が配置される領域において走査線１１と共通電極３０との間に生じる容量（以下、容量Ｃ２と称する）の略２３倍となる。
【００５１】
これに対し、本実施形態では、走査線１１の幅ＷＡは幅ＷＢよりも小さくなっているため、走査線１１と共通電極３０とが対向する面積Ｓの差を小さくすることにより上記容量Ｃ１と容量Ｃ２との差を小さくすることができる。その結果、第１センサＳ１および第２センサＳ２とが配置された部分に沿って輝度ムラが発生することを抑制することができる。
【００５２】
すなわち、本実施形態によれば、表示品位の低下を抑制する液晶表示装置を提供することができる。
【００５３】
なお、走査線１１の幅ＷＡ、ＷＢは、走査線１１の断線を防止するとともに、表示画素ＰＸの開口率を低下させない範囲で選択することが望ましい。例えば、走査線１１の幅ＷＡ、ＷＢは２μｍ以上であって１０μｍ以下とすることが望ましい。
【００５４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５５】
ＰＸ…表示画素、Ｌ１、５０…絶縁膜、Ｓ１…第１センサ、Ｂ１…センサブロック、Ｓ２…第２センサ、１０…透明絶縁性基板、１１…走査線、１２…信号線、１４…スイッチング素子、２０…平坦化膜、２１…コンタクトホール、２２…柱状スペーサ、２５…表示領域、２６…シール剤、２８…透明絶縁性基板、３０…共通電極、４０…センサ電極、５０…絶縁膜、５１…コンタクトホール、６０…画素電極、ＳＬ…スリット、７０…液晶層、１１０…アレイ基板、１２０…対向基板、１３０…バックライトユニット。
【図１】
2014035434.tif 000003
【図２】
2014035434.tif 000004
【図３】
2014035434.tif 000005
【図４】
2014035434.tif 000006
【図５】
2014035434.tif 000007
【図６】
2014035434.tif 000008