(57)【要約】      （修正有）【課題】信頼性の高い不揮発性半導体記憶装置を提供する。【解決手段】複数のメモリセルをそれぞれ有する複数のブロックと、複数のビット線と、それぞれが第１トランジスタを有する複数のセンスアンプ回路と、複数のビット線のセンスアンプ回路に近い位置にそれぞれ配置され、複数のビット線のそれぞれに接続された複数の第２トランジスタと、複数のビット線のセンスアンプ回路から遠い位置にそれぞれ配置され、複数のビット線のそれぞれに接続された複数の第３トランジスタと、ソース線と、制御回路と、を具備し、前記制御回路は、選択された複数のメモリセルが配置された選択ブロックの位置に応じて、複数の第１トランジスタの制御線に印加する電圧を、ビット線に第１電圧を印加したときに制御線に複数の第２トランジスタと複数の第３トランジスタに流れる電流を同じにするトリミング電圧に基づいて、変化させる。【選択図】図１０
2014035776.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをそれぞれ有する複数のブロックと、
前記複数のブロックのそれぞれに配置された前記複数のメモリセルの一端に、それぞれ
接続され、第１方向に延びる複数のビット線と、
それぞれが第１トランジスタを有し、前記複数のビット線の一端に前記第１トランジス
タが接続される複数のセンスアンプ回路と、
前記複数のビット線のセンスアンプ回路に近い位置にそれぞれ配置され、前記複数のビ
ット線のそれぞれに接続された複数の第２トランジスタと、
前記複数のビット線のセンスアンプ回路から遠い位置にそれぞれ配置され、前記複数の
ビット線のそれぞれに接続された複数の第３トランジスタと、
前記複数のブロックのそれぞれに配置され、前記複数のメモリセルの他端に共通に接続
されるソース線と、
制御回路と、を具備し、
前記制御回路は、前記複数のブロックのうち選択された前記複数のメモリセルが配置さ
れた選択ブロックの位置に応じて、前記複数の第１トランジスタの制御線に印加する電圧
を、前記ビット線に第１電圧を印加したときに前記制御線に前記複数の第２トランジスタ
と前記複数の第３トランジスタに流れる電流を同じにするトリミング電圧に基づいて、変
化させることを特徴とする不揮発性半導体記憶装置。
【請求項２】
それぞれの前記複数の第２トランジスタの一端は、前記複数のブロックのうち前記セン
スアンプ回路に近い第１ブロックと前記センスアンプ回路間の前記ビット線に接続され、
それぞれの前記複数の第２トランジスタの他端は、前記ソース線に接続され、
それぞれの前記複数の」第３トランジスタの一端は、前記複数のブロックのうち前記セ
ンスアンプ回路から遠い第２ブロックの先で前記複数のビット線にそれぞれ接続され、そ
れぞれの前記複数の第３トランジスタの他端は、前記ソース線に接続されていることを特
徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
それぞれの前記複数の第２トランジスタは、前記複数のブロックのうち前記センスアン
プ回路に近い第１ブロックに配置された前記複数のメモリセルの前記一端と前記ビット線
の間にそれぞれ配置され、
それぞれの前記複数の第３トランジスタは、前記複数のブロックのうち前記センスアン
プ回路から遠い第２ブロックに配置された前記複数のメモリセルの前記一端と前記ビット
線の間にそれぞれ配置されていることを特徴とする請求項１に記載の不揮発性半導体記憶
装置。
【請求項４】
それぞれの前記複数の第２トランジスタは、前記複数のブロックのうち前記センスアン
プ回路に近い方からａ個（ａは２以上の自然数）のブロックに配置された前記複数のメモ
リセルの前記一端と前記ビット線の間にそれぞれ配置され、
それぞれの前記複数の第３トランジスタは、前記複数のブロックのうち前記センスアン
プ回路から遠い方からｂ個（ｂは２以上の自然数）のブロックに配置された前記複数のメ
モリセルの前記一端と前記ビット線の間にそれぞれ配置されていることを特徴とする請求
項１に記載の不揮発性半導体記憶装置。
【請求項５】
第４トランジスタを有し、前記ソース線に接続されるソース線ドライバと、
前記第４トランジスタのゲート幅を第１の数で割ったゲート幅を有し、第１ノードに接
続された第５トランジスタと、前記ソース線に流れる電流を前記第１の数で割った値の電
流を流し、前記第１ノードに接続された電流源と、前記第１ノードと基準電位と比較する
比較器とを有する電流検出回路とをさらに具備することを特徴とする請求項１乃至４に記
載のいずれかの不揮発性半導体記憶装置。
【請求項６】
前記複数のブロックは、前記センスアンプからの位置に応じて分けられた複数のゾーン
にそれぞれ属し、
前記第１ブロックは前記複数のゾーンのうち前記センスアンプから最も近いゾーンに属
し、前記第２ブロックは、前記複数のゾーンのうち前記センスアンプから最も遠いゾーン
に属することを特徴とする請求項１乃至５に記載のいずれかの不揮発性半導体記憶装置。
【請求項７】
ダイソートテストにおいて、テスターは、前記複数のビット線に第１電圧を印加し、前
記複数の第１トランジスタの制御線に第２電圧を印加した状態で前記複数の第２トランジ
スタの前記制御線に印加する第３電圧を変化させ、前記複数のビット線に流れる電流が第
１判定電流を超えた時の前記第３電圧を検知し、
前記複数のビット線に前記第１電圧を印加し、前記複数の第３トランジスタの制御線に
前記第１判定電流を超えた時の前記第３電圧を印加した状態で、前記複数の第１トランジ
スタの制御線に印加する第２電圧を変化させ、前記ビット線に流れる電流が前記第１判定
電流を超えた時の第４電圧を検知し、
前記第２電圧と前記第４電圧からトリミング電圧を決定することを特徴とする請求項１
乃至６に記載のいずれかの不揮発性半導体記憶装置。
【請求項８】
複数のメモリセルをそれぞれ有する複数のブロックと、
前記複数のブロックのそれぞれに配置された前記複数のメモリセルの一端に、それぞれ
接続される複数のビット線と、
第１トランジスタを有し、前記ビット線の一端に接続するセンスアンプ回路と、
前記ビット線のセンスアンプ回路から近い位置に配置され、前記ビット線に接続された
第２トランジスタと、
前記ビット線のセンスアンプ回路から遠い位置に配置され、前記ビット線に接続された
第３トランジスタと、
前記複数のブロックのそれぞれに配置された前記複数のメモリセルの他端に共通に接続
されるソース線と、を具備し、
前記ビット線に第１電圧を印加し、前記第１トランジスタの制御線に第２電圧を印加し
た状態で前記第２トランジスタの制御線に印加する第３電圧を変化させ、前記ビット線に
流れる電流が第１判定電流を超えた時の前記第３電圧を検知するステップと、
前記ビット線に前記第１電圧を印加し、前記第３トランジスタの制御線に前記第１判定
電流を超えた時の前記第３電圧を印加した状態で、前記第１トランジスタの制御線に印加
する第２電圧を変化させ、前記ビット線に流れる電流が前記第１判定電流を超えた時の第
４電圧を検知するステップと、
前記第２電圧と前記第４電圧からトリミング電圧を決定するステップとを有する不揮発
性半導体記憶装置の電圧トリミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば不揮発性半導体記憶装置に係り、特に、センスアンプ回路からの距離
に応じてビット線電圧を変化させることのできるＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、カラム方向に配置された複数のメモリセルが直列接続
されてメモリストリングを構成し、各メモリストリングは選択ゲートを介して対応するビ
ット線に接続される。各ビット線は、書き込みデータ、及び読み出しデータをセンス・ラ
ッチするセンスアンプ回路に接続されている。ワード線方向に配置された複数のセルの全
て、又は半数のメモリセルは、同時に選択され、この同時に選択された全てのメモリセル
又は半数のメモリセルに対して、一括して書き込み、又は読み出し動作が行なわれる。
【０００３】
ここで、ＮＡＮＤ型フラッシュメモリの縮小化に伴い、ビット線の配線抵抗が大きくな
ってきている。その結果、選択されたメモリセルに印加されるビット線電圧がセンスアン
プからの距離によって大きく異なってしまう。すなわち、このビット線電圧の配線抵抗の
増加に伴いデータの誤読み出しなどが発生する可能性が高くなってきている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２９９８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、信頼性の高い不揮発性半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の半導体記憶装置の態様の一例は、複数のメモリセルをそれぞれ有する複数のブ
ロックと、前記複数のブロックのそれぞれに配置された前記複数のメモリセルの一端に、
それぞれ接続され、第１方向に延びる複数のビット線と、それぞれが第１トランジスタを
有し、前記複数のビット線の一端に前記第１トランジスタが接続される複数のセンスアン
プ回路と、前記複数のビット線のセンスアンプ回路に近い位置にそれぞれ配置され、前記
複数のビット線のそれぞれに接続された複数の第２トランジスタと、前記複数のビット線
のセンスアンプ回路から遠い位置にそれぞれ配置され、前記複数のビット線のそれぞれに
接続された複数の第３トランジスタと、前記複数のブロックのそれぞれに配置され、前記
複数のメモリセルの他端に共通に接続されるソース線と、制御回路と、を具備し、前記制
御回路は、前記複数のブロックのうち選択された前記複数のメモリセルが配置された選択
ブロックの位置に応じて、前記複数の第１トランジスタの制御線に印加する電圧を、前記
ビット線に第１電圧を印加したときに前記制御線に前記複数の第２トランジスタと前記複
数の第３トランジスタに流れる電流を同じにするトリミング電圧に基づいて、変化させる
ことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】本実施形態に係る半導体記憶装置の一例を示す構成図。
【図２】本実施形態に係るメモリセルアレイの一例を示す回路図。
【図３】本実施形態に係るブロックの一例を示す回路図。
【図４】センスアンプの一例を示す回路図。
【図５】ゾーンの一例を示す構成図。
【図６】図６（ａ）（ｂ）はメモリセル及び選択トランジスタの一例を示す断面図。
【図７】ＮＡＮＤ型フラッシュメモリの断面の一例を示す断面図。
【図８】図６に示す各領域に供給される電圧の例を示す図。
【図９】８値のデータを記憶する場合のメモリセルのしきい値分布の一例を示す図。
【図１０】第１の実施形態におけるクランプ電圧の設定値を決定するフローチャートの一例を示す図。
【図１１】第１の実施形態における第１ステップにおける電流経路の一例を示す図。
【図１２】第１の実施形態における第２ステップにおける電流経路の一例を示す図。
【図１３】ソース線ドライバのドライバ制御回路の一例を示す回路図。
【図１４】ビット線電流検知回路の一例を示す回路図。
【図１５】第２の実施形態におけるクランプ電圧の設定値を決定するフローチャートの一例を示す図。
【図１６】第２の実施形態における第１ステップにおける電流経路の一例を示す図。
【図１７】第２の実施形態における第２ステップにおける電流経路の一例を示す図。
【図１８】第２の実施形態の変形例におけるトリミングブロックの一例を示した構成図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について、図面を参照して説明する。
【０００９】
先ず、図１乃至図３を用いて、本実施形態に適用される半導体記憶装置を１つのＮＡＮ
Ｄ型フラッシュメモリの構成を例に挙げて説明する。
【００１０】
ＮＡＮＤ型フラッシュメモリは、データを記憶するメモリセルＭＣをマトリクス状に配
置してなるメモリセルアレイ１を備えている。このメモリセルアレイ１は、複数のビット
線ＢＬ、複数のワード線ＷＬ、共通ソース線ＣＥＬＳＲＣ、及び複数のメモリセルＭＣを
含む。メモリセルＭＣは、１つのメモリセルにｎビット（ｎは１以上の自然数）のデータ
を記憶することができる。
【００１１】
ホストまたはメモリコントローラＨＭから供給されたＮＡＮＤ型フラッシュメモリの動
作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴは、バッファ４に入
力される。バッファ４に入力された書き込みデータは、データ入出力線ＩＯ１〜ＩＯｎを
介して、ビット線制御回路２によって選択されたビット線ＢＬに供給される。また、各種
コマンドＣＭＤ及びアドレスＡＤＤは、制御回路５に入力され、制御回路５は、コマンド
ＣＭＤ及びアドレスＡＤＤに基づいて昇圧回路６やドライバ７を制御する。
【００１２】
昇圧回路６は制御回路５の制御により、書き込み、読み出し、消去に必要な電圧を生成
し、ドライバ７に供給する。ドライバ７は制御回路５の制御により、これらの電圧をビッ
ト線制御回路２、ワード線制御回路３に供給する。ビット線制御回路２、ワード線制御回
路３はこれらの電圧によりメモリセルＭＣからデータを読み出し、メモリセルＭＣへデー
タを書き込み、メモリセルＭＣのデータの消去を行う。
【００１３】
メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、
及びワード線ＷＬの電圧を制御するためのワード線制御回路３が接続されている。また、
ビット線制御回路２、ワード線制御回路３はドライバ７に接続されている。
【００１４】
すなわち、ドライバ７はアドレスＡＤＤに基づいてビット線制御回路２を制御し、ビッ
ト線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す。また、ド
ライバ７はアドレスＡＤＤに基づいてビット線制御回路２を制御し、ビット線ＢＬを介し
てメモリセルアレイ１中のメモリセルＭＣに書き込みを行う。
【００１５】
ＮＡＮＤ型フラッシュメモリは、ロム領域ＲＯを有している。ロム領域ＲＯは後述する
トリミング電圧などを記憶することができる。制御回路５はロム領域ＲＯからトリミング
電圧を読み出して、ビット線制御回路２、昇圧回路６及びドライバ７などを制御すること
ができる。ここで、ロム領域ＲＯに配置される回路素子は、メモリセルアレイ１中に配置
されたメモリセルＭＣと同じ構造にすることができる。また、ロム領域ＲＯはメモリセル
アレイ１中に配置されていても良い。
【００１６】
また、ビット線制御回路２、ワード線制御回路３、ドライバ７、制御回路５、を総称し
て「制御回路」と称する場合もある。
【００１７】
図２は、図１に示すメモリセルアレイ１の回路構成の一例を示している。メモリセルア
レイ１は複数のブロックＢＬＫ１〜ｐ（ｐは２以上の自然数）、ディスチャージ回路ＤＣ
ＴＲｂ、ＤＣＴＲｔを有している。これらの回路素子は同じセルウェル５５（図６参照）
上に配置され１プレーンを形成している。
【００１８】
Ｙ方向において、複数のブロックＢＬＫ０〜ｐは、ビット線制御回路２中に配置された
センスアンプ回路群ＳＡＣ側から順に、ブロックＢＬＫ０、ブロックＢＬＫ１・・・ブロ
ックＢＬＫｐ−１、ブロックＢＬＫｐの順で配置されている。Ｙ方向において、センスア
ンプ回路群ＳＡＣとブロックＢＬＫ０の間にディスチャージ回路ＤＣＴＲｂが配置されて
いる。Ｙ方向において、ブロックＢＬＫｐのセンスアンプ回路群ＳＡＣから遠い方にディ
スチャージ回路ＤＣＴＲｔが配置されている。
【００１９】
すなわち、Ｙ方向において、ディスチャージ回路ＤＣＴＲｂはセンスアンプ回路群ＳＡ
Ｃから最も近いブロックＢＬＫ０とセンスアンプ回路群ＳＡＣの間に配置されていると言
え、ディスチャージ回路ＤＣＴＲｔはセンスアンプ回路群ＳＡＣから最も遠いブロックＢ
ＬＫｐの先に配置されていると言える。
【００２０】
なお、Ｙ方向において、ディスチャージ回路ＤＣＴＲｂとセンスアンプ回路群ＳＡＣの
間にブロックＢＬＫが配置されていても良い。また、Ｙ方向において、ディスチャージ回
路ＤＣＴＲｔの先にブロックＢＬＫが配置されていても良い。すなわち、Ｙ方向において
、ディスチャージ回路ＤＣＴＲｂがディスチャージ回路ＤＣＴＲｔよりもセンスアンプ回
路群ＳＡＣに近い位置に配置されていれば良い。
【００２１】
図３は、図２に示すブロックＢＬＫの回路構成の一例を示している。ブロックＢＬＫに
は複数のＮＡＮＤストリングＮＳが配置されている。１つのＮＡＮＤストリングＮＳは、
Ｙ方向（ビット線方向）に直列接続された例えば６４個のメモリセルＭＣからなるメモリ
ストリングと、メモリセルストリングの両端にそれぞれ接続された選択トランジスタＳＤ
、ＳＳとにより構成されている。なお、メモリストリングと選択トランジスタＳＤの間、
メモリストリングと選択トランジスタＳＳの間にダミーメモリセルが配置されていても良
い。また、メモリセルＭＣの数は６４個に限られない。
【００２２】
ＮＡＮＤストリングＮＳはＸ方向（ワード線方向）に複数個配置（図２の例では、ｍ＋
１個）され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬのうち１つが接続され
、他端には共通ソース線ＣＥＬＳＲＣが接続されている。すなわち、ＮＡＮＤストリング
ＮＳはＹ方向に複数個配置され、ＮＡＮＤストリングＮＳの一端に複数のビット線ＢＬの
うち１つが接続され、他端には共通ソース線ＣＥＬＳＲＣが接続されていると言える。選
択トランジスタＳＤ、ＳＳのゲート電極（制御線）はそれぞれ選択ゲートＳＧＤ、ＳＧＳ
に接続されている。
【００２３】
ワード線ＷＬはワード線方向に延び、ワード線方向に並ぶメモリセルＭＣを共通接続し
ている。ワード線方向に接続されたメモリセルＭＣで１ページを構成する。メモリセルＭ
Ｃへの書き込みはページ単位で行われる。なお、書き込み単位の「ページ」とこの後述べ
るデータの書き込みビットレベルである「下位ページ」、「上位ページ」とは異なる概念
なので留意していただきたい。また、メモリセルＭＣの消去はブロック単位で行われる。
【００２４】
図２に示すように、複数のブロックＢＬＫにおいてビット線は共有されている。すわな
ち、複数のブロックＢＬＫ間において、Ｙ方向に隣接するＮＡＮＤストリングＮＳでビッ
ト線を共有していると言える。
【００２５】
また、図２に示すように、ディスチャージ回路ＤＣＴＲｂ、ＤＣＴＲｔはそれぞれ複数
のディスチャージトランジスタＤＣＴｄ、ＤＣＴｔを有している。ディスチャージトラン
ジスタＤＣＴｄ、ＤＣＴｔは例えばｎ型ＭＯＳトランジスタである。それぞれのディスチ
ャージトランジスタＤＣＴｄ、ＤＣＴｔは一端がビット線ＢＬに接続され、他端は共通ソ
ースＣＥＬＳＲＣに接続されている。すなわち、ディスチャージトランジスタＤＣＴｄは
センスアンプ回路群ＳＡＣとブロックＢＬＫ０間のビット線ＢＬに接続され、ディスチャ
ージトランジスタＤＣＴｔはブロックＢＬＫｐの先（Ｙ方向において、センスアンプ回路
群ＳＡＣから遠い側）でビット線ＢＬに接続されていると言える。また、それぞれのビッ
ト線ＢＬはディスチャージトランジスタＤＣＴｄ、ＤＣＴｔを介して共通ソース線ＣＥＬ
ＳＲＣに接続されていると言える。
【００２６】
ディスチャージトランジスタＤＣＴｂのゲート電極（制御線）は配線ＶＧｂに共通接続
されている。ディスチャージトランジスタＤＣＴｔのゲート電極（制御線）は配線ＶＧｔ
に共通接続されている。ここで、制御回路５は配線ＶＧｂ、ＶＧｔを制御することにより
、ビット線ＢＬの電荷をディスチャージトランジスタＤＣＴｂ、ＤＣＴｔを介して共通ソ
ース線ＣＥＬＳＲＣに逃がすことができる。例えば、後述する読み出し動作後に、制御回
路５はビット線ＢＬの電荷を逃がしてビット線ＢＬの電位をリセットすることができる。
また、Ｙ方向において、ディスチャージ回路ＤＣＴＲｂ、ＤＣＴＲｔがセンスアンプ回路
群ＳＡＣから近い位置と遠い位置に配置されていることにより、高速にビット線ＢＬの電
位をディスチャージすることができる。
【００２７】
また、ソース線ドライバＳＲＣＤはセンスアンプ回路群ＳＡＣとディスチャージ回路Ｄ
ＣＴＲｂの間に配置している。なお、ソース線ドライバＳＲＣＤは、センスアンプ回路群
ＳＡＣのブロックＢＬＫが配置されている側とは反対側に配置されていても良い。
【００２８】
ソース線ドライバＳＲＣＤは複数のソースドライバトランジスタＳＲＣＴを有している
。それぞれの複数のソースドライバトランジスタＳＲＣＴの一端は共通ソース線ＣＥＬＳ
ＲＣに接続され、他端は電源供給回路、または、接地電圧に接続されている。本例では、
ソースドライバトランジスタＳＲＣＴがｎ型ＭＯＳトランジスタであり、他端が接地電圧
に接続されている例を用いて説明する。それぞれのソースドライバトランジスタＳＲＣＴ
のゲート電極（制御線）は配線ＧＳＲＣに共通接続されている。制御回路５は、ソース線
ドライバＳＲＣＥを用いて共通ソース線ＣＥＬＳＲＣの電位を調整することができる。例
えば、制御回路５は、配線ＧＳＲＣに与える電圧を制御し、ソースドライバトランジスタ
ＳＲＣＴのオン、オフを制御することができる。なお。ソースドライバトランジスタＳＲ
ＣＴは１つでも構わない。
【００２９】
図４に、センスアンプ回路群ＳＡＣに配置されたセンスアンプＳＡの回路図の一例を示
す。図４に示すように、センスアンプは１２個のトランジスタＴ１〜Ｔ１２を有している
。ここで、トランジスタＴ１〜Ｔ１１はｎ型トランジスタであり、トランジスタＴ１２は
ｐ型トランジスタである。ビット線ＢＬはトランジスタＴ１及びトランジスタＴ２の一端
に接続されている。トランジスタＴ１の他端はノードＴＤＬに接続されている。また、制
御回路５はトランジスタＴ１のゲート電極（制御線）にクランプ電圧ＢＬＣを印加するこ
とができる。また、トランジスタＴ２の他端は電源電圧に接続されている。ノードＴＤＬ
にはトランジスタＴ３、Ｔ４及びＴ６の一端が接続されている。トランジスタＴ３の他端
は電源電圧に接続されている。又トランジスタＴ６の他端はノードＳＥＮに接続されてい
る。また、トランジスタＴ５の一端もノードＳＥＮに接続されている。トランジスタＴ１
２の一端は電源電圧Ｖｄｄｈに接続され、他端はトランジスタＴ４の他端、トランジスタ
Ｔ５の他端に接続されている。また、トランジスタＴ３のゲート電極（制御線）とトラン
ジスタＴ１２のゲート電極（制御線）は信号ＩＮＶに接続されている。すなわち、トラン
ジスタＴ３とトランジスタＴ１２は一方がオンすると他方はオフするという関係にある。
また、信号ＩＮＶはデータラッチ９−３に記憶されたデータと連動している。例えば、デ
ータラッチ９−３に記憶されたデータがデータ“０”の場合はＬレベルに対応し、データ
ラッチ９−３に記憶されたデータがデータ“１”の場合はＨレベルに対応する。
【００３０】
ノードＳＥＮはトランジスタＴ９の制御線、トランジスタＴ７、Ｔ１０の一端に接続さ
れている。トランジスタＴ９の一端は接地電圧に接続されている。ノードＮ３はトランジ
スタＴ９の他端とトランジスタＴ８の一端とに接続されている
トランジスタＴ７の他端はノードＮ１に接続されている。また、ノードＮ１はトランジ
スタＴ１１の制御線に接続されている。トランジスタＴ１１の一端はトランジスタＴ１０
の他端に接続され、トランジスタＴ１１の他端は接地電圧に接続されている。
【００３１】
ここで、トランジスタＴ７〜Ｔ１１は演算回路ＣＯＬＣを構成している。演算回路ＣＯ
ＬＣはノードＳＥＮ及びノードＮ１のＮＯＴ演算や、ノードＳＥＮとノードＮ１（データ
ラッチ群に受け渡すデータ）のＡＮＤ演算などを行うことができる。
【００３２】
センスアンプＳＡのセンス動作について説明する。まず、制御回路５はトランジスタＴ
１、Ｔ４及びＴ１２をオンする。その結果、ビット線ＢＬがプリチャージ電圧に昇圧され
る。この時、制御回路５はトランジスタＴ１のゲート電極に印加するクランプ電圧ＢＬＣ
を調整することができる。すなわち、センスアンプＳＡ（センスアンプ回路群ＳＡＣ）か
ら遠い位置のメモリセルＭＣが選択された場合は、制御回路５はクランプ電圧ＢＬＣを大
きくし、ビット線に印加する電圧を大きくする。一方、センスアンプＳＡ（センスアンプ
回路群ＳＡＣ）から近い位置のメモリセルＭＣが選択された場合は、制御回路５はクラン
プ電圧ＢＬＣを小さくし、ビット線に印加する電圧を小さくする。すなわち、選択された
メモリセルＭＣの位置によらず、選択されたメモリセルＭＣ（または、選択されたＮＡＮ
ＤストリングＮＳ、または、選択されたブロックＢＬＫ）に与えられるビット線電圧をほ
ぼ一定にすることができる。
【００３３】
なお、制御回路５が容易に制御できるように、メモリセルアレイ１中に配置された複数
のブロックを、ゾーンに分けて管理することができる。例えば、それぞれのゾーンに属す
るメモリセルＭＣが選択された場合のクランプ電圧ＢＬＣを予め設定しておく。ここで、
制御回路５は、選択されたメモリセルＭＣが属するゾーンによりビット線の電位を制御す
る。
【００３４】
例えば、図５に示すように、Y方向において、センスアンプ回路群ＳＡＣから近い順に
ゾーンＺＣ０、ゾーンＺＣ１、ゾーンＺＣ２、ゾーンＺＣ３が設定されている。すなわち
、メモリセルアレイ１を４つのゾーンに分けている。なお、ゾーンの数は４つに限られな
い。少なくともメモリセルアレイ１を２以上のゾーンに分ければよい。
【００３５】
ゾーンＺＣ０にはブロックＢＬＫ０〜ＢＬＣｍが配置されている。ゾーンＺＣ１にはブ
ロックＢＬＫｍ＋１〜ＢＬＣｎが配置されている。ゾーンＺＣ２にはブロックＢＬＫｎ＋
１〜ＢＬＣｏが配置されている。ゾーンＺＣ３にはブロックＢＬＫｏ＋１〜ＢＬＣｐが配
置されている。ここで、ｍ、ｎ、ｏ、ｐは２以上の自然数で、ｍ＜ｎ＜ｏ＜ｐの関係を有
する。なお、それぞれのゾーンＺＣに配置されるブロックＢＬＫの数は異なっていても良
い。ここで、ゾーンＺＣ０に配置されたメモリセルＭＣが選択された場合（以降、「ゾー
ンＺＣを選択する」と称する場合がある）、制御回路５は第０クランプ電圧ＢＬＣ０を用
いてトランジスタＴ１をオンする。同様に、制御回路５はゾーンＺＣ１が選択された場合
は第１クランプ電圧ＢＬＣ１を、ゾーンＺＣ２が選択された場合は第２クランプ電圧ＢＬ
Ｃ２を、ゾーンＺＣ３が選択された場合は第３クランプ電圧ＢＬＣ３を用いてトランジス
タＴ１をオンする。ここで、第０クランプ電圧ＢＬＣ０＜第１クランプ電圧ＢＬＣ１＜第
２クランプ電圧ＢＬＣ２＜第３クランプ電圧ＢＬＣ３の関係を有している。また、各クラ
ンプ電圧ＢＬＣを一定の値で上昇させることもできる。例えば、トリミング電圧を電圧Ｄ
ＡＣｔｕｍ（後述の第４トリミング電圧に相当する）とする。制御回路５はゾーンＺＣ１
が選択された場合は第０クランプ電圧ＢＬＣ０を、ゾーンＺＣ１が選択された場合は第０
クランプ電圧ＢＬＣ０＋ＤＡＣｔｕｍを、ゾーンＺＣ２が選択された場合は第０クランプ
電圧ＢＬＣ０＋２×ＤＡＣｔｕｍを、ゾーンＺＣ３が選択された場合は第０クランプ電圧
ＢＬＣ０＋３×ＤＡＣｔｕｍを用いてトランジスタＴ１をオンする。
【００３６】
このように、ゾーンＺＣで管理することにより、選択されたメモリセルＭＣの位置によ
らず簡易的に選択されたメモリセルＭＣ（または、選択されたＮＡＮＤストリングＮＳ）
に与えられるビット線電圧をほぼ一定にすることができる。
【００３７】
次に、制御回路５はトランジスタＴ５をオンする。その結果、ノードＳＥＮがプリチャ
ージされる。次に、制御回路５はトランジスタＴ６をオンする。
【００３８】
この時、メモリセルＭＣがデータ“１”を記憶している場合、ビット線ＢＬが放電され
る。例えば、メモリセルＭＣのしきい値電圧が読み出し電圧、ベリファイ電圧などよりも
低い場合である。その結果、ノードＳＥＮはＬレベルに低下する。また、データラッチ９
−３に記憶されたデータがデータ“１”の場合、信号ＩＮＶがＨレベルになることにより
、ノードＳＥＮはＬレベルに低下する。その後、トランジスタＴ６が閉じ、ノードＳＥＮ
にデータが保持される。なお、ランジスタＴ６が閉じる時、トランジスタＴ７、Ｔ８及び
Ｔ１０もオフしている。
【００３９】
一方、メモリセルＭＣがデータ“０”を記憶している場合、ビット線ＢＬは放電されな
い。例えば、メモリセルＭＣのしきい値電圧が読み出し電圧、ベリファイ電圧などよりも
高い場合である。
【００４０】
その後、トランジスタＴ６が閉じ、ノードＳＥＮにデータが保持される。なお、ランジ
スタＴ６が閉じる時、トランジスタＴ７、Ｔ８及びＴ１０もオフしている。
【００４１】
制御回路５は、トランジスタＴ７〜Ｔ１１を制御することにより、ノードＳＥＮとノー
ドＮ１間のデータの受け渡しや、ノードＳＥＮ及びノードＮ１の演算を行うことができる
。
【００４２】
以上から、制御回路５がクランプ電圧ＢＬＣを制御することによりビット線ＢＬの配線
抵抗の増加に伴うデータの誤読み出しを防止することができる。
【００４３】
図６（ａ）（ｂ）はメモリセル及び選択トランジスタの断面図を示している。図５（ａ
）はメモリセルを示している。基板５１（後述するセルウェル５５）にはメモリセルのソ
ース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域（セルウェル
）５５の上にはゲート絶縁膜４３を介して電荷蓄積層（ＦＧ）４４が形成され、この電荷
蓄積層４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図６
（ｂ）は選択ゲートを示している。セルウェル５５にはソース、ドレインとしてのｎ型拡
散層４７が形成されている。セルウェル５５の上にはゲート絶縁膜４８を介して制御ゲー
ト４９が形成されている。
【００４４】
この電荷蓄積層（ＦＧ）に電荷を蓄積することにより、メモリセルのしきい値電圧を変
化させることができる。このしきい値電圧に応じてデータを割り付けることにより、デー
タを記憶することができる。通常、大きなデータを記憶するために複数のメモリセルが用
いられる。その結果、メモリセルのしきい値はそれぞれのデータに応じたしきい値分布を
形成する。
【００４５】
図７は、ＮＡＮＤ型フラッシュメモリの断面図の一例を示している。例えばＰ型半導体
基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されてい
る。Ｎ型ウェル領域５２内にはセルウェル５５が形成され、このセルウェル５５内にメモ
リセルアレイ１を構成するメモリセルＴｒが形成されている。さらに、前記Ｎ型ウェル領
域５３、Ｐ型ウェル領域５６内に、例えば、制御回路５を構成する低電圧Ｐチャネルトラ
ンジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記
基板５１内には、例えば、ワード線とワード線制御回路３を接続する高電圧Ｎチャネルト
ランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワ
ード線制御回路３等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されてい
る。図５に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジ
スタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
【００４６】
なお、ディスチャージトランジスタＤＣＴｄ、ＤＣＴｔはセルウェル５５上に配置する
ことができる。また、ソースドライバトランジスタＳＲＣＴは、Ｐ型ウェル領域５６上な
どに配置することができる。
【００４７】
図８は、図７に示す各領域に供給される電圧の例を示している。消去動作、プログラム
動作、読み出し動作において、各領域に図８に示すような電圧が供給される。ここで、Ｖ
ｅｒａは、データの消去時に基板に印加される電圧、Ｖｓｓは接地電圧、Ｖｄｄは電源電
圧、書き込み電圧Ｖｐｇｍはデータの書き込み時に選択ワード線に供給される電圧、読み
出し電圧Ｖｃｇｒｖはデータの読み出し時に選択ワード線に供給される可変の電圧、読み
出しパス電圧Ｖｒｅａｄはデータの読み出し時に非選択ワード線に供給される電圧、書き
込みパス電圧Ｖｐａｓｓはデータの読み出し時に非選択ワード線に供給される電圧である
。
【００４８】
（メモリセルのしきい値分布）
メモリセルＭＣのしきい値分布とデータの記憶に関して図９を用いて説明する。図９は
ＮＡＮＤ型フラッシュメモリが、例えば、４値のデータを記憶する場合のメモリセルＭＣ
のしきい値分布の一例を示す図である。
【００４９】
例えば、１つのメモリセルＭＣに２ビットを記憶する場合、図８に示すように複数のメ
モリセルＭＣのしきい値は８つのしきい値分布を有する。ここで、しきい値電圧が低い方
から“Ｅ”分布（消去状態）、“Ａ”分布、“Ｂ”、分布“Ｃ”分布とする。ここで、左
から順に、上位データ、下位データとすると、２ビットのデータを次のようにしきい値分
布に割り当てることができる。例えば、“Ｅ”分布”に“１１”データ、“Ａ”分布”に
“０１０”データ、“Ｂ”分布”に“００”データ、“Ｃ”分布”に“１０”データを割
り当てることができる。
【００５０】
（書き込み動作）
ＮＡＮＤ型フラッシュメモリのデータの書き込み動作を説明する。書き込み動作は、書
き込み電圧を印加するプログラム動作とプログラム動作後にメモリセルのしきい値電圧を
確認するベリファイ動作を有する。なお、ベリファイ動作はプログラム動作後に必ず行わ
れる必要が無く、複数回のプログラム動作後に１回行うなど、種々の変更が可能である。
【００５１】
書き込み動作は、昇圧回路６及び制御回路５が、選択されたワード線ＷＬ（以降「選択
ワード線ＷＬｓ」と称する場合がある）に繋がる転送線ＴＳに書き込み電圧ＶＰＧＭを印
加し、選択ワード線ＷＬｓ以外の選択されないワード線（以降「非選択ワード線ＷＬｎｓ
」と称する場合がある）に繋がる転送線ＴＳにパス電圧ＶＰＡＳＳなどを印加する。なお
、パス電圧ＶＰＡＳＳは全ての非選択ワード線ＷＬｎｓにおいて同じ電圧である場合に限
られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。
【００５２】
なお、それぞれのＮＡＮＤストリングＮＳにおいて、メモリセルＭＣは共通ソース線Ｃ
ＥＬＳＲＣ側から書き込まれていく場合が多い。
【００５３】
選択ワード線ＷＬｓに接続されるメモリセルＭＣのしきい値電圧を上昇させたい場合は
、ビット線制御回路２がビット線ＢＬの電圧を、例えば、０Ｖに設定する。その結果、ビ
ット線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差が大きくなり、電荷蓄積層ＦＧ
に電荷が注入される。選択ワード線ＷＬｓに接続されるメモリセルＭＣのしきい値電圧を
上昇させたくない場合は、ビット線制御回路２がビット線ＢＬの電圧を、例えば、２．５
Ｖに設定する。その結果、メモリセルＭＣのチャネルがいわゆるセルフブーストにより上
昇する。ビット線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差は小さくなり、電荷
蓄積層ＦＧに電荷は殆ど注入さない。
【００５４】
ベリファイ動作は、制御回路５が、選択ワード線ＷＬｓを選択し、選択ワード線ＷＬｓ
にベリファイ電圧ＶＣＧＶＶを印加することにより行われる。言い換えると、１つのペー
ジが選択されると言える。選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓには、メモ
リセルＭＣのしきい値電圧によらず、メモリセルＭＣをオンにするパス電圧ＶＲＥＡＤが
印加される。このパス電圧ＶＲＥＡＤは全ての非選択ワード線ＷＬｎｓに同じ電圧が印加
される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。
【００５５】
ここで、共通ソース線ＣＥＬＳＲＣに０Ｖを、ビット線ＢＬにプリチャージ電圧を印加
した後、選択トランジスタＳＤ、ＳＳをオンにする。ここで、メモリセルＭＣのしきい値
電圧がベリファイ電圧よりも高ければ、ビット線ＢＬに充電された電圧が放電しない。こ
の結果が、センスアンプでセンス、ラッチされ、メモリセルＭＣのデータは“０”データ
と判断される。一方、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも低ければ、
ビット線ＢＬに充電された電圧が放電する。この結果が、センスアンプでセンス、ラッチ
され、メモリセルＭＣのデータは“１”データと判断される。
【００５６】
制御回路５はベリファイ電圧を、ベリファイ電圧ＶＣＧ＿ＡＶ、ＶＣＧ＿ＢＶ、ＶＣＧ
＿ＣＶと変化させる事により、選択メモリセルＭＣが設定されたしきい値電圧に書き込ま
れたかどうか判断する。
【００５７】
なお、メモリセルのセルウェル５５には０Ｖ（場合によっては正の電圧）を印加するこ
とができる。メモリセルＭＣが設定されたしきい値電圧に書き込まれていない場合には、
書き込み電圧ＶＰＧＭをステップアップさせて、再度書き込み動作が行われる。
【００５８】
（読み出し動作）
ＮＡＮＤ型フラッシュメモリのデータの読み出し動作を説明する。制御回路５が、複数
のワード線ＷＬから１つの選択ワード線ＷＬｓを選択し、選択ワード線ＷＬｓに読み出し
電圧Ｖｃｇｒｖを印加することにより行われる。言い換えると、１つのページが選択され
ると言える。選択ワード線ＷＬｓ以外の非選択ワード線ＷＬｎｓには、メモリセルＭＣの
しきい値電圧によらず、メモリセルＭＣをオンにする読み出しパス電圧Ｖｒｅａｄが印加
される。この読み出しパス電圧Ｖｒｅａｄは全ての非選択ワード線ＷＬｎｓに同じ電圧が
印加される場合に限られず、非選択ワード線ＷＬｎｓ間で異なっていても良い。ここで、
共通ソース線に０Ｖを、ビット線ＢＬにプリチャージ電圧を印加した後、選択トランジス
タＳＤ、ＳＳをオンにする。ここで、メモリセルＭＣのしきい値電圧がベリファイ電圧よ
りも高ければ、ビット線ＢＬに充電された電圧は放電しない。このビット線ＢＬの電位が
、センスアンプ回路Ｓ／Ａで検知され、メモリセルＭＣのデータは“０”データと判断さ
れる。一方、メモリセルＭＣのしきい値電圧がベリファイ電圧よりも低ければ、ビット線
ＢＬに充電された電圧が放電する。このビット線ＢＬの電位が、センスアンプ回路Ｓ／Ａ
で検知されメモリセルＭＣのデータは“１”データと判断される。なお、メモリセルのセ
ルウェル５５には０Ｖ（場合によっては正の電圧）を印加することができる。
【００５９】
読み出すページ（ここでは「上位ページ」などを意味している）により読み出し電圧Ｖ
ｃｇｒｖは異なる。図９に示す例では、読み出し電圧Ｖｃｇｒｖはそれぞれのしきい値分
布間に設定される。例えば、“Ｅ”分布と“Ａ”分布の間には読み出し電圧ＶＣＧ＿ＡＲ
が、“Ａ”分布と“Ｂ”分布の間には読み出し電圧ＶＣＧ＿ＢＲが、“Ｂ”分布と“Ｃ”
分布の間には読み出し電圧ＶＣＧ＿ＣＲが設定される。
【００６０】
（消去動作）
消去動作は、例えば、ブロック単位で行われる。制御回路５は図７の「消去」に示した
電圧を印加する。その結果、ワード線ＷＬｓとメモリセルＭＣのチャネルとの間の電位差
が大きくなり、電荷蓄積層ＦＧに蓄積された電荷がｐ型ウェル領域に引き抜かれる。メモ
リセルＭＣのデータを消去したく無い場合は、ワード線を非選とし、非選択ワード線ＷＬ
ｎｓをフローティング状態とする。その結果、非選択ワード線ＷＬｎｓはブースト効果に
より上昇し、非選択ワード線ＷＬｎｓとメモリセルＭＣのチャネルとの間の電位差は小さ
くなる。よって、電荷蓄積層ＦＧに蓄積された電荷は殆どｐ型ウェル領域に引き抜かれな
い。消去動作後、ブロック内の全てのメモリセルＭＣのしきい値電圧は、図９の“Ｅ”分
布になる。
【００６１】
（第１の実施形態）
ＮＡＮＤ型フラッシュメモリはコストダウンのために縮小化されている。その結果、ビ
ット線ＢＬの配線幅が小さくなり、ビット線ＢＬの配線抵抗が上昇してしまう。また、ビ
ット線ＢＬの配線幅が小さくなると加工ばらつきの影響が大きくなる。よって、クランプ
電圧ＢＬＣの制御値を画一的に決定にしてしまうと、クランプ電圧ＢＬＣの調整が不十分
な場合がでてくる。例えば、加工ばらつきによりＮＡＮＤ型フラッシュメモリのチップ毎
にビット線ＢＬの配線抵抗が異なってくる場合などである。
【００６２】
そこで、図１０に示すようにクランプ電圧ＢＬＣの設定値（トリミング電圧）を決定す
る。図１０はクランプ電圧ＢＬＣの設定値を決定するフローチャートの一例を示したもの
である。クランプ電圧ＢＬＣの設定値を調整は、例えば、製品出荷前のダイソートテスト
、出荷テスト時に行うことができる。また、製品出荷後において、客先にて設定値の調整
を行うこともできる。以下では、一例として、ダイソートテスト時にクランプ電圧ＢＬＣ
の設定値を調整する場合を説明する。
【００６３】
ダイソートテストは、例えば、外部テスター、または、ＮＡＮＤ型フラッシュメモリ内
に配置されたテスト実行回路により実施する。以降、総称して「テスター」と称する。第
１ステップ（ステップＳＴ１）において、トランジスタＴ１のゲート電極に与えるクラン
プ電圧ＢＬＣとして初期電圧Ｖｂｌｃを印加した場合、共通ソース線ＣＥＬＳＲＣに判定
電流が流れる時の配線ＶＧｂに印加する第１トリミング電圧Ｖｇｂｔｕｎを決定する。
【００６４】
まず、テスターは制御回路５を制御して、それぞれのセンスアンプＳＡのトランジスタ
Ｔ１、Ｔ４及びＴ１２をオンさせる。ここで、トランジスタＴ１のゲート電極に印加する
クランプ電圧ＢＬＣ０〜ＢＬＣ−ｍを初期電圧Ｖｂｌｃ（共通ソース線ＣＥＬＳＲＣの設
定電位から１Ｖ〜２Ｖ程度高い電圧）にする。その結果、ビット線ＢＬ０〜ｍが充電され
る。
【００６５】
テスターは制御回路５を制御して、ディスチャージトランジスタＤＣＴｂのゲート電極
（制御線）は配線ＶＧｂに電圧Ｖｇｂｔの初期値として初期電圧Ｖｇｂｔ０（共通ソース
線ＣＥＬＳＲＣの設定電位から１Ｖ〜２Ｖ程度高い電圧）を印加する（ステップＳ１−１
）。この時、テスターは制御回路５を制御して、例えば、配線ＶＧｔに０Ｖを与えディス
チャージトランジスタＤＣＴｔ０〜ｍをオフさせる。また、テスターは制御回路５を制御
して、配線ＧＳＲＣに電圧VＳＲＣ（約１〜２V程度）を印加する。
【００６６】
ここで配線ＧＳＲＣの電圧制御は、例えば、図１３に示す制御回路で行うことができる
。図１３に、ソース線ドライバＳＲＣＤのドライバ制御回路図の一例を示す。ドライバ制
御回路は１つの比較器Ｈ１とトランジスタＨＰ１と電流源Ｄ１を有している。トランジス
タＨＰ１は、例えば、ｐ型ＭＯＳトランジスタである。比較器Ｈ１には共通ソース線ＣＥ
ＬＳＲＣの電位と基準電位ＶＲＥＦ＿ＳＲＣが入力される。比較器Ｈ１の出力はトランジ
スタＨＰ１のゲート電極（制御線）に接続されている。トランジスタＨＰ１の一端は電源
電圧に接続されており、他端はノードＮ１に接続されている。電流源Ｄ１はノードＮ１と
接地電圧の間に配置されている。ノードＮ１は配線ＧＳＲＣに接続されている。
【００６７】
ドライバ制御回路はいわゆるフィードバック回路である。共通ソース線の電位が基準電
位ＶＲＥＦ＿ＳＲＣよりも高い場合は、比較器がＬレベルを出力する。その結果、トラン
ジスタＨＰ１に流れる電流が増加しノードＮ１の電位が上昇する。その結果、配線ＧＳＲ
Ｃの電位が上昇し、ソースドライバトランジスタＳＲＣＴに流れる電流が増加し、共通ソ
ース線ＣＥＬＳＲＣの電位が低くなる。一方、共通ソース線の電位が基準電位ＶＲＥＦ＿
ＳＲＣよりも低い場合は、比較器がＨレベルを出力する。その結果、トランジスタＨＰ１
に流れる電流が減少し、電流源Ｄ１によってノードＮ１の電位は減少する。その結果、配
線ＧＳＲＣの電位が低くなり、ソースドライバトランジスタＳＲＣＴに流れる電流が減少
し、共通ソース線ＣＥＬＳＲＣの電位が高くなる。以上の動作により共通ソース線ＣＥＬ
ＳＲＣの電位は基準電位ＶＲＥＦ＿ＳＲＣとほぼ同電位に制御される。
【００６８】
第１ステップ（ステップＳＴ１）の電流経路の一例を図１１に示す。ここで、図１１の
センスアンプＳＡには便宜上、トランジスタＴ１のみ図示している。また、メモリセルア
レイ１はゾーンＺＣ０〜３を合わせた形で表示している。ゾーンＺＣ０〜３は大きく（例
えば、１０ｍｍ程度）、ビット線ＢＬ０〜ｍは大部分がゾーンＺＣ０〜３を通過する部分
である。すなわち、ビット線ＢＬ０〜ｍの配線抵抗は、大部分がゾーンＺＣ０〜３上に存
在する。ここで、ビット線ＢＬ０〜ｍが配線抵抗を有していること明確にするため抵抗で
表現する。
【００６９】
それぞれのビット線ＢＬ０〜ｍにはビット線電流Ｉ＿ＢＬが流れる。それぞれのビット
線電流Ｉ＿ＢＬはそれぞれのビット線ＢＬ０〜ｍから、ディスチャージトランジスタＤＣ
Ｔｂ０〜ｍを介して、共通ソース線ＣＥＬＳＲＣに流れる。ここで、ビット線ＢＬ０〜ｍ
は１ページ分（例えば、２１０本）配置されている。よって、共通ソース線ＣＥＬＳＲＣ
に流れる電流は、ビット線ＢＬ０〜ｍに流れる電流の和である。ここで、共通ソース線Ｃ
ＥＬＳＲＣに流れる電流をビット線総電流Ｉ＿ＢＬＴとする。
【００７０】
ここで、ビット線総電流Ｉ＿ＢＬＴはソースドライバトランジスタＳＲＣＴを介して接
地電圧に流れる。ここで、ビット線総電流Ｉ＿ＢＬＴは図１４に示す、ビット線電流検知
回路で検知される。
【００７１】
図１４に、ビット線電流検知回路の回路図の一例を示す。検知回路は１つの比較器Ｈ２
とトランジスタＨＮ１と電流源Ｄ２を有している。トランジスタＨＮ１は、例えば、ｎ型
ＭＯＳトランジスタである。比較器Ｈ２にはノードＮ２の電位と基準電位ＶＲＥＦ＿ＳＲ
Ｃが入力される。比較器Ｈ２の出力は、例えば、制御回路５等に接続されている。電流源
Ｄ２はノードＮ２と電源電圧の間に配置されている。トランジスタＨＮ１は一端がノード
Ｎ２に接続され、他端は接地電圧に接続されている。トランジスタＨＮ１のゲート電極（
制御線）は配線ＧＳＲＣに接続されている。
【００７２】
ここで、トランジスタＨＮ１のゲート幅は、複数のソースドライバトランジスタＳＲＣ
Ｔのゲート幅を足した値の１／α倍である。なお、トランジスタＨＮ１のゲート長は、ソ
ースドライバトランジスタＳＲＣＴのゲート長とほぼ等しくすることができる。例えば、
トランジスタＨＮ１と同じ形状のソースドライバトランジスタＳＲＣＴがα個配置されて
いた場合、ビット線電流検知回路にはトランジスタＨＮ１を１つ配置すればよい。
【００７３】
また、電流源Ｄ２は判定電流×ビット線本数の１／α倍の電流を流すことのできる電流
源である。ここで判定電流は２０ｎＡ〜８０ｎＡ程度である。ここで、トランジスタＨＮ
１のゲート電極はソースドライバトランジスタＳＲＣＴのゲート電極と共有されていると
言える。よって、トランジスタＨＮ１にはビット線総電流Ｉ＿ＢＬＴの１／α倍が流れる
。すなわち、ビット線総電流Ｉ＿ＢＬＴの１／αが判定電流×ＢＬ本数／αより大きくな
ると、言い換えればビット線電流Ｉ＿ＢＬの平均値が判定電流より大きくなると、ノード
Ｎ２の電位がＶＲＥＦ＿ＳＲＣより低くなり比較器Ｈ２により出力ＦＬＡＧがＨレベルに
なる。
【００７４】
次に、制御回路５は比較器Ｈ２の出力ＦＬＡＧのレベルを確認する（ステップＳＴ１−
２）。ここで、出力ＦＬＡＧがＬレベルで有る場合、制御回路５は配線ＶＧｂに印加する
電圧Ｖｇｂｔを初期電圧Ｖｇｂｔ０からΔＶｇずつ上昇させる（ステップＳＴ１−３）。
再度、制御回路５はステップＳＴ１−２に戻り、比較器Ｈ２の出力ＦＬＡＧのレベルを確
認する。一方、制御回路５は出力ＦＬＡＧがＨレベルになったときの電圧Ｖｇｂｔを第１
トリミング電圧Ｖｇｂｔｕｎとする（ステップＳＴ１−４）。すなわち、出力ＦＬＡＧが
Ｈレベルになるまで、配線ＶＧｂに印加する電圧をΔＶｇ上昇ずつ上昇させ、通ソース線
ＣＥＬＳＲＣに判定電流が流れる時の第１トリミング電圧Ｖｇｂｔｕｎを決定する。
【００７５】
次に、第２ステップ（ステップＳＴ２）において、ディスチャージトランジスタＤＣＴ
ｔのゲート電極（配線ＶＧｔ）に第１トリミング電圧Ｖｇｂｔｕｎを印加した場合、共通
ソース線ＣＥＬＳＲＣに判定電流が流れる時のトランジスタＴ１のゲート電極に印加され
る第２トリミング電圧ＶＤＡＣｔを決定する。なお、第１ステップ（ステップＳＴ１）と
同様の部分は説明を省略する。
【００７６】
まず、テスターは制御回路５を制御して、それぞれのセンスアンプＳＡのトランジスタ
Ｔ１、Ｔ４及びＴ１２をオンさせる。ここで、トランジスタＴ１のゲート電極に印加する
クランプ電圧ＢＬＣ０〜ＢＬＣ−ｍを初期電圧Ｖｂｌｃにする（ステップＳＴ２−１）。
その結果、ビット線ＢＬ０〜ｍが充電される。
【００７７】
テスターは制御回路５を制御して、ディスチャージトランジスタＤＣＴｔのゲート電極
（制御線）は配線ＶＧｔに第１トリミング電圧Ｖｇｂｔｕｎを印加する（ステップＳＴ２
−１）。この時、テスターは制御回路５を制御して、例えば、配線ＶＧｂに０Ｖを与えデ
ィスチャージトランジスタＤＣＴｂ０〜ｍをオフさせる。また、テスターは制御回路５を
制御して、配線ＧＳＲＣに電圧ＶＳＲＣ（約１〜２V程度）を印加する。
【００７８】
第２ステップ（ＳＴ２）の電流経路の一例を図１２に示す。それぞれのビット線ＢＬ０
〜ｍにはビット線電流Ｉ＿ＢＬが流れる。それぞれのビット線電流Ｉ＿ＢＬはそれぞれの
ビット線ＢＬ０〜ｍから、ディスチャージトランジスタＤＣＴｔ０〜ｍを介して、共通ソ
ース線ＣＥＬＳＲＣに流れる。ここで、第１ステップ（ステップＳＴ１）と異なり、ビッ
ト線電流Ｉ＿ＢＬはゾーンＺＣ０〜３上のビット線ＢＬの配線抵抗が高い部分にも流れて
いる。すなわち、第２ステップの初期において、ビット線電流Ｉ＿ＢＬは第１ステップよ
りも小さくなっている。同様に、第２ステップ（ステップＳＴ２）の初期において、共通
ソース線ＣＥＬＳＲＣに流れるビット線総電流Ｉ＿ＢＬＴも第１ステップ（ステップＳＴ
１）のビット線総電流よりも小さくなっている。
【００７９】
ここで、ビット線総電流Ｉ＿ＢＬＴはソースドライバトランジスタＳＲＣＴを介して接
地電圧に流れる。ここで、ビット線総電流Ｉ＿ＢＬＴは図１４に示す、ビット線電流検知
回路で検知される。
【００８０】
次に、制御回路５は図１４に示す比較器Ｈ２の出力ＦＬＡＧのレベルを確認する（ステ
ップＳＴ２−２）。ここで、出力ＦＬＡＧがＬレベルで有る場合、制御回路５はトランジ
スタＴ１のゲート電極に印加するクランプ電圧ＢＬＣをΔＶｇｄ上昇させる（ステップＳ
Ｔ２−３）。再度、制御回路５はステップＳＴ２−２に戻り、比較器Ｈ２の出力ＦＬＡＧ
のレベルを確認する。一方、制御回路５は出力ＦＬＡＧがＨレベルになったときのクラン
プ電圧ＢＬＣを第２トリミング電圧ＶＤＡＣｔとする（ステップＳＴ２−４）。すなわち
、出力ＦＬＡＧがＨレベルになるまで、トランジスタＴ１のゲート電極に印加するクラン
プ電圧ＢＬＣを初期電圧ＶｂｌｃからΔＶｇｄずつ上昇させ、共通ソース線ＣＥＬＳＲＣ
に判定電流×ビット線本数が流れる時の第２トリミング電圧ＶＤＡＣｔを決定する。
【００８１】
ここで、トランジスタＴ１のしきい値電圧を「Ｖｔｈ」と、第２トリミング電圧ＶＤＡ
Ｃｔと初期電圧Ｖｂｌｃの差を「ＤＡＣｔｕ」と、図１１、１２で示したビット線ＢＬの
配線抵抗をＲ＿ＢＬとする。また、ディスチャージトランジスタＤＣＴｂ、ＤＣＴｔのド
レインはビット線ＢＬに接続された側の拡散層であるとする。
【００８２】
第１ステップにおけるディスチャージトランジスタＤＣＴｂのドレイン電圧は
（１）初期電圧Ｖｂｌｃ−Ｖｔｈ
となる。
【００８３】
一方、第２ステップにおけるディスチャージトランジスタＤＣＴｔのドレイン電圧は
（２）初期電圧Ｖｂｌｃ＋ＤＡＣｔｕ−Ｖｔｈ−Ｒ＿ＢＬ×Ｉ＿ＢＬ
となる。ここで（１）と（２）において、共通ソース線ＣＥＬＳＲＣに流れる電流は判定
電流である。すなわち、第１ステップ及び第２ステップにおいてビット線ＢＬに流れる電
流は同じである。つまり（１）、（２）の電圧が等しくなるように第２トリミング電圧Ｖ
ＤＡＣｔを決定していると言える。よってＤＡＣｔｕ=Ｒ＿ＢＬ×Ｉ＿ＢＬとなり、ビッ
ト線の電位降下分だけクランプ電圧ＢＬＣをＤＡＣｔｕだけ上げていることになる。
【００８４】
この結果を利用して、第３ステップ（ＳＴ３）において、それぞれのゾーンＺＣに適し
たクランプ電圧ＢＬＣを決定する。テスターは、第２トリミング電圧ＶＤＡＣｔと初期電
圧Ｖｂｌｃの差を計算し、第３トリミング電圧ＤＡＣｔｕを求める。テスターはゾーンＺ
Ｃの数を考慮して第４トリミング電圧ＤＡＣｔｕｍを算出する。ゾーンＺＣの数がｍ個の
場合（ｍは２以上の自然数）、第４トリミング電圧ＤＡＣｔｕｍは、第３トリミング電圧
ＤＡＣｔｕ／（ｍ−１）になる。
【００８５】
次に、第４ステップ（ＳＴ４）においてテスターは第４トリミング電圧ＤＡＣｔｕｍを
ロム領域ＲＯなどに記憶する。
【００８６】
（効果）
それぞれのＮＡＮＤ型フラッシュメモリのチップ毎に最適なトリミング電圧を用いてク
ランプ電圧ＢＬＣを制御することができる。その結果、それぞれのゾーンＺＣに配置され
たメモリセルＭＣから最適なクランプ電圧を用いて読み出し動作などを行うことができる
。例えば、加工ばらつきによりＮＡＮＤ型フラッシュメモリのチップ毎にビット線ＢＬの
配線抵抗が異なってくる場合でも、各チップ毎に最適なトリミング電圧を決定することが
できる。その結果、信頼性の高いＮＡＮＤ型フラッシュメモリを提供することができる。
【００８７】
また、トリミング電圧の決定は１本のビット線ＢＬを用いるのではなく、複数のビット
線ＢＬを用いている。すなわち、ページ単位でトリミング電圧を決定している。その結果
、各ビット線ＢＬの加工ばらつきによる抵抗変化を平均化することができる。その結果、
適正なトリミング電圧を算出することができる。
【００８８】
（第２の実施形態）
第１の実施形態では、ディスチャージトランジスタＤＣＴｂ、ＤＣＴｔを用いてトリミ
ング電圧を決定した。一方、第２の実施形態では、選択トランジスタＳＳ、ＳＤのいずれ
かを用いてトリミング電圧を決定する。なお、第１の実施形態と同様の構成及び動作は説
明を省略する。
【００８９】
図１５は第２の実施形態におけるクランプ電圧ＢＬＣの設定値（トリミング電圧）を決
定するフローチャートの一例を示したものである。また、ビット線電流検知回路やソース
線ドライバＳＲＣＤのドライバ制御回路図は第１の実施形態と同じものを用いることがで
きる。
【００９０】
まず、Ｙ方向において、ゾーンＺＣ０のセンスアンプ回路群ＳＡＣにもっとも近いブロ
ックＢＬＫ０のメモリセルＭＣを消去状態にしておく。同様に、Ｙ方向において、ゾーン
ＺＣ３のセンスアンプ回路群ＳＡＣから最も遠いブロックＢＬＫｐのメモリセルＭＣを消
去状態にしておく（ステップＳＴ１１−１）。なお、例えば、前のダイソートテストでメ
モリセルＭＣが消去状態となっている場合は、ステップＳＴ１１−１は省略することがで
きる。
【００９１】
次に、第１の実施形態と同様にビット線ＢＬ０〜ｍを充電する。テスターは制御回路５
を制御してブロックＢＬｋ０の選択ゲートＳＧＤまたは選択ゲートＳＧＳに電圧Ｖｇｂｔ
の初期値として初期電圧Ｖｇｂｔ０を印加するよう制御する（ステップＳＴ１１−２）。
ここで、電圧Ｖｇｂｔが印加された選択ゲートをトリミング選択ゲートＳＧＴと称する。
【００９２】
なお、ブロックＢＬＫ０の電圧Ｖｇｂｔが印加されない選択ゲートには、選択ゲートト
ランジスタＳＳ、ＳＤをオンする電圧Ｖｓｏｎ（約４〜６V程度）を印加しておく。ブロ
ックＢＬＫ０以外の選択ゲートＳＧＳ、ＳＧＤは選択ゲートトランジスタＳＳ、ＳＤをオ
フする電圧Ｖｓｏｆｆ（Ｖｓｏｆｆ＜Ｖｓｏｎ）を印加する。電圧Ｖｓｏｆｆは、例えば
、０Ｖである。また、ブロックＢＬＫ０のワード線ＷＬにはメモリセルＭＣをオンさせる
電圧を印加する。また、テスターは制御回路５を制御して、配線ＧＳＲＣに電圧ＶＳＲＣ
を印加する。
【００９３】
このように、ブロックＢＬＫ０、ＢＬＫｐのメモリセルＭＣを一律に消去状態にするこ
とにより、各ページ毎にメモリセルＭＣを書き込み、メモリセルＭＣのしきい値電圧を調
整する必要がない。その結果、トリミング電圧の決定を早く行うことができる。
【００９４】
ここで、第１ステップ（ステップＳＴ１１）の電流経路の一例を図１６に示す。それぞ
れのビット線ＢＬ０〜ｍにはビット線電流Ｉ＿ＢＬが流れる。それぞれのビット線電流Ｉ
＿ＢＬはそれぞれのビット線ＢＬ０〜ｍから、ブロックＢＬＫ０のＮＡＮＤストリングＮ
Ｓ００〜ｍ０を介して、共通ソース線ＣＥＬＳＲＣに流れる。ここで、ビット線ＢＬ０〜
ｍは１ページ分（例えば、２１０本）配置されている。よって、共通ソース線ＣＥＬＳＲ
Ｃに流れる電流は、ビット線ＢＬ０〜ｍに流れる電流の和である。ここで、共通ソース線
ＣＥＬＳＲＣに流れる電流をビット線総電流Ｉ＿ＢＬＴとする。
【００９５】
ここで、ビット線総電流Ｉ＿ＢＬＴはソースドライバトランジスタＳＲＣＴを介して接
地電圧に流れる。ここで、ビット線総電流Ｉ＿ＢＬＴは図１４に示す、ビット線電流検知
回路で検知される。
【００９６】
制御回路５は比較器Ｈ２の出力ＦＬＡＧのレベルを確認する（ステップＳＴ１１−３）
。ここで、出力ＦＬＡＧがＬレベルで有る場合、制御回路５はトリミング選択ゲートＳＧ
Ｔに印加する電圧をΔＶｇ上昇させる（ステップＳＴ１１−４）。再度、制御回路５はス
テップＳＴ１−３に戻り、比較器Ｈ２の出力ＦＬＡＧのレベルを確認する。一方、制御回
路５は出力ＦＬＡＧがＨレベルになったときの電圧Ｖｇｂｔを第１トリミング電圧Ｖｇｂ
ｔｕｎとする（ステップＳＴ１−５）。すなわち、出力ＦＬＡＧがＨレベルになるまで、
トリミング選択ゲートＳＧＴに印加する電圧Ｖｇｂｔを初期電圧Ｖｇｂｔ０からΔＶｇ上
昇ずつ上昇させ、共通ソース線ＣＥＬＳＲＣに判定電流が流れる時の第１トリミング電圧
Ｖｇｂｔｕｎを決定する。
【００９７】
次に、第２ステップ（ステップＳＴ１２）において、ブロックＢＬＫｐのトリミング選
択ゲートＳＧＴに第１トリミング電圧Ｖｇｂｔｕｎを印加した場合、共通ソース線ＣＥＬ
ＳＲＣに判定電流×ビット線本数が流れる時のトランジスタＴ１のゲート電極に印加され
る第２トリミング電圧ＶＤＡＣｔを決定する。
【００９８】
まず、テスターは制御回路５を制御して、それぞれのセンスアンプＳＡのトランジスタ
Ｔ１、Ｔ４及びＴ１２をオンさせる。ここで、トランジスタＴ１のゲート電極に印加する
クランプ電圧ＢＬＣ０〜ＢＬＣ−ｍを初期電圧Ｖｂｌｃにする（ステップＳＴ１２−１）
。その結果、ビット線ＢＬ０〜ｍが充電される。
【００９９】
テスターは制御回路５を制御して、ブロックＢＬＫｐのトリミング選択ゲートＳＧＴに
第１トリミング電圧Ｖｇｂｔｕｎを印加する（ステップＳＴ１２−１）。この時、テスタ
ーは制御回路５を制御して、例えば、ブロックＢＬＫｐの第１トリミング電圧Ｖｇｂｔｕ
ｎが印加されない選択ゲートには電圧Ｖｓｏｎを印加しておく。ブロックＢＬＫｐ以外の
選択ゲートＳＧＳ、ＳＧＤは電圧Ｖｓｏｆｆを印加する。なお、ブロックＢＬＫｐのワー
ド線ＷＬにはメモリセルＭＣをオンさせる電圧を印加する。
【０１００】
第２ステップ（ステップＳＴ１２）の電流経路の一例を図１７に示す。それぞれのビッ
ト線ＢＬ０〜ｍにはビット線電流Ｉ＿ＢＬが流れる。それぞれのビット線電流Ｉ＿ＢＬは
それぞれのビット線ＢＬ０〜ｍから、ＮＡＮＤストリングＮＳ０ｐ〜ＮＳｍｐを介して、
共通ソース線ＣＥＬＳＲＣに流れる。ここで、共通ソース線ＣＥＬＳＲＣに流れる電流を
ビット線総電流Ｉ＿ＢＬＴとする。
【０１０１】
制御回路５は図１４に示す比較器Ｈ２の出力ＦＬＡＧのレベルを確認する（ステップＳ
Ｔ１２−２）。ここで、出力ＦＬＡＧがＬレベルで有る場合、制御回路５はトランジスタ
Ｔ１のゲート電極に印加するクランプ電圧ＢＬＣをΔＶｇｄ上昇させる（ステップＳＴ１
２−３）。再度、制御回路５はステップＳＴ２２−２に戻り、比較器Ｈ２の出力ＦＬＡＧ
のレベルを確認する。一方、制御回路５は出力ＦＬＡＧがＨレベルになったときのクラン
プ電圧ＢＬＣを第２トリミング電圧ＶＤＡＣｔとする（ステップＳＴ１２−４）。すなわ
ち、出力ＦＬＡＧがＨレベルになるまで、トランジスタＴ１のゲート電極に印加するクラ
ンプ電圧ＢＬＣを初期電圧ＶｂｌｃからΔＶｇｄ上昇ずつ上昇させ、共通ソース線ＣＥＬ
ＳＲＣに判定電流×ビット線本数が流れる時の第２トリミング電圧ＶＤＡＣｔを決定する
。
【０１０２】
以降は第１の実施形態の、第３ステップ（ＳＴ１３）及び第４ステップ（ＳＴ１４）と
同様の動作を行う。
【０１０３】
ここではゾーンＺＣ０のセンスアンプ回路群ＳＡＣにもっとも近いブロックＢＬＫ０を
用いたが、数十ブロック以内のブロック（例えばＢＬＫ１、ＢＬＫ２、・・・ＢＬＫ１９
のどれか）を用いても問題ない。同様にゾーンＺＣ３のセンスアンプ回路群ＳＡＣから最
も遠いブロックＢＬＫｐではなく、数十ブロック以内のブロック（例えばＢＬＫｐ−１、
ＢＬＫｐ−２、・・・ＢＬＫｐ−１９のどれか）を用いても問題ない。
【０１０４】
（効果）
第２の実施形態ではＮＡＮＤストリングＮＳを用いて最適なクランプ電圧ＢＬＣのトリ
ミング電圧を決定している。すなわち、実際に動作する状態に近い状態で最適なクランプ
電圧ＢＬＣのトリミング電圧を決定している。その結果、信頼性の高いＮＡＮＤ型フラッ
シュメモリを提供することができる。
【０１０５】
また、トリミング電圧の決定は１本のビット線ＢＬを用いるのではなく、複数のビット
線ＢＬを用いている。すなわち、ページ単位でトリミング電圧を決定している。その結果
、各ビット線ＢＬの加工ばらつきによる抵抗変化を平均化することができる。その結果、
適正なトリミング電圧を算出することができる。
【０１０６】
（第２の実施形態の変形例）
第２の実施形態では、センスアンプ回路群ＳＡＣに最も近いブロックＢＬＫ０と最も遠
いブロックＢＬＫｐを用いてトリミング電圧を決定した。ここで、第２の実施形態の変形
例では、複数のブロックＢＬＫを用いてトリミング電圧を決定する。なお、第１の実施形
態及び第２の実施形態と同様の構成は説明を省略する。
【０１０７】
図１８は第２の実施形態の変形例におけるトリミングに用いるブロックＢＬＫの一例を
示したものである。例えば、図１８に示すように、Ｙ方向において、ゾーンＺＣ０のブロ
ックＢＬＫのうちセンスアンプ回路群ＳＡＣから近い方からａ個（ａは２以上の自然数）
のブロックをトリミングブロック群ＢＬＫｂとする。同様に、Ｙ方向において、ゾーンＺ
Ｃ３のブロックＢＬＫのうちセンスアンプ回路群ＳＡＣから遠い方からｂ個（ｂは２以上
の自然数）をトリミングブロック群ＢＬＫｔとする。
【０１０８】
第２の実施形態の変形例におけるクランプ電圧ＢＬＣの設定値を決定するフローチャー
トは、第２の実施形態と同様であるため、図１５を用いて説明する。
【０１０９】
まず、トリミングブロック群ＢＬＫｂを消去状態にしておく。同様に、トリミングブロ
ック群ＢＬＫｔも消去状態にしておく（ステップＳＴ１１−１）。なお、例えば、前のダ
イソートテストでメモリセルＭＣが消去状態となっている場合は、ステップＳＴ１１−１
は省略することができる。
【０１１０】
次に、第２の実施形態と同様にビット線ＢＬ０〜ｍを充電する。テスターは制御回路５
を制御してトリミングブロック群ＢＬＫｂのトリミング選択ゲートＳＧＴに電圧Ｖｇｂｔ
の初期値として初期電圧Ｖｇｂｔ０を印加するよう制御する（ステップＳＴ１１−２）。
【０１１１】
なお、トリミングブロック群ＢＬＫｂの電圧Ｖｇｂｔが印加されない選択ゲートには、
選択ゲートトランジスタＳＳ、ＳＤをオンする電圧Ｖｓｏｎを印加しておく。トリミング
ブロック群ＢＬＫｂ以外の選択ゲートＳＧＳ、ＳＧＤは電圧Ｖｓｏｆｆを印加する。なお
、ブロックＢＬＫｔのワード線ＷＬにはメモリセルＭＣをオンさせる電圧を印加する。ま
た、テスターは制御回路５を制御して、配線ＧＳＲＣに電圧ＶＳＲＣを印加する。
【０１１２】
その後の第１ステップＳＴ３１の動作は第２の実施形態と同様である。
【０１１３】
次に、第２ステップ（ステップＳＴ１２）において、トリミングブロック群ＢＬＫｔの
トリミング選択ゲートＳＧＴに第１トリミング電圧Ｖｇｂｔｕｎを印加した場合、共通ソ
ース線ＣＥＬＳＲＣに判定電流が流れる時のトランジスタＴ１のゲート電極に印加される
第２トリミング電圧ＶＤＡＣｔを決定する。
【０１１４】
まず、テスターは制御回路５を制御して、それぞれのセンスアンプ回路ＳＡのトランジ
スタＴ１、Ｔ４及びＴ１２をオンさせる。ここで、トランジスタＴ１のゲート電極に印加
するクランプ電圧ＢＬＣ０〜ＢＬＣ−ｍを初期電圧Ｖｂｌｃにする。その結果、ビット線
ＢＬ０〜ｍが充電される。その後の動作は第２の実施形態と同様である。
【０１１５】
（効果）
トリミング電圧を決定するのに用いるＮＡＮＤストリングＮＳの数を増やすことにより
加工ばらつきによる影響を小さくすることができる。すなわち、ブロックＢＬＫ間におけ
るＮＡＮＤストリングＮＳの加工ばらつきを平均化してトリミング電圧を決定することが
できる。その結果、信頼性の高いＮＡＮＤ型フラッシュメモリを提供することができる。
【０１１６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示
したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は
、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、
種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の
範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲
に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【０１１７】
１…メモリセルアレイ、２…ビット線制御回路、３…ワード線制御回路、５…制御回路
、６…昇圧回路、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、ＮＳ…ＮＡＮＤ
ストリング、ＣＥＬＳＲＣ…共通ソース線、ＤＣＴＲｂ、ＤＣＴＲｔ…ディスチャージ回
路、ＳＲＣＤ…ソース線ドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014035776.tif 000009
【図８】
2014035776.tif 000010
【図９】
2014035776.tif 000011
【図１０】
2014035776.tif 000012
【図１１】
2014035776.tif 000013
【図１２】
2014035776.tif 000014
【図１３】
2014035776.tif 000015
【図１４】
2014035776.tif 000016
【図１５】
2014035776.tif 000017
【図１６】
2014035776.tif 000018
【図１７】
2014035776.tif 000019
【図１８】
2014035776.tif 000020