(57)【要約】【課題】環境の温度が変化したときに、圧力センサの検出値に誤差が生じることを抑制する。【解決手段】半導体基板ＳＵＢは第１導電型の半導体基板である。半導体層ＥＰＩは半導体基板ＳＵＢの第１面に形成されている。複数の抵抗部ＲＥＳは、いずれも第２導電型を有しており、半導体層ＥＰＩに形成されている。複数の抵抗部ＲＥＳは互いに離間している。分離領域ＳＥＰは半導体層ＥＰＩに形成された第１導電型の領域であり、複数の抵抗部ＲＥＳを電気的に互いに分離している。凹部ＤＥＰは半導体基板ＳＵＢの第２面に形成されており、平面視で複数の抵抗部ＲＥＳと重なっている。そして半導体層ＥＰＩはエピタキシャル層である。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１面に形成された半導体層と、
前記半導体層に形成され、互いに離間している複数の第２導電型の抵抗部と、
前記半導体層に形成され、前記複数の抵抗部を互いに分離する第１導電型の分離領域と
前記半導体層の第２面に形成され、平面視で前記分離領域及び前記複数の抵抗部と重なる凹部と、
を備え、
前記半導体層はエピタキシャル層である半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記分離領域は、前記抵抗部と同一の第２導電型の不純物を含んでおり、
前記分離領域の厚さ方向における前記第２導電型の不純物の濃度プロファイルは、前記抵抗部の厚さ方向における前記第２導電型の不純物の濃度プロファイルと略同一である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記抵抗部における前記第２導電型の不純物濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下である半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体層の厚さは０．０５μｍ以上０．２μｍ以下である半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記半導体基板の第１面の表層に位置しており、前記半導体基板よりも高濃度の高濃度第１導電型層を備え、
前記半導体層は前記高濃度第１導電型層上に位置している半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記エピタキシャル層は第２導電型であり、
前記複数の抵抗部及び前記分離領域は、前記半導体層に第１導電型の不純物を注入して前記分離領域を形成することにより、形成されている半導体装置。
【請求項７】
第１導電型の半導体基板と、
前記半導体基板の第１面に形成された半導体層と、
前記半導体層に形成され、互いに離間している複数の第２導電型の抵抗部と、
前記半導体層に形成され、前記複数の抵抗部を互いに分離する第１導電型の分離領域と
前記半導体層の第２面に形成され、平面視で前記分離領域及び前記複数の抵抗部と重なる凹部と、
を備え、
前記抵抗部のうち前記半導体層内に位置する部分の厚さ方向において、不純物の濃度プロファイルの最大値と最小値の差は、当該最小値の２０％以下である半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記半導体層はエピタキシャル層である半導体装置。
【請求項９】
第１導電型の半導体基板の第１面に第２導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層に第１導電型の不純物を導入することにより、第１導電型の分離領域、及び前記分離領域によって互いに分離された複数の第２導電型の抵抗部を形成する工程と、
を備える半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記エピタキシャル層を形成する工程において、前記エピタキシャル層の前記第２導電型の不純物濃度を、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下にする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記エピタキシャル層の厚さを０．０５μｍ以上０．２μｍ以下にする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えば圧力センサを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
圧力を検出する圧力センサとしては、例えば特許文献１に記載の半導体装置がある。この半導体装置は、シリコン基板の第１面に歪ゲージを有している。この歪ゲージは、シリコン基板の第１面に不純物を拡散またはイオン注入させることにより、形成されている。そしてシリコン基板の第２面には、凹部が形成されている。この凹部が形成されていることにより、シリコン基板のうち歪ゲージが形成されている部分は薄くなっている。このような構造において、外部の圧力が変動すると歪ゲージに歪が生じ、歪ゲージの抵抗が変化する。上記した圧力センサは、この歪ゲージの抵抗の変化に基づいて、圧力を検出する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１９０９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年は、圧力センサを有する半導体装置が様々な環境で使用されるようになっている。一方、半導体層に不純物を導入することにより形成された導電層の抵抗の変化率は、温度依存性を有している。このような温度依存性を有している場合、圧力センサの検出値が環境の温度によって変化してしまい、圧力センサの検出値に誤差が生じてしまう。本発明者は、この誤差を小さくすることを検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態によれば、半導体基板の第１面には半導体層が形成されている。この半導体層には、互いに離間している複数の抵抗部が設けられている。また、半導体基板の第２面には、凹部が設けられている。この凹部は、平面視で複数の抵抗部と重なっている。そして、半導体層はエピタキシャル層である。
【発明の効果】
【０００６】
前記一実施の形態によれば、環境の温度が変化したときに圧力センサの検出値に誤差が生じることを抑制できる。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】複数の抵抗部の平面レイアウトの一例を示す図である。
【図３】抵抗部を有する圧力センサの等価回路図である。
【図４】半導体装置の製造方法の一例を示す断面図である。
【図５】半導体装置の製造方法の一例を示す断面図である。
【図６】半導体装置の製造方法の一例を示す断面図である。
【図７】抵抗部の抵抗値の温度依存性を示すグラフである。
【図８】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図９】第３の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【０００８】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、半導体基板ＳＵＢ、半導体層ＥＰＩ、複数の抵抗部ＲＥＳ、分離領域ＳＥＰ、及び凹部ＤＥＰを有している。半導体基板ＳＵＢは第１導電型の半導体基板である。半導体層ＥＰＩは半導体基板ＳＵＢの第１面に形成されている。複数の抵抗部ＲＥＳは、いずれも第２導電型を有しており、半導体層ＥＰＩに形成されている。複数の抵抗部ＲＥＳは互いに離間している。分離領域ＳＥＰは半導体層ＥＰＩに形成された第１導電型の領域であり、複数の抵抗部ＲＥＳを電気的に互いに分離している。凹部ＤＥＰは半導体基板ＳＵＢの第２面に形成されており、平面視で複数の抵抗部ＲＥＳと重なっている。そして半導体層ＥＰＩはエピタキシャル層である。また、抵抗部ＲＥＳのうち半導体層ＥＰＩ内に位置する部分において、厚さ方向における不純物の濃度プロファイルの最大値と最小値の差は、この最小値の２０％以下である。以下、詳細に説明する。
【００１０】
なお、以下の説明において、第１導電型をｎ型として、第２導電型をｐ型とする。ただし、第１導電型はｐ型であり、第２導電型はｎ型であってもよい。
【００１１】
半導体基板ＳＵＢは例えばｎ型の単結晶のシリコン基板である。ただし、半導体基板ＳＵＢの第１面は、サファイア層やポリシリコン層であっても良い。半導体基板ＳＵＢがシリコン基板である場合、半導体基板ＳＵＢの表面の結晶方位は、例えば（１００）である。そして、半導体基板ＳＵＢの第１面には、半導体層ＥＰＩが形成されている。半導体層ＥＰＩの厚さは、例えば０．０５μｍ以上０．２μｍ以下である。ただし半導体層ＥＰＩの厚さはこの範囲に限定されない。また、半導体基板ＳＵＢの第２面には凹部ＤＥＰが形成されている。半導体基板ＳＵＢのうち凹部ＤＥＰが形成されている部分の厚さは、例えば５〜１５μｍである。
【００１２】
半導体層ＥＰＩは、ｐ型のエピタキシャル層、例えばｐ型のシリコン層である。半導体層ＥＰＩは、半導体基板ＳＵＢの第１面上にエピタキシャル成長する際に、不純物が導入されている。分離領域ＳＥＰは、半導体層ＥＰＩにｎ型の不純物を導入することにより、形成されている。そして、抵抗部ＲＥＳは、いずれも、半導体層ＥＰＩのうちｎ型の不純物が導入されていない部分である。複数の抵抗部ＲＥＳは、圧力センサの一部である。
【００１３】
このため、抵抗部ＲＥＳの厚さ方向における不純物の濃度プロファイルは、ほぼ一定になり、上記したように最大値と最小値の差は、この最小値の２０％以下になっている。そして抵抗部ＲＥＳのｐ型の不純物濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下であるのが好ましい。
【００１４】
また、分離領域ＳＥＰは抵抗部ＲＥＳと同一のｐ型不純物を含有している。そして、分離領域ＳＥＰの厚さ方向におけるｐ型の不純物の濃度プロファイルは、抵抗部ＲＥＳの厚さ方向におけるｐ型の不純物の濃度プロファイルと略同一である。
【００１５】
また、半導体層ＥＰＩには配線部ＩＮＰが形成されている。配線部ＩＮＰはｐ型の不純物層であり、半導体層ＥＰＩにｐ型の不純物を導入することにより形成されている。このため、配線部ＩＮＰのｐ型の不純物濃度は、抵抗部ＲＥＳのｐ型の不純物濃度よりも高くなっている。配線部ＩＮＰの不純物濃度は、例えば５×１０１９／ｃｍ３以上５×１０２０／ｃｍ３以下である。配線部ＩＮＰは、複数の抵抗部ＲＥＳそれぞれに対して設けられており、いずれも抵抗部ＲＥＳに繋がっている。配線部ＩＮＰは、抵抗部ＲＥＳを後述する第１コンタクトＣＯＮ１に接続するために設けられている。
【００１６】
半導体層ＥＰＩ上には、第１絶縁膜ＩＮＳＬ１及び第２絶縁膜ＩＮＳＬ２がこの順に形成されている。第１絶縁膜ＩＮＳＬ１及び第２絶縁膜ＩＮＳＬ２は、例えば酸化シリコン膜である。第２絶縁膜ＩＮＳＬ２上には、配線ＩＮＣが形成されている。配線ＩＮＣは、第１絶縁膜ＩＮＳＬ１及び第２絶縁膜ＩＮＳＬ２に埋め込まれた第１コンタクトＣＯＮ１を介して配線部ＩＮＰに接続している。
【００１７】
また、第１絶縁膜ＩＮＳＬ１上にはシールド部材ＳＩＥが形成されている。シールド部材ＳＩＥは導電性の材料、例えばポリシリコンによって形成されており、平面視で複数の抵抗部ＲＥＳと重なっている。シールド部材ＳＩＥは、第２絶縁膜ＩＮＳＬ２に埋め込まれた第２コンタクトＣＯＮ２を介して、いずれかの配線ＩＮＣに接続している。これにより、シールド部材ＳＩＥには固定電位、例えば電源電位が印加される。そして、シールド部材ＳＩＥは抵抗部ＲＥＳにノイズが届くことを抑制するシールドとして機能する。
【００１８】
また、半導体基板ＳＵＢの第２面には、封止部材ＣＯＶが設けられている。封止部材ＣＯＶは、例えばガラス基板であり、凹部ＤＥＰを封止している。このため、半導体装置ＳＤの周囲の圧力が変動したとき、凹部ＤＥＰ内と半導体装置ＳＤの周囲の圧力差に変動が生じる。封止部材ＣＯＶはこの圧力差の変動によってもほとんど変形しない。このため、圧力差の変動は、半導体基板ＳＵＢのうち凹部ＤＥＰの底面に位置する部分が歪むことによって吸収される。そして、この部分が歪むと、抵抗部ＲＥＳの抵抗値に変化が生じる。
【００１９】
なお、封止部材ＣＯＶがガラス基板である場合、封止部材ＣＯＶは半導体基板ＳＵＢの第２面に陽極接合されている。
【００２０】
なお、凹部ＤＥＰの内部は真空状態になっている。このようにすると、半導体装置ＳＤの圧力センサの検出値は、圧力の絶対値を示すことになる。ただし、半導体装置ＳＤの圧力センサが差圧を示せばよい場合、封止部材ＣＯＶはなくても良い。
【００２１】
図２は、複数の抵抗部ＲＥＳの平面レイアウトの一例を示す図である。図２に示す例において、凹部ＤＥＰの底面の形状は円形である。そして半導体層ＥＰＩには４つの抵抗部ＲＥＳが設けられている。４つの半導体層ＥＰＩのうちの２つ（抵抗部ＲＥＳ１）は、平面視において凹部ＤＥＰの底面の縁の近くに位置しており、残りの２つ（抵抗部ＲＥＳ２）は凹部ＤＥＰの底面の中心の近くに位置している。２つの抵抗部ＲＥＳ１は、凹部ＤＥＰの底面の中心を基準に点対称に配置されており、２つの抵抗部ＲＥＳ２も、凹部ＤＥＰの底面の中心を基準に点対称に配置されている。２つの抵抗部ＲＥＳ１を結ぶ直線と２つの抵抗部ＲＥＳ２を結ぶ直線は、直交している。
【００２２】
図３は、抵抗部ＲＥＳを有する圧力センサの等価回路図である。２つの抵抗部ＲＥＳ１及び２つの抵抗部ＲＥＳ２は、第１の抵抗部ＲＥＳ１、第１の抵抗部ＲＥＳ２、第２の抵抗部ＲＥＳ１、及び第２の抵抗部ＲＥＳ２の順に直列に接続されている。そして第２の抵抗部ＲＥＳ１の後端は、第１の抵抗部ＲＥＳ１の先端に接続されている。すなわち２つの抵抗部ＲＥＳ１及び２つの抵抗部ＲＥＳ２は、一つのループ回路を形成している。
【００２３】
第１の抵抗部ＲＥＳ１と第１の抵抗部ＲＥＳ２の接続部、及び第２の抵抗部ＲＥＳ１と第２の抵抗部ＲＥＳ２の接続部の間には、定電流源ＣＳが接続されている。そして、第１の抵抗部ＲＥＳ２と第２の抵抗部ＲＥＳ１の接続部には出力端子ＴＥＲ１が接続されており、第２の抵抗部ＲＥＳ２と第１の抵抗部ＲＥＳ１の接続部には出力端子ＴＥＲ２が接続されている。半導体装置ＳＤが有する圧力センサは、出力端子ＴＥＲ１と出力端子ＴＥＲ２の間の電位差の変化を、圧力を示す信号として出力する。
【００２４】
図４〜図６は、図１〜図３に示した半導体装置ＳＤの製造方法の一例を示す断面図である。これらの図に示す半導体装置ＳＤの製造方法は、以下の工程を有している。まず、半導体基板ＳＵＢの第１面に半導体層ＥＰＩを形成する。半導体層ＥＰＩは、ｐ型のエピタキシャル層である。次いで、半導体層ＥＰＩにｎ型の不純物を導入することにより、分離領域ＳＥＰを形成する。複数の抵抗部ＲＥＳは、半導体層ＥＰＩのうちｎ型の不純物が導入されなかった領域である。以下、詳細に説明する。
【００２５】
まず、図４（ａ）に示すように、ｎ型の半導体基板ＳＵＢを準備する。次いで、半導体基板ＳＵＢの第１面上に半導体層ＥＰＩをエピタキシャル成長させる。このとき、原料ガスに不純物ガスを導入する。これにより、半導体層ＥＰＩには、成膜時にｐ型の不純物が導入される。また、半導体層ＥＰＩの深さ方向におけるｐ型の不純物濃度はほぼ一定になる。この不純物濃度は、上記したように、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下であるのが好ましい。
【００２６】
次いで、図４（ｂ）に示すように、半導体層ＥＰＩ上にレジストパターンＲＳＴ１を形成する。レジストパターンＲＳＴ１は、半導体層ＥＰＩのうち抵抗部ＲＥＳとなる領域及び配線部ＩＮＰとなる領域を覆っている。次いで、レジストパターンＲＳＴ１をマスクとして、半導体層ＥＰＩにｎ型の不純物をイオン注入する。これにより、半導体層ＥＰＩには分離領域ＳＥＰが形成される。また、半導体層ＥＰＩのうちｎ型の不純物が注入されなかった領域の少なくとも一部は、抵抗部ＲＥＳとなる。なお、レジストパターンＲＳＴ１は、半導体層ＥＰＩのうち抵抗部ＲＥＳとなる領域のみを覆っていても良い。
【００２７】
その後、図５（ａ）に示すように、レジストパターンＲＳＴ１を除去する。次いで、半導体層ＥＰＩ上にレジストパターンＲＳＴ２を形成する。レジストパターンＲＳＴ２は、半導体層ＥＰＩのうち抵抗部ＲＥＳとなる領域及び分離領域ＳＥＰを覆っているが、配線部ＩＮＰとなる領域を覆っていない。次いで、レジストパターンＲＳＴ２をマスクとして、半導体層ＥＰＩにｐ型の不純物をイオン注入する。これにより、半導体層ＥＰＩには配線部ＩＮＰが形成される。
【００２８】
その後、図５（ｂ）に示すように、レジストパターンＲＳＴ２を除去する。次いで、半導体層ＥＰＩ上に、第１絶縁膜ＩＮＳＬ１を、例えばＣＶＤ法を用いて形成する。次いで、第１絶縁膜ＩＮＳＬ１上に導電膜、例えばポリシリコン膜を形成する。このポリシリコン膜には成膜時に不純物が導入されても良い。この導電膜は、ＣＶＤ法を用いて形成されても良いし、スパッタリング法を用いて形成されても良い。次いで、この導電膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして導電膜を選択的に除去する。これにより、第１絶縁膜ＩＮＳＬ１上にシールド部材ＳＩＥが形成される。その後、レジストパターンを除去する。
【００２９】
次いで、図６にしめすように、シールド部材ＳＩＥ上及び第１絶縁膜ＩＮＳＬ１上に、第２絶縁膜ＩＮＳＬ２を、例えばＣＶＤ法を用いて形成する。次いで、第２絶縁膜ＩＮＳＬ２上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第２絶縁膜ＩＮＳＬ２及び第１絶縁膜ＩＮＳＬ１をエッチングする。これにより、第１コンタクトＣＯＮ１及び第２コンタクトＣＯＮ２を埋め込むための接続孔が形成される。その後、レジストパターンを除去する。
【００３０】
次いで、接続孔内及び第２絶縁膜ＩＮＳＬ２上に導電膜、例えばＡｌ膜を形成する。次いで、この導電膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして導電膜をエッチングする。これにより、第１コンタクトＣＯＮ１、第２コンタクトＣＯＮ２、及び配線ＩＮＣが形成される。なお、第１コンタクトＣＯＮ１及び第２コンタクトＣＯＮ２と、配線ＩＮＣは別工程で形成されても良い。この場合、第１コンタクトＣＯＮ１及び第２コンタクトＣＯＮ２は、配線ＩＮＣとは異なる材料により形成されても良い。また、配線ＩＮＣ及び第２絶縁膜ＩＮＳＬ２は、保護絶縁膜によって覆われても良い。
【００３１】
その後、半導体基板ＳＵＢの第２面にマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして半導体基板ＳＵＢを第２面側からエッチングする。これにより、半導体基板ＳＵＢには凹部ＤＥＰが形成される。このときのエッチングは、ドライエッチングでもよいし、ウェットエッチングであっても良い。そして、必要に応じて半導体基板ＳＵＢの第２面に封止部材ＣＯＶを取り付ける。
【００３２】
次に、本実施形態の効果について説明する。半導体層ＥＰＩの抵抗変化の温度依存性は、半導体層ＥＰＩの不純物濃度によって変化し、かつ、極小値を持つ。このため、抵抗部ＲＥＳの不純物濃度をこの極小値又はその近くにすると、圧力センサの検出値に、温度変化に起因した誤差が生じることを抑制できる。
【００３３】
抵抗部ＲＥＳをイオン注入法で形成した場合、抵抗部ＲＥＳの不純物濃度は深さ方向に変化する。この場合、抵抗部ＲＥＳのうち厚さ方向における少なくとも一部の抵抗値は、温度によって大きく変化してしまう。従って、圧力センサの検出値の誤差を抑制することは難しい。
【００３４】
これに対して本実施形態では、半導体層ＥＰＩをｐ型のエピタキシャル層で形成している。そして、半導体層ＥＰＩのうちｎ型の不純物が導入されていない部分を、抵抗部ＲＥＳとして使用している。従って、抵抗部ＲＥＳの不純物濃度は、深さ方向で変化しにくい。従って、圧力センサの検出値に誤差が生じることを抑制できる。
【００３５】
図７は、半導体層ＥＰＩをシリコン層とした場合における、抵抗部ＲＥＳの抵抗値の温度依存性を示すグラフである。本図に示すように、抵抗部ＲＥＳの不純物が１×１０１７ｃｍ３である場合、抵抗部ＲＥＳの抵抗値は温度によって大きく変化する。これに対して、不純物が１×１０１９ｃｍ３に近づくにつれて、抵抗部ＲＥＳの抵抗値の温度依存性は小さくなる。この温度依存性は、抵抗部ＲＥＳの不純物濃度が１×１０１９ｃｍ３のときに極小となる。そして、不純物濃度が１×１０１９ｃｍ３よりも大きくなるにつれて、この温度依存性は少しずつ大きくなる。
【００３６】
このことから、抵抗部ＲＥＳのｐ型の不純物濃度（すなわち半導体層ＥＰＩのｐ型の不純物濃度）を５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３以下にすると、圧力センサの検出値に誤差が生じることを特に抑制できる。
【００３７】
（第２の実施形態）
図８は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００３８】
まず、半導体基板ＳＵＢはＳＯＩ基板であり、シリコンからなるベース基板ＢＳＵＢ上に埋込絶縁層ＢＩＮＳ及びｎ型のシリコン層ＳＩＬをこの順に積層させた構成を有している。そして半導体層ＥＰＩはシリコン層ＳＩＬ上に形成されており、凹部ＤＥＰはベース基板ＢＳＵＢに形成されている。そして、凹部ＤＥＰを形成するためのエッチングにおいて、埋込絶縁層ＢＩＮＳはエッチングストッパとして機能する。このため、凹部ＤＥＰの底面には、埋込絶縁層ＢＩＮＳが露出している。
【００３９】
本実施形態によっても、第１の実施形態と同様の効果が得られる。また、埋込絶縁層ＢＩＮＳを、凹部ＤＥＰを形成するときのエッチングストッパとして用いているため、凹部ＤＥＰの深さがばらつくことを抑制できる。
【００４０】
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図であり、第２の実施形態における図８に対応している。本実施形態に係る半導体装置ＳＤは、ｎ型の高濃度第１不純物層ＨＤＬを有している点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００４１】
高濃度第１不純物層ＨＤＬは、半導体基板ＳＵＢの第１面の表層に位置している。高濃度第１不純物層ＨＤＬのｎ型の不純物濃度は、半導体基板ＳＵＢ（本実施形態ではシリコン層ＳＩＬ）のｎ型の不純物濃度よりも高い。高濃度第１不純物層ＨＤＬは、半導体基板ＳＵＢの第１面にｎ型の不純物をイオン注入することにより、形成されている。このイオン注入工程は、半導体層ＥＰＩを形成する前に行われる。
【００４２】
本実施形態によっても、第２の実施形態と同様の効果が得られる。また、半導体基板ＳＵＢの第１面の表層に高濃度第１不純物層ＨＤＬを形成しているため、抵抗部ＲＥＳから半導体基板ＳＵＢにｐ型の不純物が拡散しても、抵抗部ＲＥＳが深さ方向に広がることを抑制できる。なお、抵抗部ＲＥＳが深さ方向に広がった場合、抵抗部ＲＥＳの底部の不純物濃度は低くなり、その結果、抵抗部ＲＥＳの下部の抵抗値は、温度によって大きく変化してしまう。
【００４３】
なお、第１の実施形態に係る半導体装置ＳＤにおいて、本実施形態に示した高濃度第１不純物層ＨＤＬを設けても良い。
【００４４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４５】
ＢＩＮＳ 埋込絶縁層
ＢＳＵＢ ベース基板
ＣＯＮ１ 第１コンタクト
ＣＯＮ２ 第２コンタクト
ＣＯＶ 封止部材
ＣＳ 定電流源
ＤＥＰ 凹部
ＥＰＩ 半導体層
ＨＤＬ 高濃度第１不純物層
ＩＮＣ 配線
ＩＮＰ 配線部
ＩＮＳＬ１ 第１絶縁膜
ＩＮＳＬ２ 第２絶縁膜
ＲＥＳ 抵抗部
ＲＳＴ１ レジストパターン
ＲＳＴ２ レジストパターン
ＳＤ 半導体装置
ＳＥＰ 分離領域
ＳＩＥ シールド部材
ＳＩＬ シリコン層
ＳＵＢ 半導体基板
ＴＥＲ１ 出力端子
ＴＥＲ２ 出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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