(57)【要約】【課題】自身の電源がオフ状態になっても、他の半導体集積回路間の送受信が正しくできなくなることを防止できる、半導体集積回路を提供すること。【解決手段】電源端子に接続された電源側電極と、出力端子に接続された出力側電極とを有する出力ＭＯＳトランジスタを備え、前記出力ＭＯＳトランジスタをオン／オフさせることによって前記出力端子に接続される他の半導体集積回路と通信可能な半導体集積回路であって、前記電源端子に接続される電源がオフのときの前記電源端子と前記出力端子との間の電流経路が遮断されるように、前記出力ＭＯＳトランジスタのバックゲートの電位を制御するバックゲート制御回路を備えることを特徴とする、半導体集積回路。【選択図】図３
2014107660.tif 000002
【特許請求の範囲】
【請求項１】
電源端子に接続された電源側電極と、出力端子に接続された出力側電極とを有する出力ＭＯＳトランジスタを備え、前記出力ＭＯＳトランジスタをオン／オフさせることによって前記出力端子に接続される他の半導体集積回路と通信可能な半導体集積回路であって、
前記電源端子に接続される電源がオフのときの前記電源端子と前記出力端子との間の電流経路が遮断されるように、前記出力ＭＯＳトランジスタのバックゲートの電位を制御するバックゲート制御回路を備えることを特徴とする、半導体集積回路。
【請求項２】
前記バックゲート制御回路は、第１の制御回路と第２の制御回路を有し、
前記第２の制御回路は、前記バックゲートと前記電源端子とが前記第１の制御回路によってショートされるとき、前記バックゲートと前記出力端子との間の第１の電流経路を遮断し、
前記第１の制御回路は、前記バックゲートと前記出力端子とが前記第２の制御回路によってショートされるとき、前記バックゲートと前記電源端子との間の第２の電流経路を遮断する、請求項１に記載の半導体集積回路。
【請求項３】
前記第１の制御回路は、前記第２の電流経路を遮断する第１の寄生素子を形成する第１の制御ＭＯＳトランジスタを有し、
前記第２の制御回路は、前記第１の電流経路を遮断する第２の寄生素子を形成する第２の制御ＭＯＳトランジスタを有する、請求項２に記載の半導体集積回路。
【請求項４】
前記電源側電極は、前記電源端子の一方の高電位側端子に接続され、
前記第１の制御回路は、前記バックゲートと前記電源端子の他方の低電位側端子とをショートする、請求項２又は３に記載の半導体集積回路。
【請求項５】
前記電源側電極は、前記電源端子の一方の高電位側端子に接続され、
前記第１の制御回路は、前記バックゲートと前記高電位側端子とをショートする、請求項２又は３に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、他の半導体集積回路と通信可能な半導体集積回路に関する。
【背景技術】
【０００２】
図１は、従来の通信システム１００の構成図である。通信システム１００は、伝送線ＬＡ，ＬＢを介して互いに平衡接続された複数の半導体集積回路ＩＣ１，ＩＣ２，ＩＣ３を備えた通信回路である。半導体集積回路ＩＣ１，ＩＣ２，ＩＣ３は、互いに同一の通信インターフェース回路を備え、伝送線ＬＡ，ＬＢ上を伝達する差動信号によって、互いに通信する。半導体集積回路ＩＣ１，ＩＣ２，ＩＣ３内の各通信インターフェース回路は、受信回路Ａ１と、送信制御回路Ａ２と、出力ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４とを有している。
【０００３】
受信回路Ａ１は、伝送線ＬＡ，ＬＢからキャパシタＣ１１，Ｃ１２を介して受信した差動信号に対応する受信信号を端子ＯＵＴから出力する。送信制御回路Ａ２は、入力端子ＩＮから入力される指令信号に従って、伝送線ＬＡ，ＬＢ上に差動信号が生成されるように、Ｎチャネル型の出力ＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４をオン／オフさせる。ハイサイドの出力ＭＯＳトランジスタＭ１のソースとローサイドの出力ＭＯＳトランジスタＭ２のドレインとが共通接続される通信出力端子ＯＵＴ＿Ａは、キャパシタＣ１３を介して、伝送線ＬＡに接続される。同様に、ハイサイドの出力ＭＯＳトランジスタＭ３のソースとローサイドの出力ＭＯＳトランジスタＭ４のドレインとが共通接続される通信出力端子ＯＵＴ＿Ｂは、キャパシタＣ１４を介して、伝送線ＬＢに接続される。
【０００４】
なお、他の半導体集積回路と通信可能な半導体集積回路に関する先行技術文献として、例えば特許文献１が存在する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３１９８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１に示されるように、出力ＭＯＳトランジスタＭ１のバックゲートとドレインとの間には、ダイオードＤ１が寄生素子として存在する。そのため、出力ＭＯＳトランジスタＭ１のバックゲートとソースが接続されていると、他の半導体集積回路ＩＣ２，ＩＣ３の電源はオン状態で半導体集積回路ＩＣ１の電源１のみがオフ状態（電源１の電源電圧Ｖｄｄが０Ｖ）のとき、ダイオードＤ１を経由する電流経路Ｐが発生する。電流経路Ｐには、通信出力端子ＯＵＴ＿Ａ→ダイオードＤ１→電源端子ＶＤＤ→電源１→電源端子ＶＳＳ→ダイオードＤ４→通信出力端子ＯＵＴ＿Ｂの順路で電流が流れる。この点、出力ＭＯＳトランジスタＭ３のダイオードＤ３も同様である。
【０００７】
その結果、例えば図２に示されるように、伝送線ＬＡ，ＬＢ上の差動信号の波形が崩れて、伝送線ＬＡ，ＬＢ間の信号の電位差が小さくなりすぎると、他の半導体集積回路ＩＣ２又はＩＣ３が差動信号を正しく送受信できないおそれがある。
【０００８】
本発明は、自身の電源がオフ状態になっても、他の半導体集積回路間の送受信が正しくできなくなることを防止できる、半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明は、
電源端子に接続された電源側電極と、出力端子に接続された出力側電極とを有する出力ＭＯＳトランジスタを備え、前記出力ＭＯＳトランジスタをオン／オフさせることによって前記出力端子に接続される他の半導体集積回路と通信可能な半導体集積回路であって、
前記電源端子に接続される電源がオフのときの前記電源端子と前記出力端子との間の電流経路が遮断されるように、前記出力ＭＯＳトランジスタのバックゲートの電位を制御するバックゲート制御回路を備えることを特徴とする、半導体集積回路を提供するものである。
【発明の効果】
【００１０】
本発明によれば、自身の電源がオフ状態になっても、他の半導体集積回路間の送受信が正しくできなくなることを防止できる。
【図面の簡単な説明】
【００１１】
【図１】従来の通信システムの構成図
【図２】電源がオンのときとオフのときの従来の差動信号の波形図
【図３】一実施形態に係る半導体集積回路の構成図
【図４】電源がオンからオフに移行したときの波形図
【図５】一実施形態に係る半導体集積回路の構成図
【図６】一実施形態に係る半導体集積回路の構成図
【発明を実施するための形態】
【００１２】
各図面に示したＭＯＳトランジスタにおいて、Ｇはゲート、Ｄはドレイン、Ｓはソース、ＢＧはバックゲートを表すものとする。
【００１３】
＜第１の実施形態＞
図３は、第１の実施形態に係る半導体集積回路ＩＣ１１の構成図である。半導体集積回路ＩＣ１１は、図１の通信システム１００の半導体集積回路ＩＣ１と同様に、同一の通信インターフェース回路を備える他の半導体集積回路との間で、伝送線ＬＡ，ＬＢを介して、差動信号を送受信する電子機器に内蔵されている。
【００１４】
半導体集積回路ＩＣ１１は、２つの電源端子ＶＤＤ，ＶＳＳを備え、電源端子ＶＤＤと電源端子ＶＳＳとの間に外部接続される電源１１の電源電圧Ｖｄｄで動作する。電源１１の正極が接続される電源端子ＶＤＤは、２つの電源端子のうちの一方の高電位側端子であり、電源１１の負極が接続される電源端子ＶＳＳは、２つの電源端子のうちの他方の低電位側端子である。電源１１の負極及び電源端子ＶＳＳは、所定の固定電位部に接続されていると（例えば、グランド電位部ＧＮＤに接地されていると）、差動信号の電位安定化の点で好ましい。
【００１５】
半導体集積回路ＩＣ１１は、送信制御回路Ａ１２及び出力ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４を備えている。送信制御回路Ａ１２は、入力端子ＩＮから入力される指令信号に従って、伝送線ＬＡ，ＬＢ（図１参照）上に差動信号が生成されるように、Ｎチャネル型の出力ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４をオン／オフさせる。
【００１６】
出力ＭＯＳトランジスタＭ１１は、電源端子ＶＤＤに接続された電源側電極であるドレインと、通信出力端子ＯＵＴ＿Ａに接続された出力側電極であるソースと、送信制御回路Ａ１２に接続された制御電極であるゲートとを有している。出力ＭＯＳトランジスタＭ１２は、電源端子ＶＳＳに接続された電源側電極であるソースと、通信出力端子ＯＵＴ＿Ａに接続された出力側電極であるドレインと、送信制御回路Ａ１２に接続された制御電極であるゲートとを有している。出力ＭＯＳトランジスタＭ１３は、電源端子ＶＤＤに接続された電源側電極であるドレインと、通信出力端子ＯＵＴ＿Ｂに接続された出力側電極であるソースと、送信制御回路Ａ１２に接続された制御電極であるゲートとを有している。出力ＭＯＳトランジスタＭ１４は、電源端子ＶＳＳに接続された電源側電極であるソースと、通信出力端子ＯＵＴ＿Ｂに接続された出力側電極であるドレインと、送信制御回路Ａ１２に接続された制御電極であるゲートとを有している。
【００１７】
ローサイドの出力ＭＯＳトランジスタＭ１２，Ｍ１４のダイオードＤ１２，Ｄ１４は、バックゲートとドレインとの間の寄生素子である。また、ローサイドの出力ＭＯＳトランジスタＭ１２，Ｍ１４のバックゲートは、ソースに直接接続されている。
【００１８】
一方、ハイサイドのＮチャネル型の出力ＭＯＳトランジスタＭ１１，Ｍ１３のバックゲートは、出力ＭＯＳトランジスタＭ１１，Ｍ１３と共通のＰ型シリコン基板上に形成されたバックゲート制御回路に接続されている。図３には、このようなバックゲート制御回路として、バックゲート制御回路２１，２２が例示されている。
【００１９】
バックゲート制御回路２１は、電源端子ＶＤＤに接続される電源１１がオフのときの電源端子ＶＤＤと通信出力端子ＯＵＴ＿Ａとの間の電流経路が遮断されるように、出力ＭＯＳトランジスタＭ１１のバックゲートの電位を制御する。同様に、バックゲート制御回路２２は、電源端子ＶＤＤに接続される電源１１がオフのときの電源端子ＶＤＤと通信出力端子ＯＵＴ＿Ｂとの間の電流経路が遮断されるように、出力ＭＯＳトランジスタＭ１３のバックゲートの電位を制御する。電源１１がオフのときとは、電源端子ＶＤＤと電源端子ＶＳＳとの電位差が実質的に０Ｖであることを意味する。
【００２０】
したがって、半導体集積回路ＩＣ１１の電源１１のみがオフ状態になっても、バックゲート制御回路２１，２２によって、電源端子ＶＤＤと通信出力端子ＯＵＴ＿Ａ，ＯＵＴ＿Ｂとの間の電流経路が遮断される。そのため、出力ＭＯＳトランジスタＭ１１，Ｍ１３のバックゲート−ドレイン間に形成される寄生素子を経由する電流の回り込みを防止できる。その結果、差動信号の波形の崩れが抑えられるので、他の半導体集積回路間の送受信が正しくできなくなることを防止できる。
【００２１】
バックゲート制御回路２１は、例えば２つの制御回路を有し、図３には、第１の制御回路として制御回路２１ａが例示され、第２の制御回路として制御回路２１ｂが例示されている。同様に、バックゲート制御回路２２は、例えば２つの制御回路を有し、図３には、第１の制御回路として制御回路２２ａが例示され、第２の制御回路として制御回路２２ｂが例示されている。
【００２２】
制御回路２１ｂは、出力ＭＯＳトランジスタＭ１１のバックゲートと電源端子ＶＤＤとが電源端子ＶＳＳ及び電源１１を経由して制御回路２１ａによってショートされるとき、出力ＭＯＳトランジスタＭ１１のバックゲートと通信出力端子ＯＵＴ＿Ａとの間の第１の電流経路（ＢＧ−ＯＵＴ＿Ａ）を遮断する。制御回路２１ａは、出力ＭＯＳトランジスタＭ１１のバックゲートと通信出力端子ＯＵＴ＿Ａとが制御回路２１ｂによってショートされるとき、出力ＭＯＳトランジスタＭ１１のバックゲートと電源端子ＶＤＤとの間の第２の電流経路（ＢＧ−ＶＤＤ）を遮断する。このときの第２の電流経路（ＢＧ−ＶＤＤ）は、電源端子ＶＳＳ及び電源１１を経由する経路である。
【００２３】
バックゲート制御回路２１は、電源１１がオン状態かオフ状態かにかかわらず、第１の電流経路（ＢＧ−ＯＵＴ＿Ａ）と第２の電流経路（ＢＧ−ＶＤＤ）において、一方の電流経路がショートされるときには、他方の電流経路を遮断する。したがって、出力ＭＯＳトランジスタＭ１１のバックゲートが、電源端子ＶＳＳ及び電源１１を経由して電源端子ＶＤＤにショートされていても、又は通信出力端子ＯＵＴ＿Ａにショートされていても、電源端子ＶＤＤと通信出力端子ＯＵＴ＿Ａとの間を出力ＭＯＳトランジスタＭ１１のバックゲートを介して電流が回り込むことを防止できる。
【００２４】
バックゲート制御回路２２の制御回路２２ａ，２２ｂと出力ＭＯＳトランジスタＭ１３との関係についても同様であるため、その説明については省略する。また、「ショート」には、抵抗分をもってショートすること（いわゆる、ハーフショート）を含んでよい。
【００２５】
制御回路２１ａは、第２の電流経路（ＢＧ−ＶＤＤ）を遮断する第１の寄生素子と、第１の寄生素子を形成する第１の制御ＭＯＳトランジスタとを有している。図３には、第１の寄生素子として、ダイオードＤ１５が例示され、第１の制御ＭＯＳトランジスタとして、Ｎチャネル型の制御ＭＯＳトランジスタＭ１５が例示されている。
【００２６】
制御ＭＯＳトランジスタＭ１５は、電源端子ＶＳＳに接続されたドレインと、出力ＭＯＳトランジスタＭ１１のバックゲートに接続されたソース及びバックゲートと、通信出力端子ＯＵＴ＿Ａに接続されたゲートとを有している。
【００２７】
ダイオードＤ１５は、出力ＭＯＳトランジスタＭ１１と制御ＭＯＳトランジスタＭ１５の両方のバックゲートが接続されるＰ型のシリコン基板と、制御ＭＯＳトランジスタＭ１５のドレインが接続されるＮウェルとの間に形成された寄生素子である。制御ＭＯＳトランジスタＭ１５のバックゲートから制御ＭＯＳトランジスタＭ１５のドレインへの方向を順方向とするダイオードＤ１５によって、電源端子ＶＤＤから電源１１及び電源端子ＶＳＳを経由して出力ＭＯＳトランジスタＭ１１のバックゲートに流れる電流を遮断できる。
【００２８】
制御回路２１ｂは、第１の電流経路（ＢＧ−ＯＵＴ＿Ａ）を遮断する第２の寄生素子と、第２の寄生素子を形成する第２の制御ＭＯＳトランジスタとを有している。図３には、第２の寄生素子として、ダイオードＤ１６が例示され、第２の制御ＭＯＳトランジスタとして、Ｎチャネル型の制御ＭＯＳトランジスタＭ１６が例示されている。
【００２９】
制御ＭＯＳトランジスタＭ１６は、通信出力端子ＯＵＴ＿Ａに接続されたドレインと、出力ＭＯＳトランジスタＭ１１のバックゲートに接続されたソース及びバックゲートと、電源端子ＶＳＳに接続されたゲートとを有している。
【００３０】
ダイオードＤ１６は、出力ＭＯＳトランジスタＭ１１と制御ＭＯＳトランジスタＭ１６の両方のバックゲートが接続されるＰ型のシリコン基板と、制御ＭＯＳトランジスタＭ１６のドレインが接続されるＮウェルとの間に形成された寄生素子である。制御ＭＯＳトランジスタＭ１６のバックゲートから制御ＭＯＳトランジスタＭ１６のドレインへの方向を順方向とするダイオードＤ１６によって、通信出力端子ＯＵＴ＿Ａから出力ＭＯＳトランジスタＭ１１のバックゲートに流れる電流を遮断できる。
【００３１】
制御ＭＯＳトランジスタＭ１７，Ｍ１８と出力ＭＯＳトランジスタＭ１３との関係についても同様であるため、その説明については省略する。
【００３２】
図４は、電源１１がオンからオフに移行したときの各部の波形図である。期間Ａは、電源１１がオン状態のとき、期間Ｂは、電源１１がオフ状態且つ通信出力端子ＯＵＴ＿Ａ，ＯＵＴ＿Ｂに信号の入出力が無いとき、期間Ｃは、電源１１がオフ状態且つ通信出力端子ＯＵＴ＿Ａ，ＯＵＴ＿Ｂに信号の入出力があるときを示している。
【００３３】
電源１１がオン状態のとき（図４の期間Ａ参照）、出力ＭＯＳトランジスタＭ１１のバックゲートは、制御ＭＯＳトランジスタＭ１５のオンによって、電源端子ＶＳＳにショートされる。このとき、制御ＭＯＳトランジスタＭ１６はオフしているため、通信出力端子ＯＵＴ＿Ａから出力ＭＯＳトランジスタＭ１１のバックゲート及びドレインを経由して電源端子ＶＤＤに向かう電流の経路は、ダイオードＤ１６によって遮断される。
【００３４】
電源１１のオン状態のときに、出力ＭＯＳトランジスタＭ１１のバックゲートは電源端子ＶＳＳを介してグランド電位部ＧＮＤ等の所定の固定電位部にショートされる。このため、出力ＭＯＳトランジスタＭ１１，Ｍ１２のスイッチングによるノイズが、出力ＭＯＳトランジスタＭ１１のバックゲートに与える影響を抑えることができる。
【００３５】
電源１１がオフ状態で且つ通信出力端子ＯＵＴ＿Ａの電位が電源端子ＶＳＳの電位以上のとき（図４の期間Ｃ参照）、出力ＭＯＳトランジスタＭ１１のバックゲートは、制御ＭＯＳトランジスタＭ１５のオンによって、電源端子ＶＳＳにショートされる。このとき、制御ＭＯＳトランジスタＭ１６はオフしているため、通信出力端子ＯＵＴ＿Ａから出力ＭＯＳトランジスタＭ１１のバックゲート及びドレインを経由して電源端子ＶＤＤに向かう電流の経路は、ダイオードＤ１６によって遮断される。
【００３６】
電源１１がオフ状態で且つ通信出力端子ＯＵＴ＿Ａの電位が電源端子ＶＳＳの電位未満のとき（図４の期間Ｃ参照）、出力ＭＯＳトランジスタＭ１１のバックゲートは、制御ＭＯＳトランジスタＭ１６のオンによって、通信出力端子ＯＵＴ＿Ａにショートされる。このとき、制御ＭＯＳトランジスタＭ１５はオフしているため、電源端子ＶＤＤから電源１１及び電源端子ＶＳＳを経由し更に出力ＭＯＳトランジスタＭ１１のバックゲート及びソースを経由して通信出力端子ＯＵＴ＿Ａに向かう電流の経路は、ダイオードＤ１５によって遮断される。
【００３７】
出力ＭＯＳトランジスタＭ１３及びバックゲート制御回路２２の場合も同様であるため、その説明は省略する。
【００３８】
＜第２の実施形態＞
図５は、第２の実施形態に係る半導体集積回路ＩＣ２１の構成図である。上述の実施形態と同様の構成についての説明は省略又は簡略する。バックゲート制御回路の制御電圧は、図３の場合、電源端子ＶＳＳにおけるグランド電圧であったが、図５に示されるように、電源端子ＶＤＤにおける電源電圧Ｖｄｄであってもよい。
【００３９】
バックゲート制御回路２３は、例えば２つの制御回路を有し、図５には、第１の制御回路として制御回路２３ａが例示され、第２の制御回路として制御回路２３ｂが例示されている。同様に、バックゲート制御回路２４は、例えば２つの制御回路を有し、図５には、第１の制御回路として制御回路２４ａが例示され、第２の制御回路として制御回路２４ｂが例示されている。
【００４０】
制御回路２３ｂは、出力ＭＯＳトランジスタＭ１１のバックゲートと電源端子ＶＤＤとが制御回路２３ａによってショートされるとき、出力ＭＯＳトランジスタＭ１１のバックゲートと通信出力端子ＯＵＴ＿Ａとの間の第１の電流経路（ＢＧ−ＯＵＴ＿Ａ）を遮断する。制御回路２３ａは、出力ＭＯＳトランジスタＭ１１のバックゲートと通信出力端子ＯＵＴ＿Ａとが制御回路２３ｂによってショートされるとき、出力ＭＯＳトランジスタＭ１１のバックゲートと電源端子ＶＤＤとの間の第２の電流経路（ＢＧ−ＶＤＤ）を遮断する。
【００４１】
バックゲート制御回路２３は、電源１１がオン状態かオフ状態かにかかわらず、第１の電流経路（ＢＧ−ＯＵＴ＿Ａ）と第２の電流経路（ＢＧ−ＶＤＤ）において、一方の電流経路がショートされるときには、他方の電流経路を遮断する。したがって、出力ＭＯＳトランジスタＭ１１のバックゲートが、電源端子ＶＤＤにショートされていても、又は通信出力端子ＯＵＴ＿Ａにショートされていても、電源端子ＶＤＤと通信出力端子ＯＵＴ＿Ａとの間を出力ＭＯＳトランジスタＭ１１のバックゲートを介して電流が回り込むことを防止できる。
【００４２】
バックゲート制御回路２４の制御回路２４ａ，２４ｂと出力ＭＯＳトランジスタＭ１３との関係についても同様であるため、その説明については省略する。また、「ショート」には、抵抗分をもってショートすること（いわゆる、ハーフショート）を含んでよい。
【００４３】
制御回路２３ａは、第２の電流経路（ＢＧ−ＶＤＤ）を遮断する第１の寄生素子と、第１の寄生素子を形成する第１の制御ＭＯＳトランジスタとを有している。図５には、第１の寄生素子として、ダイオードＤ１５が例示され、第１の制御ＭＯＳトランジスタとして、Ｎチャネル型の制御ＭＯＳトランジスタＭ１５が例示されている。
【００４４】
制御ＭＯＳトランジスタＭ１５は、電源端子ＶＤＤに接続されたドレインと、出力ＭＯＳトランジスタＭ１１のバックゲートに接続されたソース及びバックゲートと、通信出力端子ＯＵＴ＿Ａに接続されたゲートとを有している。
【００４５】
ダイオードＤ１５は、出力ＭＯＳトランジスタＭ１１と制御ＭＯＳトランジスタＭ１５の両方のバックゲートが接続されるＰ型のシリコン基板と、制御ＭＯＳトランジスタＭ１５のドレインが接続されるＮウェルとの間に形成された寄生素子である。制御ＭＯＳトランジスタＭ１５のバックゲートから制御ＭＯＳトランジスタＭ１５のドレインへの方向を順方向とするダイオードＤ１５によって、電源端子ＶＤＤから出力ＭＯＳトランジスタＭ１１のバックゲートに流れる電流を遮断できる。
【００４６】
制御回路２３ｂは、第１の電流経路（ＢＧ−ＯＵＴ＿Ａ）を遮断する第２の寄生素子と、第２の寄生素子を形成する第２の制御ＭＯＳトランジスタとを有している。図５には、第２の寄生素子として、ダイオードＤ１６が例示され、第２の制御ＭＯＳトランジスタとして、Ｎチャネル型の制御ＭＯＳトランジスタＭ１６が例示されている。
【００４７】
制御ＭＯＳトランジスタＭ１６は、通信出力端子ＯＵＴ＿Ａに接続されたドレインと、出力ＭＯＳトランジスタＭ１１のバックゲートに接続されたソース及びバックゲートと、電源端子ＶＤＤに接続されたゲートとを有している。
【００４８】
ダイオードＤ１６は、出力ＭＯＳトランジスタＭ１１と制御ＭＯＳトランジスタＭ１６の両方のバックゲートが接続されるＰ型のシリコン基板と、制御ＭＯＳトランジスタＭ１６のドレインが接続されるＮウェルとの間に形成された寄生素子である。制御ＭＯＳトランジスタＭ１６のバックゲートから制御ＭＯＳトランジスタＭ１６のドレインへの方向を順方向とするダイオードＤ１６によって、通信出力端子ＯＵＴ＿Ａから出力ＭＯＳトランジスタＭ１１のバックゲートに流れる電流を遮断できる。
【００４９】
制御ＭＯＳトランジスタＭ１７，Ｍ１８と出力ＭＯＳトランジスタＭ１３との関係についても同様であるため、その説明については省略する。
【００５０】
電源１１がオン状態のとき、出力ＭＯＳトランジスタＭ１１のバックゲートは、制御ＭＯＳトランジスタＭ１６のオンによって、通信出力端子ＯＵＴ＿Ａにショートされる。このとき、制御ＭＯＳトランジスタＭ１５はオフしているため、電源端子ＶＤＤから出力ＭＯＳトランジスタＭ１１のバックゲート及びソースを経由して通信出力端子ＯＵＴ＿Ａに向かう電流の経路は、ダイオードＤ１５によって遮断される。
【００５１】
電源１１がオフ状態のとき、出力ＭＯＳトランジスタＭ１１のバックゲートは、制御ＭＯＳトランジスタＭ１５のオンによって、電源端子ＶＤＤにショートされる。このとき、制御ＭＯＳトランジスタＭ１６はオフしているため、通信出力端子ＯＵＴ＿Ａから出力ＭＯＳトランジスタＭ１１のバックゲート及びドレインを経由して電源端子ＶＤＤに向かう電流の経路は、ダイオードＤ１６によって遮断される。
【００５２】
出力ＭＯＳトランジスタＭ１３及びバックゲート制御回路２４の場合も同様であるため、その説明は省略する。
【００５３】
＜第３の実施形態＞
図６は、第３の実施形態に係る半導体集積回路ＩＣ３１の構成図である。上述の実施形態と同様の構成についての説明は省略又は簡略する。ハイサイドの出力ＭＯＳトランジスタの導電型は、図３の場合、Ｎチャネル型であったが、図６に示されるように、Ｐチャネル型であってもよい。
【００５４】
出力ＭＯＳトランジスタＭ２１は、電源端子ＶＤＤに接続された電源側電極であるソースと、通信出力端子ＯＵＴ＿Ａに接続された出力側電極であるドレインと、送信制御回路Ａ１２に接続された制御電極であるゲートとを有している。出力ＭＯＳトランジスタＭ２３は、電源端子ＶＤＤに接続された電源側電極であるソースと、通信出力端子ＯＵＴ＿Ｂに接続された出力側電極であるドレインと、送信制御回路Ａ１２に接続された制御電極であるゲートとを有している。
【００５５】
ハイサイドのＰチャネル型の出力ＭＯＳトランジスタＭ２１，Ｍ２３のバックゲートは、出力ＭＯＳトランジスタＭ２１，Ｍ２３と共通のＮ型シリコン基板上に形成されたバックゲート制御回路に接続されている。図６には、このようなバックゲート制御回路として、バックゲート制御回路２５，２６が例示されている。
【００５６】
バックゲート制御回路２５は、例えば２つの制御回路を有し、図６には、第１の制御回路として制御回路２５ａが例示され、第２の制御回路として制御回路２５ｂが例示されている。同様に、バックゲート制御回路２６は、例えば２つの制御回路を有し、図６には、第１の制御回路として制御回路２６ａが例示され、第２の制御回路として制御回路２６ｂが例示されている。
【００５７】
制御回路２５ａは、第２の電流経路（ＢＧ−ＶＤＤ）を遮断する第１の寄生素子と、第１の寄生素子を形成する第１の制御ＭＯＳトランジスタとを有している。図６には、第１の寄生素子として、ダイオードＤ２５が例示され、第１の制御ＭＯＳトランジスタとして、Ｐチャネル型の制御ＭＯＳトランジスタＭ２５が例示されている。
【００５８】
制御ＭＯＳトランジスタＭ２５は、電源端子ＶＤＤに接続されたドレインと、出力ＭＯＳトランジスタＭ２１のバックゲートに接続されたソース及びバックゲートと、通信出力端子ＯＵＴ＿Ａに接続されたゲートとを有している。
【００５９】
ダイオードＤ２５は、出力ＭＯＳトランジスタＭ２１と制御ＭＯＳトランジスタＭ２５の両方のバックゲートが接続されるＮ型のシリコン基板と、制御ＭＯＳトランジスタＭ２５のドレインが接続されるＰウェルとの間に形成された寄生素子である。制御ＭＯＳトランジスタＭ２５のドレインから制御ＭＯＳトランジスタＭ２５のバックゲートへの方向を順方向とするダイオードＤ２５によって、出力ＭＯＳトランジスタＭ２１のバックゲートから電源端子ＶＤＤに流れる電流を遮断できる。
【００６０】
制御回路２５ｂは、第１の電流経路（ＢＧ−ＯＵＴ＿Ａ）を遮断する第２の寄生素子と、第２の寄生素子を形成する第２の制御ＭＯＳトランジスタとを有している。図６には、第２の寄生素子として、ダイオードＤ２６が例示され、第２の制御ＭＯＳトランジスタとして、Ｐチャネル型の制御ＭＯＳトランジスタＭ２６が例示されている。
【００６１】
制御ＭＯＳトランジスタＭ２６は、通信出力端子ＯＵＴ＿Ａに接続されたドレインと、出力ＭＯＳトランジスタＭ２１のバックゲートに接続されたソース及びバックゲートと、電源端子ＶＤＤに接続されたゲートとを有している。
【００６２】
ダイオードＤ２６は、出力ＭＯＳトランジスタＭ２１と制御ＭＯＳトランジスタＭ２６の両方のバックゲートが接続されるＮ型のシリコン基板と、制御ＭＯＳトランジスタＭ２６のドレインが接続されるＰウェルとの間に形成された寄生素子である。制御ＭＯＳトランジスタＭ２６のドレインから制御ＭＯＳトランジスタＭ２６のバックゲートへの方向を順方向とするダイオードＤ２６によって、出力ＭＯＳトランジスタＭ２１のバックゲートから通信出力端子ＯＵＴ＿Ａに流れる電流を遮断できる。
【００６３】
制御ＭＯＳトランジスタＭ２７，Ｍ２８と出力ＭＯＳトランジスタＭ２３との関係についても同様であるため、その説明については省略する。
【００６４】
電源１１がオン状態のとき、出力ＭＯＳトランジスタＭ２１のバックゲートは、制御ＭＯＳトランジスタＭ２５のオンによって、電源端子ＶＤＤにショートされる。このとき、制御ＭＯＳトランジスタＭ２６はオフしているため、電源端子ＶＤＤから出力ＭＯＳトランジスタＭ２１のバックゲートを経由して通信出力端子ＯＵＴ＿Ａに向かう電流の経路は、ダイオードＤ２６によって遮断される。
【００６５】
電源１１がオフ状態のとき、出力ＭＯＳトランジスタＭ２１のバックゲートは、制御ＭＯＳトランジスタＭ２６のオンによって、通信出力端子ＯＵＴ＿Ａにショートされる。このとき、制御ＭＯＳトランジスタＭ２５はオフしているため、通信出力端子ＯＵＴ＿Ａから出力ＭＯＳトランジスタＭ２１のバックゲートを経由して電源端子ＶＤＤに向かう電流の経路は、ダイオードＤ２５によって遮断される。
【００６６】
出力ＭＯＳトランジスタＭ２３及びバックゲート制御回路２６の場合も同様であるため、その説明は省略する。
【００６７】
以上、半導体集積回路を実施形態例により説明したが、本発明は上記実施形態例に限定されるものではない。他の実施形態例の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。
【００６８】
例えば、半導体集積回路が送受する信号は、差動信号に限られず、シングルエンド信号などの他の通信形式の信号であってもよい。また、半導体集積回路を構成しているＭＯＳトランジスタのＣＭＯＳの構造は、シングルウェル、ツインウェル、トリプルウェルでもよい。
【符号の説明】
【００６９】
１，１１  電源
２１，２２，２３，２４，２５，２６  バックゲート制御回路
１００  通信システム
Ａ１  受信回路
Ａ２，Ａ１２  送信制御回路
Ｃ＊  キャパシタ
Ｄ＊  ダイオード
ＩＣ＊  半導体集積回路
Ｍ＊  ＭＯＳトランジスタ
ＶＤＤ  電源端子（高電位側端子）
ＶＳＳ  電源端子（低電位側端子）
ＯＵＴ＿Ａ，ＯＵＴ＿Ｂ  通信出力端子
＊は数字
【図１】
2014107660.tif 000003
【図２】
2014107660.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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