(57)【要約】【課題】トレンチゲート型ＦＩＮ−ＦＥＴを用いたメモリセルにおいて、隣接するトレンチゲート（ワード線）の電位に依存してセルトランジスタのしきい値電圧Ｖｔが変動する現象が顕在化し、データリテンション特性が悪化する。【解決手段】トレンチゲート３００下のチャネル領域（サドルフィン５）にトレンチゲート側面のチャネル領域と異なる導電型の不純物を導入した拡散層１０３Ａを形成することで、隣接トレンチゲートの影響によるしきい値電圧の低下の差分（ΔＶｔ）を改善する。【選択図】図１Ｃ
2014041918.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型を有する半導体基板上に形成された素子分離領域と、
当該素子分離領域に囲まれ、第１の方向に第１の活性領域とチャネル領域と第２の活性領域の順序で配列された各領域を含む半導体領域とを備え、
前記チャネル領域は上表面と第１の側面と第２の側面を含み、
前記第１の側面は前記第１の方向と交差する第２の方向における前記チャネル領域の前記上表面の第１の終端部から下方に延在し、
前記第２の側面は前記第２の方向における前記チャネル領域の前記上表面の第２の終端部から下方に延在し、
前記上表面と前記第１の側面と前記第２の側面とをゲート絶縁膜を介して覆うゲート電極と、
前記第１の活性領域に形成された第１の拡散層と、
前記第２の活性領域に形成された第２の拡散層を備え、
前記チャネル領域内に前記第１の導電型とは異なる第２の導電型を有する部分を備えること、を特徴とする半導体装置。
【請求項２】
前記第１の拡散層および前記第２の拡散層の各々は第２の導電型を有し、
前記チャネル領域の第２の導電型を有する部分と、前記第１の拡散層と前記第２の拡散層の各々との間にそれぞれ第１の導電型を有する部分を備えること、
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の方向で前記半導体領域から前記素子分離領域へ連続して延在する溝を備え、
前記チャネル領域の上表面は前記半導体領域の当該溝の底部にあって、前記ゲート電極は前記溝の底部を前記半導体領域から前記素子分離領域へ渡って連続して覆いながら延在し、
前記半導体領域から前記素子分離領域へ前記ゲート電極の上表面を連続して覆う絶縁膜を備えること、を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記素子分離領域内の前記溝の深さは前記半導体領域内の前記溝の深さよりも深く、前記溝の底部の前記チャネル領域はその両側の前記素子分離領域の絶縁膜から突起した形状を備える、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記溝の前記素子分離領域における底部が前記素子分離領域の深さの２／３の深さまでに形成され、前記溝の前記半導体領域の底部が前記素子分離領域の深さの１／３の深さまでに形成される請求項４に記載の半導体装置。
【請求項６】
前記第１の拡散層上の第１のコンタクトプラグと、
当該第１のコンタクトプラグ上の第１の導電層と、
前記第２の拡散層上の第２のコンタクトプラグと、
当該２のコンタクトプラグ上のストレージ素子と、
を備えることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記ストレージ素子は、下部電極と、当該下部電極を覆う容量絶縁膜と、当該容量絶縁膜を覆う上部電極で構成される容量素子であること、を特徴とする請求項６に記載の半導体装置。
【請求項８】
前記溝は、前記半導体領域に２本形成され、
前記溝間に前記第１の拡散層が配置され、
前記２本の溝を介して前記第１の拡散層と対向する２つの活性領域に前記第２の拡散層がそれぞれ配置される請求項４乃至７のいずれか１項に記載の半導体装置。
【請求項９】
第１の導電型を有する半導体基板上に形成された素子分離領域と、当該素子分離領域に囲まれ、第１の方向にドレイン領域とチャネル領域とソース領域の順序で配列された各領域を含む半導体領域があって、
当該ドレイン領域および当該ソース領域は第２の導電型を有し、
前記チャネル領域は第１の導電型の部分と第２の導電型の部分の両方を含み、当該チャネル領域の第２の導電型の部分と前記ドレインおよびソース領域のそれぞれとの間に挟まれた各々の第１の導電型の部分を備え、
前記チャネル領域を覆うゲート絶縁膜と、
当該ゲート絶縁膜を覆うゲート電極と、を備えることを特徴とする半導体装置。
【請求項１０】
前記半導体領域から前記素子分離領域に渡って、前記第１の方向と交差する第２の方向に延在する溝を備え、
前記ゲート電極は半導体領域から素子分離領域に渡って連続して前記溝内部に埋設されていること、を特徴とする請求項９に記載の半導体装置。
【請求項１１】
サドルフィン構造を含むトランジスタを備える半導体装置であって、
第１導電型の半導体基板の活性領域中に所定の深さを有する溝と、
前記活性領域を囲み、前記活性領域の溝内にサドルフィン構造を構成する後退した絶縁分離部を備える素子分離領域と、
前記溝及び前記後退した絶縁分離部内に埋め込まれた前記トランジスタのゲート電極と、
前記第１導電型と異なる第２導電型であって、前記溝を介して対向する前記活性領域上に形成されるソース・ドレイン領域と、
前記ソース・ドレイン領域に挟まれ、前記ゲート電極と対向する第１導電型のチャネル部と
を備え、
前記チャネル部は前記サドルフィン構造を経由して前記ソース・ドレイン間の電荷移動を行い、
前記サドルフィン構造が前記第２導電型を有することを特徴とする半導体装置。
【請求項１２】
前記ゲート電極の上表面は前記半導体基板の表面から後退した位置に配置され、
前記ゲート電極の前記上表面に絶縁膜を有する請求項１１に記載の半導体装置。
【請求項１３】
前記ソース・ドレイン領域の一方に電気的に接続されるビット線と、
前記ソース・ドレイン領域の他方に電気的に接続されるストレージ素子と
を備えることを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記ゲート電極は前記活性領域中に隣接して２つ配置され、前記ビット線に接続される前記ソース・ドレイン領域の一方を共通として前記ゲート電極間に位置し、前記ソース・ドレイン領域の他方がそれぞれのゲート電極を介して前記ソース・ドレイン領域の一方に対向して位置する請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、特にトレンチゲート型ＦＩＮ−ＦＥＴを含む半導体装置に関する。
【背景技術】
【０００２】
近年、トランジスタの微細化に伴い、所謂ショートチャネル効果による、しきい値電圧の低下やサブスレッショルド特性の悪化が問題となっている。これを抑制する高性能トランジスタとして、チャネル部をひれ（フィン）状に加工したＦＩＮ型ＦＥＴが注目されている。さらに、ＦＩＮ型ＦＥＴをＤＲＡＭ（Dynamic Random Access Memory）セルトランジスタのように低リーク電流が求められる用途へ適用するために、トレンチ（リセス）ゲート構造とフィン型構造を組み合わせたトレンチゲート型ＦＩＮ−ＦＥＴが提案されている（特許文献１、特許文献２、非特許文献１等）。
【０００３】
特許文献３には、ＦＩＮの下部幅を狭くする一方で、ＦＩＮの上部幅を広くすることで、オン電流の低下を抑制する技術が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−４７９０９号公報
【特許文献２】特開２００８−１６８４２号公報
【特許文献３】特開２０１１−５４６２９号公報
【非特許文献】
【０００５】
【非特許文献１】S-W Chung, et. al., Symposium on VLSI Tech. Dig., pp. 32-33, 2006.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置の微細化の進行により、ストレージ素子を備えたメモリセルを有するＤＲＡＭ等の半導体装置では、トレンチゲート型ＦＩＮ−ＦＥＴを用いたメモリセルにおいて、隣接するトレンチゲート（ワード線）の電位に依存してセルトランジスタのしきい値電圧Ｖｔが変動する現象が顕在化し、データリテンション特性が悪化する問題が深刻になってきている。これは、着目トランジスタのワード線をＬｏｗレベルとしてトランジスタをｏｆｆ状態にしていても、隣接するワード線がＨｉｇｈレベルとなって隣接トランジスタがＯＮ状態になると、チャネル領域の電位分布の変化が着目トランジスタのチャネル領域の電位分布にも影響し、Ｖｔを低下させる。この結果、着目トランジスタのＩoffリークが増加してデータリテンション特性が悪化するため、このＶｔ低下量（ΔＶｔ）を軽減することが要求される。
【課題を解決するための手段】
【０００７】
すなわち、本発明の一実施形態によれば、
第１の導電型を有する半導体基板上に形成された素子分離領域と、
当該素子分離領域に囲まれ、第１の方向に第１の活性領域とチャネル領域と第２の活性領域の順序で配列された各領域を含む半導体領域とを備え、
前記チャネル領域は上表面と第１の側面と第２の側面を含み、
前記第１の側面は前記第１の方向と交差する第２の方向における前記チャネル領域の前記上表面の第１の終端部から下方に延在し、
前記第２の側面は前記第２の方向における前記チャネル領域の前記上表面の第２の終端部から下方に延在し、
前記上表面と前記第１の側面と前記第２の側面とをゲート絶縁膜を介して覆うゲート電極と、
前記第１の活性領域に形成された第１の拡散層と、
前記第２の活性領域に形成された第２の拡散層を備え、
前記チャネル領域内に前記第１の導電型とは異なる第２の導電型を有する部分を備えること、を特徴とする半導体装置が提供される。
【０００８】
又、本発明の別の実施形態によれば、
第１の導電型を有する半導体基板上に形成された素子分離領域と、当該素子分離領域に囲まれ、第１の方向にドレイン領域とチャネル領域とソース領域の順序で配列された各領域を含む半導体領域があって、
当該ドレイン領域および当該ソース領域は第２の導電型を有し、
前記チャネル領域は第１の導電型の部分と第２の導電型の部分の両方を含み、当該チャネル領域の第２の導電型の部分と前記ドレインおよびソース領域のそれぞれとの間に挟まれた各々の第１の導電型の部分を備え、
前記チャネル領域を覆うゲート絶縁膜と、
当該ゲート絶縁膜を覆うゲート電極と、を備えることを特徴とする半導体装置が提供される。
【０００９】
本発明の更に別の実施形態によれば、
サドルフィン構造を含むトランジスタを備える半導体装置であって、
第１導電型の半導体基板の活性領域中に所定の深さを有する溝と、
前記活性領域を囲み、前記活性領域の溝内にサドルフィン構造を構成する後退した絶縁分離部を備える素子分離領域と、
前記溝及び前記後退した絶縁分離部内に埋め込まれた前記トランジスタのゲート電極と、
前記第１導電型と異なる第２導電型であって、前記溝を介して対向する前記活性領域上に形成されるソース・ドレイン領域と、
前記ソース・ドレイン領域に挟まれ、前記ゲート電極と対向する第１導電型のチャネル部と
を備え、
前記チャネル部は前記サドルフィン構造を経由して前記ソース・ドレイン間の電荷移動を行い、
前記サドルフィン構造が前記第２導電型を有することを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
ＭＯＳＦＥＴでは、空乏化動作をする時に空乏化するチャネル部分がキャリア（ＮＭＯＳＦＥＴの場合は電子）を基板に注入する働きをしていているが、本発明の一実施形態によれば、チャネル中にチャネルの第１導電型と異なる第２導電型の部分を有することで、その第２導電型の部分のキャリアの注入を軽減することができる。完全空乏化型のＦＩＮ−ＦＥＴ、特に、トレンチゲート型ＦＩＮ−ＦＥＴ構造を用いたメモリセルにおいて、トレンチゲート（ワード線）下のチャネル領域（サドルフィン部分）をトレンチゲート側面のチャネル領域の第１導電型と異なる第２導電型とすることで、その部分で基板へのキャリアの注入が軽減できる結果、隣接トレンチゲートの影響によるしきい値電圧の低下の差分（ΔＶｔ）を改善することができ、データリテンション特性に優れたメモリセルを有する半導体装置を提供できる。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の一実施形態に係る半導体装置の一部を示す平面図である。
【図１Ｂ】図１ＡのＡ−Ａ線での断面図を示す。
【図１Ｃ】図１ＡのＢ−Ｂ線での断面図を示す。
【図２】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図３】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図４】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図５】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図６】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図７】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図８】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図９】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図１０】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図１１】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図１２】本発明の一実施形態に係る半導体装置の製造工程を説明する図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図、（Ｃ）は（Ａ）のＢ−Ｂ線での断面図を示す。
【図１３】本発明の実施例１の製造工程を説明するフロー図である。
【図１４】本発明の実施例２の製造工程を説明するフロー図である。
【図１５】本発明の効果を説明するシミュレーション結果を示す図であり、（Ａ）はしきい値電圧特性、（Ｂ）はＳＳ特性、（Ｃ）はΔＶｔ特性を示す。
【発明を実施するための形態】
【００１２】
いか、図面を参照して、本発明の好ましい実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されるものではない。
【００１３】
実施形態例１
まず、図１Ａの平面図を参照して、本実施形態の半導体装置１の主要部分の配置について説明する。ここでは、第１導電型をｐ型、第２導電型をｎ型とし、ＭＯＳＦＥＴとして埋め込みワード線構造でＦＩＮ−ＦＥＴを構成している半導体装置について説明する。
【００１４】
半導体装置１は、半導体基板１００上にメモリセル領域２と、その周囲に配置される周辺回路領域（不図示）を有するＤＲＡＭを構成しているが、図１Ａでは、メモリセル領域２の一部を示している。また、本実施形態例では、半導体基板１００を第１導電型がｐ型のシリコン単結晶として説明するが、これに限るものではなく、第１導電型がｎ型のシリコン単結晶や化合物半導体などであっても良い。
【００１５】
メモリセル領域２は、Ｘ方向（第２方向）に傾斜するＸ’方向（第３方向）に延在する第１素子分離領域２００Ａと、Ｘ方向に垂直な方向となるＹ方向（第１方向）に延在する第２素子分離領域２００Ｂと、第１素子分離領域２００ＡによってＹ方向に分離され第２素子分離領域２００ＢによってＸ’方向に分離される半導体基板１００からなる島状の活性領域１０１を有している。
【００１６】
図１Ａでは、活性領域１０１はＸ’方向に長辺を有する平行四辺形で示されているが、これに限るものではなく、平行四辺形の４つの角が丸まった長楕円形であっても良い。複数の活性領域１０１は、各々のＹ方向の幅およびＸ方向の幅が等しくなっている。さらに、活性領域１０１は等ピッチ間隔でＸ’方向及びＹ方向に繰り返し配置される構成となっている。Ｙ方向に隣接する活性領域１０１の間隔は特に制限されない。活性領域１０１の間隔、すなわち、第１素子分離領域２００ＡのＹ方向の幅は、活性領域１０１のＹ方向の幅と同じとすることもでき、それより小さい寸法としても良い。本実施形態例の半導体装置１では、後述するビット線が延在する、Ｘ方向（第２方向）に傾斜したＸ’方向（第３方向）に延在する活性領域１０１がＹ方向の直線上に整列して繰り返し配置されている。複数の第１素子分離領域２００Ａおよび複数の活性領域１０１に跨って、Ｙ方向に直線状に延在する２つの埋め込みワード線３００（以下、第一ワード線３００Ａおよび第２ワード線３００Ｂ）が配置されている。図では一部の構成が省略されているが、第一ワード線３００Ａおよび第２ワード線３００Ｂは、隣接する第２素子分離領域２００Ｂの間に均等間隔で配置されている。すなわち、各々の第２素子分離領域２００Ｂと第一ワード線３００Ａおよび第二ワード線３００Ｂは、同一の幅、および間隔で配置されている。第一ワード線３００Ａおよび第二ワード線３００Ｂは対応するトランジスタのゲート電極として機能する。これにより、Ｘ’方向に延在する一つの島状の活性領域１０１は、第２素子分離領域２００Ｂと第一ワード線３００Ａに隣接する第１容量コンタクト接続領域４Ａと、第一ワード線３００Ａの真下でチャネルとして機能する第１サドルフィン５Ａと第一ワード線３００Ａと第二ワード線３００Ｂに隣接するビット線コンタクト接続領域６と第二ワード線３００Ａの真下でチャネルとして機能する第２サドルフィン５Ｂと、第２ワード線３００Ｂと第２素子分離領域２００Ｂに隣接する第２容量コンタクト接続領域４Ｂとで構成されている。第１容量コンタクト接続領域４Ａと、第一ワード線３００Ａと、第１サドルフィン５Ａと、ビット線コンタクト接続領域６とで第１メモリセルトランジスタＴｒ１が構成される。また、ビット線コンタクト接続領域６と、第２ワード線３００Ｂと、第２サドルフィン５Ｂと、第２容量コンタクト接続領域４Ｂとで第２メモリセルトランジスタＴＲ２が構成される。したがって、ビット線コンタクト接続領域６は、二つのメモリセルトランジスタＴｒ１及びＴｒ２で共有される構成となっている。各々のビット線コンタクト接続領域６上にはビット線コンタクトプラグ５１１（ここでは、便宜的に円形）が設けられ、図では一部の構成が省略されているが、各々のビット線コンタクトプラグ５１１に接続してＸ方向に延在するビットラインゲート５００（以降ＢＬＧ５００）が配置されている。第２素子分離領域２００Ｂと第一ワード線３００ＡとＢＬＧ５００および第２素子分離領域２００Ｂと第二ワード線３００ＢとＢＬＧ５００で囲われた領域に容量コンタクト７００が設けられ、各々の容量コンタクト接続領域４Ａ、４Ｂと電気的に接続している。各々の容量コンタクト７００上にはキャパシタ（図示せず）が設けられている。
【００１７】
次に、図１Ｂ，図１Ｃの断面図を参照する。図１Ｂは、Ｘ’方向に沿って活性領域１０１をＹ方向に２分するＡ−Ａ線で切った断面図である。図１Ｃは、第一層間絶縁膜４００成膜後のＹ方向に沿ってワード線３００をＸ方向に２分するＢ−Ｂ線で切った断面図である。半導体基板１００表面にＸ方向（第２方向）に等間隔で、Ｙ方向（第１方向）に延在し、ライナー窒化膜とメイン酸化膜を含む第２素子分離領域２００Ｂが配置されている。隣接する第２素子分離領域２００Ｂの間に均等間隔で２つのワードトレンチ３１０が配置さている。ワードトレンチ３１０は、第１素子分離領域２００Ａでは第１素子分離領域２００Ａの最深部より浅く（例えば、第１素子分離領域２００Ａの深さの２／３程度）、活性領域１０１ではさらに浅く（例えば、第１素子分離領域２００Ａの深さの１／３程度）掘られており、ＦＩＮ−ＦＥＴとなるサドルフィン５を形成している。サドルフィン５はトランジスタのチャネルを構成し、上表面と第１の側面と第２の側面を有する。ここでは、第１の側面と第２の側面が傾斜する形状を示しているが、これに限定されず、垂直形状であってもよい。本発明では、ワードトレンチ３１０の下の活性領域１０１に半導体基板１００に含まれる第１導電型の不純物（ここではｐ型）と異なる第２導電型の不純物（ｎ型不純物）を注入し、サドルフィン５をｎ型化している（ｎ型拡散層１０３Ａ）。ワードトレンチ３１０の内部には、ゲート絶縁膜３１１を介してバリアメタル層３１２ａとメタル層３１２ｂからなるメタルワードライン３１２が各々埋設されている。メタルワードライン３１２の上面を覆うようにキャップ絶縁膜３１３が配置されている。キャップ絶縁膜３１３は、半導体基板１００表面より高く突き出している。この各々のワードトレンチ３１０内に形成された構造がワード線３００となる。キャップ絶縁膜３１３間を埋設するように第１層間絶縁膜４００が設けられている。ビット線コンタクト接続領域８の上面には、第１層間絶縁膜を貫通するビット線コンタクトプラグ５１１、ビット線コンタクトプラグ５１１の上面に接続されＸ方向に延在するＢＬＧ下層５１２、ＢＬＧ上層５１３およびキャップ絶縁膜５１４が積層配置され配線の形状に形成されている。なお、本実施形態例ではビット線コンタクトプラグ５１１とＢＬＧ下層５１２を分けているが、ビット線コンタクトプラグ５１１とＢＬＧ下層５１２を一体形成してもかまわない。ＢＬＧ下層５１２とＢＬＧ上層５１３およびキャップ絶縁膜５１４側面にはシリコン窒化膜からなるサイドウォール絶縁膜５１５が設けられ、ＢＬＧ下層５１２とＢＬＧ上層５１３とキャップ絶縁膜５１４およびサイドウォール絶縁膜５１５でＢＬＧ５００を形成している。ＢＬＧ５００を覆うように、全面にシリコン酸化膜からなる第二層間絶縁膜６００が設けられている。容量コンタクト接続領域８の上面には、第二層間絶縁膜６００および第一層間絶縁膜４００を貫通して容量コンタクトプラグ７００が接続されている。容量コンタクトプラグ７００の上面を含む全面にシリコン窒化膜からなるストッパー膜７８０とシリコン酸化膜からなる第三層間絶縁膜７９０が設けられている。容量コンタクトプラグ７００の上面に到達するように第三層間絶縁膜７９０とストッパー膜７８０を貫通するシリンダーホール８１０を開口し、シリンダーホールの内側と底部を覆うように下部電極８１１が設けられている。これにより、下部電極８１１は、容量コンタクトプラグ７００の上面に接続する。下部電極８１１表面を覆うように、容量絶縁膜８１２および上部電極８１３が設けられ、下部電極８１１と容量絶縁膜８１２および上部電極８１３により、キャパシタ８００を構成している。キャパシタ８００を覆うように、第四層間絶縁膜９００が設けられている。第４層間絶縁膜９００を貫通する配線コンタクト９１０が設けられ、配線コンタクト９１０上面には配線９２０が接続されている。配線９２０を覆うように、保護絶縁膜９３０が全面に設けられている。
【００１８】
次に、本実施形態例に係る半導体装置１の製造工程を図２〜図１２を用いて説明する。
なお、本実施形態例において、ｎ型拡散層１０３Ａ形成工程周辺で一部工程順序を変えた実施例１と実施例２とが存在するが、ほぼ、同じ工程を経るので、一括して説明し、工程の異なるところのみ分けて説明する。図２〜図１２において、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ線断面図、（Ｃ）は（Ａ）のＢ−Ｂ線断面図を示す。
【００１９】
先ず、図２に示すように、公知の技術を用いて、半導体基板１００上に図２（Ａ）の平面図に示すレイアウトで素子分離領域２００を形成し、半導体基板１００表面を活性領域１０１に分割する。素子分離領域２００は、ドライエッチングにて素子分離溝を形成した後、ライナー窒化膜を形成し、その後、メイン酸化膜を埋め込み形成される。次に、ｎ型不純物注入により活性領域１０１表面付近に浅くソース・ドレイン（ＳＤ）拡散層１０２を形成する。その後、半導体基板１００全面にシリコン窒化膜であるマスク膜３０１を成膜する。なお、図２（Ａ）の平面図は、マスク膜３０１を透過した状態を示す。図３（Ａ）、図４（Ａ）、図５（Ａ）も同様である。
【００２０】
次に、図３に示すように、そして、リソグラフィとドライエッチングで、マスク膜３０１をエッチングして、ワードトレンチ３１０のパターンを形成し、マスク膜３０１をマスクにして、ドライエッチングによりワードトレンチ３１０を形成する。ここで、マスク膜のパターニングは、ダブルパターニング法を用いることが望ましい。また、ワードトレンチ３１０の深さは、活性領域１０１では浅く、素子分離領域２００では深くなるようにドライエッチングの条件を調整する。その深さは、活性領域１０１では素子分離領域２００の深さの１／３、素子分離領域２００では素子分離領域２００の深さの２／３程度が望ましい。すなわち、ワードトレンチ３１０の活性領域１０１に鞍型の凸部が残されるようにする。この鞍型の凸部がサドルフィン５となる。
【００２１】
次に、図４および図５を用いて、実施例１の工程を説明する。
実施例１では、図３に示すようにワードトレンチ３１０を形成した後、図４に示すように、ｎ型不純物（例えば、Ｐ，Ａｓ）を注入し、ｎ型拡散層１０３Ａを形成する。このとき、ｎ型拡散層１０３Ａはサドルフィン５全てがｎ型になる深さまで注入し、かつ、ワードトレンチ３１０側壁に極力注入されないように注入の条件を調整する。ｎ型拡散層１０３Ａを形成するために注入されるｎ型不純物は、ＳＤ拡散層１０２のようなコンタクト抵抗を考慮する必要が無いため、導電型がｐ型からｎ型に変わる程度の少ない導入量で十分な効果を示し、ＳＤ拡散層１０２よりも少ない導入量でよい。
【００２２】
次に、図５に示すように熱酸化により、ワードトレンチ３１０表面に現れている、ｎ型拡散層１０３Ａを含む活性領域１０１を酸化し、ゲート酸化膜３１１を形成する。
【００２３】
一方、実施例２では、図２に示すようにワードトレンチ３１０を形成した後、熱酸化により、ワードトレンチ３１０表面に現れている活性領域１０１を酸化し、ゲート酸化膜３１１を形成し、次に、図３に示すように、ｎ型不純物（例えば、Ｐ，Ａｓ）を注入し、ｎ型拡散層１０３Ａを形成する。実施例２では、ゲート絶縁膜３１１があるので、実施例１よりワードトレンチ３１０側壁にｎ型不純物が注入されにくくなっている。
【００２４】
次に、図６に示すように、ワードトレンチ３１０内を含む半導体基板１００全面に窒化チタンであるバリアメタル層３１２ａを薄く成膜する。続いて、ワードトレンチ３１０を埋設するように、半導体基板１００全面にタングステンであるメタル層３１２ｂを成膜する。
【００２５】
次に、図７に示すように、タングステンエッチバックにより、ワードトレンチ３１０内のメタル層３１２ｂならびにバリアメタル層３１２ａが、ＳＤ拡散層１０２より深い部分にのみ残るようにエッチングする。
【００２６】
次に、図８に示すように、ワードトレンチ３１０の残された部分にシリコン酸化膜であるキャップ絶縁膜３１３を充填する。
【００２７】
これは、ワードトレンチ３１０の残された部分を埋設するだけのシリコン酸化膜を成膜し、ＣＭＰでマスク膜３０１をストップ膜として研磨することで実現できる。
【００２８】
これにより、ゲート酸化膜３１１とバリアメタル層３１２ａとメタル層３１２ｂからなるメタルワードライン３１２とキャップ絶縁膜３１３からなる埋め込みワード線３００が形成される。
【００２９】
以上、マスク膜３０１成膜からキャップ絶縁膜３１３形成までの工程において、実施例１では図１３に示すフローで、実施例２では図１４に示すフローで進行する。
【００３０】
次に、図９に示すように、窒化膜ウェットエッチで、マスク膜３０１を取り除き、シリコン酸化膜である第一層間絶縁膜４００を成膜し、ＣＭＰで平坦化する。なお、ここでは、キャップ絶縁膜３１３が露出する状態を示しているが、キャップ絶縁膜３１３上に第一層間絶縁膜４００が残る状態であってもよい。
【００３１】
次に、図１０に示すように、リソグラフィとドライエッチングで、第一層間絶縁膜４００を貫通し、活性領域１０１の埋め込みワード線３００にはさまれた部分に到達するビットコンタクトホール５１０を開口する。ここでは、Ｙ方向に延在する溝パターンとしてビットコンタクトホール５１０を形成する例を示しているが、これに限定されず、ビットコンタクト接続領域６のみを露出するホールパターンを形成してもよい。また、キャップ絶縁膜３１３の一部がエッチングされてより幅の広いビットコンタクトホール５１０としてもよい。
【００３２】
次に、図１１に示すように、ビットコンタクトホール５１０を充填するように半導体基板１００全面にＢＬＧ下層５１２を成膜し、さらに半導体基板１００全面にＢＬＧ上層５１３とキャップ絶縁膜５１４を順に成膜する。ＢＬＧ下層５１２としてはポリシリコン膜などが使用でき、ＢＬＧ上層５１３にはタングステン等のメタル膜が使用できる。ビットコンタクトホール５１０内のＢＬＧ下層５１２によりビットコンタクト５１１が構成される。
【００３３】
次に、図１２に示すように、リソグラフィとドライエッチングでキャップ絶縁膜５１４とＢＬＧ上層５１３とＢＬＧ下層５１２をビットラインゲートのパターンにエッチングし、その側面にサイドウォール絶縁膜５１５を形成する。
【００３４】
これにより、ＢＬＧ下層５１２とＢＬＧ上層５１３とキャップ絶縁膜５１４とサイドウォール絶縁膜５１５からなるビットラインゲート５００が形成される。
【００３５】
その後、ビットラインゲート５００を埋没するように、半導体基板１００全面に第二層間絶縁膜６００を成膜し、ＣＭＰでキャップ絶縁膜５１４上面まで研磨する。
【００３６】
次に、公知の方法により、リソグラフィとドライエッチングで、第二層間絶縁膜６００と第一層間絶縁膜４００を貫通し、活性領域１０１の埋め込みワード線３００と素子分離領域２００にはさまれた部分（第１容量コンタクト接続領域４Ａ及び第２容量コンタクト接続領域４Ｂ）に到達する容量コンタクト７００を形成する。
【００３７】
次に、ストッパー膜７８０と第三層間絶縁膜７９０を順に成膜し、公知の方法で、下部電極８１１と容量絶縁膜８１２と上部電極８１３からなる容量素子（キャパシタ）８００を形成する。ここで、下部電極８１１は、ストッパー膜７８０と第三層間絶縁膜７９０を貫通し、容量コンタクト７００の上面と電気的に接合している。
【００３８】
次に、キャパシタ８００の上に第四層間絶縁膜９００を成膜し、リソグラフィとドライエッチングで、第四層間絶縁膜９００を貫通し、上部電極８１３に到達する配線コンタクト９１０を形成する。
【００３９】
次に、配線コンタクト９１０の上面に接続するように配線９２０を形成し、半導体基板１００全面を保護絶縁膜９３０で覆うことで図１に示す半導体装置１が完成する。
【００４０】
ここで、本発明の効果について説明する。図１５は、３０ｎｍ幅のトレンチゲートについて、トレンチエッチング後のイオン注入による効果として、しきい電圧：Ｖｔ（図１５（Ａ））、サブスレショルドスロープ：ＳＳ（図１５（Ｂ））、隣接ワード線をＶｐｐ（オン）にした時と隣接ワード線をＶｋｋ（オフ）にした時のＶｔ差分：ΔＶｔ（図１５（Ｃ））のシミュレーション結果を示す。半導体基板１には、第２ｐ−ウェルとして、１１５ｋｅＶ、ドーズ量５Ｅ１３でボロンを注入し、トレンチエッチング後に比較例として、１０ｋｅＶでｐ型不純物注入（ＢＦ２）を行った場合（○）、本発明では、第２ｐ−ウェルとして、１０５ｋｅＶ、ドーズ量５Ｅ１３でボロンを注入し、トレンチエッチング後にｎ型不純物としてＡｓ注入（□）をドーズ量を変えて実施した時の効果を示す。
【００４１】
図１５（Ａ）に示すように、ＢＦ２注入（比較例）により、Ｖｔが少し低下するが、Ａｓ注入ではさらに低下する。一方、図１５（Ｂ）に示すように、ＳＳはＡｓ注入により小さくなり改善されていることがわかる。そして、図１５（Ｃ）に示すように、ΔＶｔは、ＢＦ２注入（比較例）では、非注入（Ａｓドーズ＝０）よりも悪化しているのに対し、Ａｓ注入により大きく改善されていることがわかる。
【００４２】
以上の実施形態例では、トレンチゲートとして埋め込みワード線について説明したが、その他のトレンチゲート構造、例えば、ゲート構造が半導体基板表面から一部露出するリセスゲート構造についても本発明を適用することができる。また、特許文献３に示すように、フィン下部をフィン上部よりも薄くした構造にも本発明を適用することができる。ＳＤ拡散層１０２としても、半導体基板中に形成した上記実施形態例のみに限定されず、半導体基板上にエピタキシャル成長させた積み上げ構造（ＥＳＤ構造）を用いてもよい。また、本発明ではトレンチゲート構造に限らず、ＦＩＮ−ＦＥＴ構造全般に適用でき、さらにはプレーナ型を含むＭＯＳＦＥＴ全般に適用することができる。
【符号の説明】
【００４３】
１  半導体装置
２  メモリセル
４  容量コンタクト接続領域
４Ａ  第１容量コンタクト接続領域
４Ｂ  第２容量コンタクト接続領域
５  サドルフィン
５Ａ  第１サドルフィン
５Ｂ  第２サドルフィン
６  ビットコンタクト接続領域
１００  半導体基板
１０１  活性領域
１０２  ＳＤ拡散層
１０３  チャネル
１０３Ａ  ｎ型拡散層
２００  素子分離領域
２００Ａ  Ｘ’方向素子分離領域
２００Ｂ  Ｙ方向素子分離領域
３００  埋め込みワード線
３０１  マスク膜
３１０  ワードトレンチ
３１１  ゲート酸化膜
３１２  メタルワードライン
３１２ａ  バリアメタル層
３１２ｂ  メタル層
３１３  キャップ絶縁膜
４００  第一層間絶縁膜
５００  ビットラインゲート
５１０  ビットコンタクトホール
５１１  ビットコンタクト
５１２  ＢＬＧ下層（Ｐｏｌｙ−Ｓｉ）
５１３  ＢＬＧ上層（Ｗ膜）
５１４  キャップ絶縁膜
５１５  サイドウォール絶縁膜
６００  第二層間絶縁膜
７００  容量コンタクト
７８０  ストッパー膜
７９０  第三層間絶縁膜
８００  キャパシタ
８１１  下部電極
８１２  容量絶縁膜
８１３  上部電極
９００  第四層間絶縁膜
９１０  配線コンタクト
９２０  配線
９３０  保護絶縁膜
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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