(57)【要約】      （修正有）【課題】ＬＤＭＯＳトランジスタに基づくダイオード及びそれを含む静電気放電保護回路を提供する。【解決手段】ＬＤＭＯＳトランジスタに基づくダイオード1000は、カソード電極ECTH及びアノード電極EANを含む。カソード電極は、Ｐ型ＬＤＭＯＳトランジスタのゲート610及びＰ型ＬＤＭＯＳトランジスタのＮ型ウェル320領域内に形成されるＮ型ドーピング領域420を含む。アノード電極は、Ｐ型ＬＤＭＯＳトランジスタのＰ型ドリフト領域310内に形成されるＰ型ドーピング領域410を含む。【選択図】図１
2014146791.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型ＬＤＭＯＳトランジスタのゲート及び前記Ｐ型ＬＤＭＯＳトランジスタのＮ型ウェル領域内に形成されるＮ型ドーピング領域を含むカソード電極と、
前記Ｐ型ＬＤＭＯＳトランジスタのＰ型ドリフト領域内に形成されるＰ型ドーピング領域を含むアノード電極と、を含むことを特徴とするＬＤＭＯＳトランジスタに基づくダイオード。
【請求項２】
前記カソード電極に含まれる前記ゲート及び前記Ｎ型ドーピング領域は、垂直コンタクト及び前記垂直コンタクトを接続するメタルパターンを通じて電気的に接続されることを特徴とする請求項１に記載のＬＤＭＯＳトランジスタに基づくダイオード。
【請求項３】
前記ゲートはＮ型不純物を用いてドーピングされることを特徴とする請求項２に記載のＬＤＭＯＳトランジスタに基づくダイオード。
【請求項４】
前記カソード電極に含まれる前記ゲート及び前記Ｎ型ドーピング領域は、同じＮ型不純物を用いて同時にドーピングされることを特徴とする請求項２に記載のＬＤＭＯＳトランジスタに基づくダイオード。
【請求項５】
前記Ｐ型ドーピング領域は、前記Ｐ型ＬＤＭＯＳトランジスタのドレイン領域をそのまま用い、
前記Ｎ型ドーピング領域は、前記Ｐ型ＬＤＭＯＳトランジスタのソース領域を除去し、前記Ｎ型ウェル領域のウェルバイアス領域を拡張したことを特徴とする請求項１に記載のＬＤＭＯＳトランジスタに基づくダイオード。
【請求項６】
前記Ｎ型ウェル領域及び前記Ｐ型ドリフト領域は、半導体基板上に成長されたＮ型エピタキシャル層内に形成されることを特徴とする請求項１に記載のＬＤＭＯＳトランジスタに基づくダイオード。
【請求項７】
前記Ｎ型エピタキシャル層内にＰ型ウェル領域がさらに形成され、前記Ｎ型ドリフト領域は前記Ｐ型ウェル領域内に形成されることを特徴とする請求項６に記載のＬＤＭＯＳトランジスタに基づくダイオード。
【請求項８】
前記半導体基板の上部領域にＮ型埋立層が形成されることを特徴とする請求項６に記載のＬＤＭＯＳトランジスタに基づくダイオード。
【請求項９】
第１電圧が印加される第１パッドと前記第１電圧より大きい第２電圧が印加される第２パッドとの間に結合されたＮ型ＬＤＭＯＳトランジスタと、
Ｐ型ＬＤＭＯＳトランジスタの第１ゲート及び前記Ｐ型ＬＤＭＯＳトランジスタの第１Ｎ型ウェル領域内に形成される第１Ｎ型ドーピング領域を含むカソード電極、及び前記Ｐ型ＬＤＭＯＳトランジスタのＰ型ドリフト領域内に形成される第１Ｐ型ドーピング領域を含むアノード電極を含み、前記カソード電極が前記第２パッドに接続され、前記アノード電極が前記Ｎ型ＬＤＭＯＳトランジスタの第２ゲートと接続されるＬＤＭＯＳトランジスタに基づくダイオードと、
前記第２ゲートと前記第１パッドとの間に結合された前記抵抗素子と、を含むことを特徴とする静電気放電保護回路。
【請求項１０】
前記カソード電極に含まれる前記第１ゲート及び前記第１Ｎ型ドーピング領域は、垂直コンタクト及び前記垂直コンタクトを接続するメタルパターンを通じて電気的に接続されることを特徴とする請求項９に記載の静電気放電保護回路。
【請求項１１】
前記カソード電極に含まれる前記第１ゲート及び前記第１Ｎ型ドーピング領域は、同じＮ型不純物を用いて同時にドーピングされることを特徴とする請求項１０に記載の静電気放電保護回路。
【請求項１２】
前記ダイオードは、
降伏電圧より小さい電圧が印加される場合には、前記カソード電極と前記アノード電極との間のキャパシタンスによって誘導された電圧を前記Ｎ型ＬＤＭＯＳトランジスタの第２ゲートに印加し、
前記降伏電圧より大きい電圧が印加される場合には、前記ダイオードのオン状態抵抗と前記抵抗素子の抵抗によって分配された電圧を前記Ｎ型ＬＤＭＯＳトランジスタの第２ゲートに印加することを特徴とする請求項９に記載の静電気放電保護回路。
【請求項１３】
前記Ｎ型ＬＤＭＯＳトランジスタは、
前記第２ゲートを含むゲート電極と、
第１Ｐ型ウェル領域内に形成される第２Ｎ型ドーピング領域を含むソース電極と、
前記第１Ｐ型ウェル領域内に形成される第２Ｐ型ドーピング領域を含むウェルバイアス電極と、
Ｎ型ドリフト領域内に形成される第３Ｎ型ドーピング領域を含むドレイン電極と、を含むことを特徴とする請求項９に記載の静電気放電保護回路 。
【請求項１４】
前記ダイオードの前記第１Ｎ型ウェル領域及び前記Ｐ型ドリフト領域と、前記Ｎ型ＬＤＭＯＳトランジスタの前記第１Ｐ型ウェル領域及び前記Ｎ型ドリフト領域は、半導体基板上に成長されたＮ型エピタキシャル層内に形成されることを特徴とする請求項１３に記載の静電気放電保護回路。
【請求項１５】
前記Ｎ型エピタキシャル層内に第２Ｐ型ウェル領域及び第２Ｎ型ウェル領域がさらに形成され、前記Ｐ型ドリフト領域は前記第２Ｐ型ウェル領域内に形成され、前記Ｎ型ドリフト領域は前記第２Ｎ型ウェル領域内に形成されることを特徴とする請求項１４に記載の静電気放電保護回路。
【請求項１６】
前記ダイオード及び前記Ｎ型ＬＤＭＯＳトランジスタが形成される前記半導体基板の上部領域にＮ型埋立層が形成されることを特徴とする請求項１４に記載の静電気放電保護回路。
【請求項１７】
前記ダイオードと前記Ｎ型ＬＤＭＯＳトランジスタとの境界領域に前記Ｎ型埋立層を貫通するように深いトレンチが形成されることを特徴とする請求項１６に記載の静電気放電保護回路。
【請求項１８】
前記ダイオードが形成される前記半導体基板の第１上部領域にＮ型埋立層が形成され、前記Ｎ型ＬＤＭＯＳトランジスタが形成される前記半導体基板の第２上部領域にＰ型埋立層が形成されることを特徴とする請求項１４に記載の静電気放電保護回路。
【請求項１９】
前記ダイオードの第１ゲート下のゲート酸化膜は、前記Ｎ型ＬＤＭＯＳトランジスタの第２ゲート下のゲート酸化膜よりさらに厚いことを特徴とする請求項１３に記載の静電気放電保護回路。
【請求項２０】
Ｎ型エピタキシャル層の第１上部領域にＮ型ウェル領域を形成する段階と、
前記第１上部領域と離隔した前記Ｎ型エピタキシャル層の第２上部領域にＰ型ドリフト領域を形成する段階と、
前記Ｎ型ウェル領域と前記Ｐ型ドリフト領域との間に上部表面と離隔するようにゲートを形成する段階と、
前記Ｎ型ウェル領域内にＮ型ドーピング領域を形成する段階と、
前記Ｐ型ドリフト領域内にＰ型ドーピング領域を形成する段階と、
前記Ｎ型ドーピング領域及び前記ゲートを電気的に接続する段階と、を含むことを特徴とするＬＤＭＯＳトランジスタに基づくダイオード製造方法。
【請求項２１】
半導体基板の上部にＮ型埋立層を形成する段階と、
前記Ｎ型埋立層上に前記Ｎ型エピタキシャル層を形成する段階と、をさらに含むことを特徴とする請求項２０に記載のＬＤＭＯＳトランジスタに基づくダイオード製造方法。
【請求項２２】
Ｎ型不純物を用いて前記ゲートをドーピングする段階をさらに含むことを特徴とする請求項２０に記載のＬＤＭＯＳトランジスタに基づくダイオード製造方法。
【請求項２３】
前記Ｎ型ドーピング領域を形成する段階及び前記ゲートをドーピングする段階は、
前記Ｎ型ドーピング領域が形成される部分と前記ゲートが共に開放されたマスクパターンを用いて同時に行われることを特徴とする請求項２２に記載のＬＤＭＯＳトランジスタに基づくダイオード製造方法。
【請求項２４】
前記ゲートと前記Ｐ型ドーピング領域が離隔するように前記Ｐ型ドリフト領域内にフィールド酸化膜を形成する段階をさらに含むことを特徴とする請求項２０に記載のＬＤＭＯＳトランジスタに基づくダイオード製造方法。
【請求項２５】
前記第１上部領域と離隔した前記Ｎ型エピタキシャル層の第３上部領域にＰ型ウェル領域を形成する段階をさらに含み、
前記Ｐ型ドリフト領域は前記Ｐ型ウェル領域内に形成されることを特徴とする請求項２０に記載のＬＤＭＯＳトランジスタに基づくダイオード製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、より詳細にはＬＤＭＯＳトランジスタに基づくダイオード及びそれを含む静電気放電保護回路に関する。
【背景技術】
【０００２】
水平二重拡散型ＭＯＳ（ＬＤＭＯＳ：ｌａｔｅｒａｌ  ｄｏｕｂｌｅ  ｄｉｆｆｕｓｅｄ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下「ＬＤＭＯＳ」と呼ぶ）トランジスタは、高速スイッチング応答、高入力インピーダンスを有する代表的な電力素子である。一般的に、ＬＤＭＯＳトランジスタなどを用いる高電圧工程では低電圧工程とは異なって抵抗とキャパシタとを用いてゲートカップリング（ｇａｔｅ  ｃｏｕｐｌｉｎｇ）を適用することが容易ではない。ＬＤＭＯＳトランジスタのドレイン（ｄｒａｉｎ）とゲート（ｇａｔｅ）との間のポテンシャル差は、通常、数十Ｖの高電圧に該当するが、ゲートとソース（ｓｏｕｒｃｅ）との間のポテンシャル差は、約５Ｖ程度の中間電圧に該当するようにゲート酸化膜（ｇａｔｅ  ｏｘｉｄｅ）の厚さが決定される。従って、高電圧用ＬＤＭＯＳトランジスタのゲート酸化膜を用いたＭＯＳキャパシタをゲートカップリングのためにＬＤＭＯＳトランジスタのドレインとゲートとの間に直接接続できないという問題点がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１２／００４９２４１号明細書
【特許文献２】米国特許６，８９８，０６０号明細書
【特許文献３】米国特許７，５３８，９９８号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前記のような問題点を解決するための本発明の一目的は、ＬＤＭＯＳ工程を用いて具現されるＬＤＭＯＳトランジスタに基づくダイオード（ｄｉｏｄｅ）を提供することにある。
【０００５】
本発明の他の目的は、前記ＬＤＭＯＳトランジスタに基づくダイオードによってトリガされる（ｔｒｉｇｇｅｒｅｄ）静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護回路を提供することにある。
【０００６】
本発明のまた他の目的は、前記ＬＤＭＯＳトランジスタに基づくダイオード及びそれを含む静電気放電保護回路の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記一目的を達成するために、本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードはカソード電極及びアノード電極を含む。
【０００８】
前記カソード電極は、Ｐ型ＬＤＭＯＳトランジスタのゲート及び前記Ｐ型ＬＤＭＯＳトランジスタのＮ型ウェル領域内に形成されるＮ型ドーピング領域を含む。前記アノード電極は、前記Ｐ型ＬＤＭＯＳトランジスタのＰ型ドリフト領域内に形成されるＰ型ドーピング領域を含む。
【０００９】
前記カソード電極に含まれる前記ゲート及び前記Ｎ型ドーピング領域は垂直コンタクト及び前記垂直コンタクトを接続するメタルパターンを通じて電気的に接続されてもよい。
【００１０】
前記ゲートはＮ型不純物を用いてドーピングされてもよい。前記カソード電極に含まれる前記ゲート及び前記Ｎ型ドーピング領域は同じＮ型不純物を用いて同時にドーピングされてもよい。
【００１１】
前記Ｐ型ドーピング領域は、前記Ｐ型ＬＤＭＯＳトランジスタのドレイン領域をそのまま用い、前記Ｎ型ドーピング領域は、前記Ｐ型ＬＤＭＯＳトランジスタのソース領域を除去して前記Ｎ型ウェル領域のウェルバイアス領域を拡張した領域であってもよい。
【００１２】
前記Ｎ型ウェル領域及び前記Ｐ型ドリフト領域は、半導体基板上に成長されたＮ型エピタキシャル層内に形成されてもよい。
【００１３】
前記Ｎ型エピタキシャル層内にＰ型ウェル領域がさらに形成され、前記Ｎ型ドリフト領域は前記Ｐ型ウェル領域内に形成されてもよい。
【００１４】
前記半導体基板の上部領域にＮ型埋立層が形成されてもよい。
【００１５】
前記他の目的を達成するために、本発明の実施形態に係る静電気放電保護回路は、Ｎ型ＬＤＭＯＳトランジスタ、ＬＤＭＯＳトランジスタに基づくダイオード及び抵抗素子を含む。
【００１６】
前記Ｎ型ＬＤＭＯＳトランジスタは、第１電圧が印加される第１パッドと前記第１電圧より大きい第２電圧が印加される第２パッドとの間に結合される。前記ダイオードは、前記Ｐ型ＬＤＭＯＳトランジスタの第１ゲート及び前記Ｐ型ＬＤＭＯＳトランジスタの第１Ｎ型ウェル領域内に形成される第１Ｎ型ドーピング領域を含むカソード電極、及び前記Ｐ型ＬＤＭＯＳトランジスタのＰ型ドリフト領域内に形成される第１Ｐ型ドーピング領域を含むアノード電極を含み、前記カソード電極が前記第２パッドに接続され、前記アノード電極が前記Ｎ型ＬＤＭＯＳトランジスタの第２ゲートと接続される。前記抵抗素子は前記第２ゲートと前記第１パッドとの間に結合される。
【００１７】
前記カソード電極に含まれる前記第１ゲート及び前記第１Ｎ型ドーピング領域は、垂直コンタクト及び前記垂直コンタクトを接続するメタルパターンを通じて電気的に接続されてもよい。
【００１８】
前記カソード電極に含まれる前記第１ゲート及び前記第１Ｎ型ドーピング領域は、同じＮ型不純物を用いて同時にドーピングされてもよい。
【００１９】
前記ダイオードは、降伏電圧より小さい電圧が印加される場合には、前記カソード電極と前記アノード電極との間のキャパシタンスによって誘導された電圧を前記Ｎ型ＬＤＭＯＳトランジスタのゲートに印加し、前記降伏電圧より大きい電圧が印加される場合には前記ダイオードのオン状態抵抗と前記抵抗素子の抵抗によって分配された電圧を前記Ｎ型ＬＤＭＯＳトランジスタのゲートに印加してもよい。
【００２０】
前記Ｎ型ＬＤＭＯＳトランジスタは、前記第２ゲートを含むゲート電極、第１Ｐ型ウェル領域内に形成される第２Ｎ型ドーピング領域を含むソース電極、前記第１Ｐ型ウェル領域内に形成される第２Ｐ型ドーピング領域を含むウェルバイアス電極、及びＮ型ドリフト領域内に形成される第３Ｎ型ドーピング領域を含むドレイン電極を含んでもよい。
【００２１】
前記ダイオードの前記第１Ｎ型ウェル領域及び前記Ｐ型ドリフト領域と、前記Ｎ型ＬＤＭＯＳトランジスタの前記第１Ｐ型ウェル領域及び前記Ｎ型ドリフト領域は、半導体基板上に成長されたＮ型エピタキシャル層内に形成されてもよい。
【００２２】
前記Ｎ型エピタキシャル層内に第２Ｐ型ウェル領域及び第２Ｎ型ウェル領域がさらに形成され、前記Ｐ型ドリフト領域は前記第２Ｐ型ウェル領域内に形成され、前記Ｎ型ドリフト領域は前記第２Ｎ型ウェル領域内に形成されてもよい。
【００２３】
前記ダイオード及び前記Ｎ型ＬＤＭＯＳトランジスタが形成される前記半導体基板の上部領域にＮ型埋立層が形成されてもよい。
【００２４】
前記ダイオードと前記Ｎ型ＬＤＭＯＳトランジスタとの境界領域に前記Ｎ型埋立層を貫通するように深いトレンチが形成されてもよい。
【００２５】
前記ダイオードが形成される前記半導体基板の第１上部領域にＮ型埋立層が形成され、前記Ｎ型ＬＤＭＯＳトランジスタが形成される前記半導体基板の第２上部領域にＰ型埋立層が形成されてもよい。
【００２６】
前記ダイオードの第１ゲート下のゲート酸化膜は、前記Ｎ型ＬＤＭＯＳトランジスタの第２ゲート下のゲート酸化膜よりさらに厚くてもよい。
【００２７】
前記また他の目的を達成するために、本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオード製造方法は、Ｎ型エピタキシャル層の第１上部領域にＮ型ウェル領域を形成する段階、前記第１上部領域と離隔した前記Ｎ型エピタキシャル層の第２上部領域にＰ型ドリフト領域を形成する段階、前記Ｎ型ウェル領域と前記Ｐ型ドリフト領域との間に上部表面と離隔するようにゲートを形成する段階、前記Ｎ型ウェル領域内にＮ型ドーピング領域を形成する段階、前記Ｐ型ドリフト領域内にＰ型ドーピング領域を形成する段階、並びに前記Ｎ型ドーピング領域及び前記ゲートを電気的に接続する段階を含む。
【００２８】
前記ダイオード製造方法は、半導体基板上部にＮ型埋立層を形成する段階、及び前記Ｎ型埋立層上に前記Ｎ型エピタキシャル層を形成する段階をさらに含んでもよい。
【００２９】
前記ダイオード製造方法は、Ｎ型不純物を用いて前記ゲートをドーピングする段階をさらに含んでもよい。
【００３０】
前記Ｎ型ドーピング領域を形成する段階及び前記ゲートをドーピングする段階は、前記Ｎ型ドーピング領域が形成される部分と前記ゲートが共に開放されたマスクパターンを用いて同時に行ってもよい。
【００３１】
前記ダイオード製造方法は、前記ゲートと前記Ｐ型ドーピング領域が離隔するように前記Ｐ型ドリフト領域内にフィールド酸化膜を形成する段階をさらに含んでもよい。
【００３２】
前記ダイオード製造方法は、前記第１上部領域と離隔した前記Ｎ型エピタキシャル層の第２上部領域にＰ型ウェル領域を形成する段階をさらに含み、前記Ｐ型ドリフト領域は前記Ｐ型ウェル領域内に形成されてもよい。
【発明の効果】
【００３３】
本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードは、一般的なＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）バウンドの接合ダイオード（ｊｕｎｃｔｉｏｎ  ｄｉｏｄｅ）を具現するための別途のデザインルールを必要とせず、ＬＤＭＯＳ工程のデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）及び基本構造をそのまま用いて、容易に具現できる。
【００３４】
また、本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードはＬＤＭＯＳトランジスタのような高い降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を有する。
【００３５】
本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードを含む静電気放電保護回路は、前記ダイオードに内在するキャパシタンス成分によってＥＳＤ発生時、初期から多量の電荷を放電させることによって向上された性能を有する。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの構造を示す断面図。
【図２】図１のダイオードの等価回路図。
【図３】Ｐ型ＬＤＭＯＳトランジスタの構造を示す断面図。
【図４】図３のＰ型ＬＤＭＯＳトランジスタの等価回路図。
【図５】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図。
【図６】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図。
【図７】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図。
【図８】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図。
【図９】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図。
【図１０】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図。
【図１１】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図。
【図１２】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図。
【図１３】本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図。
【図１４】本発明の実施形態に係る静電気放電保護回路を示す回路図。
【図１５】本発明の一実施形態に係る静電気放電保護回路を示す断面図。
【図１６】本発明の実施形態に係る静電気放電保護回路の性能を示す図。
【図１７】本発明の他の実施形態に係る静電気放電保護回路を示す断面図。
【図１８】図１７の静電気放電保護回路の製造方法を説明するための断面図。
【図１９】本発明のまた他の実施形態に係る静電気放電保護回路を示す断面図。
【図２０】本発明のまた他の実施形態に係る静電気放電保護回路を示す断面図。
【図２１】本発明のまた他の実施形態に係る静電気放電保護回路を示す断面図。
【図２２】図２１の静電気放電保護回路の製造方法を説明するための断面図。
【図２３】図２１の静電気放電保護回路の製造方法を説明するための断面図。
【図２４】半導体メモリ装置の入出力パッド部のレイアウトの一例を示す図。
【図２５】図２４の入出力パッド部の垂直的構造を説明するための断面図。
【図２６】図２４の入出力パッド部のパワーパッド領域の一例を示す図。
【図２７】本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図。
【図２８】本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図。
【発明を実施するための形態】
【００３７】
本明細書に開示されている本発明の実施形態に対して、特定の構造的、機能的説明は、単に本発明の実施形態を説明するための目的で例示されたものであり、本発明の実施形態は多様な形態で実施することができ、本発明は、本明細書に説明された実施形態に限定されるものではない。
【００３８】
本発明は多様な変更を加えることができ、種々の形態を有することができるが、特定の実施形態を図面に例示して本明細書に詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想、及び技術範囲に含まれるすべての変更、均等物、代替物を含むと理解すべきである。
【００３９】
本明細書において、第１、第２等の用語は多様な構成要素を説明するのに使用されているが、これらの構成要素がこのような用語によって限定されるものではない。これらの用語は１つの構成要素を他の構成要素から区別する目的で使われ、例えば、本発明の権利範囲から逸脱しなければ第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名してもよい。
【００４０】
ある構成要素が他の構成要素に「接続されて」いる、または「接続して」いると言及されている場合には、その他の構成要素に直接的に接続されていたり、接続されていることも意味するが、中間に他の構成要素が存在する場合も含む。一方、ある構成要素が他の構成要素に「直接接続されて」いる、または「直接接続して」いると言及されている場合には、中間に他の構成要素は存在しない。構成要素の間の関係を説明する他の表現、即ち、「〜間に」と「直接〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同様である。
【００４１】
本明細書で使用した用語は、単に特定の実施形態を説明するために使用したものであり、本発明を限定するものではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。また、本明細書で、「含む」又は「有する」等の用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品又は、これを組み合わせたものが存在するということを示すものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品又は、これを組み合わせたものなどの存在又は、付加の可能性を、予め排除するものではない。
【００４２】
また、別に定義しない限り、技術的あるいは科学的用語を含み、本明細書中において使用される全ての用語は、本発明が属する技術分野で通常の知識を有する者が、一般的に理解するのと同一の意味を有する。一般的に使用される辞書において定義される用語と同じ用語は、関連技術の文脈上で有する意味と一致する意味を有すると理解するべきで、本明細書において明白に定義しない限り、理想的あるいは形式的な意味として解釈してはならない。
【００４３】
以下、図面を参照して、本発明の望ましい実施の形態の具体例を詳細に説明する。図面中の同一構成要素については同一参照符号を使用し、同一構成要素についての重複した説明は省略する。
【００４４】
図１は本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの構造を示す断面図であり、図２は図１のダイオードの等価回路図である。
【００４５】
図１及び図２を参照すると、ダイオード１０００は、カソード電極（ｃａｔｈｏｄｅ  ｅｌｅｃｔｒｏｄｅ、ＥＣＴＨ）及びアノード電極（ａｎｏｄｅ  ｅｌｅｃｔｒｏｄｅ、ＥＡＮ）を含む。ここで電極とは、ドーピング領域４１０、４２０のみを含むという意味でもあってもよく、ドーピング領域４１０、４２０に追加して垂直コンタクト８０１、８０２、８０３、８０４、及び／または、メタルパターン９０１、９０２を含む意味であってもよい。一つの電極は実質的に、等電位（ｅｑｕｉｐｏｔｅｎｔｉａｌ）を形成する一つ以上の構造物を含んでもよい。
【００４６】
カソード電極ＥＣＴＨは、少なくともゲート６１０及びＮ型ウェル領域（ＮＷＬ）３２０内に形成されるＮ型ドーピング領域（Ｎ＋）４２０を含んでもよい。アノード電極ＥＡＮは少なくともＰ型ドリフト領域（ＰＤＦＴ）３１０内に形成されるＰ型ドーピング領域４１０を含んでもよい。図３及び図４を参照して後述するように、本発明の実施形態に係るダイオード１０００はＬＤＭＯＳトランジスタに基づく構造を有する。
【００４７】
即ち、ＬＤＭＯＳトランジスタのデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）をそのまま活用し、ＬＤＭＯＳトランジスタの基本構造をそのまま用いるが、ＬＤＭＯＳトランジスタの一部構造のみを変形して本発明の実施形態に係るダイオード１０００が形成される。図１はＰ型ＬＤＭＯＳトランジスタの基本構造を用いたダイオード１０００を示している。ゲート６１０、Ｎ型ウェル領域３２０、Ｐ型ドリフト領域３１０及びＰ型ドーピング領域４１０は、前記Ｐ型ＬＤＭＯＳトランジスタと同じ構造を有してもよい。
【００４８】
カソード電極ＥＣＴＨに含まれるゲート６１０及びＮ型ドーピング領域４２０は、垂直コンタクト８０１、８０２、８０３、及び、垂直コンタクト８０１、８０２、８０３を接続するメタルパターン９０１を通じて電気的に接続されてもよい。垂直コンタクト８０１、８０２、８０３は、ゲート酸化膜を実現するために蒸着された酸化膜５１０及び層間酸化膜７００を貫通するビア（Ｖｉａ）などで具現されてもよい。この場合、ゲート６１０及びＮ型ドーピング領域４２０は、実質的に等電位を形成してもよい。Ｎ型ドーピング領域４２０とメタルパターン９０１を接続する垂直コンタクトの個数及びゲート６１０とメタルパターン９０１を接続する垂直コンタクトの個数は、多様に変更されてもよい。
【００４９】
アノード電極ＥＡＮは、Ｐ型ドーピング領域４１０以外にも垂直コンタクト８０４及びメタルパターン９０２をさらに含んでもよい。
【００５０】
一実施形態において、ゲート６１０は、Ｎ型不純物を用いてドーピングされてもよい。図１０を参照して後述するように、カソード電極ＥＣＴＨに含まれるゲート６１０及びＮ型ドーピング領域４２０は、同じＮ型不純物を用いて同時にドーピングされてもよい。
【００５１】
一実施形態において、ゲート６１０とＰ型ドーピング領域４１０との間のＰ型ドリフト領域３１０内にフィールド酸化膜４３０が形成されてもよい。フィールド酸化膜４３０は、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程などを通じて形成されてもよく、高電圧が印加されるゲート６１０とＰ型ドーピング領域４１０を離隔させる役割をする。
【００５２】
一実施形態において、ダイオード１０００は、半導体基板（ＰＳＵＢ）１０を用いて形成されてもよい。例えば、半導体基板（ＰＳＵＢ）は、Ｐ型半導体基板であってもよい。半導体基板１０上にＮ型エピタキシャル層（Ｎ−ｔｙｐｅ  ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ、ＮＥＰＩ）２００が成長して（ｇrowed）、Ｎ型ウェル領域３２０及びＰ型ドリフト領域３１０は、Ｎ型エピタキシャル層２００内に形成されてもよい。一実施形態において、半導体基板１０の上部領域にＮ型埋立層１１０が形成され、Ｎ型埋立層１１０上にＮ型エピタキシャル層２００が形成されてもよい。
【００５３】
図３はＰ型ＬＤＭＯＳトランジスタの構造を示す断面図であり、図４は図３のＰ型ＬＤＭＯＳトランジスタの等価回路図である。
【００５４】
図１のダイオード１０００と図３のＰ型ＬＤＭＯＳトランジスタ１１００の基本構造は類似しているので、重複する説明は省略する。
【００５５】
図３及び図４を参照すると、Ｐ型ＬＤＭＯＳトランジスタ１１００は、ウェルバイアス電極ＥＷＢ、ソース電極ＥＳ、ゲート電極ＥＧ及びドレイン電極ＥＤを含む。ウェルバイアス電極ＥＷＢは、少なくともＮ型ウェル領域３２０内に形成されるウェルバイアス領域４２２を含み、ソース電極ＥＳは少なくともＮ型ウェル領域３２０内に形成されるソース領域４２４を含む。ゲート電極ＥＧは少なくともゲート６１２を含み、ドレイン電極ＥＤは少なくともＰ型ドリフト領域（ＰＤＦＴ）３１０内に形成されるドレイン領域４１０を含む。
【００５６】
図１及び図３を比較すると、ダイオード１０００のＰ型のドーピング領域４１０は、Ｐ型ＬＤＭＯＳトランジスタ１１００のドレイン領域４１０をそのまま用いて、ダイオード１０００のＮ型ドーピング領域４２０はＰ型ＬＤＭＯＳトランジスタ１１００のソース領域４２４を除去してＮ型ウェル領域３２０にバイアス電圧を印加するためのウェルバイアス領域４２２を拡張して形成されることが分かる。
【００５７】
Ｐ型ＬＤＭＯＳトランジスタ１１００において、ウェルバイアス領域４２２、ソース領域４２４及びゲート６１２は必ず電気的に接続される必要はないので垂直コンタクト８０１、８０２、８０３は、個別の金属パターン９０３、９０４、９０５にそれぞれ接続されてもよい。
【００５８】
このように、本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオード１０００は、ＬＤＭＯＳ工程のデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）及び基本構造をそのまま用いて容易に具現してもよい。また、本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオード１０００は、ＬＤＭＯＳトランジスタのような高い降伏電圧（ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）を有する。
【００５９】
図５〜図１３は、本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードの製造方法を説明するための断面図である。
【００６０】
図５を参照すると、半導体基板１０の上部にＮ型埋立層１１０を形成する。半導体基板１０上にＮ型埋立層１１０が形成される領域、即ち、ダイオードＤｇが形成される領域を定義するマスクパターン５１を形成する。例えば、マスクパターン５１は、半導体基板１０の上部表面上に酸化膜と窒化膜を積層した後、エッチング工程を行って形成してもよい。マスクパターン５１を用いてＮ型不純物を用いたイオン注入工程を行ってＮ型埋立層１１０を形成した後、マスクパターン５１を湿式エッチングなどを行って除去する。
【００６１】
半導体基板１０は、シリコン半導体基板、ガリウム−ヒ素半導体基板、シリコンゲルマニウム半導体基板、セラミック半導体基板、石英半導体基板、ガラス半導体基板などを含んでもよい。
【００６２】
図６を参照すると、Ｎ型埋立層１１０上にＮ型エピタキシャル層２００を形成する。例えば、選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ）方式、固相エピタキシャル成長（ＳＰＥ：ｓｏｌｉｄ  ｐｈａｓｅ  ｅｐｉｔａｘｉａｌ   ｇｒｏｗｔｈ）方式などを用いてＮ型エピタキシャル層２００を形成してもよい。
【００６３】
図７を参照すると、Ｎ型エピタキシャル層２００の第１上部領域にＮ型ウェル領域３２０を形成し、第１上部領域と離隔したＮ型エピタキシャル層２００の第２上部領域にＰ型ドリフト領域３１０を形成する。図５を参照して説明したようなマスクパターンの形成、イオン注入工程及び前記マスクパターンの除去を行って、Ｎ型ウェル領域３２０及びＮ型エピタキシャル層２００がそれぞれ形成されてもよい。
【００６４】
図８を参照すると、ゲート６１０とＰ型ドーピング領域４１０が離隔するようにＰ型ドリフト領域３１０内にフィールド酸化膜４３０を形成する。全体上部表面にパッド酸化膜５２、パッド窒化膜５３及びフォトレジスト５４を形成した後、エッチング工程を行ってフィールド酸化膜４３０を形成する。例えば、フィールド酸化膜４３０はＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程を行って形成されてもよい。
【００６５】
図９を参照すると、Ｎ型ウェル３２０とＰ型ドリフト領域３１０との間に上部表面と離隔するようにゲート６１０を形成する。先ず、全体上部表面にゲート酸化膜を実現するための酸化膜５１０を形成し、酸化膜５１０上にポリシリコン膜を蒸着した後、パターニングしてポリシリコンゲート６１０を形成してもよい。ゲート６１０は、金属または、金属とポリシリコンとの組合せなど、多様な導電物質を用いて具現されてもよい。ゲート６１０は、Ｎ型ウェル３２０とＰ型ドリフト領域３１０の一部と重なるように形成されてもよい。ゲート６１０の側壁に側壁酸化物が追加的に形成されてもよい。
【００６６】
図１０を参照すると、Ｎ型ウェル領域３２０内にＮ型ドーピング領域４２０を形成する。一方、上述のように、Ｎ型不純物を用いてゲート６１０をドーピングしてもよい。図１０に示したように、Ｎ型ドーピング領域４２０が形成される部分とゲート６１０が共に開放されたマスクパターン５６でＮ＋イオン注入（ＩＩＰ：ｉｏｎ  ｉｍｐｌａｎｔｉｎｇ）領域を定義し、Ｎ型ウェル領域３２０より高濃度のＮ型不純物を用いて、Ｎ型ドーピング領域４２０の形成とゲート６１０のドーピングを同時に行ってもよい。Ｎ型ドーピング領域４２０が形成された後にマスクパターン５６は除去する。
【００６７】
図１１を参照すると、Ｐ型ドリフト領域３１０内にＰ型ドーピング領域４１０を形成する。Ｐ型ドーピング領域４１０が形成される部分が開放されたマスクパターン５７でＰ＋イオン注入（ＩＩＰ：ｉｏｎ  ｉｍｐｌａｎｔｉｎｇ）領域を定義し、Ｐ型ドリフト領域３１０より高濃度のＰ型不純物を用いてＰ型ドーピング領域４１０を形成してもよい。Ｐ型ドーピング領域４１０が形成された後にマスクパターン５７は除去される。
【００６８】
図１２を参照すると、層間絶縁膜を形成した後、所定領域をエッチングしてＮ型ドーピング領域４２０、ゲート６１０、Ｐ型ドーピング領域４１０を露出させる。高温の熱処理工程を行った後、金属膜を蒸着して垂直コンタクト８０１、８０２、８０３、８０４を形成する。以後、層間絶縁膜７００の上部表面に対して平坦化工程を行ってメタル層を蒸着した後、それをパターニングして図１３に示したようなメタルパターン９０１、９０２を形成する。上述のように垂直コンタクト８０１、８０２、８０３、及び、メタルパターン９０１を通じてＮ型ドーピング領域４２０及びゲート６１０を電気的に接続してもよい。
【００６９】
図５〜図１３を参照して本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオード１０００を製造する方法の一例を説明したが、図５〜図１３に示した工程の少なくとも一部は、その順序が変更されてもよく、ＬＤＭＯＳトランジスタ１１００の構造及び製造工程に従って、一部工程が追加されてもよく、変更されてもよい。
【００７０】
図１４は本発明の実施形態に係る静電気放電保護回路を示す回路図であり、図１５は本発明の一実施形態に係る静電気放電保護回路を示す断面図である。
【００７１】
図１４及び図１５を参照すると、静電気放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）保護回路２０００は、Ｎ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳ、ダイオードＤｇ及び抵抗素子Ｒｇを含む。
【００７２】
図１４及び図１５には本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオード１０００をＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳのゲートカップリングに用いたＥＳＤ保護回路の一例を示したが、本発明の静電気放電保護回路は、必ずしも図１４及び図１５の構成に限定されるのではない。例えば、本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオード１０００はＰ型ＬＤＭＯＳトランジスタのゲートカップリングのために用いることもでき、ＳＣＲ（ｓｉｌｉｃｏｎ  ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｅｒ）及び多様な構造のＥＳＤ保護回路に用いてもよい。
【００７３】
図１〜図１３を参照して上述のように、ダイオードＤｇは本発明の実施形態に従ってＬＤＭＯＳトランジスタを変形して具現する。即ち、ダイオードＤｇは、Ｐ型ＬＤＭＯＳトランジスタの第１ゲート６１０及びＰ型ＬＤＭＯＳトランジスタの第１Ｎ型ウェル領域３２０内に形成される第１Ｎ型ドーピング領域４２０を含むカソード電極ＥＣＴＨ、及びＰ型ＬＤＭＯＳトランジスタのＰ型ドリフト領域３１０内に形成される第１Ｐ型ドーピング領域４１０を含むアノード電極ＥＡＮを含む。カソード電極ＥＣＴＨは第２パッド３０に接続し、アノード電極ＥＡＮはＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳの第２ゲート６２０と接続される。
【００７４】
Ｎ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳは、第１電圧が印加される第１パッド２０と第１電圧より大きい第２電圧が印加される第２パッド３０との間に結合される。抵抗素子ＲｇはＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳの第２ゲート６２０と第１パッド２０との間に結合される。
【００７５】
上述のように、一般的にＬＤＭＯＳトランジスタなどを用いる高電圧工程では、従来の低電圧工程とは異なって抵抗とキャパシタを用いてゲートカップリング（ｇａｔｅ  ｃｏｕｐｌｉｎｇ）を適用することが容易ではない。また、従来には、Ｎ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳのドレインとゲート間の寄生キャパシタ成分Ｃｐを用いてゲートカップリングのためのＭＯＳキャパシタを代替したりもする。しかし、この場合、ＥＳＤイベントの際に初期からＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳのゲートにチャネル−オン動作を誘導できる程度の電圧を提供することはできず、単にトリガ電圧だけを若干落とす役割をする。
【００７６】
本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードＤｇを含む静電気放電保護回路２０００は、第２パッド３０を通じて高電圧のＥＳＤパルス３２が印加される場合、これを迅速に放電させることによって内部回路ＩＮＴを保護してもよい。静電気放電保護回路２０００はダイオードＤｇに内在するキャパシタンス成分によってＥＳＤ発生の際に初期から多量の電荷を放電させることによって向上した性能を有する。
【００７７】
図１５には、図１〜図１３を参照して説明したダイオードＤｇを共に示しているので、重複する説明は省略する。また、図１５のＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳは、図５〜図１３を参照して説明したダイオードＤｇの製造工程と同一、または、類似する方式で形成されることがあるので、Ｎ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳの構造を中心に説明する。
【００７８】
図１５を参照すると、Ｎ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳは、第２ゲート６２０を含むゲート電極ＥＧ、第１Ｐ型ウェル領域３４０内に形成される第２Ｎ型ドーピング領域４５１を含むソース電極ＥＳ、第１Ｐ型ウェル領域３４０内に形成される第２Ｐ型ドーピング領域４５２を含むウェルバイアス電極ＥＷＢ、及びＮ型ドリフト領域３３０内に形成される第３Ｎ型ドーピング領域４４０を含むドレイン電極ＥＤを含む。上述のように、垂直コンタクト８０５、８０６、８０７、８０８、及び、メタルパターン９１１、９１２、９１３、９１４が電極ＥＷＢ、ＥＳ、ＥＧ、ＥＤにそれぞれ含まれてもよい。抵抗素子Ｒｇは、ゲートを形成するためのポリシリコンを用いて具現されてもよく、受動抵抗素子で具現されてもよい。
【００７９】
第２ゲート６２０と第３Ｎ型ドーピング領域４４０が離隔するようにＮ型ドリフト領域３３０内にフィールド酸化膜４３４を形成し、ダイオードＤｇとＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳとの間の境界領域に素子分離のためのフィールド酸化膜４３２を形成してもよい。
【００８０】
ダイオードＤｇの第１Ｎ型ウェル領域３２０及びＰ型ドリフト領域３１０と、Ｎ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳの第１Ｐ型ウェル領域３４０及びＮ型ドリフト領域３３０は、半導体基板１０上に成長されたＮ型エピタキシャル層２００内に形成されてもよい。
【００８１】
ダイオードＤｇが形成される半導体基板１０の第１上部領域にＮ型埋立層１１０が形成され、Ｎ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳが形成される半導体基板１０の第２上部領域にＰ型埋立層１２０が形成されてもよい。第１Ｐ型ウェル領域３４０は、Ｐ型埋立層１２０と接触するように深く形成されてもよい。
【００８２】
図１６は本発明の実施形態に係る静電気放電保護回路の性能を示す図である。
【００８３】
図１６は本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオードＤｇを用いた静電気放電保護回路２０００に適用した７０Ｖ級工程でのシリコンデータを示す。約１００ｎｓｅｃのパルス幅を有するパルスの電圧レベルを順次に増加させながら測定したＴＬＰプロット（ｔｒａｎｓｍｉｓｓｉｏｎ  ｌｉｎｅ  ｐｕｌｓｉｎｇ  ｐｌｏｔ）として、各パルスに応じてドットした（ｄｏｔｔｅｄ）Ｖ−Ｉカーブ（Ｃ１）と漏洩電流カーブ（Ｃ２）を示している。
【００８４】
ＴＬＰプロット上から分かるように、本発明の実施形態に係るゲートカップリングスキーム（ｇａｔｅ  ｃｏｕｐｌｉｎｇ  ｓｃｈｅｍｅ）の具現でＥＳＤイベント初期からＥＳＤ電荷をＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳのチャネル−オン（ｃｈａｎｎｅｌ−ｏｎ）動作を通じて放電させていることが分かる。従って、上述のように単純にＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳのドレインとゲートとの間の寄生キャパシタ成分Ｃｐのみを用いたゲートカップリングより多量のＥＳＤ電荷をＥＳＤ保護回路２０００を通じて放電できることが分かる。
【００８５】
また、ＥＳＤイベントの際に、８０Ｖ付近の降伏電圧（ＢＶ：ｂｒｅａｋｄｏｗｎ  ｖｏｌｔａｇｅ）以後の時点においても本発明の実施形態に係るダイオードＤｇのブレークダウン動作によってダイオードＤｇが逆方向ターンオン（ｒｅｖｅｒｓｅ  ｔｕｒｎ−ｏｎ）されるので、ダイオードＤｇと抵抗素子Ｒｇとの間のＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳのゲートにはこれらの電圧分配（ｖｏｌｔａｇｅ  ｄｉｖｉｄｉｎｇ）による電圧が印加されてもよい。これは、ＥＳＤイベントの間にＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳのゲートにカップリングを加速化させて小さいターンオン状態抵抗を維持させることができる。
【００８６】
つまり、Ｐ型ＬＤＭＯＳトランジスタの変形で容易に製作できるダイオードＤｇは、降伏電圧ＢＶより小さい電圧が印加される場合には上述した寄生キャパシタ成分Ｃｐに加えてカソード電極ＥＣＴＨとアノード電極ＥＡＮとの間のキャパシタンス、即ち、ジャンクションキャパシタ成分によって誘導された電圧をＮ型ＬＤＭＯＳトランジスタのゲートに印加し、降伏電圧ＢＶより大きい電圧が印加される場合にはダイオードＤｇのオン状態抵抗と抵抗素子Ｒｇの抵抗によって分配された電圧をＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳのゲートに印加することによってゲートカップリングを加速化してもよい。
【００８７】
図１７は本発明の他の実施形態に係る静電気放電保護回路を示す断面図である。図１７の静電気放電保護回路２０００ａは、図１５の静電気放電保護回路２０００の構造とほとんど同一であるので重複する説明は省略して差異点だけを説明する。
【００８８】
図１７を参照すると、静電気放電保護回路２０００ａにおいてダイオードＤｇの第１ゲート６１０の下のゲート酸化膜５１２は、Ｎ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳの第２ゲート６２０の下のゲート酸化膜５１４より厚く形成される。Ｎ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳの第２ゲート６２０よりダイオードＤｇの第１ゲート６１０に相対的により大きい電圧が印加されることを考慮してゲート酸化膜５１２の厚さを増加させることによって静電気放電保護回路２０００ａの信頼性を向上させてもよい。
【００８９】
図１８は図１７の静電気放電保護回路の製造方法を説明するための断面図である。
【００９０】
図１８を参照すると、全体構造の上部表面に酸化膜５１０を形成し、ダイオードＤｇの第１ゲート６１０に相応する部分を除いた残り部分の酸化膜を全部除去する。以後、全体構造の上部表面に酸化膜５１１を形成する。このような方式でダイオードＤｇの第１ゲート６１０の下のゲート酸化膜５１２をＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳの第２ゲート６２０の下のゲート酸化膜５１４より厚く形成してもよい。
【００９１】
図１９、図２０及び図２１は、本発明のまた他の実施形態に係る静電気放電保護回路を示す断面図である。図１９、図２０及び図２１の静電気放電保護回路２０００ｂ、２０００ｃ、２０００ｄは、図１５の静電気放電保護回路２０００の構造とほぼ同一であるので重複する説明は省略して差異点だけを説明する。
【００９２】
図１９を参照すると、Ｎ型エピタキシャル層２００内に第２Ｐ型ウェル領域３５０及び第２Ｎ型ウェル領域３６０がさらに形成される。Ｐ型ドリフト領域３１０は第２Ｐ型ウェル領域３５０内に形成され、Ｎ型ドリフト領域３３０は第２Ｎ型ウェル領域３６０内に形成される。第２Ｐ型ウェル領域３５０のドーピング濃度はＰ型ドリフト領域３１０のドーピング濃度より低く、第２Ｎ型ウェル領域３６０のドーピング濃度はＮ型ドリフト領域３３０のドーピング濃度より低く決定される。このように、第２Ｐ型ウェル領域３５０及び第２Ｎ型ウェル領域３６０をさらに形成することによって、ダイオードＤｇ及びＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳの降伏電圧ＢＶを増加させることができる。図１９の実施形態はそれぞれ異なる降伏電圧を有するＬＤＭＯＳトランジスタを同じ半導体基板を用いて共に集積する場合にドリフト領域のドーピング濃度を均一に維持しようとする場合に好適に用いることができる。
【００９３】
図２０を参照すると、Ｐ型埋立層１２０の上にＰ型の深いウェル領域３４２が形成され、この場合第１Ｐ型ウェル領域３４４はＰ型の深いウェル領域３４２と接触する深さまで形成されてもよい。図２０の実施形態は同じ半導体基板を用いて様々な種類の素子を共に集積するＢＣＤ（Ｂｉｐｏｌａｒ−ＣＭＯＳ−ＤＭＯＳ）工程で前記の様々な種類の素子に対して同じ構造の第１Ｐ型ウェル領域を同時に形成しようとする場合に好適に用いることができる。
【００９４】
図２１を参照すると、ダイオードＤｇ及びＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳが形成される半導体基板１０の上部領域にＮ型埋立層１１２が形成されてもよい。即ち、図１５に示したローカルＮ型埋立層１１０とローカルＰ型埋立層１２０が一つのグローバルＮ型埋立層１１２に代替されてもよい。
【００９５】
この場合、ダイオードＤｇとＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳとの境界領域にＮ型埋立層１１２を貫通するように深いトレンチ３９０が形成されてもよい。深いトレンチ３９０はダイオードＤｇとＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳとの間の電気的遮蔽（ｅｌｅｃｔｒｉｃａｌ  ｓｈｉｅｌｄｉｎｇ）効果を増大させるために形成されてもよい。深いトレンチ３９０は酸化膜３９１と導電性物質３９２とで充填（ｆｉｌｌｅｄ）されてもよい。
【００９６】
図２２及び図２３は、図２１の静電気放電保護回路の製造方法を説明するための断面図である。
【００９７】
図２２を参照すると、全体構造の上部表面にパッド酸化膜６１とパッド窒化膜６２を形成した後、ＤＴＩ（ｄｅｅｐ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）工程を行って深いトレンチ３９０を形成する。例えば、パターニングされたハードマスク膜６３をエッチング障壁としてパッド窒化膜６２とパッド酸化膜６１をエッチングした後、Ｎ型埋立層１１２を貫通するように深いトレンチ３９０を形成してもよい。
【００９８】
例えば、深いトレンチ３９０は、ボッシュ工程（ｂｏｓｃｈ  ｐｒｏｃｅｓｓ）を用いて形成されてもよい。即ち、ＳＦ６または、Ｏ２プラズマを用いたＩＣＰ  ＤＲＩＥ（ｉｎｄｕｃｔｉｖｅ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ  ｄｅｅｐ  ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）工程とＣ４Ｆ８などのようなＣＦｘ系列のうち、いずれか１つを用いた側壁パッシベーション（ｐａｓｓｉｖａｔｉｏｎ）工程を数回繰り返して深いトレンチ３９０を形成してもよい。
【００９９】
図２３を参照すると、深いトレンチ３９０は酸化膜３９１と導電性物質３９２とで充填（ｆｉｌｌｅｄ）されてもよい。例えば、全体構造の上部から所定厚さのＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜３９１を蒸着した後、熱処理工程を実行する。以後、全体構造の上部からポリシリコン３９２を蒸着した後、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程を行って上部表面のポリシリコン膜を研磨する。このような方式で深いトレンチ３９０を充填して電気的遮蔽効果を増大させることができる。
【０１００】
図２４は半導体メモリ装置の入出力パッド部のレイアウトの一例を示す図である。
【０１０１】
図２４を参照すると、入出力パッド部は複数の単位パッド領域を含む。図２４において、１つの小さな四角形は１つの単位パッド領域（ＵＰＡ；ｕｎｉｔ  ｐａｄ  ａｒｅａ）を現わし、単位長さＵＬ間隔の単位パッド領域ごとに１つの単位バンプパッド及びバンプが形成され、隣接した単位バンプパッドは互いに電気的に分離する。 ＤＱと表示されている単位パッド領域は、入出力データを伝送するためのデータバンプパッドを現わし、ＶＤＤＱ及びＶＳＳＱと表示されている単位パッド領域は、電源電圧及び接地電圧が印加されるパワーバンプパッドを現わし、ＤＱＳと表示されている単位パッド領域は、データストロボバンプパッドを現わし、Ｎと表示されている単位パッド領域は、パッド上にバンプが形成されていないダミーパッドを現わし、ＤＭと表示されている単位パッド領域はデータマスクバンプパッドを示す。
【０１０２】
図２４に示したように、電源電圧ＶＤＤＱ及び接地電圧ＶＳＳＱが印加される２つのパワーバンプパッドは互いに隣接して対をなしてもよい。図２４には半導体メモリ装置の入出力パッド部の例を示したが、コントローラ、電力転換器、ディスプレイ駆動ＩＣ、ＲＦ装置など、多くの装置またはシステムは図２４に示したように、高電圧が印加される電源電圧パッドと接地電圧パッドがカップルを成して形成される。
【０１０３】
図２５は図２４の入出力パッド部の垂直的構造を説明するための断面図であり、図２６は図２４の入出力パッド部のパワーパッド領域の一例を示す図である。
【０１０４】
図２５は基板領域１０、エピタキシャル領域１１、上部領域１２、バンプパッド１４、１５、及びバンプ１６、１７の垂直構造を単位パッド領域の単位長さＵＬに対して概略的に示している。基板領域１０、エピタキシャル領域１１及び上部領域１２には上述したような本発明の実施形態に係るダイオードＤｇ及びそれを含む静電気放電保護回路２０００が形成されてもよい。図２５に示した構造物は一般的な半導体工程に伴うドーピング、パターニング、エッチング、蒸着、スパッタリング、熱処理などの技術を用いて形成されてもよい。
【０１０５】
上部領域１２は、複数のメタル層（ｍｅｔａｌ  ｌａｙｅｒ）１３を含み、メタル層１３には一般的に信号ルーティング及び電圧供給のための配線が形成される。トランジスタのソース領域、ドレイン領域、ゲート、バンプパッド１４、１５は、メタル層１３に形成された配線、即ち、メタルパターンとビア（Ｖｉａ）ホールのような層間垂直コンタクトを通じて電気的に接続されてもよい。導電性バンプ１６、１７がボールドロップ（ｂａｌｌ  ｄｒｏｐ）またはスクリーンプリンティング工程などを通じてバンプパッド１４、１５上に形成され、バンプ１６、１７を溶融点以上に加熱してリフロー（ｒｅｆｌｏｗ）させることによってバンプ１６、１７とバンプパッド１４、１５との間の電気的接触を改善することができる。
【０１０６】
図２５及び図２６を参照すると、電源電圧パッド１６と接地電圧パッド１７との間の下部に該当する基板領域１０、エピタキシャル領域１１及び上部領域１２には本発明の実施形態に係る静電気放電保護回路ＥＳＤＰが集積されて内部回路ＩＮＴをＥＳＤから保護することができる。
【０１０７】
静電気放電保護回路ＥＳＤＰは、上述のように高い降伏電圧及び向上した性能を有するＬＤＭＯＳトランジスタに基づくダイオード１０００を用いて具現できる。静電気放電保護回路ＥＳＤＰは図１４で例示したように、ＬＤＭＯＳトランジスタに基づくダイオード１０００をＮ型ＬＤＭＯＳトランジスタＮＬＤＭＯＳのゲートカップリングに用いた構成を有してもよく、ＳＣＲ（ｓｉｌｉｃｏｎ  ｃｏｎｔｒｏｌｌｅｄ  ｒｅｃｔｉｆｉｒｅｒ）動作を応用した構成及びその他の多様な構成に有することもできる。
【０１０８】
図２７及び図２８は本発明の実施形態に係る半導体メモリ装置を含む半導体パッケージを示す図である。
【０１０９】
図２７を参照すると、半導体パッケージ４０００は、ベース基板（ＢＡＳＥ）４０１０、ベース基板４０１０の上部に配置されたコントローラチップ（ＣＴＲＬ）４０２０及びコントローラチップ４０２０の上部に配置された少なくとも１つの半導体メモリチップ（ＭＥＭ）４１００を含む。ベース基板４０１０は、印刷回路基板（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ、ＰＣＢ）であってもよく、コントローラチップ４０２０はマイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  ｕｎｉｔ、ＭＰＵ）を含んでもよい。チップが積層された後、レジン４０７０などで半導体パッケージ４０００の上部を塗布してもよい。
【０１１０】
図２７の実施形態において、半導体メモリチップ４１００の入出力バンプ４０２１を通じて半導体メモリチップ４１００とコントローラチップ４０２０とが電気的に接続され、コントローラチップ４０２０と印刷回路基板４０１０とは、ワイヤ４０６０を用いたボンディング方式によって電気的に接続してもよい。印刷回路基板４０１０の下面には外部装置との電気的接続のためのバンプ４０１１が形成されてもよい。
【０１１１】
半導体メモリチップ４１００、及び／または、コントローラチップ４０２０は本発明の実施形態に係る静電気放電保護回路を含み、外部に露出されたバンプ４０１１を通じてＥＳＤイベントが発生する場合、内部回路を効率的に保護してもよい。
【０１１２】
図２８を参照すると、半導体パッケージ５０００は、ベース基板（ＢＡＳＥ）５０１０、ベース基板５０１０の上部に配置されたコントローラチップ（ＣＴＲＬ）５０２０及びコントローラチップ５０２０の上部に配置された少なくとも１つの半導体メモリチップ（ＭＥＭ）５１００を含む。チップが積層された後、レジン５０７０などで半導体パッケージ５００００の上部を塗布してもよい。
【０１１３】
図２８の実施形態において、半導体メモリチップ５１００の入出力バンプ５０２２を通じて半導体メモリチップ５１００とコントローラチップ５０２０とが電気的に接続され、コントローラチップ５０２０と印刷回路基板５０１０とは、バンプ５０２１を通じて電気的に接続されてもよい。コントローラチップ５０２０は、基板貫通ビア５０６０を含むことができ、この場合、印刷回路基板５０１０と半導体メモリチップ５１００との間のインターフェース負荷抵抗が減少されて円滑な信号伝送が具現されることができる。印刷回路基板５０１０の下面には外部装置との電気的接続のためのバンプ５０１１が形成されてもよい。
【０１１４】
半導体メモリチップ５１００、及び／または、コントローラチップ５０２０は、本発明の実施形態に係る静電気放電保護回路を含み、外部に露出されたバンプ５０１１を通じてＥＳＤイベントが発生する場合、内部回路を効率的に保護してもよい。
【０１１５】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１１６】
本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオード及びそれを含む静電気放電保護回路は、ＥＳＤイベントに対応して内部回路の保護が要求される任意の装置及びシステムに好適に用いることができる。
【０１１７】
特に本発明の実施形態に係るＬＤＭＯＳトランジスタに基づくダイオード及びそれを含む静電気放電保護回路は、外部から高電圧を供給される装置及びシステムにより好適に用いることができる。
【符号の説明】
【０１１８】
１０  半導体基板
１１０  上部領域にＮ型埋立層
２００  Ｎ型エピタキシャル層
３１０  Ｐ型ドリフト領域
３２０  Ｎ型ウェル領域
４１０，４２０  ドーピング領域
４３０  フィールド酸化膜
５１０  酸化膜
６１０  ゲート
７００  層間酸化膜
８０１，８０２，８０３，８０４  垂直コンタクト
９０１，９０２  メタルパターン
１０００  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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