(57)【要約】 【課題】消費電力を低減することができる半導体集積回路装置の提供を図る。 【解決手段】入力電圧ｖｄｄを昇圧し、出力電圧ｖｈを出力する昇圧回路１と、前記昇圧回路から出力される前記出力電圧を検出し、動作モードに応じて複数の異なる電圧を、前記昇圧回路から発生させるように制御する検出器３と、を有するように構成する。 【選択図】図２
2014211941.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧を昇圧し、出力電圧を出力する昇圧回路と、
前記昇圧回路から出力される前記出力電圧を検出し、動作モードに応じて複数の異なる電圧を、前記昇圧回路から発生させるように制御する検出器と、を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記検出器は、前記出力電圧から生成され，前記動作モードに応じて規定される設定電圧と参照電位を比較するコンパレータを有し、該コンパレータの出力信号により前記昇圧回路を制御することを特徴とする半導体集積回路装置。
【請求項３】
請求項２に記載の半導体集積回路装置において、
前記検出器は、前記出力電圧を抵抗分割し、前記動作モードに応じて規定される異なる設定電圧を生成する設定電圧生成部を有し、該設定電圧生成部は、前記抵抗分割の比率を前記動作モードに応じて変化させ、前記異なる設定電圧を生成することを特徴とする半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
前記昇圧回路は、前記異なる設定電圧に応じて、第１電位の第１昇圧電圧，および，前記第１電位よりも低い第２電位の第２昇圧電圧を選択的に出力することを特徴とする半導体集積回路装置。
【請求項５】
請求項４に記載の半導体集積回路装置において、さらに、
前記昇圧回路の出力電圧が供給される内部電源線に接続され、該昇圧回路の出力電圧が前記第１昇圧電圧から前記第２昇圧電圧に切り替わるときに、前記内部電源線から電荷を放電させる放電制御部を有することを特徴とする半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
前記放電制御部は、前記第１昇圧電圧から前記第２昇圧電圧に切り替わるタイミングからワンショットパルス信号を生成するディスチャージ制御回路と、
前記ワンショットパルス信号を受け取り、前記内部電源線を接地に接続して放電するディスチャージャーと、を有することを特徴とする半導体集積回路装置。
【請求項７】
請求項４〜６のいずれか１項に記載の半導体集積回路装置において、さらに、
前記昇圧回路の出力電圧を使用してデータの書き込みおよび読み出しを行うメモリを有することを特徴とする半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置において、
前記メモリは、フラッシュメモリであり、
前記動作モードは、データ書き込みモードおよびデータ読み出しモードを含み、
前記データ書き込みモードにおいて、前記フラッシュメモリにおけるメモリセルのゲートに前記第１昇圧電圧が印加され、
前記データ読み出しモードにおいて、前記メモリセルのドレインに前記第２昇圧電圧が印加されることを特徴とする半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置において、
前記フラッシュメモリは、複数の前記メモリセルがマトリクス状に配置されたメモリセルアレイと、複数のワード線を介してロウ方向に纏められた前記メモリセルのゲートに接続されるＸデコーダと、複数のビット線を介してカラム方向に纏められた前記メモリセルのドレインに接続されるＹデコーダと、を有し、
前記第１昇圧電圧は、第１スイッチ回路を介して前記Ｘデコーダに印加され、
前記第２昇圧電圧は、第２スイッチ回路を介して前記Ｙデコーダに印加されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は、電源電圧を昇圧した複数の異なる電圧を使用するようになっている。具体的に、例えば、フラッシュメモリを搭載した半導体集積回路装置において、フラッシュメモリの読み出しと書き込みを行う場合では、メモリセルのゲート電圧およびドレイン電圧を異なる電位として処理する必要がある。
【０００３】
図１は半導体集積回路装置の一例を概略的に示すブロック図であり、図１（ａ）はフラッシュメモリセルＭＣからのデータ読み出し処理時の電源回路の様子を示し、また、図１（ｂ）はセルＭＣへのデータ書き込み処理時の電源回路の様子を示している。
【０００４】
参照符号９１１はＨＶ昇圧回路、９１２は読み出し処理時のゲート電圧を発生するレギュレータ（VGreg）、９１３はバイアス電圧を発生するレギュレータ（VBLreg）、そして、９１４は読み出しバイアストランジスタ（Rbias）を示す。
【０００５】
また、参照符号９１５は書き込み処理時のドレイン電圧を発生するレギュレータ（VDreg）を示し、さらに、９１６は書き込み処理時のゲート電圧を発生するＨＨＶ昇圧回路を示す。なお、ＭＣは、フラッシュメモリセルを示している。
【０００６】
ここで、ＨＶ昇圧回路９１１は、例えば、１．８Ｖの電源電圧ＶＤＤを昇圧して１０Ｖ程度の電圧（７Ｖよりも高い電圧）を発生する。また、ＨＨＶ昇圧回路９１６は、例えば、１．８Ｖの電源電圧ＶＤＤを昇圧して１０Ｖの電圧を発生する。
【０００７】
VGreg９１２は、例えば、ＨＶ昇圧回路９１１からの１０Ｖ程度の出力電圧を受け取って４Ｖの電圧を発生し、VBLreg９１３は、例えば、１．８Ｖの電源電圧ＶＤＤを受け取って１．３Ｖの電圧を発生する。そして、VDreg９１５は、例えば、ＨＶ昇圧回路９１１からの１０Ｖ程度の出力電圧を受け取って４Ｖ〜７Ｖの電圧（ステップ電圧）を発生する。
【０００８】
図１（ａ）に示されるように、フラッシュメモリセルＭＣからデータを読み出す場合、セルＭＣのゲート（ワード線）にVGreg９１２からの４Ｖの電圧を印加する。さらに、セルＭＣのドレイン（ビット線）にRbias９１４を介してVBLreg９１３からの１．３Ｖのバイアス電圧を印加する。ここで、セルＭＣのソースは接地（０Ｖ）されている。
【０００９】
これにより、例えば、フラッシュメモリセルＭＣのフローティングゲートに電荷が蓄積されているか否かに応じて、セルＭＣのソース・ドレイン間の導通が制御される。そして、セルＭＣのドレインのレベル変化により、セルＭＣに格納されたデータがビット線を介して読み出されることになる。
【００１０】
また、図１（ｂ）に示されるように、フラッシュメモリセルＭＣにデータを書き込む場合、セルＭＣのゲートにＨＨＶ昇圧回路９１６からの１０Ｖの電圧を印加する。さらに、セルＭＣのドレインにVDreg９１５からの４Ｖ〜７Ｖのステップ電圧を順次印加して、セルＭＣのフローティングゲートに電荷を蓄積してデータ書き込みを行う。ここで、セルＭＣのソースは接地（０Ｖ）されている。
【００１１】
実際の書き込み処理においては、例えば、オーバーライトを避けるために書き込みベリファイ処理を行って、セルＭＣのフローティングゲートに対して適切な量の電荷を蓄積（トラップ）させている。また、フラッシュメモリセルＭＣのデータ消去処理でも異なる電圧を使用するが、それは省略する。なお、上記の電圧値は単なる例であり、様々な場合があり得るのはいうまでもない。
【００１２】
このように、例えば、フラッシュメモリを搭載した半導体集積回路装置において、フラッシュメモリの読み出し／書き込み処理を行う場合、電源電圧を昇圧した複数の異なる電圧を使用するようになっている。
【００１３】
ところで、従来、電源電圧を昇圧した複数の異なる電圧を使用する半導体集積回路装置としては様々なものが提案されている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００８−２６９７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述したように、図１の半導体集積回路装置では、例えば、１．８Ｖの電源電圧ＶＤＤをＨＶ昇圧回路９１１により１０Ｖ程度の電圧（７Ｖより高い電圧）に昇圧すると共に、ＨＨＶ昇圧回路９１６により１０の電圧に昇圧している。
【００１６】
そして、ＨＶ昇圧回路９１１からの１０Ｖ程度の電圧を、VGreg９１２により４Ｖの電圧に降圧し、また、VDreg９１５により４Ｖ〜７Ｖの電圧に降圧している。
【００１７】
なお、図１の半導体集積回路装置では、ＨＶ昇圧回路９１１の出力電圧を、読み出し処理時にVGreg９１２で降圧すると共に、書き込み処理時にVDreg９１５で降圧する。すなわち、ＨＶ昇圧回路９１１は、読み出し処理および書き込み処理で共用するようになっている。
【００１８】
しかしながら、図１の半導体集積回路装置では、ＨＶ昇圧回路９１１を読み出し処理および書き込み処理で共用したとしても、読み出し処理時にはVGreg９１２を使用し、また、書き込み処理時にはVDreg９１５を使用しなければならない。
【００１９】
すなわち、図１の半導体集積回路装置では、VGreg９１２およびVDreg９１５の２種類のレギュレータに電流を流すことにより、ＨＶ昇圧回路９１１で昇圧した高い電圧から低い電圧を作るようになっている。
【００２０】
ところで、レギュレータは、与えられた電圧を降圧（調整）して所定の電圧を出力するために、回路に電流を流し続けると考えられ、消費電力の増大に繋がっている。さらに、レギュレータを設けることは、回路の占有面積の増大にもなる。
【課題を解決するための手段】
【００２１】
一実施形態によれば、昇圧回路と、検出器と、を有する半導体集積回路装置が提供される。前記昇圧回路は、入力電圧を昇圧し、出力電圧を出力し、また、前記検出器は、前記昇圧回路から出力される前記出力電圧を検出し、動作モードに応じて複数の異なる電圧を、前記昇圧回路から発生させるように制御する。
【発明の効果】
【００２２】
開示の半導体集積回路装置は、消費電力を低減することができるという効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】半導体集積回路装置の一例を概略的に示すブロック図である。
【図２】一実施例の半導体集積回路装置を示すブロック図である。
【図３】図２の半導体集積回路装置の動作を説明するための図である。
【図４】図２の半導体集積回路装置を別な視点から描いたブロック図である。
【図５】図２におけるメモリセルアレイの一例を示す図である。
【図６】図２におけるＨＶ昇圧回路の一例を示す図（その１）である。
【図７】図２におけるＨＶ昇圧回路の一例を示す図（その２）である。
【図８】図６および図７のＨＶ昇圧回路の動作を説明するための図（その１）である。
【図９】図６および図７のＨＶ昇圧回路の動作を説明するための図（その２）である。
【図１０】図２におけるスイッチ回路（psw）の一例を示す図である。
【図１１】図２におけるスイッチ回路（vprpsw）の一例を示す図である。
【図１２】図２における検出器の一例を示す図である。
【図１３】図２におけるディスチャージ制御回路およびディスチャージャーの一例を示す図である。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照して、半導体集積回路装置の実施例を詳述する。図２は、一実施例の半導体集積回路装置を示すブロック図であり、フラッシュメモリ（フラッシュメモリコア、フラッシュマクロ）を有する半導体集積回路装置の例を示している。なお、フラッシュメモリは、フラッシュメモリ以外の他のメモリであってもよい。
【００２５】
図２において、参照符号１はＨＶ昇圧回路、２はＨＨＶ昇圧回路、３は検出器、４１〜４３はスイッチ回路（psw）、４４はスイッチ回路（vprpsw）、５１はディスチャージ制御回路、５２はディスチャージャー、そして、６は論理制御回路を示す。なお、vprpsw（４４）は、読み出し時のビット線プリチャージ用スイッチ回路を示している。
【００２６】
また、参照符号７１はＸデコーダ（ロウデコーダ）、７２はＹデコーダ（カラムデコーダ）、８はメモリセルアレイ、ＣＨＰは昇圧電源部、ＮＡＮＤ１はナンドゲート、ＩＮＶ１，ＩＮＶ２はインバータ、そして、ＭＣはフラッシュメモリセルを示す。
【００２７】
図２に示されるように、ＨＶ昇圧回路１には２．５Ｖの電源電圧ｖｄｄが印加され、後述するように、セルＭＣへのデータ書き込み（データ書き込みモード）時には、５．５Ｖの出力電圧ｖｈを出力する。また、セルＭＣからのデータ読み出し（データ読み出しモード）時には、５．１５Ｖの出力電圧ｖｈを出力する。
【００２８】
また、ＨＨＶ昇圧回路２には５．５Ｖの電圧ｖｈ（データ書き込み時のＨＶ昇圧回路１の出力電圧）が印加され、セルＭＣへのデータ書き込み時に９．３Ｖの出力電圧ｖｈｈを出力する。
【００２９】
スイッチ回路４２は、プログラム実行信号ｐｇｍｐｏｗｚ（『Ｈ』＝実行）により制御され、また、スイッチ回路４１，４３および４４は、プログラム実行信号ｐｇｍｐｏｗｚをインバータＩＮＶ２で反転した信号ｐｇｍｐｏｗｘにより制御される。
【００３０】
なお、後述する図１０から明らかなように、各スイッチ回路４１〜４３は、端子ｉｎｚに入力される信号ｐｇｍｐｏｗｚまたはｐｇｍｐｏｗｘが『Ｌ』のときに、端子Ｖ１とＶ２が接続するようになっている。
【００３１】
また、後述する図１１から明らかなように、スイッチ回路４４は、端子ｉｎｚに入力される信号ｐｇｍｐｏｗｘが『Ｈ』のときに、端子Ｖ１とＶ２が接続するようになっている。
【００３２】
すなわち、セルＭＣへのデータ書き込み時（プログラム実行時）には、信号ｐｇｍｐｏｗｘが『Ｌ』になるので、ＨＨＶ昇圧回路２からの９．３Ｖの出力電圧ｖｈｈがスイッチ回路４１を介してゲート電圧ｖｇとしてＸデコーダ７１に供給される。
【００３３】
さらに、プログラム実行時には、ＨＶ昇圧回路１からの５．５Ｖの出力電圧ｖｈがスイッチ回路４３を介してドレイン電圧ｖｄとしてＹデコーダ７２に供給される。ここで、ゲート電圧ｖｇは、セルＭＣのゲートに接続されたワード線ＷＬの印加電圧となり、また、ドレイン電圧ｖｄは、セルＭＣのドレインに接続されたビット線ＢＬの印加電圧となる。
【００３４】
一方、セルＭＣからのデータ読み出し時には、信号ｐｇｍｐｏｗｚが『Ｌ』になるので、ＨＶ昇圧回路１からの５．１５Ｖの出力電圧ｖｈがスイッチ回路４２を介してゲート電圧ｖｇとしてＸデコーダ７１に供給される。
【００３５】
さらに、０．９Ｖの電圧が、スイッチ回路４４を介してドレイン電圧ｖｄとしてＹデコーダ７２に印加される。なお、スイッチ回路４４に印加される０．９Ｖの電圧ｖｐｒは、例えば、フラッシュマクロの外部から供給される。
【００３６】
なお、上述したフラッシュメモリセルＭＣへのデータ書き込み時、並びに、セルＭＣからのデータ読み出し時の電圧値は単なる例であり、他の様々な値であってもよい。また、図２では、セルＭＣのソースが接地（ｖｓｓ）に直接接続されているが、図５を参照して後述するように、抵抗接続選択回路８０を介して接続されるようになっている。
【００３７】
検出器３は、後に図１２を参照して詳述するように、ＨＶ昇圧回路１の出力電圧ｖｈと参照電位（抵抗分割した電位）を比較してＨＶ昇圧回路１を制御する。ここで、検出器３には、プログラム実行信号ｐｇｍｐｏｗｚ，および，ＨＶ昇圧回路１のイネーブル信号ｈｖａｃｔ２ｚ（『Ｈ』＝イネーブル（電圧生成））が供給されている。
【００３８】
また、検出器３からＨＶ昇圧回路１には、高速オシレータ適用信号ａｃｔｚ（『Ｈ』＝高速オシレータによりＨＶ昇圧回路１を駆動），および，低速オシレータ適用信号ａｃｔｓｔｂｚ（『Ｈ』＝低速オシレータによりＨＶ昇圧回路１を駆動）が供給されている。なお、ＨＶ昇圧回路１には、ＨＶ昇圧回路１のイネーブル信号ｈｖａｃｔ２ｚも供給されている。
【００３９】
すなわち、本実施例では、レギュレータを使用することなく、検出器３がＨＶ昇圧回路１の出力電圧ｖｈをモニタリングし、ＨＶ昇圧回路１のポンプ（チャージポンプ）を駆動／停止させることによって、所定の電圧を出力するように制御を行っている。
【００４０】
ここで、信号ｈｖａｃｔ２ｚは、論理制御回路６からのＨＶ昇圧回路１のイネーブル要求信号ｈｖａｃｔｚと放電イネーブル信号ｄｉｓｅｎｚをナンドゲートＮＡＮＤ１の入力とし、そのナンドゲートＮＡＮＤ１の出力をインバータＩＮＶ２で反転した信号である。なお、放電イネーブル信号ｄｉｓｅｎｚは、ディスチャージ制御回路５１から出力される信号である。
【００４１】
ディスチャージ制御回路５１は、プログラム実行信号ｐｇｍｐｏｗｚを受け取って、ディスチャージャー５２に対して放電イネーブル信号ｄｉｓｅｎｚを供給する。
【００４２】
ディスチャージャー５２は、ＨＶ昇圧回路１の出力電圧ｖｈが供給される内部電源線に接続され、ＨＶ昇圧回路１の出力電圧ｖｈが５．５Ｖから５．１５Ｖに切り替えるとき、その内部電源線から余分な電荷を放電して瞬時に５．１５Ｖにするためのものである。
【００４３】
図３は、図２の半導体集積回路装置の動作を説明するための図である。まず、読出待機状態では、消費および供給電流（電力）が共に少なく安定している。このとき、ＨＶ昇圧回路１の出力電圧ｖｈは、例えば、５．１５Ｖとなっており、また、後述するように、低速オシレータが適用される。
【００４４】
次に、信号ｈｖａｃｔｚが低レベル『Ｌ』から高レベル『Ｈ』に変化して読出状態になると、ＨＶ昇圧回路１の出力電圧ｖｈは５．１５Ｖであるが、消費および供給電流が共に多く揺らぐことになる。
【００４５】
さらに、プログラム実行信号ｐｇｍｐｏｗｚが『Ｌ』から『Ｈ』に変化して書込期間になると、ＨＶ昇圧回路１の出力電圧ｖｈが５．５Ｖに上昇し、また、消費および供給電流が共に多く揺らぐことになる。
【００４６】
ここで、例えば、読出状態および書込期間において、消費電流が大きくなると、高速オシレータ適用信号ａｃｔｚを『Ｈ』にして高速オシレータによりＨＶ昇圧回路１を駆動する。
【００４７】
次に、プログラム実行信号ｐｇｍｐｏｗｚが『Ｈ』から『Ｌ』に変化して書込期間が終了すると、ワンショットパルスの放電イネーブル信号ｄｉｓｅｎｚが出力され、書込放電期間において、５．５Ｖの出力電圧ｖｈを瞬時に５．１５Ｖまで降下させる。
【００４８】
ここで、書込放電期間中は、例えば、フラッシュマクロの外部に対して、書き込み期間であることを示す信号を継続して出力し、読み出し要求があっても読み出しを行わないようにしてもよい。
【００４９】
そして、上述した読出状態を経て、信号ｈｖａｃｔｚが『Ｈ』から『Ｌ』に変化して読出待機状態になると、消費および供給電流が共に少なく、５．１５Ｖで安定することになる。
【００５０】
図４は、図２の半導体集積回路装置を別な視点から描いたブロック図である。図４において、参照符号６０は動作制御部、７０はアドレスラッチ、７３はＹセレクタ、７４はデータラッチ、そして、７５はデータ入出力バッファを示す。
【００５１】
図４に示されるように、論理制御回路６は、動作制御部６０の一部となっている。動作制御部６０は、ユーザ用フラッシュマクロ向けクロックｆｃｌｋ，ユーザ用書き込みコマンドイネーブル信号ｗｅｘおよびユーザ用コマンドイネーブル信号を受け取り、昇圧電源部ＣＨＰに対して前述した信号ｈｖａｃｔｚ，ｐｇｍｐｏｗｚ等を供給ずる。
【００５２】
動作制御部６０には、データ入出力バッファ７５からのユーザ用書き込みデータ入力ｄｉｎ，Ｙセレクタ７３からの内部ベリファイ用読み出しデータｄａｖが供給されている。なお、動作制御部６０から、アドレスラッチ７０，Ｘデコーダ７１およびデータラッチ７４に対しても各種信号が供給されるが、関連が薄いのでその説明は省略する。
【００５３】
アドレスラッチ７０は、ユーザ用アドレスｆａを受け取って、Ｘデコーダ７１に対して内部ロウ用アドレスｒａを供給し、また、Ｙデコーダ７２に対して内部カラム用アドレスｃａを供給する。
【００５４】
Ｙデコーダ７２は、Ｙセレクタ７３に対して内部Ｙセレクト用信号ｙｄを供給し、また、Ｙセレクタ７３は、データラッチ７４との間で内部書き込み／読み出しデータを遣り取りする。ここで、内部Ｙセレクト用信号ｙｄは、ドレイン電圧ｖｄの電位を有する信号である。
【００５５】
データ入出力バッファ７５は、前述したユーザ用書き込みデータ入力ｄｉｎを動作制御部６０と共にデータラッチ７４に供給し、データラッチ７４からユーザ用読み出しデータを受け取るようになっている。そして、データ入出力バッファ７５は、入出力ポートＩＯとの間で書き込み／読み出しデータを遣り取りする。
【００５６】
図５は、図２におけるメモリセルアレイの一例を示す図である。図５において、参照符号８０は抵抗接続選択回路を示す。
【００５７】
図５に示されるように、メモリセルアレイ８は、マトリクス状に配置された複数のフラッシュメモリセルＭＣを有する。各セルＭＣのゲートは、ロウ方向に纏められたワード線ＷＬを介してＸデコーダ７１に接続され、また、各セルＭＣのドレインは、カラム方向に纏められたビット線ＢＬを介してＹセレクタ７３に接続される。
【００５８】
さらに、各セルＭＣのソースは、全てが纏められて抵抗接続選択回路８０に接続される。抵抗接続選択回路８０は、スイッチ８１および抵抗８２を有する。そして、スイッチ８１を切り替えて、データ書き込み時（プログラム実行時）には、各セルＭＣのソースを直接接地ｖｓｓに接続し、データ読み出し時等には、各セルＭＣのソースを、抵抗８２を介して接地ｖｓｓに接続するようになっている。
【００５９】
図５では、図２を参照して説明したゲート電圧ｖｇおよびドレイン電圧ｖｄと、図４を参照して説明した内部ロウ用アドレスｒａおよび内部カラム用アドレスｃａの関係が明確になるように描かれている。
【００６０】
すなわち、Ｘデコーダ７１は、ゲート電圧ｖｇおよび内部ロウ用アドレスｒａを受け取って、アドレスｒａに対応したワード線ＷＬに対して電圧ｖｇの信号を供給する。また、Ｙデコーダ７２は、ドレイン電圧ｖｄおよび内部カラム用アドレスｃａを受け取って、電圧ｖｄの内部Ｙセレクト用信号ｙｄをＹセレクタ７３に供給し、そして、Ｙセレクタ７３は選択されたビット線ＢＬに対して信号ｙｄを供給する。
【００６１】
これにより、メモリセルアレイ８における任意のセルＭＣに対するデータの書き込みおよび読み出し処理等を行うようになっている。
【００６２】
図６および図７は、図２におけるＨＶ昇圧回路の一例を示す図である。ここで、図６は、信号Ｐｈｉ１，Ｐｈｉ１ａ，Ｐｈｉ２，Ｐｈｉ２ａを生成する回路を示し、また、図７は、生成された信号Ｐｈｉ１，Ｐｈｉ１ａ，Ｐｈｉ２，Ｐｈｉ２ａによって、電源電圧ｖｄｄからドレイン電圧ｖｄを生成する回路を示す。
【００６３】
図６において、参照符号１１は高速オシレータ（高速ＯＳＣ）、１２は低速オシレータ（低速ＯＳＣ）、１３はタイミングドライバ、１３１〜１３５はナンドゲート、そして、１４１，１４２はインバータを示す。
【００６４】
また、図７において、参照符号１５１〜１５８はＭＯＳ容量（ｎＭＯＳトランジスタ）を示し、さらに、１６１〜１６４，１７１〜１７４および１８０はＭＯＳスイッチ（ｎＭＯＳトランジスタ）を示す。
【００６５】
なお、図６および図７において、ｎ０１，ｎａ１〜ｎａ４およびｎｂ１〜ｎｂ４は、それぞれ回路のノードを示し、ｆｏｓｃは高速オシレータ１１の出力クロックを示す。ここで、低速オシレータ１２は、例えば、前述した図３の読出待機状態で使用され、また、高速オシレータ１１は、図３の読出状態および書込期間において、消費電流が大きくなったときに使用される。
【００６６】
図８および図９は、図６および図７のＨＶ昇圧回路の動作を説明するための図である。ここで、図８は、図７の回路における信号Ｐｈｉ１，Ｐｈｉ１ａ，Ｐｈｉ２，Ｐｈｉ２ａと、ノードｎａ１〜ｎａ４およびｎｂ１〜ｎｂ４の波形を示す図である。
【００６７】
また、図９は、図６の回路における信号ａｃｔｚ，ｈｖａｃｔ２ｚ，ｆｏｓｃおよびノードｎ０１の波形を、信号ｐｇｍｐｏｗｚ，ｈｖａｃｔｚ，ｄｉｓｅｎｚおよび出力電圧ｈｖの波形と共に示す図である。
【００６８】
まず、図８から、入力電圧ｖｓｏｕｒｃｅが、振幅ｖｓｏｕｒｃｅ／ｖｓｓの信号Ｐｈｉ１，Ｐｈｉ１ａ，Ｐｈｉ２，Ｐｈｉ２ａによって、各ノードｎａ１〜ｎａ４およびｎｂ１〜ｎｂ４で順次昇圧される様子が分かる。ここで、参照符号ａは、１つのＭＯＳ容量１５１〜１５８により上積みされる電圧（振幅）を示している。
【００６９】
次に、図９に示されるように、まず、読出待機状態において、消費および供給電流が小さいので低速オシレータ１２が適用され、ＨＶ昇圧回路１の出力電圧ｖｈも安定している。
【００７０】
次に、読出状態になると、論理制御回路６からのイネーブル要求信号ｈｖａｃｔｚが『Ｌ』から『Ｈ』に変化し、ＨＶ昇圧回路１のイネーブル信号ｈｖａｃｔ２ｚも『Ｌ』から『Ｈ』に変化する。さらに、消費および供給電流が大きくなる書込期間（書込状態）では、プログラム実行信号ｐｇｍｐｏｗｚが『Ｌ』から『Ｈ』に変化する。
【００７１】
そして、高速オシレータ適用信号ａｃｔｚが『Ｌ』から『Ｈ』になると、高速オシレータ１１の出力クロックｆｏｓｃがノードｎ０１に伝えられる。すなわち、タイミングドライバ１３は、消費および供給電流が大きくなる期間だけ高速のクロック（ｆｏｓｃ）に従って動作する。
【００７２】
さらに、プログラム実行信号ｐｇｍｐｏｗｚが『Ｈ』から『Ｌ』に変化して書込期間が終了すると、ワンショットパルスの放電イネーブル信号ｄｉｓｅｎｚが出力されて放電状態になり、その後、再び読出待機状態に戻る。
【００７３】
このように、例えば、読出待機状態→読出状態→書込状態→放電状態→読出待機状態と変化するとき、ＨＶ昇圧回路１の出力電圧ｖｈは、図９のように変化することになる。
【００７４】
図１０は、図２におけるスイッチ回路（psw）の一例を示す図であり、各スイッチ回路４１〜４３を示すものである。
【００７５】
図１０に示されるように、スイッチ回路４１（４２，４３）は、レベルコンバータ（ＬＶＣＮ）４１１，４２２、および、ｐＭＯＳトランジスタ４２１，４２２を有する。
【００７６】
スイッチ回路４１において、端子ｉｎｚの信号が『Ｈ』のときは、トランジスタ４２１，４２２がオフして端子ｖ１とｖ２が遮断され、逆に、端子ｉｎｚの信号が『Ｌ』のときは、トランジスタ４２１，４２２がオンして端子ｖ１とｖ２が接続される。
【００７７】
ここで、スイッチ回路４１がレベルコンバータ４１１，４２２およびｐＭＯＳトランジスタ４２１，４２２を有するのは、例えば、書込状態から読出状態に切り替えた場合等において、端子ｖ１の電圧よりも端子ｖ２の電圧が高くなることがあるからである。
【００７８】
すなわち、図１０のスイッチ回路４１は、端子ｖ１とｖ２の電圧の大小に関わらずスイッチングできるようになっている。なお、この図１０の回路は単なる一例であり、様々なものを適用することができるのはいうまでもない。
【００７９】
図１１は、図２におけるスイッチ回路（vprpsw）の一例を示す図である。図１１に示されるように、スイッチ回路４４は、レベルコンバータ（ＬＶＣＮ）４４１、および、ｎＭＯＳトランジスタ４４２を有する。
【００８０】
スイッチ回路４４において、端子ｉｎｚの信号が『Ｈ』のときは、トランジスタ４４２がオンして端子ｖ１とｖ２が接続され、逆に、端子ｉｎｚの信号が『Ｌ』のときは、トランジスタ４４２がオフして端子ｖ１とｖ２が遮断される。
【００８１】
ここで、スイッチ回路４４は、前述したスイッチ回路４１のように２つのレベルコンバータ４１１，４２２および２つのｐＭＯＳトランジスタ４２１，４２２ではなく、１つのレベルコンバータ４４１および１つのｎＭＯＳトランジスタ４４２を有するだけでよい。
【００８２】
これは、読み出し時において、端子ｖ１に印加される電圧ｖｐｒは、例えば、０．９Ｖで電圧ｖｈ（５．１５Ｖ）よりも十分に低く、かつ、電圧ｖｈおよびｖｄを超えることがないためである。
【００８３】
すなわち、スイッチ回路４４は、レベルコンバータ４４１を介した電圧ｖｈにより、ｎＭＯＳトランジスタ４４２を確実にスイッチング制御できるようになっている。なお、この図１１の回路も単なる一例であり、様々なものを適用することができる。
【００８４】
図１２は図２における検出器の一例を示す図であり、前述した図６の回路における高速オシレータ適用信号ａｃｔｚおよび低速オシレータ適用信号ａｃｔｓｔｂｚを生成する回路を示すものである。
【００８５】
図１２に示されるように、検出器３は、ｐＭＯＳトランジスタ３１１〜３１４、ｎＭＯＳトランジスタ３２１〜３２６、インバータ３３１〜３３４、ＣＭＯＳトランスファゲート３４１，３４２、および、抵抗Ｒ３１〜Ｒ３３，Ｒ３１ａ〜Ｒ３３ａを有する。
【００８６】
トランジスタ３１１，３１２，３２１〜３２３よりなるコンパレータは、トランジスタ３２１のゲートに印加された参照電位とトランジスタ３２２のゲート電位を比較して、参照電位の方が高いときに『Ｈ』の高速オシレータ適用信号ａｃｔｚを出力する。
【００８７】
ここで、トランジスタ３２２のゲートには、プログラム実行信号ｐｇｍｐｏｗｚにより制御されるトランスファゲート３４１，３４２を介して、ＨＶ昇圧回路１の出力電圧ｖｈを抵抗Ｒ３１〜Ｒ３３で分圧した信号が与えられる。なお、設定電圧生成部は、抵抗Ｒ３１〜３３、インバータ３３２およびトランスファゲート３４１，３４２を含む。
【００８８】
すなわち、プログラム実行信号ｐｇｍｐｏｗｚが『Ｈ』になるデータ書き込み時には、抵抗Ｒ３２およびＲ３３の接続ノードからの低い電圧レベルの信号がトランジスタ３２２のゲートに印加される。
【００８９】
また、プログラム実行信号ｐｇｍｐｏｗｚが『Ｌ』のときは、抵抗Ｒ３１およびＲ３２の接続ノードからの高い電圧レベルの信号がトランジスタ３２２のゲートに印加される。なお、トランジスタ３２３のゲートには、ＨＶ昇圧回路１のイネーブル信号ｈｖａｃｔ２ｚが供給されている。
【００９０】
信号ｈｖａｃｔ２ｚが『Ｈ』で信号ｐｇｍｐｏｗｚが『Ｈ』のとき、参照電位と低い電圧レベルの信号が比較され、例えば、出力電圧ｖｈが５．５Ｖとなるように、信号ａｃｔｚを『Ｈ』として高速オシレータ１１によるＨＶ昇圧回路１の昇圧動作が行われる。
【００９１】
すなわち、ＨＶ昇圧回路１は、コンパレータで一定の参照電位と低い電圧レベルの信号を比較することによって、ＨＶ昇圧回路１の出力電圧ｖｈが高い目標電圧（５．１５Ｖよりも高い５．５Ｖ）となるように制御される。
【００９２】
また、信号ｈｖａｃｔ２ｚが『Ｈ』で信号ｐｇｍｐｏｗｚが『Ｌ』のとき、参照電位と高い電圧レベルの信号が比較され、例えば、出力電圧ｖｈが５．１５Ｖとなるように、高速オシレータ１１によるＨＶ昇圧回路１の昇圧動作が行われる。
【００９３】
すなわち、ＨＶ昇圧回路１は、コンパレータで一定の参照電位と高い電圧レベルの信号を比較することによって、ＨＶ昇圧回路１の出力電圧ｖｈが低い目標電圧（５．５Ｖよりも低い５．１５Ｖ）となるように制御される。
【００９４】
このように、検出器３は、設定電圧生成部における抵抗Ｒ１〜Ｒ３による抵抗分割の比率を動作モード（信号ｐｇｍｐｏｗｚ）に応じて変化させ、異なる設定電圧（５．１５Ｖ，５．５Ｖ）を生成している。そして、この生成された設定電圧は、コンパレータにより参照電位と比較され、その結果に応じて（信号ａｃｔｚにより）高速オシレータ１１によるＨＶ昇圧回路１の昇圧動作を制御している。
【００９５】
次に、トランジスタ３１３，３１４，３２４〜３２６よりなるコンパレータは、トランジスタ３２４のゲートの参照電位とトランジスタ３２５のゲート電位を比較して、参照電位の方が高いときに『Ｈ』の低速オシレータ適用信号ａｃｔｓｔｂｚを出力する。
【００９６】
ここで、トランジスタ３２５のゲートには、ＨＶ昇圧回路１の出力電圧ｖｈを抵抗Ｒ３１ａ〜Ｒ３３ａで分圧した信号が与えられる。また、抵抗Ｒ３１ａ〜Ｒ３３ａは、抵抗Ｒ３１〜Ｒ３３と同様の抵抗値とされ、抵抗Ｒ３１ａおよびＲ３２ａの接続ノードからの高い電圧レベルの信号がトランジスタ３２５のゲートに印加される。なお、トランジスタ３２６のゲートには、ＨＶ昇圧回路１のイネーブル信号ｈｖａｃｔ２ｚをインバータ３３４で反転した信号が供給されている。
【００９７】
これにより、信号ｈｖａｃｔ２ｚが『Ｌ』のとき、参照電位と高い電圧レベルの信号が比較され、例えば、出力電圧ｖｈが５．１５Ｖとなるように、信号ａｃｔｓｔｂｚを『Ｈ』として低速オシレータ１２によるＨＶ昇圧回路１の昇圧動作が行われる。
【００９８】
従って、検出器３は、必要とされる出力電圧ｖｈ（５．１５Ｖまたは５．５Ｖ）、並びに、消費電流（電力）の大小に応じて、最適な昇圧動作をＨＶ昇圧回路１に行わせるようになっている。
【００９９】
図１３は、図２におけるディスチャージ制御回路およびディスチャージャーの一例を示す図である。ここで、放電制御部は、ディスチャージ制御回路５１およびディスチャージャー５２を含む。
【０１００】
図１３に示されるように、ディスチャージ制御回路５１は、インバータ５１１〜５１５、ナンドゲート５２０およびキャパシタ５３１〜５３４を有し、信号ｐｇｍｐｏｗｚが『Ｈ』から『Ｌ』に変化してから所定のパルス幅を有する信号ｄｉｓｅｎｚを出力する。なお、放電イネーブル信号ｄｉｓｅｎｚのパルス幅は、各インバータ５１１〜５１４の出力に設けられたキャパシタ５３１〜５３４の容量値によって規定される。
【０１０１】
ディスチャージャー５２は、抵抗５２１およびｎＭＯＳトランジスタ（スイッチ）５２２を有し、放電イネーブル信号ｄｉｓｅｎｚのワンショットパルスに応じた短い期間だけ、ＨＶ昇圧回路１の出力電圧ｖｈを、抵抗５２１を介して接地ｖｓｓに接続する。
【０１０２】
これにより、例えば、書き込み期間において５．５ＶだったＨＶ昇圧回路１の出力電圧ｖｈを、ワンショットパルスによる書込放電期間で瞬時に５．１５Ｖ程度にまで低下させ、次の、データ読み出し動作を行うことができるようになっている。
【０１０３】
なお、書込放電期間中は、例えば、フラッシュマクロの外部に対して、書き込み期間であることを示す信号を継続して出力し、読み出し要求があっても読み出しを行わないようにしてもよいのは前述した通りである。
【０１０４】
このように、本実施例の半導体集積回路装置は、例えば、フラッシュメモリの書き込み処理や読み出し処理に使用するドレイン電圧やゲート電圧を、一度、昇圧回路で昇圧した電圧をレギュレータで降圧するといった必要がない。その結果、降圧を行うレギュレータで生じる消費電力の無駄を低減することができ、さらに、レギュレータによる回路の占有面積の増大も低減することが可能になる。
【符号の説明】
【０１０５】
１    ＨＶ昇圧回路
２    ＨＨＶ昇圧回路
３    検出器
６    論理制御回路
８    メモリセルアレイ
１１    高速オシレータ
１２    低速オシレータ
１３    タイミングドライバ
４１〜４３    スイッチ回路（psw）
４４    スイッチ回路（vprpsw）
５１    ディスチャージ制御回路
５２    ディスチャージャー
６０    動作制御回路
７０    アドレスラッチ
７１    Ｘデコーダ（ロウデコーダ）
７２    Ｙデコーダ（カラムデコーダ）
７３    Ｙセレクタ
７４    データラッチ
７５    データ入出力バッファ
８０    抵抗接続選択回路
ＣＨＰ    昇圧電源部
ＭＣ    フラッシュメモリセル
【図１】
2014211941.tif 000003
【図２】
2014211941.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【手続補正書】
【提出日】平成26年7月3日(2014.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力電圧を昇圧し、出力電圧を出力する昇圧回路と、
前記昇圧回路から出力される前記出力電圧を検出し、消費電流及び供給電流の変化に応じて複数の異なる電圧を発生させるように前記昇圧回路を制御する検出器と、を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記検出器は、前記出力電圧から生成され，前記変化に応じて規定される設定電圧と参照電位を比較するコンパレータを有し、該コンパレータの出力信号により前記昇圧回路を制御することを特徴とする半導体集積回路装置。
【請求項３】
請求項１又は２に記載の半導体集積回路装置において、
前記検出器は、前記出力電圧を抵抗分割し、前記変化に応じて規定される異なる設定電圧を生成する設定電圧生成部を有し、該設定電圧生成部は、前記抵抗分割の比率を前記変化に応じて変化させ、前記異なる設定電圧を生成することを特徴とする半導体集積回路装置。
【請求項４】
請求項３に記載の半導体集積回路装置において、
前記昇圧回路は、前記異なる設定電圧に応じて、第１電位の第１昇圧電圧，および，前記第１電位よりも低い第２電位の第２昇圧電圧を選択的に出力することを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、さらに、
前記昇圧回路の出力電圧が供給される内部電源線に接続され、該昇圧回路の出力電圧が前記第１昇圧電圧から前記第２昇圧電圧に切り替わるときに、前記内部電源線から電荷を放電させる放電制御部を有することを特徴とする半導体集積回路装置。
【請求項６】
請求項５に記載の半導体集積回路装置において、
前記放電制御部は、前記第１昇圧電圧から前記第２昇圧電圧に切り替わるタイミングからワンショットパルス信号を生成するディスチャージ制御回路と、
前記ワンショットパルス信号を受け取り、前記内部電源線を接地に接続して放電するディスチャージャーと、を有することを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、さらに、
前記昇圧回路の出力電圧を使用してデータの書き込みおよび読み出しを行うメモリを有することを特徴とする半導体集積回路装置。
【請求項８】
請求項７に記載の半導体集積回路装置において、
前記メモリは、フラッシュメモリであり、
前記動作モードは、データ書き込みモードおよびデータ読み出しモードを含み、
前記データ書き込みモードにおいて、前記フラッシュメモリにおけるメモリセルのゲートに前記第１昇圧電圧が印加され、
前記データ読み出しモードにおいて、前記メモリセルのドレインに前記第２昇圧電圧が印加されることを特徴とする半導体集積回路装置。
【請求項９】
請求項８に記載の半導体集積回路装置において、
前記フラッシュメモリは、複数の前記メモリセルがマトリクス状に配置されたメモリセルアレイと、複数のワード線を介してロウ方向に纏められた前記メモリセルのゲートに接続されるＸデコーダと、複数のビット線を介してカラム方向に纏められた前記メモリセルのドレインに接続されるＹデコーダと、を有し、
前記第１昇圧電圧は、第１スイッチ回路を介して前記Ｘデコーダに印加され、
前記第２昇圧電圧は、第２スイッチ回路を介して前記Ｙデコーダに印加されることを特徴とする半導体集積回路装置。