(57)【要約】【課題】積層セラミックキャパシタ及びその回路基板実装構造に関する。【解決手段】複数の誘電体層が積層されたセラミック本体と、誘電体層を挟んでセラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含むことで容量が形成される活性層と、活性層の上部及び下部にそれぞれ形成された上部及び下部カバー層と、セラミック本体の両端面を覆うように形成された第１及び第２外部電極と、活性層の内部で第１及び第２外部電極から長さ方向の内側に延長されて第１及び第２内部電極とそれぞれ対向する複数の第１及び第２ダミー電極と、活性層の内部で第１内部電極と第１ダミー電極または第２内部電極と第２ダミー電極をそれぞれ連結するように形成され、誘電体層に比べて高い誘電率を有する複数の圧電部材と、を含む積層セラミックキャパシタが提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されたセラミック本体と、
前記誘電体層を挟んで前記セラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含むことで容量が形成される活性層と、
前記活性層の上部及び下部にそれぞれ形成された上部及び下部カバー層と、
前記セラミック本体の両端面を覆うように形成された第１及び第２外部電極と、
前記活性層の内部で前記第１及び第２外部電極から長さ方向の内側に延長されて前記第１及び第２内部電極とそれぞれ対向する複数の第１及び第２ダミー電極と、
前記活性層の内部で前記第１内部電極と前記第１ダミー電極または前記第２内部電極と前記第２ダミー電極をそれぞれ連結するように形成され、前記誘電体層に比べて高い誘電率を有する複数の圧電部材と、を含む、積層セラミックキャパシタ。
【請求項２】
前記圧電部材は、前記第１内部電極と前記第１ダミー電極との間及び前記第２内部電極と前記第２ダミー電極との間の両方に形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記下部カバー層が前記上部カバー層に比べて厚い厚さを有し、
前記セラミック本体の全体厚さの１/２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１/２をＣ、前記上部カバー層の厚さをＤと規定したとき、前記活性層の中心部が前記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは、１．０６４≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記上部カバー層の厚さＤと前記下部カバー層の厚さＢとの比率、Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２１の範囲を満たす、請求項３に記載の積層セラミックキャパシタ。
【請求項５】
前記セラミック本体の厚さの１／２を示すＡに対する前記下部カバー層の厚さＢの比率、Ｂ／Ａは、０．２２０≦Ｂ／Ａ≦１．５２２の範囲を満たす、請求項３に記載の積層セラミックキャパシタ。
【請求項６】
前記下部カバー層の厚さＢに対する前記活性層の厚さの１／２を示すＣの比率、Ｃ／Ｂは、０．１４７≦Ｃ／Ｂ≦３．８４３の範囲を満たす、請求項３に記載の積層セラミックキャパシタ。
【請求項７】
前記下部カバー層にダミーパターンが含まれ、前記ダミーパターンは、前記第１及び第２外部電極から長さ方向の内側にそれぞれ延長されて対向する第１及び第２ダミーパターンからなる、請求項３に記載の積層セラミックキャパシタ。
【請求項８】
前記第１及び第２ダミーパターンは同一の長さを有するように形成される、請求項７に記載の積層セラミックキャパシタ。
【請求項９】
前記下部カバー層の内部で前記第１及び第２ダミーパターンを連結するように形成され、前記下部カバー層の誘電体層に比べて高い誘電率を有する圧電部材をさらに含む、請求項７に記載の積層セラミックキャパシタ。
【請求項１０】
前記下部カバー層は、前記セラミック本体の誘電体層に比べて高い誘電率を有する材料からなる、請求項７に記載の積層セラミックキャパシタ。
【請求項１１】
電圧が印加されると、前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両端面に形成される変曲点が前記セラミック本体の厚さの中心部以下に形成される、請求項３に記載の積層セラミックキャパシタ。
【請求項１２】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体と、前記誘電体層を挟んで前記セラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含むことで容量が形成される活性層と、前記活性層の上部に形成された上部カバー層と、前記活性層の下部に前記上部カバー層に比べて厚く形成された下部カバー層と、前記セラミック本体の両端面に形成されて前記第１及び第２内部電極の露出した部分と電気的に連結され、前記第１及び第２電極パッドと半田付けにより連結された第１及び第２外部電極と、前記活性層の内部で前記第１及び第２外部電極から長さ方向の内側に延長されて前記第１及び第２内部電極とそれぞれ対向する複数の第１及び第２ダミー電極と、前記活性層の内部で前記第１内部電極と前記第１ダミー電極または前記第２内部電極と前記第２ダミー電極をそれぞれ連結するように形成され、前記誘電体層に比べて高い誘電率を有する圧電部材と、を含み、前記セラミック本体の全体厚さの１／２をＡ、前記下部カバー層の厚さをＢ、前記活性層の全体厚さの１／２をＣ、前記上部カバー層の厚さをＤと規定したとき、前記活性層の中心部が前記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは、１．０６４≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす、積層セラミックキャパシタの回路基板実装構造。
【請求項１３】
前記下部カバー層にダミーパターンが含まれ、前記ダミーパターンは、前記第１及び第２外部電極から長さ方向の内側にそれぞれ延長されて対向する第１及び第２ダミーパターンからなる、請求項１２に記載の積層セラミックキャパシタの回路基板実装構造。
【請求項１４】
前記下部カバー層の内部で前記第１及び第２ダミーパターンを連結するように形成され、前記下部カバー層の誘電体層に比べて高い誘電率を有する圧電部材をさらに含む、請求項１３に記載の積層セラミックキャパシタの回路基板実装構造。
【請求項１５】
電圧が印加されると、前記活性層の中心部で発生する変形率と前記下部カバー層で発生する変形率との差により、前記セラミック本体の両端面に形成される変曲点が前記半田付けの高さ以下に形成される、請求項１２に記載の積層セラミックキャパシタの回路基板実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタの回路基板実装構造に関する。
【背景技術】
【０００２】
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶ディスプレイ（ＬＣＤ、Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ、Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）などの映像機器、コンピュータ、個人向け携帯情報端末（ＰＤＡ、Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）及び携帯電話などの多様な電子製品の印刷回路基板に装着され、電気を充電または放電させる役割をするチップ形態のコンデンサである。
【０００３】
このような積層セラミックキャパシタ（ＭＬＣＣ、Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ  Ｃｅｒａｍｉｃ  Ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所により、多様な電子装置の部品として用いられることができる。
【０００４】
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に異なる極性の内部電極が交互に積層された構造を有する。
【０００５】
このような誘電体層は圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されると、上記内部電極の間で圧電現象が発生して振動が生じる。
【０００６】
このような振動は、積層セラミックキャパシタの外部電極を介して上記積層セラミックキャパシタが実装された印刷回路基板に伝達され、上記印刷回路基板全体が音響反射面となり、雑音となる振動音を発生させる。
【０００７】
上記振動音は、人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当し、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）という。
【０００８】
上記アコースティックノイズを減少させるために、積層セラミックキャパシタ内に形成される内部電極の印刷回路基板への実装方向に対する研究が行われている。
【０００９】
より詳細には、内部電極が上記印刷回路基板に対して垂直の方向性を有するように積層セラミックキャパシタを印刷回路基板に実装する場合、内部電極が印刷回路基板に対して水平の方向性を有するように実装する場合に比べてアコースティックノイズが減少する。
【００１０】
しかし、内部電極が印刷回路基板に対して垂直の方向性を有するように積層セラミックキャパシタを印刷回路基板に実装してアコースティックノイズを測定する場合にも、ノイズレベルが一定程度以上になるため、アコースティックノイズをさらに減少させるための方法が求められている実情にある。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
当技術分野では、積層セラミックキャパシタを印刷回路基板に実装する時に圧電現象による振動により発生するノイズをさらに減少させるための方法が求められていた。
【課題を解決するための手段】
【００１２】
本発明の一側面によると、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含むことで容量が形成される活性層と、上記活性層の上部及び下部にそれぞれ形成された上部及び下部カバー層と、上記セラミック本体の両端面を覆うように形成された第１及び第２外部電極と、上記活性層の内部で上記第１及び第２外部電極から長さ方向の内側に延長されて上記第１及び第２内部電極とそれぞれ対向する複数の第１及び第２ダミー電極と、上記活性層の内部で上記第１内部電極と上記第１ダミー電極または上記第２内部電極と上記第２ダミー電極をそれぞれ連結するように形成され、上記誘電体層に比べて高い誘電率を有する複数の圧電部材と、を含む積層セラミックキャパシタが提供される。
【００１３】
本発明の一実施形態において、上記圧電部材は、上記第１内部電極と上記第１ダミー電極との間及び上記第２内部電極と上記第２ダミー電極との間の両方に形成されることができる。
【００１４】
本発明の一実施形態において、上記下部カバー層が上記上部カバー層に比べて厚い厚さを有し、上記セラミック本体の全体厚さの１/２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１/２をＣ、上記上部カバー層の厚さをＤと規定したとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは、１．０６４≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことができる。
【００１５】
本発明の一実施形態において、上記上部カバー層の厚さＤと上記下部カバー層の厚さＢとの比率、Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２１の範囲を満たすことができる。
【００１６】
本発明の一実施形態において、上記セラミック本体の厚さの１／２を示すＡに対する上記下部カバー層の厚さＢの比率、Ｂ／Ａは、０．２２０≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００１７】
本発明の一実施形態において、上記下部カバー層の厚さＢに対する上記活性層の厚さの１／２を示すＣの比率、Ｃ／Ｂは、０．１４７≦Ｃ／Ｂ≦３．８４３の範囲を満たすことができる。
【００１８】
本発明の一実施形態において、上記下部カバー層にダミーパターンが含まれ、上記ダミーパターンは、上記第１及び第２外部電極から長さ方向の内側にそれぞれ延長されて対向する第１及び第２ダミーパターンからなることができる。
【００１９】
本発明の一実施形態において、上記第１及び第２ダミーパターンは同一の長さを有するように形成されることができる。
【００２０】
本発明の一実施形態において、上記下部カバー層の内部で上記第１及び第２ダミーパターンを連結するように形成され、上記下部カバー層の誘電体層に比べて高い誘電率を有する圧電部材をさらに含むことができる。
【００２１】
本発明の一実施形態において、上記下部カバー層は、上記セラミック本体の誘電体層に比べて高い誘電率を有する材料からなることができる。
【００２２】
本発明の一実施形態において、電圧が印加されると、上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成される変曲点が上記セラミック本体の厚さの中心部以下に形成されることができる。
【００２３】
本発明の他の側面によると、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層が積層されたセラミック本体と、上記誘電体層を挟んで上記セラミック本体の両端面を通じて交互に露出するように形成された複数の第１及び第２内部電極を含むことで容量が形成される活性層と、上記活性層の上部に形成された上部カバー層と、上記活性層の下部に上記上部カバー層に比べて厚く形成された下部カバー層と、上記セラミック本体の両端面に形成されて上記第１及び第２内部電極の露出した部分と電気的に連結され、上記第１及び第２電極パッドと半田付けにより連結された第１及び第２外部電極と、上記活性層の内部で上記第１及び第２外部電極から長さ方向の内側に延長されて上記第１及び第２内部電極とそれぞれ対向する複数の第１及び第２ダミー電極と、上記活性層の内部で上記第１内部電極と上記第１ダミー電極または上記第２内部電極と上記第２ダミー電極をそれぞれ連結するように形成され、上記誘電体層に比べて高い誘電率を有する圧電部材と、を含み、上記セラミック本体の全体厚さの１／２をＡ、上記下部カバー層の厚さをＢ、上記活性層の全体厚さの１／２をＣ、上記上部カバー層の厚さをＤと規定したとき、上記活性層の中心部が上記セラミック本体の中心部から外れた比率、（Ｂ＋Ｃ）／Ａは、１．０６４≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たす積層セラミックキャパシタの回路基板実装構造が提供される。
【００２４】
本発明の一実施形態において、電圧が印加されると、上記活性層の中心部で発生する変形率と上記下部カバー層で発生する変形率との差により、上記セラミック本体の両端面に形成される変曲点が上記半田付けの高さ以下に形成されることができる。
【発明の効果】
【００２５】
本発明の一実施形態によると、活性層の内部に内部電極とダミー電極を連結する圧電部材を適用することにより、上記圧電部材の長さ方向への膨張によって積層セラミックキャパシタで発生する振動を抑制して、印刷回路基板で発生するアコースティックノイズを著しく減少させることができる効果がある。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【図２】図１の積層セラミックキャパシタを長さ方向に切断して示した断面図である。
【図３】本発明の第２実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【図４】図３の積層セラミックキャパシタを長さ方向に切断して示した断面図である。
【図５】図３の積層セラミックキャパシタに含まれる構成要素の寸法関係を説明するために、積層セラミックキャパシタを長さ方向に切断して概略的に示した断面図である。
【図６】本発明の第３実施形態による積層セラミックキャパシタを長さ方向に切断して示した断面図である。
【図７】本発明の第４実施形態による積層セラミックキャパシタを長さ方向に切断して示した断面図である。
【図８】本発明の第２実施形態による積層セラミックキャパシタが印刷回路基板に実装されたことを示した斜視図である。
【図９】図８の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して示した断面図である。
【図１０】本発明の第２実施形態による積層セラミックキャパシタが印刷回路基板に実装された状態で、電圧が印加されて積層セラミックキャパシタが変形されることを概略的に示した断面図である。
【発明を実施するための形態】
【００２７】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２８】
本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に示されたＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向及び厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同一の概念で用いられることができる。
【００２９】
また、本実施形態では、説明の便宜のために、セラミック本体の長さ方向に第１及び第２外部電極が形成される面を左右両端面と設定し、これと垂直に交差される面を左右側面と設定して共に説明する。
【００３０】
積層セラミックキャパシタ
【００３１】
図１及び図２を参照すると、本発明の第１実施形態による積層セラミックキャパシタ１は、セラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２を有する活性層１１５と、活性層１１５の上部及び下部にそれぞれ形成される上部及び下部カバー層１１２、１１３と、セラミック本体１１０の両端面を覆うように形成される第１及び第２外部電極１３１、１３２と、を含む。
【００３２】
活性層１１５の内部には、第１及び第２外部電極１３１、１３２から長さ方向の内側に延長されて第１及び第２内部電極１２１、１２２とそれぞれ対向する複数の第１及び第２ダミー電極１２３、１２４が形成されることができる。
【００３３】
また、活性層１１５の内部には、第１内部電極１２１と第１ダミー電極１２３または第２内部電極１２２と第２ダミー電極１２４をそれぞれ連結するための圧電部材１２５が形成されることができる。
【００３４】
本実施形態では、第１内部電極１２１と第１ダミー電極１２３及び第２内部電極１２２と第２ダミー電極１２４の両方を連結するための高誘電率を有する圧電部材１２５が形成されているが、本発明はこれに限定されるものではない。例えば、圧電部材１２５は、第１内部電極１２１と第１ダミー電極１２３を連結するように形成され、第２内部電極１２２と第２ダミー電極１２４のギャップが維持されるようにしたり、第２内部電極１２２と第２ダミー電極１２４を連結するように形成され、第１内部電極１２１と第１ダミー電極１２３のギャップは維持されるようにするなど、必要に応じて適切に変更されることができる。
【００３５】
圧電部材１２５は、誘電体層１１１を構成する物質に比べて高い誘電率または圧電性を有する物質からなることができる。
【００３６】
セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成することにより形成されるが、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数が本実施形態に示されるものに限定されるものではない。
【００３７】
また、セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態で、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには隣接する誘電体層１１１間の境界が確認できないほど一体化されていることができる。
【００３８】
このようなセラミック本体１１０は、キャパシタの容量形成に寄与する部分である活性層１１５と、上下マージン部として活性層１１５の上部及び下部にそれぞれ形成される上部及び下部カバー層１１２、１１３と、を含むことができる。
【００３９】
活性層１１５は、誘電体層１１１を挟んで複数の第１及び第２内部電極１２１、１２２を繰り返して積層することにより形成されることができる。
【００４０】
このとき、誘電体層１１１の厚さは、積層セラミックキャパシタ１の容量設計に応じて任意に変更することができ、１層の厚さが焼成後に０．０１〜１．００μｍとなるように構成することが好ましいが、本発明がこれに限定されるものではない。
【００４１】
また、誘電体層１１１は、高誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含むことができるが、本発明がこれに限定されるものではない。
【００４２】
第１及び第２内部電極１２１、１２２は、異なる極性を有する一対の電極である。第１及び第２内部電極１２１、１２２は、導電性金属を含む導電性ペーストを誘電体層１１１上に所定の厚さを有するように印刷することにより、誘電体層１１１の積層方向に沿って両端面を通じて交互に露出するように形成されることができ、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。
【００４３】
このように形成される第１及び第２内部電極１２１、１２２は、セラミック本体１１０の両端面を通じて交互に露出する部分が第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
【００４４】
これにより、第１及び第２外部電極１３１、１３２に電圧が印加されると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積されるが、このとき、積層セラミックキャパシタ１の静電容量は、第１及び第２内部電極１２１、１２２が重畳する領域の面積と比例するようになる。
【００４５】
このような第１及び第２内部電極１２１、１２２の厚さは、用途に応じて決定されることができる。例えば、セラミック本体１１０のサイズを考慮して０．２〜１．０μｍの範囲内となるように決定することができるが、本発明がこれに限定されるものではない。
【００４６】
また、第１及び第２内部電極１２１、１２２を形成する導電性ペーストに含まれる導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）またはこれらの合金であることができるが、本発明がこれに限定されるものではない。
【００４７】
なお、上記導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明がこれに限定されるものではない。
【００４８】
第１及び第２ダミー電極１２３、１２４は、活性層１１５の内部で第１及び第２内部電極１２１、１２２と同一の水平面上に位置することが好ましい。また、第１及び第２ダミー電極１２３、１２４は、第１及び第２内部電極１２１、１２２と同様の方法で所定の厚さを有するように誘電体層１１１上に導電性金属を含む導電性ペーストを印刷することで、誘電体層１１１の第１及び第２内部電極１２１、１２２が露出する一面と反対の端面を通じて交互に露出するように形成されることができる。
【００４９】
これにより、第１内部電極１２１と第１ダミー電極１２３との間のギャップと第２内部電極１２２と第２ダミー電極１２４との間のギャップは、積層方向に沿ってオフセットされることができる。本実施形態では、このようなダミー電極と内部電極との間のそれぞれのギャップに圧電部材１２５が形成されることができる。
【００５０】
このような第１及び第２ダミー電極１２３、１２４は、積層セラミックキャパシタのマージン部の電界が長さ方向に印加されると、従来のポアソン効果による第１及び第２外部電極１３１、１３２の頭部の長さ方向への収縮とは反対方向に膨張するようになる。このような膨張作用は、第１及び第２外部電極１３１、１３２の収縮作用と相殺されるため、第１及び第２外部電極１３１、１３２の頭部で発生する振動を減少させる。その結果、アコースティックノイズがさらに減少する。
【００５１】
また、圧電部材１２５は、誘電体層１１１に比べて高い誘電率を有する高誘電率の物質からなり、誘電体層を構成するセラミック粉末に添加剤の種類及び量を変更して製造することができる。
【００５２】
このような圧電部材１２５は、製造時に未焼成やデラミネーション（Ｄｅｌａｍｉｎａｔｉｏｎ）が発生しないように焼成条件を適切に調節する必要がある。
【００５３】
このような圧電部材１２５は、第１及び第２内部電極１２１、１２２と第１及び第２ダミー電極１２３、１２４をそれぞれ連結し、電圧が印加されると、第１及び第２外部電極１３１、１３２の頭部の長さ方向への収縮とは反対方向に膨張するようになる。このような膨張作用は、第１及び第２外部電極１３１、１３２の収縮作用と相殺されることにより、第１及び第２外部電極１３１、１３２の頭部で発生する振動を減少させ、その結果、アコースティックノイズをさらに減少させることができる。
【００５４】
第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストで形成されることができる。上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａu）またはこれらの合金であることができるが、本発明がこれに限定されるものではない。
【００５５】
図３及び図４は本発明の第２実施形態による積層セラミックキャパシタ１００を示したもので、下部カバー層１１３が上部カバー層１１２に比べて厚い厚さを有するように形成される。
【００５６】
このとき、上部及び下部カバー層１１２、１１３は、内部電極を含まないことを除いては、誘電体層１１１と同一の材質及び構成を有することができる。
【００５７】
図３及び図４を参照すると、上部及び下部カバー層１１２、１１３は、単一誘電体層または二つ以上の誘電体層を活性層１１５の上下面にそれぞれ上下方向に積層することにより形成されることができる。上部及び下部カバー層１１２、１１３は、基本的に物理的または化学的ストレスによる第１及び第２内部電極１２１、１２２の損傷を防止する役割をすることができる。
【００５８】
また、下部カバー層１１３は、上部カバー層１１２に比べて誘電体層の積層数を増やすことにより、上部カバー層１１２に比べて厚い厚さを有することができる。
【００５９】
以下では、本発明の第２実施形態による積層セラミックキャパシタ１００に含まれる構成要素の寸法とアコースティックノイズとの関係について説明する。
【００６０】
図５を参照して、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定する。
【００６１】
ここで、セラミック本体１１０の全体厚さは、セラミック本体１１０の上面ＳＴから下面ＳＢまでの距離を意味し、活性層１１５の全体厚さは、活性層１１５の最上部に形成された第１内部電極１２１の上面から活性層１１５の最下部に形成された第２内部電極１２２の下面までの距離を意味する。
【００６２】
また、下部カバー層１１３の厚さＢは、活性層１１５の厚さ方向の最下部に形成された第２内部電極１２２の下面からセラミック本体１１０の下面ＳＢまでの距離を意味し、上部カバー層１１２の厚さＤは、活性層１１５の厚さ方向の最上部に形成された第１内部電極１２１の上面からセラミック本体１１０の上面ＳＴまでの距離を意味する。
【００６３】
積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向への膨張及び収縮とは反対方向に収縮及び膨張するようになる。
【００６４】
ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最も大きく膨張及び収縮する部分であり、アコースティックノイズを発生させる原因となる。
【００６５】
これにより、本実施形態では、アコースティックノイズを減少させるために、電圧が印加されて活性層１１５の中心部ＣＬＡで発生する変形率と下部カバー層１１３で発生する変形率との差によってセラミック本体１１０の両端面に形成された変曲点（ＰＩ、ｐｏｉｎｔ  ｏｆ  ｉｎｆｌｅｃｔｉｏｎ）をセラミック本体１１０の厚さの中心部ＣＬＣ以下に形成することができる。
【００６６】
このとき、アコースティックノイズをさらに減少させるために、活性層１１５の中心部ＣＬＡがセラミック本体１１０の中心部ＣＬＣから外れた比率、（Ｂ＋Ｃ）／Ａは、１．０６４≦（Ｂ＋Ｃ）／Ａ≦１．７４５の範囲を満たすことが好ましい。
【００６７】
また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率、Ｄ／Ｂは、０．０２１≦Ｄ／Ｂ≦０．４２１の範囲を満たすことができる。
【００６８】
なお、セラミック本体１１０の厚さの１／２を示すＡに対する下部カバー層１１３の厚さＢの比率、Ｂ／Ａは、０．２２０≦Ｂ／Ａ≦１．５２２の範囲を満たすことができる。
【００６９】
さらに、下部カバー層１１３の厚さＢに対する活性層１１５の厚さの１／２を示すＣの比率、Ｃ／Ｂは、０．１４７≦Ｃ／Ｂ≦３．８４３の範囲を満たすことができる。
【００７０】
積層セラミックキャパシタの変形例
【００７１】
図６は本発明の第３実施形態による積層セラミックキャパシタを示した図面である。
【００７２】
ここで、セラミック本体１１０の誘電体層１１１、第１及び第２内部電極１２１、１２２、上部及び下部カバー層１１２、１１３、第１及び第２外部電極１３１、１３２及び第１及び第２ダミー電極１２３、１２４の構造は上述した実施形態と類似するため、重複を避けるために具体的な説明は省略し、上述の実施形態と比較して変更された構造についてのみ具体的に説明する。
【００７３】
図６を参照すると、本実施形態の積層セラミックキャパシタは、下部カバー層１１３に厚さ方向に沿って形成された複数のダミーパターン１２６を含むことができる。
【００７４】
ダミーパターン１２６は、第１及び第２外部電極１３１、１３２から長さ方向の内側にそれぞれ延長されて対向する複数の第１及び第２ダミーパターン１２６ａ、１２６ｂを一定間隔置いて厚さ方向に形成することにより構成されることができる。
【００７５】
このとき、それぞれの第１及び第２ダミーパターン１２６ａ、１２６ｂは、同一の長さを有するように形成されて下部カバー層１１３の中央に厚さ方向のギャップを形成することができる。
【００７６】
上記のように下部カバー層１１３の内部にダミーパターン１２６がさらに適用されると、積層セラミックキャパシタで発生する振動が印刷回路基板に伝達されることをより効果的に抑制することで、アコースティックノイズをさらに減少させることができる。
【００７７】
このとき、下部カバー層１１３の内部のダミーパターン１２６の全体厚さは、下部カバー層１１３の厚さの約８０％となるようにすることが好ましい。
【００７８】
図７は本発明の第４実施形態による積層セラミックキャパシタを示した図面である。
【００７９】
ここで、セラミック本体１１０の誘電体層１１１、第１及び第２内部電極１２１、１２２、上部及び下部カバー層１１２、１１３、第１及び第２外部電極１３１、１３２及び第１及び第２ダミー電極１２３、１２４の構造は上述した実施形態と類似するため、重複を避けるために具体的な説明は省略し、上述の実施形態と比較して変更された構造についてのみ具体的に説明する。
【００８０】
図７を参照すると、本実施形態による積層セラミックキャパシタは、下部カバー層１１３に厚さ方向に沿って形成された複数のダミーパターン１２６を含むことができる。
【００８１】
ダミーパターン１２６は、第１及び第２外部電極１３１、１３２から長さ方向の内側にそれぞれ延長されてギャップを置いて対向する複数の第１及び第２ダミーパターン１２６ａ、１２６ｂを一定間隔置いて厚さ方向に形成することにより構成されることができる。
【００８２】
このとき、下部カバー層１１３の内部における第１及び第２ダミーパターン１２６ａ、１２６ｂのギャップには、第１及び第２ダミーパターン１２６ａ、１２６ｂを連結する圧電部材１２７が形成されることができる。
【００８３】
この圧電部材１２７は、下部カバー層１１３を構成する誘電体層に比べて高い誘電率または圧電性を有する物質からなることができ、必要に応じて、活性層１１５で第１及び第２内部電極１２１、１２２と第１及び第２ダミー電極１２３、１２４を連結する圧電部材１２５と同一の物質からなることができる。
【００８４】
上記のように下部カバー層１１３の内部にダミーパターン１２６がさらに適用されると、積層セラミックキャパシタで発生する振動が印刷回路基板に伝達されることをより効果的に抑制することで、アコースティックノイズをさらに減少させることができる。
【００８５】
また、圧電部材１２７が第１及び第２外部電極１３１、１３２の頭部の長さ方向への収縮と反対方向に膨張して第１及び第２外部電極１３１、１３２の頭部で発生する振動を抑制することにより、アコースティックノイズをさらに減少させることができる。
【００８６】
一方、第１及び第２ダミーパターン１２６ａ、１２６ｂの間に圧電部材１２７を形成する代わりに、下部カバー層１１３全体を、セラミック本体１１０の誘電体層１１１に比べて高い誘電率及び圧電性を有する材料、即ち、圧電部材１２７に用いられるものと同一の材料を適用して構成することもできる。
【００８７】
実験例
【００８８】
本発明の実施例及び比較例による積層セラミックキャパシタは、下記のように製作された。
【００８９】
まず、チタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥し、１．８μｍの厚さを有するように製造された複数個のセラミックグリーンシートを用意する。
【００９０】
次に、上記セラミックグリーンシート上にスクリーンなどを用いてニッケル内部電極用導電性ペーストを塗布することにより、内部電極を形成した。
【００９１】
上記セラミックグリーンシートを約３７０層積層した。このとき、内部電極が形成されていないセラミックグリーンシートを、内部電極が形成されているセラミックグリーンシートの下部に、上部に積層された積層数より多く積層した。その後、上記積層体を８５℃及び１０００ｋｇｆ／ｃｍ２圧力条件で等方圧縮（ｉｓｏｓｔａｔｉｃ  ｐｒｅｓｓｉｎｇ）成形した。
【００９２】
続いて、圧着が完了したセラミック積層体を個別チップの形態に切断し、切断されたチップは大気雰囲気で２３０℃において６０時間維持して脱バインダを行った。
【００９３】
次いで、１２００℃において内部電極が酸化されないようにＮｉ／ＮｉＯ平衡酸素分圧より低い１０−１１ａｔｍ〜１０−１０ａｔｍの酸素分圧下の還元雰囲気で焼成した。その後、外部電極の形成及びメッキなどの工程を経て、積層セラミックキャパシタを製作した。
【００９４】
このとき、焼成後の積層チップキャパシタのチップサイズは、長さ×幅（Ｌ×Ｗ）が約１．６４ｍｍ×０．８８ｍｍ（Ｌ×Ｗ、１６０８サイズ）になるようにした。ここで、製作公差は長さ×幅（Ｌ×Ｗ）が±０．１ｍｍ内の範囲となるように決め、これを満たすと実験を行ってアコースティックノイズを測定した。
【００９５】
【表１】
2014107537.tif 000003
【００９６】
上記表１のデータは、図５のように、積層セラミックキャパシタ１００のセラミック本体１１０の幅方向Ｗの中心部で長さ方向Ｌ及び厚さ方向Ｔに切開した断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）で撮影した写真を基準にしてそれぞれの寸法を測定したものである。
【００９７】
ここで、Ａ、Ｂ、Ｃ及びＤは、上記の通り、セラミック本体１１０の全体厚さの１／２をＡ、下部カバー層１１３の厚さをＢ、活性層１１５の全体厚さの１／２をＣ、上部カバー層１１２の厚さをＤと規定した。
【００９８】
アコースティックノイズを測定するために、アコースティックノイズ測定用基板当り１個の試料（積層セラミックキャパシタ）を上下方向に区分して印刷回路基板に実装した後、その基板を測定用治具（Ｊｉｇ）に装着した。
【００９９】
また、ＤＣパワーサプライ（Ｐｏｗｅｒ  ｓｕｐｐｌｙ）及び信号発生器（Ｆｕｎｃｔｉｏｎ  ｇｅｎｅｒａｔｏｒ）を用いて測定治具に装着された試料の両端子にＤＣ電圧及び電圧変動を印加した。
【０１００】
また、上記印刷回路基板の真上に設けられたマイクを用いてアコースティックノイズを測定した。
【０１０１】
上記表１において、試料３８は、下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤが同一であるカバー対称構造を有し、活性層１１５にダミー電極１２３、１２４及び圧電部材１２５が形成されていない構造を有する比較例である。
【０１０２】
このとき、上記試料３８のアコースティックノイズ４３．８ｄＢは、以下で説明する他の比較例及び実施例の比較基準となる。
【０１０３】
試料４５は、下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤが同一であるカバー対称構造を有し、活性層１１５にダミー電極１２３、１２４は形成されているが、圧電部材１２５が形成されていない構造を有する比較例である。試料４５のアコースティックノイズは４０．４ｄＢであって、上記試料３８に比べ少し減少したが、依然として高い数値を示していることが確認できる。
【０１０４】
試料１〜３は、下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤがほぼ類似するカバー対称構造を有し、活性層１１５にダミー電極１２３、１２４及び圧電部材１２５が形成された構造を有する第１実施形態による実施例である。
【０１０５】
ここで、上記試料１のアコースティックノイズは３７．０ｄＢであって、上記試料３８及び４５に比べて４０ｄＢ以下に減少することが分かる。
【０１０６】
また、上記試料２及び３のように、上記試料１に比べて上部及び下部カバー層１１２、１１３の厚さを同じ比率に増加させると、アコースティックノイズがそれぞれ３４．１ｄＢ及び３１．８ｄＢであって、上記試料１に比べてさらに減少することが分かる。
【０１０７】
試料４〜１３は、上部カバー層１１２の厚さＤが下部カバー層の厚さＢに比べて厚い構造を有し、積層セラミックキャパシタに含まれるそれぞれの構成要素の数値関係が本発明の好ましい数値範囲を外れる比較例である。
【０１０８】
試料１６〜３４は、本発明の第２実施形態に従い、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤに比べて厚い構造を有し、積層セラミックキャパシタに含まれるそれぞれの構成要素の数値関係が本発明の好ましい数値範囲を全て満たし、活性層１１５にダミー電極１２３、１２４及び圧電部材１２５が形成された構造を有する実施例である。
【０１０９】
（Ｂ＋Ｃ）／Ａ値がほぼ１である場合は、活性層１１５の中心部がセラミック本体１１０の中心部から大きく外れていないことを意味する。
【０１１０】
下部カバー層１１３の厚さＢと上部カバー層１１２の厚さＤが同一またはほぼ類似するカバー対称構造を有する試料１〜３と試料３８の（Ｂ＋Ｃ）／Ａ値は、１であるか、またはほぼ１に近い。
【０１１１】
また、（Ｂ＋Ｃ）／Ａ値が１より大きい場合は、活性層１１５の中心部がセラミック本体１１０の中心部から上部方向に外れていることを意味し、（Ｂ＋Ｃ）／Ａ値が１より小さい場合は、活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れていることを意味する。
【０１１２】
なお、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率、即ち、（Ｂ＋Ｃ）／Ａ値が１．０６４≦（Ｂ＋Ｃ）／Ａの範囲を満たす試料１６〜３７は、アコースティックノイズが３０ｄＢ未満に著しく減少することが確認できる。
【０１１３】
さらに、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率（Ｂ＋Ｃ）／Ａ値が１．０６４未満である試料１〜１５は、活性層１１５の中心部がセラミック本体１１０の中心部から殆ど外れていないか、または活性層１１５の中心部がセラミック本体１１０の中心部から下部方向に外れている構造を有する。
【０１１４】
このとき、上記（Ｂ＋Ｃ）／Ａ値が１．０６４未満である試料１〜１５は、アコースティックノイズが３０ｄＢ以上であって、上記試料１６〜３７に比べて依然として高いことが分かる。
【０１１５】
一方、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率、即ち、（Ｂ＋Ｃ）／Ａ値が１．７４５を超過する試料３５〜３７の場合は、アコースティックノイズは３０ｄＢ以下に著しく減少するが、目標容量に対する静電容量が低いため、容量不良が発生することが確認できる。
【０１１６】
上記試料３５〜３７の容量具現率（即ち、目標容量に対する静電容量の比率）が「ＮＧ」と示されたものは、目標容量値を１００％としたとき、目標容量に対する静電容量値が８０％未満である場合の容量不良を意味する。
【０１１７】
従って、活性層１１５の中心部がセラミック本体１１０の中心部から外れた比率、即ち、（Ｂ＋Ｃ）／Ａの好ましい数値範囲は、１．０６４≦（Ｂ＋Ｃ）／Ａ≦１．７４５であることが分かる。
【０１１８】
試料３９及び４０は、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤに比べて厚い構造を有し、積層セラミックキャパシタに含まれるそれぞれの構成要素の数値関係が本発明の好ましい数値範囲を全て満たすが、活性層１１５にダミー電極１２３、１２４及び圧電部材１２５が形成されていない構造を示す比較例であり、アコースティックノイズが３０ｄＢ以上であって、上記試料１６〜３７に比べて依然として高いことが分かる。
【０１１９】
一方、アコースティックノイズが３０ｄＢ以下に減少した実施例の場合、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率（Ｄ／Ｂ）は、Ｄ／Ｂ≦０．４２１の範囲を満たすことが分かる。
【０１２０】
これに対し、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率（Ｄ／Ｂ）が０．４２１を超過する比較例（試料１〜１５）は、アコースティックノイズの数値が依然として高いことが分かる。
【０１２１】
特に、上記試料１５は、Ｄ／Ｂが０．５５０であって、本発明の好ましい数値範囲を外れるものであり、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤに比べて厚い構造を有するが、アコースティックノイズが３３．１ｄＢであって減少効果が大きくないことが分かる。
【０１２２】
また、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率（Ｄ／Ｂ）が０．０２１未満である上記試料３５〜３７の場合、上部カバー層１１２の厚さＤに比べて下部カバー層１１３の厚さＢが大きすぎるためにクラックまたはデラミネーションが発生する可能性があり、また、目標容量に対する静電容量が低いために容量不良が発生する恐れがある。
【０１２３】
従って、上部カバー層１１２の厚さＤと下部カバー層１１３の厚さＢとの比率（Ｄ／Ｂ）の好ましい数値範囲は、０．０２１≦Ｄ／Ｂ≦０．４２１であることが確認できる。
【０１２４】
また、アコースティックノイズが３０ｄＢ以下に減少した実施例の場合、セラミック本体１１０の全体厚さの１／２を示すＡに対する下部カバー層１１３の厚さＢの比率（Ｂ／Ａ）及び下部カバー層１１３の厚さＢに対する活性層１１５の全体厚さの１／２を示すＣの比率（Ｃ／Ｂ）それぞれは、０．２２０≦Ｂ／Ａ≦１．５２２及び０．１４７≦Ｃ／Ｂ≦３．８４３の範囲を満たすことが分かる。
【０１２５】
これに対し、目標容量に対する静電容量が低くて容量不良が発生する試料３５〜３７の場合、セラミック本体１１０の全体厚さの１／２を示すＡに対する下部カバー層１１３の厚さＢの比率（Ｂ／Ａ）が１．５２２を超過するか、または下部カバー層１１３の厚さＢに対する活性層１１５の全体厚さの１／２を示すＣの比率（Ｃ／Ｂ）が０．１４７未満であることが分かる。
【０１２６】
特に、上記試料１４は、Ｂ／Ａが０．０５９で、Ｃ／Ｂが１６．４６５であって、本発明の好ましい数値範囲を外れるものであり、下部カバー層１１３の厚さＢが上部カバー層１１２の厚さＤに比べて厚い構造を有するが、アコースティックノイズが４０．０ｄＢであって、減少効果がないことが分かる。
【０１２７】
試料４１及び４２は、本発明の第３実施形態に従い、上記第２実施形態で下部カバー層１１３にダミーパターン１２６をさらに形成した構造を有する実施例であり、アコースティックノイズがそれぞれ２３．５ｄＢ及び２１．４ｄＢであって、活性層１１５にダミー電極１２３、１２４及び圧電部材１２５が形成された上記第２実施形態（試料１６〜３４）に比べてさらに優れたアコースティックノイズの減少効果を示すことが確認できる。
【０１２８】
試料４３及び４４は、本発明の第４実施形態に従い、上記第３実施形態で下部カバー層１１３のダミーパターン１２６に圧電部材１２７をさらに形成した構造を有する実施例であり、アコースティックノイズがそれぞれ２０．１ｄＢ及び１８．３ｄＢであって、活性層１１５にダミー電極１２３、１２４及び圧電部材１２５が形成され、下部カバー層１１３にダミーパターン１２６のみが形成された上記第３実施形態（試料４１及び４２）に比べてアコースティックノイズの改善効果がより高いことが確認できる。
【０１２９】
積層セラミックキャパシタの回路基板実装構造
【０１３０】
図８及び図９を参照すると、本発明の実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔されるように形成された第１及び第２電極パッド２２１、２２２と、を含む。
【０１３１】
本実施形態では、上述した第２実施形態の積層セラミックキャパシタ１００を適用したが、本発明はこれに限定されず、第１、第３及び第４実施形態はもちろんのこと、本発明の特許請求の範囲内で変更された構造を有する全ての構造の積層セラミックキャパシタの適用が可能となる。
【０１３２】
積層セラミックキャパシタ１００は、下部カバー層１１３が下側に配置され、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触するように配置された状態で、半田付け２３０によって印刷回路基板２１０と電気的に連結されることができる。
【０１３３】
上記のように積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で、電圧が印加されると、アコースティックノイズが発生する恐れがある。
【０１３４】
このとき、第１及び第２電極パッド２２１、２２２のサイズは、積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２と第１及び第２電極パッド２２１、２２２を連結する半田付け２３０の量を決定する指標となる。このような半田付け２３０の量によってアコースティックノイズの大きさが調節されることができる。
【０１３５】
図１０を参照すると、積層セラミックキャパシタ１００が印刷回路基板２１０に実装された状態で、積層セラミックキャパシタ１００の両端部に形成された第１及び第２外部電極１３１、１３２に異なる極性の電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ  ｐｉｅｚｏｅｌｅｃｔｒｉｃ  ｅｆｆｅｃｔ）によってセラミック本体１１０が厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極１３１、１３２の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ  ｅｆｆｅｃｔ）によってセラミック本体１１０の厚さ方向の膨張及び収縮とは反対方向に収縮及び膨張するするようになる。
【０１３６】
ここで、活性層１１５の中心部は、第１及び第２外部電極１３１、１３２の長さ方向の両端部で最も大きく膨張及び収縮する部分であって、アコースティックノイズを発生させる原因となる。
【０１３７】
積層セラミックキャパシタ１００の長さ方向の両端面が最大に膨張すると、半田付け２３０の上部が膨張によって外部に押し出される力（1）が生じ、外部に押し出される力により、半田付け２３０の下部を外部電極の方に押して収縮する力（2）が生じる。
【０１３８】
従って、本実施形態のように、電圧が印加されて活性層１１５の中心部ＣＬＡで発生する変形率と下部カバー層１１３で発生する変形率との差により、セラミック本体１１０の両端面に形成された変曲点が半田付け２３０の高さ以下に形成されると、アコースティックノイズがさらに減少するようになる。
【０１３９】
このとき、第１及び第２ダミー電極１２３、１２４は、積層セラミックキャパシタのマージン部の電界が長さ方向に印加されると、従来のポアソン効果による第１及び第２外部電極１３１、１３２の頭部の長さ方向への収縮とは反対方向に膨張するようになる。このような膨張作用は、第１及び第２外部電極１３１、１３２の収縮作用と相殺されるため、第１及び第２外部電極１３１、１３２の頭部で発生する振動を減少させる。その結果、アコースティックノイズをさらに低減させることができる。
【０１４０】
また、第１及び第２内部電極１２１、１２２と第１及び第２ダミー電極１２３、１２４とをそれぞれ連結する圧電部材１２５は、電圧が印加されると、第１及び第２外部電極１３１、１３２の頭部の長さ方向への収縮とは反対方向に膨張するようになる。このような膨張作用は、第１及び第２外部電極１３１、１３２の収縮作用と相殺されるため、第１及び第２外部電極１３１、１３２の頭部で発生する振動を減少させる。その結果、アコースティックノイズをさらに低減させることができる。
【０１４１】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるものではなく、特許請求の範囲に記載の本発明の技術的事項を外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者において自明である。
【符号の説明】
【０１４２】
１、１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１１２  上部カバー層
１１３  下部カバー層
１１５  活性層
１２１、１２２  第１及び第２内部電極
１２３、１２４  第１及び第２ダミー電極
１２５、１２７  圧電部材
１２６  ダミーパターン
１２６ａ、１２６ｂ  第１及び第２ダミーパターン
１３１、１３２  第１及び第２外部電極
２００  実装基板
２１０  印刷回路基板
２２１、２２２  第１及び第２電極パッド
２３０  半田付け
【図１】
2014107537.tif 000004
【図２】
2014107537.tif 000005
【図３】
2014107537.tif 000006
【図４】
2014107537.tif 000007
【図５】
2014107537.tif 000008
【図６】
2014107537.tif 000009
【図７】
2014107537.tif 000010
【図８】
2014107537.tif 000011
【図９】
2014107537.tif 000012
【図１０】
2014107537.tif 000013