(57)【要約】【課題】ソース拡散層に接する位置に、不純物濃度の変化が急峻な領域を備える半導体装置およびその製造方法を提供する。【解決手段】一の実施形態による半導体装置は、基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極とを備える。さらに、前記装置は、前記基板の表面に前記ゲート電極を挟むように形成された、第１導電型のソース拡散層および第２導電型のドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間に、前記ソース拡散層に接するように形成された接合形成領域とを備える。さらに、前記接合形成領域は、前記第１導電型のソースエクステンション層と、前記ソースエクステンション層の上方に形成された、前記第２導電型のポケット層と、前記ソースエクステンション層と前記ポケット層との間に形成され、炭素を含有しており、前記ソースエクステンション層と前記ポケット層との間での不純物の拡散を抑制する拡散抑制層とを含む。【選択図】図１
2014041974.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記基板の表面に前記ゲート電極を挟むように形成された、第１導電型のソース拡散層および前記第１導電型と逆導電型の第２導電型のドレイン拡散層と、
前記ソース拡散層と前記ドレイン拡散層との間に、前記ソース拡散層に接するように形成された接合形成領域とを備え、
前記接合形成領域は、
前記第１導電型のソースエクステンション層と、
前記ソースエクステンション層の上方に形成された、前記第２導電型のポケット層と、
前記ソースエクステンション層と前記ポケット層との間に形成され、炭素およびゲルマニウムを含有しており、前記ソースエクステンション層と前記ポケット層との間での不純物の拡散を抑制する拡散抑制層とを含み、
前記ゲート絶縁膜は、前記基板上に形成された第１の絶縁膜部分と、前記基板上に前記第１の絶縁膜部分と隣接して形成された第２の絶縁膜部分とを含み、
前記ゲート電極は、前記第１の絶縁膜部分上に形成された第１の電極部分と、前記第２の絶縁膜部分上に形成された第２の電極部分と、前記第１の電極部分と前記第２の電極部分とを接続するように形成された第３の電極部分とを含む、
半導体装置。
【請求項２】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記基板の表面に前記ゲート電極を挟むように形成された、第１導電型のソース拡散層および前記第１導電型と逆導電型の第２導電型のドレイン拡散層と、
前記ソース拡散層と前記ドレイン拡散層との間に、前記ソース拡散層に接するように形成された接合形成領域とを備え、
前記接合形成領域は、
前記第１導電型のソースエクステンション層と、
前記ソースエクステンション層の上方に形成された、前記第２導電型のポケット層と、
前記ソースエクステンション層と前記ポケット層との間に形成され、炭素を含有しており、前記ソースエクステンション層と前記ポケット層との間での不純物の拡散を抑制する拡散抑制層と、
を含む半導体装置。
【請求項３】
前記拡散抑制層はさらに、ゲルマニウムを含有する、請求項２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜は、前記基板上に形成された第１の絶縁膜部分と、前記基板上に前記第１の絶縁膜部分と隣接して形成された第２の絶縁膜部分とを含み、
前記ゲート電極は、前記第１の絶縁膜部分上に形成された第１の電極部分と、前記第２の絶縁膜部分上に形成された第２の電極部分と、前記第１の電極部分と前記第２の電極部分とを接続するように形成された第３の電極部分とを含む、
請求項２または３に記載の半導体装置。
【請求項５】
前記接合形成領域の上面と前記ゲート電極の下面とが対向している領域のゲート長方向の幅は、前記ゲート電極の下面の前記ゲート長方向の幅の半分以上である、
請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
基板と、
前記基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記基板の表面に前記ゲート電極を挟むように形成された、第１導電型の第１のドレイン拡散層および前記第１導電型の第２のドレイン拡散層と、
前記第１のドレイン拡散層と前記第２のドレイン拡散層との間に形成された接合形成領域と、
前記接合形成領域に接するように形成された、前記第１導電型と逆導電型の第２導電型のソース拡散層とを備え、
前記接合形成領域は、
前記第２導電型のソースエクステンション層と、
前記ソースエクステンション層の上方に形成された、前記第１導電型のポケット層と、
前記ソースエクステンション層と前記ポケット層との間に形成され、炭素を含有しており、前記ソースエクステンション層と前記ポケット層との間での不純物の拡散を抑制する拡散抑制層と、
を含む半導体装置。
【請求項７】
さらに、
前記第１のドレイン拡散層と前記接合形成領域との間に介在する、前記第２導電型またはイントリンシック型の第１の半導体領域と、
前記第２のドレイン拡散層と前記接合形成領域との間に介在する、前記第２導電型またはイントリンシック型の第２の半導体領域と、
を備える請求項６に記載の半導体装置。
【請求項８】
基板の表面に溝を形成し、
前記溝の内部に、第１導電型のソースエクステンション層と、炭素を含有し、不純物の拡散を抑制する拡散抑制層と、前記第１導電型と逆導電型の第２導電型のポケット層とを順に形成することで、接合形成領域を形成し、
前記基板の表面に、前記接合形成領域に接するように前記第１導電型のソース拡散層を形成する、
ことを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の低消費電力化を実現するため、ゲート電圧の制御性が高い（サブスレッショルド係数が小さい）トンネルＦＥＴ（ＴＦＥＴ）が注目されている。従来のＴＦＥＴは例えば、第１導電型のソース拡散層と第２導電型のドレイン拡散層との間に、ソース拡散層に接するように形成された、ポケット層（またはポケット領域）と呼ばれる第２導電型の不純物半導体層を備えており、ソース拡散層とポケット層との間に、トンネル接合面となるｐｎ接合面を有している。このような構造のＴＦＥＴの例としては、ソース拡散層の側面にポケット層が接する横型ＴＦＥＴと、ソース拡散層の上面とゲート絶縁膜の下面との間にポケット層が介在する縦型ＴＦＥＴとが挙げられる。縦型ＴＦＥＴには、横型ＴＦＥＴよりもサブスレッショルド係数が小さいという利点があるが、その反面、不純物濃度の変化が急峻なトンネル接合面をイオン注入で形成することが難しいという欠点がある。また、縦型ＴＦＥＴでは、エピタキシャル成長を利用してトンネル接合面を形成すれば、不純物濃度の変化が急峻なトンネル接合面を形成できるが、その後の熱工程でソース拡散層やポケット層の不純物が拡散することで、この急峻性が失われてしまう。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Bowonder et al., “Low-Voltage Green Transistor Using Ultra Shallow Junction and Hetero-Tunneling,” IWJT2008.
【非特許文献２】R. Asra et al., “A Tunnel FET for VDD Scaling Below 0.6 V With a CMOS-Comparable Performance,” IEEE Transactions on Electron Devices, Vol. 58, No. 7, July 2011, pp. 1855-1863.
【非特許文献３】A. Hokazono et al., “Steep Channel & Halo Profiles utilizing Boron-Diffusion-Barrier Layers (Si:C) for 32 nm Node and Beyond,” Symposium on VLSI Technology Digest of Technical Papers, 2008, pp. 112-113.
【非特許文献４】A. Hokazono et al., “Steep Channel Profiles in n/pMOS Controlled by Boron-doped Si:C Layers for Continual Bulk-CMOS Scaling,” IEDM Tech. Dig., 2009, pp. 673-676.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ソース拡散層に接する位置に、不純物濃度の変化が急峻な領域を備える半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体装置は、基板と、前記基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備える。さらに、前記装置は、前記基板の表面に前記ゲート電極を挟むように形成された、第１導電型のソース拡散層および前記第１導電型と逆導電型の第２導電型のドレイン拡散層と、前記ソース拡散層と前記ドレイン拡散層との間に、前記ソース拡散層に接するように形成された接合形成領域とを備える。さらに、前記接合形成領域は、前記第１導電型のソースエクステンション層と、前記ソースエクステンション層の上方に形成された、前記第２導電型のポケット層と、前記ソースエクステンション層と前記ポケット層との間に形成され、炭素を含有しており、前記ソースエクステンション層と前記ポケット層との間での不純物の拡散を抑制する拡散抑制層とを含む。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【図５】第２実施形態の半導体装置の構造を示す断面図である。
【図６】第２実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図７】第２実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図８】第２実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図９】第２実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図１０】第３実施形態の半導体装置の構造を示す断面図である。
【図１１】第３実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図１２】第３実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図１３】第３実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【図１４】第４実施形態の半導体装置の構造を示す断面図である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
１）第１実施形態の半導体装置の構造
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
図１の半導体装置は、トンネルＦＥＴ（ＴＦＥＴ）の構成要素として、基板１と、素子分離絶縁膜２と、ウェル領域３と、チャネル領域４と、高濃度ソース拡散層５と、ドレイン拡散層６と、トンネル接合形成領域７と、ゲート絶縁膜１１と、ゲート電極１２と、第１の側壁絶縁膜１３と、第２の側壁絶縁膜１４と、シリサイド層１５と、層間絶縁膜１６とを備えている。高濃度ソース拡散層５とトンネル接合形成領域７はそれぞれ、本開示のソース拡散層と接合形成領域の例である。
【００１０】
基板１は例えば、シリコン基板などの半導体基板である。基板１は、ｐ型基板でもｎ型基板でもよい。図１には、基板１の表面に平行で、互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向が示されている。Ｘ方向とＹ方向はそれぞれ、ＴＦＥＴのゲート長方向とチャネル幅方向に相当する。基板１内には、ウェル領域３やチャネル領域４が形成されており、チャネル領域４上には、ＴＦＥＴのゲート構造が形成されている。なお、ＴＦＥＴがｎ型ＴＦＥＴの場合には、ウェル領域３をｐ型領域とし、ＴＦＥＴがｐ型ＴＦＥＴの場合には、ウェル領域３をｎ型領域とする。
【００１１】
素子分離絶縁膜２は、基板１の表面に形成された素子分離溝に埋め込まれている。素子分離絶縁膜２は、例えばシリコン酸化膜である。また、素子分離溝の深さは、例えば２００〜３００ｎｍである。
【００１２】
ゲート絶縁膜１１は、基板１上に形成されている。ゲート絶縁膜１１は、例えばシリコン酸化膜であり、ゲート絶縁膜１１の膜厚は、例えば０．５〜６．０ｎｍである。
【００１３】
ゲート電極１２は、ゲート絶縁膜１１上に形成されている。ゲート電極１２は、例えばポリシリコン層であり、ゲート電極１２の膜厚は、例えば５０〜２００ｎｍである。
【００１４】
第１の側壁絶縁膜（オフセットスペーサ）１３は、ゲート電極１２の側面に形成されている。第１の側壁絶縁膜１３は、例えばシリコン窒化膜であり、第１の側壁絶縁膜１３の膜厚は、例えば３．０〜１２．０ｎｍである。
【００１５】
第２の側壁絶縁膜１４は、ゲート電極１２の側面に第１の側壁絶縁膜１３を介して形成されている。第２の側壁絶縁膜１４は、例えばシリコン酸化膜である。
【００１６】
高濃度ソース拡散層５とドレイン拡散層６は、基板１の表面に、ゲート電極１２を挟むように形成されている。高濃度ソース拡散層５は、第１導電型を有しており、ドレイン拡散層６は、第１導電型と逆導電型の第２導電型を有している。例えば、ＴＦＥＴがｎ型ＴＦＥＴの場合には、高濃度ソース拡散層５はｐ型拡散層であり、ドレイン拡散層６はｎ型拡散層である。一方、ＴＦＥＴがｐ型ＴＦＥＴの場合には、高濃度ソース拡散層５はｎ型拡散層であり、ドレイン拡散層６はｐ型拡散層である。これらの場合、ｐ型拡散層が含有するｐ型不純物は、例えばボロン（Ｂ）であり、ｎ型拡散層が含有するｎ型不純物は、例えばヒ素（Ａｓ）である。
【００１７】
シリサイド層１５は、高濃度ソース拡散層５、ドレイン拡散層６、およびゲート電極１２の表面に形成されている。シリサイド層１５は、例えばニッケルシリサイド層である。
【００１８】
層間絶縁膜１６は、基板１上にＴＦＥＴを覆うように形成されている。層間絶縁膜１６は、例えばシリコン酸化膜である。
【００１９】
トンネル接合形成領域７は、高濃度ソース拡散層５とドレイン拡散層６との間に、高濃度ソース拡散層５に接し、ドレイン領域６と離隔されるように形成されている。トンネル接合形成領域７は、図１に示すように、第１導電型のソースエクステンション層７ａと、拡散抑制層７ｂと、第２導電型の表面ポケット層７ｃとを含んでいる。表面ポケット層７ｃは、本開示のポケット層の例である。本実施形態のトンネル接合形成領域７は、基板１の表面に形成された溝８の内部に、エピタキシャル成長により、ソースエクステンション層７ａ、拡散抑制層７ｂ、および表面ポケット層７ｃを順に形成することで形成される。溝８の形状の詳細については後述する。
【００２０】
ソースエクステンション層７ａは、高濃度ソース拡散層５と同じ第１導電型を有する半導体層である。ＴＦＥＴがｎ型ＴＦＥＴの場合には、ソースエクステンション層７ａは例えば、ボロンがドーピングされたシリコン層である。一方、ＴＦＥＴがｐ型ＴＦＥＴの場合には、ソースエクステンション層７ａは例えば、リン（Ｐ）がドーピングされたシリコン層である。ソースエクステンション層７ａの膜厚は、例えば４０ｎｍである。本実施形態のソースエクステンション層７ａは、高濃度ソース拡散層５に接しており、高濃度ソース拡散層５の一部として機能する。
【００２１】
表面ポケット層７ｃは、ソースエクステンション層７ａの上方に形成され、高濃度ソース拡散層５と逆導電型の第２導電型を有する半導体層である。ＴＦＥＴがｎ型ＴＦＥＴの場合には、表面ポケット層７ｃは例えば、リンがドーピングされたシリコン層である。一方、ＴＦＥＴがｐ型ＴＦＥＴの場合には、表面ポケット層７ｃは例えば、ボロンがドーピングされたシリコン層である。表面ポケット層７ｃの膜厚は、例えば１０ｎｍである。本実施形態では、ソースエクステンション層７ａと表面ポケット層７ｃが拡散抑制層７ｂを介して対向しており、ソースエクステンション層７ａと表面ポケット層７ｃとの間にトンネル電流が流れる。
【００２２】
拡散抑制層７ｂは、ソースエクステンション層７ａと表面ポケット層７ｃとの間に形成された半導体層である。拡散抑制層７ｂの膜厚は、例えば５ｎｍである。また、拡散抑制層７ｂは例えば、Ｓｉ：Ｃ層であり、シリコンと炭素を含有している。本発明者らの鋭意検討の結果、Ｓｉ：Ｃ層内のＣ原子には、ボロンやリンの拡散を抑制する作用があることが分かった。よって、ソースエクステンション層７ａと表面ポケット層７ｃとの間にこのような拡散抑制層７ｂを形成すれば、ソースエクステンション層７ａと表面ポケット層７ｃとの間でのボロンやリンなどの不純物の拡散を抑制することができる。
【００２３】
そこで、本実施形態では、ソースエクステンション層７ａと表面ポケット層７ｃとの間での不純物濃度の変化が急峻になるよう、エピタキシャル成長によりトンネル接合形成領域７を形成する。この際、本実施形態では、ソースエクステンション層７ａと表面ポケット層７ｃとの間に、拡散抑制層７ｂを形成する。よって、本実施形態によれば、その後の熱工程でソースエクステンション層７ａと表面ポケット層７ｃとの間で不純物が拡散することを抑制することができ、不純物濃度の変化の急峻性を維持することが可能となる。よって、本実施形態によれば、ＴＦＥＴのデバイス特性を向上させると共に、熱工程に起因するプロセスばらつきを抑制することが可能となる。
【００２４】
以下、トンネル接合形成領域７や拡散抑制層７ｂについて、さらに詳細に説明する。
【００２５】
本実施形態では、拡散抑制層７ｂ内のＳｉ原子とＣ原子との組成比を１−Ｘ：Ｘとする場合に、Ｘの値を３．０×１０−３〜３．０×１０−２に設定する。すなわち、本実施形態では、Ｓｉ原子とＣ原子の総数に対するＣ原子の割合を、０．３〜３．０Ａｔｏｍｉｃ％に設定する。理由は、Ｃ原子の割合が少なすぎると、拡散抑制層７ｂによる不純物の拡散抑制作用が弱くなり、Ｃ原子の割合が多すぎると、拡散抑制層７ｂ内に欠陥が生じるおそれがあるからである。ただし、Ｃ原子の割合は、０．３〜３．０Ａｔｏｍｉｃ％以外の値に設定してもよい。
【００２６】
また、本実施形態の拡散抑制層７ｂは、シリコンと、ゲルマニウムと、炭素を含有するＳｉＧｅ：Ｃ層としてもよい。拡散抑制層７ｂにゲルマニウムを添加することで、高濃度ソース拡散層５側のトンネル確率を向上させることが可能となる。この場合、Ｓｉ原子とＧｅ原子の総数に対するＧｅ原子の割合は、例えば５．０Ａｔｏｍｉｃ％以上に設定する。Ｇｅ原子の割合が多くなるほど、伝導帯と価電子帯との間のバンドギャップが狭くなるため、トンネル電流が流れやすくなる。また、本実施形態の拡散抑制層７ｂは、ゲルマニウムと炭素を含有するＧｅ：Ｃ層としてもよい。
【００２７】
符号Ｗ1は、ゲート電極１２の下面のＸ方向の幅を示す。また、符号Ｗ2は、トンネル接合形成領域７の上面とゲート電極１２の下面とが対向している領域のＸ方向の幅を示す。本実施形態では、幅Ｗ2が狭く、幅Ｗ1の半分未満に設定されているが（Ｗ2＜Ｗ1／２）、幅Ｗ2を広げて、幅Ｗ1の半分以上に設定してもよい（Ｗ2≧Ｗ1／２）。後者のような構造については、後述する第３実施形態で詳細に説明する。
【００２８】
２）第１実施形態の半導体装置の製造方法
図２〜図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００２９】
まず、図２(ａ)に示すように、ＳＴＩ（Shallow Trench Isolation）法により、基板１の表面に素子分離絶縁膜２を形成する。次に、基板１の素子領域の表面に、不図示の絶縁膜を形成する。この絶縁膜は例えば、膜厚１０ｎｍ以下のシリコン酸化膜である。
【００３０】
次に、基板１内にウェル領域３とチャネル領域４（図２(ａ)を参照）を形成するためのイオン注入と活性化ＲＴＡ（Rapid Thermal Anneal）を行う。この際、ＴＦＥＴがｎ型ＴＦＥＴの場合には、ウェル領域３は例えば、ボロンを用いて２６０ｋｅＶ、２．０×１０１３ｃｍ−２のイオン注入条件で形成し、チャネル領域４は例えば、ヒ素を用いて８０ｋｅＶ、１．０×１０１３ｃｍ−２のイオン注入条件で形成する。一方、ＴＦＥＴがｐ型ＴＦＥＴの場合には、ウェル領域３は例えば、リンを用いて５００ｋｅＶ、３．０×１０１３ｃｍ−２のイオン注入条件で形成し、チャネル領域４は例えば、ボロンを用いて１０ｋｅＶ、１．５×１０１３ｃｍ−２のイオン注入条件で形成する。チャネル領域４を形成するためのイオン注入により、ソースエクステンション層７ａと表面ポケット層７ｃとの境界領域における閾値電圧を調整することができる。
【００３１】
次に、熱酸化またはＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により、基板１上に、ゲート絶縁膜１１を形成するための絶縁材を形成する（図２(ａ)）。次に、この絶縁材上に、ゲート電極１２を形成するための電極材を堆積し、その後、この電極材へのプリドーピングを行う（図２(ａ)）。次に、この電極材上に、キャップ絶縁膜２１を堆積する（図２(ａ)）。キャップ絶縁膜２１は、例えばシリコン窒化膜である。
【００３２】
次に、光リソグラフィ、Ｘ線リソグラフィ、または電子ビームリソグラフィにより、ゲート加工用のレジストマスクを形成した後、ＲＩＥ（Reactive Ion Etching）により、キャップ絶縁膜２１と電極材をエッチングする。その結果、基板１上にゲート絶縁膜１１を介してゲート電極１２が形成される（図２(ａ)）。
【００３３】
なお、ゲート絶縁膜１１の例としては、ＳｉＯ２膜の他に、ＳｉＮ膜、ＳｉＯＮ膜、ｈｉｇｈ−ｋ絶縁膜（例えばＨｆＳｉＯＮ膜）などが挙げられる。また、ゲート電極１２の例としては、ポリシリコン層の他に、メタル層が挙げられる。
【００３４】
次に、熱酸化により、基板１やゲート電極１２の表面に、膜厚１．０〜２．０ｎｍの不図示の後酸化ＳｉＯ２膜を形成する。次に、図２(ａ)に示すように、ＬＰＣＶＤにより、基板１の全面に、第１の側壁絶縁膜１３を形成するための絶縁材（以下、絶縁材１３と表記する）を形成する。絶縁材１３の膜厚は、例えば３．０〜１２．０ｎｍである。
【００３５】
次に、図２(ｂ)に示すように、基板１のドレイン側をレジスト膜２２で覆う。次に、図２(ｃ)に示すように、レジスト膜２２をマスクとするエッチングにより、ソース側において、基板１とキャップ絶縁膜２１の上面の絶縁材１３を除去すると共に、基板１の表面に溝８を形成する。
【００３６】
本実施形態では、溝８を等方性エッチングにより形成する。そのため、溝８は、素子分離絶縁膜２とゲート電極１２との間だけでなく、ゲート電極１２の下方にまで拡がるように形成される。溝８を形成する際の横方向のエッチング量が、図１の幅Ｗ2の長さを決めることとなる。図２(ｃ)の工程により、トンネル接合形成領域７の形成予定領域が溝８によって形成される。本実施形態ではその後、レジスト膜２２を除去する。
【００３７】
次に、図３(ａ)に示すように、エピタキシャル成長により、溝８の内部にソースエクステンション層７ａと、拡散抑制層７ｂと、表面ポケット層７ｃとを順に形成する。その結果、溝８の内部にトンネル接合形成領域７が形成される。ソースエクステンション層７ａと表面ポケット層７ｃの一方は、例えば、ボロンがドーピングされたシリコン層であり、他方は例えば、リンがドーピングされたシリコン層である。また、拡散抑制層７ｂは、例えばＳｉ：Ｃ層である。
【００３８】
トンネル接合形成領域７は例えば、溝８の表面のシリコン酸化膜を希佛酸で除去した後、ＬＰＣＶＤ装置を使用して連続してソースエクステンション層７ａ、拡散抑制層７ｂ、表面ポケット層７ｃをエピタキシャル成長により形成することで形成される。
【００３９】
ボロンがドーピングされたシリコン層は例えば、８００℃以上の高温の下、水素雰囲気中で基板１等を加熱し、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＨＣｌ、Ｂ２Ｈ６等の反応ガスや水素と共に基板１上に供給することで形成される。一方、リンがドーピングされたシリコン層は例えば、これと同様の処理をＢ２Ｈ６の代わりにＰＨ３を使用して行うことで形成される。また、Ｓｉ：Ｃ層は例えば、７００℃以上の高温の下、水素雰囲気中で基板１等を加熱し、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＨＣｌ、ＳｉＨ３ＣＨ３等の反応ガスを水素と共に基板１上に供給することで形成される。
【００４０】
なお、基板１としては、溝８の底面が（１００）面となり、溝８の側面が（１１０）面となるものを用意することが望ましい。これにより、溝８の底面上に選択的にエピタキシャル半導体層（ソースエクステンション層７ａ、拡散抑制層７ｂ、および表面ポケット層７ｃ）を形成することが可能となる。
【００４１】
また、本実施形態では、表面ポケット層７ｃの上面の高さが、基板１の上面の高さと一致しているが、表面ポケット層７ｃの上面の高さは、基板１の上面より高くてもよい。
【００４２】
次に、図３(ｂ)に示すように、基板１のソース側をレジスト膜２３で覆う。次に、図３(ｂ)に示すように、レジスト膜２３をマスクとするエッチングにより、ドレイン側において、基板１とキャップ絶縁膜２１の上面の絶縁材１３を除去する。その結果、ゲート電極１２とキャップ絶縁膜２１の側面に第１の側壁絶縁膜１３が形成される。本実施形態ではその後、レジスト膜２３を除去する。
【００４３】
次に、図３(ｃ)に示すように、ゲート電極１２とキャップ絶縁膜２１の側面に、第１の側壁絶縁膜１３を介して第２の側壁絶縁膜１４を形成する。第２の側壁絶縁膜１４は例えば、基板１の全面に、第２の側壁絶縁膜１４を形成するための絶縁材を堆積し、ＲＩＥによりこの絶縁材をエッチングすることで形成される。
【００４４】
次に、図４(ａ)に示すように、基板１のドレイン側をレジスト膜２４で覆う。次に、図４(ａ)に示すように、レジスト膜２４をマスクとするイオン注入により、基板１の表面における高濃度ソース拡散層５の形成予定領域に、高濃度ソース拡散層５となる高濃度不純物領域を形成する。
【００４５】
この際、ＴＦＥＴがｎ型ＴＦＥＴの場合には、例えば、２．０〜５．０ｋｅＶ、１．０〜４．０×１０１５ｃｍ−２のイオン注入条件でボロンが注入される。一方、ＴＦＥＴがｐ型ＴＦＥＴの場合には、例えば、１５〜３０ｋｅＶ、１．０〜４．０×１０１５ｃｍ−２のイオン注入条件でヒ素が注入される。本実施形態ではその後、レジスト膜２４を除去する。
【００４６】
次に、図４(ｂ)に示すように、基板１のソース側をレジスト膜２５で覆う。次に、図４(ｂ)に示すように、レジスト膜２５をマスクとするイオン注入により、基板１の表面におけるドレイン拡散層６の形成予定領域に、ドレイン拡散層６となる高濃度不純物領域を形成する。
【００４７】
この際、ＴＦＥＴがｎ型ＴＦＥＴの場合には、例えば、１５〜３０ｋｅＶ、１．０〜４．０×１０１５ｃｍ−２のイオン注入条件でヒ素が注入される。一方、ＴＦＥＴがｐ型ＴＦＥＴの場合には、例えば、２．０〜５．０ｋｅＶ、１．０〜４．０×１０１５ｃｍ−２のイオン注入条件でボロンが注入される。本実施形態ではその後、レジスト膜２５を除去した後、図４(ａ)や図４(ｂ)の工程で注入された不純物を活性化するためのＲＴＡを行う。
【００４８】
本実施形態では、高濃度ソース拡散層５が、トンネル接合形成領域７と接するように形成される。より詳細には、高濃度ソース拡散層５は、トンネル接合形成領域７の一部と重なるように形成されることで、トンネル接合形成領域７の残りの部分と接することとなる。また、本実施形態では、ドレイン拡散層６が、トンネル接合形成領域７と離隔されるように形成される。
【００４９】
次に、図４(ｃ)に示すように、燐酸によりキャップ絶縁膜２１を除去する。次に、弗酸により不図示の自然酸化膜を除去する。次に、図４(ｃ)に示すように、高濃度ソース拡散層５、ドレイン拡散層６、およびゲート電極１２の表面にシリサイド層１５を自己整合的に形成する。
【００５０】
シリサイド層１５は例えば、ニッケルシリサイド層であり、次のような手順で形成される。まず、スパッタリングにより、基板１の全面にニッケル層を形成する。次に、シリサイデーションのためのＲＴＡを４００〜５００℃で行い、シリサイド層１５を形成する。次に、硫酸と過酸化水素水の混合溶液を用いたエッチングにより、残ったニッケル層を除去する。
【００５１】
その後、本実施形態では、基板１の全面に、ＴＥＯＳ膜、ＢＰＳＧ膜、シリコン窒化膜などの絶縁膜を堆積し、平坦化のためＣＭＰ（Chemical Mechanical Polishing）を行う。さらには、基板１上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線などを形成する。こうして、図１の半導体装置が製造される。
【００５２】
以上のように、本実施形態では、第１導電型の高濃度ソース拡散層５と第２導電型のドレイン拡散層６との間に、高濃度ソース拡散層５に接するトンネル接合形成領域７を形成する。また、トンネル接合形成領域７は、第１導電型のソースエクステンション層７ａと第２導電型の表面ポケット層７ｃとの間に、拡散抑制層７ｂを含んでいる。
【００５３】
よって、本実施形態によれば、熱工程を経てもなお、ソースエクステンション層７ａと表面ポケット層７ｃとの間での不純物濃度の変化が急峻なトンネル接合形成領域７を形成することが可能となる。
【００５４】
（第２実施形態）
１）第２実施形態の半導体装置の構造
図５は、第２実施形態の半導体装置の構造を示す断面図である。
【００５５】
本実施形態のゲート絶縁膜１１は、基板１上に形成された１つの第１の絶縁膜部分１１ａと、基板１上に第１の絶縁膜部分１１ａと隣接して形成された２つの第２の絶縁膜部分１１ｂとを含んでいる。第１の絶縁膜部分１１ａが、第１実施形態のゲート絶縁膜１１に相当する部分である。第１、第２の絶縁膜部分１１ａ、１１ｂは、例えばシリコン酸化膜である。
【００５６】
また、本実施形態のゲート電極１２は、第１の絶縁膜部分１１ａ上に形成された１つの第１の電極部分１２ａと、第２の絶縁膜部分１１ｂ上に形成された２つの第２の電極部分１２ｂと、第１の電極部分１２ａと第２の電極部分１２ｂとを接続するように形成された２つの第３の電極部分１２ｃとを含んでいる。第１の電極部分１２ａが、第１実施形態のゲート電極１２に相当する部分である。第１〜第３の電極部分１２ａ〜１２ｃは、例えばポリシリコン層である。
【００５７】
第２の電極部分１２ｂは、第１の電極部分１２ａの両側面に第１の側壁絶縁膜１３を介して形成されている。これらの第２の電極部分１２ｂのうち、ソース側の第２の電極部分１２ｂは、トンネル接合形成領域７が形成されたチャネル領域４上に形成されている。一方、ドレイン側の第２の電極部分１２ｂは、トンネル接合形成領域７のないチャネル領域４上に形成されている。そして、第２の側壁絶縁膜１４は、第１の電極部分１２ａの両側面に第１の側壁絶縁膜１３と第２の電極部分１２ｂとを介して形成されている。
【００５８】
本実施形態によれば、幅Ｗ2を長くし、トンネル接合形成領域７の上面とゲート電極１２の下面とが対向する領域の面積を広げることができる。よって、本実施形態によれば、トンネル電流（駆動電流）が流れる領域の面積を広げて、ソースエクステンション層７ａと表面ポケット層７ｃとの間により大きなトンネル電流を流すことが可能となる。また、本実施形態によれば、トンネル接合領域７の面積を広く取るために、基板１の表面に形成された溝８を横方向に大きくエッチングする必要がないため、エピタキシャル成長で形成されるトンネル接合形成領域７が、ゲート電極１２と短絡する可能性を低減することが可能となる。
【００５９】
２）第２実施形態の半導体装置の製造方法
図６〜図９は、第２実施形態の半導体装置の製造方法を示す断面図である。
【００６０】
まず、図６(ａ)〜図７(ｂ)の工程を、それぞれ図２(ａ)〜図３(ｂ)の工程と同様に実行する。ただし、図２(ａ)〜図３(ｂ)の工程を図６(ａ)〜図７(ｂ)の工程に置き換える際、ゲート絶縁膜１１、ゲート電極１２についてはそれぞれ、第１の絶縁膜部分１１ａ、第１の電極部分１２ａと読み替えるものとする。
【００６１】
次に、熱酸化により、基板１やトンネル接合形成領域７の表面に、第２の絶縁膜部分１１ｂを形成するための絶縁材を形成する（図７(ｃ)）。絶縁材の膜厚は、例えば０．５〜６．０ｎｍである。この絶縁材は例えば、ＬＰＣＶＤにより形成してもよい。この場合、絶縁材は、基板１の全面に形成されることとなる。
【００６２】
次に、基板１の全面に、第２の電極部分１２ｂを形成するための電極材を堆積し、その後、この電極材へのプリドーピングを行う（図７(ｃ)）。電極材の膜厚は、例えば５０〜１５０ｎｍである。
【００６３】
次に、ＲＩＥにより、電極材をエッチングする。その結果、基板１上に第２の絶縁膜部分１１ｂを介して第２の電極部分１２ｂが形成される（図７(ｃ)）。
【００６４】
次に、図８(ａ)に示すように、第１の電極部分１２ａとキャップ絶縁膜２１の側面に、第１の側壁絶縁膜１３と第２の電極部分１２ｂとを介して第２の側壁絶縁膜１４を形成する。第２の側壁絶縁膜１４は例えば、基板１の全面に、第２の側壁絶縁膜１４を形成するための絶縁材を堆積し、ＲＩＥによりこの絶縁材をエッチングすることで形成される。
【００６５】
次に、図８(ｂ)に示すように、燐酸によりキャップ絶縁膜２１を除去する。次に、図８(ｂ)に示すように、エピタキシャル成長により、第１および第２の電極部分１２ａ、１２ｂ上に第３の電極部分１２ｃを形成する。その結果、第１の電極部分１２ａと第２の電極部分１２ｂが短絡され、第１および第２の電極部分１２ａ、１２ｂの両方にゲート電圧を印加することが可能となる。なお、図８(ｂ)のエピタキシャル成長工程では、第３の電極部分１２ｃを形成するためのエピタキシャル半導体層が、基板１やトンネル接合形成領域７の表面にも形成される。
【００６６】
次に、図８(ｃ)〜図９(ｂ)の工程を、それぞれ図４(ａ)〜図４(ｃ)の工程と同様に実行する。図９(ｂ)には、高濃度ソース拡散層５、ドレイン拡散層６、およびゲート電極１２の表面にシリサイド層１５が形成された様子を示している。
【００６７】
その後、本実施形態では、基板１上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線などを形成する。こうして、図５の半導体装置が製造される。
【００６８】
以上のように、本実施形態によれば、ゲート電極１２を第１〜第３の電極部分１２ａ〜１２ｃにより構成することで、トンネル接合形成領域７の上面とゲート電極１２の下面とが対向する領域の面積を広げることができる。よって、本実施形態によれば、ソースエクステンション層７ａと表面ポケット層７ｃとの間により大きなトンネル電流を流すことが可能となる。
【００６９】
（第３実施形態）
１）第３実施形態の半導体装置の構造
図１０は、第３実施形態の半導体装置の構造を示す断面図である。
【００７０】
第１実施形態では、トンネル接合形成領域７の上面とゲート電極１２の下面とが対向している領域のＸ方向の幅Ｗ2が、ゲート電極１２の下面のＸ方向の幅Ｗ1の半分未満に設定されているのに対し（Ｗ2＜Ｗ1／２）、第３実施形態では、幅Ｗ2が、幅Ｗ1の半分以上に設定されている（Ｗ2≧Ｗ1／２）。より詳細には、第３実施形態では、ゲート電極１２の下面が、全面的にトンネル接合形成領域７の上面と対向しており、幅Ｗ2が幅Ｗ1と一致している（Ｗ2＝Ｗ1）。
【００７１】
本実施形態によれば、第２実施形態と同様に、トンネル接合形成領域７の上面とゲート電極１２の下面とが対向する領域の面積を広くとることができる。よって、本実施形態によれば、第２実施形態と同様に、トンネル電流（駆動電流）が流れる領域の面積を広くとり、ソースエクステンション層７ａと表面ポケット層７ｃとの間により大きなトンネル電流を流すことが可能となる。
【００７２】
図１０では、基板１のドレイン側の表面に溝１０が形成され、溝１０の内部に半導体層９が形成されている。また、ドレイン拡散層６は、基板１の表面に形成されており、より詳細には、基板１の表面の半導体層９内の一部の領域に形成されている。また、トンネル接合形成領域７は、半導体層９には接しているが、ドレイン拡散層６とは離隔されている。このようなトンネル接合形成領域７、半導体層９、溝１０の形成方法の詳細については、後述することにする。
【００７３】
２）第３実施形態の半導体装置の製造方法
図１１〜図１３は、第３実施形態の半導体装置の製造方法を示す断面図である。なお、第１実施形態と共通の工程については、その説明を一部省略する。
【００７４】
まず、図１１(ａ)に示すように、基板１の表面に素子分離絶縁膜２を形成する。次に、図１１(ａ)に示すように、基板１内にウェル領域３とチャネル領域４を形成する。
【００７５】
次に、図１１(ａ)に示すように、素子分離絶縁膜２間の基板１の表面全体をエッチングして、基板１の表面に溝８を形成する。次に、図１１(ａ)に示すように、エピタキシャル成長により、溝８の内部にソースエクステンション層７ａと、拡散抑制層７ｂと、表面ポケット層７ｃとを順に形成する。その結果、溝８の内部にトンネル接合形成領域７が形成される。ソースエクステンション層７ａと表面ポケット層７ｃの一方は、例えば、ボロンがドーピングされたシリコン層であり、他方は例えば、リンがドーピングされたシリコン層である。また、拡散抑制層７ｂは、例えばＳｉ：Ｃ層である。
【００７６】
次に、基板１上に、トンネル接合形成領域７を介して、ゲート絶縁膜１１を形成するための絶縁材を形成する（図１１(ｂ)）。次に、この絶縁材上に、ゲート電極１２を形成するための電極材を堆積する（図１１(ｂ)）。次に、この電極材上に、キャップ絶縁膜２１を堆積する（図１１(ｂ)）。次に、リソグラフィにより、ゲート加工用のレジストマスクを形成した後、ＲＩＥにより、キャップ絶縁膜２１と電極材をエッチングする。その結果、基板１上のトンネル接合形成領域７上に、ゲート絶縁膜１１を介してゲート電極１２が形成される（図１１(ｂ)）。次に、図１１(ｂ)に示すように、基板１の全面に、第１の側壁絶縁膜１３を形成するための絶縁材（以下、絶縁材１３と表記する）を形成する。
【００７７】
次に、図１１(ｃ)に示すように、基板１のソース側をレジスト膜２３で覆う。次に、図１１(ｃ)に示すように、レジスト膜２３をマスクとするエッチングにより、ドレイン側において、トンネル接合形成領域７とキャップ絶縁膜２１の上面の絶縁材１３を除去すると共に、トンネル接合形成領域７をエッチングして基板１の表面に溝１０を形成する。本実施形態ではその後、レジスト膜２３を除去する。
【００７８】
本実施形態では、溝１０を異法性エッチングにより形成する。そのため、溝１０は、素子分離絶縁膜２とゲート電極１２との間のみに形成され、ゲート電極１２の下方までは拡がらない。その結果、本実施形態では、図１０に示すように、幅Ｗ2の長さが幅Ｗ1の長さと等しくなる（Ｗ2＝Ｗ1）。
【００７９】
なお、溝１０は、等方性エッチングにより形成してもよい。この場合、溝１０は、素子分離絶縁膜２とゲート電極１２との間だけでなく、ゲート電極１２の下方にまで拡がるように形成される。その結果、幅Ｗ2の長さは幅Ｗ1の長さよりも短くなる（Ｗ2＜Ｗ1）。
【００８０】
次に、図１２(ａ)に示すように、絶縁材１３とキャップ絶縁膜２１をマスクとするエピタキシャル成長により、溝１０の内部に半導体層９を形成する。半導体層９は例えば、イントリンシック型（ｉ型）のシリコン層である。なお、本実施形態では、半導体層９の上面の高さが、基板１の上面の高さと一致しているが、半導体層９の上面の高さは、基板１の上面より高くてもよい。
【００８１】
次に、図１２(ｂ)に示すように、基板１のドレイン側をレジスト膜２２で覆う。次に、図１２(ｂ)に示すように、レジスト膜２２をマスクとするエッチングにより、ソース側において、トンネル接合形成領域７とキャップ絶縁膜２１の上面の絶縁材１３を除去する。その結果、ゲート電極１２とキャップ絶縁膜２１の側面に第１の側壁絶縁膜１３が形成される。本実施形態ではその後、レジスト膜２２を除去する。
【００８２】
次に、図１２(ｃ)に示すように、ゲート電極１２とキャップ絶縁膜２１の側面に、第１の側壁絶縁膜１３を介して第２の側壁絶縁膜１４を形成する。第２の側壁絶縁膜１４は例えば、基板１の全面に、第２の側壁絶縁膜１４を形成するための絶縁材を堆積し、ＲＩＥによりこの絶縁材をエッチングすることで形成される。
【００８３】
次に、図１３(ａ)に示すように、基板１のドレイン側をレジスト膜２４で覆う。次に、図１３(ａ)に示すように、レジスト膜２４をマスクとするイオン注入により、基板１の表面に高濃度ソース拡散層５となる高濃度不純物領域を形成する。本実施形態ではその後、レジスト膜２４を除去する。
【００８４】
次に、図１３(ｂ)に示すように、基板１のソース側をレジスト膜２５で覆う。次に、図１３(ｂ)に示すように、レジスト膜２５をマスクとするイオン注入により、基板１の表面にドレイン拡散層６となる高濃度不純物領域を形成する。本実施形態ではその後、レジスト膜２５を除去した後、図１３(ａ)や図１３(ｂ)の工程で注入された不純物を活性化するためのＲＴＡを行う。
【００８５】
本実施形態のドレイン拡散層６は、図１３(ｂ)に示すように、基板１の表面の半導体層９内に、トンネル接合形成領域７と離隔されるように形成される。
【００８６】
次に、図１３(ｃ)に示すように、燐酸によりキャップ絶縁膜２１を除去する。次に、図１３(ｃ)に示すように、高濃度ソース拡散層５、ドレイン拡散層６、およびゲート電極１２の表面にシリサイド層１５を自己整合的に形成する。
【００８７】
その後、本実施形態では、基板１の全面に、ＴＥＯＳ膜、ＢＰＳＧ膜、シリコン窒化膜などの絶縁膜を堆積し、平坦化のためＣＭＰを行う。さらには、基板１上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線などを形成する。こうして、図１０の半導体装置が製造される。
【００８８】
以上のように、本実施形態によれば、幅Ｗ2を幅Ｗ1の半分以上に設定することで、トンネル接合形成領域７の上面とゲート電極１２の下面とが対向する領域の面積を広くとることができる。よって、本実施形態によれば、ソースエクステンション層７ａと表面ポケット層７ｃとの間により大きなトンネル電流を流すことが可能となる。なお、第３実施形態の構造は、第２実施形態の構造と組み合わせて適用してもよい。
【００８９】
（第４実施形態）
図１４は、第４実施形態の半導体装置の構造を示す断面図である。本実施形態の半導体装置は、第１〜第３実施形態のＴＦＥＴとは異なる構造のＦＥＴを備えている。
【００９０】
本実施形態の基板１は、ＳＯＩ（Semiconductor On Insulator）基板であり、半導体基板１ａと、半導体基板１ａ上に形成された埋込絶縁膜１ｂと、埋込絶縁膜１ｂ上に形成された半導体層１ｃとを備えている。半導体基板１ａ、埋込絶縁膜１ｂ、半導体層１ｃはそれぞれ、例えばシリコン基板、シリコン酸化膜、シリコン層である。
【００９１】
本実施形態では、ゲート電極１２の下部領域がソース領域となり、ゲート電極１２の横方向の両領域が共にドレイン領域となる。よって、本実施形態では、半導体層１ｃ内に、ゲート電極１２を挟むように２つのドレイン拡散層６が形成されている。また、トンネル接合形成領域７は、ゲート電極１２の下部の半導体層１ｃ内においてドレイン拡散層６間に形成されており、下から順にソースエクステンション層７ａ、拡散抑制層７ｂ、および表面ポケット層７ｃを含んでいる。
【００９２】
高濃度ソース拡散層５は、図１４には図示されていないが、トンネル接合形成領域７のＹ方向の半導体層１ｃ内に、トンネル接合形成領域７に接するように形成されている。本実施形態の高濃度ソース拡散層５は、第１実施形態の高濃度ソース拡散層５がトンネル接合形成領域７のＸ方向の側面に接するのと同様に、トンネル接合形成領域７のＹ方向の側面に接している。本実施形態の高濃度ソース拡散層５は、上部にゲート電極１２が形成されていない領域まで引き出されており、その領域で高濃度ソース拡散層５上にコンタクトプラグが形成されている。
【００９３】
本実施形態では、ゲート電極１２の下面が、全面的にトンネル接合形成領域７の上面と対向しており、幅Ｗ2が幅Ｗ1と一致している（Ｗ2＝Ｗ1）。
【００９４】
本実施形態では、ＴＦＥＴがｎ型ＴＦＥＴの場合には、高濃度ソース拡散層５とソースエクステンション層７ａはｐ型層であり、ドレイン拡散層６はいずれもｎ型層である。また、表面ポケット領域７ｃはｎ型層であり、拡散抑制層７ｂは例えばＳｉ：Ｃ層である。また、半導体層１ｃは、ｐ−型層またはｉ型（イントリンシック型）層である。前者の場合、トンネル接合形成領域７とドレイン拡散層６との間に介在する第１、第２の半導体領域３１、３２は、いずれもｐ−型層となり、後者の場合には、第１、第２の半導体領域３１、３２は、いずれもｉ層となる。
【００９５】
本実施形態では、第１〜第３実施形態と同様に、導電型の異なるソースエクステンション層７ａと表面ポケット層７ｃとの間に、拡散抑制層７ｂが形成されている。よって、本実施形態によれば、第１〜第３実施形態と同様に、熱工程を経てもなお、ソースエクステンション層７ａと表面ポケット層７ｃとの間での不純物濃度の変化が急峻なトンネル接合形成領域７を形成することが可能となる。
【００９６】
このように、本実施形態によれば、不純物濃度の変化が急峻なトンネル接合形成領域７を、例えば図１４に示すＦＥＴのように、第１〜第３実施形態のＴＦＥＴとは異なる構造のＦＥＴにも適用することが可能となる。
【００９７】
なお、本実施形態の半導体装置は例えば、トンネル接合形成領域７、溝８、ゲート絶縁膜１１、ゲート電極１２等を第３実施形態の方法と同様に形成し、高濃度ソース拡散層５やドレイン拡散層６の形成位置を本実施形態の位置に変更することで製造可能である。
【００９８】
以上、第１から第４実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００９９】
１：基板、１ａ：半導体基板、１ｂ：埋込絶縁膜、１ｃ：半導体層、
２：素子分離絶縁膜、３：ウェル領域、４：チャネル領域、
５：高濃度ソース拡散層、６：ドレイン拡散層、７：トンネル接合形成領域、
７ａ：ソースエクステンション層、７ｂ：拡散抑制層、７ｃ：表面ポケット層、
８：溝、９：半導体層、１０：溝、
１１：ゲート絶縁膜、１１ａ〜１１ｂ：第１〜第２の絶縁膜部分、
１２：ゲート電極、１２ａ〜１２ｃ：第１〜第３の電極部分、
１３：第１の側壁絶縁膜、１４：第２の側壁絶縁膜、
１５：シリサイド層、１６：層間絶縁膜、
２１：キャップ絶縁膜、２２〜２５：レジスト膜、
３１：第１の半導体領域、３２：第２の半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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