(57)【要約】【課題】従来よりも高い精度を有し、回路規模を削減したピークホールド回路を提供する。【解決手段】ピークホールド回路１は、入力信号Ｖｉｎのピーク電圧Ｖｐを保持するキャパシタＣ１と、入力信号ＶｉｎをキャパシタＣ１に印加するか又は遮断するスイッチＳＷ１と、入力信号ＶｉｎとキャパシタＣ１に保持されたピーク電圧Ｖｐとを比較する比較器１１と、比較結果とロック信号Ｌｃｋとに基づいてスイッチＳＷ１を制御するラッチ回路１２とを備える。ラッチ回路１２は、入力信号ＶｉｎがキャパシタＣ１に保持されたピーク電圧Ｖｐよりも高く、かつ、ロック信号ＬｃｋがＬであるとき、入力信号Ｖｉｎの電圧をキャパシタＣ１に印加する一方、入力信号ＶｉｎがキャパシタＣ１に保持されたピーク電圧Ｖｐ以下であるか、又は、ロック信号ＬｃｋがＨであるとき、キャパシタＣ１に保持されたピーク電圧Ｖｐを保持し続けるようにスイッチＳＷ１を制御する。【選択図】図２
2014146946.tif 000002
【特許請求の範囲】
【請求項１】
入力信号のピーク電圧を保持するサンプルホールド手段と、
上記入力信号の電圧を上記サンプルホールド手段に対して印加するか又は遮断するスイッチ手段と、
上記入力信号の電圧と上記サンプルホールド手段に保持されたピーク電圧とを比較する比較手段と、
上記比較手段による比較結果と、外部から入力されたロック信号とに基づいて、上記スイッチ手段を制御する制御手段とを備えたピークホールド回路であって、
上記制御手段は、
上記入力信号の電圧が上記サンプルホールド手段に保持されたピーク電圧よりも高いとき、かつ、上記ロック信号が第１のレベルであるとき、上記入力信号の電圧を上記サンプルホールド手段に印加するように上記スイッチ手段を制御し、
上記入力信号の電圧が上記サンプルホールド手段に保持されたピーク電圧以下であるとき、又は、上記ロック信号が第２のレベルであるとき、上記サンプルホールド手段に保持されたピーク電圧を保持し続けるように上記スイッチ手段を制御することを特徴とするピークホールド回路。
【請求項２】
上記サンプルホールド手段に保持されたピーク電圧をリセットする手段をさらに備えたことを特徴とする請求項１記載のピークホールド回路。
【請求項３】
入力信号のボトム電圧を保持するサンプルホールド手段と、
上記入力信号の電圧を上記サンプルホールド手段に対して印加するか又は遮断するスイッチ手段と、
上記入力信号の電圧と上記サンプルホールド手段に保持されたボトム電圧とを比較する比較手段と、
上記比較手段による比較結果と、外部から入力されたロック信号とに基づいて、上記スイッチ手段を制御する制御手段とを備えたボトムホールド回路であって、
上記制御手段は、
上記入力信号の電圧が上記サンプルホールド手段に保持されたボトム電圧よりも低いとき、かつ、上記ロック信号が第１のレベルであるとき、上記入力信号の電圧を上記サンプルホールド手段に印加するように上記スイッチ手段を制御し、
上記入力信号の電圧が上記サンプルホールド手段に保持されたボトム電圧以上であるとき、又は、上記ロック信号が第２のレベルであるとき、上記サンプルホールド手段に保持されたボトム電圧を保持し続けるように上記スイッチ手段を制御することを特徴とするボトムホールド回路。
【請求項４】
上記サンプルホールド手段に保持されたボトム電圧をリセットする手段をさらに備えたことを特徴とする請求項３記載のボトムホールド回路。
【請求項５】
請求項１又は２記載のピークホールド回路と、
請求項３又は４記載のボトムホールド回路と、
上記ピークホールド回路のサンプルホールド手段に保持されたピーク電圧と、上記ボトムホールド回路のサンプルホールド手段に保持されたボトム電圧との中点電圧を検出する中点検出手段とを備えたことを特徴とする中点生成回路。
【請求項６】
請求項５記載の中点生成回路と、
上記入力信号の電圧と上記中点電圧とを比較する比較手段とを備えたことを特徴とするデータスライサ回路。
【請求項７】
請求項６記載のデータスライサ回路を備えたことを特徴とする無線通信装置。
【請求項８】
請求項５記載の中点生成回路と、
所定の基準電圧に対する上記中点電圧の電位差を表す振幅信号を生成する手段とを備えたことを特徴とする振幅検出回路。
【請求項９】
請求項８記載の振幅検出回路を備えたことを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、従来よりも高い精度を有し、回路規模を削減することができる、新規なピークホールド回路及びボトムホールド回路に関する。本発明はまた、そのようなピークホールド回路及びボトムホールド回路を備えた中点生成回路、データスライサ回路、振幅検出回路、及び無線通信装置に関する。
【背景技術】
【０００２】
ＡＳＫ変調などを用いた無線通信では、バイナリデータが重畳された搬送波を含む無線信号を受信し、増幅及び周波数変換などを行って復調した後、復調信号の２値化を行うことにより元のバイナリデータを復元する。また、ごく微小の振幅を有するデータ信号の波形整形を行う場合、そのまま増幅を行うとデータ自体がノイズに埋もれてしまうので、増幅前に２値化を行う必要がある。
【０００３】
信号の２値化を行うために、例えば特許文献１〜３のデータスライサ回路が知られている。従来のデータスライサ回路では、アナログ回路を用いて入力信号のピーク電圧及びボトム電圧を検出し、次いでピーク電圧及びボトム電圧の中点電圧を検出し、入力信号を中点電圧と比較することで、入力信号の２値化を行う。例えば特許文献１には、ピークホールド回路を用いることなくクロックランイン信号の振幅の中点レベルを検出することができ、その結果回路を小さくでき、集積化した場合にチップ面積を小さくすることができるデータスライサ回路が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のデータスライサ回路は、アナログ回路を用いてピーク電圧及びボトム電圧を検出するので、回路のＣＲで決まる時定数を有する。従って、従来のデータスライサ回路によれば、特に、低いデータレートを有する通信規格のための集積回路を製造する場合、必要な時定数を有するようにデータスライサ回路を構成しなければならないので、集積回路のサイズが増大し、製造コストも増加してしまう。また、従来のデータスライサ回路によれば、時定数に応じてデータスライサ回路の整定時間が決まるので、信号強度の変化に対する追従性が制限されてしまう。また、従来のデータスライサ回路によれば、ＮＲＺ信号において同符号が連続するとき、データスライサ回路の中点電圧がずれてしまう。
【０００５】
従って、アナログ回路を用いてピーク電圧及びボトム電圧を検出することに起因する上記の問題点を解消することができるピークホールド回路が必要とされる。
【０００６】
特許文献１のデータスライサ回路は、ピークホールド回路を用いることなく中点電圧を検出しているが、整定時間を制御するためにクロック信号が必要であり、このクロック信号が、小振幅の信号にとって有害な雑音源になるという問題がある。
【０００７】
本発明の目的は、従来よりも高い精度を有し、回路規模を削減することができる、新規なピークホールド回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の態様に係るピークホールド回路は、
入力信号のピーク電圧を保持するサンプルホールド手段と、
上記入力信号の電圧を上記サンプルホールド手段に対して印加するか又は遮断するスイッチ手段と、
上記入力信号の電圧と上記サンプルホールド手段に保持されたピーク電圧とを比較する比較手段と、
上記比較手段による比較結果と、外部から入力されたロック信号とに基づいて、上記スイッチ手段を制御する制御手段とを備えたピークホールド回路であって、
上記制御手段は、
上記入力信号の電圧が上記サンプルホールド手段に保持されたピーク電圧よりも高いとき、かつ、上記ロック信号が第１のレベルであるとき、上記入力信号の電圧を上記サンプルホールド手段に印加するように上記スイッチ手段を制御し、
上記入力信号の電圧が上記サンプルホールド手段に保持されたピーク電圧以下であるとき、又は、上記ロック信号が第２のレベルであるとき、上記サンプルホールド手段に保持されたピーク電圧を保持し続けるように上記スイッチ手段を制御することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、従来よりも高い精度を有し、回路規模を削減することができる、新規なピークホールド回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係るデータスライサ回路の構成を示すブロック図である。
【図２】図１のピークホールド回路１の構成を示す回路図である。
【図３】図１のボトムホールド回路２の構成を示す回路図である。
【図４】図１の中点検出回路３の構成を示す回路図である。
【図５】図１のデータスライサ回路の例示的な動作を示すグラフである。
【図６】比較例のアナログピークホールド回路の構成を示す回路図である。
【図７】比較例のアナログボトムホールド回路の構成を示す回路図である。
【図８】比較例のデータスライサ回路の例示的な動作を示すグラフである。
【図９】本発明の第２の実施形態に係るデータスライサ回路の構成を示すブロック図である。
【図１０】本発明の第３の実施形態に係る振幅検出回路の構成を示すブロック図である。
【図１１】図１０の振幅検出回路の例示的な動作を示すグラフである。
【発明を実施するための形態】
【００１１】
以下、図面を参照して、本発明の実施形態に係るデータスライサ回路について説明する。
【００１２】
第１の実施形態．
図１は、本発明の第１の実施形態に係るデータスライサ回路の構成を示すブロック図である。図１のデータスライサ回路は、ピークホールド回路１、ボトムホールド回路２、中点検出回路３、及び比較器４を備え、データスライサ回路には、入力信号Ｖｉｎ、ロック信号Ｌｃｋ、基準電圧信号Ｖｒｅｆ、及びリセット信号Ｒｓｔが入力され、データスライサ回路は、入力信号Ｖｉｎを２値化した出力信号ＤＡＴＡＯＵＴを出力する。
【００１３】
図２は、図１のピークホールド回路１の構成を示す回路図である。図２のピークホールド回路１は、入力信号Ｖｉｎのピーク電圧Ｖｐを保持するサンプルホールド手段としてのキャパシタＣ１と、入力信号Ｖｉｎの電圧をキャパシタＣ１に対して印加するか又は遮断するスイッチＳＷ１と、入力信号Ｖｉｎの電圧とキャパシタＣ１に保持されたピーク電圧Ｖｐとを比較する比較器１１と、比較器１１による比較結果と、外部から入力されたロック信号Ｌｃｋとに基づいて、スイッチＳＷ１を制御する制御手段としてのラッチ回路１２とを備える。キャパシタＣ１の一端は、ピーク電圧Ｖｐを出力するノードＮ１に接続され、他端は接地端子ＧＮＤに接続される。入力信号Ｖｉｎは、トランスファゲートであるスイッチＳＷ１を介してノードＮ１に（従ってキャパシタＣ１に）印加される。比較器１１は、入力信号Ｖｉｎの電圧とノードＮ１の電圧とを比較し、入力信号Ｖｉｎの電圧のほうが高いときはハイレベルになり、そうでないときはローレベルになる。比較器１１は、ヒステリシスコンパレータであってもよい。比較器１１の出力信号は、ラッチ回路１２のＤ端子に入力される。ラッチ回路１２のＧ端子には、ロック信号Ｌｃｋの反転信号が入力される。ロック信号Ｌｃｋが第１のレベル（例えばローレベル）であるとき、ラッチ回路１２の出力信号は、比較器１１の出力信号と同じレベルを有し、ロック信号Ｌｃｋが第２のレベル（例えばハイレベル）であるとき、ラッチ回路１２の出力信号は、ロック信号Ｌｃｋが当該第２のレベルになった時点における出力信号のレベルに固定されている。ラッチ回路１２の出力信号は、スイッチＳＷ１の開閉を制御する。
【００１４】
ラッチ回路１２は、入力信号Ｖｉｎの電圧がキャパシタＣ１に保持されたピーク電圧Ｖｐよりも高いとき、かつ、ロック信号Ｌｃｋが例えばローレベルであるとき、入力信号Ｖｉｎの電圧をキャパシタＣ１に印加するようにスイッチＳＷ１を制御する（すなわちスイッチＳＷ１をオンにする）。また、ラッチ回路１２は、入力信号Ｖｉｎの電圧がキャパシタＣ１に保持されたピーク電圧Ｖｐ以下であるとき、又は、ロック信号Ｌｃｋが例えばハイレベルであるとき、キャパシタＣ１に保持されたピーク電圧Ｖｐを保持し続けるようにスイッチＳＷ１を制御する（すなわちスイッチＳＷ１をオフにする）。
【００１５】
図２のピークホールド回路１は、キャパシタＣ１に保持されたピーク電圧ＶｐをリセットするためにスイッチＳＷ２をさらに備える。ノードＮ１は、スイッチＳＷ２を介して基準電圧信号Ｖｒｅｆの電圧源に接続される。スイッチＳＷ２はリセット信号Ｒｓｔに従って開閉し、リセット信号Ｒｓｔがハイレベルであるとき、ノードＮ１の電圧は基準電圧信号Ｖｒｅｆの電圧に等しくなる。
【００１６】
図２のピークホールド回路１は、アナログ回路を用いることなくピーク電圧Ｖｐを検出し、ピーク電圧Ｖｐの増大に追従することができ、さらに、従来よりも高い精度を有し、かつ、回路規模を削減することができる。また、ピークホールド回路１は、ロック信号Ｌｃｋがハイレベルになったとき、その時点におけるピーク電圧Ｖｐを固定することができる。また、ピークホールド回路１は、リセット信号Ｒｓｔがハイレベルになったとき、キャパシタＣ１に保持されたピーク電圧Ｖｐをリセットすることができる。ピーク電圧Ｖｐの固定及びリセットは、ピークホールド回路１の外部からロック信号Ｌｃｋ及びリセット信号Ｒｓｔをそれぞれ入力することで制御することができる。
【００１７】
図３は、図１のボトムホールド回路２の構成を示す回路図である。図３のボトムホールド回路２は、入力信号Ｖｉｎのボトム電圧Ｖｂを保持するサンプルホールド手段としてのキャパシタＣ２と、入力信号Ｖｉｎの電圧をキャパシタＣ２に対して印加するか又は遮断するスイッチＳＷ３と、入力信号Ｖｉｎの電圧とキャパシタＣ２に保持されたボトム電圧Ｖｂとを比較する比較器２１と、比較器２１による比較結果と、外部から入力されたロック信号Ｌｃｋとに基づいて、スイッチＳＷ３を制御する制御手段としてのラッチ回路２２とを備える。キャパシタＣ２の一端は、ボトム電圧Ｖｂを出力するノードＮ２に接続され、他端は電源端子ＶＤＤに接続される。入力信号Ｖｉｎは、トランスファゲートであるスイッチＳＷ３を介してノードＮ２に（従ってキャパシタＣ２に）印加される。比較器２１は、入力信号Ｖｉｎの電圧とノードＮ２の電圧とを比較し、入力信号Ｖｉｎの電圧のほうが高いときはハイレベルになり、そうでないときはローレベルになる。比較器２１は、ヒステリシスコンパレータであってもよい。比較器２１の出力信号は、ラッチ回路２２のＤ端子に入力される。ラッチ回路２２のＧ端子には、ロック信号Ｌｃｋの反転信号が入力される。ロック信号Ｌｃｋが第１のレベル（例えばローレベル）であるとき、ラッチ回路２２の出力信号は、比較器２１の出力信号と同じレベルを有し、ロック信号Ｌｃｋが第２のレベル（例えばハイレベル）であるとき、ラッチ回路２２の出力信号は、ロック信号Ｌｃｋが当該第２のレベルになった時点における出力信号のレベルに固定されている。ラッチ回路２２の出力信号は、スイッチＳＷ３の開閉を制御する。
【００１８】
ラッチ回路２２は、入力信号Ｖｉｎの電圧がキャパシタＣ２に保持されたボトム電圧Ｖｂよりも低いとき、かつ、ロック信号Ｌｃｋが例えばローレベルであるとき、入力信号Ｖｉｎの電圧をキャパシタＣ２に印加するようにスイッチＳＷ３を制御する（すなわちスイッチＳＷ３をオンにする）。また、ラッチ回路２２は、入力信号Ｖｉｎの電圧がキャパシタＣ２に保持されたボトム電圧Ｖｂ以上であるとき、又は、ロック信号Ｌｃｋが例えばハイレベルであるとき、キャパシタＣ２に保持されたボトム電圧Ｖｂを保持し続けるようにスイッチＳＷ３を制御する（すなわちスイッチＳＷ３をオフにする）。
【００１９】
図３のボトムホールド回路２は、キャパシタＣ２に保持されたボトム電圧ＶｂをリセットするためにスイッチＳＷ４をさらに備える。ノードＮ２は、スイッチＳＷ４を介して基準電圧信号Ｖｒｅｆの電圧源に接続される。スイッチＳＷ４はリセット信号Ｒｓｔに従って開閉し、リセット信号Ｒｓｔがハイレベルであるとき、ノードＮ２の電圧は基準電圧信号Ｖｒｅｆの電圧に等しくなる。
【００２０】
図３のボトムホールド回路２は、アナログ回路を用いることなくボトム電圧Ｖｂを検出し、ボトム電圧Ｖｂの減少に追従することができ、さらに、従来よりも高い精度を有し、かつ、回路規模を削減することができる。また、ボトムホールド回路２は、ロック信号Ｌｃｋがハイレベルになったとき、その時点におけるボトム電圧Ｖｂを固定することができる。また、ボトムホールド回路２は、リセット信号Ｒｓｔがハイレベルになったとき、キャパシタＣ２に保持されたボトム電圧Ｖｂをリセットすることができる。ボトム電圧Ｖｂの固定及びリセットは、ボトムホールド回路２の外部からロック信号Ｌｃｋ及びリセット信号Ｒｓｔをそれぞれ入力することで制御することができる。
【００２１】
図４は、図１の中点検出回路３の構成を示す回路図である。図４の中点検出回路３は、ピークホールド回路１のキャパシタＣ１に保持されたピーク電圧Ｖｐと、ボトムホールド回路のキャパシタＣ２に保持されたボトム電圧Ｖｂとの中点電圧Ｖｃを検出する。中点検出回路３は、バッファ３１，３２と、抵抗Ｒ１，Ｒ２とを備える。ピーク電圧Ｖｐは、バッファ３１及び抵抗Ｒ１を介してノードＮ３に印加され、ボトム電圧Ｖｂは、バッファ３２及び抵抗Ｒ２を介してノードＮ３に印加され、ノードＮ３に中点電圧Ｖｃが生成される。
【００２２】
再び図１を参照すると、比較器４は、入力信号Ｖｉｎの電圧と中点電圧Ｖｃとを比較することで、入力信号Ｖｉｎを２値化した出力信号ＤＡＴＡＯＵＴを出力する。
【００２３】
図５は、図１のデータスライサ回路の例示的な動作を示すグラフである。ピークホールド回路１及びボトムホールド回路２は、入力信号Ｖｉｎからピーク電圧Ｖｐ及びボトム電圧Ｖｂをそれぞれ生成し、次いで、中点検出回路３は、ピーク電圧Ｖｐ及びボトム電圧Ｖｂから中点電圧Ｖｃを生成する。比較器４は、入力信号Ｖｉｎを２値化した出力信号ＤＡＴＡＯＵＴを出力する。
【００２４】
ここで、図６〜図８を参照して、アナログ回路を用いた比較例のデータスライサ回路について説明する。
【００２５】
図６は、比較例のアナログピークホールド回路の構成を示す回路図である。図６のアナログピークホールド回路は、比較器１０１、キャパシタＣ１０１、及び抵抗Ｒ１０１を備え、回路のＣＲで決まる時定数を有する。
【００２６】
図７は、比較例のアナログボトムホールド回路の構成を示す回路図である。図７のアナログボトムホールド回路は、比較器１０２、キャパシタＣ１０２、及び抵抗Ｒ１０２を備え、回路のＣＲで決まる時定数を有する。
【００２７】
図８は、比較例のデータスライサ回路の例示的な動作を示すグラフである。図８は、図１のピークホールド回路１及びボトムホールド回路２に代えて、図６のアナログピークホールド回路及び図７のアナログボトムホールド回路を用いた場合を示す。図６のアナログピークホールド回路が電圧を保持する時間は、回路のＣＲで決まる時定数に依存するので、キャパシタＣ１０１に保持されるピーク電圧Ｖｐは、いったん入力信号Ｖｉｎの電圧まで増大するが、その後、抵抗Ｒ１０１を介して放電することにより低下する。同様に、図７のアナログボトムホールド回路が電圧を保持する時間は、回路のＣＲで決まる時定数に依存するので、キャパシタＣ１０２に保持されるボトム電圧Ｖｂは、いったん入力信号Ｖｉｎの電圧まで減少するが、その後、抵抗Ｒ１０１を介して放電することにより増大する。ピーク電圧Ｖｐ及びボトム電圧Ｖｂを長時間にわたって保持する場合は、回路のＣＲで決まる時定数を大きくしなければならないので、回路規模が大きくなってしまう。
【００２８】
一方、図１のデータスライサ回路は、ピークホールド回路１及びボトムホールド回路２において、回路のＣＲで決まる時定数に依存せず、また、アナログ増幅器などの他のアナログ回路を用いていないので、従来よりも高い精度を有し、かつ、回路規模を削減することができる。
【００２９】
図１のデータスライサ回路は、ロック信号Ｌｃｋを用いることにより、任意の時点におけるピーク電圧Ｖｐ及びボトム電圧Ｖｂを任意の時間にわたって固定することができる。例えば、パケットのプリアンブルを受信した時にピーク電圧を検出して保持し、同じパケットのデータ部分を受信している間は、検出されたピーク電圧をそのまま保持し続けることもできる。
【００３０】
図１のデータスライサ回路は、リセット信号Ｒｓｔを用いることにより、キャパシタＣ１に保持されたピーク電圧Ｖｐと、キャパシタＣ２に保持されたボトム電圧Ｖｂとをリセットすることができる。図６〜図８に示す従来のデータスライサ回路では、いったん製造された回路の時定数は実質的に変更不可能であった。一方、図１のデータスライサ回路では、ピーク電圧Ｖｐ及びボトム電圧Ｖｂをリセットする周期（すなわち、入力信号Ｖｉｎをサンプリングする周期）は、リセット信号Ｒｓｔを用いて容易に調整可能である。また、図１のデータスライサ回路では、リセット機能により、任意に帯域制限を付加することができる。
【００３１】
また、図１のデータスライサ回路では、データスライサ回路の前段における状態変化（例えば、所定の振幅を検出して利得を切り換えたとき、など）と連動して、ピーク電圧Ｖｐ及びボトム電圧Ｖｂをリセットしてもよい。
【００３２】
また、図１のデータスライサ回路では、入力信号Ｖｉｎのデータフレームに同期したクロックが存在すれば、データフレーム毎にピーク電圧Ｖｐ及びボトム電圧Ｖｂを検出してもよい。この場合、データフレームとは無関係に所定時間にわたって入力信号Ｖｉｎをサンプリングするのではなく、データフレーム毎にサンプリングするので、入力信号Ｖｉｎを２値化する精度が向上する。
【００３３】
また、図１のデータスライサ回路では、データスライサ回路の前段の駆動能力に基づいて、データスライサ回路に係るパラメータ（例えば、キャパシタＣ１，Ｃ２の容量、スイッチＳＷ１，ＳＷ３のリーク量、など）を適切に決定することで、キャパシタＣ１，Ｃ２にピーク電圧Ｖｐ及びボトム電圧Ｖｂを長時間にわたって保持することができる。従って、入力信号ＶｉｎがＮＲＺ符号であり、「０」又は「１」の同符号が長く続く場合であっても、ピーク電圧Ｖｐ及びボトム電圧Ｖｂを十分に保持し、入力信号Ｖｉｎを適切に２値化することができる。
【００３４】
第２の実施形態．
図９は、本発明の第２の実施形態に係るデータスライサ回路の構成を示すブロック図である。図９のデータスライサ回路は、全波整流回路４１、アナログピークホールド回路４２、ピークホールド回路１、ボトムホールド回路２、中点検出回路３、及び比較器４を備える。図９のピークホールド回路１、ボトムホールド回路２、中点検出回路３、及び比較器４は、図１のものと同様である。全波整流回路４１及びアナログピークホールド回路４２は、ＡＳＫ入力信号から入力信号Ｖｉｎを生成し、ピークホールド回路１、ボトムホールド回路２、及び比較器４に送る。ピークホールド回路１及びボトムホールド回路２は、例えば、データスライサ回路の前段の自動利得制御回路（図示せず）が利得を切り換えたときに、ピーク電圧Ｖｐ及びボトム電圧Ｖｂをそれぞれリセットする。全波整流回路４１は省略してもよい。図９のデータスライサ回路は、図１のデータスライサ回路と同様の効果をもたらす。
【００３５】
例えば、図１又は図９のデータスライサ回路を備え、ＡＳＫ変調などにより変調されている無線信号を受信して復調する無線通信装置を提供することができる。
【００３６】
第３の実施形態．
図１０は、本発明の第３の実施形態に係る振幅検出回路の構成を示すブロック図である。図９のデータスライサ回路は、全波整流回路５１，５３、ローパスフィルタ（ＬＰＦ）５２、アナログ／ディジタル変換器（ＡＤＣ）５４、ピークホールド回路１、ボトムホールド回路２、中点検出回路３を備える。図９のピークホールド回路１、ボトムホールド回路２、及び中点検出回路３は、図１のものと同様である。全波整流回路５１は、入力信号の全波整流を行って第１の電圧信号Ｖ１を生成し、ＬＰＦ５２は、第１の電圧信号Ｖ１をフィルタリングして第２の電圧信号Ｖ２を生成する。ピークホールド回路１及びボトムホールド回路２には、図１の入力信号Ｖｉｎに代えて、第２の電圧信号Ｖ２が入力される。全波整流回路５３は、直流の基準電圧からの基準電圧信号ＶｒｅｆＡを生成し、ＡＤＣ５４に送る。ＡＤＣ５４は、基準電圧信号ＶｒｅｆＡの電圧に対する中点電圧Ｖｃの電位差を表す振幅信号を生成する。最大振幅を有する入力信号が入力されたときの中点電圧Ｖｃを予めシミュレーションなどにより確認し、ＡＤＣ５４は、この最大振幅を有する入力信号の振幅を検出できるように設定される。
【００３７】
図１１は、図１０の振幅検出回路の例示的な動作を示すグラフである。振幅検出回路は、基準電圧信号ＶｒｅｆＡの電圧に対する中点電圧Ｖｃの電位差を、入力信号の振幅として検出する。
【００３８】
図１０の振幅検出回路において、ボトムホールド回路２を省略してもよい。ただし、ピークホールド回路１及びボトムホールド回路２の両方を用いることにより、中点電圧Ｖｃの揺れを防ぐことができる。
【００３９】
例えば、図１０の振幅検出回路を備え、無線信号を受信して復調する無線通信装置を提供することができる。
【００４０】
以上説明したように、本発明の態様に係るピークホールド回路、ボトムホールド回路、中点生成回路、データスライサ回路、振幅検出回路、及び無線通信装置によれば、以下の構成を備えたことを特徴とする。
【００４１】
本発明の第１の態様に係るピークホールド回路によれば、
入力信号のピーク電圧を保持するサンプルホールド手段と、
上記入力信号の電圧を上記サンプルホールド手段に対して印加するか又は遮断するスイッチ手段と、
上記入力信号の電圧と上記サンプルホールド手段に保持されたピーク電圧とを比較する比較手段と、
上記比較手段による比較結果と、外部から入力されたロック信号とに基づいて、上記スイッチ手段を制御する制御手段とを備えたピークホールド回路であって、
上記制御手段は、
上記入力信号の電圧が上記サンプルホールド手段に保持されたピーク電圧よりも高いとき、かつ、上記ロック信号が第１のレベルであるとき、上記入力信号の電圧を上記サンプルホールド手段に印加するように上記スイッチ手段を制御し、
上記入力信号の電圧が上記サンプルホールド手段に保持されたピーク電圧以下であるとき、又は、上記ロック信号が第２のレベルであるとき、上記サンプルホールド手段に保持されたピーク電圧を保持し続けるように上記スイッチ手段を制御することを特徴とする。
【００４２】
本発明の第２の態様に係るピークホールド回路によれば、本発明の第１の態様に係るピークホールド回路において、上記サンプルホールド手段に保持されたピーク電圧をリセットする手段をさらに備えたことを特徴とする。
【００４３】
本発明の第３の態様に係るボトムホールド回路によれば、
入力信号のボトム電圧を保持するサンプルホールド手段と、
上記入力信号の電圧を上記サンプルホールド手段に対して印加するか又は遮断するスイッチ手段と、
上記入力信号の電圧と上記サンプルホールド手段に保持されたボトム電圧とを比較する比較手段と、
上記比較手段による比較結果と、外部から入力されたロック信号とに基づいて、上記スイッチ手段を制御する制御手段とを備えたボトムホールド回路であって、
上記制御手段は、
上記入力信号の電圧が上記サンプルホールド手段に保持されたボトム電圧よりも低いとき、かつ、上記ロック信号が第１のレベルであるとき、上記入力信号の電圧を上記サンプルホールド手段に印加するように上記スイッチ手段を制御し、
上記入力信号の電圧が上記サンプルホールド手段に保持されたボトム電圧以上であるとき、又は、上記ロック信号が第２のレベルであるとき、上記サンプルホールド手段に保持されたボトム電圧を保持し続けるように上記スイッチ手段を制御することを特徴とする。
【００４４】
本発明の第４の態様に係るボトムホールド回路によれば、本発明の第３の態様に係るボトムホールド回路において、上記サンプルホールド手段に保持されたボトム電圧をリセットする手段をさらに備えたことを特徴とする。
【００４５】
本発明の第５の態様に係る中点生成回路によれば、
本発明の第１又は第２の態様に係るピークホールド回路と、
本発明の第３又は第４の態様に係るボトムホールド回路と、
上記ピークホールド回路のサンプルホールド手段に保持されたピーク電圧と、上記ボトムホールド回路のサンプルホールド手段に保持されたボトム電圧との中点電圧を検出する中点検出手段とを備えたことを特徴とする。
【００４６】
本発明の第６の態様に係るデータスライサ回路によれば、
本発明の第５の態様に係る中点生成回路と、
上記入力信号の電圧と上記中点電圧とを比較する比較手段とを備えたことを特徴とする。
【００４７】
本発明の第７の態様に係る無線通信装置によれば、本発明の第６の態様に係るデータスライサ回路を備えたことを特徴とする。
【００４８】
本発明の第８の態様に係る振幅検出回路によれば、
本発明の第５の態様に係る中点生成回路と、
所定の基準電圧に対する上記中点電圧の電位差を表す振幅信号を生成する手段とを備えたことを特徴とする。
【００４９】
本発明の第９の態様に係る無線通信装置によれば、本発明の第８の態様に係る振幅検出回路を備えたことを特徴とする。
【符号の説明】
【００５０】
１…ピークホールド回路、
２…ボトムホールド回路、
３…中点検出回路、
４…比較器、
１１，２１…比較器、
１２，２２…ラッチ回路、
Ｃ１，Ｃ２…キャパシタ、
Ｎ１，Ｎ２…ノード、
ＳＷ１〜ＳＷ４…スイッチ、
３１，３２…バッファ、
Ｒ１，Ｒ２…抵抗、
４１、５１，５３…全波整流回路、
４２…アナログピークホールド回路、
５２…ＬＰＦ、
５４…ＡＤＣ、
１０１，１０２…比較器、
Ｃ１０１，Ｃ１０２…キャパシタ、
Ｒ１０１，Ｒ１０２…抵抗。
【先行技術文献】
【特許文献】
【００５１】
【特許文献１】特開２００５−１０９６９９号公報
【特許文献２】特開２００２−３００５４２号公報
【特許文献３】特許第３４９５５６５号公報
【図１】
2014146946.tif 000003
【図２】
2014146946.tif 000004
【図３】
2014146946.tif 000005
【図４】
2014146946.tif 000006
【図５】
2014146946.tif 000007
【図６】
2014146946.tif 000008
【図７】
2014146946.tif 000009
【図８】
2014146946.tif 000010
【図９】
2014146946.tif 000011
【図１０】
2014146946.tif 000012
【図１１】
2014146946.tif 000013