(57)【要約】【課題】半導体装置の性能や製造歩留まりを向上させる。【解決手段】半導体基板ＳＢ上にゲート電極ＧＥを覆うように絶縁膜ＩＬ２，ＩＬ３を順次形成してから、絶縁膜ＩＬ３，ＩＬ２をエッチバックすることにより、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ２，ＩＬ３からなるサイドウォールスペーサＳＷを形成する。それから、ゲート電極ＧＥおよびサイドウォールスペーサＳＷをマスクとしてイオン注入を行うことにより、半導体基板ＳＢにソース・ドレイン領域ＳＤを形成する。それから、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件でサイドウォールスペーサＳＷを等方性エッチングして、サイドウォールスペーサＳＷの厚みを小さくする。その後、ソース・ドレイン領域ＳＤ上に、金属とソース・ドレイン領域ＳＤとの反応層を形成する。【選択図】図１６
2014107456.tif 000002
【特許請求の範囲】
【請求項１】
第１ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上にゲート絶縁膜を介して前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成する工程、
（ｃ）前記（ｂ）工程後、前記半導体基板上に、前記第１ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後、前記第１絶縁膜上に第２絶縁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第２絶縁膜および前記第１絶縁膜をエッチバックすることにより、前記第１ゲート電極の側壁上に前記第１絶縁膜および前記第２絶縁膜からなる第１サイドウォールスペーサを形成する工程、
（ｆ）前記（ｅ）工程後、前記第１ゲート電極および第１サイドウォールスペーサをマスクとして前記半導体基板にイオン注入を行うことにより、前記半導体基板に前記第１ＭＩＳＦＥＴ用の第１ソース・ドレイン領域を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２絶縁膜よりも前記第１絶縁膜がエッチングされにくい条件で、前記第１サイドウォールスペーサを等方性エッチングして、前記第１サイドウォールスペーサの厚みを小さくする工程、
（ｈ）前記（ｇ）工程後、前記第１ソース・ドレイン領域上に、金属と前記第１ソース・ドレイン領域との反応層を形成する工程、
（ｉ）前記（ｈ）工程後、前記第１ゲート電極および前記第１サイドウォールスペーサを覆うように、前記半導体基板上に第３絶縁膜を形成する工程、
（ｊ）前記（ｉ）工程後、前記第３絶縁膜上に第４絶縁膜を形成する工程、
（ｋ）前記（ｊ）工程後、前記第４絶縁膜および前記第３絶縁膜に、コンタクトホールを形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｇ）工程後も、前記第１サイドウォールスペーサは前記第１絶縁膜および前記第２絶縁膜により形成されている、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記等方性エッチングにより、前記第１サイドウォールスペーサを構成する前記第１絶縁膜の前記半導体基板上に延在する部分の端部が、前記第１サイドウォールスペーサを構成する前記第２絶縁膜の側面よりも突出した状態になる、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｈ）工程は、
（ｈ１）前記半導体基板上に、前記第１ゲート電極、前記第１サイドウォールスペーサおよび前記第１ソース・ドレイン領域を覆うように、かつ前記第１ソース・ドレイン領域に接するように、金属膜を形成する工程、
（ｈ２）熱処理により前記金属膜と前記第１ソース・ドレイン領域とを反応させて、前記第１ソース・ドレイン領域上に前記金属膜と前記第１ソース・ドレイン領域との前記反応層を形成する工程、
（ｈ３）前記金属膜の未反応部分を除去する工程、
を有する、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｇ）工程では、前記第２絶縁膜よりも前記第１絶縁膜および前記半導体基板がエッチングされにくい条件で、前記第１サイドウォールスペーサを等方性エッチングする、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第２絶縁膜とは、異なる絶縁材料からなる、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｄ）工程で形成した前記第２絶縁膜の厚みは、前記（ｃ）工程で形成した前記第１絶縁膜の厚みよりも厚い、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１絶縁膜は酸化シリコン膜からなり、前記第２絶縁膜は窒化シリコン膜からなる、半導体装置の製造方法。
【請求項９】
請求項４記載の半導体装置の製造方法において、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ１）前記第１ゲート電極をマスクとして前記半導体基板にイオン注入を行うことにより、前記第１ソース・ドレイン領域と同じ導電型でかつ前記第１ソース・ドレイン領域よりも低不純物濃度の第１半導体領域を形成する工程、
を有する、半導体装置の製造方法。
【請求項１０】
請求項４記載の半導体装置の製造方法において、
前記（ｇ）工程後で、前記（ｈ）工程前に、
（ｇ１）前記第１ソース・ドレイン領域に導入されている不純物を活性化する熱処理を行う工程、
を有する、半導体装置の製造方法。
【請求項１１】
請求項４記載の半導体装置の製造方法において、
前記（ｅ）工程後で前記（ｇ）工程前に、
（ｆ１）前記半導体基板に第２ＭＩＳＦＥＴ用の第２ソース・ドレイン領域を形成する工程、
を有し、
前記（ｇ）工程後で、前記（ｈ）工程前に、
（ｇ２）前記半導体基板上に、前記第１ゲート電極、前記第１サイドウォールスペーサ、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を覆うように、第５絶縁膜を形成する工程、
（ｇ３）前記（ｇ２）工程後、前記第１ゲート電極、前記第１サイドウォールスペーサおよび前記第１ソース・ドレイン領域上から前記第５絶縁膜をエッチングにより除去し、前記第２ソース・ドレイン領域の少なくとも一部上に前記第５絶縁膜を残す工程、
を有し、
前記（ｈ１）工程では、前記半導体基板上に、前記第１ゲート電極、前記第１サイドウォールスペーサ、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を覆うように、かつ前記第１ソース・ドレイン領域に接するように、前記金属膜が形成され、
前記（ｈ２）工程では、前記第２ソース・ドレイン領域の前記第５絶縁膜で覆われた部分には、前記第２ソース・ドレイン領域と前記金属膜との反応層は形成されない、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｇ３）工程では、前記第１サイドウォールスペーサを構成する前記第１絶縁膜のうち、前記第１サイドウォールスペーサを構成する前記第２絶縁膜の側面よりも突出した部分がエッチングされる、半導体装置の製造方法。
【請求項１３】
請求項４記載の半導体装置の製造方法において、
前記（ｅ）工程後で前記（ｇ）工程前に、
（ｆ１）前記半導体基板に第２ＭＩＳＦＥＴ用の第２ソース・ドレイン領域を形成する工程、
（ｆ２）前記（ｆ）工程および前記（ｆ１）工程後に、前記半導体基板上に、前記第１ゲート電極、前記第１サイドウォールスペーサ、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を覆うように、第５絶縁膜を形成する工程、
（ｆ３）前記（ｆ２）工程後、前記第１ゲート電極、前記第１サイドウォールスペーサおよび前記第１ソース・ドレイン領域上から前記第５絶縁膜をエッチングにより除去し、前記第２ソース・ドレイン領域の少なくとも一部上に前記第５絶縁膜を残す工程、
を有し、
前記（ｈ１）工程では、前記半導体基板上に、前記第１ゲート電極、前記第１サイドウォールスペーサ、前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を覆うように、かつ前記第１ソース・ドレイン領域に接するように、前記金属膜が形成され、
前記（ｈ２）工程では、前記第２ソース・ドレイン領域の前記第５絶縁膜で覆われた部分には、前記第２ソース・ドレイン領域と前記金属膜との反応層は形成されない、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｆ）工程および前記（ｆ１）工程後で、前記（ｆ２）工程前に、
（ｆ４）前記第１ソース・ドレイン領域に導入されている不純物を活性化する熱処理を行う工程、
を有する、半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記（ｈ）工程は、
（ｈ４）前記（ｈ１）工程前に、前記半導体基板をウェット洗浄する工程、
を有し、
前記（ｈ４）工程では、前記第１サイドウォールスペーサを構成する前記第１絶縁膜のうち、前記第１サイドウォールスペーサを構成する前記第２絶縁膜の側面よりも突出した部分がエッチングされる、半導体装置の製造方法。
【請求項１６】
請求項４記載の半導体装置の製造方法において、
前記（ｋ）工程は、
（ｋ１）前記第５絶縁膜をエッチングすることで前記第５絶縁膜に前記コンタクトホールを形成する工程、
（ｋ２）前記（ｋ１）工程後、前記コンタクトホールの底部の前記第４絶縁膜をエッチングにより除去する工程、
を有し、
前記（ｋ１）工程では、前記第４絶縁膜がエッチングストッパ膜として機能する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、ＭＩＳＦＥＴを備えた半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴを形成することができる。ＭＩＳＦＥＴの形成後、半導体基板上にＭＩＳＦＥＴを覆うように層間絶縁膜を形成し、その層間絶縁膜にコンタクトホールを形成し、コンタクトホールを埋める導電性のプラグを形成し、更に配線を形成することで、ＭＩＳＦＥＴを有する半導体装置を製造することができる。
【０００３】
特開２０００−２３６０９０号公報（特許文献１）および特開２０１０−４０７３４号公報（特許文献２）には、サイドウォールをマスクにした不純物注入によりソース／ドレイン領域を形成し、サイドウォールをエッチングする技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２３６０９０号公報
【特許文献２】特開２０１０−４０７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＩＳＦＥＴを有する半導体装置においても、できるだけ性能を向上させることが望まれる。または、半導体装置の製造歩留まりを向上させることが望まれる。若しくはその両方を実現することが望まれる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、半導体基板上に、ゲート電極を覆うように、第１絶縁膜および第２絶縁膜を順次形成し、第２絶縁膜および第１絶縁膜をエッチバックすることにより、前記ゲート電極の側壁上に第１絶縁膜および第２絶縁膜からなるサイドウォールスペーサを形成する。それから、ゲート電極およびサイドウォールスペーサをマスクとして半導体基板にイオン注入を行うことにより、半導体基板にソース・ドレイン領域を形成する。その後、第２絶縁膜よりも第１絶縁膜がエッチングされにくい条件で、サイドウォールスペーサを等方性エッチングして、サイドウォールスペーサの厚みを小さくする。
【発明の効果】
【０００８】
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の製造歩留まりを向上させることができる。若しくはその両方を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】一実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図２】図１に続く半導体装置の製造工程を示す工程フロー図である。
【図３】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】第１検討例の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】サイドウォールスペーサの厚みとソース・ドレイン電流との相関を示すグラフである。
【図３０】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】第１変形例の半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】他の実施の形態の半導体装置の製造工程を示す工程フロー図である。
【図４３】他の実施の形態の半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】第２変形例の半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５に続く半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１１】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１３】
（実施の形態１）
＜製造工程について＞
一実施の形態である半導体装置の製造工程を図面を参照して説明する。
【００１４】
図１および図２は、一実施の形態である半導体装置、ここではＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３〜図２２は、本実施の形態の半導体装置、ここではＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。なお、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明するが、ｎチャネル型のＭＩＳＦＥＴの代わりにｐチャネル型のＭＩＳＦＥＴを形成する場合に、本実施の形態を適用することもできる。また、ｎチャネル型のＭＩＳＦＥＴの代わりにＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成する場合に、本実施の形態を適用することもできる。
【００１５】
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備する（図１のステップＳ１）。
【００１６】
次に、半導体基板ＳＢの主面に素子分離領域ＳＴを形成する（図１のステップＳ２）。
【００１７】
素子分離領域ＳＴは酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon）法などにより形成される。例えば、半導体基板ＳＢに溝（素子分離溝）を形成し、その溝に絶縁膜を埋め込むことにより、素子分離領域ＳＴを形成することができる。その場合、素子分離領域ＳＴは、半導体基板ＳＢに形成された溝（素子分離溝）に埋め込まれた絶縁膜からなる。
【００１８】
次に、半導体基板ＳＢの主面から所定の深さにわたってウエル領域、ここではｐ型ウエル（ウエル領域）ＰＷ１，ＰＷ２、を形成する（図１のステップＳ３）。
【００１９】
ｐ型ウエルＰＷ１，ＰＷ２は、半導体基板ＳＢに例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とは、同じ導電型であるため、同じイオン注入工程で形成しても、あるいは、異なるイオン注入工程で形成してもよい。他の形態として、ｐ型ウエルＰＷ１とｐ型ウエルＰＷ２とが異なる導電型の場合（すなわちｐ型ウエルＰＷ１，ＰＷ２のうちの一方がｐ型ウエルで他方がｎ型ウエルであった場合）は、異なるイオン注入工程で形成する。
【００２０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板ＳＢの表面を清浄化（洗浄）した後、半導体基板ＳＢの表面（すなわちｐ型ウエルＰＷ１，ＰＷ２の表面）上にゲート絶縁膜ＧＩを形成する（図１のステップＳ４）。
【００２１】
ゲート絶縁膜ＧＩは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜ＧＩとして、酸化シリコン膜の代わりに酸窒化シリコン膜などを形成することもでき、この場合、例えば、熱酸化法で形成した酸化シリコン膜を窒化処理することにより、ゲート絶縁膜ＧＩとしての酸窒化シリコン膜を形成することができる。
【００２２】
次に、図４に示されるように、ゲート電極ＧＥを形成する（図１のステップＳ５）。
【００２３】
ゲート電極ＧＥは、例えば次のようにして形成することができる。まず、半導体基板ＳＢ上（すなわちゲート絶縁膜ＧＩ上）に、ゲート電極形成用の導体膜（導電膜）として、多結晶シリコン（ポリシリコン）膜のようなシリコン膜を形成する。このシリコン膜は、成膜時または成膜後に不純物を導入して低抵抗率の半導体膜（ドープトポリシリコン膜）とすることが好ましい。このシリコン膜は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成することができ、その厚み（形成膜厚）は、例えば１００ｎｍ程度とすることができる。それから、このシリコン膜を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥを形成する。この場合、ゲート電極ＧＥは、パターニングされたシリコン膜（ドープトポリシリコン膜）からなる。
【００２４】
ゲート電極ＧＥは、半導体基板ＳＢ上に形成されたゲート絶縁膜ＧＩ上に形成される。すなわち、ゲート電極ＧＥは、半導体基板ＳＢ上（より特定的にはｐ型ウエルＰＷ１，ＰＷ２上）にゲート絶縁膜ＧＩを介して形成される。図４では、ｐ型ウエルＰＷ１上にゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成され、ｐ型ウエルＰＷ２上にゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。
【００２５】
ゲート電極ＧＥの下に残存するゲート絶縁膜ＧＩが、ＭＩＳＦＥＴのゲート絶縁膜となり、ゲート電極ＧＥが、ＭＩＳＦＥＴのゲート電極となる。ゲート電極ＧＥで覆われない部分のゲート絶縁膜ＧＩは、ゲート電極ＧＥを加工するためのドライエッチングや、その後のウェットエッチングで、除去され得る。
【００２６】
次に、図５に示されるように、半導体基板ＳＢの主面上に、ゲート電極ＧＥを覆うように、オフセットスペーサ用の絶縁膜ＩＬ１を形成する（図１のステップＳ６）。絶縁膜ＩＬ１は、酸化シリコン膜または窒化シリコン膜などからなり、その形成膜厚（厚み）は、例えば３〜５ｎｍ程度とすることができる。また、絶縁膜ＩＬ１は、例えばＣＶＤ法などを用いて形成することができる。
【００２７】
次に、図６に示されるように、絶縁膜ＩＬ１をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチング（エッチバック）することによって、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ１を残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板ＳＢ上）の絶縁膜ＩＬ１を除去する。これにより、ゲート電極ＧＥの側壁上に残存する絶縁膜ＩＬ１からなる側壁絶縁膜（オフセットスペーサ）ＳＰが形成される（図１のステップＳ７）。
【００２８】
側壁絶縁膜ＳＰはゲート電極ＧＥの側壁上に形成されるが、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰが不要であれば、ステップＳ６の絶縁膜ＩＬ１形成工程と、ステップＳ７の絶縁膜ＩＬ１の異方性エッチング工程とを省略することもできる。
【００２９】
側壁絶縁膜ＳＰは、後述のエクステンション領域ＥＸを形成するためのイオン注入の前に形成され、エクステンション領域ＥＸを形成するためのイオン注入においてイオン注入阻止マスクとして機能する。一方、後述のサイドウォールスペーサＳＷは、後述のソース・ドレイン領域ＳＤを形成するためのイオン注入の前に形成され、後述のソース・ドレイン領域ＳＤを形成するためのイオン注入においてイオン注入阻止マスクとして機能する。
【００３０】
なお、ＣＭＩＳＦＥＴを形成する場合は、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとで、側壁絶縁膜ＳＰの厚み（ゲート長方向の厚み）を異ならせる場合もある。
【００３１】
次に、図７に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）のゲート電極ＧＥの両側の領域に、導電型の不純物（ドーパント）をイオン注入することにより、エクステンション領域（ソース・ドレインエクステンション領域、ｎ−型半導体領域、ｎ型不純物拡散層）ＥＸを形成する（図１のステップＳ８）。
【００３２】
ここでは、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明しているため、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、エクステンション領域ＥＸを形成し、エクステンション領域ＥＸはｎ型の半導体領域である。ｐチャネル型のＭＩＳＦＥＴを形成する場合は、ホウ素（Ｂ）などのｐ型の不純物をイオン注入する。
【００３３】
エクステンション領域ＥＸは、後で形成するソース・ドレイン領域ＳＤよりも不純物濃度が低い。また、エクステンション領域ＥＸの深さ（接合深さ）は、後で形成されるソース・ドレイン領域ＳＤの深さ（接合深さ）よりも浅い。エクステンション領域ＥＸを形成するためのイオン注入の際、ゲート電極ＧＥおよび側壁絶縁膜ＳＰはマスク（イオン注入阻止マスク）として機能することができる。
【００３４】
半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）におけるゲート電極ＧＥおよび側壁絶縁膜ＳＰの直下の領域には、ゲート電極ＧＥとその側壁上の側壁絶縁膜ＳＰとにより不純物イオンの注入が遮蔽される。このため、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）において、ゲート電極ＧＥおよび側壁絶縁膜ＳＰの両側の領域に、エクステンション領域ＥＸが形成される。従って、エクステンション領域ＥＸは、ゲート電極ＧＥの側壁上の側壁絶縁膜ＳＰの側面（ゲート電極ＧＥに隣接している側とは反対側の側面）に対して自己整合的に形成される。
【００３５】
但し、イオン注入では不純物（ドーパント）は横方向にも広がる場合があり、また、イオン注入後に熱処理を行うと不純物（ドーパント）は更に横方向に拡散する。このため、エクステンション領域ＥＸの一部は側壁絶縁膜ＳＰの下やゲート電極ＧＥの下にも侵入（延在）し得る（図７はこの状態が示されている）。
【００３６】
また、他の形態として、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成しない場合もある。その場合は、エクステンション領域ＥＸを形成するためのイオン注入の際に、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能する。このため、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）におけるゲート電極ＧＥの直下の領域には、ゲート電極ＧＥにより不純物イオンの注入が遮蔽されるため、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）において、ゲート電極ＧＥの両側の領域に、エクステンション領域ＥＸが形成される。
【００３７】
側壁絶縁膜ＳＰを形成するかしないかにかかわらず、エクステンション領域ＥＸを形成するイオン注入は、少なくとも、ゲート電極ＧＥ形成後で、かつ、ゲート電極ＧＥの側壁上に後述のサイドウォールスペーサＳＷを形成する前に行う必要がある。ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成する場合は、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成した後で、かつ、後述のサイドウォールスペーサＳＷを形成する前に、エクステンション領域ＥＸを形成するイオン注入を行えばよい。
【００３８】
また、エクステンション領域ＥＸを形成するためのイオン注入において、ゲート電極ＧＥ（を構成するシリコン膜）にもｎ型の不純物がイオン注入され得る。
【００３９】
次に、図８に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ２を形成する（図１のステップＳ９）。それから、図９に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ２上に、絶縁膜ＩＬ３を形成する（図１のステップＳ１０）。ステップＳ９の絶縁膜ＩＬ２の形成工程と、ステップＳ１０の絶縁膜ＩＬ３の形成工程とを行うことにより、絶縁膜ＩＬ２と絶縁膜ＩＬ２上の絶縁膜ＩＬ３との積層膜ＬＭが、半導体基板ＳＢの主面上に、ゲート電極ＧＥを覆うように、形成された状態となる。
【００４０】
絶縁膜ＩＬ２と絶縁膜ＩＬ３とは、互いに異なる絶縁材料からなる。好ましくは、絶縁膜ＩＬ２は酸化シリコン膜からなり、絶縁膜ＩＬ３は窒化シリコン膜からなる。絶縁膜ＩＬ２，ＩＬ３は、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＩＬ３の厚み（形成膜厚）Ｔ２は、絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ１よりも大きい（厚い）ことが好ましい（すなわちＴ２＞Ｔ１）。絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ１は、例えば３〜５ｎｍ程度とすることができ、絶縁膜ＩＬ３の厚み（形成膜厚）Ｔ２は、例えば２８〜３２ｎｍ程度とすることができる。
【００４１】
また、後で形成されるサイドウォールスペーサＳＷの厚み（幅）Ｔ４は、積層膜ＬＭの厚みＴ３にほぼ相当したものとなる（Ｔ４≒Ｔ３）ため、積層膜ＬＭの厚みＴ３により、後で形成されるソース・ドレイン領域ＳＤがゲート電極ＧＥの端部（ゲート長方向の端部）から離間する距離を制御することができる。ここで、積層膜ＬＭの厚みＴ３は、絶縁膜ＩＬ２の厚みＴ１と絶縁膜ＩＬ３の厚みＴ２の合計に対応している（すなわちＴ３＝Ｔ１＋Ｔ２）。また、サイドウォールスペーサＳＷの厚みＴ４（厚みＴ４は後述の図１０に図示してある）は、ゲート長方向（そのサイドウォールスペーサＳＷが側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応している。側壁絶縁膜ＳＰの厚み（ゲート長方向の厚み）とサイドウォールスペーサＳＷの厚みＴ４との合計は、例えば３４〜４２ｎｍ程度とすることができる。
【００４２】
次に、図１０に示されるように、異方性エッチング技術により積層膜ＬＭ（絶縁膜ＩＬ２と絶縁膜ＩＬ３との積層膜ＬＭ）をエッチバック（エッチング、ドライエッチング、異方性エッチング）することにより、ゲート電極ＧＥの両方の側壁上にサイドウォールスペーサ（サイドウォール、側壁絶縁膜）ＳＷを形成する（図１のステップＳ１１）。すなわち、ステップＳ１１では、絶縁膜ＩＬ３および絶縁膜ＩＬ２をエッチバックすることにより、ゲート電極ＧＥの両方の側壁上に、絶縁膜ＩＬ３および絶縁膜ＩＬ２からなるサイドウォールスペーサＳＷを形成する。異方性エッチング技術としては、例えばＲＩＥ法などを用いることができる。
【００４３】
ステップＳ１１のエッチバック工程では、積層膜ＬＭ（絶縁膜ＩＬ２と絶縁膜ＩＬ３との積層膜ＬＭ）の堆積膜厚の分だけ積層膜ＬＭを異方性エッチング（エッチバック）することにより、ゲート電極ＧＥの両方の側壁（側面）上に積層膜ＬＭを残してサイドウォールスペーサＳＷとし、他の領域の積層膜ＬＭを除去する。これにより、図１０に示されるように、ゲート電極ＧＥの両方の側壁上に残存する積層膜ＬＭにより、サイドウォールスペーサＳＷが形成される。なお、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成していた場合（すなわちステップＳ６，Ｓ７を行った場合）は、サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に、側壁絶縁膜ＳＰを介して形成される。
【００４４】
サイドウォールスペーサＳＷは、絶縁膜ＩＬ２と絶縁膜ＩＬ２上の絶縁膜ＩＬ３との積層膜ＬＭにより形成されている。具体的には、サイドウォールスペーサＳＷは、半導体基板ＳＢ上からゲート電極ＧＥの側壁（側壁絶縁膜ＳＰを形成している場合は側壁絶縁膜ＳＰの側面）上にかけて連続的に延在する絶縁膜ＩＬ２と、絶縁膜ＩＬ２を介して半導体基板ＳＢおよびゲート電極ＧＥ（側壁絶縁膜ＳＰを形成している場合は側壁絶縁膜ＳＰ）から離間する絶縁膜ＩＬ３とで形成されている。
【００４５】
サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２は、半導体基板ＳＢ上からゲート電極ＧＥの側壁上にかけてほぼ一様（均一）の厚みで延在している。すなわち、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２は、半導体基板ＳＢ上に延在する部分と、ゲート電極ＧＥの側壁上に（側壁絶縁膜ＳＰを介して）延在する部分とを、ほぼ一様の厚みで一体的に有している。サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３は、半導体基板ＳＢから絶縁膜ＩＬ２の分だけ離間し、かつゲート電極ＧＥから側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２の分だけ離間している。すなわち、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３と半導体基板ＳＢとの間と、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３とゲート電極ＧＥ（側壁絶縁膜ＳＰを形成している場合は側壁絶縁膜ＳＰ）との間とに、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２が介在している。
【００４６】
次に、図１１に示されるように、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）のゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域に、導電型の不純物（ドーパント）をイオン注入することにより、ソース・ドレイン領域（ｎ＋型半導体領域、ｎ型不純物拡散層）ＳＤを形成する（図２のステップＳ１２）。ソース・ドレイン領域ＳＤは、ソースまたはドレイン用の半導体領域である。
【００４７】
ここでは、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明しているため、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ソース・ドレイン領域ＳＤを形成し、ソース・ドレイン領域ＳＤはｎ型の半導体領域である。ｐチャネル型のＭＩＳＦＥＴを形成する場合は、ホウ素（Ｂ）などのｐ型の不純物をイオン注入する。
【００４８】
ソース・ドレイン領域ＳＤを形成するためのイオン注入の際、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷはマスク（イオン注入阻止マスク）として機能することができる。なお、ゲート電極ＧＥの側壁上に側壁絶縁膜ＳＰを形成していた場合（すなわちステップＳ６，Ｓ７を行った場合）は、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷに加えて、ゲート電極ＧＥとサイドウォールスペーサＳＷとの間に介在する側壁絶縁膜ＳＰも、ソース・ドレイン領域ＳＤ形成用のイオン注入の際に、マスク（イオン注入阻止マスク）として機能することができる。
【００４９】
半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）におけるゲート電極ＧＥおよびサイドウォールスペーサＳＷの直下の領域には、ゲート電極ＧＥおよびサイドウォールスペーサＳＷにより不純物イオンの注入が遮蔽される。このため、半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）において、ゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域に、ソース・ドレイン領域ＳＤが形成される。従って、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷの側面（側壁絶縁膜ＳＰを介してゲート電極ＧＥに隣接している側とは反対側の側面）に対して自己整合的に形成される。
【００５０】
但し、イオン注入では不純物（ドーパント）は横方向にも広がる場合があり、また、イオン注入後に熱処理を行うと不純物（ドーパント）は更に横方向に拡散する。このため、ソース・ドレイン領域ＳＤの一部はサイドウォールスペーサＳＷの下にも侵入（延在）し得る（図１１はこの状態が示されている）。
【００５１】
ソース・ドレイン領域ＳＤは、エクステンション領域ＥＸと同じ導電型（ｎチャネル型ＭＩＳＦＥＴの場合はｎ型）であるが、エクステンション領域ＥＸよりも不純物濃度が高い。これにより、ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域（ｎチャネル型ＭＩＳＦＥＴの場合はｎ型の半導体領域）が、ソース・ドレイン領域ＳＤおよびエクステンション領域ＥＸにより形成される。すなわち、エクステンション領域ＥＸと、それよりも高不純物濃度のソース・ドレイン領域ＳＤとは、ＬＤＤ（Lightly doped Drain）構造を有するソースまたはドレイン用の半導体領域（ｎチャネル型ＭＩＳＦＥＴの場合はｎ型の半導体領域）として機能する。また、ソース・ドレイン領域ＳＤは、エクステンション領域ＥＸよりも接合深さが深い。
【００５２】
半導体基板ＳＢにおける、ゲート電極ＧＥの下部の領域が、ＭＩＳＦＥＴのチャネルが形成される領域（チャネル形成領域）となる。半導体基板ＳＢにおいて、チャネル形成領域を挟んで互いに離間する領域に、エクステンション領域ＥＸが形成され、エクステンション領域ＥＸの外側（チャネル形成領域から離れる側）に、ソース・ドレイン領域ＳＤが形成されている。つまり、エクステンション領域ＥＸは、チャネル形成領域に隣接しており、ソース・ドレイン領域ＳＤは、チャネル形成領域からエクステンション領域ＥＸの分だけ離間し（チャネル長方向に離間し）、かつエクステンション領域ＥＸに接する位置に形成されている。
【００５３】
なお、上述のように、サイドウォールスペーサＳＷは、ソース・ドレイン領域ＳＤ形成用のイオン注入（ステップＳ１２のイオン注入）を行う際のイオン注入阻止マスクとして機能する。このため、サイドウォールスペーサＳＷの厚みＴ４により、ソース・ドレイン領域ＳＤがゲート電極ＧＥの端部（ゲート長方向の端部）から離間する距離を制御することができる。
【００５４】
また、ＣＭＩＳＦＥＴを形成する場合は、ｎチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域を形成するイオン注入の際には、ｐチャネル型ＭＩＳＦＥＴを形成する領域はフォトレジスト層で覆っておき、ｐチャネル型ＭＩＳＦＥＴ用のソース・ドレイン領域を形成するイオン注入の際には、ｎチャネル型ＭＩＳＦＥＴを形成する領域はフォトレジスト層で覆っておく。
【００５５】
このようにして、ｐ型ウエルＰＷ１に、電界効果トランジスタとしてｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ１が形成される。また、ｐ型ウエルＰＷ２に、電界効果トランジスタとしてｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑ２が形成される。これにより、図１１の構造が得られる。
【００５６】
すなわち、ｐ型ウエルＰＷ１上にＭＩＳＦＥＴＱ１用のゲート絶縁膜ＧＩを介してＭＩＳＦＥＴＱ１用のゲート電極ＧＥが形成され、また、このｐ型ウエルＰＷ１にＭＩＳＦＥＴＱ１用のエクステンション領域ＥＸおよびソース・ドレイン領域ＳＤが形成されることで、ｐ型ウエルＰＷ１にＭＩＳＦＥＴＱ１が形成される。また、ｐ型ウエルＰＷ２上にＭＩＳＦＥＴＱ２用のゲート絶縁膜ＧＩを介してＭＩＳＦＥＴＱ２用のゲート電極ＧＥが形成され、また、このｐ型ウエルＰＷ２にＭＩＳＦＥＴＱ２用のエクステンション領域ＥＸおよびソース・ドレイン領域ＳＤが形成されることで、ｐ型ウエルＰＷ２にＭＩＳＦＥＴＱ２が形成される。なお、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷを、ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷと称し、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷを、ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷと称することとする。
【００５７】
なお、ＭＩＳＦＥＴＱ１とＭＩＳＦＥＴＱ２とが同じ導電型である場合（両方ともｎチャネル型であるか、あるいは両方ともｐチャネル型である場合）は、ＭＩＳＦＥＴＱ１用のソース・ドレイン領域ＳＤとＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤとは、同じイオン注入で形成しても、異なるイオン注入で形成してもよい。一方、ＭＩＳＦＥＴＱ１とＭＩＳＦＥＴＱ２とが異なる導電型である場合（一方がｎチャネル型で他方がｐチャネル型の場合）は、ＭＩＳＦＥＴＱ１用のソース・ドレイン領域ＳＤとＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤとは、異なるイオン注入で形成する。
【００５８】
また、ＭＩＳＦＥＴＱ１とＭＩＳＦＥＴＱ２とが同じ導電型である場合（両方ともｎチャネル型であるか、あるいは両方ともｐチャネル型である場合）は、ＭＩＳＦＥＴＱ１用のエクステンション領域ＥＸとＭＩＳＦＥＴＱ２用のエクステンション領域ＥＸとは、同じイオン注入で形成しても、異なるイオン注入で形成してもよい。一方、ＭＩＳＦＥＴＱ１とＭＩＳＦＥＴＱ２とが異なる導電型である場合（一方がｎチャネル型で他方がｐチャネル型の場合）は、ＭＩＳＦＥＴＱ１用のエクステンション領域ＥＸとＭＩＳＦＥＴＱ２用のエクステンション領域ＥＸとは、異なるイオン注入で形成する。
【００５９】
次に、図１２に示されるように、サイドウォールスペーサＳＷを等方性エッチングする（図２のステップＳ１３）。このステップＳ１３のエッチングは、好ましくはウェットエッチングにより行うことができる。なお、図１２では、ステップＳ１３のエッチングを行う前の段階（すなわち図１１の段階）における、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の表面の位置を、点線で示してある。
【００６０】
ステップＳ１３のエッチング（等方性エッチング）は、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件（エッチング条件）で、エッチングを行う。すなわち、ステップＳ１３では、絶縁膜ＩＬ３のエッチング速度よりも絶縁膜ＩＬ２のエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行う。換言すれば、ステップＳ１３のエッチング（等方性エッチング）は、絶縁膜ＩＬ２よりも絶縁膜ＩＬ３がエッチングされやすい条件（エッチング条件）で、エッチングを行う。すなわち、ステップＳ１３では、絶縁膜ＩＬ２のエッチング速度よりも絶縁膜ＩＬ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。絶縁膜ＩＬ２と絶縁膜ＩＬ３とは異なる絶縁材料により形成されているため、絶縁膜ＩＬ２に対する絶縁膜ＩＬ３のエッチング選択比を確保することができる。
【００６１】
このため、ステップＳ１３のエッチング工程では、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３が選択的にエッチングされ、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ２は、エッチングが抑えられることになる。また、ステップＳ１３は等方性のエッチングであるため、ステップＳ１３のエッチング工程では、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３は、横方向（すなわち、そのサイドウォールスペーサＳＷが形成されているゲート電極ＧＥのゲート長方向に略平行な方向）にもエッチング（サイドエッチング）される。
【００６２】
このため、ステップＳ１３のエッチング工程を行うと、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。すなわち、ステップＳ１３のエッチング工程の前後で、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。
【００６３】
つまり、ステップＳ１３のエッチング工程の前は、サイドウォールスペーサＳＷの厚みは厚みＴ４であったが、ステップＳ１３のエッチング工程を行うと、サイドウォールスペーサＳＷの厚みは、厚みＴ４よりも小さな厚みＴ５となる（Ｔ５＜Ｔ４）。この厚みＴ５は、ステップＳ１３のエッチング工程を行った直後のサイドウォールスペーサＳＷの厚みである。
【００６４】
ここで、サイドウォールスペーサＳＷの厚み（例えば厚みＴ４，Ｔ５）を言うときは、ゲート長方向（そのサイドウォールスペーサＳＷが側壁に形成されているゲート電極ＧＥのゲート長方向に対応）に沿った方向の厚み（寸法）に対応している。また、サイドウォールスペーサＳＷの厚みは、サイドウォールスペーサＳＷのゲート電極ＧＥの側壁に（側壁絶縁膜ＳＰを介して）隣接している側の側面から、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面（側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面）までの距離に対応している。
【００６５】
ステップＳ１３では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３が横方向（ゲート電極ＧＥのゲート長方向に略平行な方向）にもエッチングされることで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面（側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面）が、ゲート電極ＧＥ側に後退する。このため、ステップＳ１３のエッチング工程を行うことにより、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。
【００６６】
また、ステップＳ１３のエッチングを行うことにより、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面（側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面）よりも突出した状態になる。
【００６７】
すなわち、ステップＳ１３のエッチング工程を行う直前は、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）上に延在する部分の端部ＥＧは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面と、ほぼ一致（整合）した位置にある。しかしながら、ステップＳ１３のエッチングでは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３はサイドエッチングが進むのに対して、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２はエッチング自体が抑えられる。このため、ステップＳ１３のエッチング工程を行うと、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。ここで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とは、側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面である。
【００６８】
また、ステップＳ１３の前は、サイドウォールスペーサＳＷは、絶縁膜ＩＬ２と絶縁膜ＩＬ３とにより形成されているが、ステップＳ１３では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３全体を除去するのではなく、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の一部（表層部分）をエッチングして除去する。このため、ステップＳ１３後も、サイドウォールスペーサＳＷは、絶縁膜ＩＬ２と絶縁膜ＩＬ３とにより形成されている。
【００６９】
また、ステップＳ１３では、半導体基板ＳＢの基板領域（Ｓｉ領域）が、できるだけエッチングされないようにすることが好ましい。このため、ステップＳ１３では、絶縁膜ＩＬ３のエッチング速度よりも半導体基板ＳＢのエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。換言すれば、ステップＳ１３では、半導体基板ＳＢのエッチング速度よりも絶縁膜ＩＬ３のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。つまり、ステップＳ１３では、絶縁膜ＩＬ３よりも半導体基板ＳＢがエッチングされにくいようなエッチング条件で、エッチングを行うことが好ましい。これにより、ステップＳ１３において、サイドウォールスペーサＳＷを構成していた絶縁膜ＩＬ３をエッチングにより除去するとともに、半導体基板ＳＢがエッチングされるのを抑制または防止することができる。
【００７０】
ステップＳ１３では、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３を、等方的かつ選択的にエッチングできるエッチング法を用いることが好ましく、ウェットエッチングが好ましい。また、窒化シリコンは、酸化シリコンやシリコンなどに対して高選択比のエッチングが可能であり、この場合、ウェットエッチングを好適に用いることができる。このため、絶縁膜ＩＬ２が酸化シリコンからなり、絶縁膜ＩＬ３が窒化シリコンからなる場合は、ウェットエッチングにより、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３を等方的にエッチングしてサイドウォールスペーサＳＷの厚みを薄くするとともに、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ２と半導体基板ＳＢのエッチングを的確に抑制または防止できる。この場合、ウェットエッチングの薬液としては、熱リン酸などを好適に用いることができる。熱リン酸の温度は、必要に応じて設定できるが、一例として１５０℃程度を例示できる。従って、絶縁膜ＩＬ２と絶縁膜ＩＬ３とは異なる材料からなるが、絶縁膜ＩＬ３が窒化シリコン膜で、かつ絶縁膜ＩＬ２が酸化シリコン膜であれば、より好ましい。
【００７１】
つまり、半導体基板ＳＢおよび絶縁膜ＩＬ２に対する絶縁膜ＩＬ３の高いエッチング選択比を確保できるように、絶縁膜ＩＬ２および絶縁膜ＩＬ３の各材料を選択することが好ましく、この観点で、絶縁膜ＩＬ３を窒化シリコン膜とし、かつ、絶縁膜ＩＬ２を酸化シリコン膜とすることは好適である。
【００７２】
次に、これまでのイオン注入で導入した不純物の活性化のための熱処理（アニール処理）を行う（図１のステップＳ１４）。このステップＳ１４の熱処理（アニール処理）は、例えば、１０２５℃程度のスパイクアニール（最高温度（ここでは１０２５℃）での保持時間が１秒未満のアニール処理）により行うことができる。このステップＳ１４の熱処理により、エクステンション領域ＥＸおよびソース・ドレイン領域ＳＤに導入されている不純物（ドーパント）が活性化される。
【００７３】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により後述の金属シリサイド層ＳＬを形成するが、その前に、金属シリサイド層ＳＬの形成を防止すべき領域に、金属シリサイド層ＳＬの形成を防ぐ後述のシリサイドブロック膜ＢＫを形成する。以下、具体的に説明する。
【００７４】
まず、図１３に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤを覆うように、絶縁膜ＩＬ４を形成（堆積）する（図２のステップＳ１５）。絶縁膜ＩＬ４は、例えば酸化シリコン膜とすることができ、ＣＶＤ法などにより形成することができる。絶縁膜ＩＬ４の厚み（形成膜厚）は、例えば１５〜２５ｎｍ程度とすることができる。他の形態として、絶縁膜ＩＬ４を窒化シリコン膜とすることもできる。
【００７５】
次に、フォトリソグラフィ法を用いて、絶縁膜ＩＬ４上にフォトレジストパターン（レジストパターン）ＰＲ１を形成する。このフォトレジストパターンＰＲ１は、後述のシリサイドブロック膜ＢＫを形成する予定の領域に形成される。
【００７６】
次に、フォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ４をエッチングしてパターニングすることにより、図１４に示されるように、シリサイドブロック膜ＢＫを形成する（図２のステップＳ１６）。ステップＳ１６のエッチングは、ドライエッチング、またはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせを用いることができる。ウェットエッチングを用いる場合、絶縁膜ＩＬ４が酸化シリコン膜であれば、エッチング液としては、例えばフッ酸などを用いることができる。その後、フォトレジストパターンＰＲ１を除去し、図１４には、フォトレジストパターンＰＲ１を除去した段階が示されている。シリサイドブロック膜ＢＫは、パターニングされた絶縁膜ＩＬ４からなる。
【００７７】
図１４の場合、ＭＩＳＦＥＴＱ１を形成した領域からは、ステップＳ１６で絶縁膜ＩＬ４が除去されるため、ＭＩＳＦＥＴＱ１を形成した領域にはシリサイドブロック膜ＢＫは形成されない。すなわち、ステップＳ１６では、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤ上から絶縁膜ＩＬ４がエッチングにより除去されるため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫは形成されない。これは、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥとソース・ドレイン領域ＳＤについては、後で金属シリサイド層ＳＬを形成するためである。
【００７８】
一方、図１４の場合、ＭＩＳＦＥＴＱ２を形成した領域には、ステップＳ１６で絶縁膜ＩＬ４が残されるため、ＭＩＳＦＥＴＱ２を形成した領域にはシリサイドブロック膜ＢＫが形成される。すなわち、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤ上には、絶縁膜ＩＬ４が残されることでシリサイドブロック膜ＢＫが形成される。これは、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥとソース・ドレイン領域ＳＤについては、後で金属シリサイド層ＳＬが形成されないようにするためである。
【００７９】
但し、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤにおいて、後でコンタクトホールＣＴを形成する領域（後述するコンタクトホールＣＴから露出される領域）には、コンタクト抵抗低減のために金属シリサイド層ＳＬを形成することが好ましい。このため、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤにおいて、一部の領域（後でコンタクトホールＣＴを形成する領域を含む）にはシリサイドブロック膜ＢＫを形成せず、それ以外の領域に、シリサイドブロック膜ＢＫを形成する。従って、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤについては、そのソース・ドレイン領域ＳＤの少なくとも一部上にステップＳ１６で絶縁膜ＩＬ４を残してシリサイドブロック膜ＢＫを形成し、シリサイドブロック膜ＢＫで覆われた部分のソース・ドレイン領域ＳＤに、後述の金属シリサイド層ＳＬが形成されないようにする。
【００８０】
つまり、シリサイドブロック膜ＢＫは、半導体基板ＳＢの表層部に形成された半導体領域（例えばソース・ドレイン領域ＳＤ）や半導体基板ＳＢ上に形成された半導体領域（例えばゲート電極やポリシリコン抵抗素子）のうち、サリサイドプロセスで金属シリサイド層ＳＬを形成したくない領域を覆うように形成し、シリサイド化を防止するための膜である。シリサイドブロック膜ＢＫは、絶縁材料からなる。
【００８１】
このようにしてシリサイドブロック膜ＢＫを形成した後、サリサイド技術により金属シリサイド層ＳＬを形成する（図２のステップＳ１７）。以下、ステップＳ１７の金属シリサイド層ＳＬ形成工程について、具体的に説明する。
【００８２】
まず、図１５に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、ソース・ドレイン領域ＳＤおよびシリサイドブロック膜ＢＫを覆うように、金属膜（金属層）ＭＥを形成（堆積）する。金属膜ＭＥは、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。この際、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されていなかったため、金属膜ＭＥは、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤに接触している。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されているため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤは、シリサイドブロック膜ＢＫで覆われていない領域（すなわち後でコンタクトホールＣＴを形成する領域）を除き、金属膜ＭＥに接触していない。金属膜ＭＥの厚さ（形成膜厚）は、後でどの程度の厚さの金属シリサイド層ＳＬを形成するかなどにもよるが、一例として２０ｎｍ程度を例示できる。
【００８３】
次に、熱処理により、金属膜ＭＥと、ゲート電極ＧＥ（を構成するＳｉ）およびソース・ドレイン領域ＳＤ（を構成するＳｉ）とを反応させることにより、図１６に示されるように、金属と半導体の反応層である金属シリサイド層ＳＬを形成する。ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの各上部（上層部）と金属膜ＭＥとが反応することにより金属シリサイド層ＳＬが形成されるので、金属シリサイド層ＳＬは、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの各表面（上層部）に形成される。このときの熱処理には、例えばランプアニールなどを用いることができる。その後、未反応の（余剰の）金属膜ＭＥを除去する。図１６は、この段階（金属膜ＭＥの未反応部分を除去した段階）、が示されている。また、他の形態として、金属膜ＭＥの形成後に、１回目の熱処理を行って金属膜ＭＥとゲート電極ＧＥおよびソース・ドレイン領域ＳＤとを反応させてから、未反応の（余剰の）金属膜ＭＥを一旦除去し、その後、２回目の熱処理を行って、金属シリサイド層ＳＬを形成することもできる。金属シリサイド層ＳＬを形成したことで、拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
【００８４】
ソース・ドレイン領域ＳＤ上に形成される金属シリサイド層ＳＬは、金属（金属膜ＭＥを構成していた金属）とソース・ドレイン領域ＳＤとの反応層であり、従って、金属（金属膜ＭＥを構成していた金属）とソース・ドレイン領域ＳＤを構成する元素との化合物層（金属化合物層）である。ゲート電極ＧＥ上に形成される金属シリサイド層ＳＬは、金属（金属膜ＭＥを構成していた金属）とゲート電極ＧＥとの反応層であり、従って、金属（金属膜ＭＥを構成していた金属）とゲート電極ＧＥを構成する元素との化合物層（金属化合物層）である。
【００８５】
半導体基板ＳＢがシリコン基板でゲート電極ＧＥがポリシリコンゲート電極の場合は、金属シリサイド層ＳＬは、金属膜ＭＥを構成する金属元素のシリサイド（つまり金属シリサイド）により構成される。この場合、金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＳＬはコバルトシリサイド層となり、金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＳＬはニッケルシリサイド層となり、金属膜ＭＥがニッケル白金合金膜の場合は、金属シリサイド層ＳＬはニッケル白金シリサイド層となる。
【００８６】
ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されていなかった。このため、金属膜ＭＥ形成すると、図１５にも示されるように、金属膜ＭＥはＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤに接触する。従って、熱処理を行うと、金属膜ＭＥが、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤと反応できるため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤの各上部（上層部）に金属シリサイド層ＳＬが形成される。
【００８７】
一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されていた。このため、金属膜ＭＥ形成すると、図１５にも示されるように、金属膜ＭＥは、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤには、シリサイドブロック膜ＢＫで覆われていない領域（すなわち後でコンタクトホールＣＴを形成する領域）を除き、接触してない。従って、熱処理を行っても、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤは、シリサイドブロック膜ＢＫで覆われていない領域を除き、金属膜ＭＥと反応しない。このため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤには、シリサイドブロック膜ＢＫで覆われていない領域を除き、金属シリサイド層ＳＬは形成されない。
【００８８】
つまり、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、その上にシリサイドブロック膜ＢＫを形成しなかったため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのほぼ全体の上部（上層部）に金属シリサイド層ＳＬが形成される。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、一部を除き、その上にシリサイドブロック膜ＢＫを形成した。このため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われなかった部分の上部（上層部）には金属シリサイド層ＳＬが形成されるが、シリサイドブロック膜ＢＫで覆われた部分には金属シリサイド層ＳＬは形成されない。すなわち、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われた部分には、金属膜ＭＥとソース・ドレイン領域ＳＤとの反応層（金属シリサイド層ＳＬ）は形成されず、また、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥのうち、シリサイドブロック膜ＢＫで覆われた部分には、金属膜ＭＥとゲート電極ＧＥとの反応層（金属シリサイド層ＳＬ）は形成されない。
【００８９】
なお、本実施の形態では、シリサイドブロック膜ＢＫで覆わないＭＩＳＦＥＴにおいて、ソース・ドレイン領域ＳＤおよびゲート電極ＧＥの両方に金属シリサイド層ＳＬを形成する場合について説明したが、他の形態として、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成するが、ゲート電極ＧＥ上には金属シリサイド層ＳＬを形成しない場合もあり得る。例えば、ゲート電極ＧＥを導電膜と導電膜上の絶縁膜との積層構造とした場合や、ゲート電極を半導体膜ではなく金属膜または金属化合物膜で形成した場合などである。このような場合は、ステップＳ１７において、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成するが、ゲート電極ＧＥ上には、シリサイドブロック膜ＢＫで覆われていなくとも、金属シリサイド層ＳＬは形成されない。
【００９０】
上述のようにして金属シリサイド層ＳＬを形成した後、図１７に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、金属シリサイド層ＳＬおよびシリサイドブロック膜ＢＫを覆うように、絶縁膜ＩＬ５を形成する（図２のステップＳ１８）。それから、図１８に示されるように、半導体基板ＳＢの主面（主面全面）上に、すなわち絶縁膜ＩＬ５上に、絶縁膜（層間絶縁膜）ＩＬ６を形成する（図２のステップＳ１９）。
【００９１】
ステップＳ１８（絶縁膜ＩＬ５形成工程）およびステップＳ１９（絶縁膜ＩＬ６形成工程）を行うことにより、絶縁膜ＩＬ５と絶縁膜ＩＬ５上の絶縁膜ＩＬ６との積層膜が、半導体基板ＳＢ上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、金属シリサイド層ＳＬおよびシリサイドブロック膜ＢＫを覆うように形成された状態となる。
【００９２】
絶縁膜ＩＬ６は、主として層間絶縁膜として機能する絶縁膜であり、絶縁膜ＩＬ５は、後でコンタクトホールＣＴを形成するために絶縁膜ＩＬ６をエッチングする際に、エッチングストッパ膜として機能する絶縁膜である。絶縁膜ＩＬ５と絶縁膜ＩＬ６とは、互いに異なる絶縁材料からなり、絶縁膜ＩＬ５は、好ましくは窒化シリコン膜とすることができ、絶縁膜ＩＬ６は、好ましくは酸化シリコン膜とすることができる。絶縁膜ＩＬ６の形成膜厚（堆積膜厚）は、好ましくは、絶縁膜ＩＬ５の形成膜厚（堆積膜厚）よりも厚い。絶縁膜ＩＬ５の厚み（形成膜厚）は、例えば２０〜４０ｎｍ程度とすることができる。また、絶縁膜ＩＬ５は、例えばＣＶＤ法などを用いて形成することができ、また、絶縁膜ＩＬ６は、例えばＣＶＤ法などを用いて形成することができる。
【００９３】
絶縁膜ＩＬ６は、好ましくは酸化シリコン膜であり、この酸化シリコン膜は、酸化シリコンを主体とする絶縁膜であるが、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を含有させることもできる。
【００９４】
絶縁膜ＩＬ６の形成後、必要に応じて、絶縁膜ＩＬ６の上面をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法で研磨するなどして絶縁膜ＩＬ６の上面の平坦性を高めることもできる。すなわち、絶縁膜ＩＬ６の上面を平坦化処理することができる。
【００９５】
次に、図１９および図２０に示されるように、絶縁膜ＩＬ６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ６，ＩＬ５の積層膜をドライエッチングすることにより、絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホール（貫通孔、孔）ＣＴを形成する（図２のステップＳ２０）。コンタクトホールＣＴは、絶縁膜ＩＬ６，ＩＬ５の積層膜を貫通するように形成される。ステップＳ２０のコンタクトホールＣＴ形成工程は、次のように行うことができる。
【００９６】
コンタクトホールＣＴを形成するには、まず、図１９に示されるように、絶縁膜ＩＬ５（窒化シリコン膜）に比較して絶縁膜ＩＬ６（酸化シリコン膜）がエッチングされやすい条件で絶縁膜ＩＬ６のドライエッチングを行い、絶縁膜ＩＬ５をエッチングストッパ膜（エッチング停止膜）として機能させることで、絶縁膜ＩＬ６にコンタクトホールＣＴを形成する。この段階では、コンタクトホールＣＴは絶縁膜ＩＬ５を貫通しておらず、コンタクトホールＣＴの底部では、絶縁膜ＩＬ５が露出された状態となる。それから、図２０に示されるように、絶縁膜ＩＬ６（酸化シリコン膜）に比較して絶縁膜ＩＬ５（窒化シリコン膜）がエッチングされやすい条件でコンタクトホールＣＴの底部の絶縁膜ＩＬ５をドライエッチングして除去することで、貫通孔（絶縁膜ＩＬ６，ＩＬ５の積層膜を貫通する孔）としてのコンタクトホールＣＴが形成される。コンタクトホールＣＴ形成時（絶縁膜ＩＬ６のエッチング時）に絶縁膜ＩＬ５をエッチングストッパ膜として機能させたことで、コンタクトホールＣＴの掘り過ぎや下地のダメージなどを抑制または防止することができる。
【００９７】
コンタクトホールＣＴは、例えば、ソース・ドレイン領域ＳＤの上部やゲート電極ＧＥの上部（すなわちソース・ドレイン領域ＳＤの上層部分に形成された金属シリサイド層ＳＬの上部やゲート電極ＧＥの上層部分に形成された金属シリサイド層ＳＬの上部）などに形成される。ソース・ドレイン領域ＳＤの上部に形成されたコンタクトホールＣＴの底部では、ソース・ドレイン領域ＳＤ上の金属シリサイド層ＳＬが露出され、また、ゲート電極ＧＥの上部に形成されたコンタクトホールＣＴの底部では、ゲート電極ＧＥ上の金属シリサイド層ＳＬが露出される。
【００９８】
次に、図２１に示されるように、コンタクトホールＣＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（図２のステップＳ２１）。プラグＰＧを形成すると、コンタクトホールＣＴはプラグＰＧで埋め込まれた状態となる。プラグＰＧは、次のようにして形成することができる。
【００９９】
プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ６上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによってバリア導体膜上にコンタクトホールＣＴを埋めるように形成する。その後、コンタクトホールＣＴの外部（絶縁膜ＩＬ６上）の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ６の上面が露出し、絶縁膜ＩＬ６，ＩＬ５のコンタクトホールＣＴ内に埋め込まれて残存するバリア導体膜および主導体膜により、プラグＰＧが形成される。なお、図面の簡略化のために、図２１では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
【０１００】
ソース・ドレイン領域ＳＤの上部に形成されたプラグＰＧ（すなわちソース・ドレイン領域ＳＤの上部に形成されたコンタクトホールＣＴに埋め込まれたプラグＰＧ）は、その底部でソース・ドレイン領域ＳＤの表面上の金属シリサイド層ＳＬに接して電気的に接続される。このため、後述の配線Ｍ１からプラグＰＧを通じて、ソース・ドレイン領域ＳＤの表面上の金属シリサイド層ＳＬに（従って金属シリサイド層ＳＬの下のソース・ドレイン領域ＳＤに）、所望の電位（ソース電位またはドレイン電位）を供給することが可能となる。
【０１０１】
また、図示はしないけれども、コンタクトホールＣＴおよびそこに埋め込まれたプラグＰＧがゲート電極ＧＥの上部にも形成された場合は、そのプラグＰＧは、そのプラグＰＧの底部でゲート電極ＧＥあるいはその表面の金属シリサイド層ＳＬに接して電気的に接続される。
【０１０２】
次に、図２２に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に、配線形成用の絶縁膜ＩＬ７を形成する。絶縁膜ＩＬ７は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
【０１０３】
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜ＩＬ７の所定の領域に配線溝（配線Ｍ１を埋め込むための溝）を形成した後、半導体基板ＳＢの主面上（すなわち配線溝の底部および側壁上を含む絶縁膜ＩＬ７上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去して、配線溝内に、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２２では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ソース・ドレイン領域ＳＤやゲート電極ＧＥなどと電気的に接続される。
【０１０４】
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
【０１０５】
また、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、同一の半導体基板ＳＢにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することもできる。これは、後述の実施の形態２についても同様である。
【０１０６】
＜検討例について＞
デバイスの微細化が進み、ＭＩＳＦＥＴのゲート電極やサイドウォールスペーサの寸法が小さくなってきている。サイドウォールスペーサの厚み（後述の厚みＴ６に対応）が小さくなると、エクステンション領域に対するソース・ドレイン領域の影響が相対的に強くなりやすい。つまり、エクステンション領域およびソース・ドレイン領域の不純物プロファイルは、ソース・ドレイン領域のエクステンション領域への回り込みが顕著になる不純物プロファイルとなってしまう。また、ゲート電極のゲート長も小さくなってきているため、短チャネル特性と基板リーク電流への対策が両立できるように、エクステンション領域を形成するイオン注入の条件が設定される。このため、実効ゲート長を稼ぎ、かつ接合が急峻にならないようにするために、エクステンション領域およびソース・ドレイン領域の不純物プロファイルは、エクステンション領域のチャネル形成領域側の端部がソース・ドレイン領域側に後退する不純物プロファイルになってしまう。
【０１０７】
このとき、サイドウォールスペーサの厚みが変動したときに、ＭＩＳＦＥＴの電気的特性、例えばソース・ドレイン電流が変動しやすくなるという問題が生じてしまう。このため、ＭＩＳＦＥＴの電気的特性の観点、例えばサイドウォールスペーサの厚みがばらついた（変動した）ときのソース・ドレイン電流の変動を抑制する観点からは、サイドウォールスペーサの厚みを大きくする（従ってゲート長方向でのエクステンション領域の寸法を大きくする）ことが望ましい。しかしながら、サイドウォールスペーサの厚みを大きくすることは、後述の図２３〜図２８で説明するような問題（プラグの導通不良など）につながってしまい、コンタクトホールの加工性の観点では不利となる。
【０１０８】
以下、検討例を参照して具体的に説明する。
【０１０９】
図２３〜図２８は、本発明者が検討した第１検討例の半導体装置の製造工程中の要部断面図である。なお、図２３〜図２８には、ソース・ドレイン領域ＳＤ２を共有してゲート長方向に２つのＭＩＳＦＥＴＱ３，Ｑ４（のゲート電極ＧＥ）が隣り合っている場合について、図示してある。図２３〜図２８に示されるように、ｐ型ウエルＰＷ１にＭＩＳＦＥＴＱ３，Ｑ４が形成され、ＭＩＳＦＥＴＱ３のゲート電極ＧＥとＭＩＳＦＥＴＱ４のゲート電極ＧＥとがゲート長方向に隣り合っており、ＭＩＳＦＥＴＱ３のゲート電極ＧＥとＭＩＳＦＥＴＱ４のゲート電極ＧＥとの間に配置されたソース・ドレイン領域ＳＤ２が、ＭＩＳＦＥＴＱ３とＭＩＳＦＥＴＱ４とで共有されている。
【０１１０】
第１検討例においても、上記ステップＳ１で半導体基板ＳＢを準備し、上記ステップＳ２で素子分離領域ＳＴを形成し、上記ステップＳ３でｐ型ウエルＰＷ１を形成し、上記ステップＳ４でゲート絶縁膜ＧＩを形成し、上記ステップＳ５でゲート電極ＧＥを形成し、上記ステップＳ６，Ｓ７で側壁絶縁膜ＳＰを形成し、上記ステップＳ８でエクステンション領域ＥＸを形成する。ここまでの工程は、本実施の形態と同様である。それから、第１検討例では、半導体基板ＳＢの主面上に、ゲート電極ＧＥを覆うように、サイドウォールスペーサＳＷ２形成用の絶縁膜を形成してから、その絶縁膜を異方性エッチング技術によりエッチバックすることにより、ゲート電極ＧＥの両方の側壁上にサイドウォールスペーサＳＷ２を形成する。その後、ゲート電極ＧＥおよびサイドウォールスペーサＳＷ２をマスク（イオン注入阻止マスク）として半導体基板ＳＢにイオン注入することで、上記ソース・ドレイン領域ＳＤ相当するソース・ドレイン領域ＳＤ２を形成する。それから、第１検討例の場合は、上記ステップＳ１３（サイドウォールスペーサを等方性エッチングする工程）を行うことなく、サリサイド技術により上記金属シリサイド層ＳＬに相当する金属シリサイド層ＳＬ２を、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤ２の各上部（上層部）に形成する。このようにして、図２３の構造が得られる。
【０１１１】
それから、第１検討例では、図２４に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２および金属シリサイド層ＳＬ２を覆うように、上記絶縁膜ＩＬ５に相当する絶縁膜ＩＬ１５（窒化シリコン膜）を形成し、この絶縁膜ＩＬ１５上に、図２５に示されるように、上記絶縁膜ＩＬ６に相当する絶縁膜ＩＬ１６（酸化シリコン膜）を形成する。
【０１１２】
それから、第１検討例では、図２６に示されるように、絶縁膜ＩＬ１６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ１６，ＩＬ１５の積層膜をドライエッチングすることにより、絶縁膜ＩＬ１６，ＩＬ１５の積層膜にコンタクトホールＣＴ２を形成する。
【０１１３】
コンタクトホールＣＴ２を形成する際には、まず、絶縁膜ＩＬ１５（窒化シリコン膜）に比較して絶縁膜ＩＬ１６（酸化シリコン膜）がエッチングされやすい条件で絶縁膜ＩＬ１６（酸化シリコン膜）のドライエッチングを行い、絶縁膜ＩＬ１５（窒化シリコン膜）をエッチングストッパ膜として機能させることで、絶縁膜ＩＬ１６（酸化シリコン膜）にコンタクトホールＣＴ２を形成する。それから、絶縁膜ＩＬ１６（酸化シリコン膜）に比較して絶縁膜ＩＬ１５（窒化シリコン膜）がエッチングされやすい条件でコンタクトホールＣＴ２の底部の絶縁膜ＩＬ１５（窒化シリコン膜）をドライエッチングすることで、コンタクトホールＣＴ２が形成される。
【０１１４】
それから、図２７に示されるように、コンタクトホールＣＴ２内に、上記プラグＰＧに相当する導電性のプラグＰＧ２を埋め込む。その後、第１検討例では、図２８に示されるように、プラグＰＧ２が埋め込まれた絶縁膜ＩＬ１６上に上記絶縁膜ＩＬ７に相当する絶縁膜ＩＬ１７を形成し、ダマシン法を用いて上記配線Ｍ１に相当する配線Ｍ２を形成する。
【０１１５】
図２３〜図２８に示されるような第１検討例の場合、以下のような課題があることが、本発明者の検討により分かった。
【０１１６】
すなわち、ソース・ドレイン領域（ＳＤ２）を間に挟んで（共有して）ゲート長方向に隣り合うゲート電極ＧＥの間隔Ｗ１（間隔Ｗ１は図２３に示してある）は、半導体素子の小型化（微細化）に伴い、小さくなる傾向にある。ゲート電極ＧＥの側壁上にはサイドウォールスペーサＳＷ２が形成されているため、ゲート電極ＧＥの間隔Ｗ１が小さくなると、それらゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷ２の隣接間隔Ｗ２（隣接間隔Ｗ２は図２３に示してある）も小さくなる。
【０１１７】
なお、Ｗ１＝Ｗ２＋Ｔ６×２＋Ｔ７×２の関係が成り立ち、ここでＴ６（厚みＴ６は図２３に示してある）は、サイドウォールスペーサＳＷ２の厚み（ゲート長方向に沿った方向の厚み）である。また、Ｔ７は、側壁絶縁膜ＳＰの厚み（ゲート長方向に沿った方向の厚み）である（但し厚みＴ７は図示していない）。
【０１１８】
このため、絶縁膜ＩＬ１５を形成する際には、絶縁膜ＩＬ１５は、サイドウォールスペーサＳＷ２間の狭い隙間（領域）にも堆積することになる。
【０１１９】
絶縁膜ＩＬ１５の成膜工程において、絶縁膜ＩＬ１５を厚み（堆積膜厚）Ｔ８で堆積させた場合を仮定する。この場合、サイドウォールスペーサＳＷ２間の狭い隙間（領域）を埋め込む絶縁膜ＩＬ１５に着目すると、半導体基板ＳＢの主面に垂直な方向での絶縁膜ＩＬ１５の厚みＴ９は、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が小さくなると、大きくなる。
【０１２０】
すなわち、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が絶縁膜ＩＬ１５の堆積膜厚Ｔ８の２倍以上（すなわちＷ２≧Ｔ８×２）の場合は、サイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９は、ほぼ絶縁膜ＩＬ１５の堆積膜厚Ｔ８と同じ（Ｔ９＝Ｔ８）である。但し、厚みＴ９は、半導体基板ＳＢの主面に垂直な方向の厚みである。しかしながら、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が絶縁膜ＩＬ１５の堆積膜厚Ｔ８の２倍よりも小さい（すなわちＷ２＜Ｔ８×２）場合は、サイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９は、絶縁膜ＩＬ１５の堆積膜厚Ｔ８よりも大きくなる（Ｔ９＞Ｔ８）。そして、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が小さくなるほど、サイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９は大きくなってしまう。
【０１２１】
サイドウォールスペーサＳＷ２の隣接間隔Ｗ２が小さくなることで、サイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９が大きくなると、次の様な課題が生じてしまう。すなわち、隣接間隔Ｗ２で隣り合うサイドウォールスペーサＳＷ２間のソース・ドレイン領域ＳＤ２上にコンタクトホールＣＴ２を形成するエッチング工程において、絶縁膜ＩＬ１５の厚みＴ９が大きいことにより、コンタクトホールＣＴ２の底部で絶縁膜ＩＬ１５のエッチング残りが発生しやすくなる。図２６では、コンタクトホールＣＴ２の底部における絶縁膜ＩＬ１５のエッチング残りを、符号ＩＬ１５ａを付して示してある。コンタクトホールＣＴ２の底部において、絶縁膜ＩＬ１５のエッチング残りＩＬ１５ａがあると、そのコンタクトホールＣＴ２内にプラグＰＧ２を形成したときに、プラグＰＧ２とソース・ドレイン領域ＳＤ２上の金属シリサイド層ＳＬ２上との間に絶縁膜ＩＬ１５のエッチング残りＩＬ１５ａが介在し、プラグＰＧ２の導通不良を招く虞がある。プラグＰＧ２の導通不良は、半導体装置の製造歩留まりを低下させてしまう。
【０１２２】
コンタクトホールＣＴ２の底部での絶縁膜ＩＬ１５のエッチング残りＩＬ１５ａに起因したプラグＰＧ２の導通不良を防ぐために、コンタクトホールＣＴ２形成工程における絶縁膜ＩＬ１５のエッチング工程でオーバーエッチングを大きくすることも考えられる。しかしながら、この場合、絶縁膜ＩＬ１５が堆積膜厚Ｔ８と同じ厚みで形成されている領域（すなわちサイドウォールスペーサＳＷ２同士が近接している領域以外の領域）に形成されるコンタクトホールＣＴ２については、そのコンタクトホールＣＴ２の掘り過ぎや下地のダメージを招いてしまう。
【０１２３】
また、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２を大きくするために、サイドウォールスペーサＳＷ２を形成する際に、サイドウォールスペーサＳＷ２の厚みＴ６が薄くなるように、サイドウォールスペーサＳＷ２を形成することも考えられる。サイドウォールスペーサＳＷ２の厚みＴ６は、サイドウォールスペーサＳＷ２形成用の絶縁膜の厚みにより制御することができる。このため、比較的薄い厚みでサイドウォールスペーサＳＷ２形成用の絶縁膜を形成し、この薄い絶縁膜を異方性エッチング技術によりエッチバックすることでサイドウォールスペーサＳＷ２を形成すれば、サイドウォールスペーサＳＷ２の厚みＴ６を薄くでき、それによって、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２を大きくすることができる。しかしながら、この場合、薄い厚みのサイドウォールスペーサＳＷ２をマスク（イオン注入阻止マスク）としてソース・ドレイン領域ＳＤ２を形成することになる。
【０１２４】
しかしながら、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６により、ＬＤＤ構造におけるエクステンション領域ＥＸの寸法（ゲート長方向（従ってチャネル長方向）の寸法）が制御される。このため、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６を薄くすると、チャネル形成領域とソース・ドレイン領域ＳＤ２との間に介在するエクステンション領域ＥＸの寸法（チャネル長方向の寸法）が小さくなる。しかしながら、ＭＩＳＦＥＴの特性を考慮すると、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６を大きくしたい要求がある。その一例を、図２９のグラフを参照して説明する。
【０１２５】
図２９は、サイドウォールスペーサＳＷ２の厚みＴ６とソース・ドレイン電流Ｉｄｓとの相関を示すグラフである。図２９からも分かるように、サイドウォールスペーサＳＷ２の厚みＴ６を増加するほど、ソース・ドレイン電流Ｉｄｓが減少する傾向にある。しかしながら、図２９のグラフは完全な直線ではなく、サイドウォールスペーサＳＷ２の厚みＴ６が大きくなると、図２９のグラフの傾きは小さくなっている。
【０１２６】
このことは、サイドウォールスペーサＳＷ２の厚みＴ６が製造条件の変動などにより設計値から変動した場合に、ソース・ドレイン電流Ｉｄｓが設計値から変動する量は、サイドウォールスペーサＳＷ２の厚みＴ６が大きい方が、小さくなることを示している。つまり、製造条件の変動などによりサイドウォールスペーサＳＷ２の厚みＴ６が設計値から変動した場合、ＭＩＳＦＥＴの特性（例えばソース・ドレイン電流Ｉｄｓ）の変動量は、サイドウォールスペーサＳＷ２の厚みＴ６が大きい方が、小さくなる。このため、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６はある程度の大きさを確保することが好ましく、これにより、たとえ製造条件の変動などによりサイドウォールスペーサＳＷ２の厚みＴ６が設計値から変動したとしても、ＭＩＳＦＥＴの特性（例えばソース・ドレイン電流Ｉｄｓ）が変動するのを抑制することができるようになる。
【０１２７】
このため、ＭＩＳＦＥＴの特性向上のためには、ソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６を大きくしたいが、これは、サイドウォールスペーサＳＷ２の隣接間隔Ｗ２の縮小につながり、上述のように、コンタクトホールＣＴ２形成時の課題の発生につながる。
【０１２８】
＜本実施の形態の主要な特徴について＞
本実施の形態では、ステップＳ９で半導体基板ＳＢ上に、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ２を形成してから、ステップＳ１０で絶縁膜ＩＬ２上に絶縁膜ＩＬ３を形成し、その後、ステップＳ１１で絶縁膜ＩＬ３および絶縁膜ＩＬ２をエッチバックすることにより、ゲート電極ＧＥの側壁上に絶縁膜ＩＬ２および絶縁膜ＩＬ３からなるサイドウォールスペーサＳＷを形成する。それから、ステップＳ１２で、ゲート電極ＧＥおよびサイドウォールスペーサＳＷをマスクとして半導体基板ＳＢにイオン注入を行うことにより、半導体基板にＭＩＳＦＥＴ用のソース・ドレイン領域ＳＤを形成する。その後、ステップＳ１３で、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件で、サイドウォールスペーサＳＷを等方性エッチングして、サイドウォールスペーサＳＷの厚みを小さくする。更に、その後で、ステップＳ１７でソース・ドレイン領域ＳＤ上に金属とソース・ドレイン領域ＳＤとの反応層（金属シリサイド層ＳＬ）を形成してから、ステップＳ１８，Ｓ１９で絶縁膜ＩＬ５，ＩＬ６を順次形成し、ステップＳ２０で絶縁膜ＩＬ６，ＩＬ５にコンタクトホールＣＴを形成する。
【０１２９】
本実施の形態では、ソース・ドレイン領域ＳＤの形成後に、サイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さく（薄く）することを、主要な特徴のうちの一つとしている。このため、ステップＳ１８で絶縁膜ＩＬ５を形成する際のサイドウォールスペーサＳＷの厚み（Ｔ５）は、ステップＳ１２でソース・ドレイン領域ＳＤを形成する際のサイドウォールスペーサＳＷの厚み（Ｔ４）よりも小さくすることができる。従って、ソース・ドレイン領域ＳＤ形成時（すなわちステップＳ１２のイオン注入時）におけるサイドウォールスペーサＳＷの厚み（Ｔ４）については、ある程度の大きさを確保しながら、絶縁膜ＩＬ５形成時（ステップＳ１８）におけるサイドウォールスペーサＳＷの厚み（Ｔ５）については、小さく（薄く）することができる。これにより、絶縁膜ＩＬ５形成時（ステップＳ１８）におけるサイドウォールスペーサＳＷの厚み（Ｔ５）を小さく（薄く）したことで、コンタクトホールＣＴ形成時の不具合を抑制または防止できる。このため、半導体装置の製造歩留まりを向上できる。また、絶縁膜ＩＬ５形成時（ステップＳ１８）におけるサイドウォールスペーサＳＷの厚み（Ｔ５）を小さく（薄く）するのに、ソース・ドレイン領域ＳＤ形成時（すなわちステップＳ１２のイオン注入時）におけるサイドウォールスペーサＳＷの厚み（Ｔ４）を小さく（薄く）しなくともよいため、ＭＩＳＦＥＴの特性（電気的特性）を向上することができる。このため、半導体装置の性能を向上できる。
【０１３０】
以下、具体的に説明する。
【０１３１】
図３０〜図３５は、本実施の形態の半導体装置の製造工程中の要部断面図である。図３０〜図３５の場合の製造工程も、上記図１〜図２２を参照して上述した本実施の形態の製造工程と基本的には同じである。
【０１３２】
図３０の場合も、上記図１６までの工程を上述のように行って、上記図１６に相当する図３０の構造を得る。
【０１３３】
但し、図３０には、ソース・ドレイン領域ＳＤを共有してゲート長方向に２つのＭＩＳＦＥＴＱ５，Ｑ６（のゲート電極ＧＥ）が隣り合っている場合について、図示してある。図３０に示されるように、ｐ型ウエルＰＷ１にＭＩＳＦＥＴＱ５，Ｑ６が形成され、ＭＩＳＦＥＴＱ５のゲート電極ＧＥとＭＩＳＦＥＴＱ６のゲート電極ＧＥとがゲート長方向に隣り合っており、ＭＩＳＦＥＴＱ５のゲート電極ＧＥとＭＩＳＦＥＴＱ６のゲート電極ＧＥとの間に配置されたソース・ドレイン領域ＳＤが、ＭＩＳＦＥＴＱ５とＭＩＳＦＥＴＱ６とで共有されている。これ以外については、ＭＩＳＦＥＴＱ５，Ｑ６のそれぞれ構成は、上記ＭＩＳＦＥＴＱ１と基本的には同じである。つまり、図１６の左半分の構造（ＭＩＳＦＥＴＱ１）を、ソース・ドレイン領域ＳＤを共有させてゲート長方向に並べたものが、図３０の構造にほぼ対応している。
【０１３４】
図３０の構造を得るまでの工程は、上記図１６の構造を得るまでの工程と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０１３５】
それから、上記図１７の工程段階に対応する図３１に示されるように、上記ステップＳ１８を行って、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよび金属シリサイド層ＳＬを覆うように、絶縁膜ＩＬ５を形成する。それから、上記図１８の工程段階に対応する図３２に示されるように、上記ステップＳ１９を行って、絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成する。それから、上記図２０の工程段階に対応する図３３に示されるように、上記ステップＳ２０を行って、絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホールＣＴを形成する。コンタクトホールＣＴの形成法は、上記図１９および図２０を参照して説明したのと同様である。それから、上記図２１の工程段階に対応する図３４に示されるように、上記ステップＳ２１を行って、コンタクトホールＣＴ内に導電性のプラグＰＧを埋め込む。その後、上記図２２の工程段階に対応する図３５に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に絶縁膜ＩＬ７を形成し、ダマシン法を用いて配線Ｍ１を形成する。このようにして、本実施の形態の半導体装置が製造される。
【０１３６】
ここで、図３０に示される、ソース・ドレイン領域（ＳＤ）を間に挟んで（共有して）ゲート長方向に隣り合うゲート電極ＧＥの間隔Ｗ３は、上記図２３の場合におけるゲート電極ＧＥの間隔Ｗ１と同じ（すなわちＷ３＝Ｗ１）であると仮定する。また、側壁絶縁膜ＳＰの厚み（ゲート長方向に沿った方向の厚み）は、図３０の場合と上記図２３の場合とで同じであると仮定する。また、図３０の場合にステップＳ１１でサイドウォールスペーサＳＷを形成したときのサイドウォールスペーサＳＷの上記厚みＴ４が、上記図２３の場合のサイドウォールスペーサＳＷ２の厚みＴ６と同じであると仮定する。この場合、図３０の場合のソース・ドレイン領域ＳＤ形成時におけるサイドウォールスペーサＳＷの厚みＴ４と、上記図２３の場合のソース・ドレイン領域ＳＤ２形成時におけるサイドウォールスペーサＳＷ２の厚みＴ６とが同じことになる。
【０１３７】
しかしながら、本実施の形態では、ソース・ドレイン領域ＳＤの形成後に、サイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さく（薄く）している。このため、図３０の場合の絶縁膜ＩＬ５を形成する段階でのサイドウォールスペーサＳＷの隣接間隔Ｗ４は、上記図２３の場合の絶縁膜ＩＬ１５を形成する段階でのサイドウォールスペーサＳＷ２の隣接間隔Ｗ２よりも大きくなる。ここで、サイドウォールスペーサＳＷの隣接間隔Ｗ４は、ゲート長方向に隣り合うゲート電極ＧＥの互いに対向する側壁上に形成されたサイドウォールスペーサＳＷ同士の間隔に対応している。
【０１３８】
つまり、本実施の形態では、ソース・ドレイン領域ＳＤの形成後に、サイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さく（薄く）することにより、サイドウォールスペーサＳＷの隣接間隔Ｗ４を大きくすることができる。
【０１３９】
ここで、図３１の場合の絶縁膜ＩＬ１５の成膜工程において、絶縁膜ＩＬ５を厚み（堆積膜厚）Ｔ１１で堆積させ、この絶縁膜ＩＬ５の堆積膜厚Ｔ１１が、上記図２４の場合の絶縁膜ＩＬ１５の堆積膜厚Ｔ８と同じであると仮定する。このとき、図３１の場合のサイドウォールスペーサＳＷ間の狭い隙間（領域）を埋め込む絶縁膜ＩＬ５に着目すると、半導体基板ＳＢの主面に垂直な方向での絶縁膜ＩＬ５の厚みＴ１２は、上記図２４の場合のサイドウォールスペーサＳＷ２間の領域を埋め込む部分の絶縁膜ＩＬ１５の厚みＴ９よりも小さくなる。こうなるのは、図３０および図３１の場合のサイドウォールスペーサＳＷの隣接間隔Ｗ４は、上記図２３および図２４の場合のサイドウォールスペーサＳＷ２の隣接間隔Ｗ２よりも大きいためである。
【０１４０】
すなわち、サイドウォールスペーサの隣接間隔Ｗ４，Ｗ２が小さくなるほど、サイドウォールスペーサ間の領域を埋め込む部分の絶縁膜ＩＬ５，ＩＬ１５の厚みＴ１２，Ｔ９は大きくなってしまうが、本実施の形態では、ステップＳ１３でサイドウォールスペーサＳＷの厚みを小さくした分、サイドウォールスペーサＳＷの隣接間隔Ｗ４を大きくすることができる。このため、サイドウォールスペーサ間の領域を埋め込む部分の絶縁膜ＩＬ５の厚みＴ１２を、絶縁膜ＩＬ５の堆積膜厚Ｔ１１に近づけることができる。換言すれば、本実施の形態では、サイドウォールスペーサＳＷ間の領域を埋め込む部分の絶縁膜ＩＬ５の厚みＴ１２と、絶縁膜ＩＬ５の堆積膜厚Ｔ１１との差を、小さくすることができる。
【０１４１】
このため、本実施の形態では、図３３に示されるように、隣接間隔Ｗ４で隣り合うサイドウォールスペーサＳＷ間のソース・ドレイン領域ＳＤ上にコンタクトホールＣＴを形成するエッチング工程において、コンタクトホールＣＴの底部で絶縁膜ＩＬ５のエッチング残りが発生するのを抑制または防止することができる。これにより、プラグＰＧの導通不良を防止でき、半導体装置の製造歩留まりを向上させることができる。また、絶縁膜ＩＬ５のエッチング工程でオーバーエッチングを大きくしなくともよいため、コンタクトホールＣＴの掘り過ぎや下地のダメージを抑制または防止できる。
【０１４２】
また、本実施の形態では、絶縁膜ＩＬ５形成時（ステップＳ１８）におけるサイドウォールスペーサＳＷの厚み（Ｔ５）を小さく（薄く）するのに、ソース・ドレイン領域ＳＤ形成時（すなわちステップＳ１２のイオン注入時）におけるサイドウォールスペーサＳＷの厚み（Ｔ４）を小さく（薄く）しなくともよい。このため、ソース・ドレイン領域ＳＤ形成用のイオン注入時におけるサイドウォールスペーサＳＷの厚み（Ｔ４）を大きくすることができる。これにより、活性化アニールによってソース・ドレイン領域ＳＤ中のドーパントがエクステンション領域ＥＸ側に拡散したとしても、ソース・ドレイン領域ＳＤからエクステンション領域ＥＸがチャネル形成領域側に突き出すような不純物プロファイルを的確に形成することができる。このため、ＭＩＳＦＥＴの特性（電気的特性）を向上することができる。例えば、製造条件のばらつきなどで、たとえサイドウォールスペーサＳＷ形成時のサイドウォールスペーサＳＷの厚み（Ｔ４）がばらついた（変動した）としても、ＭＩＳＦＥＴの電気的特性（例えばソース・ドレイン電流）が変動するのを抑制することができる。従って、半導体装置の性能を向上させることができる。
【０１４３】
また、ゲート電極同士の間隔（Ｗ１，Ｗ３）が狭く、上記図２３〜図２８で説明したような問題が特に生じやすいのは、金属シリサイドＳＬを形成するＭＩＳＦＥＴ（すなわちシリサイドブロック膜ＢＫで覆わないＭＩＳＦＥＴ）であり、例えばメモリ（ＳＲＡＭやフラッシュメモリなど）のメモリセルを形成した領域である。本実施の形態では、後でシリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴと後でシリサイドブロック膜ＢＫで覆われるＭＩＳＦＥＴとの両方について、ステップＳ１３でサイドウォールスペーサＳＷの厚みを小さくする。このため、上記図２３〜図２８で説明したような問題が生じやすい、シリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴにおいて、上記図２３〜図２８で説明したような問題が生じるのを防止することができる。
【０１４４】
一方、シリサイドブロック膜ＢＫを形成して金属シリサイド層ＳＬの形成を防ぐようなＭＩＳＦＥＴの場合、ゲート電極同士の間隔（Ｗ１，Ｗ３）はそれほど狭くない。このため、シリサイドブロック膜ＢＫを形成するＭＩＳＦＥＴについては、シリサイドブロック膜ＢＫがサイドウォールスペーサ（ＳＷ）の隣接間隔（Ｗ４）を狭くするように作用してしまうが、それは、上記図２３〜図２８で説明したような問題の発生にはつながらない。
【０１４５】
また、ゲート電極同士の間隔（Ｗ１，Ｗ３）が狭く、上記図２３〜図２８で説明したような問題が特に生じやすいのは、メモリ（ＳＲＡＭやフラッシュメモリ（不揮発性メモリ）など）のメモリセルを形成した領域である。このため、本実施の形態や後述の実施の形態２は、メモリ（ＳＲＡＭやフラッシュメモリ（不揮発性メモリ）など）を有する半導体装置を製造する場合に適用すれば、特に効果が大きい。
【０１４６】
本実施の形態の主要な特徴のうちの他の一つは、サイドウォールスペーサを絶縁膜ＩＬ２，ＩＬ３により形成し、ステップＳ１３でサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さくする際に、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件でエッチングを行うことである。
【０１４７】
本実施の形態とは異なり、絶縁膜ＩＬ３と絶縁膜ＩＬ２とが同じエッチング速度でエッチングされる条件か、あるいは、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされやすい条件でサイドウォールスペーサＳＷを等方性エッチングした場合、この等方性エッチンング工程において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のサイドエッチングが促進されてしまう。サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のサイドエッチングが促進されてしまうことは、後でソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づくことにつながり、リーク電流の増加を招いてしまう。すなわち、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされて基板領域（Ｓｉ基板領域）が露出されると、後でサリサイド技術で金属シリサイド層ＳＬを形成した際に、その露出された基板領域（Ｓｉ基板領域）にも金属シリサイド層ＳＬが形成されてしまうため、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまい、リーク電流の増加を招いてしまう。リーク電流の増加は、半導体装置の性能の低下につながる。また、リーク電流の増加は、リーク電流起因の歩留まり低下につながる。
【０１４８】
それに対して、本実施の形態では、ステップＳ１３でサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さくする際に、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件でエッチングを行う。このため、ステップＳ１３の等方性エッチンング工程においては、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３がサイドエッチングされることで、サイドウォールスペーサＳＷの厚みを小さくするとともに、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制することができる。従って、ステップＳ１３の等方性エッチングを行うと、図１２に示されるように、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。本実施の形態では、ステップＳ１３の等方性エッチンング工程においてサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制できるため、後でソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づくことを抑制または防止でき、リーク電流を抑制することができる。すなわち、ステップＳ１３の等方性エッチングでは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされて基板領域（Ｓｉ基板領域）が露出されるのを抑制または防止できるため、後でサリサイド技術で金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまうのを抑制または防止できる。このため、リーク電流を抑制することができる。従って、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
【０１４９】
つまり、サイドウォールスペーサＳＷを絶縁膜ＩＬ２，ＩＬ３により形成しているが、上記図２３〜図２８および図３０〜図３５で説明したような、サイドウォールスペーサの間の絶縁膜ＩＬ５，ＩＬ１５の埋め込み性に主として寄与するのは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２，ＩＬ３のうちの上層側の絶縁膜ＩＬ３である。また、金属シリサイド層ＳＬの端部の形成位置に主として寄与するのは、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２，ＩＬ３のうちの下層側の絶縁膜ＩＬ２である。このため、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２，ＩＬ３のうち、絶縁膜ＩＬ３をステップＳ１３で選択的に等方性エッチングする。これにより、サイドウォールスペーサＳＷの隣接間隔Ｗ４を大きくして、サイドウォールスペーサＳＷ間の領域を埋め込む部分の絶縁膜ＩＬ５の厚みＴ１２と、絶縁膜ＩＬ５の堆積膜厚Ｔ１１との差を小さくすることができる。このため、プラグＰＧの導通不良を防止でき、半導体装置の製造歩留まりを向上させることができる。一方、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２，ＩＬ３のうちの下層側の絶縁膜ＩＬ２については、ステップＳ１３でのエッチングを抑制することで、金属シリサイド層ＳＬを形成したときに、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまうのを抑制または防止できる。このため、リーク電流を抑制することができ、半導体装置の性能を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
【０１５０】
また、絶縁膜ＩＬ３の厚み（形成膜厚）Ｔ２は、絶縁膜ＩＬ２の厚み（形成膜厚）Ｔ１よりも大きい（厚い）ことが好ましい（すなわちＴ２＞Ｔ１）。これにより、サイドウォールスペーサＳＷの絶縁膜ＩＬ２により金属シリサイド層ＳＬの端部の形成位置を制御できるとともに、サイドウォールスペーサＳＷ間の領域を埋め込む部分の絶縁膜ＩＬ５の厚みＴ１２と、絶縁膜ＩＬ５の堆積膜厚Ｔ１１との差を小さくする効果を、高めることができる。
【０１５１】
また、本実施の形態では、ステップＳ１３のサイドウォールスペーサＳＷの等方性エッチング工程は、ステップＳ１４の活性化のための熱処理である活性化アニールの前に行っている。ステップＳ１４の活性化アニールは、半導体装置の製造プロセスの中で、最も高温の熱処理であり、そのような高温の熱処理（活性化アニール）を行うと、サイドウォールスペーサＳＷ（の絶縁膜ＩＬ３）はエッチングされにくい状態になりやすい。しかしながら、本実施の形態では、ステップＳ１４の活性化アニールの前に、ステップＳ１３のサイドウォールスペーサＳＷの等方性エッチング工程を行うことで、このステップＳ１３においてサイドウォールスペーサＳＷ（の絶縁膜ＩＬ３）をエッチングしやすくなるため、ステップＳ１３のエッチング工程が行いやすいという利点を得られる。
【０１５２】
また、ステップＳ１３のエッチング工程では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３が全て除去される前にエッチングを終了することが好ましい。このため、ステップＳ１３のエッチング工程を行った後も、サイドウォールスペーサＳＷは絶縁膜ＩＬ２および絶縁膜ＩＬ３により形成されていることが好ましい。サイドウォールスペーサＳＷを構成していた絶縁膜ＩＬ３の少なくとも一部を、ステップＳ１３のエッチング工程を行った後も残存させることで、コンタクトホールＣＴ形成時にコンタクトホールＣＴの目外れ（コンタクトホールＣＴ形成位置の設計からのずれ）が生じたとしても、絶縁膜ＩＬ３の存在により、コンタクトホールＣＴからエクステンション領域ＥＸが露出するのを防止しやすくなる。また、サイドウォールスペーサＳＷを構成していた絶縁膜ＩＬ３の少なくとも一部を、ステップＳ１３のエッチング工程を行った後も残存させることで、後で形成する絶縁膜ＩＬ５を剥離しにくくすることができる。
【０１５３】
また、本実施の形態では、ステップＳ１３のサイドウォールスペーサＳＷの等方性エッチング工程では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３がサイドエッチングされることで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面が、ゲート電極ＧＥ側に後退する。ここで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とは、側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面を指すものとする。しかしながら、コンタクトホールＣＴを形成する段階において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面の下端は、エクステンション領域ＥＸの上方ではなく、ソース・ドレイン領域ＳＤの上方に位置していることが好ましい。すなわち、コンタクトホールＣＴを形成する段階において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面の下端が、ソース・ドレイン領域ＳＤとエクステンション領域ＥＸとの境界（ステップＳ１４の活性化アニール後の境界の位置）よりも、外側に位置することが好ましい。ここで、ゲート長方向に見て、ゲート電極ＧＥに近い側を内側、ゲート電極ＧＥから遠い側を外側としている。
【０１５４】
コンタクトホールＣＴを形成する段階において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面の下端が、エクステンション領域ＥＸの上方ではなく、ソース・ドレイン領域ＳＤの上方に位置している場合、エクステンション領域ＥＸは、ゲート電極ＧＥ、側壁絶縁膜ＳＰ、およびサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３により覆われた状態になる。このため、ソース・ドレイン領域ＳＤ上にコンタクトホールＣＴを形成したときに、コンタクトホールＣＴの目外れ（コンタクトホールＣＴの形成位置の設計からのずれ）が生じたとしても、エクステンション領域ＥＸはサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３により覆われていたため、コンタクトホールＣＴからエクステンション領域ＥＸが露出されてしまうのを的確に防止できる。
【０１５５】
この観点から、ステップＳ１３のエッチング工程において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３のエッチング量（サイドエッチング量）は、例えば３〜１０ｎｍ程度とすることが好ましい。なお、サイドウォールスペーサＳＷの厚みＴ４（ステップＳ１３のエッチング前の厚みＴ４）と厚みＴ５（ステップＳ１３のエッチング後の厚みＴ５）との差が、ステップＳ１３のエッチング工程における、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３のエッチング量（サイドエッチング量）に対応している。
【０１５６】
また、ステップＳ１３のエッチングを行うことにより、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１，ＰＷ２）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。ステップＳ１３での絶縁膜ＩＬ３のエッチング量（サイドエッチング量）を上述した３〜１０ｎｍに設定した場合、サイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面の下端からの、絶縁膜ＩＬ２の端部ＥＧの突出量（ゲート長方向に突出した距離）は、概ね３〜１０ｎｍ程度となる。
【０１５７】
＜変形例について＞
本実施の形態１の変形例（第１変形例）について、図３６〜図４１を参照して説明する。図３６〜図４１は、本実施の形態１の変形例の半導体装置の製造工程中の要部断面図である。本実施の形態１の変形例を、ここでは第１変形例と称することとする。
【０１５８】
第１変形例は、ステップＳ１６で絶縁膜ＩＬ４をエッチングによりパターニングしてシリサイドブロック膜ＢＫを形成する際に、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の一部がエッチングされる場合に対応している。以下、具体的に説明する。
【０１５９】
まず、上記図１３の構造を得るまでは、第１変形例も、上記実施の形態１と同様の工程を行うため、ここではその繰り返しの説明は省略する。すなわち、上記図１〜図１３を参照して説明したようにして上記ステップＳ１５（絶縁膜ＩＬ４形成工程）までを行い、更に、フォトリソグラフィ法を用いて絶縁膜ＩＬ４上にフォトレジストパターン（レジストパターン）ＰＲ１を形成することで、上記図１３の構造を得る。
【０１６０】
それから、ステップＳ１６で、フォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ４をエッチングしてパターニングすることにより、図３６に示されるように、シリサイドブロック膜ＢＫを形成する。ステップＳ１６のエッチングは、ドライエッチング、またはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせを用いることができる。その後、フォトレジストパターンＰＲ１を除去し、図３６には、フォトレジストパターンＰＲ１を除去した段階が示されている。シリサイドブロック膜ＢＫは、パターニングされた絶縁膜ＩＬ４からなる。
【０１６１】
ステップＳ１６を行うと、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥとサイドウォールスペーサＳＷとソース・ドレイン領域ＳＤとが露出され（すなわちシリサイドブロック膜ＢＫで覆われず）、一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥとサイドウォールスペーサＳＷとソース・ドレイン領域ＳＤの一部とがシリサイドブロック膜ＢＫで覆われた状態になる。これは、上記図１４の場合と図３６の場合とで共通である。
【０１６２】
すなわち、ステップＳ１６を行うと、ＭＩＳＦＥＴＱ１を覆っていた絶縁膜ＩＬ４が除去されるため、ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷが露出されることになる。このとき、上記図１４の場合は、ステップＳ１６で絶縁膜ＩＬ４をエッチングする際に、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制している。例えば、ステップＳ１６の絶縁膜ＩＬ４のエッチング工程においてオーバーエッチングをできるだけ少なくすることで、このエッチング工程でサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされるのを抑制することができる。あるいは、絶縁膜ＩＬ２，３，４の各絶縁材料の選択により、ステップＳ１６の絶縁膜ＩＬ４のエッチング工程でサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされるのを抑制することができる。このため、図１４の場合は、シリサイドブロック膜ＢＫで覆われずに露出されるサイドウォールスペーサＳＷにおいても、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態は、ステップＳ１６を行っても維持されている。ここで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とは、側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面に対応している。
【０１６３】
一方、第１変形例（図３６）の場合は、ステップＳ１６で絶縁膜ＩＬ４をエッチングする際に、絶縁膜ＩＬ４を除去したことで露出したサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷに対応）において、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２もエッチングされる。例えば、絶縁膜ＩＬ２と絶縁膜ＩＬ４とを同種の絶縁材料（例えば酸化シリコン）により形成し、ステップＳ１６の絶縁膜ＩＬ４のエッチング工程において、ある程度オーバーエッチングを行うことで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２についてもエッチングが進行する。つまり、ステップＳ１６で絶縁膜ＩＬ４をエッチングする工程において、シリサイドブロック膜ＢＫで覆われないサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のうち、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した部分が、エッチングされる。
【０１６４】
このため、図３６の場合は、シリサイドブロック膜ＢＫで覆われずに露出されたサイドウォールスペーサＳＷにおいては、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態は、ステップＳ１６を行うことで解消されている。すなわち、図３６の場合は、シリサイドブロック膜ＢＫで覆われずに露出されたサイドウォールスペーサＳＷにおいては、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）は、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面にほぼ一致（整合）する位置となる。
【０１６５】
つまり、第１変形例の場合、シリサイドブロック膜ＢＫで覆われずに露出されるサイドウォールスペーサＳＷにおいて、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３よりも突出（ゲート電極ＧＥから離れる方向に突出）していた部分の絶縁膜ＩＬ２が、ステップＳ１６でエッチングされて除去される。これ以外は、第１変形例にけるステップＳ１６も上述した実施の形態１におけるステップＳ１６とほぼ同様であるので、ここでは同様な部分の繰り返しの説明は省略する。
【０１６６】
以降の工程は、第１変形例も、上述した実施の形態１の製造工程と同様である。
【０１６７】
すなわち、上記ステップＳ１７を行って、金属シリサイド層ＳＬを形成する。具体的には、図３７に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、ソース・ドレイン領域ＳＤおよびシリサイドブロック膜ＢＫを覆うように、金属膜ＭＥを形成する。それから、熱処理により、金属膜ＭＥと、ゲート電極ＧＥ（を構成するＳｉ）およびソース・ドレイン領域ＳＤ（を構成するＳｉ）とを反応させることにより、図３８に示されるように、金属シリサイド層ＳＬを形成する。その後、未反応の（余剰の）金属膜ＭＥは除去し、図３８は、この段階が示されている。
【０１６８】
ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、その上にシリサイドブロック膜ＢＫを形成しなかったため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのほぼ全体の上部（上層部）に金属シリサイド層ＳＬが形成される。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、一部を除き、その上にシリサイドブロック膜ＢＫを形成した。このため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われなかった部分の上部（上層部）には金属シリサイド層ＳＬが形成されるが、シリサイドブロック膜ＢＫで覆われた部分には金属シリサイド層ＳＬは形成されない。
【０１６９】
それから、図３９に示されるように、ステップＳ１８で、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、金属シリサイド層ＳＬおよびシリサイドブロック膜ＢＫを覆うように、絶縁膜ＩＬ５を形成してから、ステップＳ１９で、絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６の形成後、必要に応じて、絶縁膜ＩＬ３の上面をＣＭＰ法で研磨するなどして絶縁膜ＩＬ６の上面の平坦性を高めることもできる。
【０１７０】
それから、図４０に示されるように、ステップＳ２０で、絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホールＣＴを形成する。コンタクトホールＣＴの形成法は、上記図１９および図２０を参照して説明したのと同様である。それから、ステップＳ２１で、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する（埋め込む）。その後、図４１に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に絶縁膜ＩＬ７を形成し、ダマシン法を用いて配線Ｍ１を形成する。このようにして、半導体装置が製造される。
【０１７１】
実施の形態１（図３〜図２２）の場合は、ステップＳ１６のエッチングの際に、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制している。このため、シリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴＱ１において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態で、ステップＳ１７を行って金属シリサイド層ＳＬを形成している。
【０１７２】
一方、第１変形例（図３８〜図４２）の場合は、ステップＳ１６のエッチングの際に、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２も一部エッチングされる。このため、シリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴＱ１において、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とほぼ一致（整合）する状態で、ステップＳ１７を行って金属シリサイド層ＳＬを形成している。
【０１７３】
このため、実施の形態１（図３〜図２２）の場合に比べて、第１変形例（図３８〜図４２）の場合の方が、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）とチャネル形成領域との間の距離（間隔）が、小さく（短く）なる。このため、リーク電流の低減の観点では、第１変形例（図３８〜図４２）の場合よりも、実施の形態１（図３〜図２２）の場合の方が、有利である。
【０１７４】
しかしながら、実施の形態１の場合と同様に、第１変形例の場合も、上記ステップＳ１３のエッチング工程では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のエッチングを抑制している。このため、実施の形態１の場合と同様に、第１変形例の場合も、ステップＳ１６のエッチング工程の直前の段階では、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態となっている。
【０１７５】
ここで、ステップＳ１６のエッチング工程の直前の段階で、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面と一致（整合）している場合を仮定し、これを第２検討例と称することとする。この第２検討例は、実施の形態１や第１変形例とは異なり、ステップＳ１３のエッチング工程で、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２と絶縁膜ＩＬ３とを同じエッチング速度となる条件でエッチングした場合に対応している。
【０１７６】
ステップＳ１６のエッチング工程の直前の段階のサイドウォールスペーサＳＷについて、第１変形例の場合は、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面よりも突出した状態となり、一方、第２検討例の場合は、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面と一致した状態となっている。これを反映し、ステップＳ１６のエッチング工程の直後のシリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷに着目すると、第１変形例の場合は、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面とほぼ一致（整合）した状態となり、一方、第２検討例の場合は、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面よりもゲート電極ＧＥ側に後退した状態となる。すなわち、ステップＳ１６のエッチング工程の直後のシリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷについて、第２検討例の場合と第１変形例の場合とを比べると、絶縁膜ＩＬ２の端部（ＥＧ）の位置は、第２検討例の場合よりも第１変形例の場合の方が、ゲート電極ＧＥからより離れた位置とすることができる。この状態でステップＳ１７を行って金属シリサイド層ＳＬを形成すると、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）とチャネル形成領域との間の距離（間隔）は、第２検討例よりも第１変形例の方が、大きく（長く）なる。このため、リーク電流の低減の観点では、第２検討例の場合よりも、第１変形例の場合の方が、有利である。
【０１７７】
つまり、ステップＳ１６のエッチング工程での絶縁膜ＩＬ２のエッチングの程度によらず、ステップＳ１３でサイドウォールスペーサＳＷを等方性エッチングする際に絶縁膜ＩＬ２のエッチングを抑制しながら絶縁膜ＩＬ３を選択的にエッチングすることが、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部とチャネル形成領域との間の距離を大きくすることに有効である。このため、実施の形態１（図３〜図２２）と第１変形例（図３８〜図４２）のいずれの場合も、ステップＳ１３の等方性エッチングを、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件で行うことで、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部とチャネル形成領域との間の距離（間隔）を大きくして、リーク電流の低減を図ることができる。
【０１７８】
実施の形態１（図３〜図２２）の場合は、更に、ステップＳ１６のエッチング工程での絶縁膜ＩＬ２のエッチングを抑制することで、ソース・ドレイン領域ＳＤ上に形成した金属シリサイド層ＳＬの端部とチャネル形成領域との間の距離（間隔）を更に大きくして、リーク電流の更なる低減を図ることができる。従って、半導体装置の更なる性能向上を図ることができる。
【０１７９】
一方、第１変形例の場合は、ステップＳ１６のエッチング工程でオーバーエッチングをある程度大きくしてもよいため、シリサイドブロック膜ＢＫを形成すべきでない領域に絶縁膜ＩＬ４が残存してしまうのをより的確に防止できる。このため、金属シリサイド層ＳＬの形成不良を、より的確に防止することができる。従って、半導体装置の信頼性を向上させることができる。また、半導体装置の製造歩留まりを向上させることができる。
【０１８０】
また、第１変形例の場合は、ソース・ドレイン領域ＳＤの上面のうち、シリサイドブロック膜ＢＫで覆われずかつサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３でも覆われていない領域は、ほぼ全体に金属シリサイド層ＳＬが形成される。これは、ステップＳ１７で金属シリサイド層ＳＬを形成する際に、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面から突出していないためである。このため、コンタクトホールＣＴを形成した際に、コンタクトホールＣＴの底部で、金属シリサイド層ＳＬが形成されていない部分のソース・ドレイン領域ＳＤが露出されるのを、より的確に防止することができる。
【０１８１】
これ以外については、第１変形例も、実施の形態１とほぼ同様の効果を得ることができる。
【０１８２】
なお、第１変形例の場合は、製造された半導体装置において、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）の構造と、シリサイドブロック膜ＢＫで覆われないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）の構造とが、以下の点で相違したものとなる。すなわち、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）においては、半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に延在する部分の絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面よりも突出した状態となる。一方、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）においては、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の絶縁膜ＩＬ２の端部（ＥＧ）が絶縁膜ＩＬ３の側面とほぼ一致（整合）した状態となる。
【０１８３】
また、更に他の変形例として、ステップＳ１５（絶縁膜ＩＬ４形成工程）およびステップＳ１６（シリサイドブロック膜ＢＫ形成工程）を省略する場合もあり得る。この場合は、ステップＳ１６でサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２がエッチングされることがない。このため、実施の形態１と同様の効果を得ることができる。
【０１８４】
（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。
【０１８５】
図４２は、本実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４２は、上記実施の形態１の上記図２に対応するものであり、上記図１のステップＳ１〜Ｓ１１の後に、図４２に記載されているステップＳ１２，Ｓ１４，Ｓ１５，Ｓ１６，Ｓ１３ａ，Ｓ１７，Ｓ１８，Ｓ１９，Ｓ２０，Ｓ２１を順に行う。図４３〜図５１は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１８６】
本実施の形態２は、上記実施の形態１において、上記ステップＳ１３を、上記ステップＳ１２と上記ステップＳ１４との間ではなく、上記ステップＳ１６と上記ステップＳ１７との間に行う場合に対応している。以下、具体的に説明する。
【０１８７】
本実施の形態２の形態の製造工程は、ステップＳ１２でソース・ドレイン領域ＳＤをイオン注入により形成するまでは、上記実施の形態１の製造工程と同様であるため、ここではその説明は省略する。
【０１８８】
本実施の形態２では、上記実施の形態１と同様にステップＳ１２（イオン注入でソース・ドレイン領域ＳＤを形成する工程）までを行って、上記図１１と同様の図４３の構造を得た後、上記実施の形態１とは異なり上記ステップＳ１３（サイドウォールスペーサＳＷの等方性エッチング工程）を行わずに、ステップＳ１４の活性化アニール工程を行う（図４２のステップＳ１４）。このステップＳ１４の活性化アニール（熱処理）については、上記実施の形態１と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０１８９】
次に、図４４に示されるように、上記実施の形態１と同様に、ステップＳ１５で、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤを覆うように、絶縁膜ＩＬ４を形成する（図４２のステップＳ１５）。それから、上記実施の形態１と同様に、フォトリソグラフィ法を用いて絶縁膜ＩＬ４上にフォトレジストパターンＰＲ１を形成する。
【０１９０】
次に、図４５に示されるように、上記実施の形態１と同様に、ステップＳ１６で、フォトレジストパターンＰＲ１をエッチングマスクとして用いて絶縁膜ＩＬ４をエッチングしてパターニングすることにより、シリサイドブロック膜ＢＫを形成する（図４２のステップＳ１６）。その後、フォトレジストパターンＰＲ１を除去し、図４５には、フォトレジストパターンＰＲ１を除去した段階が示されている。シリサイドブロック膜ＢＫがどの領域に形成されるかについては、本実施の形態２も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
【０１９１】
次に、図４６に示されるように、上記ステップＳ１３に相当するステップＳ１３ａで、サイドウォールスペーサＳＷを等方性エッチングする（図４２のステップＳ１３ａ）。なお、図４６では、ステップＳ１３ａのエッチングを行う前の段階（すなわち図４５の段階）における、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の表面の位置を、点線で示してある。
【０１９２】
ステップＳ１３ａの等方性エッチングの条件などは、上記実施の形態１のステップＳ１３の等方性エッチングの条件などと同様であるので、ここではその繰り返しの説明は省略する。概略だけ述べると、ステップＳ１３ａの等方性エッチングは、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件（エッチング条件）で、エッチングを行う。また、ステップＳ１３ａの等方性エッチングでは、絶縁膜ＩＬ３よりも半導体基板ＳＢがエッチングされにくいような条件（エッチング条件）で、エッチングを行うことが好ましい。また、ステップＳ１３ａの等方性エッチングは、ウェットエッチングが好ましい。
【０１９３】
上記実施の形態１のステップＳ１３と同様に、本実施の形態２のステップＳ１３ａにおいても、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３が選択的にエッチングされ、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ２は、エッチングが抑えられる。また、ステップＳ１３ａは等方性のエッチングであるため、サイドウォールスペーサＳＷを構成している絶縁膜ＩＬ３は、横方向にもエッチング（サイドエッチング）される。このため、ステップＳ１３ａのエッチング工程を行うと、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。すなわち、ステップＳ１３ａのエッチング工程の前後で、サイドウォールスペーサＳＷの厚みが小さく（薄く）なる。
【０１９４】
つまり、ステップＳ１３ａのエッチング工程の前は、サイドウォールスペーサＳＷの厚みはほぼ上記厚みＴ４であったが、ステップＳ１３ａのエッチング工程を行うと、サイドウォールスペーサＳＷの厚みは、厚みＴ４よりも小さな厚みＴ５となる（Ｔ５＜Ｔ４）。
【０１９５】
また、ステップＳ１３ａのエッチングを行うことにより、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。ここで、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面は、側壁絶縁膜ＳＰおよび絶縁膜ＩＬ２を介してゲート電極ＧＥに隣接している側とは反対側の側面に対応している。
【０１９６】
本実施の形態２のステップＳ１３ａが、上記実施の形態１のステップＳ１３と相違しているのは、本実施の形態２のステップＳ１３ａでは、シリサイドブロック膜ＢＫを形成した状態で、ステップＳ１３ａの等方性エッチングを行うことである。ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷとＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷのうち、ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷはシリサイドブロック膜ＢＫで覆われ、一方、ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷは、シリサイドブロック膜ＢＫで覆われていない。
【０１９７】
このため、ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷについては、ステップＳ１３ａでエッチングされて、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。一方、ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷについては、シリサイドブロック膜ＢＫで覆われているため、ステップＳ１３ａではエッチングされず、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ２）上に延在する部分の端部ＥＧが、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面とほぼ一致（整合）した状態になる。これ以外については、ステップＳ１３ａは、上記ステップＳ１３と基本的には同じである。
【０１９８】
以降の工程は、本実施の形態２も、上記実施の形態１の製造工程と同様である。
【０１９９】
すなわち、ステップＳ１７を行って、金属シリサイド層ＳＬを形成する。具体的には、図４７に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、ソース・ドレイン領域ＳＤおよびシリサイドブロック膜ＢＫを覆うように、金属膜ＭＥを形成する。この際、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されていなかったため、金属膜ＭＥは、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤに接触している。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤ上にはシリサイドブロック膜ＢＫが形成されているため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤは、シリサイドブロック膜ＢＫで覆われていない領域を除き、金属膜ＭＥに接触していない。それから、熱処理により、金属膜ＭＥと、ゲート電極ＧＥ（を構成するＳｉ）およびソース・ドレイン領域ＳＤ（を構成するＳｉ）とを反応させることにより、図４８に示されるように、金属シリサイド層ＳＬを形成する。その後、未反応の（余剰の）金属膜ＭＥは除去し、図４８は、この段階が示されている。
【０２００】
ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、その上にシリサイドブロック膜ＢＫを形成しなかったため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのほぼ全体の上部（上層部）に金属シリサイド層ＳＬが形成される。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、一部を除き、その上にシリサイドブロック膜ＢＫを形成した。このため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われなかった部分の上部（上層部）には金属シリサイド層ＳＬが形成されるが、シリサイドブロック膜ＢＫで覆われた部分には金属シリサイド層ＳＬは形成されない。すなわち、ＭＩＳＦＥＴＱ２用のソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われた部分には、金属膜ＭＥとソース・ドレイン領域ＳＤとの反応層（金属シリサイド層ＳＬ）は形成されず、また、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥのうち、シリサイドブロック膜ＢＫで覆われた部分には、金属膜ＭＥとゲート電極ＧＥとの反応層（金属シリサイド層ＳＬ）は形成されない。
【０２０１】
それから、図４９に示されるように、ステップＳ１８で、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、金属シリサイド層ＳＬおよびシリサイドブロック膜ＢＫを覆うように、絶縁膜ＩＬ５を形成してから、ステップＳ１９で、絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成する。絶縁膜ＩＬ６の形成後、必要に応じて、絶縁膜ＩＬ３の上面をＣＭＰ法で研磨するなどして絶縁膜ＩＬ６の上面の平坦性を高めることもできる。
【０２０２】
それから、図５０に示されるように、ステップＳ２０で、絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホールＣＴを形成する。コンタクトホールＣＴの形成法は、上記図１９および図２０を参照して説明したのと同様である。それから、ステップＳ２１で、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する（埋め込む）。その後、図５１に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に絶縁膜ＩＬ７を形成し、ダマシン法を用いて配線Ｍ１を形成する。このようにして、半導体装置が製造される。
【０２０３】
本実施の形態２でも、上記実施の形態１とほぼ同様の効果を得ることができるが、以下の点が、上記実施の形態１と相違している。
【０２０４】
すなわち、上記実施の形態１では、ステップＳ１３でサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さくした後で、ステップＳ１５，Ｓ１６でシリサイドブロック膜ＢＫを形成し、その後にステップＳ１７で金属シリサイド層ＳＬを形成している。一方、本実施の形態２では、ステップＳ１５，Ｓ１６でシリサイドブロック膜ＢＫを形成した後で、ステップＳ１３ａでサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを小さくし、その後にステップＳ１７で金属シリサイド層ＳＬを形成している。
【０２０５】
上記実施の形態１および本実施の形態２では、ステップＳ１３，Ｓ１３ａでサイドウォールスペーサＳＷを等方性エッチングしてサイドウォールスペーサＳＷの厚みを薄くしたときに、絶縁膜ＩＬ３よりも絶縁膜ＩＬ２がエッチングされにくい条件でエッチングを行う。このため、ステップＳ１３，Ｓ１３ａを行うと、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２の半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる。この状態は、上記実施の形態１よりも、本実施の形態２の方が、ステップＳ１７で金属シリサイド層ＳＬを形成する工程まで維持されやすい。
【０２０６】
すなわち、本実施の形態２では、ステップＳ１３ａを行った後、ステップＳ１５，Ｓ１６を行わずにステップＳ１７（金属シリサイド層ＳＬ形成工程）に移行できる。このため、本実施の形態２では、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、ステップＳ１６のエッチング（絶縁膜ＩＬ４のエッチング）で、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、ステップＳ１６のエッチング工程でエッチングされずにすむ。
【０２０７】
このため、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づくことをできるだけ防止するという観点では、上記実施の形態１よりも本実施の形態２の方が、更に有利である。従って、本実施の形態２では、金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまうのを、より的確に抑制または防止でき、リーク電流をより的確に抑制することができる。このため、半導体装置の性能の更なる向上を図ることができる。
【０２０８】
一方、上記実施の形態１では、ステップＳ１３のサイドウォールスペーサＳＷの等方性エッチング工程は、ステップＳ１４の活性化のための熱処理である活性化アニールの前に行うことができる。ステップＳ１４の活性化アニールは、半導体装置の製造プロセスの中で、最も高温の熱処理であり、そのような高温の熱処理（活性化アニール）を行うと、サイドウォールスペーサＳＷ（の絶縁膜ＩＬ３）はエッチングされにくい状態になりやすい。このため、ステップＳ１３，Ｓ１３ａのエッチング工程が行いやすいという観点では、本実施の形態２よりも上記実施の形態１の方が、有利である。このため、半導体装置の製造工程を適切に管理しやすいという点では、上記実施の形態１は特に好適である。
【０２０９】
また、ゲート電極同士の間隔（Ｗ１，Ｗ３）が狭く、上記図２３〜図２８で説明したような問題が生じやすいのは、金属シリサイドＳＬを形成するＭＩＳＦＥＴ（すなわちシリサイドブロック膜ＢＫで覆わないＭＩＳＦＥＴ）であり、例えばメモリ（ＳＲＡＭやフラッシュメモリなど）のメモリセルを形成した領域である。本実施の形態２では、シリサイドブロック膜ＢＫで覆われないＭＩＳＦＥＴについては、ステップＳ１３ａでサイドウォールスペーサＳＷの厚みを小さくすることにより、上記図２３〜図２８で説明したような問題が生じるのを防止することができる。一方、シリサイドブロック膜ＢＫを形成して金属シリサイド層ＳＬの形成を防ぐようなＭＩＳＦＥＴの場合、ゲート電極同士の間隔（Ｗ１，Ｗ３）はそれほど狭くない。このため、本実施の形態２では、シリサイドブロック膜ＢＫを形成するＭＩＳＦＥＴについては、サイドウォールスペーサＳＷがシリサイドブロック膜ＢＫで覆われた状態でステップＳ１３ａを行うため、ステップＳ１３ａでサイドウォールスペーサＳＷの厚みは小さくならないが、それは、上記図２３〜図２８で説明したような問題の発生にはつながらない。
【０２１０】
なお、本実施の形態２の場合は、製造された半導体装置において、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）の構造と、シリサイドブロック膜ＢＫで覆われないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）の構造とが、以下の点で相違したものとなる。すなわち、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）よりも、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）の方が、サイドウォールスペーサＳＷの厚みが小さくなる。これは、シリサイドブロック膜ＢＫで覆われたサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ２用のサイドウォールスペーサＳＷ）の厚みは、上記厚みＴ４に相当し、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷ（ＭＩＳＦＥＴＱ１用のサイドウォールスペーサＳＷ）の厚みは、上記厚みＴ５に相当し、Ｔ５＜Ｔ４が成り立つためである。
【０２１１】
次に、本実施の形態２の変形例（第２変形例）について、図５２〜図５６を参照して説明する。図５２〜図５６は、本実施の形態２の変形例の半導体装置の製造工程中の要部断面図である。本実施の形態２の変形例を、ここでは第２変形例と称することとする。
【０２１２】
第２変形例においては、上述した実施の形態２の製造工程に従ってステップＳ１３ａ（サイドウォールスペーサＳＷの等方性エッチング工程）までを行い、上記図４６と同様の図５２の構造を得る。ここまでの工程は、第２変形例も、上述した実施の形態２と同様であるため、ここではその繰り返しの説明は省略する。
【０２１３】
それから、ステップＳ１７を行って、金属シリサイド層ＳＬを形成するが、このステップＳ１７は、上記実施の形態１でも説明したように、金属膜ＭＥを形成する工程と、熱処理により金属膜ＭＥとソース・ドレイン領域ＳＤおよびゲート電極ＧＥの各上部（上層部）とを反応させる工程と、未反応の（余剰の）金属膜ＭＥを除去する工程とを有している。未反応の（余剰の）金属膜ＭＥを除去する工程の後で、２回目の熱処理を行う場合もある。
【０２１４】
金属膜ＭＥは、例えばスパッタリング法などを用いて形成することができるが、ステップＳ１３ａの後で、金属膜ＭＥを形成する前に、半導体基板ＳＢを洗浄処理（ウェット洗浄処理）することが好ましい。この洗浄処理を、金属膜ＭＥの成膜前の洗浄処理と称することとする。この金属膜ＭＥの成膜前の洗浄処理は、半導体基板ＳＢをウェット洗浄する処理である。金属膜ＭＥの成膜前の洗浄処理の後は、速やかに金属膜ＭＥの成膜工程を行うことが好ましい。
【０２１５】
この金属膜ＭＥの成膜前の洗浄処理は、エッチング作用を有する場合がある。例えば、フッ酸の水溶液などを用いて、金属膜ＭＥの成膜前の洗浄処理を行うことができる。金属膜ＭＥの成膜前の洗浄処理がエッチング作用を有していれば、ソース・ドレイン領域ＳＤ上などに自然酸化膜が形成されていたとしても、この自然酸化膜を除去して、シリサイドブロック膜ＢＫで覆われていないソース・ドレイン領域ＳＤに金属膜ＭＥが確実に接触するように、金属膜ＭＥを形成することができる。これにより、自然酸化膜が金属シリサイド層ＳＬの形成を阻害するのを、より的確に防止することができる。
【０２１６】
しかしながら、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、金属膜ＭＥの成膜前の洗浄処理により、エッチングされてしまう場合があり、図５３には、その場合の金属膜ＭＥの成膜前の洗浄処理を行った直後の状態が示されている。
【０２１７】
すなわち、ステップＳ１３ａの等方性エッチングを行うと、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、半導体基板ＳＢ（ｐ型ウエルＰＷ１）上に延在する部分の絶縁膜ＩＬ２の端部（ＥＧ）が、サイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した状態になる（図５２参照）。この絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、金属膜ＭＥの成膜前の洗浄処理により、エッチングされてしまうのである（図５３参照）。つまり、金属膜ＭＥの成膜前の洗浄処理において、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ２のうち、そのサイドウォールスペーサＳＷを構成する絶縁膜ＩＬ３の側面よりも突出した部分が、エッチングされる。
【０２１８】
以降の工程は、上述した実施の形態２の製造工程と同様である。すなわち、金属膜ＭＥの成膜前の洗浄処理を行った後、図５４に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ、ソース・ドレイン領域ＳＤおよびシリサイドブロック膜ＢＫを覆うように、金属膜ＭＥをスパッタリング法などを用いて形成（堆積）する。それから、熱処理により、金属膜ＭＥと、ゲート電極ＧＥ（を構成するＳｉ）およびソース・ドレイン領域ＳＤ（を構成するＳｉ）とを反応させることにより、金属と半導体の反応層である金属シリサイド層ＳＬを形成し、その後、未反応の（余剰の）金属膜ＭＥを除去する。図５５は、未反応の（余剰の）金属膜ＭＥを除去した段階が示されている。未反応の（余剰の）金属膜ＭＥを除去した後、更に２回目の熱処理を行う場合もある。
【０２１９】
ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、その上にシリサイドブロック膜ＢＫを形成しなかったため、ＭＩＳＦＥＴＱ１用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのほぼ全体の上部（上層部）に金属シリサイド層ＳＬが形成される。一方、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤについては、一部を除き、その上にシリサイドブロック膜ＢＫを形成した。このため、ＭＩＳＦＥＴＱ２用のゲート電極ＧＥおよびソース・ドレイン領域ＳＤのうち、シリサイドブロック膜ＢＫで覆われなかった部分の上部（上層部）には金属シリサイド層ＳＬが形成されるが、シリサイドブロック膜ＢＫで覆われた部分には金属シリサイド層ＳＬは形成されない。
【０２２０】
それから、図５６に示されるように、ステップＳ１８で絶縁膜ＩＬ５を形成してから、ステップＳ１９で絶縁膜ＩＬ５上に絶縁膜ＩＬ６を形成し、ステップＳ２０で絶縁膜ＩＬ６，ＩＬ５の積層膜にコンタクトホールＣＴを形成し、ステップＳ２１で、コンタクトホールＣＴ内に導電性のプラグＰＧを形成する（埋め込む）。その後、プラグＰＧが埋め込まれた絶縁膜ＩＬ６上に絶縁膜ＩＬ７を形成し、ダマシン法を用いて配線Ｍ１を形成する。このようにして、半導体装置が製造される。
【０２２１】
第２変形例の場合も、上述した実施の形態２とほぼ同様の効果を得ることができるが、以下の点が、上述した実施の形態２と相違している。
【０２２２】
すなわち、第２変形例の場合は、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、金属膜ＭＥの成膜前の洗浄処理により、エッチングされている。このエッチングの分、第２変形例は、実施の形態２に比べると、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づく虞がある。
【０２２３】
しかしながら、洗浄処理は、積極的なエッチング工程ではないため、そのエッチング作用は、一般的なエッチング工程に比べて小さい。このため、サイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２がエッチングされる程度を、第２変形例における金属膜ＭＥの成膜前の洗浄処理時と、上記実施の形態１の第１変形例におけるステップＳ１６のエッチング時とで比べると、第２変形例における金属膜ＭＥの成膜前の洗浄処理時の方が小さくなりやすい。
【０２２４】
このため、ソース・ドレイン領域ＳＤ上に金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部（チャネル形成領域に対向する側の端部）がチャネル形成領域に近づくことをできるだけ防止するという観点では、第２変形例は、上記実施の形態１の第１変形例よりも有利である。
【０２２５】
このため、上述した実施の形態２だけでなく、第２変形例の場合も、金属シリサイド層ＳＬを形成した際に、金属シリサイド層ＳＬの端部がチャネル形成領域に近づいてしまうのを抑制または防止でき、リーク電流を抑制することができるという効果を得られる。但し、その効果は、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷにおいて、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２が、金属膜ＭＥの成膜前の洗浄処理でエッチングされるのを抑制した方が、より大きくなる。
【０２２６】
一方、第２変形例の場合は、金属膜ＭＥの成膜前の洗浄処理において、シリサイドブロック膜ＢＫで覆われていないサイドウォールスペーサＳＷで、絶縁膜ＩＬ３の側面よりも突出した部分の絶縁膜ＩＬ２がエッチングされるとしても、ソース・ドレイン領域ＳＤ上などに自然酸化膜が形成されている場合にその自然酸化膜を除去しやすい。このため、シリサイドブロック膜ＢＫで覆われていないソース・ドレイン領域ＳＤに金属膜ＭＥが確実に接触するように、金属膜ＭＥを形成することができ、自然酸化膜が金属シリサイド層ＳＬの形成を阻害するのを、より的確に防止することができる。
【０２２７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２２８】
ＢＫ  シリサイドブロック膜
ＣＴ，ＣＴ２  コンタクトホール
ＥＧ  端部
ＥＸ  エクステンション領域
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７  絶縁膜
ＩＬ１５，ＩＬ１６，ＩＬ１７  絶縁膜
ＩＬ１５ａ  エッチング残り
ＬＭ  積層膜
Ｍ１，Ｍ２  配線
ＭＥ  金属膜
ＰＧ，ＰＧ２  プラグ
ＰＲ１  フォトレジストパターン
ＰＷ１，ＰＷ２  ｐ型ウエル
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６  ＭＩＳＦＥＴ
ＳＢ  半導体基板
ＳＤ，ＳＤ２  ソース・ドレイン領域
ＳＬ，ＳＬ２  金属シリサイド層
ＳＰ  側壁絶縁膜
ＳＴ  素子分離領域
ＳＷ，ＳＷ２  サイドウォールスペーサ
【図１】
2014107456.tif 000003
【図２】
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【図３】
2014107456.tif 000005
【図４】
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【図５】
2014107456.tif 000007
【図６】
2014107456.tif 000008
【図７】
2014107456.tif 000009
【図８】
2014107456.tif 000010
【図９】
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【図１０】
2014107456.tif 000012
【図１１】
2014107456.tif 000013
【図１２】
2014107456.tif 000014
【図１３】
2014107456.tif 000015
【図１４】
2014107456.tif 000016
【図１５】
2014107456.tif 000017
【図１６】
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【図１７】
2014107456.tif 000019
【図１８】
2014107456.tif 000020
【図１９】
2014107456.tif 000021
【図２０】
2014107456.tif 000022
【図２１】
2014107456.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
2014107456.tif 000027
【図２６】
2014107456.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
2014107456.tif 000032
【図３１】
2014107456.tif 000033
【図３２】
2014107456.tif 000034
【図３３】
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【図３４】
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【図３５】
2014107456.tif 000037
【図３６】
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【図３７】
2014107456.tif 000039
【図３８】
2014107456.tif 000040
【図３９】
2014107456.tif 000041
【図４０】
2014107456.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
2014107456.tif 000052
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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