(57)【要約】【課題】ＣＰＵとＣＰＵ電源との間の通信異常と、ＣＰＵの負荷上昇との両者が生じた場合に、ＣＰＵ電源ラインの故障を回避できる。【解決手段】実施形態の電源制御装置は、ＣＰＵ電源ラインと、ＣＰＵと、ＣＰＵ電源とを備えたＣＰＵ電源システムに用いられる。前記ＣＰＵ電源ラインは、最大フェーズ数以下のフェーズ数に応じた電流を供給可能である。前記ＣＰＵは、前記電流を電源として受け、電力状態を設定する制御コマンドを含む信号を信号ラインを介して送出する。前記ＣＰＵ電源は、前記制御コマンドに応じ、当該電力状態に対応する電流を前記ＣＰＵ電源ラインに送出する。前記電源制御装置は、前記信号が前記信号ラインを所定期間内に流れるか否かを監視し、前記否の場合、前記最大フェーズ数に対応する電力状態を設定する制御コマンドを含む信号を前記信号ラインを介して前記ＣＰＵ電源に送出する。【選択図】図１
2014139735.tif 000002
【特許請求の範囲】
【請求項１】
最大フェーズ数で表される個数の並列回路を有し、前記最大フェーズ数以下のフェーズ数に応じた大きさの電流を前記並列回路により供給可能なＣＰＵ電源ラインと、
前記ＣＰＵ電源ラインから供給される電流を電源として受ける一方、負荷に応じて前記フェーズ数に対応する電力状態を設定する制御コマンドを含む信号を信号ラインを介して送出するＣＰＵと、
前記信号ラインを介して受けた前記制御コマンドに応じて、前記電力状態を設定すると共に、当該設定した電力状態に対応する前記フェーズ数に応じた大きさの電流を前記ＣＰＵ電源ラインに送出するＣＰＵ電源と、
を備えたＣＰＵ電源システムに用いられる電源制御装置であって、
前記信号が前記信号ラインを所定期間内に流れているか否かを監視する信号監視手段と、
前記監視の結果、前記否の場合、前記最大フェーズ数に対応する電力状態を設定する制御コマンドを含む信号を前記信号ラインを介して前記ＣＰＵ電源に送出する制御コマンド送出手段と、
を備えたことを特徴とする電源制御装置。
【請求項２】
最大フェーズ数で表される個数の並列回路を有し、前記最大フェーズ数以下のフェーズ数に応じた大きさの電流を前記並列回路により供給可能なＣＰＵ電源ラインと、
前記ＣＰＵ電源ラインから供給される電流を電源として受ける一方、負荷に応じた電力を示す電力情報信号を出力すると共に、前記負荷に応じて前記フェーズ数に対応する電力状態を設定する制御コマンドを含む信号を信号ラインを介して送出するＣＰＵと、
前記信号ラインを介して受けた前記制御コマンドに応じて、前記電力状態を設定すると共に、当該設定した電力状態に対応する前記フェーズ数に応じた大きさの電流を前記ＣＰＵ電源ラインに送出するＣＰＵ電源と、
を備えたＣＰＵ電源システムに用いられる電源制御装置であって、
前記電力情報信号に示される電力が所定値以上か否かを監視する電力監視手段と、
前記監視の結果、前記電力が所定値以上の場合、前記最大フェーズ数に対応する電力状態を設定する制御コマンドを含む信号を前記信号ラインを介して前記ＣＰＵ電源に送出する制御コマンド送出手段と、
を備えたことを特徴とする電源制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電源制御装置に関する。
【背景技術】
【０００２】
インテル（登録商標）プラットフォームでは、ＣＰＵ（central processing unit）とＣＰＵ電源との間で通信を行い、ＣＰＵの電源を制御する方式のシリアル（serial）ＶＩＤ（以下、ＳＶＩＤという）が使用されている。
【０００３】
図６は従来のＣＰＵ電源システムの概略構成を示す機能ブロック図である。ＣＰＵ電源システムは、ＣＰＵ電源１０及びＣＰＵ２０を備えている。ＣＰＵ電源１０としては、この例では、ＶＲ規格のＶＲ１２に準拠した電源が使用される。ＣＰＵ電源１０は、ＡＴＸ電源から供給される電圧１２Ｖの電力Ｐ１２Ｖを調整し、得られた電力をＣＰＵ電源ラインＬ１によりＣＰＵ２０の電源であるＶＣＣ（ＣＰＵコア(core)）に供給する。ＣＰＵ電源ラインＬ１としては、互いに並列に接続された回路であって発熱や過電圧を抑制する当該回路の数がフェーズ数で表され、当該フェーズ数で指定された回路が使用される。
【０００４】
ＣＰＵ２０は、負荷に応じてＳＶＩＤ信号をＳＶＩＤ信号ラインＬ２によりＣＰＵ電源１０に送出し、ＶＣＣ及びＶＳＡ（ＣＰＵエージェント(agent)）の電圧値と、ＣＰＵ電源１０のフェーズ（phase）数とを調整する。ＳＶＩＤ信号によるフェーズ数の調整に関して、ＣＰＵ２０はマスタとして動作し、ＣＰＵ電源１０はスレーブとして動作する。
【０００５】
ＳＶＩＤ信号ラインＬ２としては、コマンドやデータを含む信号を伝送する信号ライン（ＳＤＡＴＡ）と、クロック信号を伝送する信号ライン（ＳＣＬＫ）と、アラート信号を伝送する信号ライン（ＡＬＥＲＴ）とを備えている。
【０００６】
これに伴い、ＣＰＵ２０は、図７に示すように、負荷に応じて、いずれかの電力状態(power state)ＰＳ０，ＰＳ１，ＰＳ２又はＰＳ３を設定するコマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）によりＣＰＵ電源１０に送出する。
【０００７】
ＣＰＵ電源１０は、このコマンドに応じて設定された電力状態ＰＳ０，ＰＳ１，ＰＳ２又はＰＳ３により、フェーズ数を切り換える。具体的には、ＣＰＵ電源１０は、ＳＶＩＤ信号に基づいて、高負荷の際にはＣＰＵ電源ラインＬ１の全てのフェーズで動作し、低負荷の際には、効率改善のためにＣＰＵ電源ラインＬ１の１つのフェーズで動作する。この例では、最大４フェーズで動作するＣＰＵ電源１０を用いる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１０−２５０８５６号公報
【特許文献２】特開２００３−２５６０６９号公報
【特許文献３】特表２００７−５１６５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、以上のようなＳＶＩＤの技術では、以下のような不都合がある。
【００１０】
例えば、ＳＶＩＤの技術では、図８に示すように、電力状態がＰＳ１〜ＰＳ３に設定されている時（時刻ｔ１；図６対応）には１フェーズで動作する。これに対し、ＳＶＩＤに問題が生じＣＰＵ２０とＣＰＵ電源１０との間の通信ができない時（時刻ｔ２；図９対応）には、ＣＰＵ２０の負荷が上昇しても、電力状態の設定をＰＳ２からＰＳ０に切り換えできず、１フェーズの動作を継続する（時刻ｔ３；図９対応）。
【００１１】
従って、１フェーズに大電流が流れ、ＣＰＵ電源ラインＬ１の当該フェーズに配置されたＦＥＴ（電界効果トランジスタ）等の部品の故障の可能性が高まる（時刻ｔ４；図９対応）。
【００１２】
本発明が解決しようとする課題は、ＣＰＵとＣＰＵ電源との間の通信異常と、ＣＰＵの負荷上昇との両者が生じた場合でも、ＣＰＵ電源ラインの故障を回避し得る電源制御装置を提供することである。
【課題を解決するための手段】
【００１３】
実施形態の電源制御装置は、ＣＰＵ電源ラインと、ＣＰＵと、ＣＰＵ電源と、を備えたＣＰＵ電源システムに用いられる。
【００１４】
前記ＣＰＵ電源ラインは、最大フェーズ数で表される個数の並列回路を有し、前記最大フェーズ数以下のフェーズ数に応じた大きさの電流を前記並列回路により供給可能となっている。
【００１５】
前記ＣＰＵは、前記ＣＰＵ電源ラインから供給される電流を電源として受ける一方、負荷に応じて前記フェーズ数に対応する電力状態を設定する制御コマンドを含む信号を信号ラインを介して送出する。
【００１６】
前記ＣＰＵ電源は、前記信号ラインを介して受けた前記制御コマンドに応じて、前記電力状態を設定すると共に、当該設定した電力状態に対応する前記フェーズ数に応じた大きさの電流を前記ＣＰＵ電源ラインに送出する。
【００１７】
前記電源制御装置は、信号監視手段及び制御コマンド送出手段を備えている。
【００１８】
前記信号監視手段は、前記信号が前記信号ラインを所定期間内に流れているか否かを監視する。
【００１９】
前記制御コマンド送出手段は、前記監視の結果、前記否の場合、前記最大フェーズ数に対応する電力状態を設定する制御コマンドを含む信号を前記信号ラインを介して前記ＣＰＵ電源に送出する。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態に係る電源制御装置を備えたＣＰＵ電源システムの概略構成を示す機能ブロック図である。
【図２】同実施形態における動作を説明するための模式図である。
【図３】同実施形態における動作を説明するためのタイミングチャートである。
【図４】第２の実施形態に係る電源制御装置を備えたＣＰＵ電源システムの概略構成を示す機能ブロック図である。
【図５】同実施形態における動作を説明するためのタイミングチャートである。
【図６】従来のＣＰＵ電源システムの概略構成を示す機能ブロック図である。
【図７】一般的な電力状態を説明するための模式図である。
【図８】従来のＣＰＵ電源システムの動作を説明するためのタイミングチャートである。
【図９】従来のＣＰＵ電源システムの課題を説明するための模式図である。
【発明を実施するための形態】
【００２１】
以下、各実施形態について図面を用いて説明する。
【００２２】
＜第１の実施形態＞
図１は第１の実施形態に係る電源制御装置を備えたＣＰＵ電源システムの概略構成を示す模式図である。
【００２３】
第１の実施形態は、ＣＰＵとＣＰＵ電源との間の通信異常と、ＣＰＵの負荷上昇との両者が生じた場合でも、ＣＰＵ電源ラインＬ１の故障の回避を図るものであり、具体的には、ＣＰＵ２０とＣＰＵ電源１０との間の通信を監視する監視回路（電源制御装置）３０を更に備えている。
【００２４】
ここで、ＣＰＵ電源ラインＬ１は、最大フェーズ数（例、４）で表される個数（例、４）の並列回路を有し、当該最大フェーズ数以下のフェーズ数（例、１〜４）に応じた大きさの電流を当該並列回路によりＣＰＵ２０に供給可能となっている。各並列回路は、ＦＥＴ等の部品が配置されている。
【００２５】
ＣＰＵ２０は、ＣＰＵ電源ラインＬ１から供給される電流を電源として受ける一方、負荷に応じて当該フェーズ数に対応する電力状態（ＰＳ０〜ＰＳ３）を設定する制御コマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）を介してＣＰＵ電源１０に送出する機能を有している。
【００２６】
ＣＰＵ電源１０は、信号ライン（ＳＤＡＴＡ）を介して受けた当該制御コマンドに応じて、電力状態（ＰＳ０〜ＰＳ３）を設定すると共に、当該設定した電力状態（ＰＳ０〜ＰＳ３）に対応するフェーズ数に応じた大きさの電流をＣＰＵ電源ラインＬ１に送出する機能をもっている。
【００２７】
監視回路３０は、ＳＶＩＤ信号ラインＬ２におけるコマンドやデータを伝送する信号ライン(ＳＤＡＴＡ)を監視する回路であり、例えば、ＰＡＬ（programmable array logic）等で構成される。
【００２８】
具体的には監視回路３０は、以下の各機能(f30-1)〜(f30-2)を有しており、電源制御装置として機能する。
【００２９】
(f30-1)  ＳＶＩＤ信号が信号ライン（ＳＤＡＴＡ）を所定期間内に流れているか否かを監視する信号監視機能。
【００３０】
(f30-2)  監視の結果、否の場合、最大フェーズ数（例、４）に対応する電力状態ＰＳ０を設定する制御コマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）を介してＣＰＵ電源１０に送出する制御コマンド送出機能。
【００３１】
なお、ＣＰＵ電源１０は、このＳＶＩＤ信号により、図２に示すように、４フェーズで動作するように制御される。
【００３２】
次に、以上のように構成されたＣＰＵ電源システムの動作について図３のタイミングチャートを用いて説明する。
【００３３】
監視回路３０は、ＳＶＩＤ信号が信号ライン（ＳＤＡＴＡ）を所定期間内に流れているか否かを監視する。
【００３４】
ＣＰＵ２０とＣＰＵ電源１０との間が通信できる場合には、ＳＶＩＤ信号が信号ライン（ＳＤＡＴＡ）を所定期間内に流れる。
【００３５】
このため、例えば、ＳＶＩＤの技術では、図３に示すように、電力状態がＰＳ１〜ＰＳ３に設定されている時（時刻ｔ１１；図１対応）には１フェーズで動作する。
【００３６】
続いて、ＣＰＵ２０とＣＰＵ電源１０との間が通信できない場合の動作を述べる。
【００３７】
例えば、ＳＶＩＤに動作異常があり、ホストであるＣＰＵ２０からＳＶＩＤ信号が一定期間出力されないとする。
【００３８】
監視回路３０は、ＳＶＩＤ信号が信号ライン（ＳＤＡＴＡ）を所定期間内に流れているか否かを監視し、監視の結果、否であることを検知する（時刻ｔ１２）。
【００３９】
監視回路３０は、この検知により、ＣＰＵ２０に代えてホストとして動作し、最大フェーズ数（４）に対応する電力状態ＰＳ０を設定する制御コマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）を介してＣＰＵ電源１０に送出する。
【００４０】
ＣＰＵ電源１０は、信号ライン（ＳＤＡＴＡ）を介して受けた当該制御コマンドに応じて、電力状態ＰＳ０を設定すると共に、当該設定した電力状態ＰＳ０に対応するフェーズ数（４）に応じた大きさの電流をＣＰＵ電源ラインＬ１に送出する。
【００４１】
ＣＰＵ電源ラインＬ１は、このフェーズ数（４）に応じた大きさの電流を当該並列回路によりＣＰＵ２０に供給する。
【００４２】
これにより、負荷が上昇して大電流が流れても（時刻ｔ１３）、大電流が４フェーズのＣＰＵ電源ラインＬ１を流れることにより、ＣＰＵ電源ラインＬ１の各フェーズ内のＦＥＴ等の部品が故障することを回避できる。
【００４３】
上述したように本実施形態によれば、ＳＶＩＤ信号が信号ライン（ＳＤＡＴＡ）を所定期間内に流れているか否かを監視し、監視の結果、否の場合、最大フェーズ数（例、４）に対応する電力状態ＰＳ０を設定する制御コマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）を介してＣＰＵ電源１０に送出する構成により、ＣＰＵとＣＰＵ電源との間の通信異常と、ＣＰＵの負荷上昇との両者が生じた場合でも、ＣＰＵ電源ラインの故障を回避することができる。
【００４４】
補足すると、ＳＶＩＤ信号をＰＡＬ等の監視回路３０で監視し、ある一定期間ＣＰＵ２０から出力されていないようだったら、ＳＶＩＤ信号に問題が生じたと判断し、監視回路３０をホストにして全フェーズ動作させるＳＶＩＤ信号をＣＰＵ電源１０に送り、強制的に全フェーズ動作とする。
【００４５】
すなわち、ＳＶＩＤ信号の有無を監視し、異常が発生したら強制的に全フェーズ動作させる構成により、ＣＰＵ電源ラインＬ１の故障を回避することができる。
【００４６】
また、本実施形態における電源制御装置としての監視回路３０は、インテルプラットフォームで、ＳＶＩＤ信号でＣＰＵ電源１０を制御しているマザーボードに適用することができる。
【００４７】
＜第２の実施形態＞
図４は第２の実施形態に係る電源制御装置を備えたＣＰＵ電源システムの概略構成を示す模式図である。
【００４８】
第２の実施形態は、第１の実施形態の変形例であり、ＣＰＵ２０とＣＰＵ電源１０との間の通信を監視する監視回路３０に代えて、ＣＰＵ２０から出力されるＰＥＣＩ（Platform Environment Control Interface）信号を監視する監視回路（電源制御装置）３１を更に備えている。なお、第２の実施形態に係る電源制御装置としては、監視回路３１に開閉制御され、ＳＶＩＤ信号ラインＬ２の信号ライン（ＳＣＬＫ、ＳＤＡＴＡ）を接続する接続スイッチ３２を更に備えてもよい。
【００４９】
ここで、ＰＥＣＩは、ＣＰＵ２０の温度情報、電力情報をＣＰＵ２０から外部に発信するインタフェースであり、冷却ファンの制御などに使用可能となっている。
【００５０】
ＣＰＵ２０は、ＣＰＵ電源ラインＬ１から供給される電流を電源として受ける一方、負荷に応じた電力を示すＰＥＣＩ信号（電力情報信号）を出力すると共に、負荷に応じて当該フェーズ数に対応する電力状態（ＰＳ０〜ＰＳ３）を設定する制御コマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）を介してＣＰＵ電源１０に送出する機能を有している。
【００５１】
ＣＰＵ電源ラインＬ１及びＣＰＵ電源１０は、第１の実施形態と同様である。
【００５２】
監視回路３１は、ＣＰＵ２０から出力されるＰＥＣＩ信号を監視する回路であり、例えば、ＰＡＬ（programmable array logic）等で構成される。
【００５３】
具体的には監視回路３１は、以下の各機能(f31-1)〜(f31-2)を有しており、電源制御装置として機能する。
【００５４】
(f31-1)  ＰＥＣＩ信号（電力情報信号）に示される電力が所定値以上か否かを監視する信号監視機能。
【００５５】
(f31-2)  監視の結果、電力が所定値以上の場合、最大フェーズ数（例、４）に対応する電力状態ＰＳ０を設定する制御コマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）を介してＣＰＵ電源１０に送出する制御コマンド送出機能。
【００５６】
なお、接続スイッチ３２を更に備えた場合、監視回路３１は、制御コマンド送出機能(f31-2)によるＳＶＩＤ信号を送出する直前に接続スイッチ３２を開放状態に制御し、制御コマンド送出機能(f31-2)によるＳＶＩＤ信号の送出後に接続スイッチ３２を接続状態（閉塞状態）に制御する開閉制御機能を更に備えて構成される。補足すると、接続スイッチ３２は、通常は接続状態であり、制御コマンド送出機能(f31-2)によるＳＶＩＤ信号の送出時には開放状態に制御される。
【００５７】
また、ＣＰＵ電源１０は、このＳＶＩＤ信号により、図４に示したように、４フェーズで動作するように制御される。
【００５８】
次に、以上のように構成されたＣＰＵ電源システムの動作について図５のタイミングチャートを用いて説明する。
【００５９】
監視回路３１は、ＣＰＵ２０から出力されるＰＥＣＩ信号に示される電力が所定値以上か否かを監視する。
【００６０】
ＣＰＵ２０が用いる電力が低い場合には、ＰＥＣＩ信号が示す電力が所定値未満となる。このとき、例えば、ＳＶＩＤの技術では、電力状態がＰＳ２に設定され（時刻ｔ２１）、ＣＰＵ電源１０が１フェーズで動作する。
【００６１】
続いて、ＣＰＵ２０とＣＰＵ電源１０との間が通信できない場合の動作を述べる。
【００６２】
例えば、ＳＶＩＤに動作異常があり、ホストであるＣＰＵ２０からＳＶＩＤ信号が一定期間出力されないとする（時刻ｔ２２）。
【００６３】
監視回路３１は、第１の実施形態とは異なり、ＳＶＩＤ信号が信号ライン（ＳＤＡＴＡ）を所定期間内に流れているか否かを監視しないので、ＳＶＩＤ信号の異常（通信異常）を無視する。
【００６４】
続いて、ＣＰＵ２０が用いる電力が高い場合の動作を述べる。
【００６５】
この場合、監視回路３１は、ＣＰＵ２０から出力されるＰＥＣＩ信号に示される電力が所定値以上か否かを監視し、監視の結果、電力が所定値以上であることを検知する（時刻ｔ２３）。
【００６６】
監視回路３１は、この検知により、ＣＰＵ２０に代えてホストとして動作し、最大フェーズ数（４）に対応する電力状態ＰＳ０を設定する制御コマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）を介してＣＰＵ電源１０に送出する。
【００６７】
ＣＰＵ電源１０は、信号ライン（ＳＤＡＴＡ）を介して受けた当該制御コマンドに応じて、電力状態ＰＳ０を設定すると共に、当該設定した電力状態ＰＳ０に対応するフェーズ数（４）に応じた大きさの電流をＣＰＵ電源ラインＬ１に送出する。
【００６８】
ＣＰＵ電源ラインＬ１は、このフェーズ数（４）に応じた大きさの電流を当該並列回路によりＣＰＵ２０に供給する。
【００６９】
これにより、負荷が上昇して大電流が流れても（時刻ｔ２４）、大電流が４フェーズのＣＰＵ電源ラインＬ１を流れることにより、ＣＰＵ電源ラインＬ１の各フェーズ内のＦＥＴ等の部品が故障することを回避できる。
【００７０】
上述したように本実施形態によれば、ＰＥＣＩ信号が示す電力が所定値以上か否かを監視し、監視の結果、電力が所定値以上の場合、最大フェーズ数（例、４）に対応する電力状態ＰＳ０を設定する制御コマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）を介してＣＰＵ電源１０に送出する構成により、ＣＰＵとＣＰＵ電源との間の通信異常と、ＣＰＵの負荷上昇との両者が生じた場合でも、ＣＰＵ電源ラインの故障を回避することができる。
【００７１】
補足すると、ＣＰＵ２０から出力されるＰＥＣＩ信号をＰＡＬ等の監視回路３１で受信処理させ、ＣＰＵ２０の電力が所定値以上であることを検知した時、監視回路３１をホストにして全フェーズで動作させるＳＶＩＤ信号をＣＰＵ電源１０に送り、強制的に全フェーズ動作とする。
【００７２】
すなわち、ＰＥＣＩ信号に含まれているＣＰＵ電力情報を監視し、異常が発生したら強制的に全フェーズ動作させることで、ＣＰＵ電源ラインＬ１の故障を回避することができる。
【００７３】
また、本実施形態における電源制御装置としての監視回路３１及び接続スイッチ３２は、インテルプラットフォームで、ＳＶＩＤ信号でＣＰＵ電源１０を制御しているマザーボードに適用することができる。
【００７４】
なお、本実施形態における監視回路３１は、第１の実施形態における監視回路３０と組み合わせることも可能である。この場合、接続スイッチ３２を更に備えることも可能である。
【００７５】
以上説明した少なくとも一つの実施形態によれば、ＳＶＩＤ信号又はＰＥＣＩ信号を監視し、監視の結果が異常を示す場合、最大フェーズ数（例、４）に対応する電力状態ＰＳ０を設定する制御コマンドを含むＳＶＩＤ信号を信号ライン（ＳＤＡＴＡ）を介してＣＰＵ電源１０に送出する構成により、ＣＰＵとＣＰＵ電源との間の通信異常と、ＣＰＵの負荷上昇との両者が生じた場合でも、ＣＰＵ電源ラインの故障を回避することができる。
【００７６】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１０…ＣＰＵ電源、２０…ＣＰＵ、３０…監視回路、Ｌ１…ＣＰＵ電源ライン、Ｌ２…ＳＶＩＤ信号ライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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