(57)【要約】【課題】ＤＲＡＭ等において、充分な大きさのコンタクトプラグ接続領域を活性領域の両端部に確保する。【解決手段】半導体基板１には帯状の活性領域２ａ，２ｂが形成される。ワード線１１ａ、１１ｂは、活性領域２ａと交差するように配列される。活性領域２ａにおいて、活性領域２ａの第１端からワード線１１ａまでの領域を第１の活性領域６３Ａ、ワード線１１ａ，１１ｂの間の領域を第２の活性領域６３Ｂ、ワード線１１ｂから活性領域２ａの第２端までの領域を第３の活性領域６３Ｃとするとき、第２の活性領域６３Ｂの幅は、第１の活性領域６３Ａおよび第３の活性領域６３Ｃの少なくとも一方の幅よりも狭く形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
帯状の活性領域を有する半導体基板と、
前記活性領域と交差するように配列される第１および第２のワード線と、を備え、
前記活性領域において、前記活性領域の第１端から前記第１のワード線までの領域を第１の活性領域、前記第１および第２のワード線の間の領域を第２の活性領域、前記第２のワード線から前記活性領域の第２端までの領域を第３の活性領域とするとき、
前記第２の活性領域の幅は、前記第１および第３の活性領域の少なくとも一方の幅よりも狭く形成されることを特徴とする半導体装置。
【請求項２】
前記第２の活性領域の幅は、更に、前記第１および第２のワード線の少なくとも一方の幅よりも狭く形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
最小加工寸法を１Ｆとするとき、
前記第２の活性領域の幅は１Ｆ未満であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
最小加工寸法を１Ｆとするとき、
前記第１および第３の活性領域の設計上の最小幅は１Ｆであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第１および第３の活性領域の前記最小幅からの許容されるずれを１Ｍとするとき、
前記第２の活性領域の幅は、１Ｆ−２Ｍにより規定されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の活性領域と接続されるビット線、を更に備え、
前記活性領域においては、２つのＭＯＳトランジスタが形成されることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
半導体基板に形成され、第１の方向における一端及び他端を有する活性領域と、
前記活性領域と交差するように、前記第１の方向と交差する第２の方向に延在する第１及び第２のゲート配線と、を備え、
前記活性領域は、平面視で前記第１のゲート電極と重なる第１の領域と、平面視で前記第２のゲート電極と重なる第２の領域と、前記一端から前記第１の領域との間に位置する第３の領域と、前記他端から前記第２の領域との間に位置する第４の領域と、前記第１の領域と前記第２の領域との間に位置する第５の領域とを含み、
前記第３及び第４の領域の前記第１の方向における幅の和は、前記第５の領域の前記第１の方向における幅の２倍を超えていることを特徴とする半導体装置。
【請求項８】
前記第１及び第２の領域の前記第１の方向における幅は、いずれも前記第５の領域の前記第１の方向における幅よりも広いことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第３及び第４の領域の少なくとも一方の前記第１の方向における幅は、前記第１及び第２の領域の前記第１の方向における幅よりも広いことを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記活性領域は、前記第１及び第２の方向と異なる第３の方向を長手方向とする平面形状を有していることを特徴とする請求項７から９のいずれかに記載の半導体装置。
【請求項１１】
半導体基板に活性領域を形成する工程と、
前記活性領域に２つの溝をパターニングする工程と、
前記２つの溝に第１および第２のワード線を形成する工程と、を備え、
前記活性領域において、前記活性領域の第１端から前記第１のワード線までの領域を第１の活性領域、前記第１および第２のワード線の間の領域を第２の活性領域、前記第２のワード線から前記活性領域の第２端までの領域を第３の活性領域とするとき、
前記第２の活性領域の幅は、前記第１および第３の活性領域の少なくとも一方の幅よりも狭く形成されていることを特徴とする半導体装置の製造方法。
【請求項１２】
前記半導体基板上にマスク膜を形成する工程と、
前記マスク膜上にレジスト膜を形成する工程と、
前記活性領域の中央領域において前記マスク膜が露出するように、前記レジスト膜をパターニングする工程と、
残った前記レジスト膜を第１の犠牲膜で被膜する工程と、
前記第１の犠牲膜の被膜後に形成される凹部に第２の犠牲膜を埋設する工程と、
前記第２の犠牲膜および前記レジスト膜により形成されるパターンにしたがって、前記第１の犠牲膜と前記マスク膜をパターニングする工程と、をさらに備え、
前記２つの溝をパターニングする工程は、マスク膜により形成されるパターンを用いて行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
最小加工寸法を１Ｆとするとき、
前記活性領域の前記中央領域に残される前記第２の犠牲膜の幅は１Ｆ未満であることを特徴とする請求項１１または１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、活性領域上に２本のワード線が配置されてなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭにおける１個のメモリセルのサイズは、リソグラフィの最小加工寸法をＦとした場合、６Ｆ２（２Ｆ×３Ｆ）であることが多い（特許文献１参照）。６Ｆ２のメモリセルでは、帯状の活性領域と２本のワード線が交差する（特許文献１の図２参照）。
【０００３】
帯状の活性領域と２本のワード線が交差する場合、活性領域は、便宜上、５つの領域に分けることができる。すなわち、活性領域の第１端から第１のワード線までの第１の活性領域、第１のワード線と重なる領域（以下、「第１のワード線交差領域」とよぶ）、第１のワード線から第２のワード線までの第２の活性領域、第２のワード線と重なる領域（以下、「第２のワード線交差領域」とよぶ）および第２のワード線から活性領域の第２端までの第３の活性領域である。
【０００４】
メモリセルは最小加工寸法Ｆを基本単位として構成されるため、活性領域の長辺方向のサイズが５Ｆのときには、第１〜第３の活性領域および第１および第２のワード線交差領域の幅はいずれも１Ｆとなる。つまり、理想的には、５Ｆの長さの活性領域は、５つに均等分割されることになる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２８７７９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、近年の半導体装置の微細化（最小加工寸法Ｆの縮小）にともない、このような均等分割は困難となりつつある。より具体的には、活性領域を形成するプロセスとワード線を形成するプロセスが別々であるため、２本のワード線の間隔（すなわち、第２の活性領域の幅）を一定にするのはそれほど難しくないものの、２本のワード線と活性領域の正確な位置合わせが難しくなってきている。たとえば、２本のワード線を第１の活性領域寄りに形成してしまうと、第３の活性領域の幅が１Ｆ超となる代わりに、第１の活性領域の幅は１Ｆ未満となってしまう。第１および第３の活性領域にはその後の工程でコンタクトプラグが接続されるが、第１の活性領域の幅が１Ｆ未満となってしまうとコンタクトプラグの接触抵抗が大きくなってしまう。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、帯状の活性領域を有する半導体基板と、活性領域と交差するように配列される第１および第２のワード線を備える。活性領域において、活性領域の第１端から第１のワード線までの領域を第１の活性領域、第１および第２のワード線の間の領域を第２の活性領域、第２のワード線から活性領域の第２端までの領域を第３の活性領域とするとき、第２の活性領域の幅は、第１および第３の活性領域の少なくとも一方の幅よりも狭く形成される。
【０００８】
本発明に係る半導体装置の製造方法は、半導体基板に帯状の活性領域を形成する工程と、半導体基板の上にマスク膜を形成する工程と、マスク膜の上にレジスト膜を形成する工程と、活性領域の中央領域においてマスク膜が露出するように、レジスト膜をパターニングする工程と、残ったレジスト膜を第１の犠牲膜で被膜する工程と、第１の犠牲膜の被膜後に形成される凹部に第２の犠牲膜を埋設する工程と、第２の犠牲膜およびレジスト膜により形成されるパターンにしたがって、第１の犠牲膜とマスク膜をパターニングする工程と、マスク膜により形成されるパターンにしたがって、半導体基板の活性領域に２つの溝をパターニングする工程と、２つの溝に第１および第２のワード線を形成する工程を備える。活性領域において、活性領域の第１端から第１のワード線までの領域を第１の活性領域、第１および第２のワード線の間の領域を第２の活性領域、第２のワード線から活性領域の第２端までの領域を第３の活性領域とするとき、第２の活性領域の幅は、第１および第３の活性領域の少なくとも一方の幅よりも狭く形成される。
【発明の効果】
【０００９】
本発明によれば、ＤＲＡＭ等の半導体装置において、コンタクトプラグを接続するための領域（第１および第３の活性領域）を活性領域の両端部に充分に確保しやすくなる。
【図面の簡単な説明】
【００１０】
【図１】半導体装置の平面図である。
【図２】半導体装置の断面図である。
【図３】半導体装置の製造過程（第１工程）を示す平面図である。
【図４】半導体装置の製造過程（第１工程）を示す断面図である。
【図５】半導体装置の製造過程（第２工程）を示す平面図である。
【図６】半導体装置の製造過程（第２工程）を示す断面図である。
【図７】半導体装置の製造過程（第３工程）を示す平面図である。
【図８】半導体装置の製造過程（第３工程）を示す断面図である。
【図９】半導体装置の製造過程（第４工程）を示す平面図である。
【図１０】半導体装置の製造過程（第４工程）を示す断面図である。
【図１１】半導体装置の製造過程（第５工程）を示す平面図である。
【図１２】半導体装置の製造過程（第５工程）を示す断面図である。
【図１３】半導体装置の製造過程（第６工程）を示す平面図である。
【図１４】半導体装置の製造過程（第６工程）を示す断面図である。
【図１５】半導体装置の製造過程（第７工程）を示す平面図である。
【図１６】半導体装置の製造過程（第７工程）を示す断面図である。
【図１７】半導体装置の製造過程（第８工程）を示す平面図である。
【図１８】半導体装置の製造過程（第８工程）を示す断面図である。
【図１９】半導体装置の製造過程（第９工程）を示す平面図である。
【図２０】半導体装置の製造過程（第９工程）を示す断面図である。
【図２１】半導体装置の製造過程（第１０工程）を示す平面図である。
【図２２】半導体装置の製造過程（第１０工程）を示す断面図である。
【発明を実施するための形態】
【００１１】
６Ｆ２構成のメモリセルでは、長辺方向の長さが５Ｆとなる活性領域と２本のワード線が交差する。これにより、活性領域は５つの部分領域（第１〜第３の活性領域、第１および第２のワード線交差領域）に分かれる。メモリセルは最小加工寸法Ｆを基本単位として構成されるため、長さ５Ｆの活性領域の５つの部分領域の幅はいずれも１Ｆである。半導体装置の微細化にともない、ワード線と活性領域の位置合わせ時のずれが無視できなくなってきている。２本のワード線が第１の活性領域寄りに形成されると、第１の活性領域の幅が１Ｆ未満になってしまい、充分なコンタクトマージンを確保できなくなってしまう。そこで、本実施形態に示す半導体装置では、活性領域自体の面積を増大させることなく、第１および第３の活性領域のコンタクトマージンを確保するために、第２の活性領域の幅を１Ｆ未満に設定する。
【００１２】
図１は、本実施形態における半導体装置１００（ＤＲＡＭ）の平面図である。図２は、図１のＡ−Ａ’−Ａ’’における断面図である。図１では、各構成要素のレイアウトを明確にするため、容量コンタクトプラグ２５の上に位置するキャパシタ３０やその上部の配線は省略している。図１において、上方向にｙ軸、右方向にｘ軸を設定する。半導体装置１００のベースとなる半導体基板はシリコン基板である。
【００１３】
半導体基板１には、素子分離領域５によって囲まれた島状の活性領域２ａ，２ｂが設けられている。活性領域２ａは、Ｘ方向に対して負の傾斜角を有するＸａ方向に延伸する。活性領域２ｂは、Ｘ方向に対して正の傾斜角を有するＸｂ方向に延伸する。隣接する活性領域２ａ，２ｂは、素子分離領域５ｂを挟んで線対称に配列される。以下、リソグラフィの解像限界となる最小加工寸法を１Ｆとする。また、活性領域２ａ，２ｂは延伸方向が異なるがその他の構成は同じであるため、活性領域２ａを対象として説明する。
【００１４】
活性領域２ａのＸ方向の長さは５Ｆである。Ｙ方向に延伸する２本のワード線１１ａ，１１ｂは、複数の活性領域２ａと交差する。ワード線１１ａ，１１ｂの幅Ｘ２はいずれも１Ｆである。この結果、活性領域２ａは、一方の端部側の第１の活性領域６３Ａ、ワード線１１ａと重なる第１のワード線交差領域１１０Ａ、ワード線１１ａ，１１ｂの間の第２の活性領域６３Ｂ、ワード線１１ｂと重なる第２のワード線交差領域１１０Ｂ、他方の端部側の第３の活性領域６３Ｃに分けることができる。第１の活性領域６３Ａ，第３の活性領域６３Ｃは、それぞれ、容量コンタクトプラグ２５と接続される（図２に関連して後述）。第２の活性領域６３Ｂは、Ｘ方向に伸びるビット線１７とコンタクトプラグを介して接続される。
【００１５】
本実施形態においては、第２の活性領域６３ＢのＸ方向における幅Ｘ３を１Ｆ未満に設定することにより、第１の活性領域６３Ａ，第３の活性領域６３Ｃにおけるコンタクトマージンを拡大している。たとえば、Ｘ３＝０．５Ｆ（＜１Ｆ）とすると、ワード線１１ａ，１１ｂの幅Ｘ２は１Ｆであるから、第１の活性領域６３Ａと第３の活性領域に残される合計幅は、５Ｆ−０．５Ｆ−２Ｆ＝２．５Ｆとなる。ワード線１１ａ，１１ｂと活性領域２ａの配置にずれがなければ、Ｘ１＝Ｘ４＝２．５Ｆ／２＝１．２５Ｆとなる。ここで、Ｘ１は第１の活性領域６３Ａの幅であり、Ｘ４は第２の活性領域６３Ｂの幅である。ワード線１１ａとワード線１１ｂは、後述するように同一プロセスにて形成されるため、Ｘ２及びＸ３にズレは生じない。つまり、正確にＸ２＝１Ｆ，Ｘ３＝０．５Ｆとなる。
【００１６】
これに対し、ワード線１１ａ，１１ｂと活性領域２ａの位置関係にはズレが生じうるため、ワード線１１ａ，１１ｂが第１の活性領域６３Ａ側又は第３の活性領域６３Ｃ側にずれる可能性がある。しかしながら、ワード線１１ａ，１１ｂが第１の活性領域６３Ａ側に０．２５Ｆだけずれて形成されても、Ｘ１のもともとの設計値が１．２５Ｆであるため、Ｘ１＝１Ｆとなる。一方、第３の活性領域６３Ｃは、０．２５Ｆだけ幅が広がり、Ｘ４＝１．５Ｆとなる。このように、ワード線１１のＸ方向へのずれが０．２５Ｆ以内であれば、Ｘ１やＸ４として１Ｆ以上の幅を確保できる。すなわち、Ｘ１やＸ４の設計値を１Ｆ、余裕分を０．２５Ｆとすると、ワード線１１と活性領域２ａとの位置のずれが０．２５Ｆ以内であれば、第１の活性領域６３Ａ、第３の活性領域６３Ｃの幅Ｘ１，Ｘ４としては１Ｆ以上を確保できる。一般化すると、余裕分を１Ｍとするときには、Ｘ３＝１Ｆ−２Ｍに設定すればよい。
【００１７】
余裕分１Ｍは、リソグラフィで使用される露光装置の精度に基づいて決定すればよい。露光装置は、フォトマスク上に形成されたパターンを半導体基板上のフォトレジストに転写する。この転写時のずれの最大許容値がＭである。Ｍ＝０．２５Ｆのとき、Ｘ３＝１Ｆ−２×０．２５Ｆ＝０．５Ｆとなる。また、Ｘ１＝Ｘ４＝１Ｆ＋０．２５Ｆ＝１．２５Ｆとなる。すなわち、Ｘ１，Ｘ４の設計上の最小幅である１Ｆに、余裕分として０．２５Ｆを上乗せできる。なお、露光装置は縮小投影方式であるため、フォトマスク上のパターンのサイズは実際に半導体装置１００に転写されるパターンのサイズの４倍程度となる。以上のように、第２の活性領域６３Ｂの幅Ｘ３を１Ｆ未満としてワード線１１と活性領域２ａの位置合わせ時のずれを許容することにより、第１の活性領域６３Ａ、第３の活性領域６３Ｃにおけるコンタクトマージンを確保している。
【００１８】
仮に、Ｘ１〜Ｘ４のすべてを１Ｆに設定する場合、ワード線１１の位置が０．２５Ｆだけずれると、Ｘ１またはＸ４のいずれかが１Ｆ未満となってしまう。たとえば、ワード線１１が第１の活性領域６３Ａ側に０．２５Ｆだけずれると、第３の活性領域の幅Ｘ４は１．２５Ｆとなるが、第１の活性領域６３Ａの幅Ｘ１は０．７５Ｆとなるため、第１の活性領域６３Ａと容量コンタクトプラグ２５との接触面積（コンタクトマージン）を十分確保できなくなってしまう。一方、本実施形態のように、Ｘ３を１Ｆよりも狭くすれば、ワード線１１の位置が多少ずれても、Ｘ１，Ｘ４の双方について最小値１Ｆ以上を確保できる。１Ｍ＝０．１２５Ｆであれば、Ｘ３＝１Ｆ−２×０．１２５Ｆ＝０．７５Ｆとなる。Ｘ１＝Ｘ４＝１．１２５Ｆである。この場合、０．１２５Ｆ以内のずれが許容される。通常、露光装置の精度は０．１Ｆ程度なので、Ｘ３は０．８Ｆ（＝１Ｆ−２×０．１Ｆ）以下とすることが好ましい。
【００１９】
次に、図２を参照する。本実施形態においてメモリセルを構成するスイッチングトランジスタは、ワード線を兼ねる埋め込みゲート電極型のＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、単に「トランジスタ」と表記する）である。
【００２０】
図２には２つの活性領域２ａ，２ｂが示されているが、図１と同様に、活性領域２ａを対象として説明する。半導体基板１（シリコン基板）において、素子分離領域５(５ａ、５ｂ)に挟まれた活性領域２ａにトランジスタが形成される。素子分離領域５は、半導体基板１に形成される溝４０に絶縁材料を埋め込むことにより形成される。トランジスタは、活性領域２ａに２つ設けられる。活性領域２ａには２つのワード線１１ａ，１１ｂが形成される。ワード線１１ａ（１１ｂ）は、ワード線溝の内壁を覆うゲート絶縁膜７、ゲート絶縁膜７を覆う介在層８、介在層８の内部に形成される導電膜９を含む。活性領域２ａの第２の活性領域６３Ｂの上部には不純物拡散層１３が形成され、第１の活性領域６３Ａ，第３の活性領域６３Ｃの上部にも不純物拡散層２１が形成される。不純物拡散層１３および不純物拡散層２１がソース／ドレイン領域となる。不純物拡散層１３は、２つのトランジスタに共有される。
【００２１】
導電膜９の上部には絶縁膜１０が形成される。第１の活性領域６３Ａはワード線１１ａと素子分離領域５ａの間に形成され、第３の活性領域６３Ｃはワード線１１ｂと素子分離領域５ｂの間に形成される。第２の活性領域６３Ｂの幅Ｘ３は、１Ｆ未満である。
【００２２】
トランジスタの上部には、ビット線１７やキャパシタ３０が形成される。キャパシタ３０はいわゆるクラウン型キャパシタであり、下部電極２７、容量絶縁膜２８および上部電極２９を含む。下部電極２７の内外壁は、容量絶縁膜２８と上部電極２９によって覆われる。上部電極２９は導電性の埋込膜３１により埋設され、埋込膜３１の上面にはプレート電極３２が形成される。下部電極２７の一部には倒壊防止のためのサポート膜３３が接続される。
【００２３】
不純物拡散層１３は、ビットコンタクトプラグ４７と接続される。ビットコンタクトプラグ４７は、導電膜１４および導電膜１５を含むビット線１７の一部である。ビット線１７の上部にはビットマスク膜１６が形成され、側面にはサイドウォール絶縁膜１８が形成される。
【００２４】
不純物拡散層２１は、容量コンタクトプラグ２５を介してキャパシタ３０の下部電極２７と接続される。容量コンタクトプラグ２５は、導電膜２２、介在層２３、導電膜２４の積層構造を有し、その側面はサイドウォール絶縁膜２０で覆われる。ビット線１７と容量コンタクトプラグ２５は第１層間絶縁膜１２に埋設されている。第１層間絶縁膜１２は、ストッパー膜３７により保護される。プレート電極３２は、第２層間絶縁膜１９で覆われる。第２層間絶縁膜１９の内部にはコンタクトプラグ３４が設けられ、その上には配線３５が設けられる。キャパシタ３０の上部電極２９は、導電性の埋込膜３１とプレート電極３２、コンタクトプラグ３４を介して配線３５と接続される。配線３５と第２層間絶縁膜１９は、保護膜３６により覆われる。
【００２５】
次に、本実施形態における半導体装置１００の製造方法について説明する。なお、以下の各図は製造工程を示し、（ａ）は平面図、（ｂ）はＡ−Ａ’−Ａ’’断面の断面図である。
【００２６】
まず、熱酸化法によって、半導体基板１の上に犠牲膜（シリコン酸化膜：図示せず）を形成した後、犠牲膜の上に、熱ＣＶＤ（Chemical Vapor Deposition）法によって、マスク膜（シリコン窒化膜：図示せず）を形成する。次に、フォトリソグラフィ法およびドライエッチング法によって、犠牲膜とマスク膜をパターニングし、マスク膜の開口部から露出した半導体基板１をドライエッチングすることにより、溝４０を形成する（図２（ａ），図２（ｂ）参照）。溝４０により区画される領域が活性領域２ａ，２ｂとなる。この段階で、活性領域２の上面はマスク膜で被膜されており、Ｘ方向の幅Ｘ５は５Ｆに設定されている。
【００２７】
次に、ＣＶＤ法によって溝４０にシリコン酸化膜を堆積させ、ＣＭＰ（Chemical Mechanical Polishing）法によって活性領域２の上に残っているマスク膜が再露出するまでシリコン酸化膜の表面を平坦化する。このように、溝４０の内部にシリコン酸化膜を残留させることで素子分離領域５ａ，５ｂが形成される。
【００２８】
次に、ウェットエッチング法によってマスク膜を除去する。これにより、素子分離領域５によって囲まれた領域がＸ’方向およびＸ’’方向に延伸する活性領域２ａ，２ｂとなる。Ｙ方向には複数の活性領域２が配列される（図１（ａ），図２（ａ）参照）。
【００２９】
次に、第１パターン形成工程を説明する。図３（ａ），図３（ｂ）に示すように、熱酸化法によって、半導体基板１の上面にライナー膜５０（シリコン酸化膜）を成膜する。次に、ＣＶＤ法によって、ライナー膜５０を覆うように、第１マスク膜５１（非晶質炭素膜（アモルファスカーボン膜［Amorphous Carbon］））、第２マスク膜５２（シリコン窒化膜）、第３マスク膜５３（シリコン酸化膜）をこの順に積層する。更に、回転塗布法によって、ＭＬＲ５４（Multi Layer Resist）を塗布する。
【００３０】
ＭＬＲ５４は、ＢＡＲＣ（Bottom Anti Reflective Coating；反射防止膜）である第１犠牲膜５４ａ（ノボラック系ポリフェノール樹脂）と、ＢＡＲＣである第２犠牲膜５４ｂ（ノボラック系ポリフェノール樹脂にシリコン(Si)を含有）と、フォトレジスト５４ｃの三層構造である。フォトリソグラフィ法およびドライエッチング法を用いて、ＭＬＲ５４の一部がマスクパターン５５（５５Ａ〜５５Ｄ）として残留するように、開口部６２を形成する。マスクパターン５５Ａは、活性領域２ａの第１の活性領域６３Ａに対応する。マスクパターン５５Ｂは、活性領域２ｂの第１の活性領域６３Ａに対応する。マスクパターン５５Ｃは、活性領域２ａの第３の活性領域６３Ｃと、活性領域２ｂの第３の活性領域６３Ｃと、素子分離領域５ｂに対応する。マスクパターン５５Ｄは、マスクパターン５５Ａ〜５５Ｃを取り囲む。開口部６２からは第３マスク膜５３が露出する。マスクパターン５５は「第１パターン」となる。
【００３１】
マスクパターン５５Ａは側面６４Ｃと６４Ｄを有し、マスクパターン５５Ｃは側面６４Ｅと６４Ｆを有する。活性領域２ａは側面６５Ａと６５Ｂを有する。マスクパターン５５Ａの側面６４Ｄと側面６５ＡのＸ方向のずれＸ７は１．２５Ｆ±０．２５Ｆである。マスクパターン５５Ｃの側面６４Ｅと側面６５ＢのＸ方向のずれＸ８も１．２５Ｆ±０．２５Ｆである。本実施例では、Ｘ６＝２．５Ｆ、Ｘ７＝Ｘ８＝１．２５Ｆに設定される。１Ｍ＝０．２５Ｆであるから、Ｘ７およびＸ８は上記範囲内に形成される。たとえば、Ｘ７が最大値１．５Ｆ（＝１．２５Ｆ＋０．２５）となると、Ｘ８は最小値１．０Ｆ（＝１．２５Ｆ−０．２５Ｆ）となる。両者はトレードオフの関係にあり、第１の活性領域６３Ａに対応するＸ７と第３の活性領域６３Ｃに対応するＸ８はいずれも１Ｆ値以上となる。活性領域２ｂについても同様である。
【００３２】
次に、第２パターン形成工程を説明する。図７、図８に示すように、フォトレジスト５４ｃを除去し、ＭＬＤ（Molecular Layer Deposition）法によって第１犠牲膜５４ａと第２犠牲膜５４ｂを膜厚１Ｆの第３犠牲膜５６（シリコン酸化膜）によって被膜する。ＭＬＤ法では、所定温度の半導体基板１に対して、（１）原料ガスの供給、（２）半導体基板１への原料吸着、（３）真空パージによる余剰原料ガスの排出、（４）酸化ガスの供給、（５）酸化ガスによる吸着原料の酸化、（６）真空パージによる余剰酸化ガスの排出、の合計６ステップからなる処理を複数回繰り返す。ＭＬＤ法によって形成したシリコン酸化膜は、低温での被覆性がよく、膜厚を精密に制御できる。次に、回転塗布法によって、第４犠牲膜５７（ノボラック系ポリフェノール樹脂のＢＡＲＣ）により開口部６２を埋める。ドライエッチング法によって、第４犠牲膜５７をエッチバックするし、第３犠牲膜５６を露出させる。開口部６２の内壁には第３犠牲膜５６だけが接触する。第４犠牲膜５７は第３犠牲膜５６により囲まれている。
【００３３】
次に、図９、図１０に示すように、ドライエッチング法によって第３犠牲膜５６を選択的に除去する。このとき、第３犠牲膜５６の下地となっている第２犠牲膜５４ｂ（シリコン含有ＢＡＲＣ）と第３マスク膜５３（シリコン酸化膜）も同時に除去されるが、第１犠牲膜５４ａは残留する。第３マスク膜５３Ａは、第１犠牲膜５４ａの下地として残る。第４犠牲膜５７（ＢＡＲＣ）で覆われている部分の第３犠牲膜５６Ａも残留する。開口部６２の内部には、第４マスク膜５８（第３マスク膜５３Ａ、第３犠牲膜５６Ａ、第４犠牲膜５７）が形成される。開口部６２Ａの幅は、第３犠牲膜５６の厚さと同じ１Ｆであり、その底面には第２マスク膜５２が露出する。これにより、第１パターンに第４マスク膜５８が付加された第２パターンが形成される。
【００３４】
次に、第３パターンの形成工程を説明する。図１１、図１２に示すように、第１犠牲膜５４Ａ（ＢＡＲＣ）と第４犠牲膜５７、第４マスク膜５８を酸素アッシングにより除去する。これにより、第３マスク膜５３Ａと第３犠牲膜５６Ａが露出する。次に、フォトリソグラフィ法によって、周辺回路領域１０２に対応する第３マスク膜５３Ａと第３犠牲膜５６Ａをフォトレジスト５９で覆う。フォトレジスト５９のＹ端は、第３マスク膜５３ＡのＹ端よりも内側に位置する。もし、フォトレジスト５９のＹ端が第３マスク膜５３ＡのＹ端の外側に位置すると、第２マスク膜５２の上面が露出してしまう。第２マスク膜５２の上面が露出すると、後工程でこの部分にも開口部６６が形成されてしまい、独立して形成すべき開口部６６が互いに連絡してしまう（図１３参照）。開口部１１２のＸ端は、フォトリソグラフィ法におけるマージンを十分に確保するために、第３犠牲膜５６Ａ（第６マスク膜）の上面に位置する。
【００３５】
次に、ドライエッチング法によって、開口部１１２内に位置する第３マスク膜５３Ａと第３犠牲膜５６Ａをエッチングマスクとして、第２マスク膜５２をエッチングする。残った第２マスク膜５２Ａの上面には、第３マスク膜５３Ａと第３犠牲膜５６Ａが残留し、Ｙ方向へ延在した矩形パターンが形成される。第３マスク膜５３Ａと第３犠牲膜５６Ａの間には、第１マスク膜５１が露出する。
【００３６】
図１３、図１４に示すように、フォトレジスト５９の除去後、フッ酸（ＨＦ）含有溶液によるウェットエッチング法で、第３マスク膜５３Ａと第３犠牲膜５６Ａを除去する。第２マスク膜５２Ａ（シリコン窒化膜）は除去されない。次に、第２マスク膜５２Ａをエッチングマスクとして、ドライエッチング法により第１マスク膜５１をパターニングする。残った第１マスク膜５１Ａにより形成される開口部６６はＹ方向に延在する矩形パターンを形成する。第１マスク膜５１Ａの上には第２マスク膜５２Ａが残留している。以下、この積層膜を第５マスク膜６０（６０Ａ〜６０Ｄ）とよぶ。開口部６６の底面には、ライナー膜５０が露出する。
【００３７】
第５マスク膜６０は、第１の活性領域６３Ａに対応する幅Ｘ１の第５マスク膜６０Ａ、２つの活性領域２ａ、２ｂの中間に対応する第５マスク膜６０Ｂ、第２の活性領域６３Ｂに対応する幅Ｘ３の第５マスク膜６０Ｃと、素子分離領域５に位置する第５マスク膜６０Ｄを含む。第５マスク膜６０と第５マスク膜６０の間には開口部６６（６６Ａ〜６６Ｃ）が形成される。具体的には、第５マスク膜６０Ａと６０Ｃの間には開口部６６Ａ、第５マスク膜６０Ｂと６０Ｃの間に開口部６６Ｂ、第５マスク膜６０Ａと６０Ｄの間に開口部６６Ｃが形成されている。開口部６６Ａと６６Ｂはいずれもメモリセル領域１０１の上方に形成され、開口部６６Ｃは周辺回路領域１０２の上方に形成される。開口部６６Ａと６６Ｂの幅はいずれもＸ２である。これにより、第５マスク膜６０からなる第３パターンが形成される。
【００３８】
次に、ワード線の形成工程を説明する。図１５、図１６に示すように、第５マスク膜６０をエッチングマスクとして、ライナー膜５０とその下の半導体基板１をドライエッチングにより除去する。これにより、幅Ｘ２のワード溝４５（４５Ａ〜４５Ｂ）が形成される。ワード溝４５Ａと４５Ｂは、Ｙ方向へ延在するライン状のパターンとして形成される。１つの活性領域２の上部には２つのワード溝４５Ａと４５Ｂが形成される。第１の活性領域６３Ａは第５マスク膜６０Ａの下方に形成され、第５マスク膜６０Ａはマスクパターン５５Ａまたは５５Ｂ（図５、図６参照）の下方に形成される。第１活性領域６３Ａの幅Ｘ９は、Ｘ７と同じく１．２５Ｆ±０．２５Ｆとなる。第３の活性領域６３Ｃの幅Ｘ１０も同様である。第２の活性領域６３Ｂは第５マスク膜６０Ｃの下方に形成され、第２の活性領域６３Ｂの幅Ｘ１１は０．５Ｆである。ワード溝４５は、素子分離領域５よりも浅い。ワード溝４５は、メモリセル領域１０１だけでなく、周辺回路領域１０２の素子分離領域５ａにも形成される。
【００３９】
図１７、図１８に示すように、第１マスク膜５１Ａをアッシングで除去し、ライナー膜５０Ａを露出させる。次に、熱酸化法により、ゲート絶縁膜７（シリコン酸化膜）を形成した後、ＣＶＤ法によって、ワード溝４５に介在層８（窒化チタン：ＴｉＮ）と導電膜９（タングステン：Ｗ）を順次堆積する。エッチバック法によって不要な導電膜９と介在層８の上部を除去したあと、ワード線１１を形成する。次に、ＣＶＤ法によって絶縁膜１０（シリコン窒化膜）をワード溝４５に堆積した後、ＣＭＰ法により、ライナー膜５０Ａが露出するまで絶縁膜１０を除去する。こうして、ワード線１１が絶縁膜１０によって埋め込まれる。なお、ワード溝４５Ｃの第３ワード線１１は、ダミーワード線である。
【００４０】
次に、ビット線の形成工程を説明する。図１９、図２０に示すように、ＣＶＤ法によって、第６マスク膜６１（シリコン窒化膜）によりライナー膜５０Ａと絶縁膜１０を覆う。次に、フォトリソグラフィ法とドライエッチング法によって、第２の活性領域６３Ｂの上方に位置する第６マスク膜６１に開口部１１４を形成する。開口部１１４の底面にはライナー膜５０Ａの一部が露出する。次に、ドライエッチング法によって、ライナー膜５０Ａを除去して、ビットコンタクト溝４６を形成する。ビットコンタクト溝４６の底面には第２の活性領域６３Ｂおよび素子分離領域５が露出する。次に、第２の活性領域６３ＢにＮ型不純物（ヒ素等）をイオン注入し、Ｎ型の不純物拡散層１３を形成する。
【００４１】
図２１、図２２に示すように、ＣＭＰ法によって、第６マスク膜６１を除去する。次に、熱ＣＶＤ法によって、ライナー膜５０Ａと絶縁膜１０の上面を覆うように、導電膜１４（Ｎ型不純物（リン等）を含有したポリシリコン膜）を成膜する。ビットコンタクト溝４６を埋め込んだ導電膜１４（ポリシリコン膜）は、ビットコンタクトプラグ４７となる。
【００４２】
次に、導電膜１４の上に、スパッタ法により導電膜１５（タングステン）、プラズマＣＶＤ法によりビットマスク膜１６（シリコン窒化膜）を順次堆積させる。次に、フォトリソグラフィ法とドライエッチング法によって、導電膜１４、導電膜１５およびビットマスク膜１６をパターニングして、導電膜１４と導電膜１５を含むビット線１７を形成する。ビット線１７は、ワード線１１と交差する。ビットコンタクト溝４６の下の不純物拡散層１３は導電膜１４と接続される。
【００４３】
次に、ビット線１７とビットコンタクト溝４６Ａを第１層間絶縁膜１２に埋め込んでから、公知の製法によって、容量コンタクトプラグ２５、キャパシタ３０、配線３５を形成する。
【００４４】
本実施形態では、活性領域２に２つのＭＯＳトランジスタが形成され、２本のワード線１１によって１つの活性領域２は３つの活性領域６３Ａ〜６３Ｃに分割される。ここで第２の活性領域６３Ｂの幅Ｘ３を最小加工寸法未満の０．５Ｆとすることにより、ワード線１１の形成位置に目ズレが生じた場合であっても、第１の活性領域６３Ａ、第３の活性領域６３Ｃの幅が１Ｆ以上となるようにしている。このような構成により、容量コンタクトプラグ２５の接触抵抗が過度に増大するのを防いでいる。
【００４５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４６】
たとえば、上記実施形態では、ワード溝にワード線を埋め込んだいわゆる埋め込みゲート型のトランジスタを例に説明したが、本発明がこれに限定されるものではない。したがって、プレーナ型のトランジスタを用いる場合であっても本発明の適用が可能である。
【００４７】
また、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がＤＲＡＭに限定されるものではなく、ＳＲＡＭ、ＲｅＲＡＭ、フラッシュメモリなど他のメモリデバイスに適用することも可能であるし、ロジック系デバイスなどメモリデバイス以外の半導体装置に適用することも可能である。
【符号の説明】
【００４８】
１  半導体基板、２  活性領域、５  素子分離領域、７  ゲート絶縁膜、８  介在層、９  導電膜、１０  絶縁膜、１１  ワード線、１２  第１層間絶縁膜、１３  不純物拡散層、１４  導電膜、１５  導電膜、１６  ビットマスク膜、１７  ビット線、１８  サイドウォール絶縁膜、１９  第２層間絶縁膜、２０  サイドウォール絶縁膜、２１  不純物拡散層、２２  導電膜、２３  介在層、２４  導電膜、２５  容量コンタクトプラグ、２７  下部電極、２８  容量絶縁膜、２９  上部電極、３０  キャパシタ、３１  埋込膜、３２  プレート電極、３３  サポート膜、３４  コンタクトプラグ、３５  配線、３６  保護膜、３７  ストッパー膜、４０  溝、４５  ワード溝、４６  ビットコンタクト溝、４７  ビットコンタクトプラグ、５０  ライナー膜、５１  第１マスク膜、５２  第２マスク膜、５３  第３マスク膜、５４  ＭＬＲ、５４ａ  第１犠牲膜、５４ｂ  第２犠牲膜、５４ｃ  フォトレジスト、５５  マスクパターン、５６  第３犠牲膜、５７  第４犠牲膜、５８  第４マスク膜、５９  フォトレジスト、６０  第５マスク膜、６１  第６マスク膜、６２  開口部、６３Ａ  第１の活性領域、６３Ｂ  第２の活性領域、６３Ｃ  第３の活性領域、６４  側面、６５  側面、６６  開口部、１００  半導体装置、１０１  メモリセル領域、１０２  周辺回路領域、１１０Ａ  第１のワード線交差領域、１１０Ｂ  第２のワード線交差領域、１１２  開口部、１１４  開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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