(57)【要約】【課題】高精度なマルチビットΔΣ変調器を提供する。【解決手段】このマルチビットΔΣ変調器は、差動入力信号を第１の周期λ１でサンプリングして積分する積分回路と、第２の周期λ２（＝２ｎλ１）で積分回路の出力信号をデジタル信号Ｄ１〜Ｄｎに変換するＡ／Ｄ変換器１と、そのデジタル信号Ｄ１〜Ｄｎを２値の帰還信号ＦＢに変換する帰還信号生成回路２と、第１の周期λ１で帰還信号ＦＢの論理レベルを電圧に変換する１ビットのＤ／Ａ変換器３，４と、Ｄ／Ａ変換器３，４で生成された電圧に応じた量の電荷を積分回路の積分値から減算する減算回路とを備える。したがって、ｎビットのＤ／Ａ変換器の製造ばらつきの影響を受けることがない。【選択図】図１
2014146893.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をｎビット（ただし、ｎは２以上の整数である）のデジタル信号列に変換するマルチビットΔΣ変調器であって、
前記アナログ入力信号の電圧に応じた量の電荷を第１の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の信号を出力する第１の積分回路と、
前記第１の周期の２ｎ倍の第２の周期で前記第１の積分回路の出力信号の電圧をｎビットのデジタル信号に変換して出力するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器で生成されたデジタル信号を２値の帰還信号に変換する帰還信号生成回路とを備え、
前記帰還信号は前記第１の周期で第１または第２の論理レベルに設定され、
前記第２の周期内において前記帰還信号が前記第１の論理レベルとなる時間は前記デジタル信号の値を示しており、
さらに、前記第１の周期で前記帰還信号の論理レベルを電圧に変換する１ビットのＤ／Ａ変換器と、
前記Ｄ／Ａ変換器で生成された電圧に応じた量の電荷を前記第１の積分回路の積分値から前記第１の周期で減算する減算回路とを備える、マルチビットΔΣ変調器。
【請求項２】
前記帰還信号発生回路は、
前記第１の周期のクロック信号のパルス数をカウントし、そのカウント値を示すｎビットのカウント信号を出力し、前記第２の周期でリセットされるカウンタと、
前記デジタル信号の値と前記カウント信号の値との大小を比較し、比較結果を示す信号を前記帰還信号として出力する比較器とを含む、請求項１に記載のマルチビットΔΣ変調器。
【請求項３】
前記帰還信号発生回路は、
前記第１の周期のクロック信号のパルス数をカウントし、そのカウント値を示すｎビットのアップカウント信号を出力し、前記第２の周期でリセットされるアップカウンタと、
前記第１の周期のクロック信号のパルス数をカウントし、そのカウント値を示すｎビットのダウンカウント信号を出力し、前記第２の周期でリセットされるダウンカウンタと、
前記アップカウント信号および前記ダウンカウント信号のうちのいずれか一方のカウント信号を選択するマルチプレクサと、
前記デジタル信号の値と前記マルチプレクサによって選択された前記アップカウント信号または前記ダウンカウント信号の値との大小を比較し、比較結果を示す信号を前記帰還信号として出力する比較器とを含む、請求項１に記載のマルチビットΔΣ変調器。
【請求項４】
前記帰還信号発生回路は第１および第２の信号保持回路と加算器とを含み、
前記第１の信号保持回路は、前記Ａ／Ｄ変換器で生成されたｎビットのデジタル信号を前記第１の周期で取り込み、取り込んだデジタル信号を保持および出力し、
前記第２の信号保持回路は、前記加算器から出力されるｎビットのデジタル信号を前記第１の周期で取り込み、取り込んだデジタル信号を保持および出力し、
前記加算器は、前記第１および第２の信号保持回路から出力されるｎビットのデジタル信号を加算して前記第２の信号保持回路に出力するとともに、キャリーアウト信号を前記帰還信号として出力する、請求項１に記載のマルチビットΔΣ変調器。
【請求項５】
さらに、前記第１の積分回路と前記Ａ／Ｄ変換器との間に介挿され、前記第１の積分回路の出力信号の電圧に応じた量の電荷を前記第１の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の信号を出力する第２の積分回路を備え、
前記Ａ／Ｄ変換器は、前記第２の周期で前記第２の積分回路の出力信号の電圧をｎビットのデジタル信号に変換して出力する、請求項１から請求項４までのいずれか１項に記載のマルチビットΔΣ変調器。
【請求項６】
請求項１から請求項５までのいずれか１項に記載のマルチビットΔΣ変調器と、
前記マルチビットΔΣ変調器から出力されるデジタル信号列のノイズを除去してデジタルコードに変換するデジタルフィルタとを備える、マルチビットＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はマルチビットΔΣ変調器およびそれを用いたマルチビットＡ／Ｄ変換器に関し、特に、アナログ入力信号を複数ビットのデジタル信号列に変換するマルチビットΔΣ変調器と、それを用いたマルチビットＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Micro Electro Mechanical Systems）技術による加速度センサや角速度センサの検出精度は近年急速に向上し、それらの制御に用いるセンサＡＳＩＣ（Application Specific Integrated Circuit）のＳ／Ｎ(signal-noise)比の向上も要求されている。センサＡＳＩＣの入力部分であるＡ／Ｄ（Analog/Digital）変換器も高次数化などにより高Ｓ／Ｎ比を実現できる回路構成となっている。
【０００３】
特許文献１は、実際のクロック周波数を上げずに、高Ｓ／Ｎ化、入力信号の広帯域化を実現することができるΔΣ型Ａ／Ｄ変換器を提供することを目的としている。このため、コンパレータ、ＤＦＦ(D Flip-Flop)、Ｄ／Ａ変換器を複数組用意し、インターリーブ動作を行なうことによって、実効的なオーバサンプリング率を上げている。つまり、フィードバックのクロック周波数を上げることで分解能を改善している。
【０００４】
また、特許文献２には、高精度化を実現する高次数のシングルビットΔΣ変調器が開示されている。ΔΣ型Ａ／Ｄ変換器において、ΔΣ変調器が微小ＡＣ入力または無入力の場合に、量子化データの量子化ノイズ中に発生するトーン成分が出力に現れないようにする。５つの積分器は縦続接続され、それぞれの出力は加算され、その加算結果は比較器により、１ビットのデータ信号に量子化される。１ビットのＤ／Ａ変換器はデータ信号の極性に応じて、＋Ｖｒｅｆまたは−Ｖｒｅｆの量子化ステップを、積分器への入力から減算する。積分器の入力側にＤＣオフセット電圧を加えることによって量子化ノイズのトーン成分の周波数をデジタルフィルタのパスバンド外に移動させる。したがって、このトーン成分はデジタルフィルタによってフィルタリングされ、折返しなどによってパスバンドに現れることがない。一般に高次のΔΣ変調器において動作の安定性のために、フィードバックの内蔵Ｄ／Ａ変換器はマルチビット化していることが好ましい。
【０００５】
また、特許文献３には、オーバサンプル比やアナログ積分器の次数を高くせずに、高精度化と広帯域化を実現するマルチビットΔΣＡ／Ｄ変換器が開示されている。このマルチビットΔΣＡ／Ｄ変換器は、アナログ入力信号とアナログ帰還信号との差の信号を出力するアナログ加算器と、アナログ加算器の出力信号を積分するアナログ積分器と、アナログ積分器の出力信号を多ビットで量子化するｎビット量子化器と、減算器によって、ｎビット量子化器の出力から、ディジタル減算器の出力の最上位ビットを除く下位ビットを遅延器で遅延した信号を減算した信号の最上位ビットを出力する処理を行なうディジタル処理部と、ディジタル処理部の出力信号をアナログ信号に変換してアナログ帰還信号として出力する１ビットＤ／Ａ変換器とから構成される。最上位ビットをフィードバックするのでＤ／Ａ変換器で生じる量子化誤差は大きい。
【０００６】
また、特許文献４には、Ａ／Ｄ変換器を高精度化するため、マルチビットΔΣ変調器の非線形性をキャリブレーションする方法が開示されている。キャリブレーション用マルチプレクサは、キャリブレーション時に電圧０をΔΣ変調器（３値出力）に与える。＋１プロセッサと補償回路の出力は総和部にて総和される。その値はＡ／Ｄ変換器のデジタル出力である。−１プロセッサの出力は、補償回路において、係数δに基づいて補償される。プロセッサは、フィルタの係数と接地電圧間を切り替えるアキュムレータ（レジスタおよび演算器）で構成されている。δ係数は、キャリブレーション時間の間にΔプロセッサで計算される。Δプロセッサは乗算器に値を出力する。キャリブレーション後、δの係数は凍結されて、キャリブレーション用のマルチプレクサはアナログ入力を選択する。マルチビットΔΣ変調器では、内蔵するＤ／Ａ変換器の非線形性により、補正が必要である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−３２６６１０号公報
【特許文献２】特開平７−１４３００６号公報
【特許文献３】特開２００１−１５６６４２号公報
【特許文献４】米国特許第５２５７０２６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上のように、ΔΣ変調器（Ａ／Ｄ変換器）を高精度化するためには、ΔΣ変調器の次数を上げることや、内部の量子化器のビット数を増やす必要があった。次数を上げて安定動作するためには、内部の量子化器のビット数を増やす必要があるので、内部の量子化器に関して着目する。量子化器のビット数を増やすと、内部のＤ／Ａ変換器のビット数を増やす必要があるが、Ｄ／Ａ変換器自体には製造ばらつきが生じる。このため、内蔵のＤ／Ａ変換器の精度が劣化し、ΔΣ変調器全体としての精度が劣化する問題点があった。
【０００９】
それゆえに、この発明の主たる目的は、高精度なマルチビットΔΣ変調器と、それを用いたマルチビットＡ／Ｄ変換器を提供することである。
【課題を解決するための手段】
【００１０】
この発明に係るマルチビットΔΣ変調器は、アナログ入力信号をｎビット（ただし、ｎは２以上の整数である）のデジタル信号列に変換するマルチビットΔΣ変調器であって、アナログ入力信号の電圧に応じた量の電荷を第１の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の信号を出力する第１の積分回路と、第１の周期の２ｎ倍の第２の周期で第１の積分回路の出力信号の電圧をｎビットのデジタル信号に変換して出力するＡ／Ｄ変換器と、Ａ／Ｄ変換器で生成されたデジタル信号を２値の帰還信号に変換する帰還信号生成回路とを備えたものである。帰還信号は、第１の周期で第１または第２の論理レベルに設定される。また、第２の周期内において帰還信号が第１の論理レベルとなる時間はデジタル信号の値を示している。このマルチビットΔΣ変調器は、さらに、第１の周期で帰還信号の論理レベルを電圧に変換する１ビットのＤ／Ａ変換器と、Ｄ／Ａ変換器で生成された電圧に応じた量の電荷を第１の積分回路の積分値から第１の周期で減算する減算回路とを備える。
【００１１】
また、この発明に係るマルチビットＡ／Ｄ変換器は、マルチビットΔΣ変調器と、マルチビットΔΣ変調器から出力されるデジタル信号列のノイズを除去してデジタルコードに変換するデジタルフィルタとを備えたものである。
【発明の効果】
【００１２】
この発明に係るマルチビットΔΣ変調器では、Ａ／Ｄ変換器で生成されたｎビットのデジタル信号を帰還信号発生回路によって２値の帰還信号に変換し、その帰還信号を１ビットのＤ／Ａ変換器によって第１の周期で電圧に変換して第１の積分回路に帰還させる。したがって、ｎビットのＤ／Ａ変換器の代わりに帰還信号発生回路および１ビットのＤ／Ａ変換器を設けたので、ｎビットのＤ／Ａ変換器の製造ばらつきの影響を受けることがない。よって、高精度のマルチビットΔΣ変調器を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１によるマルチビットΔΣ変調器の構成を示す回路ブロック図である。
【図２】図１に示した帰還信号発生回路の構成を示すブロック図である。
【図３】この発明の実施の形態２によるマルチビットΔΣ変調器の要部を示すブロック図である。
【図４】この発明の実施の形態３によるマルチビットΔΣ変調器の要部を示すブロック図である。
【図５】この発明の実施の形態４によるマルチビットΔΣ変調器の構成を示す回路ブロック図である。
【図６】この発明の実施の形態５によるマルチビットΔΣＡ／Ｄ変換器の構成を示すブロック図である。
【図７】図６に示したデジタルフィルタの構成を示すブロック図である。
【発明を実施するための形態】
【００１４】
［実施の形態１］
本発明の実施の形態１によるマルチビットΔΣ変調器は、図１に示すように、入力端子ＴＩＰ，ＴＩＮ、スイッチトキャパシタ回路ＳＣ１，ＳＣ２、差動増幅回路Ａ１、キャパシタＣＬ１Ｐ，ＣＬ１Ｎ、Ａ／Ｄ変換器１、帰還信号発生回路２、およびＤ／Ａ変換器３，４を備える。
【００１５】
入力端子ＴＩＰ，ＴＩＮは、それぞれ差動入力信号ＶＩＰ，ＶＩＮを受ける。差動入力信号ＶＩＰ，ＶＩＮの各々は、アナログ信号である。差動入力信号ＶＩＰ，ＶＩＮは、スイッチトキャパシタ回路ＳＣ１に与えられる。スイッチトキャパシタ回路ＳＣ１は、スイッチＳ１〜Ｓ８およびキャパシタＣＳ１Ｐ，ＣＳ１Ｎを含む。
【００１６】
スイッチＳ１、キャパシタＣＳ１Ｐ、およびスイッチＳ４は、入力端子ＴＩＰと差動増幅回路Ａ１の反転入力端子（−入力端子）との間に直列接続される。スイッチＳ２の一方端子はスイッチＳ１とキャパシタＣＳ１Ｐの一方電極との間のノードに接続され、スイッチＳ２の他方端子はリファレンス電圧ＡＧＮＤを受ける。リファレンス電圧ＡＧＮＤは、たとえば、電源電圧と接地電圧の間の電圧である。スイッチＳ３の一方端子はキャパシタＣＳ１Ｐの他方電極とスイッチＳ４との間のノードに接続され、スイッチＳ３の他方端子はリファレンス電圧ＡＧＮＤを受ける。
【００１７】
同様に、スイッチＳ５、キャパシタＣＳ１Ｎ、およびスイッチＳ８は、入力端子ＴＩＮと差動増幅回路Ａ１の非反転入力端子（＋入力端子）との間に直列接続される。スイッチＳ６の一方端子はスイッチＳ５とキャパシタＣＳ１Ｎの一方電極との間のノードに接続され、スイッチＳ６の他方端子はリファレンス電圧ＡＧＮＤを受ける。スイッチＳ７の一方端子はキャパシタＣＳ１Ｎの他方電極とスイッチＳ８との間のノードに接続され、スイッチＳ７の他方端子はリファレンス電圧ＡＧＮＤを受ける。
【００１８】
キャパシタＣＬ１Ｐは、差動増幅回路Ａ１の反転入力端子と非反転出力端子との間に接続される。キャパシタＣＬ１Ｎは、差動増幅回路Ａ１の非反転入力端子と反転出力端子との間に接続される。
【００１９】
スイッチＳ１〜Ｓ８のうちの奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７と偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８とは、第１の周期λ１で交互にオンされる。奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７がオンされると、キャパシタＣＳ１Ｐ，ＣＳ１Ｎがそれぞれ差動入力信号ＶＩＰ，ＶＩＮの電圧に充電され、キャパシタＣＳ１Ｐ，ＣＳ１Ｎにはそれぞれ差動入力信号ＶＩＰ，ＶＩＮの電圧に応じた量の電荷が蓄えられる。
【００２０】
次に、偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８がオンされると、キャパシタＣＳ１Ｐ，ＣＳ１Ｎに蓄えられた電荷がそれぞれキャパシタＣＬ１Ｐ，ＣＬ１Ｎに転送される。差動増幅回路Ａ１は、それぞれキャパシタＣＬ１Ｐ，ＣＬ１Ｎの端子間電圧に応じたレベルの差動信号Ｖ１Ｐ，Ｖ１Ｎを出力する。
【００２１】
すなわち、スイッチトキャパシタ回路ＳＣ１、差動増幅回路Ａ１、およびキャパシタＣＬ１Ｐ，ＣＬ１Ｎ回路は、積分回路を構成する。この積分回路は、差動入力信号ＶＩＰ，ＶＩＮの電圧に応じた量の電荷を第１の周期λ１でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号Ｖ１Ｐ，Ｖ１Ｎを出力する。
【００２２】
Ａ／Ｄ変換器１は、差動信号Ｖ１Ｐ，Ｖ１Ｎの差の電圧を第２の周期λ２でｎビット（ただし、ｎは２以上の整数であり、たとえば２である）のデジタル信号Ｄ１〜Ｄｎに変換する。第２の周期λ２は、第１の周期λ１の２ｎ倍（たとえば４倍）の周期である。帰還信号発生回路２は、Ａ／Ｄ変換器１の出力信号Ｄ１〜Ｄｎを２値の帰還信号ＦＢに変換する。帰還信号ＦＢは、第１の周期λ１で「Ｈ」レベルまたは「Ｌ」レベルに設定される。また、第２の周期λ２内において帰還信号ＦＢが「Ｈ」レベルとなる時間はデジタル信号Ｄ１〜Ｄｎの値を示している。なお、本願発明のＡ／Ｄ変換器の分解能が小さいものがＡ／Ｄ変換器１として用いられる。
【００２３】
図２は、帰還信号発生回路２の構成を示すブロック図である。図２において、帰還信号発生回路２は、アップカウンタ１０および比較器１１を含む。アップカウンタ１０は、第１の周期λ１のクロック信号ＣＬＫのパルス数をカウントし、そのカウント値を示すｎビットのカウント信号Ｃ１〜Ｃｎを出力する。比較器１１は、Ａ／Ｄ変換器１からのデジタル信号Ｄ１〜Ｄｎの値とアップカウンタ１０からのカウント信号Ｃ１〜Ｃｎの値との大小を比較し、比較結果を示す信号を帰還信号ＦＢとして出力する。
【００２４】
デジタル信号Ｄ１〜Ｄｎの値がカウント信号Ｃ１〜Ｃｎの値よりも大きい場合は帰還信号ＦＢは「Ｈ」レベルにされ、デジタル信号Ｄ１〜Ｄｎの値がカウント信号Ｃ１〜Ｃｎの値以下である場合は帰還信号ＦＢは「Ｌ」レベルにされる。
【００２５】
たとえば、デジタル信号Ｄ１，Ｄ２の値が０である場合、カウント信号Ｃ１，Ｃ２の値は第１の周期λ１で順次０，１，２，３と変化し、帰還信号ＦＢは第２の周期λ２の全期間で「Ｌ」レベルにされる。また、デジタル信号Ｄ１，Ｄ２の値が１である場合、帰還信号ＦＢは第２の周期λ２のうちの最初の１／４期間だけ「Ｈ」レベルにされ、後の３／４期間は「Ｈ」レベルにされる。
【００２６】
また、デジタル信号Ｄ１，Ｄ２の値が２である場合、帰還信号ＦＢは第２の周期λ２のうちの最初の１／２期間だけ「Ｈ」レベルにされ、後の１／２期間は「Ｌ」レベルにされる。また、デジタル信号Ｄ１，Ｄ２の値が３である場合、帰還信号ＦＢは第２の周期λ２のうちの最初の３／４期間だけ「Ｈ」レベルにされ、後の１／４期間は「Ｌ」レベルにされる。
【００２７】
Ｄ／Ａ変換器３は、帰還信号ＦＢの論理レベルを第１の周期λ１でアナログ電圧Ｖ３に変換する。帰還信号ＦＢが「Ｈ」レベルである場合はアナログ電圧Ｖ３は所定の正電圧ＶＰとなり、帰還信号ＦＢが「Ｌ」レベルである場合はアナログ電圧Ｖ３はリファレンス電圧ＡＧＮＤとなる。
【００２８】
Ｄ／Ａ変換器４は、帰還信号ＦＢの反転信号の論理レベルを第１の周期λ１でアナログ電圧Ｖ４に変換する。帰還信号ＦＢが「Ｈ」レベルである場合はアナログ電圧Ｖ４は所定の負電圧ＶＮとなり、帰還信号ＦＢが「Ｌ」レベルである場合はアナログ電圧Ｖ３はリファレンス電圧ＡＧＮＤとなる。
【００２９】
スイッチトキャパシタ回路ＳＣ２は、スイッチＳ９〜Ｓ１２およびキャパシタＣＳ２Ｐ，ＣＳ２Ｎを含む。キャパシタＣＳ２Ｐの一方電極は、スイッチＳ９を介してリファレンス電圧ＡＧＮＤのラインに接続されるとともに、スイッチＳ１０を介してＤ／Ａコンバータ３の出力電圧Ｖ３を受ける。キャパシタＣＳ２Ｐの他方電極は、キャパシタＣＳ１ＰとスイッチＳ４の間のノードに接続される。
【００３０】
キャパシタＣＳ２Ｎの一方電極は、スイッチＳ１１を介してリファレンス電圧ＡＧＮＤのラインに接続されるとともに、スイッチＳ１２を介してＤ／Ａコンバータ４の出力電圧Ｖ４を受ける。キャパシタＣＳ２Ｎの他方電極は、キャパシタＣＳ１ＮとスイッチＳ８の間のノードに接続される。
【００３１】
スイッチＳ９〜Ｓ１２のうちの奇数番のスイッチＳ９，Ｓ１１と偶数番のスイッチＳ１０，Ｓ１２とは、第１の周期λ１で交互にオンされる。奇数番のスイッチＳ９，Ｓ１１がスイッチＳ１，Ｓ３，Ｓ５，Ｓ７とともにオンされると、キャパシタＣＳ２Ｐ，ＣＳ２Ｎの各々の端子間電圧が０Ｖにリセットされる。
【００３２】
次に、偶数番のスイッチＳ１０，Ｓ１２がスイッチＳ２，Ｓ４，Ｓ６，Ｓ８とともにオンされると、キャパシタＣＳ１Ｐ，ＣＳ１Ｎに蓄えられた電荷がそれぞれキャパシタＣＳ２Ｐ，ＣＳ２Ｎに転送される。
【００３３】
すなわち、スイッチトキャパシタ回路ＳＣ２は、減算回路を構成する。この減算回路は、Ｄ／Ａ変換器３，４で生成された電圧Ｖ３，Ｖ４に応じた量の電荷を上記積分回路の積分値から第１の周期λ１で減算する。
【００３４】
次に、図１および図２に示したマルチビットΔΣ変調器の動作について簡単に説明する。奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１と偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８，Ｓ１０，Ｓ１２とが、所定の第１の周期λ１で交互にオンされる。スイッチトキャパシタ回路ＳＣ１、差動増幅回路Ａ１、およびキャパシタＣＬ１Ｐ，ＣＬ１Ｎで構成される積分回路では、差動入力信号ＶＩＰ，ＶＩＮの電圧に応じた量の電荷が第１の周期λ１でサンプリングされ、サンプリングされた電荷量が積分され、積分値に応じた電圧の差動信号Ｖ１Ｐ，Ｖ１Ｎが出力される。
【００３５】
差動信号Ｖ１Ｐ，Ｖ１Ｎの電圧は、Ａ／Ｄ変換器１により、第２の周期λ２（＝２ｎλ１）でｎビットのデジタル信号Ｄ１〜Ｄｎに変換される。換言すると、Ａ／Ｄ変換器１は、デジタル信号Ｄ１〜Ｄｎの列を出力する。
【００３６】
また、デジタル信号Ｄ１〜Ｄｎは、帰還信号発生回路２により、第１の周期λ２の帰還信号ＦＢに変換される。帰還信号ＦＢは、デジタル信号Ｄ１〜Ｄｎの値に応じたパルス幅を持つ２値信号である。帰還信号ＦＢは、１ビットのＤ／Ａコンバータ３，４によってアナログ電圧Ｖ３，Ｖ４に変換される。スイッチトキャパシタ回路ＳＣ２は、電圧Ｖ３，Ｖ４に応じた量の電荷を上記積分回路の積分値から第１の周期λ１で減算する。このようにして、差動入力信号ＶＩＰ，ＶＩＮの電圧は、デジタル信号Ｄ１〜Ｄｎの列に変換される。
【００３７】
次に、本実施の形態１の効果について説明する。従来のマルチビットΔΣ変調器では、入力電圧に対して積分器で積分動作が実行され、積分器の出力電圧が後段のマルチビットＡ／Ｄ変換器で量子化される。Ａ／Ｄ変換器の出力信号はマルチビットＤ／Ａ変換器でアナログ電圧に変換されて、積分器にて減算される。Ａ／Ｄ変換器にも製造ばらつきによる誤差が生じるが、この誤差はΔΣ変調器におけるノイズシェイピングの対象となり、周波数域の高域へ移動し、結果として後段のデジタルフィルタで除去される。しかし、マルチビットＤ／Ａ変換器の製造ばらつきの影響はノイズシェイピングの対象とならないため、結果としてＳ／Ｎ比が大幅に落ちてしまう。
【００３８】
これに対して本実施の形態１では、Ａ／Ｄ変換器１で生成されたデジタル信号Ｄ１〜Ｄｎを帰還信号発生回路２で２値の帰還信号ＦＢに変換する。帰還信号ＦＢのパルス幅は、デジタル信号Ｄ１〜Ｄｎの値に応じて変化する。スイッチトキャパシタ回路ＳＣ２に、帰還信号ＦＢの値を積分回路の積分値から減算させる。この動作は、マルチビットＤ／Ａ変換器でアナログ電圧に変換したデータ信号Ｄ１〜Ｄｎの値を積分結果から差し引くのと同じ動作となる。
【００３９】
また、量子化器である内蔵Ａ／Ｄ変換器１の分解能に相当するマルチビットＤ／Ａ変換器がなく、帰還信号発生回路２と分解能が１ビットの内蔵Ｄ／Ａ変換器３，４を設けたので、製造ばらつきの影響を受けない。その結果、マルチビットΔΣ変調器であることに関わらず、製造ばらつきの影響による分解能の低下が生じないといった従来にない顕著な効果を奏する。
【００４０】
[実施の形態２]
図３は、この発明の実施の形態２によるマルチビットΔΣ変調器の要部を示すブロック図であって、図２と対比される図である。図３を参照して、このマルチビットΔΣ変調器が実施の形態１のマルチビットΔΣ変調器と異なる点は、帰還信号発生回路２が帰還信号発生回路１５で置換されている点である。帰還信号発生回路１５は、アップカウンタ１０、ダウンカウンタ１６、マルチプレクサ１７、および比較器１１を含む。
【００４１】
アップカウンタ１０は、図２で説明した通り、第１の周期λ１のクロック信号ＣＬＫのパルス数をカウントし、そのカウント値を示すｎビットのカウント信号Ｃ１〜Ｃｎを出力する。たとえば、ｎ＝２である場合、カウント信号Ｃ１，Ｃ２の値は、０，１，２，３，０，１，２，３，０，…とクロック信号ＣＬＫに同期して増加し、３（最大値）の次は０（最小値あるいは初期値）にリセットされる。
【００４２】
ダウンカウンタ１６は、第１の周期λ１のクロック信号ＣＬＫのパルス数をカウントし、そのカウント値を示すｎビットのカウント信号Ｃ１〜Ｃｎを出力する。たとえば、ｎ＝２である場合、カウント信号Ｃ１，Ｃ２の値は、３，２，１，０，３，２，１，０，…とクロック信号ＣＬＫに同期して減少し、０（最小値）の次は３（最大値あるいは初期値）にリセットされる。
【００４３】
アップカウンタ１０およびダウンカウンタ１６の出力信号Ｃ１〜Ｃｎは、マルチプレクサ１７に与えられる。マルチプレクサ１７は、切換信号φＳが「Ｈ」レベルである場合はアップカウンタ１０の出力信号Ｃ１〜Ｃｎを選択して通過させ、切換信号φＳが「Ｌ」レベルである場合はダウンカウンタ１６の出力信号Ｃ１〜Ｃｎを選択して通過させる。切換信号φＳは、たとえば、第２の周期λ２の偶数倍の周期で交互に「Ｈ」レベルおよび「Ｌ」レベルにされる。
【００４４】
比較器１１は、Ａ／Ｄ変換器１からのデジタル信号Ｄ１〜Ｄｎの値とマルチプレクサ１７を通過したカウント信号Ｃ１〜Ｃｎの値との大小を比較し、比較結果を示す信号を帰還信号ＦＢとして出力する。
【００４５】
デジタル信号Ｄ１〜Ｄｎの値がカウント信号Ｃ１〜Ｃｎの値よりも大きい場合は帰還信号ＦＢは「Ｈ」レベルにされ、デジタル信号Ｄ１〜Ｄｎの値がカウント信号Ｃ１〜Ｃｎの値以下である場合は帰還信号ＦＢは「Ｌ」レベルにされる。
【００４６】
アップカウンタ１０が選択された場合は、図２で説明した通りである。ここでは、ダウンカウンタ１６が選択された場合について説明する。たとえば、デジタル信号Ｄ１，Ｄ２の値が０である場合、カウント信号Ｃ１，Ｃ２の値は第１の周期λ１で順次３，２，１，０と変化し、帰還信号ＦＢは第２の周期λ２の全期間で「Ｌ」レベルにされる。また、デジタル信号Ｄ１，Ｄ２の値が１である場合、帰還信号ＦＢは第２の周期λ２のうちの最初の３／４期間は「Ｌ」レベルにされ、後の１／４期間だけ「Ｈ」レベルにされる。
【００４７】
また、デジタル信号Ｄ１，Ｄ２の値が２である場合、帰還信号ＦＢは第２の周期λ２のうちの最初の１／２期間は「Ｌ」レベルにされ、後の１／２期間は「Ｈ」レベルにされる。また、デジタル信号Ｄ１，Ｄ２の値が３である場合、帰還信号ＦＢは第２の周期λ２のうちの最初の１／４期間だけ「Ｌ」レベルにされ、後の３／４期間は「Ｈ」レベルにされる。
【００４８】
他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態２でも、実施の形態１と同じ効果が得られる。
【００４９】
[実施の形態３]
図４は、この発明の実施の形態３によるマルチビットΔΣ変調器の要部を示すブロック図であって、図２と対比される図である。図４を参照して、このマルチビットΔΣ変調器が実施の形態１のマルチビットΔΣ変調器と異なる点は、帰還信号発生回路２が帰還信号発生回路２０で置換されている点である。帰還信号発生回路２０は、ＤＦＦ２１，２２および加算器２３を含む。
【００５０】
ＤＦＦ２１は、第１の周期λ１でＡ／Ｄ変換器１で生成されたｎビットのデジタル信号Ｄ１〜Ｄｎを取り込み、取り込んだデジタル信号Ｄ１〜Ｄｎを保持および出力する。ＤＦＦ２２は、第１の周期λ１で加算器２３から出力されたｎビットのデジタル信号を取り込み、取り込んだデジタル信号を保持および出力する。
【００５１】
加算器２３は、ＤＦＦ２１から出力されたｎビットのデジタル信号Ｄ１〜ＤｎとＤＦＦ２２から出力されたｎビットのデジタル信号とを加算し、加算結果として、ｎビットのデジタル信号をＤＦＦ２２に出力するとともに、１ビットのキャリーアウト信号を帰還信号ＦＢとして出力する。第２の周期λ２において帰還信号ＦＢが「Ｈ」レベルになる時間の長さは、デジタル信号Ｄ１〜Ｄｎの値を示し、デジタル信号Ｄ１〜Ｄｎの値が小さいほど短くなり、デジタル信号Ｄ１〜Ｄｎの値が大きいほど長くなる。したがって、この帰還信号発生回路２０は、結果として、１次のデジタルΔΣ変調器と同じ動作をする。
【００５２】
他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態３でも、実施の形態１，２と同じ効果が得られる。また、この実施の形態３では、実施の形態１，２よりも回路規模を縮小することができ、高精度の帰還信号ＦＢを生成することができる。
【００５３】
[実施の形態４]
図５は、この発明の実施の形態４によるマルチビットΔΣ変調器の構成を示す回路ブロック図であって、図１と対比される図である。図５を参照して、このマルチビットΔΣ変調器が実施の形態１のマルチビットΔΣ変調器と異なる点は、差動増幅回路Ａ１とＡ／Ｄ変換器１との間にもう１段の積分回路が介挿されている点である。この積分回路は、スイッチトキャパシタ回路ＳＣ３、差動増幅回路Ａ２、およびキャパシタＣＬ２Ｐ，ＣＬ２Ｎを含む。スイッチトキャパシタ回路ＳＣ３は、スイッチＳ２１〜Ｓ２８およびキャパシタＣＳ３Ｐ，ＣＳ３Ｎを含む。
【００５４】
スイッチＳ２１、キャパシタＣＳ３Ｐ、およびスイッチＳ２４は、差動増幅回路Ａ１の非反転出力端子と差動増幅回路Ａ２の反転入力端子（−入力端子）との間に直列接続される。スイッチＳ２２の一方端子はスイッチＳ２１とキャパシタＣＳ３Ｐの一方電極との間のノードに接続され、スイッチＳ２２の他方端子はリファレンス電圧ＡＧＮＤを受ける。スイッチＳ２３の一方端子はキャパシタＣＳ３Ｐの他方電極とスイッチＳ２４との間のノードに接続され、スイッチＳ２３の他方端子はリファレンス電圧ＡＧＮＤを受ける。
【００５５】
同様に、スイッチＳ２５、キャパシタＣＳ３Ｎ、およびスイッチＳ２８は、差動増幅回路Ａ１の反転出力端子と差動増幅回路Ａ２の非反転入力端子（＋入力端子）との間に直列接続される。スイッチＳ２６の一方端子はスイッチＳ２５とキャパシタＣＳ３Ｎの一方電極との間のノードに接続され、スイッチＳ２６の他方端子はリファレンス電圧ＡＧＮＤを受ける。スイッチＳ２７の一方端子はキャパシタＣＳ３Ｎの他方電極とスイッチＳ２８との間のノードに接続され、スイッチＳ２７の他方端子はリファレンス電圧ＡＧＮＤを受ける。
【００５６】
キャパシタＣＬ２Ｐは、差動増幅回路Ａ２の反転入力端子と非反転出力端子との間に接続される。キャパシタＣＬ２Ｎは、差動増幅回路Ａ２の非反転入力端子と反転出力端子との間に接続される。
【００５７】
スイッチＳ２１〜Ｓ２８のうちの奇数番のスイッチＳ２１，Ｓ２３，Ｓ２５，Ｓ２７と偶数番のスイッチＳ２２，Ｓ２４，Ｓ２６，Ｓ２８とは、第１の周期λ１で交互にオンされる。スイッチＳ２１，Ｓ２３，Ｓ２５，Ｓ２７は、スイッチＳ１，Ｓ３，Ｓ５，Ｓ７，Ｓ９，Ｓ１１とともにオン／オフされる。スイッチＳ２２，Ｓ２４，Ｓ２６，Ｓ２８は、スイッチＳ２，Ｓ４，Ｓ６，Ｓ８，Ｓ１０，Ｓ１２とともにオン／オフされる。
【００５８】
奇数番のスイッチＳ２１，Ｓ２３，Ｓ２５，Ｓ２７がオンされると、キャパシタＣＳ３Ｐ，ＣＳ３Ｎがそれぞれ差動増幅回路Ａ１の差動出力信号Ｖ１Ｐ，Ｖ１Ｎの電圧に充電され、キャパシタＣＳ３Ｐ，ＣＳ３Ｎにはそれぞれ差動信号Ｖ１Ｐ，Ｖ１Ｎの電圧に応じた量の電荷が蓄えられる。
【００５９】
次に、偶数番のスイッチＳ２２，Ｓ２４，Ｓ２６，Ｓ２８がオンされると、キャパシタＣＳ３Ｐ，ＣＳ３Ｎに蓄えられた電荷がそれぞれキャパシタＣＬ２Ｐ，ＣＬ２Ｎに転送される。差動増幅回路Ａ２は、それぞれキャパシタＣＬ２Ｐ，ＣＬ２Ｎの端子間電圧に応じたレベルの差動信号Ｖ２Ｐ，Ｖ２Ｎを出力する。
【００６０】
すなわち、スイッチトキャパシタ回路ＳＣ３、差動増幅回路Ａ２、およびキャパシタＣＬ２Ｐ，ＣＬ２Ｎは、積分回路を構成する。この積分回路は、差動入力信号Ｖ１Ｐ，Ｖ１Ｎの電圧に応じた量の電荷を第１の周期λ１でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧の差動信号Ｖ２Ｐ，Ｖ２Ｎを出力する。
【００６１】
Ａ／Ｄ変換器１は、差動信号Ｖ２Ｐ，Ｖ２Ｎの差の電圧を第２の周期λ２でｎビットのデジタル信号Ｄ１〜Ｄｎに変換する。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。
【００６２】
この実施の形態４では、２段の積分回路を設けたので、２次のマルチビットΔΣ変調器となり、ノイズシェイピング能力が向上し、分解能の向上を図ることができる。
【００６３】
なお、この実施の形態４では、２段の積分回路を設けたが、３段以上の積分回路を設けてもよい。
【００６４】
[実施の形態５]
図６は、本発明の実施の形態５によるマルチビットΔΣＡ／Ｄ変換器の構成を示すブロック図である。図６において、このマルチビットΔΣＡ／Ｄ変換器は、マルチビットΔΣ変調器２５およびデジタルフィルタ２６を備える。
【００６５】
マルチビットΔΣ変調器２５は、実施の形態１〜４のうちのいずれかの実施の形態（たとえば４）で示したものであり、差動入力信号ＶＩＰ，ＶＩＮをデジタル信号Ｄ１〜Ｄｎの列に変換する。デジタルフィルタ２６は、デジタル信号Ｄ１〜Ｄｎの列の高域ノイズを除去し、さらに所望の分解能のデジタルコードに変換して出力する。
【００６６】
図６は、デジタルフィルタ２６の構成を例示するブロック図である。図６において、デジタルフィルタ２６は、マルチビットΔΣ変調器２５内の積分回路の個数に１を加えた数の次数のＳｉｎｃフィルタを含む。図６では、３次のＳｉｎｃフィルタが示されている。このＳｉｎｃフィルタは、カスコード接続された３段の累積積分器３１〜３３、デシメータ３４、および３段の差分器３５〜３６を含む。累積積分器３１〜３３、デシメータ３４、および差分器３５〜３６の各々は、第２の周期λ２のクロック信号ＭＣＬＫに同期して動作する。デジタル信号Ｄ１〜Ｄｎの列は、初段の累積積分器３１に与えられる。
【００６７】
累積積分器３１〜３３の各々は、加算器とＤＦＦアレイを含み、入力されるデジタル信号Ｄ１〜Ｄｎを累積加算して次段に出力する。デシメータ３４は、累積積分器３３からのデジタル信号を１／Ｍに間引く。Ｍは、たとえば１６である。差分器３５〜３７の各々は、ＤＦＦアレイと減算器を含み、今回のデジタル信号から前回のデジタル信号を差し引いて次段に出力する。これにより、デジタル信号Ｄ１〜Ｄｎの列から高域ノイズを除去し、さらに所望の分解能のデジタルコードに変換して出力することができる。
【００６８】
他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態５でも、実施の形態１〜４と同じ効果が得られる。
【００６９】
なお、本実施の形態５では、デジタルフィルタ２６がＳｉｎｃフィルタで構成された場合について説明したが、これに限るものではなく、デジタルフィルタ２６は、ＦＩＲ(Finit-duration Impulse Response)フィルタでもよいし、ＩＩＲ(Infinite -duration Impulse Response)フィルタでもよい。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００７１】
１  Ａ／Ｄ変換器、２，１５，２０  帰還信号発生回路、３，４  Ｄ／Ａ変換器、１０  アップカウンタ、１１  比較器、１６  ダウンカウンタ、１７  マルチプレクサ、２１，２２  ＤＦＦ、２３  加算器、２５  マルチビットΔΣ変調器、２６  デジタルフィルタ、３１〜３３  累積積分器、３４  デシメータ、３５〜３６  差分器、Ａ１，Ａ２  差動増幅回路、ＣＬ１Ｐ，ＣＬ１Ｎ，ＣＬ２Ｐ，ＣＬ２Ｎ，ＣＳ１Ｐ，ＣＳ１Ｎ，ＣＳ２Ｐ，ＣＳ２Ｎ，ＣＳ３Ｐ，ＣＳ３Ｎ  キャパシタ、Ｓ１〜Ｓ１２，Ｓ２１〜Ｓ２８  スイッチ、ＳＣ１〜ＳＣ３  スイッチトキャパシタ回路、ＴＩＰ，ＴＩＮ  入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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