(57)【要約】【課題】マスクパターンを設計する点でより回路設計者の設計作業の負荷を軽減することが可能なマスク設計装置を提供する。【解決手段】マスク設計装置は、セルデータを作成するセルデータ作成手段と、作成されたセルデータに従って、半導体集積回路のレイアウトデータを設計するレイアウトデータ設計部と、レイアウトデータ設計部で設計されたレイアウトデータおよびセルデータに含まれる構造データに従って半導体集積回路のマスクパターンを設計し、当該マスクパターンを生成するためのマスクデータを出力するマスクパターン設計部とを備える。マスクパターンは、複数階層のマスクレイヤパターンで構成される。マスクパターン設計部は、ある階層のマスクレイヤパターンおよびセルデータに含まれる構造データの物理的制約事項に基づいて別の階層のマスクレイヤパターンを設計するマスクパターン加工部を有する。【選択図】図３
2014035568.tif 000002
【特許請求の範囲】
【請求項１】
パラメータ値を変更可能なセルデータで設計される半導体集積回路のマスクデータを出力するマスク設計装置であって、
セルデータを作成するセルデータ作成手段と、
作成されたセルデータに従って、半導体集積回路のレイアウトデータを設計するレイアウトデータ設計部と、
前記レイアウトデータ設計部で設計されたレイアウトデータおよびセルデータに含まれる構造データに従って半導体集積回路のマスクパターンを設計し、当該マスクパターンを生成するためのマスクデータを出力するマスクパターン設計部とを備え、
前記マスクパターンは、複数階層のマスクレイヤパターンで構成され、
前記マスクパターン設計部は、ある階層のマスクレイヤパターンおよびセルデータに含まれる構造データの物理的制約事項に基づいて別の階層のマスクレイヤパターンを設計するマスクパターン加工部を有する、マスク設計装置。
【請求項２】
前記マスクパターン設計部は、複数階層のマスクレイヤパターンの階層毎に並列演算可能に設計される、請求項１記載のマスク設計装置。
【請求項３】
前記ある階層のマスクレイヤパターンは、ＳＴＩ（Shallow Trench Isolation）マスクのレイヤパターンであり、
前記マスクパターン加工部は、ＳＴＩ（Shallow Trench Isolation）マスクのレイヤパターンをサイジングしてＲＳＴＩ（Raised Shallow Trench Isolation）マスクのレイヤパターンを設計する、請求項１記載のマスク設計装置。
【請求項４】
前記ある階層のマスクレイヤパターンは、第１のウェルマスクのレイヤパターンであり、
前記マスクパターン加工部は、前記第１のウェルマスクのレイヤパターンを反転させて前記第１のウェルマスクと極性が異なる第２のウェルマスクのレイヤパターンを設計する、請求項１記載のマスク設計装置。
【請求項５】
前記ある階層のマスクレイヤパターンは、活性領域にイオン注入するためのマスクのレイヤパターン、ゲート酸化膜を形成するためのマスクのレイヤパターンおよびウェルマスクのレイヤパターンであり、
前記マスクパターン加工部は、前記活性領域にイオン注入するためのマスクのレイヤパターン、ゲート酸化膜を形成するためのマスクのレイヤパターンおよびウェルマスクのレイヤパターンのレイヤ演算の組み合わせに基づいて、活性領域のチャネル端を制御するためにイオン注入するためのマスクのレイヤパターンを設計する、請求項１記載のマスク設計装置。
【請求項６】
前記ある階層のマスクレイヤパターンは、前記活性領域のチャネル端を制御するためにイオン注入するためのマスクのレイヤパターンであり、
前記マスクパターン加工部は、前記活性領域のチャネル端を制御するためにイオン注入するためのマスクのレイヤパターンを前記チャネルのしきい値電圧を調整するイオン注入用のマスクのレイヤパターンとして設計する、請求項５記載のマスク設計装置。
【請求項７】
パラメータ値を変更可能なセルデータで設計される半導体集積回路のマスクデータを出力するマスク設計方法であって、
セルデータを作成するステップと、
作成されたセルデータに従って、半導体集積回路のレイアウトデータを設計するステップと、
設計されたレイアウトデータおよびセルデータに含まれる構造データに従って半導体集積回路のマスクパターンを設計するステップと、
当該マスクパターンを生成するためのマスクデータを出力するステップとを備え、
前記マスクパターンは、複数階層のマスクレイヤパターンで構成され、
前記マスクパターンを設計するステップは、ある階層のマスクレイヤパターンおよびセルデータに含まれる構造データの物理的制約事項に基づいて別の階層のマスクレイヤパターンを設計するステップを含む、マスク設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のマスク設計装置およびマスク設計方法に関し、例えば、ＰＣＥＬＬ（パラメタライズドセル）を利用するマスク設計装置およびマスク設計方法に関する。
【背景技術】
【０００２】
一般的な半導体集積回路の設計では、製品の仕様に基づき、例えばＣＡＤ（Computer Aided Design）等のコンピュータシステム（ＣＡＤシステムとも称する）を用いて、システム設計、回路設計、論理設計、テスト設計、レイアウト設計の順で、マスクパターンの設計が行われる。
【０００３】
そして、設計されたデータを基にして電子ビーム（ＥＢ）やレーザービームで描画することにより、複数のパターンを有するマスクパターンを形成する。このパターンを紫外線（ＵＶ光）により一括露光してウェハに転写する。さらに、このような操作を繰り返して、素子分離や多層配線が形成され、半導体基板上に集積回路が形成される。
【０００４】
具体的には、半導体集積回路の設計は、データベースに所望の半導体集積回路を構成する上で必要な回路素子データを格納する。そして、所定のマスクパターン作成用のデータフォーマットを用いて、半導体集積回路の製造プロセスの転写工程におけるマスク合わせ精度や加工精度等に基づく重ね合わせのための合わせ余裕をデザインルールとして定める。そして、このデザインルールに基づいて、回路設計者が手作業で各転写工程に対応したマスクパターンを作成することにより行われていた。ここで、マスクパターンとは、半導体集積回路の製造プロセスにおいて用いられるマスクまたはレティクル上に描かれる各転写工程に対応したパターンのことである。
【０００５】
しかしながら、上記マスクパターンのデータは、半導体集積回路の製造プロセスにおける転写工程の数だけ必要であり、回路設計者は、上記のようにプロセス上のデザインルールを考慮に入れて各転写工程毎のマスクパターンを作成する必要があった。この点で、マスクパターンを作成する上でのデータの入力、編集作業には熟練が必要とされ、また、半導体集積回路の製造プロセスの変更に伴い、その都度、マスクパターンの修正を行う必要もある。したがって、これらの作業には多大な労力と時間が必要であり、回路設計者の負担を軽減することが求められている（特許文献１）。
【０００６】
例えば、従来より、このような困難な設計作業を補助するため、回路素子の配置、配線を行うレイアウト設計における、配線のチェックやレイアウトのチェック処理などをするデザインルールチェッカー（ＤＲＣ）が利用されてきた。
【０００７】
回路設計者は、作成された各段階の設計データを編集した後、例えばＤＲＣ等を実行する検証装置を用いて、配線、レイアウトの検証等、設計仕様の検証をする。そして、検出されたエラーを修正していき、このような検証でミスや矛盾がないことを確認した後、マスクパターンのデータが出力されることになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−１６３６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
また、設計作業を補助するために、いわゆるＣＡＤシステムにおいて、ＰＣＥＬＬ（パラメタライズドセル）を用いた設計が行われている。ＰＣＥＬＬとは、プログラミング言語で生成可能なレイアウトセルである。各ＰＣＥＬＬは、セル自身に、図形そのものではなくゲート長やゲート幅などの特徴が文字列、ブーリアンまたは数値で制御するパラメ−タで規定されており、そのパラメ−タ値を適宜変更することにより、簡単かつ素早くＤＲＣエラーのないレイアウトを作成したり、セル自体の特性を変更することが可能である。このようなＰＣＥＬＬが予めコンピュータのライブラリに登録され、各種設計等を行う場合には、デザイン要求に合う素子のＰＣＥＬＬを選択し、パラメータを設定して、これをレイアウト可能なエリアに配置することにより、所望のマスクパターンの設計が可能なシステムが提案されている。
【００１０】
一方で、ＰＣＥＬＬを用いた設計においても、各素子のパラメータの設定等は、回路設計者が入力する必要があるため、当該入力作業の効率化をさらに図る必要がある。
【００１１】
上記のような問題を解決するためになされたものであって、マスクパターンを設計する点でより回路設計者の設計作業の負荷を軽減することが可能なマスク設計装置およびマスク設計方法を提供する。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施例によれば、パラメータ値を変更可能なセルデータで設計される半導体集積回路のマスクデータを出力するマスク設計装置であって、セルデータを作成するセルデータ作成手段と、作成されたセルデータに従って、半導体集積回路のレイアウトデータを設計するレイアウトデータ設計部と、レイアウトデータ設計部で設計されたレイアウトデータおよびセルデータに含まれる構造データに従って半導体集積回路のマスクパターンを設計し、当該マスクパターンを生成するためのマスクデータを出力するマスクパターン設計部とを備える。マスクパターンは、複数階層のマスクレイヤパターンで構成される。マスクパターン設計部は、ある階層のマスクレイヤパターンおよびセルデータに含まれる構造データの物理的制約事項に基づいて別の階層のマスクレイヤパターンを設計するマスクパターン加工部を有する。
【発明の効果】
【００１４】
一実施例によれば、マスクパターンを設計する点でより回路設計者の設計作業の負荷を軽減することができる。
【図面の簡単な説明】
【００１５】
【図１】一実施の形態に従うマスク設計装置を実現するための典型的なハードウェア構成を示す概略構成図である。
【図２】一実施の形態に従うマスク設計装置に係る機能モジュール構成を示す模式図である。
【図３】一実施の形態に従うマスク設計部２１２の構成を説明する図である。
【図４】ＮＭＯＳトランジスタの半導体デバイスの構造を説明する図である。
【図５】比較例として従来の構成におけるＰＣＥＬＬを使った場合のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【図６】ＰＭＯＳトランジスタのデバイス構造を説明する図である。
【図７】比較例として従来の構成におけるＰＣＥＬＬを使った場合のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【図８】一実施の形態に従うＰＣＥＬＬを使った場合のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【図９】一実施の形態に従うＰＣＥＬＬを使った場合のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【図１０】低しきい値（Ｌｖｔ）のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【図１１】低しきい値（Ｌｖｔ）のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【図１２】ＳＲＡＭ用のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【図１３】ＳＲＡＭ用のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【図１４】外部インタフェース用の高耐圧のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【図１５】外部インタフェース用の高耐圧のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【図１６】外部インタフェース用の高耐圧の低しきい値ＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【図１７】外部インタフェース用の高耐圧の低しきい値ＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【発明を実施するための形態】
【００１６】
本実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１７】
一実施の形態に従うマスク設計装置は、典型的には、コンピュータベースの装置によって実現される。
【００１８】
図１は、一実施の形態に従うマスク設計装置を実現するための典型的なハードウェア構成を示す概略構成図である。
【００１９】
図１を参照して、マスク設計装置を実現するコンピュータは、ＦＤ（Flexible Disk）ドライブ３およびＣＤ−ＲＯＭ（Compact Disk-Read Only Memory)等の光ディスクドライブ７を搭載したコンピュータ本体１と、モニタ２と、キーボード５と、マウス６と、ネットワーク通信装置９とを含む。
【００２０】
コンピュータ本体１は、ＦＤドライブ３および光ディスクドライブ７に加えて、相互にバスで接続された、演算部であるＣＰＵ（Central Processing Unit）１０と、ＲＯＭ１１と、ＲＡＭ１２と、記憶装置である固定ディスク１３とを含む。
【００２１】
マスク設計装置は、ＣＰＵ１０が固定ディスク１３などのコンピュータハードウェアを用いて、マスク設計プログラム（以下、単に「設計プログラム」とも称す。）１５０を実行することで実現される。一般的に、このような設計プログラム１５０は、ＦＤ４やＣＤ−ＲＯＭ８などの記録媒体に格納されて、またはネットワークなどを介して流通する。
【００２２】
設計プログラム１５０は、ＦＤドライブ３や光ディスクドライブ７などにより記録媒体から読取られて、またはネットワーク通信装置９にて受信されて、固定ディスク１３に格納される。さらに、設計プログラム１５０は、固定ディスク１３からＲＡＭ１２に読出されて、ＣＰＵ１０により実行される。
【００２３】
設計プログラム１５０を格納する記録媒体としては、ＦＤおよびＣＤ−ＲＯＭ以外にも、フラッシュメモリ、マスクＲＯＭ、ＥＰＲＯＭ（Electronically Programmable Read-Only Memory）、ＥＥＰＲＯＭ（Electronically Erasable Programmable Read-Only Memory）、ＩＣ（Integrated Circuit）カードなどの半導体記録媒体、ＤＶＤ−ＲＯＭ（Digital Versatile Disk-Read Only Memory）などの光学ディスク記録媒体、ＭＯ（Magnetic Optical Disc）やＭＤ（Mini Disc）などの光磁気ディスク記録媒体、磁気テープ、カセットテープなどの磁気記録媒体を用いることができる。そのため、設計プログラム１５０を用いて、レイアウト設計を実現する場合には、記録媒体から読み出された命令コード自体、または、当該命令コードを格納した記録媒体自体が一実施の形態に相当する。
【００２４】
ＣＰＵ１０は、各種の数値論理演算を行なう演算処理部であり、命令コードを順次実行することで、上述のレイアウト設計を実現する。このとき、ＣＰＵ１０は、各種コンポーネントと連係して設計プログラム１５０を実行する。例えば、ＲＡＭ１２は、ＣＰＵ１０により命令の実行に必要な各種の情報を記憶する。
【００２５】
モニタ２は、ＣＰＵ１０が出力する情報を表示するための表示部であって、一例としてＬＣＤ（Liquid Crystal Display）やＣＲＴ（Cathode Ray Tube）などから構成される。モニタ２は、設計プログラム１５０の実行結果などを表示する。
【００２６】
マウス６は、クリックやスライドなどの動作に応じたユーザから指令を受付ける。キーボード５は、入力されるキーに応じたユーザから指令を受付ける。
【００２７】
ネットワーク通信装置９は、コンピュータと他の装置との間の通信を確立するための装置であり、各種データを外部から受付可能である。
【００２８】
マスク設計装置は、図２に示すような単一のＣＰＵ（演算処理部）で実現される構成に限られることなく、複数のＣＰＵ（演算処理部）を用いて実現されることもある。あるいは、複数のコンピュータ装置が連係し設計プログラム１５０を実行してもよい。すなわち、本明細書に記載の「マスク設計装置」は、単一のコンピュータからなるものだけではなく、複数のコンピュータが協働して実現されるシステムを含むものである。
【００２９】
いわゆるクラウドシステムに代表されるような、より高度にネットワーク化された構成を用いて、マスク設計装置を実現してもよい。この場合には、処理主体となるコンピュータ（サーバ装置）が分散して配置されることもあるが、このような構成であっても、本明細書に記載の「マスク設計装置」に相当する。
【００３０】
設計プログラム１５０自体がマスク設計に必要なすべての機能を実現する形態に代えて、コンピュータ上で実行されているＯＳ（オペレーティングシステム）などが提供する処理やモジュールを利用することで、マスク設計を実現する形態を採用することもできる。
【００３１】
本明細書に記載の「設計プログラム」は、ＣＰＵ１０が直接実行できる実行可能プログラムだけではなく、ソースプログラム、圧縮されたプログラム、および暗号化されたプログラムを含む。
【００３２】
一実施の形態に従うマスク設計装置は、ソフトウェアにより実現されるものだけではなく、一部または全部が専用回路などのハードウェア化されたものを含む。
【００３３】
図２は、一実施の形態に従うマスク設計装置に係る機能モジュール構成を示す模式図である。
【００３４】
図２を参照して、マスク設計装置で実行される設計プログラム１５０は、その機能モジュールとして、検証モジュール１００と、設計モジュール２００と、データ生成モジュール３００とを含む。
【００３５】
データ生成モジュール３００は、ユーザ等からの入力データに従う設計モジュール２００で用いられるデータを作成する。
【００３６】
設計モジュール２００は、データ生成モジュール３００で生成されたデータに基づいて各種の設計データを所定のフローに従って生成する。そして、最終的にマスク描画装置にマスクパターンを生成するためのマスクデータを出力する。
【００３７】
検証モジュール１００は、設計モジュール２００で設計された設計データについて検証する。
【００３８】
マスク描画装置は、設計モジュール２００から出力されたマスクデータを受けて、マスクを作成する。そのマスクパターンは、図示しない投影露光装置でウェハに転写する。当該処理を繰り返して半導体基板上に集積回路を形成する。具体的には、マスクパターンは、複数階層のマスクレイヤパターンで構成され、各マスクレイヤパターンを所定の順序でウェハに転写して半導体集積回路を設計する。
【００３９】
なお、図２に示すすべてのモジュールが単一の設計プログラム１５０に含まれている必要はない。
【００４０】
各モジュールによって実行される処理の詳細については、後述する。
データ生成モジュール３００は、システムデータ生成部３０２と、回路データ生成部３０４とを含む。
【００４１】
回路データ生成部３０４は、セルデータ生成部３０６と、パラメトライズドセル編集部３０８とを有する。
【００４２】
システムデータ生成部３０２は、半導体集積回路の全体の機能に関するシステム情報の入力を受けて、システムデータを生成してシステム設計部２０２に出力する。
【００４３】
セルデータ生成部３０６は、半導体集積回路を構成する機能回路（ＩＰコア）の入力およびセル単位の半導体デバイス構造のデータの入力を受けて、設計モジュール２００に必要な設計情報を出力する。当該設計情報には、機能回路を構成する素子（トランジスタ等）のセルデータが含まれる。
【００４４】
デバイス構造のデータ入力に従ってパラメトライズドセル編集部３０８は、ＰＣＥＬＬデータをセルデータ生成部３０６に出力し、セルデータ生成部３０６は、当該ＰＣＥＬＬデータの入力を受けて、セルデータを作成する。セルデータとしては、信号の入出力等の論理関係を規定する論理回路データと、寸法、構造等の物理特性を規定する物理回路データとが含まれる。
【００４５】
設計モジュール２００は、システム設計部２０２と、回路設計部２０４と、論理設計部２０６と、テスト設計部２０８と、レイアウト設計部２１０と、マスク設計部２１２とを含む。そして、システム設計、回路設計、論理設計、テスト設計、レイアウト設計、マスク設計の順に設計フローが実行される。
【００４６】
システム設計部２０２は、システムデータ生成部３０２からのシステムデータを受けて、半導体集積回路のシステム設計を実行する。
【００４７】
回路設計部２０４は、設計情報（例えば、論理回路データ）に従って、半導体集積回路の回路設計を実行する。
【００４８】
論理設計部２０６は、設計情報（例えば、論理回路データ）に従って、半導体集積回路の論理設計を実行する。
【００４９】
テスト設計部２０８は、設計情報（例えば、論理回路データ）に従って、半導体集積回路のテスト設計を実行する。
【００５０】
レイアウト設計部２１０は、設計情報（例えば、物理回路データ）に従って、半導体集積回路のレイアウト設計を実行する。
【００５１】
マスク設計部２１２は、設計情報（例えば、物理回路データ）に従って、半導体集積回路のマスク設計を実行する。
【００５２】
検証モジュール１００は、システム検証部１０２と、回路検証部１０４と、論理検証部１０６と、テスト検証部１０８と、レイアウト検証部１１０と、リソグラフィ検証部１１２とを含む。そして、システム検証、回路検証、論理検証、テスト検証、レイアウト検証、リソグラフィ検証の順に検証フローが実行される。
【００５３】
システム検証部１０２は、システム設計部２０２で設計されたシステム設計に関する設計データについて検証する。
【００５４】
回路検証部１０４は、回路設計部２０４で設計された回路設計に関する設計データについて検証する。
【００５５】
論理検証部１０６は、論理設計部２０６で設計された論理設計に関する設計データについて検証する。
【００５６】
テスト検証部１０８は、テスト設計部２０８で設計されたテスト設計に関する設計データについて検証する。
【００５７】
レイアウト検証部１１０は、レイアウト設計部２１０で設計されたレイアウト設計に関する設計データについて検証する。
【００５８】
リソグラフィ検証部１１２は、マスク設計部２１２で設計されたマスク設計に関する設計データについて検証する。
【００５９】
図３は、一実施の形態に従うマスク設計部２１２の構成を説明する図である。
図３を参照して、マスク設計部２１２は、レイアウト設計部２１０で設計されたレイアウトデータおよびセルデータに含まれる構造データ（物理回路データ）に従って半導体集積回路のマスクパターンを設計し、当該マスクパターンを生成するためのマスクデータをマスク描画装置に出力する。
【００６０】
具体的には、マスク設計部２１２は、レイアウトデータ入力部２２０と、並列化部２２２と、レイヤエントリ部２２４と、データ加工部２２６と、ダミー生成部２２８と、光近接補正部２３０と、リソグラフィ検証データ出力部２３２と、マスクデータ出力部２３４と、セルデータ編集情報生成部２３６と、検証用仕様データ生成部２３８とを含む。
【００６１】
セルデータ編集情報生成部２３６は、物理回路データに従ってセルデータ編集情報を生成して出力する。
【００６２】
セルデータ編集情報は、データ生成モジュール３００のパラメトライズドセル編集部３０８に入力される。また、セルデータ編集情報は、レイアウトデータ入力部２２０にも入力される。
【００６３】
検証用仕様データ生成部２３８は、物理回路データに従ってリソグラフィ検証用仕様データおよびＤＲＣ／ＬＶＳ仕様データを生成する。そして、リソグラフィ検証用仕様データは、リソグラフィ検証部１１２に出力される。また、ＤＲＣ／ＬＶＳ仕様データは、レイアウト検証部１１０に出力される。
【００６４】
レイアウトデータ入力部２２０は、レイアウト設計部２１０で設計されたレイアウトデータ（回路パターン等の設計データ）の入力を受け付ける。
【００６５】
並列化部２２２は、マスク毎にレイアウトデータを分類する。
レイヤエントリ部２２４は、マスク毎に必要な設計レイヤや他のマスクからの参照レイヤや特殊用途の認識レイヤ等を割り当てる。
【００６６】
データ加工部２２６は、後述するがデバイスの構造や対称性、反転、繰り返し、サイジング等に基づきマスク毎にレイヤ演算やサイジング等の特殊加工をする。
【００６７】
ダミー生成部２２８は、パターン密度の均一性を向上させるために、空き領域にダミーパターンを生成する。
【００６８】
光近接補正部２３０は、光の近接効果を考慮してマスクパターンを補正（ＯＰＣ：optical proximity correction）する。具体的には、光の回折現象などを考慮して，パターン上の図形コーナ部などに補正用のパターンを追加する。
【００６９】
リソグラフィ検証データ出力部２３２は、リソグラフィ検証部１１２に対して検証に必要なリソグラフィ検証データを生成して出力する。
【００７０】
マスクデータ出力部２３４は、マスク毎にデータを出力する。マスクデータ出力部２３４から出力されるマスクデータは、ストリームフォーマット（Stream Format）やＯＡＳＩＳ等の標準データ形式で出力される。
【００７１】
上記したようにマスクパターンは、複数階層のマスクレイヤパターンで構成され、マスク設計部２１２は、複数階層のマスクレイヤパターンのうち最も下位のマスクレイヤパターンから順次設計して、設計したデータをマスク描画装置に出力する。
【００７２】
図４は、ＮＭＯＳトランジスタの半導体デバイスの構造を説明する図である。
図４（Ａ）は、ＮＭＯＳトランジスタの平面図である。
【００７３】
図４（Ｂ）は、ＮＭＯＳトランジスタの断面図である。
図４（Ａ）、（Ｂ）を参照して、ＮＭＯＳトランジスタは、たとえばシリコン単結晶からなる半導体基板ＳＵＢに設けられており、たとえばトレンチ分離構造ＳＴＩよりなる素子分離構造により他の素子と電気的に互いに分離されている。
【００７４】
半導体基板ＳＵＢ内のｐ型不純物領域（Ｐ−ｓｕｂ）上には、ｎ型分離層ＮＩＳＯが形成されている。このｎ型分離層ＮＩＳＯ上には、ｎ型ウェル領域ＮＷＥＬＬと、ｐ型ウェル領域ＰＷＥＬＬとが形成されている。
【００７５】
図４（Ａ）の平面図において、ｎ型ウェル領域ＮＷＥＬＬはｐ型ウェル領域ＰＷＥＬＬの周囲を取り囲むように形成されている。またトレンチ分離構造ＳＴＩにより、トランジスタ形成用の活性領域ＡＡとコンタクト用の活性領域ＡＡとが分離されている。
【００７６】
図４（Ｂ）を参照して、コンタクト用の活性領域ＡＡ（コンタクト領域）におけるｐ型ウェル領域ＰＷＥＬＬの表面には、ｐ＋領域ＨＰＲが形成されている。このｐ＋領域ＨＰＲは、ｐ型ウェル領域ＰＷＥＬＬにおける電位を固定するためのコンタクト領域として機能する。トランジスタ用の活性領域ＡＡ（トランジスタ領域）におけるｐ型ウェル領域ＰＷＥＬＬの表面には、トランジスタＴＲが形成されている。このトランジスタＴＲは、１対のｎ型ソース／ドレイン領域ＳＤと、１対のｐ型領域ＰＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
【００７７】
１対のｎ型ソース／ドレイン領域ＳＤは、トランジスタ用の活性領域ＡＡにおけるｐ型ウェル領域ＰＷの表面において、互いに間隔をあけて配置されている。１対のｎ型ソース／ドレイン領域ＳＤの各々は、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ+領域ＨＮＲとｎ-領域ＬＮＲとからなっている。ｎ-領域ＬＮＲはいわゆるＬＤＤとしてのｎ型不純物領域である。またｎ-領域ＬＮＲの下にはｐ型領域ＰＲが形成されている。ｐ型領域ＰＲはポケットと呼ばれ、ソース領域とドレイン領域との間でのトランジスタのいわゆるパンチスルー現象を抑制するために形成されるｐ型不純物領域である。
【００７８】
１対のソース／ドレイン領域ＳＤに挟まれる領域上には、半導体基板ＳＵＢの一方の主表面に接するように、トランジスタのゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩの上面に接するように、たとえば多結晶シリコンからなるゲート電極ＧＥが形成されている。ゲート電極ＧＥは、図４（Ａ）の平面図の上下方向すなわち図４（Ｂ）の断面図の紙面奥行き方向に延在している。
【００７９】
ゲート絶縁膜ＧＩとゲート電極ＧＥとの積層構造の側壁には、たとえばシリコン酸化膜、シリコン窒化膜などからなる側壁絶縁層ＳＷが形成されている。ｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの表面には、たとえばＣｏＳｉ2またはＮｉＳｉ2からなるシリサイド層ＳＣが形成されていてもよい。シリサイド層ＳＣは高融点を有する遷移金属であるコバルトまたはニッケルが半導体基板ＳＵＢのシリコンと反応することにより形成される。
【００８０】
図４（Ｂ）に示すようにゲート電極ＧＥの上面上にはシリサイド層ＳＣが形成されている。
【００８１】
再び図４（Ａ）、（Ｂ）を参照して、ｐ+領域ＨＰＲおよびｎ+領域ＨＮＲの各々の上面に接するように導電層Ｔ１が形成されており、導電層Ｔ１の上面に接するように配線Ｍ１が形成されている。導電層Ｔ１はたとえばタングステンからなり、配線Ｍ１とシリサイド層ＳＣとを電気的に接続している。導電層Ｔ１とシリサイド層ＳＣとが互いに接する面はコンタクトＣＴを構成している。
【００８２】
なお、図４（Ａ）の平面図においては配線Ｍ１の図示が省略されている。配線Ｍ１はたとえば銅などの導電材料と、その導電材料の側部および底部を覆うバリアメタルＢＲＬとを有している。
【００８３】
図５は、比較例として従来の構成におけるＰＣＥＬＬを使った場合のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【００８４】
図５を参照して、ここでは、１５個のレイヤパターンが設定されている場合が示されている。
【００８５】
図５に示されるように、素子分離、ゲート、注入、コンタクト等のパターンを、ＮＭＯＳトランジスタを作成するに必要な指定されたレイヤに、規定どおりの図形を入力しなければならない。
【００８６】
ここでは、ＮＭＯＳを作成する際に、入力すべき図形をレイヤ毎に表示している。図中の黒塗り部分に図形を入力すると、所望の半導体デバイス、ここでは、ＮＭＯＳトランジスタを作成することが可能である。
【００８７】
具体的には、配線を形成するためのＭ１レイヤ、コンタクトを形成するためのＣＴレイヤ、活性領域にＮ型のイオンを注入するためのＮＤＦレイヤ、活性領域にＰ型のイオンを注入するためのＰＤＦレイヤ、サイドウォール下の活性領域にＮ型のイオンを注入するためのＬＮＬＤレイヤ、ゲートを形成するためのＧ１レイヤ、ゲート絶縁膜にＮ型のイオンを注入するためのＮＧ１レイヤ、ゲート絶縁膜にＰ型のイオンを注入するためのＰＧ１レイヤ、高耐圧なゲートを形成するためのＴＧＯ（Thick Gate Oxide）レイヤ、しきい値電圧を調整するためのＮ型のイオンを注入するためのＶＬＮレイヤ、ＮＷＥＬＬ領域を形成するためのＮＷＥＬＬレイヤ、ＰＷＥＬＬ領域を形成するためのＰＷＥＬＬレイヤ、Ｎ型分離層を形成するためのＮＩＳＯレイヤ、化学的機械的研磨工程で研磨しきれない研磨残を予防するための領域を形成するＲＳＴＩレイヤ、素子分離領域を形成するためのＳＴＩレイヤが指定されている場合が示されている。
【００８８】
ＰＣＥＬＬでは、当該指定されたレイヤにおいて、変数やプログラムによって発生させる図形を調整することが可能である。
【００８９】
ここで、ＰＣＥＬＬでは、例えばトランジスタのゲート長Ｌやゲート幅Ｗをパラメータとして持てるので、ゲート幅Ｗが大きく駆動能力の高いトランジスタも、ゲート幅Ｗが小さく消費電力が少ないトランジスタも、一つのセルで表現できるようになる。
【００９０】
また、ゲート幅Ｗの大小だけでなく、中間的なゲート幅Ｗのトランジスタでも同じセルで表現できる。このように、設計の柔軟性が高くなる点がＰＣＥＬＬの利点である。
【００９１】
当該図形がデバイス構造のデータ入力としてパラメトライズドセル編集部３０８に与えられ、ＰＣＥＬＬデータがセルデータ生成部３０６に出力される。そして、セルデータ生成部３０６は、当該ＰＣＥＬＬデータの入力を受けて、セルデータを作成する。
【００９２】
図６は、ＰＭＯＳトランジスタのデバイス構造を説明する図である。
図６（Ａ）は、ＰＭＯＳトランジスタの平面図である。
【００９３】
図６（Ｂ）は、ＰＭＯＳトランジスタの断面図である。
図６（Ａ）、（Ｂ）を参照して、一実施の形態に従うＰＭＯＳトランジスタは、図４に示すＮＭＯＳトランジスタと比較して、半導体基板ＳＵＢの一方の主表面に形成されるウェル領域と、ソース／ドレイン領域とに含まれる不純物の導電型が異なっている。すなわち１対のｐ+領域ＨＰＲとｐ-領域ＬＰＲとからなる不純物領域は、それぞれｐ型ＭＩＳトランジスタのソース／ドレイン領域ＳＤとして機能する。またｐ-領域ＬＰＲの下にはポケットとしてのｎ型領域ＮＲが形成されている。図６と図４とは上記の点においてのみ異なっており、他の点においては同様である。このため図６において図４と同一の要素については同一の符号を付しその説明を繰り返さない。
【００９４】
図７は、比較例として従来の構成におけるＰＣＥＬＬを使った場合のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【００９５】
図７を参照して、ここでは、１５個のレイヤパターンが設定されている場合が示されている。
【００９６】
図７に示されるように、素子分離、ゲート、注入、コンタクト等のパターンを、ＮＭＯＳトランジスタを作成するに必要な指定されたレイヤに、規定どおりの図形を入力しなければならない。
【００９７】
ここでは、ＰＭＯＳを作成する際に、入力すべき図形をレイヤ毎に表示している。図中の黒塗り部分に図形を入力すると、所望の半導体デバイス、ここでは、ＰＭＯＳトランジスタを作成することが可能である。
【００９８】
具体的には、配線を形成するためのＭ１レイヤ、コンタクトを形成するためのＣＴレイヤ、活性領域にＮ型のイオンを注入するためのＮＤＦレイヤ、活性領域にＰ型のイオンを注入するためのＰＤＦレイヤ、サイドウォール下の活性領域にＰ型のイオンを注入するためのＬＰＬＤレイヤ、ゲートを形成するためのＧ１レイヤ、ゲート絶縁膜にＮ型のイオンを注入するためのＮＧ１レイヤ、ゲート絶縁膜にＰ型のイオンを注入するためのＰＧ１レイヤ、高耐圧なゲートを形成するためのＴＧＯレイヤ、しきい値電圧を調整するためのＰ型のイオンを注入するためのＶＬＰレイヤ、ＮＷＥＬＬ領域を形成するためのＮＷＥＬＬレイヤ、ＰＷＥＬＬ領域を形成するためのＰＷＥＬＬレイヤ、Ｎ型分離層を形成するためのＮＩＳＯレイヤ、化学的機械的研磨工程で研磨しきれない研磨残を予防するためのＲＳＴＩレイヤ、素子分離領域を形成するためのＳＴＩレイヤが指定されている場合が示されている。
【００９９】
当該図形がデバイス構造のデータ入力としてパラメトライズドセル編集部３０８に与えられ、ＰＣＥＬＬデータがセルデータ生成部３０６に出力される。そして、セルデータ生成部３０６は、当該ＰＣＥＬＬデータの入力を受けて、セルデータを作成する。
【０１００】
なお、抵抗、容量、ダイオード、バイポーラ、インダクタ等の他の半導体デバイスであっても同様に、デバイス毎にＰＣＥＬＬを用いてデバイス構造がユーザの入力に従って定義される。
【０１０１】
そして、半導体集積回路を生成するに当たり、レイアウト設計で設計された半導体集積回路のレイアウトデータ（回路パターン等の設計データ）に対して、半導体集積回路を構成する各回路素子のデバイス構造を示すセルデータが反映されて、マスク設計部２１２において半導体集積回路のマスクデータが生成される。
【０１０２】
ここで、上記各ＰＣＥＬＬデータを作るための入力仕様である図５や図７に示されるＰＭＯＳトランジスタあるいはＮＭＯＳトランジスタの半導体デバイスのデバイス構造を比較すると、同一の図形が異なるレイヤで何度も描かれていたり、あるレイヤの反転図形が別のレイヤで使われていたり、あるレイヤの図形をサイジングした図形が、別のレイヤの図形と一致している場合がある。このような特性は、デバイスの物理特性を確保するために必要な制約である。
【０１０３】
本実施の形態においては、この物理的制約事項を、レイヤ演算やマスク仕様へ反映させるとともに、ＰＣＥＬＬデータを作るための入力仕様に反映させることで、設計作業全体の効率化を図る。
【０１０４】
以下、具体的に説明する。
本例においては、マスク設計部２１２においてマスク設計する際の物理的制約事項に基づく所定のデータを生成して、データ生成モジュール３００や検証モジュール１００へ反映させる。
【０１０５】
例えば、一例としてＳＴＩレイヤのデータを用いてサイジングによりＲＳＴＩレイヤのデータを発生させる。すなわち、ＳＴＩレイヤのデータがあるため「ＲＳＴＩレイヤのデータは出力不要」というセルデータ編集情報をデータ生成モジュール３００へ出力する。
【０１０６】
データ生成モジュール３００は、当該セルデータ編集情報を受けて、データ生成モジュール３００から出力するセルデータに反映させる。すなわち、データ生成モジュール３００で生成するセルデータとしては、ＲＳＴＩレイヤのデータは出力されない。
【０１０７】
具体的には、データ生成モジュール３００において、「ＲＳＴＩレイヤのデータは出力不要」というセルデータ編集情報を受けて、ＰＣＥＬＬを使ったセルデータの作成において、セルデータの出力仕様から、ＲＳＴＩレイヤの項目を削除する。つまり、セルデータに含まれる情報量が削減される。また、ＰＣＥＬＬデータを作るための入力仕様からもＲＳＴＩレイヤの項目を削除する。
【０１０８】
また、セルデータに含まれるＳＴＩレイヤのデータは、設計モジュール２００において回路設計や論理設計等の設計フローを経てマスク設計部２１２へ最終的に到達する。また、検証モジュール１００において、各設計フローの各段階でＳＴＩレイヤのデータは検証される。
【０１０９】
一方、ＲＳＴＩレイヤのデータ出力されないため、ＳＴＩレイヤのデータと異なり、設計モジュール２００における回路設計や論理設計等の設計フローや、検証モジュール１００における回路検証や論理検証などの検証フローは実行されない。
【０１１０】
したがって、従来の構成と比べて、ＲＳＴＩレイヤに関する設計や検証に要する負荷、時間、リソース負荷が軽減されることになる。また、入力仕様からＲＳＴＩレイヤの項目を削除することにより入力作業の負荷を軽減し、設計作業全体の効率化を図ることが可能である。
【０１１１】
なお、ここでは、一例としてＳＴＩレイヤとＲＳＴＩレイヤとの関係について説明したが、後述する他のレイヤ等についても同様である。
【０１１２】
図８は、一実施の形態に従うＰＣＥＬＬを使った場合のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【０１１３】
図８を参照して、ここでは、１５個のレイヤパターンが設定されている場合が示されている。
【０１１４】
ここで、図中の黒塗り部分に図形を入力すると、所望の半導体デバイス、ここでは、ＮＭＯＳトランジスタを作成することが可能である。
【０１１５】
一方、黒塗り部分は、図５の場合と比較して、その数は、従来例の１５個から９個へ削減されている。
【０１１６】
なお、ハッチング斜線部分は、比較例では入力が必要な図形であったが、一実施の形態に従うデバイス構造データでは、他のレイヤのデータから対称性、反転、繰り返し、サイジング等の物理的制約事項を利用して自動生成が可能であるため、手入力が不要になったデータである。これらのレイヤのデータは、マスク設計部２１２のデータ加工部２２６において、他のレイヤのデータからレイヤ演算等により生成される。そして、生成されたレイヤのデータに基づいて、マスク毎にマスクレイヤパターンが生成される。
【０１１７】
図９は、一実施の形態に従うＰＣＥＬＬを使った場合のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【０１１８】
図９を参照して、ここでは、１５個のレイヤパターンが設定されている場合が示されている。
【０１１９】
図８と同様に、黒塗り部分に図形を入力すると所望の半導体デバイス、ここでは、ＰＭＯＳトランジスタを作成することが可能である。一方、黒塗り部分は、図７の場合と比較して、その数は、従来例の１５個から９個へ削減されている。
【０１２０】
なお、ハッチング斜線部分は、比較例では入力が必要な図形であったが、一実施の形態に従うデバイス構造データでは、他のレイヤのデータから対称性、反転、繰り返し、サイジング等の物理的制約事項を利用して自動生成が可能であるため、手入力が不要になったデータである。これらのレイヤのデータは、マスク設計部２１２のデータ加工部２２６において、他のレイヤのデータからレイヤ演算により生成される。
【０１２１】
そして、生成されたレイヤのデータに基づいて、マスク毎にマスクレイヤパターンが生成される。
【０１２２】
図８および図９を参照して、当該ＰＣＥＬＬの入力仕様を見れば分かるように、回路設計者の作業量の約３０％が削減され、従来よりも簡潔な設計をすればいいことを意味する。さらに、ヒューマンエラーの発生確率も減少している。また、プロセスの開発段階では、頻繁に製品仕様や設計、製造仕様に修正が入るが、そのような変更や訂正要求に対しても、即座に対処でき、開発効率が向上する。
【０１２３】
なお、描画する際には、各マスクは別々に処理するようしても良い。そのため、マスクのデータ処理においてもＣＰＵの並列化処理を実行することが可能である。
【０１２４】
以下、データ加工部２２６における各マスクレイヤパターンを生成する際のレイヤ演算等の事例について説明する。
【０１２５】
＜ＲＳＴＩマスクレイヤパターン＞
ＳＴＩマスクの中で面積の大きなパターンの場合、化学的機械的研磨工程（ＣＭＰ）で研磨しきれず、研磨残が発生する場合がある。
【０１２６】
このようなＣＭＰ残等の、不具合を予防するために、大面積のＳＴＩパターンをさらにくり抜いておくプロセスが必要となる場合がある。
【０１２７】
このくり抜くために用いられるマスクが、ＲＳＴＩマスクのレイヤパターンである。プロセスで使う化学的機械的研磨装置やスラリの種類にも依存するが、おおむね、ＳＴＩマスクのレイヤパターンを１から０．３μ程度アンダーサイジングしたパターンをＲＳＴＩマスクのレイヤパターンとして配置するのが一般的な構成である。
【０１２８】
本例の場合、ＳＴＩレイヤに従って、ＳＴＩマスクのレイヤパターンがレイアウトさえされれば、当該ＳＴＩマスクのレイヤパターンを１から０．３μ程度、アンダーサイジングすれば、ＲＳＴＩマスクのレイヤパターンを自動生成することが可能である。
【０１２９】
したがって、ＲＳＴＩマスクのレイヤパターンを作成するためにＰＣＥＬＬを使う場合にＲＳＴＩレイヤのレイアウトを手入力しなくて済むので、設計作業の効率が向上する。なお、ＲＳＴＩマスクは、設計的には不要であるが、プロセス的に必要なマスクであり、そのサイジング量は、化学的機械的研磨装置やスラリの種類に依存して最適値な値を選択すればよい。
【０１３０】
＜ＷＥＬＬマスクレイヤパターン＞
半導体基板としてＰ型基板を使う場合、まず、ＮＭＯＳトランジスタを作るためにＮＷＥＬＬ注入をして、Ｎ型の領域を形成する。それ以外の領域は、ＰＭＯＳトランジスタを作るために、ＰＷＥＬＬ注入をして、Ｐ型の領域を形成する。
【０１３１】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとは互いに物理的に交わらない。そのため、ＰＷＥＬＬマスクのレイヤパターンは、ＮＷＥＬＬマスクのレイヤパターンと逆のレイアウトになっている。
【０１３２】
そこで、ＮＷＥＬＬレイヤに従ってＮＷＥＬＬマスクのレイヤパターンのみレイアウトし、その反転パターンをＰＷＥＬＬマスクのレイヤパターンとして利用することが可能である。すなわち、ＰＣＥＬＬを使う場合に回路設計者はＰＷＥＬＬレイヤのレイアウトの入力をしなくて済むので、設計効率が向上する。なお、プロセス的には、ＮＷＥＬＬとＰＷＥＬＬ間の耐圧性能を確保するために、所定の間隔を確保する必要がある。このような場合、単純なサイジングでは不十分である。これに対応するために、ＮＷＥＬＬマスクのレイヤパターンについて一律にサイジングした上で反転させたパターンをＰＷＥＬＬマスクのレイヤパターンとして利用することが可能である。これにより、ＰＣＥＬＬを使う場合にＰＷＥＬＬレイヤのレイアウトを手入力しなくても済むので設計作業の効率が向上する。なお、ＷＥＬＬ耐圧性能に伴うサイジングは、物理的要請である。
【０１３３】
同様に、半導体基板としてＮ型基板を使う場合、まず、ＰＭＯＳトランジスタを作るために、ＰＷＥＬＬ注入をして、Ｐ型の領域を形成する。それ以外の領域は、ＮＭＯＳトランジスタを作るために、ＮＷＥＬＬ注入をして、Ｎ型の領域を形成する。
【０１３４】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタとは互いに物理的に交わらない。そのため、ＮＷＥＬＬマスクのレイヤパターンは、ＰＷＥＬＬマスクのレイヤパターンと逆のレイアウトになっている。
【０１３５】
そこで、ＰＷＥＬＬレイヤに従ってＮＷＥＬＬマスクのレイヤパターンのみレイアウトし、その反転パターンをＮＷＥＬＬマスクのレイヤパターンとして利用することが可能である。すなわち、ＰＣＥＬＬを使う場合に回路設計者はＮＷＥＬＬレイヤのレイアウトの入力をしなくて済むので、設計効率が向上する。なお、プロセス的には、ＮＷＥＬＬとＰＷＥＬＬ間の耐圧性能を確保するために、所定の間隔を確保する必要がある。このような場合、単純なサイジングでは不十分である。これに対応するために、ＰＷＥＬＬマスクのレイヤパターンについて一律サイジングした上で反転させたパターンをＮＷＥＬＬマスクのレイヤパターンとして利用することが可能である。これにより、ＰＣＥＬＬを使う場合にＮＷＥＬＬレイヤのレイアウトを手入力しなくても済むので設計作業の効率が向上する。なお、ＷＥＬＬ耐圧性能に伴うサイジングは、物理的要請である。
【０１３６】
＜ＶＬＰマスクレイヤパターン＞
ＶＬＰレイヤは、ゲート下のチャネルを制御するためのイオン注入のレイヤである。
【０１３７】
従って、ゲートを形成する前に、ゲートの下のみイオン注入できればいいが、アライメントマージンを確保するには、ゲート下のみならず、活性領域も合わせてイオン注入しておくことが望ましい。
【０１３８】
一方、ＬＰＬＤレイヤは、原理的には、サイドウォール下の活性領域にイオン注入するためのレイヤである。ゲートを形成した後イオン注入するので、ゲート領域を含めて注入しても、サイドウォール下の活性領域にイオンを注入することが可能である。
【０１３９】
従って、ＶＬＰレイヤとＬＰＬＤレイヤは、同じレイヤを用いることが可能である。したがって、ＶＬＰレイヤに従ってＶＬＰマスクのレイヤパターンを作成する必要はなく、ＬＰＬＤレイヤに従ってＬＰＬＤマスクのレイヤパターンを２回ウエハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＬＰレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。さらに、ＶＬＰマスクを作成する必要が無くなるのでコストを削減することが可能である。
【０１４０】
なお、ＬＰＬＤレイヤについては、後述するレイヤ演算により作成される。
＜ＶＬＮマスクレイヤパターン＞
ＶＬＮレイヤは、ゲート下のチャネルを制御するためのイオン注入のレイヤである。
【０１４１】
従って、ゲートを形成する前に、ゲートの下のみイオン注入できればいいが、アライメントマージンを確保するには、ゲート下のみならず、活性領域も合わせてイオン注入しておくことが望ましい。
【０１４２】
一方、ＬＮＬＤレイヤは、原理的には、サイドウォール下の活性領域にイオン注入するためのレイヤである。ゲートを形成した後イオン注入するので、ゲート領域を含めて注入しても、サイドウォール下の活性領域にイオンを注入することが可能である。
【０１４３】
従って、ＶＬＮマスクとＬＮＬＤマスクは、同じレイヤパターンを使うことが可能である。したがって、ＶＬＮレイヤに従ってＶＬＮマスクのレイヤパターンを作成する必要はなく、ＬＮＬＤレイヤに従ってＬＮＬＤマスクのレイヤパターンを２回ウェハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＬＮレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。さらに、ＶＬＮマスクを作成する必要が無くなるのでコストも削減することが可能である。
【０１４４】
なお、ＬＮＬＤレイヤについては、後述するレイヤ演算により作成される。
＜ＬＰＬＤマスクレイヤパターン＞
ＬＰＬＤレイヤは、サイドウォール下のチャネル端を制御するためのイオン注入のレイヤである。
【０１４５】
従って、サイドウォールを形成する前に、サイドウォールの下のみイオン注入できればいいが、アライメントマージンを確保するには、サイドウォール下のみならず、活性領域やゲート領域も合わせてイオン注入しておくことが望ましい。
【０１４６】
一方、ＰＤＦレイヤは、原理的には、活性領域にイオン注入するためのレイヤである。ゲートとサイドウォールとを形成した後イオン注入するので、ゲート領域とサイドウォール領域とを含めて注入しても、サイドウォール外の活性領域にイオンを注入することが可能である。
【０１４７】
従って、ＬＰＬＤレイヤのレイアウトは、ＰＤＦレイヤとＴＧＯレイヤのレイアウトのレイヤ演算（ＡＮＤ  ＮＯＴ論理演算）とＮＷＥＬＬレイヤのレイアウトをレイヤ演算（ＡＮＤ論理演算）したレイアウトを使うことができる。
【０１４８】
ここで、本実施例においてＡＮＤ  ＮＯＴ論理演算は、２つのレイヤ（ＡおよびＢ）をもとに、レイヤＡからレイヤＢを除く領域を表したレイヤを作成することを意味する。すなわち、ＰＤＦレイヤからＴＧＯレイヤを除く領域（ＡＮＤ  ＮＯＴ）を表したレイヤを作成する。ＴＧＯレイヤが無い場合には、ＰＤＦレイヤと同等となる。
【０１４９】
また、本実施例においてＡＮＤ論理演算は、２つのレイヤ（ＡおよびＢ）をもとに、レイヤＡとレイヤＢとが重なる領域を表したレイヤを作成することを意味する。すなわち、ＰＤＦレイヤとＮＷＥＬＬレイヤとが重なる領域（ＡＮＤ）に従ってＬＰＬＤマスクのレイヤパターンを作成することが可能である。それゆえ、ＰＣＥＬＬを使う場合に回路設計者は、ＬＰＬＤレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０１５０】
＜ＬＮＬＤマスクレイヤパターン＞
ＬＮＬＤレイヤは、サイドウォール下のチャネル端を制御するためのイオン注入のレイヤである。
【０１５１】
従って、サイドウォールを形成する前に、サイドウォールの下のみイオン注入できればいいが、アライメントマージンを確保するには、サイドウォール下のみならず、活性領域やゲート領域も合わせてイオン注入しておくことが望ましい。
【０１５２】
一方、ＮＤＦレイヤは、原理的には、活性領域にイオン注入するためのレイヤである。ゲートとサイドウォールを形成した後イオン注入するので、ゲート領域とサイドウォール領域を含めて注入しても、サイドウォール外の活性領域にイオンを注入することが可能である。
【０１５３】
従って、ＬＮＬＤレイヤのレイアウトは、ＮＤＦレイヤとＴＧＯレイヤのレイアウトのレイヤ演算（ＡＮＤ  ＮＯＴ論理演算）とＮＷＥＬＬレイヤのレイアウトとのレイヤ演算（ＡＮＤ  ＮＯＴ論理演算）したレイアウトを使うことができる。
【０１５４】
すなわち、ＮＤＦレイヤからＴＧＯレイヤの除く領域（ＡＮＤ  ＮＯＴ）を表したレイヤを作成する。ＴＧＯレイヤが無い場合にはＮＤＦレイヤと同等となる。
【０１５５】
そして、さらにレイヤ演算として、ＮＷＥＬＬレイヤを除く領域（ＡＮＤ  ＮＯＴ）を表したレイヤを作成する。当該処理に従ってＬＮＬＤマスクのレイヤパターンを作成することが可能である。それゆえ、ＰＣＥＬＬを使う場合に回路設計者は、ＬＮＬＤレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０１５６】
＜ＮＧ１マスクレイヤパターン＞
ＮＧ１レイヤは、ゲート絶縁膜へのＮ型のイオン注入のレイヤである。
【０１５７】
一方、ＰＤＦレイヤは、原理的には、活性領域にイオン注入するためのレイヤである。従って、ＮＧ１レイヤとＰＤＦレイヤは、同じレイヤを使うことが可能である。したがって、バラクタ素子やゲート抵抗素子を使わない場合は、ＮＧ１レイヤに従ってＮＧ１マスクのレイヤパターンを作成する必要はなく、ＰＤＦレイヤに従ってＰＤＦマスクのレイヤパターンを２回ウエハプロセスで用いるようにすることが可能である。そして、ＰＣＥＬＬを使う場合に回路設計者はバラクタ素子やゲート抵抗素子を使わない場合はＮＧ１レイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。なお、バラクタ素子やゲート抵抗素子を使う場合は、バラクタ素子やゲート抵抗素子を追加する必要があるので専用のＮＧ１レイヤのマスクを設ける必要がある。
【０１５８】
＜ＰＧ１マスクレイヤパターン＞
ＰＧ１レイヤは、ゲート絶縁膜へのＰ型のイオン注入のレイヤである。
【０１５９】
一方、ＮＤＦレイヤは、原理的には、活性領域にイオン注入するためのレイヤである。従って、ＰＧ１レイヤとＮＤＦレイヤは、同じレイヤを使うことが可能である。したがって、バラクタ素子やゲート抵抗素子を使わない場合は、ＰＧ１レイヤに従ってＰＧ１マスクのレイヤパターンを作成する必要はなく、ＮＤＦレイヤに従ってＮＤＦマスクのレイヤパターンを２回ウエハプロセスで用いるようにすることが可能である。そして、ＰＣＥＬＬを使う場合に回路設計者はバラクタ素子やゲート抵抗素子を使わない場合はＰＧ１レイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。なお、バラクタ素子やゲート抵抗素子を使う場合は、バラクタ素子やゲート抵抗素子を追加する必要があるので専用のＰＧ１レイヤのマスクを設ける必要がある。
【０１６０】
＜変形例＞
上記においては、一般的なＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの例について説明したが、複雑化する設計仕様の例としては、例えば、マルチＶｔｈのトランジスタが挙げられる。
【０１６１】
一般的に、半導体デバイスであるトランジスタは、沢山の電流を流すことにより高速のスイッチング動作が可能になる。一方で消費電力を少なくすれば、スイッチング動作が遅くなる。
【０１６２】
しかし、半導体デバイス製品の要求仕様としては、高速動作と低消費電力という、相反する性能が同時に求められる。少ない電流で高速動作をするには、信号のクリティカルパスを検出し、そのクリティカルパス上のトランジスタのみ、消費電流は多いが高速動作できる低しきい値（Ｌｖｔ）トランジスタを採用し、それ以外は、低速動作ではあるが消費電流の少ない省電力（Ｓｖｔ）トランジスタを配置する。
【０１６３】
また、ＳＲＡＭ用に高しきい値（Ｈｖｔ）に調整した高しきい値（Ｈｖｔ）トランジスタや、外部とのインターフェース用にゲート酸化膜を高耐圧化したＩＯトランジスタ等、用途に応じて多くの種類のトランジスタを設計する必要がある。
【０１６４】
このようなマルチＶｔｈのトランジスタを実現するためには、設計仕様がさらに複雑化する。
【０１６５】
図１０は、低しきい値（Ｌｖｔ）のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【０１６６】
図１０を参照して、図８と比較して、ＶＬＮＬレイヤが設けられている点が異なる。その他の点については、同様であるのでその詳細な説明は繰り返さない。
【０１６７】
＜ＶＬＮＬマスクレイヤパターン＞
ＶＬＮＬレイヤは、ゲート下のチャネルを制御するため（低しきい値のため）のイオン注入の認識レイヤであり、ＬＮＬＤレイヤとレイヤ演算（ＡＮＤ）して低しきい値のトランジスタの図形が形成される。
【０１６８】
したがって、ＶＬＮＬレイヤについてもＶＬＮレイヤと同様に、ＬＮＬＤレイヤに従うＬＮＬＤマスクのレイヤパターンを使うことが可能である。
【０１６９】
それゆえ、ＶＬＮＬレイヤに従ってＶＬＮＬマスクのレイヤパターンを作成する必要はなく、ＬＮＬＤレイヤとＶＬＮＬの認識レイヤとのＡＮＤのレイヤパターンをウェハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＬＮＬレイヤの枠のみ必要だが、精緻なレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０１７０】
図１１は、低しきい値（Ｌｖｔ）のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【０１７１】
図１１を参照して、図９と比較して、ＶＬＰＬレイヤが設けられている点が異なる。その他の点については、同様であるのでその詳細な説明は繰り返さない。
【０１７２】
＜ＶＬＰＬマスクレイヤパターン＞
ＶＬＰＬレイヤは、ゲート下のチャネルを制御するため（低しきい値のため）のイオン注入の認識レイヤであり、ＬＰＬＤレイヤとレイヤ演算（ＡＮＤ）して低しきい値のトランジスタの図形が形成される。
【０１７３】
したがって、ＶＬＰＬレイヤについてもＶＬＰレイヤと同様に、ＬＰＬＤレイヤに従うＬＰＬＤマスクのレイヤパターンを使うことが可能である。
【０１７４】
それゆえ、ＶＬＰＬレイヤに従ってＶＬＰＬマスクのレイヤパターンを作成する必要はなく、ＬＰＬＤレイヤとＶＬＰＬの認識レイヤとのＡＮＤのレイヤパターンをウェハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＬＰＬレイヤの枠のみ必要だが、精緻なレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０１７５】
図１２は、ＳＲＡＭ用のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【０１７６】
図１２を参照して、図８と比較して、ＶＬＮＳレイヤが設けられている点が異なる。その他の点については、同様であるのでその詳細な説明は繰り返さない。
【０１７７】
＜ＶＬＮＳマスクレイヤパターン＞
ＶＬＮＳレイヤは、ゲート下のチャネルを制御（ＳＲＡＭ用）するためのイオン注入の認識レイヤであり、ＬＮＬＤレイヤとレイヤ演算（ＡＮＤ）してＳＲＡＭ用のトランジスタの図形が形成される。
【０１７８】
したがって、ＶＬＮＳレイヤについてもＶＬＮレイヤと同様に、ＬＮＬＤレイヤに従うＬＮＬＤマスクのレイヤパターンを使うことが可能である。
【０１７９】
それゆえ、ＶＬＮＳレイヤに従ってＶＬＮＳマスクのレイヤパターンを作成する必要はなく、ＬＮＬＤレイヤとＶＬＮＳの認識レイヤとのＡＮＤのレイヤパターンをウェハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＬＮＳレイヤの枠のみ必要だが、精緻なレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０１８０】
なお、ＬＮＬＤレイヤのレイアウトは、ＮＤＦレイヤとＴＧＯレイヤのレイアウトのレイヤ演算（ＡＮＤ  ＮＯＴ論理演算）と、ＮＷＥＬＬレイヤのレイアウトとのレイヤ得演算（ＡＮＤ  ＮＯＴ論理演算）したレイアウトを使うことができる。
【０１８１】
図１３は、ＳＲＡＭ用のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【０１８２】
図１３を参照して、図９と比較して、ＶＬＰＳレイヤが設けられている点が異なる。その他の点については、同様であるのでその詳細な説明は繰り返さない。
【０１８３】
＜ＶＬＰＳマスクレイヤパターン＞
ＶＬＰＳレイヤは、ゲート下のチャネルを制御（ＳＲＡＭ用）するためのイオン注入の認識レイヤであり、ＬＰＬＤレイヤとレイヤ演算（ＡＮＤ）してＳＲＡＭ用のトランジスタの図形が形成される。
【０１８４】
したがって、ＶＬＰＳレイヤについてもＶＬＰレイヤと同様に、ＬＰＬＤレイヤに従うＬＰＬＤマスクのレイヤパターンを使うことが可能である。
【０１８５】
それゆえ、ＶＬＰＳレイヤに従ってＶＬＰＳマスクのレイヤパターンを作成する必要はなく、ＬＰＬＤレイヤとＶＬＰＳの認識レイヤとのＡＮＤのレイヤパターンをウェハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＬＰＳレイヤの枠のみ必要だが、精緻なレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０１８６】
なお、ＬＰＬＤレイヤのレイアウトは、ＰＤＦレイヤとＴＧＯレイヤのレイアウトのレイヤ演算（ＡＮＤ  ＮＯＴ論理演算）とＮＷＥＬＬレイヤのレイアウトとのレイヤ演算（ＡＮＤ論理演算）したレイアウトを使うことができる。
【０１８７】
図１４は、外部インタフェース用の高耐圧のＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【０１８８】
図１４を参照して、図８と比較して、ＬＮＬＤレイヤの代わりにＨＮＬＤレイヤが設けられている点と、ＶＬＮレイヤの代わりにＶＨＮレイヤが設けられている点とが異なる。
【０１８９】
＜ＨＮＬＤマスクレイヤパターン＞
ＨＮＬＤレイヤは、サイドウォール下のチャネル端を制御するためのイオン注入のレイヤであり、ＬＮＬＤレイヤと同種のものである。
【０１９０】
従って、サイドウォールを形成する前に、サイドウォールの下のみイオン注入できればいいが、アライメントマージンを確保するには、サイドウォール下のみならず、活性領域やゲート領域も合わせてイオン注入しておくことが望ましい。
【０１９１】
一方、ＮＤＦレイヤは、原理的には、活性領域にイオン注入するためのレイヤである。ゲートとサイドウォールを形成した後イオン注入するので、ゲート領域とサイドウォール領域を含めて注入しても、サイドウォール外の活性領域にイオンを注入することが可能である。
【０１９２】
従って、ＬＮＬＤレイヤと同様に、ＨＮＬＤレイヤのレイアウトは、ＮＤＦレイヤとＴＧＯレイヤのレイアウトのレイヤ演算（ＡＮＤ論理演算）と、ＮＷＥＬＬレイヤのレイアウトとのレイヤ演算（ＡＮＤ  ＮＯＴ論理演算）したレイアウトを使うことができる。すなわち、ＨＮＬＤレイヤに従ってＨＮＬＤマスクのレイヤパターンを作成する必要はなく、ＮＤＦレイヤとＴＧＯレイヤとのレイアウトのレイヤ演算（ＡＮＤ論理演算）と、ＮＷＥＬＬレイヤのレイアウトとのレイヤ演算（ＡＮＤ  ＮＯＴ論理演算）に従ってＨＮＬＤマスクのレイヤパターンを作成することが可能である。それゆえ、ＰＣＥＬＬを使う場合に回路設計者は、ＨＮＬＤレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０１９３】
＜ＶＨＮマスクレイヤパターン＞
ＶＨＮレイヤは、ゲート下のチャネルを制御（高しきい値）するためのイオン注入のレイヤであり、ＶＬＮレイヤと同種のものである。
【０１９４】
一方、上述したようにＶＬＮレイヤについては、ＬＮＬＤレイヤに従うＬＮＬＤマスクのレイヤパターンを使うことが可能である。
【０１９５】
したがって、ＶＬＮレイヤと同様に、ＶＨＮレイヤについても、ＶＨＮレイヤに従ってＶＨＮマスクのレイヤパターンを作成する必要はなく、ＨＮＬＤレイヤに従ってＨＮＬＤマスクのレイヤパターンをウェハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＨＮレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０１９６】
図１５は、外部インタフェース用の高耐圧のＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【０１９７】
図１５を参照して、図９と比較して、ＬＰＬＤレイヤの代わりにＨＰＬＤレイヤが設けられている点と、ＶＬＰレイヤの代わりにＶＨＰレイヤが設けられている点とが異なる。
【０１９８】
＜ＨＰＬＤマスクレイヤパターン＞
ＨＰＬＤレイヤは、サイドウォール下のチャネル端を制御するためのイオン注入のレイヤであり、ＬＰＬＤレイヤと同種のものである。
【０１９９】
従って、サイドウォールを形成する前に、サイドウォールの下のみイオン注入できればいいが、アライメントマージンを確保するには、サイドウォール下のみならず、活性領域やゲート領域も合わせてイオン注入しておくことが望ましい。
【０２００】
一方、ＰＤＦレイヤは、原理的には、活性領域にイオン注入するためのレイヤである。ゲートとサイドウォールを形成した後イオン注入するので、ゲート領域とサイドウォール領域を含めて注入しても、サイドウォール外の活性領域にイオンを注入することが可能である。
【０２０１】
従って、ＬＰＬＤレイヤと同様に、ＨＰＬＤレイヤのレイアウトは、ＰＤＦレイヤとＴＧＯレイヤのレイアウトのレイヤ演算（ＡＮＤ論理演算）と、ＮＷＥＬＬレイヤのレイアウトとのレイヤ演算（ＡＮＤ論理演算）したレイアウトを使うことができる。すなわち、ＨＰＬＤレイヤに従ってＨＰＬＤマスクのレイヤパターンを作成する必要はなく、ＰＤＦレイヤとＴＧＯレイヤとのレイアウトのレイヤ演算（ＡＮＤ論理演算）と、ＮＷＥＬＬレイヤのレイアウトとのレイヤ演算（ＡＮＤ論理演算）に従ってＨＰＬＤマスクのレイヤパターンを作成することが可能である。それゆえ、ＰＣＥＬＬを使う場合に回路設計者は、ＨＰＬＤレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０２０２】
＜ＶＨＰマスクレイヤパターン＞
ＶＨＰレイヤは、ゲート下のチャネルを制御（高しきい値）するためのイオン注入のレイヤであり、ＶＬＰレイヤと同種のものである。
【０２０３】
一方、上述したようにＶＬＰレイヤについては、ＬＰＬＤレイヤに従うＬＰＬＤマスクのレイヤパターンを使うことが可能である。
【０２０４】
したがって、ＶＬＰレイヤと同様に、ＶＨＰレイヤについても、ＶＨＰレイヤに従ってＶＨＰマスクのレイヤパターンを作成する必要はなく、ＨＰＬＤレイヤに従ってＨＰＬＤマスクのレイヤパターンをウェハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＨＰレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０２０５】
図１６は、外部インタフェース用の高耐圧の低しきい値ＮＭＯＳトランジスタのデバイス構造データを説明する図である。
【０２０６】
図１６を参照して、図１４と比較して、ＶＨＮＬレイヤを設けた点が異なる。
＜ＶＨＮＬマスクレイヤパターン＞
ＶＨＮＬレイヤは、ゲート下のチャネルを制御（低しきい値）するためのイオン注入の認識レイヤであり、ＨＮＬＤレイヤとレイヤ演算（ＡＮＤ）して使用するものである。
【０２０７】
したがって、ＶＨＮレイヤと同様に、ＶＨＮＬレイヤについても、ＶＨＮＬレイヤに従ってＶＨＮＬマスクのレイヤパターンを作成する必要はなく、ＨＮＬＤレイヤとＶＨＮＬの認識レイヤとのレイヤ演算（ＡＮＤ論理演算）に従ってＶＨＮＬマスクのレイヤパターンをウェハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＨＮＬレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０２０８】
図１７は、外部インタフェース用の高耐圧の低しきい値ＰＭＯＳトランジスタのデバイス構造データを説明する図である。
【０２０９】
図１７を参照して、図１５と比較して、ＶＨＰＬレイヤ設けた点が異なる。
＜ＶＨＰＬマスクレイヤパターン＞
ＶＨＰＬレイヤは、ゲート下のチャネルを制御（低しきい値）するためのイオン注入の認識レイヤであり、ＶＨＰＬレイヤとレイヤ演算（ＡＮＤ）して使用するものである。
【０２１０】
したがって、ＶＨＰレイヤと同様に、ＶＨＰＬレイヤについても、ＶＨＰＬレイヤに従ってＶＨＰＬマスクのレイヤパターンを作成する必要はなく、ＨＰＬＤレイヤとＶＨＰＬの認識レイヤとのレイヤ演算（ＡＮＤ論理演算）に従ってＶＨＰＬマスクのレイヤパターンをウェハプロセスで用いるようにすればよい。そして、ＰＣＥＬＬを使う場合に回路設計者はＶＨＰＬレイヤのレイアウトを手入力しなくてよいので設計作業の効率が向上する。
【０２１１】
このように、本技術を用いれば、デバイスの構造や物理特性をうまく利用することで、ＰＣＥＬＬの作成作業、テクノロジ・マッピング、さらには回路設計者による手入力作業量を半減させることができる。また、その減少分は、あくまでも自動演算なので、作業ミスも減らすことができ、設計工期の短縮や、最終的に得られる半導体集積回路の信頼性が向上する。さらに、半導体集積回路の設計コストを削減することができる。
【０２１２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２１３】
１  コンピュータ本体、２  モニタ、３  ＦＤドライブ、５  キーボード、６  マウス、７  光ディスクドライブ、８  ＲＯＭ、９  ネットワーク通信装置、１０  ＣＰＵ、１２  ＲＡＭ、１３  固定ディスク、１００  検証モジュール、１０２  システム検証部、１０４  回路検証部、１０６  論理検証部、１０８  テスト検証部、１１０  レイアウト検証部、１１２  リソグラフィ検証部、１５０  設計プログラム、２００  設計モジュール、２０２  システム設計部、２０４  回路設計部、２０６  論理設計部、２０８  テスト設計部、２１０  レイアウト設計部、２１２  マスク設計部、２２０  レイアウトデータ入力部、２２２  並列化部、２２４  レイヤエントリ部、２２６  データ加工部、２２８  ダミー生成部、２３０  光近接補正部、２３２  リソグラフィ検証データ出力部、２３４  マスクデータ出力部、２３６  セルデータ編集情報生成部、２３８  検証用仕様データ生成部、３００  データ生成モジュール、３０２  システムデータ生成部、３０４  回路データ生成部、３０６  セルデータ生成部、３０８  パラメトライズドセル編集部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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