(57)【要約】      （修正有）【課題】珪化コバルトを含む導電性要素を含むトランジスタゲートを有するメモリデバイスと、その製造方法を提供する。【解決手段】高温工程（迫り上げ式ソースドレイン領域７１，７３の作成など）が完了する後までに、トランジスタゲート６９の側壁スペーサー同士のあいだにて、犠牲材料を仮置きとして用いる。加えて、珪化コバルト９２をその導電性要素内に有するトランジスタゲート６９を具えた半導体デバイス（DRAMデバイスおよびNANDフラッシュメモリデバイスなど）であり、同様に、迫り上げ式ソースドレイン領域７１，７３および珪化コバルト９２をそのトランジスタゲート内に持つトランジスタである。側壁スペーサー同士の上部のあいだに犠牲材料もしくは空隙を持つトランジスタゲート６９を含んだ、中間半導体デバイス構造である。【選択図】図２５
2014146816.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスのトランジスタゲートを製造する方法であって、
基板上のソース及びドレイン領域に接触する誘電体材料を形成するステップと、
シリコン領域をコバルトに暴露して、トランジスタゲート内の導電性要素の少なくとも一部を珪化コバルトから形成するステップであって、前記シリコン領域は、前記ソース及びドレイン領域間に配設され、かつ、前記ソース及びドレイン領域に接触する前記誘電体材料に対して窪んでおり、前記誘電体材料は、前記ソース及びドレイン領域を、前記珪化コバルトを含む全ての珪化物材料から分離する、ステップと、
を含む方法。
【請求項２】
前記暴露するステップは、
前記トランジスタゲートの側壁スペーサ間から犠牲材料を除去して、前記シリコン領域を露出させるステップと、
前記シリコン領域を前記コバルトに接触させて、前記側壁スペーサ間に前記珪化コバルトを形成するステップと、
を含む、請求項１記載の方法。
【請求項３】
前記除去するステップは、前記誘電体材料が前記ソース及びドレイン領域に接触したままで、前記トランジスタゲートの前記側壁スペーサ間から前記犠牲材料を除去して、前記側壁スペーサ間のアモルファスシリコン領域を露出させることを含む、請求項２記載の方法。
【請求項４】
前記コバルト及び前記アモルファスシリコンをアニールするステップを更に含む、請求項３記載の方法。
【請求項５】
前記アニールするステップは、一珪化コバルトを形成するための第１のアニールを含み、前記方法は、前記一珪化コバルト上にキャップを形成することを更に含む、請求項４記載の方法。
【請求項６】
前記第１のアニールは、前記キャップの適所に対して行われる、請求項５記載の方法。
【請求項７】
前記第１のアニールの後、前記キャップを除去するステップを更に含む、請求項６記載の方法。
【請求項８】
第２のアニールによって前記一珪化コバルトを更にアニールして、前記一珪化コバルトを二珪化コバルトに変換するステップを更に含む、請求項７記載の方法。
【請求項９】
前記アニールするステップは、前記一珪化コバルトを二珪化コバルトに変換する第２のアニールを更に含む、請求項５記載の方法。
【請求項１０】
前記誘電体材料を形成する前に、
前記基板の平坦な活性面上にゲート酸化物を形成するステップと、
前記ゲート酸化物上に導電性材料を形成するステップと、
前記導電性材料上に前記シリコン領域を形成するステップと、
前記導電性材料上に犠牲材料を形成するステップと、
前記犠牲材料、前記シリコン領域、及び前記導電性材料の一部分を除去して、前記犠牲材料の残留部分、前記シリコン領域の残留部分、及び前記導電性材料の残留部分を含む少なくとも１つのゲートスタックを形成するステップと、
前記少なくとも１つのゲートスタックの側縁に側壁スペーサを形成するステップと、
前記少なくとも１つのゲートスタックのそれぞれの側にある前記側壁スペーサに隣接する前記ソース及びドレイン領域を形成するステップと、
を更に含み、また、
前記誘電体材料を形成した後に、
前記誘電体材料を平坦化して、前記犠牲材料の前記残留部分を露出させるステップと、
前記犠牲材料の前記残留部分を除去して、前記シリコン領域の前記残留部分を露出させるステップであって、前記シリコン領域の前記残留部分は、前記ソース及びドレイン領域間に配設され、かつ、前記誘電体材料に対して窪んでいる、ステップと、
を更に含み、また、
前記コバルトに暴露するステップは、前記シリコン領域の前記残留部分をコバルトに暴露して、前記側壁スペーサ間の前記少なくとも１つのゲートスタック内に前記珪化コバルトを形成するステップを含み、また、
前記方法は、前記珪化コバルト上にゲートキャップを形成するステップを更に含む、請求項１記載の方法。
【請求項１１】
前記導電性材料を形成するステップは、前記ゲート酸化物上に、ポリシリコン及び珪化タンタルのうちの少なくとも一方を形成するステップを含む、請求項１０記載の方法。
【請求項１２】
前記導電性材料を形成するステップは、前記ゲート酸化物上にポリシリコンを形成し、かつ、前記ポリシリコン上に珪化タンタルを形成するステップを含む、請求項１０記載の方法。
【請求項１３】
前記導電性材料を形成するステップは、
前記ゲート酸化物上にポリシリコンを形成し、かつ、前記ポリシリコン上に珪化タンタルを形成するステップと、
前記珪化タンタルに窒素種を注入するステップと、
を含む、請求項１０記載の方法。
【請求項１４】
前記注入するステップは、前記犠牲材料の前記残留部分を除去した後に、前記シリコン領域の前記残留部分を通して行われる、請求項１３記載の方法。
【請求項１５】
前記犠牲材料を形成するステップの前に、前記シリコン材料上に薄い酸化物層を形成することを更に含む、請求項１０記載の方法。
【請求項１６】
前記犠牲材料の前記残留部分を除去した後に、前記薄い酸化物層を除去するステップを更に含む、請求項１５記載の方法。
【請求項１７】
前記シリコン領域の前記残留部分にコバルトを暴露するステップは、
前記シリコン領域の前記残留部分に接触する前記コバルトを形成するステップと、
前記コバルトと前記シリコン領域の前記残留部分とをアニールするステップと、
を含む、請求項１０記載の方法。
【請求項１８】
前記コバルト上にチタン又は窒化チタンを形成するステップを更に含む、請求項１７記載の方法。
【請求項１９】
前記アニールするステップは、前記チタン又は窒化チタンの適所に対して第１のアニールを行うステップを更に含み、前記第１のアニールはＣｏＳｉを形成する、請求項１８記載の方法。
【請求項２０】
前記第１のアニールを行った後に、前記チタン又は窒化チタンを除去するステップを更に含む、請求項１９記載の方法。
【請求項２１】
前記チタン又は窒化チタンを除去した後に、第２のアニールを行うステップを更に含み、前記第２のアニールはＣｏＳｉ２を形成する、請求項２０記載の方法。
【請求項２２】
前記シリコン領域をコバルトに暴露して、前記導電性要素の少なくとも一部分を珪化コバルトから形成するステップは、９００℃又はそれ以上の処理温度を使用する全ての処理の後に行われる、請求項１乃至２１のいずれか１項に記載の方法。
【請求項２３】
珪化コバルトを含む導電性要素を含むトランジスタゲートを有する少なくとも１つのトランジスタと、
前記トランジスタゲートに近接するソース及びドレイン領域であって、前記珪化コバルトを含む珪化物材料から離間されているソース及びドレイン領域と、
を備える半導体デバイス。
【請求項２４】
前記導電性要素は、前記珪化コバルトの下に珪化タンタルを更に含む、請求項２３記載の半導体デバイス。
【請求項２５】
前記導電性要素は、前記珪化タンタルの下に、導電ドープされたポリシリコンを更に含む、請求項２４記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
〔優先権の主張〕本出願は、2006年12月08日出願のUnited States Patent Application Serial No. 11/636,192, 表題 "TRANSISTOR GATES INCLUDING COBALT SILICIDE, SEMICONDUCTOR DEVICE STRUCTURES INCLUDING THE TRANSISTOR GATES, PRECURSOR STRUCTURES, AND METHODS OF FABRICATION" の出願日の利益を請求するものである。
【０００２】
〔技術分野〕本発明は、種々の実施形態において、トランジスタのゲートを製造する方法に概して関し、より具体的には、珪化コバルトを含んだ導電性要素を有するゲートを製造するための方法およびそれに関連する構造に関する。特に本発明の実施形態は、珪化コバルトでできたフィーチャ（特徴的構造）を製造する前に、高温工程（トランジスタの迫り上げ式（隆起した）ソースドレイン領域の製造など）を完了させておくという、方法およびそれに関連する構造に関する。
【背景技術】
【０００３】
トランジスタゲートは、さまざまな種類の半導体デバイスの諸々に使われている。多種多様な導電性材料が、トランジスタゲートの要素または導線の形成に使われている。珪化タングステンはそういった導電性材料の例である。珪化タングステンは、現在の最新技術をとりいれた半導体デバイスにひろく使われている。
【０００４】
半導体デバイス構造のフィーチャ寸法が縮小するにつれ、そうした構造用の材料に課される制限がいっそうあらわになってくる。例えば、導線の巾が約55nm以下であると、珪化タングステン（WSix）のバルク電気抵抗が、約175μΩから約250μΩへと増大する。バルク電気抵抗がこれくらいの大きさになると、導線が電気信号を伝達する速度が落ちてしまい、半導体デバイスの導線および他の要素が熱せられてしまう可能性があるので、望ましいとはいえない。そうした状態では、半導体デバイスの性能、構造の整合性、および信頼性に悪影響が出てしまいかねないのである。
【０００５】
二珪化コバルト（コバルトジシリサイド：CoSi2）のバルク抵抗は珪化タングステンのそれよりもずっと小さいが（例えば、珪化タングステンのバルク抵抗の約十分の一以下である）、高温に曝されると品質を保つことができない。しかも、半導体デバイスを製造する多くの工程のさなかでは、そうした高温を受けることになるのである。例えば、「迫り上げ式の（隆起した）」（"raised"）ソースドレイン領域を、何らかの種類のトランジスタ（ダイナミックランダムアクセスメモリ（DRAM）デバイスやNANDフラッシュメモリデバイスなど）の持つトランジスタゲートに隣接してつくる際に要るエピタキシャル工程では、900℃以上の温度が必要となるのである。なお「迫り上げ式の（隆起した）」とは、ゲート酸化物と同じ高さにするかもしくはそれよりも高くするということである。珪化コバルトは熱に対する安定性が比較的低いため、迫り上げ式のソースドレイン領域、もしくは、導電性要素をすべての高温工程が完了する前に製造することが従来から行われているような他の構造を持っているトランジスタに対しては、珪化コバルトは使えないと思われる。
【０００６】
なお、珪化コバルト（コバルトシリサイド）を含んだゲートを有する従来の半導体デバイスの一例としては、例えば特許文献１及び２に記載されたようなものがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−７４２１９号公報
【特許文献２】特開２００１−１６８０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
よって、フィーチャの寸法がどんどん縮んでゆく情勢のもと、半導体デバイスの導電性フィーチャの製造にあたって、低バルク抵抗の導電性材料の使用を促進できるような工程が求められており、さらには低バルク抵抗材料で形成された導電性フィーチャを具えた半導体デバイス構造も求められているといえる。
【課題を解決するための手段】
【０００９】
本発明の、メモリデバイスのトランジスタゲートを製造する方法は、基板上のソース及びドレイン領域に接触する誘電体材料を形成するステップと、シリコン領域をコバルトに暴露して、トランジスタゲート内の導電性要素の少なくとも一部を珪化コバルトから形成するステップであって、前記シリコン領域は、前記ソース及びドレイン領域間に配設され、かつ、前記ソース及びドレイン領域に接触する前記誘電体材料に対して窪んでおり、前記誘電体材料は、前記ソース及びドレイン領域を、前記珪化コバルトを含む全ての珪化物材料から分離する、ステップと、を含むことを特徴とする。
【００１０】
本発明の半導体デバイスは、珪化コバルトを含む導電性要素を含むトランジスタゲートを有する少なくとも１つのトランジスタと、前記トランジスタゲートに近接するソース及びドレイン領域であって、前記珪化コバルトを含む珪化物材料から離間されているソース及びドレイン領域と、を備えることを特徴とする。
【００１１】
図面には、本発明のさまざまな態様についての種々の特徴を描いてある。図１から図２４には、半導体デバイス構造中のトランジスタを製造する工程についての実施形態を描いてある。ここではトランジストのゲートが、珪化コバルトから少なくとも部分的に作成された導電性要素を含んでいる。
【図面の簡単な説明】
【００１２】
【図１】製造中である半導体デバイス構造の一部分を描いている。
【図２】製造中である半導体デバイス構造のより小さな断面を、拡大して示してある。
【図３】製造中である半導体デバイス構造のより小さな断面を、拡大して示してある。
【図４】製造中である半導体デバイス構造のより小さな断面を、拡大して示してある。
【図５】製造中である半導体デバイス構造のより小さな断面を、拡大して示してある。
【図６】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図７】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図８】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図９】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１０】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１１】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１２】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１３】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１４】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１５】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１６】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１７】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１８】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図１９】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図２０】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図２１】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図２２】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図２３】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図２４】製造中である半導体デバイス構造のより小さな断面を、さらに拡大して描いてある。
【図２５】珪化コバルトから部分的に作成された導電性要素を含んだゲートを具えたトランジスタを有する半導体デバイス構造の或る実施形態を示している。
【図２６】珪化コバルトを有する導電性要素を含んだトランジスタゲートを含む、一個以上のトランジスタを具えた半導体デバイスを含んだ電子機器についての或る実施形態の、模式図である。
【発明を実施するための形態】
【００１３】
或る実施形態では、本発明には、半導体デバイスのためのトランジスタゲートもしくは「ワード線」を製造する方法が含まれる。こうした方法には、高温工程が完了するまでの仮置き（place-holder）として、犠牲材料を使うことが含まれる。具体的だが非限定的な例として、高温のエピタキシャル成長工程を用いて迫り上げ式のソースドレイン領域をトランジスタゲートの相対する側壁に隣接させて作成したその後まで、上述した犠牲材料を、トランジスタゲートが持つ側壁スペーサー同士のあいだで仮置きとして機能させることが可能である。高温工程を施したのちには、犠牲材料を除去して珪化コバルトといれかえることができる。
【００１４】
本発明は別の実施形態では、珪化コバルトの導電性フィーチャを含んだ構造を含む。そうした構造についての或る非限定的な例としては、半導体デバイス（DRAMデバイスやNANDフラッシュメモリデバイスなど）のトランジスタがあり、さらには迫り上げ式ソースドレイン領域を含んだ他の任意のトランジスタ、ならびにそうした構造を含んだ半導体デバイス、といったものがある。
【００１５】
トランジスタの側壁スペーサーの上部同士のあいだに犠牲材料もしくは空隙を持つトランジスタゲート構造を有する、中間（製造途中）の半導体デバイス構造の実施形態もまた、本発明の範疇に包摂される。
【００１６】
本発明の他の特徴と効果については、後述する説明とそれにともなう図面と付随の請求項を通して慮れば、当業者にはおのずと明らかとなるであろう。珪化コバルトを含んだ導電性要素を使ってトランジスタゲートを製造する方法についての或る実施形態を、図１から図２４に示してある。
【００１７】
図１には、半導体基板 12 を有する半導体デバイス構造 10 を示している。半導体基板 12 は、活性面 14 と分離構造 16 を有する。この分離構造 16 は、例えばシャロウトレンチ分離（shallow trench isolation; STI）構造などであり、活性面 14 の上かもしくは中に、（当該技術分野にて知られた任意の適切な手法をもって）形成または製造される。
【００１８】
ゲート酸化物 18 は、公知の工程を用いて活性面 14 に被せるように形成される（図２参照）。図３に示したように、その後にポリシリコン層20 を、任意の公知の工程（化学気相蒸着（CVD）法など）を使い、ゲート酸化物 18 および活性面 14 の上に堆積する。
【００１９】
そうしてから図４に示したように、珪化タンタル（タンタルシリサイド：TaSi2）層 30 を、ポリシリコン層 20 の上にかもしくはポリシリコン層 20 に被せるようにして、形成する。珪化タンタル層 30 は、当該技術分野にて知られた任意の適切な工程を用いて形成でき、例えば、スパッタリングなどの物理気相蒸着（physical vapor deposition; PVD）法を用いることができるが、これには限定はされない。本発明の範囲を限定することなく、珪化タンタル層 30 の厚さを約200Åから約300Åの範囲として形成できる。
【００２０】
その後、珪素（シリコン）層 40 を、珪化タンタル層 30 の上かもしくは珪化タンタル層 30 に被せるようにして、形成する（図５参照）。珪素層 40 には、非晶質珪素（別名"α-Si"）を含めてもよい。珪素層 40 は、任意の適切な公知の工程（PVDなど）を使って形成できる。あくまで非限定的な例示として、珪素層 40 の厚さを約300Åから約600Åの範囲として形成できる。
【００２１】
珪化タンタル層 30 と珪素層 40 の「積層（スタック）」 35 ができてから、窒素を珪素層 40 を通して珪化タンタル層 30 へと注入する（図６参照）。こうした注入は公知の工程で実現され、例えば、N14+注入工程法では、密度 5 x 1015（もしくは5E15） particles per/cm2 で、15KeVをかければよい（つまり、 N14+5E15 15KeV 注入工程が実現される）。
【００２２】
図７に示すように、窒素注入が完了してから、薄い酸化物層 50 を、珪素層 40 の露出面 42 の上に形成できる。本発明の範囲を限定するわけではないが一例として、薄い酸化物層の厚さを、約30Åにできる。高温酸化法（HTO）やISSG（in-situ steam-generated）酸化物といった任意の公知の工程を使って、珪素層 40 の露出面 42 の上に、薄い酸化物層 50 を形成（成長、堆積など）できる。
【００２３】
図８に示したように、「犠牲層 60 」を、酸化物層 50 の上かもしくは酸化物層 50 に被せるようにして形成できる。犠牲層 60 には、n型ドープしたポリシリコン、窒化珪素、もしくは他の任意の適切な材料を含めてよい。また犠牲層60 は、適切な公知の工程（CVDなど）を使って形成できる。犠牲層 60 の厚さは、約1000Åとすることができる。
【００２４】
その後に個々のゲート積層（ゲートスタック）65 を作成可能である（図９と図１０を参照）。個々のゲート積層 65 を形成するにあたっては、犠牲層60 と、酸化物層 50 と、珪素層 40 と、珪化物層30 と、ポリシリコン層 20 との一部を、公知の工程により除去する。一例として、マスク 70 を公知の工程を使って犠牲層 60 の上かもしくは犠牲層 60 に被せるようにして形成する（図９参照）。その後マスクはパターンとして機能し、そのパターンを介して材料の除去を行うことができる。なおそうしたマスク 70 の例としては、炭素を用いたマスク（透明炭素マスクなど）、ハードマスク、フォトマスクなどがある。層 60, 50, 40, 30, 20 のそれぞれの材料を除去するに際しては例えば、一種以上の適切なエッチャント（乾式エッチャントなど）を、望む結果（アスペクト比、側壁形状、および向きなど）を得るための工程条件下で使えばよい。マスク 70 にあけた開口 72 を介して層60 の材料を除去して、一方、マスク 70 の開口 72 を介して、および／もしくは、上在層 60, 50, 40, 30 のうちのひとつ以上につくった開口部（つまり、材料がその上在層から除去されるということである）を通して、下在層 50, 40, 30, 20 の各々の材料を除去できる。
【００２５】
図１１と図１２を参照すると、公知の工程を使い、側壁スペーサー 85 を、各ゲート積層 65 の外側端（基板面方向の端） 67 に付けるようにして形成している。例えば、適切な誘電体材料の層 80 を、図１１に示すように半導体デバイス構造 10 の上に形成（ブランケット堆積など）できる。なお、ここでいう適切な誘電体材料とは、犠牲層 60 （図８および図９）の残留部位 60r の材料に関して選択的に除去できる材料のことである。そうした材料とは例えば、ポリシリコン犠牲層60 の場合は、窒化珪素や酸化珪素などであり、また窒化珪素犠牲層 60 の場合は、オルト珪酸テトラエチル（TEOS）の堆積で形成する酸化珪素スペーサーなどのことである。その後、図１２に示したように、ゲート積層 65 の外側端 67 に側面に沿って隣接する、側壁スペーサー 85 を層 80 の部位から画定するにあたっては、適切な公知の種類のスペーサーを用いたエッチングが行われる。
【００２６】
次に、図１３に示したように、ゲート酸化物層18 の材料を、層 18 の、隣接する側壁スペーサー 85 （図１２）のあいだに露出した領域 18e （図１２）から取り除く。こうすることで、独立したゲート酸化物 18o 構造を形成できる。ゲート酸化物層 18 の領域 18e の材料を除去するにあたっては、公知の工程によって行うことができ、例えば、ゲート酸化物層 18 の材料を、犠牲層 60 （図８および図９）の残留部位 60r の材料および側壁スペーサー 85 の材料に対して選択的に除去できるようなエッチャントを使う工程を採ることができる。ゲート酸化物層 18 の露出部位を除去すると、ゲート積層 65 同士のあいだに基板面方向に位置した基板 12 の活性面の一部 14 が、露出する。
【００２７】
その後、基板 12 の活性面 14 のうち、隣接するゲート積層 65 同士のあいだにて新たに露出した領域の上かもしくは中に、ソースドレイン領域 71, 73 をそれぞれ形成できる（図１４参照）。ソースドレイン領域 71, 73 の形成にあたっては、公知の工程によって行うことができる。そうした工程としては、望まざる箇所から珪素を除去するための堆積工程、マスキング工程、およびエッチング工程が含まれるが、これらに限定はされない。本発明の範囲を限定することなく、公知のエピタキシャル工程を使うことで、基板 12 の活性面 14 から突出しているか、もしくは基板 12 の活性面 14 に比して隆起しているような、ソースドレイン領域 71, 73 を形成できる。
【００２８】
その後、誘電体層 100 を形成して、隣接するゲート積層 65 同士のあいだの空隙を埋めてもよい（図１５参照）。誘電体層 100 には、ドープされた二酸化珪素、またはガラス（ボロホスホシリカートガラス（BPSG）、ホスホシリカートガラス（PSG）、ボロシリカートガラス（BSG）など）を、含めることができる。そうした誘電体層 100 は、公知の工程（CVD、SOG（スピンオンガラス法）など）により形成できる。
【００２９】
図１６に描いているように、得られる誘電体層100 のうちの、ゲート積層 65 の最上面（犠牲層 60 の残留部位 60r の上面 64 など）を越えて迫り上がっている領域 102 を、除去できる。領域 102 の材料の除去は、公知の工程を用いて行うことができる。そうした工程の例としては、化学的-機械的研磨法（CMP）がある。ゲート積層 65 の露出した材料（犠牲層 60 の残留部位 60r のポリシリコン（図８および図９）など）が除去されるよりも高速に、誘電体層100 の材料が除去されるように、CMP工程を構成できる。あるいはCMP工程を、ゲート積層 65 の露出した材料に対して「選択的に」、誘電体層 100 の材料が除去されるようにしてもよい。例えば、いわゆる"SOS (stop-on-silicon)"研磨工程を使ってもよい。
【００３０】
犠牲層 60 の残留部位 60r の上面 64 に、エピタキシャル堆積工程から生じた珪素がいくらかでも在るならば、そうした珪素を任意の公知の適切な工程を使って除去でき、例えば湿式エッチング（材料を約300Å除去するように時限式にしたものなど）を使って除去できる。
【００３１】
犠牲層 60 （図８および図９）の残留部位（残留部分） 60r が、誘電体層 100 と、残留部位 60r の上面 64 の上に存在する珪素とを介して露出されれば、犠牲層 60 の残留部位 60r を、図１７に示すように除去可能である。残留部位 60r （図１６）は、公知の工程により除去できる。あくまで非限定的な例として、犠牲層60 の材料（ポリシリコンなど）を除去できるエッチャント（水酸化テトラメチルアンモニウム（TMAH）、ポリシリコンを除去するための乾式工程、など）を使用することで、誘電体層 100 の材料および側壁スペーサーの材料に対して選択的に、残留部位 60r を除去可能である。あるいは別の手法として、残留部位 60r をマスク（不図示）を通して除去してもよい。
【００３２】
また、薄い酸化物層 50 （図８および図９参照）の残留部位 50r も、図１８に示すように除去できる。残留部位 50r の除去にあたっては、任意の適切な公知の工程を用いて、珪素層 40 （図８および図９参照）の残留部位 40r 中のN注入したα-Siに対して選択的に行うことができる。
【００３３】
そうしてから図１９に示すように、珪素層 40 （図８および図９参照）の新たに露出した残留部位 40r を通して、珪化タンタル層 30 （図８および図９参照）の残留部位 30r を、ふたたび窒素注入工程にかけてもよい。本発明の範囲を限定することなく、公知のN14+5E15 15KeV注入工程を用いることができる。こうした注入法は、珪化タンタル層 30 （図８および図９参照）の残留部位30r の障壁特性を改良するうえで有用となりえる。
【００３４】
一連の処理のうちのこの時点にて、珪素層 40 （図８および図９参照）の残留部位 40r の露出面 42 の上に形成されたなんらかの自然発生酸化物を、任意の適切な前洗浄工程（preclean process）を使って除去でき、例えば湿式エッチャントを使って除去できる。
【００３５】
図２０には、その後の、コバルト層 90 、ならびにチタンもしくは窒化チタンの層 95 の連続的な堆積を描いてある。公知の工程（例えば、化学気相蒸着（CVD）、原子層堆積（ALD）、物理気相蒸着（PVD; スパッタリングなど））を使って、コバルト層 90 およびチタン層 95 を形成できる。低圧スパッタリング（ALPS）工程を使ってコバルト層 90 を作成すると、コバルト層 90 の段差被覆率が良好になりうる（例えば、トランジスタゲートの最大限界寸法（CD）に対して底部段差被覆率（bottom step coverage）約80%から、トランジスタゲートの最小CDに対して底部段差被覆率約60%）。チタンもしくは窒化チタンの層 95 は、後続する工程中の、コバルト層90 の酸化を抑制する。
【００３６】
コバルト層 90 ならびにチタンもしくは窒化チタンの層 95 を形成した後に、適切な公知の高速熱処理（RTP）技術を使って、図２１に示すように、コバルト層 90 の一部を、隣りあわせに接している珪素層 40 （図８および図９参照）の残留部位 40r に沿わせてアニールすることができる。本発明の範囲を限定することなく、こうしたRTP（「第一のRTP」もしくは「第一のアニール」とも称することがある）は、窒素（N2）環境下で約三十秒間、約450℃から約550℃の温度におくことで実現される。こうしたRTPにより、一珪化コバルト（コバルトモノシリサイド：CoSi）92 （本明細書では「珪化コバルト（コバルトシリサイド）」とも呼ぶ）が得られる。
【００３７】
一旦アニールを行なえば、チタン層 95 と、コバルト層 90 の未反応領域 90u （図２１参照）とを、図２２に示すように除去（言い換えれば「剥離」）できる。公知の除去工程（エッチング工程など）を使用できる。非限定的な例として、いわゆる「ピラニア」環境（約90℃で約90秒間おくことなど）にて、熱硫酸（約90℃から約100℃で約90秒間など）か、または他の任意の適切なエッチャント、剥離剤、もしくは溶媒を使うことで、チタン層 95 およびコバルト層 90 の未反応領域 90u を除去できる。未反応領域 90u の除去に使われる工程は、珪化コバルト（コバルトシリサイド）に対してコバルトに選択性を有していてもよい。
【００３８】
チタン層 95 、および、コバルト層90 のうちの未反応の領域 90u （図２１参照）を除去した後に、一珪化コバルト 92 にさらなるRTPを施してもよい。こうしたRTPのことを、「第二のRTP」もしくは「第二のアニール」とも称することがある。本発明の範囲を限定することなく、こうしたRTPには、一珪化コバルト 92 を窒素（N2）環境下にて約三十秒間にわたり約750℃から約850℃の温度に曝すこと、を含めてもよい。こうして得られるのは二珪化コバルト（CoSi2）であり、これのことを単に「珪化コバルト」と呼ぶ場合もある。
【００３９】
図２３と図２４に示したように、適切な誘電体材料の層 110 をブランケット堆積してから、層110 の、側壁スペーサー 85 同士のあいだ以外の場所に在る部分を、（CMPや湿式エッチング法などで）除去することで、トランジスタゲートキャップ 112 を形成できる。例えば、側壁スペーサー 85 を窒化珪素でつくった場合には窒化珪素を、また、側壁スペーサー 85 が二酸化珪素を含む場合には任意の適切な層間誘電体（ILD）材料やガラス（BPSGなど）といったものを、そうした誘電体材料として使用できる。
【００４０】
その後、誘電体層 100 の残留部位、もしくはそれの単なる部分（図２５参照）を、隣接するトランジスタゲート 69 同士の側壁スペーサー 85 のあいだから取り除くことで、ソースドレイン領域 71, 73 を露出させるコンタクトホール105 を形成できる。その後に、半導体デバイス構造 10 のさらなる処理を、当該技術分野にて周知の任意の適切な手法で施して、完成した半導体デバイスを製造するようにしてもよい。そうしたさらなる処理としては例えば、ソースドレイン領域 71, 73 の上でのコンタクトプラグ（不図示）の形成などを含むがこれに限定はされない。またそうしたコンタクトプラグとしては例えば、ポリシリコンプラグ、タングステンプラグなどがある。
【００４１】
ひきつづき図２５を参照すると、本明細書に記載した工程から得られたトランジスタゲート69 には、ポリシリコン層 20r と、厚さ約200Åから約300Åの珪化タンタル層 30r と、厚さ約300Åから約600Åの珪化コバルト層92 とを具えた導電性要素を含めることができる。示しているように、コンタクトホール 105 を、（適切なマスク工程とエッチング工程を使って）隣接するトランジスタゲート 69 同士のあいだに作成することで、隣接するトランジスタゲート 69 同士のあいだに基板面方向に位置するソースドレイン領域 71, 73 を露出させることができる。
【００４２】
図２６に移ると、ここには珪化コバルトを含んだ導電性要素を具えたトランジスタゲートを持つ半導体デバイス 202 を有する電子機器 200 を示してある。この半導体デバイス 202 には、メモリデバイス（DRAMデバイスもしくはNANDフラッシュメモリデバイスなど）を含めることができる。NANDフラッシュメモリを有する電子機器200 の例としては、携帯型デジタル音楽プレイヤー（MP3やIPOD（登録商標）など）、ユニバーサルシリアルバス（USB）ドライブ、着脱自在な記憶カード、携帯電話、カメラ、および、電力が無い状態でも記憶を保持できることが望まれるような他の電子機器があるが、これらに限定はされない。
【００４３】
前述の説明には数多の具体例を含めてあるが、これらは本発明の範囲を限定するものではなく、単に現在好ましいと考えられる実施形態のうちのいくつかを例示しているに過ぎない、と解釈されたい。同様に、本発明にかかる他の実施形態を、本発明の本質もしくは範囲を逸脱することなく創出することもまた可能である。別々の実施形態の特徴を組み合わせて使うこともできる。つまり本発明の範囲は、前述の説明によってではなく、添付の特許請求の範囲およびその法的に均等な特徴によってのみ、示され限定される。ここに開示した本発明に対するあらゆる付加、削除、および変更は、特許請求の範囲の意味と範囲のうちに収まり、包摂される。
【符号の説明】
【００４４】
10  半導体デバイス構造
12  半導体基板
14  活性面
16  分離構造
18  ゲート酸化物
20  ポリシリコン層
30  珪化タンタル（タンタルシリサイド）層
35  スタック
40  珪素（シリコン）層
50  薄い酸化物層
65  ゲート積層（ゲートスタック）
60  犠牲層
69  トランジスタゲート
70  マスク
71  ソースドレイン領域
72  開口
73  ソースドレイン領域
80  誘電体材料層
85  側壁スペーサー
90  コバルト層
92  一珪化コバルト（コバルトモノシリサイド）
95  チタン層（又は窒化チタン層）
100  誘電体層
105  コンタクトホール
110  誘電体材料層
112  キャップ
200  電子機器
202  半導体デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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