(57)【要約】【課題】簡素な回路構成によって調歩同期方式の伝送速度を伝送回路の動作周波数とほぼ同じまでに引き上げる。【解決手段】実施形態によれば、調歩同期シリアル伝送の受信回路は、受信信号を、周波数が等しい複数のクロック信号でなり、１つを基準クロック信号としたＮ個の多相クロック信号を用いてサンプリングするＮ個のサンプリング回路と、多相クロック信号のうち基準クロック信号におけるサイクルにおいて、サンプリング回路によりサンプリングした信号のエッジを検出するＮ個のエッジ検出回路と、エッジ検出回路による検出結果を基準クロック信号のサイクル毎にデコードして、デコードの結果に基づいて、サンプリング回路によるＮ個のサンプリングした信号の中から受信信号に応じた信号として適切な１つの信号を選択する選択回路と、選択回路により選択したサンプリングした信号をシリアル−パラレル変換する変換回路とをもつ。【選択図】      図１
2014107610.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を、周波数が等しい複数のクロック信号でなり、１つを基準クロック信号としたＮ個の多相クロック信号を用いてサンプリングするＮ個のサンプリング回路と、
前記多相クロック信号のうち前記基準クロック信号におけるサイクルにおいて、前記サンプリング回路によりサンプリングした信号の立ち下がりエッジもしくは立ち上がりエッジを検出するＮ個のエッジ検出回路と、
前記エッジ検出回路による検出結果を前記基準クロック信号のサイクル毎にデコードして、前記デコードの結果に基づいて、前記サンプリング回路による前記Ｎ個のサンプリングした信号の中から前記受信信号に応じた信号として適切な１つの信号を選択する選択回路と、
前記選択回路により選択した前記サンプリングした信号をシリアル−パラレル変換する変換回路と
を備えたことを特徴とする調歩同期シリアル伝送の受信回路。
【請求項２】
前記選択回路は、
前記受信信号のスタートビットの立ち下がりエッジもしくは立ち上がりエッジを検知したタイミングで前記適切な１つの信号の新たな選択動作を行い、前記検知したタイミング以外では以前の選択状態を保持する
ことを特徴とする請求項１に記載の調歩同期シリアル伝送の受信回路。
【請求項３】
前記選択回路は、
前記変換回路が前記受信信号のスタートビットを認識してから前記受信信号のストップビットを認識するまでの間は前記適切な１つの信号の新たな選択動作を行なわずに以前の選択状態を保持し続ける
ことを特徴とする請求項２に記載の調歩同期シリアル伝送の受信回路。
【請求項４】
受信信号を、周波数が等しい複数のクロック信号でなり、１つを基準クロック信号としたＮ個の多相クロック信号を用いてサンプリングするＮ個のサンプリング回路と、前記多相クロック信号のうち前記基準クロック信号におけるサイクルにおいて、前記サンプリング回路によりサンプリングした信号の立ち下がりエッジもしくは立ち上がりエッジを検出するＮ個のエッジ検出回路とを有する調歩同期シリアル伝送の受信回路に用いられる方法であって、
前記エッジ検出回路による検出結果を前記基準クロック信号のサイクル毎にデコードして、前記デコードの結果に基づいて、前記サンプリング回路による前記Ｎ個のサンプリングした信号の中から前記受信信号に応じた信号として適切な１つの信号を選択し、
前記選択した前記サンプリングした信号をシリアル−パラレル変換する
ことを特徴とする調歩同期シリアル伝送の受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、調歩同期方式によるシリアル伝送の受信回路および調歩同期シリアル伝送の受信方法に関する。
【背景技術】
【０００２】
従来、一般的な調歩同期方式の伝送回路は、第１に、オールデジタルで構成可能なこと、第２に、その回路にかかるコストが、伝送ラインのデータにクロック信号を重畳したクロック同期方式による伝送回路と比較して小さいこと、第３に、廉価なＦＰＧＡ（Field-Programmable Gate Array）デバイスへの実装が容易なこと、第４に、伝送ラインが最少１本（片方向の場合もしくは半二重の双方向の場合）で済むこと、などの利点がある。一方、調歩同期方式の伝送回路では、伝送速度（ビットレート）の上限が伝送回路の動作周波数の１／１６程度になることから、一般的な調歩同期方式によるシリアル伝送は、動作周波数が数十MHzから100MHzを超える程度である際に、その伝送速度が最高でも数Mbps程度に抑えられてしまう欠点がある。
【０００３】
概ね100Mbpsを超える高速シリアル伝送では、前述したクロック同期方式によるシリアル伝送が主流である。この同期方式には、第１に、一部がアナログ回路で構成される、第２に、その回路コストが調歩同期方式による伝送回路と比較して大きい、という欠点がある。このような欠点があるにもかかわらず調歩同期方式が採用されずに、クロック同期方式が採用される理由は、前述したように、調歩同期方式では、動作周波数を定めた際の伝送速度に上限があり、同じ動作周波数の条件のもとでクロック同期方式より伝送速度が低くなるからである。例えば、一般的な調歩同期方式によるシリアル伝送で100Mbpsの伝送速度を実現するには伝送回路の動作周波数を最低でも1.6GHz程度にしなければならない。これは回路技術的に実現可能であっても、デバイスや実装にかかるコストが大幅に跳ね上がるため現実的ではない。そうしたことから、調歩同期方式の伝送速度の上限を伝送回路の動作周波数の従前の１／１６程度から１／１程度まで引き上げるための回路技術や方法がいくつか考案されている。
【０００４】
例えば、第１の方法として、多相クロックで受信信号をサンプリングして、最終的には、その多相クロックの中から受信信号のビットデータに最も同期しているクロックを選択する方法がある。この選択されたクロックで受信回路を動作させることで伝送速度を伝送回路の動作周波数の１／１程度にしている。また、第２の方法および第３の方法として、多相クロック等で受信信号をサンプリングして、このサンプリング結果の変化点をもとに、基準クロックに最も同期しているサンプリング信号を選択する方法がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３３７８８３０号公報
【特許文献２】特許第３３７８８３１号公報
【特許文献３】特開２００７−１２３９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら前述した第１および第２の方法は、伝送ラインのビットデータにクロック信号を重畳するクロック同期方式のシリアル伝送を対象としたビット単位の同期方法であり、調歩同期方式のようにフレーム単位、つまりスタートビットからストップビットまでのビットの集合の単位での同期を想定していない。すなわち前述した第１および第２の方法は調歩同期方式にとって過剰仕様であり、必然的に回路構造が複雑になる。その具体例を次に示す。
【０００７】
まず、前述した第１の方法は、受信回路の動作クロックが動的に切り替わるため、受信回路を実装する際は動的に変化する動作クロックのタイミングを考慮しなければならない。特に、近年になって多用されるようになったＦＰＧＡデバイスは、このような回路の実装には向いておらず、その検証の複雑さ、つまり動作クロックの切り替えタイミングの組み合わせをすべて網羅する必要と相まって実装は大変困難である。
【０００８】
前述した第２の方法では、偏移計算回路とカウンタを設け、そのカウンタの閾値を可変とすることでビット単位での同期の応答性・安定性の両立を図っている。これは、プリアンブルの受信中に素早く同期をとり、データの受信中は、その同期状態を安定的に維持する必要があるクロック同期方式に必要な機能ではあるが、プリアンブルがない調歩同期方式には適用できない。この第２の方法では、同期ＦＩＦＯ（First In First Out buffer）と、その同期ＦＩＦＯの書き込みとを制御する機構が必要である。
【０００９】
また、前述した第３の方法は、第１および第２の方法とは異なり、その対象を調歩同期方式のシリアル伝送に限定している。つまり第１および第２の方法のように、ビット単位での同期ではなくフレーム単位での同期に特化している特徴を持つ。しかしこの方法ではシフトレジスタ回路が多相クロックの数だけ必要となるため回路コストが高くなる問題がある。その他にも多相クロックが非常に多くの回路ブロックに供給されているため、第１１の方法ほどではないにせよ、ＦＰＧＡデバイスへの実装にはクロックドメイン管理やタイミング制約で苦労することが予想される。
【００１０】
本発明が解決しようとする課題は、簡素な回路構成によって調歩同期方式の伝送速度を伝送回路の動作周波数とほぼ同じまでに引き上げることが可能になる調歩同期シリアル伝送受信回路および調歩同期シリアル伝送の受信方法を提供することにある。
【課題を解決するための手段】
【００１１】
実施形態によれば、調歩同期シリアル伝送の受信回路は、受信信号を、周波数が等しい複数のクロック信号でなり、１つを基準クロック信号としたＮ個の多相クロック信号を用いてサンプリングするＮ個のサンプリング回路と、前記多相クロック信号のうち前記基準クロック信号におけるサイクルにおいて、前記サンプリング回路によりサンプリングした信号の立ち下がりエッジもしくは立ち上がりエッジを検出するＮ個のエッジ検出回路とをもつ。この受信回路は、前記エッジ検出回路による検出結果を前記基準クロック信号のサイクル毎にデコードして、前記デコードの結果に基づいて、前記サンプリング回路による前記Ｎ個のサンプリングした信号の中から前記受信信号に応じた信号として適切な１つの信号を選択する選択回路と、前記選択回路により選択した前記サンプリングした信号をシリアル−パラレル変換する変換回路とをもつ。
【発明の効果】
【００１２】
本発明によれば、簡素な回路構成によって調歩同期方式の伝送速度を伝送回路の動作周波数とほぼ同じまでに引き上げることが可能になる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態における調歩同期シリアル伝送の受信回路の一例を示すブロック図。
【図２】第１の実施形態における４相サンプリング回路の具体的な構成の一例を示す図。
【図３】第１の実施形態における立ち下がりエッジ検出回路の具体的な構成の一例を示す図。
【図４】第１の実施形態におけるサンプリング信号選択回路の具体的な構成の一例を示す図。
【図５】第１の実施形態におけるサンプリング回路の動作波形の一例を示すタイミングチャート。
【図６】第１の実施形態におけるサンプリング回路の動作波形の一例を示すタイミングチャート。
【図７】第１の実施形態におけるサンプリング回路の動作波形の一例を示すタイミングチャート。
【図８】第１の実施形態におけるサンプリング回路の動作波形の一例を示すタイミングチャート。
【図９】第１の実施形態における立ち下がりエッジ検出回路の動作波形の一例を示すタイミングチャート。
【図１０】第１の実施形態における立ち下がりエッジ検出回路の動作波形の一例を示すタイミングチャート。
【図１１】第１の実施形態における立ち下がりエッジ検出回路の動作波形の一例を示すタイミングチャート。
【図１２】第１の実施形態における立ち下がりエッジ検出回路の動作波形の一例を示すタイミングチャート。
【図１３】第１の実施形態におけるサンプリング信号選択回路の動作波形の一例を示すタイミングチャート。
【図１４】第１の実施形態におけるサンプリング信号選択回路の動作波形の一例を示すタイミングチャート。
【図１５】第１の実施形態におけるサンプリング信号選択回路の動作波形の一例を示すタイミングチャート。
【図１６】第１の実施形態におけるサンプリング信号選択回路の動作波形の一例を示すタイミングチャート。
【図１７】第２の実施形態における調歩同期シリアル伝送の受信回路の一例を示すブロック図。
【図１８】第２の実施形態におけるサンプリング回路の具体的な構成の一例を示す図。
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図面を参照して説明する。  
（第１の実施形態）
まず、第１の実施形態について説明する。  
図１は、第１の実施形態における調歩同期シリアル伝送の受信回路の一例を示すブロック図である。なお本実施形態においては、調歩同期シリアル伝送の受信回路は、４相クロック信号を利用すること前提に説明するが、８相や１２相などの、４相以上のクロック信号を利用した構成にすることもできる。
【００１５】
図１に示すように、第１の実施形態における調歩同期シリアル伝送の受信回路は、４相クロック生成回路１０、ノイズ除去回路１１、４相サンプリング回路１２、立ち下がりエッジ検出回路１３、サンプリング信号選択回路１４、４入力マルチプレクサ１５、およびシリアル−パラレル変換回路１６を備える。
【００１６】
図１に示した４相クロック生成回路１０は、半導体デバイス１の外部より、入力端子および入力バッファを介して入力するクロック信号から、４つのクロック信号（φ０、φ１、φ２、φ３）を出力する回路である。４相クロック生成回路１０が入力するクロック信号の周波数は問わないが、４相クロック生成回路１０は、出力するそれぞれのクロック信号については、半導体デバイス１の外部より入力する受信信号の伝送速度とほぼ等しい周波数になるように調整する機能を持つ。
【００１７】
ここで「ほぼ等しい」と説明した理由は、実際のクロック信号の周波数や伝送速度には揺らぎや誤差が存在し、厳密かつ継続的にそれらを「等しく」させることは不可能だからである。図１の調歩シリアル伝送の受信回路は、前述した揺らぎの影響は当然のこと、製造上のばらつきなどによる多少の誤差等で誤動作しないような構成になっている。
【００１８】
本実施形態では、４相クロック生成回路１０が出力するクロック信号φ０、φ１、φ２、φ３のうちクロック信号φ０を基準クロック信号とし、それ以外のクロック信号φ１、φ２、φ３はφ０に対してそれぞれ位相が９０度、１８０度、２７０度遅れたクロック信号とする。つまり、各クロック信号は、受信信号の伝送速度と同等のスピードで位相が等間隔にずれた信号である。４相クロック生成回路１０の構成は、単純な分周カウンタだけで構成することもできるし、昨今のＦＰＧＡデバイスでは標準搭載されているＤＬＬ（Delayed Lock Loop）回路で構成することもできる。
【００１９】
図１に示したノイズ除去回路１１は、半導体デバイス１の外部より、入力端子および入力バッファを介して入力する受信信号に含まれるノイズを除去する回路である。従来の一般的な調歩同期方式の受信回路では、基準クロック信号でサンプリングした後にノイズ除去回路に相当する回路を設けることが多い。これに対し、図１に示した受信回路では、基準クロック信号φ０の周波数の値が受信信号の伝送速度の値とほぼ等しいため、非サンプリング方式のノイズ除去回路、例えば、多段の遅延セルと論理和セルなどで構成される回路を最入力段に設けることが望ましい。
【００２０】
図１に示した４相サンプリング回路１２は、ノイズ除去回路１１によるノイズ除去後の受信信号ＳＩを４相クロック信号φ０、φ１、φ２、φ３でサンプリングする回路である。その具体的な構成および各クロック信号のタイミングチャートは図２（ａ），（ｂ）にそれぞれ示す通りであり、メタステーブル（metastable）対策のため各クロック信号に対してフリップフロップを２段ずつ並べた構成にしている。
【００２１】
図２（ａ）に示した例では、４相サンプリング回路１２は、Ｄフリップフロップであるラッチ回路１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈを有する。ラッチ回路１２ａ，１２ｂ，１２ｃ，１２ｄは、受信信号の受信側からみた１段目のラッチ回路であり、ラッチ回路１２ｅ，１２ｆ，１２ｇ，１２ｈは、受信信号の受信側からみた２段目のラッチ回路である。
【００２２】
受信信号ＳＩは、ラッチ回路１２ａ，１２ｂ，１２ｃ，１２ｄに入力される。  
クロック信号φ０は、ラッチ回路１２ａ，１２ｅに入力される。クロック信号φ１は、ラッチ回路１２ｂ，１２ｆに入力される。クロック信号φ２は、ラッチ回路１２ｃ，１２ｇに入力される。クロック信号φ３は、ラッチ回路１２ｄ，１２ｈに入力される。
【００２３】
ラッチ回路１２ａの出力信号ＳＸ＿０は、ラッチ回路１２ｅに入力される。ラッチ回路１２ｂの出力信号ＳＸ＿１は、ラッチ回路１２ｆに入力される。ラッチ回路１２ｃの出力信号ＳＸ＿２は、ラッチ回路１２ｇに入力される。ラッチ回路１２ｄの出力信号ＳＸ＿３は、ラッチ回路１２ｈに入力される。
【００２４】
ラッチ回路１２ｅの出力信号は、サンプリング信号ＳＸ０として立ち下がりエッジ検出回路１３に出力される。ラッチ回路１２ｆの出力信号は、サンプリング信号ＳＸ１として立ち下がりエッジ検出回路１３に出力される。ラッチ回路１２ｇの出力信号は、サンプリング信号ＳＸ２として立ち下がりエッジ検出回路１３に出力される。ラッチ回路１２ｈの出力信号は、サンプリング信号ＳＸ３として立ち下がりエッジ検出回路１３に出力される。
【００２５】
図１の立ち下がりエッジ検出回路１３は、４相サンプリング回路１２で各々サンプリングして得たサンプリング信号ＳＸ０、ＳＸ１、ＳＸ２、ＳＸ３の立ち下がりエッジを検出する回路である。その具体的な構成は図３に示す通りであり、各サンプリング信号に対してフリップフロップを２段ずつ並べた構成にしている。
【００２６】
立ち下がりエッジ検出回路１３における、図２に示したサンプリング回路１２との違いは、使用するクロック信号が基準クロック信号φ０のみであることと、エッジ検出のための、サンプリング信号の数に応じた数のＡＮＤ回路が追加されていることである。立ち下がりエッジ検出回路１３は、エッジ検出の結果の信号を、ＤＥＴ０、ＤＥＴ１、ＤＥＴ２、ＤＥＴ３として出力している。図３に示した例では、サンプリング信号の立ち下がりエッジを検出する構成としているが、受信信号の論理レベルによっては立ち上がりエッジを検出する構成であってもよい。
【００２７】
図３に示した例では、立ち下がりエッジ検出回路１３は、Ｄフリップフロップであるラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈを有し、ＡＮＤ回路１３ｉ，１３ｊ，１３ｋ，１３ｌをさらに有する。
【００２８】
ラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄは、サンプリング信号の受信側からみた１段目のラッチ回路であり、ラッチ回路１３ｅ，１３ｆ，１３ｇ，１３ｈは、サンプリング信号の受信側からみた２段目のラッチ回路である。
【００２９】
ラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄは、第１の出力端子および第２の出力端子を有する。第１の出力端子は、入力した信号のレベルを反転せずに出力する端子であり、第２の出力端子は、入力した信号のレベルを反転して出力する端子である。
【００３０】
サンプリング回路１２からのサンプリング信号ＳＸ０は、ラッチ回路１３ａに入力される。サンプリング回路１２からのサンプリング信号ＳＸ１は、ラッチ回路１３ｂに入力される。サンプリング回路１２からのサンプリング信号ＳＸ２は、ラッチ回路１３ｃに入力される。サンプリング回路１２からのサンプリング信号ＳＸ３は、ラッチ回路１３ｄに入力される。  
クロック信号φ０は、ラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ，１３ｇ，１３ｈに入力される。また、サンプリング回路１２と異なり、クロック信号φ１，φ２，φ３は、立ち下がりエッジ検出回路１３には入力されない。
【００３１】
ラッチ回路１３ａの第１の出力端子からの出力信号ＳＳ＿０は、ラッチ回路１３ｅに入力される。ラッチ回路１３ａの第２の出力端子からの出力信号は、ＡＮＤ回路１３ｉに入力される。  
ラッチ回路１３ｅの出力信号は、サンプリング信号ＳＳ０として４入力マルチプレクサ１５に出力されるとともに、ＡＮＤ回路１３ｉに入力される。
【００３２】
ラッチ回路１３ｂの第１の出力端子からの出力信号ＳＳ＿１は、ラッチ回路１３ｆに入力される。ラッチ回路１３ｂの第２の出力端子からの出力信号は、ＡＮＤ回路１３ｊに入力される。  
ラッチ回路１３ｆの出力信号は、サンプリング信号ＳＳ１として４入力マルチプレクサ１５に出力されるとともに、ＡＮＤ回路１３ｊに入力される。
【００３３】
ラッチ回路１３ｃの第１の出力端子からの出力信号ＳＳ＿２は、ラッチ回路１３ｇに入力される。ラッチ回路１３ｃの第２の出力端子からの出力信号は、ＡＮＤ回路１３ｋに入力される。  
ラッチ回路１３ｇの出力信号は、サンプリング信号ＳＳ２として４入力マルチプレクサ１５に出力されるとともに、ＡＮＤ回路１３ｋに入力される。
【００３４】
ラッチ回路１３ｄの第１の出力端子からの出力信号ＳＳ＿３は、ラッチ回路１３ｈに入力される。ラッチ回路１３ｄの第２の出力端子からの出力信号は、ＡＮＤ回路１３ｌに入力される。  
ラッチ回路１３ｈの出力信号は、サンプリング信号ＳＳ３として４入力マルチプレクサ１５に出力されるとともに、ＡＮＤ回路１３ｌに入力される。
【００３５】
ＡＮＤ回路１３ｉの出力信号は、立ち下がりエッジ検出信号ＤＥＴ０としてサンプリング信号選択回路１４に出力される。ＡＮＤ回路１３ｊの出力信号は、立ち下がりエッジ検出信号ＤＥＴ１としてサンプリング信号選択回路１４に出力される。ＡＮＤ回路１３ｋの出力信号は、立ち下がりエッジ検出信号ＤＥＴ２としてサンプリング信号選択回路１４に出力される。ＡＮＤ回路１３ｌの出力信号は、立ち下がりエッジ検出信号ＤＥＴ３としてサンプリング信号選択回路１４に出力される。
【００３６】
図１に示したサンプリング信号選択回路１４は、立ち下がりエッジ検出信号ＤＥＴ０、ＤＥＴ１、ＤＥＴ２、ＤＥＴ３をデコードして、その結果をもとにして、立ち下がりエッジ検出回路１３からのサンプリング信号ＳＳ０、ＳＳ１、ＳＳ２、ＳＳ３の中から後段の受信処理に最も適した信号を選択するための回路である。実際の信号選択は４入力マルチプレクサ１５が行う。
【００３７】
サンプリング信号選択回路１４の具体的な構成は図４に示す通りである。本実施形態では、サンプリング信号選択回路１４が、シリアル−パラレル変換回路１６からアイドル信号ＩＤＬＥを入力する構成としている。このアイドル信号ＩＤＬＥは、シリアル−パラレル変換回路１６のステート状態がアイドルステートであることを示している。
【００３８】
具体的には、アイドル信号ＩＤＬＥは、シリアル−パラレル変換回路１６が受信信号のスタートビットを認識すると論理レベルが「０」になり、シリアル−パラレル変換回路１６が受信信号のストップビットを認識すると論理レベルが「１」になる信号である。
【００３９】
このアイドル信号ＩＤＬＥによってシリアル−パラレル変換回路１６が受信信号のスタートビットを認識してからストップビットを認識するまでの間、すなわちフレームを受信している最中は、選択信号ＳＥＬが固定されるよう制御される。つまり、サンプリング信号選択回路１４は、受信信号のスタートビットを認識するまでは、受信処理に最も適した信号を選択し続け、フレームの受信中は伝送フレームの終了時まで選択の状態を保持し続けるよう制御される。
【００４０】
また、サンプリング信号選択回路１４は、立ち下がりエッジ検出回路１３が、受信信号のサンプリング結果で示されるスタートビットの立ち下がりエッジもしくは立ち上がりエッジを検知したタイミングで信号の選択動作を行なうので、この検知したタイミング以外では以前の選択状態を保持する。
【００４１】
図４に示したサンプリング信号選択回路１４は、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄ、ＯＲ回路１４ｅ，１４ｆ，１４ｇ、ＡＮＤ回路１４ｈ、イネーブル付きのＤフリップフロップであるラッチ回路１４ｉ，１４ｊを有する。サンプリング信号選択回路１４では、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄでデコード回路が構成される。このデコード回路は、立ち下がりエッジ検出信号ＤＥＴ０、ＤＥＴ１、ＤＥＴ２、ＤＥＴ３を基準クロック信号のサイクル毎にデコードするための回路である。
【００４２】
立ち下がりエッジ検出信号ＤＥＴ０は、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄに入力される。ただし、立ち下がりエッジ検出信号ＤＥＴ０は、ＡＮＤ回路１４ａ，１４ｂ，１４ｄでは反転されて入力される。  
立ち下がりエッジ検出信号ＤＥＴ１は、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄに入力される。ただし、立ち下がりエッジ検出信号ＤＥＴ１は、ＡＮＤ回路１４ａ，１４ｂでは反転されて入力される。  
立ち下がりエッジ検出信号ＤＥＴ２は、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄに入力される。ただし、立ち下がりエッジ検出信号ＤＥＴ２は、ＡＮＤ回路１４ｂでは反転されて入力される。  
立ち下がりエッジ検出信号ＤＥＴ３は、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄに入力される。
【００４３】
ＡＮＤ回路１４ａの出力信号ＤＥＴ＿０はＯＲ回路１４ｅに入力される。ＡＮＤ回路１４ｂの出力信号ＤＥＴ＿１はＯＲ回路１４ｅ，１４ｆに入力される。ＡＮＤ回路１４ｃの出力信号ＤＥＴ＿２はＯＲ回路１４ｅ，１４ｇに入力される。ＡＮＤ回路１４ｄの出力信号ＤＥＴ＿３はＯＲ回路１４ｅ，１４ｆ，１４ｇに入力される。
【００４４】
アイドル信号ＩＤＬＥおよびＯＲ回路１４ｅの出力信号はＡＮＤ回路１４ｈに入力される。ＡＮＤ回路１４ｈの出力信号は、ラッチ回路１４ｉ，１４ｊのイネーブル端子に入力される。
【００４５】
ＯＲ回路１４ｆの出力信号はラッチ回路１４ｉに入力される。ＯＲ回路１４ｇの出力信号はラッチ回路１４ｊに入力される。  
クロック信号φ０は、ラッチ回路１４ｉ，１４ｊに入力される。クロック信号φ１，φ２，φ３は、サンプリング信号選択回路１４には入力されない。
【００４６】
ラッチ回路１４ｉの出力信号は、選択信号ＳＥＬ［０］として４入力マルチプレクサ１５に入力される。  
ラッチ回路１４ｊの出力信号は、選択信号ＳＥＬ［１］として４入力マルチプレクサ１５に入力される。
【００４７】
４入力マルチプレクサ１５は、サンプリング信号選択回路１４からの選択信号ＳＥＬ［１］および選択信号ＳＥＬ［０］がともに「０」である場合は、立ち下がりエッジ検出回路１３からのサンプリング信号ＳＳ０を選択して、受信信号Ｓとしてシリアル−パラレル変換回路１６に出力する。
【００４８】
また、４入力マルチプレクサ１５は、サンプリング信号選択回路１４からの選択信号ＳＥＬ［１］が「０」であって、選択信号ＳＥＬ［０］が「１」である場合は、立ち下がりエッジ検出回路１３からのサンプリング信号ＳＳ１を選択して、受信信号Ｓとしてシリアル−パラレル変換回路１６に出力する。
【００４９】
また、４入力マルチプレクサ１５は、サンプリング信号選択回路１４からの選択信号ＳＥＬ［１］が「１」であって、選択信号ＳＥＬ［０］が「０」である場合は、立ち下がりエッジ検出回路１３からのサンプリング信号ＳＳ２を選択して、受信信号Ｓとしてシリアル−パラレル変換回路１６に出力する。
【００５０】
また、４入力マルチプレクサ１５は、サンプリング信号選択回路１４からの選択信号ＳＥＬ［１］および選択信号ＳＥＬ［０］がともに「１」である場合は、立ち下がりエッジ検出回路１３からのサンプリング信号ＳＳ３を選択して、受信信号Ｓとしてシリアル−パラレル変換回路１６に出力する。  
このように選択される信号は、受信信号ＳＩのスタートビットのビット長の中央部に近いタイミングで立ち上がるクロック信号によりサンプリングされた信号となる。
【００５１】
また、４相サンプリング回路１２の１段目のラッチ回路１２ａ，１２ｂ，１２ｃ，１２ｄからの信号ＳＸ＿０〜ＳＸ＿３に対し、２段目のラッチ回路１２ｅ，１２ｆ，１２ｇ，１２ｈからのサンプリング信号ＳＸ０〜ＳＸ３は１周期分遅れて出力される。
【００５２】
また、４相サンプリング回路１２からのサンプリング信号ＳＸ０〜ＳＸ３に対し、立ち下がりエッジ検出回路１３内のラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄからの信号ＳＳ＿０〜ＳＳ＿３は最大１周期分遅れて出力される。
【００５３】
立ち下がりエッジ検出回路１３では、ラッチ回路１３ａ〜１３ｈへ入力されるクロック信号は等しくφ０のみであるため、ラッチ回路１３ａ〜１３ｄからの信号ＳＳ＿０〜ＳＳ＿３の出力タイミングは同じとなる。そして、ラッチ回路１３ｅ〜１３ｈからのサンプリング信号ＳＳ０〜ＳＳ３の出力タイミングは、ラッチ回路１３ａ〜１３ｄからの信号ＳＳ＿０〜ＳＳ＿３の出力タイミングより１周期遅れたタイミングとなる。
【００５４】
また、立ち下がりエッジ検出回路１３内の立ち下がりエッジ検出信号ＤＥＴ０〜ＤＥＴ３の出力タイミングは、前述した信号ＳＳ＿０〜ＳＳ＿３の立ち下がりに同期したタイミングとなる。
【００５５】
ここで、受信信号の入力からサンプリング信号の出力までの具体例を挙げる。  
図５、図６、図７、図８は、第１の実施形態におけるサンプリング回路１２の動作波形の一例を示すタイミングチャートである。  
サンプリング回路１２の出力信号ＳＸ０，ＳＸ１，ＳＸ２，〜ＳＸ３は、受信信号ＳＩと基準クロック信号φ０との位相差により、以下の４種類の波形をなす。
【００５６】
第１の波形は、図５に示した、受信信号ＳＩのスタートビットのパルス中央部に近いタイミング、つまりパルスの立ち下がりのタイミングと、その後の立ち上がりのタイミングの丁度中間付近のタイミングで受信信号ＳＩのスタートビットをサンプリングしているクロック信号がφ０である際の波形である。  
第２の波形は、図６に示した、受信信号ＳＩのパルス中央部に近いタイミングで受信信号ＳＩのスタートビットをサンプリングしているクロック信号がφ１である際の波形である。
【００５７】
第３の波形は、図７に示した、受信信号ＳＩのパルス中央部に近いタイミングで受信信号ＳＩのスタートビットをサンプリングしているクロック信号がφ２である際の波形である。
【００５８】
第４の波形は、図８に示した、受信信号ＳＩのパルス中央部に近いタイミングで受信信号ＳＩのスタートビットをサンプリングしているクロック信号がφ３である際の波形である。
【００５９】
次に、上述した第１の波形の詳細について説明する。  
この第１の波形では、受信信号ＳＩのスタートビットが立ち下がった後では、各種クロック信号は、クロック信号φ２，φ３，φ０，φ１の順に立ち上がる。
【００６０】
受信信号ＳＩのスタートビットが立ち下がって「０」となっている状態でクロック信号φ２が立ち上がると、ラッチ回路１２ｃの出力信号ＳＸ＿２は、スタートビットに応じて立ち下がって「０」となる。  
そして、出力信号ＳＸ＿２が立ち下がって「０」となってからクロック信号φ２が立ち上がったタイミングで、２段目のラッチ回路１２ｇの出力信号ＳＸ２が立ち下がって「０」となる。
【００６１】
受信信号ＳＩのスタートビットが立ち下がって「０」となっている状態でクロック信号φ３が立ち上がると、ラッチ回路１２ｄの出力信号ＳＸ＿３は、スタートビットに応じて立ち下がって「０」となる。  
そして、出力信号ＳＸ＿３が立ち下がって「０」となってからクロック信号φ３が立ち上がったタイミングで、２段目のラッチ回路１２ｈの出力信号ＳＸ３が立ち下がって「０」となる。
【００６２】
受信信号ＳＩのスタートビットが立ち下がって「０」となっている状態でクロック信号φ０が立ち上がると、ラッチ回路１２ａの出力信号ＳＸ＿０は、スタートビットに応じて立ち下がって「０」となる。  
そして、出力信号ＳＸ＿０が立ち下がって「０」となってからクロック信号φ０が立ち上がったタイミングで、２段目のラッチ回路１２ｅの出力信号ＳＸ０は、スタートビットに応じて立ち下がって「０」となる。
【００６３】
受信信号ＳＩのスタートビットが立ち下がって「０」となっている状態でクロック信号φ１が立ち上がると、ラッチ回路１２ｂの出力信号ＳＸ＿１が立ち下がって「０」となる。  
そして、出力信号ＳＸ＿１が立ち下がって「０」となってからクロック信号φ１が立ち上がったタイミングで、２段目のラッチ回路１２ｆの出力信号ＳＸ１が立ち下がって「０」となる。
【００６４】
したがって、受信信号ＳＩのスタートビットの立ち下がり後の１段目のラッチ回路１２ａ〜１２ｄの出力信号ＳＸ＿０〜ＳＸ＿３の出力順序、つまり出力信号が「０」となる順序は、ＳＸ＿２，ＳＸ＿３，ＳＸ＿０，ＳＸ＿１の順となる。そして、受信信号ＳＩの立ち下がり後の２段目のラッチ回路１２ｅ〜１２ｈの出力信号ＳＸ０〜ＳＸ３の出力順序、つまり出力信号が「０」となる順序は、ＳＸ２，ＳＸ３，ＳＸ０，ＳＸ１の順となる。
【００６５】
次に、上述した第２の波形の詳細について説明する。  
この第２の波形では、受信信号ＳＩのスタートビットが立ち下がった後では、各種クロック信号は、クロック信号φ３，φ０，φ１，φ２の順に立ち上がる。
【００６６】
したがって、受信信号ＳＩのスタートビットの立ち下がり後の１段目のラッチ回路１２ａ〜１２ｄの出力信号ＳＸ＿０〜ＳＸ＿３の出力順序、つまり出力信号が「０」となる順序は、ＳＸ＿３，ＳＸ＿０，ＳＸ＿１，ＳＸ＿２の順となる。そして、受信信号ＳＩの立ち下がり後の２段目のラッチ回路１２ｅ〜１２ｈの出力信号ＳＸ０〜ＳＸ３の出力順序、つまり出力信号が「０」となる順序は、ＳＸ３，ＳＸ０，ＳＸ１，ＳＸ２の順となる。
【００６７】
次に、上述した第３の波形の詳細について説明する。  
この第３の波形では、受信信号ＳＩのスタートビットが立ち下がった後では、各種クロック信号は、クロック信号φ０，φ１，φ２，φ３の順に立ち上がる。
【００６８】
したがって、受信信号ＳＩのスタートビットの立ち下がり後の１段目のラッチ回路１２ａ〜１２ｄの出力信号ＳＸ＿０〜ＳＸ＿３の出力順序、つまり出力信号が「０」となる順序は、ＳＸ＿０，ＳＸ＿１，ＳＸ＿２，ＳＸ＿３の順となる。そして、受信信号ＳＩの立ち下がり後の２段目のラッチ回路１２ｅ〜１２ｈの出力信号ＳＸ０〜ＳＸ３の出力順序、つまり出力信号が「０」となる順序は、ＳＸ０，ＳＸ１，ＳＸ２，ＳＸ３の順となる。
【００６９】
次に、上述した第４の波形の詳細について説明する。  
この第４の波形では、受信信号ＳＩのスタートビットが立ち下がった後では、各種クロック信号は、クロック信号φ１，φ２，φ３，φ０の順に立ち上がる。
【００７０】
したがって、受信信号ＳＩのスタートビットの立ち下がり後の１段目のラッチ回路１２ａ〜１２ｄの出力信号ＳＸ＿０〜ＳＸ＿３の出力順序、つまり出力信号が「０」となる順序は、ＳＸ＿１，ＳＸ＿２，ＳＸ＿３，ＳＸ＿０の順となる。そして、受信信号ＳＩの立ち下がり後の２段目のラッチ回路１２ｅ〜１２ｈの出力信号ＳＸ０〜ＳＸ３の出力順序、つまり出力信号が「０」となる順序は、ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ０の順となる。
【００７１】
図９、図１０、図１１、図１２は、第１の実施形態における立ち下がりエッジ検出回路の動作波形の一例を示すタイミングチャートである。  
立ち下がりエッジ検出回路１３の出力波形は、受信信号ＳＩと基準クロック信号φ０との位相差により、図９に示した第１の波形、図１０に示した第２の波形、図１１に示した第３の波形、図１２に示した第４の波形でなる４種類の波形のいずれかをなす。
【００７２】
図９に示した第１の波形は、図５に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ０であって、サンプリング回路１２からの信号の入力順序が、信号ＳＸ２，ＳＸ３，ＳＸ０，ＳＸ１である際の波形である。  
図１０に示した第２の波形は、図６に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ１である際の波形であって、サンプリング回路１２からの信号の入力順序が、信号ＳＸ３，ＳＸ０，ＳＸ１，ＳＸ２である際の波形である。  
図１１に示した第３の波形は、図７に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ２であって、サンプリング回路１２からの信号の入力順序が、信号ＳＸ０，ＳＸ１，ＳＸ２，ＳＸ３である際の波形である。  
図１２に示した第４の波形は、図８に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ３であって、サンプリング回路１２からの信号の入力順序が、信号ＳＸ１，ＳＸ２，ＳＸ３，ＳＸ０である際の波形である。
【００７３】
次に、図９に示した第１の波形の詳細について説明する。  
この第１の波形では、サンプリング回路１２からの入力順番が最初である信号ＳＸ２を入力してから基準クロック信号φ０が最初に立ち上がったタイミングで、信号ＳＸ２，ＳＸ３は既に立ち下がって「０」となっており、信号ＳＸ１は「１」となっている。また、このタイミングでは、信号ＳＸ０は、基準クロック信号φ０の立ち上がりに伴って「１」から「０」に立ち下がる。
【００７４】
このタイミングでは、１段目のラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄからの出力信号ＳＳ＿０，ＳＳ＿１，ＳＳ＿２，ＳＳ＿３は「１」，「１」，「０」，「０」となり、基準クロック信号φ０が次に立ち上がったタイミングにおける、２段目のラッチ回路１３ｅ，１３ｆ，１３ｇ，１３ｈからの出力信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３は同じく「１」，「１」，「０」，「０」となる。
【００７５】
基準クロック信号φ０が最初に立ち上がったタイミングでは、前述のように、１段目のラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄからの出力信号ＳＳ＿０，ＳＳ＿１，ＳＳ＿２，ＳＳ＿３は「１」，「１」，「０」，「０」となり、前述のように、これらのレベルが反転された信号がラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄの第２の出力端子からＡＮＤ回路１３ｉ，１３ｊ，１３ｋ，１３ｌに出力される。
【００７６】
そして、このタイミングにおいて、２段目のラッチ回路１３ｅ，１３ｆ，１３ｇ，１３ｈからの出力信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３は、いずれも立ち下がる前の「１」であるので、ＡＮＤ回路１３ｉ，１３ｊ，１３ｋ，１３ｌからの出力信号ＤＥＴ０，ＤＥＴ１，ＤＥＴ２，ＤＥＴ３は、「０」，「０」，「１」，「１」となる。つまり、図９に示した第１の波形では、出力信号ＤＥＴ０〜ＤＥＴ３のうち、ＤＥＴ２，３が先行して「１」となる。
【００７７】
次に、図１０に示した第２の波形の詳細について説明する。  
この第２の波形では、サンプリング回路１２からの入力順番が最初である信号ＳＸ３を立ち下がりエッジ検出回路１３で入力してから基準クロック信号φ０が最初に立ち上がったタイミングでは、信号ＳＸ３は既に立ち下がって「０」となっており、信号ＳＸ１，ＳＸ２は「１」となっている。
【００７８】
このタイミングでは、１段目のラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄからの出力信号ＳＳ＿０，ＳＳ＿１，ＳＳ＿２，ＳＳ＿３は「１」，「１」，「１」，「０」となり、基準クロック信号φ０が次に立ち上がったタイミングにおける、２段目のラッチ回路１３ｅ，１３ｆ，１３ｇ，１３ｈからの出力信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３は同じく「１」，「１」，「１」，「０」となる。
【００７９】
基準クロック信号φ０が最初に立ち上がったタイミングでは、前述のように、１段目のラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄからの出力信号ＳＳ＿０，ＳＳ＿１，ＳＳ＿２，ＳＳ＿３は「１」，「１」，「１」，「０」となり、前述のように、これらのレベルが反転された信号がラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄの第２の出力端子からＡＮＤ回路１３ｉ，１３ｊ，１３ｋ，１３ｌに出力される。
【００８０】
そして、このタイミングにおいて、２段目のラッチ回路１３ｅ，１３ｆ，１３ｇ，１３ｈからの出力信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３は、いずれも立ち下がる前の「１」であるので、ＡＮＤ回路１３ｉ，１３ｊ，１３ｋ，１３ｌからの出力信号ＤＥＴ０，ＤＥＴ１，ＤＥＴ２，ＤＥＴ３は、「０」，「０」，「０」，「１」となる。つまり、図１０に示した第２の波形では、出力信号ＤＥＴ０〜ＤＥＴ３のうち、ＤＥＴ３が先行して「１」となる。
【００８１】
次に、図１１に示した第３の波形の詳細について説明する。  
この第３の波形では、サンプリング回路１２からの入力順番が最初である信号ＳＸ０を立ち下がりエッジ検出回路１３で入力した後で基準クロック信号φ０が最初に立ち上がったタイミングでは、信号ＳＸ１，ＳＸ２，ＳＸ３は既に立ち下がって「０」となっている。
【００８２】
このタイミングでは、１段目のラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄからの出力信号ＳＳ＿０，ＳＳ＿１，ＳＳ＿２，ＳＳ＿３は「０」となり、基準クロック信号φ０が次に立ち上がったタイミングにおける、２段目のラッチ回路１３ｅ，１３ｆ，１３ｇ，１３ｈからの出力信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３は同じく「０」となる。
【００８３】
基準クロック信号φ０が最初に立ち上がったタイミングでは、前述のように、１段目のラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄからの出力信号ＳＳ＿０，ＳＳ＿１，ＳＳ＿２，ＳＳ＿３は「０」となり、前述のように、これらのレベルが反転された信号がラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄの第２の出力端子からＡＮＤ回路１３ｉ，１３ｊ，１３ｋ，１３ｌに出力される。
【００８４】
そして、このタイミングにおいて、２段目のラッチ回路１３ｅ，１３ｆ，１３ｇ，１３ｈからの出力信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３は、いずれも立ち下がる前の「１」であるので、ＡＮＤ回路１３ｉ，１３ｊ，１３ｋ，１３ｌからの出力信号ＤＥＴ０，ＤＥＴ１，ＤＥＴ２，ＤＥＴ３は、揃って「１」となる。
【００８５】
次に、図１２に示した第４の波形の詳細について説明する。  
この第１の波形では、サンプリング回路１２からの入力順番が最初である信号ＳＸ１を立ち下がりエッジ検出回路１３で入力してから基準クロック信号φ０が最初に立ち上がったタイミングでは、信号ＳＸ１，ＳＸ２，ＳＸ３は既に立ち下がって「０」となっている。
【００８６】
このタイミングでは、１段目のラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄからの出力信号ＳＳ＿０，ＳＳ＿１，ＳＳ＿２，ＳＳ＿３は「１」，「０」，「０」，「０」となり、基準クロック信号φ０が次に立ち上がったタイミングにおける、２段目のラッチ回路１３ｅ，１３ｆ，１３ｇ，１３ｈからの出力信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３は同じく「１」，「０」，「０」，「０」となる。
【００８７】
基準クロック信号φ０が最初に立ち上がったタイミングでは、前述のように、１段目のラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄからの出力信号ＳＳ＿０，ＳＳ＿１，ＳＳ＿２，ＳＳ＿３は「１」，「０」，「０」，「０」となり、前述のように、これらのレベルが反転された信号がラッチ回路１３ａ，１３ｂ，１３ｃ，１３ｄの第２の出力端子からＡＮＤ回路１３ｉ，１３ｊ，１３ｋ，１３ｌに出力される。
【００８８】
そして、このタイミングにおいて、２段目のラッチ回路１３ｅ，１３ｆ，１３ｇ，１３ｈからの出力信号ＳＳ０，ＳＳ１，ＳＳ２，ＳＳ３は、いずれも立ち下がる前の「１」であるので、ＡＮＤ回路１３ｉ，１３ｊ，１３ｋ，１３ｌからの出力信号ＤＥＴ０，ＤＥＴ１，ＤＥＴ２，ＤＥＴ３は、「０」，「１」，「１」，「１」となる。つまり、図１２に示した第４の波形では、出力信号ＤＥＴ０〜ＤＥＴ３のうち、ＤＥＴ１，ＤＥＴ２，ＤＥＴ３が先行して「１」となる。
【００８９】
図１３、図１４、図１５、図１６は、第１の実施形態におけるサンプリング信号選択回路の動作波形の一例を示すタイミングチャートである。  
サンプリング信号選択回路１４の出力波形は、立ち下がりエッジ検出回路１３からの信号ＤＥＴ０〜ＤＥＴ３の波形により、図１３に示した第１の波形、図１４に示した第２の波形、図１５に示した第３の波形、図１６に示した第４の波形でなる４種類の波形のいずれかをなす。
【００９０】
図１３に示した第１の波形は、図５に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ０である際の波形である。  
図１４に示した第２の波形は、図６に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ１である際の波形である。
【００９１】
図１５に示した第３の波形は、図７に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ２である際の波形である。  
図１６に示した第４の波形は、図８に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ３である際の波形である。
【００９２】
次に、図１３に示した第１の波形の詳細について説明する。  
図４に示すように、立ち下がりエッジ検出回路１３からの信号ＤＥＴ０はＡＮＤ回路１４ａ，１４ｂ，１４ｄの入力側で反転され、信号ＤＥＴ１はＡＮＤ回路１４ａ，１４ｂの入力側で反転され、信号ＤＥＴ２はＡＮＤ回路１４ｂの入力側で反転される。
【００９３】
図１３に示すように、サンプリング信号選択回路１４のＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄへ入力される信号ＤＥＴ０，ＤＥＴ１，ＤＥＴ２，ＤＥＴ３が、「０」，「０」，「１」，「１」となった際は、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄから入力される信号ＤＥＴ＿０，ＤＥＴ＿１，ＤＥＴ＿２，ＤＥＴ＿３は、「１」，「０」，「０」，「０」となる。
【００９４】
すると、ＯＲ回路１４ｅの出力は「１」となり、ＯＲ回路１４ｆ，１４ｇの出力は「０」となる。ＩＤＯＬ信号が「１」の条件下で、ＡＮＤ回路１４ｈからの出力は「１」となり、この信号がラッチ回路１４ｉ，１４ｊのイネーブル端子に入力された際の、ラッチ回路１４ｉ，１４ｊから出力される選択信号ＳＥＬ［０］，ＳＥＬ［１］は、ともに「０」となる。
【００９５】
前述したように、４入力マルチプレクサ１５は、サンプリング信号選択回路１４からの選択信号ＳＥＬ［１］および選択信号ＳＥＬ［０］がともに「０」である場合は、立ち下がりエッジ検出回路１３からのサンプリング信号ＳＳ０を選択して、受信信号Ｓとしてシリアル−パラレル変換回路１６に出力する。
【００９６】
このようにして、図５に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ０である際には、このクロック信号φ０でサンプリングされた信号ＳＳ０が選択されることになる。
【００９７】
次に、図１４に示した第２の波形の詳細について説明する。  
図１４に示すように、サンプリング信号選択回路１４のＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄへ入力される信号ＤＥＴ０，ＤＥＴ１，ＤＥＴ２，ＤＥＴ３が、「０」，「０」，「０」，「１」となった際は、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄから入力される信号ＤＥＴ＿０，ＤＥＴ＿１，ＤＥＴ＿２，ＤＥＴ＿３は、「０」，「１」，「０」，「０」となる。
【００９８】
すると、ＯＲ回路１４ｅの出力は「１」となり、ＯＲ回路１４ｆの出力は「１」となり、ＯＲ回路１４ｇの出力は「０」となる。ＩＤＯＬ信号が「１」の条件下で、ＡＮＤ回路１４ｈからの出力は「１」となり、この信号がラッチ回路１４ｉ，１４ｊのイネーブル端子に入力された際の、ラッチ回路１４ｉ，１４ｊから出力される選択信号ＳＥＬ［０］は「１」となり、選択信号ＳＥＬ［１］は「０」となる。
【００９９】
前述したように、４入力マルチプレクサ１５は、サンプリング信号選択回路１４からの選択信号ＳＥＬ［１］が「０」であって、選択信号ＳＥＬ［０］が「１」である場合は、立ち下がりエッジ検出回路１３からのサンプリング信号ＳＳ１を選択して、受信信号Ｓとしてシリアル−パラレル変換回路１６に出力する。
【０１００】
このようにして、図６に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ１である際には、このクロック信号φ１でサンプリングされた信号ＳＳ１が選択されることになる。
【０１０１】
次に、図１５に示した第３の波形の詳細について説明する。  
図１５に示すように、サンプリング信号選択回路１４のＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄへ入力される信号ＤＥＴ０，ＤＥＴ１，ＤＥＴ２，ＤＥＴ３が、すべて「１」となった際は、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄから入力される信号ＤＥＴ＿０，ＤＥＴ＿１，ＤＥＴ＿２，ＤＥＴ＿３は、「０」，「０」，「１」，「０」となる。
【０１０２】
すると、ＯＲ回路１４ｅの出力は「１」となり、ＯＲ回路１４ｆの出力は「０」となり、ＯＲ回路１４ｇの出力は「１」となる。ＩＤＯＬ信号が「１」の条件下で、ＡＮＤ回路１４ｈからの出力は「１」となり、この信号がラッチ回路１４ｉ，１４ｊのイネーブル端子に入力された際の、ラッチ回路１４ｉ，１４ｊから出力される選択信号ＳＥＬ［０］は「０」となり、選択信号ＳＥＬ［１］は「１」となる。
【０１０３】
前述したように、４入力マルチプレクサ１５は、サンプリング信号選択回路１４からの選択信号ＳＥＬ［１］が「１」であって、選択信号ＳＥＬ［０］が「０」である場合は、立ち下がりエッジ検出回路１３からのサンプリング信号ＳＳ２を選択して、受信信号Ｓとしてシリアル−パラレル変換回路１６に出力する。
【０１０４】
このようにして、図７に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ２である際には、このクロック信号φ２でサンプリングされた信号ＳＳ２が選択されることになる。
【０１０５】
次に、図１６に示した第４の波形の詳細について説明する。  
図１６に示すように、サンプリング信号選択回路１４のＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄへ入力される信号ＤＥＴ０，ＤＥＴ１，ＤＥＴ２，ＤＥＴ３が、「０」，「１」，「１」，「１」となった際は、ＡＮＤ回路１４ａ，１４ｂ，１４ｃ，１４ｄから入力される信号ＤＥＴ＿０，ＤＥＴ＿１，ＤＥＴ＿２，ＤＥＴ＿３は、「０」，「０」，「０」，「１」となる。
【０１０６】
すると、ＯＲ回路１４ｅの出力は「１」となり、ＯＲ回路１４ｆ，１４ｇの出力はともに「１」となる。ＩＤＯＬ信号が「１」の条件下で、ＡＮＤ回路１４ｈからの出力は「１」となり、この信号がラッチ回路１４ｉ，１４ｊのイネーブル端子に入力された際の、ラッチ回路１４ｉ，１４ｊから出力される選択信号ＳＥＬ［０］および選択信号ＳＥＬ［１］はともに「１」となる。
【０１０７】
前述したように、４入力マルチプレクサ１５は、サンプリング信号選択回路１４からの選択信号ＳＥＬ［１］および選択信号ＳＥＬ［０］がともに「１」である場合は、立ち下がりエッジ検出回路１３からのサンプリング信号ＳＳ３を選択して、受信信号Ｓとしてシリアル−パラレル変換回路１６に出力する。
【０１０８】
このようにして、図８に示したように、受信信号ＳＩのスタートビットをパルス中央部に近いタイミングでサンプリングしているクロック信号がφ３である際には、このクロック信号φ３でサンプリングされた信号ＳＳ３が選択されることになる。よって、各種クロック信号を用いてサンプリングされた信号のなかから受信信号に応じた信号として適切な１つの信号が選択される。
【０１０９】
図１に示したシリアル−パラレル変換回路１６は、サンプリング信号選択回路１４で選択したシリアルの受信信号Ｓをパラレルのデータに変換する回路である。このシリアル−パラレル変換回路１６は、スタートビットの認識をトリガにして変換を開始する一般的な調歩同期方式の回路と基本的には同じ動作をするが、唯一の違いはシリアル−パラレル変換回路１６では、その前段にてサンプリング処理を既に実施しているため、その部分の回路を省略できることである。つまり、シリアル−パラレル変換回路１６は一般的な調歩同期方式に用いられる回路と比較して回路コストは小さくて済む。
【０１１０】
ここで、本実施形態の特長について説明する。図１に示した調歩同期シリアル伝送の受信回路では、基準クロック信号φ０以外のφ１、φ２、φ３が使われているのは４相サンプリング回路１２のみである。多相クロック信号に限らず複数のクロック信号を利用する論理回路の設計では、クロックドメイン（各々のクロックが接続されているフリップフロップの構成）が複雑になるほど半導体デバイス１への実装が困難になる。
【０１１１】
特に、近年になって多用されるようになったＦＰＧＡデバイスは、ＡＳＩＣ（Application Specific Integrated Circuits）をはじめとするカスタムデバイスと比較すると、クロックドメインの許容限度が低いため実装不可能になることもある。また、この許容限度はＦＰＧＡデバイスが廉価であるほど低くなる傾向があるため、クロックドメインの複雑さはＦＰＧＡデバイスのコストを跳ね上げることに繋がる。
【０１１２】
これに対して図１に示した受信回路は、基準クロック信号φ０以外のφ１、φ２、φ３が及ぶフリップフロップの数を最少化（具体的には４相サンプリング回路１２内の各２個）することで、クロックドメインを極限まで単純化しており、廉価なＦＰＧＡデバイスへの実装を容易にしている。
【０１１３】
ここまで説明したように、図１に示した調歩同期シリアル伝送の受信回路の構成は非常に単純であり、また特別の回路技術を必要としない。図１の実施例では４相クロックによる受信回路を示したが、本実施形態では、クロック相数を増やすことで、例えば100Mbpsの伝送速度を実現する場合であっても、調歩同期シリアル伝送の受信回路の動作周波数を100MHzに抑えることが可能であり、廉価なＦＰＧＡデバイスであってもその実現は容易である。
【０１１４】
これにより、従来の一般的な調歩同期方式で100Mbpsの伝送速度を実現するには伝送回路の動作周波数を最低でも1.6GHz程度にしなければならなかったのを、本実施形態における方法では大幅に低い100MHzに抑えることが可能になる。よって、動作周波数が定まった際に伝送速度が制限されることが無くなり、データの冗長化（データ量の増加）や伝送周期の短縮に寄与できる。また、伝送速度が定まっている際に動作周波数を著しく高くする必要が無くなり、デバイスの低コスト化や省電力化に寄与できる。また、従来では100Mbpsクラスのシリアル伝送を実現するには、伝送ラインのデータにクロック信号を重畳したクロック同期方式を採用するのが常で、この場合に部分的にアナログで回路を構成する必要があるなどの制約があった。しかし、本実施形態における方法では、前述した回路構成の制約がなくなるため廉価なＦＰＧＡデバイスへの実装が容易となる。
【０１１５】
よって、本実施形態における調歩同期方式のシリアル伝送の受信回路は、調歩同期方式のシリアル伝送の受信回路が本来有している、回路構成を単純化できるという利点と、クロック同期方式によるシリアル伝送の受信回路が有している、動作周波数が定まった際に伝送速度が制限されることが無く、また、伝送速度が定まっている際に動作周波数を著しく高くする必要が無いという利点を共に得ることができる。
【０１１６】
（第２の実施形態）
次に、第２の実施形態について説明する。なお、本実施形態における調歩同期シリアル伝送の受信回路の構成のうち第１の実施形態で説明した構成と同一部分の説明は省略する。  
図１７は、第２の実施形態における調歩同期シリアル伝送の受信回路の一例を示すブロック図である。  
図１７に示すように、第２の実施形態における調歩同期シリアル伝送の受信回路は、クロック生成回路１０ａ、ノイズ除去回路１１、サンプリング回路２１、立ち下がりエッジ検出回路１３、サンプリング信号選択回路１４、４入力マルチプレクサ１５、シリアル−パラレル変換回路１６を備える。
【０１１７】
つまり、第２の実施形態では、調歩同期シリアル伝送の受信回路は、第１の実施形態にて備えていた４相クロック生成回路１０の代わりにクロック生成回路１０ａを備え、第１の実施形態にて備えていた４相サンプリング回路１２の代わりにサンプリング回路２１を備える。
【０１１８】
図１８に示したクロック生成回路１０ａは、半導体デバイス１の外部より、入力端子および入力バッファを介して入力するクロック信号から、２つのクロック信号（φ０、φ１）を出力する。
【０１１９】
本実施形態では、クロック生成回路１０ａが出力するクロック信号φ０、φ１のうちクロック信号φ０を基準クロック信号とし、クロック信号φ１はφ０に対して位相が９０度遅れたクロック信号とする。つまり、第１の実施形態では、４相クロック生成回路１０が、半導体デバイス１の外部より、入力端子および入力バッファを介して入力するクロック信号から、４つのクロック信号（φ０、φ１、φ２、φ３）を出力していたが、第２の実施形態では、クロック生成回路１０ａが、２つのみのクロック信号（φ０、φ１）を出力している。
【０１２０】
図１７に示したサンプリング回路２１は、ノイズ除去回路１１によるノイズ除去後の受信信号ＳＩを２相クロック信号φ０、φ１でサンプリングする回路である。その具体的な構成および各クロック信号のタイミングチャートは図１８（ａ），（ｂ）にそれぞれ示す通りであり、メタステーブル対策のため各クロック信号に対してフリップフロップを２段ずつ並べた構成にしている。
【０１２１】
図１８（ａ）に示した例では、サンプリング回路２１は、Ｄフリップフロップであるラッチ回路２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ，２１ｇ，２１ｈを有する。受信信号ＳＩは、ラッチ回路２１ａ，２１ｂ，２１ｃ，２１ｄに入力される。  
クロック信号φ０は、ラッチ回路２１ａ，２１ｅに入力される。クロック信号φ１は、ラッチ回路２１ｂ，２１ｆに入力される。また、クロック信号φ０を反転した信号が、ラッチ回路２１ｃ，２１ｇに入力される。また、クロック信号φ１を反転した信号が、ラッチ回路２１ｄ，２１ｈに入力される。つまり、第２の実施形態では、クロック信号φ０を反転した信号が第１の実施形態で説明したクロック信号φ２と同じ働きをし、クロック信号φ１を反転した信号が第１の実施形態で説明したクロック信号φ３と同じ働きをなす。
【０１２２】
ラッチ回路２１ａの出力信号ＳＸ＿０は、ラッチ回路２１ｅに入力される。ラッチ回路２１ｂの出力信号ＳＸ＿１は、ラッチ回路２１ｆに入力される。ラッチ回路２１ｃの出力信号ＳＸ＿２は、ラッチ回路２１ｇに入力される。ラッチ回路２１ｄの出力信号ＳＸ＿３は、ラッチ回路２１ｈに入力される。
【０１２３】
ラッチ回路２１ｅの出力信号は、サンプリング信号ＳＸ０として立ち下がりエッジ検出回路１３に出力される。ラッチ回路２１ｆの出力信号は、サンプリング信号ＳＸ１として立ち下がりエッジ検出回路１３に出力される。ラッチ回路２１ｇの出力信号は、サンプリング信号ＳＸ２として立ち下がりエッジ検出回路１３に出力される。ラッチ回路２１ｈの出力信号は、サンプリング信号ＳＸ３として立ち下がりエッジ検出回路１３に出力される。  
立ち下がりエッジ検出回路１３、サンプリング信号選択回路１４、４入力マルチプレクサ１５、シリアル−パラレル変換回路１６の動作は第１の実施形態と同じである。
【０１２４】
つまり、第２の実施形態では、２相分のクロック信号を反転させた信号を、さらに２相分のクロック信号として用いるようにしたので、２つのクロック信号を生成する回路を設けた構成において、第１の実施形態と同じ効果を得ることができる。
【０１２５】
発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２６】
１…半導体デバイス、１０…４相クロック生成回路、１０ａ…クロック生成回路、１１…ノイズ除去回路、１２…４相サンプリング回路、１３…立ち下がりエッジ検出回路、１４…サンプリング信号選択回路、１５…４入力マルチプレクサ、１６…シリアル−パラレル変換回路、２１…サンプリング回路、φ０…基準クロック信号、φ１…φ０に対して位相が９０度遅れたクロック信号、φ２…φ０に対して位相が１８０度遅れたクロック信号、φ３…φ０に対して位相が２７０度遅れたクロック信号、ＳＩ…ノイズ除去後の受信信号、ＳＸ０…ＳＩをφ０でサンプリングしたサンプリング信号、ＳＸ１…ＳＩをφ１でサンプリングしたサンプリング信号、ＳＸ２…ＳＩをφ２でサンプリングしたサンプリング信号、ＳＸ３…ＳＩをφ３でサンプリングしたサンプリング信号、ＳＳ０…ＳＸ０をφ０でサンプリングしたサンプリング信号、ＳＳ１…ＳＸ１をφ０でサンプリングしたサンプリング信号、ＳＳ２…ＳＸ２をφ０でサンプリングしたサンプリング信号、ＳＳ３…ＳＸ３をφ０でサンプリングしたサンプリング信号、ＤＥＴ０…ＳＸ０の立ち下がりエッジ検出信号、ＤＥＴ１…ＳＸ１の立ち下がりエッジ検出信号、ＤＥＴ２…ＳＸ２の立ち下がりエッジ検出信号、ＤＥＴ３…ＳＸ３の立ち下がりエッジ検出信号、ＩＤＬＥ…シリアル−パラレル変換回路１６がアイドル中を示す信号、ＳＥＬ［１］，ＳＥＬ［０］…サンプリング信号選択回路１４の選択信号、Ｓ…サンプリング信号選択回路１４で選択した受信信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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